lib/Target/Sparc/SparcInstrInfo.td

   1 //===- SparcV8Instrs.td - Target Description for SparcV8 Target -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the SparcV8 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 class InstV8 : Instruction {          // SparcV8 instruction baseline
  19   field bits<32> Inst;
  20
  21   let Namespace = "V8";
  22
  23   bits<2> op;
  24   let Inst{31-30} = op;               // Top two bits are the 'op' field
  25
  26   // Bit attributes specific to SparcV8 instructions
  27   bit isPasi       = 0; // Does this instruction affect an alternate addr space?
  28   bit isPrivileged = 0; // Is this a privileged instruction?
  29 }
  30
  31 include "SparcV8InstrFormats.td"
  32
  33 //===----------------------------------------------------------------------===//
  34 // Instructions
  35 //===----------------------------------------------------------------------===//
  36
  37 // Pseudo instructions.
  38 class PseudoInstV8<string nm> : InstV8  {
  39   let Name = nm;
  40 }
  41 def PHI : PseudoInstV8<"PHI">;
  42 def ADJCALLSTACKDOWN : PseudoInstV8<"ADJCALLSTACKDOWN">;
  43 def ADJCALLSTACKUP : PseudoInstV8<"ADJCALLSTACKUP">;
  44 def IMPLICIT_USE : PseudoInstV8<"IMPLICIT_USE">;
  45 def IMPLICIT_DEF : PseudoInstV8<"IMPLICIT_DEF">;
  46
  47 // Section A.3 - Synthetic Instructions, p. 85
  48 // special cases of JMPL:
  49 let isReturn = 1, isTerminator = 1, simm13 = 8 in
  50   def RET : F3_2<2, 0b111000, "ret">;
  51 let isReturn = 1, isTerminator = 1, simm13 = 8 in
  52   def RETL: F3_2<2, 0b111000, "retl">;
  53 // CMP is a special case of SUBCC where destination is ignored, by setting it to
  54 // %g0 (hardwired zero).
  55 // FIXME: should keep track of the fact that it defs the integer condition codes
  56 let rd = 0 in
  57   def CMPri: F3_2<2, 0b010100, "cmp">;
  58
  59 // Section B.1 - Load Integer Instructions, p. 90
  60 def LDSB: F3_2<3, 0b001001, "ldsb">;
  61 def LDSH: F3_2<3, 0b001010, "ldsh">;
  62 def LDUB: F3_2<3, 0b000001, "ldub">;
  63 def LDUH: F3_2<3, 0b000010, "lduh">;
  64 def LD  : F3_2<3, 0b000000, "ld">;
  65 def LDD : F3_2<3, 0b000011, "ldd">;
  66
  67 // Section B.2 - Load Floating-point Instructions, p. 92
  68 def LDFrr  : F3_1<3, 0b100000, "ld">;
  69 def LDFri  : F3_2<3, 0b100000, "ld">;
  70 def LDDFrr : F3_1<3, 0b100011, "ldd">;
  71 def LDDFri : F3_2<3, 0b100011, "ldd">;
  72 def LDFSRrr: F3_1<3, 0b100001, "ld">;
  73 def LDFSRri: F3_2<3, 0b100001, "ld">;
  74
  75 // Section B.4 - Store Integer Instructions, p. 95
  76 def STB : F3_2<3, 0b000101, "stb">;
  77 def STH : F3_2<3, 0b000110, "sth">;
  78 def ST  : F3_2<3, 0b000100, "st">;
  79 def STD : F3_2<3, 0b000111, "std">;
  80
  81 // Section B.5 - Store Floating-point Instructions, p. 97
  82 def STFrr   : F3_1<3, 0b100100, "st">;
  83 def STFri   : F3_2<3, 0b100100, "st">;
  84 def STDFrr  : F3_1<3, 0b100111, "std">;
  85 def STDFri  : F3_2<3, 0b100111, "std">;
  86 def STFSRrr : F3_1<3, 0b100101, "st">;
  87 def STFSRri : F3_2<3, 0b100101, "st">;
  88 def STDFQrr : F3_1<3, 0b100110, "std">;
  89 def STDFQri : F3_2<3, 0b100110, "std">;
  90
  91 // Section B.9 - SETHI Instruction, p. 104
  92 def SETHIi: F2_1<0b100, "sethi">;
  93
  94 // Section B.10 - NOP Instruction, p. 105
  95 // (It's a special case of SETHI)
  96 let rd = 0, imm = 0 in
  97   def NOP : F2_1<0b100, "nop">;
  98
  99 // Section B.11 - Logical Instructions, p. 106
 100 def ANDrr : F3_1<2, 0b000001, "and">;
 101 def ANDri : F3_2<2, 0b000001, "and">;
 102 def ORrr  : F3_1<2, 0b000010, "or">;
 103 def ORri  : F3_2<2, 0b000010, "or">;
 104 def XORrr : F3_1<2, 0b000011, "xor">;
 105 def XORri : F3_2<2, 0b000011, "xor">;
 106
 107 // Section B.12 - Shift Instructions, p. 107
 108 def SLLrr : F3_1<2, 0b100101, "sll">;
 109 def SLLri : F3_2<2, 0b100101, "sll">;
 110 def SRLrr : F3_1<2, 0b100110, "srl">;
 111 def SRLri : F3_2<2, 0b100110, "srl">;
 112 def SRArr : F3_1<2, 0b100111, "sra">;
 113 def SRAri : F3_2<2, 0b100111, "sra">;
 114
 115 // Section B.13 - Add Instructions, p. 108
 116 def ADDrr : F3_1<2, 0b000000, "add">;
 117 def ADDri : F3_2<2, 0b000000, "add">;
 118
 119 // Section B.15 - Subtract Instructions, p. 110
 120 def SUBrr   : F3_1<2, 0b000100, "sub">;
 121 def SUBCCrr : F3_1<2, 0b010100, "subcc">;
 122 def SUBCCri : F3_2<2, 0b010100, "subcc">;
 123
 124 // Section B.18 - Multiply Instructions, p. 113
 125 def UMULrr : F3_1<2, 0b001010, "umul">;
 126 def SMULrr : F3_1<2, 0b001011, "smul">;
 127
 128 // Section B.19 - Divide Instructions, p. 115
 129 def UDIVrr   : F3_1<2, 0b001110, "udiv">;
 130 def UDIVri   : F3_2<2, 0b001110, "udiv">;
 131 def SDIVrr   : F3_1<2, 0b001111, "sdiv">;
 132 def SDIVri   : F3_2<2, 0b001111, "sdiv">;
 133 def UDIVCCrr : F3_1<2, 0b011110, "udivcc">;
 134 def UDIVCCri : F3_2<2, 0b011110, "udivcc">;
 135 def SDIVCCrr : F3_1<2, 0b011111, "sdivcc">;
 136 def SDIVCCri : F3_2<2, 0b011111, "sdivcc">;
 137
 138 // Section B.20 - SAVE and RESTORE, p. 117
 139 def SAVErr    : F3_1<2, 0b111100, "save">;           // save    r, r, r
 140 def SAVEri    : F3_2<2, 0b111100, "save">;           // save    r, i, r
 141 def RESTORErr : F3_1<2, 0b111101, "restore">;        // restore r, r, r
 142 def RESTOREri : F3_2<2, 0b111101, "restore">;        // restore r, i, r
 143
 144 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 145
 146 // conditional branch class:
 147 class BranchV8<bits<4> cc, string nm> : F2_2<cc, 0b010, nm> {
 148   let isBranch = 1;
 149   let isTerminator = 1;
 150 }
 151
 152 let isBarrier = 1 in
 153   def BA   : BranchV8<0b1000, "ba">;
 154 def BN   : BranchV8<0b0000, "bn">;
 155 def BNE  : BranchV8<0b1001, "bne">;
 156 def BE   : BranchV8<0b0001, "be">;
 157 def BG   : BranchV8<0b1010, "bg">;
 158 def BLE  : BranchV8<0b0010, "ble">;
 159 def BGE  : BranchV8<0b1011, "bge">;
 160 def BL   : BranchV8<0b0011, "bl">;
 161 def BGU  : BranchV8<0b1100, "bgu">;
 162 def BLEU : BranchV8<0b0100, "bleu">;
 163 def BCC  : BranchV8<0b1101, "bcc">;
 164 def BCS  : BranchV8<0b0101, "bcs">;
 165
 166 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 167
 168 // floating-point conditional branch class:
 169 class FPBranchV8<bits<4> cc, string nm> : F2_2<cc, 0b110, nm> {
 170   let isBranch = 1;
 171   let isTerminator = 1;
 172 }
 173
 174 def FBA  : FPBranchV8<0b1000, "fba">;
 175 def FBN  : FPBranchV8<0b0000, "fbn">;
 176 def FBU  : FPBranchV8<0b0111, "fbu">;
 177 def FBG  : FPBranchV8<0b0110, "fbg">;
 178 def FBUG : FPBranchV8<0b0101, "fbug">;
 179 def FBL  : FPBranchV8<0b0100, "fbl">;
 180 def FBUL : FPBranchV8<0b0011, "fbul">;
 181 def FBLG : FPBranchV8<0b0010, "fblg">;
 182 def FBNE : FPBranchV8<0b0001, "fbne">;
 183 def FBE  : FPBranchV8<0b1001, "fbe">;
 184 def FBUE : FPBranchV8<0b1010, "fbue">;
 185 def FBGE : FPBranchV8<0b1011, "fbge">;
 186 def FBUGE: FPBranchV8<0b1100, "fbuge">;
 187 def FBLE : FPBranchV8<0b1101, "fble">;
 188 def FBULE: FPBranchV8<0b1110, "fbule">;
 189 def FBO  : FPBranchV8<0b1111, "fbo">;
 190
 191 // Section B.24 - Call and Link Instruction, p. 125
 192 // This is the only Format 1 instruction
 193 def CALL : InstV8 {
 194   bits<30> disp;
 195   let op = 1;
 196   let Inst{29-0} = disp;
 197   let Name = "call";
 198   let isCall = 1;
 199 }
 200
 201 // Section B.25 - Jump and Link, p. 126
 202 let isCall = 1 in
 203   def JMPLrr : F3_1<2, 0b111000, "jmpl">;              // jmpl [rs1+rs2], rd
 204
 205 // Section B.29 - Write State Register Instructions
 206 def WRrr : F3_1<2, 0b110000, "wr">;                    // wr rs1, rs2, rd
 207 def WRri : F3_2<2, 0b110000, "wr">;                    // wr rs1, imm, rd
 208
 209 // Convert Integer to Floating-point Instructions, p. 141
 210 def FITOS : F3_3<2, 0b110100, 0b011000100, "fitos">;
 211 def FITOD : F3_3<2, 0b110100, 0b011001000, "fitos">;
 212
 213 // Convert between Floating-point Formats Instructions, p. 143
 214 def FSTOD : F3_3<2, 0b110100, 0b011001001, "fstod">;
 215 def FDTOS : F3_3<2, 0b110100, 0b011000110, "fdtos">;
 216
 217 // Floating-point Move Instructions, p. 144
 218 def FMOVS : F3_3<2, 0b110100, 0b000000001, "fmovs">;
 219 def FNEGS : F3_3<2, 0b110100, 0b000000101, "fnegs">;
 220 def FABSS : F3_3<2, 0b110100, 0b000001001, "fabss">;
 221
 222 // Floating-point Add and Subtract Instructions, p. 146
 223 def FADDS  : F3_3<2, 0b110100, 0b001000001, "fadds">;
 224 def FADDD  : F3_3<2, 0b110100, 0b001000010, "faddd">;
 225 def FSUBS  : F3_3<2, 0b110100, 0b001000101, "fsubs">;
 226 def FSUBD  : F3_3<2, 0b110100, 0b001000110, "fsubd">;
 227
 228 // Floating-point Multiply and Divide Instructions, p. 147
 229 def FMULS  : F3_3<2, 0b110100, 0b001001001, "fmuls">;
 230 def FMULD  : F3_3<2, 0b110100, 0b001001010, "fmuld">;
 231 def FSMULD : F3_3<2, 0b110100, 0b001101001, "fsmuld">;
 232 def FDIVS  : F3_3<2, 0b110100, 0b001001101, "fdivs">;
 233 def FDIVD  : F3_3<2, 0b110100, 0b001001110, "fdivd">;
 234
 235 // Floating-point Compare Instructions, p. 148
 236 // Note: the 2nd template arg is different for these guys
 237 def FCMPS  : F3_3<2, 0b110101, 0b001010001, "fcmps">;
 238 def FCMPD  : F3_3<2, 0b110101, 0b001010010, "fcmpd">;
 239 def FCMPES : F3_3<2, 0b110101, 0b001010101, "fcmpes">;
 240 def FCMPED : F3_3<2, 0b110101, 0b001010110, "fcmped">;
 241