lib/Target/Sparc/SparcInstrInfo.td

   1 //===- SparcV8Instrs.td - Target Description for SparcV8 Target -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the SparcV8 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 include "SparcV8InstrFormats.td"
  19
  20 //===----------------------------------------------------------------------===//
  21 // Instruction Pattern Stuff
  22 //===----------------------------------------------------------------------===//
  23
  24 def simm13  : PatLeaf<(imm), [{
  25   // simm13 predicate - True if the imm fits in a 13-bit sign extended field.
  26   return (((int)N->getValue() << (32-13)) >> (32-13)) == (int)N->getValue();
  27 }]>;
  28
  29 def LO10 : SDNodeXForm<imm, [{
  30   return CurDAG->getTargetConstant((unsigned)N->getValue() & 1023, MVT::i32);
  31 }]>;
  32
  33 def HI22 : SDNodeXForm<imm, [{
  34   // Transformation function: shift the immediate value down into the low bits.
  35   return CurDAG->getTargetConstant((unsigned)N->getValue() >> 10, MVT::i32);
  36 }]>;
  37
  38 def SETHIimm : PatLeaf<(imm), [{
  39   return (((unsigned)N->getValue() >> 10) << 10) == (unsigned)N->getValue();
  40 }], HI22>;
  41
  42 // Addressing modes.
  43 def ADDRrr : ComplexPattern<i32, 2, "SelectADDRrr", []>;
  44 def ADDRri : ComplexPattern<i32, 2, "SelectADDRri", []>;
  45
  46 // Address operands
  47 def MEMrr : Operand<i32> {
  48   let PrintMethod = "printMemOperand";
  49   let NumMIOperands = 2;
  50   let MIOperandInfo = (ops IntRegs, IntRegs);
  51 }
  52 def MEMri : Operand<i32> {
  53   let PrintMethod = "printMemOperand";
  54   let NumMIOperands = 2;
  55   let MIOperandInfo = (ops IntRegs, i32imm);
  56 }
  57
  58 // Branch targets have OtherVT type.
  59 def brtarget : Operand<OtherVT>;
  60 def calltarget : Operand<i32>;
  61
  62 def SDTV8cmpicc :
  63 SDTypeProfile<1, 2, [SDTCisVT<0, FlagVT>, SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  64 def SDTV8cmpfcc :
  65 SDTypeProfile<1, 2, [SDTCisVT<0, FlagVT>, SDTCisFP<1>, SDTCisSameAs<1, 2>]>;
  66 def SDTV8brcc :
  67 SDTypeProfile<0, 3, [SDTCisVT<0, OtherVT>, SDTCisVT<1, OtherVT>,
  68                      SDTCisVT<2, FlagVT>]>;
  69 def SDTV8selectcc :
  70 SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  71                      SDTCisVT<3, i32>, SDTCisVT<4, FlagVT>]>;
  72
  73 def V8cmpicc : SDNode<"V8ISD::CMPICC", SDTV8cmpicc>;
  74 def V8cmpfcc : SDNode<"V8ISD::CMPFCC", SDTV8cmpfcc>;
  75 def V8bricc : SDNode<"V8ISD::BRICC", SDTV8brcc, [SDNPHasChain]>;
  76 def V8brfcc : SDNode<"V8ISD::BRFCC", SDTV8brcc, [SDNPHasChain]>;
  77
  78 def V8hi    : SDNode<"V8ISD::Hi", SDTIntUnaryOp>;
  79 def V8lo    : SDNode<"V8ISD::Lo", SDTIntUnaryOp>;
  80
  81 def V8ftoi  : SDNode<"V8ISD::FTOI", SDTFPUnaryOp>;
  82 def V8itof  : SDNode<"V8ISD::ITOF", SDTFPUnaryOp>;
  83
  84 def V8selecticc : SDNode<"V8ISD::SELECT_ICC", SDTV8selectcc>;
  85 def V8selectfcc : SDNode<"V8ISD::SELECT_FCC", SDTV8selectcc>;
  86
  87 // These are target-independent nodes, but have target-specific formats.
  88 def SDT_V8CallSeq : SDTypeProfile<0, 1, [ SDTCisVT<0, i32> ]>;
  89 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_V8CallSeq, [SDNPHasChain]>;
  90 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_V8CallSeq, [SDNPHasChain]>;
  91
  92 def SDT_V8Call    : SDTypeProfile<1, 2, [SDTCisVT<0, FlagVT>, SDTCisVT<1, i32>,
  93                                          SDTCisVT<2, FlagVT>]>;
  94 def call          : SDNode<"ISD::CALL", SDT_V8Call, [SDNPHasChain]>;
  95
  96 def SDT_V8RetFlag : SDTypeProfile<0, 1, [ SDTCisVT<0, FlagVT>]>;
  97 def retflag       : SDNode<"V8ISD::RET_FLAG", SDT_V8RetFlag, [SDNPHasChain]>;
  98
  99 //===----------------------------------------------------------------------===//
 100 // Instructions
 101 //===----------------------------------------------------------------------===//
 102
 103 // Pseudo instructions.
 104 class Pseudo<dag ops, string asmstr, list<dag> pattern>
 105    : InstV8<ops, asmstr, pattern>;
 106
 107 def PHI : Pseudo<(ops variable_ops), "PHI", []>;
 108 def ADJCALLSTACKDOWN : Pseudo<(ops i32imm:$amt),
 109                                "!ADJCALLSTACKDOWN $amt",
 110                                [(callseq_start imm:$amt)]>;
 111 def ADJCALLSTACKUP : Pseudo<(ops i32imm:$amt),
 112                             "!ADJCALLSTACKUP $amt",
 113                             [(callseq_end imm:$amt)]>;
 114 def IMPLICIT_DEF : Pseudo<(ops IntRegs:$dst), "!IMPLICIT_DEF $dst", []>;
 115 def FpMOVD : Pseudo<(ops DFPRegs:$dst, DFPRegs:$src),
 116                     "!FpMOVD", []>;      // pseudo 64-bit double move
 117
 118 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 119 // scheduler into a branch sequence.  This has to handle all permutations of
 120 // selection between i32/f32/f64 on ICC and FCC.
 121 let usesCustomDAGSchedInserter = 1 in {  // Expanded by the scheduler.
 122   def SELECT_CC_Int_ICC
 123    : Pseudo<(ops IntRegs:$dst, IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 124             "; SELECT_CC_Int_ICC PSEUDO!",
 125             [(set IntRegs:$dst, (V8selecticc IntRegs:$T, IntRegs:$F,
 126                                              imm:$Cond, ICC))]>;
 127   def SELECT_CC_Int_FCC
 128    : Pseudo<(ops IntRegs:$dst, IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 129             "; SELECT_CC_Int_FCC PSEUDO!",
 130             [(set IntRegs:$dst, (V8selectfcc IntRegs:$T, IntRegs:$F,
 131                                              imm:$Cond, FCC))]>;
 132   def SELECT_CC_FP_ICC
 133    : Pseudo<(ops FPRegs:$dst, FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 134             "; SELECT_CC_FP_ICC PSEUDO!",
 135             [(set FPRegs:$dst, (V8selecticc FPRegs:$T, FPRegs:$F,
 136                                             imm:$Cond, ICC))]>;
 137   def SELECT_CC_FP_FCC
 138    : Pseudo<(ops FPRegs:$dst, FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 139             "; SELECT_CC_FP_FCC PSEUDO!",
 140             [(set FPRegs:$dst, (V8selectfcc FPRegs:$T, FPRegs:$F,
 141                                             imm:$Cond, FCC))]>;
 142   def SELECT_CC_DFP_ICC
 143    : Pseudo<(ops DFPRegs:$dst, DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 144             "; SELECT_CC_DFP_ICC PSEUDO!",
 145             [(set DFPRegs:$dst, (V8selecticc DFPRegs:$T, DFPRegs:$F,
 146                                              imm:$Cond, ICC))]>;
 147   def SELECT_CC_DFP_FCC
 148    : Pseudo<(ops DFPRegs:$dst, DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 149             "; SELECT_CC_DFP_FCC PSEUDO!",
 150             [(set DFPRegs:$dst, (V8selectfcc DFPRegs:$T, DFPRegs:$F,
 151                                              imm:$Cond, FCC))]>;
 152 }
 153
 154 // Section A.3 - Synthetic Instructions, p. 85
 155 // special cases of JMPL:
 156 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1 in {
 157   let rd = O7.Num, rs1 = G0.Num, simm13 = 8 in
 158     def RETL: F3_2<2, 0b111000, (ops),
 159                    "retl", [(ret)]>;
 160 }
 161
 162 // Section B.1 - Load Integer Instructions, p. 90
 163 def LDSBrr : F3_1<3, 0b001001,
 164                   (ops IntRegs:$dst, MEMrr:$addr),
 165                   "ldsb [$addr], $dst",
 166                   [(set IntRegs:$dst, (sextload ADDRrr:$addr, i8))]>;
 167 def LDSBri : F3_2<3, 0b001001,
 168                   (ops IntRegs:$dst, MEMri:$addr),
 169                   "ldsb [$addr], $dst",
 170                   [(set IntRegs:$dst, (sextload ADDRri:$addr, i8))]>;
 171 def LDSHrr : F3_1<3, 0b001010,
 172                   (ops IntRegs:$dst, MEMrr:$addr),
 173                   "ldsh [$addr], $dst",
 174                   [(set IntRegs:$dst, (sextload ADDRrr:$addr, i16))]>;
 175 def LDSHri : F3_2<3, 0b001010,
 176                   (ops IntRegs:$dst, MEMri:$addr),
 177                   "ldsh [$addr], $dst",
 178                   [(set IntRegs:$dst, (sextload ADDRri:$addr, i16))]>;
 179 def LDUBrr : F3_1<3, 0b000001,
 180                   (ops IntRegs:$dst, MEMrr:$addr),
 181                   "ldub [$addr], $dst",
 182                   [(set IntRegs:$dst, (zextload ADDRrr:$addr, i8))]>;
 183 def LDUBri : F3_2<3, 0b000001,
 184                   (ops IntRegs:$dst, MEMri:$addr),
 185                   "ldub [$addr], $dst",
 186                   [(set IntRegs:$dst, (zextload ADDRri:$addr, i8))]>;
 187 def LDUHrr : F3_1<3, 0b000010,
 188                   (ops IntRegs:$dst, MEMrr:$addr),
 189                   "lduh [$addr], $dst",
 190                   [(set IntRegs:$dst, (zextload ADDRrr:$addr, i16))]>;
 191 def LDUHri : F3_2<3, 0b000010,
 192                   (ops IntRegs:$dst, MEMri:$addr),
 193                   "lduh [$addr], $dst",
 194                   [(set IntRegs:$dst, (zextload ADDRri:$addr, i16))]>;
 195 def LDrr   : F3_1<3, 0b000000,
 196                   (ops IntRegs:$dst, MEMrr:$addr),
 197                   "ld [$addr], $dst",
 198                   [(set IntRegs:$dst, (load ADDRrr:$addr))]>;
 199 def LDri   : F3_2<3, 0b000000,
 200                   (ops IntRegs:$dst, MEMri:$addr),
 201                   "ld [$addr], $dst",
 202                   [(set IntRegs:$dst, (load ADDRri:$addr))]>;
 203
 204 // Section B.2 - Load Floating-point Instructions, p. 92
 205 def LDFrr  : F3_1<3, 0b100000,
 206                   (ops FPRegs:$dst, MEMrr:$addr),
 207                   "ld [$addr], $dst",
 208                   [(set FPRegs:$dst, (load ADDRrr:$addr))]>;
 209 def LDFri  : F3_2<3, 0b100000,
 210                   (ops FPRegs:$dst, MEMri:$addr),
 211                   "ld [$addr], $dst",
 212                   [(set FPRegs:$dst, (load ADDRri:$addr))]>;
 213 def LDDFrr : F3_1<3, 0b100011,
 214                   (ops DFPRegs:$dst, MEMrr:$addr),
 215                   "ldd [$addr], $dst",
 216                   [(set DFPRegs:$dst, (load ADDRrr:$addr))]>;
 217 def LDDFri : F3_2<3, 0b100011,
 218                   (ops DFPRegs:$dst, MEMri:$addr),
 219                   "ldd [$addr], $dst",
 220                   [(set DFPRegs:$dst, (load ADDRri:$addr))]>;
 221
 222 // Section B.4 - Store Integer Instructions, p. 95
 223 def STBrr : F3_1<3, 0b000101,
 224                  (ops MEMrr:$addr, IntRegs:$src),
 225                  "stb $src, [$addr]",
 226                  [(truncstore IntRegs:$src, ADDRrr:$addr, i8)]>;
 227 def STBri : F3_2<3, 0b000101,
 228                  (ops MEMri:$addr, IntRegs:$src),
 229                  "stb $src, [$addr]",
 230                  [(truncstore IntRegs:$src, ADDRri:$addr, i8)]>;
 231 def STHrr : F3_1<3, 0b000110,
 232                  (ops MEMrr:$addr, IntRegs:$src),
 233                  "sth $src, [$addr]",
 234                  [(truncstore IntRegs:$src, ADDRrr:$addr, i16)]>;
 235 def STHri : F3_2<3, 0b000110,
 236                  (ops MEMri:$addr, IntRegs:$src),
 237                  "sth $src, [$addr]",
 238                  [(truncstore IntRegs:$src, ADDRri:$addr, i16)]>;
 239 def STrr  : F3_1<3, 0b000100,
 240                  (ops MEMrr:$addr, IntRegs:$src),
 241                  "st $src, [$addr]",
 242                  [(store IntRegs:$src, ADDRrr:$addr)]>;
 243 def STri  : F3_2<3, 0b000100,
 244                  (ops MEMri:$addr, IntRegs:$src),
 245                  "st $src, [$addr]",
 246                  [(store IntRegs:$src, ADDRri:$addr)]>;
 247
 248 // Section B.5 - Store Floating-point Instructions, p. 97
 249 def STFrr   : F3_1<3, 0b100100,
 250                    (ops MEMrr:$addr, FPRegs:$src),
 251                    "st $src, [$addr]",
 252                    [(store FPRegs:$src, ADDRrr:$addr)]>;
 253 def STFri   : F3_2<3, 0b100100,
 254                    (ops MEMri:$addr, FPRegs:$src),
 255                    "st $src, [$addr]",
 256                    [(store FPRegs:$src, ADDRri:$addr)]>;
 257 def STDFrr  : F3_1<3, 0b100111,
 258                    (ops MEMrr:$addr, DFPRegs:$src),
 259                    "std  $src, [$addr]",
 260                    [(store DFPRegs:$src, ADDRrr:$addr)]>;
 261 def STDFri  : F3_2<3, 0b100111,
 262                    (ops MEMri:$addr, DFPRegs:$src),
 263                    "std $src, [$addr]",
 264                    [(store DFPRegs:$src, ADDRri:$addr)]>;
 265
 266 // Section B.9 - SETHI Instruction, p. 104
 267 def SETHIi: F2_1<0b100,
 268                  (ops IntRegs:$dst, i32imm:$src),
 269                  "sethi $src, $dst",
 270                  [(set IntRegs:$dst, SETHIimm:$src)]>;
 271
 272 // Section B.10 - NOP Instruction, p. 105
 273 // (It's a special case of SETHI)
 274 let rd = 0, imm22 = 0 in
 275   def NOP : F2_1<0b100, (ops), "nop", []>;
 276
 277 // Section B.11 - Logical Instructions, p. 106
 278 def ANDrr   : F3_1<2, 0b000001,
 279                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 280                    "and $b, $c, $dst",
 281                    [(set IntRegs:$dst, (and IntRegs:$b, IntRegs:$c))]>;
 282 def ANDri   : F3_2<2, 0b000001,
 283                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 284                    "and $b, $c, $dst",
 285                    [(set IntRegs:$dst, (and IntRegs:$b, simm13:$c))]>;
 286 def ANDNrr  : F3_1<2, 0b000101,
 287                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 288                    "andn $b, $c, $dst",
 289                    [(set IntRegs:$dst, (and IntRegs:$b, (not IntRegs:$c)))]>;
 290 def ANDNri  : F3_2<2, 0b000101,
 291                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 292                    "andn $b, $c, $dst", []>;
 293 def ORrr    : F3_1<2, 0b000010,
 294                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 295                    "or $b, $c, $dst",
 296                    [(set IntRegs:$dst, (or IntRegs:$b, IntRegs:$c))]>;
 297 def ORri    : F3_2<2, 0b000010,
 298                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 299                    "or $b, $c, $dst",
 300                    [(set IntRegs:$dst, (or IntRegs:$b, simm13:$c))]>;
 301 def ORNrr   : F3_1<2, 0b000110,
 302                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 303                    "orn $b, $c, $dst",
 304                    [(set IntRegs:$dst, (or IntRegs:$b, (not IntRegs:$c)))]>;
 305 def ORNri   : F3_2<2, 0b000110,
 306                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 307                    "orn $b, $c, $dst", []>;
 308 def XORrr   : F3_1<2, 0b000011,
 309                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 310                    "xor $b, $c, $dst",
 311                    [(set IntRegs:$dst, (xor IntRegs:$b, IntRegs:$c))]>;
 312 def XORri   : F3_2<2, 0b000011,
 313                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 314                    "xor $b, $c, $dst",
 315                    [(set IntRegs:$dst, (xor IntRegs:$b, simm13:$c))]>;
 316 def XNORrr  : F3_1<2, 0b000111,
 317                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 318                    "xnor $b, $c, $dst",
 319                    [(set IntRegs:$dst, (xor IntRegs:$b, (not IntRegs:$c)))]>;
 320 def XNORri  : F3_2<2, 0b000111,
 321                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 322                    "xnor $b, $c, $dst", []>;
 323
 324 // Section B.12 - Shift Instructions, p. 107
 325 def SLLrr : F3_1<2, 0b100101,
 326                  (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 327                  "sll $b, $c, $dst",
 328                  [(set IntRegs:$dst, (shl IntRegs:$b, IntRegs:$c))]>;
 329 def SLLri : F3_2<2, 0b100101,
 330                  (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 331                  "sll $b, $c, $dst",
 332                  [(set IntRegs:$dst, (shl IntRegs:$b, simm13:$c))]>;
 333 def SRLrr : F3_1<2, 0b100110,
 334                  (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 335                   "srl $b, $c, $dst",
 336                   [(set IntRegs:$dst, (srl IntRegs:$b, IntRegs:$c))]>;
 337 def SRLri : F3_2<2, 0b100110,
 338                  (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 339                  "srl $b, $c, $dst",
 340                  [(set IntRegs:$dst, (srl IntRegs:$b, simm13:$c))]>;
 341 def SRArr : F3_1<2, 0b100111,
 342                  (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 343                   "sra $b, $c, $dst",
 344                   [(set IntRegs:$dst, (sra IntRegs:$b, IntRegs:$c))]>;
 345 def SRAri : F3_2<2, 0b100111,
 346                  (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 347                  "sra $b, $c, $dst",
 348                  [(set IntRegs:$dst, (sra IntRegs:$b, simm13:$c))]>;
 349
 350 // Section B.13 - Add Instructions, p. 108
 351 def ADDrr   : F3_1<2, 0b000000,
 352                   (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 353                   "add $b, $c, $dst",
 354                    [(set IntRegs:$dst, (add IntRegs:$b, IntRegs:$c))]>;
 355 def ADDri   : F3_2<2, 0b000000,
 356                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 357                    "add $b, $c, $dst",
 358                    [(set IntRegs:$dst, (add IntRegs:$b, simm13:$c))]>;
 359 def ADDCCrr : F3_1<2, 0b010000,
 360                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 361                    "addcc $b, $c, $dst", []>;
 362 def ADDCCri : F3_2<2, 0b010000,
 363                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 364                    "addcc $b, $c, $dst", []>;
 365 def ADDXrr  : F3_1<2, 0b001000,
 366                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 367                    "addx $b, $c, $dst", []>;
 368 def ADDXri  : F3_2<2, 0b001000,
 369                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 370                    "addx $b, $c, $dst", []>;
 371
 372 // Section B.15 - Subtract Instructions, p. 110
 373 def SUBrr   : F3_1<2, 0b000100,
 374                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 375                    "sub $b, $c, $dst",
 376                    [(set IntRegs:$dst, (sub IntRegs:$b, IntRegs:$c))]>;
 377 def SUBri   : F3_2<2, 0b000100,
 378                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 379                    "sub $b, $c, $dst",
 380                    [(set IntRegs:$dst, (sub IntRegs:$b, simm13:$c))]>;
 381 def SUBXrr  : F3_1<2, 0b001100,
 382                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 383                    "subx $b, $c, $dst", []>;
 384 def SUBXri  : F3_2<2, 0b001100,
 385                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 386                    "subx $b, $c, $dst", []>;
 387 def SUBCCrr : F3_1<2, 0b010100,
 388                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 389                    "subcc $b, $c, $dst", []>;
 390 def SUBCCri : F3_2<2, 0b010100,
 391                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 392                    "subcc $b, $c, $dst", []>;
 393 def SUBXCCrr: F3_1<2, 0b011100,
 394                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 395                    "subxcc $b, $c, $dst", []>;
 396
 397 // Section B.18 - Multiply Instructions, p. 113
 398 def UMULrr  : F3_1<2, 0b001010,
 399                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 400                    "umul $b, $c, $dst", []>;
 401 def UMULri  : F3_2<2, 0b001010,
 402                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 403                    "umul $b, $c, $dst", []>;
 404 def SMULrr  : F3_1<2, 0b001011,
 405                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 406                    "smul $b, $c, $dst",
 407                    [(set IntRegs:$dst, (mul IntRegs:$b, IntRegs:$c))]>;
 408 def SMULri  : F3_2<2, 0b001011,
 409                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 410                    "smul $b, $c, $dst",
 411                    [(set IntRegs:$dst, (mul IntRegs:$b, simm13:$c))]>;
 412
 413 // Section B.19 - Divide Instructions, p. 115
 414 def UDIVrr   : F3_1<2, 0b001110,
 415                     (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 416                     "udiv $b, $c, $dst", []>;
 417 def UDIVri   : F3_2<2, 0b001110,
 418                     (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 419                     "udiv $b, $c, $dst", []>;
 420 def SDIVrr   : F3_1<2, 0b001111,
 421                     (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 422                     "sdiv $b, $c, $dst", []>;
 423 def SDIVri   : F3_2<2, 0b001111,
 424                     (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 425                     "sdiv $b, $c, $dst", []>;
 426
 427 // Section B.20 - SAVE and RESTORE, p. 117
 428 def SAVErr    : F3_1<2, 0b111100,
 429                      (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 430                      "save $b, $c, $dst", []>;
 431 def SAVEri    : F3_2<2, 0b111100,
 432                      (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 433                      "save $b, $c, $dst", []>;
 434 def RESTORErr : F3_1<2, 0b111101,
 435                      (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 436                      "restore $b, $c, $dst", []>;
 437 def RESTOREri : F3_2<2, 0b111101,
 438                      (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 439                      "restore $b, $c, $dst", []>;
 440
 441 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 442
 443 // conditional branch class:
 444 class BranchV8<bits<4> cc, dag ops, string asmstr, list<dag> pattern>
 445  : F2_2<cc, 0b010, ops, asmstr, pattern> {
 446   let isBranch = 1;
 447   let isTerminator = 1;
 448   let hasDelaySlot = 1;
 449 }
 450
 451 let isBarrier = 1 in
 452   def BA   : BranchV8<0b1000, (ops brtarget:$dst),
 453                       "ba $dst",
 454                       [(br bb:$dst)]>;
 455 def BNE  : BranchV8<0b1001, (ops brtarget:$dst),
 456                     "bne $dst",
 457                     [(V8bricc bb:$dst, SETNE, ICC)]>;
 458 def BE   : BranchV8<0b0001, (ops brtarget:$dst),
 459                     "be $dst",
 460                     [(V8bricc bb:$dst, SETEQ, ICC)]>;
 461 def BG   : BranchV8<0b1010, (ops brtarget:$dst),
 462                     "bg $dst",
 463                     [(V8bricc bb:$dst, SETGT, ICC)]>;
 464 def BLE  : BranchV8<0b0010, (ops brtarget:$dst),
 465                     "ble $dst",
 466                     [(V8bricc bb:$dst, SETLE, ICC)]>;
 467 def BGE  : BranchV8<0b1011, (ops brtarget:$dst),
 468                     "bge $dst",
 469                     [(V8bricc bb:$dst, SETGE, ICC)]>;
 470 def BL   : BranchV8<0b0011, (ops brtarget:$dst),
 471                     "bl $dst",
 472                     [(V8bricc bb:$dst, SETLT, ICC)]>;
 473 def BGU  : BranchV8<0b1100, (ops brtarget:$dst),
 474                     "bgu $dst",
 475                     [(V8bricc bb:$dst, SETUGT, ICC)]>;
 476 def BLEU : BranchV8<0b0100, (ops brtarget:$dst),
 477                     "bleu $dst",
 478                     [(V8bricc bb:$dst, SETULE, ICC)]>;
 479 def BCC  : BranchV8<0b1101, (ops brtarget:$dst),
 480                     "bcc $dst",
 481                     [(V8bricc bb:$dst, SETUGE, ICC)]>;
 482 def BCS  : BranchV8<0b0101, (ops brtarget:$dst),
 483                     "bcs $dst",
 484                     [(V8bricc bb:$dst, SETULT, ICC)]>;
 485
 486 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 487
 488 // floating-point conditional branch class:
 489 class FPBranchV8<bits<4> cc, dag ops, string asmstr, list<dag> pattern>
 490  : F2_2<cc, 0b110, ops, asmstr, pattern> {
 491   let isBranch = 1;
 492   let isTerminator = 1;
 493   let hasDelaySlot = 1;
 494 }
 495
 496 def FBU  : FPBranchV8<0b0111, (ops brtarget:$dst),
 497                       "fbu $dst",
 498                       [(V8brfcc bb:$dst, SETUO, FCC)]>;
 499 def FBG  : FPBranchV8<0b0110, (ops brtarget:$dst),
 500                       "fbg $dst",
 501                       [(V8brfcc bb:$dst, SETGT, FCC)]>;
 502 def FBUG : FPBranchV8<0b0101, (ops brtarget:$dst),
 503                       "fbug $dst",
 504                       [(V8brfcc bb:$dst, SETUGT, FCC)]>;
 505 def FBL  : FPBranchV8<0b0100, (ops brtarget:$dst),
 506                       "fbl $dst",
 507                       [(V8brfcc bb:$dst, SETLT, FCC)]>;
 508 def FBUL : FPBranchV8<0b0011, (ops brtarget:$dst),
 509                       "fbul $dst",
 510                       [(V8brfcc bb:$dst, SETULT, FCC)]>;
 511 def FBLG : FPBranchV8<0b0010, (ops brtarget:$dst),
 512                       "fblg $dst",
 513                       [(V8brfcc bb:$dst, SETONE, FCC)]>;
 514 def FBNE : FPBranchV8<0b0001, (ops brtarget:$dst),
 515                       "fbne $dst",
 516                       [(V8brfcc bb:$dst, SETNE, FCC)]>;
 517 def FBE  : FPBranchV8<0b1001, (ops brtarget:$dst),
 518                       "fbe $dst",
 519                       [(V8brfcc bb:$dst, SETEQ, FCC)]>;
 520 def FBUE : FPBranchV8<0b1010, (ops brtarget:$dst),
 521                       "fbue $dst",
 522                       [(V8brfcc bb:$dst, SETUEQ, FCC)]>;
 523 def FBGE : FPBranchV8<0b1011, (ops brtarget:$dst),
 524                       "fbge $dst",
 525                       [(V8brfcc bb:$dst, SETGE, FCC)]>;
 526 def FBUGE: FPBranchV8<0b1100, (ops brtarget:$dst),
 527                       "fbuge $dst",
 528                       [(V8brfcc bb:$dst, SETUGE, FCC)]>;
 529 def FBLE : FPBranchV8<0b1101, (ops brtarget:$dst),
 530                       "fble $dst",
 531                       [(V8brfcc bb:$dst, SETLE, FCC)]>;
 532 def FBULE: FPBranchV8<0b1110, (ops brtarget:$dst),
 533                       "fbule $dst",
 534                       [(V8brfcc bb:$dst, SETULE, FCC)]>;
 535 def FBO  : FPBranchV8<0b1111, (ops brtarget:$dst),
 536                       "fbo $dst",
 537                       [(V8brfcc bb:$dst, SETO, FCC)]>;
 538
 539
 540
 541 // Section B.24 - Call and Link Instruction, p. 125
 542 // This is the only Format 1 instruction
 543 let Uses = [O0, O1, O2, O3, O4, O5], hasDelaySlot = 1, isCall = 1,
 544     Defs = [O0, O1, O2, O3, O4, O5, O7, G1, G2, G3, G4, G5, G6, G7,
 545     D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12, D13, D14, D15] in {
 546   // pc-relative call:
 547   def CALL : InstV8<(ops calltarget:$dst),
 548                     "call $dst",
 549                   [(set ICC/*bogus*/, (call tglobaladdr:$dst, ICC/*bogus*/))]> {
 550     bits<30> disp;
 551     let op = 1;
 552     let Inst{29-0} = disp;
 553   }
 554
 555   // indirect calls
 556   def JMPLrr : F3_1<2, 0b111000,
 557                     (ops MEMrr:$ptr),
 558                     "jmpl $ptr",
 559                     [(set ICC/*bogus*/, (call  ADDRrr:$ptr, ICC/*bogus*/))]>;
 560   def JMPLri : F3_2<2, 0b111000,
 561                     (ops MEMri:$ptr),
 562                     "jmpl $ptr",
 563                     [(set ICC/*bogus*/, (call  ADDRri:$ptr, ICC/*bogus*/))]>;
 564 }
 565
 566 // Section B.28 - Read State Register Instructions
 567 def RDY : F3_1<2, 0b101000,
 568                (ops IntRegs:$dst),
 569                "rdy $dst", []>;
 570
 571 // Section B.29 - Write State Register Instructions
 572 def WRYrr : F3_1<2, 0b110000,
 573                  (ops IntRegs:$b, IntRegs:$c),
 574                  "wr $b, $c, %y", []>;
 575 def WRYri : F3_2<2, 0b110000,
 576                  (ops IntRegs:$b, i32imm:$c),
 577                  "wr $b, $c, %y", []>;
 578
 579 // Convert Integer to Floating-point Instructions, p. 141
 580 def FITOS : F3_3<2, 0b110100, 0b011000100,
 581                  (ops FPRegs:$dst, FPRegs:$src),
 582                  "fitos $src, $dst",
 583                  [(set FPRegs:$dst, (V8itof FPRegs:$src))]>;
 584 def FITOD : F3_3<2, 0b110100, 0b011001000,
 585                  (ops DFPRegs:$dst, DFPRegs:$src),
 586                  "fitod $src, $dst",
 587                  [(set DFPRegs:$dst, (V8itof DFPRegs:$src))]>;
 588
 589 // Convert Floating-point to Integer Instructions, p. 142
 590 def FSTOI : F3_3<2, 0b110100, 0b011010001,
 591                  (ops FPRegs:$dst, FPRegs:$src),
 592                  "fstoi $src, $dst",
 593                  [(set FPRegs:$dst, (V8ftoi FPRegs:$src))]>;
 594 def FDTOI : F3_3<2, 0b110100, 0b011010010,
 595                  (ops DFPRegs:$dst, DFPRegs:$src),
 596                  "fdtoi $src, $dst",
 597                  [(set DFPRegs:$dst, (V8ftoi DFPRegs:$src))]>;
 598
 599 // Convert between Floating-point Formats Instructions, p. 143
 600 def FSTOD : F3_3<2, 0b110100, 0b011001001,
 601                  (ops DFPRegs:$dst, FPRegs:$src),
 602                  "fstod $src, $dst",
 603                  [(set DFPRegs:$dst, (fextend FPRegs:$src))]>;
 604 def FDTOS : F3_3<2, 0b110100, 0b011000110,
 605                  (ops FPRegs:$dst, DFPRegs:$src),
 606                  "fdtos $src, $dst",
 607                  [(set FPRegs:$dst, (fround DFPRegs:$src))]>;
 608
 609 // Floating-point Move Instructions, p. 144
 610 def FMOVS : F3_3<2, 0b110100, 0b000000001,
 611                  (ops FPRegs:$dst, FPRegs:$src),
 612                  "fmovs $src, $dst", []>;
 613 def FNEGS : F3_3<2, 0b110100, 0b000000101,
 614                  (ops FPRegs:$dst, FPRegs:$src),
 615                  "fnegs $src, $dst",
 616                  [(set FPRegs:$dst, (fneg FPRegs:$src))]>;
 617 def FABSS : F3_3<2, 0b110100, 0b000001001,
 618                  (ops FPRegs:$dst, FPRegs:$src),
 619                  "fabss $src, $dst",
 620                  [(set FPRegs:$dst, (fabs FPRegs:$src))]>;
 621 // FIXME: ADD FNEGD/FABSD pseudo instructions.
 622
 623
 624 // Floating-point Square Root Instructions, p.145
 625 def FSQRTS : F3_3<2, 0b110100, 0b000101001,
 626                   (ops FPRegs:$dst, FPRegs:$src),
 627                   "fsqrts $src, $dst",
 628                   [(set FPRegs:$dst, (fsqrt FPRegs:$src))]>;
 629 def FSQRTD : F3_3<2, 0b110100, 0b000101010,
 630                   (ops DFPRegs:$dst, DFPRegs:$src),
 631                   "fsqrtd $src, $dst",
 632                   [(set DFPRegs:$dst, (fsqrt DFPRegs:$src))]>;
 633
 634
 635
 636 // Floating-point Add and Subtract Instructions, p. 146
 637 def FADDS  : F3_3<2, 0b110100, 0b001000001,
 638                   (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 639                   "fadds $src1, $src2, $dst",
 640                   [(set FPRegs:$dst, (fadd FPRegs:$src1, FPRegs:$src2))]>;
 641 def FADDD  : F3_3<2, 0b110100, 0b001000010,
 642                   (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 643                   "faddd $src1, $src2, $dst",
 644                   [(set DFPRegs:$dst, (fadd DFPRegs:$src1, DFPRegs:$src2))]>;
 645 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
 646                   (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 647                   "fsubs $src1, $src2, $dst",
 648                   [(set FPRegs:$dst, (fsub FPRegs:$src1, FPRegs:$src2))]>;
 649 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
 650                   (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 651                   "fsubd $src1, $src2, $dst",
 652                   [(set DFPRegs:$dst, (fsub DFPRegs:$src1, DFPRegs:$src2))]>;
 653
 654 // Floating-point Multiply and Divide Instructions, p. 147
 655 def FMULS  : F3_3<2, 0b110100, 0b001001001,
 656                   (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 657                   "fmuls $src1, $src2, $dst",
 658                   [(set FPRegs:$dst, (fmul FPRegs:$src1, FPRegs:$src2))]>;
 659 def FMULD  : F3_3<2, 0b110100, 0b001001010,
 660                   (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 661                   "fmuld $src1, $src2, $dst",
 662                   [(set DFPRegs:$dst, (fmul DFPRegs:$src1, DFPRegs:$src2))]>;
 663 def FSMULD : F3_3<2, 0b110100, 0b001101001,
 664                   (ops DFPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 665                   "fsmuld $src1, $src2, $dst",
 666                   [(set DFPRegs:$dst, (fmul (fextend FPRegs:$src1),
 667                                             (fextend FPRegs:$src2)))]>;
 668 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
 669                  (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 670                  "fdivs $src1, $src2, $dst",
 671                  [(set FPRegs:$dst, (fdiv FPRegs:$src1, FPRegs:$src2))]>;
 672 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
 673                  (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 674                  "fdivd $src1, $src2, $dst",
 675                  [(set DFPRegs:$dst, (fdiv DFPRegs:$src1, DFPRegs:$src2))]>;
 676
 677 // Floating-point Compare Instructions, p. 148
 678 // Note: the 2nd template arg is different for these guys.
 679 // Note 2: the result of a FCMP is not available until the 2nd cycle
 680 // after the instr is retired, but there is no interlock. This behavior
 681 // is modelled with a forced noop after the instruction.
 682 def FCMPS  : F3_3<2, 0b110101, 0b001010001,
 683                   (ops FPRegs:$src1, FPRegs:$src2),
 684                   "fcmps $src1, $src2\n\tnop",
 685                   [(set FCC, (V8cmpfcc FPRegs:$src1, FPRegs:$src2))]>;
 686 def FCMPD  : F3_3<2, 0b110101, 0b001010010,
 687                   (ops DFPRegs:$src1, DFPRegs:$src2),
 688                   "fcmpd $src1, $src2\n\tnop",
 689                   [(set FCC, (V8cmpfcc DFPRegs:$src1, DFPRegs:$src2))]>;
 690
 691 //===----------------------------------------------------------------------===//
 692 // Non-Instruction Patterns
 693 //===----------------------------------------------------------------------===//
 694
 695 // Small immediates.
 696 def : Pat<(i32 simm13:$val),
 697           (ORri G0, imm:$val)>;
 698 // Arbitrary immediates.
 699 def : Pat<(i32 imm:$val),
 700           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;
 701
 702 // Global addresses, constant pool entries
 703 def : Pat<(V8hi tglobaladdr:$in), (SETHIi tglobaladdr:$in)>;
 704 def : Pat<(V8lo tglobaladdr:$in), (ORri G0, tglobaladdr:$in)>;
 705 def : Pat<(V8hi tconstpool:$in), (SETHIi tconstpool:$in)>;
 706 def : Pat<(V8lo tconstpool:$in), (ORri G0, tconstpool:$in)>;
 707
 708 // Return of a value, which has an input flag.
 709 def : Pat<(retflag ICC/*HACK*/), (RETL)>;