lib/Target/SparcV8/SparcV8InstrInfo.td

   1 //===- SparcV8Instrs.td - Target Description for SparcV8 Target -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the SparcV8 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 class InstV8 : Instruction {          // SparcV8 instruction baseline
  19   field bits<32> Inst;
  20
  21   let Namespace = "V8";
  22
  23   bits<2> op;
  24   let Inst{31-30} = op;               // Top two bits are the 'op' field
  25
  26   // Bit attributes specific to SparcV8 instructions
  27   bit isPasi       = 0; // Does this instruction affect an alternate addr space?
  28   bit isPrivileged = 0; // Is this a privileged instruction?
  29 }
  30
  31 include "SparcV8InstrFormats.td"
  32
  33 //===----------------------------------------------------------------------===//
  34 // Instruction Pattern Stuff
  35 //===----------------------------------------------------------------------===//
  36
  37 def simm13  : PatLeaf<(imm), [{
  38   // simm13 predicate - True if the imm fits in a 13-bit sign extended field.
  39   return (((int)N->getValue() << (32-13)) >> (32-13)) == (int)N->getValue();
  40 }]>;
  41
  42 def LO10 : SDNodeXForm<imm, [{
  43   return CurDAG->getTargetConstant((unsigned)N->getValue() & 1023, MVT::i32);
  44 }]>;
  45
  46 def HI22 : SDNodeXForm<imm, [{
  47   // Transformation function: shift the immediate value down into the low bits.
  48   return CurDAG->getTargetConstant((unsigned)N->getValue() >> 10, MVT::i32);
  49 }]>;
  50
  51 def SETHIimm : PatLeaf<(imm), [{
  52   return (((unsigned)N->getValue() >> 10) << 10) == (unsigned)N->getValue();
  53 }], HI22>;
  54
  55 // Addressing modes.
  56 def ADDRrr : ComplexPattern<i32, 2, "SelectADDRrr", []>;
  57 def ADDRri : ComplexPattern<i32, 2, "SelectADDRri", []>;
  58
  59 // Address operands
  60 def MEMrr : Operand<i32> {
  61   let PrintMethod = "printMemOperand";
  62   let NumMIOperands = 2;
  63   let MIOperandInfo = (ops IntRegs, IntRegs);
  64 }
  65 def MEMri : Operand<i32> {
  66   let PrintMethod = "printMemOperand";
  67   let NumMIOperands = 2;
  68   let MIOperandInfo = (ops IntRegs, i32imm);
  69 }
  70
  71 //===----------------------------------------------------------------------===//
  72 // Instructions
  73 //===----------------------------------------------------------------------===//
  74
  75 // Pseudo instructions.
  76 class PseudoInstV8<string asmstr, dag ops> : InstV8  {
  77   let AsmString = asmstr;
  78   dag OperandList = ops;
  79 }
  80 def PHI : PseudoInstV8<"PHI", (ops variable_ops)>;
  81 def ADJCALLSTACKDOWN : PseudoInstV8<"!ADJCALLSTACKDOWN $amt",
  82                                     (ops i32imm:$amt)>;
  83 def ADJCALLSTACKUP : PseudoInstV8<"!ADJCALLSTACKUP $amt",
  84                                   (ops i32imm:$amt)>;
  85 //def IMPLICIT_USE : PseudoInstV8<"!IMPLICIT_USE",(ops variable_ops)>;
  86 def IMPLICIT_DEF : PseudoInstV8<"!IMPLICIT_DEF $dst",
  87                                 (ops IntRegs:$dst)>;
  88 def FpMOVD : PseudoInstV8<"!FpMOVD", (ops)>; // pseudo 64-bit double move
  89
  90 // Section A.3 - Synthetic Instructions, p. 85
  91 // special cases of JMPL:
  92 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1 in {
  93   let rd = I7.Num, rs1 = G0.Num, simm13 = 8 in
  94     def RET : F3_2<2, 0b111000,
  95                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
  96                    "ret $b, $c, $dst", []>;
  97   let rd = O7.Num, rs1 = G0.Num, simm13 = 8 in
  98     def RETL: F3_2<2, 0b111000, (ops),
  99                    "retl", [(ret)]>;
 100 }
 101 // CMP is a special case of SUBCC where destination is ignored, by setting it to
 102 // %g0 (hardwired zero).
 103 // FIXME: should keep track of the fact that it defs the integer condition codes
 104 let rd = 0 in
 105   def CMPri: F3_2<2, 0b010100,
 106                   (ops IntRegs:$b, i32imm:$c),
 107                   "cmp $b, $c", []>;
 108
 109 // Section B.1 - Load Integer Instructions, p. 90
 110 def LDSBrr : F3_1<3, 0b001001,
 111                   (ops IntRegs:$dst, MEMrr:$addr),
 112                   "ldsb [$addr], $dst",
 113                   [(set IntRegs:$dst, (sextload ADDRrr:$addr, i8))]>;
 114 def LDSBri : F3_2<3, 0b001001,
 115                   (ops IntRegs:$dst, MEMri:$addr),
 116                   "ldsb [$addr], $dst",
 117                   [(set IntRegs:$dst, (sextload ADDRri:$addr, i8))]>;
 118 def LDSHrr : F3_1<3, 0b001010,
 119                   (ops IntRegs:$dst, MEMrr:$addr),
 120                   "ldsh [$addr], $dst",
 121                   [(set IntRegs:$dst, (sextload ADDRrr:$addr, i16))]>;
 122 def LDSHri : F3_2<3, 0b001010,
 123                   (ops IntRegs:$dst, MEMri:$addr),
 124                   "ldsh [$addr], $dst",
 125                   [(set IntRegs:$dst, (sextload ADDRri:$addr, i16))]>;
 126 def LDUBrr : F3_1<3, 0b000001,
 127                   (ops IntRegs:$dst, MEMrr:$addr),
 128                   "ldub [$addr], $dst",
 129                   [(set IntRegs:$dst, (zextload ADDRrr:$addr, i8))]>;
 130 def LDUBri : F3_2<3, 0b000001,
 131                   (ops IntRegs:$dst, MEMri:$addr),
 132                   "ldub [$addr], $dst",
 133                   [(set IntRegs:$dst, (zextload ADDRri:$addr, i8))]>;
 134 def LDUHrr : F3_1<3, 0b000010,
 135                   (ops IntRegs:$dst, MEMrr:$addr),
 136                   "lduh [$addr], $dst",
 137                   [(set IntRegs:$dst, (zextload ADDRrr:$addr, i16))]>;
 138 def LDUHri : F3_2<3, 0b000010,
 139                   (ops IntRegs:$dst, MEMri:$addr),
 140                   "lduh [$addr], $dst",
 141                   [(set IntRegs:$dst, (zextload ADDRri:$addr, i16))]>;
 142 def LDrr   : F3_1<3, 0b000000,
 143                   (ops IntRegs:$dst, MEMrr:$addr),
 144                   "ld [$addr], $dst",
 145                   [(set IntRegs:$dst, (load ADDRrr:$addr))]>;
 146 def LDri   : F3_2<3, 0b000000,
 147                   (ops IntRegs:$dst, MEMri:$addr),
 148                   "ld [$addr], $dst",
 149                   [(set IntRegs:$dst, (load ADDRri:$addr))]>;
 150 def LDDrr  : F3_1<3, 0b000011,
 151                   (ops IntRegs:$dst, MEMrr:$addr),
 152                   "ldd [$addr], $dst", []>;
 153 def LDDri  : F3_2<3, 0b000011,
 154                   (ops IntRegs:$dst, MEMri:$addr),
 155                   "ldd [$addr], $dst", []>;
 156
 157 // Section B.2 - Load Floating-point Instructions, p. 92
 158 def LDFrr  : F3_1<3, 0b100000,
 159                   (ops FPRegs:$dst, MEMrr:$addr),
 160                   "ld [$addr], $dst",
 161                   [(set FPRegs:$dst, (load ADDRrr:$addr))]>;
 162 def LDFri  : F3_2<3, 0b100000,
 163                   (ops FPRegs:$dst, MEMri:$addr),
 164                   "ld [$addr], $dst",
 165                   [(set FPRegs:$dst, (load ADDRri:$addr))]>;
 166 def LDDFrr : F3_1<3, 0b100011,
 167                   (ops DFPRegs:$dst, MEMrr:$addr),
 168                   "ldd [$addr], $dst",
 169                   [(set DFPRegs:$dst, (load ADDRrr:$addr))]>;
 170 def LDDFri : F3_2<3, 0b100011,
 171                   (ops DFPRegs:$dst, MEMri:$addr),
 172                   "ldd [$addr], $dst",
 173                   [(set DFPRegs:$dst, (load ADDRri:$addr))]>;
 174
 175 // Section B.4 - Store Integer Instructions, p. 95
 176 def STBri : F3_2<3, 0b000101,
 177                  (ops MEMri:$addr, IntRegs:$src),
 178                  "stb $src, [$addr]", []>;
 179 def STHri : F3_2<3, 0b000110,
 180                  (ops MEMri:$addr, IntRegs:$src),
 181                  "sth $src, [$addr]", []>;
 182 def STri  : F3_2<3, 0b000100,
 183                  (ops MEMri:$addr, IntRegs:$src),
 184                  "st $src, [$addr]", []>;
 185 def STDri : F3_2<3, 0b000111,
 186                  (ops MEMri:$addr, IntRegs:$src),
 187                  "std $src, [$addr]", []>;
 188
 189 // Section B.5 - Store Floating-point Instructions, p. 97
 190 def STFrr   : F3_1<3, 0b100100,
 191                    (ops MEMrr:$addr, IntRegs:$src),
 192                    "st $src, [$addr]", []>;
 193 def STFri   : F3_2<3, 0b100100,
 194                    (ops MEMri:$addr, IntRegs:$src),
 195                    "st $src, [$addr]", []>;
 196 def STDFrr  : F3_1<3, 0b100111,
 197                    (ops MEMrr:$addr, IntRegs:$src),
 198                    "std  $src, [$addr]", []>;
 199 def STDFri  : F3_2<3, 0b100111,
 200                    (ops MEMri:$addr, IntRegs:$src),
 201                    "std $src, [$addr]", []>;
 202 def STFSRrr : F3_1<3, 0b100101,
 203                    (ops MEMrr:$addr, IntRegs:$src),
 204                    "st $src, [$addr]", []>;
 205 def STFSRri : F3_2<3, 0b100101,
 206                    (ops MEMri:$addr, IntRegs:$src),
 207                    "st $src, [$addr]", []>;
 208 def STDFQrr : F3_1<3, 0b100110,
 209                    (ops MEMrr:$addr, IntRegs:$src),
 210                    "std $src, [$addr]", []>;
 211 def STDFQri : F3_2<3, 0b100110,
 212                    (ops MEMri:$addr, IntRegs:$src),
 213                    "std $src, [$addr]", []>;
 214
 215 // Section B.9 - SETHI Instruction, p. 104
 216 def SETHIi: F2_1<0b100,
 217                  (ops IntRegs:$dst, i32imm:$src),
 218                  "sethi $src, $dst",
 219                  [(set IntRegs:$dst, SETHIimm:$src)]>;
 220
 221 // Section B.10 - NOP Instruction, p. 105
 222 // (It's a special case of SETHI)
 223 let rd = 0, imm22 = 0 in
 224   def NOP : F2_1<0b100, (ops), "nop", []>;
 225
 226 // Section B.11 - Logical Instructions, p. 106
 227 def ANDrr   : F3_1<2, 0b000001,
 228                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 229                    "and $b, $c, $dst",
 230                    [(set IntRegs:$dst, (and IntRegs:$b, IntRegs:$c))]>;
 231 def ANDri   : F3_2<2, 0b000001,
 232                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 233                    "and $b, $c, $dst",
 234                    [(set IntRegs:$dst, (and IntRegs:$b, simm13:$c))]>;
 235 def ANDCCrr : F3_1<2, 0b010001,
 236                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 237                    "andcc $b, $c, $dst", []>;
 238 def ANDCCri : F3_2<2, 0b010001,
 239                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 240                    "andcc $b, $c, $dst", []>;
 241 def ANDNrr  : F3_1<2, 0b000101,
 242                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 243                    "andn $b, $c, $dst", []>;
 244 def ANDNri  : F3_2<2, 0b000101,
 245                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 246                    "andn $b, $c, $dst", []>;
 247 def ANDNCCrr: F3_1<2, 0b010101,
 248                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 249                    "andncc $b, $c, $dst", []>;
 250 def ANDNCCri: F3_2<2, 0b010101,
 251                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 252                    "andncc $b, $c, $dst", []>;
 253 def ORrr    : F3_1<2, 0b000010,
 254                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 255                    "or $b, $c, $dst",
 256                    [(set IntRegs:$dst, (or IntRegs:$b, IntRegs:$c))]>;
 257 def ORri    : F3_2<2, 0b000010,
 258                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 259                    "or $b, $c, $dst",
 260                    [(set IntRegs:$dst, (or IntRegs:$b, simm13:$c))]>;
 261 def ORCCrr  : F3_1<2, 0b010010,
 262                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 263                    "orcc $b, $c, $dst", []>;
 264 def ORCCri  : F3_2<2, 0b010010,
 265                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 266                    "orcc $b, $c, $dst", []>;
 267 def ORNrr   : F3_1<2, 0b000110,
 268                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 269                    "orn $b, $c, $dst", []>;
 270 def ORNri   : F3_2<2, 0b000110,
 271                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 272                    "orn $b, $c, $dst", []>;
 273 def ORNCCrr : F3_1<2, 0b010110,
 274                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 275                    "orncc $b, $c, $dst", []>;
 276 def ORNCCri : F3_2<2, 0b010110,
 277                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 278                    "orncc $b, $c, $dst", []>;
 279 def XORrr   : F3_1<2, 0b000011,
 280                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 281                    "xor $b, $c, $dst",
 282                    [(set IntRegs:$dst, (xor IntRegs:$b, IntRegs:$c))]>;
 283 def XORri   : F3_2<2, 0b000011,
 284                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 285                    "xor $b, $c, $dst",
 286                    [(set IntRegs:$dst, (xor IntRegs:$b, simm13:$c))]>;
 287 def XORCCrr : F3_1<2, 0b010011,
 288                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 289                    "xorcc $b, $c, $dst", []>;
 290 def XORCCri : F3_2<2, 0b010011,
 291                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 292                    "xorcc $b, $c, $dst", []>;
 293 def XNORrr  : F3_1<2, 0b000111,
 294                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 295                    "xnor $b, $c, $dst", []>;
 296 def XNORri  : F3_2<2, 0b000111,
 297                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 298                    "xnor $b, $c, $dst", []>;
 299 def XNORCCrr: F3_1<2, 0b010111,
 300                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 301                    "xnorcc $b, $c, $dst", []>;
 302 def XNORCCri: F3_2<2, 0b010111,
 303                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 304                    "xnorcc $b, $c, $dst", []>;
 305
 306 // Section B.12 - Shift Instructions, p. 107
 307 def SLLrr : F3_1<2, 0b100101,
 308                  (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 309                  "sll $b, $c, $dst",
 310                  [(set IntRegs:$dst, (shl IntRegs:$b, IntRegs:$c))]>;
 311 def SLLri : F3_2<2, 0b100101,
 312                  (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 313                  "sll $b, $c, $dst",
 314                  [(set IntRegs:$dst, (shl IntRegs:$b, simm13:$c))]>;
 315 def SRLrr : F3_1<2, 0b100110,
 316                  (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 317                   "srl $b, $c, $dst",
 318                   [(set IntRegs:$dst, (srl IntRegs:$b, IntRegs:$c))]>;
 319 def SRLri : F3_2<2, 0b100110,
 320                  (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 321                  "srl $b, $c, $dst",
 322                  [(set IntRegs:$dst, (srl IntRegs:$b, simm13:$c))]>;
 323 def SRArr : F3_1<2, 0b100111,
 324                  (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 325                   "sra $b, $c, $dst",
 326                   [(set IntRegs:$dst, (sra IntRegs:$b, IntRegs:$c))]>;
 327 def SRAri : F3_2<2, 0b100111,
 328                  (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 329                  "sra $b, $c, $dst",
 330                  [(set IntRegs:$dst, (sra IntRegs:$b, simm13:$c))]>;
 331
 332 // Section B.13 - Add Instructions, p. 108
 333 def ADDrr   : F3_1<2, 0b000000,
 334                   (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 335                   "add $b, $c, $dst",
 336                    [(set IntRegs:$dst, (add IntRegs:$b, IntRegs:$c))]>;
 337 def ADDri   : F3_2<2, 0b000000,
 338                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 339                    "add $b, $c, $dst",
 340                    [(set IntRegs:$dst, (add IntRegs:$b, simm13:$c))]>;
 341 def ADDCCrr : F3_1<2, 0b010000,
 342                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 343                    "addcc $b, $c, $dst", []>;
 344 def ADDCCri : F3_2<2, 0b010000,
 345                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 346                    "addcc $b, $c, $dst", []>;
 347 def ADDXrr  : F3_1<2, 0b001000,
 348                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 349                    "addx $b, $c, $dst", []>;
 350 def ADDXri  : F3_2<2, 0b001000,
 351                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 352                    "addx $b, $c, $dst", []>;
 353 def ADDXCCrr: F3_1<2, 0b011000,
 354                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 355                    "addxcc $b, $c, $dst", []>;
 356 def ADDXCCri: F3_2<2, 0b011000,
 357                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 358                    "addxcc $b, $c, $dst", []>;
 359
 360 // Section B.15 - Subtract Instructions, p. 110
 361 def SUBrr   : F3_1<2, 0b000100,
 362                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 363                    "sub $b, $c, $dst",
 364                    [(set IntRegs:$dst, (sub IntRegs:$b, IntRegs:$c))]>;
 365 def SUBri   : F3_2<2, 0b000100,
 366                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 367                    "sub $b, $c, $dst",
 368                    [(set IntRegs:$dst, (sub IntRegs:$b, simm13:$c))]>;
 369 def SUBCCrr : F3_1<2, 0b010100,
 370                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 371                    "subcc $b, $c, $dst", []>;
 372 def SUBCCri : F3_2<2, 0b010100,
 373                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 374                    "subcc $b, $c, $dst", []>;
 375 def SUBXrr  : F3_1<2, 0b001100,
 376                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 377                    "subx $b, $c, $dst", []>;
 378 def SUBXri  : F3_2<2, 0b001100,
 379                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 380                    "subx $b, $c, $dst", []>;
 381 def SUBXCCrr: F3_1<2, 0b011100,
 382                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 383                    "subxcc $b, $c, $dst", []>;
 384 def SUBXCCri: F3_2<2, 0b011100,
 385                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 386                    "subxcc $b, $c, $dst", []>;
 387
 388 // Section B.18 - Multiply Instructions, p. 113
 389 def UMULrr  : F3_1<2, 0b001010,
 390                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 391                    "umul $b, $c, $dst", []>;
 392 def UMULri  : F3_2<2, 0b001010,
 393                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 394                    "umul $b, $c, $dst", []>;
 395 def SMULrr  : F3_1<2, 0b001011,
 396                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 397                    "smul $b, $c, $dst", []>;
 398 def SMULri  : F3_2<2, 0b001011,
 399                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 400                    "smul $b, $c, $dst", []>;
 401 def UMULCCrr: F3_1<2, 0b011010,
 402                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 403                    "umulcc $b, $c, $dst", []>;
 404 def UMULCCri: F3_2<2, 0b011010,
 405                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 406                    "umulcc $b, $c, $dst", []>;
 407 def SMULCCrr: F3_1<2, 0b011011,
 408                    (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 409                    "smulcc $b, $c, $dst", []>;
 410 def SMULCCri: F3_2<2, 0b011011,
 411                    (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 412                    "smulcc $b, $c, $dst", []>;
 413
 414 // Section B.19 - Divide Instructions, p. 115
 415 def UDIVrr   : F3_1<2, 0b001110,
 416                     (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 417                     "udiv $b, $c, $dst", []>;
 418 def UDIVri   : F3_2<2, 0b001110,
 419                     (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 420                     "udiv $b, $c, $dst", []>;
 421 def SDIVrr   : F3_1<2, 0b001111,
 422                     (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 423                     "sdiv $b, $c, $dst", []>;
 424 def SDIVri   : F3_2<2, 0b001111,
 425                     (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 426                     "sdiv $b, $c, $dst", []>;
 427 def UDIVCCrr : F3_1<2, 0b011110,
 428                     (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 429                     "udivcc $b, $c, $dst", []>;
 430 def UDIVCCri : F3_2<2, 0b011110,
 431                     (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 432                     "udivcc $b, $c, $dst", []>;
 433 def SDIVCCrr : F3_1<2, 0b011111,
 434                     (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 435                     "sdivcc $b, $c, $dst", []>;
 436 def SDIVCCri : F3_2<2, 0b011111,
 437                     (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 438                     "sdivcc $b, $c, $dst", []>;
 439
 440 // Section B.20 - SAVE and RESTORE, p. 117
 441 def SAVErr    : F3_1<2, 0b111100,
 442                      (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 443                      "save $b, $c, $dst", []>;
 444 def SAVEri    : F3_2<2, 0b111100,
 445                      (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 446                      "save $b, $c, $dst", []>;
 447 def RESTORErr : F3_1<2, 0b111101,
 448                      (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 449                      "restore $b, $c, $dst", []>;
 450 def RESTOREri : F3_2<2, 0b111101,
 451                      (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 452                      "restore $b, $c, $dst", []>;
 453
 454 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 455
 456 // conditional branch class:
 457 class BranchV8<bits<4> cc, dag ops, string asmstr>
 458  : F2_2<cc, 0b010, ops, asmstr> {
 459   let isBranch = 1;
 460   let isTerminator = 1;
 461   let hasDelaySlot = 1;
 462 }
 463
 464 let isBarrier = 1 in
 465   def BA   : BranchV8<0b1000, (ops IntRegs:$dst), "ba $dst">;
 466 def BN   : BranchV8<0b0000, (ops IntRegs:$dst), "bn $dst">;
 467 def BNE  : BranchV8<0b1001, (ops IntRegs:$dst), "bne $dst">;
 468 def BE   : BranchV8<0b0001, (ops IntRegs:$dst), "be $dst">;
 469 def BG   : BranchV8<0b1010, (ops IntRegs:$dst), "bg $dst">;
 470 def BLE  : BranchV8<0b0010, (ops IntRegs:$dst), "ble $dst">;
 471 def BGE  : BranchV8<0b1011, (ops IntRegs:$dst), "bge $dst">;
 472 def BL   : BranchV8<0b0011, (ops IntRegs:$dst), "bl $dst">;
 473 def BGU  : BranchV8<0b1100, (ops IntRegs:$dst), "bgu $dst">;
 474 def BLEU : BranchV8<0b0100, (ops IntRegs:$dst), "bleu $dst">;
 475 def BCC  : BranchV8<0b1101, (ops IntRegs:$dst), "bcc $dst">;
 476 def BCS  : BranchV8<0b0101, (ops IntRegs:$dst), "bcs $dst">;
 477
 478 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 479
 480 // floating-point conditional branch class:
 481 class FPBranchV8<bits<4> cc, dag ops, string asmstr>
 482  : F2_2<cc, 0b110, ops, asmstr> {
 483   let isBranch = 1;
 484   let isTerminator = 1;
 485   let hasDelaySlot = 1;
 486 }
 487
 488 def FBA  : FPBranchV8<0b1000, (ops IntRegs:$dst), "fba $dst">;
 489 def FBN  : FPBranchV8<0b0000, (ops IntRegs:$dst), "fbn $dst">;
 490 def FBU  : FPBranchV8<0b0111, (ops IntRegs:$dst), "fbu $dst">;
 491 def FBG  : FPBranchV8<0b0110, (ops IntRegs:$dst), "fbg $dst">;
 492 def FBUG : FPBranchV8<0b0101, (ops IntRegs:$dst), "fbug $dst">;
 493 def FBL  : FPBranchV8<0b0100, (ops IntRegs:$dst), "fbl $dst">;
 494 def FBUL : FPBranchV8<0b0011, (ops IntRegs:$dst), "fbul $dst">;
 495 def FBLG : FPBranchV8<0b0010, (ops IntRegs:$dst), "fblg $dst">;
 496 def FBNE : FPBranchV8<0b0001, (ops IntRegs:$dst), "fbne $dst">;
 497 def FBE  : FPBranchV8<0b1001, (ops IntRegs:$dst), "fbe $dst">;
 498 def FBUE : FPBranchV8<0b1010, (ops IntRegs:$dst), "fbue $dst">;
 499 def FBGE : FPBranchV8<0b1011, (ops IntRegs:$dst), "fbge $dst">;
 500 def FBUGE: FPBranchV8<0b1100, (ops IntRegs:$dst), "fbuge $dst">;
 501 def FBLE : FPBranchV8<0b1101, (ops IntRegs:$dst), "fble $dst">;
 502 def FBULE: FPBranchV8<0b1110, (ops IntRegs:$dst), "fbule $dst">;
 503 def FBO  : FPBranchV8<0b1111, (ops IntRegs:$dst), "fbo $dst">;
 504
 505
 506
 507 // Section B.24 - Call and Link Instruction, p. 125
 508 // This is the only Format 1 instruction
 509 let Uses = [O0, O1, O2, O3, O4, O5], hasDelaySlot = 1, isCall = 1 in {
 510   // pc-relative call:
 511   let Defs = [O0, O1, O2, O3, O4, O5, O7, G1, G2, G3, G4, G5, G6, G7,
 512     D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12, D13, D14, D15] in
 513   def CALL : InstV8 {
 514     let OperandList = (ops IntRegs:$dst);
 515     bits<30> disp;
 516     let op = 1;
 517     let Inst{29-0} = disp;
 518     let AsmString = "call $dst";
 519   }
 520
 521   // indirect call (O7 is an EXPLICIT def in indirect calls, so it cannot also
 522   // be an implicit def):
 523   let Defs = [O0, O1, O2, O3, O4, O5, G1, G2, G3, G4, G5, G6, G7,
 524     D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12, D13, D14, D15] in
 525   def JMPLrr : F3_1<2, 0b111000,
 526                     (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 527                     "jmpl $b+$c, $dst", []>;
 528 }
 529
 530 // Section B.29 - Write State Register Instructions
 531 def WRrr : F3_1<2, 0b110000,
 532                 (ops IntRegs:$dst, IntRegs:$b, IntRegs:$c),
 533                 "wr $b, $c, $dst", []>;
 534 def WRri : F3_2<2, 0b110000,
 535                 (ops IntRegs:$dst, IntRegs:$b, i32imm:$c),
 536                 "wr $b, $c, $dst", []>;
 537
 538 // Convert Integer to Floating-point Instructions, p. 141
 539 def FITOS : F3_3<2, 0b110100, 0b011000100,
 540                  (ops FPRegs:$dst, FPRegs:$src),
 541                  "fitos $src, $dst">;
 542 def FITOD : F3_3<2, 0b110100, 0b011001000,
 543                  (ops DFPRegs:$dst, DFPRegs:$src),
 544                  "fitod $src, $dst">;
 545
 546 // Convert Floating-point to Integer Instructions, p. 142
 547 def FSTOI : F3_3<2, 0b110100, 0b011010001,
 548                  (ops FPRegs:$dst, FPRegs:$src),
 549                  "fstoi $src, $dst">;
 550 def FDTOI : F3_3<2, 0b110100, 0b011010010,
 551                  (ops DFPRegs:$dst, DFPRegs:$src),
 552                  "fdtoi $src, $dst">;
 553
 554 // Convert between Floating-point Formats Instructions, p. 143
 555 def FSTOD : F3_3<2, 0b110100, 0b011001001,
 556                  (ops DFPRegs:$dst, FPRegs:$src),
 557                  "fstod $src, $dst">;
 558 def FDTOS : F3_3<2, 0b110100, 0b011000110,
 559                  (ops FPRegs:$dst, DFPRegs:$src),
 560                  "fdtos $src, $dst">;
 561
 562 // Floating-point Move Instructions, p. 144
 563 def FMOVS : F3_3<2, 0b110100, 0b000000001,
 564                  (ops FPRegs:$dst, FPRegs:$src),
 565                  "fmovs $src, $dst">;
 566 def FNEGS : F3_3<2, 0b110100, 0b000000101,
 567                  (ops FPRegs:$dst, FPRegs:$src),
 568                  "fnegs $src, $dst">;
 569 def FABSS : F3_3<2, 0b110100, 0b000001001,
 570                  (ops FPRegs:$dst, FPRegs:$src),
 571                  "fabss $src, $dst">;
 572
 573 // Floating-point Add and Subtract Instructions, p. 146
 574 def FADDS  : F3_3<2, 0b110100, 0b001000001,
 575                   (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 576                   "fadds $src1, $src2, $dst">;
 577 def FADDD  : F3_3<2, 0b110100, 0b001000010,
 578                   (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 579                   "faddd $src1, $src2, $dst">;
 580 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
 581                   (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 582                   "fsubs $src1, $src2, $dst">;
 583 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
 584                   (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 585                   "fsubd $src1, $src2, $dst">;
 586
 587 // Floating-point Multiply and Divide Instructions, p. 147
 588 def FMULS  : F3_3<2, 0b110100, 0b001001001,
 589                   (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 590                   "fmuls $src1, $src2, $dst">;
 591 def FMULD  : F3_3<2, 0b110100, 0b001001010,
 592                   (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 593                   "fmuld $src1, $src2, $dst">;
 594 def FSMULD : F3_3<2, 0b110100, 0b001101001,
 595                   (ops DFPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 596                   "fsmuld $src1, $src2, $dst">;
 597 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
 598                  (ops FPRegs:$dst, FPRegs:$src1, FPRegs:$src2),
 599                  "fdivs $src1, $src2, $dst">;
 600 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
 601                  (ops DFPRegs:$dst, DFPRegs:$src1, DFPRegs:$src2),
 602                  "fdivd $src1, $src2, $dst">;
 603
 604 // Floating-point Compare Instructions, p. 148
 605 // Note: the 2nd template arg is different for these guys.
 606 // Note 2: the result of a FCMP is not available until the 2nd cycle
 607 // after the instr is retired, but there is no interlock. This behavior
 608 // is modelled with a forced noop after the instruction.
 609 def FCMPS  : F3_3<2, 0b110101, 0b001010001,
 610                   (ops FPRegs:$src1, FPRegs:$src2),
 611                   "fcmps $src1, $src2\n\tnop">;
 612 def FCMPD  : F3_3<2, 0b110101, 0b001010010,
 613                   (ops DFPRegs:$src1, DFPRegs:$src2),
 614                   "fcmpd $src1, $src2\n\tnop">;
 615 def FCMPES : F3_3<2, 0b110101, 0b001010101,
 616                   (ops FPRegs:$src1, FPRegs:$src2),
 617                   "fcmpes $src1, $src2\n\tnop">;
 618 def FCMPED : F3_3<2, 0b110101, 0b001010110,
 619                   (ops DFPRegs:$src1, DFPRegs:$src2),
 620                   "fcmped $src1, $src2\n\tnop">;
 621
 622 //===----------------------------------------------------------------------===//
 623 // Non-Instruction Patterns
 624 //===----------------------------------------------------------------------===//
 625
 626 // Small immediates.
 627 def : Pat<(i32 simm13:$val),
 628           (ORri G0, imm:$val)>;
 629 // Arbitrary immediates.
 630 def : Pat<(i32 imm:$val),
 631           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;