lib/Target/SparcV9/SparcV9InstrInfo.td

   1 //===- SparcV9InstrInfo.td - SparcV9 Instruction defs ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This files declares the set of instructions used in the SparcV9 backend.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstV9 : Instruction {          // SparcV9 instruction baseline
  15   field bits<32> Inst;
  16
  17   let Namespace = "V9";
  18
  19   bits<2> op;
  20   let Inst{31-30} = op;               // Top two bits are the 'op' field
  21
  22   // Bit attributes specific to SparcV9 instructions
  23   bit isPasi       = 0; // Does this instruction affect an alternate addr space?
  24   bit isDeprecated = 0; // Is this instruction deprecated?
  25   bit isPrivileged = 0; // Is this a privileged instruction?
  26 }
  27
  28 class Pseudo<string n> : InstV9 {
  29   let Name = n;
  30   let Inst{0-31} = 0;
  31 }
  32
  33 include "SparcV9_F2.td"
  34 include "SparcV9_F3.td"
  35 include "SparcV9_F4.td"
  36
  37 //===----------------------------------------------------------------------===//
  38 // Instruction list
  39 //===----------------------------------------------------------------------===//
  40
  41 // Section A.2: Add - p137
  42 def ADDr    : F3_1<2, 0b000000, "add">;             // add    rs1, rs2, rd
  43 def ADDi    : F3_2<2, 0b000000, "add">;             // add    rs1, imm, rd
  44 def ADDccr  : F3_1<2, 0b010000, "addcc">;           // addcc  rs1, rs2, rd
  45 def ADDcci  : F3_2<2, 0b010000, "addcc">;           // addcc  rs1, imm, rd
  46 def ADDCr   : F3_1<2, 0b001000, "addC">;            // addC   rs1, rs2, rd
  47 def ADDCi   : F3_2<2, 0b001000, "addC">;            // addC   rs1, imm, rd
  48 def ADDCccr : F3_1<2, 0b011000, "addCcc">;          // addCcc rs1, rs2, rd
  49 def ADDCcci : F3_2<2, 0b011000, "addCcc">;          // addCcc rs1, imm, rd
  50
  51 // Section A.3: Branch on Integer Register with Prediction - p138
  52 let op2 = 0b011 in {
  53   def BRZ     : F2_4<0b001, "brz">;                 // Branch on rs1 == 0
  54   def BRLEZ   : F2_4<0b010, "brlez">;               // Branch on rs1 <= 0
  55   def BRLZ    : F2_4<0b011, "brlz">;                // Branch on rs1 <  0
  56   def BRNZ    : F2_4<0b101, "brnz">;                // Branch on rs1 != 0
  57   def BRGZ    : F2_4<0b110, "brgz">;                // Branch on rs1 >  0
  58   def BRGEZ   : F2_4<0b111, "brgez">;               // Branch on rs1 >= 0
  59 }
  60
  61 // Section A.4: Branch on Floating-Point Condition Codes (FBfcc) p140
  62 // The following deprecated instructions don't seem to play nice on SparcV9
  63 /*
  64 let isDeprecated = 1 in {
  65   let op2 = 0b110 in {
  66     def FBA     : F2_2<0b1000, "fba">;              // Branch always
  67     def FBN     : F2_2<0b0000, "fbn">;              // Branch never
  68     def FBU     : F2_2<0b0111, "fbu">;              // Branch on unordered
  69     def FBG     : F2_2<0b0110, "fbg">;              // Branch >
  70     def FBUG    : F2_2<0b0101, "fbug">;             // Branch on unordered or >
  71     def FBL     : F2_2<0b0100, "fbl">;              // Branch <
  72     def FBUL    : F2_2<0b0011, "fbul">;             // Branch on unordered or <
  73     def FBLG    : F2_2<0b0010, "fblg">;             // Branch < or >
  74     def FBNE    : F2_2<0b0001, "fbne">;             // Branch !=
  75     def FBE     : F2_2<0b1001, "fbe">;              // Branch ==
  76     def FBUE    : F2_2<0b1010, "fbue">;             // Branch on unordered or ==
  77     def FBGE    : F2_2<0b1011, "fbge">;             // Branch > or ==
  78     def FBUGE   : F2_2<0b1100, "fbuge">;            // Branch unord or > or ==
  79     def FBLE    : F2_2<0b1101, "fble">;             // Branch < or ==
  80     def FBULE   : F2_2<0b1110, "fbule">;            // Branch unord or < or ==
  81     def FBO     : F2_2<0b1111, "fbo">;              // Branch on ordered
  82   }
  83 }
  84 */
  85
  86 // We now make these same opcodes represent the FBPfcc instructions
  87 let op2 = 0b101 in {
  88   def FBA     : F2_3<0b1000, "fba">;              // Branch always
  89   def FBN     : F2_3<0b0000, "fbn">;              // Branch never
  90   def FBU     : F2_3<0b0111, "fbu">;              // Branch on unordered
  91   def FBG     : F2_3<0b0110, "fbg">;              // Branch >
  92   def FBUG    : F2_3<0b0101, "fbug">;             // Branch on unordered or >
  93   def FBL     : F2_3<0b0100, "fbl">;              // Branch <
  94   def FBUL    : F2_3<0b0011, "fbul">;             // Branch on unordered or <
  95   def FBLG    : F2_3<0b0010, "fblg">;             // Branch < or >
  96   def FBNE    : F2_3<0b0001, "fbne">;             // Branch !=
  97   def FBE     : F2_3<0b1001, "fbe">;              // Branch ==
  98   def FBUE    : F2_3<0b1010, "fbue">;             // Branch on unordered or ==
  99   def FBGE    : F2_3<0b1011, "fbge">;             // Branch > or ==
 100   def FBUGE   : F2_3<0b1100, "fbuge">;            // Branch unord or > or ==
 101   def FBLE    : F2_3<0b1101, "fble">;             // Branch < or ==
 102   def FBULE   : F2_3<0b1110, "fbule">;            // Branch unord or < or ==
 103   def FBO     : F2_3<0b1111, "fbo">;              // Branch on ordered
 104 }
 105
 106 // Section A.5: Branch on FP condition codes with prediction - p143
 107 // Not used in the SparcV9 backend (directly)
 108 /*
 109 let op2 = 0b101 in {
 110   def FBPA     : F2_3<0b1000, "fba">;              // Branch always
 111   def FBPN     : F2_3<0b0000, "fbn">;              // Branch never
 112   def FBPU     : F2_3<0b0111, "fbu">;              // Branch on unordered
 113   def FBPG     : F2_3<0b0110, "fbg">;              // Branch >
 114   def FBPUG    : F2_3<0b0101, "fbug">;             // Branch on unordered or >
 115   def FBPL     : F2_3<0b0100, "fbl">;              // Branch <
 116   def FBPUL    : F2_3<0b0011, "fbul">;             // Branch on unordered or <
 117   def FBPLG    : F2_3<0b0010, "fblg">;             // Branch < or >
 118   def FBPNE    : F2_3<0b0001, "fbne">;             // Branch !=
 119   def FBPE     : F2_3<0b1001, "fbe">;              // Branch ==
 120   def FBPUE    : F2_3<0b1010, "fbue">;             // Branch on unordered or ==
 121   def FBPGE    : F2_3<0b1011, "fbge">;             // Branch > or ==
 122   def FBPUGE   : F2_3<0b1100, "fbuge">;            // Branch unord or > or ==
 123   def FBPLE    : F2_3<0b1101, "fble">;             // Branch < or ==
 124   def FBPULE   : F2_3<0b1110, "fbule">;            // Branch unord or < or ==
 125   def FBPO     : F2_3<0b1111, "fbo">;              // Branch on ordered
 126 }
 127 */
 128
 129 // Section A.6: Branch on Integer condition codes (Bicc) - p146
 130 /*
 131 let isDeprecated = 1 in {
 132   let op2 = 0b010 in {
 133     def BA     : F2_2<0b1000, "ba">;              // Branch always
 134     def BN     : F2_2<0b0000, "bn">;              // Branch never
 135     def BNE    : F2_2<0b1001, "bne">;             // Branch !=
 136     def BE     : F2_2<0b0001, "be">;              // Branch ==
 137     def BG     : F2_2<0b1010, "bg">;              // Branch >
 138     def BLE    : F2_2<0b0010, "ble">;             // Branch <=
 139     def BGE    : F2_2<0b1011, "bge">;             // Branch >=
 140     def BL     : F2_2<0b0011, "bl">;              // Branch <
 141     def BGU    : F2_2<0b1100, "bgu">;             // Branch unsigned >
 142     def BLEU   : F2_2<0b0100, "bleu">;            // Branch unsigned <=
 143     def BCC    : F2_2<0b1101, "bcc">;             // Branch unsigned >=
 144     def BCS    : F2_2<0b0101, "bcs">;             // Branch unsigned <=
 145     def BPOS   : F2_2<0b1110, "bpos">;            // Branch on positive
 146     def BNEG   : F2_2<0b0110, "bneg">;            // Branch on negative
 147     def BVC    : F2_2<0b1111, "bvc">;             // Branch on overflow clear
 148     def BVS    : F2_2<0b0111, "bvs">;             // Branch on overflow set
 149   }
 150 }
 151 */
 152
 153 // Using the format of A.7 instructions...
 154 let op2 = 0b001 in {
 155   let cc = 0 in { // BA and BN don't read condition codes
 156     def BA   : F2_3<0b1000, "ba">;              // Branch always
 157     def BN   : F2_3<0b0000, "bn">;              // Branch never
 158   }
 159   def BNE    : F2_3<0b1001, "bne">;             // Branch !=
 160   def BE     : F2_3<0b0001, "be">;              // Branch ==
 161   def BG     : F2_3<0b1010, "bg">;              // Branch >
 162   def BLE    : F2_3<0b0010, "ble">;             // Branch <=
 163   def BGE    : F2_3<0b1011, "bge">;             // Branch >=
 164   def BL     : F2_3<0b0011, "bl">;              // Branch <
 165   def BGU    : F2_3<0b1100, "bgu">;             // Branch unsigned >
 166   def BLEU   : F2_3<0b0100, "bleu">;            // Branch unsigned <=
 167   def BCC    : F2_3<0b1101, "bcc">;             // Branch unsigned >=
 168   def BCS    : F2_3<0b0101, "bcs">;             // Branch unsigned <=
 169   def BPOS   : F2_3<0b1110, "bpos">;            // Branch on positive
 170   def BNEG   : F2_3<0b0110, "bneg">;            // Branch on negative
 171   def BVC    : F2_3<0b1111, "bvc">;             // Branch on overflow clear
 172   def BVS    : F2_3<0b0111, "bvs">;             // Branch on overflow set
 173 }
 174
 175 // Section A.7: Branch on integer condition codes with prediction - p148
 176 // Not used in the SparcV9 backend
 177 /*
 178 let op2 = 0b001 in {
 179   def BPA     : F2_3<0b1000, "bpa">;              // Branch always
 180   def BPN     : F2_3<0b0000, "bpn">;              // Branch never
 181   def BPNE    : F2_3<0b1001, "bpne">;             // Branch !=
 182   def BPE     : F2_3<0b0001, "bpe">;              // Branch ==
 183   def BPG     : F2_3<0b1010, "bpg">;              // Branch >
 184   def BPLE    : F2_3<0b0010, "bple">;             // Branch <=
 185   def BPGE    : F2_3<0b1011, "bpge">;             // Branch >=
 186   def BPL     : F2_3<0b0011, "bpl">;              // Branch <
 187   def BPGU    : F2_3<0b1100, "bpgu">;             // Branch unsigned >
 188   def BPLEU   : F2_3<0b0100, "bpleu">;            // Branch unsigned <=
 189   def BPCC    : F2_3<0b1101, "bpcc">;             // Branch unsigned >=
 190   def BPCS    : F2_3<0b0101, "bpcs">;             // Branch unsigned <=
 191   def BPPOS   : F2_3<0b1110, "bppos">;            // Branch on positive
 192   def BPNEG   : F2_3<0b0110, "bpneg">;            // Branch on negative
 193   def BPVC    : F2_3<0b1111, "bpvc">;             // Branch on overflow clear
 194   def BPVS    : F2_3<0b0111, "bpvs">;             // Branch on overflow set
 195 }
 196 */
 197
 198 // Section A.8: CALL - p151, the only Format #1 instruction
 199 def CALL : InstV9 {
 200   bits<30> disp;
 201   let op = 1;
 202   let Inst{29-0} = disp;
 203   let Name = "call";
 204   let isCall = 1;
 205 }
 206
 207 // Section A.9: Compare and Swap - p176
 208 // CASA/CASXA: are for alternate address spaces!  Ignore them
 209
 210
 211 // Section A.10: Divide (64-bit / 32-bit) - p178
 212 // Not used in the SparcV9 backend
 213 /*
 214 let isDeprecated = 1 in {
 215   def UDIVr   : F3_1<2, 0b001110, "udiv">;        // udiv r, r, r
 216   def UDIVi   : F3_2<2, 0b001110, "udiv">;        // udiv r, r, i
 217   def SDIVr   : F3_1<2, 0b001111, "sdiv">;        // sdiv r, r, r
 218   def SDIVi   : F3_2<2, 0b001111, "sdiv">;        // sdiv r, r, i
 219   def UDIVCCr : F3_1<2, 0b011110, "udivcc">;      // udivcc r, r, r
 220   def UDIVCCi : F3_2<2, 0b011110, "udivcc">;      // udivcc r, r, i
 221   def SDIVCCr : F3_1<2, 0b011111, "sdivcc">;      // sdivcc r, r, r
 222   def SDIVCCi : F3_2<2, 0b011111, "sdivcc">;      // sdivcc r, r, i
 223 }
 224 */
 225
 226 // Section A.11: DONE and RETRY - p181
 227 // Not used in the SparcV9 backend
 228 /*
 229 let isPrivileged = 1 in {
 230   def DONE    : F3_18<0, "done">;                 // done
 231   def RETRY   : F3_18<1, "retry">;                // retry
 232 }
 233 */
 234
 235 // Section A.12: Floating-Point Add and Subtract - p156
 236 def FADDS : F3_16<2, 0b110100, 0x41, "fadds">;    // fadds frs1, frs2, frd
 237 def FADDD : F3_16<2, 0b110100, 0x42, "faddd">;    // faddd frs1, frs2, frd
 238 def FADDQ : F3_16<2, 0b110100, 0x43, "faddq">;    // faddq frs1, frs2, frd
 239 def FSUBS : F3_16<2, 0b110100, 0x45, "fsubs">;    // fsubs frs1, frs2, frd
 240 def FSUBD : F3_16<2, 0b110100, 0x46, "fsubd">;    // fsubd frs1, frs2, frd
 241 def FSUBQ : F3_16<2, 0b110100, 0x47, "fsubq">;    // fsubq frs1, frs2, frd
 242
 243 // Section A.13: Floating-point compare - p159
 244 def FCMPS  : F3_15<2, 0b110101, 0b001010001, "fcmps">;   // fcmps  %fcc, r1, r2
 245 def FCMPD  : F3_15<2, 0b110101, 0b001010010, "fcmpd">;   // fcmpd  %fcc, r1, r2
 246 def FCMPQ  : F3_15<2, 0b110101, 0b001010011, "fcmpq">;   // fcmpq  %fcc, r1, r2
 247 // Currently unused in the SparcV9 backend
 248 /*
 249 def FCMPES : F3_15<2, 0b110101, 0b001010101, "fcmpes">;  // fcmpes %fcc, r1, r2
 250 def FCMPED : F3_15<2, 0b110101, 0b001010110, "fcmped">;  // fcmped %fcc, r1, r2
 251 def FCMPEQ : F3_15<2, 0b110101, 0b001010111, "fcmpeq">;  // fcmpeq %fcc, r1, r2
 252 */
 253
 254 // Section A.14: Convert floating-point to integer - p161
 255 def FSTOX : F3_14<2, 0b110100, 0b010000001, "fstox">;   // fstox rs2, rd
 256 def FDTOX : F3_14<2, 0b110100, 0b010000010, "fstox">;   // fstox rs2, rd
 257 def FQTOX : F3_14<2, 0b110100, 0b010000011, "fstox">;   // fstox rs2, rd
 258 def FSTOI : F3_14<2, 0b110100, 0b011010001, "fstoi">;   // fstoi rs2, rd
 259 def FDTOI : F3_14<2, 0b110100, 0b011010010, "fdtoi">;   // fdtoi rs2, rd
 260 def FQTOI : F3_14<2, 0b110100, 0b011010011, "fqtoi">;   // fqtoi rs2, rd
 261
 262 // Section A.15: Convert between floating-point formats - p162
 263 def FSTOD : F3_14<2, 0b110100, 0b011001001, "fstod">;   // fstod rs2, rd
 264 def FSTOQ : F3_14<2, 0b110100, 0b011001101, "fstoq">;   // fstoq rs2, rd
 265 def FDTOS : F3_14<2, 0b110100, 0b011000110, "fstos">;   // fstos rs2, rd
 266 def FDTOQ : F3_14<2, 0b110100, 0b011001110, "fdtoq">;   // fdtoq rs2, rd
 267 def FQTOS : F3_14<2, 0b110100, 0b011000111, "fqtos">;   // fqtos rs2, rd
 268 def FQTOD : F3_14<2, 0b110100, 0b011001011, "fqtod">;   // fqtod rs2, rd
 269
 270 // Section A.16: Convert integer to floating-point - p163
 271 def FXTOS : F3_14<2, 0b110100, 0b010000100, "fxtos">;   // fxtos rs2, rd
 272 def FXTOD : F3_14<2, 0b110100, 0b010001000, "fxtod">;   // fxtod rs2, rd
 273 def FXTOQ : F3_14<2, 0b110100, 0b010001100, "fxtoq">;   // fxtoq rs2, rd
 274 def FITOS : F3_14<2, 0b110100, 0b011000100, "fitos">;   // fitos rs2, rd
 275 def FITOD : F3_14<2, 0b110100, 0b011001000, "fitod">;   // fitod rs2, rd
 276 def FITOQ : F3_14<2, 0b110100, 0b011001100, "fitoq">;   // fitoq rs2, rd
 277
 278 // Section A.17: Floating-Point Move - p164
 279 def FMOVS : F3_14<2, 0b110100, 0b000000001, "fmovs">;   // fmovs r, r
 280 def FMOVD : F3_14<2, 0b110100, 0b000000010, "fmovs">;   // fmovd r, r
 281 //def FMOVQ : F3_14<2, 0b110100, 0b000000011, "fmovs">;   // fmovq r, r
 282 def FNEGS : F3_14<2, 0b110100, 0b000000101, "fnegs">;   // fnegs r, r
 283 def FNEGD : F3_14<2, 0b110100, 0b000000110, "fnegs">;   // fnegs r, r
 284 //def FNEGQ : F3_14<2, 0b110100, 0b000000111, "fnegs">;   // fnegs r, r
 285 def FABSS : F3_14<2, 0b110100, 0b000001001, "fabss">;   // fabss r, r
 286 def FABSD : F3_14<2, 0b110100, 0b000001010, "fabss">;   // fabss r, r
 287 //def FABSQ : F3_14<2, 0b110100, 0b000001011, "fabss">;   // fabss r, r
 288
 289 // Section A.18: Floating-Point Multiply and Divide - p165
 290 def FMULS  : F3_16<2, 0b110100, 0b001001001, "fmuls">;   // fmuls r, r, r
 291 def FMULD  : F3_16<2, 0b110100, 0b001001010, "fmuld">;   // fmuld r, r, r
 292 def FMULQ  : F3_16<2, 0b110100, 0b001001011, "fmulq">;   // fmulq r, r, r
 293 def FSMULD : F3_16<2, 0b110100, 0b001101001, "fsmuld">;  // fsmuls r, r, r
 294 def FDMULQ : F3_16<2, 0b110100, 0b001101110, "fdmulq">;  // fdmuls r, r, r
 295 def FDIVS  : F3_16<2, 0b110100, 0b001001101, "fdivs">;   // fdivs r, r, r
 296 def FDIVD  : F3_16<2, 0b110100, 0b001001110, "fdivs">;   // fdivd r, r, r
 297 def FDIVQ  : F3_16<2, 0b110100, 0b001001111, "fdivs">;   // fdivq r, r, r
 298
 299 // Section A.19: Floating-Point Square Root - p166
 300 def FSQRTS : F3_14<2, 0b110100, 0b000101001, "fsqrts">;  // fsqrts r, r
 301 def FSQRTD : F3_14<2, 0b110100, 0b000101010, "fsqrts">;  // fsqrts r, r
 302 def FSQRTQ : F3_14<2, 0b110100, 0b000101011, "fsqrts">;  // fsqrts r, r
 303
 304 // A.20: Flush Instruction Memory - p167
 305 // Not currently used
 306
 307 // A.21: Flush Register Windows - p169
 308 // Not currently used
 309
 310 // A.22: Illegal instruction Trap - p170
 311 // Not currently used
 312
 313 // A.23: Implementation-Dependent Instructions - p171
 314 // Not currently used
 315
 316 // Section A.24: Jump and Link - p172
 317 // Mimicking the SparcV9's instr def...
 318 def JMPLCALLr : F3_1<2, 0b111000, "jmpl">;              // jmpl [rs1+rs2], rd
 319 def JMPLCALLi : F3_2<2, 0b111000, "jmpl">;              // jmpl [rs1+imm], rd
 320 def JMPLRETr  : F3_1<2, 0b111000, "jmpl">;              // jmpl [rs1+rs2], rd
 321 def JMPLRETi  : F3_2<2, 0b111000, "jmpl">;              // jmpl [rs1+imm], rd
 322
 323 // Section A.25: Load Floating-Point - p173
 324 def LDFr  : F3_1<3, 0b100000, "ld">;             // ld [rs1+rs2], rd
 325 def LDFi  : F3_2<3, 0b100000, "ld">;             // ld [rs1+imm], rd
 326 def LDDFr : F3_1<3, 0b100011, "ldd">;            // ldd [rs1+rs2], rd
 327 def LDDFi : F3_2<3, 0b100011, "ldd">;            // ldd [rs1+imm], rd
 328 def LDQFr : F3_1<3, 0b100010, "ldq">;            // ldq [rs1+rs2], rd
 329 def LDQFi : F3_2<3, 0b100010, "ldq">;            // ldq [rs1+imm], rd
 330 let isDeprecated = 1 in {
 331   let rd = 0 in {
 332     def LDFSRr : F3_1<3, 0b100001, "ld">;        // ld [rs1+rs2], rd
 333     def LDFSRi : F3_2<3, 0b100001, "ld">;        // ld [rs1+imm], rd
 334   }
 335 }
 336 let rd = 1 in {
 337   def LDXFSRr : F3_1<3, 0b100001, "ldx">;         // ldx [rs1+rs2], rd
 338   def LDXFSRi : F3_2<3, 0b100001, "ldx">;         // ldx [rs1+imm], rd
 339 }
 340
 341 // Section A.27: Load Integer - p178
 342 def LDSBr : F3_1<3, 0b001001, "ldsb">;           // ldsb [rs1+rs2], rd
 343 def LDSBi : F3_2<3, 0b001001, "ldsb">;           // ldsb [rs1+imm], rd
 344 def LDSHr : F3_1<3, 0b001010, "ldsh">;           // ldsh [rs1+rs2], rd
 345 def LDSHi : F3_2<3, 0b001010, "ldsh">;           // ldsh [rs1+imm], rd
 346 def LDSWr : F3_1<3, 0b001000, "ldsw">;           // ldsh [rs1+rs2], rd
 347 def LDSWi : F3_2<3, 0b001000, "ldsw">;           // ldsh [rs1+imm], rd
 348 def LDUBr : F3_1<3, 0b000001, "ldub">;           // ldub [rs1+rs2], rd
 349 def LDUBi : F3_2<3, 0b000001, "ldub">;           // ldub [rs1+imm], rd
 350 def LDUHr : F3_1<3, 0b000010, "lduh">;           // lduh [rs1+rs2], rd
 351 def LDUHi : F3_2<3, 0b000010, "lduh">;           // lduh [rs1+imm], rd
 352 // synonym: LD
 353 def LDUWr : F3_1<3, 0b000000, "lduw">;           // lduw [rs1+rs2], rd
 354 def LDUWi : F3_2<3, 0b000000, "lduw">;           // lduw [rs1+imm], rd
 355 def LDXr  : F3_1<3, 0b001011, "ldx">;            // ldx  [rs1+rs2], rd
 356 def LDXi  : F3_2<3, 0b001011, "ldx">;            // ldx  [rs1+imm], rd
 357 /*
 358 let isDeprecated = 1 in {
 359   def LDDr : F3_1<3, 0b000011, "ldd">;            // ldd [rs1+rs2], rd
 360   def LDDi : F3_2<3, 0b000011, "ldd">;            // ldd [rs1+imm], rd
 361 }
 362 */
 363
 364 // Section A.31: Logical operations
 365 def ANDr    : F3_1<2, 0b000001, "and">;          // and    rs1, rs2, rd
 366 def ANDi    : F3_2<2, 0b000001, "and">;          // and    rs1, imm, rd
 367 def ANDccr  : F3_1<2, 0b010001, "andcc">;        // andcc  rs1, rs2, rd
 368 def ANDcci  : F3_2<2, 0b010001, "andcc">;        // andcc  rs1, imm, rd
 369 def ANDNr   : F3_1<2, 0b000101, "andn">;         // andn   rs1, rs2, rd
 370 def ANDNi   : F3_2<2, 0b000101, "andn">;         // andn   rs1, imm, rd
 371 def ANDNccr : F3_1<2, 0b010101, "andncc">;       // andncc rs1, rs2, rd
 372 def ANDNcci : F3_2<2, 0b010101, "andncc">;       // andncc rs1, imm, rd
 373
 374 def ORr    : F3_1<2, 0b000010, "or">;            // or     rs1, rs2, rd
 375 def ORi    : F3_2<2, 0b000010, "or">;            // or     rs1, imm, rd
 376 def ORccr  : F3_1<2, 0b010010, "orcc">;          // orcc   rs1, rs2, rd
 377 def ORcci  : F3_2<2, 0b010010, "orcc">;          // orcc   rs1, imm, rd
 378 def ORNr   : F3_1<2, 0b000110, "orn">;           // orn    rs1, rs2, rd
 379 def ORNi   : F3_2<2, 0b000110, "orn">;           // orn    rs1, imm, rd
 380 def ORNccr : F3_1<2, 0b010110, "orncc">;         // orncc  rs1, rs2, rd
 381 def ORNcci : F3_2<2, 0b010110, "orncc">;         // orncc  rs1, imm, rd
 382
 383 def XORr    : F3_1<2, 0b000011, "xor">;          // xor    rs1, rs2, rd
 384 def XORi    : F3_2<2, 0b000011, "xor">;          // xor    rs1, imm, rd
 385 def XORccr  : F3_1<2, 0b010011, "xorcc">;        // xorcc  rs1, rs2, rd
 386 def XORcci  : F3_2<2, 0b010011, "xorcc">;        // xorcc  rs1, imm, rd
 387 def XNORr   : F3_1<2, 0b000111, "xnor">;         // xnor   rs1, rs2, rd
 388 def XNORi   : F3_2<2, 0b000111, "xnor">;         // xnor   rs1, imm, rd
 389 def XNORccr : F3_1<2, 0b010111, "xnorcc">;       // xnorcc rs1, rs2, rd
 390 def XNORcci : F3_2<2, 0b010111, "xnorcc">;       // xnorcc rs1, imm, rd
 391
 392 // Section A.32: Memory Barrier - p186
 393 // Not currently used in the SparcV9 backend
 394
 395 // Section A.33: Move Floating-Point Register on Condition (FMOVcc)
 396 // ======================= Single Floating Point ======================
 397 // For integer condition codes
 398 def FMOVSA   : F4_7<2, 0b110101, 0b1000, 0b000001, "fmovsa">;   // fmovsa   cc, r, r
 399 def FMOVSN   : F4_7<2, 0b110101, 0b0000, 0b000001, "fmovsn">;   // fmovsn   cc, r, r
 400 def FMOVSNE  : F4_7<2, 0b110101, 0b1001, 0b000001, "fmovsne">;  // fmovsne  cc, r, r
 401 def FMOVSE   : F4_7<2, 0b110101, 0b0000, 0b000001, "fmovse">;   // fmovse   cc, r, r
 402 def FMOVSG   : F4_7<2, 0b110101, 0b1010, 0b000001, "fmovsg">;   // fmovsg   cc, r, r
 403 def FMOVSLE  : F4_7<2, 0b110101, 0b0000, 0b000001, "fmovsle">;  // fmovsle  cc, r, r
 404 def FMOVSGE  : F4_7<2, 0b110101, 0b1011, 0b000001, "fmovsge">;  // fmovsge  cc, r, r
 405 def FMOVSL   : F4_7<2, 0b110101, 0b0011, 0b000001, "fmovsl">;   // fmovsl   cc, r, r
 406 def FMOVSGU  : F4_7<2, 0b110101, 0b1100, 0b000001, "fmovsgu">;  // fmovsgu  cc, r, r
 407 def FMOVSLEU : F4_7<2, 0b110101, 0b0100, 0b000001, "fmovsleu">; // fmovsleu cc, r, r
 408 def FMOVSCC  : F4_7<2, 0b110101, 0b1101, 0b000001, "fmovscc">;  // fmovscc  cc, r, r
 409 def FMOVSCS  : F4_7<2, 0b110101, 0b0101, 0b000001, "fmovscs">;  // fmovscs  cc, r, r
 410 def FMOVSPOS : F4_7<2, 0b110101, 0b1110, 0b000001, "fmovspos">; // fmovspos cc, r, r
 411 def FMOVSNEG : F4_7<2, 0b110101, 0b0110, 0b000001, "fmovsneg">; // fmovsneg cc, r, r
 412 def FMOVSVC  : F4_7<2, 0b110101, 0b1111, 0b000001, "fmovsvc">;  // fmovsvc  cc, r, r
 413 def FMOVSVS  : F4_7<2, 0b110101, 0b0111, 0b000001, "fmovsvs">;  // fmovsvs  cc, r, r
 414
 415 // For floating-point condition codes
 416 def FMOVSFA   : F4_7<2, 0b110101, 0b0100, 0b000001, "fmovsfa">;  // fmovsfa   cc,r,r
 417 def FMOVSFN   : F4_7<2, 0b110101, 0b0000, 0b000001, "fmovsfn">;  // fmovsfa   cc,r,r
 418 def FMOVSFU   : F4_7<2, 0b110101, 0b0111, 0b000001, "fmovsfu">;  // fmovsfu   cc,r,r
 419 def FMOVSFG   : F4_7<2, 0b110101, 0b0110, 0b000001, "fmovsfg">;  // fmovsfg   cc,r,r
 420 def FMOVSFUG  : F4_7<2, 0b110101, 0b0101, 0b000001, "fmovsfug">; // fmovsfug  cc,r,r
 421 def FMOVSFL   : F4_7<2, 0b110101, 0b0100, 0b000001, "fmovsfl">;  // fmovsfl   cc,r,r
 422 def FMOVSFUL  : F4_7<2, 0b110101, 0b0011, 0b000001, "fmovsful">; // fmovsful  cc,r,r
 423 def FMOVSFLG  : F4_7<2, 0b110101, 0b0010, 0b000001, "fmovsflg">; // fmovsflg  cc,r,r
 424 def FMOVSFNE  : F4_7<2, 0b110101, 0b0001, 0b000001, "fmovsfne">; // fmovsfne  cc,r,r
 425 def FMOVSFE   : F4_7<2, 0b110101, 0b1001, 0b000001, "fmovsfe">;  // fmovsfe   cc,r,r
 426 def FMOVSFUE  : F4_7<2, 0b110101, 0b1010, 0b000001, "fmovsfue">; // fmovsfue  cc,r,r
 427 def FMOVSFGE  : F4_7<2, 0b110101, 0b1011, 0b000001, "fmovsge">;  // fmovsge   cc,r,r
 428 def FMOVSFUGE : F4_7<2, 0b110101, 0b1100, 0b000001, "fmovsfuge">;// fmovsfuge cc,r,r
 429 def FMOVSFLE  : F4_7<2, 0b110101, 0b1101, 0b000001, "fmovsfle">; // fmovsfle  cc,r,r
 430 def FMOVSFULE : F4_7<2, 0b110101, 0b1110, 0b000001, "fmovsfule">;// fmovsfule cc,r,r
 431 def FMOVSFO   : F4_7<2, 0b110101, 0b1111, 0b000001, "fmovsfo">;  // fmovsfo   cc,r,r
 432
 433 // ======================= Double Floating Point ======================
 434 // For integer condition codes
 435 def FMOVDA   : F4_7<2, 0b110101, 0b1000, 0b000010, "fmovda">;   // fmovda   cc, r, r
 436 def FMOVDN   : F4_7<2, 0b110101, 0b0000, 0b000010, "fmovdn">;   // fmovdn   cc, r, r
 437 def FMOVDNE  : F4_7<2, 0b110101, 0b1001, 0b000010, "fmovdne">;  // fmovdne  cc, r, r
 438 def FMOVDE   : F4_7<2, 0b110101, 0b0000, 0b000010, "fmovde">;   // fmovde   cc, r, r
 439 def FMOVDG   : F4_7<2, 0b110101, 0b1010, 0b000010, "fmovdg">;   // fmovdg   cc, r, r
 440 def FMOVDLE  : F4_7<2, 0b110101, 0b0000, 0b000010, "fmovdle">;  // fmovdle  cc, r, r
 441 def FMOVDGE  : F4_7<2, 0b110101, 0b1011, 0b000010, "fmovdge">;  // fmovdge  cc, r, r
 442 def FMOVDL   : F4_7<2, 0b110101, 0b0011, 0b000010, "fmovdl">;   // fmovdl   cc, r, r
 443 def FMOVDGU  : F4_7<2, 0b110101, 0b1100, 0b000010, "fmovdgu">;  // fmovdgu  cc, r, r
 444 def FMOVDLEU : F4_7<2, 0b110101, 0b0100, 0b000010, "fmovdleu">; // fmovdleu cc, r, r
 445 def FMOVDCC  : F4_7<2, 0b110101, 0b1101, 0b000010, "fmovdcc">;  // fmovdcc  cc, r, r
 446 def FMOVDCS  : F4_7<2, 0b110101, 0b0101, 0b000010, "fmovdcs">;  // fmovdcs  cc, r, r
 447 def FMOVDPOS : F4_7<2, 0b110101, 0b1110, 0b000010, "fmovdpos">; // fmovdpos cc, r, r
 448 def FMOVDNEG : F4_7<2, 0b110101, 0b0110, 0b000010, "fmovdneg">; // fmovdneg cc, r, r
 449 def FMOVDVC  : F4_7<2, 0b110101, 0b1111, 0b000010, "fmovdvc">;  // fmovdvc  cc, r, r
 450 def FMOVDVS  : F4_7<2, 0b110101, 0b0111, 0b000010, "fmovdvs">;  // fmovdvs  cc, r, r
 451
 452 // For floating-point condition codes
 453 def FMOVDFA   : F4_7<2, 0b110101, 0b0100, 0b000010, "fmovdfa">;  // fmovdfa   cc,r,r
 454 def FMOVDFN   : F4_7<2, 0b110101, 0b0000, 0b000010, "fmovdfn">;  // fmovdfa   cc,r,r
 455 def FMOVDFU   : F4_7<2, 0b110101, 0b0111, 0b000010, "fmovdfu">;  // fmovdfu   cc,r,r
 456 def FMOVDFG   : F4_7<2, 0b110101, 0b0110, 0b000010, "fmovdfg">;  // fmovdfg   cc,r,r
 457 def FMOVDFUG  : F4_7<2, 0b110101, 0b0101, 0b000010, "fmovdfug">; // fmovdfug  cc,r,r
 458 def FMOVDFL   : F4_7<2, 0b110101, 0b0100, 0b000010, "fmovdfl">;  // fmovdfl   cc,r,r
 459 def FMOVDFUL  : F4_7<2, 0b110101, 0b0011, 0b000010, "fmovdful">; // fmovdful  cc,r,r
 460 def FMOVDFLG  : F4_7<2, 0b110101, 0b0010, 0b000010, "fmovdflg">; // fmovdflg  cc,r,r
 461 def FMOVDFNE  : F4_7<2, 0b110101, 0b0001, 0b000010, "fmovdfne">; // fmovdfne  cc,r,r
 462 def FMOVDFE   : F4_7<2, 0b110101, 0b1001, 0b000010, "fmovdfe">;  // fmovdfe   cc,r,r
 463 def FMOVDFUE  : F4_7<2, 0b110101, 0b1010, 0b000010, "fmovdfue">; // fmovdfue  cc,r,r
 464 def FMOVDFGE  : F4_7<2, 0b110101, 0b1011, 0b000010, "fmovdge">;  // fmovdge   cc,r,r
 465 def FMOVDFUGE : F4_7<2, 0b110101, 0b1100, 0b000010, "fmovdfuge">;// fmovdfuge cc,r,r
 466 def FMOVDFLE  : F4_7<2, 0b110101, 0b1101, 0b000010, "fmovdfle">; // fmovdfle  cc,r,r
 467 def FMOVDFULE : F4_7<2, 0b110101, 0b1110, 0b000010, "fmovdfule">;// fmovdfule cc,r,r
 468 def FMOVDFO   : F4_7<2, 0b110101, 0b1111, 0b000010, "fmovdfo">;  // fmovdfo   cc,r,r
 469
 470 // ======================= Quad Floating Point ======================
 471 // For integer condition codes
 472 def FMOVQA   : F4_7<2, 0b110101, 0b1000, 0b000011, "fmovqa">;   // fmovqa   cc, r, r
 473 def FMOVQN   : F4_7<2, 0b110101, 0b0000, 0b000011, "fmovqn">;   // fmovqn   cc, r, r
 474 def FMOVQNE  : F4_7<2, 0b110101, 0b1001, 0b000011, "fmovqne">;  // fmovqne  cc, r, r
 475 def FMOVQE   : F4_7<2, 0b110101, 0b0000, 0b000011, "fmovqe">;   // fmovqe   cc, r, r
 476 def FMOVQG   : F4_7<2, 0b110101, 0b1010, 0b000011, "fmovqg">;   // fmovqg   cc, r, r
 477 def FMOVQLE  : F4_7<2, 0b110101, 0b0000, 0b000011, "fmovqle">;  // fmovqle  cc, r, r
 478 def FMOVQGE  : F4_7<2, 0b110101, 0b1011, 0b000011, "fmovqge">;  // fmovqge  cc, r, r
 479 def FMOVQL   : F4_7<2, 0b110101, 0b0011, 0b000011, "fmovql">;   // fmovql   cc, r, r
 480 def FMOVQGU  : F4_7<2, 0b110101, 0b1100, 0b000011, "fmovqgu">;  // fmovqgu  cc, r, r
 481 def FMOVQLEU : F4_7<2, 0b110101, 0b0100, 0b000011, "fmovqleu">; // fmovqleu cc, r, r
 482 def FMOVQCC  : F4_7<2, 0b110101, 0b1101, 0b000011, "fmovqcc">;  // fmovqcc  cc, r, r
 483 def FMOVQCS  : F4_7<2, 0b110101, 0b0101, 0b000011, "fmovqcs">;  // fmovqcs  cc, r, r
 484 def FMOVQPOS : F4_7<2, 0b110101, 0b1110, 0b000011, "fmovqpos">; // fmovqpos cc, r, r
 485 def FMOVQNEG : F4_7<2, 0b110101, 0b0110, 0b000011, "fmovqneg">; // fmovqneg cc, r, r
 486 def FMOVQVC  : F4_7<2, 0b110101, 0b1111, 0b000011, "fmovqvc">;  // fmovqvc  cc, r, r
 487 def FMOVQVS  : F4_7<2, 0b110101, 0b0111, 0b000011, "fmovqvs">;  // fmovqvs  cc, r, r
 488
 489 // For floating-point condition codes
 490 def FMOVQFA   : F4_7<2, 0b110101, 0b0100, 0b000011, "fmovqfa">;  // fmovqfa   cc,r,r
 491 def FMOVQFN   : F4_7<2, 0b110101, 0b0000, 0b000011, "fmovqfn">;  // fmovqfa   cc,r,r
 492 def FMOVQFU   : F4_7<2, 0b110101, 0b0111, 0b000011, "fmovqfu">;  // fmovqfu   cc,r,r
 493 def FMOVQFG   : F4_7<2, 0b110101, 0b0110, 0b000011, "fmovqfg">;  // fmovqfg   cc,r,r
 494 def FMOVQFUG  : F4_7<2, 0b110101, 0b0101, 0b000011, "fmovqfug">; // fmovqfug  cc,r,r
 495 def FMOVQFL   : F4_7<2, 0b110101, 0b0100, 0b000011, "fmovqfl">;  // fmovqfl   cc,r,r
 496 def FMOVQFUL  : F4_7<2, 0b110101, 0b0011, 0b000011, "fmovqful">; // fmovqful  cc,r,r
 497 def FMOVQFLG  : F4_7<2, 0b110101, 0b0010, 0b000011, "fmovqflg">; // fmovqflg  cc,r,r
 498 def FMOVQFNE  : F4_7<2, 0b110101, 0b0001, 0b000011, "fmovqfne">; // fmovqfne  cc,r,r
 499 def FMOVQFE   : F4_7<2, 0b110101, 0b1001, 0b000011, "fmovqfe">;  // fmovqfe   cc,r,r
 500 def FMOVQFUE  : F4_7<2, 0b110101, 0b1010, 0b000011, "fmovqfue">; // fmovqfue  cc,r,r
 501 def FMOVQFGE  : F4_7<2, 0b110101, 0b1011, 0b000011, "fmovqge">;  // fmovqge   cc,r,r
 502 def FMOVQFUGE : F4_7<2, 0b110101, 0b1100, 0b000011, "fmovqfuge">;// fmovqfuge cc,r,r
 503 def FMOVQFLE  : F4_7<2, 0b110101, 0b1101, 0b000011, "fmovqfle">; // fmovqfle  cc,r,r
 504 def FMOVQFULE : F4_7<2, 0b110101, 0b1110, 0b000011, "fmovqfule">;// fmovqfule cc,r,r
 505 def FMOVQFO   : F4_7<2, 0b110101, 0b1111, 0b000011, "fmovqfo">;  // fmovqfo   cc,r,r
 506
 507 // Section A.34: Move FP Register on Integer Register condition (FMOVr) - p192
 508 def FMOVRSZ   : F4_6<2, 0b110101, 0b001, 0b00101, "fmovrsz">;  //fmovsrz r,r,rd
 509 def FMOVRSLEZ : F4_6<2, 0b110101, 0b010, 0b00101, "fmovrslez">;//fmovsrz r,r,rd
 510 def FMOVRSLZ  : F4_6<2, 0b110101, 0b011, 0b00101, "fmovrslz">; //fmovsrz r,r,rd
 511 def FMOVRSNZ  : F4_6<2, 0b110101, 0b101, 0b00101, "fmovrsne">; //fmovsrz r,r,rd
 512 def FMOVRSGZ  : F4_6<2, 0b110101, 0b110, 0b00101, "fmovrsgz">; //fmovsrz r,r,rd
 513 def FMOVRSGEZ : F4_6<2, 0b110101, 0b111, 0b00101, "fmovrsgez">;//fmovsrz r,r,rd
 514
 515 def FMOVRDZ   : F4_6<2, 0b110101, 0b001, 0b00110, "fmovrdz">;  //fmovsrz r,r,rd
 516 def FMOVRDLEZ : F4_6<2, 0b110101, 0b010, 0b00110, "fmovrdlez">;//fmovsrz r,r,rd
 517 def FMOVRDLZ  : F4_6<2, 0b110101, 0b011, 0b00110, "fmovrdlz">; //fmovsrz r,r,rd
 518 def FMOVRDNZ  : F4_6<2, 0b110101, 0b101, 0b00110, "fmovrdne">; //fmovsrz r,r,rd
 519 def FMOVRDGZ  : F4_6<2, 0b110101, 0b110, 0b00110, "fmovrdgz">; //fmovsrz r,r,rd
 520 def FMOVRDGEZ : F4_6<2, 0b110101, 0b111, 0b00110, "fmovrdgez">;//fmovsrz r,r,rd
 521
 522 def FMOVRQZ   : F4_6<2, 0b110101, 0b001, 0b00111, "fmovrqz">;  //fmovsrz r,r,rd
 523 def FMOVRQLEZ : F4_6<2, 0b110101, 0b010, 0b00111, "fmovrqlez">;//fmovsrz r,r,rd
 524 def FMOVRQLZ  : F4_6<2, 0b110101, 0b011, 0b00111, "fmovrqlz">; //fmovsrz r,r,rd
 525 def FMOVRQNZ  : F4_6<2, 0b110101, 0b101, 0b00111, "fmovrqne">; //fmovsrz r,r,rd
 526 def FMOVRQGZ  : F4_6<2, 0b110101, 0b110, 0b00111, "fmovrqgz">; //fmovsrz r,r,rd
 527 def FMOVRQGEZ : F4_6<2, 0b110101, 0b111, 0b00111, "fmovrqgez">;//fmovsrz r,r,rd
 528
 529
 530 // Section A.35: Move Integer Register on Condition (MOVcc) - p194
 531 // For integer condition codes
 532 def MOVAr    : F4_3<2, 0b101100, 0b1000, "mova">;      // mova   i/xcc, rs2, rd
 533 def MOVAi    : F4_4<2, 0b101100, 0b1000, "mova">;      // mova   i/xcc, imm, rd
 534 def MOVNr    : F4_3<2, 0b101100, 0b0000, "movn">;      // movn   i/xcc, rs2, rd
 535 def MOVNi    : F4_4<2, 0b101100, 0b0000, "movn">;      // movn   i/xcc, imm, rd
 536 def MOVNEr   : F4_3<2, 0b101100, 0b1001, "movne">;     // movne  i/xcc, rs2, rd
 537 def MOVNEi   : F4_4<2, 0b101100, 0b1001, "movne">;     // movne  i/xcc, imm, rd
 538 def MOVEr    : F4_3<2, 0b101100, 0b0001, "move">;      // move   i/xcc, rs2, rd
 539 def MOVEi    : F4_4<2, 0b101100, 0b0001, "move">;      // move   i/xcc, imm, rd
 540 def MOVGr    : F4_3<2, 0b101100, 0b1010, "movg">;      // movg   i/xcc, rs2, rd
 541 def MOVGi    : F4_4<2, 0b101100, 0b1010, "movg">;      // movg   i/xcc, imm, rd
 542 def MOVLEr   : F4_3<2, 0b101100, 0b0010, "movle">;     // movle  i/xcc, rs2, rd
 543 def MOVLEi   : F4_4<2, 0b101100, 0b0010, "movle">;     // movle  i/xcc, imm, rd
 544 def MOVGEr   : F4_3<2, 0b101100, 0b1011, "movge">;     // movge  i/xcc, rs2, rd
 545 def MOVGEi   : F4_4<2, 0b101100, 0b1011, "movge">;     // movge  i/xcc, imm, rd
 546 def MOVLr    : F4_3<2, 0b101100, 0b0011, "movl">;      // movl   i/xcc, rs2, rd
 547 def MOVLi    : F4_4<2, 0b101100, 0b0011, "movl">;      // movl   i/xcc, imm, rd
 548 def MOVGUr   : F4_3<2, 0b101100, 0b1100, "movgu">;     // movgu  i/xcc, rs2, rd
 549 def MOVGUi   : F4_4<2, 0b101100, 0b1100, "movgu">;     // movgu  i/xcc, imm, rd
 550 def MOVLEUr  : F4_3<2, 0b101100, 0b0100, "movleu">;    // movleu i/xcc, rs2, rd
 551 def MOVLEUi  : F4_4<2, 0b101100, 0b0100, "movleu">;    // movleu i/xcc, imm, rd
 552 def MOVCCr   : F4_3<2, 0b101100, 0b1101, "movcc">;     // movcc  i/xcc, rs2, rd
 553 def MOVCCi   : F4_4<2, 0b101100, 0b1101, "movcc">;     // movcc  i/xcc, imm, rd
 554 def MOVCSr   : F4_3<2, 0b101100, 0b0101, "movcs">;     // movcs  i/xcc, rs2, rd
 555 def MOVCSi   : F4_4<2, 0b101100, 0b0101, "movcs">;     // movcs  i/xcc, imm, rd
 556 def MOVPOSr  : F4_3<2, 0b101100, 0b1110, "movpos">;    // movpos i/xcc, rs2, rd
 557 def MOVPOSi  : F4_4<2, 0b101100, 0b1110, "movpos">;    // movpos i/xcc, imm, rd
 558 def MOVNEGr  : F4_3<2, 0b101100, 0b0110, "movneg">;    // movneg i/xcc, rs2, rd
 559 def MOVNEGi  : F4_4<2, 0b101100, 0b0110, "movneg">;    // movneg i/xcc, imm, rd
 560 def MOVVCr   : F4_3<2, 0b101100, 0b1111, "movvc">;     // movvc  i/xcc, rs2, rd
 561 def MOVVCi   : F4_4<2, 0b101100, 0b1111, "movvc">;     // movvc  i/xcc, imm, rd
 562 def MOVVSr   : F4_3<2, 0b101100, 0b0111, "movvs">;     // movvs  i/xcc, rs2, rd
 563 def MOVVSi   : F4_4<2, 0b101100, 0b0111, "movvs">;     // movvs  i/xcc, imm, rd
 564
 565 // For floating-point condition codes
 566 def MOVFAr   : F4_3<2, 0b101100, 0b1000, "movfa">;     // movfa   i/xcc, rs2, rd
 567 def MOVFAi   : F4_4<2, 0b101100, 0b1000, "movfa">;     // movfa   i/xcc, imm, rd
 568 def MOVFNr   : F4_3<2, 0b101100, 0b0000, "movfn">;     // movfn   i/xcc, rs2, rd
 569 def MOVFNi   : F4_4<2, 0b101100, 0b0000, "movfn">;     // movfn   i/xcc, imm, rd
 570 def MOVFUr   : F4_3<2, 0b101100, 0b0111, "movfu">;     // movfu   i/xcc, rs2, rd
 571 def MOVFUi   : F4_4<2, 0b101100, 0b0111, "movfu">;     // movfu   i/xcc, imm, rd
 572 def MOVFGr   : F4_3<2, 0b101100, 0b0110, "movfg">;     // movfg   i/xcc, rs2, rd
 573 def MOVFGi   : F4_4<2, 0b101100, 0b0110, "movfg">;     // movfg   i/xcc, imm, rd
 574 def MOVFUGr  : F4_3<2, 0b101100, 0b0101, "movfug">;    // movfug  i/xcc, rs2, rd
 575 def MOVFUGi  : F4_4<2, 0b101100, 0b0101, "movfug">;    // movfug  i/xcc, imm, rd
 576 def MOVFLr   : F4_3<2, 0b101100, 0b0100, "movfl">;     // movfl   i/xcc, rs2, rd
 577 def MOVFLi   : F4_4<2, 0b101100, 0b0100, "movfl">;     // movfl   i/xcc, imm, rd
 578 def MOVFULr  : F4_3<2, 0b101100, 0b0011, "movful">;    // movful  i/xcc, rs2, rd
 579 def MOVFULi  : F4_4<2, 0b101100, 0b0011, "movful">;    // movful  i/xcc, imm, rd
 580 def MOVFLGr  : F4_3<2, 0b101100, 0b0010, "movflg">;    // movflg  i/xcc, rs2, rd
 581 def MOVFLGi  : F4_4<2, 0b101100, 0b0010, "movflg">;    // movflg  i/xcc, imm, rd
 582 def MOVFNEr  : F4_3<2, 0b101100, 0b0001, "movfne">;    // movfne  i/xcc, rs2, rd
 583 def MOVFNEi  : F4_4<2, 0b101100, 0b0001, "movfne">;    // movfne  i/xcc, imm, rd
 584 def MOVFEr   : F4_3<2, 0b101100, 0b1001, "movfe">;     // movfe   i/xcc, rs2, rd
 585 def MOVFEi   : F4_4<2, 0b101100, 0b1001, "movfe">;     // movfe   i/xcc, imm, rd
 586 def MOVFUEr  : F4_3<2, 0b101100, 0b1010, "movfue">;    // movfue  i/xcc, rs2, rd
 587 def MOVFUEi  : F4_4<2, 0b101100, 0b1010, "movfue">;    // movfue  i/xcc, imm, rd
 588 def MOVFGEr  : F4_3<2, 0b101100, 0b1011, "movfge">;    // movfge  i/xcc, rs2, rd
 589 def MOVFGEi  : F4_4<2, 0b101100, 0b1011, "movfge">;    // movfge  i/xcc, imm, rd
 590 def MOVFUGEr : F4_3<2, 0b101100, 0b1100, "movfuge">;   // movfuge i/xcc, rs2, rd
 591 def MOVFUGEi : F4_4<2, 0b101100, 0b1100, "movfuge">;   // movfuge i/xcc, imm, rd
 592 def MOVFLEr  : F4_3<2, 0b101100, 0b1101, "movfle">;    // movfle  i/xcc, rs2, rd
 593 def MOVFLEi  : F4_4<2, 0b101100, 0b1101, "movfle">;    // movfle  i/xcc, imm, rd
 594 def MOVFULEr : F4_3<2, 0b101100, 0b1110, "movfule">;   // movfule i/xcc, rs2, rd
 595 def MOVFULEi : F4_4<2, 0b101100, 0b1110, "movfule">;   // movfule i/xcc, imm, rd
 596 def MOVFOr   : F4_3<2, 0b101100, 0b1111, "movfo">;     // movfo   i/xcc, rs2, rd
 597 def MOVFOi   : F4_4<2, 0b101100, 0b1111, "movfo">;     // movfo   i/xcc, imm, rd
 598
 599 // Section A.36: Move Integer Register on Register Condition (MOVR) - p198
 600 def MOVRZr   : F3_5<2, 0b101111, 0b001, "movrz">;      // movrz   rs1, rs2, rd
 601 def MOVRZi   : F3_6<2, 0b101111, 0b001, "movrz">;      // movrz   rs1, imm, rd
 602 def MOVRLEZr : F3_5<2, 0b101111, 0b010, "movrlez">;    // movrlez rs1, rs2, rd
 603 def MOVRLEZi : F3_6<2, 0b101111, 0b010, "movrlez">;    // movrlez rs1, imm, rd
 604 def MOVRLZr  : F3_5<2, 0b101111, 0b011, "movrlz">;     // movrlz  rs1, rs2, rd
 605 def MOVRLZi  : F3_6<2, 0b101111, 0b011, "movrlz">;     // movrlz  rs1, imm, rd
 606 def MOVRNZr  : F3_5<2, 0b101111, 0b101, "movrnz">;     // movrnz  rs1, rs2, rd
 607 def MOVRNZi  : F3_6<2, 0b101111, 0b101, "movrnz">;     // movrnz  rs1, imm, rd
 608 def MOVRGZr  : F3_5<2, 0b101111, 0b110, "movrgz">;     // movrgz  rs1, rs2, rd
 609 def MOVRGZi  : F3_6<2, 0b101111, 0b110, "movrgz">;     // movrgz  rs1, imm, rd
 610 def MOVRGEZr : F3_5<2, 0b101111, 0b111, "movrgez">;    // movrgez rs1, rs2, rd
 611 def MOVRGEZi : F3_6<2, 0b101111, 0b111, "movrgez">;    // movrgez rs1, imm, rd
 612
 613 // Section A.37: Multiply and Divide (64-bit) - p199
 614 def MULXr  : F3_1<2, 0b001001, "mulx">;        // mulx   r, r, r
 615 def MULXi  : F3_2<2, 0b001001, "mulx">;        // mulx   r, i, r
 616 def SDIVXr : F3_1<2, 0b101101, "sdivx">;       // sdivx  r, r, r
 617 def SDIVXi : F3_2<2, 0b101101, "sdivx">;       // sdivx  r, i, r
 618 def UDIVXr : F3_1<2, 0b001101, "udivx">;       // udivx  r, r, r
 619 def UDIVXi : F3_2<2, 0b001101, "udivx">;       // udivx  r, i, r
 620
 621 // Section A.38: Multiply (32-bit) - p200
 622 // Not used in the SparcV9 backend
 623 /*
 624 let Inst{13} = 0 in {
 625   def UMULr   : F3_1<2, 0b001010, "umul">;        // umul   r, r, r
 626   def SMULr   : F3_1<2, 0b001011, "smul">;        // smul   r, r, r
 627   def UMULCCr : F3_1<2, 0b011010, "umulcc">;      // mulcc  r, r, r
 628   def SMULCCr : F3_1<2, 0b011011, "smulcc">;      // smulcc r, r, r
 629 }
 630 let Inst{13} = 1 in {
 631   def UMULi   : F3_1<2, 0b001010, "umul">;        // umul   r, i, r
 632   def SMULi   : F3_1<2, 0b001011, "smul">;        // smul   r, i, r
 633   def UMULCCi : F3_1<2, 0b011010, "umulcc">;      // umulcc r, i, r
 634   def SMULCCi : F3_1<2, 0b011011, "smulcc">;      // smulcc r, i, r
 635 }
 636 */
 637
 638 // Section A.39: Multiply Step - p202
 639 // Not currently used in the SparcV9 backend
 640
 641 // Section A.40: No operation - p204
 642 // NOP is really a pseudo-instruction (special case of SETHI)
 643 let op2 = 0b100 in {
 644   let rd = 0 in {
 645     let imm = 0 in {
 646       def NOP : F2_1<"nop">;                     // nop
 647     }
 648   }
 649 }
 650
 651 // Section A.41: Population Count - p205
 652 // Not currently used in the SparcV9 backend
 653
 654 // Section A.42: Prefetch Data - p206
 655 // Not currently used in the SparcV9 backend
 656
 657 // Section A.43: Read Privileged Register - p211
 658 // Not currently used in the SparcV9 backend
 659
 660 // Section A.44: Read State Register
 661 // The only instr from this section currently used is RDCCR
 662 let rs1 = 2 in {
 663   def RDCCR : F3_17<2, 0b101000, "rd">;             // rd %ccr, r
 664 }
 665
 666 // Section A.46: SAVE and RESTORE - p217
 667 def SAVEr    : F3_1<2, 0b111100, "save">;       // save    r, r, r
 668 def SAVEi    : F3_2<2, 0b111100, "save">;       // save    r, i, r
 669 def RESTOREr : F3_1<2, 0b111101, "restore">;    // restore r, r, r
 670 def RESTOREi : F3_2<2, 0b111101, "restore">;    // restore r, i, r
 671
 672 // Section A.47: SAVED and RESTORED - p219
 673 // Not currently used in SparcV9 backend
 674
 675 // Section A.48: SETHI - p220
 676 let op2 = 0b100 in {
 677   def SETHI : F2_1<"sethi">;                      // sethi
 678 }
 679
 680 // Section A.49: Shift - p221
 681 // Not currently used in the SparcV9 backend
 682 /*
 683  uses 5 least significant bits of rs2
 684 let x = 0 in {
 685   def SLLr5  : F3_11<2, 0b100101, "sll">;                // sll r, r, r
 686   def SRLr5  : F3_11<2, 0b100110, "srl">;                // srl r, r, r
 687   def SRAr5  : F3_11<2, 0b100111, "sra">;                // sra r, r, r
 688   def SLLXr5 : F3_11<2, 0b100101, "sllx">;               // sllx r, r, r
 689   def SRLXr5 : F3_11<2, 0b100110, "srlx">;               // srlx r, r, r
 690   def SRAXr5 : F3_11<2, 0b100111, "srax">;               // srax r, r, r
 691 }
 692 */
 693
 694 // uses 6 least significant bits of rs2
 695 let x = 0 in {
 696   def SLLr5  : F3_11<2, 0b100101, "sll">;                // sll r, r, r
 697   def SRLr5  : F3_11<2, 0b100110, "srl">;                // srl r, r, r
 698   def SRAr5  : F3_11<2, 0b100111, "sra">;                // sra r, r, r
 699 }
 700 let x = 1 in {
 701   def SLLXr6 : F3_11<2, 0b100101, "sllx">;               // sllx r, r, r
 702   def SRLXr6 : F3_11<2, 0b100110, "srlx">;               // srlx r, r, r
 703   def SRAXr6 : F3_11<2, 0b100111, "srax">;               // srax r, r, r
 704 }
 705
 706 def SLLi5  : F3_12<2, 0b100101, "sll">;                // sll r, shcnt32, r
 707 def SRLi5  : F3_12<2, 0b100110, "srl">;                // srl r, shcnt32, r
 708 def SRAi5  : F3_12<2, 0b100111, "sra">;                // sra r, shcnt32, r
 709 def SLLXi6 : F3_13<2, 0b100101, "sllx">;                 // sllx r, shcnt64, r
 710 def SRLXi6 : F3_13<2, 0b100110, "srlx">;                 // srlx r, shcnt64, r
 711 def SRAXi6 : F3_13<2, 0b100111, "srax">;                 // srax r, shcnt64, r
 712
 713 // Section A.50: Sofware-Initiated Reset - p223
 714 // Not currently used in the SparcV9 backend
 715
 716 // Section A.51: Store Barrier - p224
 717 // Not currently used in the SparcV9 backend
 718
 719 // Section A.52: Store Floating-point - p225
 720 // Store instructions all want their rd register first
 721 def STFr  : F3_1rd<3, 0b100100, "st">;                      // st r, [r+r]
 722 def STFi  : F3_2rd<3, 0b100100, "st">;                      // st r, [r+i]
 723 def STDFr : F3_1rd<3, 0b100111, "std">;                     // std r, [r+r]
 724 def STDFi : F3_2rd<3, 0b100111, "std">;                     // std r, [r+i]
 725
 726 // Not currently used in the SparcV9 backend
 727 /*
 728 def STQFr : F3_1rd<3, 0b100110, "stq">;                     // stq r, [r+r]
 729 def STQFi : F3_2rd<3, 0b100110, "stq">;                     // stq r, [r+i]
 730 */
 731
 732 // WARNING: We encode %fsr as 1, because we only use STXFSRx, but STFSRx wants
 733 // you to encode %fsr as 0. If STFSRx instrs are ever enabled, this will
 734 // need to be worked around.
 735 /*
 736 let isDeprecated = 1 in {
 737   def STFSRr : F3_1rd<3, 0b100101, "st">;                 // st  %fsr, [r+r]
 738   def STFSRi : F3_2rd<3, 0b100101, "st">;                 // st  %fsr, [r+i]
 739 }
 740 */
 741 def STXFSRr : F3_1rd<3, 0b100101, "stx">;                 // stx %fsr, [r+r]
 742 def STXFSRi : F3_2rd<3, 0b100101, "stx">;                 // stx %fsr, [r+i]
 743
 744 // Section A.53: Store Floating-Point into Alternate Space - p227
 745 // Not currently used in the SparcV9 backend
 746
 747 // Section A.54: Store Integer - p229
 748 // Store instructions all want their rd register first
 749 def STBr : F3_1rd<3, 0b000101, "stb">;                     // stb r, [r+r]
 750 def STBi : F3_2rd<3, 0b000101, "stb">;                     // stb r, [r+i]
 751 def STHr : F3_1rd<3, 0b000110, "sth">;                     // sth r, [r+r]
 752 def STHi : F3_2rd<3, 0b000110, "sth">;                     // sth r, [r+i]
 753 def STWr : F3_1rd<3, 0b000100, "stw">;                     // stw r, [r+r]
 754 def STWi : F3_2rd<3, 0b000100, "stw">;                     // stw r, [r+i]
 755 def STXr : F3_1rd<3, 0b001110, "stx">;                     // stx r, [r+r]
 756 def STXi : F3_2rd<3, 0b001110, "stx">;                     // stx r, [r+i]
 757
 758 // Section A.55: Store Integer into Alternate Space - p231
 759 // Not currently used in the SparcV9 backend
 760
 761 // Section A.56: Subtract - p233
 762 def SUBr    : F3_1<2, 0b000100, "sub">;                   // sub r, r, r
 763 def SUBi    : F3_2<2, 0b000100, "sub">;                   // sub r, i, r
 764 def SUBccr  : F3_1<2, 0b010100, "subcc">;                 // subcc r, r, r
 765 def SUBcci  : F3_2<2, 0b010100, "subcc">;                 // subcc r, i, r
 766 def SUBCr   : F3_1<2, 0b001100, "subc">;                  // subc r, r, r
 767 def SUBCi   : F3_2<2, 0b001100, "subc">;                  // subc r, i, r
 768 def SUBCccr : F3_1<2, 0b011100, "subccc">;                // subccc r, r, r
 769 def SUBCcci : F3_2<2, 0b011100, "subccc">;                // subccc r, i, r
 770
 771 // FIXME: More...?
 772
 773 // Section A.63: Write State Register - p244
 774 let rd = 2 in {
 775   def WRCCRr : F3_1<2, 0b110000, "wr">;                 // wr r, r, %y/ccr/etc
 776   def WRCCRi : F3_2<2, 0b110000, "wr">;                 // wr r, i, %y/ccr/etc
 777 }