lib/Target/SparcV9/SparcV9InstrSelection.cpp

   1 // $Id$
   2 //***************************************************************************
   3 // File:
   4 //      SparcInstrSelection.cpp
   5 //
   6 // Purpose:
   7 //      BURS instruction selection for SPARC V9 architecture.
   8 //
   9 // History:
  10 //      7/02/01  -  Vikram Adve  -  Created
  11 //**************************************************************************/
  12
  13 #include "SparcInternals.h"
  14 #include "SparcInstrSelectionSupport.h"
  15 #include "llvm/CodeGen/InstrSelectionSupport.h"
  16 #include "llvm/CodeGen/MachineInstr.h"
  17 #include "llvm/CodeGen/InstrForest.h"
  18 #include "llvm/CodeGen/InstrSelection.h"
  19 #include "llvm/Support/MathExtras.h"
  20 #include "llvm/DerivedTypes.h"
  21 #include "llvm/iTerminators.h"
  22 #include "llvm/iMemory.h"
  23 #include "llvm/iOther.h"
  24 #include "llvm/BasicBlock.h"
  25 #include "llvm/Method.h"
  26 #include "llvm/ConstPoolVals.h"
  27 #include <math.h>
  28
  29 //******************** Internal Data Declarations ************************/
  30
  31
  32 //************************* Forward Declarations ***************************/
  33
  34
  35 static void SetMemOperands_Internal     (MachineInstr* minstr,
  36                                          const InstructionNode* vmInstrNode,
  37                                          Value* ptrVal,
  38                                          Value* arrayOffsetVal,
  39                                          const vector<ConstPoolVal*>& idxVec,
  40                                          const TargetMachine& target);
  41
  42
  43 //************************ Internal Functions ******************************/
  44
  45
  46 static inline MachineOpCode
  47 ChooseBprInstruction(const InstructionNode* instrNode)
  48 {
  49   MachineOpCode opCode;
  50
  51   Instruction* setCCInstr =
  52     ((InstructionNode*) instrNode->leftChild())->getInstruction();
  53
  54   switch(setCCInstr->getOpcode())
  55     {
  56     case Instruction::SetEQ: opCode = BRZ;   break;
  57     case Instruction::SetNE: opCode = BRNZ;  break;
  58     case Instruction::SetLE: opCode = BRLEZ; break;
  59     case Instruction::SetGE: opCode = BRGEZ; break;
  60     case Instruction::SetLT: opCode = BRLZ;  break;
  61     case Instruction::SetGT: opCode = BRGZ;  break;
  62     default:
  63       assert(0 && "Unrecognized VM instruction!");
  64       opCode = INVALID_OPCODE;
  65       break;
  66     }
  67
  68   return opCode;
  69 }
  70
  71
  72 static inline MachineOpCode
  73 ChooseBpccInstruction(const InstructionNode* instrNode,
  74                       const BinaryOperator* setCCInstr)
  75 {
  76   MachineOpCode opCode = INVALID_OPCODE;
  77
  78   bool isSigned = setCCInstr->getOperand(0)->getType()->isSigned();
  79
  80   if (isSigned)
  81     {
  82       switch(setCCInstr->getOpcode())
  83         {
  84         case Instruction::SetEQ: opCode = BE;  break;
  85         case Instruction::SetNE: opCode = BNE; break;
  86         case Instruction::SetLE: opCode = BLE; break;
  87         case Instruction::SetGE: opCode = BGE; break;
  88         case Instruction::SetLT: opCode = BL;  break;
  89         case Instruction::SetGT: opCode = BG;  break;
  90         default:
  91           assert(0 && "Unrecognized VM instruction!");
  92           break;
  93         }
  94     }
  95   else
  96     {
  97       switch(setCCInstr->getOpcode())
  98         {
  99         case Instruction::SetEQ: opCode = BE;   break;
 100         case Instruction::SetNE: opCode = BNE;  break;
 101         case Instruction::SetLE: opCode = BLEU; break;
 102         case Instruction::SetGE: opCode = BCC;  break;
 103         case Instruction::SetLT: opCode = BCS;  break;
 104         case Instruction::SetGT: opCode = BGU;  break;
 105         default:
 106           assert(0 && "Unrecognized VM instruction!");
 107           break;
 108         }
 109     }
 110
 111   return opCode;
 112 }
 113
 114 static inline MachineOpCode
 115 ChooseBFpccInstruction(const InstructionNode* instrNode,
 116                        const BinaryOperator* setCCInstr)
 117 {
 118   MachineOpCode opCode = INVALID_OPCODE;
 119
 120   switch(setCCInstr->getOpcode())
 121     {
 122     case Instruction::SetEQ: opCode = FBE;  break;
 123     case Instruction::SetNE: opCode = FBNE; break;
 124     case Instruction::SetLE: opCode = FBLE; break;
 125     case Instruction::SetGE: opCode = FBGE; break;
 126     case Instruction::SetLT: opCode = FBL;  break;
 127     case Instruction::SetGT: opCode = FBG;  break;
 128     default:
 129       assert(0 && "Unrecognized VM instruction!");
 130       break;
 131     }
 132
 133   return opCode;
 134 }
 135
 136
 137 // Create a unique TmpInstruction for a boolean value,
 138 // representing the CC register used by a branch on that value.
 139 // For now, hack this using a little static cache of TmpInstructions.
 140 // Eventually the entire BURG instruction selection should be put
 141 // into a separate class that can hold such information.
 142 // The static cache is not too bad because the memory for these
 143 // TmpInstructions will be freed along with the rest of the Method anyway.
 144 //
 145 static TmpInstruction*
 146 GetTmpForCC(Value* boolVal, const Method* method, const Type* ccType)
 147 {
 148   typedef  hash_map<const Value*, TmpInstruction*> BoolTmpCache;
 149   static BoolTmpCache boolToTmpCache;     // Map boolVal -> TmpInstruction*
 150   static const Method* lastMethod = NULL; // Use to flush cache between methods
 151
 152   assert(boolVal->getType() == Type::BoolTy && "Weird but ok! Delete assert");
 153
 154   if (lastMethod != method)
 155     {
 156       lastMethod = method;
 157       boolToTmpCache.clear();
 158     }
 159
 160   // Look for tmpI and create a new one otherwise.  The new value is
 161   // directly written to map using the ref returned by operator[].
 162   TmpInstruction*& tmpI = boolToTmpCache[boolVal];
 163   if (tmpI == NULL)
 164     tmpI = new TmpInstruction(TMP_INSTRUCTION_OPCODE, ccType, boolVal, NULL);
 165
 166   return tmpI;
 167 }
 168
 169
 170 static inline MachineOpCode
 171 ChooseBccInstruction(const InstructionNode* instrNode,
 172                      bool& isFPBranch)
 173 {
 174   InstructionNode* setCCNode = (InstructionNode*) instrNode->leftChild();
 175   BinaryOperator* setCCInstr = (BinaryOperator*) setCCNode->getInstruction();
 176   const Type* setCCType = setCCInstr->getOperand(0)->getType();
 177
 178   isFPBranch = (setCCType == Type::FloatTy || setCCType == Type::DoubleTy);
 179
 180   if (isFPBranch)
 181     return ChooseBFpccInstruction(instrNode, setCCInstr);
 182   else
 183     return ChooseBpccInstruction(instrNode, setCCInstr);
 184 }
 185
 186
 187 static inline MachineOpCode
 188 ChooseMovFpccInstruction(const InstructionNode* instrNode)
 189 {
 190   MachineOpCode opCode = INVALID_OPCODE;
 191
 192   switch(instrNode->getInstruction()->getOpcode())
 193     {
 194     case Instruction::SetEQ: opCode = MOVFE;  break;
 195     case Instruction::SetNE: opCode = MOVFNE; break;
 196     case Instruction::SetLE: opCode = MOVFLE; break;
 197     case Instruction::SetGE: opCode = MOVFGE; break;
 198     case Instruction::SetLT: opCode = MOVFL;  break;
 199     case Instruction::SetGT: opCode = MOVFG;  break;
 200     default:
 201       assert(0 && "Unrecognized VM instruction!");
 202       break;
 203     }
 204
 205   return opCode;
 206 }
 207
 208
 209 // Assumes that SUBcc v1, v2 -> v3 has been executed.
 210 // In most cases, we want to clear v3 and then follow it by instruction
 211 // MOVcc 1 -> v3.
 212 // Set mustClearReg=false if v3 need not be cleared before conditional move.
 213 // Set valueToMove=0 if we want to conditionally move 0 instead of 1
 214 //                      (i.e., we want to test inverse of a condition)
 215 // (The latter two cases do not seem to arise because SetNE needs nothing.)
 216 //
 217 static MachineOpCode
 218 ChooseMovpccAfterSub(const InstructionNode* instrNode,
 219                      bool& mustClearReg,
 220                      int& valueToMove)
 221 {
 222   MachineOpCode opCode = INVALID_OPCODE;
 223   mustClearReg = true;
 224   valueToMove = 1;
 225
 226   switch(instrNode->getInstruction()->getOpcode())
 227     {
 228     case Instruction::SetEQ: opCode = MOVE;  break;
 229     case Instruction::SetLE: opCode = MOVLE; break;
 230     case Instruction::SetGE: opCode = MOVGE; break;
 231     case Instruction::SetLT: opCode = MOVL;  break;
 232     case Instruction::SetGT: opCode = MOVG;  break;
 233     case Instruction::SetNE: assert(0 && "No move required!"); break;
 234     default:                 assert(0 && "Unrecognized VM instr!"); break;
 235     }
 236
 237   return opCode;
 238 }
 239
 240 static inline MachineOpCode
 241 ChooseConvertToFloatInstr(const InstructionNode* instrNode,
 242                           const Type* opType)
 243 {
 244   MachineOpCode opCode = INVALID_OPCODE;
 245
 246   switch(instrNode->getOpLabel())
 247     {
 248     case ToFloatTy:
 249       if (opType == Type::SByteTy || opType == Type::ShortTy || opType == Type::IntTy)
 250         opCode = FITOS;
 251       else if (opType == Type::LongTy)
 252         opCode = FXTOS;
 253       else if (opType == Type::DoubleTy)
 254         opCode = FDTOS;
 255       else if (opType == Type::FloatTy)
 256         ;
 257       else
 258         assert(0 && "Cannot convert this type to FLOAT on SPARC");
 259       break;
 260
 261     case ToDoubleTy:
 262       // Use FXTOD for all integer-to-double conversions.  This has to be
 263       // consistent with the code in CreateCodeToCopyIntToFloat() since
 264       // that will be used to load the integer into an FP register.
 265       //
 266       if (opType == Type::SByteTy || opType == Type::ShortTy ||
 267           opType == Type::IntTy || opType == Type::LongTy)
 268         opCode = FXTOD;
 269       else if (opType == Type::FloatTy)
 270         opCode = FSTOD;
 271       else if (opType == Type::DoubleTy)
 272         ;
 273       else
 274         assert(0 && "Cannot convert this type to DOUBLE on SPARC");
 275       break;
 276
 277     default:
 278       break;
 279     }
 280
 281   return opCode;
 282 }
 283
 284 static inline MachineOpCode
 285 ChooseConvertToIntInstr(const InstructionNode* instrNode,
 286                         const Type* opType)
 287 {
 288   MachineOpCode opCode = INVALID_OPCODE;;
 289
 290   int instrType = (int) instrNode->getOpLabel();
 291
 292   if (instrType == ToSByteTy || instrType == ToShortTy || instrType == ToIntTy)
 293     {
 294       switch (opType->getPrimitiveID())
 295         {
 296         case Type::FloatTyID:   opCode = FSTOI; break;
 297         case Type::DoubleTyID:  opCode = FDTOI; break;
 298         default:
 299           assert(0 && "Non-numeric non-bool type cannot be converted to Int");
 300           break;
 301         }
 302     }
 303   else if (instrType == ToLongTy)
 304     {
 305       switch (opType->getPrimitiveID())
 306         {
 307         case Type::FloatTyID:   opCode = FSTOX; break;
 308         case Type::DoubleTyID:  opCode = FDTOX; break;
 309         default:
 310           assert(0 && "Non-numeric non-bool type cannot be converted to Long");
 311           break;
 312         }
 313     }
 314   else
 315       assert(0 && "Should not get here, Mo!");
 316
 317   return opCode;
 318 }
 319
 320
 321 static inline MachineOpCode
 322 ChooseAddInstructionByType(const Type* resultType)
 323 {
 324   MachineOpCode opCode = INVALID_OPCODE;
 325
 326   if (resultType->isIntegral() ||
 327       resultType->isPointerType() ||
 328       resultType->isLabelType() ||
 329       isa<MethodType>(resultType) ||
 330       resultType == Type::BoolTy)
 331     {
 332       opCode = ADD;
 333     }
 334   else
 335     switch(resultType->getPrimitiveID())
 336       {
 337       case Type::FloatTyID:  opCode = FADDS; break;
 338       case Type::DoubleTyID: opCode = FADDD; break;
 339       default: assert(0 && "Invalid type for ADD instruction"); break;
 340       }
 341
 342   return opCode;
 343 }
 344
 345
 346 static inline MachineOpCode
 347 ChooseAddInstruction(const InstructionNode* instrNode)
 348 {
 349   return ChooseAddInstructionByType(instrNode->getInstruction()->getType());
 350 }
 351
 352
 353 static inline MachineInstr*
 354 CreateMovFloatInstruction(const InstructionNode* instrNode,
 355                           const Type* resultType)
 356 {
 357   MachineInstr* minstr = new MachineInstr((resultType == Type::FloatTy)
 358                                           ? FMOVS : FMOVD);
 359   minstr->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
 360                             instrNode->leftChild()->getValue());
 361   minstr->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
 362                             instrNode->getValue());
 363   return minstr;
 364 }
 365
 366 static inline MachineInstr*
 367 CreateAddConstInstruction(const InstructionNode* instrNode)
 368 {
 369   MachineInstr* minstr = NULL;
 370
 371   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 372   assert(isa<ConstPoolVal>(constOp));
 373
 374   // Cases worth optimizing are:
 375   // (1) Add with 0 for float or double: use an FMOV of appropriate type,
 376   //     instead of an FADD (1 vs 3 cycles).  There is no integer MOV.
 377   //
 378   const Type* resultType = instrNode->getInstruction()->getType();
 379
 380   if (resultType == Type::FloatTy ||
 381       resultType == Type::DoubleTy)
 382     {
 383       double dval = ((ConstPoolFP*) constOp)->getValue();
 384       if (dval == 0.0)
 385         minstr = CreateMovFloatInstruction(instrNode, resultType);
 386     }
 387
 388   return minstr;
 389 }
 390
 391
 392 static inline MachineOpCode
 393 ChooseSubInstructionByType(const Type* resultType)
 394 {
 395   MachineOpCode opCode = INVALID_OPCODE;
 396
 397   if (resultType->isIntegral() ||
 398       resultType->isPointerType())
 399     {
 400       opCode = SUB;
 401     }
 402   else
 403     switch(resultType->getPrimitiveID())
 404       {
 405       case Type::FloatTyID:  opCode = FSUBS; break;
 406       case Type::DoubleTyID: opCode = FSUBD; break;
 407       default: assert(0 && "Invalid type for SUB instruction"); break;
 408       }
 409
 410   return opCode;
 411 }
 412
 413
 414 static inline MachineInstr*
 415 CreateSubConstInstruction(const InstructionNode* instrNode)
 416 {
 417   MachineInstr* minstr = NULL;
 418
 419   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 420   assert(isa<ConstPoolVal>(constOp));
 421
 422   // Cases worth optimizing are:
 423   // (1) Sub with 0 for float or double: use an FMOV of appropriate type,
 424   //     instead of an FSUB (1 vs 3 cycles).  There is no integer MOV.
 425   //
 426   const Type* resultType = instrNode->getInstruction()->getType();
 427
 428   if (resultType == Type::FloatTy ||
 429       resultType == Type::DoubleTy)
 430     {
 431       double dval = ((ConstPoolFP*) constOp)->getValue();
 432       if (dval == 0.0)
 433         minstr = CreateMovFloatInstruction(instrNode, resultType);
 434     }
 435
 436   return minstr;
 437 }
 438
 439
 440 static inline MachineOpCode
 441 ChooseFcmpInstruction(const InstructionNode* instrNode)
 442 {
 443   MachineOpCode opCode = INVALID_OPCODE;
 444
 445   Value* operand = ((InstrTreeNode*) instrNode->leftChild())->getValue();
 446   switch(operand->getType()->getPrimitiveID()) {
 447   case Type::FloatTyID:  opCode = FCMPS; break;
 448   case Type::DoubleTyID: opCode = FCMPD; break;
 449   default: assert(0 && "Invalid type for FCMP instruction"); break;
 450   }
 451
 452   return opCode;
 453 }
 454
 455
 456 // Assumes that leftArg and rightArg are both cast instructions.
 457 //
 458 static inline bool
 459 BothFloatToDouble(const InstructionNode* instrNode)
 460 {
 461   InstrTreeNode* leftArg = instrNode->leftChild();
 462   InstrTreeNode* rightArg = instrNode->rightChild();
 463   InstrTreeNode* leftArgArg = leftArg->leftChild();
 464   InstrTreeNode* rightArgArg = rightArg->leftChild();
 465   assert(leftArg->getValue()->getType() == rightArg->getValue()->getType());
 466
 467   // Check if both arguments are floats cast to double
 468   return (leftArg->getValue()->getType() == Type::DoubleTy &&
 469           leftArgArg->getValue()->getType() == Type::FloatTy &&
 470           rightArgArg->getValue()->getType() == Type::FloatTy);
 471 }
 472
 473
 474 static inline MachineOpCode
 475 ChooseMulInstructionByType(const Type* resultType)
 476 {
 477   MachineOpCode opCode = INVALID_OPCODE;
 478
 479   if (resultType->isIntegral())
 480     opCode = MULX;
 481   else
 482     switch(resultType->getPrimitiveID())
 483       {
 484       case Type::FloatTyID:  opCode = FMULS; break;
 485       case Type::DoubleTyID: opCode = FMULD; break;
 486       default: assert(0 && "Invalid type for MUL instruction"); break;
 487       }
 488
 489   return opCode;
 490 }
 491
 492
 493 static inline MachineOpCode
 494 ChooseMulInstruction(const InstructionNode* instrNode,
 495                      bool checkCasts)
 496 {
 497   if (checkCasts && BothFloatToDouble(instrNode))
 498     return FSMULD;
 499
 500   // else use the regular multiply instructions
 501   return ChooseMulInstructionByType(instrNode->getInstruction()->getType());
 502 }
 503
 504
 505 static inline MachineInstr*
 506 CreateIntNegInstruction(TargetMachine& target,
 507                         Value* vreg)
 508 {
 509   MachineInstr* minstr = new MachineInstr(SUB);
 510   minstr->SetMachineOperand(0, target.getRegInfo().getZeroRegNum());
 511   minstr->SetMachineOperand(1, MachineOperand::MO_VirtualRegister, vreg);
 512   minstr->SetMachineOperand(2, MachineOperand::MO_VirtualRegister, vreg);
 513   return minstr;
 514 }
 515
 516
 517 static inline MachineInstr*
 518 CreateMulConstInstruction(TargetMachine &target,
 519                           const InstructionNode* instrNode,
 520                           MachineInstr*& getMinstr2)
 521 {
 522   MachineInstr* minstr = NULL; // return NULL if we cannot exploit constant
 523   getMinstr2 = NULL;           // to create a cheaper instruction
 524   bool needNeg = false;
 525
 526   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 527   assert(isa<ConstPoolVal>(constOp));
 528
 529   // Cases worth optimizing are:
 530   // (1) Multiply by 0 or 1 for any type: replace with copy (ADD or FMOV)
 531   // (2) Multiply by 2^x for integer types: replace with Shift
 532   //
 533   const Type* resultType = instrNode->getInstruction()->getType();
 534
 535   if (resultType->isIntegral() || resultType->isPointerType())
 536     {
 537       unsigned pow;
 538       bool isValidConst;
 539       int64_t C = GetConstantValueAsSignedInt(constOp, isValidConst);
 540       if (isValidConst)
 541         {
 542           bool needNeg = false;
 543           if (C < 0)
 544             {
 545               needNeg = true;
 546               C = -C;
 547             }
 548
 549           if (C == 0 || C == 1)
 550             {
 551               minstr = new MachineInstr(ADD);
 552
 553               if (C == 0)
 554                 minstr->SetMachineOperand(0,
 555                                           target.getRegInfo().getZeroRegNum());
 556               else
 557                 minstr->SetMachineOperand(0,MachineOperand::MO_VirtualRegister,
 558                                           instrNode->leftChild()->getValue());
 559               minstr->SetMachineOperand(1,target.getRegInfo().getZeroRegNum());
 560             }
 561           else if (IsPowerOf2(C, pow))
 562             {
 563               minstr = new MachineInstr((resultType == Type::LongTy)
 564                                         ? SLLX : SLL);
 565               minstr->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
 566                                            instrNode->leftChild()->getValue());
 567               minstr->SetMachineOperand(1, MachineOperand::MO_UnextendedImmed,
 568                                            pow);
 569             }
 570
 571           if (minstr && needNeg)
 572             { // insert <reg = SUB 0, reg> after the instr to flip the sign
 573               getMinstr2 = CreateIntNegInstruction(target,
 574                                                    instrNode->getValue());
 575             }
 576         }
 577     }
 578   else
 579     {
 580       if (resultType == Type::FloatTy ||
 581           resultType == Type::DoubleTy)
 582         {
 583           double dval = ((ConstPoolFP*) constOp)->getValue();
 584           if (fabs(dval) == 1)
 585             {
 586               bool needNeg = (dval < 0);
 587
 588               MachineOpCode opCode = needNeg
 589                 ? (resultType == Type::FloatTy? FNEGS : FNEGD)
 590                 : (resultType == Type::FloatTy? FMOVS : FMOVD);
 591
 592               minstr = new MachineInstr(opCode);
 593               minstr->SetMachineOperand(0,
 594                                         MachineOperand::MO_VirtualRegister,
 595                                         instrNode->leftChild()->getValue());
 596             }
 597         }
 598     }
 599
 600   if (minstr != NULL)
 601     minstr->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
 602                               instrNode->getValue());
 603
 604   return minstr;
 605 }
 606
 607
 608 // Generate a divide instruction for Div or Rem.
 609 // For Rem, this assumes that the operand type will be signed if the result
 610 // type is signed.  This is correct because they must have the same sign.
 611 //
 612 static inline MachineOpCode
 613 ChooseDivInstruction(TargetMachine &target,
 614                      const InstructionNode* instrNode)
 615 {
 616   MachineOpCode opCode = INVALID_OPCODE;
 617
 618   const Type* resultType = instrNode->getInstruction()->getType();
 619
 620   if (resultType->isIntegral())
 621     opCode = resultType->isSigned()? SDIVX : UDIVX;
 622   else
 623     switch(resultType->getPrimitiveID())
 624       {
 625       case Type::FloatTyID:  opCode = FDIVS; break;
 626       case Type::DoubleTyID: opCode = FDIVD; break;
 627       default: assert(0 && "Invalid type for DIV instruction"); break;
 628       }
 629
 630   return opCode;
 631 }
 632
 633
 634 static inline MachineInstr*
 635 CreateDivConstInstruction(TargetMachine &target,
 636                           const InstructionNode* instrNode,
 637                           MachineInstr*& getMinstr2)
 638 {
 639   MachineInstr* minstr = NULL;
 640   getMinstr2 = NULL;
 641
 642   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 643   assert(isa<ConstPoolVal>(constOp));
 644
 645   // Cases worth optimizing are:
 646   // (1) Divide by 1 for any type: replace with copy (ADD or FMOV)
 647   // (2) Divide by 2^x for integer types: replace with SR[L or A]{X}
 648   //
 649   const Type* resultType = instrNode->getInstruction()->getType();
 650
 651   if (resultType->isIntegral())
 652     {
 653       unsigned pow;
 654       bool isValidConst;
 655       int64_t C = GetConstantValueAsSignedInt(constOp, isValidConst);
 656       if (isValidConst)
 657         {
 658           bool needNeg = false;
 659           if (C < 0)
 660             {
 661               needNeg = true;
 662               C = -C;
 663             }
 664
 665           if (C == 1)
 666             {
 667               minstr = new MachineInstr(ADD);
 668               minstr->SetMachineOperand(0,MachineOperand::MO_VirtualRegister,
 669                                           instrNode->leftChild()->getValue());
 670               minstr->SetMachineOperand(1,target.getRegInfo().getZeroRegNum());
 671             }
 672           else if (IsPowerOf2(C, pow))
 673             {
 674               MachineOpCode opCode= ((resultType->isSigned())
 675                                      ? (resultType==Type::LongTy)? SRAX : SRA
 676                                      : (resultType==Type::LongTy)? SRLX : SRL);
 677               minstr = new MachineInstr(opCode);
 678               minstr->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
 679                                            instrNode->leftChild()->getValue());
 680               minstr->SetMachineOperand(1, MachineOperand::MO_UnextendedImmed,
 681                                            pow);
 682             }
 683
 684           if (minstr && needNeg)
 685             { // insert <reg = SUB 0, reg> after the instr to flip the sign
 686               getMinstr2 = CreateIntNegInstruction(target,
 687                                                    instrNode->getValue());
 688             }
 689         }
 690     }
 691   else
 692     {
 693       if (resultType == Type::FloatTy ||
 694           resultType == Type::DoubleTy)
 695         {
 696           double dval = ((ConstPoolFP*) constOp)->getValue();
 697           if (fabs(dval) == 1)
 698             {
 699               bool needNeg = (dval < 0);
 700
 701               MachineOpCode opCode = needNeg
 702                 ? (resultType == Type::FloatTy? FNEGS : FNEGD)
 703                 : (resultType == Type::FloatTy? FMOVS : FMOVD);
 704
 705               minstr = new MachineInstr(opCode);
 706               minstr->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
 707                                            instrNode->leftChild()->getValue());
 708             }
 709         }
 710     }
 711
 712   if (minstr != NULL)
 713     minstr->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
 714                               instrNode->getValue());
 715
 716   return minstr;
 717 }
 718
 719
 720 //------------------------------------------------------------------------
 721 // Function SetOperandsForMemInstr
 722 //
 723 // Choose addressing mode for the given load or store instruction.
 724 // Use [reg+reg] if it is an indexed reference, and the index offset is
 725 //               not a constant or if it cannot fit in the offset field.
 726 // Use [reg+offset] in all other cases.
 727 //
 728 // This assumes that all array refs are "lowered" to one of these forms:
 729 //      %x = load (subarray*) ptr, constant     ; single constant offset
 730 //      %x = load (subarray*) ptr, offsetVal    ; single non-constant offset
 731 // Generally, this should happen via strength reduction + LICM.
 732 // Also, strength reduction should take care of using the same register for
 733 // the loop index variable and an array index, when that is profitable.
 734 //------------------------------------------------------------------------
 735
 736 static void
 737 SetOperandsForMemInstr(MachineInstr* minstr,
 738                        const InstructionNode* vmInstrNode,
 739                        const TargetMachine& target)
 740 {
 741   MemAccessInst* memInst = (MemAccessInst*) vmInstrNode->getInstruction();
 742
 743   // Variables to hold the index vector, ptr value, and offset value.
 744   // The major work here is to extract these for all 3 instruction types
 745   // and then call the common function SetMemOperands_Internal().
 746   //
 747   const vector<ConstPoolVal*>* idxVec = &memInst->getIndices();
 748   vector<ConstPoolVal*>* newIdxVec = NULL;
 749   Value* ptrVal;
 750   Value* arrayOffsetVal = NULL;
 751
 752   // Test if a GetElemPtr instruction is being folded into this mem instrn.
 753   // If so, it will be in the left child for Load and GetElemPtr,
 754   // and in the right child for Store instructions.
 755   //
 756   InstrTreeNode* ptrChild = (vmInstrNode->getOpLabel() == Instruction::Store
 757                              ? vmInstrNode->rightChild()
 758                              : vmInstrNode->leftChild());
 759
 760   if (ptrChild->getOpLabel() == Instruction::GetElementPtr ||
 761       ptrChild->getOpLabel() == GetElemPtrIdx)
 762     {
 763       // There is a GetElemPtr instruction and there may be a chain of
 764       // more than one.  Use the pointer value of the last one in the chain.
 765       // Fold the index vectors from the entire chain and from the mem
 766       // instruction into one single index vector.
 767       // Finally, we never fold for an array instruction so make that NULL.
 768
 769       newIdxVec = new vector<ConstPoolVal*>;
 770       ptrVal = FoldGetElemChain((InstructionNode*) ptrChild, *newIdxVec);
 771
 772       newIdxVec->insert(newIdxVec->end(), idxVec->begin(), idxVec->end());
 773       idxVec = newIdxVec;
 774
 775       assert(! ((PointerType*)ptrVal->getType())->getValueType()->isArrayType()
 776              && "GetElemPtr cannot be folded into array refs in selection");
 777     }
 778   else
 779     {
 780       // There is no GetElemPtr instruction.
 781       // Use the pointer value and the index vector from the Mem instruction.
 782       // If it is an array reference, get the array offset value.
 783       //
 784       ptrVal = memInst->getPtrOperand();
 785
 786       const Type* opType =
 787         ((const PointerType*) ptrVal->getType())->getValueType();
 788       if (opType->isArrayType())
 789         {
 790           assert((memInst->getNumOperands()
 791                   == (unsigned) 1 + memInst->getFirstOffsetIdx())
 792                  && "Array refs must be lowered before Instruction Selection");
 793
 794           arrayOffsetVal = memInst->getOperand(memInst->getFirstOffsetIdx());
 795         }
 796     }
 797
 798   SetMemOperands_Internal(minstr, vmInstrNode, ptrVal, arrayOffsetVal,
 799                           *idxVec, target);
 800
 801   if (newIdxVec != NULL)
 802     delete newIdxVec;
 803 }
 804
 805
 806 static void
 807 SetMemOperands_Internal(MachineInstr* minstr,
 808                         const InstructionNode* vmInstrNode,
 809                         Value* ptrVal,
 810                         Value* arrayOffsetVal,
 811                         const vector<ConstPoolVal*>& idxVec,
 812                         const TargetMachine& target)
 813 {
 814   MemAccessInst* memInst = (MemAccessInst*) vmInstrNode->getInstruction();
 815
 816   // Initialize so we default to storing the offset in a register.
 817   int64_t smallConstOffset = 0;
 818   Value* valueForRegOffset = NULL;
 819   MachineOperand::MachineOperandType offsetOpType =MachineOperand::MO_VirtualRegister;
 820
 821   // Check if there is an index vector and if so, if it translates to
 822   // a small enough constant to fit in the immediate-offset field.
 823   //
 824   if (idxVec.size() > 0)
 825     {
 826       bool isConstantOffset = false;
 827       unsigned offset = 0;
 828
 829       const PointerType* ptrType = (PointerType*) ptrVal->getType();
 830
 831       if (ptrType->getValueType()->isStructType())
 832         {
 833           // the offset is always constant for structs
 834           isConstantOffset = true;
 835
 836           // Compute the offset value using the index vector
 837           offset = target.DataLayout.getIndexedOffset(ptrType, idxVec);
 838         }
 839       else
 840         {
 841           // It must be an array ref.  Check if the offset is a constant,
 842           // and that the indexing has been lowered to a single offset.
 843           //
 844           assert(ptrType->getValueType()->isArrayType());
 845           assert(arrayOffsetVal != NULL
 846                  && "Expect to be given Value* for array offsets");
 847
 848           if (ConstPoolVal *CPV = dyn_cast<ConstPoolVal>(arrayOffsetVal))
 849             {
 850               isConstantOffset = true;  // always constant for structs
 851               assert(arrayOffsetVal->getType()->isIntegral());
 852               offset = (CPV->getType()->isSigned()
 853                         ? ((ConstPoolSInt*)CPV)->getValue()
 854                         : (int64_t) ((ConstPoolUInt*)CPV)->getValue());
 855             }
 856           else
 857             {
 858               valueForRegOffset = arrayOffsetVal;
 859             }
 860         }
 861
 862       if (isConstantOffset)
 863         {
 864           // create a virtual register for the constant
 865           valueForRegOffset = ConstPoolSInt::get(Type::IntTy, offset);
 866         }
 867     }
 868   else
 869     {
 870       offsetOpType = MachineOperand::MO_SignExtendedImmed;
 871       smallConstOffset = 0;
 872     }
 873
 874   // Operand 0 is value for STORE, ptr for LOAD or GET_ELEMENT_PTR
 875   // It is the left child in the instruction tree in all cases.
 876   Value* leftVal = vmInstrNode->leftChild()->getValue();
 877   minstr->SetMachineOperand(0, MachineOperand::MO_VirtualRegister, leftVal);
 878
 879   // Operand 1 is ptr for STORE, offset for LOAD or GET_ELEMENT_PTR
 880   // Operand 2 is offset for STORE, result reg for LOAD or GET_ELEMENT_PTR
 881   //
 882   unsigned offsetOpNum = (memInst->getOpcode() == Instruction::Store)? 2 : 1;
 883   if (offsetOpType == MachineOperand::MO_VirtualRegister)
 884     {
 885       assert(valueForRegOffset != NULL);
 886       minstr->SetMachineOperand(offsetOpNum, offsetOpType, valueForRegOffset);
 887     }
 888   else
 889     minstr->SetMachineOperand(offsetOpNum, offsetOpType, smallConstOffset);
 890
 891   if (memInst->getOpcode() == Instruction::Store)
 892     minstr->SetMachineOperand(1, MachineOperand::MO_VirtualRegister, ptrVal);
 893   else
 894     minstr->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
 895                                  vmInstrNode->getValue());
 896 }
 897
 898
 899 //
 900 // Substitute operand `operandNum' of the instruction in node `treeNode'
 901 // in place of the use(s) of that instruction in node `parent'.
 902 // Check both explicit and implicit operands!
 903 //
 904 static void
 905 ForwardOperand(InstructionNode* treeNode,
 906                InstrTreeNode*   parent,
 907                int operandNum)
 908 {
 909   assert(treeNode && parent && "Invalid invocation of ForwardOperand");
 910
 911   Instruction* unusedOp = treeNode->getInstruction();
 912   Value* fwdOp = unusedOp->getOperand(operandNum);
 913
 914   // The parent itself may be a list node, so find the real parent instruction
 915   while (parent->getNodeType() != InstrTreeNode::NTInstructionNode)
 916     {
 917       parent = parent->parent();
 918       assert(parent && "ERROR: Non-instruction node has no parent in tree.");
 919     }
 920   InstructionNode* parentInstrNode = (InstructionNode*) parent;
 921
 922   Instruction* userInstr = parentInstrNode->getInstruction();
 923   MachineCodeForVMInstr& mvec = userInstr->getMachineInstrVec();
 924   for (unsigned i=0, N=mvec.size(); i < N; i++)
 925     {
 926       MachineInstr* minstr = mvec[i];
 927
 928       for (unsigned i=0, numOps=minstr->getNumOperands(); i < numOps; ++i)
 929         {
 930           const MachineOperand& mop = minstr->getOperand(i);
 931           if (mop.getOperandType() == MachineOperand::MO_VirtualRegister &&
 932               mop.getVRegValue() == unusedOp)
 933             {
 934               minstr->SetMachineOperand(i, MachineOperand::MO_VirtualRegister,
 935                                            fwdOp);
 936             }
 937         }
 938
 939       for (unsigned i=0, numOps=minstr->getNumImplicitRefs(); i < numOps; ++i)
 940         if (minstr->getImplicitRef(i) == unusedOp)
 941           minstr->setImplicitRef(i, fwdOp, minstr->implicitRefIsDefined(i));
 942     }
 943 }
 944
 945
 946
 947 void UltraSparcInstrInfo::
 948 CreateCopyInstructionsByType(const TargetMachine& target,
 949                              Value* src,
 950                              Instruction* dest,
 951                              vector<MachineInstr*>& minstrVec) const
 952 {
 953   bool loadConstantToReg = false;
 954
 955   const Type* resultType = dest->getType();
 956
 957   MachineOpCode opCode = ChooseAddInstructionByType(resultType);
 958   if (opCode == INVALID_OPCODE)
 959     {
 960       assert(0 && "Unsupported result type in CreateCopyInstructionsByType()");
 961       return;
 962     }
 963
 964   // if `src' is a constant that doesn't fit in the immed field or if it is
 965   // a global variable (i.e., a constant address), generate a load
 966   // instruction instead of an add
 967   //
 968   if (isa<ConstPoolVal>(src))
 969     {
 970       unsigned int machineRegNum;
 971       int64_t immedValue;
 972       MachineOperand::MachineOperandType opType =
 973         ChooseRegOrImmed(src, opCode, target, /*canUseImmed*/ true,
 974                          machineRegNum, immedValue);
 975
 976       if (opType == MachineOperand::MO_VirtualRegister)
 977         loadConstantToReg = true;
 978     }
 979   else if (isa<GlobalValue>(src))
 980     loadConstantToReg = true;
 981
 982   if (loadConstantToReg)
 983     { // `src' is constant and cannot fit in immed field for the ADD
 984       // Insert instructions to "load" the constant into a register
 985       vector<TmpInstruction*> tempVec;
 986       target.getInstrInfo().CreateCodeToLoadConst(src,dest,minstrVec,tempVec);
 987       for (unsigned i=0; i < tempVec.size(); i++)
 988         dest->getMachineInstrVec().addTempValue(tempVec[i]);
 989     }
 990   else
 991     { // Create the appropriate add instruction.
 992       // Make `src' the second operand, in case it is a constant
 993       // Use (unsigned long) 0 for a NULL pointer value.
 994       //
 995       const Type* nullValueType =
 996         (resultType->getPrimitiveID() == Type::PointerTyID)? Type::ULongTy
 997                                                            : resultType;
 998       MachineInstr* minstr = new MachineInstr(opCode);
 999       minstr->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1000                                 ConstPoolVal::getNullConstant(nullValueType));
1001       minstr->SetMachineOperand(1, MachineOperand::MO_VirtualRegister, src);
1002       minstr->SetMachineOperand(2, MachineOperand::MO_VirtualRegister, dest);
1003       minstrVec.push_back(minstr);
1004     }
1005 }
1006
1007
1008
1009 //******************* Externally Visible Functions *************************/
1010
1011
1012 //------------------------------------------------------------------------
1013 // External Function: GetInstructionsForProlog
1014 // External Function: GetInstructionsForEpilog
1015 //
1016 // Purpose:
1017 //   Create prolog and epilog code for procedure entry and exit
1018 //------------------------------------------------------------------------
1019
1020 extern unsigned
1021 GetInstructionsForProlog(BasicBlock* entryBB,
1022                          TargetMachine &target,
1023                          MachineInstr** mvec)
1024 {
1025   int64_t s0=0;                // used to avoid overloading ambiguity below
1026
1027   const MachineFrameInfo& frameInfo = target.getFrameInfo();
1028
1029   // The second operand is the stack size. If it does not fit in the
1030   // immediate field, we either have to find an unused register in the
1031   // caller's window or move some elements to the dynamically allocated
1032   // area of the stack frame (just above save area and method args).
1033   Method* method = entryBB->getParent();
1034   MachineCodeForMethod& mcInfo = MachineCodeForMethod::get(method);
1035   unsigned int staticStackSize = mcInfo.getStaticStackSize();
1036
1037   if (staticStackSize < (unsigned) frameInfo.getMinStackFrameSize())
1038     staticStackSize = (unsigned) frameInfo.getMinStackFrameSize();
1039
1040   if (unsigned padsz = (staticStackSize %
1041                         (unsigned) frameInfo.getStackFrameSizeAlignment()))
1042     staticStackSize += frameInfo.getStackFrameSizeAlignment() - padsz;
1043
1044   assert(target.getInstrInfo().constantFitsInImmedField(SAVE, staticStackSize)
1045          && "Stack size too large for immediate field of SAVE instruction. Need additional work as described in the comment above");
1046
1047   mvec[0] = new MachineInstr(SAVE);
1048   mvec[0]->SetMachineOperand(0, target.getRegInfo().getStackPointer());
1049   mvec[0]->SetMachineOperand(1, MachineOperand::MO_SignExtendedImmed,
1050                                 - (int) staticStackSize);
1051   mvec[0]->SetMachineOperand(2, target.getRegInfo().getStackPointer());
1052
1053   return 1;
1054 }
1055
1056
1057 extern unsigned
1058 GetInstructionsForEpilog(BasicBlock* anExitBB,
1059                          TargetMachine &target,
1060                          MachineInstr** mvec)
1061 {
1062   int64_t s0=0;                // used to avoid overloading ambiguity below
1063
1064   mvec[0] = new MachineInstr(RESTORE);
1065   mvec[0]->SetMachineOperand(0, target.getRegInfo().getZeroRegNum());
1066   mvec[0]->SetMachineOperand(1, MachineOperand::MO_SignExtendedImmed, s0);
1067   mvec[0]->SetMachineOperand(2, target.getRegInfo().getZeroRegNum());
1068
1069   return 1;
1070 }
1071
1072
1073 //------------------------------------------------------------------------
1074 // External Function: ThisIsAChainRule
1075 //
1076 // Purpose:
1077 //   Check if a given BURG rule is a chain rule.
1078 //------------------------------------------------------------------------
1079
1080 extern bool
1081 ThisIsAChainRule(int eruleno)
1082 {
1083   switch(eruleno)
1084     {
1085     case 111:   // stmt:  reg
1086     case 113:   // stmt:  bool
1087     case 123:
1088     case 124:
1089     case 125:
1090     case 126:
1091     case 127:
1092     case 128:
1093     case 129:
1094     case 130:
1095     case 131:
1096     case 132:
1097     case 133:
1098     case 155:
1099     case 221:
1100     case 222:
1101     case 241:
1102     case 242:
1103     case 243:
1104     case 244:
1105       return true; break;
1106
1107     default:
1108       return false; break;
1109     }
1110 }
1111
1112
1113 //------------------------------------------------------------------------
1114 // External Function: GetInstructionsByRule
1115 //
1116 // Purpose:
1117 //   Choose machine instructions for the SPARC according to the
1118 //   patterns chosen by the BURG-generated parser.
1119 //------------------------------------------------------------------------
1120
1121 unsigned
1122 GetInstructionsByRule(InstructionNode* subtreeRoot,
1123                       int ruleForNode,
1124                       short* nts,
1125                       TargetMachine &target,
1126                       MachineInstr** mvec)
1127 {
1128   int numInstr = 1;                     // initialize for common case
1129   bool checkCast = false;               // initialize here to use fall-through
1130   int nextRule;
1131   int forwardOperandNum = -1;
1132   int64_t s0=0, s8=8;                   // variables holding constants to avoid
1133   uint64_t u0=0;                        // overloading ambiguities below
1134
1135   for (unsigned i=0; i < MAX_INSTR_PER_VMINSTR; i++)
1136     mvec[i] = NULL;
1137
1138   //
1139   // Let's check for chain rules outside the switch so that we don't have
1140   // to duplicate the list of chain rule production numbers here again
1141   //
1142   if (ThisIsAChainRule(ruleForNode))
1143     {
1144       // Chain rules have a single nonterminal on the RHS.
1145       // Get the rule that matches the RHS non-terminal and use that instead.
1146       //
1147       assert(nts[0] && ! nts[1]
1148              && "A chain rule should have only one RHS non-terminal!");
1149       nextRule = burm_rule(subtreeRoot->state, nts[0]);
1150       nts = burm_nts[nextRule];
1151       numInstr = GetInstructionsByRule(subtreeRoot, nextRule, nts,target,mvec);
1152     }
1153   else
1154     {
1155       switch(ruleForNode) {
1156       case 1:   // stmt:   Ret
1157       case 2:   // stmt:   RetValue(reg)
1158       {         // NOTE: Prepass of register allocation is responsible
1159                 //       for moving return value to appropriate register.
1160                 // Mark the return-address register as a hidden virtual reg.
1161                 // Mark the return value   register as an implicit ref of
1162                 // the machine instruction.
1163                 // Finally put a NOP in the delay slot.
1164         ReturnInst* returnInstr = (ReturnInst*) subtreeRoot->getInstruction();
1165         assert(returnInstr->getOpcode() == Instruction::Ret);
1166         Method* method = returnInstr->getParent()->getParent();
1167
1168         Instruction* returnReg = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1169                                                     returnInstr, NULL);
1170         returnInstr->getMachineInstrVec().addTempValue(returnReg);
1171
1172         mvec[0] = new MachineInstr(JMPLRET);
1173         mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1174                                       returnReg);
1175         mvec[0]->SetMachineOperand(1, MachineOperand::MO_SignExtendedImmed,s8);
1176         mvec[0]->SetMachineOperand(2, target.getRegInfo().getZeroRegNum());
1177
1178         if (returnInstr->getReturnValue() != NULL)
1179           mvec[0]->addImplicitRef(returnInstr->getReturnValue());
1180
1181         unsigned n = numInstr++; // delay slot
1182         mvec[n] = new MachineInstr(NOP);
1183
1184         break;
1185       }
1186
1187       case 3:   // stmt:   Store(reg,reg)
1188       case 4:   // stmt:   Store(reg,ptrreg)
1189         mvec[0] = new MachineInstr(
1190                        ChooseStoreInstruction(
1191                             subtreeRoot->leftChild()->getValue()->getType()));
1192         SetOperandsForMemInstr(mvec[0], subtreeRoot, target);
1193         break;
1194
1195       case 5:   // stmt:   BrUncond
1196         mvec[0] = new MachineInstr(BA);
1197         mvec[0]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1198                                       (Value*)NULL);
1199         mvec[0]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1200               ((BranchInst*) subtreeRoot->getInstruction())->getSuccessor(0));
1201
1202         // delay slot
1203         mvec[numInstr++] = new MachineInstr(NOP);
1204         break;
1205
1206       case 206: // stmt:   BrCond(setCCconst)
1207       { // setCCconst => boolean was computed with `%b = setCC type reg1 const'
1208         // If the constant is ZERO, we can use the branch-on-integer-register
1209         // instructions and avoid the SUBcc instruction entirely.
1210         // Otherwise this is just the same as case 5, so just fall through.
1211         //
1212         InstrTreeNode* constNode = subtreeRoot->leftChild()->rightChild();
1213         assert(constNode &&
1214                constNode->getNodeType() ==InstrTreeNode::NTConstNode);
1215         ConstPoolVal* constVal = (ConstPoolVal*) constNode->getValue();
1216         bool isValidConst;
1217
1218         if ((constVal->getType()->isIntegral()
1219              || constVal->getType()->isPointerType())
1220             && GetConstantValueAsSignedInt(constVal, isValidConst) == 0
1221             && isValidConst)
1222           {
1223             BranchInst* brInst=cast<BranchInst>(subtreeRoot->getInstruction());
1224
1225             // That constant is a zero after all...
1226             // Use the left child of setCC as the first argument!
1227             mvec[0] = new MachineInstr(ChooseBprInstruction(subtreeRoot));
1228             mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1229                           subtreeRoot->leftChild()->leftChild()->getValue());
1230             mvec[0]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1231                                           brInst->getSuccessor(0));
1232
1233             // delay slot
1234             mvec[numInstr++] = new MachineInstr(NOP);
1235
1236             // false branch
1237             int n = numInstr++;
1238             mvec[n] = new MachineInstr(BA);
1239             mvec[n]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1240                                           (Value*) NULL);
1241             mvec[n]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1242                                           brInst->getSuccessor(1));
1243
1244             // delay slot
1245             mvec[numInstr++] = new MachineInstr(NOP);
1246
1247             break;
1248           }
1249         // ELSE FALL THROUGH
1250       }
1251
1252       case 6:   // stmt:   BrCond(bool)
1253       { // bool => boolean was computed with some boolean operator
1254         // (SetCC, Not, ...).  We need to check whether the type was a FP,
1255         // signed int or unsigned int, and check the branching condition in
1256         // order to choose the branch to use.
1257         // If it is an integer CC, we also need to find the unique
1258         // TmpInstruction representing that CC.
1259         //
1260         BranchInst* brInst = cast<BranchInst>(subtreeRoot->getInstruction());
1261         bool isFPBranch;
1262         mvec[0] = new MachineInstr(ChooseBccInstruction(subtreeRoot,
1263                                                         isFPBranch));
1264
1265         Value* ccValue = GetTmpForCC(subtreeRoot->leftChild()->getValue(),
1266                                      brInst->getParent()->getParent(),
1267                                      isFPBranch? Type::FloatTy : Type::IntTy);
1268
1269         mvec[0]->SetMachineOperand(0, MachineOperand::MO_CCRegister, ccValue);
1270         mvec[0]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1271                                       brInst->getSuccessor(0));
1272
1273         // delay slot
1274         mvec[numInstr++] = new MachineInstr(NOP);
1275
1276         // false branch
1277         int n = numInstr++;
1278         mvec[n] = new MachineInstr(BA);
1279         mvec[n]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1280                                       (Value*) NULL);
1281         mvec[n]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1282                                       brInst->getSuccessor(1));
1283
1284         // delay slot
1285         mvec[numInstr++] = new MachineInstr(NOP);
1286         break;
1287       }
1288
1289       case 208: // stmt:   BrCond(boolconst)
1290       {
1291         // boolconst => boolean is a constant; use BA to first or second label
1292         ConstPoolVal* constVal =
1293           cast<ConstPoolVal>(subtreeRoot->leftChild()->getValue());
1294         unsigned dest = ((ConstPoolBool*) constVal)->getValue()? 0 : 1;
1295
1296         mvec[0] = new MachineInstr(BA);
1297         mvec[0]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1298                                       (Value*) NULL);
1299         mvec[0]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1300           ((BranchInst*) subtreeRoot->getInstruction())->getSuccessor(dest));
1301
1302         // delay slot
1303         mvec[numInstr++] = new MachineInstr(NOP);
1304         break;
1305       }
1306
1307       case   8: // stmt:   BrCond(boolreg)
1308       { // boolreg   => boolean is stored in an existing register.
1309         // Just use the branch-on-integer-register instruction!
1310         //
1311         mvec[0] = new MachineInstr(BRNZ);
1312         mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1313                                       subtreeRoot->leftChild()->getValue());
1314         mvec[0]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1315               ((BranchInst*) subtreeRoot->getInstruction())->getSuccessor(0));
1316
1317         // delay slot
1318         mvec[numInstr++] = new MachineInstr(NOP); // delay slot
1319
1320         // false branch
1321         int n = numInstr++;
1322         mvec[n] = new MachineInstr(BA);
1323         mvec[n]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1324                                       (Value*) NULL);
1325         mvec[n]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1326               ((BranchInst*) subtreeRoot->getInstruction())->getSuccessor(1));
1327
1328         // delay slot
1329         mvec[numInstr++] = new MachineInstr(NOP);
1330         break;
1331       }
1332
1333       case 9:   // stmt:   Switch(reg)
1334         assert(0 && "*** SWITCH instruction is not implemented yet.");
1335         numInstr = 0;
1336         break;
1337
1338       case 10:  // reg:   VRegList(reg, reg)
1339         assert(0 && "VRegList should never be the topmost non-chain rule");
1340         break;
1341
1342       case 21:  // bool:  Not(bool):    Both these are implemented as:
1343       case 321: // reg:   BNot(reg) :        reg = reg XOR-NOT 0
1344         mvec[0] = new MachineInstr(XNOR);
1345         mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1346                                       subtreeRoot->leftChild()->getValue());
1347         mvec[0]->SetMachineOperand(1, target.getRegInfo().getZeroRegNum());
1348         mvec[0]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
1349                                      subtreeRoot->getValue());
1350         break;
1351
1352       case 322: // reg:   ToBoolTy(bool):
1353       case 22:  // reg:   ToBoolTy(reg):
1354       {
1355         const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
1356         assert(opType->isIntegral() || opType->isPointerType()
1357                || opType == Type::BoolTy);
1358         numInstr = 0;
1359         forwardOperandNum = 0;
1360         break;
1361       }
1362
1363       case 23:  // reg:   ToUByteTy(reg)
1364       case 25:  // reg:   ToUShortTy(reg)
1365       case 27:  // reg:   ToUIntTy(reg)
1366       case 29:  // reg:   ToULongTy(reg)
1367       {
1368         const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
1369         assert(opType->isIntegral() ||
1370                opType->isPointerType() ||
1371                opType == Type::BoolTy && "Cast is illegal for other types");
1372         numInstr = 0;
1373         forwardOperandNum = 0;
1374         break;
1375       }
1376
1377       case 24:  // reg:   ToSByteTy(reg)
1378       case 26:  // reg:   ToShortTy(reg)
1379       case 28:  // reg:   ToIntTy(reg)
1380       case 30:  // reg:   ToLongTy(reg)
1381       {
1382         const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
1383         if (opType->isIntegral()
1384             || opType->isPointerType()
1385             || opType == Type::BoolTy)
1386           {
1387             numInstr = 0;
1388             forwardOperandNum = 0;
1389           }
1390         else
1391           {
1392             // If the source operand is an FP type, the int result must be
1393             // copied from float to int register via memory!
1394             Instruction *dest = subtreeRoot->getInstruction();
1395             Value* leftVal = subtreeRoot->leftChild()->getValue();
1396             Value* destForCast;
1397             vector<MachineInstr*> minstrVec;
1398
1399             if (opType == Type::FloatTy || opType == Type::DoubleTy)
1400               {
1401                 // Create a temporary to represent the INT register
1402                 // into which the FP value will be copied via memory.
1403                 // The type of this temporary will determine the FP
1404                 // register used: single-prec for a 32-bit int or smaller,
1405                 // double-prec for a 64-bit int.
1406                 //
1407                 const Type* destTypeToUse =
1408                   (dest->getType() == Type::LongTy)? Type::DoubleTy
1409                                                    : Type::FloatTy;
1410                 destForCast = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1411                                                  destTypeToUse, leftVal, NULL);
1412                 dest->getMachineInstrVec().addTempValue(destForCast);
1413
1414                 vector<TmpInstruction*> tempVec;
1415                 target.getInstrInfo().CreateCodeToCopyFloatToInt(
1416                     dest->getParent()->getParent(),
1417                     (TmpInstruction*) destForCast, dest,
1418                     minstrVec, tempVec, target);
1419
1420                 for (unsigned i=0; i < tempVec.size(); ++i)
1421                   dest->getMachineInstrVec().addTempValue(tempVec[i]);
1422               }
1423             else
1424               destForCast = leftVal;
1425
1426             MachineOpCode opCode=ChooseConvertToIntInstr(subtreeRoot, opType);
1427             assert(opCode != INVALID_OPCODE && "Expected to need conversion!");
1428
1429             mvec[0] = new MachineInstr(opCode);
1430             mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1431                                           leftVal);
1432             mvec[0]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1433                                           destForCast);
1434
1435             assert(numInstr == 1 && "Should be initialized to 1 at the top");
1436             for (unsigned i=0; i < minstrVec.size(); ++i)
1437               mvec[numInstr++] = minstrVec[i];
1438           }
1439         break;
1440       }
1441
1442       case  31: // reg:   ToFloatTy(reg):
1443       case  32: // reg:   ToDoubleTy(reg):
1444       case 232: // reg:   ToDoubleTy(Constant):
1445
1446         // If this instruction has a parent (a user) in the tree
1447         // and the user is translated as an FsMULd instruction,
1448         // then the cast is unnecessary.  So check that first.
1449         // In the future, we'll want to do the same for the FdMULq instruction,
1450         // so do the check here instead of only for ToFloatTy(reg).
1451         //
1452         if (subtreeRoot->parent() != NULL &&
1453             ((InstructionNode*) subtreeRoot->parent())->getInstruction()->getMachineInstrVec()[0]->getOpCode() == FSMULD)
1454           {
1455             numInstr = 0;
1456             forwardOperandNum = 0;
1457           }
1458         else
1459           {
1460             Value* leftVal = subtreeRoot->leftChild()->getValue();
1461             const Type* opType = leftVal->getType();
1462             MachineOpCode opCode=ChooseConvertToFloatInstr(subtreeRoot,opType);
1463             if (opCode == INVALID_OPCODE)       // no conversion needed
1464               {
1465                 numInstr = 0;
1466                 forwardOperandNum = 0;
1467               }
1468             else
1469               {
1470                 // If the source operand is a non-FP type it must be
1471                 // first copied from int to float register via memory!
1472                 Instruction *dest = subtreeRoot->getInstruction();
1473                 Value* srcForCast;
1474                 int n = 0;
1475                 if (opType != Type::FloatTy && opType != Type::DoubleTy)
1476                   {
1477                     // Create a temporary to represent the FP register
1478                     // into which the integer will be copied via memory.
1479                     // The type of this temporary will determine the FP
1480                     // register used: single-prec for a 32-bit int or smaller,
1481                     // double-prec for a 64-bit int.
1482                     //
1483                     const Type* srcTypeToUse =
1484                       (leftVal->getType() == Type::LongTy)? Type::DoubleTy
1485                                                           : Type::FloatTy;
1486
1487                     srcForCast = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1488                                                     srcTypeToUse, dest, NULL);
1489                     dest->getMachineInstrVec().addTempValue(srcForCast);
1490
1491                     vector<MachineInstr*> minstrVec;
1492                     vector<TmpInstruction*> tempVec;
1493                     target.getInstrInfo().CreateCodeToCopyIntToFloat(
1494                          dest->getParent()->getParent(),
1495                          leftVal, (TmpInstruction*) srcForCast,
1496                          minstrVec, tempVec, target);
1497
1498                     for (unsigned i=0; i < minstrVec.size(); ++i)
1499                       mvec[n++] = minstrVec[i];
1500
1501                     for (unsigned i=0; i < tempVec.size(); ++i)
1502                        dest->getMachineInstrVec().addTempValue(tempVec[i]);
1503                   }
1504                 else
1505                   srcForCast = leftVal;
1506
1507                 MachineInstr* castI = new MachineInstr(opCode);
1508                 castI->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1509                                             srcForCast);
1510                 castI->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1511                                             dest);
1512                 mvec[n++] = castI;
1513                 numInstr = n;
1514               }
1515           }
1516         break;
1517
1518       case 19:  // reg:   ToArrayTy(reg):
1519       case 20:  // reg:   ToPointerTy(reg):
1520         numInstr = 0;
1521         forwardOperandNum = 0;
1522         break;
1523
1524       case 233: // reg:   Add(reg, Constant)
1525         mvec[0] = CreateAddConstInstruction(subtreeRoot);
1526         if (mvec[0] != NULL)
1527           break;
1528         // ELSE FALL THROUGH
1529
1530       case 33:  // reg:   Add(reg, reg)
1531         mvec[0] = new MachineInstr(ChooseAddInstruction(subtreeRoot));
1532         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1533         break;
1534
1535       case 234: // reg:   Sub(reg, Constant)
1536         mvec[0] = CreateSubConstInstruction(subtreeRoot);
1537         if (mvec[0] != NULL)
1538           break;
1539         // ELSE FALL THROUGH
1540
1541       case 34:  // reg:   Sub(reg, reg)
1542         mvec[0] = new MachineInstr(ChooseSubInstructionByType(
1543                                    subtreeRoot->getInstruction()->getType()));
1544         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1545         break;
1546
1547       case 135: // reg:   Mul(todouble, todouble)
1548         checkCast = true;
1549         // FALL THROUGH
1550
1551       case 35:  // reg:   Mul(reg, reg)
1552         mvec[0] =new MachineInstr(ChooseMulInstruction(subtreeRoot,checkCast));
1553         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1554         break;
1555
1556       case 335: // reg:   Mul(todouble, todoubleConst)
1557         checkCast = true;
1558         // FALL THROUGH
1559
1560       case 235: // reg:   Mul(reg, Constant)
1561         mvec[0] = CreateMulConstInstruction(target, subtreeRoot, mvec[1]);
1562         if (mvec[0] == NULL)
1563           {
1564             mvec[0] = new MachineInstr(ChooseMulInstruction(subtreeRoot,
1565                                                             checkCast));
1566             Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1567           }
1568         else
1569           if (mvec[1] != NULL)
1570             ++numInstr;
1571         break;
1572
1573       case 236: // reg:   Div(reg, Constant)
1574         mvec[0] = CreateDivConstInstruction(target, subtreeRoot, mvec[1]);
1575         if (mvec[0] != NULL)
1576           {
1577             if (mvec[1] != NULL)
1578               ++numInstr;
1579           }
1580         else
1581         // ELSE FALL THROUGH
1582
1583       case 36:  // reg:   Div(reg, reg)
1584         mvec[0] = new MachineInstr(ChooseDivInstruction(target, subtreeRoot));
1585         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1586         break;
1587
1588       case  37: // reg:   Rem(reg, reg)
1589       case 237: // reg:   Rem(reg, Constant)
1590       {
1591         Instruction* remInstr = subtreeRoot->getInstruction();
1592
1593         TmpInstruction* quot = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1594                                         subtreeRoot->leftChild()->getValue(),
1595                                         subtreeRoot->rightChild()->getValue());
1596         TmpInstruction* prod = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1597                                         quot,
1598                                         subtreeRoot->rightChild()->getValue());
1599         remInstr->getMachineInstrVec().addTempValue(quot);
1600         remInstr->getMachineInstrVec().addTempValue(prod);
1601
1602         mvec[0] = new MachineInstr(ChooseDivInstruction(target, subtreeRoot));
1603         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1604         mvec[0]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,quot);
1605
1606         int n = numInstr++;
1607         mvec[n] = new MachineInstr(ChooseMulInstructionByType(
1608                                    subtreeRoot->getInstruction()->getType()));
1609         mvec[n]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,quot);
1610         mvec[n]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1611                                       subtreeRoot->rightChild()->getValue());
1612         mvec[n]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,prod);
1613
1614         n = numInstr++;
1615         mvec[n] = new MachineInstr(ChooseSubInstructionByType(
1616                                    subtreeRoot->getInstruction()->getType()));
1617         Set3OperandsFromInstr(mvec[n], subtreeRoot, target);
1618         mvec[n]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,prod);
1619
1620         break;
1621       }
1622
1623       case  38: // bool:   And(bool, bool)
1624       case 238: // bool:   And(bool, boolconst)
1625       case 338: // reg :   BAnd(reg, reg)
1626       case 538: // reg :   BAnd(reg, Constant)
1627         mvec[0] = new MachineInstr(AND);
1628         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1629         break;
1630
1631       case 138: // bool:   And(bool, not)
1632       case 438: // bool:   BAnd(bool, not)
1633         mvec[0] = new MachineInstr(ANDN);
1634         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1635         break;
1636
1637       case  39: // bool:   Or(bool, bool)
1638       case 239: // bool:   Or(bool, boolconst)
1639       case 339: // reg :   BOr(reg, reg)
1640       case 539: // reg :   BOr(reg, Constant)
1641         mvec[0] = new MachineInstr(ORN);
1642         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1643         break;
1644
1645       case 139: // bool:   Or(bool, not)
1646       case 439: // bool:   BOr(bool, not)
1647         mvec[0] = new MachineInstr(ORN);
1648         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1649         break;
1650
1651       case  40: // bool:   Xor(bool, bool)
1652       case 240: // bool:   Xor(bool, boolconst)
1653       case 340: // reg :   BXor(reg, reg)
1654       case 540: // reg :   BXor(reg, Constant)
1655         mvec[0] = new MachineInstr(XOR);
1656         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1657         break;
1658
1659       case 140: // bool:   Xor(bool, not)
1660       case 440: // bool:   BXor(bool, not)
1661         mvec[0] = new MachineInstr(XNOR);
1662         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1663         break;
1664
1665       case 41:  // boolconst:   SetCC(reg, Constant)
1666         // Check if this is an integer comparison, and
1667         // there is a parent, and the parent decided to use
1668         // a branch-on-integer-register instead of branch-on-condition-code.
1669         // If so, the SUBcc instruction is not required.
1670         // (However, we must still check for constants to be loaded from
1671         // the constant pool so that such a load can be associated with
1672         // this instruction.)
1673         //
1674         // Otherwise this is just the same as case 42, so just fall through.
1675         //
1676         if ((subtreeRoot->leftChild()->getValue()->getType()->isIntegral() ||
1677              subtreeRoot->leftChild()->getValue()->getType()->isPointerType())
1678             && subtreeRoot->parent() != NULL)
1679           {
1680             InstructionNode* parent = (InstructionNode*) subtreeRoot->parent();
1681             assert(parent->getNodeType() == InstrTreeNode::NTInstructionNode);
1682             const vector<MachineInstr*>&
1683               minstrVec = parent->getInstruction()->getMachineInstrVec();
1684             MachineOpCode parentOpCode;
1685             if (parent->getInstruction()->getOpcode() == Instruction::Br &&
1686                 (parentOpCode = minstrVec[0]->getOpCode()) >= BRZ &&
1687                 parentOpCode <= BRGEZ)
1688               {
1689                 numInstr = 0;           // don't forward the operand!
1690                 break;
1691               }
1692           }
1693         // ELSE FALL THROUGH
1694
1695       case 42:  // bool:   SetCC(reg, reg):
1696       {
1697         // This generates a SUBCC instruction, putting the difference in
1698         // a result register, and setting a condition code.
1699         //
1700         // If the boolean result of the SetCC is used by anything other
1701         // than a single branch instruction, the boolean must be
1702         // computed and stored in the result register.  Otherwise, discard
1703         // the difference (by using %g0) and keep only the condition code.
1704         //
1705         // To compute the boolean result in a register we use a conditional
1706         // move, unless the result of the SUBCC instruction can be used as
1707         // the bool!  This assumes that zero is FALSE and any non-zero
1708         // integer is TRUE.
1709         //
1710         InstructionNode* parentNode = (InstructionNode*) subtreeRoot->parent();
1711         Instruction* setCCInstr = subtreeRoot->getInstruction();
1712         bool keepBoolVal = (parentNode == NULL ||
1713                             parentNode->getInstruction()->getOpcode()
1714                                 != Instruction::Br);
1715         bool subValIsBoolVal = setCCInstr->getOpcode() == Instruction::SetNE;
1716         bool keepSubVal = keepBoolVal && subValIsBoolVal;
1717         bool computeBoolVal = keepBoolVal && ! subValIsBoolVal;
1718
1719         bool mustClearReg;
1720         int valueToMove;
1721         MachineOpCode movOpCode = 0;
1722
1723         // Mark the 4th operand as being a CC register, and as a def
1724         // A TmpInstruction is created to represent the CC "result".
1725         // Unlike other instances of TmpInstruction, this one is used
1726         // by machine code of multiple LLVM instructions, viz.,
1727         // the SetCC and the branch.  Make sure to get the same one!
1728         // Note that we do this even for FP CC registers even though they
1729         // are explicit operands, because the type of the operand
1730         // needs to be a floating point condition code, not an integer
1731         // condition code.  Think of this as casting the bool result to
1732         // a FP condition code register.
1733         //
1734         Value* leftVal = subtreeRoot->leftChild()->getValue();
1735         bool isFPCompare = (leftVal->getType() == Type::FloatTy ||
1736                             leftVal->getType() == Type::DoubleTy);
1737
1738         TmpInstruction* tmpForCC = GetTmpForCC(setCCInstr,
1739                                      setCCInstr->getParent()->getParent(),
1740                                      isFPCompare? Type::FloatTy : Type::IntTy);
1741         setCCInstr->getMachineInstrVec().addTempValue(tmpForCC);
1742
1743         if (! isFPCompare)
1744           {
1745             // Integer condition: dest. should be %g0 or an integer register.
1746             // If result must be saved but condition is not SetEQ then we need
1747             // a separate instruction to compute the bool result, so discard
1748             // result of SUBcc instruction anyway.
1749             //
1750             mvec[0] = new MachineInstr(SUBcc);
1751             Set3OperandsFromInstr(mvec[0], subtreeRoot, target, ! keepSubVal);
1752
1753             mvec[0]->SetMachineOperand(3, MachineOperand::MO_CCRegister,
1754                                           tmpForCC, /*def*/true);
1755
1756             if (computeBoolVal)
1757               { // recompute bool using the integer condition codes
1758                 movOpCode =
1759                   ChooseMovpccAfterSub(subtreeRoot,mustClearReg,valueToMove);
1760               }
1761           }
1762         else
1763           {
1764             // FP condition: dest of FCMP should be some FCCn register
1765             mvec[0] = new MachineInstr(ChooseFcmpInstruction(subtreeRoot));
1766             mvec[0]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1767                                           tmpForCC);
1768             mvec[0]->SetMachineOperand(1,MachineOperand::MO_VirtualRegister,
1769                                          subtreeRoot->leftChild()->getValue());
1770             mvec[0]->SetMachineOperand(2,MachineOperand::MO_VirtualRegister,
1771                                         subtreeRoot->rightChild()->getValue());
1772
1773             if (computeBoolVal)
1774               {// recompute bool using the FP condition codes
1775                 mustClearReg = true;
1776                 valueToMove = 1;
1777                 movOpCode = ChooseMovFpccInstruction(subtreeRoot);
1778               }
1779           }
1780
1781         if (computeBoolVal)
1782           {
1783             if (mustClearReg)
1784               {// Unconditionally set register to 0
1785                int n = numInstr++;
1786                mvec[n] = new MachineInstr(SETHI);
1787                mvec[n]->SetMachineOperand(0,MachineOperand::MO_UnextendedImmed,
1788                                             s0);
1789                mvec[n]->SetMachineOperand(1,MachineOperand::MO_VirtualRegister,
1790                                             setCCInstr);
1791               }
1792
1793             // Now conditionally move `valueToMove' (0 or 1) into the register
1794             int n = numInstr++;
1795             mvec[n] = new MachineInstr(movOpCode);
1796             mvec[n]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1797                                           tmpForCC);
1798             mvec[n]->SetMachineOperand(1, MachineOperand::MO_UnextendedImmed,
1799                                           valueToMove);
1800             mvec[n]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
1801                                           setCCInstr);
1802           }
1803         break;
1804       }
1805
1806       case 43:  // boolreg: VReg
1807       case 44:  // boolreg: Constant
1808         numInstr = 0;
1809         break;
1810
1811       case 51:  // reg:   Load(reg)
1812       case 52:  // reg:   Load(ptrreg)
1813       case 53:  // reg:   LoadIdx(reg,reg)
1814       case 54:  // reg:   LoadIdx(ptrreg,reg)
1815         mvec[0] = new MachineInstr(ChooseLoadInstruction(
1816                                      subtreeRoot->getValue()->getType()));
1817         SetOperandsForMemInstr(mvec[0], subtreeRoot, target);
1818         break;
1819
1820       case 55:  // reg:   GetElemPtr(reg)
1821       case 56:  // reg:   GetElemPtrIdx(reg,reg)
1822         if (subtreeRoot->parent() != NULL)
1823           {
1824             // If the parent was a memory operation and not an array access,
1825             // the parent will fold this instruction in so generate nothing.
1826             //
1827             Instruction* parent =
1828               cast<Instruction>(subtreeRoot->parent()->getValue());
1829             if (parent->getOpcode() == Instruction::Load ||
1830                 parent->getOpcode() == Instruction::Store ||
1831                 parent->getOpcode() == Instruction::GetElementPtr)
1832               {
1833                 // Check if the parent is an array access,
1834                 // If so, we still need to generate this instruction.
1835                 GetElementPtrInst* getElemInst =
1836                   cast<GetElementPtrInst>(subtreeRoot->getInstruction());
1837                 const PointerType* ptrType =
1838                   (const PointerType*) getElemInst->getPtrOperand()->getType();
1839                 if (! ptrType->getValueType()->isArrayType())
1840                   {// we don't need a separate instr
1841                     numInstr = 0;               // don't forward operand!
1842                     break;
1843                   }
1844               }
1845           }
1846         // else in all other cases we need to a separate ADD instruction
1847         mvec[0] = new MachineInstr(ADD);
1848         SetOperandsForMemInstr(mvec[0], subtreeRoot, target);
1849         break;
1850
1851       case 57:  // reg:  Alloca: Implement as 1 instruction:
1852       {         //          add %fp, offsetFromFP -> result
1853         Instruction* instr = subtreeRoot->getInstruction();
1854         const PointerType* instrType = (const PointerType*) instr->getType();
1855         assert(instrType->isPointerType());
1856         int tsize = (int)
1857           target.findOptimalStorageSize(instrType->getValueType());
1858         assert(tsize != 0 && "Just to check when this can happen");
1859
1860         Method* method = instr->getParent()->getParent();
1861         MachineCodeForMethod& mcInfo = MachineCodeForMethod::get(method);
1862         int offsetFromFP = mcInfo.allocateLocalVar(target, instr);
1863
1864         // Create a temporary Value to hold the constant offset.
1865         // This is needed because it may not fit in the immediate field.
1866         ConstPoolSInt* offsetVal=ConstPoolSInt::get(Type::IntTy, offsetFromFP);
1867
1868         // Instruction 1: add %fp, offsetFromFP -> result
1869         mvec[0] = new MachineInstr(ADD);
1870         mvec[0]->SetMachineOperand(0, target.getRegInfo().getFramePointer());
1871         mvec[0]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1872                                       offsetVal);
1873         mvec[0]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
1874                                       instr);
1875         break;
1876       }
1877
1878       case 58:  // reg:   Alloca(reg): Implement as 3 instructions:
1879                 //      mul num, typeSz -> tmp
1880                 //      sub %sp, tmp    -> %sp
1881       {         //      add %sp, frameSizeBelowDynamicArea -> result
1882         Instruction* instr = subtreeRoot->getInstruction();
1883         const PointerType* instrType = (const PointerType*) instr->getType();
1884         assert(instrType->isPointerType() &&
1885                instrType->getValueType()->isArrayType());
1886         const Type* eltType =
1887           ((ArrayType*) instrType->getValueType())->getElementType();
1888         int tsize = (int) target.findOptimalStorageSize(eltType);
1889
1890         assert(tsize != 0 && "Just to check when this can happen");
1891
1892         // Create a temporary Value to hold the constant type-size
1893         ConstPoolSInt* tsizeVal = ConstPoolSInt::get(Type::IntTy, tsize);
1894
1895         // Create a temporary Value to hold the constant offset from SP
1896         Method* method = instr->getParent()->getParent();
1897         bool ignore;                    // we don't need this
1898         ConstPoolSInt* dynamicAreaOffset = ConstPoolSInt::get(Type::IntTy,
1899           target.getFrameInfo().getDynamicAreaOffset(MachineCodeForMethod::get(method),
1900                                                      ignore));
1901
1902         // Create a temporary value to hold `tmp'
1903         Instruction* tmpInstr = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1904                                           subtreeRoot->leftChild()->getValue(),
1905                                           NULL /*could insert tsize here*/);
1906         subtreeRoot->getInstruction()->getMachineInstrVec().addTempValue(tmpInstr);
1907
1908         // Instruction 1: mul numElements, typeSize -> tmp
1909         mvec[0] = new MachineInstr(MULX);
1910         mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1911                                       subtreeRoot->leftChild()->getValue());
1912         mvec[0]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1913                                       tsizeVal);
1914         mvec[0]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
1915                                       tmpInstr);
1916
1917         // Instruction 2: sub %sp, tmp -> %sp
1918         numInstr++;
1919         mvec[1] = new MachineInstr(SUB);
1920         mvec[1]->SetMachineOperand(0, target.getRegInfo().getStackPointer());
1921         mvec[1]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1922                                       tmpInstr);
1923         mvec[1]->SetMachineOperand(2, target.getRegInfo().getStackPointer());
1924
1925         // Instruction 3: add %sp, frameSizeBelowDynamicArea -> result
1926         numInstr++;
1927         mvec[2] = new MachineInstr(ADD);
1928         mvec[2]->SetMachineOperand(0, target.getRegInfo().getStackPointer());
1929         mvec[2]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1930                                       dynamicAreaOffset);
1931         mvec[2]->SetMachineOperand(2,MachineOperand::MO_VirtualRegister,instr);
1932         break;
1933       }
1934
1935       case 61:  // reg:   Call
1936       {         // Generate a call-indirect (i.e., jmpl) for now to expose
1937                 // the potential need for registers.  If an absolute address
1938                 // is available, replace this with a CALL instruction.
1939                 // Mark both the indirection register and the return-address
1940                 // register as hidden virtual registers.
1941                 // Also, mark the operands of the Call and return value (if
1942                 // any) as implicit operands of the CALL machine instruction.
1943                 //
1944         CallInst *callInstr = cast<CallInst>(subtreeRoot->getInstruction());
1945         Value *callee = callInstr->getCalledValue();
1946
1947         Instruction* retAddrReg = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1948                                                      callInstr, NULL);
1949
1950         // Note temporary values in the machineInstrVec for the VM instr.
1951         //
1952         // WARNING: Operands 0..N-1 must go in slots 0..N-1 of implicitUses.
1953         //          The result value must go in slot N.  This is assumed
1954         //          in register allocation.
1955         //
1956         callInstr->getMachineInstrVec().addTempValue(retAddrReg);
1957
1958
1959         // Generate the machine instruction and its operands.
1960         // Use CALL for direct function calls; this optimistically assumes
1961         // the PC-relative address fits in the CALL address field (22 bits).
1962         // Use JMPL for indirect calls.
1963         //
1964         if (callee->getValueType() == Value::MethodVal)
1965           { // direct function call
1966             mvec[0] = new MachineInstr(CALL);
1967             mvec[0]->SetMachineOperand(0, MachineOperand::MO_PCRelativeDisp,
1968                                           callee);
1969           }
1970         else
1971           { // indirect function call
1972             mvec[0] = new MachineInstr(JMPLCALL);
1973             mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1974                                           callee);
1975             mvec[0]->SetMachineOperand(1, MachineOperand::MO_SignExtendedImmed,
1976                                           (int64_t) 0);
1977             mvec[0]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
1978                                           retAddrReg);
1979           }
1980
1981         // Add the call operands and return value as implicit refs
1982         for (unsigned i=0, N=callInstr->getNumOperands(); i < N; ++i)
1983           if (callInstr->getOperand(i) != callee)
1984             mvec[0]->addImplicitRef(callInstr->getOperand(i));
1985
1986         if (callInstr->getType() != Type::VoidTy)
1987           mvec[0]->addImplicitRef(callInstr, /*isDef*/ true);
1988
1989         // For the CALL instruction, the ret. addr. reg. is also implicit
1990         if (callee->getValueType() == Value::MethodVal)
1991           mvec[0]->addImplicitRef(retAddrReg, /*isDef*/ true);
1992
1993         mvec[numInstr++] = new MachineInstr(NOP); // delay slot
1994         break;
1995       }
1996
1997       case 62:  // reg:   Shl(reg, reg)
1998       { const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
1999         assert(opType->isIntegral()
2000                || opType == Type::BoolTy
2001                || opType->isPointerType()&& "Shl unsupported for other types");
2002         mvec[0] = new MachineInstr((opType == Type::LongTy)? SLLX : SLL);
2003         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
2004         break;
2005       }
2006
2007       case 63:  // reg:   Shr(reg, reg)
2008       { const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
2009         assert(opType->isIntegral()
2010                || opType == Type::BoolTy
2011                || opType->isPointerType() &&"Shr unsupported for other types");
2012         mvec[0] = new MachineInstr((opType->isSigned()
2013                                     ? ((opType == Type::LongTy)? SRAX : SRA)
2014                                     : ((opType == Type::LongTy)? SRLX : SRL)));
2015         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
2016         break;
2017       }
2018
2019       case 64:  // reg:   Phi(reg,reg)
2020       {         // This instruction has variable #operands, so resultPos is 0.
2021         Instruction* phi = subtreeRoot->getInstruction();
2022         mvec[0] = new MachineInstr(PHI, 1 + phi->getNumOperands());
2023         mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
2024                                       subtreeRoot->getValue());
2025         for (unsigned i=0, N=phi->getNumOperands(); i < N; i++)
2026           mvec[0]->SetMachineOperand(i+1, MachineOperand::MO_VirtualRegister,
2027                                           phi->getOperand(i));
2028         break;
2029       }
2030
2031       case 71:  // reg:     VReg
2032       case 72:  // reg:     Constant
2033         numInstr = 0;                   // don't forward the value
2034         break;
2035
2036       default:
2037         assert(0 && "Unrecognized BURG rule");
2038         numInstr = 0;
2039         break;
2040       }
2041     }
2042
2043   if (forwardOperandNum >= 0)
2044     { // We did not generate a machine instruction but need to use operand.
2045       // If user is in the same tree, replace Value in its machine operand.
2046       // If not, insert a copy instruction which should get coalesced away
2047       // by register allocation.
2048       if (subtreeRoot->parent() != NULL)
2049         ForwardOperand(subtreeRoot, subtreeRoot->parent(), forwardOperandNum);
2050       else
2051         {
2052           vector<MachineInstr*> minstrVec;
2053           target.getInstrInfo().CreateCopyInstructionsByType(target,
2054                 subtreeRoot->getInstruction()->getOperand(forwardOperandNum),
2055                 subtreeRoot->getInstruction(), minstrVec);
2056           assert(minstrVec.size() > 0);
2057           for (unsigned i=0; i < minstrVec.size(); ++i)
2058             mvec[numInstr++] = minstrVec[i];
2059         }
2060     }
2061
2062   return numInstr;
2063 }
2064
2065