lib/Target/SparcV9/SparcV9InstrSelection.cpp

   1 // $Id$
   2 //***************************************************************************
   3 // File:
   4 //      SparcInstrSelection.cpp
   5 //
   6 // Purpose:
   7 //      BURS instruction selection for SPARC V9 architecture.
   8 //
   9 // History:
  10 //      7/02/01  -  Vikram Adve  -  Created
  11 //**************************************************************************/
  12
  13 #include "SparcInternals.h"
  14 #include "SparcInstrSelectionSupport.h"
  15 #include "llvm/CodeGen/InstrSelectionSupport.h"
  16 #include "llvm/CodeGen/MachineInstr.h"
  17 #include "llvm/CodeGen/InstrForest.h"
  18 #include "llvm/CodeGen/InstrSelection.h"
  19 #include "llvm/DerivedTypes.h"
  20 #include "llvm/iTerminators.h"
  21 #include "llvm/iMemory.h"
  22 #include "llvm/iOther.h"
  23 #include "llvm/BasicBlock.h"
  24 #include "llvm/Method.h"
  25 #include "llvm/ConstantVals.h"
  26 #include "Support/MathExtras.h"
  27 #include <math.h>
  28 using std::vector;
  29
  30 //************************* Forward Declarations ***************************/
  31
  32
  33 static void SetMemOperands_Internal     (MachineInstr* minstr,
  34                                          const InstructionNode* vmInstrNode,
  35                                          Value* ptrVal,
  36                                          Value* arrayOffsetVal,
  37                                          const std::vector<Value*>& idxVec,
  38                                          const TargetMachine& target);
  39
  40
  41 //************************ Internal Functions ******************************/
  42
  43
  44 static inline MachineOpCode
  45 ChooseBprInstruction(const InstructionNode* instrNode)
  46 {
  47   MachineOpCode opCode;
  48
  49   Instruction* setCCInstr =
  50     ((InstructionNode*) instrNode->leftChild())->getInstruction();
  51
  52   switch(setCCInstr->getOpcode())
  53     {
  54     case Instruction::SetEQ: opCode = BRZ;   break;
  55     case Instruction::SetNE: opCode = BRNZ;  break;
  56     case Instruction::SetLE: opCode = BRLEZ; break;
  57     case Instruction::SetGE: opCode = BRGEZ; break;
  58     case Instruction::SetLT: opCode = BRLZ;  break;
  59     case Instruction::SetGT: opCode = BRGZ;  break;
  60     default:
  61       assert(0 && "Unrecognized VM instruction!");
  62       opCode = INVALID_OPCODE;
  63       break;
  64     }
  65
  66   return opCode;
  67 }
  68
  69
  70 static inline MachineOpCode
  71 ChooseBpccInstruction(const InstructionNode* instrNode,
  72                       const BinaryOperator* setCCInstr)
  73 {
  74   MachineOpCode opCode = INVALID_OPCODE;
  75
  76   bool isSigned = setCCInstr->getOperand(0)->getType()->isSigned();
  77
  78   if (isSigned)
  79     {
  80       switch(setCCInstr->getOpcode())
  81         {
  82         case Instruction::SetEQ: opCode = BE;  break;
  83         case Instruction::SetNE: opCode = BNE; break;
  84         case Instruction::SetLE: opCode = BLE; break;
  85         case Instruction::SetGE: opCode = BGE; break;
  86         case Instruction::SetLT: opCode = BL;  break;
  87         case Instruction::SetGT: opCode = BG;  break;
  88         default:
  89           assert(0 && "Unrecognized VM instruction!");
  90           break;
  91         }
  92     }
  93   else
  94     {
  95       switch(setCCInstr->getOpcode())
  96         {
  97         case Instruction::SetEQ: opCode = BE;   break;
  98         case Instruction::SetNE: opCode = BNE;  break;
  99         case Instruction::SetLE: opCode = BLEU; break;
 100         case Instruction::SetGE: opCode = BCC;  break;
 101         case Instruction::SetLT: opCode = BCS;  break;
 102         case Instruction::SetGT: opCode = BGU;  break;
 103         default:
 104           assert(0 && "Unrecognized VM instruction!");
 105           break;
 106         }
 107     }
 108
 109   return opCode;
 110 }
 111
 112 static inline MachineOpCode
 113 ChooseBFpccInstruction(const InstructionNode* instrNode,
 114                        const BinaryOperator* setCCInstr)
 115 {
 116   MachineOpCode opCode = INVALID_OPCODE;
 117
 118   switch(setCCInstr->getOpcode())
 119     {
 120     case Instruction::SetEQ: opCode = FBE;  break;
 121     case Instruction::SetNE: opCode = FBNE; break;
 122     case Instruction::SetLE: opCode = FBLE; break;
 123     case Instruction::SetGE: opCode = FBGE; break;
 124     case Instruction::SetLT: opCode = FBL;  break;
 125     case Instruction::SetGT: opCode = FBG;  break;
 126     default:
 127       assert(0 && "Unrecognized VM instruction!");
 128       break;
 129     }
 130
 131   return opCode;
 132 }
 133
 134
 135 // Create a unique TmpInstruction for a boolean value,
 136 // representing the CC register used by a branch on that value.
 137 // For now, hack this using a little static cache of TmpInstructions.
 138 // Eventually the entire BURG instruction selection should be put
 139 // into a separate class that can hold such information.
 140 // The static cache is not too bad because the memory for these
 141 // TmpInstructions will be freed along with the rest of the Method anyway.
 142 //
 143 static TmpInstruction*
 144 GetTmpForCC(Value* boolVal, const Method* method, const Type* ccType)
 145 {
 146   typedef std::hash_map<const Value*, TmpInstruction*> BoolTmpCache;
 147   static BoolTmpCache boolToTmpCache;     // Map boolVal -> TmpInstruction*
 148   static const Method* lastMethod = NULL; // Use to flush cache between methods
 149
 150   assert(boolVal->getType() == Type::BoolTy && "Weird but ok! Delete assert");
 151
 152   if (lastMethod != method)
 153     {
 154       lastMethod = method;
 155       boolToTmpCache.clear();
 156     }
 157
 158   // Look for tmpI and create a new one otherwise.  The new value is
 159   // directly written to map using the ref returned by operator[].
 160   TmpInstruction*& tmpI = boolToTmpCache[boolVal];
 161   if (tmpI == NULL)
 162     tmpI = new TmpInstruction(TMP_INSTRUCTION_OPCODE, ccType, boolVal, NULL);
 163
 164   return tmpI;
 165 }
 166
 167
 168 static inline MachineOpCode
 169 ChooseBccInstruction(const InstructionNode* instrNode,
 170                      bool& isFPBranch)
 171 {
 172   InstructionNode* setCCNode = (InstructionNode*) instrNode->leftChild();
 173   BinaryOperator* setCCInstr = (BinaryOperator*) setCCNode->getInstruction();
 174   const Type* setCCType = setCCInstr->getOperand(0)->getType();
 175
 176   isFPBranch = (setCCType == Type::FloatTy || setCCType == Type::DoubleTy);
 177
 178   if (isFPBranch)
 179     return ChooseBFpccInstruction(instrNode, setCCInstr);
 180   else
 181     return ChooseBpccInstruction(instrNode, setCCInstr);
 182 }
 183
 184
 185 static inline MachineOpCode
 186 ChooseMovFpccInstruction(const InstructionNode* instrNode)
 187 {
 188   MachineOpCode opCode = INVALID_OPCODE;
 189
 190   switch(instrNode->getInstruction()->getOpcode())
 191     {
 192     case Instruction::SetEQ: opCode = MOVFE;  break;
 193     case Instruction::SetNE: opCode = MOVFNE; break;
 194     case Instruction::SetLE: opCode = MOVFLE; break;
 195     case Instruction::SetGE: opCode = MOVFGE; break;
 196     case Instruction::SetLT: opCode = MOVFL;  break;
 197     case Instruction::SetGT: opCode = MOVFG;  break;
 198     default:
 199       assert(0 && "Unrecognized VM instruction!");
 200       break;
 201     }
 202
 203   return opCode;
 204 }
 205
 206
 207 // Assumes that SUBcc v1, v2 -> v3 has been executed.
 208 // In most cases, we want to clear v3 and then follow it by instruction
 209 // MOVcc 1 -> v3.
 210 // Set mustClearReg=false if v3 need not be cleared before conditional move.
 211 // Set valueToMove=0 if we want to conditionally move 0 instead of 1
 212 //                      (i.e., we want to test inverse of a condition)
 213 // (The latter two cases do not seem to arise because SetNE needs nothing.)
 214 //
 215 static MachineOpCode
 216 ChooseMovpccAfterSub(const InstructionNode* instrNode,
 217                      bool& mustClearReg,
 218                      int& valueToMove)
 219 {
 220   MachineOpCode opCode = INVALID_OPCODE;
 221   mustClearReg = true;
 222   valueToMove = 1;
 223
 224   switch(instrNode->getInstruction()->getOpcode())
 225     {
 226     case Instruction::SetEQ: opCode = MOVE;  break;
 227     case Instruction::SetLE: opCode = MOVLE; break;
 228     case Instruction::SetGE: opCode = MOVGE; break;
 229     case Instruction::SetLT: opCode = MOVL;  break;
 230     case Instruction::SetGT: opCode = MOVG;  break;
 231     case Instruction::SetNE: assert(0 && "No move required!"); break;
 232     default:                 assert(0 && "Unrecognized VM instr!"); break;
 233     }
 234
 235   return opCode;
 236 }
 237
 238 static inline MachineOpCode
 239 ChooseConvertToFloatInstr(const InstructionNode* instrNode,
 240                           const Type* opType)
 241 {
 242   MachineOpCode opCode = INVALID_OPCODE;
 243
 244   switch(instrNode->getOpLabel())
 245     {
 246     case ToFloatTy:
 247       if (opType == Type::SByteTy || opType == Type::ShortTy || opType == Type::IntTy)
 248         opCode = FITOS;
 249       else if (opType == Type::LongTy)
 250         opCode = FXTOS;
 251       else if (opType == Type::DoubleTy)
 252         opCode = FDTOS;
 253       else if (opType == Type::FloatTy)
 254         ;
 255       else
 256         assert(0 && "Cannot convert this type to FLOAT on SPARC");
 257       break;
 258
 259     case ToDoubleTy:
 260       // Use FXTOD for all integer-to-double conversions.  This has to be
 261       // consistent with the code in CreateCodeToCopyIntToFloat() since
 262       // that will be used to load the integer into an FP register.
 263       //
 264       if (opType == Type::SByteTy || opType == Type::ShortTy ||
 265           opType == Type::IntTy || opType == Type::LongTy)
 266         opCode = FXTOD;
 267       else if (opType == Type::FloatTy)
 268         opCode = FSTOD;
 269       else if (opType == Type::DoubleTy)
 270         ;
 271       else
 272         assert(0 && "Cannot convert this type to DOUBLE on SPARC");
 273       break;
 274
 275     default:
 276       break;
 277     }
 278
 279   return opCode;
 280 }
 281
 282 static inline MachineOpCode
 283 ChooseConvertToIntInstr(const InstructionNode* instrNode,
 284                         const Type* opType)
 285 {
 286   MachineOpCode opCode = INVALID_OPCODE;;
 287
 288   int instrType = (int) instrNode->getOpLabel();
 289
 290   if (instrType == ToSByteTy || instrType == ToShortTy || instrType == ToIntTy)
 291     {
 292       switch (opType->getPrimitiveID())
 293         {
 294         case Type::FloatTyID:   opCode = FSTOI; break;
 295         case Type::DoubleTyID:  opCode = FDTOI; break;
 296         default:
 297           assert(0 && "Non-numeric non-bool type cannot be converted to Int");
 298           break;
 299         }
 300     }
 301   else if (instrType == ToLongTy)
 302     {
 303       switch (opType->getPrimitiveID())
 304         {
 305         case Type::FloatTyID:   opCode = FSTOX; break;
 306         case Type::DoubleTyID:  opCode = FDTOX; break;
 307         default:
 308           assert(0 && "Non-numeric non-bool type cannot be converted to Long");
 309           break;
 310         }
 311     }
 312   else
 313       assert(0 && "Should not get here, Mo!");
 314
 315   return opCode;
 316 }
 317
 318
 319 static inline MachineOpCode
 320 ChooseAddInstructionByType(const Type* resultType)
 321 {
 322   MachineOpCode opCode = INVALID_OPCODE;
 323
 324   if (resultType->isIntegral() ||
 325       resultType->isPointerType() ||
 326       resultType->isLabelType() ||
 327       isa<MethodType>(resultType) ||
 328       resultType == Type::BoolTy)
 329     {
 330       opCode = ADD;
 331     }
 332   else
 333     switch(resultType->getPrimitiveID())
 334       {
 335       case Type::FloatTyID:  opCode = FADDS; break;
 336       case Type::DoubleTyID: opCode = FADDD; break;
 337       default: assert(0 && "Invalid type for ADD instruction"); break;
 338       }
 339
 340   return opCode;
 341 }
 342
 343
 344 static inline MachineOpCode
 345 ChooseAddInstruction(const InstructionNode* instrNode)
 346 {
 347   return ChooseAddInstructionByType(instrNode->getInstruction()->getType());
 348 }
 349
 350
 351 static inline MachineInstr*
 352 CreateMovFloatInstruction(const InstructionNode* instrNode,
 353                           const Type* resultType)
 354 {
 355   MachineInstr* minstr = new MachineInstr((resultType == Type::FloatTy)
 356                                           ? FMOVS : FMOVD);
 357   minstr->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
 358                             instrNode->leftChild()->getValue());
 359   minstr->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
 360                             instrNode->getValue());
 361   return minstr;
 362 }
 363
 364 static inline MachineInstr*
 365 CreateAddConstInstruction(const InstructionNode* instrNode)
 366 {
 367   MachineInstr* minstr = NULL;
 368
 369   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 370   assert(isa<Constant>(constOp));
 371
 372   // Cases worth optimizing are:
 373   // (1) Add with 0 for float or double: use an FMOV of appropriate type,
 374   //     instead of an FADD (1 vs 3 cycles).  There is no integer MOV.
 375   //
 376   const Type* resultType = instrNode->getInstruction()->getType();
 377
 378   if (resultType == Type::FloatTy ||
 379       resultType == Type::DoubleTy)
 380     {
 381       double dval = cast<ConstantFP>(constOp)->getValue();
 382       if (dval == 0.0)
 383         minstr = CreateMovFloatInstruction(instrNode, resultType);
 384     }
 385
 386   return minstr;
 387 }
 388
 389
 390 static inline MachineOpCode
 391 ChooseSubInstructionByType(const Type* resultType)
 392 {
 393   MachineOpCode opCode = INVALID_OPCODE;
 394
 395   if (resultType->isIntegral() ||
 396       resultType->isPointerType())
 397     {
 398       opCode = SUB;
 399     }
 400   else
 401     switch(resultType->getPrimitiveID())
 402       {
 403       case Type::FloatTyID:  opCode = FSUBS; break;
 404       case Type::DoubleTyID: opCode = FSUBD; break;
 405       default: assert(0 && "Invalid type for SUB instruction"); break;
 406       }
 407
 408   return opCode;
 409 }
 410
 411
 412 static inline MachineInstr*
 413 CreateSubConstInstruction(const InstructionNode* instrNode)
 414 {
 415   MachineInstr* minstr = NULL;
 416
 417   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 418   assert(isa<Constant>(constOp));
 419
 420   // Cases worth optimizing are:
 421   // (1) Sub with 0 for float or double: use an FMOV of appropriate type,
 422   //     instead of an FSUB (1 vs 3 cycles).  There is no integer MOV.
 423   //
 424   const Type* resultType = instrNode->getInstruction()->getType();
 425
 426   if (resultType == Type::FloatTy ||
 427       resultType == Type::DoubleTy)
 428     {
 429       double dval = cast<ConstantFP>(constOp)->getValue();
 430       if (dval == 0.0)
 431         minstr = CreateMovFloatInstruction(instrNode, resultType);
 432     }
 433
 434   return minstr;
 435 }
 436
 437
 438 static inline MachineOpCode
 439 ChooseFcmpInstruction(const InstructionNode* instrNode)
 440 {
 441   MachineOpCode opCode = INVALID_OPCODE;
 442
 443   Value* operand = ((InstrTreeNode*) instrNode->leftChild())->getValue();
 444   switch(operand->getType()->getPrimitiveID()) {
 445   case Type::FloatTyID:  opCode = FCMPS; break;
 446   case Type::DoubleTyID: opCode = FCMPD; break;
 447   default: assert(0 && "Invalid type for FCMP instruction"); break;
 448   }
 449
 450   return opCode;
 451 }
 452
 453
 454 // Assumes that leftArg and rightArg are both cast instructions.
 455 //
 456 static inline bool
 457 BothFloatToDouble(const InstructionNode* instrNode)
 458 {
 459   InstrTreeNode* leftArg = instrNode->leftChild();
 460   InstrTreeNode* rightArg = instrNode->rightChild();
 461   InstrTreeNode* leftArgArg = leftArg->leftChild();
 462   InstrTreeNode* rightArgArg = rightArg->leftChild();
 463   assert(leftArg->getValue()->getType() == rightArg->getValue()->getType());
 464
 465   // Check if both arguments are floats cast to double
 466   return (leftArg->getValue()->getType() == Type::DoubleTy &&
 467           leftArgArg->getValue()->getType() == Type::FloatTy &&
 468           rightArgArg->getValue()->getType() == Type::FloatTy);
 469 }
 470
 471
 472 static inline MachineOpCode
 473 ChooseMulInstructionByType(const Type* resultType)
 474 {
 475   MachineOpCode opCode = INVALID_OPCODE;
 476
 477   if (resultType->isIntegral())
 478     opCode = MULX;
 479   else
 480     switch(resultType->getPrimitiveID())
 481       {
 482       case Type::FloatTyID:  opCode = FMULS; break;
 483       case Type::DoubleTyID: opCode = FMULD; break;
 484       default: assert(0 && "Invalid type for MUL instruction"); break;
 485       }
 486
 487   return opCode;
 488 }
 489
 490
 491 static inline MachineOpCode
 492 ChooseMulInstruction(const InstructionNode* instrNode,
 493                      bool checkCasts)
 494 {
 495   if (checkCasts && BothFloatToDouble(instrNode))
 496     return FSMULD;
 497
 498   // else use the regular multiply instructions
 499   return ChooseMulInstructionByType(instrNode->getInstruction()->getType());
 500 }
 501
 502
 503 static inline MachineInstr*
 504 CreateIntNegInstruction(TargetMachine& target,
 505                         Value* vreg)
 506 {
 507   MachineInstr* minstr = new MachineInstr(SUB);
 508   minstr->SetMachineOperand(0, target.getRegInfo().getZeroRegNum());
 509   minstr->SetMachineOperand(1, MachineOperand::MO_VirtualRegister, vreg);
 510   minstr->SetMachineOperand(2, MachineOperand::MO_VirtualRegister, vreg);
 511   return minstr;
 512 }
 513
 514
 515 static inline MachineInstr*
 516 CreateMulConstInstruction(TargetMachine &target,
 517                           const InstructionNode* instrNode,
 518                           MachineInstr*& getMinstr2)
 519 {
 520   MachineInstr* minstr = NULL; // return NULL if we cannot exploit constant
 521   getMinstr2 = NULL;           // to create a cheaper instruction
 522
 523   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 524   assert(isa<Constant>(constOp));
 525
 526   // Cases worth optimizing are:
 527   // (1) Multiply by 0 or 1 for any type: replace with copy (ADD or FMOV)
 528   // (2) Multiply by 2^x for integer types: replace with Shift
 529   //
 530   const Type* resultType = instrNode->getInstruction()->getType();
 531
 532   if (resultType->isIntegral() || resultType->isPointerType())
 533     {
 534       unsigned pow;
 535       bool isValidConst;
 536       int64_t C = GetConstantValueAsSignedInt(constOp, isValidConst);
 537       if (isValidConst)
 538         {
 539           bool needNeg = false;
 540           if (C < 0)
 541             {
 542               needNeg = true;
 543               C = -C;
 544             }
 545
 546           if (C == 0 || C == 1)
 547             {
 548               minstr = new MachineInstr(ADD);
 549
 550               if (C == 0)
 551                 minstr->SetMachineOperand(0,
 552                                           target.getRegInfo().getZeroRegNum());
 553               else
 554                 minstr->SetMachineOperand(0,MachineOperand::MO_VirtualRegister,
 555                                           instrNode->leftChild()->getValue());
 556               minstr->SetMachineOperand(1,target.getRegInfo().getZeroRegNum());
 557             }
 558           else if (IsPowerOf2(C, pow))
 559             {
 560               minstr = new MachineInstr((resultType == Type::LongTy)
 561                                         ? SLLX : SLL);
 562               minstr->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
 563                                            instrNode->leftChild()->getValue());
 564               minstr->SetMachineOperand(1, MachineOperand::MO_UnextendedImmed,
 565                                            pow);
 566             }
 567
 568           if (minstr && needNeg)
 569             { // insert <reg = SUB 0, reg> after the instr to flip the sign
 570               getMinstr2 = CreateIntNegInstruction(target,
 571                                                    instrNode->getValue());
 572             }
 573         }
 574     }
 575   else
 576     {
 577       if (resultType == Type::FloatTy ||
 578           resultType == Type::DoubleTy)
 579         {
 580           double dval = cast<ConstantFP>(constOp)->getValue();
 581           if (fabs(dval) == 1)
 582             {
 583               bool needNeg = (dval < 0);
 584
 585               MachineOpCode opCode = needNeg
 586                 ? (resultType == Type::FloatTy? FNEGS : FNEGD)
 587                 : (resultType == Type::FloatTy? FMOVS : FMOVD);
 588
 589               minstr = new MachineInstr(opCode);
 590               minstr->SetMachineOperand(0,
 591                                         MachineOperand::MO_VirtualRegister,
 592                                         instrNode->leftChild()->getValue());
 593             }
 594         }
 595     }
 596
 597   if (minstr != NULL)
 598     minstr->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
 599                               instrNode->getValue());
 600
 601   return minstr;
 602 }
 603
 604
 605 // Generate a divide instruction for Div or Rem.
 606 // For Rem, this assumes that the operand type will be signed if the result
 607 // type is signed.  This is correct because they must have the same sign.
 608 //
 609 static inline MachineOpCode
 610 ChooseDivInstruction(TargetMachine &target,
 611                      const InstructionNode* instrNode)
 612 {
 613   MachineOpCode opCode = INVALID_OPCODE;
 614
 615   const Type* resultType = instrNode->getInstruction()->getType();
 616
 617   if (resultType->isIntegral())
 618     opCode = resultType->isSigned()? SDIVX : UDIVX;
 619   else
 620     switch(resultType->getPrimitiveID())
 621       {
 622       case Type::FloatTyID:  opCode = FDIVS; break;
 623       case Type::DoubleTyID: opCode = FDIVD; break;
 624       default: assert(0 && "Invalid type for DIV instruction"); break;
 625       }
 626
 627   return opCode;
 628 }
 629
 630
 631 static inline MachineInstr*
 632 CreateDivConstInstruction(TargetMachine &target,
 633                           const InstructionNode* instrNode,
 634                           MachineInstr*& getMinstr2)
 635 {
 636   MachineInstr* minstr = NULL;
 637   getMinstr2 = NULL;
 638
 639   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 640   assert(isa<Constant>(constOp));
 641
 642   // Cases worth optimizing are:
 643   // (1) Divide by 1 for any type: replace with copy (ADD or FMOV)
 644   // (2) Divide by 2^x for integer types: replace with SR[L or A]{X}
 645   //
 646   const Type* resultType = instrNode->getInstruction()->getType();
 647
 648   if (resultType->isIntegral())
 649     {
 650       unsigned pow;
 651       bool isValidConst;
 652       int64_t C = GetConstantValueAsSignedInt(constOp, isValidConst);
 653       if (isValidConst)
 654         {
 655           bool needNeg = false;
 656           if (C < 0)
 657             {
 658               needNeg = true;
 659               C = -C;
 660             }
 661
 662           if (C == 1)
 663             {
 664               minstr = new MachineInstr(ADD);
 665               minstr->SetMachineOperand(0,MachineOperand::MO_VirtualRegister,
 666                                           instrNode->leftChild()->getValue());
 667               minstr->SetMachineOperand(1,target.getRegInfo().getZeroRegNum());
 668             }
 669           else if (IsPowerOf2(C, pow))
 670             {
 671               MachineOpCode opCode= ((resultType->isSigned())
 672                                      ? (resultType==Type::LongTy)? SRAX : SRA
 673                                      : (resultType==Type::LongTy)? SRLX : SRL);
 674               minstr = new MachineInstr(opCode);
 675               minstr->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
 676                                            instrNode->leftChild()->getValue());
 677               minstr->SetMachineOperand(1, MachineOperand::MO_UnextendedImmed,
 678                                            pow);
 679             }
 680
 681           if (minstr && needNeg)
 682             { // insert <reg = SUB 0, reg> after the instr to flip the sign
 683               getMinstr2 = CreateIntNegInstruction(target,
 684                                                    instrNode->getValue());
 685             }
 686         }
 687     }
 688   else
 689     {
 690       if (resultType == Type::FloatTy ||
 691           resultType == Type::DoubleTy)
 692         {
 693           double dval = cast<ConstantFP>(constOp)->getValue();
 694           if (fabs(dval) == 1)
 695             {
 696               bool needNeg = (dval < 0);
 697
 698               MachineOpCode opCode = needNeg
 699                 ? (resultType == Type::FloatTy? FNEGS : FNEGD)
 700                 : (resultType == Type::FloatTy? FMOVS : FMOVD);
 701
 702               minstr = new MachineInstr(opCode);
 703               minstr->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
 704                                            instrNode->leftChild()->getValue());
 705             }
 706         }
 707     }
 708
 709   if (minstr != NULL)
 710     minstr->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
 711                               instrNode->getValue());
 712
 713   return minstr;
 714 }
 715
 716
 717 //------------------------------------------------------------------------
 718 // Function SetOperandsForMemInstr
 719 //
 720 // Choose addressing mode for the given load or store instruction.
 721 // Use [reg+reg] if it is an indexed reference, and the index offset is
 722 //               not a constant or if it cannot fit in the offset field.
 723 // Use [reg+offset] in all other cases.
 724 //
 725 // This assumes that all array refs are "lowered" to one of these forms:
 726 //      %x = load (subarray*) ptr, constant     ; single constant offset
 727 //      %x = load (subarray*) ptr, offsetVal    ; single non-constant offset
 728 // Generally, this should happen via strength reduction + LICM.
 729 // Also, strength reduction should take care of using the same register for
 730 // the loop index variable and an array index, when that is profitable.
 731 //------------------------------------------------------------------------
 732
 733 static void
 734 SetOperandsForMemInstr(MachineInstr* minstr,
 735                        const InstructionNode* vmInstrNode,
 736                        const TargetMachine& target)
 737 {
 738   MemAccessInst* memInst = (MemAccessInst*) vmInstrNode->getInstruction();
 739
 740   // Variables to hold the index vector, ptr value, and offset value.
 741   // The major work here is to extract these for all 3 instruction types
 742   // and then call the common function SetMemOperands_Internal().
 743   //
 744   vector<Value*> idxVec;
 745   Value* ptrVal;
 746   Value* arrayOffsetVal = NULL;
 747
 748   // Test if a GetElemPtr instruction is being folded into this mem instrn.
 749   // If so, it will be in the left child for Load and GetElemPtr,
 750   // and in the right child for Store instructions.
 751   //
 752   InstrTreeNode* ptrChild = (vmInstrNode->getOpLabel() == Instruction::Store
 753                              ? vmInstrNode->rightChild()
 754                              : vmInstrNode->leftChild());
 755
 756   if (ptrChild->getOpLabel() == Instruction::GetElementPtr ||
 757       ptrChild->getOpLabel() == GetElemPtrIdx)
 758     {
 759       // There is a GetElemPtr instruction and there may be a chain of
 760       // more than one.  Use the pointer value of the last one in the chain.
 761       // Fold the index vectors from the entire chain and from the mem
 762       // instruction into one single index vector.
 763       // Finally, we never fold for an array instruction so make that NULL.
 764
 765       ptrVal = FoldGetElemChain((InstructionNode*) ptrChild, idxVec);
 766       idxVec.insert(idxVec.end(), memInst->idx_begin(), memInst->idx_end());
 767       assert(!((PointerType*)ptrVal->getType())->getElementType()->isArrayType()
 768              && "GetElemPtr cannot be folded into array refs in selection");
 769     }
 770   else
 771     {
 772       // There is no GetElemPtr instruction.
 773       // Use the pointer value and the index vector from the Mem instruction.
 774       // If it is an array reference, check that it has been lowered to
 775       // at most a single offset, then get the array offset value.
 776       //
 777       ptrVal = memInst->getPointerOperand();
 778
 779       const Type* opType = cast<PointerType>(ptrVal->getType())->getElementType();
 780       if (opType->isArrayType())
 781         {
 782           assert((memInst->getNumOperands()
 783                   == (unsigned) 1 + memInst->getFirstIndexOperandNumber())
 784                  && "Array refs must be lowered before Instruction Selection");
 785           arrayOffsetVal = * memInst->idx_begin();
 786         }
 787     }
 788
 789   SetMemOperands_Internal(minstr, vmInstrNode, ptrVal, arrayOffsetVal,
 790                           idxVec, target);
 791 }
 792
 793
 794 static void
 795 SetMemOperands_Internal(MachineInstr* minstr,
 796                         const InstructionNode* vmInstrNode,
 797                         Value* ptrVal,
 798                         Value* arrayOffsetVal,
 799                         const vector<Value*>& idxVec,
 800                         const TargetMachine& target)
 801 {
 802   MemAccessInst* memInst = (MemAccessInst*) vmInstrNode->getInstruction();
 803
 804   // Initialize so we default to storing the offset in a register.
 805   int64_t smallConstOffset = 0;
 806   Value* valueForRegOffset = NULL;
 807   MachineOperand::MachineOperandType offsetOpType =MachineOperand::MO_VirtualRegister;
 808
 809   // Check if there is an index vector and if so, if it translates to
 810   // a small enough constant to fit in the immediate-offset field.
 811   //
 812   if (idxVec.size() > 0)
 813     {
 814       bool isConstantOffset = false;
 815       unsigned offset = 0;
 816
 817       const PointerType* ptrType = (PointerType*) ptrVal->getType();
 818
 819       if (ptrType->getElementType()->isStructType())
 820         {
 821           // the offset is always constant for structs
 822           isConstantOffset = true;
 823
 824           // Compute the offset value using the index vector
 825           offset = target.DataLayout.getIndexedOffset(ptrType, idxVec);
 826         }
 827       else
 828         {
 829           // It must be an array ref.  Check if the offset is a constant,
 830           // and that the indexing has been lowered to a single offset.
 831           //
 832           assert(isa<SequentialType>(ptrType->getElementType()));
 833           assert(arrayOffsetVal != NULL
 834                  && "Expect to be given Value* for array offsets");
 835
 836           if (Constant *CPV = dyn_cast<Constant>(arrayOffsetVal))
 837             {
 838               isConstantOffset = true;  // always constant for structs
 839               assert(arrayOffsetVal->getType()->isIntegral());
 840               offset = (CPV->getType()->isSigned()
 841                         ? cast<ConstantSInt>(CPV)->getValue()
 842                         : (int64_t) cast<ConstantUInt>(CPV)->getValue());
 843             }
 844           else
 845             {
 846               valueForRegOffset = arrayOffsetVal;
 847             }
 848         }
 849
 850       if (isConstantOffset)
 851         {
 852           // create a virtual register for the constant
 853           valueForRegOffset = ConstantSInt::get(Type::IntTy, offset);
 854         }
 855     }
 856   else
 857     {
 858       offsetOpType = MachineOperand::MO_SignExtendedImmed;
 859       smallConstOffset = 0;
 860     }
 861
 862   // Operand 0 is value for STORE, ptr for LOAD or GET_ELEMENT_PTR
 863   // It is the left child in the instruction tree in all cases.
 864   Value* leftVal = vmInstrNode->leftChild()->getValue();
 865   minstr->SetMachineOperand(0, MachineOperand::MO_VirtualRegister, leftVal);
 866
 867   // Operand 1 is ptr for STORE, offset for LOAD or GET_ELEMENT_PTR
 868   // Operand 2 is offset for STORE, result reg for LOAD or GET_ELEMENT_PTR
 869   //
 870   unsigned offsetOpNum = (memInst->getOpcode() == Instruction::Store)? 2 : 1;
 871   if (offsetOpType == MachineOperand::MO_VirtualRegister)
 872     {
 873       assert(valueForRegOffset != NULL);
 874       minstr->SetMachineOperand(offsetOpNum, offsetOpType, valueForRegOffset);
 875     }
 876   else
 877     minstr->SetMachineOperand(offsetOpNum, offsetOpType, smallConstOffset);
 878
 879   if (memInst->getOpcode() == Instruction::Store)
 880     minstr->SetMachineOperand(1, MachineOperand::MO_VirtualRegister, ptrVal);
 881   else
 882     minstr->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
 883                                  vmInstrNode->getValue());
 884 }
 885
 886
 887 //
 888 // Substitute operand `operandNum' of the instruction in node `treeNode'
 889 // in place of the use(s) of that instruction in node `parent'.
 890 // Check both explicit and implicit operands!
 891 //
 892 static void
 893 ForwardOperand(InstructionNode* treeNode,
 894                InstrTreeNode*   parent,
 895                int operandNum)
 896 {
 897   assert(treeNode && parent && "Invalid invocation of ForwardOperand");
 898
 899   Instruction* unusedOp = treeNode->getInstruction();
 900   Value* fwdOp = unusedOp->getOperand(operandNum);
 901
 902   // The parent itself may be a list node, so find the real parent instruction
 903   while (parent->getNodeType() != InstrTreeNode::NTInstructionNode)
 904     {
 905       parent = parent->parent();
 906       assert(parent && "ERROR: Non-instruction node has no parent in tree.");
 907     }
 908   InstructionNode* parentInstrNode = (InstructionNode*) parent;
 909
 910   Instruction* userInstr = parentInstrNode->getInstruction();
 911   MachineCodeForVMInstr& mvec = userInstr->getMachineInstrVec();
 912   for (unsigned i=0, N=mvec.size(); i < N; i++)
 913     {
 914       MachineInstr* minstr = mvec[i];
 915
 916       for (unsigned i=0, numOps=minstr->getNumOperands(); i < numOps; ++i)
 917         {
 918           const MachineOperand& mop = minstr->getOperand(i);
 919           if (mop.getOperandType() == MachineOperand::MO_VirtualRegister &&
 920               mop.getVRegValue() == unusedOp)
 921             {
 922               minstr->SetMachineOperand(i, MachineOperand::MO_VirtualRegister,
 923                                            fwdOp);
 924             }
 925         }
 926
 927       for (unsigned i=0, numOps=minstr->getNumImplicitRefs(); i < numOps; ++i)
 928         if (minstr->getImplicitRef(i) == unusedOp)
 929           minstr->setImplicitRef(i, fwdOp, minstr->implicitRefIsDefined(i));
 930     }
 931 }
 932
 933
 934
 935 void UltraSparcInstrInfo::
 936 CreateCopyInstructionsByType(const TargetMachine& target,
 937                              Value* src,
 938                              Instruction* dest,
 939                              vector<MachineInstr*>& minstrVec) const
 940 {
 941   bool loadConstantToReg = false;
 942
 943   const Type* resultType = dest->getType();
 944
 945   MachineOpCode opCode = ChooseAddInstructionByType(resultType);
 946   if (opCode == INVALID_OPCODE)
 947     {
 948       assert(0 && "Unsupported result type in CreateCopyInstructionsByType()");
 949       return;
 950     }
 951
 952   // if `src' is a constant that doesn't fit in the immed field or if it is
 953   // a global variable (i.e., a constant address), generate a load
 954   // instruction instead of an add
 955   //
 956   if (isa<Constant>(src))
 957     {
 958       unsigned int machineRegNum;
 959       int64_t immedValue;
 960       MachineOperand::MachineOperandType opType =
 961         ChooseRegOrImmed(src, opCode, target, /*canUseImmed*/ true,
 962                          machineRegNum, immedValue);
 963
 964       if (opType == MachineOperand::MO_VirtualRegister)
 965         loadConstantToReg = true;
 966     }
 967   else if (isa<GlobalValue>(src))
 968     loadConstantToReg = true;
 969
 970   if (loadConstantToReg)
 971     { // `src' is constant and cannot fit in immed field for the ADD
 972       // Insert instructions to "load" the constant into a register
 973       vector<TmpInstruction*> tempVec;
 974       target.getInstrInfo().CreateCodeToLoadConst(src,dest,minstrVec,tempVec);
 975       for (unsigned i=0; i < tempVec.size(); i++)
 976         dest->getMachineInstrVec().addTempValue(tempVec[i]);
 977     }
 978   else
 979     { // Create the appropriate add instruction.
 980       // Make `src' the second operand, in case it is a constant
 981       // Use (unsigned long) 0 for a NULL pointer value.
 982       //
 983       const Type* nullValueType =
 984         (resultType->getPrimitiveID() == Type::PointerTyID)? Type::ULongTy
 985                                                            : resultType;
 986       MachineInstr* minstr = new MachineInstr(opCode);
 987       minstr->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
 988                                 Constant::getNullConstant(nullValueType));
 989       minstr->SetMachineOperand(1, MachineOperand::MO_VirtualRegister, src);
 990       minstr->SetMachineOperand(2, MachineOperand::MO_VirtualRegister, dest);
 991       minstrVec.push_back(minstr);
 992     }
 993 }
 994
 995
 996
 997 //******************* Externally Visible Functions *************************/
 998
 999
1000 //------------------------------------------------------------------------
1001 // External Function: GetInstructionsForProlog
1002 // External Function: GetInstructionsForEpilog
1003 //
1004 // Purpose:
1005 //   Create prolog and epilog code for procedure entry and exit
1006 //------------------------------------------------------------------------
1007
1008 extern unsigned
1009 GetInstructionsForProlog(BasicBlock* entryBB,
1010                          TargetMachine &target,
1011                          MachineInstr** mvec)
1012 {
1013   const MachineFrameInfo& frameInfo = target.getFrameInfo();
1014
1015   // The second operand is the stack size. If it does not fit in the
1016   // immediate field, we either have to find an unused register in the
1017   // caller's window or move some elements to the dynamically allocated
1018   // area of the stack frame (just above save area and method args).
1019   Method* method = entryBB->getParent();
1020   MachineCodeForMethod& mcInfo = MachineCodeForMethod::get(method);
1021   unsigned int staticStackSize = mcInfo.getStaticStackSize();
1022
1023   if (staticStackSize < (unsigned) frameInfo.getMinStackFrameSize())
1024     staticStackSize = (unsigned) frameInfo.getMinStackFrameSize();
1025
1026   if (unsigned padsz = (staticStackSize %
1027                         (unsigned) frameInfo.getStackFrameSizeAlignment()))
1028     staticStackSize += frameInfo.getStackFrameSizeAlignment() - padsz;
1029
1030   assert(target.getInstrInfo().constantFitsInImmedField(SAVE, staticStackSize)
1031          && "Stack size too large for immediate field of SAVE instruction. Need additional work as described in the comment above");
1032
1033   mvec[0] = new MachineInstr(SAVE);
1034   mvec[0]->SetMachineOperand(0, target.getRegInfo().getStackPointer());
1035   mvec[0]->SetMachineOperand(1, MachineOperand::MO_SignExtendedImmed,
1036                                 - (int) staticStackSize);
1037   mvec[0]->SetMachineOperand(2, target.getRegInfo().getStackPointer());
1038
1039   return 1;
1040 }
1041
1042
1043 extern unsigned
1044 GetInstructionsForEpilog(BasicBlock* anExitBB,
1045                          TargetMachine &target,
1046                          MachineInstr** mvec)
1047 {
1048   mvec[0] = new MachineInstr(RESTORE);
1049   mvec[0]->SetMachineOperand(0, target.getRegInfo().getZeroRegNum());
1050   mvec[0]->SetMachineOperand(1, MachineOperand::MO_SignExtendedImmed,
1051                              (int64_t)0);
1052   mvec[0]->SetMachineOperand(2, target.getRegInfo().getZeroRegNum());
1053
1054   return 1;
1055 }
1056
1057
1058 //------------------------------------------------------------------------
1059 // External Function: ThisIsAChainRule
1060 //
1061 // Purpose:
1062 //   Check if a given BURG rule is a chain rule.
1063 //------------------------------------------------------------------------
1064
1065 extern bool
1066 ThisIsAChainRule(int eruleno)
1067 {
1068   switch(eruleno)
1069     {
1070     case 111:   // stmt:  reg
1071     case 113:   // stmt:  bool
1072     case 123:
1073     case 124:
1074     case 125:
1075     case 126:
1076     case 127:
1077     case 128:
1078     case 129:
1079     case 130:
1080     case 131:
1081     case 132:
1082     case 133:
1083     case 155:
1084     case 221:
1085     case 222:
1086     case 241:
1087     case 242:
1088     case 243:
1089     case 244:
1090       return true; break;
1091
1092     default:
1093       return false; break;
1094     }
1095 }
1096
1097
1098 //------------------------------------------------------------------------
1099 // External Function: GetInstructionsByRule
1100 //
1101 // Purpose:
1102 //   Choose machine instructions for the SPARC according to the
1103 //   patterns chosen by the BURG-generated parser.
1104 //------------------------------------------------------------------------
1105
1106 unsigned
1107 GetInstructionsByRule(InstructionNode* subtreeRoot,
1108                       int ruleForNode,
1109                       short* nts,
1110                       TargetMachine &target,
1111                       MachineInstr** mvec)
1112 {
1113   int numInstr = 1;                     // initialize for common case
1114   bool checkCast = false;               // initialize here to use fall-through
1115   int nextRule;
1116   int forwardOperandNum = -1;
1117
1118   for (unsigned i=0; i < MAX_INSTR_PER_VMINSTR; i++)
1119     mvec[i] = NULL;
1120
1121   //
1122   // Let's check for chain rules outside the switch so that we don't have
1123   // to duplicate the list of chain rule production numbers here again
1124   //
1125   if (ThisIsAChainRule(ruleForNode))
1126     {
1127       // Chain rules have a single nonterminal on the RHS.
1128       // Get the rule that matches the RHS non-terminal and use that instead.
1129       //
1130       assert(nts[0] && ! nts[1]
1131              && "A chain rule should have only one RHS non-terminal!");
1132       nextRule = burm_rule(subtreeRoot->state, nts[0]);
1133       nts = burm_nts[nextRule];
1134       numInstr = GetInstructionsByRule(subtreeRoot, nextRule, nts,target,mvec);
1135     }
1136   else
1137     {
1138       switch(ruleForNode) {
1139       case 1:   // stmt:   Ret
1140       case 2:   // stmt:   RetValue(reg)
1141       {         // NOTE: Prepass of register allocation is responsible
1142                 //       for moving return value to appropriate register.
1143                 // Mark the return-address register as a hidden virtual reg.
1144                 // Mark the return value   register as an implicit ref of
1145                 // the machine instruction.
1146                 // Finally put a NOP in the delay slot.
1147         ReturnInst *returnInstr =
1148           cast<ReturnInst>(subtreeRoot->getInstruction());
1149         assert(returnInstr->getOpcode() == Instruction::Ret);
1150         Method* method = returnInstr->getParent()->getParent();
1151
1152         Instruction* returnReg = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1153                                                     returnInstr, NULL);
1154         returnInstr->getMachineInstrVec().addTempValue(returnReg);
1155
1156         mvec[0] = new MachineInstr(JMPLRET);
1157         mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1158                                       returnReg);
1159         mvec[0]->SetMachineOperand(1, MachineOperand::MO_SignExtendedImmed,
1160                                    (int64_t)8);
1161         mvec[0]->SetMachineOperand(2, target.getRegInfo().getZeroRegNum());
1162
1163         if (returnInstr->getReturnValue() != NULL)
1164           mvec[0]->addImplicitRef(returnInstr->getReturnValue());
1165
1166         unsigned n = numInstr++; // delay slot
1167         mvec[n] = new MachineInstr(NOP);
1168
1169         break;
1170       }
1171
1172       case 3:   // stmt:   Store(reg,reg)
1173       case 4:   // stmt:   Store(reg,ptrreg)
1174         mvec[0] = new MachineInstr(
1175                        ChooseStoreInstruction(
1176                             subtreeRoot->leftChild()->getValue()->getType()));
1177         SetOperandsForMemInstr(mvec[0], subtreeRoot, target);
1178         break;
1179
1180       case 5:   // stmt:   BrUncond
1181         mvec[0] = new MachineInstr(BA);
1182         mvec[0]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1183                                       (Value*)NULL);
1184         mvec[0]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1185              cast<BranchInst>(subtreeRoot->getInstruction())->getSuccessor(0));
1186
1187         // delay slot
1188         mvec[numInstr++] = new MachineInstr(NOP);
1189         break;
1190
1191       case 206: // stmt:   BrCond(setCCconst)
1192       { // setCCconst => boolean was computed with `%b = setCC type reg1 const'
1193         // If the constant is ZERO, we can use the branch-on-integer-register
1194         // instructions and avoid the SUBcc instruction entirely.
1195         // Otherwise this is just the same as case 5, so just fall through.
1196         //
1197         InstrTreeNode* constNode = subtreeRoot->leftChild()->rightChild();
1198         assert(constNode &&
1199                constNode->getNodeType() ==InstrTreeNode::NTConstNode);
1200         Constant *constVal = cast<Constant>(constNode->getValue());
1201         bool isValidConst;
1202
1203         if ((constVal->getType()->isIntegral()
1204              || constVal->getType()->isPointerType())
1205             && GetConstantValueAsSignedInt(constVal, isValidConst) == 0
1206             && isValidConst)
1207           {
1208             BranchInst* brInst=cast<BranchInst>(subtreeRoot->getInstruction());
1209
1210             // That constant is a zero after all...
1211             // Use the left child of setCC as the first argument!
1212             mvec[0] = new MachineInstr(ChooseBprInstruction(subtreeRoot));
1213             mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1214                           subtreeRoot->leftChild()->leftChild()->getValue());
1215             mvec[0]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1216                                           brInst->getSuccessor(0));
1217
1218             // delay slot
1219             mvec[numInstr++] = new MachineInstr(NOP);
1220
1221             // false branch
1222             int n = numInstr++;
1223             mvec[n] = new MachineInstr(BA);
1224             mvec[n]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1225                                           (Value*) NULL);
1226             mvec[n]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1227                                           brInst->getSuccessor(1));
1228
1229             // delay slot
1230             mvec[numInstr++] = new MachineInstr(NOP);
1231
1232             break;
1233           }
1234         // ELSE FALL THROUGH
1235       }
1236
1237       case 6:   // stmt:   BrCond(bool)
1238       { // bool => boolean was computed with some boolean operator
1239         // (SetCC, Not, ...).  We need to check whether the type was a FP,
1240         // signed int or unsigned int, and check the branching condition in
1241         // order to choose the branch to use.
1242         // If it is an integer CC, we also need to find the unique
1243         // TmpInstruction representing that CC.
1244         //
1245         BranchInst* brInst = cast<BranchInst>(subtreeRoot->getInstruction());
1246         bool isFPBranch;
1247         mvec[0] = new MachineInstr(ChooseBccInstruction(subtreeRoot,
1248                                                         isFPBranch));
1249
1250         Value* ccValue = GetTmpForCC(subtreeRoot->leftChild()->getValue(),
1251                                      brInst->getParent()->getParent(),
1252                                      isFPBranch? Type::FloatTy : Type::IntTy);
1253
1254         mvec[0]->SetMachineOperand(0, MachineOperand::MO_CCRegister, ccValue);
1255         mvec[0]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1256                                       brInst->getSuccessor(0));
1257
1258         // delay slot
1259         mvec[numInstr++] = new MachineInstr(NOP);
1260
1261         // false branch
1262         int n = numInstr++;
1263         mvec[n] = new MachineInstr(BA);
1264         mvec[n]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1265                                       (Value*) NULL);
1266         mvec[n]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1267                                       brInst->getSuccessor(1));
1268
1269         // delay slot
1270         mvec[numInstr++] = new MachineInstr(NOP);
1271         break;
1272       }
1273
1274       case 208: // stmt:   BrCond(boolconst)
1275       {
1276         // boolconst => boolean is a constant; use BA to first or second label
1277         Constant* constVal =
1278           cast<Constant>(subtreeRoot->leftChild()->getValue());
1279         unsigned dest = cast<ConstantBool>(constVal)->getValue()? 0 : 1;
1280
1281         mvec[0] = new MachineInstr(BA);
1282         mvec[0]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1283                                       (Value*) NULL);
1284         mvec[0]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1285           ((BranchInst*) subtreeRoot->getInstruction())->getSuccessor(dest));
1286
1287         // delay slot
1288         mvec[numInstr++] = new MachineInstr(NOP);
1289         break;
1290       }
1291
1292       case   8: // stmt:   BrCond(boolreg)
1293       { // boolreg   => boolean is stored in an existing register.
1294         // Just use the branch-on-integer-register instruction!
1295         //
1296         mvec[0] = new MachineInstr(BRNZ);
1297         mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1298                                       subtreeRoot->leftChild()->getValue());
1299         mvec[0]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1300               ((BranchInst*) subtreeRoot->getInstruction())->getSuccessor(0));
1301
1302         // delay slot
1303         mvec[numInstr++] = new MachineInstr(NOP); // delay slot
1304
1305         // false branch
1306         int n = numInstr++;
1307         mvec[n] = new MachineInstr(BA);
1308         mvec[n]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1309                                       (Value*) NULL);
1310         mvec[n]->SetMachineOperand(1, MachineOperand::MO_PCRelativeDisp,
1311               ((BranchInst*) subtreeRoot->getInstruction())->getSuccessor(1));
1312
1313         // delay slot
1314         mvec[numInstr++] = new MachineInstr(NOP);
1315         break;
1316       }
1317
1318       case 9:   // stmt:   Switch(reg)
1319         assert(0 && "*** SWITCH instruction is not implemented yet.");
1320         numInstr = 0;
1321         break;
1322
1323       case 10:  // reg:   VRegList(reg, reg)
1324         assert(0 && "VRegList should never be the topmost non-chain rule");
1325         break;
1326
1327       case 21:  // bool:  Not(bool):    Both these are implemented as:
1328       case 321: // reg:   BNot(reg) :        reg = reg XOR-NOT 0
1329         mvec[0] = new MachineInstr(XNOR);
1330         mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1331                                       subtreeRoot->leftChild()->getValue());
1332         mvec[0]->SetMachineOperand(1, target.getRegInfo().getZeroRegNum());
1333         mvec[0]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
1334                                      subtreeRoot->getValue());
1335         break;
1336
1337       case 322: // reg:   ToBoolTy(bool):
1338       case 22:  // reg:   ToBoolTy(reg):
1339       {
1340         const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
1341         assert(opType->isIntegral() || opType->isPointerType()
1342                || opType == Type::BoolTy);
1343         numInstr = 0;
1344         forwardOperandNum = 0;
1345         break;
1346       }
1347
1348       case 23:  // reg:   ToUByteTy(reg)
1349       case 25:  // reg:   ToUShortTy(reg)
1350       case 27:  // reg:   ToUIntTy(reg)
1351       case 29:  // reg:   ToULongTy(reg)
1352       {
1353         const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
1354         assert(opType->isIntegral() ||
1355                opType->isPointerType() ||
1356                opType == Type::BoolTy && "Cast is illegal for other types");
1357         numInstr = 0;
1358         forwardOperandNum = 0;
1359         break;
1360       }
1361
1362       case 24:  // reg:   ToSByteTy(reg)
1363       case 26:  // reg:   ToShortTy(reg)
1364       case 28:  // reg:   ToIntTy(reg)
1365       case 30:  // reg:   ToLongTy(reg)
1366       {
1367         const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
1368         if (opType->isIntegral()
1369             || opType->isPointerType()
1370             || opType == Type::BoolTy)
1371           {
1372             numInstr = 0;
1373             forwardOperandNum = 0;
1374           }
1375         else
1376           {
1377             // If the source operand is an FP type, the int result must be
1378             // copied from float to int register via memory!
1379             Instruction *dest = subtreeRoot->getInstruction();
1380             Value* leftVal = subtreeRoot->leftChild()->getValue();
1381             Value* destForCast;
1382             vector<MachineInstr*> minstrVec;
1383
1384             if (opType == Type::FloatTy || opType == Type::DoubleTy)
1385               {
1386                 // Create a temporary to represent the INT register
1387                 // into which the FP value will be copied via memory.
1388                 // The type of this temporary will determine the FP
1389                 // register used: single-prec for a 32-bit int or smaller,
1390                 // double-prec for a 64-bit int.
1391                 //
1392                 const Type* destTypeToUse =
1393                   (dest->getType() == Type::LongTy)? Type::DoubleTy
1394                                                    : Type::FloatTy;
1395                 destForCast = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1396                                                  destTypeToUse, leftVal, NULL);
1397                 dest->getMachineInstrVec().addTempValue(destForCast);
1398
1399                 vector<TmpInstruction*> tempVec;
1400                 target.getInstrInfo().CreateCodeToCopyFloatToInt(
1401                     dest->getParent()->getParent(),
1402                     (TmpInstruction*) destForCast, dest,
1403                     minstrVec, tempVec, target);
1404
1405                 for (unsigned i=0; i < tempVec.size(); ++i)
1406                   dest->getMachineInstrVec().addTempValue(tempVec[i]);
1407               }
1408             else
1409               destForCast = leftVal;
1410
1411             MachineOpCode opCode=ChooseConvertToIntInstr(subtreeRoot, opType);
1412             assert(opCode != INVALID_OPCODE && "Expected to need conversion!");
1413
1414             mvec[0] = new MachineInstr(opCode);
1415             mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1416                                           leftVal);
1417             mvec[0]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1418                                           destForCast);
1419
1420             assert(numInstr == 1 && "Should be initialized to 1 at the top");
1421             for (unsigned i=0; i < minstrVec.size(); ++i)
1422               mvec[numInstr++] = minstrVec[i];
1423           }
1424         break;
1425       }
1426
1427       case  31: // reg:   ToFloatTy(reg):
1428       case  32: // reg:   ToDoubleTy(reg):
1429       case 232: // reg:   ToDoubleTy(Constant):
1430
1431         // If this instruction has a parent (a user) in the tree
1432         // and the user is translated as an FsMULd instruction,
1433         // then the cast is unnecessary.  So check that first.
1434         // In the future, we'll want to do the same for the FdMULq instruction,
1435         // so do the check here instead of only for ToFloatTy(reg).
1436         //
1437         if (subtreeRoot->parent() != NULL &&
1438             ((InstructionNode*) subtreeRoot->parent())->getInstruction()->getMachineInstrVec()[0]->getOpCode() == FSMULD)
1439           {
1440             numInstr = 0;
1441             forwardOperandNum = 0;
1442           }
1443         else
1444           {
1445             Value* leftVal = subtreeRoot->leftChild()->getValue();
1446             const Type* opType = leftVal->getType();
1447             MachineOpCode opCode=ChooseConvertToFloatInstr(subtreeRoot,opType);
1448             if (opCode == INVALID_OPCODE)       // no conversion needed
1449               {
1450                 numInstr = 0;
1451                 forwardOperandNum = 0;
1452               }
1453             else
1454               {
1455                 // If the source operand is a non-FP type it must be
1456                 // first copied from int to float register via memory!
1457                 Instruction *dest = subtreeRoot->getInstruction();
1458                 Value* srcForCast;
1459                 int n = 0;
1460                 if (opType != Type::FloatTy && opType != Type::DoubleTy)
1461                   {
1462                     // Create a temporary to represent the FP register
1463                     // into which the integer will be copied via memory.
1464                     // The type of this temporary will determine the FP
1465                     // register used: single-prec for a 32-bit int or smaller,
1466                     // double-prec for a 64-bit int.
1467                     //
1468                     const Type* srcTypeToUse =
1469                       (leftVal->getType() == Type::LongTy)? Type::DoubleTy
1470                                                           : Type::FloatTy;
1471
1472                     srcForCast = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1473                                                     srcTypeToUse, dest, NULL);
1474                     dest->getMachineInstrVec().addTempValue(srcForCast);
1475
1476                     vector<MachineInstr*> minstrVec;
1477                     vector<TmpInstruction*> tempVec;
1478                     target.getInstrInfo().CreateCodeToCopyIntToFloat(
1479                          dest->getParent()->getParent(),
1480                          leftVal, (TmpInstruction*) srcForCast,
1481                          minstrVec, tempVec, target);
1482
1483                     for (unsigned i=0; i < minstrVec.size(); ++i)
1484                       mvec[n++] = minstrVec[i];
1485
1486                     for (unsigned i=0; i < tempVec.size(); ++i)
1487                        dest->getMachineInstrVec().addTempValue(tempVec[i]);
1488                   }
1489                 else
1490                   srcForCast = leftVal;
1491
1492                 MachineInstr* castI = new MachineInstr(opCode);
1493                 castI->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1494                                             srcForCast);
1495                 castI->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1496                                             dest);
1497                 mvec[n++] = castI;
1498                 numInstr = n;
1499               }
1500           }
1501         break;
1502
1503       case 19:  // reg:   ToArrayTy(reg):
1504       case 20:  // reg:   ToPointerTy(reg):
1505         numInstr = 0;
1506         forwardOperandNum = 0;
1507         break;
1508
1509       case 233: // reg:   Add(reg, Constant)
1510         mvec[0] = CreateAddConstInstruction(subtreeRoot);
1511         if (mvec[0] != NULL)
1512           break;
1513         // ELSE FALL THROUGH
1514
1515       case 33:  // reg:   Add(reg, reg)
1516         mvec[0] = new MachineInstr(ChooseAddInstruction(subtreeRoot));
1517         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1518         break;
1519
1520       case 234: // reg:   Sub(reg, Constant)
1521         mvec[0] = CreateSubConstInstruction(subtreeRoot);
1522         if (mvec[0] != NULL)
1523           break;
1524         // ELSE FALL THROUGH
1525
1526       case 34:  // reg:   Sub(reg, reg)
1527         mvec[0] = new MachineInstr(ChooseSubInstructionByType(
1528                                    subtreeRoot->getInstruction()->getType()));
1529         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1530         break;
1531
1532       case 135: // reg:   Mul(todouble, todouble)
1533         checkCast = true;
1534         // FALL THROUGH
1535
1536       case 35:  // reg:   Mul(reg, reg)
1537         mvec[0] =new MachineInstr(ChooseMulInstruction(subtreeRoot,checkCast));
1538         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1539         break;
1540
1541       case 335: // reg:   Mul(todouble, todoubleConst)
1542         checkCast = true;
1543         // FALL THROUGH
1544
1545       case 235: // reg:   Mul(reg, Constant)
1546         mvec[0] = CreateMulConstInstruction(target, subtreeRoot, mvec[1]);
1547         if (mvec[0] == NULL)
1548           {
1549             mvec[0] = new MachineInstr(ChooseMulInstruction(subtreeRoot,
1550                                                             checkCast));
1551             Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1552           }
1553         else
1554           if (mvec[1] != NULL)
1555             ++numInstr;
1556         break;
1557
1558       case 236: // reg:   Div(reg, Constant)
1559         mvec[0] = CreateDivConstInstruction(target, subtreeRoot, mvec[1]);
1560         if (mvec[0] != NULL)
1561           {
1562             if (mvec[1] != NULL)
1563               ++numInstr;
1564           }
1565         else
1566         // ELSE FALL THROUGH
1567
1568       case 36:  // reg:   Div(reg, reg)
1569         mvec[0] = new MachineInstr(ChooseDivInstruction(target, subtreeRoot));
1570         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1571         break;
1572
1573       case  37: // reg:   Rem(reg, reg)
1574       case 237: // reg:   Rem(reg, Constant)
1575       {
1576         Instruction* remInstr = subtreeRoot->getInstruction();
1577
1578         TmpInstruction* quot = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1579                                         subtreeRoot->leftChild()->getValue(),
1580                                         subtreeRoot->rightChild()->getValue());
1581         TmpInstruction* prod = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1582                                         quot,
1583                                         subtreeRoot->rightChild()->getValue());
1584         remInstr->getMachineInstrVec().addTempValue(quot);
1585         remInstr->getMachineInstrVec().addTempValue(prod);
1586
1587         mvec[0] = new MachineInstr(ChooseDivInstruction(target, subtreeRoot));
1588         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1589         mvec[0]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,quot);
1590
1591         int n = numInstr++;
1592         mvec[n] = new MachineInstr(ChooseMulInstructionByType(
1593                                    subtreeRoot->getInstruction()->getType()));
1594         mvec[n]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,quot);
1595         mvec[n]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1596                                       subtreeRoot->rightChild()->getValue());
1597         mvec[n]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,prod);
1598
1599         n = numInstr++;
1600         mvec[n] = new MachineInstr(ChooseSubInstructionByType(
1601                                    subtreeRoot->getInstruction()->getType()));
1602         Set3OperandsFromInstr(mvec[n], subtreeRoot, target);
1603         mvec[n]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,prod);
1604
1605         break;
1606       }
1607
1608       case  38: // bool:   And(bool, bool)
1609       case 238: // bool:   And(bool, boolconst)
1610       case 338: // reg :   BAnd(reg, reg)
1611       case 538: // reg :   BAnd(reg, Constant)
1612         mvec[0] = new MachineInstr(AND);
1613         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1614         break;
1615
1616       case 138: // bool:   And(bool, not)
1617       case 438: // bool:   BAnd(bool, not)
1618         mvec[0] = new MachineInstr(ANDN);
1619         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1620         break;
1621
1622       case  39: // bool:   Or(bool, bool)
1623       case 239: // bool:   Or(bool, boolconst)
1624       case 339: // reg :   BOr(reg, reg)
1625       case 539: // reg :   BOr(reg, Constant)
1626         mvec[0] = new MachineInstr(ORN);
1627         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1628         break;
1629
1630       case 139: // bool:   Or(bool, not)
1631       case 439: // bool:   BOr(bool, not)
1632         mvec[0] = new MachineInstr(ORN);
1633         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1634         break;
1635
1636       case  40: // bool:   Xor(bool, bool)
1637       case 240: // bool:   Xor(bool, boolconst)
1638       case 340: // reg :   BXor(reg, reg)
1639       case 540: // reg :   BXor(reg, Constant)
1640         mvec[0] = new MachineInstr(XOR);
1641         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1642         break;
1643
1644       case 140: // bool:   Xor(bool, not)
1645       case 440: // bool:   BXor(bool, not)
1646         mvec[0] = new MachineInstr(XNOR);
1647         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1648         break;
1649
1650       case 41:  // boolconst:   SetCC(reg, Constant)
1651         // Check if this is an integer comparison, and
1652         // there is a parent, and the parent decided to use
1653         // a branch-on-integer-register instead of branch-on-condition-code.
1654         // If so, the SUBcc instruction is not required.
1655         // (However, we must still check for constants to be loaded from
1656         // the constant pool so that such a load can be associated with
1657         // this instruction.)
1658         //
1659         // Otherwise this is just the same as case 42, so just fall through.
1660         //
1661         if ((subtreeRoot->leftChild()->getValue()->getType()->isIntegral() ||
1662              subtreeRoot->leftChild()->getValue()->getType()->isPointerType())
1663             && subtreeRoot->parent() != NULL)
1664           {
1665             InstructionNode* parent = (InstructionNode*) subtreeRoot->parent();
1666             assert(parent->getNodeType() == InstrTreeNode::NTInstructionNode);
1667             const vector<MachineInstr*>&
1668               minstrVec = parent->getInstruction()->getMachineInstrVec();
1669             MachineOpCode parentOpCode;
1670             if (parent->getInstruction()->getOpcode() == Instruction::Br &&
1671                 (parentOpCode = minstrVec[0]->getOpCode()) >= BRZ &&
1672                 parentOpCode <= BRGEZ)
1673               {
1674                 numInstr = 0;           // don't forward the operand!
1675                 break;
1676               }
1677           }
1678         // ELSE FALL THROUGH
1679
1680       case 42:  // bool:   SetCC(reg, reg):
1681       {
1682         // This generates a SUBCC instruction, putting the difference in
1683         // a result register, and setting a condition code.
1684         //
1685         // If the boolean result of the SetCC is used by anything other
1686         // than a single branch instruction, the boolean must be
1687         // computed and stored in the result register.  Otherwise, discard
1688         // the difference (by using %g0) and keep only the condition code.
1689         //
1690         // To compute the boolean result in a register we use a conditional
1691         // move, unless the result of the SUBCC instruction can be used as
1692         // the bool!  This assumes that zero is FALSE and any non-zero
1693         // integer is TRUE.
1694         //
1695         InstructionNode* parentNode = (InstructionNode*) subtreeRoot->parent();
1696         Instruction* setCCInstr = subtreeRoot->getInstruction();
1697         bool keepBoolVal = (parentNode == NULL ||
1698                             parentNode->getInstruction()->getOpcode()
1699                                 != Instruction::Br);
1700         bool subValIsBoolVal = setCCInstr->getOpcode() == Instruction::SetNE;
1701         bool keepSubVal = keepBoolVal && subValIsBoolVal;
1702         bool computeBoolVal = keepBoolVal && ! subValIsBoolVal;
1703
1704         bool mustClearReg;
1705         int valueToMove;
1706         MachineOpCode movOpCode = 0;
1707
1708         // Mark the 4th operand as being a CC register, and as a def
1709         // A TmpInstruction is created to represent the CC "result".
1710         // Unlike other instances of TmpInstruction, this one is used
1711         // by machine code of multiple LLVM instructions, viz.,
1712         // the SetCC and the branch.  Make sure to get the same one!
1713         // Note that we do this even for FP CC registers even though they
1714         // are explicit operands, because the type of the operand
1715         // needs to be a floating point condition code, not an integer
1716         // condition code.  Think of this as casting the bool result to
1717         // a FP condition code register.
1718         //
1719         Value* leftVal = subtreeRoot->leftChild()->getValue();
1720         bool isFPCompare = (leftVal->getType() == Type::FloatTy ||
1721                             leftVal->getType() == Type::DoubleTy);
1722
1723         TmpInstruction* tmpForCC = GetTmpForCC(setCCInstr,
1724                                      setCCInstr->getParent()->getParent(),
1725                                      isFPCompare? Type::FloatTy : Type::IntTy);
1726         setCCInstr->getMachineInstrVec().addTempValue(tmpForCC);
1727
1728         if (! isFPCompare)
1729           {
1730             // Integer condition: dest. should be %g0 or an integer register.
1731             // If result must be saved but condition is not SetEQ then we need
1732             // a separate instruction to compute the bool result, so discard
1733             // result of SUBcc instruction anyway.
1734             //
1735             mvec[0] = new MachineInstr(SUBcc);
1736             Set3OperandsFromInstr(mvec[0], subtreeRoot, target, ! keepSubVal);
1737
1738             mvec[0]->SetMachineOperand(3, MachineOperand::MO_CCRegister,
1739                                           tmpForCC, /*def*/true);
1740
1741             if (computeBoolVal)
1742               { // recompute bool using the integer condition codes
1743                 movOpCode =
1744                   ChooseMovpccAfterSub(subtreeRoot,mustClearReg,valueToMove);
1745               }
1746           }
1747         else
1748           {
1749             // FP condition: dest of FCMP should be some FCCn register
1750             mvec[0] = new MachineInstr(ChooseFcmpInstruction(subtreeRoot));
1751             mvec[0]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1752                                           tmpForCC);
1753             mvec[0]->SetMachineOperand(1,MachineOperand::MO_VirtualRegister,
1754                                          subtreeRoot->leftChild()->getValue());
1755             mvec[0]->SetMachineOperand(2,MachineOperand::MO_VirtualRegister,
1756                                         subtreeRoot->rightChild()->getValue());
1757
1758             if (computeBoolVal)
1759               {// recompute bool using the FP condition codes
1760                 mustClearReg = true;
1761                 valueToMove = 1;
1762                 movOpCode = ChooseMovFpccInstruction(subtreeRoot);
1763               }
1764           }
1765
1766         if (computeBoolVal)
1767           {
1768             if (mustClearReg)
1769               {// Unconditionally set register to 0
1770                int n = numInstr++;
1771                mvec[n] = new MachineInstr(SETHI);
1772                mvec[n]->SetMachineOperand(0,MachineOperand::MO_UnextendedImmed,
1773                                             (int64_t)0);
1774                mvec[n]->SetMachineOperand(1,MachineOperand::MO_VirtualRegister,
1775                                             setCCInstr);
1776               }
1777
1778             // Now conditionally move `valueToMove' (0 or 1) into the register
1779             int n = numInstr++;
1780             mvec[n] = new MachineInstr(movOpCode);
1781             mvec[n]->SetMachineOperand(0, MachineOperand::MO_CCRegister,
1782                                           tmpForCC);
1783             mvec[n]->SetMachineOperand(1, MachineOperand::MO_UnextendedImmed,
1784                                           valueToMove);
1785             mvec[n]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
1786                                           setCCInstr);
1787           }
1788         break;
1789       }
1790
1791       case 43:  // boolreg: VReg
1792       case 44:  // boolreg: Constant
1793         numInstr = 0;
1794         break;
1795
1796       case 51:  // reg:   Load(reg)
1797       case 52:  // reg:   Load(ptrreg)
1798       case 53:  // reg:   LoadIdx(reg,reg)
1799       case 54:  // reg:   LoadIdx(ptrreg,reg)
1800         mvec[0] = new MachineInstr(ChooseLoadInstruction(
1801                                      subtreeRoot->getValue()->getType()));
1802         SetOperandsForMemInstr(mvec[0], subtreeRoot, target);
1803         break;
1804
1805       case 55:  // reg:   GetElemPtr(reg)
1806       case 56:  // reg:   GetElemPtrIdx(reg,reg)
1807         if (subtreeRoot->parent() != NULL)
1808           {
1809             // If the parent was a memory operation and not an array access,
1810             // the parent will fold this instruction in so generate nothing.
1811             //
1812             Instruction* parent =
1813               cast<Instruction>(subtreeRoot->parent()->getValue());
1814             if (parent->getOpcode() == Instruction::Load ||
1815                 parent->getOpcode() == Instruction::Store ||
1816                 parent->getOpcode() == Instruction::GetElementPtr)
1817               {
1818                 // Check if the parent is an array access,
1819                 // If so, we still need to generate this instruction.
1820                 GetElementPtrInst* getElemInst =
1821                   cast<GetElementPtrInst>(subtreeRoot->getInstruction());
1822                 const PointerType* ptrType =
1823                   cast<PointerType>(getElemInst->getPointerOperand()->getType());
1824                 if (! ptrType->getElementType()->isArrayType())
1825                   {// we don't need a separate instr
1826                     numInstr = 0;               // don't forward operand!
1827                     break;
1828                   }
1829               }
1830           }
1831         // else in all other cases we need to a separate ADD instruction
1832         mvec[0] = new MachineInstr(ADD);
1833         SetOperandsForMemInstr(mvec[0], subtreeRoot, target);
1834         break;
1835
1836       case 57:  // reg:  Alloca: Implement as 1 instruction:
1837       {         //          add %fp, offsetFromFP -> result
1838         Instruction* instr = subtreeRoot->getInstruction();
1839         const PointerType* instrType = (const PointerType*) instr->getType();
1840         assert(instrType->isPointerType());
1841         int tsize = (int)
1842           target.findOptimalStorageSize(instrType->getElementType());
1843         assert(tsize != 0 && "Just to check when this can happen");
1844
1845         Method* method = instr->getParent()->getParent();
1846         MachineCodeForMethod& mcInfo = MachineCodeForMethod::get(method);
1847         int offsetFromFP = mcInfo.allocateLocalVar(target, instr, (unsigned int) tsize);
1848
1849         // Create a temporary Value to hold the constant offset.
1850         // This is needed because it may not fit in the immediate field.
1851         ConstantSInt* offsetVal = ConstantSInt::get(Type::IntTy, offsetFromFP);
1852
1853         // Instruction 1: add %fp, offsetFromFP -> result
1854         mvec[0] = new MachineInstr(ADD);
1855         mvec[0]->SetMachineOperand(0, target.getRegInfo().getFramePointer());
1856         mvec[0]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1857                                       offsetVal);
1858         mvec[0]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
1859                                       instr);
1860         break;
1861       }
1862
1863       case 58:  // reg:   Alloca(reg): Implement as 3 instructions:
1864                 //      mul num, typeSz -> tmp
1865                 //      sub %sp, tmp    -> %sp
1866       {         //      add %sp, frameSizeBelowDynamicArea -> result
1867         Instruction* instr = subtreeRoot->getInstruction();
1868         const PointerType* instrType = (const PointerType*) instr->getType();
1869         assert(instrType->isPointerType() &&
1870                instrType->getElementType()->isArrayType());
1871         const Type* eltType =
1872           ((ArrayType*) instrType->getElementType())->getElementType();
1873         int tsize = (int) target.findOptimalStorageSize(eltType);
1874
1875         assert(tsize != 0 && "Just to check when this can happen");
1876
1877         // Create a temporary Value to hold the constant type-size
1878         ConstantSInt* tsizeVal = ConstantSInt::get(Type::IntTy, tsize);
1879
1880         // Create a temporary Value to hold the constant offset from SP
1881         Method* method = instr->getParent()->getParent();
1882         bool ignore;                    // we don't need this
1883         ConstantSInt* dynamicAreaOffset = ConstantSInt::get(Type::IntTy,
1884           target.getFrameInfo().getDynamicAreaOffset(MachineCodeForMethod::get(method),
1885                                                      ignore));
1886
1887         // Create a temporary value to hold `tmp'
1888         Instruction* tmpInstr = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1889                                           subtreeRoot->leftChild()->getValue(),
1890                                           NULL /*could insert tsize here*/);
1891         subtreeRoot->getInstruction()->getMachineInstrVec().addTempValue(tmpInstr);
1892
1893         // Instruction 1: mul numElements, typeSize -> tmp
1894         mvec[0] = new MachineInstr(MULX);
1895         mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1896                                       subtreeRoot->leftChild()->getValue());
1897         mvec[0]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1898                                       tsizeVal);
1899         mvec[0]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
1900                                       tmpInstr);
1901
1902         // Instruction 2: sub %sp, tmp -> %sp
1903         numInstr++;
1904         mvec[1] = new MachineInstr(SUB);
1905         mvec[1]->SetMachineOperand(0, target.getRegInfo().getStackPointer());
1906         mvec[1]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1907                                       tmpInstr);
1908         mvec[1]->SetMachineOperand(2, target.getRegInfo().getStackPointer());
1909
1910         // Instruction 3: add %sp, frameSizeBelowDynamicArea -> result
1911         numInstr++;
1912         mvec[2] = new MachineInstr(ADD);
1913         mvec[2]->SetMachineOperand(0, target.getRegInfo().getStackPointer());
1914         mvec[2]->SetMachineOperand(1, MachineOperand::MO_VirtualRegister,
1915                                       dynamicAreaOffset);
1916         mvec[2]->SetMachineOperand(2,MachineOperand::MO_VirtualRegister,instr);
1917         break;
1918       }
1919
1920       case 61:  // reg:   Call
1921       {         // Generate a call-indirect (i.e., jmpl) for now to expose
1922                 // the potential need for registers.  If an absolute address
1923                 // is available, replace this with a CALL instruction.
1924                 // Mark both the indirection register and the return-address
1925                 // register as hidden virtual registers.
1926                 // Also, mark the operands of the Call and return value (if
1927                 // any) as implicit operands of the CALL machine instruction.
1928                 //
1929         CallInst *callInstr = cast<CallInst>(subtreeRoot->getInstruction());
1930         Value *callee = callInstr->getCalledValue();
1931
1932         Instruction* retAddrReg = new TmpInstruction(TMP_INSTRUCTION_OPCODE,
1933                                                      callInstr, NULL);
1934
1935         // Note temporary values in the machineInstrVec for the VM instr.
1936         //
1937         // WARNING: Operands 0..N-1 must go in slots 0..N-1 of implicitUses.
1938         //          The result value must go in slot N.  This is assumed
1939         //          in register allocation.
1940         //
1941         callInstr->getMachineInstrVec().addTempValue(retAddrReg);
1942
1943
1944         // Generate the machine instruction and its operands.
1945         // Use CALL for direct function calls; this optimistically assumes
1946         // the PC-relative address fits in the CALL address field (22 bits).
1947         // Use JMPL for indirect calls.
1948         //
1949         if (callee->getValueType() == Value::MethodVal)
1950           { // direct function call
1951             mvec[0] = new MachineInstr(CALL);
1952             mvec[0]->SetMachineOperand(0, MachineOperand::MO_PCRelativeDisp,
1953                                           callee);
1954           }
1955         else
1956           { // indirect function call
1957             mvec[0] = new MachineInstr(JMPLCALL);
1958             mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
1959                                           callee);
1960             mvec[0]->SetMachineOperand(1, MachineOperand::MO_SignExtendedImmed,
1961                                           (int64_t) 0);
1962             mvec[0]->SetMachineOperand(2, MachineOperand::MO_VirtualRegister,
1963                                           retAddrReg);
1964           }
1965
1966         // Add the call operands and return value as implicit refs
1967         for (unsigned i=0, N=callInstr->getNumOperands(); i < N; ++i)
1968           if (callInstr->getOperand(i) != callee)
1969             mvec[0]->addImplicitRef(callInstr->getOperand(i));
1970
1971         if (callInstr->getType() != Type::VoidTy)
1972           mvec[0]->addImplicitRef(callInstr, /*isDef*/ true);
1973
1974         // For the CALL instruction, the ret. addr. reg. is also implicit
1975         if (callee->getValueType() == Value::MethodVal)
1976           mvec[0]->addImplicitRef(retAddrReg, /*isDef*/ true);
1977
1978         mvec[numInstr++] = new MachineInstr(NOP); // delay slot
1979         break;
1980       }
1981
1982       case 62:  // reg:   Shl(reg, reg)
1983       { const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
1984         assert(opType->isIntegral()
1985                || opType == Type::BoolTy
1986                || opType->isPointerType()&& "Shl unsupported for other types");
1987         mvec[0] = new MachineInstr((opType == Type::LongTy)? SLLX : SLL);
1988         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
1989         break;
1990       }
1991
1992       case 63:  // reg:   Shr(reg, reg)
1993       { const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
1994         assert(opType->isIntegral()
1995                || opType == Type::BoolTy
1996                || opType->isPointerType() &&"Shr unsupported for other types");
1997         mvec[0] = new MachineInstr((opType->isSigned()
1998                                     ? ((opType == Type::LongTy)? SRAX : SRA)
1999                                     : ((opType == Type::LongTy)? SRLX : SRL)));
2000         Set3OperandsFromInstr(mvec[0], subtreeRoot, target);
2001         break;
2002       }
2003
2004       case 64:  // reg:   Phi(reg,reg)
2005         numInstr = 0;                   // don't forward the value
2006         break;
2007 #undef NEED_PHI_MACHINE_INSTRS
2008 #ifdef NEED_PHI_MACHINE_INSTRS
2009       {         // This instruction has variable #operands, so resultPos is 0.
2010         Instruction* phi = subtreeRoot->getInstruction();
2011         mvec[0] = new MachineInstr(PHI, 1 + phi->getNumOperands());
2012         mvec[0]->SetMachineOperand(0, MachineOperand::MO_VirtualRegister,
2013                                       subtreeRoot->getValue());
2014         for (unsigned i=0, N=phi->getNumOperands(); i < N; i++)
2015           mvec[0]->SetMachineOperand(i+1, MachineOperand::MO_VirtualRegister,
2016                                           phi->getOperand(i));
2017         break;
2018       }
2019 #endif // NEED_PHI_MACHINE_INSTRS
2020
2021       case 71:  // reg:     VReg
2022       case 72:  // reg:     Constant
2023         numInstr = 0;                   // don't forward the value
2024         break;
2025
2026       default:
2027         assert(0 && "Unrecognized BURG rule");
2028         numInstr = 0;
2029         break;
2030       }
2031     }
2032
2033   if (forwardOperandNum >= 0)
2034     { // We did not generate a machine instruction but need to use operand.
2035       // If user is in the same tree, replace Value in its machine operand.
2036       // If not, insert a copy instruction which should get coalesced away
2037       // by register allocation.
2038       if (subtreeRoot->parent() != NULL)
2039         ForwardOperand(subtreeRoot, subtreeRoot->parent(), forwardOperandNum);
2040       else
2041         {
2042           vector<MachineInstr*> minstrVec;
2043           target.getInstrInfo().CreateCopyInstructionsByType(target,
2044                 subtreeRoot->getInstruction()->getOperand(forwardOperandNum),
2045                 subtreeRoot->getInstruction(), minstrVec);
2046           assert(minstrVec.size() > 0);
2047           for (unsigned i=0; i < minstrVec.size(); ++i)
2048             mvec[numInstr++] = minstrVec[i];
2049         }
2050     }
2051
2052   return numInstr;
2053 }
2054
2055