lib/Target/SystemZ/SystemZISelLowering.cpp

   1 //===-- SystemZISelLowering.cpp - SystemZ DAG lowering implementation -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SystemZTargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "systemz-lower"
  15
  16 #include "SystemZISelLowering.h"
  17 #include "SystemZCallingConv.h"
  18 #include "SystemZConstantPoolValue.h"
  19 #include "SystemZMachineFunctionInfo.h"
  20 #include "SystemZTargetMachine.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  25 #include <cctype>
  26
  27 using namespace llvm;
  28
  29 namespace {
  30 // Represents a sequence for extracting a 0/1 value from an IPM result:
  31 // (((X ^ XORValue) + AddValue) >> Bit)
  32 struct IPMConversion {
  33   IPMConversion(unsigned xorValue, int64_t addValue, unsigned bit)
  34     : XORValue(xorValue), AddValue(addValue), Bit(bit) {}
  35
  36   int64_t XORValue;
  37   int64_t AddValue;
  38   unsigned Bit;
  39 };
  40
  41 // Represents information about a comparison.
  42 struct Comparison {
  43   Comparison(SDValue Op0In, SDValue Op1In)
  44     : Op0(Op0In), Op1(Op1In), Opcode(0), ICmpType(0), CCValid(0), CCMask(0) {}
  45
  46   // The operands to the comparison.
  47   SDValue Op0, Op1;
  48
  49   // The opcode that should be used to compare Op0 and Op1.
  50   unsigned Opcode;
  51
  52   // A SystemZICMP value.  Only used for integer comparisons.
  53   unsigned ICmpType;
  54
  55   // The mask of CC values that Opcode can produce.
  56   unsigned CCValid;
  57
  58   // The mask of CC values for which the original condition is true.
  59   unsigned CCMask;
  60 };
  61 } // end anonymous namespace
  62
  63 // Classify VT as either 32 or 64 bit.
  64 static bool is32Bit(EVT VT) {
  65   switch (VT.getSimpleVT().SimpleTy) {
  66   case MVT::i32:
  67     return true;
  68   case MVT::i64:
  69     return false;
  70   default:
  71     llvm_unreachable("Unsupported type");
  72   }
  73 }
  74
  75 // Return a version of MachineOperand that can be safely used before the
  76 // final use.
  77 static MachineOperand earlyUseOperand(MachineOperand Op) {
  78   if (Op.isReg())
  79     Op.setIsKill(false);
  80   return Op;
  81 }
  82
  83 SystemZTargetLowering::SystemZTargetLowering(SystemZTargetMachine &tm)
  84   : TargetLowering(tm, new TargetLoweringObjectFileELF()),
  85     Subtarget(*tm.getSubtargetImpl()), TM(tm) {
  86   MVT PtrVT = getPointerTy();
  87
  88   // Set up the register classes.
  89   if (Subtarget.hasHighWord())
  90     addRegisterClass(MVT::i32, &SystemZ::GRX32BitRegClass);
  91   else
  92     addRegisterClass(MVT::i32, &SystemZ::GR32BitRegClass);
  93   addRegisterClass(MVT::i64,  &SystemZ::GR64BitRegClass);
  94   addRegisterClass(MVT::f32,  &SystemZ::FP32BitRegClass);
  95   addRegisterClass(MVT::f64,  &SystemZ::FP64BitRegClass);
  96   addRegisterClass(MVT::f128, &SystemZ::FP128BitRegClass);
  97
  98   // Compute derived properties from the register classes
  99   computeRegisterProperties();
 100
 101   // Set up special registers.
 102   setExceptionPointerRegister(SystemZ::R6D);
 103   setExceptionSelectorRegister(SystemZ::R7D);
 104   setStackPointerRegisterToSaveRestore(SystemZ::R15D);
 105
 106   // TODO: It may be better to default to latency-oriented scheduling, however
 107   // LLVM's current latency-oriented scheduler can't handle physreg definitions
 108   // such as SystemZ has with CC, so set this to the register-pressure
 109   // scheduler, because it can.
 110   setSchedulingPreference(Sched::RegPressure);
 111
 112   setBooleanContents(ZeroOrOneBooleanContent);
 113   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 114
 115   // Instructions are strings of 2-byte aligned 2-byte values.
 116   setMinFunctionAlignment(2);
 117
 118   // Handle operations that are handled in a similar way for all types.
 119   for (unsigned I = MVT::FIRST_INTEGER_VALUETYPE;
 120        I <= MVT::LAST_FP_VALUETYPE;
 121        ++I) {
 122     MVT VT = MVT::SimpleValueType(I);
 123     if (isTypeLegal(VT)) {
 124       // Lower SET_CC into an IPM-based sequence.
 125       setOperationAction(ISD::SETCC, VT, Custom);
 126
 127       // Expand SELECT(C, A, B) into SELECT_CC(X, 0, A, B, NE).
 128       setOperationAction(ISD::SELECT, VT, Expand);
 129
 130       // Lower SELECT_CC and BR_CC into separate comparisons and branches.
 131       setOperationAction(ISD::SELECT_CC, VT, Custom);
 132       setOperationAction(ISD::BR_CC,     VT, Custom);
 133     }
 134   }
 135
 136   // Expand jump table branches as address arithmetic followed by an
 137   // indirect jump.
 138   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 139
 140   // Expand BRCOND into a BR_CC (see above).
 141   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 142
 143   // Handle integer types.
 144   for (unsigned I = MVT::FIRST_INTEGER_VALUETYPE;
 145        I <= MVT::LAST_INTEGER_VALUETYPE;
 146        ++I) {
 147     MVT VT = MVT::SimpleValueType(I);
 148     if (isTypeLegal(VT)) {
 149       // Expand individual DIV and REMs into DIVREMs.
 150       setOperationAction(ISD::SDIV, VT, Expand);
 151       setOperationAction(ISD::UDIV, VT, Expand);
 152       setOperationAction(ISD::SREM, VT, Expand);
 153       setOperationAction(ISD::UREM, VT, Expand);
 154       setOperationAction(ISD::SDIVREM, VT, Custom);
 155       setOperationAction(ISD::UDIVREM, VT, Custom);
 156
 157       // Lower ATOMIC_LOAD and ATOMIC_STORE into normal volatile loads and
 158       // stores, putting a serialization instruction after the stores.
 159       setOperationAction(ISD::ATOMIC_LOAD,  VT, Custom);
 160       setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 161
 162       // Lower ATOMIC_LOAD_SUB into ATOMIC_LOAD_ADD if LAA and LAAG are
 163       // available, or if the operand is constant.
 164       setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 165
 166       // No special instructions for these.
 167       setOperationAction(ISD::CTPOP,           VT, Expand);
 168       setOperationAction(ISD::CTTZ,            VT, Expand);
 169       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 170       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 171       setOperationAction(ISD::ROTR,            VT, Expand);
 172
 173       // Use *MUL_LOHI where possible instead of MULH*.
 174       setOperationAction(ISD::MULHS, VT, Expand);
 175       setOperationAction(ISD::MULHU, VT, Expand);
 176       setOperationAction(ISD::SMUL_LOHI, VT, Custom);
 177       setOperationAction(ISD::UMUL_LOHI, VT, Custom);
 178
 179       // We have instructions for signed but not unsigned FP conversion.
 180       setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 181     }
 182   }
 183
 184   // Type legalization will convert 8- and 16-bit atomic operations into
 185   // forms that operate on i32s (but still keeping the original memory VT).
 186   // Lower them into full i32 operations.
 187   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Custom);
 188   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Custom);
 189   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Custom);
 190   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Custom);
 191   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Custom);
 192   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Custom);
 193   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Custom);
 194   setOperationAction(ISD::ATOMIC_LOAD_MIN,  MVT::i32, Custom);
 195   setOperationAction(ISD::ATOMIC_LOAD_MAX,  MVT::i32, Custom);
 196   setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Custom);
 197   setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Custom);
 198   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Custom);
 199
 200   // We have instructions for signed but not unsigned FP conversion.
 201   // Handle unsigned 32-bit types as signed 64-bit types.
 202   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Promote);
 203   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 204
 205   // We have native support for a 64-bit CTLZ, via FLOGR.
 206   setOperationAction(ISD::CTLZ, MVT::i32, Promote);
 207   setOperationAction(ISD::CTLZ, MVT::i64, Legal);
 208
 209   // Give LowerOperation the chance to replace 64-bit ORs with subregs.
 210   setOperationAction(ISD::OR, MVT::i64, Custom);
 211
 212   // Give LowerOperation the chance to optimize SIGN_EXTEND sequences.
 213   setOperationAction(ISD::SIGN_EXTEND, MVT::i64, Custom);
 214
 215   // FIXME: Can we support these natively?
 216   setOperationAction(ISD::SRL_PARTS, MVT::i64, Expand);
 217   setOperationAction(ISD::SHL_PARTS, MVT::i64, Expand);
 218   setOperationAction(ISD::SRA_PARTS, MVT::i64, Expand);
 219
 220   // We have native instructions for i8, i16 and i32 extensions, but not i1.
 221   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 222   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1, Promote);
 223   setLoadExtAction(ISD::EXTLOAD,  MVT::i1, Promote);
 224   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 225
 226   // Handle the various types of symbolic address.
 227   setOperationAction(ISD::ConstantPool,     PtrVT, Custom);
 228   setOperationAction(ISD::GlobalAddress,    PtrVT, Custom);
 229   setOperationAction(ISD::GlobalTLSAddress, PtrVT, Custom);
 230   setOperationAction(ISD::BlockAddress,     PtrVT, Custom);
 231   setOperationAction(ISD::JumpTable,        PtrVT, Custom);
 232
 233   // We need to handle dynamic allocations specially because of the
 234   // 160-byte area at the bottom of the stack.
 235   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 236
 237   // Use custom expanders so that we can force the function to use
 238   // a frame pointer.
 239   setOperationAction(ISD::STACKSAVE,    MVT::Other, Custom);
 240   setOperationAction(ISD::STACKRESTORE, MVT::Other, Custom);
 241
 242   // Handle prefetches with PFD or PFDRL.
 243   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 244
 245   // Handle floating-point types.
 246   for (unsigned I = MVT::FIRST_FP_VALUETYPE;
 247        I <= MVT::LAST_FP_VALUETYPE;
 248        ++I) {
 249     MVT VT = MVT::SimpleValueType(I);
 250     if (isTypeLegal(VT)) {
 251       // We can use FI for FRINT.
 252       setOperationAction(ISD::FRINT, VT, Legal);
 253
 254       // We can use the extended form of FI for other rounding operations.
 255       if (Subtarget.hasFPExtension()) {
 256         setOperationAction(ISD::FNEARBYINT, VT, Legal);
 257         setOperationAction(ISD::FFLOOR, VT, Legal);
 258         setOperationAction(ISD::FCEIL, VT, Legal);
 259         setOperationAction(ISD::FTRUNC, VT, Legal);
 260         setOperationAction(ISD::FROUND, VT, Legal);
 261       }
 262
 263       // No special instructions for these.
 264       setOperationAction(ISD::FSIN, VT, Expand);
 265       setOperationAction(ISD::FCOS, VT, Expand);
 266       setOperationAction(ISD::FREM, VT, Expand);
 267     }
 268   }
 269
 270   // We have fused multiply-addition for f32 and f64 but not f128.
 271   setOperationAction(ISD::FMA, MVT::f32,  Legal);
 272   setOperationAction(ISD::FMA, MVT::f64,  Legal);
 273   setOperationAction(ISD::FMA, MVT::f128, Expand);
 274
 275   // Needed so that we don't try to implement f128 constant loads using
 276   // a load-and-extend of a f80 constant (in cases where the constant
 277   // would fit in an f80).
 278   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 279
 280   // Floating-point truncation and stores need to be done separately.
 281   setTruncStoreAction(MVT::f64,  MVT::f32, Expand);
 282   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 283   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 284
 285   // We have 64-bit FPR<->GPR moves, but need special handling for
 286   // 32-bit forms.
 287   setOperationAction(ISD::BITCAST, MVT::i32, Custom);
 288   setOperationAction(ISD::BITCAST, MVT::f32, Custom);
 289
 290   // VASTART and VACOPY need to deal with the SystemZ-specific varargs
 291   // structure, but VAEND is a no-op.
 292   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 293   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 294   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 295
 296   // We want to use MVC in preference to even a single load/store pair.
 297   MaxStoresPerMemcpy = 0;
 298   MaxStoresPerMemcpyOptSize = 0;
 299
 300   // The main memset sequence is a byte store followed by an MVC.
 301   // Two STC or MV..I stores win over that, but the kind of fused stores
 302   // generated by target-independent code don't when the byte value is
 303   // variable.  E.g.  "STC <reg>;MHI <reg>,257;STH <reg>" is not better
 304   // than "STC;MVC".  Handle the choice in target-specific code instead.
 305   MaxStoresPerMemset = 0;
 306   MaxStoresPerMemsetOptSize = 0;
 307 }
 308
 309 EVT SystemZTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 310   if (!VT.isVector())
 311     return MVT::i32;
 312   return VT.changeVectorElementTypeToInteger();
 313 }
 314
 315 bool SystemZTargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
 316   VT = VT.getScalarType();
 317
 318   if (!VT.isSimple())
 319     return false;
 320
 321   switch (VT.getSimpleVT().SimpleTy) {
 322   case MVT::f32:
 323   case MVT::f64:
 324     return true;
 325   case MVT::f128:
 326     return false;
 327   default:
 328     break;
 329   }
 330
 331   return false;
 332 }
 333
 334 bool SystemZTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 335   // We can load zero using LZ?R and negative zero using LZ?R;LC?BR.
 336   return Imm.isZero() || Imm.isNegZero();
 337 }
 338
 339 bool SystemZTargetLowering::allowsUnalignedMemoryAccesses(EVT VT,
 340                                                           unsigned,
 341                                                           bool *Fast) const {
 342   // Unaligned accesses should never be slower than the expanded version.
 343   // We check specifically for aligned accesses in the few cases where
 344   // they are required.
 345   if (Fast)
 346     *Fast = true;
 347   return true;
 348 }
 349
 350 bool SystemZTargetLowering::isLegalAddressingMode(const AddrMode &AM,
 351                                                   Type *Ty) const {
 352   // Punt on globals for now, although they can be used in limited
 353   // RELATIVE LONG cases.
 354   if (AM.BaseGV)
 355     return false;
 356
 357   // Require a 20-bit signed offset.
 358   if (!isInt<20>(AM.BaseOffs))
 359     return false;
 360
 361   // Indexing is OK but no scale factor can be applied.
 362   return AM.Scale == 0 || AM.Scale == 1;
 363 }
 364
 365 bool SystemZTargetLowering::isTruncateFree(Type *FromType, Type *ToType) const {
 366   if (!FromType->isIntegerTy() || !ToType->isIntegerTy())
 367     return false;
 368   unsigned FromBits = FromType->getPrimitiveSizeInBits();
 369   unsigned ToBits = ToType->getPrimitiveSizeInBits();
 370   return FromBits > ToBits;
 371 }
 372
 373 bool SystemZTargetLowering::isTruncateFree(EVT FromVT, EVT ToVT) const {
 374   if (!FromVT.isInteger() || !ToVT.isInteger())
 375     return false;
 376   unsigned FromBits = FromVT.getSizeInBits();
 377   unsigned ToBits = ToVT.getSizeInBits();
 378   return FromBits > ToBits;
 379 }
 380
 381 //===----------------------------------------------------------------------===//
 382 // Inline asm support
 383 //===----------------------------------------------------------------------===//
 384
 385 TargetLowering::ConstraintType
 386 SystemZTargetLowering::getConstraintType(const std::string &Constraint) const {
 387   if (Constraint.size() == 1) {
 388     switch (Constraint[0]) {
 389     case 'a': // Address register
 390     case 'd': // Data register (equivalent to 'r')
 391     case 'f': // Floating-point register
 392     case 'h': // High-part register
 393     case 'r': // General-purpose register
 394       return C_RegisterClass;
 395
 396     case 'Q': // Memory with base and unsigned 12-bit displacement
 397     case 'R': // Likewise, plus an index
 398     case 'S': // Memory with base and signed 20-bit displacement
 399     case 'T': // Likewise, plus an index
 400     case 'm': // Equivalent to 'T'.
 401       return C_Memory;
 402
 403     case 'I': // Unsigned 8-bit constant
 404     case 'J': // Unsigned 12-bit constant
 405     case 'K': // Signed 16-bit constant
 406     case 'L': // Signed 20-bit displacement (on all targets we support)
 407     case 'M': // 0x7fffffff
 408       return C_Other;
 409
 410     default:
 411       break;
 412     }
 413   }
 414   return TargetLowering::getConstraintType(Constraint);
 415 }
 416
 417 TargetLowering::ConstraintWeight SystemZTargetLowering::
 418 getSingleConstraintMatchWeight(AsmOperandInfo &info,
 419                                const char *constraint) const {
 420   ConstraintWeight weight = CW_Invalid;
 421   Value *CallOperandVal = info.CallOperandVal;
 422   // If we don't have a value, we can't do a match,
 423   // but allow it at the lowest weight.
 424   if (CallOperandVal == NULL)
 425     return CW_Default;
 426   Type *type = CallOperandVal->getType();
 427   // Look at the constraint type.
 428   switch (*constraint) {
 429   default:
 430     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
 431     break;
 432
 433   case 'a': // Address register
 434   case 'd': // Data register (equivalent to 'r')
 435   case 'h': // High-part register
 436   case 'r': // General-purpose register
 437     if (CallOperandVal->getType()->isIntegerTy())
 438       weight = CW_Register;
 439     break;
 440
 441   case 'f': // Floating-point register
 442     if (type->isFloatingPointTy())
 443       weight = CW_Register;
 444     break;
 445
 446   case 'I': // Unsigned 8-bit constant
 447     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 448       if (isUInt<8>(C->getZExtValue()))
 449         weight = CW_Constant;
 450     break;
 451
 452   case 'J': // Unsigned 12-bit constant
 453     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 454       if (isUInt<12>(C->getZExtValue()))
 455         weight = CW_Constant;
 456     break;
 457
 458   case 'K': // Signed 16-bit constant
 459     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 460       if (isInt<16>(C->getSExtValue()))
 461         weight = CW_Constant;
 462     break;
 463
 464   case 'L': // Signed 20-bit displacement (on all targets we support)
 465     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 466       if (isInt<20>(C->getSExtValue()))
 467         weight = CW_Constant;
 468     break;
 469
 470   case 'M': // 0x7fffffff
 471     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 472       if (C->getZExtValue() == 0x7fffffff)
 473         weight = CW_Constant;
 474     break;
 475   }
 476   return weight;
 477 }
 478
 479 // Parse a "{tNNN}" register constraint for which the register type "t"
 480 // has already been verified.  MC is the class associated with "t" and
 481 // Map maps 0-based register numbers to LLVM register numbers.
 482 static std::pair<unsigned, const TargetRegisterClass *>
 483 parseRegisterNumber(const std::string &Constraint,
 484                     const TargetRegisterClass *RC, const unsigned *Map) {
 485   assert(*(Constraint.end()-1) == '}' && "Missing '}'");
 486   if (isdigit(Constraint[2])) {
 487     std::string Suffix(Constraint.data() + 2, Constraint.size() - 2);
 488     unsigned Index = atoi(Suffix.c_str());
 489     if (Index < 16 && Map[Index])
 490       return std::make_pair(Map[Index], RC);
 491   }
 492   return std::make_pair(0u, static_cast<TargetRegisterClass*>(0));
 493 }
 494
 495 std::pair<unsigned, const TargetRegisterClass *> SystemZTargetLowering::
 496 getRegForInlineAsmConstraint(const std::string &Constraint, MVT VT) const {
 497   if (Constraint.size() == 1) {
 498     // GCC Constraint Letters
 499     switch (Constraint[0]) {
 500     default: break;
 501     case 'd': // Data register (equivalent to 'r')
 502     case 'r': // General-purpose register
 503       if (VT == MVT::i64)
 504         return std::make_pair(0U, &SystemZ::GR64BitRegClass);
 505       else if (VT == MVT::i128)
 506         return std::make_pair(0U, &SystemZ::GR128BitRegClass);
 507       return std::make_pair(0U, &SystemZ::GR32BitRegClass);
 508
 509     case 'a': // Address register
 510       if (VT == MVT::i64)
 511         return std::make_pair(0U, &SystemZ::ADDR64BitRegClass);
 512       else if (VT == MVT::i128)
 513         return std::make_pair(0U, &SystemZ::ADDR128BitRegClass);
 514       return std::make_pair(0U, &SystemZ::ADDR32BitRegClass);
 515
 516     case 'h': // High-part register (an LLVM extension)
 517       return std::make_pair(0U, &SystemZ::GRH32BitRegClass);
 518
 519     case 'f': // Floating-point register
 520       if (VT == MVT::f64)
 521         return std::make_pair(0U, &SystemZ::FP64BitRegClass);
 522       else if (VT == MVT::f128)
 523         return std::make_pair(0U, &SystemZ::FP128BitRegClass);
 524       return std::make_pair(0U, &SystemZ::FP32BitRegClass);
 525     }
 526   }
 527   if (Constraint[0] == '{') {
 528     // We need to override the default register parsing for GPRs and FPRs
 529     // because the interpretation depends on VT.  The internal names of
 530     // the registers are also different from the external names
 531     // (F0D and F0S instead of F0, etc.).
 532     if (Constraint[1] == 'r') {
 533       if (VT == MVT::i32)
 534         return parseRegisterNumber(Constraint, &SystemZ::GR32BitRegClass,
 535                                    SystemZMC::GR32Regs);
 536       if (VT == MVT::i128)
 537         return parseRegisterNumber(Constraint, &SystemZ::GR128BitRegClass,
 538                                    SystemZMC::GR128Regs);
 539       return parseRegisterNumber(Constraint, &SystemZ::GR64BitRegClass,
 540                                  SystemZMC::GR64Regs);
 541     }
 542     if (Constraint[1] == 'f') {
 543       if (VT == MVT::f32)
 544         return parseRegisterNumber(Constraint, &SystemZ::FP32BitRegClass,
 545                                    SystemZMC::FP32Regs);
 546       if (VT == MVT::f128)
 547         return parseRegisterNumber(Constraint, &SystemZ::FP128BitRegClass,
 548                                    SystemZMC::FP128Regs);
 549       return parseRegisterNumber(Constraint, &SystemZ::FP64BitRegClass,
 550                                  SystemZMC::FP64Regs);
 551     }
 552   }
 553   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
 554 }
 555
 556 void SystemZTargetLowering::
 557 LowerAsmOperandForConstraint(SDValue Op, std::string &Constraint,
 558                              std::vector<SDValue> &Ops,
 559                              SelectionDAG &DAG) const {
 560   // Only support length 1 constraints for now.
 561   if (Constraint.length() == 1) {
 562     switch (Constraint[0]) {
 563     case 'I': // Unsigned 8-bit constant
 564       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 565         if (isUInt<8>(C->getZExtValue()))
 566           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(),
 567                                               Op.getValueType()));
 568       return;
 569
 570     case 'J': // Unsigned 12-bit constant
 571       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 572         if (isUInt<12>(C->getZExtValue()))
 573           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(),
 574                                               Op.getValueType()));
 575       return;
 576
 577     case 'K': // Signed 16-bit constant
 578       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 579         if (isInt<16>(C->getSExtValue()))
 580           Ops.push_back(DAG.getTargetConstant(C->getSExtValue(),
 581                                               Op.getValueType()));
 582       return;
 583
 584     case 'L': // Signed 20-bit displacement (on all targets we support)
 585       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 586         if (isInt<20>(C->getSExtValue()))
 587           Ops.push_back(DAG.getTargetConstant(C->getSExtValue(),
 588                                               Op.getValueType()));
 589       return;
 590
 591     case 'M': // 0x7fffffff
 592       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 593         if (C->getZExtValue() == 0x7fffffff)
 594           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(),
 595                                               Op.getValueType()));
 596       return;
 597     }
 598   }
 599   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
 600 }
 601
 602 //===----------------------------------------------------------------------===//
 603 // Calling conventions
 604 //===----------------------------------------------------------------------===//
 605
 606 #include "SystemZGenCallingConv.inc"
 607
 608 bool SystemZTargetLowering::allowTruncateForTailCall(Type *FromType,
 609                                                      Type *ToType) const {
 610   return isTruncateFree(FromType, ToType);
 611 }
 612
 613 bool SystemZTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
 614   if (!CI->isTailCall())
 615     return false;
 616   return true;
 617 }
 618
 619 // Value is a value that has been passed to us in the location described by VA
 620 // (and so has type VA.getLocVT()).  Convert Value to VA.getValVT(), chaining
 621 // any loads onto Chain.
 622 static SDValue convertLocVTToValVT(SelectionDAG &DAG, SDLoc DL,
 623                                    CCValAssign &VA, SDValue Chain,
 624                                    SDValue Value) {
 625   // If the argument has been promoted from a smaller type, insert an
 626   // assertion to capture this.
 627   if (VA.getLocInfo() == CCValAssign::SExt)
 628     Value = DAG.getNode(ISD::AssertSext, DL, VA.getLocVT(), Value,
 629                         DAG.getValueType(VA.getValVT()));
 630   else if (VA.getLocInfo() == CCValAssign::ZExt)
 631     Value = DAG.getNode(ISD::AssertZext, DL, VA.getLocVT(), Value,
 632                         DAG.getValueType(VA.getValVT()));
 633
 634   if (VA.isExtInLoc())
 635     Value = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Value);
 636   else if (VA.getLocInfo() == CCValAssign::Indirect)
 637     Value = DAG.getLoad(VA.getValVT(), DL, Chain, Value,
 638                         MachinePointerInfo(), false, false, false, 0);
 639   else
 640     assert(VA.getLocInfo() == CCValAssign::Full && "Unsupported getLocInfo");
 641   return Value;
 642 }
 643
 644 // Value is a value of type VA.getValVT() that we need to copy into
 645 // the location described by VA.  Return a copy of Value converted to
 646 // VA.getValVT().  The caller is responsible for handling indirect values.
 647 static SDValue convertValVTToLocVT(SelectionDAG &DAG, SDLoc DL,
 648                                    CCValAssign &VA, SDValue Value) {
 649   switch (VA.getLocInfo()) {
 650   case CCValAssign::SExt:
 651     return DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Value);
 652   case CCValAssign::ZExt:
 653     return DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Value);
 654   case CCValAssign::AExt:
 655     return DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Value);
 656   case CCValAssign::Full:
 657     return Value;
 658   default:
 659     llvm_unreachable("Unhandled getLocInfo()");
 660   }
 661 }
 662
 663 SDValue SystemZTargetLowering::
 664 LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv, bool IsVarArg,
 665                      const SmallVectorImpl<ISD::InputArg> &Ins,
 666                      SDLoc DL, SelectionDAG &DAG,
 667                      SmallVectorImpl<SDValue> &InVals) const {
 668   MachineFunction &MF = DAG.getMachineFunction();
 669   MachineFrameInfo *MFI = MF.getFrameInfo();
 670   MachineRegisterInfo &MRI = MF.getRegInfo();
 671   SystemZMachineFunctionInfo *FuncInfo =
 672     MF.getInfo<SystemZMachineFunctionInfo>();
 673   const SystemZFrameLowering *TFL =
 674     static_cast<const SystemZFrameLowering *>(TM.getFrameLowering());
 675
 676   // Assign locations to all of the incoming arguments.
 677   SmallVector<CCValAssign, 16> ArgLocs;
 678   CCState CCInfo(CallConv, IsVarArg, MF, TM, ArgLocs, *DAG.getContext());
 679   CCInfo.AnalyzeFormalArguments(Ins, CC_SystemZ);
 680
 681   unsigned NumFixedGPRs = 0;
 682   unsigned NumFixedFPRs = 0;
 683   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
 684     SDValue ArgValue;
 685     CCValAssign &VA = ArgLocs[I];
 686     EVT LocVT = VA.getLocVT();
 687     if (VA.isRegLoc()) {
 688       // Arguments passed in registers
 689       const TargetRegisterClass *RC;
 690       switch (LocVT.getSimpleVT().SimpleTy) {
 691       default:
 692         // Integers smaller than i64 should be promoted to i64.
 693         llvm_unreachable("Unexpected argument type");
 694       case MVT::i32:
 695         NumFixedGPRs += 1;
 696         RC = &SystemZ::GR32BitRegClass;
 697         break;
 698       case MVT::i64:
 699         NumFixedGPRs += 1;
 700         RC = &SystemZ::GR64BitRegClass;
 701         break;
 702       case MVT::f32:
 703         NumFixedFPRs += 1;
 704         RC = &SystemZ::FP32BitRegClass;
 705         break;
 706       case MVT::f64:
 707         NumFixedFPRs += 1;
 708         RC = &SystemZ::FP64BitRegClass;
 709         break;
 710       }
 711
 712       unsigned VReg = MRI.createVirtualRegister(RC);
 713       MRI.addLiveIn(VA.getLocReg(), VReg);
 714       ArgValue = DAG.getCopyFromReg(Chain, DL, VReg, LocVT);
 715     } else {
 716       assert(VA.isMemLoc() && "Argument not register or memory");
 717
 718       // Create the frame index object for this incoming parameter.
 719       int FI = MFI->CreateFixedObject(LocVT.getSizeInBits() / 8,
 720                                       VA.getLocMemOffset(), true);
 721
 722       // Create the SelectionDAG nodes corresponding to a load
 723       // from this parameter.  Unpromoted ints and floats are
 724       // passed as right-justified 8-byte values.
 725       EVT PtrVT = getPointerTy();
 726       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
 727       if (VA.getLocVT() == MVT::i32 || VA.getLocVT() == MVT::f32)
 728         FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4));
 729       ArgValue = DAG.getLoad(LocVT, DL, Chain, FIN,
 730                              MachinePointerInfo::getFixedStack(FI),
 731                              false, false, false, 0);
 732     }
 733
 734     // Convert the value of the argument register into the value that's
 735     // being passed.
 736     InVals.push_back(convertLocVTToValVT(DAG, DL, VA, Chain, ArgValue));
 737   }
 738
 739   if (IsVarArg) {
 740     // Save the number of non-varargs registers for later use by va_start, etc.
 741     FuncInfo->setVarArgsFirstGPR(NumFixedGPRs);
 742     FuncInfo->setVarArgsFirstFPR(NumFixedFPRs);
 743
 744     // Likewise the address (in the form of a frame index) of where the
 745     // first stack vararg would be.  The 1-byte size here is arbitrary.
 746     int64_t StackSize = CCInfo.getNextStackOffset();
 747     FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize, true));
 748
 749     // ...and a similar frame index for the caller-allocated save area
 750     // that will be used to store the incoming registers.
 751     int64_t RegSaveOffset = TFL->getOffsetOfLocalArea();
 752     unsigned RegSaveIndex = MFI->CreateFixedObject(1, RegSaveOffset, true);
 753     FuncInfo->setRegSaveFrameIndex(RegSaveIndex);
 754
 755     // Store the FPR varargs in the reserved frame slots.  (We store the
 756     // GPRs as part of the prologue.)
 757     if (NumFixedFPRs < SystemZ::NumArgFPRs) {
 758       SDValue MemOps[SystemZ::NumArgFPRs];
 759       for (unsigned I = NumFixedFPRs; I < SystemZ::NumArgFPRs; ++I) {
 760         unsigned Offset = TFL->getRegSpillOffset(SystemZ::ArgFPRs[I]);
 761         int FI = MFI->CreateFixedObject(8, RegSaveOffset + Offset, true);
 762         SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
 763         unsigned VReg = MF.addLiveIn(SystemZ::ArgFPRs[I],
 764                                      &SystemZ::FP64BitRegClass);
 765         SDValue ArgValue = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f64);
 766         MemOps[I] = DAG.getStore(ArgValue.getValue(1), DL, ArgValue, FIN,
 767                                  MachinePointerInfo::getFixedStack(FI),
 768                                  false, false, 0);
 769
 770       }
 771       // Join the stores, which are independent of one another.
 772       Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
 773                           &MemOps[NumFixedFPRs],
 774                           SystemZ::NumArgFPRs - NumFixedFPRs);
 775     }
 776   }
 777
 778   return Chain;
 779 }
 780
 781 static bool canUseSiblingCall(CCState ArgCCInfo,
 782                               SmallVectorImpl<CCValAssign> &ArgLocs) {
 783   // Punt if there are any indirect or stack arguments, or if the call
 784   // needs the call-saved argument register R6.
 785   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
 786     CCValAssign &VA = ArgLocs[I];
 787     if (VA.getLocInfo() == CCValAssign::Indirect)
 788       return false;
 789     if (!VA.isRegLoc())
 790       return false;
 791     unsigned Reg = VA.getLocReg();
 792     if (Reg == SystemZ::R6H || Reg == SystemZ::R6L || Reg == SystemZ::R6D)
 793       return false;
 794   }
 795   return true;
 796 }
 797
 798 SDValue
 799 SystemZTargetLowering::LowerCall(CallLoweringInfo &CLI,
 800                                  SmallVectorImpl<SDValue> &InVals) const {
 801   SelectionDAG &DAG = CLI.DAG;
 802   SDLoc &DL = CLI.DL;
 803   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
 804   SmallVectorImpl<SDValue> &OutVals = CLI.OutVals;
 805   SmallVectorImpl<ISD::InputArg> &Ins = CLI.Ins;
 806   SDValue Chain = CLI.Chain;
 807   SDValue Callee = CLI.Callee;
 808   bool &IsTailCall = CLI.IsTailCall;
 809   CallingConv::ID CallConv = CLI.CallConv;
 810   bool IsVarArg = CLI.IsVarArg;
 811   MachineFunction &MF = DAG.getMachineFunction();
 812   EVT PtrVT = getPointerTy();
 813
 814   // Analyze the operands of the call, assigning locations to each operand.
 815   SmallVector<CCValAssign, 16> ArgLocs;
 816   CCState ArgCCInfo(CallConv, IsVarArg, MF, TM, ArgLocs, *DAG.getContext());
 817   ArgCCInfo.AnalyzeCallOperands(Outs, CC_SystemZ);
 818
 819   // We don't support GuaranteedTailCallOpt, only automatically-detected
 820   // sibling calls.
 821   if (IsTailCall && !canUseSiblingCall(ArgCCInfo, ArgLocs))
 822     IsTailCall = false;
 823
 824   // Get a count of how many bytes are to be pushed on the stack.
 825   unsigned NumBytes = ArgCCInfo.getNextStackOffset();
 826
 827   // Mark the start of the call.
 828   if (!IsTailCall)
 829     Chain = DAG.getCALLSEQ_START(Chain, DAG.getConstant(NumBytes, PtrVT, true),
 830                                  DL);
 831
 832   // Copy argument values to their designated locations.
 833   SmallVector<std::pair<unsigned, SDValue>, 9> RegsToPass;
 834   SmallVector<SDValue, 8> MemOpChains;
 835   SDValue StackPtr;
 836   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
 837     CCValAssign &VA = ArgLocs[I];
 838     SDValue ArgValue = OutVals[I];
 839
 840     if (VA.getLocInfo() == CCValAssign::Indirect) {
 841       // Store the argument in a stack slot and pass its address.
 842       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
 843       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
 844       MemOpChains.push_back(DAG.getStore(Chain, DL, ArgValue, SpillSlot,
 845                                          MachinePointerInfo::getFixedStack(FI),
 846                                          false, false, 0));
 847       ArgValue = SpillSlot;
 848     } else
 849       ArgValue = convertValVTToLocVT(DAG, DL, VA, ArgValue);
 850
 851     if (VA.isRegLoc())
 852       // Queue up the argument copies and emit them at the end.
 853       RegsToPass.push_back(std::make_pair(VA.getLocReg(), ArgValue));
 854     else {
 855       assert(VA.isMemLoc() && "Argument not register or memory");
 856
 857       // Work out the address of the stack slot.  Unpromoted ints and
 858       // floats are passed as right-justified 8-byte values.
 859       if (!StackPtr.getNode())
 860         StackPtr = DAG.getCopyFromReg(Chain, DL, SystemZ::R15D, PtrVT);
 861       unsigned Offset = SystemZMC::CallFrameSize + VA.getLocMemOffset();
 862       if (VA.getLocVT() == MVT::i32 || VA.getLocVT() == MVT::f32)
 863         Offset += 4;
 864       SDValue Address = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr,
 865                                     DAG.getIntPtrConstant(Offset));
 866
 867       // Emit the store.
 868       MemOpChains.push_back(DAG.getStore(Chain, DL, ArgValue, Address,
 869                                          MachinePointerInfo(),
 870                                          false, false, 0));
 871     }
 872   }
 873
 874   // Join the stores, which are independent of one another.
 875   if (!MemOpChains.empty())
 876     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
 877                         &MemOpChains[0], MemOpChains.size());
 878
 879   // Accept direct calls by converting symbolic call addresses to the
 880   // associated Target* opcodes.  Force %r1 to be used for indirect
 881   // tail calls.
 882   SDValue Glue;
 883   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 884     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), DL, PtrVT);
 885     Callee = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Callee);
 886   } else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 887     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), PtrVT);
 888     Callee = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Callee);
 889   } else if (IsTailCall) {
 890     Chain = DAG.getCopyToReg(Chain, DL, SystemZ::R1D, Callee, Glue);
 891     Glue = Chain.getValue(1);
 892     Callee = DAG.getRegister(SystemZ::R1D, Callee.getValueType());
 893   }
 894
 895   // Build a sequence of copy-to-reg nodes, chained and glued together.
 896   for (unsigned I = 0, E = RegsToPass.size(); I != E; ++I) {
 897     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[I].first,
 898                              RegsToPass[I].second, Glue);
 899     Glue = Chain.getValue(1);
 900   }
 901
 902   // The first call operand is the chain and the second is the target address.
 903   SmallVector<SDValue, 8> Ops;
 904   Ops.push_back(Chain);
 905   Ops.push_back(Callee);
 906
 907   // Add argument registers to the end of the list so that they are
 908   // known live into the call.
 909   for (unsigned I = 0, E = RegsToPass.size(); I != E; ++I)
 910     Ops.push_back(DAG.getRegister(RegsToPass[I].first,
 911                                   RegsToPass[I].second.getValueType()));
 912
 913   // Glue the call to the argument copies, if any.
 914   if (Glue.getNode())
 915     Ops.push_back(Glue);
 916
 917   // Emit the call.
 918   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
 919   if (IsTailCall)
 920     return DAG.getNode(SystemZISD::SIBCALL, DL, NodeTys, &Ops[0], Ops.size());
 921   Chain = DAG.getNode(SystemZISD::CALL, DL, NodeTys, &Ops[0], Ops.size());
 922   Glue = Chain.getValue(1);
 923
 924   // Mark the end of the call, which is glued to the call itself.
 925   Chain = DAG.getCALLSEQ_END(Chain,
 926                              DAG.getConstant(NumBytes, PtrVT, true),
 927                              DAG.getConstant(0, PtrVT, true),
 928                              Glue, DL);
 929   Glue = Chain.getValue(1);
 930
 931   // Assign locations to each value returned by this call.
 932   SmallVector<CCValAssign, 16> RetLocs;
 933   CCState RetCCInfo(CallConv, IsVarArg, MF, TM, RetLocs, *DAG.getContext());
 934   RetCCInfo.AnalyzeCallResult(Ins, RetCC_SystemZ);
 935
 936   // Copy all of the result registers out of their specified physreg.
 937   for (unsigned I = 0, E = RetLocs.size(); I != E; ++I) {
 938     CCValAssign &VA = RetLocs[I];
 939
 940     // Copy the value out, gluing the copy to the end of the call sequence.
 941     SDValue RetValue = DAG.getCopyFromReg(Chain, DL, VA.getLocReg(),
 942                                           VA.getLocVT(), Glue);
 943     Chain = RetValue.getValue(1);
 944     Glue = RetValue.getValue(2);
 945
 946     // Convert the value of the return register into the value that's
 947     // being returned.
 948     InVals.push_back(convertLocVTToValVT(DAG, DL, VA, Chain, RetValue));
 949   }
 950
 951   return Chain;
 952 }
 953
 954 SDValue
 955 SystemZTargetLowering::LowerReturn(SDValue Chain,
 956                                    CallingConv::ID CallConv, bool IsVarArg,
 957                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 958                                    const SmallVectorImpl<SDValue> &OutVals,
 959                                    SDLoc DL, SelectionDAG &DAG) const {
 960   MachineFunction &MF = DAG.getMachineFunction();
 961
 962   // Assign locations to each returned value.
 963   SmallVector<CCValAssign, 16> RetLocs;
 964   CCState RetCCInfo(CallConv, IsVarArg, MF, TM, RetLocs, *DAG.getContext());
 965   RetCCInfo.AnalyzeReturn(Outs, RetCC_SystemZ);
 966
 967   // Quick exit for void returns
 968   if (RetLocs.empty())
 969     return DAG.getNode(SystemZISD::RET_FLAG, DL, MVT::Other, Chain);
 970
 971   // Copy the result values into the output registers.
 972   SDValue Glue;
 973   SmallVector<SDValue, 4> RetOps;
 974   RetOps.push_back(Chain);
 975   for (unsigned I = 0, E = RetLocs.size(); I != E; ++I) {
 976     CCValAssign &VA = RetLocs[I];
 977     SDValue RetValue = OutVals[I];
 978
 979     // Make the return register live on exit.
 980     assert(VA.isRegLoc() && "Can only return in registers!");
 981
 982     // Promote the value as required.
 983     RetValue = convertValVTToLocVT(DAG, DL, VA, RetValue);
 984
 985     // Chain and glue the copies together.
 986     unsigned Reg = VA.getLocReg();
 987     Chain = DAG.getCopyToReg(Chain, DL, Reg, RetValue, Glue);
 988     Glue = Chain.getValue(1);
 989     RetOps.push_back(DAG.getRegister(Reg, VA.getLocVT()));
 990   }
 991
 992   // Update chain and glue.
 993   RetOps[0] = Chain;
 994   if (Glue.getNode())
 995     RetOps.push_back(Glue);
 996
 997   return DAG.getNode(SystemZISD::RET_FLAG, DL, MVT::Other,
 998                      RetOps.data(), RetOps.size());
 999 }
1000
1001 SDValue SystemZTargetLowering::
1002 prepareVolatileOrAtomicLoad(SDValue Chain, SDLoc DL, SelectionDAG &DAG) const {
1003   return DAG.getNode(SystemZISD::SERIALIZE, DL, MVT::Other, Chain);
1004 }
1005
1006 // CC is a comparison that will be implemented using an integer or
1007 // floating-point comparison.  Return the condition code mask for
1008 // a branch on true.  In the integer case, CCMASK_CMP_UO is set for
1009 // unsigned comparisons and clear for signed ones.  In the floating-point
1010 // case, CCMASK_CMP_UO has its normal mask meaning (unordered).
1011 static unsigned CCMaskForCondCode(ISD::CondCode CC) {
1012 #define CONV(X) \
1013   case ISD::SET##X: return SystemZ::CCMASK_CMP_##X; \
1014   case ISD::SETO##X: return SystemZ::CCMASK_CMP_##X; \
1015   case ISD::SETU##X: return SystemZ::CCMASK_CMP_UO | SystemZ::CCMASK_CMP_##X
1016
1017   switch (CC) {
1018   default:
1019     llvm_unreachable("Invalid integer condition!");
1020
1021   CONV(EQ);
1022   CONV(NE);
1023   CONV(GT);
1024   CONV(GE);
1025   CONV(LT);
1026   CONV(LE);
1027
1028   case ISD::SETO:  return SystemZ::CCMASK_CMP_O;
1029   case ISD::SETUO: return SystemZ::CCMASK_CMP_UO;
1030   }
1031 #undef CONV
1032 }
1033
1034 // Return a sequence for getting a 1 from an IPM result when CC has a
1035 // value in CCMask and a 0 when CC has a value in CCValid & ~CCMask.
1036 // The handling of CC values outside CCValid doesn't matter.
1037 static IPMConversion getIPMConversion(unsigned CCValid, unsigned CCMask) {
1038   // Deal with cases where the result can be taken directly from a bit
1039   // of the IPM result.
1040   if (CCMask == (CCValid & (SystemZ::CCMASK_1 | SystemZ::CCMASK_3)))
1041     return IPMConversion(0, 0, SystemZ::IPM_CC);
1042   if (CCMask == (CCValid & (SystemZ::CCMASK_2 | SystemZ::CCMASK_3)))
1043     return IPMConversion(0, 0, SystemZ::IPM_CC + 1);
1044
1045   // Deal with cases where we can add a value to force the sign bit
1046   // to contain the right value.  Putting the bit in 31 means we can
1047   // use SRL rather than RISBG(L), and also makes it easier to get a
1048   // 0/-1 value, so it has priority over the other tests below.
1049   //
1050   // These sequences rely on the fact that the upper two bits of the
1051   // IPM result are zero.
1052   uint64_t TopBit = uint64_t(1) << 31;
1053   if (CCMask == (CCValid & SystemZ::CCMASK_0))
1054     return IPMConversion(0, -(1 << SystemZ::IPM_CC), 31);
1055   if (CCMask == (CCValid & (SystemZ::CCMASK_0 | SystemZ::CCMASK_1)))
1056     return IPMConversion(0, -(2 << SystemZ::IPM_CC), 31);
1057   if (CCMask == (CCValid & (SystemZ::CCMASK_0
1058                             | SystemZ::CCMASK_1
1059                             | SystemZ::CCMASK_2)))
1060     return IPMConversion(0, -(3 << SystemZ::IPM_CC), 31);
1061   if (CCMask == (CCValid & SystemZ::CCMASK_3))
1062     return IPMConversion(0, TopBit - (3 << SystemZ::IPM_CC), 31);
1063   if (CCMask == (CCValid & (SystemZ::CCMASK_1
1064                             | SystemZ::CCMASK_2
1065                             | SystemZ::CCMASK_3)))
1066     return IPMConversion(0, TopBit - (1 << SystemZ::IPM_CC), 31);
1067
1068   // Next try inverting the value and testing a bit.  0/1 could be
1069   // handled this way too, but we dealt with that case above.
1070   if (CCMask == (CCValid & (SystemZ::CCMASK_0 | SystemZ::CCMASK_2)))
1071     return IPMConversion(-1, 0, SystemZ::IPM_CC);
1072
1073   // Handle cases where adding a value forces a non-sign bit to contain
1074   // the right value.
1075   if (CCMask == (CCValid & (SystemZ::CCMASK_1 | SystemZ::CCMASK_2)))
1076     return IPMConversion(0, 1 << SystemZ::IPM_CC, SystemZ::IPM_CC + 1);
1077   if (CCMask == (CCValid & (SystemZ::CCMASK_0 | SystemZ::CCMASK_3)))
1078     return IPMConversion(0, -(1 << SystemZ::IPM_CC), SystemZ::IPM_CC + 1);
1079
1080   // The remaining cases are 1, 2, 0/1/3 and 0/2/3.  All these are
1081   // can be done by inverting the low CC bit and applying one of the
1082   // sign-based extractions above.
1083   if (CCMask == (CCValid & SystemZ::CCMASK_1))
1084     return IPMConversion(1 << SystemZ::IPM_CC, -(1 << SystemZ::IPM_CC), 31);
1085   if (CCMask == (CCValid & SystemZ::CCMASK_2))
1086     return IPMConversion(1 << SystemZ::IPM_CC,
1087                          TopBit - (3 << SystemZ::IPM_CC), 31);
1088   if (CCMask == (CCValid & (SystemZ::CCMASK_0
1089                             | SystemZ::CCMASK_1
1090                             | SystemZ::CCMASK_3)))
1091     return IPMConversion(1 << SystemZ::IPM_CC, -(3 << SystemZ::IPM_CC), 31);
1092   if (CCMask == (CCValid & (SystemZ::CCMASK_0
1093                             | SystemZ::CCMASK_2
1094                             | SystemZ::CCMASK_3)))
1095     return IPMConversion(1 << SystemZ::IPM_CC,
1096                          TopBit - (1 << SystemZ::IPM_CC), 31);
1097
1098   llvm_unreachable("Unexpected CC combination");
1099 }
1100
1101 // If C can be converted to a comparison against zero, adjust the operands
1102 // as necessary.
1103 static void adjustZeroCmp(SelectionDAG &DAG, Comparison &C) {
1104   if (C.ICmpType == SystemZICMP::UnsignedOnly)
1105     return;
1106
1107   ConstantSDNode *ConstOp1 = dyn_cast<ConstantSDNode>(C.Op1.getNode());
1108   if (!ConstOp1)
1109     return;
1110
1111   int64_t Value = ConstOp1->getSExtValue();
1112   if ((Value == -1 && C.CCMask == SystemZ::CCMASK_CMP_GT) ||
1113       (Value == -1 && C.CCMask == SystemZ::CCMASK_CMP_LE) ||
1114       (Value == 1 && C.CCMask == SystemZ::CCMASK_CMP_LT) ||
1115       (Value == 1 && C.CCMask == SystemZ::CCMASK_CMP_GE)) {
1116     C.CCMask ^= SystemZ::CCMASK_CMP_EQ;
1117     C.Op1 = DAG.getConstant(0, C.Op1.getValueType());
1118   }
1119 }
1120
1121 // If a comparison described by C is suitable for CLI(Y), CHHSI or CLHHSI,
1122 // adjust the operands as necessary.
1123 static void adjustSubwordCmp(SelectionDAG &DAG, Comparison &C) {
1124   // For us to make any changes, it must a comparison between a single-use
1125   // load and a constant.
1126   if (!C.Op0.hasOneUse() ||
1127       C.Op0.getOpcode() != ISD::LOAD ||
1128       C.Op1.getOpcode() != ISD::Constant)
1129     return;
1130
1131   // We must have an 8- or 16-bit load.
1132   LoadSDNode *Load = cast<LoadSDNode>(C.Op0);
1133   unsigned NumBits = Load->getMemoryVT().getStoreSizeInBits();
1134   if (NumBits != 8 && NumBits != 16)
1135     return;
1136
1137   // The load must be an extending one and the constant must be within the
1138   // range of the unextended value.
1139   ConstantSDNode *ConstOp1 = cast<ConstantSDNode>(C.Op1);
1140   uint64_t Value = ConstOp1->getZExtValue();
1141   uint64_t Mask = (1 << NumBits) - 1;
1142   if (Load->getExtensionType() == ISD::SEXTLOAD) {
1143     // Make sure that ConstOp1 is in range of C.Op0.
1144     int64_t SignedValue = ConstOp1->getSExtValue();
1145     if (uint64_t(SignedValue) + (uint64_t(1) << (NumBits - 1)) > Mask)
1146       return;
1147     if (C.ICmpType != SystemZICMP::SignedOnly) {
1148       // Unsigned comparison between two sign-extended values is equivalent
1149       // to unsigned comparison between two zero-extended values.
1150       Value &= Mask;
1151     } else if (NumBits == 8) {
1152       // Try to treat the comparison as unsigned, so that we can use CLI.
1153       // Adjust CCMask and Value as necessary.
1154       if (Value == 0 && C.CCMask == SystemZ::CCMASK_CMP_LT)
1155         // Test whether the high bit of the byte is set.
1156         Value = 127, C.CCMask = SystemZ::CCMASK_CMP_GT;
1157       else if (Value == 0 && C.CCMask == SystemZ::CCMASK_CMP_GE)
1158         // Test whether the high bit of the byte is clear.
1159         Value = 128, C.CCMask = SystemZ::CCMASK_CMP_LT;
1160       else
1161         // No instruction exists for this combination.
1162         return;
1163       C.ICmpType = SystemZICMP::UnsignedOnly;
1164     }
1165   } else if (Load->getExtensionType() == ISD::ZEXTLOAD) {
1166     if (Value > Mask)
1167       return;
1168     assert(C.ICmpType == SystemZICMP::Any &&
1169            "Signedness shouldn't matter here.");
1170   } else
1171     return;
1172
1173   // Make sure that the first operand is an i32 of the right extension type.
1174   ISD::LoadExtType ExtType = (C.ICmpType == SystemZICMP::SignedOnly ?
1175                               ISD::SEXTLOAD :
1176                               ISD::ZEXTLOAD);
1177   if (C.Op0.getValueType() != MVT::i32 ||
1178       Load->getExtensionType() != ExtType)
1179     C.Op0 = DAG.getExtLoad(ExtType, SDLoc(Load), MVT::i32,
1180                            Load->getChain(), Load->getBasePtr(),
1181                            Load->getPointerInfo(), Load->getMemoryVT(),
1182                            Load->isVolatile(), Load->isNonTemporal(),
1183                            Load->getAlignment());
1184
1185   // Make sure that the second operand is an i32 with the right value.
1186   if (C.Op1.getValueType() != MVT::i32 ||
1187       Value != ConstOp1->getZExtValue())
1188     C.Op1 = DAG.getConstant(Value, MVT::i32);
1189 }
1190
1191 // Return true if Op is either an unextended load, or a load suitable
1192 // for integer register-memory comparisons of type ICmpType.
1193 static bool isNaturalMemoryOperand(SDValue Op, unsigned ICmpType) {
1194   LoadSDNode *Load = dyn_cast<LoadSDNode>(Op.getNode());
1195   if (Load) {
1196     // There are no instructions to compare a register with a memory byte.
1197     if (Load->getMemoryVT() == MVT::i8)
1198       return false;
1199     // Otherwise decide on extension type.
1200     switch (Load->getExtensionType()) {
1201     case ISD::NON_EXTLOAD:
1202       return true;
1203     case ISD::SEXTLOAD:
1204       return ICmpType != SystemZICMP::UnsignedOnly;
1205     case ISD::ZEXTLOAD:
1206       return ICmpType != SystemZICMP::SignedOnly;
1207     default:
1208       break;
1209     }
1210   }
1211   return false;
1212 }
1213
1214 // Return true if it is better to swap the operands of C.
1215 static bool shouldSwapCmpOperands(const Comparison &C) {
1216   // Leave f128 comparisons alone, since they have no memory forms.
1217   if (C.Op0.getValueType() == MVT::f128)
1218     return false;
1219
1220   // Always keep a floating-point constant second, since comparisons with
1221   // zero can use LOAD TEST and comparisons with other constants make a
1222   // natural memory operand.
1223   if (isa<ConstantFPSDNode>(C.Op1))
1224     return false;
1225
1226   // Never swap comparisons with zero since there are many ways to optimize
1227   // those later.
1228   ConstantSDNode *ConstOp1 = dyn_cast<ConstantSDNode>(C.Op1);
1229   if (ConstOp1 && ConstOp1->getZExtValue() == 0)
1230     return false;
1231
1232   // Also keep natural memory operands second if the loaded value is
1233   // only used here.  Several comparisons have memory forms.
1234   if (isNaturalMemoryOperand(C.Op1, C.ICmpType) && C.Op1.hasOneUse())
1235     return false;
1236
1237   // Look for cases where Cmp0 is a single-use load and Cmp1 isn't.
1238   // In that case we generally prefer the memory to be second.
1239   if (isNaturalMemoryOperand(C.Op0, C.ICmpType) && C.Op0.hasOneUse()) {
1240     // The only exceptions are when the second operand is a constant and
1241     // we can use things like CHHSI.
1242     if (!ConstOp1)
1243       return true;
1244     // The unsigned memory-immediate instructions can handle 16-bit
1245     // unsigned integers.
1246     if (C.ICmpType != SystemZICMP::SignedOnly &&
1247         isUInt<16>(ConstOp1->getZExtValue()))
1248       return false;
1249     // The signed memory-immediate instructions can handle 16-bit
1250     // signed integers.
1251     if (C.ICmpType != SystemZICMP::UnsignedOnly &&
1252         isInt<16>(ConstOp1->getSExtValue()))
1253       return false;
1254     return true;
1255   }
1256
1257   // Try to promote the use of CGFR and CLGFR.
1258   unsigned Opcode0 = C.Op0.getOpcode();
1259   if (C.ICmpType != SystemZICMP::UnsignedOnly && Opcode0 == ISD::SIGN_EXTEND)
1260     return true;
1261   if (C.ICmpType != SystemZICMP::SignedOnly && Opcode0 == ISD::ZERO_EXTEND)
1262     return true;
1263   if (C.ICmpType != SystemZICMP::SignedOnly &&
1264       Opcode0 == ISD::AND &&
1265       C.Op0.getOperand(1).getOpcode() == ISD::Constant &&
1266       cast<ConstantSDNode>(C.Op0.getOperand(1))->getZExtValue() == 0xffffffff)
1267     return true;
1268
1269   return false;
1270 }
1271
1272 // Return a version of comparison CC mask CCMask in which the LT and GT
1273 // actions are swapped.
1274 static unsigned reverseCCMask(unsigned CCMask) {
1275   return ((CCMask & SystemZ::CCMASK_CMP_EQ) |
1276           (CCMask & SystemZ::CCMASK_CMP_GT ? SystemZ::CCMASK_CMP_LT : 0) |
1277           (CCMask & SystemZ::CCMASK_CMP_LT ? SystemZ::CCMASK_CMP_GT : 0) |
1278           (CCMask & SystemZ::CCMASK_CMP_UO));
1279 }
1280
1281 // Check whether C tests for equality between X and Y and whether X - Y
1282 // or Y - X is also computed.  In that case it's better to compare the
1283 // result of the subtraction against zero.
1284 static void adjustForSubtraction(SelectionDAG &DAG, Comparison &C) {
1285   if (C.CCMask == SystemZ::CCMASK_CMP_EQ ||
1286       C.CCMask == SystemZ::CCMASK_CMP_NE) {
1287     for (auto I = C.Op0->use_begin(), E = C.Op0->use_end(); I != E; ++I) {
1288       SDNode *N = *I;
1289       if (N->getOpcode() == ISD::SUB &&
1290           ((N->getOperand(0) == C.Op0 && N->getOperand(1) == C.Op1) ||
1291            (N->getOperand(0) == C.Op1 && N->getOperand(1) == C.Op0))) {
1292         C.Op0 = SDValue(N, 0);
1293         C.Op1 = DAG.getConstant(0, N->getValueType(0));
1294         return;
1295       }
1296     }
1297   }
1298 }
1299
1300 // Check whether C compares a floating-point value with zero and if that
1301 // floating-point value is also negated.  In this case we can use the
1302 // negation to set CC, so avoiding separate LOAD AND TEST and
1303 // LOAD (NEGATIVE/COMPLEMENT) instructions.
1304 static void adjustForFNeg(Comparison &C) {
1305   ConstantFPSDNode *C1 = dyn_cast<ConstantFPSDNode>(C.Op1);
1306   if (C1 && C1->isZero()) {
1307     for (auto I = C.Op0->use_begin(), E = C.Op0->use_end(); I != E; ++I) {
1308       SDNode *N = *I;
1309       if (N->getOpcode() == ISD::FNEG) {
1310         C.Op0 = SDValue(N, 0);
1311         C.CCMask = reverseCCMask(C.CCMask);
1312         return;
1313       }
1314     }
1315   }
1316 }
1317
1318 // Check whether C compares (shl X, 32) with 0 and whether X is
1319 // also sign-extended.  In that case it is better to test the result
1320 // of the sign extension using LTGFR.
1321 //
1322 // This case is important because InstCombine transforms a comparison
1323 // with (sext (trunc X)) into a comparison with (shl X, 32).
1324 static void adjustForLTGFR(Comparison &C) {
1325   // Check for a comparison between (shl X, 32) and 0.
1326   if (C.Op0.getOpcode() == ISD::SHL &&
1327       C.Op0.getValueType() == MVT::i64 &&
1328       C.Op1.getOpcode() == ISD::Constant &&
1329       cast<ConstantSDNode>(C.Op1)->getZExtValue() == 0) {
1330     ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(C.Op0.getOperand(1));
1331     if (C1 && C1->getZExtValue() == 32) {
1332       SDValue ShlOp0 = C.Op0.getOperand(0);
1333       // See whether X has any SIGN_EXTEND_INREG uses.
1334       for (auto I = ShlOp0->use_begin(), E = ShlOp0->use_end(); I != E; ++I) {
1335         SDNode *N = *I;
1336         if (N->getOpcode() == ISD::SIGN_EXTEND_INREG &&
1337             cast<VTSDNode>(N->getOperand(1))->getVT() == MVT::i32) {
1338           C.Op0 = SDValue(N, 0);
1339           return;
1340         }
1341       }
1342     }
1343   }
1344 }
1345
1346 // If C compares the truncation of an extending load, try to compare
1347 // the untruncated value instead.  This exposes more opportunities to
1348 // reuse CC.
1349 static void adjustICmpTruncate(SelectionDAG &DAG, Comparison &C) {
1350   if (C.Op0.getOpcode() == ISD::TRUNCATE &&
1351       C.Op0.getOperand(0).getOpcode() == ISD::LOAD &&
1352       C.Op1.getOpcode() == ISD::Constant &&
1353       cast<ConstantSDNode>(C.Op1)->getZExtValue() == 0) {
1354     LoadSDNode *L = cast<LoadSDNode>(C.Op0.getOperand(0));
1355     if (L->getMemoryVT().getStoreSizeInBits()
1356         <= C.Op0.getValueType().getSizeInBits()) {
1357       unsigned Type = L->getExtensionType();
1358       if ((Type == ISD::ZEXTLOAD && C.ICmpType != SystemZICMP::SignedOnly) ||
1359           (Type == ISD::SEXTLOAD && C.ICmpType != SystemZICMP::UnsignedOnly)) {
1360         C.Op0 = C.Op0.getOperand(0);
1361         C.Op1 = DAG.getConstant(0, C.Op0.getValueType());
1362       }
1363     }
1364   }
1365 }
1366
1367 // Return true if shift operation N has an in-range constant shift value.
1368 // Store it in ShiftVal if so.
1369 static bool isSimpleShift(SDValue N, unsigned &ShiftVal) {
1370   ConstantSDNode *Shift = dyn_cast<ConstantSDNode>(N.getOperand(1));
1371   if (!Shift)
1372     return false;
1373
1374   uint64_t Amount = Shift->getZExtValue();
1375   if (Amount >= N.getValueType().getSizeInBits())
1376     return false;
1377
1378   ShiftVal = Amount;
1379   return true;
1380 }
1381
1382 // Check whether an AND with Mask is suitable for a TEST UNDER MASK
1383 // instruction and whether the CC value is descriptive enough to handle
1384 // a comparison of type Opcode between the AND result and CmpVal.
1385 // CCMask says which comparison result is being tested and BitSize is
1386 // the number of bits in the operands.  If TEST UNDER MASK can be used,
1387 // return the corresponding CC mask, otherwise return 0.
1388 static unsigned getTestUnderMaskCond(unsigned BitSize, unsigned CCMask,
1389                                      uint64_t Mask, uint64_t CmpVal,
1390                                      unsigned ICmpType) {
1391   assert(Mask != 0 && "ANDs with zero should have been removed by now");
1392
1393   // Check whether the mask is suitable for TMHH, TMHL, TMLH or TMLL.
1394   if (!SystemZ::isImmLL(Mask) && !SystemZ::isImmLH(Mask) &&
1395       !SystemZ::isImmHL(Mask) && !SystemZ::isImmHH(Mask))
1396     return 0;
1397
1398   // Work out the masks for the lowest and highest bits.
1399   unsigned HighShift = 63 - countLeadingZeros(Mask);
1400   uint64_t High = uint64_t(1) << HighShift;
1401   uint64_t Low = uint64_t(1) << countTrailingZeros(Mask);
1402
1403   // Signed ordered comparisons are effectively unsigned if the sign
1404   // bit is dropped.
1405   bool EffectivelyUnsigned = (ICmpType != SystemZICMP::SignedOnly);
1406
1407   // Check for equality comparisons with 0, or the equivalent.
1408   if (CmpVal == 0) {
1409     if (CCMask == SystemZ::CCMASK_CMP_EQ)
1410       return SystemZ::CCMASK_TM_ALL_0;
1411     if (CCMask == SystemZ::CCMASK_CMP_NE)
1412       return SystemZ::CCMASK_TM_SOME_1;
1413   }
1414   if (EffectivelyUnsigned && CmpVal <= Low) {
1415     if (CCMask == SystemZ::CCMASK_CMP_LT)
1416       return SystemZ::CCMASK_TM_ALL_0;
1417     if (CCMask == SystemZ::CCMASK_CMP_GE)
1418       return SystemZ::CCMASK_TM_SOME_1;
1419   }
1420   if (EffectivelyUnsigned && CmpVal < Low) {
1421     if (CCMask == SystemZ::CCMASK_CMP_LE)
1422       return SystemZ::CCMASK_TM_ALL_0;
1423     if (CCMask == SystemZ::CCMASK_CMP_GT)
1424       return SystemZ::CCMASK_TM_SOME_1;
1425   }
1426
1427   // Check for equality comparisons with the mask, or the equivalent.
1428   if (CmpVal == Mask) {
1429     if (CCMask == SystemZ::CCMASK_CMP_EQ)
1430       return SystemZ::CCMASK_TM_ALL_1;
1431     if (CCMask == SystemZ::CCMASK_CMP_NE)
1432       return SystemZ::CCMASK_TM_SOME_0;
1433   }
1434   if (EffectivelyUnsigned && CmpVal >= Mask - Low && CmpVal < Mask) {
1435     if (CCMask == SystemZ::CCMASK_CMP_GT)
1436       return SystemZ::CCMASK_TM_ALL_1;
1437     if (CCMask == SystemZ::CCMASK_CMP_LE)
1438       return SystemZ::CCMASK_TM_SOME_0;
1439   }
1440   if (EffectivelyUnsigned && CmpVal > Mask - Low && CmpVal <= Mask) {
1441     if (CCMask == SystemZ::CCMASK_CMP_GE)
1442       return SystemZ::CCMASK_TM_ALL_1;
1443     if (CCMask == SystemZ::CCMASK_CMP_LT)
1444       return SystemZ::CCMASK_TM_SOME_0;
1445   }
1446
1447   // Check for ordered comparisons with the top bit.
1448   if (EffectivelyUnsigned && CmpVal >= Mask - High && CmpVal < High) {
1449     if (CCMask == SystemZ::CCMASK_CMP_LE)
1450       return SystemZ::CCMASK_TM_MSB_0;
1451     if (CCMask == SystemZ::CCMASK_CMP_GT)
1452       return SystemZ::CCMASK_TM_MSB_1;
1453   }
1454   if (EffectivelyUnsigned && CmpVal > Mask - High && CmpVal <= High) {
1455     if (CCMask == SystemZ::CCMASK_CMP_LT)
1456       return SystemZ::CCMASK_TM_MSB_0;
1457     if (CCMask == SystemZ::CCMASK_CMP_GE)
1458       return SystemZ::CCMASK_TM_MSB_1;
1459   }
1460
1461   // If there are just two bits, we can do equality checks for Low and High
1462   // as well.
1463   if (Mask == Low + High) {
1464     if (CCMask == SystemZ::CCMASK_CMP_EQ && CmpVal == Low)
1465       return SystemZ::CCMASK_TM_MIXED_MSB_0;
1466     if (CCMask == SystemZ::CCMASK_CMP_NE && CmpVal == Low)
1467       return SystemZ::CCMASK_TM_MIXED_MSB_0 ^ SystemZ::CCMASK_ANY;
1468     if (CCMask == SystemZ::CCMASK_CMP_EQ && CmpVal == High)
1469       return SystemZ::CCMASK_TM_MIXED_MSB_1;
1470     if (CCMask == SystemZ::CCMASK_CMP_NE && CmpVal == High)
1471       return SystemZ::CCMASK_TM_MIXED_MSB_1 ^ SystemZ::CCMASK_ANY;
1472   }
1473
1474   // Looks like we've exhausted our options.
1475   return 0;
1476 }
1477
1478 // See whether C can be implemented as a TEST UNDER MASK instruction.
1479 // Update the arguments with the TM version if so.
1480 static void adjustForTestUnderMask(SelectionDAG &DAG, Comparison &C) {
1481   // Check that we have a comparison with a constant.
1482   ConstantSDNode *ConstOp1 = dyn_cast<ConstantSDNode>(C.Op1);
1483   if (!ConstOp1)
1484     return;
1485   uint64_t CmpVal = ConstOp1->getZExtValue();
1486
1487   // Check whether the nonconstant input is an AND with a constant mask.
1488   Comparison NewC(C);
1489   uint64_t MaskVal;
1490   ConstantSDNode *Mask = 0;
1491   if (C.Op0.getOpcode() == ISD::AND) {
1492     NewC.Op0 = C.Op0.getOperand(0);
1493     NewC.Op1 = C.Op0.getOperand(1);
1494     Mask = dyn_cast<ConstantSDNode>(NewC.Op1);
1495     if (!Mask)
1496       return;
1497     MaskVal = Mask->getZExtValue();
1498   } else {
1499     // There is no instruction to compare with a 64-bit immediate
1500     // so use TMHH instead if possible.  We need an unsigned ordered
1501     // comparison with an i64 immediate.
1502     if (NewC.Op0.getValueType() != MVT::i64 ||
1503         NewC.CCMask == SystemZ::CCMASK_CMP_EQ ||
1504         NewC.CCMask == SystemZ::CCMASK_CMP_NE ||
1505         NewC.ICmpType == SystemZICMP::SignedOnly)
1506       return;
1507     // Convert LE and GT comparisons into LT and GE.
1508     if (NewC.CCMask == SystemZ::CCMASK_CMP_LE ||
1509         NewC.CCMask == SystemZ::CCMASK_CMP_GT) {
1510       if (CmpVal == uint64_t(-1))
1511         return;
1512       CmpVal += 1;
1513       NewC.CCMask ^= SystemZ::CCMASK_CMP_EQ;
1514     }
1515     // If the low N bits of Op1 are zero than the low N bits of Op0 can
1516     // be masked off without changing the result.
1517     MaskVal = -(CmpVal & -CmpVal);
1518     NewC.ICmpType = SystemZICMP::UnsignedOnly;
1519   }
1520
1521   // Check whether the combination of mask, comparison value and comparison
1522   // type are suitable.
1523   unsigned BitSize = NewC.Op0.getValueType().getSizeInBits();
1524   unsigned NewCCMask, ShiftVal;
1525   if (NewC.ICmpType != SystemZICMP::SignedOnly &&
1526       NewC.Op0.getOpcode() == ISD::SHL &&
1527       isSimpleShift(NewC.Op0, ShiftVal) &&
1528       (NewCCMask = getTestUnderMaskCond(BitSize, NewC.CCMask,
1529                                         MaskVal >> ShiftVal,
1530                                         CmpVal >> ShiftVal,
1531                                         SystemZICMP::Any))) {
1532     NewC.Op0 = NewC.Op0.getOperand(0);
1533     MaskVal >>= ShiftVal;
1534   } else if (NewC.ICmpType != SystemZICMP::SignedOnly &&
1535              NewC.Op0.getOpcode() == ISD::SRL &&
1536              isSimpleShift(NewC.Op0, ShiftVal) &&
1537              (NewCCMask = getTestUnderMaskCond(BitSize, NewC.CCMask,
1538                                                MaskVal << ShiftVal,
1539                                                CmpVal << ShiftVal,
1540                                                SystemZICMP::UnsignedOnly))) {
1541     NewC.Op0 = NewC.Op0.getOperand(0);
1542     MaskVal <<= ShiftVal;
1543   } else {
1544     NewCCMask = getTestUnderMaskCond(BitSize, NewC.CCMask, MaskVal, CmpVal,
1545                                      NewC.ICmpType);
1546     if (!NewCCMask)
1547       return;
1548   }
1549
1550   // Go ahead and make the change.
1551   C.Opcode = SystemZISD::TM;
1552   C.Op0 = NewC.Op0;
1553   if (Mask && Mask->getZExtValue() == MaskVal)
1554     C.Op1 = SDValue(Mask, 0);
1555   else
1556     C.Op1 = DAG.getConstant(MaskVal, C.Op0.getValueType());
1557   C.CCValid = SystemZ::CCMASK_TM;
1558   C.CCMask = NewCCMask;
1559 }
1560
1561 // Decide how to implement a comparison of type Cond between CmpOp0 with CmpOp1.
1562 static Comparison getCmp(SelectionDAG &DAG, SDValue CmpOp0, SDValue CmpOp1,
1563                          ISD::CondCode Cond) {
1564   Comparison C(CmpOp0, CmpOp1);
1565   C.CCMask = CCMaskForCondCode(Cond);
1566   if (C.Op0.getValueType().isFloatingPoint()) {
1567     C.CCValid = SystemZ::CCMASK_FCMP;
1568     C.Opcode = SystemZISD::FCMP;
1569     adjustForFNeg(C);
1570   } else {
1571     C.CCValid = SystemZ::CCMASK_ICMP;
1572     C.Opcode = SystemZISD::ICMP;
1573     // Choose the type of comparison.  Equality and inequality tests can
1574     // use either signed or unsigned comparisons.  The choice also doesn't
1575     // matter if both sign bits are known to be clear.  In those cases we
1576     // want to give the main isel code the freedom to choose whichever
1577     // form fits best.
1578     if (C.CCMask == SystemZ::CCMASK_CMP_EQ ||
1579         C.CCMask == SystemZ::CCMASK_CMP_NE ||
1580         (DAG.SignBitIsZero(C.Op0) && DAG.SignBitIsZero(C.Op1)))
1581       C.ICmpType = SystemZICMP::Any;
1582     else if (C.CCMask & SystemZ::CCMASK_CMP_UO)
1583       C.ICmpType = SystemZICMP::UnsignedOnly;
1584     else
1585       C.ICmpType = SystemZICMP::SignedOnly;
1586     C.CCMask &= ~SystemZ::CCMASK_CMP_UO;
1587     adjustZeroCmp(DAG, C);
1588     adjustSubwordCmp(DAG, C);
1589     adjustForSubtraction(DAG, C);
1590     adjustForLTGFR(C);
1591     adjustICmpTruncate(DAG, C);
1592   }
1593
1594   if (shouldSwapCmpOperands(C)) {
1595     std::swap(C.Op0, C.Op1);
1596     C.CCMask = reverseCCMask(C.CCMask);
1597   }
1598
1599   adjustForTestUnderMask(DAG, C);
1600   return C;
1601 }
1602
1603 // Emit the comparison instruction described by C.
1604 static SDValue emitCmp(SelectionDAG &DAG, SDLoc DL, Comparison &C) {
1605   if (C.Opcode == SystemZISD::ICMP)
1606     return DAG.getNode(SystemZISD::ICMP, DL, MVT::Glue, C.Op0, C.Op1,
1607                        DAG.getConstant(C.ICmpType, MVT::i32));
1608   if (C.Opcode == SystemZISD::TM) {
1609     bool RegisterOnly = (bool(C.CCMask & SystemZ::CCMASK_TM_MIXED_MSB_0) !=
1610                          bool(C.CCMask & SystemZ::CCMASK_TM_MIXED_MSB_1));
1611     return DAG.getNode(SystemZISD::TM, DL, MVT::Glue, C.Op0, C.Op1,
1612                        DAG.getConstant(RegisterOnly, MVT::i32));
1613   }
1614   return DAG.getNode(C.Opcode, DL, MVT::Glue, C.Op0, C.Op1);
1615 }
1616
1617 // Implement a 32-bit *MUL_LOHI operation by extending both operands to
1618 // 64 bits.  Extend is the extension type to use.  Store the high part
1619 // in Hi and the low part in Lo.
1620 static void lowerMUL_LOHI32(SelectionDAG &DAG, SDLoc DL,
1621                             unsigned Extend, SDValue Op0, SDValue Op1,
1622                             SDValue &Hi, SDValue &Lo) {
1623   Op0 = DAG.getNode(Extend, DL, MVT::i64, Op0);
1624   Op1 = DAG.getNode(Extend, DL, MVT::i64, Op1);
1625   SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, Op0, Op1);
1626   Hi = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul, DAG.getConstant(32, MVT::i64));
1627   Hi = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Hi);
1628   Lo = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Mul);
1629 }
1630
1631 // Lower a binary operation that produces two VT results, one in each
1632 // half of a GR128 pair.  Op0 and Op1 are the VT operands to the operation,
1633 // Extend extends Op0 to a GR128, and Opcode performs the GR128 operation
1634 // on the extended Op0 and (unextended) Op1.  Store the even register result
1635 // in Even and the odd register result in Odd.
1636 static void lowerGR128Binary(SelectionDAG &DAG, SDLoc DL, EVT VT,
1637                              unsigned Extend, unsigned Opcode,
1638                              SDValue Op0, SDValue Op1,
1639                              SDValue &Even, SDValue &Odd) {
1640   SDNode *In128 = DAG.getMachineNode(Extend, DL, MVT::Untyped, Op0);
1641   SDValue Result = DAG.getNode(Opcode, DL, MVT::Untyped,
1642                                SDValue(In128, 0), Op1);
1643   bool Is32Bit = is32Bit(VT);
1644   Even = DAG.getTargetExtractSubreg(SystemZ::even128(Is32Bit), DL, VT, Result);
1645   Odd = DAG.getTargetExtractSubreg(SystemZ::odd128(Is32Bit), DL, VT, Result);
1646 }
1647
1648 // Return an i32 value that is 1 if the CC value produced by Glue is
1649 // in the mask CCMask and 0 otherwise.  CC is known to have a value
1650 // in CCValid, so other values can be ignored.
1651 static SDValue emitSETCC(SelectionDAG &DAG, SDLoc DL, SDValue Glue,
1652                          unsigned CCValid, unsigned CCMask) {
1653   IPMConversion Conversion = getIPMConversion(CCValid, CCMask);
1654   SDValue Result = DAG.getNode(SystemZISD::IPM, DL, MVT::i32, Glue);
1655
1656   if (Conversion.XORValue)
1657     Result = DAG.getNode(ISD::XOR, DL, MVT::i32, Result,
1658                          DAG.getConstant(Conversion.XORValue, MVT::i32));
1659
1660   if (Conversion.AddValue)
1661     Result = DAG.getNode(ISD::ADD, DL, MVT::i32, Result,
1662                          DAG.getConstant(Conversion.AddValue, MVT::i32));
1663
1664   // The SHR/AND sequence should get optimized to an RISBG.
1665   Result = DAG.getNode(ISD::SRL, DL, MVT::i32, Result,
1666                        DAG.getConstant(Conversion.Bit, MVT::i32));
1667   if (Conversion.Bit != 31)
1668     Result = DAG.getNode(ISD::AND, DL, MVT::i32, Result,
1669                          DAG.getConstant(1, MVT::i32));
1670   return Result;
1671 }
1672
1673 SDValue SystemZTargetLowering::lowerSETCC(SDValue Op,
1674                                           SelectionDAG &DAG) const {
1675   SDValue CmpOp0   = Op.getOperand(0);
1676   SDValue CmpOp1   = Op.getOperand(1);
1677   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1678   SDLoc DL(Op);
1679
1680   Comparison C(getCmp(DAG, CmpOp0, CmpOp1, CC));
1681   SDValue Glue = emitCmp(DAG, DL, C);
1682   return emitSETCC(DAG, DL, Glue, C.CCValid, C.CCMask);
1683 }
1684
1685 SDValue SystemZTargetLowering::lowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
1686   SDValue Chain    = Op.getOperand(0);
1687   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1688   SDValue CmpOp0   = Op.getOperand(2);
1689   SDValue CmpOp1   = Op.getOperand(3);
1690   SDValue Dest     = Op.getOperand(4);
1691   SDLoc DL(Op);
1692
1693   Comparison C(getCmp(DAG, CmpOp0, CmpOp1, CC));
1694   SDValue Glue = emitCmp(DAG, DL, C);
1695   return DAG.getNode(SystemZISD::BR_CCMASK, DL, Op.getValueType(),
1696                      Chain, DAG.getConstant(C.CCValid, MVT::i32),
1697                      DAG.getConstant(C.CCMask, MVT::i32), Dest, Glue);
1698 }
1699
1700 // Return true if Pos is CmpOp and Neg is the negative of CmpOp,
1701 // allowing Pos and Neg to be wider than CmpOp.
1702 static bool isAbsolute(SDValue CmpOp, SDValue Pos, SDValue Neg) {
1703   return (Neg.getOpcode() == ISD::SUB &&
1704           Neg.getOperand(0).getOpcode() == ISD::Constant &&
1705           cast<ConstantSDNode>(Neg.getOperand(0))->getZExtValue() == 0 &&
1706           Neg.getOperand(1) == Pos &&
1707           (Pos == CmpOp ||
1708            (Pos.getOpcode() == ISD::SIGN_EXTEND &&
1709             Pos.getOperand(0) == CmpOp)));
1710 }
1711
1712 // Return the absolute or negative absolute of Op; IsNegative decides which.
1713 static SDValue getAbsolute(SelectionDAG &DAG, SDLoc DL, SDValue Op,
1714                            bool IsNegative) {
1715   Op = DAG.getNode(SystemZISD::IABS, DL, Op.getValueType(), Op);
1716   if (IsNegative)
1717     Op = DAG.getNode(ISD::SUB, DL, Op.getValueType(),
1718                      DAG.getConstant(0, Op.getValueType()), Op);
1719   return Op;
1720 }
1721
1722 SDValue SystemZTargetLowering::lowerSELECT_CC(SDValue Op,
1723                                               SelectionDAG &DAG) const {
1724   SDValue CmpOp0   = Op.getOperand(0);
1725   SDValue CmpOp1   = Op.getOperand(1);
1726   SDValue TrueOp   = Op.getOperand(2);
1727   SDValue FalseOp  = Op.getOperand(3);
1728   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1729   SDLoc DL(Op);
1730
1731   Comparison C(getCmp(DAG, CmpOp0, CmpOp1, CC));
1732
1733   // Check for absolute and negative-absolute selections, including those
1734   // where the comparison value is sign-extended (for LPGFR and LNGFR).
1735   // This check supplements the one in DAGCombiner.
1736   if (C.Opcode == SystemZISD::ICMP &&
1737       C.CCMask != SystemZ::CCMASK_CMP_EQ &&
1738       C.CCMask != SystemZ::CCMASK_CMP_NE &&
1739       C.Op1.getOpcode() == ISD::Constant &&
1740       cast<ConstantSDNode>(C.Op1)->getZExtValue() == 0) {
1741     if (isAbsolute(C.Op0, TrueOp, FalseOp))
1742       return getAbsolute(DAG, DL, TrueOp, C.CCMask & SystemZ::CCMASK_CMP_LT);
1743     if (isAbsolute(C.Op0, FalseOp, TrueOp))
1744       return getAbsolute(DAG, DL, FalseOp, C.CCMask & SystemZ::CCMASK_CMP_GT);
1745   }
1746
1747   SDValue Glue = emitCmp(DAG, DL, C);
1748
1749   // Special case for handling -1/0 results.  The shifts we use here
1750   // should get optimized with the IPM conversion sequence.
1751   ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp);
1752   ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp);
1753   if (TrueC && FalseC) {
1754     int64_t TrueVal = TrueC->getSExtValue();
1755     int64_t FalseVal = FalseC->getSExtValue();
1756     if ((TrueVal == -1 && FalseVal == 0) || (TrueVal == 0 && FalseVal == -1)) {
1757       // Invert the condition if we want -1 on false.
1758       if (TrueVal == 0)
1759         C.CCMask ^= C.CCValid;
1760       SDValue Result = emitSETCC(DAG, DL, Glue, C.CCValid, C.CCMask);
1761       EVT VT = Op.getValueType();
1762       // Extend the result to VT.  Upper bits are ignored.
1763       if (!is32Bit(VT))
1764         Result = DAG.getNode(ISD::ANY_EXTEND, DL, VT, Result);
1765       // Sign-extend from the low bit.
1766       SDValue ShAmt = DAG.getConstant(VT.getSizeInBits() - 1, MVT::i32);
1767       SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, Result, ShAmt);
1768       return DAG.getNode(ISD::SRA, DL, VT, Shl, ShAmt);
1769     }
1770   }
1771
1772   SmallVector<SDValue, 5> Ops;
1773   Ops.push_back(TrueOp);
1774   Ops.push_back(FalseOp);
1775   Ops.push_back(DAG.getConstant(C.CCValid, MVT::i32));
1776   Ops.push_back(DAG.getConstant(C.CCMask, MVT::i32));
1777   Ops.push_back(Glue);
1778
1779   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
1780   return DAG.getNode(SystemZISD::SELECT_CCMASK, DL, VTs, &Ops[0], Ops.size());
1781 }
1782
1783 SDValue SystemZTargetLowering::lowerGlobalAddress(GlobalAddressSDNode *Node,
1784                                                   SelectionDAG &DAG) const {
1785   SDLoc DL(Node);
1786   const GlobalValue *GV = Node->getGlobal();
1787   int64_t Offset = Node->getOffset();
1788   EVT PtrVT = getPointerTy();
1789   Reloc::Model RM = TM.getRelocationModel();
1790   CodeModel::Model CM = TM.getCodeModel();
1791
1792   SDValue Result;
1793   if (Subtarget.isPC32DBLSymbol(GV, RM, CM)) {
1794     // Assign anchors at 1<<12 byte boundaries.
1795     uint64_t Anchor = Offset & ~uint64_t(0xfff);
1796     Result = DAG.getTargetGlobalAddress(GV, DL, PtrVT, Anchor);
1797     Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1798
1799     // The offset can be folded into the address if it is aligned to a halfword.
1800     Offset -= Anchor;
1801     if (Offset != 0 && (Offset & 1) == 0) {
1802       SDValue Full = DAG.getTargetGlobalAddress(GV, DL, PtrVT, Anchor + Offset);
1803       Result = DAG.getNode(SystemZISD::PCREL_OFFSET, DL, PtrVT, Full, Result);
1804       Offset = 0;
1805     }
1806   } else {
1807     Result = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, SystemZII::MO_GOT);
1808     Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1809     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
1810                          MachinePointerInfo::getGOT(), false, false, false, 0);
1811   }
1812
1813   // If there was a non-zero offset that we didn't fold, create an explicit
1814   // addition for it.
1815   if (Offset != 0)
1816     Result = DAG.getNode(ISD::ADD, DL, PtrVT, Result,
1817                          DAG.getConstant(Offset, PtrVT));
1818
1819   return Result;
1820 }
1821
1822 SDValue SystemZTargetLowering::lowerGlobalTLSAddress(GlobalAddressSDNode *Node,
1823                                                      SelectionDAG &DAG) const {
1824   SDLoc DL(Node);
1825   const GlobalValue *GV = Node->getGlobal();
1826   EVT PtrVT = getPointerTy();
1827   TLSModel::Model model = TM.getTLSModel(GV);
1828
1829   if (model != TLSModel::LocalExec)
1830     llvm_unreachable("only local-exec TLS mode supported");
1831
1832   // The high part of the thread pointer is in access register 0.
1833   SDValue TPHi = DAG.getNode(SystemZISD::EXTRACT_ACCESS, DL, MVT::i32,
1834                              DAG.getConstant(0, MVT::i32));
1835   TPHi = DAG.getNode(ISD::ANY_EXTEND, DL, PtrVT, TPHi);
1836
1837   // The low part of the thread pointer is in access register 1.
1838   SDValue TPLo = DAG.getNode(SystemZISD::EXTRACT_ACCESS, DL, MVT::i32,
1839                              DAG.getConstant(1, MVT::i32));
1840   TPLo = DAG.getNode(ISD::ZERO_EXTEND, DL, PtrVT, TPLo);
1841
1842   // Merge them into a single 64-bit address.
1843   SDValue TPHiShifted = DAG.getNode(ISD::SHL, DL, PtrVT, TPHi,
1844                                     DAG.getConstant(32, PtrVT));
1845   SDValue TP = DAG.getNode(ISD::OR, DL, PtrVT, TPHiShifted, TPLo);
1846
1847   // Get the offset of GA from the thread pointer.
1848   SystemZConstantPoolValue *CPV =
1849     SystemZConstantPoolValue::Create(GV, SystemZCP::NTPOFF);
1850
1851   // Force the offset into the constant pool and load it from there.
1852   SDValue CPAddr = DAG.getConstantPool(CPV, PtrVT, 8);
1853   SDValue Offset = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(),
1854                                CPAddr, MachinePointerInfo::getConstantPool(),
1855                                false, false, false, 0);
1856
1857   // Add the base and offset together.
1858   return DAG.getNode(ISD::ADD, DL, PtrVT, TP, Offset);
1859 }
1860
1861 SDValue SystemZTargetLowering::lowerBlockAddress(BlockAddressSDNode *Node,
1862                                                  SelectionDAG &DAG) const {
1863   SDLoc DL(Node);
1864   const BlockAddress *BA = Node->getBlockAddress();
1865   int64_t Offset = Node->getOffset();
1866   EVT PtrVT = getPointerTy();
1867
1868   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset);
1869   Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1870   return Result;
1871 }
1872
1873 SDValue SystemZTargetLowering::lowerJumpTable(JumpTableSDNode *JT,
1874                                               SelectionDAG &DAG) const {
1875   SDLoc DL(JT);
1876   EVT PtrVT = getPointerTy();
1877   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1878
1879   // Use LARL to load the address of the table.
1880   return DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1881 }
1882
1883 SDValue SystemZTargetLowering::lowerConstantPool(ConstantPoolSDNode *CP,
1884                                                  SelectionDAG &DAG) const {
1885   SDLoc DL(CP);
1886   EVT PtrVT = getPointerTy();
1887
1888   SDValue Result;
1889   if (CP->isMachineConstantPoolEntry())
1890     Result = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1891                                        CP->getAlignment());
1892   else
1893     Result = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1894                                        CP->getAlignment(), CP->getOffset());
1895
1896   // Use LARL to load the address of the constant pool entry.
1897   return DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1898 }
1899
1900 SDValue SystemZTargetLowering::lowerBITCAST(SDValue Op,
1901                                             SelectionDAG &DAG) const {
1902   SDLoc DL(Op);
1903   SDValue In = Op.getOperand(0);
1904   EVT InVT = In.getValueType();
1905   EVT ResVT = Op.getValueType();
1906
1907   if (InVT == MVT::i32 && ResVT == MVT::f32) {
1908     SDValue In64;
1909     if (Subtarget.hasHighWord()) {
1910       SDNode *U64 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF, DL,
1911                                        MVT::i64);
1912       In64 = DAG.getTargetInsertSubreg(SystemZ::subreg_h32, DL,
1913                                        MVT::i64, SDValue(U64, 0), In);
1914     } else {
1915       In64 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, In);
1916       In64 = DAG.getNode(ISD::SHL, DL, MVT::i64, In64,
1917                          DAG.getConstant(32, MVT::i64));
1918     }
1919     SDValue Out64 = DAG.getNode(ISD::BITCAST, DL, MVT::f64, In64);
1920     return DAG.getTargetExtractSubreg(SystemZ::subreg_h32,
1921                                       DL, MVT::f32, Out64);
1922   }
1923   if (InVT == MVT::f32 && ResVT == MVT::i32) {
1924     SDNode *U64 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF, DL, MVT::f64);
1925     SDValue In64 = DAG.getTargetInsertSubreg(SystemZ::subreg_h32, DL,
1926                                              MVT::f64, SDValue(U64, 0), In);
1927     SDValue Out64 = DAG.getNode(ISD::BITCAST, DL, MVT::i64, In64);
1928     if (Subtarget.hasHighWord())
1929       return DAG.getTargetExtractSubreg(SystemZ::subreg_h32, DL,
1930                                         MVT::i32, Out64);
1931     SDValue Shift = DAG.getNode(ISD::SRL, DL, MVT::i64, Out64,
1932                                 DAG.getConstant(32, MVT::i64));
1933     return DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Shift);
1934   }
1935   llvm_unreachable("Unexpected bitcast combination");
1936 }
1937
1938 SDValue SystemZTargetLowering::lowerVASTART(SDValue Op,
1939                                             SelectionDAG &DAG) const {
1940   MachineFunction &MF = DAG.getMachineFunction();
1941   SystemZMachineFunctionInfo *FuncInfo =
1942     MF.getInfo<SystemZMachineFunctionInfo>();
1943   EVT PtrVT = getPointerTy();
1944
1945   SDValue Chain   = Op.getOperand(0);
1946   SDValue Addr    = Op.getOperand(1);
1947   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1948   SDLoc DL(Op);
1949
1950   // The initial values of each field.
1951   const unsigned NumFields = 4;
1952   SDValue Fields[NumFields] = {
1953     DAG.getConstant(FuncInfo->getVarArgsFirstGPR(), PtrVT),
1954     DAG.getConstant(FuncInfo->getVarArgsFirstFPR(), PtrVT),
1955     DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT),
1956     DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT)
1957   };
1958
1959   // Store each field into its respective slot.
1960   SDValue MemOps[NumFields];
1961   unsigned Offset = 0;
1962   for (unsigned I = 0; I < NumFields; ++I) {
1963     SDValue FieldAddr = Addr;
1964     if (Offset != 0)
1965       FieldAddr = DAG.getNode(ISD::ADD, DL, PtrVT, FieldAddr,
1966                               DAG.getIntPtrConstant(Offset));
1967     MemOps[I] = DAG.getStore(Chain, DL, Fields[I], FieldAddr,
1968                              MachinePointerInfo(SV, Offset),
1969                              false, false, 0);
1970     Offset += 8;
1971   }
1972   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps, NumFields);
1973 }
1974
1975 SDValue SystemZTargetLowering::lowerVACOPY(SDValue Op,
1976                                            SelectionDAG &DAG) const {
1977   SDValue Chain      = Op.getOperand(0);
1978   SDValue DstPtr     = Op.getOperand(1);
1979   SDValue SrcPtr     = Op.getOperand(2);
1980   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
1981   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
1982   SDLoc DL(Op);
1983
1984   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr, DAG.getIntPtrConstant(32),
1985                        /*Align*/8, /*isVolatile*/false, /*AlwaysInline*/false,
1986                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
1987 }
1988
1989 SDValue SystemZTargetLowering::
1990 lowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const {
1991   SDValue Chain = Op.getOperand(0);
1992   SDValue Size  = Op.getOperand(1);
1993   SDLoc DL(Op);
1994
1995   unsigned SPReg = getStackPointerRegisterToSaveRestore();
1996
1997   // Get a reference to the stack pointer.
1998   SDValue OldSP = DAG.getCopyFromReg(Chain, DL, SPReg, MVT::i64);
1999
2000   // Get the new stack pointer value.
2001   SDValue NewSP = DAG.getNode(ISD::SUB, DL, MVT::i64, OldSP, Size);
2002
2003   // Copy the new stack pointer back.
2004   Chain = DAG.getCopyToReg(Chain, DL, SPReg, NewSP);
2005
2006   // The allocated data lives above the 160 bytes allocated for the standard
2007   // frame, plus any outgoing stack arguments.  We don't know how much that
2008   // amounts to yet, so emit a special ADJDYNALLOC placeholder.
2009   SDValue ArgAdjust = DAG.getNode(SystemZISD::ADJDYNALLOC, DL, MVT::i64);
2010   SDValue Result = DAG.getNode(ISD::ADD, DL, MVT::i64, NewSP, ArgAdjust);
2011
2012   SDValue Ops[2] = { Result, Chain };
2013   return DAG.getMergeValues(Ops, 2, DL);
2014 }
2015
2016 SDValue SystemZTargetLowering::lowerSMUL_LOHI(SDValue Op,
2017                                               SelectionDAG &DAG) const {
2018   EVT VT = Op.getValueType();
2019   SDLoc DL(Op);
2020   SDValue Ops[2];
2021   if (is32Bit(VT))
2022     // Just do a normal 64-bit multiplication and extract the results.
2023     // We define this so that it can be used for constant division.
2024     lowerMUL_LOHI32(DAG, DL, ISD::SIGN_EXTEND, Op.getOperand(0),
2025                     Op.getOperand(1), Ops[1], Ops[0]);
2026   else {
2027     // Do a full 128-bit multiplication based on UMUL_LOHI64:
2028     //
2029     //   (ll * rl) + ((lh * rl) << 64) + ((ll * rh) << 64)
2030     //
2031     // but using the fact that the upper halves are either all zeros
2032     // or all ones:
2033     //
2034     //   (ll * rl) - ((lh & rl) << 64) - ((ll & rh) << 64)
2035     //
2036     // and grouping the right terms together since they are quicker than the
2037     // multiplication:
2038     //
2039     //   (ll * rl) - (((lh & rl) + (ll & rh)) << 64)
2040     SDValue C63 = DAG.getConstant(63, MVT::i64);
2041     SDValue LL = Op.getOperand(0);
2042     SDValue RL = Op.getOperand(1);
2043     SDValue LH = DAG.getNode(ISD::SRA, DL, VT, LL, C63);
2044     SDValue RH = DAG.getNode(ISD::SRA, DL, VT, RL, C63);
2045     // UMUL_LOHI64 returns the low result in the odd register and the high
2046     // result in the even register.  SMUL_LOHI is defined to return the
2047     // low half first, so the results are in reverse order.
2048     lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, SystemZISD::UMUL_LOHI64,
2049                      LL, RL, Ops[1], Ops[0]);
2050     SDValue NegLLTimesRH = DAG.getNode(ISD::AND, DL, VT, LL, RH);
2051     SDValue NegLHTimesRL = DAG.getNode(ISD::AND, DL, VT, LH, RL);
2052     SDValue NegSum = DAG.getNode(ISD::ADD, DL, VT, NegLLTimesRH, NegLHTimesRL);
2053     Ops[1] = DAG.getNode(ISD::SUB, DL, VT, Ops[1], NegSum);
2054   }
2055   return DAG.getMergeValues(Ops, 2, DL);
2056 }
2057
2058 SDValue SystemZTargetLowering::lowerUMUL_LOHI(SDValue Op,
2059                                               SelectionDAG &DAG) const {
2060   EVT VT = Op.getValueType();
2061   SDLoc DL(Op);
2062   SDValue Ops[2];
2063   if (is32Bit(VT))
2064     // Just do a normal 64-bit multiplication and extract the results.
2065     // We define this so that it can be used for constant division.
2066     lowerMUL_LOHI32(DAG, DL, ISD::ZERO_EXTEND, Op.getOperand(0),
2067                     Op.getOperand(1), Ops[1], Ops[0]);
2068   else
2069     // UMUL_LOHI64 returns the low result in the odd register and the high
2070     // result in the even register.  UMUL_LOHI is defined to return the
2071     // low half first, so the results are in reverse order.
2072     lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, SystemZISD::UMUL_LOHI64,
2073                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
2074   return DAG.getMergeValues(Ops, 2, DL);
2075 }
2076
2077 SDValue SystemZTargetLowering::lowerSDIVREM(SDValue Op,
2078                                             SelectionDAG &DAG) const {
2079   SDValue Op0 = Op.getOperand(0);
2080   SDValue Op1 = Op.getOperand(1);
2081   EVT VT = Op.getValueType();
2082   SDLoc DL(Op);
2083   unsigned Opcode;
2084
2085   // We use DSGF for 32-bit division.
2086   if (is32Bit(VT)) {
2087     Op0 = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i64, Op0);
2088     Opcode = SystemZISD::SDIVREM32;
2089   } else if (DAG.ComputeNumSignBits(Op1) > 32) {
2090     Op1 = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Op1);
2091     Opcode = SystemZISD::SDIVREM32;
2092   } else
2093     Opcode = SystemZISD::SDIVREM64;
2094
2095   // DSG(F) takes a 64-bit dividend, so the even register in the GR128
2096   // input is "don't care".  The instruction returns the remainder in
2097   // the even register and the quotient in the odd register.
2098   SDValue Ops[2];
2099   lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, Opcode,
2100                    Op0, Op1, Ops[1], Ops[0]);
2101   return DAG.getMergeValues(Ops, 2, DL);
2102 }
2103
2104 SDValue SystemZTargetLowering::lowerUDIVREM(SDValue Op,
2105                                             SelectionDAG &DAG) const {
2106   EVT VT = Op.getValueType();
2107   SDLoc DL(Op);
2108
2109   // DL(G) uses a double-width dividend, so we need to clear the even
2110   // register in the GR128 input.  The instruction returns the remainder
2111   // in the even register and the quotient in the odd register.
2112   SDValue Ops[2];
2113   if (is32Bit(VT))
2114     lowerGR128Binary(DAG, DL, VT, SystemZ::ZEXT128_32, SystemZISD::UDIVREM32,
2115                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
2116   else
2117     lowerGR128Binary(DAG, DL, VT, SystemZ::ZEXT128_64, SystemZISD::UDIVREM64,
2118                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
2119   return DAG.getMergeValues(Ops, 2, DL);
2120 }
2121
2122 SDValue SystemZTargetLowering::lowerOR(SDValue Op, SelectionDAG &DAG) const {
2123   assert(Op.getValueType() == MVT::i64 && "Should be 64-bit operation");
2124
2125   // Get the known-zero masks for each operand.
2126   SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1) };
2127   APInt KnownZero[2], KnownOne[2];
2128   DAG.ComputeMaskedBits(Ops[0], KnownZero[0], KnownOne[0]);
2129   DAG.ComputeMaskedBits(Ops[1], KnownZero[1], KnownOne[1]);
2130
2131   // See if the upper 32 bits of one operand and the lower 32 bits of the
2132   // other are known zero.  They are the low and high operands respectively.
2133   uint64_t Masks[] = { KnownZero[0].getZExtValue(),
2134                        KnownZero[1].getZExtValue() };
2135   unsigned High, Low;
2136   if ((Masks[0] >> 32) == 0xffffffff && uint32_t(Masks[1]) == 0xffffffff)
2137     High = 1, Low = 0;
2138   else if ((Masks[1] >> 32) == 0xffffffff && uint32_t(Masks[0]) == 0xffffffff)
2139     High = 0, Low = 1;
2140   else
2141     return Op;
2142
2143   SDValue LowOp = Ops[Low];
2144   SDValue HighOp = Ops[High];
2145
2146   // If the high part is a constant, we're better off using IILH.
2147   if (HighOp.getOpcode() == ISD::Constant)
2148     return Op;
2149
2150   // If the low part is a constant that is outside the range of LHI,
2151   // then we're better off using IILF.
2152   if (LowOp.getOpcode() == ISD::Constant) {
2153     int64_t Value = int32_t(cast<ConstantSDNode>(LowOp)->getZExtValue());
2154     if (!isInt<16>(Value))
2155       return Op;
2156   }
2157
2158   // Check whether the high part is an AND that doesn't change the
2159   // high 32 bits and just masks out low bits.  We can skip it if so.
2160   if (HighOp.getOpcode() == ISD::AND &&
2161       HighOp.getOperand(1).getOpcode() == ISD::Constant) {
2162     SDValue HighOp0 = HighOp.getOperand(0);
2163     uint64_t Mask = cast<ConstantSDNode>(HighOp.getOperand(1))->getZExtValue();
2164     if (DAG.MaskedValueIsZero(HighOp0, APInt(64, ~(Mask | 0xffffffff))))
2165       HighOp = HighOp0;
2166   }
2167
2168   // Take advantage of the fact that all GR32 operations only change the
2169   // low 32 bits by truncating Low to an i32 and inserting it directly
2170   // using a subreg.  The interesting cases are those where the truncation
2171   // can be folded.
2172   SDLoc DL(Op);
2173   SDValue Low32 = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, LowOp);
2174   return DAG.getTargetInsertSubreg(SystemZ::subreg_l32, DL,
2175                                    MVT::i64, HighOp, Low32);
2176 }
2177
2178 SDValue SystemZTargetLowering::lowerSIGN_EXTEND(SDValue Op,
2179                                                 SelectionDAG &DAG) const {
2180   // Convert (sext (ashr (shl X, C1), C2)) to
2181   // (ashr (shl (anyext X), C1'), C2')), since wider shifts are as
2182   // cheap as narrower ones.
2183   SDValue N0 = Op.getOperand(0);
2184   EVT VT = Op.getValueType();
2185   if (N0.hasOneUse() && N0.getOpcode() == ISD::SRA) {
2186     ConstantSDNode *SraAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2187     SDValue Inner = N0.getOperand(0);
2188     if (SraAmt && Inner.hasOneUse() && Inner.getOpcode() == ISD::SHL) {
2189       ConstantSDNode *ShlAmt = dyn_cast<ConstantSDNode>(Inner.getOperand(1));
2190       if (ShlAmt) {
2191         unsigned Extra = (VT.getSizeInBits() -
2192                           N0.getValueType().getSizeInBits());
2193         unsigned NewShlAmt = ShlAmt->getZExtValue() + Extra;
2194         unsigned NewSraAmt = SraAmt->getZExtValue() + Extra;
2195         EVT ShiftVT = N0.getOperand(1).getValueType();
2196         SDValue Ext = DAG.getNode(ISD::ANY_EXTEND, SDLoc(Inner), VT,
2197                                   Inner.getOperand(0));
2198         SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(Inner), VT, Ext,
2199                                   DAG.getConstant(NewShlAmt, ShiftVT));
2200         return DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl,
2201                            DAG.getConstant(NewSraAmt, ShiftVT));
2202       }
2203     }
2204   }
2205   return SDValue();
2206 }
2207
2208 // Op is an atomic load.  Lower it into a normal volatile load.
2209 SDValue SystemZTargetLowering::lowerATOMIC_LOAD(SDValue Op,
2210                                                 SelectionDAG &DAG) const {
2211   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
2212   return DAG.getExtLoad(ISD::EXTLOAD, SDLoc(Op), Op.getValueType(),
2213                         Node->getChain(), Node->getBasePtr(),
2214                         Node->getMemoryVT(), Node->getMemOperand());
2215 }
2216
2217 // Op is an atomic store.  Lower it into a normal volatile store followed
2218 // by a serialization.
2219 SDValue SystemZTargetLowering::lowerATOMIC_STORE(SDValue Op,
2220                                                  SelectionDAG &DAG) const {
2221   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
2222   SDValue Chain = DAG.getTruncStore(Node->getChain(), SDLoc(Op), Node->getVal(),
2223                                     Node->getBasePtr(), Node->getMemoryVT(),
2224                                     Node->getMemOperand());
2225   return SDValue(DAG.getMachineNode(SystemZ::Serialize, SDLoc(Op), MVT::Other,
2226                                     Chain), 0);
2227 }
2228
2229 // Op is an 8-, 16-bit or 32-bit ATOMIC_LOAD_* operation.  Lower the first
2230 // two into the fullword ATOMIC_LOADW_* operation given by Opcode.
2231 SDValue SystemZTargetLowering::lowerATOMIC_LOAD_OP(SDValue Op,
2232                                                    SelectionDAG &DAG,
2233                                                    unsigned Opcode) const {
2234   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
2235
2236   // 32-bit operations need no code outside the main loop.
2237   EVT NarrowVT = Node->getMemoryVT();
2238   EVT WideVT = MVT::i32;
2239   if (NarrowVT == WideVT)
2240     return Op;
2241
2242   int64_t BitSize = NarrowVT.getSizeInBits();
2243   SDValue ChainIn = Node->getChain();
2244   SDValue Addr = Node->getBasePtr();
2245   SDValue Src2 = Node->getVal();
2246   MachineMemOperand *MMO = Node->getMemOperand();
2247   SDLoc DL(Node);
2248   EVT PtrVT = Addr.getValueType();
2249
2250   // Convert atomic subtracts of constants into additions.
2251   if (Opcode == SystemZISD::ATOMIC_LOADW_SUB)
2252     if (ConstantSDNode *Const = dyn_cast<ConstantSDNode>(Src2)) {
2253       Opcode = SystemZISD::ATOMIC_LOADW_ADD;
2254       Src2 = DAG.getConstant(-Const->getSExtValue(), Src2.getValueType());
2255     }
2256
2257   // Get the address of the containing word.
2258   SDValue AlignedAddr = DAG.getNode(ISD::AND, DL, PtrVT, Addr,
2259                                     DAG.getConstant(-4, PtrVT));
2260
2261   // Get the number of bits that the word must be rotated left in order
2262   // to bring the field to the top bits of a GR32.
2263   SDValue BitShift = DAG.getNode(ISD::SHL, DL, PtrVT, Addr,
2264                                  DAG.getConstant(3, PtrVT));
2265   BitShift = DAG.getNode(ISD::TRUNCATE, DL, WideVT, BitShift);
2266
2267   // Get the complementing shift amount, for rotating a field in the top
2268   // bits back to its proper position.
2269   SDValue NegBitShift = DAG.getNode(ISD::SUB, DL, WideVT,
2270                                     DAG.getConstant(0, WideVT), BitShift);
2271
2272   // Extend the source operand to 32 bits and prepare it for the inner loop.
2273   // ATOMIC_SWAPW uses RISBG to rotate the field left, but all other
2274   // operations require the source to be shifted in advance.  (This shift
2275   // can be folded if the source is constant.)  For AND and NAND, the lower
2276   // bits must be set, while for other opcodes they should be left clear.
2277   if (Opcode != SystemZISD::ATOMIC_SWAPW)
2278     Src2 = DAG.getNode(ISD::SHL, DL, WideVT, Src2,
2279                        DAG.getConstant(32 - BitSize, WideVT));
2280   if (Opcode == SystemZISD::ATOMIC_LOADW_AND ||
2281       Opcode == SystemZISD::ATOMIC_LOADW_NAND)
2282     Src2 = DAG.getNode(ISD::OR, DL, WideVT, Src2,
2283                        DAG.getConstant(uint32_t(-1) >> BitSize, WideVT));
2284
2285   // Construct the ATOMIC_LOADW_* node.
2286   SDVTList VTList = DAG.getVTList(WideVT, MVT::Other);
2287   SDValue Ops[] = { ChainIn, AlignedAddr, Src2, BitShift, NegBitShift,
2288                     DAG.getConstant(BitSize, WideVT) };
2289   SDValue AtomicOp = DAG.getMemIntrinsicNode(Opcode, DL, VTList, Ops,
2290                                              array_lengthof(Ops),
2291                                              NarrowVT, MMO);
2292
2293   // Rotate the result of the final CS so that the field is in the lower
2294   // bits of a GR32, then truncate it.
2295   SDValue ResultShift = DAG.getNode(ISD::ADD, DL, WideVT, BitShift,
2296                                     DAG.getConstant(BitSize, WideVT));
2297   SDValue Result = DAG.getNode(ISD::ROTL, DL, WideVT, AtomicOp, ResultShift);
2298
2299   SDValue RetOps[2] = { Result, AtomicOp.getValue(1) };
2300   return DAG.getMergeValues(RetOps, 2, DL);
2301 }
2302
2303 // Op is an ATOMIC_LOAD_SUB operation.  Lower 8- and 16-bit operations
2304 // into ATOMIC_LOADW_SUBs and decide whether to convert 32- and 64-bit
2305 // operations into additions.
2306 SDValue SystemZTargetLowering::lowerATOMIC_LOAD_SUB(SDValue Op,
2307                                                     SelectionDAG &DAG) const {
2308   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
2309   EVT MemVT = Node->getMemoryVT();
2310   if (MemVT == MVT::i32 || MemVT == MVT::i64) {
2311     // A full-width operation.
2312     assert(Op.getValueType() == MemVT && "Mismatched VTs");
2313     SDValue Src2 = Node->getVal();
2314     SDValue NegSrc2;
2315     SDLoc DL(Src2);
2316
2317     if (ConstantSDNode *Op2 = dyn_cast<ConstantSDNode>(Src2)) {
2318       // Use an addition if the operand is constant and either LAA(G) is
2319       // available or the negative value is in the range of A(G)FHI.
2320       int64_t Value = (-Op2->getAPIntValue()).getSExtValue();
2321       if (isInt<32>(Value) || TM.getSubtargetImpl()->hasInterlockedAccess1())
2322         NegSrc2 = DAG.getConstant(Value, MemVT);
2323     } else if (TM.getSubtargetImpl()->hasInterlockedAccess1())
2324       // Use LAA(G) if available.
2325       NegSrc2 = DAG.getNode(ISD::SUB, DL, MemVT, DAG.getConstant(0, MemVT),
2326                             Src2);
2327
2328     if (NegSrc2.getNode())
2329       return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, DL, MemVT,
2330                            Node->getChain(), Node->getBasePtr(), NegSrc2,
2331                            Node->getMemOperand(), Node->getOrdering(),
2332                            Node->getSynchScope());
2333
2334     // Use the node as-is.
2335     return Op;
2336   }
2337
2338   return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_SUB);
2339 }
2340
2341 // Node is an 8- or 16-bit ATOMIC_CMP_SWAP operation.  Lower the first two
2342 // into a fullword ATOMIC_CMP_SWAPW operation.
2343 SDValue SystemZTargetLowering::lowerATOMIC_CMP_SWAP(SDValue Op,
2344                                                     SelectionDAG &DAG) const {
2345   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
2346
2347   // We have native support for 32-bit compare and swap.
2348   EVT NarrowVT = Node->getMemoryVT();
2349   EVT WideVT = MVT::i32;
2350   if (NarrowVT == WideVT)
2351     return Op;
2352
2353   int64_t BitSize = NarrowVT.getSizeInBits();
2354   SDValue ChainIn = Node->getOperand(0);
2355   SDValue Addr = Node->getOperand(1);
2356   SDValue CmpVal = Node->getOperand(2);
2357   SDValue SwapVal = Node->getOperand(3);
2358   MachineMemOperand *MMO = Node->getMemOperand();
2359   SDLoc DL(Node);
2360   EVT PtrVT = Addr.getValueType();
2361
2362   // Get the address of the containing word.
2363   SDValue AlignedAddr = DAG.getNode(ISD::AND, DL, PtrVT, Addr,
2364                                     DAG.getConstant(-4, PtrVT));
2365
2366   // Get the number of bits that the word must be rotated left in order
2367   // to bring the field to the top bits of a GR32.
2368   SDValue BitShift = DAG.getNode(ISD::SHL, DL, PtrVT, Addr,
2369                                  DAG.getConstant(3, PtrVT));
2370   BitShift = DAG.getNode(ISD::TRUNCATE, DL, WideVT, BitShift);
2371
2372   // Get the complementing shift amount, for rotating a field in the top
2373   // bits back to its proper position.
2374   SDValue NegBitShift = DAG.getNode(ISD::SUB, DL, WideVT,
2375                                     DAG.getConstant(0, WideVT), BitShift);
2376
2377   // Construct the ATOMIC_CMP_SWAPW node.
2378   SDVTList VTList = DAG.getVTList(WideVT, MVT::Other);
2379   SDValue Ops[] = { ChainIn, AlignedAddr, CmpVal, SwapVal, BitShift,
2380                     NegBitShift, DAG.getConstant(BitSize, WideVT) };
2381   SDValue AtomicOp = DAG.getMemIntrinsicNode(SystemZISD::ATOMIC_CMP_SWAPW, DL,
2382                                              VTList, Ops, array_lengthof(Ops),
2383                                              NarrowVT, MMO);
2384   return AtomicOp;
2385 }
2386
2387 SDValue SystemZTargetLowering::lowerSTACKSAVE(SDValue Op,
2388                                               SelectionDAG &DAG) const {
2389   MachineFunction &MF = DAG.getMachineFunction();
2390   MF.getInfo<SystemZMachineFunctionInfo>()->setManipulatesSP(true);
2391   return DAG.getCopyFromReg(Op.getOperand(0), SDLoc(Op),
2392                             SystemZ::R15D, Op.getValueType());
2393 }
2394
2395 SDValue SystemZTargetLowering::lowerSTACKRESTORE(SDValue Op,
2396                                                  SelectionDAG &DAG) const {
2397   MachineFunction &MF = DAG.getMachineFunction();
2398   MF.getInfo<SystemZMachineFunctionInfo>()->setManipulatesSP(true);
2399   return DAG.getCopyToReg(Op.getOperand(0), SDLoc(Op),
2400                           SystemZ::R15D, Op.getOperand(1));
2401 }
2402
2403 SDValue SystemZTargetLowering::lowerPREFETCH(SDValue Op,
2404                                              SelectionDAG &DAG) const {
2405   bool IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2406   if (!IsData)
2407     // Just preserve the chain.
2408     return Op.getOperand(0);
2409
2410   bool IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
2411   unsigned Code = IsWrite ? SystemZ::PFD_WRITE : SystemZ::PFD_READ;
2412   MemIntrinsicSDNode *Node = cast<MemIntrinsicSDNode>(Op.getNode());
2413   SDValue Ops[] = {
2414     Op.getOperand(0),
2415     DAG.getConstant(Code, MVT::i32),
2416     Op.getOperand(1)
2417   };
2418   return DAG.getMemIntrinsicNode(SystemZISD::PREFETCH, SDLoc(Op),
2419                                  Node->getVTList(), Ops, array_lengthof(Ops),
2420                                  Node->getMemoryVT(), Node->getMemOperand());
2421 }
2422
2423 SDValue SystemZTargetLowering::LowerOperation(SDValue Op,
2424                                               SelectionDAG &DAG) const {
2425   switch (Op.getOpcode()) {
2426   case ISD::BR_CC:
2427     return lowerBR_CC(Op, DAG);
2428   case ISD::SELECT_CC:
2429     return lowerSELECT_CC(Op, DAG);
2430   case ISD::SETCC:
2431     return lowerSETCC(Op, DAG);
2432   case ISD::GlobalAddress:
2433     return lowerGlobalAddress(cast<GlobalAddressSDNode>(Op), DAG);
2434   case ISD::GlobalTLSAddress:
2435     return lowerGlobalTLSAddress(cast<GlobalAddressSDNode>(Op), DAG);
2436   case ISD::BlockAddress:
2437     return lowerBlockAddress(cast<BlockAddressSDNode>(Op), DAG);
2438   case ISD::JumpTable:
2439     return lowerJumpTable(cast<JumpTableSDNode>(Op), DAG);
2440   case ISD::ConstantPool:
2441     return lowerConstantPool(cast<ConstantPoolSDNode>(Op), DAG);
2442   case ISD::BITCAST:
2443     return lowerBITCAST(Op, DAG);
2444   case ISD::VASTART:
2445     return lowerVASTART(Op, DAG);
2446   case ISD::VACOPY:
2447     return lowerVACOPY(Op, DAG);
2448   case ISD::DYNAMIC_STACKALLOC:
2449     return lowerDYNAMIC_STACKALLOC(Op, DAG);
2450   case ISD::SMUL_LOHI:
2451     return lowerSMUL_LOHI(Op, DAG);
2452   case ISD::UMUL_LOHI:
2453     return lowerUMUL_LOHI(Op, DAG);
2454   case ISD::SDIVREM:
2455     return lowerSDIVREM(Op, DAG);
2456   case ISD::UDIVREM:
2457     return lowerUDIVREM(Op, DAG);
2458   case ISD::OR:
2459     return lowerOR(Op, DAG);
2460   case ISD::SIGN_EXTEND:
2461     return lowerSIGN_EXTEND(Op, DAG);
2462   case ISD::ATOMIC_SWAP:
2463     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_SWAPW);
2464   case ISD::ATOMIC_STORE:
2465     return lowerATOMIC_STORE(Op, DAG);
2466   case ISD::ATOMIC_LOAD:
2467     return lowerATOMIC_LOAD(Op, DAG);
2468   case ISD::ATOMIC_LOAD_ADD:
2469     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_ADD);
2470   case ISD::ATOMIC_LOAD_SUB:
2471     return lowerATOMIC_LOAD_SUB(Op, DAG);
2472   case ISD::ATOMIC_LOAD_AND:
2473     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_AND);
2474   case ISD::ATOMIC_LOAD_OR:
2475     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_OR);
2476   case ISD::ATOMIC_LOAD_XOR:
2477     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_XOR);
2478   case ISD::ATOMIC_LOAD_NAND:
2479     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_NAND);
2480   case ISD::ATOMIC_LOAD_MIN:
2481     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_MIN);
2482   case ISD::ATOMIC_LOAD_MAX:
2483     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_MAX);
2484   case ISD::ATOMIC_LOAD_UMIN:
2485     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_UMIN);
2486   case ISD::ATOMIC_LOAD_UMAX:
2487     return lowerATOMIC_LOAD_OP(Op, DAG, SystemZISD::ATOMIC_LOADW_UMAX);
2488   case ISD::ATOMIC_CMP_SWAP:
2489     return lowerATOMIC_CMP_SWAP(Op, DAG);
2490   case ISD::STACKSAVE:
2491     return lowerSTACKSAVE(Op, DAG);
2492   case ISD::STACKRESTORE:
2493     return lowerSTACKRESTORE(Op, DAG);
2494   case ISD::PREFETCH:
2495     return lowerPREFETCH(Op, DAG);
2496   default:
2497     llvm_unreachable("Unexpected node to lower");
2498   }
2499 }
2500
2501 const char *SystemZTargetLowering::getTargetNodeName(unsigned Opcode) const {
2502 #define OPCODE(NAME) case SystemZISD::NAME: return "SystemZISD::" #NAME
2503   switch (Opcode) {
2504     OPCODE(RET_FLAG);
2505     OPCODE(CALL);
2506     OPCODE(SIBCALL);
2507     OPCODE(PCREL_WRAPPER);
2508     OPCODE(PCREL_OFFSET);
2509     OPCODE(IABS);
2510     OPCODE(ICMP);
2511     OPCODE(FCMP);
2512     OPCODE(TM);
2513     OPCODE(BR_CCMASK);
2514     OPCODE(SELECT_CCMASK);
2515     OPCODE(ADJDYNALLOC);
2516     OPCODE(EXTRACT_ACCESS);
2517     OPCODE(UMUL_LOHI64);
2518     OPCODE(SDIVREM64);
2519     OPCODE(UDIVREM32);
2520     OPCODE(UDIVREM64);
2521     OPCODE(MVC);
2522     OPCODE(MVC_LOOP);
2523     OPCODE(NC);
2524     OPCODE(NC_LOOP);
2525     OPCODE(OC);
2526     OPCODE(OC_LOOP);
2527     OPCODE(XC);
2528     OPCODE(XC_LOOP);
2529     OPCODE(CLC);
2530     OPCODE(CLC_LOOP);
2531     OPCODE(STRCMP);
2532     OPCODE(STPCPY);
2533     OPCODE(SEARCH_STRING);
2534     OPCODE(IPM);
2535     OPCODE(SERIALIZE);
2536     OPCODE(ATOMIC_SWAPW);
2537     OPCODE(ATOMIC_LOADW_ADD);
2538     OPCODE(ATOMIC_LOADW_SUB);
2539     OPCODE(ATOMIC_LOADW_AND);
2540     OPCODE(ATOMIC_LOADW_OR);
2541     OPCODE(ATOMIC_LOADW_XOR);
2542     OPCODE(ATOMIC_LOADW_NAND);
2543     OPCODE(ATOMIC_LOADW_MIN);
2544     OPCODE(ATOMIC_LOADW_MAX);
2545     OPCODE(ATOMIC_LOADW_UMIN);
2546     OPCODE(ATOMIC_LOADW_UMAX);
2547     OPCODE(ATOMIC_CMP_SWAPW);
2548     OPCODE(PREFETCH);
2549   }
2550   return NULL;
2551 #undef OPCODE
2552 }
2553
2554 //===----------------------------------------------------------------------===//
2555 // Custom insertion
2556 //===----------------------------------------------------------------------===//
2557
2558 // Create a new basic block after MBB.
2559 static MachineBasicBlock *emitBlockAfter(MachineBasicBlock *MBB) {
2560   MachineFunction &MF = *MBB->getParent();
2561   MachineBasicBlock *NewMBB = MF.CreateMachineBasicBlock(MBB->getBasicBlock());
2562   MF.insert(std::next(MachineFunction::iterator(MBB)), NewMBB);
2563   return NewMBB;
2564 }
2565
2566 // Split MBB after MI and return the new block (the one that contains
2567 // instructions after MI).
2568 static MachineBasicBlock *splitBlockAfter(MachineInstr *MI,
2569                                           MachineBasicBlock *MBB) {
2570   MachineBasicBlock *NewMBB = emitBlockAfter(MBB);
2571   NewMBB->splice(NewMBB->begin(), MBB,
2572                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
2573   NewMBB->transferSuccessorsAndUpdatePHIs(MBB);
2574   return NewMBB;
2575 }
2576
2577 // Split MBB before MI and return the new block (the one that contains MI).
2578 static MachineBasicBlock *splitBlockBefore(MachineInstr *MI,
2579                                            MachineBasicBlock *MBB) {
2580   MachineBasicBlock *NewMBB = emitBlockAfter(MBB);
2581   NewMBB->splice(NewMBB->begin(), MBB, MI, MBB->end());
2582   NewMBB->transferSuccessorsAndUpdatePHIs(MBB);
2583   return NewMBB;
2584 }
2585
2586 // Force base value Base into a register before MI.  Return the register.
2587 static unsigned forceReg(MachineInstr *MI, MachineOperand &Base,
2588                          const SystemZInstrInfo *TII) {
2589   if (Base.isReg())
2590     return Base.getReg();
2591
2592   MachineBasicBlock *MBB = MI->getParent();
2593   MachineFunction &MF = *MBB->getParent();
2594   MachineRegisterInfo &MRI = MF.getRegInfo();
2595
2596   unsigned Reg = MRI.createVirtualRegister(&SystemZ::ADDR64BitRegClass);
2597   BuildMI(*MBB, MI, MI->getDebugLoc(), TII->get(SystemZ::LA), Reg)
2598     .addOperand(Base).addImm(0).addReg(0);
2599   return Reg;
2600 }
2601
2602 // Implement EmitInstrWithCustomInserter for pseudo Select* instruction MI.
2603 MachineBasicBlock *
2604 SystemZTargetLowering::emitSelect(MachineInstr *MI,
2605                                   MachineBasicBlock *MBB) const {
2606   const SystemZInstrInfo *TII = TM.getInstrInfo();
2607
2608   unsigned DestReg  = MI->getOperand(0).getReg();
2609   unsigned TrueReg  = MI->getOperand(1).getReg();
2610   unsigned FalseReg = MI->getOperand(2).getReg();
2611   unsigned CCValid  = MI->getOperand(3).getImm();
2612   unsigned CCMask   = MI->getOperand(4).getImm();
2613   DebugLoc DL       = MI->getDebugLoc();
2614
2615   MachineBasicBlock *StartMBB = MBB;
2616   MachineBasicBlock *JoinMBB  = splitBlockBefore(MI, MBB);
2617   MachineBasicBlock *FalseMBB = emitBlockAfter(StartMBB);
2618
2619   //  StartMBB:
2620   //   BRC CCMask, JoinMBB
2621   //   # fallthrough to FalseMBB
2622   MBB = StartMBB;
2623   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2624     .addImm(CCValid).addImm(CCMask).addMBB(JoinMBB);
2625   MBB->addSuccessor(JoinMBB);
2626   MBB->addSuccessor(FalseMBB);
2627
2628   //  FalseMBB:
2629   //   # fallthrough to JoinMBB
2630   MBB = FalseMBB;
2631   MBB->addSuccessor(JoinMBB);
2632
2633   //  JoinMBB:
2634   //   %Result = phi [ %FalseReg, FalseMBB ], [ %TrueReg, StartMBB ]
2635   //  ...
2636   MBB = JoinMBB;
2637   BuildMI(*MBB, MI, DL, TII->get(SystemZ::PHI), DestReg)
2638     .addReg(TrueReg).addMBB(StartMBB)
2639     .addReg(FalseReg).addMBB(FalseMBB);
2640
2641   MI->eraseFromParent();
2642   return JoinMBB;
2643 }
2644
2645 // Implement EmitInstrWithCustomInserter for pseudo CondStore* instruction MI.
2646 // StoreOpcode is the store to use and Invert says whether the store should
2647 // happen when the condition is false rather than true.  If a STORE ON
2648 // CONDITION is available, STOCOpcode is its opcode, otherwise it is 0.
2649 MachineBasicBlock *
2650 SystemZTargetLowering::emitCondStore(MachineInstr *MI,
2651                                      MachineBasicBlock *MBB,
2652                                      unsigned StoreOpcode, unsigned STOCOpcode,
2653                                      bool Invert) const {
2654   const SystemZInstrInfo *TII = TM.getInstrInfo();
2655
2656   unsigned SrcReg     = MI->getOperand(0).getReg();
2657   MachineOperand Base = MI->getOperand(1);
2658   int64_t Disp        = MI->getOperand(2).getImm();
2659   unsigned IndexReg   = MI->getOperand(3).getReg();
2660   unsigned CCValid    = MI->getOperand(4).getImm();
2661   unsigned CCMask     = MI->getOperand(5).getImm();
2662   DebugLoc DL         = MI->getDebugLoc();
2663
2664   StoreOpcode = TII->getOpcodeForOffset(StoreOpcode, Disp);
2665
2666   // Use STOCOpcode if possible.  We could use different store patterns in
2667   // order to avoid matching the index register, but the performance trade-offs
2668   // might be more complicated in that case.
2669   if (STOCOpcode && !IndexReg && TM.getSubtargetImpl()->hasLoadStoreOnCond()) {
2670     if (Invert)
2671       CCMask ^= CCValid;
2672     BuildMI(*MBB, MI, DL, TII->get(STOCOpcode))
2673       .addReg(SrcReg).addOperand(Base).addImm(Disp)
2674       .addImm(CCValid).addImm(CCMask);
2675     MI->eraseFromParent();
2676     return MBB;
2677   }
2678
2679   // Get the condition needed to branch around the store.
2680   if (!Invert)
2681     CCMask ^= CCValid;
2682
2683   MachineBasicBlock *StartMBB = MBB;
2684   MachineBasicBlock *JoinMBB  = splitBlockBefore(MI, MBB);
2685   MachineBasicBlock *FalseMBB = emitBlockAfter(StartMBB);
2686
2687   //  StartMBB:
2688   //   BRC CCMask, JoinMBB
2689   //   # fallthrough to FalseMBB
2690   MBB = StartMBB;
2691   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2692     .addImm(CCValid).addImm(CCMask).addMBB(JoinMBB);
2693   MBB->addSuccessor(JoinMBB);
2694   MBB->addSuccessor(FalseMBB);
2695
2696   //  FalseMBB:
2697   //   store %SrcReg, %Disp(%Index,%Base)
2698   //   # fallthrough to JoinMBB
2699   MBB = FalseMBB;
2700   BuildMI(MBB, DL, TII->get(StoreOpcode))
2701     .addReg(SrcReg).addOperand(Base).addImm(Disp).addReg(IndexReg);
2702   MBB->addSuccessor(JoinMBB);
2703
2704   MI->eraseFromParent();
2705   return JoinMBB;
2706 }
2707
2708 // Implement EmitInstrWithCustomInserter for pseudo ATOMIC_LOAD{,W}_*
2709 // or ATOMIC_SWAP{,W} instruction MI.  BinOpcode is the instruction that
2710 // performs the binary operation elided by "*", or 0 for ATOMIC_SWAP{,W}.
2711 // BitSize is the width of the field in bits, or 0 if this is a partword
2712 // ATOMIC_LOADW_* or ATOMIC_SWAPW instruction, in which case the bitsize
2713 // is one of the operands.  Invert says whether the field should be
2714 // inverted after performing BinOpcode (e.g. for NAND).
2715 MachineBasicBlock *
2716 SystemZTargetLowering::emitAtomicLoadBinary(MachineInstr *MI,
2717                                             MachineBasicBlock *MBB,
2718                                             unsigned BinOpcode,
2719                                             unsigned BitSize,
2720                                             bool Invert) const {
2721   const SystemZInstrInfo *TII = TM.getInstrInfo();
2722   MachineFunction &MF = *MBB->getParent();
2723   MachineRegisterInfo &MRI = MF.getRegInfo();
2724   bool IsSubWord = (BitSize < 32);
2725
2726   // Extract the operands.  Base can be a register or a frame index.
2727   // Src2 can be a register or immediate.
2728   unsigned Dest        = MI->getOperand(0).getReg();
2729   MachineOperand Base  = earlyUseOperand(MI->getOperand(1));
2730   int64_t Disp         = MI->getOperand(2).getImm();
2731   MachineOperand Src2  = earlyUseOperand(MI->getOperand(3));
2732   unsigned BitShift    = (IsSubWord ? MI->getOperand(4).getReg() : 0);
2733   unsigned NegBitShift = (IsSubWord ? MI->getOperand(5).getReg() : 0);
2734   DebugLoc DL          = MI->getDebugLoc();
2735   if (IsSubWord)
2736     BitSize = MI->getOperand(6).getImm();
2737
2738   // Subword operations use 32-bit registers.
2739   const TargetRegisterClass *RC = (BitSize <= 32 ?
2740                                    &SystemZ::GR32BitRegClass :
2741                                    &SystemZ::GR64BitRegClass);
2742   unsigned LOpcode  = BitSize <= 32 ? SystemZ::L  : SystemZ::LG;
2743   unsigned CSOpcode = BitSize <= 32 ? SystemZ::CS : SystemZ::CSG;
2744
2745   // Get the right opcodes for the displacement.
2746   LOpcode  = TII->getOpcodeForOffset(LOpcode,  Disp);
2747   CSOpcode = TII->getOpcodeForOffset(CSOpcode, Disp);
2748   assert(LOpcode && CSOpcode && "Displacement out of range");
2749
2750   // Create virtual registers for temporary results.
2751   unsigned OrigVal       = MRI.createVirtualRegister(RC);
2752   unsigned OldVal        = MRI.createVirtualRegister(RC);
2753   unsigned NewVal        = (BinOpcode || IsSubWord ?
2754                             MRI.createVirtualRegister(RC) : Src2.getReg());
2755   unsigned RotatedOldVal = (IsSubWord ? MRI.createVirtualRegister(RC) : OldVal);
2756   unsigned RotatedNewVal = (IsSubWord ? MRI.createVirtualRegister(RC) : NewVal);
2757
2758   // Insert a basic block for the main loop.
2759   MachineBasicBlock *StartMBB = MBB;
2760   MachineBasicBlock *DoneMBB  = splitBlockBefore(MI, MBB);
2761   MachineBasicBlock *LoopMBB  = emitBlockAfter(StartMBB);
2762
2763   //  StartMBB:
2764   //   ...
2765   //   %OrigVal = L Disp(%Base)
2766   //   # fall through to LoopMMB
2767   MBB = StartMBB;
2768   BuildMI(MBB, DL, TII->get(LOpcode), OrigVal)
2769     .addOperand(Base).addImm(Disp).addReg(0);
2770   MBB->addSuccessor(LoopMBB);
2771
2772   //  LoopMBB:
2773   //   %OldVal        = phi [ %OrigVal, StartMBB ], [ %Dest, LoopMBB ]
2774   //   %RotatedOldVal = RLL %OldVal, 0(%BitShift)
2775   //   %RotatedNewVal = OP %RotatedOldVal, %Src2
2776   //   %NewVal        = RLL %RotatedNewVal, 0(%NegBitShift)
2777   //   %Dest          = CS %OldVal, %NewVal, Disp(%Base)
2778   //   JNE LoopMBB
2779   //   # fall through to DoneMMB
2780   MBB = LoopMBB;
2781   BuildMI(MBB, DL, TII->get(SystemZ::PHI), OldVal)
2782     .addReg(OrigVal).addMBB(StartMBB)
2783     .addReg(Dest).addMBB(LoopMBB);
2784   if (IsSubWord)
2785     BuildMI(MBB, DL, TII->get(SystemZ::RLL), RotatedOldVal)
2786       .addReg(OldVal).addReg(BitShift).addImm(0);
2787   if (Invert) {
2788     // Perform the operation normally and then invert every bit of the field.
2789     unsigned Tmp = MRI.createVirtualRegister(RC);
2790     BuildMI(MBB, DL, TII->get(BinOpcode), Tmp)
2791       .addReg(RotatedOldVal).addOperand(Src2);
2792     if (BitSize < 32)
2793       // XILF with the upper BitSize bits set.
2794       BuildMI(MBB, DL, TII->get(SystemZ::XILF), RotatedNewVal)
2795         .addReg(Tmp).addImm(uint32_t(~0 << (32 - BitSize)));
2796     else if (BitSize == 32)
2797       // XILF with every bit set.
2798       BuildMI(MBB, DL, TII->get(SystemZ::XILF), RotatedNewVal)
2799         .addReg(Tmp).addImm(~uint32_t(0));
2800     else {
2801       // Use LCGR and add -1 to the result, which is more compact than
2802       // an XILF, XILH pair.
2803       unsigned Tmp2 = MRI.createVirtualRegister(RC);
2804       BuildMI(MBB, DL, TII->get(SystemZ::LCGR), Tmp2).addReg(Tmp);
2805       BuildMI(MBB, DL, TII->get(SystemZ::AGHI), RotatedNewVal)
2806         .addReg(Tmp2).addImm(-1);
2807     }
2808   } else if (BinOpcode)
2809     // A simply binary operation.
2810     BuildMI(MBB, DL, TII->get(BinOpcode), RotatedNewVal)
2811       .addReg(RotatedOldVal).addOperand(Src2);
2812   else if (IsSubWord)
2813     // Use RISBG to rotate Src2 into position and use it to replace the
2814     // field in RotatedOldVal.
2815     BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RotatedNewVal)
2816       .addReg(RotatedOldVal).addReg(Src2.getReg())
2817       .addImm(32).addImm(31 + BitSize).addImm(32 - BitSize);
2818   if (IsSubWord)
2819     BuildMI(MBB, DL, TII->get(SystemZ::RLL), NewVal)
2820       .addReg(RotatedNewVal).addReg(NegBitShift).addImm(0);
2821   BuildMI(MBB, DL, TII->get(CSOpcode), Dest)
2822     .addReg(OldVal).addReg(NewVal).addOperand(Base).addImm(Disp);
2823   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2824     .addImm(SystemZ::CCMASK_CS).addImm(SystemZ::CCMASK_CS_NE).addMBB(LoopMBB);
2825   MBB->addSuccessor(LoopMBB);
2826   MBB->addSuccessor(DoneMBB);
2827
2828   MI->eraseFromParent();
2829   return DoneMBB;
2830 }
2831
2832 // Implement EmitInstrWithCustomInserter for pseudo
2833 // ATOMIC_LOAD{,W}_{,U}{MIN,MAX} instruction MI.  CompareOpcode is the
2834 // instruction that should be used to compare the current field with the
2835 // minimum or maximum value.  KeepOldMask is the BRC condition-code mask
2836 // for when the current field should be kept.  BitSize is the width of
2837 // the field in bits, or 0 if this is a partword ATOMIC_LOADW_* instruction.
2838 MachineBasicBlock *
2839 SystemZTargetLowering::emitAtomicLoadMinMax(MachineInstr *MI,
2840                                             MachineBasicBlock *MBB,
2841                                             unsigned CompareOpcode,
2842                                             unsigned KeepOldMask,
2843                                             unsigned BitSize) const {
2844   const SystemZInstrInfo *TII = TM.getInstrInfo();
2845   MachineFunction &MF = *MBB->getParent();
2846   MachineRegisterInfo &MRI = MF.getRegInfo();
2847   bool IsSubWord = (BitSize < 32);
2848
2849   // Extract the operands.  Base can be a register or a frame index.
2850   unsigned Dest        = MI->getOperand(0).getReg();
2851   MachineOperand Base  = earlyUseOperand(MI->getOperand(1));
2852   int64_t  Disp        = MI->getOperand(2).getImm();
2853   unsigned Src2        = MI->getOperand(3).getReg();
2854   unsigned BitShift    = (IsSubWord ? MI->getOperand(4).getReg() : 0);
2855   unsigned NegBitShift = (IsSubWord ? MI->getOperand(5).getReg() : 0);
2856   DebugLoc DL          = MI->getDebugLoc();
2857   if (IsSubWord)
2858     BitSize = MI->getOperand(6).getImm();
2859
2860   // Subword operations use 32-bit registers.
2861   const TargetRegisterClass *RC = (BitSize <= 32 ?
2862                                    &SystemZ::GR32BitRegClass :
2863                                    &SystemZ::GR64BitRegClass);
2864   unsigned LOpcode  = BitSize <= 32 ? SystemZ::L  : SystemZ::LG;
2865   unsigned CSOpcode = BitSize <= 32 ? SystemZ::CS : SystemZ::CSG;
2866
2867   // Get the right opcodes for the displacement.
2868   LOpcode  = TII->getOpcodeForOffset(LOpcode,  Disp);
2869   CSOpcode = TII->getOpcodeForOffset(CSOpcode, Disp);
2870   assert(LOpcode && CSOpcode && "Displacement out of range");
2871
2872   // Create virtual registers for temporary results.
2873   unsigned OrigVal       = MRI.createVirtualRegister(RC);
2874   unsigned OldVal        = MRI.createVirtualRegister(RC);
2875   unsigned NewVal        = MRI.createVirtualRegister(RC);
2876   unsigned RotatedOldVal = (IsSubWord ? MRI.createVirtualRegister(RC) : OldVal);
2877   unsigned RotatedAltVal = (IsSubWord ? MRI.createVirtualRegister(RC) : Src2);
2878   unsigned RotatedNewVal = (IsSubWord ? MRI.createVirtualRegister(RC) : NewVal);
2879
2880   // Insert 3 basic blocks for the loop.
2881   MachineBasicBlock *StartMBB  = MBB;
2882   MachineBasicBlock *DoneMBB   = splitBlockBefore(MI, MBB);
2883   MachineBasicBlock *LoopMBB   = emitBlockAfter(StartMBB);
2884   MachineBasicBlock *UseAltMBB = emitBlockAfter(LoopMBB);
2885   MachineBasicBlock *UpdateMBB = emitBlockAfter(UseAltMBB);
2886
2887   //  StartMBB:
2888   //   ...
2889   //   %OrigVal     = L Disp(%Base)
2890   //   # fall through to LoopMMB
2891   MBB = StartMBB;
2892   BuildMI(MBB, DL, TII->get(LOpcode), OrigVal)
2893     .addOperand(Base).addImm(Disp).addReg(0);
2894   MBB->addSuccessor(LoopMBB);
2895
2896   //  LoopMBB:
2897   //   %OldVal        = phi [ %OrigVal, StartMBB ], [ %Dest, UpdateMBB ]
2898   //   %RotatedOldVal = RLL %OldVal, 0(%BitShift)
2899   //   CompareOpcode %RotatedOldVal, %Src2
2900   //   BRC KeepOldMask, UpdateMBB
2901   MBB = LoopMBB;
2902   BuildMI(MBB, DL, TII->get(SystemZ::PHI), OldVal)
2903     .addReg(OrigVal).addMBB(StartMBB)
2904     .addReg(Dest).addMBB(UpdateMBB);
2905   if (IsSubWord)
2906     BuildMI(MBB, DL, TII->get(SystemZ::RLL), RotatedOldVal)
2907       .addReg(OldVal).addReg(BitShift).addImm(0);
2908   BuildMI(MBB, DL, TII->get(CompareOpcode))
2909     .addReg(RotatedOldVal).addReg(Src2);
2910   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2911     .addImm(SystemZ::CCMASK_ICMP).addImm(KeepOldMask).addMBB(UpdateMBB);
2912   MBB->addSuccessor(UpdateMBB);
2913   MBB->addSuccessor(UseAltMBB);
2914
2915   //  UseAltMBB:
2916   //   %RotatedAltVal = RISBG %RotatedOldVal, %Src2, 32, 31 + BitSize, 0
2917   //   # fall through to UpdateMMB
2918   MBB = UseAltMBB;
2919   if (IsSubWord)
2920     BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RotatedAltVal)
2921       .addReg(RotatedOldVal).addReg(Src2)
2922       .addImm(32).addImm(31 + BitSize).addImm(0);
2923   MBB->addSuccessor(UpdateMBB);
2924
2925   //  UpdateMBB:
2926   //   %RotatedNewVal = PHI [ %RotatedOldVal, LoopMBB ],
2927   //                        [ %RotatedAltVal, UseAltMBB ]
2928   //   %NewVal        = RLL %RotatedNewVal, 0(%NegBitShift)
2929   //   %Dest          = CS %OldVal, %NewVal, Disp(%Base)
2930   //   JNE LoopMBB
2931   //   # fall through to DoneMMB
2932   MBB = UpdateMBB;
2933   BuildMI(MBB, DL, TII->get(SystemZ::PHI), RotatedNewVal)
2934     .addReg(RotatedOldVal).addMBB(LoopMBB)
2935     .addReg(RotatedAltVal).addMBB(UseAltMBB);
2936   if (IsSubWord)
2937     BuildMI(MBB, DL, TII->get(SystemZ::RLL), NewVal)
2938       .addReg(RotatedNewVal).addReg(NegBitShift).addImm(0);
2939   BuildMI(MBB, DL, TII->get(CSOpcode), Dest)
2940     .addReg(OldVal).addReg(NewVal).addOperand(Base).addImm(Disp);
2941   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2942     .addImm(SystemZ::CCMASK_CS).addImm(SystemZ::CCMASK_CS_NE).addMBB(LoopMBB);
2943   MBB->addSuccessor(LoopMBB);
2944   MBB->addSuccessor(DoneMBB);
2945
2946   MI->eraseFromParent();
2947   return DoneMBB;
2948 }
2949
2950 // Implement EmitInstrWithCustomInserter for pseudo ATOMIC_CMP_SWAPW
2951 // instruction MI.
2952 MachineBasicBlock *
2953 SystemZTargetLowering::emitAtomicCmpSwapW(MachineInstr *MI,
2954                                           MachineBasicBlock *MBB) const {
2955   const SystemZInstrInfo *TII = TM.getInstrInfo();
2956   MachineFunction &MF = *MBB->getParent();
2957   MachineRegisterInfo &MRI = MF.getRegInfo();
2958
2959   // Extract the operands.  Base can be a register or a frame index.
2960   unsigned Dest        = MI->getOperand(0).getReg();
2961   MachineOperand Base  = earlyUseOperand(MI->getOperand(1));
2962   int64_t  Disp        = MI->getOperand(2).getImm();
2963   unsigned OrigCmpVal  = MI->getOperand(3).getReg();
2964   unsigned OrigSwapVal = MI->getOperand(4).getReg();
2965   unsigned BitShift    = MI->getOperand(5).getReg();
2966   unsigned NegBitShift = MI->getOperand(6).getReg();
2967   int64_t  BitSize     = MI->getOperand(7).getImm();
2968   DebugLoc DL          = MI->getDebugLoc();
2969
2970   const TargetRegisterClass *RC = &SystemZ::GR32BitRegClass;
2971
2972   // Get the right opcodes for the displacement.
2973   unsigned LOpcode  = TII->getOpcodeForOffset(SystemZ::L,  Disp);
2974   unsigned CSOpcode = TII->getOpcodeForOffset(SystemZ::CS, Disp);
2975   assert(LOpcode && CSOpcode && "Displacement out of range");
2976
2977   // Create virtual registers for temporary results.
2978   unsigned OrigOldVal   = MRI.createVirtualRegister(RC);
2979   unsigned OldVal       = MRI.createVirtualRegister(RC);
2980   unsigned CmpVal       = MRI.createVirtualRegister(RC);
2981   unsigned SwapVal      = MRI.createVirtualRegister(RC);
2982   unsigned StoreVal     = MRI.createVirtualRegister(RC);
2983   unsigned RetryOldVal  = MRI.createVirtualRegister(RC);
2984   unsigned RetryCmpVal  = MRI.createVirtualRegister(RC);
2985   unsigned RetrySwapVal = MRI.createVirtualRegister(RC);
2986
2987   // Insert 2 basic blocks for the loop.
2988   MachineBasicBlock *StartMBB = MBB;
2989   MachineBasicBlock *DoneMBB  = splitBlockBefore(MI, MBB);
2990   MachineBasicBlock *LoopMBB  = emitBlockAfter(StartMBB);
2991   MachineBasicBlock *SetMBB   = emitBlockAfter(LoopMBB);
2992
2993   //  StartMBB:
2994   //   ...
2995   //   %OrigOldVal     = L Disp(%Base)
2996   //   # fall through to LoopMMB
2997   MBB = StartMBB;
2998   BuildMI(MBB, DL, TII->get(LOpcode), OrigOldVal)
2999     .addOperand(Base).addImm(Disp).addReg(0);
3000   MBB->addSuccessor(LoopMBB);
3001
3002   //  LoopMBB:
3003   //   %OldVal        = phi [ %OrigOldVal, EntryBB ], [ %RetryOldVal, SetMBB ]
3004   //   %CmpVal        = phi [ %OrigCmpVal, EntryBB ], [ %RetryCmpVal, SetMBB ]
3005   //   %SwapVal       = phi [ %OrigSwapVal, EntryBB ], [ %RetrySwapVal, SetMBB ]
3006   //   %Dest          = RLL %OldVal, BitSize(%BitShift)
3007   //                      ^^ The low BitSize bits contain the field
3008   //                         of interest.
3009   //   %RetryCmpVal   = RISBG32 %CmpVal, %Dest, 32, 63-BitSize, 0
3010   //                      ^^ Replace the upper 32-BitSize bits of the
3011   //                         comparison value with those that we loaded,
3012   //                         so that we can use a full word comparison.
3013   //   CR %Dest, %RetryCmpVal
3014   //   JNE DoneMBB
3015   //   # Fall through to SetMBB
3016   MBB = LoopMBB;
3017   BuildMI(MBB, DL, TII->get(SystemZ::PHI), OldVal)
3018     .addReg(OrigOldVal).addMBB(StartMBB)
3019     .addReg(RetryOldVal).addMBB(SetMBB);
3020   BuildMI(MBB, DL, TII->get(SystemZ::PHI), CmpVal)
3021     .addReg(OrigCmpVal).addMBB(StartMBB)
3022     .addReg(RetryCmpVal).addMBB(SetMBB);
3023   BuildMI(MBB, DL, TII->get(SystemZ::PHI), SwapVal)
3024     .addReg(OrigSwapVal).addMBB(StartMBB)
3025     .addReg(RetrySwapVal).addMBB(SetMBB);
3026   BuildMI(MBB, DL, TII->get(SystemZ::RLL), Dest)
3027     .addReg(OldVal).addReg(BitShift).addImm(BitSize);
3028   BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RetryCmpVal)
3029     .addReg(CmpVal).addReg(Dest).addImm(32).addImm(63 - BitSize).addImm(0);
3030   BuildMI(MBB, DL, TII->get(SystemZ::CR))
3031     .addReg(Dest).addReg(RetryCmpVal);
3032   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
3033     .addImm(SystemZ::CCMASK_ICMP)
3034     .addImm(SystemZ::CCMASK_CMP_NE).addMBB(DoneMBB);
3035   MBB->addSuccessor(DoneMBB);
3036   MBB->addSuccessor(SetMBB);
3037
3038   //  SetMBB:
3039   //   %RetrySwapVal = RISBG32 %SwapVal, %Dest, 32, 63-BitSize, 0
3040   //                      ^^ Replace the upper 32-BitSize bits of the new
3041   //                         value with those that we loaded.
3042   //   %StoreVal    = RLL %RetrySwapVal, -BitSize(%NegBitShift)
3043   //                      ^^ Rotate the new field to its proper position.
3044   //   %RetryOldVal = CS %Dest, %StoreVal, Disp(%Base)
3045   //   JNE LoopMBB
3046   //   # fall through to ExitMMB
3047   MBB = SetMBB;
3048   BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RetrySwapVal)
3049     .addReg(SwapVal).addReg(Dest).addImm(32).addImm(63 - BitSize).addImm(0);
3050   BuildMI(MBB, DL, TII->get(SystemZ::RLL), StoreVal)
3051     .addReg(RetrySwapVal).addReg(NegBitShift).addImm(-BitSize);
3052   BuildMI(MBB, DL, TII->get(CSOpcode), RetryOldVal)
3053     .addReg(OldVal).addReg(StoreVal).addOperand(Base).addImm(Disp);
3054   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
3055     .addImm(SystemZ::CCMASK_CS).addImm(SystemZ::CCMASK_CS_NE).addMBB(LoopMBB);
3056   MBB->addSuccessor(LoopMBB);
3057   MBB->addSuccessor(DoneMBB);
3058
3059   MI->eraseFromParent();
3060   return DoneMBB;
3061 }
3062
3063 // Emit an extension from a GR32 or GR64 to a GR128.  ClearEven is true
3064 // if the high register of the GR128 value must be cleared or false if
3065 // it's "don't care".  SubReg is subreg_l32 when extending a GR32
3066 // and subreg_l64 when extending a GR64.
3067 MachineBasicBlock *
3068 SystemZTargetLowering::emitExt128(MachineInstr *MI,
3069                                   MachineBasicBlock *MBB,
3070                                   bool ClearEven, unsigned SubReg) const {
3071   const SystemZInstrInfo *TII = TM.getInstrInfo();
3072   MachineFunction &MF = *MBB->getParent();
3073   MachineRegisterInfo &MRI = MF.getRegInfo();
3074   DebugLoc DL = MI->getDebugLoc();
3075
3076   unsigned Dest  = MI->getOperand(0).getReg();
3077   unsigned Src   = MI->getOperand(1).getReg();
3078   unsigned In128 = MRI.createVirtualRegister(&SystemZ::GR128BitRegClass);
3079
3080   BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::IMPLICIT_DEF), In128);
3081   if (ClearEven) {
3082     unsigned NewIn128 = MRI.createVirtualRegister(&SystemZ::GR128BitRegClass);
3083     unsigned Zero64   = MRI.createVirtualRegister(&SystemZ::GR64BitRegClass);
3084
3085     BuildMI(*MBB, MI, DL, TII->get(SystemZ::LLILL), Zero64)
3086       .addImm(0);
3087     BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::INSERT_SUBREG), NewIn128)
3088       .addReg(In128).addReg(Zero64).addImm(SystemZ::subreg_h64);
3089     In128 = NewIn128;
3090   }
3091   BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::INSERT_SUBREG), Dest)
3092     .addReg(In128).addReg(Src).addImm(SubReg);
3093
3094   MI->eraseFromParent();
3095   return MBB;
3096 }
3097
3098 MachineBasicBlock *
3099 SystemZTargetLowering::emitMemMemWrapper(MachineInstr *MI,
3100                                          MachineBasicBlock *MBB,
3101                                          unsigned Opcode) const {
3102   const SystemZInstrInfo *TII = TM.getInstrInfo();
3103   MachineFunction &MF = *MBB->getParent();
3104   MachineRegisterInfo &MRI = MF.getRegInfo();
3105   DebugLoc DL = MI->getDebugLoc();
3106
3107   MachineOperand DestBase = earlyUseOperand(MI->getOperand(0));
3108   uint64_t       DestDisp = MI->getOperand(1).getImm();
3109   MachineOperand SrcBase  = earlyUseOperand(MI->getOperand(2));
3110   uint64_t       SrcDisp  = MI->getOperand(3).getImm();
3111   uint64_t       Length   = MI->getOperand(4).getImm();
3112
3113   // When generating more than one CLC, all but the last will need to
3114   // branch to the end when a difference is found.
3115   MachineBasicBlock *EndMBB = (Length > 256 && Opcode == SystemZ::CLC ?
3116                                splitBlockAfter(MI, MBB) : 0);
3117
3118   // Check for the loop form, in which operand 5 is the trip count.
3119   if (MI->getNumExplicitOperands() > 5) {
3120     bool HaveSingleBase = DestBase.isIdenticalTo(SrcBase);
3121
3122     uint64_t StartCountReg = MI->getOperand(5).getReg();
3123     uint64_t StartSrcReg   = forceReg(MI, SrcBase, TII);
3124     uint64_t StartDestReg  = (HaveSingleBase ? StartSrcReg :
3125                               forceReg(MI, DestBase, TII));
3126
3127     const TargetRegisterClass *RC = &SystemZ::ADDR64BitRegClass;
3128     uint64_t ThisSrcReg  = MRI.createVirtualRegister(RC);
3129     uint64_t ThisDestReg = (HaveSingleBase ? ThisSrcReg :
3130                             MRI.createVirtualRegister(RC));
3131     uint64_t NextSrcReg  = MRI.createVirtualRegister(RC);
3132     uint64_t NextDestReg = (HaveSingleBase ? NextSrcReg :
3133                             MRI.createVirtualRegister(RC));
3134
3135     RC = &SystemZ::GR64BitRegClass;
3136     uint64_t ThisCountReg = MRI.createVirtualRegister(RC);
3137     uint64_t NextCountReg = MRI.createVirtualRegister(RC);
3138
3139     MachineBasicBlock *StartMBB = MBB;
3140     MachineBasicBlock *DoneMBB = splitBlockBefore(MI, MBB);
3141     MachineBasicBlock *LoopMBB = emitBlockAfter(StartMBB);
3142     MachineBasicBlock *NextMBB = (EndMBB ? emitBlockAfter(LoopMBB) : LoopMBB);
3143
3144     //  StartMBB:
3145     //   # fall through to LoopMMB
3146     MBB->addSuccessor(LoopMBB);
3147
3148     //  LoopMBB:
3149     //   %ThisDestReg = phi [ %StartDestReg, StartMBB ],
3150     //                      [ %NextDestReg, NextMBB ]
3151     //   %ThisSrcReg = phi [ %StartSrcReg, StartMBB ],
3152     //                     [ %NextSrcReg, NextMBB ]
3153     //   %ThisCountReg = phi [ %StartCountReg, StartMBB ],
3154     //                       [ %NextCountReg, NextMBB ]
3155     //   ( PFD 2, 768+DestDisp(%ThisDestReg) )
3156     //   Opcode DestDisp(256,%ThisDestReg), SrcDisp(%ThisSrcReg)
3157     //   ( JLH EndMBB )
3158     //
3159     // The prefetch is used only for MVC.  The JLH is used only for CLC.
3160     MBB = LoopMBB;
3161
3162     BuildMI(MBB, DL, TII->get(SystemZ::PHI), ThisDestReg)
3163       .addReg(StartDestReg).addMBB(StartMBB)
3164       .addReg(NextDestReg).addMBB(NextMBB);
3165     if (!HaveSingleBase)
3166       BuildMI(MBB, DL, TII->get(SystemZ::PHI), ThisSrcReg)
3167         .addReg(StartSrcReg).addMBB(StartMBB)
3168         .addReg(NextSrcReg).addMBB(NextMBB);
3169     BuildMI(MBB, DL, TII->get(SystemZ::PHI), ThisCountReg)
3170       .addReg(StartCountReg).addMBB(StartMBB)
3171       .addReg(NextCountReg).addMBB(NextMBB);
3172     if (Opcode == SystemZ::MVC)
3173       BuildMI(MBB, DL, TII->get(SystemZ::PFD))
3174         .addImm(SystemZ::PFD_WRITE)
3175         .addReg(ThisDestReg).addImm(DestDisp + 768).addReg(0);
3176     BuildMI(MBB, DL, TII->get(Opcode))
3177       .addReg(ThisDestReg).addImm(DestDisp).addImm(256)
3178       .addReg(ThisSrcReg).addImm(SrcDisp);
3179     if (EndMBB) {
3180       BuildMI(MBB, DL, TII->get(SystemZ::BRC))
3181         .addImm(SystemZ::CCMASK_ICMP).addImm(SystemZ::CCMASK_CMP_NE)
3182         .addMBB(EndMBB);
3183       MBB->addSuccessor(EndMBB);
3184       MBB->addSuccessor(NextMBB);
3185     }
3186
3187     // NextMBB:
3188     //   %NextDestReg = LA 256(%ThisDestReg)
3189     //   %NextSrcReg = LA 256(%ThisSrcReg)
3190     //   %NextCountReg = AGHI %ThisCountReg, -1
3191     //   CGHI %NextCountReg, 0
3192     //   JLH LoopMBB
3193     //   # fall through to DoneMMB
3194     //
3195     // The AGHI, CGHI and JLH should be converted to BRCTG by later passes.
3196     MBB = NextMBB;
3197
3198     BuildMI(MBB, DL, TII->get(SystemZ::LA), NextDestReg)
3199       .addReg(ThisDestReg).addImm(256).addReg(0);
3200     if (!HaveSingleBase)
3201       BuildMI(MBB, DL, TII->get(SystemZ::LA), NextSrcReg)
3202         .addReg(ThisSrcReg).addImm(256).addReg(0);
3203     BuildMI(MBB, DL, TII->get(SystemZ::AGHI), NextCountReg)
3204       .addReg(ThisCountReg).addImm(-1);
3205     BuildMI(MBB, DL, TII->get(SystemZ::CGHI))
3206       .addReg(NextCountReg).addImm(0);
3207     BuildMI(MBB, DL, TII->get(SystemZ::BRC))
3208       .addImm(SystemZ::CCMASK_ICMP).addImm(SystemZ::CCMASK_CMP_NE)
3209       .addMBB(LoopMBB);
3210     MBB->addSuccessor(LoopMBB);
3211     MBB->addSuccessor(DoneMBB);
3212
3213     DestBase = MachineOperand::CreateReg(NextDestReg, false);
3214     SrcBase = MachineOperand::CreateReg(NextSrcReg, false);
3215     Length &= 255;
3216     MBB = DoneMBB;
3217   }
3218   // Handle any remaining bytes with straight-line code.
3219   while (Length > 0) {
3220     uint64_t ThisLength = std::min(Length, uint64_t(256));
3221     // The previous iteration might have created out-of-range displacements.
3222     // Apply them using LAY if so.
3223     if (!isUInt<12>(DestDisp)) {
3224       unsigned Reg = MRI.createVirtualRegister(&SystemZ::ADDR64BitRegClass);
3225       BuildMI(*MBB, MI, MI->getDebugLoc(), TII->get(SystemZ::LAY), Reg)
3226         .addOperand(DestBase).addImm(DestDisp).addReg(0);
3227       DestBase = MachineOperand::CreateReg(Reg, false);
3228       DestDisp = 0;
3229     }
3230     if (!isUInt<12>(SrcDisp)) {
3231       unsigned Reg = MRI.createVirtualRegister(&SystemZ::ADDR64BitRegClass);
3232       BuildMI(*MBB, MI, MI->getDebugLoc(), TII->get(SystemZ::LAY), Reg)
3233         .addOperand(SrcBase).addImm(SrcDisp).addReg(0);
3234       SrcBase = MachineOperand::CreateReg(Reg, false);
3235       SrcDisp = 0;
3236     }
3237     BuildMI(*MBB, MI, DL, TII->get(Opcode))
3238       .addOperand(DestBase).addImm(DestDisp).addImm(ThisLength)
3239       .addOperand(SrcBase).addImm(SrcDisp);
3240     DestDisp += ThisLength;
3241     SrcDisp += ThisLength;
3242     Length -= ThisLength;
3243     // If there's another CLC to go, branch to the end if a difference
3244     // was found.
3245     if (EndMBB && Length > 0) {
3246       MachineBasicBlock *NextMBB = splitBlockBefore(MI, MBB);
3247       BuildMI(MBB, DL, TII->get(SystemZ::BRC))
3248         .addImm(SystemZ::CCMASK_ICMP).addImm(SystemZ::CCMASK_CMP_NE)
3249         .addMBB(EndMBB);
3250       MBB->addSuccessor(EndMBB);
3251       MBB->addSuccessor(NextMBB);
3252       MBB = NextMBB;
3253     }
3254   }
3255   if (EndMBB) {
3256     MBB->addSuccessor(EndMBB);
3257     MBB = EndMBB;
3258     MBB->addLiveIn(SystemZ::CC);
3259   }
3260
3261   MI->eraseFromParent();
3262   return MBB;
3263 }
3264
3265 // Decompose string pseudo-instruction MI into a loop that continually performs
3266 // Opcode until CC != 3.
3267 MachineBasicBlock *
3268 SystemZTargetLowering::emitStringWrapper(MachineInstr *MI,
3269                                          MachineBasicBlock *MBB,
3270                                          unsigned Opcode) const {
3271   const SystemZInstrInfo *TII = TM.getInstrInfo();
3272   MachineFunction &MF = *MBB->getParent();
3273   MachineRegisterInfo &MRI = MF.getRegInfo();
3274   DebugLoc DL = MI->getDebugLoc();
3275
3276   uint64_t End1Reg   = MI->getOperand(0).getReg();
3277   uint64_t Start1Reg = MI->getOperand(1).getReg();
3278   uint64_t Start2Reg = MI->getOperand(2).getReg();
3279   uint64_t CharReg   = MI->getOperand(3).getReg();
3280
3281   const TargetRegisterClass *RC = &SystemZ::GR64BitRegClass;
3282   uint64_t This1Reg = MRI.createVirtualRegister(RC);
3283   uint64_t This2Reg = MRI.createVirtualRegister(RC);
3284   uint64_t End2Reg  = MRI.createVirtualRegister(RC);
3285
3286   MachineBasicBlock *StartMBB = MBB;
3287   MachineBasicBlock *DoneMBB = splitBlockBefore(MI, MBB);
3288   MachineBasicBlock *LoopMBB = emitBlockAfter(StartMBB);
3289
3290   //  StartMBB:
3291   //   # fall through to LoopMMB
3292   MBB->addSuccessor(LoopMBB);
3293
3294   //  LoopMBB:
3295   //   %This1Reg = phi [ %Start1Reg, StartMBB ], [ %End1Reg, LoopMBB ]
3296   //   %This2Reg = phi [ %Start2Reg, StartMBB ], [ %End2Reg, LoopMBB ]
3297   //   R0L = %CharReg
3298   //   %End1Reg, %End2Reg = CLST %This1Reg, %This2Reg -- uses R0L
3299   //   JO LoopMBB
3300   //   # fall through to DoneMMB
3301   //
3302   // The load of R0L can be hoisted by post-RA LICM.
3303   MBB = LoopMBB;
3304
3305   BuildMI(MBB, DL, TII->get(SystemZ::PHI), This1Reg)
3306     .addReg(Start1Reg).addMBB(StartMBB)
3307     .addReg(End1Reg).addMBB(LoopMBB);
3308   BuildMI(MBB, DL, TII->get(SystemZ::PHI), This2Reg)
3309     .addReg(Start2Reg).addMBB(StartMBB)
3310     .addReg(End2Reg).addMBB(LoopMBB);
3311   BuildMI(MBB, DL, TII->get(TargetOpcode::COPY), SystemZ::R0L).addReg(CharReg);
3312   BuildMI(MBB, DL, TII->get(Opcode))
3313     .addReg(End1Reg, RegState::Define).addReg(End2Reg, RegState::Define)
3314     .addReg(This1Reg).addReg(This2Reg);
3315   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
3316     .addImm(SystemZ::CCMASK_ANY).addImm(SystemZ::CCMASK_3).addMBB(LoopMBB);
3317   MBB->addSuccessor(LoopMBB);
3318   MBB->addSuccessor(DoneMBB);
3319
3320   DoneMBB->addLiveIn(SystemZ::CC);
3321
3322   MI->eraseFromParent();
3323   return DoneMBB;
3324 }
3325
3326 MachineBasicBlock *SystemZTargetLowering::
3327 EmitInstrWithCustomInserter(MachineInstr *MI, MachineBasicBlock *MBB) const {
3328   switch (MI->getOpcode()) {
3329   case SystemZ::Select32Mux:
3330   case SystemZ::Select32:
3331   case SystemZ::SelectF32:
3332   case SystemZ::Select64:
3333   case SystemZ::SelectF64:
3334   case SystemZ::SelectF128:
3335     return emitSelect(MI, MBB);
3336
3337   case SystemZ::CondStore8Mux:
3338     return emitCondStore(MI, MBB, SystemZ::STCMux, 0, false);
3339   case SystemZ::CondStore8MuxInv:
3340     return emitCondStore(MI, MBB, SystemZ::STCMux, 0, true);
3341   case SystemZ::CondStore16Mux:
3342     return emitCondStore(MI, MBB, SystemZ::STHMux, 0, false);
3343   case SystemZ::CondStore16MuxInv:
3344     return emitCondStore(MI, MBB, SystemZ::STHMux, 0, true);
3345   case SystemZ::CondStore8:
3346     return emitCondStore(MI, MBB, SystemZ::STC, 0, false);
3347   case SystemZ::CondStore8Inv:
3348     return emitCondStore(MI, MBB, SystemZ::STC, 0, true);
3349   case SystemZ::CondStore16:
3350     return emitCondStore(MI, MBB, SystemZ::STH, 0, false);
3351   case SystemZ::CondStore16Inv:
3352     return emitCondStore(MI, MBB, SystemZ::STH, 0, true);
3353   case SystemZ::CondStore32:
3354     return emitCondStore(MI, MBB, SystemZ::ST, SystemZ::STOC, false);
3355   case SystemZ::CondStore32Inv:
3356     return emitCondStore(MI, MBB, SystemZ::ST, SystemZ::STOC, true);
3357   case SystemZ::CondStore64:
3358     return emitCondStore(MI, MBB, SystemZ::STG, SystemZ::STOCG, false);
3359   case SystemZ::CondStore64Inv:
3360     return emitCondStore(MI, MBB, SystemZ::STG, SystemZ::STOCG, true);
3361   case SystemZ::CondStoreF32:
3362     return emitCondStore(MI, MBB, SystemZ::STE, 0, false);
3363   case SystemZ::CondStoreF32Inv:
3364     return emitCondStore(MI, MBB, SystemZ::STE, 0, true);
3365   case SystemZ::CondStoreF64:
3366     return emitCondStore(MI, MBB, SystemZ::STD, 0, false);
3367   case SystemZ::CondStoreF64Inv:
3368     return emitCondStore(MI, MBB, SystemZ::STD, 0, true);
3369
3370   case SystemZ::AEXT128_64:
3371     return emitExt128(MI, MBB, false, SystemZ::subreg_l64);
3372   case SystemZ::ZEXT128_32:
3373     return emitExt128(MI, MBB, true, SystemZ::subreg_l32);
3374   case SystemZ::ZEXT128_64:
3375     return emitExt128(MI, MBB, true, SystemZ::subreg_l64);
3376
3377   case SystemZ::ATOMIC_SWAPW:
3378     return emitAtomicLoadBinary(MI, MBB, 0, 0);
3379   case SystemZ::ATOMIC_SWAP_32:
3380     return emitAtomicLoadBinary(MI, MBB, 0, 32);
3381   case SystemZ::ATOMIC_SWAP_64:
3382     return emitAtomicLoadBinary(MI, MBB, 0, 64);
3383
3384   case SystemZ::ATOMIC_LOADW_AR:
3385     return emitAtomicLoadBinary(MI, MBB, SystemZ::AR, 0);
3386   case SystemZ::ATOMIC_LOADW_AFI:
3387     return emitAtomicLoadBinary(MI, MBB, SystemZ::AFI, 0);
3388   case SystemZ::ATOMIC_LOAD_AR:
3389     return emitAtomicLoadBinary(MI, MBB, SystemZ::AR, 32);
3390   case SystemZ::ATOMIC_LOAD_AHI:
3391     return emitAtomicLoadBinary(MI, MBB, SystemZ::AHI, 32);
3392   case SystemZ::ATOMIC_LOAD_AFI:
3393     return emitAtomicLoadBinary(MI, MBB, SystemZ::AFI, 32);
3394   case SystemZ::ATOMIC_LOAD_AGR:
3395     return emitAtomicLoadBinary(MI, MBB, SystemZ::AGR, 64);
3396   case SystemZ::ATOMIC_LOAD_AGHI:
3397     return emitAtomicLoadBinary(MI, MBB, SystemZ::AGHI, 64);
3398   case SystemZ::ATOMIC_LOAD_AGFI:
3399     return emitAtomicLoadBinary(MI, MBB, SystemZ::AGFI, 64);
3400
3401   case SystemZ::ATOMIC_LOADW_SR:
3402     return emitAtomicLoadBinary(MI, MBB, SystemZ::SR, 0);
3403   case SystemZ::ATOMIC_LOAD_SR:
3404     return emitAtomicLoadBinary(MI, MBB, SystemZ::SR, 32);
3405   case SystemZ::ATOMIC_LOAD_SGR:
3406     return emitAtomicLoadBinary(MI, MBB, SystemZ::SGR, 64);
3407
3408   case SystemZ::ATOMIC_LOADW_NR:
3409     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 0);
3410   case SystemZ::ATOMIC_LOADW_NILH:
3411     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH, 0);
3412   case SystemZ::ATOMIC_LOAD_NR:
3413     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 32);
3414   case SystemZ::ATOMIC_LOAD_NILL:
3415     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL, 32);
3416   case SystemZ::ATOMIC_LOAD_NILH:
3417     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH, 32);
3418   case SystemZ::ATOMIC_LOAD_NILF:
3419     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF, 32);
3420   case SystemZ::ATOMIC_LOAD_NGR:
3421     return emitAtomicLoadBinary(MI, MBB, SystemZ::NGR, 64);
3422   case SystemZ::ATOMIC_LOAD_NILL64:
3423     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL64, 64);
3424   case SystemZ::ATOMIC_LOAD_NILH64:
3425     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH64, 64);
3426   case SystemZ::ATOMIC_LOAD_NIHL64:
3427     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHL64, 64);
3428   case SystemZ::ATOMIC_LOAD_NIHH64:
3429     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHH64, 64);
3430   case SystemZ::ATOMIC_LOAD_NILF64:
3431     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF64, 64);
3432   case SystemZ::ATOMIC_LOAD_NIHF64:
3433     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHF64, 64);
3434
3435   case SystemZ::ATOMIC_LOADW_OR:
3436     return emitAtomicLoadBinary(MI, MBB, SystemZ::OR, 0);
3437   case SystemZ::ATOMIC_LOADW_OILH:
3438     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILH, 0);
3439   case SystemZ::ATOMIC_LOAD_OR:
3440     return emitAtomicLoadBinary(MI, MBB, SystemZ::OR, 32);
3441   case SystemZ::ATOMIC_LOAD_OILL:
3442     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILL, 32);
3443   case SystemZ::ATOMIC_LOAD_OILH:
3444     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILH, 32);
3445   case SystemZ::ATOMIC_LOAD_OILF:
3446     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILF, 32);
3447   case SystemZ::ATOMIC_LOAD_OGR:
3448     return emitAtomicLoadBinary(MI, MBB, SystemZ::OGR, 64);
3449   case SystemZ::ATOMIC_LOAD_OILL64:
3450     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILL64, 64);
3451   case SystemZ::ATOMIC_LOAD_OILH64:
3452     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILH64, 64);
3453   case SystemZ::ATOMIC_LOAD_OIHL64:
3454     return emitAtomicLoadBinary(MI, MBB, SystemZ::OIHL64, 64);
3455   case SystemZ::ATOMIC_LOAD_OIHH64:
3456     return emitAtomicLoadBinary(MI, MBB, SystemZ::OIHH64, 64);
3457   case SystemZ::ATOMIC_LOAD_OILF64:
3458     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILF64, 64);
3459   case SystemZ::ATOMIC_LOAD_OIHF64:
3460     return emitAtomicLoadBinary(MI, MBB, SystemZ::OIHF64, 64);
3461
3462   case SystemZ::ATOMIC_LOADW_XR:
3463     return emitAtomicLoadBinary(MI, MBB, SystemZ::XR, 0);
3464   case SystemZ::ATOMIC_LOADW_XILF:
3465     return emitAtomicLoadBinary(MI, MBB, SystemZ::XILF, 0);
3466   case SystemZ::ATOMIC_LOAD_XR:
3467     return emitAtomicLoadBinary(MI, MBB, SystemZ::XR, 32);
3468   case SystemZ::ATOMIC_LOAD_XILF:
3469     return emitAtomicLoadBinary(MI, MBB, SystemZ::XILF, 32);
3470   case SystemZ::ATOMIC_LOAD_XGR:
3471     return emitAtomicLoadBinary(MI, MBB, SystemZ::XGR, 64);
3472   case SystemZ::ATOMIC_LOAD_XILF64:
3473     return emitAtomicLoadBinary(MI, MBB, SystemZ::XILF64, 64);
3474   case SystemZ::ATOMIC_LOAD_XIHF64:
3475     return emitAtomicLoadBinary(MI, MBB, SystemZ::XIHF64, 64);
3476
3477   case SystemZ::ATOMIC_LOADW_NRi:
3478     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 0, true);
3479   case SystemZ::ATOMIC_LOADW_NILHi:
3480     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH, 0, true);
3481   case SystemZ::ATOMIC_LOAD_NRi:
3482     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 32, true);
3483   case SystemZ::ATOMIC_LOAD_NILLi:
3484     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL, 32, true);
3485   case SystemZ::ATOMIC_LOAD_NILHi:
3486     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH, 32, true);
3487   case SystemZ::ATOMIC_LOAD_NILFi:
3488     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF, 32, true);
3489   case SystemZ::ATOMIC_LOAD_NGRi:
3490     return emitAtomicLoadBinary(MI, MBB, SystemZ::NGR, 64, true);
3491   case SystemZ::ATOMIC_LOAD_NILL64i:
3492     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL64, 64, true);
3493   case SystemZ::ATOMIC_LOAD_NILH64i:
3494     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH64, 64, true);
3495   case SystemZ::ATOMIC_LOAD_NIHL64i:
3496     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHL64, 64, true);
3497   case SystemZ::ATOMIC_LOAD_NIHH64i:
3498     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHH64, 64, true);
3499   case SystemZ::ATOMIC_LOAD_NILF64i:
3500     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF64, 64, true);
3501   case SystemZ::ATOMIC_LOAD_NIHF64i:
3502     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHF64, 64, true);
3503
3504   case SystemZ::ATOMIC_LOADW_MIN:
3505     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
3506                                 SystemZ::CCMASK_CMP_LE, 0);
3507   case SystemZ::ATOMIC_LOAD_MIN_32:
3508     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
3509                                 SystemZ::CCMASK_CMP_LE, 32);
3510   case SystemZ::ATOMIC_LOAD_MIN_64:
3511     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CGR,
3512                                 SystemZ::CCMASK_CMP_LE, 64);
3513
3514   case SystemZ::ATOMIC_LOADW_MAX:
3515     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
3516                                 SystemZ::CCMASK_CMP_GE, 0);
3517   case SystemZ::ATOMIC_LOAD_MAX_32:
3518     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
3519                                 SystemZ::CCMASK_CMP_GE, 32);
3520   case SystemZ::ATOMIC_LOAD_MAX_64:
3521     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CGR,
3522                                 SystemZ::CCMASK_CMP_GE, 64);
3523
3524   case SystemZ::ATOMIC_LOADW_UMIN:
3525     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
3526                                 SystemZ::CCMASK_CMP_LE, 0);
3527   case SystemZ::ATOMIC_LOAD_UMIN_32:
3528     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
3529                                 SystemZ::CCMASK_CMP_LE, 32);
3530   case SystemZ::ATOMIC_LOAD_UMIN_64:
3531     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLGR,
3532                                 SystemZ::CCMASK_CMP_LE, 64);
3533
3534   case SystemZ::ATOMIC_LOADW_UMAX:
3535     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
3536                                 SystemZ::CCMASK_CMP_GE, 0);
3537   case SystemZ::ATOMIC_LOAD_UMAX_32:
3538     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
3539                                 SystemZ::CCMASK_CMP_GE, 32);
3540   case SystemZ::ATOMIC_LOAD_UMAX_64:
3541     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLGR,
3542                                 SystemZ::CCMASK_CMP_GE, 64);
3543
3544   case SystemZ::ATOMIC_CMP_SWAPW:
3545     return emitAtomicCmpSwapW(MI, MBB);
3546   case SystemZ::MVCSequence:
3547   case SystemZ::MVCLoop:
3548     return emitMemMemWrapper(MI, MBB, SystemZ::MVC);
3549   case SystemZ::NCSequence:
3550   case SystemZ::NCLoop:
3551     return emitMemMemWrapper(MI, MBB, SystemZ::NC);
3552   case SystemZ::OCSequence:
3553   case SystemZ::OCLoop:
3554     return emitMemMemWrapper(MI, MBB, SystemZ::OC);
3555   case SystemZ::XCSequence:
3556   case SystemZ::XCLoop:
3557     return emitMemMemWrapper(MI, MBB, SystemZ::XC);
3558   case SystemZ::CLCSequence:
3559   case SystemZ::CLCLoop:
3560     return emitMemMemWrapper(MI, MBB, SystemZ::CLC);
3561   case SystemZ::CLSTLoop:
3562     return emitStringWrapper(MI, MBB, SystemZ::CLST);
3563   case SystemZ::MVSTLoop:
3564     return emitStringWrapper(MI, MBB, SystemZ::MVST);
3565   case SystemZ::SRSTLoop:
3566     return emitStringWrapper(MI, MBB, SystemZ::SRST);
3567   default:
3568     llvm_unreachable("Unexpected instr type to insert");
3569   }
3570 }