lib/Target/SystemZ/SystemZInstrInfo.cpp

   1 //===-- SystemZInstrInfo.cpp - SystemZ instruction information ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the SystemZ implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "SystemZInstrInfo.h"
  15 #include "SystemZInstrBuilder.h"
  16 #include "SystemZTargetMachine.h"
  17 #include "llvm/CodeGen/LiveVariables.h"
  18 #include "llvm/CodeGen/MachineRegisterInfo.h"
  19
  20 using namespace llvm;
  21
  22 #define GET_INSTRINFO_CTOR_DTOR
  23 #define GET_INSTRMAP_INFO
  24 #include "SystemZGenInstrInfo.inc"
  25
  26 // Return a mask with Count low bits set.
  27 static uint64_t allOnes(unsigned int Count) {
  28   return Count == 0 ? 0 : (uint64_t(1) << (Count - 1) << 1) - 1;
  29 }
  30
  31 // Reg should be a 32-bit GPR.  Return true if it is a high register rather
  32 // than a low register.
  33 static bool isHighReg(unsigned int Reg) {
  34   if (SystemZ::GRH32BitRegClass.contains(Reg))
  35     return true;
  36   assert(SystemZ::GR32BitRegClass.contains(Reg) && "Invalid GRX32");
  37   return false;
  38 }
  39
  40 // Pin the vtable to this file.
  41 void SystemZInstrInfo::anchor() {}
  42
  43 SystemZInstrInfo::SystemZInstrInfo(SystemZSubtarget &sti)
  44   : SystemZGenInstrInfo(SystemZ::ADJCALLSTACKDOWN, SystemZ::ADJCALLSTACKUP),
  45     RI(), STI(sti) {
  46 }
  47
  48 // MI is a 128-bit load or store.  Split it into two 64-bit loads or stores,
  49 // each having the opcode given by NewOpcode.
  50 void SystemZInstrInfo::splitMove(MachineBasicBlock::iterator MI,
  51                                  unsigned NewOpcode) const {
  52   MachineBasicBlock *MBB = MI->getParent();
  53   MachineFunction &MF = *MBB->getParent();
  54
  55   // Get two load or store instructions.  Use the original instruction for one
  56   // of them (arbitrarily the second here) and create a clone for the other.
  57   MachineInstr *EarlierMI = MF.CloneMachineInstr(MI);
  58   MBB->insert(MI, EarlierMI);
  59
  60   // Set up the two 64-bit registers.
  61   MachineOperand &HighRegOp = EarlierMI->getOperand(0);
  62   MachineOperand &LowRegOp = MI->getOperand(0);
  63   HighRegOp.setReg(RI.getSubReg(HighRegOp.getReg(), SystemZ::subreg_h64));
  64   LowRegOp.setReg(RI.getSubReg(LowRegOp.getReg(), SystemZ::subreg_l64));
  65
  66   // The address in the first (high) instruction is already correct.
  67   // Adjust the offset in the second (low) instruction.
  68   MachineOperand &HighOffsetOp = EarlierMI->getOperand(2);
  69   MachineOperand &LowOffsetOp = MI->getOperand(2);
  70   LowOffsetOp.setImm(LowOffsetOp.getImm() + 8);
  71
  72   // Set the opcodes.
  73   unsigned HighOpcode = getOpcodeForOffset(NewOpcode, HighOffsetOp.getImm());
  74   unsigned LowOpcode = getOpcodeForOffset(NewOpcode, LowOffsetOp.getImm());
  75   assert(HighOpcode && LowOpcode && "Both offsets should be in range");
  76
  77   EarlierMI->setDesc(get(HighOpcode));
  78   MI->setDesc(get(LowOpcode));
  79 }
  80
  81 // Split ADJDYNALLOC instruction MI.
  82 void SystemZInstrInfo::splitAdjDynAlloc(MachineBasicBlock::iterator MI) const {
  83   MachineBasicBlock *MBB = MI->getParent();
  84   MachineFunction &MF = *MBB->getParent();
  85   MachineFrameInfo *MFFrame = MF.getFrameInfo();
  86   MachineOperand &OffsetMO = MI->getOperand(2);
  87
  88   uint64_t Offset = (MFFrame->getMaxCallFrameSize() +
  89                      SystemZMC::CallFrameSize +
  90                      OffsetMO.getImm());
  91   unsigned NewOpcode = getOpcodeForOffset(SystemZ::LA, Offset);
  92   assert(NewOpcode && "No support for huge argument lists yet");
  93   MI->setDesc(get(NewOpcode));
  94   OffsetMO.setImm(Offset);
  95 }
  96
  97 // MI is an RI-style pseudo instruction.  Replace it with LowOpcode
  98 // if the first operand is a low GR32 and HighOpcode if the first operand
  99 // is a high GR32.  ConvertHigh is true if LowOpcode takes a signed operand
 100 // and HighOpcode takes an unsigned 32-bit operand.  In those cases,
 101 // MI has the same kind of operand as LowOpcode, so needs to be converted
 102 // if HighOpcode is used.
 103 void SystemZInstrInfo::expandRIPseudo(MachineInstr *MI, unsigned LowOpcode,
 104                                       unsigned HighOpcode,
 105                                       bool ConvertHigh) const {
 106   unsigned Reg = MI->getOperand(0).getReg();
 107   bool IsHigh = isHighReg(Reg);
 108   MI->setDesc(get(IsHigh ? HighOpcode : LowOpcode));
 109   if (IsHigh && ConvertHigh)
 110     MI->getOperand(1).setImm(uint32_t(MI->getOperand(1).getImm()));
 111 }
 112
 113 // MI is a three-operand RIE-style pseudo instruction.  Replace it with
 114 // LowOpcode3 if the registers are both low GR32s, otherwise use a move
 115 // followed by HighOpcode or LowOpcode, depending on whether the target
 116 // is a high or low GR32.
 117 void SystemZInstrInfo::expandRIEPseudo(MachineInstr *MI, unsigned LowOpcode,
 118                                        unsigned LowOpcodeK,
 119                                        unsigned HighOpcode) const {
 120   unsigned DestReg = MI->getOperand(0).getReg();
 121   unsigned SrcReg = MI->getOperand(1).getReg();
 122   bool DestIsHigh = isHighReg(DestReg);
 123   bool SrcIsHigh = isHighReg(SrcReg);
 124   if (!DestIsHigh && !SrcIsHigh)
 125     MI->setDesc(get(LowOpcodeK));
 126   else {
 127     emitGRX32Move(*MI->getParent(), MI, MI->getDebugLoc(),
 128                   DestReg, SrcReg, SystemZ::LR, 32,
 129                   MI->getOperand(1).isKill());
 130     MI->setDesc(get(DestIsHigh ? HighOpcode : LowOpcode));
 131     MI->getOperand(1).setReg(DestReg);
 132   }
 133 }
 134
 135 // MI is an RXY-style pseudo instruction.  Replace it with LowOpcode
 136 // if the first operand is a low GR32 and HighOpcode if the first operand
 137 // is a high GR32.
 138 void SystemZInstrInfo::expandRXYPseudo(MachineInstr *MI, unsigned LowOpcode,
 139                                        unsigned HighOpcode) const {
 140   unsigned Reg = MI->getOperand(0).getReg();
 141   unsigned Opcode = getOpcodeForOffset(isHighReg(Reg) ? HighOpcode : LowOpcode,
 142                                        MI->getOperand(2).getImm());
 143   MI->setDesc(get(Opcode));
 144 }
 145
 146 // MI is an RR-style pseudo instruction that zero-extends the low Size bits
 147 // of one GRX32 into another.  Replace it with LowOpcode if both operands
 148 // are low registers, otherwise use RISB[LH]G.
 149 void SystemZInstrInfo::expandZExtPseudo(MachineInstr *MI, unsigned LowOpcode,
 150                                         unsigned Size) const {
 151   emitGRX32Move(*MI->getParent(), MI, MI->getDebugLoc(),
 152                 MI->getOperand(0).getReg(), MI->getOperand(1).getReg(),
 153                 LowOpcode, Size, MI->getOperand(1).isKill());
 154   MI->eraseFromParent();
 155 }
 156
 157 // Emit a zero-extending move from 32-bit GPR SrcReg to 32-bit GPR
 158 // DestReg before MBBI in MBB.  Use LowLowOpcode when both DestReg and SrcReg
 159 // are low registers, otherwise use RISB[LH]G.  Size is the number of bits
 160 // taken from the low end of SrcReg (8 for LLCR, 16 for LLHR and 32 for LR).
 161 // KillSrc is true if this move is the last use of SrcReg.
 162 void SystemZInstrInfo::emitGRX32Move(MachineBasicBlock &MBB,
 163                                      MachineBasicBlock::iterator MBBI,
 164                                      DebugLoc DL, unsigned DestReg,
 165                                      unsigned SrcReg, unsigned LowLowOpcode,
 166                                      unsigned Size, bool KillSrc) const {
 167   unsigned Opcode;
 168   bool DestIsHigh = isHighReg(DestReg);
 169   bool SrcIsHigh = isHighReg(SrcReg);
 170   if (DestIsHigh && SrcIsHigh)
 171     Opcode = SystemZ::RISBHH;
 172   else if (DestIsHigh && !SrcIsHigh)
 173     Opcode = SystemZ::RISBHL;
 174   else if (!DestIsHigh && SrcIsHigh)
 175     Opcode = SystemZ::RISBLH;
 176   else {
 177     BuildMI(MBB, MBBI, DL, get(LowLowOpcode), DestReg)
 178       .addReg(SrcReg, getKillRegState(KillSrc));
 179     return;
 180   }
 181   unsigned Rotate = (DestIsHigh != SrcIsHigh ? 32 : 0);
 182   BuildMI(MBB, MBBI, DL, get(Opcode), DestReg)
 183     .addReg(DestReg, RegState::Undef)
 184     .addReg(SrcReg, getKillRegState(KillSrc))
 185     .addImm(32 - Size).addImm(128 + 31).addImm(Rotate);
 186 }
 187
 188 // If MI is a simple load or store for a frame object, return the register
 189 // it loads or stores and set FrameIndex to the index of the frame object.
 190 // Return 0 otherwise.
 191 //
 192 // Flag is SimpleBDXLoad for loads and SimpleBDXStore for stores.
 193 static int isSimpleMove(const MachineInstr *MI, int &FrameIndex,
 194                         unsigned Flag) {
 195   const MCInstrDesc &MCID = MI->getDesc();
 196   if ((MCID.TSFlags & Flag) &&
 197       MI->getOperand(1).isFI() &&
 198       MI->getOperand(2).getImm() == 0 &&
 199       MI->getOperand(3).getReg() == 0) {
 200     FrameIndex = MI->getOperand(1).getIndex();
 201     return MI->getOperand(0).getReg();
 202   }
 203   return 0;
 204 }
 205
 206 unsigned SystemZInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 207                                                int &FrameIndex) const {
 208   return isSimpleMove(MI, FrameIndex, SystemZII::SimpleBDXLoad);
 209 }
 210
 211 unsigned SystemZInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 212                                               int &FrameIndex) const {
 213   return isSimpleMove(MI, FrameIndex, SystemZII::SimpleBDXStore);
 214 }
 215
 216 bool SystemZInstrInfo::isStackSlotCopy(const MachineInstr *MI,
 217                                        int &DestFrameIndex,
 218                                        int &SrcFrameIndex) const {
 219   // Check for MVC 0(Length,FI1),0(FI2)
 220   const MachineFrameInfo *MFI = MI->getParent()->getParent()->getFrameInfo();
 221   if (MI->getOpcode() != SystemZ::MVC ||
 222       !MI->getOperand(0).isFI() ||
 223       MI->getOperand(1).getImm() != 0 ||
 224       !MI->getOperand(3).isFI() ||
 225       MI->getOperand(4).getImm() != 0)
 226     return false;
 227
 228   // Check that Length covers the full slots.
 229   int64_t Length = MI->getOperand(2).getImm();
 230   unsigned FI1 = MI->getOperand(0).getIndex();
 231   unsigned FI2 = MI->getOperand(3).getIndex();
 232   if (MFI->getObjectSize(FI1) != Length ||
 233       MFI->getObjectSize(FI2) != Length)
 234     return false;
 235
 236   DestFrameIndex = FI1;
 237   SrcFrameIndex = FI2;
 238   return true;
 239 }
 240
 241 bool SystemZInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 242                                      MachineBasicBlock *&TBB,
 243                                      MachineBasicBlock *&FBB,
 244                                      SmallVectorImpl<MachineOperand> &Cond,
 245                                      bool AllowModify) const {
 246   // Most of the code and comments here are boilerplate.
 247
 248   // Start from the bottom of the block and work up, examining the
 249   // terminator instructions.
 250   MachineBasicBlock::iterator I = MBB.end();
 251   while (I != MBB.begin()) {
 252     --I;
 253     if (I->isDebugValue())
 254       continue;
 255
 256     // Working from the bottom, when we see a non-terminator instruction, we're
 257     // done.
 258     if (!isUnpredicatedTerminator(I))
 259       break;
 260
 261     // A terminator that isn't a branch can't easily be handled by this
 262     // analysis.
 263     if (!I->isBranch())
 264       return true;
 265
 266     // Can't handle indirect branches.
 267     SystemZII::Branch Branch(getBranchInfo(I));
 268     if (!Branch.Target->isMBB())
 269       return true;
 270
 271     // Punt on compound branches.
 272     if (Branch.Type != SystemZII::BranchNormal)
 273       return true;
 274
 275     if (Branch.CCMask == SystemZ::CCMASK_ANY) {
 276       // Handle unconditional branches.
 277       if (!AllowModify) {
 278         TBB = Branch.Target->getMBB();
 279         continue;
 280       }
 281
 282       // If the block has any instructions after a JMP, delete them.
 283       while (std::next(I) != MBB.end())
 284         std::next(I)->eraseFromParent();
 285
 286       Cond.clear();
 287       FBB = nullptr;
 288
 289       // Delete the JMP if it's equivalent to a fall-through.
 290       if (MBB.isLayoutSuccessor(Branch.Target->getMBB())) {
 291         TBB = nullptr;
 292         I->eraseFromParent();
 293         I = MBB.end();
 294         continue;
 295       }
 296
 297       // TBB is used to indicate the unconditinal destination.
 298       TBB = Branch.Target->getMBB();
 299       continue;
 300     }
 301
 302     // Working from the bottom, handle the first conditional branch.
 303     if (Cond.empty()) {
 304       // FIXME: add X86-style branch swap
 305       FBB = TBB;
 306       TBB = Branch.Target->getMBB();
 307       Cond.push_back(MachineOperand::CreateImm(Branch.CCValid));
 308       Cond.push_back(MachineOperand::CreateImm(Branch.CCMask));
 309       continue;
 310     }
 311
 312     // Handle subsequent conditional branches.
 313     assert(Cond.size() == 2 && TBB && "Should have seen a conditional branch");
 314
 315     // Only handle the case where all conditional branches branch to the same
 316     // destination.
 317     if (TBB != Branch.Target->getMBB())
 318       return true;
 319
 320     // If the conditions are the same, we can leave them alone.
 321     unsigned OldCCValid = Cond[0].getImm();
 322     unsigned OldCCMask = Cond[1].getImm();
 323     if (OldCCValid == Branch.CCValid && OldCCMask == Branch.CCMask)
 324       continue;
 325
 326     // FIXME: Try combining conditions like X86 does.  Should be easy on Z!
 327     return false;
 328   }
 329
 330   return false;
 331 }
 332
 333 unsigned SystemZInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 334   // Most of the code and comments here are boilerplate.
 335   MachineBasicBlock::iterator I = MBB.end();
 336   unsigned Count = 0;
 337
 338   while (I != MBB.begin()) {
 339     --I;
 340     if (I->isDebugValue())
 341       continue;
 342     if (!I->isBranch())
 343       break;
 344     if (!getBranchInfo(I).Target->isMBB())
 345       break;
 346     // Remove the branch.
 347     I->eraseFromParent();
 348     I = MBB.end();
 349     ++Count;
 350   }
 351
 352   return Count;
 353 }
 354
 355 bool SystemZInstrInfo::
 356 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 357   assert(Cond.size() == 2 && "Invalid condition");
 358   Cond[1].setImm(Cond[1].getImm() ^ Cond[0].getImm());
 359   return false;
 360 }
 361
 362 unsigned
 363 SystemZInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 364                                MachineBasicBlock *FBB,
 365                                const SmallVectorImpl<MachineOperand> &Cond,
 366                                DebugLoc DL) const {
 367   // In this function we output 32-bit branches, which should always
 368   // have enough range.  They can be shortened and relaxed by later code
 369   // in the pipeline, if desired.
 370
 371   // Shouldn't be a fall through.
 372   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 373   assert((Cond.size() == 2 || Cond.size() == 0) &&
 374          "SystemZ branch conditions have one component!");
 375
 376   if (Cond.empty()) {
 377     // Unconditional branch?
 378     assert(!FBB && "Unconditional branch with multiple successors!");
 379     BuildMI(&MBB, DL, get(SystemZ::J)).addMBB(TBB);
 380     return 1;
 381   }
 382
 383   // Conditional branch.
 384   unsigned Count = 0;
 385   unsigned CCValid = Cond[0].getImm();
 386   unsigned CCMask = Cond[1].getImm();
 387   BuildMI(&MBB, DL, get(SystemZ::BRC))
 388     .addImm(CCValid).addImm(CCMask).addMBB(TBB);
 389   ++Count;
 390
 391   if (FBB) {
 392     // Two-way Conditional branch. Insert the second branch.
 393     BuildMI(&MBB, DL, get(SystemZ::J)).addMBB(FBB);
 394     ++Count;
 395   }
 396   return Count;
 397 }
 398
 399 bool SystemZInstrInfo::analyzeCompare(const MachineInstr *MI,
 400                                       unsigned &SrcReg, unsigned &SrcReg2,
 401                                       int &Mask, int &Value) const {
 402   assert(MI->isCompare() && "Caller should have checked for a comparison");
 403
 404   if (MI->getNumExplicitOperands() == 2 &&
 405       MI->getOperand(0).isReg() &&
 406       MI->getOperand(1).isImm()) {
 407     SrcReg = MI->getOperand(0).getReg();
 408     SrcReg2 = 0;
 409     Value = MI->getOperand(1).getImm();
 410     Mask = ~0;
 411     return true;
 412   }
 413
 414   return false;
 415 }
 416
 417 // If Reg is a virtual register, return its definition, otherwise return null.
 418 static MachineInstr *getDef(unsigned Reg,
 419                             const MachineRegisterInfo *MRI) {
 420   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 421     return nullptr;
 422   return MRI->getUniqueVRegDef(Reg);
 423 }
 424
 425 // Return true if MI is a shift of type Opcode by Imm bits.
 426 static bool isShift(MachineInstr *MI, unsigned Opcode, int64_t Imm) {
 427   return (MI->getOpcode() == Opcode &&
 428           !MI->getOperand(2).getReg() &&
 429           MI->getOperand(3).getImm() == Imm);
 430 }
 431
 432 // If the destination of MI has no uses, delete it as dead.
 433 static void eraseIfDead(MachineInstr *MI, const MachineRegisterInfo *MRI) {
 434   if (MRI->use_nodbg_empty(MI->getOperand(0).getReg()))
 435     MI->eraseFromParent();
 436 }
 437
 438 // Compare compares SrcReg against zero.  Check whether SrcReg contains
 439 // the result of an IPM sequence whose input CC survives until Compare,
 440 // and whether Compare is therefore redundant.  Delete it and return
 441 // true if so.
 442 static bool removeIPMBasedCompare(MachineInstr *Compare, unsigned SrcReg,
 443                                   const MachineRegisterInfo *MRI,
 444                                   const TargetRegisterInfo *TRI) {
 445   MachineInstr *LGFR = nullptr;
 446   MachineInstr *RLL = getDef(SrcReg, MRI);
 447   if (RLL && RLL->getOpcode() == SystemZ::LGFR) {
 448     LGFR = RLL;
 449     RLL = getDef(LGFR->getOperand(1).getReg(), MRI);
 450   }
 451   if (!RLL || !isShift(RLL, SystemZ::RLL, 31))
 452     return false;
 453
 454   MachineInstr *SRL = getDef(RLL->getOperand(1).getReg(), MRI);
 455   if (!SRL || !isShift(SRL, SystemZ::SRL, SystemZ::IPM_CC))
 456     return false;
 457
 458   MachineInstr *IPM = getDef(SRL->getOperand(1).getReg(), MRI);
 459   if (!IPM || IPM->getOpcode() != SystemZ::IPM)
 460     return false;
 461
 462   // Check that there are no assignments to CC between the IPM and Compare,
 463   if (IPM->getParent() != Compare->getParent())
 464     return false;
 465   MachineBasicBlock::iterator MBBI = IPM, MBBE = Compare;
 466   for (++MBBI; MBBI != MBBE; ++MBBI) {
 467     MachineInstr *MI = MBBI;
 468     if (MI->modifiesRegister(SystemZ::CC, TRI))
 469       return false;
 470   }
 471
 472   Compare->eraseFromParent();
 473   if (LGFR)
 474     eraseIfDead(LGFR, MRI);
 475   eraseIfDead(RLL, MRI);
 476   eraseIfDead(SRL, MRI);
 477   eraseIfDead(IPM, MRI);
 478
 479   return true;
 480 }
 481
 482 bool
 483 SystemZInstrInfo::optimizeCompareInstr(MachineInstr *Compare,
 484                                        unsigned SrcReg, unsigned SrcReg2,
 485                                        int Mask, int Value,
 486                                        const MachineRegisterInfo *MRI) const {
 487   assert(!SrcReg2 && "Only optimizing constant comparisons so far");
 488   bool IsLogical = (Compare->getDesc().TSFlags & SystemZII::IsLogical) != 0;
 489   if (Value == 0 &&
 490       !IsLogical &&
 491       removeIPMBasedCompare(Compare, SrcReg, MRI, &RI))
 492     return true;
 493   return false;
 494 }
 495
 496 // If Opcode is a move that has a conditional variant, return that variant,
 497 // otherwise return 0.
 498 static unsigned getConditionalMove(unsigned Opcode) {
 499   switch (Opcode) {
 500   case SystemZ::LR:  return SystemZ::LOCR;
 501   case SystemZ::LGR: return SystemZ::LOCGR;
 502   default:           return 0;
 503   }
 504 }
 505
 506 bool SystemZInstrInfo::isPredicable(MachineInstr *MI) const {
 507   unsigned Opcode = MI->getOpcode();
 508   if (STI.hasLoadStoreOnCond() &&
 509       getConditionalMove(Opcode))
 510     return true;
 511   return false;
 512 }
 513
 514 bool SystemZInstrInfo::
 515 isProfitableToIfCvt(MachineBasicBlock &MBB,
 516                     unsigned NumCycles, unsigned ExtraPredCycles,
 517                     const BranchProbability &Probability) const {
 518   // For now only convert single instructions.
 519   return NumCycles == 1;
 520 }
 521
 522 bool SystemZInstrInfo::
 523 isProfitableToIfCvt(MachineBasicBlock &TMBB,
 524                     unsigned NumCyclesT, unsigned ExtraPredCyclesT,
 525                     MachineBasicBlock &FMBB,
 526                     unsigned NumCyclesF, unsigned ExtraPredCyclesF,
 527                     const BranchProbability &Probability) const {
 528   // For now avoid converting mutually-exclusive cases.
 529   return false;
 530 }
 531
 532 bool SystemZInstrInfo::
 533 PredicateInstruction(MachineInstr *MI,
 534                      const SmallVectorImpl<MachineOperand> &Pred) const {
 535   assert(Pred.size() == 2 && "Invalid condition");
 536   unsigned CCValid = Pred[0].getImm();
 537   unsigned CCMask = Pred[1].getImm();
 538   assert(CCMask > 0 && CCMask < 15 && "Invalid predicate");
 539   unsigned Opcode = MI->getOpcode();
 540   if (STI.hasLoadStoreOnCond()) {
 541     if (unsigned CondOpcode = getConditionalMove(Opcode)) {
 542       MI->setDesc(get(CondOpcode));
 543       MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 544         .addImm(CCValid).addImm(CCMask)
 545         .addReg(SystemZ::CC, RegState::Implicit);
 546       return true;
 547     }
 548   }
 549   return false;
 550 }
 551
 552 void
 553 SystemZInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 554                               MachineBasicBlock::iterator MBBI, DebugLoc DL,
 555                               unsigned DestReg, unsigned SrcReg,
 556                               bool KillSrc) const {
 557   // Split 128-bit GPR moves into two 64-bit moves.  This handles ADDR128 too.
 558   if (SystemZ::GR128BitRegClass.contains(DestReg, SrcReg)) {
 559     copyPhysReg(MBB, MBBI, DL, RI.getSubReg(DestReg, SystemZ::subreg_h64),
 560                 RI.getSubReg(SrcReg, SystemZ::subreg_h64), KillSrc);
 561     copyPhysReg(MBB, MBBI, DL, RI.getSubReg(DestReg, SystemZ::subreg_l64),
 562                 RI.getSubReg(SrcReg, SystemZ::subreg_l64), KillSrc);
 563     return;
 564   }
 565
 566   if (SystemZ::GRX32BitRegClass.contains(DestReg, SrcReg)) {
 567     emitGRX32Move(MBB, MBBI, DL, DestReg, SrcReg, SystemZ::LR, 32, KillSrc);
 568     return;
 569   }
 570
 571   // Everything else needs only one instruction.
 572   unsigned Opcode;
 573   if (SystemZ::GR64BitRegClass.contains(DestReg, SrcReg))
 574     Opcode = SystemZ::LGR;
 575   else if (SystemZ::FP32BitRegClass.contains(DestReg, SrcReg))
 576     Opcode = SystemZ::LER;
 577   else if (SystemZ::FP64BitRegClass.contains(DestReg, SrcReg))
 578     Opcode = SystemZ::LDR;
 579   else if (SystemZ::FP128BitRegClass.contains(DestReg, SrcReg))
 580     Opcode = SystemZ::LXR;
 581   else if (SystemZ::VR32BitRegClass.contains(DestReg, SrcReg))
 582     Opcode = SystemZ::VLR32;
 583   else if (SystemZ::VR64BitRegClass.contains(DestReg, SrcReg))
 584     Opcode = SystemZ::VLR64;
 585   else if (SystemZ::VR128BitRegClass.contains(DestReg, SrcReg))
 586     Opcode = SystemZ::VLR;
 587   else
 588     llvm_unreachable("Impossible reg-to-reg copy");
 589
 590   BuildMI(MBB, MBBI, DL, get(Opcode), DestReg)
 591     .addReg(SrcReg, getKillRegState(KillSrc));
 592 }
 593
 594 void
 595 SystemZInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 596                                       MachineBasicBlock::iterator MBBI,
 597                                       unsigned SrcReg, bool isKill,
 598                                       int FrameIdx,
 599                                       const TargetRegisterClass *RC,
 600                                       const TargetRegisterInfo *TRI) const {
 601   DebugLoc DL = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
 602
 603   // Callers may expect a single instruction, so keep 128-bit moves
 604   // together for now and lower them after register allocation.
 605   unsigned LoadOpcode, StoreOpcode;
 606   getLoadStoreOpcodes(RC, LoadOpcode, StoreOpcode);
 607   addFrameReference(BuildMI(MBB, MBBI, DL, get(StoreOpcode))
 608                     .addReg(SrcReg, getKillRegState(isKill)), FrameIdx);
 609 }
 610
 611 void
 612 SystemZInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 613                                        MachineBasicBlock::iterator MBBI,
 614                                        unsigned DestReg, int FrameIdx,
 615                                        const TargetRegisterClass *RC,
 616                                        const TargetRegisterInfo *TRI) const {
 617   DebugLoc DL = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
 618
 619   // Callers may expect a single instruction, so keep 128-bit moves
 620   // together for now and lower them after register allocation.
 621   unsigned LoadOpcode, StoreOpcode;
 622   getLoadStoreOpcodes(RC, LoadOpcode, StoreOpcode);
 623   addFrameReference(BuildMI(MBB, MBBI, DL, get(LoadOpcode), DestReg),
 624                     FrameIdx);
 625 }
 626
 627 // Return true if MI is a simple load or store with a 12-bit displacement
 628 // and no index.  Flag is SimpleBDXLoad for loads and SimpleBDXStore for stores.
 629 static bool isSimpleBD12Move(const MachineInstr *MI, unsigned Flag) {
 630   const MCInstrDesc &MCID = MI->getDesc();
 631   return ((MCID.TSFlags & Flag) &&
 632           isUInt<12>(MI->getOperand(2).getImm()) &&
 633           MI->getOperand(3).getReg() == 0);
 634 }
 635
 636 namespace {
 637 struct LogicOp {
 638   LogicOp() : RegSize(0), ImmLSB(0), ImmSize(0) {}
 639   LogicOp(unsigned regSize, unsigned immLSB, unsigned immSize)
 640     : RegSize(regSize), ImmLSB(immLSB), ImmSize(immSize) {}
 641
 642   explicit operator bool() const { return RegSize; }
 643
 644   unsigned RegSize, ImmLSB, ImmSize;
 645 };
 646 } // end anonymous namespace
 647
 648 static LogicOp interpretAndImmediate(unsigned Opcode) {
 649   switch (Opcode) {
 650   case SystemZ::NILMux: return LogicOp(32,  0, 16);
 651   case SystemZ::NIHMux: return LogicOp(32, 16, 16);
 652   case SystemZ::NILL64: return LogicOp(64,  0, 16);
 653   case SystemZ::NILH64: return LogicOp(64, 16, 16);
 654   case SystemZ::NIHL64: return LogicOp(64, 32, 16);
 655   case SystemZ::NIHH64: return LogicOp(64, 48, 16);
 656   case SystemZ::NIFMux: return LogicOp(32,  0, 32);
 657   case SystemZ::NILF64: return LogicOp(64,  0, 32);
 658   case SystemZ::NIHF64: return LogicOp(64, 32, 32);
 659   default:              return LogicOp();
 660   }
 661 }
 662
 663 // Used to return from convertToThreeAddress after replacing two-address
 664 // instruction OldMI with three-address instruction NewMI.
 665 static MachineInstr *finishConvertToThreeAddress(MachineInstr *OldMI,
 666                                                  MachineInstr *NewMI,
 667                                                  LiveVariables *LV) {
 668   if (LV) {
 669     unsigned NumOps = OldMI->getNumOperands();
 670     for (unsigned I = 1; I < NumOps; ++I) {
 671       MachineOperand &Op = OldMI->getOperand(I);
 672       if (Op.isReg() && Op.isKill())
 673         LV->replaceKillInstruction(Op.getReg(), OldMI, NewMI);
 674     }
 675   }
 676   return NewMI;
 677 }
 678
 679 MachineInstr *
 680 SystemZInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 681                                         MachineBasicBlock::iterator &MBBI,
 682                                         LiveVariables *LV) const {
 683   MachineInstr *MI = MBBI;
 684   MachineBasicBlock *MBB = MI->getParent();
 685   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
 686
 687   unsigned Opcode = MI->getOpcode();
 688   unsigned NumOps = MI->getNumOperands();
 689
 690   // Try to convert something like SLL into SLLK, if supported.
 691   // We prefer to keep the two-operand form where possible both
 692   // because it tends to be shorter and because some instructions
 693   // have memory forms that can be used during spilling.
 694   if (STI.hasDistinctOps()) {
 695     MachineOperand &Dest = MI->getOperand(0);
 696     MachineOperand &Src = MI->getOperand(1);
 697     unsigned DestReg = Dest.getReg();
 698     unsigned SrcReg = Src.getReg();
 699     // AHIMux is only really a three-operand instruction when both operands
 700     // are low registers.  Try to constrain both operands to be low if
 701     // possible.
 702     if (Opcode == SystemZ::AHIMux &&
 703         TargetRegisterInfo::isVirtualRegister(DestReg) &&
 704         TargetRegisterInfo::isVirtualRegister(SrcReg) &&
 705         MRI.getRegClass(DestReg)->contains(SystemZ::R1L) &&
 706         MRI.getRegClass(SrcReg)->contains(SystemZ::R1L)) {
 707       MRI.constrainRegClass(DestReg, &SystemZ::GR32BitRegClass);
 708       MRI.constrainRegClass(SrcReg, &SystemZ::GR32BitRegClass);
 709     }
 710     int ThreeOperandOpcode = SystemZ::getThreeOperandOpcode(Opcode);
 711     if (ThreeOperandOpcode >= 0) {
 712       MachineInstrBuilder MIB =
 713         BuildMI(*MBB, MBBI, MI->getDebugLoc(), get(ThreeOperandOpcode))
 714         .addOperand(Dest);
 715       // Keep the kill state, but drop the tied flag.
 716       MIB.addReg(Src.getReg(), getKillRegState(Src.isKill()), Src.getSubReg());
 717       // Keep the remaining operands as-is.
 718       for (unsigned I = 2; I < NumOps; ++I)
 719         MIB.addOperand(MI->getOperand(I));
 720       return finishConvertToThreeAddress(MI, MIB, LV);
 721     }
 722   }
 723
 724   // Try to convert an AND into an RISBG-type instruction.
 725   if (LogicOp And = interpretAndImmediate(Opcode)) {
 726     uint64_t Imm = MI->getOperand(2).getImm() << And.ImmLSB;
 727     // AND IMMEDIATE leaves the other bits of the register unchanged.
 728     Imm |= allOnes(And.RegSize) & ~(allOnes(And.ImmSize) << And.ImmLSB);
 729     unsigned Start, End;
 730     if (isRxSBGMask(Imm, And.RegSize, Start, End)) {
 731       unsigned NewOpcode;
 732       if (And.RegSize == 64) {
 733         NewOpcode = SystemZ::RISBG;
 734         // Prefer RISBGN if available, since it does not clobber CC.
 735         if (STI.hasMiscellaneousExtensions())
 736           NewOpcode = SystemZ::RISBGN;
 737       } else {
 738         NewOpcode = SystemZ::RISBMux;
 739         Start &= 31;
 740         End &= 31;
 741       }
 742       MachineOperand &Dest = MI->getOperand(0);
 743       MachineOperand &Src = MI->getOperand(1);
 744       MachineInstrBuilder MIB =
 745         BuildMI(*MBB, MI, MI->getDebugLoc(), get(NewOpcode))
 746         .addOperand(Dest).addReg(0)
 747         .addReg(Src.getReg(), getKillRegState(Src.isKill()), Src.getSubReg())
 748         .addImm(Start).addImm(End + 128).addImm(0);
 749       return finishConvertToThreeAddress(MI, MIB, LV);
 750     }
 751   }
 752   return nullptr;
 753 }
 754
 755 MachineInstr *SystemZInstrInfo::foldMemoryOperandImpl(
 756     MachineFunction &MF, MachineInstr *MI, ArrayRef<unsigned> Ops,
 757     MachineBasicBlock::iterator InsertPt, int FrameIndex) const {
 758   const MachineFrameInfo *MFI = MF.getFrameInfo();
 759   unsigned Size = MFI->getObjectSize(FrameIndex);
 760   unsigned Opcode = MI->getOpcode();
 761
 762   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
 763     if ((Opcode == SystemZ::LA || Opcode == SystemZ::LAY) &&
 764         isInt<8>(MI->getOperand(2).getImm()) &&
 765         !MI->getOperand(3).getReg()) {
 766       // LA(Y) %reg, CONST(%reg) -> AGSI %mem, CONST
 767       return BuildMI(*InsertPt->getParent(), InsertPt, MI->getDebugLoc(),
 768                      get(SystemZ::AGSI))
 769           .addFrameIndex(FrameIndex)
 770           .addImm(0)
 771           .addImm(MI->getOperand(2).getImm());
 772     }
 773     return nullptr;
 774   }
 775
 776   // All other cases require a single operand.
 777   if (Ops.size() != 1)
 778     return nullptr;
 779
 780   unsigned OpNum = Ops[0];
 781   assert(Size == MF.getRegInfo()
 782          .getRegClass(MI->getOperand(OpNum).getReg())->getSize() &&
 783          "Invalid size combination");
 784
 785   if ((Opcode == SystemZ::AHI || Opcode == SystemZ::AGHI) &&
 786       OpNum == 0 &&
 787       isInt<8>(MI->getOperand(2).getImm())) {
 788     // A(G)HI %reg, CONST -> A(G)SI %mem, CONST
 789     Opcode = (Opcode == SystemZ::AHI ? SystemZ::ASI : SystemZ::AGSI);
 790     return BuildMI(*InsertPt->getParent(), InsertPt, MI->getDebugLoc(),
 791                    get(Opcode))
 792         .addFrameIndex(FrameIndex)
 793         .addImm(0)
 794         .addImm(MI->getOperand(2).getImm());
 795   }
 796
 797   if (Opcode == SystemZ::LGDR || Opcode == SystemZ::LDGR) {
 798     bool Op0IsGPR = (Opcode == SystemZ::LGDR);
 799     bool Op1IsGPR = (Opcode == SystemZ::LDGR);
 800     // If we're spilling the destination of an LDGR or LGDR, store the
 801     // source register instead.
 802     if (OpNum == 0) {
 803       unsigned StoreOpcode = Op1IsGPR ? SystemZ::STG : SystemZ::STD;
 804       return BuildMI(*InsertPt->getParent(), InsertPt, MI->getDebugLoc(),
 805                      get(StoreOpcode))
 806           .addOperand(MI->getOperand(1))
 807           .addFrameIndex(FrameIndex)
 808           .addImm(0)
 809           .addReg(0);
 810     }
 811     // If we're spilling the source of an LDGR or LGDR, load the
 812     // destination register instead.
 813     if (OpNum == 1) {
 814       unsigned LoadOpcode = Op0IsGPR ? SystemZ::LG : SystemZ::LD;
 815       unsigned Dest = MI->getOperand(0).getReg();
 816       return BuildMI(*InsertPt->getParent(), InsertPt, MI->getDebugLoc(),
 817                      get(LoadOpcode), Dest)
 818           .addFrameIndex(FrameIndex)
 819           .addImm(0)
 820           .addReg(0);
 821     }
 822   }
 823
 824   // Look for cases where the source of a simple store or the destination
 825   // of a simple load is being spilled.  Try to use MVC instead.
 826   //
 827   // Although MVC is in practice a fast choice in these cases, it is still
 828   // logically a bytewise copy.  This means that we cannot use it if the
 829   // load or store is volatile.  We also wouldn't be able to use MVC if
 830   // the two memories partially overlap, but that case cannot occur here,
 831   // because we know that one of the memories is a full frame index.
 832   //
 833   // For performance reasons, we also want to avoid using MVC if the addresses
 834   // might be equal.  We don't worry about that case here, because spill slot
 835   // coloring happens later, and because we have special code to remove
 836   // MVCs that turn out to be redundant.
 837   if (OpNum == 0 && MI->hasOneMemOperand()) {
 838     MachineMemOperand *MMO = *MI->memoperands_begin();
 839     if (MMO->getSize() == Size && !MMO->isVolatile()) {
 840       // Handle conversion of loads.
 841       if (isSimpleBD12Move(MI, SystemZII::SimpleBDXLoad)) {
 842         return BuildMI(*InsertPt->getParent(), InsertPt, MI->getDebugLoc(),
 843                        get(SystemZ::MVC))
 844             .addFrameIndex(FrameIndex)
 845             .addImm(0)
 846             .addImm(Size)
 847             .addOperand(MI->getOperand(1))
 848             .addImm(MI->getOperand(2).getImm())
 849             .addMemOperand(MMO);
 850       }
 851       // Handle conversion of stores.
 852       if (isSimpleBD12Move(MI, SystemZII::SimpleBDXStore)) {
 853         return BuildMI(*InsertPt->getParent(), InsertPt, MI->getDebugLoc(),
 854                        get(SystemZ::MVC))
 855             .addOperand(MI->getOperand(1))
 856             .addImm(MI->getOperand(2).getImm())
 857             .addImm(Size)
 858             .addFrameIndex(FrameIndex)
 859             .addImm(0)
 860             .addMemOperand(MMO);
 861       }
 862     }
 863   }
 864
 865   // If the spilled operand is the final one, try to change <INSN>R
 866   // into <INSN>.
 867   int MemOpcode = SystemZ::getMemOpcode(Opcode);
 868   if (MemOpcode >= 0) {
 869     unsigned NumOps = MI->getNumExplicitOperands();
 870     if (OpNum == NumOps - 1) {
 871       const MCInstrDesc &MemDesc = get(MemOpcode);
 872       uint64_t AccessBytes = SystemZII::getAccessSize(MemDesc.TSFlags);
 873       assert(AccessBytes != 0 && "Size of access should be known");
 874       assert(AccessBytes <= Size && "Access outside the frame index");
 875       uint64_t Offset = Size - AccessBytes;
 876       MachineInstrBuilder MIB = BuildMI(*InsertPt->getParent(), InsertPt,
 877                                         MI->getDebugLoc(), get(MemOpcode));
 878       for (unsigned I = 0; I < OpNum; ++I)
 879         MIB.addOperand(MI->getOperand(I));
 880       MIB.addFrameIndex(FrameIndex).addImm(Offset);
 881       if (MemDesc.TSFlags & SystemZII::HasIndex)
 882         MIB.addReg(0);
 883       return MIB;
 884     }
 885   }
 886
 887   return nullptr;
 888 }
 889
 890 MachineInstr *SystemZInstrInfo::foldMemoryOperandImpl(
 891     MachineFunction &MF, MachineInstr *MI, ArrayRef<unsigned> Ops,
 892     MachineBasicBlock::iterator InsertPt, MachineInstr *LoadMI) const {
 893   return nullptr;
 894 }
 895
 896 bool
 897 SystemZInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 898   switch (MI->getOpcode()) {
 899   case SystemZ::L128:
 900     splitMove(MI, SystemZ::LG);
 901     return true;
 902
 903   case SystemZ::ST128:
 904     splitMove(MI, SystemZ::STG);
 905     return true;
 906
 907   case SystemZ::LX:
 908     splitMove(MI, SystemZ::LD);
 909     return true;
 910
 911   case SystemZ::STX:
 912     splitMove(MI, SystemZ::STD);
 913     return true;
 914
 915   case SystemZ::LBMux:
 916     expandRXYPseudo(MI, SystemZ::LB, SystemZ::LBH);
 917     return true;
 918
 919   case SystemZ::LHMux:
 920     expandRXYPseudo(MI, SystemZ::LH, SystemZ::LHH);
 921     return true;
 922
 923   case SystemZ::LLCRMux:
 924     expandZExtPseudo(MI, SystemZ::LLCR, 8);
 925     return true;
 926
 927   case SystemZ::LLHRMux:
 928     expandZExtPseudo(MI, SystemZ::LLHR, 16);
 929     return true;
 930
 931   case SystemZ::LLCMux:
 932     expandRXYPseudo(MI, SystemZ::LLC, SystemZ::LLCH);
 933     return true;
 934
 935   case SystemZ::LLHMux:
 936     expandRXYPseudo(MI, SystemZ::LLH, SystemZ::LLHH);
 937     return true;
 938
 939   case SystemZ::LMux:
 940     expandRXYPseudo(MI, SystemZ::L, SystemZ::LFH);
 941     return true;
 942
 943   case SystemZ::STCMux:
 944     expandRXYPseudo(MI, SystemZ::STC, SystemZ::STCH);
 945     return true;
 946
 947   case SystemZ::STHMux:
 948     expandRXYPseudo(MI, SystemZ::STH, SystemZ::STHH);
 949     return true;
 950
 951   case SystemZ::STMux:
 952     expandRXYPseudo(MI, SystemZ::ST, SystemZ::STFH);
 953     return true;
 954
 955   case SystemZ::LHIMux:
 956     expandRIPseudo(MI, SystemZ::LHI, SystemZ::IIHF, true);
 957     return true;
 958
 959   case SystemZ::IIFMux:
 960     expandRIPseudo(MI, SystemZ::IILF, SystemZ::IIHF, false);
 961     return true;
 962
 963   case SystemZ::IILMux:
 964     expandRIPseudo(MI, SystemZ::IILL, SystemZ::IIHL, false);
 965     return true;
 966
 967   case SystemZ::IIHMux:
 968     expandRIPseudo(MI, SystemZ::IILH, SystemZ::IIHH, false);
 969     return true;
 970
 971   case SystemZ::NIFMux:
 972     expandRIPseudo(MI, SystemZ::NILF, SystemZ::NIHF, false);
 973     return true;
 974
 975   case SystemZ::NILMux:
 976     expandRIPseudo(MI, SystemZ::NILL, SystemZ::NIHL, false);
 977     return true;
 978
 979   case SystemZ::NIHMux:
 980     expandRIPseudo(MI, SystemZ::NILH, SystemZ::NIHH, false);
 981     return true;
 982
 983   case SystemZ::OIFMux:
 984     expandRIPseudo(MI, SystemZ::OILF, SystemZ::OIHF, false);
 985     return true;
 986
 987   case SystemZ::OILMux:
 988     expandRIPseudo(MI, SystemZ::OILL, SystemZ::OIHL, false);
 989     return true;
 990
 991   case SystemZ::OIHMux:
 992     expandRIPseudo(MI, SystemZ::OILH, SystemZ::OIHH, false);
 993     return true;
 994
 995   case SystemZ::XIFMux:
 996     expandRIPseudo(MI, SystemZ::XILF, SystemZ::XIHF, false);
 997     return true;
 998
 999   case SystemZ::TMLMux:
1000     expandRIPseudo(MI, SystemZ::TMLL, SystemZ::TMHL, false);
1001     return true;
1002
1003   case SystemZ::TMHMux:
1004     expandRIPseudo(MI, SystemZ::TMLH, SystemZ::TMHH, false);
1005     return true;
1006
1007   case SystemZ::AHIMux:
1008     expandRIPseudo(MI, SystemZ::AHI, SystemZ::AIH, false);
1009     return true;
1010
1011   case SystemZ::AHIMuxK:
1012     expandRIEPseudo(MI, SystemZ::AHI, SystemZ::AHIK, SystemZ::AIH);
1013     return true;
1014
1015   case SystemZ::AFIMux:
1016     expandRIPseudo(MI, SystemZ::AFI, SystemZ::AIH, false);
1017     return true;
1018
1019   case SystemZ::CFIMux:
1020     expandRIPseudo(MI, SystemZ::CFI, SystemZ::CIH, false);
1021     return true;
1022
1023   case SystemZ::CLFIMux:
1024     expandRIPseudo(MI, SystemZ::CLFI, SystemZ::CLIH, false);
1025     return true;
1026
1027   case SystemZ::CMux:
1028     expandRXYPseudo(MI, SystemZ::C, SystemZ::CHF);
1029     return true;
1030
1031   case SystemZ::CLMux:
1032     expandRXYPseudo(MI, SystemZ::CL, SystemZ::CLHF);
1033     return true;
1034
1035   case SystemZ::RISBMux: {
1036     bool DestIsHigh = isHighReg(MI->getOperand(0).getReg());
1037     bool SrcIsHigh = isHighReg(MI->getOperand(2).getReg());
1038     if (SrcIsHigh == DestIsHigh)
1039       MI->setDesc(get(DestIsHigh ? SystemZ::RISBHH : SystemZ::RISBLL));
1040     else {
1041       MI->setDesc(get(DestIsHigh ? SystemZ::RISBHL : SystemZ::RISBLH));
1042       MI->getOperand(5).setImm(MI->getOperand(5).getImm() ^ 32);
1043     }
1044     return true;
1045   }
1046
1047   case SystemZ::ADJDYNALLOC:
1048     splitAdjDynAlloc(MI);
1049     return true;
1050
1051   default:
1052     return false;
1053   }
1054 }
1055
1056 uint64_t SystemZInstrInfo::getInstSizeInBytes(const MachineInstr *MI) const {
1057   if (MI->getOpcode() == TargetOpcode::INLINEASM) {
1058     const MachineFunction *MF = MI->getParent()->getParent();
1059     const char *AsmStr = MI->getOperand(0).getSymbolName();
1060     return getInlineAsmLength(AsmStr, *MF->getTarget().getMCAsmInfo());
1061   }
1062   return MI->getDesc().getSize();
1063 }
1064
1065 SystemZII::Branch
1066 SystemZInstrInfo::getBranchInfo(const MachineInstr *MI) const {
1067   switch (MI->getOpcode()) {
1068   case SystemZ::BR:
1069   case SystemZ::J:
1070   case SystemZ::JG:
1071     return SystemZII::Branch(SystemZII::BranchNormal, SystemZ::CCMASK_ANY,
1072                              SystemZ::CCMASK_ANY, &MI->getOperand(0));
1073
1074   case SystemZ::BRC:
1075   case SystemZ::BRCL:
1076     return SystemZII::Branch(SystemZII::BranchNormal,
1077                              MI->getOperand(0).getImm(),
1078                              MI->getOperand(1).getImm(), &MI->getOperand(2));
1079
1080   case SystemZ::BRCT:
1081     return SystemZII::Branch(SystemZII::BranchCT, SystemZ::CCMASK_ICMP,
1082                              SystemZ::CCMASK_CMP_NE, &MI->getOperand(2));
1083
1084   case SystemZ::BRCTG:
1085     return SystemZII::Branch(SystemZII::BranchCTG, SystemZ::CCMASK_ICMP,
1086                              SystemZ::CCMASK_CMP_NE, &MI->getOperand(2));
1087
1088   case SystemZ::CIJ:
1089   case SystemZ::CRJ:
1090     return SystemZII::Branch(SystemZII::BranchC, SystemZ::CCMASK_ICMP,
1091                              MI->getOperand(2).getImm(), &MI->getOperand(3));
1092
1093   case SystemZ::CLIJ:
1094   case SystemZ::CLRJ:
1095     return SystemZII::Branch(SystemZII::BranchCL, SystemZ::CCMASK_ICMP,
1096                              MI->getOperand(2).getImm(), &MI->getOperand(3));
1097
1098   case SystemZ::CGIJ:
1099   case SystemZ::CGRJ:
1100     return SystemZII::Branch(SystemZII::BranchCG, SystemZ::CCMASK_ICMP,
1101                              MI->getOperand(2).getImm(), &MI->getOperand(3));
1102
1103   case SystemZ::CLGIJ:
1104   case SystemZ::CLGRJ:
1105     return SystemZII::Branch(SystemZII::BranchCLG, SystemZ::CCMASK_ICMP,
1106                              MI->getOperand(2).getImm(), &MI->getOperand(3));
1107
1108   default:
1109     llvm_unreachable("Unrecognized branch opcode");
1110   }
1111 }
1112
1113 void SystemZInstrInfo::getLoadStoreOpcodes(const TargetRegisterClass *RC,
1114                                            unsigned &LoadOpcode,
1115                                            unsigned &StoreOpcode) const {
1116   if (RC == &SystemZ::GR32BitRegClass || RC == &SystemZ::ADDR32BitRegClass) {
1117     LoadOpcode = SystemZ::L;
1118     StoreOpcode = SystemZ::ST;
1119   } else if (RC == &SystemZ::GRH32BitRegClass) {
1120     LoadOpcode = SystemZ::LFH;
1121     StoreOpcode = SystemZ::STFH;
1122   } else if (RC == &SystemZ::GRX32BitRegClass) {
1123     LoadOpcode = SystemZ::LMux;
1124     StoreOpcode = SystemZ::STMux;
1125   } else if (RC == &SystemZ::GR64BitRegClass ||
1126              RC == &SystemZ::ADDR64BitRegClass) {
1127     LoadOpcode = SystemZ::LG;
1128     StoreOpcode = SystemZ::STG;
1129   } else if (RC == &SystemZ::GR128BitRegClass ||
1130              RC == &SystemZ::ADDR128BitRegClass) {
1131     LoadOpcode = SystemZ::L128;
1132     StoreOpcode = SystemZ::ST128;
1133   } else if (RC == &SystemZ::FP32BitRegClass) {
1134     LoadOpcode = SystemZ::LE;
1135     StoreOpcode = SystemZ::STE;
1136   } else if (RC == &SystemZ::FP64BitRegClass) {
1137     LoadOpcode = SystemZ::LD;
1138     StoreOpcode = SystemZ::STD;
1139   } else if (RC == &SystemZ::FP128BitRegClass) {
1140     LoadOpcode = SystemZ::LX;
1141     StoreOpcode = SystemZ::STX;
1142   } else if (RC == &SystemZ::VR32BitRegClass) {
1143     LoadOpcode = SystemZ::VL32;
1144     StoreOpcode = SystemZ::VST32;
1145   } else if (RC == &SystemZ::VR64BitRegClass) {
1146     LoadOpcode = SystemZ::VL64;
1147     StoreOpcode = SystemZ::VST64;
1148   } else if (RC == &SystemZ::VF128BitRegClass ||
1149              RC == &SystemZ::VR128BitRegClass) {
1150     LoadOpcode = SystemZ::VL;
1151     StoreOpcode = SystemZ::VST;
1152   } else
1153     llvm_unreachable("Unsupported regclass to load or store");
1154 }
1155
1156 unsigned SystemZInstrInfo::getOpcodeForOffset(unsigned Opcode,
1157                                               int64_t Offset) const {
1158   const MCInstrDesc &MCID = get(Opcode);
1159   int64_t Offset2 = (MCID.TSFlags & SystemZII::Is128Bit ? Offset + 8 : Offset);
1160   if (isUInt<12>(Offset) && isUInt<12>(Offset2)) {
1161     // Get the instruction to use for unsigned 12-bit displacements.
1162     int Disp12Opcode = SystemZ::getDisp12Opcode(Opcode);
1163     if (Disp12Opcode >= 0)
1164       return Disp12Opcode;
1165
1166     // All address-related instructions can use unsigned 12-bit
1167     // displacements.
1168     return Opcode;
1169   }
1170   if (isInt<20>(Offset) && isInt<20>(Offset2)) {
1171     // Get the instruction to use for signed 20-bit displacements.
1172     int Disp20Opcode = SystemZ::getDisp20Opcode(Opcode);
1173     if (Disp20Opcode >= 0)
1174       return Disp20Opcode;
1175
1176     // Check whether Opcode allows signed 20-bit displacements.
1177     if (MCID.TSFlags & SystemZII::Has20BitOffset)
1178       return Opcode;
1179   }
1180   return 0;
1181 }
1182
1183 unsigned SystemZInstrInfo::getLoadAndTest(unsigned Opcode) const {
1184   switch (Opcode) {
1185   case SystemZ::L:      return SystemZ::LT;
1186   case SystemZ::LY:     return SystemZ::LT;
1187   case SystemZ::LG:     return SystemZ::LTG;
1188   case SystemZ::LGF:    return SystemZ::LTGF;
1189   case SystemZ::LR:     return SystemZ::LTR;
1190   case SystemZ::LGFR:   return SystemZ::LTGFR;
1191   case SystemZ::LGR:    return SystemZ::LTGR;
1192   case SystemZ::LER:    return SystemZ::LTEBR;
1193   case SystemZ::LDR:    return SystemZ::LTDBR;
1194   case SystemZ::LXR:    return SystemZ::LTXBR;
1195   // On zEC12 we prefer to use RISBGN.  But if there is a chance to
1196   // actually use the condition code, we may turn it back into RISGB.
1197   // Note that RISBG is not really a "load-and-test" instruction,
1198   // but sets the same condition code values, so is OK to use here.
1199   case SystemZ::RISBGN: return SystemZ::RISBG;
1200   default:              return 0;
1201   }
1202 }
1203
1204 // Return true if Mask matches the regexp 0*1+0*, given that zero masks
1205 // have already been filtered out.  Store the first set bit in LSB and
1206 // the number of set bits in Length if so.
1207 static bool isStringOfOnes(uint64_t Mask, unsigned &LSB, unsigned &Length) {
1208   unsigned First = findFirstSet(Mask);
1209   uint64_t Top = (Mask >> First) + 1;
1210   if ((Top & -Top) == Top) {
1211     LSB = First;
1212     Length = findFirstSet(Top);
1213     return true;
1214   }
1215   return false;
1216 }
1217
1218 bool SystemZInstrInfo::isRxSBGMask(uint64_t Mask, unsigned BitSize,
1219                                    unsigned &Start, unsigned &End) const {
1220   // Reject trivial all-zero masks.
1221   Mask &= allOnes(BitSize);
1222   if (Mask == 0)
1223     return false;
1224
1225   // Handle the 1+0+ or 0+1+0* cases.  Start then specifies the index of
1226   // the msb and End specifies the index of the lsb.
1227   unsigned LSB, Length;
1228   if (isStringOfOnes(Mask, LSB, Length)) {
1229     Start = 63 - (LSB + Length - 1);
1230     End = 63 - LSB;
1231     return true;
1232   }
1233
1234   // Handle the wrap-around 1+0+1+ cases.  Start then specifies the msb
1235   // of the low 1s and End specifies the lsb of the high 1s.
1236   if (isStringOfOnes(Mask ^ allOnes(BitSize), LSB, Length)) {
1237     assert(LSB > 0 && "Bottom bit must be set");
1238     assert(LSB + Length < BitSize && "Top bit must be set");
1239     Start = 63 - (LSB - 1);
1240     End = 63 - (LSB + Length);
1241     return true;
1242   }
1243
1244   return false;
1245 }
1246
1247 unsigned SystemZInstrInfo::getCompareAndBranch(unsigned Opcode,
1248                                                const MachineInstr *MI) const {
1249   switch (Opcode) {
1250   case SystemZ::CR:
1251     return SystemZ::CRJ;
1252   case SystemZ::CGR:
1253     return SystemZ::CGRJ;
1254   case SystemZ::CHI:
1255     return MI && isInt<8>(MI->getOperand(1).getImm()) ? SystemZ::CIJ : 0;
1256   case SystemZ::CGHI:
1257     return MI && isInt<8>(MI->getOperand(1).getImm()) ? SystemZ::CGIJ : 0;
1258   case SystemZ::CLR:
1259     return SystemZ::CLRJ;
1260   case SystemZ::CLGR:
1261     return SystemZ::CLGRJ;
1262   case SystemZ::CLFI:
1263     return MI && isUInt<8>(MI->getOperand(1).getImm()) ? SystemZ::CLIJ : 0;
1264   case SystemZ::CLGFI:
1265     return MI && isUInt<8>(MI->getOperand(1).getImm()) ? SystemZ::CLGIJ : 0;
1266   default:
1267     return 0;
1268   }
1269 }
1270
1271 void SystemZInstrInfo::loadImmediate(MachineBasicBlock &MBB,
1272                                      MachineBasicBlock::iterator MBBI,
1273                                      unsigned Reg, uint64_t Value) const {
1274   DebugLoc DL = MBBI != MBB.end() ? MBBI->getDebugLoc() : DebugLoc();
1275   unsigned Opcode;
1276   if (isInt<16>(Value))
1277     Opcode = SystemZ::LGHI;
1278   else if (SystemZ::isImmLL(Value))
1279     Opcode = SystemZ::LLILL;
1280   else if (SystemZ::isImmLH(Value)) {
1281     Opcode = SystemZ::LLILH;
1282     Value >>= 16;
1283   } else {
1284     assert(isInt<32>(Value) && "Huge values not handled yet");
1285     Opcode = SystemZ::LGFI;
1286   }
1287   BuildMI(MBB, MBBI, DL, get(Opcode), Reg).addImm(Value);
1288 }