lib/Target/SystemZ/SystemZInstrInfo.td

   1 //===-- SystemZInstrInfo.td - General SystemZ instructions ----*- tblgen-*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Stack allocation
  12 //===----------------------------------------------------------------------===//
  13
  14 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i64imm:$amt),
  15                               [(callseq_start timm:$amt)]>;
  16 def ADJCALLSTACKUP   : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  17                               [(callseq_end timm:$amt1, timm:$amt2)]>;
  18
  19 let neverHasSideEffects = 1 in {
  20   // Takes as input the value of the stack pointer after a dynamic allocation
  21   // has been made.  Sets the output to the address of the dynamically-
  22   // allocated area itself, skipping the outgoing arguments.
  23   //
  24   // This expands to an LA or LAY instruction.  We restrict the offset
  25   // to the range of LA and keep the LAY range in reserve for when
  26   // the size of the outgoing arguments is added.
  27   def ADJDYNALLOC : Pseudo<(outs GR64:$dst), (ins dynalloc12only:$src),
  28                            [(set GR64:$dst, dynalloc12only:$src)]>;
  29 }
  30
  31 //===----------------------------------------------------------------------===//
  32 // Control flow instructions
  33 //===----------------------------------------------------------------------===//
  34
  35 // A return instruction (br %r14).
  36 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
  37   def Return : Alias<2, (outs), (ins), [(z_retflag)]>;
  38
  39 // Unconditional branches.  R1 is the condition-code mask (all 1s).
  40 let isBranch = 1, isTerminator = 1, isBarrier = 1, R1 = 15 in {
  41   let isIndirectBranch = 1 in
  42     def BR : InstRR<0x07, (outs), (ins ADDR64:$R2),
  43                     "br\t$R2", [(brind ADDR64:$R2)]>;
  44
  45   // An assembler extended mnemonic for BRC.
  46   def J : InstRI<0xA74, (outs), (ins brtarget16:$I2), "j\t$I2",
  47                  [(br bb:$I2)]>;
  48
  49   // An assembler extended mnemonic for BRCL.  (The extension is "G"
  50   // rather than "L" because "JL" is "Jump if Less".)
  51   def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2), "jg\t$I2", []>;
  52 }
  53
  54 // Conditional branches.  It's easier for LLVM to handle these branches
  55 // in their raw BRC/BRCL form, with the 4-bit condition-code mask being
  56 // the first operand.  It seems friendlier to use mnemonic forms like
  57 // JE and JLH when writing out the assembly though.
  58 let isBranch = 1, isTerminator = 1, Uses = [CC] in {
  59   let isCodeGenOnly = 1, CCMaskFirst = 1 in {
  60     def BRC : InstRI<0xA74, (outs), (ins cond4:$valid, cond4:$R1,
  61                                          brtarget16:$I2), "j$R1\t$I2",
  62                      [(z_br_ccmask cond4:$valid, cond4:$R1, bb:$I2)]>;
  63     def BRCL : InstRIL<0xC04, (outs), (ins cond4:$valid, cond4:$R1,
  64                                            brtarget32:$I2), "jg$R1\t$I2", []>;
  65   }
  66   def AsmBRC : InstRI<0xA74, (outs), (ins uimm8zx4:$R1, brtarget16:$I2),
  67                       "brc\t$R1, $I2", []>;
  68   def AsmBRCL : InstRIL<0xC04, (outs), (ins uimm8zx4:$R1, brtarget32:$I2),
  69                         "brcl\t$R1, $I2", []>;
  70 }
  71
  72 // Fused compare-and-branch instructions.  As for normal branches,
  73 // we handle these instructions internally in their raw CRJ-like form,
  74 // but use assembly macros like CRJE when writing them out.
  75 //
  76 // These instructions do not use or clobber the condition codes.
  77 // We nevertheless pretend that they clobber CC, so that we can lower
  78 // them to separate comparisons and BRCLs if the branch ends up being
  79 // out of range.
  80 multiclass CompareBranches<Operand ccmask, string pos1, string pos2> {
  81   let isBranch = 1, isTerminator = 1, Defs = [CC] in {
  82     def RJ  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  83                                             brtarget16:$RI4),
  84                        "crj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  85     def GRJ : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  86                                             brtarget16:$RI4),
  87                        "cgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  88     def IJ  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2, ccmask:$M3,
  89                                             brtarget16:$RI4),
  90                        "cij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  91     def GIJ : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2, ccmask:$M3,
  92                                             brtarget16:$RI4),
  93                        "cgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  94     def LRJ  : InstRIEb<0xEC77, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  95                                              brtarget16:$RI4),
  96                         "clrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  97     def LGRJ : InstRIEb<0xEC65, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  98                                              brtarget16:$RI4),
  99                         "clgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
 100     def LIJ  : InstRIEc<0xEC7F, (outs), (ins GR32:$R1, imm32zx8:$I2, ccmask:$M3,
 101                                              brtarget16:$RI4),
 102                         "clij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
 103     def LGIJ : InstRIEc<0xEC7D, (outs), (ins GR64:$R1, imm64zx8:$I2, ccmask:$M3,
 104                                              brtarget16:$RI4),
 105                         "clgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
 106   }
 107 }
 108 let isCodeGenOnly = 1 in
 109   defm C : CompareBranches<cond4, "$M3", "">;
 110 defm AsmC : CompareBranches<uimm8zx4, "", "$M3, ">;
 111
 112 // Define AsmParser mnemonics for each general condition-code mask
 113 // (integer or floating-point)
 114 multiclass CondExtendedMnemonic<bits<4> ccmask, string name> {
 115   let R1 = ccmask in {
 116     def J : InstRI<0xA74, (outs), (ins brtarget16:$I2),
 117                    "j"##name##"\t$I2", []>;
 118     def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2),
 119                      "jg"##name##"\t$I2", []>;
 120   }
 121   def LOCR  : FixedCondUnaryRRF<"locr"##name,  0xB9F2, GR32, GR32, ccmask>;
 122   def LOCGR : FixedCondUnaryRRF<"locgr"##name, 0xB9E2, GR64, GR64, ccmask>;
 123   def LOC   : FixedCondUnaryRSY<"loc"##name,   0xEBF2, GR32, ccmask, 4>;
 124   def LOCG  : FixedCondUnaryRSY<"locg"##name,  0xEBE2, GR64, ccmask, 8>;
 125   def STOC  : FixedCondStoreRSY<"stoc"##name,  0xEBF3, GR32, ccmask, 4>;
 126   def STOCG : FixedCondStoreRSY<"stocg"##name, 0xEBE3, GR64, ccmask, 8>;
 127 }
 128 defm AsmO   : CondExtendedMnemonic<1,  "o">;
 129 defm AsmH   : CondExtendedMnemonic<2,  "h">;
 130 defm AsmNLE : CondExtendedMnemonic<3,  "nle">;
 131 defm AsmL   : CondExtendedMnemonic<4,  "l">;
 132 defm AsmNHE : CondExtendedMnemonic<5,  "nhe">;
 133 defm AsmLH  : CondExtendedMnemonic<6,  "lh">;
 134 defm AsmNE  : CondExtendedMnemonic<7,  "ne">;
 135 defm AsmE   : CondExtendedMnemonic<8,  "e">;
 136 defm AsmNLH : CondExtendedMnemonic<9,  "nlh">;
 137 defm AsmHE  : CondExtendedMnemonic<10, "he">;
 138 defm AsmNL  : CondExtendedMnemonic<11, "nl">;
 139 defm AsmLE  : CondExtendedMnemonic<12, "le">;
 140 defm AsmNH  : CondExtendedMnemonic<13, "nh">;
 141 defm AsmNO  : CondExtendedMnemonic<14, "no">;
 142
 143 // Define AsmParser mnemonics for each integer condition-code mask.
 144 // This is like the list above, except that condition 3 is not possible
 145 // and that the low bit of the mask is therefore always 0.  This means
 146 // that each condition has two names.  Conditions "o" and "no" are not used.
 147 //
 148 // We don't make one of the two names an alias of the other because
 149 // we need the custom parsing routines to select the correct register class.
 150 multiclass IntCondExtendedMnemonicA<bits<4> ccmask, string name> {
 151   let M3 = ccmask in {
 152     def CR  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2,
 153                                             brtarget16:$RI4),
 154                        "crj"##name##"\t$R1, $R2, $RI4", []>;
 155     def CGR : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2,
 156                                             brtarget16:$RI4),
 157                        "cgrj"##name##"\t$R1, $R2, $RI4", []>;
 158     def CI  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2,
 159                                             brtarget16:$RI4),
 160                        "cij"##name##"\t$R1, $I2, $RI4", []>;
 161     def CGI : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2,
 162                                             brtarget16:$RI4),
 163                        "cgij"##name##"\t$R1, $I2, $RI4", []>;
 164     def CLR  : InstRIEb<0xEC77, (outs), (ins GR32:$R1, GR32:$R2,
 165                                             brtarget16:$RI4),
 166                         "clrj"##name##"\t$R1, $R2, $RI4", []>;
 167     def CLGR : InstRIEb<0xEC65, (outs), (ins GR64:$R1, GR64:$R2,
 168                                              brtarget16:$RI4),
 169                         "clgrj"##name##"\t$R1, $R2, $RI4", []>;
 170     def CLI  : InstRIEc<0xEC7F, (outs), (ins GR32:$R1, imm32zx8:$I2,
 171                                              brtarget16:$RI4),
 172                         "clij"##name##"\t$R1, $I2, $RI4", []>;
 173     def CLGI : InstRIEc<0xEC7D, (outs), (ins GR64:$R1, imm64zx8:$I2,
 174                                              brtarget16:$RI4),
 175                         "clgij"##name##"\t$R1, $I2, $RI4", []>;
 176   }
 177 }
 178 multiclass IntCondExtendedMnemonic<bits<4> ccmask, string name1, string name2>
 179   : IntCondExtendedMnemonicA<ccmask, name1> {
 180   let isAsmParserOnly = 1 in
 181     defm Alt : IntCondExtendedMnemonicA<ccmask, name2>;
 182 }
 183 defm AsmJH   : IntCondExtendedMnemonic<2,  "h",  "nle">;
 184 defm AsmJL   : IntCondExtendedMnemonic<4,  "l",  "nhe">;
 185 defm AsmJLH  : IntCondExtendedMnemonic<6,  "lh", "ne">;
 186 defm AsmJE   : IntCondExtendedMnemonic<8,  "e",  "nlh">;
 187 defm AsmJHE  : IntCondExtendedMnemonic<10, "he", "nl">;
 188 defm AsmJLE  : IntCondExtendedMnemonic<12, "le", "nh">;
 189
 190 // Decrement a register and branch if it is nonzero.  These don't clobber CC,
 191 // but we might need to split long branches into sequences that do.
 192 let Defs = [CC] in {
 193   def BRCT  : BranchUnaryRI<"brct",  0xA76, GR32>;
 194   def BRCTG : BranchUnaryRI<"brctg", 0xA77, GR64>;
 195 }
 196
 197 //===----------------------------------------------------------------------===//
 198 // Select instructions
 199 //===----------------------------------------------------------------------===//
 200
 201 def Select32 : SelectWrapper<GR32>;
 202 def Select64 : SelectWrapper<GR64>;
 203
 204 defm CondStore8  : CondStores<GR32, nonvolatile_truncstorei8,
 205                               nonvolatile_anyextloadi8, bdxaddr20only>;
 206 defm CondStore16 : CondStores<GR32, nonvolatile_truncstorei16,
 207                               nonvolatile_anyextloadi16, bdxaddr20only>;
 208 defm CondStore32 : CondStores<GR32, nonvolatile_store,
 209                               nonvolatile_load, bdxaddr20only>;
 210
 211 defm : CondStores64<CondStore8, CondStore8Inv, nonvolatile_truncstorei8,
 212                     nonvolatile_anyextloadi8, bdxaddr20only>;
 213 defm : CondStores64<CondStore16, CondStore16Inv, nonvolatile_truncstorei16,
 214                     nonvolatile_anyextloadi16, bdxaddr20only>;
 215 defm : CondStores64<CondStore32, CondStore32Inv, nonvolatile_truncstorei32,
 216                     nonvolatile_anyextloadi32, bdxaddr20only>;
 217 defm CondStore64 : CondStores<GR64, nonvolatile_store,
 218                               nonvolatile_load, bdxaddr20only>;
 219
 220 //===----------------------------------------------------------------------===//
 221 // Call instructions
 222 //===----------------------------------------------------------------------===//
 223
 224 // The definitions here are for the call-clobbered registers.
 225 let isCall = 1, Defs = [R0D, R1D, R2D, R3D, R4D, R5D, R14D,
 226                         F0D, F1D, F2D, F3D, F4D, F5D, F6D, F7D, CC] in {
 227   def CallBRASL : Alias<6, (outs), (ins pcrel32:$I2, variable_ops),
 228                         [(z_call pcrel32:$I2)]>;
 229   def CallBASR  : Alias<2, (outs), (ins ADDR64:$R2, variable_ops),
 230                         [(z_call ADDR64:$R2)]>;
 231 }
 232
 233 // Sibling calls.  Indirect sibling calls must be via R1, since R2 upwards
 234 // are argument registers and since branching to R0 is a no-op.
 235 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 236   def CallJG : Alias<6, (outs), (ins pcrel32:$I2),
 237                      [(z_sibcall pcrel32:$I2)]>;
 238   let Uses = [R1D] in
 239     def CallBR : Alias<2, (outs), (ins), [(z_sibcall R1D)]>;
 240 }
 241
 242 // Define the general form of the call instructions for the asm parser.
 243 // These instructions don't hard-code %r14 as the return address register.
 244 def BRAS  : InstRI<0xA75, (outs), (ins GR64:$R1, brtarget16:$I2),
 245                    "bras\t$R1, $I2", []>;
 246 def BRASL : InstRIL<0xC05, (outs), (ins GR64:$R1, brtarget32:$I2),
 247                     "brasl\t$R1, $I2", []>;
 248 def BASR  : InstRR<0x0D, (outs), (ins GR64:$R1, ADDR64:$R2),
 249                    "basr\t$R1, $R2", []>;
 250
 251 //===----------------------------------------------------------------------===//
 252 // Move instructions
 253 //===----------------------------------------------------------------------===//
 254
 255 // Register moves.
 256 let neverHasSideEffects = 1 in {
 257   // Expands to LR, RISBHG or RISBLG, depending on the choice of registers.
 258   def LRMux : UnaryRRPseudo<"l", null_frag, GRX32, GRX32>,
 259               Requires<[FeatureHighWord]>;
 260   def LR  : UnaryRR <"l",  0x18,   null_frag, GR32, GR32>;
 261   def LGR : UnaryRRE<"lg", 0xB904, null_frag, GR64, GR64>;
 262 }
 263 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 264   def LTR  : UnaryRR <"lt",  0x12,   null_frag, GR32, GR32>;
 265   def LTGR : UnaryRRE<"ltg", 0xB902, null_frag, GR64, GR64>;
 266 }
 267
 268 // Move on condition.
 269 let isCodeGenOnly = 1, Uses = [CC] in {
 270   def LOCR  : CondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 271   def LOCGR : CondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 272 }
 273 let Uses = [CC] in {
 274   def AsmLOCR  : AsmCondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 275   def AsmLOCGR : AsmCondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 276 }
 277
 278 // Immediate moves.
 279 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 280     isReMaterializable = 1 in {
 281   // 16-bit sign-extended immediates.
 282   def LHI  : UnaryRI<"lhi",  0xA78, bitconvert, GR32, imm32sx16>;
 283   def LGHI : UnaryRI<"lghi", 0xA79, bitconvert, GR64, imm64sx16>;
 284
 285   // Other 16-bit immediates.
 286   def LLILL : UnaryRI<"llill", 0xA5F, bitconvert, GR64, imm64ll16>;
 287   def LLILH : UnaryRI<"llilh", 0xA5E, bitconvert, GR64, imm64lh16>;
 288   def LLIHL : UnaryRI<"llihl", 0xA5D, bitconvert, GR64, imm64hl16>;
 289   def LLIHH : UnaryRI<"llihh", 0xA5C, bitconvert, GR64, imm64hh16>;
 290
 291   // 32-bit immediates.
 292   def LGFI  : UnaryRIL<"lgfi",  0xC01, bitconvert, GR64, imm64sx32>;
 293   def LLILF : UnaryRIL<"llilf", 0xC0F, bitconvert, GR64, imm64lf32>;
 294   def LLIHF : UnaryRIL<"llihf", 0xC0E, bitconvert, GR64, imm64hf32>;
 295 }
 296
 297 // Register loads.
 298 let canFoldAsLoad = 1, SimpleBDXLoad = 1 in {
 299   // Expands to L, LY or LFH, depending on the choice of register.
 300   def LMux : UnaryRXYPseudo<"l", load, GRX32, 4>,
 301              Requires<[FeatureHighWord]>;
 302   defm L : UnaryRXPair<"l", 0x58, 0xE358, load, GR32, 4>;
 303   def LFH : UnaryRXY<"lfh", 0xE3CA, load, GRH32, 4>,
 304             Requires<[FeatureHighWord]>;
 305   def LG : UnaryRXY<"lg", 0xE304, load, GR64, 8>;
 306
 307   // These instructions are split after register allocation, so we don't
 308   // want a custom inserter.
 309   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 310     def L128 : Pseudo<(outs GR128:$dst), (ins bdxaddr20only128:$src),
 311                       [(set GR128:$dst, (load bdxaddr20only128:$src))]>;
 312   }
 313 }
 314 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 315   def LT  : UnaryRXY<"lt",  0xE312, load, GR32, 4>;
 316   def LTG : UnaryRXY<"ltg", 0xE302, load, GR64, 8>;
 317 }
 318
 319 let canFoldAsLoad = 1 in {
 320   def LRL  : UnaryRILPC<"lrl",  0xC4D, aligned_load, GR32>;
 321   def LGRL : UnaryRILPC<"lgrl", 0xC48, aligned_load, GR64>;
 322 }
 323
 324 // Load on condition.
 325 let isCodeGenOnly = 1, Uses = [CC] in {
 326   def LOC  : CondUnaryRSY<"loc",  0xEBF2, nonvolatile_load, GR32, 4>;
 327   def LOCG : CondUnaryRSY<"locg", 0xEBE2, nonvolatile_load, GR64, 8>;
 328 }
 329 let Uses = [CC] in {
 330   def AsmLOC  : AsmCondUnaryRSY<"loc",  0xEBF2, GR32, 4>;
 331   def AsmLOCG : AsmCondUnaryRSY<"locg", 0xEBE2, GR64, 8>;
 332 }
 333
 334 // Register stores.
 335 let SimpleBDXStore = 1 in {
 336   // Expands to ST, STY or STFH, depending on the choice of register.
 337   def STMux : StoreRXYPseudo<store, GRX32, 4>,
 338               Requires<[FeatureHighWord]>;
 339   defm ST : StoreRXPair<"st", 0x50, 0xE350, store, GR32, 4>;
 340   def STFH : StoreRXY<"stfh", 0xE3CB, store, GRH32, 4>,
 341              Requires<[FeatureHighWord]>;
 342   def STG : StoreRXY<"stg", 0xE324, store, GR64, 8>;
 343
 344   // These instructions are split after register allocation, so we don't
 345   // want a custom inserter.
 346   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 347     def ST128 : Pseudo<(outs), (ins GR128:$src, bdxaddr20only128:$dst),
 348                        [(store GR128:$src, bdxaddr20only128:$dst)]>;
 349   }
 350 }
 351 def STRL  : StoreRILPC<"strl", 0xC4F, aligned_store, GR32>;
 352 def STGRL : StoreRILPC<"stgrl", 0xC4B, aligned_store, GR64>;
 353
 354 // Store on condition.
 355 let isCodeGenOnly = 1, Uses = [CC] in {
 356   def STOC  : CondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 357   def STOCG : CondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 358 }
 359 let Uses = [CC] in {
 360   def AsmSTOC  : AsmCondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 361   def AsmSTOCG : AsmCondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 362 }
 363
 364 // 8-bit immediate stores to 8-bit fields.
 365 defm MVI : StoreSIPair<"mvi", 0x92, 0xEB52, truncstorei8, imm32zx8trunc>;
 366
 367 // 16-bit immediate stores to 16-, 32- or 64-bit fields.
 368 def MVHHI : StoreSIL<"mvhhi", 0xE544, truncstorei16, imm32sx16trunc>;
 369 def MVHI  : StoreSIL<"mvhi",  0xE54C, store,         imm32sx16>;
 370 def MVGHI : StoreSIL<"mvghi", 0xE548, store,         imm64sx16>;
 371
 372 // Memory-to-memory moves.
 373 let mayLoad = 1, mayStore = 1 in
 374   defm MVC : MemorySS<"mvc", 0xD2, z_mvc, z_mvc_loop>;
 375
 376 // String moves.
 377 let mayLoad = 1, mayStore = 1, Defs = [CC], Uses = [R0L] in
 378   defm MVST : StringRRE<"mvst", 0xB255, z_stpcpy>;
 379
 380 //===----------------------------------------------------------------------===//
 381 // Sign extensions
 382 //===----------------------------------------------------------------------===//
 383 //
 384 // Note that putting these before zero extensions mean that we will prefer
 385 // them for anyextload*.  There's not really much to choose between the two
 386 // either way, but signed-extending loads have a short LH and a long LHY,
 387 // while zero-extending loads have only the long LLH.
 388 //
 389 //===----------------------------------------------------------------------===//
 390
 391 // 32-bit extensions from registers.
 392 let neverHasSideEffects = 1 in {
 393   def LBR : UnaryRRE<"lb", 0xB926, sext8,  GR32, GR32>;
 394   def LHR : UnaryRRE<"lh", 0xB927, sext16, GR32, GR32>;
 395 }
 396
 397 // 64-bit extensions from registers.
 398 let neverHasSideEffects = 1 in {
 399   def LGBR : UnaryRRE<"lgb", 0xB906, sext8,  GR64, GR64>;
 400   def LGHR : UnaryRRE<"lgh", 0xB907, sext16, GR64, GR64>;
 401   def LGFR : UnaryRRE<"lgf", 0xB914, sext32, GR64, GR32>;
 402 }
 403 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 404   def LTGFR : UnaryRRE<"ltgf", 0xB912, null_frag, GR64, GR64>;
 405
 406 // Match 32-to-64-bit sign extensions in which the source is already
 407 // in a 64-bit register.
 408 def : Pat<(sext_inreg GR64:$src, i32),
 409           (LGFR (EXTRACT_SUBREG GR64:$src, subreg_l32))>;
 410
 411 // 32-bit extensions from memory.
 412 def  LB   : UnaryRXY<"lb", 0xE376, asextloadi8, GR32, 1>;
 413 defm LH   : UnaryRXPair<"lh", 0x48, 0xE378, asextloadi16, GR32, 2>;
 414 def  LHRL : UnaryRILPC<"lhrl", 0xC45, aligned_asextloadi16, GR32>;
 415
 416 // 64-bit extensions from memory.
 417 def LGB   : UnaryRXY<"lgb", 0xE377, asextloadi8,  GR64, 1>;
 418 def LGH   : UnaryRXY<"lgh", 0xE315, asextloadi16, GR64, 2>;
 419 def LGF   : UnaryRXY<"lgf", 0xE314, asextloadi32, GR64, 4>;
 420 def LGHRL : UnaryRILPC<"lghrl", 0xC44, aligned_asextloadi16, GR64>;
 421 def LGFRL : UnaryRILPC<"lgfrl", 0xC4C, aligned_asextloadi32, GR64>;
 422 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 423   def LTGF : UnaryRXY<"ltgf", 0xE332, asextloadi32, GR64, 4>;
 424
 425 //===----------------------------------------------------------------------===//
 426 // Zero extensions
 427 //===----------------------------------------------------------------------===//
 428
 429 // 32-bit extensions from registers.
 430 let neverHasSideEffects = 1 in {
 431   def LLCR : UnaryRRE<"llc", 0xB994, zext8,  GR32, GR32>;
 432   def LLHR : UnaryRRE<"llh", 0xB995, zext16, GR32, GR32>;
 433 }
 434
 435 // 64-bit extensions from registers.
 436 let neverHasSideEffects = 1 in {
 437   def LLGCR : UnaryRRE<"llgc", 0xB984, zext8,  GR64, GR64>;
 438   def LLGHR : UnaryRRE<"llgh", 0xB985, zext16, GR64, GR64>;
 439   def LLGFR : UnaryRRE<"llgf", 0xB916, zext32, GR64, GR32>;
 440 }
 441
 442 // Match 32-to-64-bit zero extensions in which the source is already
 443 // in a 64-bit register.
 444 def : Pat<(and GR64:$src, 0xffffffff),
 445           (LLGFR (EXTRACT_SUBREG GR64:$src, subreg_l32))>;
 446
 447 // 32-bit extensions from memory.
 448 def LLC   : UnaryRXY<"llc", 0xE394, azextloadi8,  GR32, 1>;
 449 def LLH   : UnaryRXY<"llh", 0xE395, azextloadi16, GR32, 2>;
 450 def LLHRL : UnaryRILPC<"llhrl", 0xC42, aligned_azextloadi16, GR32>;
 451
 452 // 64-bit extensions from memory.
 453 def LLGC   : UnaryRXY<"llgc", 0xE390, azextloadi8,  GR64, 1>;
 454 def LLGH   : UnaryRXY<"llgh", 0xE391, azextloadi16, GR64, 2>;
 455 def LLGF   : UnaryRXY<"llgf", 0xE316, azextloadi32, GR64, 4>;
 456 def LLGHRL : UnaryRILPC<"llghrl", 0xC46, aligned_azextloadi16, GR64>;
 457 def LLGFRL : UnaryRILPC<"llgfrl", 0xC4E, aligned_azextloadi32, GR64>;
 458
 459 //===----------------------------------------------------------------------===//
 460 // Truncations
 461 //===----------------------------------------------------------------------===//
 462
 463 // Truncations of 64-bit registers to 32-bit registers.
 464 def : Pat<(i32 (trunc GR64:$src)),
 465           (EXTRACT_SUBREG GR64:$src, subreg_l32)>;
 466
 467 // Truncations of 32-bit registers to memory.
 468 defm STC   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR32, 1>;
 469 defm STH   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR32, 2>;
 470 def  STHRL : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR32>;
 471
 472 // Truncations of 64-bit registers to memory.
 473 defm : StoreGR64Pair<STC, STCY, truncstorei8>;
 474 defm : StoreGR64Pair<STH, STHY, truncstorei16>;
 475 def  : StoreGR64PC<STHRL, aligned_truncstorei16>;
 476 defm : StoreGR64Pair<ST, STY, truncstorei32>;
 477 def  : StoreGR64PC<STRL, aligned_truncstorei32>;
 478
 479 //===----------------------------------------------------------------------===//
 480 // Multi-register moves
 481 //===----------------------------------------------------------------------===//
 482
 483 // Multi-register loads.
 484 def LMG : LoadMultipleRSY<"lmg", 0xEB04, GR64>;
 485
 486 // Multi-register stores.
 487 def STMG : StoreMultipleRSY<"stmg", 0xEB24, GR64>;
 488
 489 //===----------------------------------------------------------------------===//
 490 // Byte swaps
 491 //===----------------------------------------------------------------------===//
 492
 493 // Byte-swapping register moves.
 494 let neverHasSideEffects = 1 in {
 495   def LRVR  : UnaryRRE<"lrv",  0xB91F, bswap, GR32, GR32>;
 496   def LRVGR : UnaryRRE<"lrvg", 0xB90F, bswap, GR64, GR64>;
 497 }
 498
 499 // Byte-swapping loads.  Unlike normal loads, these instructions are
 500 // allowed to access storage more than once.
 501 def LRV  : UnaryRXY<"lrv",  0xE31E, loadu<bswap, nonvolatile_load>, GR32, 4>;
 502 def LRVG : UnaryRXY<"lrvg", 0xE30F, loadu<bswap, nonvolatile_load>, GR64, 8>;
 503
 504 // Likewise byte-swapping stores.
 505 def STRV  : StoreRXY<"strv", 0xE33E, storeu<bswap, nonvolatile_store>, GR32, 4>;
 506 def STRVG : StoreRXY<"strvg", 0xE32F, storeu<bswap, nonvolatile_store>,
 507                      GR64, 8>;
 508
 509 //===----------------------------------------------------------------------===//
 510 // Load address instructions
 511 //===----------------------------------------------------------------------===//
 512
 513 // Load BDX-style addresses.
 514 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isReMaterializable = 1,
 515     DispKey = "la" in {
 516   let DispSize = "12" in
 517     def LA : InstRX<0x41, (outs GR64:$R1), (ins laaddr12pair:$XBD2),
 518                     "la\t$R1, $XBD2",
 519                     [(set GR64:$R1, laaddr12pair:$XBD2)]>;
 520   let DispSize = "20" in
 521     def LAY : InstRXY<0xE371, (outs GR64:$R1), (ins laaddr20pair:$XBD2),
 522                       "lay\t$R1, $XBD2",
 523                       [(set GR64:$R1, laaddr20pair:$XBD2)]>;
 524 }
 525
 526 // Load a PC-relative address.  There's no version of this instruction
 527 // with a 16-bit offset, so there's no relaxation.
 528 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 529     isReMaterializable = 1 in {
 530   def LARL : InstRIL<0xC00, (outs GR64:$R1), (ins pcrel32:$I2),
 531                      "larl\t$R1, $I2",
 532                      [(set GR64:$R1, pcrel32:$I2)]>;
 533 }
 534
 535 //===----------------------------------------------------------------------===//
 536 // Absolute and Negation
 537 //===----------------------------------------------------------------------===//
 538
 539 let Defs = [CC] in {
 540   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 541     def LPR  : UnaryRR <"lp",  0x10,   z_iabs32, GR32, GR32>;
 542     def LPGR : UnaryRRE<"lpg", 0xB900, z_iabs64, GR64, GR64>;
 543   }
 544   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 545     def LPGFR : UnaryRRE<"lpgf", 0xB910, null_frag, GR64, GR32>;
 546 }
 547 defm : SXU<z_iabs64, LPGFR>;
 548
 549 let Defs = [CC] in {
 550   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 551     def LNR  : UnaryRR <"ln",  0x11,   z_inegabs32, GR32, GR32>;
 552     def LNGR : UnaryRRE<"lng", 0xB901, z_inegabs64, GR64, GR64>;
 553   }
 554   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 555     def LNGFR : UnaryRRE<"lngf", 0xB911, null_frag, GR64, GR32>;
 556 }
 557 defm : SXU<z_inegabs64, LNGFR>;
 558
 559 let Defs = [CC] in {
 560   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 561     def LCR  : UnaryRR <"lc",  0x13,   ineg, GR32, GR32>;
 562     def LCGR : UnaryRRE<"lcg", 0xB903, ineg, GR64, GR64>;
 563   }
 564   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 565     def LCGFR : UnaryRRE<"lcgf", 0xB913, null_frag, GR64, GR32>;
 566 }
 567 defm : SXU<ineg, LCGFR>;
 568
 569 //===----------------------------------------------------------------------===//
 570 // Insertion
 571 //===----------------------------------------------------------------------===//
 572
 573 let isCodeGenOnly = 1 in
 574   defm IC32 : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR32, azextloadi8, 1>;
 575 defm IC : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR64, azextloadi8, 1>;
 576
 577 defm : InsertMem<"inserti8", IC32,  GR32, azextloadi8, bdxaddr12pair>;
 578 defm : InsertMem<"inserti8", IC32Y, GR32, azextloadi8, bdxaddr20pair>;
 579
 580 defm : InsertMem<"inserti8", IC,  GR64, azextloadi8, bdxaddr12pair>;
 581 defm : InsertMem<"inserti8", ICY, GR64, azextloadi8, bdxaddr20pair>;
 582
 583 // Insertions of a 16-bit immediate, leaving other bits unaffected.
 584 // We don't have or_as_insert equivalents of these operations because
 585 // OI is available instead.
 586 def IILL : BinaryRI<"iill", 0xA53, insertll, GR32, imm32ll16>;
 587 def IILH : BinaryRI<"iilh", 0xA52, insertlh, GR32, imm32lh16>;
 588 def IILL64 : BinaryAliasRI<insertll, GR64, imm64ll16>;
 589 def IILH64 : BinaryAliasRI<insertlh, GR64, imm64lh16>;
 590 def IIHL : BinaryRI<"iihl", 0xA51, inserthl, GR64, imm64hl16>;
 591 def IIHH : BinaryRI<"iihh", 0xA50, inserthh, GR64, imm64hh16>;
 592
 593 // ...likewise for 32-bit immediates.  For GR32s this is a general
 594 // full-width move.  (We use IILF rather than something like LLILF
 595 // for 32-bit moves because IILF leaves the upper 32 bits of the
 596 // GR64 unchanged.)
 597 let isAsCheapAsAMove = 1, isMoveImm = 1, isReMaterializable = 1 in
 598   def IILF : UnaryRIL<"iilf", 0xC09, bitconvert, GR32, uimm32>;
 599 def IILF64 : BinaryAliasRIL<insertlf, GR64, imm64lf32>;
 600 def IIHF : BinaryRIL<"iihf", 0xC08, inserthf, GR64, imm64hf32>;
 601
 602 // An alternative model of inserthf, with the first operand being
 603 // a zero-extended value.
 604 def : Pat<(or (zext32 GR32:$src), imm64hf32:$imm),
 605           (IIHF (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_l32),
 606                 imm64hf32:$imm)>;
 607
 608 //===----------------------------------------------------------------------===//
 609 // Addition
 610 //===----------------------------------------------------------------------===//
 611
 612 // Plain addition.
 613 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 614   // Addition of a register.
 615   let isCommutable = 1 in {
 616     defm AR : BinaryRRAndK<"a", 0x1A, 0xB9F8, add, GR32, GR32>;
 617     defm AGR : BinaryRREAndK<"ag", 0xB908, 0xB9E8, add, GR64, GR64>;
 618   }
 619   def AGFR : BinaryRRE<"agf", 0xB918, null_frag, GR64, GR32>;
 620
 621   // Addition of signed 16-bit immediates.
 622   defm AHI  : BinaryRIAndK<"ahi",  0xA7A, 0xECD8, add, GR32, imm32sx16>;
 623   defm AGHI : BinaryRIAndK<"aghi", 0xA7B, 0xECD9, add, GR64, imm64sx16>;
 624
 625   // Addition of signed 32-bit immediates.
 626   def AFI  : BinaryRIL<"afi",  0xC29, add, GR32, simm32>;
 627   def AGFI : BinaryRIL<"agfi", 0xC28, add, GR64, imm64sx32>;
 628
 629   // Addition of memory.
 630   defm AH  : BinaryRXPair<"ah", 0x4A, 0xE37A, add, GR32, asextloadi16, 2>;
 631   defm A   : BinaryRXPair<"a",  0x5A, 0xE35A, add, GR32, load, 4>;
 632   def  AGF : BinaryRXY<"agf", 0xE318, add, GR64, asextloadi32, 4>;
 633   def  AG  : BinaryRXY<"ag",  0xE308, add, GR64, load, 8>;
 634
 635   // Addition to memory.
 636   def ASI  : BinarySIY<"asi",  0xEB6A, add, imm32sx8>;
 637   def AGSI : BinarySIY<"agsi", 0xEB7A, add, imm64sx8>;
 638 }
 639 defm : SXB<add, GR64, AGFR>;
 640
 641 // Addition producing a carry.
 642 let Defs = [CC] in {
 643   // Addition of a register.
 644   let isCommutable = 1 in {
 645     defm ALR : BinaryRRAndK<"al", 0x1E, 0xB9FA, addc, GR32, GR32>;
 646     defm ALGR : BinaryRREAndK<"alg", 0xB90A, 0xB9EA, addc, GR64, GR64>;
 647   }
 648   def ALGFR : BinaryRRE<"algf", 0xB91A, null_frag, GR64, GR32>;
 649
 650   // Addition of signed 16-bit immediates.
 651   def ALHSIK  : BinaryRIE<"alhsik",  0xECDA, addc, GR32, imm32sx16>,
 652                 Requires<[FeatureDistinctOps]>;
 653   def ALGHSIK : BinaryRIE<"alghsik", 0xECDB, addc, GR64, imm64sx16>,
 654                 Requires<[FeatureDistinctOps]>;
 655
 656   // Addition of unsigned 32-bit immediates.
 657   def ALFI  : BinaryRIL<"alfi",  0xC2B, addc, GR32, uimm32>;
 658   def ALGFI : BinaryRIL<"algfi", 0xC2A, addc, GR64, imm64zx32>;
 659
 660   // Addition of memory.
 661   defm AL   : BinaryRXPair<"al", 0x5E, 0xE35E, addc, GR32, load, 4>;
 662   def  ALGF : BinaryRXY<"algf", 0xE31A, addc, GR64, azextloadi32, 4>;
 663   def  ALG  : BinaryRXY<"alg",  0xE30A, addc, GR64, load, 8>;
 664 }
 665 defm : ZXB<addc, GR64, ALGFR>;
 666
 667 // Addition producing and using a carry.
 668 let Defs = [CC], Uses = [CC] in {
 669   // Addition of a register.
 670   def ALCR  : BinaryRRE<"alc",  0xB998, adde, GR32, GR32>;
 671   def ALCGR : BinaryRRE<"alcg", 0xB988, adde, GR64, GR64>;
 672
 673   // Addition of memory.
 674   def ALC  : BinaryRXY<"alc",  0xE398, adde, GR32, load, 4>;
 675   def ALCG : BinaryRXY<"alcg", 0xE388, adde, GR64, load, 8>;
 676 }
 677
 678 //===----------------------------------------------------------------------===//
 679 // Subtraction
 680 //===----------------------------------------------------------------------===//
 681
 682 // Plain substraction.  Although immediate forms exist, we use the
 683 // add-immediate instruction instead.
 684 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 685   // Subtraction of a register.
 686   defm SR : BinaryRRAndK<"s", 0x1B, 0xB9F9, sub, GR32, GR32>;
 687   def SGFR : BinaryRRE<"sgf", 0xB919, null_frag, GR64, GR32>;
 688   defm SGR : BinaryRREAndK<"sg", 0xB909, 0xB9E9, sub, GR64, GR64>;
 689
 690   // Subtraction of memory.
 691   defm SH  : BinaryRXPair<"sh", 0x4B, 0xE37B, sub, GR32, asextloadi16, 2>;
 692   defm S   : BinaryRXPair<"s", 0x5B, 0xE35B, sub, GR32, load, 4>;
 693   def  SGF : BinaryRXY<"sgf", 0xE319, sub, GR64, asextloadi32, 4>;
 694   def  SG  : BinaryRXY<"sg",  0xE309, sub, GR64, load, 8>;
 695 }
 696 defm : SXB<sub, GR64, SGFR>;
 697
 698 // Subtraction producing a carry.
 699 let Defs = [CC] in {
 700   // Subtraction of a register.
 701   defm SLR : BinaryRRAndK<"sl", 0x1F, 0xB9FB, subc, GR32, GR32>;
 702   def SLGFR : BinaryRRE<"slgf", 0xB91B, null_frag, GR64, GR32>;
 703   defm SLGR : BinaryRREAndK<"slg", 0xB90B, 0xB9EB, subc, GR64, GR64>;
 704
 705   // Subtraction of unsigned 32-bit immediates.  These don't match
 706   // subc because we prefer addc for constants.
 707   def SLFI  : BinaryRIL<"slfi",  0xC25, null_frag, GR32, uimm32>;
 708   def SLGFI : BinaryRIL<"slgfi", 0xC24, null_frag, GR64, imm64zx32>;
 709
 710   // Subtraction of memory.
 711   defm SL   : BinaryRXPair<"sl", 0x5F, 0xE35F, subc, GR32, load, 4>;
 712   def  SLGF : BinaryRXY<"slgf", 0xE31B, subc, GR64, azextloadi32, 4>;
 713   def  SLG  : BinaryRXY<"slg",  0xE30B, subc, GR64, load, 8>;
 714 }
 715 defm : ZXB<subc, GR64, SLGFR>;
 716
 717 // Subtraction producing and using a carry.
 718 let Defs = [CC], Uses = [CC] in {
 719   // Subtraction of a register.
 720   def SLBR  : BinaryRRE<"slb",  0xB999, sube, GR32, GR32>;
 721   def SLGBR : BinaryRRE<"slbg", 0xB989, sube, GR64, GR64>;
 722
 723   // Subtraction of memory.
 724   def SLB  : BinaryRXY<"slb",  0xE399, sube, GR32, load, 4>;
 725   def SLBG : BinaryRXY<"slbg", 0xE389, sube, GR64, load, 8>;
 726 }
 727
 728 //===----------------------------------------------------------------------===//
 729 // AND
 730 //===----------------------------------------------------------------------===//
 731
 732 let Defs = [CC] in {
 733   // ANDs of a register.
 734   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 735     defm NR : BinaryRRAndK<"n", 0x14, 0xB9F4, and, GR32, GR32>;
 736     defm NGR : BinaryRREAndK<"ng", 0xB980, 0xB9E4, and, GR64, GR64>;
 737   }
 738
 739   let isConvertibleToThreeAddress = 1 in {
 740     // ANDs of a 16-bit immediate, leaving other bits unaffected.
 741     // The CC result only reflects the 16-bit field, not the full register.
 742     def NILL : BinaryRI<"nill", 0xA57, and, GR32, imm32ll16c>;
 743     def NILH : BinaryRI<"nilh", 0xA56, and, GR32, imm32lh16c>;
 744     def NILL64 : BinaryAliasRI<and, GR64, imm64ll16c>;
 745     def NILH64 : BinaryAliasRI<and, GR64, imm64lh16c>;
 746     def NIHL : BinaryRI<"nihl", 0xA55, and, GR64, imm64hl16c>;
 747     def NIHH : BinaryRI<"nihh", 0xA54, and, GR64, imm64hh16c>;
 748
 749     // ANDs of a 32-bit immediate, leaving other bits unaffected.
 750     // The CC result only reflects the 32-bit field, which means we can
 751     // use it as a zero indicator for i32 operations but not otherwise.
 752     let CCValues = 0xC, CompareZeroCCMask = 0x8 in
 753       def NILF : BinaryRIL<"nilf", 0xC0B, and, GR32, uimm32>;
 754     def NILF64 : BinaryAliasRIL<and, GR64, imm64lf32c>;
 755     def NIHF : BinaryRIL<"nihf", 0xC0A, and, GR64, imm64hf32c>;
 756   }
 757
 758   // ANDs of memory.
 759   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 760     defm N  : BinaryRXPair<"n", 0x54, 0xE354, and, GR32, load, 4>;
 761     def  NG : BinaryRXY<"ng", 0xE380, and, GR64, load, 8>;
 762   }
 763
 764   // AND to memory
 765   defm NI : BinarySIPair<"ni", 0x94, 0xEB54, null_frag, uimm8>;
 766
 767   // Block AND.
 768   let mayLoad = 1, mayStore = 1 in
 769     defm NC : MemorySS<"nc", 0xD4, z_nc, z_nc_loop>;
 770 }
 771 defm : RMWIByte<and, bdaddr12pair, NI>;
 772 defm : RMWIByte<and, bdaddr20pair, NIY>;
 773
 774 //===----------------------------------------------------------------------===//
 775 // OR
 776 //===----------------------------------------------------------------------===//
 777
 778 let Defs = [CC] in {
 779   // ORs of a register.
 780   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 781     defm OR : BinaryRRAndK<"o", 0x16, 0xB9F6, or, GR32, GR32>;
 782     defm OGR : BinaryRREAndK<"og", 0xB981, 0xB9E6, or, GR64, GR64>;
 783   }
 784
 785   // ORs of a 16-bit immediate, leaving other bits unaffected.
 786   // The CC result only reflects the 16-bit field, not the full register.
 787   def OILL : BinaryRI<"oill", 0xA5B, or, GR32, imm32ll16>;
 788   def OILH : BinaryRI<"oilh", 0xA5A, or, GR32, imm32lh16>;
 789   def OILL64 : BinaryAliasRI<or, GR64, imm64ll16>;
 790   def OILH64 : BinaryAliasRI<or, GR64, imm64lh16>;
 791   def OIHL : BinaryRI<"oihl", 0xA59, or, GR64, imm64hl16>;
 792   def OIHH : BinaryRI<"oihh", 0xA58, or, GR64, imm64hh16>;
 793
 794   // ORs of a 32-bit immediate, leaving other bits unaffected.
 795   // The CC result only reflects the 32-bit field, which means we can
 796   // use it as a zero indicator for i32 operations but not otherwise.
 797   let CCValues = 0xC, CompareZeroCCMask = 0x8 in
 798     def OILF : BinaryRIL<"oilf", 0xC0D, or, GR32, uimm32>;
 799   def OILF64 : BinaryAliasRIL<or, GR64, imm64lf32>;
 800   def OIHF : BinaryRIL<"oihf", 0xC0C, or, GR64, imm64hf32>;
 801
 802   // ORs of memory.
 803   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 804     defm O  : BinaryRXPair<"o", 0x56, 0xE356, or, GR32, load, 4>;
 805     def  OG : BinaryRXY<"og", 0xE381, or, GR64, load, 8>;
 806   }
 807
 808   // OR to memory
 809   defm OI : BinarySIPair<"oi", 0x96, 0xEB56, null_frag, uimm8>;
 810
 811   // Block OR.
 812   let mayLoad = 1, mayStore = 1 in
 813     defm OC : MemorySS<"oc", 0xD6, z_oc, z_oc_loop>;
 814 }
 815 defm : RMWIByte<or, bdaddr12pair, OI>;
 816 defm : RMWIByte<or, bdaddr20pair, OIY>;
 817
 818 //===----------------------------------------------------------------------===//
 819 // XOR
 820 //===----------------------------------------------------------------------===//
 821
 822 let Defs = [CC] in {
 823   // XORs of a register.
 824   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 825     defm XR : BinaryRRAndK<"x", 0x17, 0xB9F7, xor, GR32, GR32>;
 826     defm XGR : BinaryRREAndK<"xg", 0xB982, 0xB9E7, xor, GR64, GR64>;
 827   }
 828
 829   // XORs of a 32-bit immediate, leaving other bits unaffected.
 830   // The CC result only reflects the 32-bit field, which means we can
 831   // use it as a zero indicator for i32 operations but not otherwise.
 832   let CCValues = 0xC, CompareZeroCCMask = 0x8 in
 833     def XILF : BinaryRIL<"xilf", 0xC07, xor, GR32, uimm32>;
 834   def XILF64 : BinaryAliasRIL<xor, GR64, imm64lf32>;
 835   def XIHF : BinaryRIL<"xihf", 0xC06, xor, GR64, imm64hf32>;
 836
 837   // XORs of memory.
 838   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 839     defm X  : BinaryRXPair<"x",0x57, 0xE357, xor, GR32, load, 4>;
 840     def  XG : BinaryRXY<"xg", 0xE382, xor, GR64, load, 8>;
 841   }
 842
 843   // XOR to memory
 844   defm XI : BinarySIPair<"xi", 0x97, 0xEB57, null_frag, uimm8>;
 845
 846   // Block XOR.
 847   let mayLoad = 1, mayStore = 1 in
 848     defm XC : MemorySS<"xc", 0xD7, z_xc, z_xc_loop>;
 849 }
 850 defm : RMWIByte<xor, bdaddr12pair, XI>;
 851 defm : RMWIByte<xor, bdaddr20pair, XIY>;
 852
 853 //===----------------------------------------------------------------------===//
 854 // Multiplication
 855 //===----------------------------------------------------------------------===//
 856
 857 // Multiplication of a register.
 858 let isCommutable = 1 in {
 859   def MSR  : BinaryRRE<"ms",  0xB252, mul, GR32, GR32>;
 860   def MSGR : BinaryRRE<"msg", 0xB90C, mul, GR64, GR64>;
 861 }
 862 def MSGFR : BinaryRRE<"msgf", 0xB91C, null_frag, GR64, GR32>;
 863 defm : SXB<mul, GR64, MSGFR>;
 864
 865 // Multiplication of a signed 16-bit immediate.
 866 def MHI  : BinaryRI<"mhi",  0xA7C, mul, GR32, imm32sx16>;
 867 def MGHI : BinaryRI<"mghi", 0xA7D, mul, GR64, imm64sx16>;
 868
 869 // Multiplication of a signed 32-bit immediate.
 870 def MSFI  : BinaryRIL<"msfi",  0xC21, mul, GR32, simm32>;
 871 def MSGFI : BinaryRIL<"msgfi", 0xC20, mul, GR64, imm64sx32>;
 872
 873 // Multiplication of memory.
 874 defm MH   : BinaryRXPair<"mh", 0x4C, 0xE37C, mul, GR32, asextloadi16, 2>;
 875 defm MS   : BinaryRXPair<"ms", 0x71, 0xE351, mul, GR32, load, 4>;
 876 def  MSGF : BinaryRXY<"msgf", 0xE31C, mul, GR64, asextloadi32, 4>;
 877 def  MSG  : BinaryRXY<"msg",  0xE30C, mul, GR64, load, 8>;
 878
 879 // Multiplication of a register, producing two results.
 880 def MLGR : BinaryRRE<"mlg", 0xB986, z_umul_lohi64, GR128, GR64>;
 881
 882 // Multiplication of memory, producing two results.
 883 def MLG : BinaryRXY<"mlg", 0xE386, z_umul_lohi64, GR128, load, 8>;
 884
 885 //===----------------------------------------------------------------------===//
 886 // Division and remainder
 887 //===----------------------------------------------------------------------===//
 888
 889 // Division and remainder, from registers.
 890 def DSGFR : BinaryRRE<"dsgf", 0xB91D, z_sdivrem32, GR128, GR32>;
 891 def DSGR  : BinaryRRE<"dsg",  0xB90D, z_sdivrem64, GR128, GR64>;
 892 def DLR   : BinaryRRE<"dl",   0xB997, z_udivrem32, GR128, GR32>;
 893 def DLGR  : BinaryRRE<"dlg",  0xB987, z_udivrem64, GR128, GR64>;
 894
 895 // Division and remainder, from memory.
 896 def DSGF : BinaryRXY<"dsgf", 0xE31D, z_sdivrem32, GR128, load, 4>;
 897 def DSG  : BinaryRXY<"dsg",  0xE30D, z_sdivrem64, GR128, load, 8>;
 898 def DL   : BinaryRXY<"dl",   0xE397, z_udivrem32, GR128, load, 4>;
 899 def DLG  : BinaryRXY<"dlg",  0xE387, z_udivrem64, GR128, load, 8>;
 900
 901 //===----------------------------------------------------------------------===//
 902 // Shifts
 903 //===----------------------------------------------------------------------===//
 904
 905 // Shift left.
 906 let neverHasSideEffects = 1 in {
 907   defm SLL : ShiftRSAndK<"sll", 0x89, 0xEBDF, shl, GR32>;
 908   def SLLG : ShiftRSY<"sllg", 0xEB0D, shl, GR64>;
 909 }
 910
 911 // Logical shift right.
 912 let neverHasSideEffects = 1 in {
 913   defm SRL : ShiftRSAndK<"srl", 0x88, 0xEBDE, srl, GR32>;
 914   def SRLG : ShiftRSY<"srlg", 0xEB0C, srl, GR64>;
 915 }
 916
 917 // Arithmetic shift right.
 918 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 919   defm SRA : ShiftRSAndK<"sra", 0x8A, 0xEBDC, sra, GR32>;
 920   def SRAG : ShiftRSY<"srag", 0xEB0A, sra, GR64>;
 921 }
 922
 923 // Rotate left.
 924 let neverHasSideEffects = 1 in {
 925   def RLL  : ShiftRSY<"rll",  0xEB1D, rotl, GR32>;
 926   def RLLG : ShiftRSY<"rllg", 0xEB1C, rotl, GR64>;
 927 }
 928
 929 // Rotate second operand left and inserted selected bits into first operand.
 930 // These can act like 32-bit operands provided that the constant start and
 931 // end bits (operands 2 and 3) are in the range [32, 64).
 932 let Defs = [CC] in {
 933   let isCodeGenOnly = 1 in
 934     def RISBG32 : RotateSelectRIEf<"risbg", 0xEC55, GR32, GR32>;
 935   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 936     def RISBG : RotateSelectRIEf<"risbg", 0xEC55, GR64, GR64>;
 937 }
 938
 939 // Forms of RISBG that only affect one word of the destination register.
 940 // They do not set CC.
 941 def RISBLL : RotateSelectAliasRIEf<GR32,  GR32>,  Requires<[FeatureHighWord]>;
 942 def RISBLH : RotateSelectAliasRIEf<GR32,  GRH32>, Requires<[FeatureHighWord]>;
 943 def RISBHL : RotateSelectAliasRIEf<GRH32, GR32>,  Requires<[FeatureHighWord]>;
 944 def RISBHH : RotateSelectAliasRIEf<GRH32, GRH32>, Requires<[FeatureHighWord]>;
 945 def RISBLG : RotateSelectRIEf<"risblg", 0xEC51, GR32, GR64>,
 946              Requires<[FeatureHighWord]>;
 947 def RISBHG : RotateSelectRIEf<"risbhg", 0xEC5D, GRH32, GR64>,
 948              Requires<[FeatureHighWord]>;
 949
 950 // Rotate second operand left and perform a logical operation with selected
 951 // bits of the first operand.  The CC result only describes the selected bits,
 952 // so isn't useful for a full comparison against zero.
 953 let Defs = [CC] in {
 954   def RNSBG : RotateSelectRIEf<"rnsbg", 0xEC54, GR64, GR64>;
 955   def ROSBG : RotateSelectRIEf<"rosbg", 0xEC56, GR64, GR64>;
 956   def RXSBG : RotateSelectRIEf<"rxsbg", 0xEC57, GR64, GR64>;
 957 }
 958
 959 //===----------------------------------------------------------------------===//
 960 // Comparison
 961 //===----------------------------------------------------------------------===//
 962
 963 // Signed comparisons.  We put these before the unsigned comparisons because
 964 // some of the signed forms have COMPARE AND BRANCH equivalents whereas none
 965 // of the unsigned forms do.
 966 let Defs = [CC], CCValues = 0xE in {
 967   // Comparison with a register.
 968   def CR   : CompareRR <"c",   0x19,   z_scmp,    GR32, GR32>;
 969   def CGFR : CompareRRE<"cgf", 0xB930, null_frag, GR64, GR32>;
 970   def CGR  : CompareRRE<"cg",  0xB920, z_scmp,    GR64, GR64>;
 971
 972   // Comparison with a signed 16-bit immediate.
 973   def CHI  : CompareRI<"chi",  0xA7E, z_scmp, GR32, imm32sx16>;
 974   def CGHI : CompareRI<"cghi", 0xA7F, z_scmp, GR64, imm64sx16>;
 975
 976   // Comparison with a signed 32-bit immediate.
 977   def CFI  : CompareRIL<"cfi",  0xC2D, z_scmp, GR32, simm32>;
 978   def CGFI : CompareRIL<"cgfi", 0xC2C, z_scmp, GR64, imm64sx32>;
 979
 980   // Comparison with memory.
 981   defm CH    : CompareRXPair<"ch", 0x49, 0xE379, z_scmp, GR32, asextloadi16, 2>;
 982   defm C     : CompareRXPair<"c",  0x59, 0xE359, z_scmp, GR32, load, 4>;
 983   def  CGH   : CompareRXY<"cgh", 0xE334, z_scmp, GR64, asextloadi16, 2>;
 984   def  CGF   : CompareRXY<"cgf", 0xE330, z_scmp, GR64, asextloadi32, 4>;
 985   def  CG    : CompareRXY<"cg",  0xE320, z_scmp, GR64, load, 8>;
 986   def  CHRL  : CompareRILPC<"chrl",  0xC65, z_scmp, GR32, aligned_asextloadi16>;
 987   def  CRL   : CompareRILPC<"crl",   0xC6D, z_scmp, GR32, aligned_load>;
 988   def  CGHRL : CompareRILPC<"cghrl", 0xC64, z_scmp, GR64, aligned_asextloadi16>;
 989   def  CGFRL : CompareRILPC<"cgfrl", 0xC6C, z_scmp, GR64, aligned_asextloadi32>;
 990   def  CGRL  : CompareRILPC<"cgrl",  0xC68, z_scmp, GR64, aligned_load>;
 991
 992   // Comparison between memory and a signed 16-bit immediate.
 993   def CHHSI : CompareSIL<"chhsi", 0xE554, z_scmp, asextloadi16, imm32sx16>;
 994   def CHSI  : CompareSIL<"chsi",  0xE55C, z_scmp, load, imm32sx16>;
 995   def CGHSI : CompareSIL<"cghsi", 0xE558, z_scmp, load, imm64sx16>;
 996 }
 997 defm : SXB<z_scmp, GR64, CGFR>;
 998
 999 // Unsigned comparisons.
1000 let Defs = [CC], CCValues = 0xE, IsLogical = 1 in {
1001   // Comparison with a register.
1002   def CLR   : CompareRR <"cl",   0x15,   z_ucmp,    GR32, GR32>;
1003   def CLGFR : CompareRRE<"clgf", 0xB931, null_frag, GR64, GR32>;
1004   def CLGR  : CompareRRE<"clg",  0xB921, z_ucmp,    GR64, GR64>;
1005
1006   // Comparison with a signed 32-bit immediate.
1007   def CLFI  : CompareRIL<"clfi",  0xC2F, z_ucmp, GR32, uimm32>;
1008   def CLGFI : CompareRIL<"clgfi", 0xC2E, z_ucmp, GR64, imm64zx32>;
1009
1010   // Comparison with memory.
1011   defm CL     : CompareRXPair<"cl", 0x55, 0xE355, z_ucmp, GR32, load, 4>;
1012   def  CLGF   : CompareRXY<"clgf", 0xE331, z_ucmp, GR64, azextloadi32, 4>;
1013   def  CLG    : CompareRXY<"clg",  0xE321, z_ucmp, GR64, load, 8>;
1014   def  CLHRL  : CompareRILPC<"clhrl",  0xC67, z_ucmp, GR32,
1015                              aligned_azextloadi16>;
1016   def  CLRL   : CompareRILPC<"clrl",   0xC6F, z_ucmp, GR32,
1017                              aligned_load>;
1018   def  CLGHRL : CompareRILPC<"clghrl", 0xC66, z_ucmp, GR64,
1019                              aligned_azextloadi16>;
1020   def  CLGFRL : CompareRILPC<"clgfrl", 0xC6E, z_ucmp, GR64,
1021                              aligned_azextloadi32>;
1022   def  CLGRL  : CompareRILPC<"clgrl",  0xC6A, z_ucmp, GR64,
1023                              aligned_load>;
1024
1025   // Comparison between memory and an unsigned 8-bit immediate.
1026   defm CLI : CompareSIPair<"cli", 0x95, 0xEB55, z_ucmp, azextloadi8, imm32zx8>;
1027
1028   // Comparison between memory and an unsigned 16-bit immediate.
1029   def CLHHSI : CompareSIL<"clhhsi", 0xE555, z_ucmp, azextloadi16, imm32zx16>;
1030   def CLFHSI : CompareSIL<"clfhsi", 0xE55D, z_ucmp, load, imm32zx16>;
1031   def CLGHSI : CompareSIL<"clghsi", 0xE559, z_ucmp, load, imm64zx16>;
1032 }
1033 defm : ZXB<z_ucmp, GR64, CLGFR>;
1034
1035 // Memory-to-memory comparison.
1036 let mayLoad = 1, Defs = [CC] in
1037   defm CLC : MemorySS<"clc", 0xD5, z_clc, z_clc_loop>;
1038
1039 // String comparison.
1040 let mayLoad = 1, Defs = [CC], Uses = [R0L] in
1041   defm CLST : StringRRE<"clst", 0xB25D, z_strcmp>;
1042
1043 // Test under mask.
1044 let Defs = [CC] in {
1045   def TMLL : CompareRI<"tmll", 0xA71, z_tm_reg, GR32, imm32ll16>;
1046   def TMLH : CompareRI<"tmlh", 0xA70, z_tm_reg, GR32, imm32lh16>;
1047
1048   def TMHL : CompareRI<"tmhl", 0xA73, z_tm_reg, GR64, imm64hl16>;
1049   def TMHH : CompareRI<"tmhh", 0xA72, z_tm_reg, GR64, imm64hh16>;
1050
1051   defm TM : CompareSIPair<"tm", 0x91, 0xEB51, z_tm_mem, anyextloadi8, imm32zx8>;
1052 }
1053 def : CompareGR64RI<TMLL, z_tm_reg, imm64ll16>;
1054 def : CompareGR64RI<TMLH, z_tm_reg, imm64lh16>;
1055
1056 //===----------------------------------------------------------------------===//
1057 // Prefetch
1058 //===----------------------------------------------------------------------===//
1059
1060 def PFD : PrefetchRXY<"pfd", 0xE336, z_prefetch>;
1061 def PFDRL : PrefetchRILPC<"pfdrl", 0xC62, z_prefetch>;
1062
1063 //===----------------------------------------------------------------------===//
1064 // Atomic operations
1065 //===----------------------------------------------------------------------===//
1066
1067 def ATOMIC_SWAPW        : AtomicLoadWBinaryReg<z_atomic_swapw>;
1068 def ATOMIC_SWAP_32      : AtomicLoadBinaryReg32<atomic_swap_32>;
1069 def ATOMIC_SWAP_64      : AtomicLoadBinaryReg64<atomic_swap_64>;
1070
1071 def ATOMIC_LOADW_AR     : AtomicLoadWBinaryReg<z_atomic_loadw_add>;
1072 def ATOMIC_LOADW_AFI    : AtomicLoadWBinaryImm<z_atomic_loadw_add, simm32>;
1073 def ATOMIC_LOAD_AR      : AtomicLoadBinaryReg32<atomic_load_add_32>;
1074 def ATOMIC_LOAD_AHI     : AtomicLoadBinaryImm32<atomic_load_add_32, imm32sx16>;
1075 def ATOMIC_LOAD_AFI     : AtomicLoadBinaryImm32<atomic_load_add_32, simm32>;
1076 def ATOMIC_LOAD_AGR     : AtomicLoadBinaryReg64<atomic_load_add_64>;
1077 def ATOMIC_LOAD_AGHI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx16>;
1078 def ATOMIC_LOAD_AGFI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx32>;
1079
1080 def ATOMIC_LOADW_SR     : AtomicLoadWBinaryReg<z_atomic_loadw_sub>;
1081 def ATOMIC_LOAD_SR      : AtomicLoadBinaryReg32<atomic_load_sub_32>;
1082 def ATOMIC_LOAD_SGR     : AtomicLoadBinaryReg64<atomic_load_sub_64>;
1083
1084 def ATOMIC_LOADW_NR     : AtomicLoadWBinaryReg<z_atomic_loadw_and>;
1085 def ATOMIC_LOADW_NILH   : AtomicLoadWBinaryImm<z_atomic_loadw_and, imm32lh16c>;
1086 def ATOMIC_LOAD_NR      : AtomicLoadBinaryReg32<atomic_load_and_32>;
1087 def ATOMIC_LOAD_NILL    : AtomicLoadBinaryImm32<atomic_load_and_32, imm32ll16c>;
1088 def ATOMIC_LOAD_NILH    : AtomicLoadBinaryImm32<atomic_load_and_32, imm32lh16c>;
1089 def ATOMIC_LOAD_NILF    : AtomicLoadBinaryImm32<atomic_load_and_32, uimm32>;
1090 def ATOMIC_LOAD_NGR     : AtomicLoadBinaryReg64<atomic_load_and_64>;
1091 def ATOMIC_LOAD_NILL64  : AtomicLoadBinaryImm64<atomic_load_and_64, imm64ll16c>;
1092 def ATOMIC_LOAD_NILH64  : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lh16c>;
1093 def ATOMIC_LOAD_NIHL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hl16c>;
1094 def ATOMIC_LOAD_NIHH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hh16c>;
1095 def ATOMIC_LOAD_NILF64  : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lf32c>;
1096 def ATOMIC_LOAD_NIHF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hf32c>;
1097
1098 def ATOMIC_LOADW_OR     : AtomicLoadWBinaryReg<z_atomic_loadw_or>;
1099 def ATOMIC_LOADW_OILH   : AtomicLoadWBinaryImm<z_atomic_loadw_or, imm32lh16>;
1100 def ATOMIC_LOAD_OR      : AtomicLoadBinaryReg32<atomic_load_or_32>;
1101 def ATOMIC_LOAD_OILL    : AtomicLoadBinaryImm32<atomic_load_or_32, imm32ll16>;
1102 def ATOMIC_LOAD_OILH    : AtomicLoadBinaryImm32<atomic_load_or_32, imm32lh16>;
1103 def ATOMIC_LOAD_OILF    : AtomicLoadBinaryImm32<atomic_load_or_32, uimm32>;
1104 def ATOMIC_LOAD_OGR     : AtomicLoadBinaryReg64<atomic_load_or_64>;
1105 def ATOMIC_LOAD_OILL64  : AtomicLoadBinaryImm64<atomic_load_or_64, imm64ll16>;
1106 def ATOMIC_LOAD_OILH64  : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lh16>;
1107 def ATOMIC_LOAD_OIHL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hl16>;
1108 def ATOMIC_LOAD_OIHH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hh16>;
1109 def ATOMIC_LOAD_OILF64  : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lf32>;
1110 def ATOMIC_LOAD_OIHF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hf32>;
1111
1112 def ATOMIC_LOADW_XR     : AtomicLoadWBinaryReg<z_atomic_loadw_xor>;
1113 def ATOMIC_LOADW_XILF   : AtomicLoadWBinaryImm<z_atomic_loadw_xor, uimm32>;
1114 def ATOMIC_LOAD_XR      : AtomicLoadBinaryReg32<atomic_load_xor_32>;
1115 def ATOMIC_LOAD_XILF    : AtomicLoadBinaryImm32<atomic_load_xor_32, uimm32>;
1116 def ATOMIC_LOAD_XGR     : AtomicLoadBinaryReg64<atomic_load_xor_64>;
1117 def ATOMIC_LOAD_XILF64  : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64lf32>;
1118 def ATOMIC_LOAD_XIHF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64hf32>;
1119
1120 def ATOMIC_LOADW_NRi    : AtomicLoadWBinaryReg<z_atomic_loadw_nand>;
1121 def ATOMIC_LOADW_NILHi  : AtomicLoadWBinaryImm<z_atomic_loadw_nand,
1122                                                imm32lh16c>;
1123 def ATOMIC_LOAD_NRi     : AtomicLoadBinaryReg32<atomic_load_nand_32>;
1124 def ATOMIC_LOAD_NILLi   : AtomicLoadBinaryImm32<atomic_load_nand_32,
1125                                                 imm32ll16c>;
1126 def ATOMIC_LOAD_NILHi   : AtomicLoadBinaryImm32<atomic_load_nand_32,
1127                                                 imm32lh16c>;
1128 def ATOMIC_LOAD_NILFi   : AtomicLoadBinaryImm32<atomic_load_nand_32, uimm32>;
1129 def ATOMIC_LOAD_NGRi    : AtomicLoadBinaryReg64<atomic_load_nand_64>;
1130 def ATOMIC_LOAD_NILL64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1131                                                 imm64ll16c>;
1132 def ATOMIC_LOAD_NILH64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1133                                                 imm64lh16c>;
1134 def ATOMIC_LOAD_NIHLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1135                                                 imm64hl16c>;
1136 def ATOMIC_LOAD_NIHHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1137                                                 imm64hh16c>;
1138 def ATOMIC_LOAD_NILF64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1139                                                 imm64lf32c>;
1140 def ATOMIC_LOAD_NIHFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1141                                                 imm64hf32c>;
1142
1143 def ATOMIC_LOADW_MIN    : AtomicLoadWBinaryReg<z_atomic_loadw_min>;
1144 def ATOMIC_LOAD_MIN_32  : AtomicLoadBinaryReg32<atomic_load_min_32>;
1145 def ATOMIC_LOAD_MIN_64  : AtomicLoadBinaryReg64<atomic_load_min_64>;
1146
1147 def ATOMIC_LOADW_MAX    : AtomicLoadWBinaryReg<z_atomic_loadw_max>;
1148 def ATOMIC_LOAD_MAX_32  : AtomicLoadBinaryReg32<atomic_load_max_32>;
1149 def ATOMIC_LOAD_MAX_64  : AtomicLoadBinaryReg64<atomic_load_max_64>;
1150
1151 def ATOMIC_LOADW_UMIN   : AtomicLoadWBinaryReg<z_atomic_loadw_umin>;
1152 def ATOMIC_LOAD_UMIN_32 : AtomicLoadBinaryReg32<atomic_load_umin_32>;
1153 def ATOMIC_LOAD_UMIN_64 : AtomicLoadBinaryReg64<atomic_load_umin_64>;
1154
1155 def ATOMIC_LOADW_UMAX   : AtomicLoadWBinaryReg<z_atomic_loadw_umax>;
1156 def ATOMIC_LOAD_UMAX_32 : AtomicLoadBinaryReg32<atomic_load_umax_32>;
1157 def ATOMIC_LOAD_UMAX_64 : AtomicLoadBinaryReg64<atomic_load_umax_64>;
1158
1159 def ATOMIC_CMP_SWAPW
1160   : Pseudo<(outs GR32:$dst), (ins bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1161                                   ADDR32:$bitshift, ADDR32:$negbitshift,
1162                                   uimm32:$bitsize),
1163            [(set GR32:$dst,
1164                  (z_atomic_cmp_swapw bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1165                                      ADDR32:$bitshift, ADDR32:$negbitshift,
1166                                      uimm32:$bitsize))]> {
1167   let Defs = [CC];
1168   let mayLoad = 1;
1169   let mayStore = 1;
1170   let usesCustomInserter = 1;
1171 }
1172
1173 let Defs = [CC] in {
1174   defm CS  : CmpSwapRSPair<"cs", 0xBA, 0xEB14, atomic_cmp_swap_32, GR32>;
1175   def  CSG : CmpSwapRSY<"csg", 0xEB30, atomic_cmp_swap_64, GR64>;
1176 }
1177
1178 //===----------------------------------------------------------------------===//
1179 // Miscellaneous Instructions.
1180 //===----------------------------------------------------------------------===//
1181
1182 // Extract CC into bits 29 and 28 of a register.
1183 let Uses = [CC] in
1184   def IPM : InherentRRE<"ipm", 0xB222, GR32, (z_ipm)>;
1185
1186 // Read a 32-bit access register into a GR32.  As with all GR32 operations,
1187 // the upper 32 bits of the enclosing GR64 remain unchanged, which is useful
1188 // when a 64-bit address is stored in a pair of access registers.
1189 def EAR : InstRRE<0xB24F, (outs GR32:$R1), (ins access_reg:$R2),
1190                   "ear\t$R1, $R2",
1191                   [(set GR32:$R1, (z_extract_access access_reg:$R2))]>;
1192
1193 // Find leftmost one, AKA count leading zeros.  The instruction actually
1194 // returns a pair of GR64s, the first giving the number of leading zeros
1195 // and the second giving a copy of the source with the leftmost one bit
1196 // cleared.  We only use the first result here.
1197 let Defs = [CC] in {
1198   def FLOGR : UnaryRRE<"flog", 0xB983, null_frag, GR128, GR64>;
1199 }
1200 def : Pat<(ctlz GR64:$src),
1201           (EXTRACT_SUBREG (FLOGR GR64:$src), subreg_h64)>;
1202
1203 // Use subregs to populate the "don't care" bits in a 32-bit to 64-bit anyext.
1204 def : Pat<(i64 (anyext GR32:$src)),
1205           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_l32)>;
1206
1207 // Extend GR32s and GR64s to GR128s.
1208 let usesCustomInserter = 1 in {
1209   def AEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1210   def ZEXT128_32 : Pseudo<(outs GR128:$dst), (ins GR32:$src), []>;
1211   def ZEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1212 }
1213
1214 // Search a block of memory for a character.
1215 let mayLoad = 1, Defs = [CC], Uses = [R0L] in
1216   defm SRST : StringRRE<"srst", 0xb25e, z_search_string>;
1217
1218 //===----------------------------------------------------------------------===//
1219 // Peepholes.
1220 //===----------------------------------------------------------------------===//
1221
1222 // Use AL* for GR64 additions of unsigned 32-bit values.
1223 defm : ZXB<add, GR64, ALGFR>;
1224 def  : Pat<(add GR64:$src1, imm64zx32:$src2),
1225            (ALGFI GR64:$src1, imm64zx32:$src2)>;
1226 def  : Pat<(add GR64:$src1, (azextloadi32 bdxaddr20only:$addr)),
1227            (ALGF GR64:$src1, bdxaddr20only:$addr)>;
1228
1229 // Use SL* for GR64 subtractions of unsigned 32-bit values.
1230 defm : ZXB<sub, GR64, SLGFR>;
1231 def  : Pat<(add GR64:$src1, imm64zx32n:$src2),
1232            (SLGFI GR64:$src1, imm64zx32n:$src2)>;
1233 def  : Pat<(sub GR64:$src1, (azextloadi32 bdxaddr20only:$addr)),
1234            (SLGF GR64:$src1, bdxaddr20only:$addr)>;
1235
1236 // Optimize sign-extended 1/0 selects to -1/0 selects.  This is important
1237 // for vector legalization.
1238 def : Pat<(sra (shl (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid, uimm8zx4:$cc)),
1239                          (i32 31)),
1240                     (i32 31)),
1241           (Select32 (LHI -1), (LHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;
1242 def : Pat<(sra (shl (i64 (anyext (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid,
1243                                                        uimm8zx4:$cc)))),
1244                     (i32 63)),
1245                (i32 63)),
1246           (Select64 (LGHI -1), (LGHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;
1247
1248 // Peepholes for turning scalar operations into block operations.
1249 defm : BlockLoadStore<anyextloadi8, i32, MVCSequence, NCSequence, OCSequence,
1250                       XCSequence, 1>;
1251 defm : BlockLoadStore<anyextloadi16, i32, MVCSequence, NCSequence, OCSequence,
1252                       XCSequence, 2>;
1253 defm : BlockLoadStore<load, i32, MVCSequence, NCSequence, OCSequence,
1254                       XCSequence, 4>;
1255 defm : BlockLoadStore<anyextloadi8, i64, MVCSequence, NCSequence,
1256                       OCSequence, XCSequence, 1>;
1257 defm : BlockLoadStore<anyextloadi16, i64, MVCSequence, NCSequence, OCSequence,
1258                       XCSequence, 2>;
1259 defm : BlockLoadStore<anyextloadi32, i64, MVCSequence, NCSequence, OCSequence,
1260                       XCSequence, 4>;
1261 defm : BlockLoadStore<load, i64, MVCSequence, NCSequence, OCSequence,
1262                       XCSequence, 8>;