lib/Target/SystemZ/SystemZInstrInfo.td

   1 //===-- SystemZInstrInfo.td - General SystemZ instructions ----*- tblgen-*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Stack allocation
  12 //===----------------------------------------------------------------------===//
  13
  14 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i64imm:$amt),
  15                               [(callseq_start timm:$amt)]>;
  16 def ADJCALLSTACKUP   : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  17                               [(callseq_end timm:$amt1, timm:$amt2)]>;
  18
  19 let neverHasSideEffects = 1 in {
  20   // Takes as input the value of the stack pointer after a dynamic allocation
  21   // has been made.  Sets the output to the address of the dynamically-
  22   // allocated area itself, skipping the outgoing arguments.
  23   //
  24   // This expands to an LA or LAY instruction.  We restrict the offset
  25   // to the range of LA and keep the LAY range in reserve for when
  26   // the size of the outgoing arguments is added.
  27   def ADJDYNALLOC : Pseudo<(outs GR64:$dst), (ins dynalloc12only:$src),
  28                            [(set GR64:$dst, dynalloc12only:$src)]>;
  29 }
  30
  31 //===----------------------------------------------------------------------===//
  32 // Control flow instructions
  33 //===----------------------------------------------------------------------===//
  34
  35 // A return instruction (br %r14).
  36 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
  37   def Return : Alias<2, (outs), (ins), [(z_retflag)]>;
  38
  39 // Unconditional branches.  R1 is the condition-code mask (all 1s).
  40 let isBranch = 1, isTerminator = 1, isBarrier = 1, R1 = 15 in {
  41   let isIndirectBranch = 1 in
  42     def BR : InstRR<0x07, (outs), (ins ADDR64:$R2),
  43                     "br\t$R2", [(brind ADDR64:$R2)]>;
  44
  45   // An assembler extended mnemonic for BRC.
  46   def J : InstRI<0xA74, (outs), (ins brtarget16:$I2), "j\t$I2",
  47                  [(br bb:$I2)]>;
  48
  49   // An assembler extended mnemonic for BRCL.  (The extension is "G"
  50   // rather than "L" because "JL" is "Jump if Less".)
  51   def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2), "jg\t$I2", []>;
  52 }
  53
  54 // Conditional branches.  It's easier for LLVM to handle these branches
  55 // in their raw BRC/BRCL form, with the 4-bit condition-code mask being
  56 // the first operand.  It seems friendlier to use mnemonic forms like
  57 // JE and JLH when writing out the assembly though.
  58 let isBranch = 1, isTerminator = 1, Uses = [CC] in {
  59   let isCodeGenOnly = 1, CCMaskFirst = 1 in {
  60     def BRC : InstRI<0xA74, (outs), (ins cond4:$valid, cond4:$R1,
  61                                          brtarget16:$I2), "j$R1\t$I2",
  62                      [(z_br_ccmask cond4:$valid, cond4:$R1, bb:$I2)]>;
  63     def BRCL : InstRIL<0xC04, (outs), (ins cond4:$valid, cond4:$R1,
  64                                            brtarget32:$I2), "jg$R1\t$I2", []>;
  65   }
  66   def AsmBRC : InstRI<0xA74, (outs), (ins uimm8zx4:$R1, brtarget16:$I2),
  67                       "brc\t$R1, $I2", []>;
  68   def AsmBRCL : InstRIL<0xC04, (outs), (ins uimm8zx4:$R1, brtarget32:$I2),
  69                         "brcl\t$R1, $I2", []>;
  70 }
  71
  72 // Fused compare-and-branch instructions.  As for normal branches,
  73 // we handle these instructions internally in their raw CRJ-like form,
  74 // but use assembly macros like CRJE when writing them out.
  75 //
  76 // These instructions do not use or clobber the condition codes.
  77 // We nevertheless pretend that they clobber CC, so that we can lower
  78 // them to separate comparisons and BRCLs if the branch ends up being
  79 // out of range.
  80 multiclass CompareBranches<Operand ccmask, string pos1, string pos2> {
  81   let isBranch = 1, isTerminator = 1, Defs = [CC] in {
  82     def RJ  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  83                                             brtarget16:$RI4),
  84                        "crj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  85     def GRJ : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  86                                             brtarget16:$RI4),
  87                        "cgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  88     def IJ  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2, ccmask:$M3,
  89                                             brtarget16:$RI4),
  90                        "cij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  91     def GIJ : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2, ccmask:$M3,
  92                                             brtarget16:$RI4),
  93                        "cgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  94     def LRJ  : InstRIEb<0xEC77, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  95                                              brtarget16:$RI4),
  96                         "clrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  97     def LGRJ : InstRIEb<0xEC65, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  98                                              brtarget16:$RI4),
  99                         "clgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
 100     def LIJ  : InstRIEc<0xEC7F, (outs), (ins GR32:$R1, imm32zx8:$I2, ccmask:$M3,
 101                                              brtarget16:$RI4),
 102                         "clij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
 103     def LGIJ : InstRIEc<0xEC7D, (outs), (ins GR64:$R1, imm64zx8:$I2, ccmask:$M3,
 104                                              brtarget16:$RI4),
 105                         "clgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
 106   }
 107 }
 108 let isCodeGenOnly = 1 in
 109   defm C : CompareBranches<cond4, "$M3", "">;
 110 defm AsmC : CompareBranches<uimm8zx4, "", "$M3, ">;
 111
 112 // Define AsmParser mnemonics for each general condition-code mask
 113 // (integer or floating-point)
 114 multiclass CondExtendedMnemonic<bits<4> ccmask, string name> {
 115   let R1 = ccmask in {
 116     def J : InstRI<0xA74, (outs), (ins brtarget16:$I2),
 117                    "j"##name##"\t$I2", []>;
 118     def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2),
 119                      "jg"##name##"\t$I2", []>;
 120   }
 121   def LOCR  : FixedCondUnaryRRF<"locr"##name,  0xB9F2, GR32, GR32, ccmask>;
 122   def LOCGR : FixedCondUnaryRRF<"locgr"##name, 0xB9E2, GR64, GR64, ccmask>;
 123   def LOC   : FixedCondUnaryRSY<"loc"##name,   0xEBF2, GR32, ccmask, 4>;
 124   def LOCG  : FixedCondUnaryRSY<"locg"##name,  0xEBE2, GR64, ccmask, 8>;
 125   def STOC  : FixedCondStoreRSY<"stoc"##name,  0xEBF3, GR32, ccmask, 4>;
 126   def STOCG : FixedCondStoreRSY<"stocg"##name, 0xEBE3, GR64, ccmask, 8>;
 127 }
 128 defm AsmO   : CondExtendedMnemonic<1,  "o">;
 129 defm AsmH   : CondExtendedMnemonic<2,  "h">;
 130 defm AsmNLE : CondExtendedMnemonic<3,  "nle">;
 131 defm AsmL   : CondExtendedMnemonic<4,  "l">;
 132 defm AsmNHE : CondExtendedMnemonic<5,  "nhe">;
 133 defm AsmLH  : CondExtendedMnemonic<6,  "lh">;
 134 defm AsmNE  : CondExtendedMnemonic<7,  "ne">;
 135 defm AsmE   : CondExtendedMnemonic<8,  "e">;
 136 defm AsmNLH : CondExtendedMnemonic<9,  "nlh">;
 137 defm AsmHE  : CondExtendedMnemonic<10, "he">;
 138 defm AsmNL  : CondExtendedMnemonic<11, "nl">;
 139 defm AsmLE  : CondExtendedMnemonic<12, "le">;
 140 defm AsmNH  : CondExtendedMnemonic<13, "nh">;
 141 defm AsmNO  : CondExtendedMnemonic<14, "no">;
 142
 143 // Define AsmParser mnemonics for each integer condition-code mask.
 144 // This is like the list above, except that condition 3 is not possible
 145 // and that the low bit of the mask is therefore always 0.  This means
 146 // that each condition has two names.  Conditions "o" and "no" are not used.
 147 //
 148 // We don't make one of the two names an alias of the other because
 149 // we need the custom parsing routines to select the correct register class.
 150 multiclass IntCondExtendedMnemonicA<bits<4> ccmask, string name> {
 151   let M3 = ccmask in {
 152     def CR  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2,
 153                                             brtarget16:$RI4),
 154                        "crj"##name##"\t$R1, $R2, $RI4", []>;
 155     def CGR : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2,
 156                                             brtarget16:$RI4),
 157                        "cgrj"##name##"\t$R1, $R2, $RI4", []>;
 158     def CI  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2,
 159                                             brtarget16:$RI4),
 160                        "cij"##name##"\t$R1, $I2, $RI4", []>;
 161     def CGI : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2,
 162                                             brtarget16:$RI4),
 163                        "cgij"##name##"\t$R1, $I2, $RI4", []>;
 164     def CLR  : InstRIEb<0xEC77, (outs), (ins GR32:$R1, GR32:$R2,
 165                                             brtarget16:$RI4),
 166                         "clrj"##name##"\t$R1, $R2, $RI4", []>;
 167     def CLGR : InstRIEb<0xEC65, (outs), (ins GR64:$R1, GR64:$R2,
 168                                              brtarget16:$RI4),
 169                         "clgrj"##name##"\t$R1, $R2, $RI4", []>;
 170     def CLI  : InstRIEc<0xEC7F, (outs), (ins GR32:$R1, imm32zx8:$I2,
 171                                              brtarget16:$RI4),
 172                         "clij"##name##"\t$R1, $I2, $RI4", []>;
 173     def CLGI : InstRIEc<0xEC7D, (outs), (ins GR64:$R1, imm64zx8:$I2,
 174                                              brtarget16:$RI4),
 175                         "clgij"##name##"\t$R1, $I2, $RI4", []>;
 176   }
 177 }
 178 multiclass IntCondExtendedMnemonic<bits<4> ccmask, string name1, string name2>
 179   : IntCondExtendedMnemonicA<ccmask, name1> {
 180   let isAsmParserOnly = 1 in
 181     defm Alt : IntCondExtendedMnemonicA<ccmask, name2>;
 182 }
 183 defm AsmJH   : IntCondExtendedMnemonic<2,  "h",  "nle">;
 184 defm AsmJL   : IntCondExtendedMnemonic<4,  "l",  "nhe">;
 185 defm AsmJLH  : IntCondExtendedMnemonic<6,  "lh", "ne">;
 186 defm AsmJE   : IntCondExtendedMnemonic<8,  "e",  "nlh">;
 187 defm AsmJHE  : IntCondExtendedMnemonic<10, "he", "nl">;
 188 defm AsmJLE  : IntCondExtendedMnemonic<12, "le", "nh">;
 189
 190 // Decrement a register and branch if it is nonzero.  These don't clobber CC,
 191 // but we might need to split long branches into sequences that do.
 192 let Defs = [CC] in {
 193   def BRCT  : BranchUnaryRI<"brct",  0xA76, GR32>;
 194   def BRCTG : BranchUnaryRI<"brctg", 0xA77, GR64>;
 195 }
 196
 197 //===----------------------------------------------------------------------===//
 198 // Select instructions
 199 //===----------------------------------------------------------------------===//
 200
 201 def Select32 : SelectWrapper<GR32>;
 202 def Select64 : SelectWrapper<GR64>;
 203
 204 defm CondStore8  : CondStores<GR32, nonvolatile_truncstorei8,
 205                               nonvolatile_anyextloadi8, bdxaddr20only>;
 206 defm CondStore16 : CondStores<GR32, nonvolatile_truncstorei16,
 207                               nonvolatile_anyextloadi16, bdxaddr20only>;
 208 defm CondStore32 : CondStores<GR32, nonvolatile_store,
 209                               nonvolatile_load, bdxaddr20only>;
 210
 211 defm : CondStores64<CondStore8, CondStore8Inv, nonvolatile_truncstorei8,
 212                     nonvolatile_anyextloadi8, bdxaddr20only>;
 213 defm : CondStores64<CondStore16, CondStore16Inv, nonvolatile_truncstorei16,
 214                     nonvolatile_anyextloadi16, bdxaddr20only>;
 215 defm : CondStores64<CondStore32, CondStore32Inv, nonvolatile_truncstorei32,
 216                     nonvolatile_anyextloadi32, bdxaddr20only>;
 217 defm CondStore64 : CondStores<GR64, nonvolatile_store,
 218                               nonvolatile_load, bdxaddr20only>;
 219
 220 //===----------------------------------------------------------------------===//
 221 // Call instructions
 222 //===----------------------------------------------------------------------===//
 223
 224 // The definitions here are for the call-clobbered registers.
 225 let isCall = 1, Defs = [R0D, R1D, R2D, R3D, R4D, R5D, R14D,
 226                         F0D, F1D, F2D, F3D, F4D, F5D, F6D, F7D, CC] in {
 227   def CallBRASL : Alias<6, (outs), (ins pcrel32:$I2, variable_ops),
 228                         [(z_call pcrel32:$I2)]>;
 229   def CallBASR  : Alias<2, (outs), (ins ADDR64:$R2, variable_ops),
 230                         [(z_call ADDR64:$R2)]>;
 231 }
 232
 233 // Sibling calls.  Indirect sibling calls must be via R1, since R2 upwards
 234 // are argument registers and since branching to R0 is a no-op.
 235 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 236   def CallJG : Alias<6, (outs), (ins pcrel32:$I2),
 237                      [(z_sibcall pcrel32:$I2)]>;
 238   let Uses = [R1D] in
 239     def CallBR : Alias<2, (outs), (ins), [(z_sibcall R1D)]>;
 240 }
 241
 242 // Define the general form of the call instructions for the asm parser.
 243 // These instructions don't hard-code %r14 as the return address register.
 244 def BRAS  : InstRI<0xA75, (outs), (ins GR64:$R1, brtarget16:$I2),
 245                    "bras\t$R1, $I2", []>;
 246 def BRASL : InstRIL<0xC05, (outs), (ins GR64:$R1, brtarget32:$I2),
 247                     "brasl\t$R1, $I2", []>;
 248 def BASR  : InstRR<0x0D, (outs), (ins GR64:$R1, ADDR64:$R2),
 249                    "basr\t$R1, $R2", []>;
 250
 251 //===----------------------------------------------------------------------===//
 252 // Move instructions
 253 //===----------------------------------------------------------------------===//
 254
 255 // Register moves.
 256 let neverHasSideEffects = 1 in {
 257   // Expands to LR, RISBHG or RISBLG, depending on the choice of registers.
 258   def LRMux : UnaryRRPseudo<"l", null_frag, GRX32, GRX32>,
 259               Requires<[FeatureHighWord]>;
 260   def LR  : UnaryRR <"l",  0x18,   null_frag, GR32, GR32>;
 261   def LGR : UnaryRRE<"lg", 0xB904, null_frag, GR64, GR64>;
 262 }
 263 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 264   def LTR  : UnaryRR <"lt",  0x12,   null_frag, GR32, GR32>;
 265   def LTGR : UnaryRRE<"ltg", 0xB902, null_frag, GR64, GR64>;
 266 }
 267
 268 // Move on condition.
 269 let isCodeGenOnly = 1, Uses = [CC] in {
 270   def LOCR  : CondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 271   def LOCGR : CondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 272 }
 273 let Uses = [CC] in {
 274   def AsmLOCR  : AsmCondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 275   def AsmLOCGR : AsmCondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 276 }
 277
 278 // Immediate moves.
 279 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 280     isReMaterializable = 1 in {
 281   // 16-bit sign-extended immediates.
 282   def LHI  : UnaryRI<"lhi",  0xA78, bitconvert, GR32, imm32sx16>;
 283   def LGHI : UnaryRI<"lghi", 0xA79, bitconvert, GR64, imm64sx16>;
 284
 285   // Other 16-bit immediates.
 286   def LLILL : UnaryRI<"llill", 0xA5F, bitconvert, GR64, imm64ll16>;
 287   def LLILH : UnaryRI<"llilh", 0xA5E, bitconvert, GR64, imm64lh16>;
 288   def LLIHL : UnaryRI<"llihl", 0xA5D, bitconvert, GR64, imm64hl16>;
 289   def LLIHH : UnaryRI<"llihh", 0xA5C, bitconvert, GR64, imm64hh16>;
 290
 291   // 32-bit immediates.
 292   def LGFI  : UnaryRIL<"lgfi",  0xC01, bitconvert, GR64, imm64sx32>;
 293   def LLILF : UnaryRIL<"llilf", 0xC0F, bitconvert, GR64, imm64lf32>;
 294   def LLIHF : UnaryRIL<"llihf", 0xC0E, bitconvert, GR64, imm64hf32>;
 295 }
 296
 297 // Register loads.
 298 let canFoldAsLoad = 1, SimpleBDXLoad = 1 in {
 299   // Expands to L, LY or LFH, depending on the choice of register.
 300   def LMux : UnaryRXYPseudo<"l", load, GRX32, 4>,
 301              Requires<[FeatureHighWord]>;
 302   defm L : UnaryRXPair<"l", 0x58, 0xE358, load, GR32, 4>;
 303   def LFH : UnaryRXY<"lfh", 0xE3CA, load, GRH32, 4>,
 304             Requires<[FeatureHighWord]>;
 305   def LG : UnaryRXY<"lg", 0xE304, load, GR64, 8>;
 306
 307   // These instructions are split after register allocation, so we don't
 308   // want a custom inserter.
 309   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 310     def L128 : Pseudo<(outs GR128:$dst), (ins bdxaddr20only128:$src),
 311                       [(set GR128:$dst, (load bdxaddr20only128:$src))]>;
 312   }
 313 }
 314 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 315   def LT  : UnaryRXY<"lt",  0xE312, load, GR32, 4>;
 316   def LTG : UnaryRXY<"ltg", 0xE302, load, GR64, 8>;
 317 }
 318
 319 let canFoldAsLoad = 1 in {
 320   def LRL  : UnaryRILPC<"lrl",  0xC4D, aligned_load, GR32>;
 321   def LGRL : UnaryRILPC<"lgrl", 0xC48, aligned_load, GR64>;
 322 }
 323
 324 // Load on condition.
 325 let isCodeGenOnly = 1, Uses = [CC] in {
 326   def LOC  : CondUnaryRSY<"loc",  0xEBF2, nonvolatile_load, GR32, 4>;
 327   def LOCG : CondUnaryRSY<"locg", 0xEBE2, nonvolatile_load, GR64, 8>;
 328 }
 329 let Uses = [CC] in {
 330   def AsmLOC  : AsmCondUnaryRSY<"loc",  0xEBF2, GR32, 4>;
 331   def AsmLOCG : AsmCondUnaryRSY<"locg", 0xEBE2, GR64, 8>;
 332 }
 333
 334 // Register stores.
 335 let SimpleBDXStore = 1 in {
 336   // Expands to ST, STY or STFH, depending on the choice of register.
 337   def STMux : StoreRXYPseudo<store, GRX32, 4>,
 338               Requires<[FeatureHighWord]>;
 339   defm ST : StoreRXPair<"st", 0x50, 0xE350, store, GR32, 4>;
 340   def STFH : StoreRXY<"stfh", 0xE3CB, store, GRH32, 4>,
 341              Requires<[FeatureHighWord]>;
 342   def STG : StoreRXY<"stg", 0xE324, store, GR64, 8>;
 343
 344   // These instructions are split after register allocation, so we don't
 345   // want a custom inserter.
 346   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 347     def ST128 : Pseudo<(outs), (ins GR128:$src, bdxaddr20only128:$dst),
 348                        [(store GR128:$src, bdxaddr20only128:$dst)]>;
 349   }
 350 }
 351 def STRL  : StoreRILPC<"strl", 0xC4F, aligned_store, GR32>;
 352 def STGRL : StoreRILPC<"stgrl", 0xC4B, aligned_store, GR64>;
 353
 354 // Store on condition.
 355 let isCodeGenOnly = 1, Uses = [CC] in {
 356   def STOC  : CondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 357   def STOCG : CondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 358 }
 359 let Uses = [CC] in {
 360   def AsmSTOC  : AsmCondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 361   def AsmSTOCG : AsmCondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 362 }
 363
 364 // 8-bit immediate stores to 8-bit fields.
 365 defm MVI : StoreSIPair<"mvi", 0x92, 0xEB52, truncstorei8, imm32zx8trunc>;
 366
 367 // 16-bit immediate stores to 16-, 32- or 64-bit fields.
 368 def MVHHI : StoreSIL<"mvhhi", 0xE544, truncstorei16, imm32sx16trunc>;
 369 def MVHI  : StoreSIL<"mvhi",  0xE54C, store,         imm32sx16>;
 370 def MVGHI : StoreSIL<"mvghi", 0xE548, store,         imm64sx16>;
 371
 372 // Memory-to-memory moves.
 373 let mayLoad = 1, mayStore = 1 in
 374   defm MVC : MemorySS<"mvc", 0xD2, z_mvc, z_mvc_loop>;
 375
 376 // String moves.
 377 let mayLoad = 1, mayStore = 1, Defs = [CC], Uses = [R0L] in
 378   defm MVST : StringRRE<"mvst", 0xB255, z_stpcpy>;
 379
 380 //===----------------------------------------------------------------------===//
 381 // Sign extensions
 382 //===----------------------------------------------------------------------===//
 383 //
 384 // Note that putting these before zero extensions mean that we will prefer
 385 // them for anyextload*.  There's not really much to choose between the two
 386 // either way, but signed-extending loads have a short LH and a long LHY,
 387 // while zero-extending loads have only the long LLH.
 388 //
 389 //===----------------------------------------------------------------------===//
 390
 391 // 32-bit extensions from registers.
 392 let neverHasSideEffects = 1 in {
 393   def LBR : UnaryRRE<"lb", 0xB926, sext8,  GR32, GR32>;
 394   def LHR : UnaryRRE<"lh", 0xB927, sext16, GR32, GR32>;
 395 }
 396
 397 // 64-bit extensions from registers.
 398 let neverHasSideEffects = 1 in {
 399   def LGBR : UnaryRRE<"lgb", 0xB906, sext8,  GR64, GR64>;
 400   def LGHR : UnaryRRE<"lgh", 0xB907, sext16, GR64, GR64>;
 401   def LGFR : UnaryRRE<"lgf", 0xB914, sext32, GR64, GR32>;
 402 }
 403 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 404   def LTGFR : UnaryRRE<"ltgf", 0xB912, null_frag, GR64, GR64>;
 405
 406 // Match 32-to-64-bit sign extensions in which the source is already
 407 // in a 64-bit register.
 408 def : Pat<(sext_inreg GR64:$src, i32),
 409           (LGFR (EXTRACT_SUBREG GR64:$src, subreg_l32))>;
 410
 411 // 32-bit extensions from 8-bit memory.  LBMux expands to LB or LBH,
 412 // depending on the choice of register.
 413 def LBMux : UnaryRXYPseudo<"lb", asextloadi8, GRX32, 1>,
 414             Requires<[FeatureHighWord]>;
 415 def LB  : UnaryRXY<"lb", 0xE376, asextloadi8, GR32, 1>;
 416 def LBH : UnaryRXY<"lbh", 0xE3C0, asextloadi8, GRH32, 1>,
 417           Requires<[FeatureHighWord]>;
 418
 419 // 32-bit extensions from 16-bit memory.  LHMux expands to LH or LHH,
 420 // depending on the choice of register.
 421 def LHMux : UnaryRXYPseudo<"lh", asextloadi16, GRX32, 2>,
 422             Requires<[FeatureHighWord]>;
 423 defm LH   : UnaryRXPair<"lh", 0x48, 0xE378, asextloadi16, GR32, 2>;
 424 def  LHH  : UnaryRXY<"lhh", 0xE3C4, asextloadi16, GRH32, 2>,
 425             Requires<[FeatureHighWord]>;
 426 def  LHRL : UnaryRILPC<"lhrl", 0xC45, aligned_asextloadi16, GR32>;
 427
 428 // 64-bit extensions from memory.
 429 def LGB   : UnaryRXY<"lgb", 0xE377, asextloadi8,  GR64, 1>;
 430 def LGH   : UnaryRXY<"lgh", 0xE315, asextloadi16, GR64, 2>;
 431 def LGF   : UnaryRXY<"lgf", 0xE314, asextloadi32, GR64, 4>;
 432 def LGHRL : UnaryRILPC<"lghrl", 0xC44, aligned_asextloadi16, GR64>;
 433 def LGFRL : UnaryRILPC<"lgfrl", 0xC4C, aligned_asextloadi32, GR64>;
 434 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 435   def LTGF : UnaryRXY<"ltgf", 0xE332, asextloadi32, GR64, 4>;
 436
 437 //===----------------------------------------------------------------------===//
 438 // Zero extensions
 439 //===----------------------------------------------------------------------===//
 440
 441 // 32-bit extensions from registers.
 442 let neverHasSideEffects = 1 in {
 443   def LLCR : UnaryRRE<"llc", 0xB994, zext8,  GR32, GR32>;
 444   def LLHR : UnaryRRE<"llh", 0xB995, zext16, GR32, GR32>;
 445 }
 446
 447 // 64-bit extensions from registers.
 448 let neverHasSideEffects = 1 in {
 449   def LLGCR : UnaryRRE<"llgc", 0xB984, zext8,  GR64, GR64>;
 450   def LLGHR : UnaryRRE<"llgh", 0xB985, zext16, GR64, GR64>;
 451   def LLGFR : UnaryRRE<"llgf", 0xB916, zext32, GR64, GR32>;
 452 }
 453
 454 // Match 32-to-64-bit zero extensions in which the source is already
 455 // in a 64-bit register.
 456 def : Pat<(and GR64:$src, 0xffffffff),
 457           (LLGFR (EXTRACT_SUBREG GR64:$src, subreg_l32))>;
 458
 459 // 32-bit extensions from 8-bit memory.  LLCMux expands to LLC or LLCH,
 460 // depending on the choice of register.
 461 def LLCMux : UnaryRXYPseudo<"llc", azextloadi8, GRX32, 1>,
 462              Requires<[FeatureHighWord]>;
 463 def LLC  : UnaryRXY<"llc", 0xE394, azextloadi8, GR32, 1>;
 464 def LLCH : UnaryRXY<"llch", 0xE3C2, azextloadi8, GR32, 1>,
 465            Requires<[FeatureHighWord]>;
 466
 467 // 32-bit extensions from 16-bit memory.  LLHMux expands to LLH or LLHH,
 468 // depending on the choice of register.
 469 def LLHMux : UnaryRXYPseudo<"llh", azextloadi16, GRX32, 2>,
 470              Requires<[FeatureHighWord]>;
 471 def LLH   : UnaryRXY<"llh", 0xE395, azextloadi16, GR32, 2>;
 472 def LLHH  : UnaryRXY<"llhh", 0xE3C6, azextloadi16, GR32, 2>,
 473             Requires<[FeatureHighWord]>;
 474 def LLHRL : UnaryRILPC<"llhrl", 0xC42, aligned_azextloadi16, GR32>;
 475
 476 // 64-bit extensions from memory.
 477 def LLGC   : UnaryRXY<"llgc", 0xE390, azextloadi8,  GR64, 1>;
 478 def LLGH   : UnaryRXY<"llgh", 0xE391, azextloadi16, GR64, 2>;
 479 def LLGF   : UnaryRXY<"llgf", 0xE316, azextloadi32, GR64, 4>;
 480 def LLGHRL : UnaryRILPC<"llghrl", 0xC46, aligned_azextloadi16, GR64>;
 481 def LLGFRL : UnaryRILPC<"llgfrl", 0xC4E, aligned_azextloadi32, GR64>;
 482
 483 //===----------------------------------------------------------------------===//
 484 // Truncations
 485 //===----------------------------------------------------------------------===//
 486
 487 // Truncations of 64-bit registers to 32-bit registers.
 488 def : Pat<(i32 (trunc GR64:$src)),
 489           (EXTRACT_SUBREG GR64:$src, subreg_l32)>;
 490
 491 // Truncations of 32-bit registers to memory.
 492 defm STC   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR32, 1>;
 493 defm STH   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR32, 2>;
 494 def  STHRL : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR32>;
 495
 496 // Truncations of 64-bit registers to memory.
 497 defm : StoreGR64Pair<STC, STCY, truncstorei8>;
 498 defm : StoreGR64Pair<STH, STHY, truncstorei16>;
 499 def  : StoreGR64PC<STHRL, aligned_truncstorei16>;
 500 defm : StoreGR64Pair<ST, STY, truncstorei32>;
 501 def  : StoreGR64PC<STRL, aligned_truncstorei32>;
 502
 503 //===----------------------------------------------------------------------===//
 504 // Multi-register moves
 505 //===----------------------------------------------------------------------===//
 506
 507 // Multi-register loads.
 508 def LMG : LoadMultipleRSY<"lmg", 0xEB04, GR64>;
 509
 510 // Multi-register stores.
 511 def STMG : StoreMultipleRSY<"stmg", 0xEB24, GR64>;
 512
 513 //===----------------------------------------------------------------------===//
 514 // Byte swaps
 515 //===----------------------------------------------------------------------===//
 516
 517 // Byte-swapping register moves.
 518 let neverHasSideEffects = 1 in {
 519   def LRVR  : UnaryRRE<"lrv",  0xB91F, bswap, GR32, GR32>;
 520   def LRVGR : UnaryRRE<"lrvg", 0xB90F, bswap, GR64, GR64>;
 521 }
 522
 523 // Byte-swapping loads.  Unlike normal loads, these instructions are
 524 // allowed to access storage more than once.
 525 def LRV  : UnaryRXY<"lrv",  0xE31E, loadu<bswap, nonvolatile_load>, GR32, 4>;
 526 def LRVG : UnaryRXY<"lrvg", 0xE30F, loadu<bswap, nonvolatile_load>, GR64, 8>;
 527
 528 // Likewise byte-swapping stores.
 529 def STRV  : StoreRXY<"strv", 0xE33E, storeu<bswap, nonvolatile_store>, GR32, 4>;
 530 def STRVG : StoreRXY<"strvg", 0xE32F, storeu<bswap, nonvolatile_store>,
 531                      GR64, 8>;
 532
 533 //===----------------------------------------------------------------------===//
 534 // Load address instructions
 535 //===----------------------------------------------------------------------===//
 536
 537 // Load BDX-style addresses.
 538 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isReMaterializable = 1,
 539     DispKey = "la" in {
 540   let DispSize = "12" in
 541     def LA : InstRX<0x41, (outs GR64:$R1), (ins laaddr12pair:$XBD2),
 542                     "la\t$R1, $XBD2",
 543                     [(set GR64:$R1, laaddr12pair:$XBD2)]>;
 544   let DispSize = "20" in
 545     def LAY : InstRXY<0xE371, (outs GR64:$R1), (ins laaddr20pair:$XBD2),
 546                       "lay\t$R1, $XBD2",
 547                       [(set GR64:$R1, laaddr20pair:$XBD2)]>;
 548 }
 549
 550 // Load a PC-relative address.  There's no version of this instruction
 551 // with a 16-bit offset, so there's no relaxation.
 552 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 553     isReMaterializable = 1 in {
 554   def LARL : InstRIL<0xC00, (outs GR64:$R1), (ins pcrel32:$I2),
 555                      "larl\t$R1, $I2",
 556                      [(set GR64:$R1, pcrel32:$I2)]>;
 557 }
 558
 559 //===----------------------------------------------------------------------===//
 560 // Absolute and Negation
 561 //===----------------------------------------------------------------------===//
 562
 563 let Defs = [CC] in {
 564   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 565     def LPR  : UnaryRR <"lp",  0x10,   z_iabs32, GR32, GR32>;
 566     def LPGR : UnaryRRE<"lpg", 0xB900, z_iabs64, GR64, GR64>;
 567   }
 568   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 569     def LPGFR : UnaryRRE<"lpgf", 0xB910, null_frag, GR64, GR32>;
 570 }
 571 defm : SXU<z_iabs64, LPGFR>;
 572
 573 let Defs = [CC] in {
 574   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 575     def LNR  : UnaryRR <"ln",  0x11,   z_inegabs32, GR32, GR32>;
 576     def LNGR : UnaryRRE<"lng", 0xB901, z_inegabs64, GR64, GR64>;
 577   }
 578   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 579     def LNGFR : UnaryRRE<"lngf", 0xB911, null_frag, GR64, GR32>;
 580 }
 581 defm : SXU<z_inegabs64, LNGFR>;
 582
 583 let Defs = [CC] in {
 584   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 585     def LCR  : UnaryRR <"lc",  0x13,   ineg, GR32, GR32>;
 586     def LCGR : UnaryRRE<"lcg", 0xB903, ineg, GR64, GR64>;
 587   }
 588   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 589     def LCGFR : UnaryRRE<"lcgf", 0xB913, null_frag, GR64, GR32>;
 590 }
 591 defm : SXU<ineg, LCGFR>;
 592
 593 //===----------------------------------------------------------------------===//
 594 // Insertion
 595 //===----------------------------------------------------------------------===//
 596
 597 let isCodeGenOnly = 1 in
 598   defm IC32 : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR32, azextloadi8, 1>;
 599 defm IC : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR64, azextloadi8, 1>;
 600
 601 defm : InsertMem<"inserti8", IC32,  GR32, azextloadi8, bdxaddr12pair>;
 602 defm : InsertMem<"inserti8", IC32Y, GR32, azextloadi8, bdxaddr20pair>;
 603
 604 defm : InsertMem<"inserti8", IC,  GR64, azextloadi8, bdxaddr12pair>;
 605 defm : InsertMem<"inserti8", ICY, GR64, azextloadi8, bdxaddr20pair>;
 606
 607 // Insertions of a 16-bit immediate, leaving other bits unaffected.
 608 // We don't have or_as_insert equivalents of these operations because
 609 // OI is available instead.
 610 def IILL : BinaryRI<"iill", 0xA53, insertll, GR32, imm32ll16>;
 611 def IILH : BinaryRI<"iilh", 0xA52, insertlh, GR32, imm32lh16>;
 612 def IILL64 : BinaryAliasRI<insertll, GR64, imm64ll16>;
 613 def IILH64 : BinaryAliasRI<insertlh, GR64, imm64lh16>;
 614 def IIHL : BinaryRI<"iihl", 0xA51, inserthl, GR64, imm64hl16>;
 615 def IIHH : BinaryRI<"iihh", 0xA50, inserthh, GR64, imm64hh16>;
 616
 617 // ...likewise for 32-bit immediates.  For GR32s this is a general
 618 // full-width move.  (We use IILF rather than something like LLILF
 619 // for 32-bit moves because IILF leaves the upper 32 bits of the
 620 // GR64 unchanged.)
 621 let isAsCheapAsAMove = 1, isMoveImm = 1, isReMaterializable = 1 in
 622   def IILF : UnaryRIL<"iilf", 0xC09, bitconvert, GR32, uimm32>;
 623 def IILF64 : BinaryAliasRIL<insertlf, GR64, imm64lf32>;
 624 def IIHF : BinaryRIL<"iihf", 0xC08, inserthf, GR64, imm64hf32>;
 625
 626 // An alternative model of inserthf, with the first operand being
 627 // a zero-extended value.
 628 def : Pat<(or (zext32 GR32:$src), imm64hf32:$imm),
 629           (IIHF (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_l32),
 630                 imm64hf32:$imm)>;
 631
 632 //===----------------------------------------------------------------------===//
 633 // Addition
 634 //===----------------------------------------------------------------------===//
 635
 636 // Plain addition.
 637 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 638   // Addition of a register.
 639   let isCommutable = 1 in {
 640     defm AR : BinaryRRAndK<"a", 0x1A, 0xB9F8, add, GR32, GR32>;
 641     defm AGR : BinaryRREAndK<"ag", 0xB908, 0xB9E8, add, GR64, GR64>;
 642   }
 643   def AGFR : BinaryRRE<"agf", 0xB918, null_frag, GR64, GR32>;
 644
 645   // Addition of signed 16-bit immediates.
 646   defm AHI  : BinaryRIAndK<"ahi",  0xA7A, 0xECD8, add, GR32, imm32sx16>;
 647   defm AGHI : BinaryRIAndK<"aghi", 0xA7B, 0xECD9, add, GR64, imm64sx16>;
 648
 649   // Addition of signed 32-bit immediates.
 650   def AFI  : BinaryRIL<"afi",  0xC29, add, GR32, simm32>;
 651   def AGFI : BinaryRIL<"agfi", 0xC28, add, GR64, imm64sx32>;
 652
 653   // Addition of memory.
 654   defm AH  : BinaryRXPair<"ah", 0x4A, 0xE37A, add, GR32, asextloadi16, 2>;
 655   defm A   : BinaryRXPair<"a",  0x5A, 0xE35A, add, GR32, load, 4>;
 656   def  AGF : BinaryRXY<"agf", 0xE318, add, GR64, asextloadi32, 4>;
 657   def  AG  : BinaryRXY<"ag",  0xE308, add, GR64, load, 8>;
 658
 659   // Addition to memory.
 660   def ASI  : BinarySIY<"asi",  0xEB6A, add, imm32sx8>;
 661   def AGSI : BinarySIY<"agsi", 0xEB7A, add, imm64sx8>;
 662 }
 663 defm : SXB<add, GR64, AGFR>;
 664
 665 // Addition producing a carry.
 666 let Defs = [CC] in {
 667   // Addition of a register.
 668   let isCommutable = 1 in {
 669     defm ALR : BinaryRRAndK<"al", 0x1E, 0xB9FA, addc, GR32, GR32>;
 670     defm ALGR : BinaryRREAndK<"alg", 0xB90A, 0xB9EA, addc, GR64, GR64>;
 671   }
 672   def ALGFR : BinaryRRE<"algf", 0xB91A, null_frag, GR64, GR32>;
 673
 674   // Addition of signed 16-bit immediates.
 675   def ALHSIK  : BinaryRIE<"alhsik",  0xECDA, addc, GR32, imm32sx16>,
 676                 Requires<[FeatureDistinctOps]>;
 677   def ALGHSIK : BinaryRIE<"alghsik", 0xECDB, addc, GR64, imm64sx16>,
 678                 Requires<[FeatureDistinctOps]>;
 679
 680   // Addition of unsigned 32-bit immediates.
 681   def ALFI  : BinaryRIL<"alfi",  0xC2B, addc, GR32, uimm32>;
 682   def ALGFI : BinaryRIL<"algfi", 0xC2A, addc, GR64, imm64zx32>;
 683
 684   // Addition of memory.
 685   defm AL   : BinaryRXPair<"al", 0x5E, 0xE35E, addc, GR32, load, 4>;
 686   def  ALGF : BinaryRXY<"algf", 0xE31A, addc, GR64, azextloadi32, 4>;
 687   def  ALG  : BinaryRXY<"alg",  0xE30A, addc, GR64, load, 8>;
 688 }
 689 defm : ZXB<addc, GR64, ALGFR>;
 690
 691 // Addition producing and using a carry.
 692 let Defs = [CC], Uses = [CC] in {
 693   // Addition of a register.
 694   def ALCR  : BinaryRRE<"alc",  0xB998, adde, GR32, GR32>;
 695   def ALCGR : BinaryRRE<"alcg", 0xB988, adde, GR64, GR64>;
 696
 697   // Addition of memory.
 698   def ALC  : BinaryRXY<"alc",  0xE398, adde, GR32, load, 4>;
 699   def ALCG : BinaryRXY<"alcg", 0xE388, adde, GR64, load, 8>;
 700 }
 701
 702 //===----------------------------------------------------------------------===//
 703 // Subtraction
 704 //===----------------------------------------------------------------------===//
 705
 706 // Plain substraction.  Although immediate forms exist, we use the
 707 // add-immediate instruction instead.
 708 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 709   // Subtraction of a register.
 710   defm SR : BinaryRRAndK<"s", 0x1B, 0xB9F9, sub, GR32, GR32>;
 711   def SGFR : BinaryRRE<"sgf", 0xB919, null_frag, GR64, GR32>;
 712   defm SGR : BinaryRREAndK<"sg", 0xB909, 0xB9E9, sub, GR64, GR64>;
 713
 714   // Subtraction of memory.
 715   defm SH  : BinaryRXPair<"sh", 0x4B, 0xE37B, sub, GR32, asextloadi16, 2>;
 716   defm S   : BinaryRXPair<"s", 0x5B, 0xE35B, sub, GR32, load, 4>;
 717   def  SGF : BinaryRXY<"sgf", 0xE319, sub, GR64, asextloadi32, 4>;
 718   def  SG  : BinaryRXY<"sg",  0xE309, sub, GR64, load, 8>;
 719 }
 720 defm : SXB<sub, GR64, SGFR>;
 721
 722 // Subtraction producing a carry.
 723 let Defs = [CC] in {
 724   // Subtraction of a register.
 725   defm SLR : BinaryRRAndK<"sl", 0x1F, 0xB9FB, subc, GR32, GR32>;
 726   def SLGFR : BinaryRRE<"slgf", 0xB91B, null_frag, GR64, GR32>;
 727   defm SLGR : BinaryRREAndK<"slg", 0xB90B, 0xB9EB, subc, GR64, GR64>;
 728
 729   // Subtraction of unsigned 32-bit immediates.  These don't match
 730   // subc because we prefer addc for constants.
 731   def SLFI  : BinaryRIL<"slfi",  0xC25, null_frag, GR32, uimm32>;
 732   def SLGFI : BinaryRIL<"slgfi", 0xC24, null_frag, GR64, imm64zx32>;
 733
 734   // Subtraction of memory.
 735   defm SL   : BinaryRXPair<"sl", 0x5F, 0xE35F, subc, GR32, load, 4>;
 736   def  SLGF : BinaryRXY<"slgf", 0xE31B, subc, GR64, azextloadi32, 4>;
 737   def  SLG  : BinaryRXY<"slg",  0xE30B, subc, GR64, load, 8>;
 738 }
 739 defm : ZXB<subc, GR64, SLGFR>;
 740
 741 // Subtraction producing and using a carry.
 742 let Defs = [CC], Uses = [CC] in {
 743   // Subtraction of a register.
 744   def SLBR  : BinaryRRE<"slb",  0xB999, sube, GR32, GR32>;
 745   def SLGBR : BinaryRRE<"slbg", 0xB989, sube, GR64, GR64>;
 746
 747   // Subtraction of memory.
 748   def SLB  : BinaryRXY<"slb",  0xE399, sube, GR32, load, 4>;
 749   def SLBG : BinaryRXY<"slbg", 0xE389, sube, GR64, load, 8>;
 750 }
 751
 752 //===----------------------------------------------------------------------===//
 753 // AND
 754 //===----------------------------------------------------------------------===//
 755
 756 let Defs = [CC] in {
 757   // ANDs of a register.
 758   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 759     defm NR : BinaryRRAndK<"n", 0x14, 0xB9F4, and, GR32, GR32>;
 760     defm NGR : BinaryRREAndK<"ng", 0xB980, 0xB9E4, and, GR64, GR64>;
 761   }
 762
 763   let isConvertibleToThreeAddress = 1 in {
 764     // ANDs of a 16-bit immediate, leaving other bits unaffected.
 765     // The CC result only reflects the 16-bit field, not the full register.
 766     def NILL : BinaryRI<"nill", 0xA57, and, GR32, imm32ll16c>;
 767     def NILH : BinaryRI<"nilh", 0xA56, and, GR32, imm32lh16c>;
 768     def NILL64 : BinaryAliasRI<and, GR64, imm64ll16c>;
 769     def NILH64 : BinaryAliasRI<and, GR64, imm64lh16c>;
 770     def NIHL : BinaryRI<"nihl", 0xA55, and, GR64, imm64hl16c>;
 771     def NIHH : BinaryRI<"nihh", 0xA54, and, GR64, imm64hh16c>;
 772
 773     // ANDs of a 32-bit immediate, leaving other bits unaffected.
 774     // The CC result only reflects the 32-bit field, which means we can
 775     // use it as a zero indicator for i32 operations but not otherwise.
 776     let CCValues = 0xC, CompareZeroCCMask = 0x8 in
 777       def NILF : BinaryRIL<"nilf", 0xC0B, and, GR32, uimm32>;
 778     def NILF64 : BinaryAliasRIL<and, GR64, imm64lf32c>;
 779     def NIHF : BinaryRIL<"nihf", 0xC0A, and, GR64, imm64hf32c>;
 780   }
 781
 782   // ANDs of memory.
 783   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 784     defm N  : BinaryRXPair<"n", 0x54, 0xE354, and, GR32, load, 4>;
 785     def  NG : BinaryRXY<"ng", 0xE380, and, GR64, load, 8>;
 786   }
 787
 788   // AND to memory
 789   defm NI : BinarySIPair<"ni", 0x94, 0xEB54, null_frag, uimm8>;
 790
 791   // Block AND.
 792   let mayLoad = 1, mayStore = 1 in
 793     defm NC : MemorySS<"nc", 0xD4, z_nc, z_nc_loop>;
 794 }
 795 defm : RMWIByte<and, bdaddr12pair, NI>;
 796 defm : RMWIByte<and, bdaddr20pair, NIY>;
 797
 798 //===----------------------------------------------------------------------===//
 799 // OR
 800 //===----------------------------------------------------------------------===//
 801
 802 let Defs = [CC] in {
 803   // ORs of a register.
 804   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 805     defm OR : BinaryRRAndK<"o", 0x16, 0xB9F6, or, GR32, GR32>;
 806     defm OGR : BinaryRREAndK<"og", 0xB981, 0xB9E6, or, GR64, GR64>;
 807   }
 808
 809   // ORs of a 16-bit immediate, leaving other bits unaffected.
 810   // The CC result only reflects the 16-bit field, not the full register.
 811   def OILL : BinaryRI<"oill", 0xA5B, or, GR32, imm32ll16>;
 812   def OILH : BinaryRI<"oilh", 0xA5A, or, GR32, imm32lh16>;
 813   def OILL64 : BinaryAliasRI<or, GR64, imm64ll16>;
 814   def OILH64 : BinaryAliasRI<or, GR64, imm64lh16>;
 815   def OIHL : BinaryRI<"oihl", 0xA59, or, GR64, imm64hl16>;
 816   def OIHH : BinaryRI<"oihh", 0xA58, or, GR64, imm64hh16>;
 817
 818   // ORs of a 32-bit immediate, leaving other bits unaffected.
 819   // The CC result only reflects the 32-bit field, which means we can
 820   // use it as a zero indicator for i32 operations but not otherwise.
 821   let CCValues = 0xC, CompareZeroCCMask = 0x8 in
 822     def OILF : BinaryRIL<"oilf", 0xC0D, or, GR32, uimm32>;
 823   def OILF64 : BinaryAliasRIL<or, GR64, imm64lf32>;
 824   def OIHF : BinaryRIL<"oihf", 0xC0C, or, GR64, imm64hf32>;
 825
 826   // ORs of memory.
 827   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 828     defm O  : BinaryRXPair<"o", 0x56, 0xE356, or, GR32, load, 4>;
 829     def  OG : BinaryRXY<"og", 0xE381, or, GR64, load, 8>;
 830   }
 831
 832   // OR to memory
 833   defm OI : BinarySIPair<"oi", 0x96, 0xEB56, null_frag, uimm8>;
 834
 835   // Block OR.
 836   let mayLoad = 1, mayStore = 1 in
 837     defm OC : MemorySS<"oc", 0xD6, z_oc, z_oc_loop>;
 838 }
 839 defm : RMWIByte<or, bdaddr12pair, OI>;
 840 defm : RMWIByte<or, bdaddr20pair, OIY>;
 841
 842 //===----------------------------------------------------------------------===//
 843 // XOR
 844 //===----------------------------------------------------------------------===//
 845
 846 let Defs = [CC] in {
 847   // XORs of a register.
 848   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 849     defm XR : BinaryRRAndK<"x", 0x17, 0xB9F7, xor, GR32, GR32>;
 850     defm XGR : BinaryRREAndK<"xg", 0xB982, 0xB9E7, xor, GR64, GR64>;
 851   }
 852
 853   // XORs of a 32-bit immediate, leaving other bits unaffected.
 854   // The CC result only reflects the 32-bit field, which means we can
 855   // use it as a zero indicator for i32 operations but not otherwise.
 856   let CCValues = 0xC, CompareZeroCCMask = 0x8 in
 857     def XILF : BinaryRIL<"xilf", 0xC07, xor, GR32, uimm32>;
 858   def XILF64 : BinaryAliasRIL<xor, GR64, imm64lf32>;
 859   def XIHF : BinaryRIL<"xihf", 0xC06, xor, GR64, imm64hf32>;
 860
 861   // XORs of memory.
 862   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 863     defm X  : BinaryRXPair<"x",0x57, 0xE357, xor, GR32, load, 4>;
 864     def  XG : BinaryRXY<"xg", 0xE382, xor, GR64, load, 8>;
 865   }
 866
 867   // XOR to memory
 868   defm XI : BinarySIPair<"xi", 0x97, 0xEB57, null_frag, uimm8>;
 869
 870   // Block XOR.
 871   let mayLoad = 1, mayStore = 1 in
 872     defm XC : MemorySS<"xc", 0xD7, z_xc, z_xc_loop>;
 873 }
 874 defm : RMWIByte<xor, bdaddr12pair, XI>;
 875 defm : RMWIByte<xor, bdaddr20pair, XIY>;
 876
 877 //===----------------------------------------------------------------------===//
 878 // Multiplication
 879 //===----------------------------------------------------------------------===//
 880
 881 // Multiplication of a register.
 882 let isCommutable = 1 in {
 883   def MSR  : BinaryRRE<"ms",  0xB252, mul, GR32, GR32>;
 884   def MSGR : BinaryRRE<"msg", 0xB90C, mul, GR64, GR64>;
 885 }
 886 def MSGFR : BinaryRRE<"msgf", 0xB91C, null_frag, GR64, GR32>;
 887 defm : SXB<mul, GR64, MSGFR>;
 888
 889 // Multiplication of a signed 16-bit immediate.
 890 def MHI  : BinaryRI<"mhi",  0xA7C, mul, GR32, imm32sx16>;
 891 def MGHI : BinaryRI<"mghi", 0xA7D, mul, GR64, imm64sx16>;
 892
 893 // Multiplication of a signed 32-bit immediate.
 894 def MSFI  : BinaryRIL<"msfi",  0xC21, mul, GR32, simm32>;
 895 def MSGFI : BinaryRIL<"msgfi", 0xC20, mul, GR64, imm64sx32>;
 896
 897 // Multiplication of memory.
 898 defm MH   : BinaryRXPair<"mh", 0x4C, 0xE37C, mul, GR32, asextloadi16, 2>;
 899 defm MS   : BinaryRXPair<"ms", 0x71, 0xE351, mul, GR32, load, 4>;
 900 def  MSGF : BinaryRXY<"msgf", 0xE31C, mul, GR64, asextloadi32, 4>;
 901 def  MSG  : BinaryRXY<"msg",  0xE30C, mul, GR64, load, 8>;
 902
 903 // Multiplication of a register, producing two results.
 904 def MLGR : BinaryRRE<"mlg", 0xB986, z_umul_lohi64, GR128, GR64>;
 905
 906 // Multiplication of memory, producing two results.
 907 def MLG : BinaryRXY<"mlg", 0xE386, z_umul_lohi64, GR128, load, 8>;
 908
 909 //===----------------------------------------------------------------------===//
 910 // Division and remainder
 911 //===----------------------------------------------------------------------===//
 912
 913 // Division and remainder, from registers.
 914 def DSGFR : BinaryRRE<"dsgf", 0xB91D, z_sdivrem32, GR128, GR32>;
 915 def DSGR  : BinaryRRE<"dsg",  0xB90D, z_sdivrem64, GR128, GR64>;
 916 def DLR   : BinaryRRE<"dl",   0xB997, z_udivrem32, GR128, GR32>;
 917 def DLGR  : BinaryRRE<"dlg",  0xB987, z_udivrem64, GR128, GR64>;
 918
 919 // Division and remainder, from memory.
 920 def DSGF : BinaryRXY<"dsgf", 0xE31D, z_sdivrem32, GR128, load, 4>;
 921 def DSG  : BinaryRXY<"dsg",  0xE30D, z_sdivrem64, GR128, load, 8>;
 922 def DL   : BinaryRXY<"dl",   0xE397, z_udivrem32, GR128, load, 4>;
 923 def DLG  : BinaryRXY<"dlg",  0xE387, z_udivrem64, GR128, load, 8>;
 924
 925 //===----------------------------------------------------------------------===//
 926 // Shifts
 927 //===----------------------------------------------------------------------===//
 928
 929 // Shift left.
 930 let neverHasSideEffects = 1 in {
 931   defm SLL : ShiftRSAndK<"sll", 0x89, 0xEBDF, shl, GR32>;
 932   def SLLG : ShiftRSY<"sllg", 0xEB0D, shl, GR64>;
 933 }
 934
 935 // Logical shift right.
 936 let neverHasSideEffects = 1 in {
 937   defm SRL : ShiftRSAndK<"srl", 0x88, 0xEBDE, srl, GR32>;
 938   def SRLG : ShiftRSY<"srlg", 0xEB0C, srl, GR64>;
 939 }
 940
 941 // Arithmetic shift right.
 942 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 943   defm SRA : ShiftRSAndK<"sra", 0x8A, 0xEBDC, sra, GR32>;
 944   def SRAG : ShiftRSY<"srag", 0xEB0A, sra, GR64>;
 945 }
 946
 947 // Rotate left.
 948 let neverHasSideEffects = 1 in {
 949   def RLL  : ShiftRSY<"rll",  0xEB1D, rotl, GR32>;
 950   def RLLG : ShiftRSY<"rllg", 0xEB1C, rotl, GR64>;
 951 }
 952
 953 // Rotate second operand left and inserted selected bits into first operand.
 954 // These can act like 32-bit operands provided that the constant start and
 955 // end bits (operands 2 and 3) are in the range [32, 64).
 956 let Defs = [CC] in {
 957   let isCodeGenOnly = 1 in
 958     def RISBG32 : RotateSelectRIEf<"risbg", 0xEC55, GR32, GR32>;
 959   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 960     def RISBG : RotateSelectRIEf<"risbg", 0xEC55, GR64, GR64>;
 961 }
 962
 963 // Forms of RISBG that only affect one word of the destination register.
 964 // They do not set CC.
 965 def RISBLL : RotateSelectAliasRIEf<GR32,  GR32>,  Requires<[FeatureHighWord]>;
 966 def RISBLH : RotateSelectAliasRIEf<GR32,  GRH32>, Requires<[FeatureHighWord]>;
 967 def RISBHL : RotateSelectAliasRIEf<GRH32, GR32>,  Requires<[FeatureHighWord]>;
 968 def RISBHH : RotateSelectAliasRIEf<GRH32, GRH32>, Requires<[FeatureHighWord]>;
 969 def RISBLG : RotateSelectRIEf<"risblg", 0xEC51, GR32, GR64>,
 970              Requires<[FeatureHighWord]>;
 971 def RISBHG : RotateSelectRIEf<"risbhg", 0xEC5D, GRH32, GR64>,
 972              Requires<[FeatureHighWord]>;
 973
 974 // Rotate second operand left and perform a logical operation with selected
 975 // bits of the first operand.  The CC result only describes the selected bits,
 976 // so isn't useful for a full comparison against zero.
 977 let Defs = [CC] in {
 978   def RNSBG : RotateSelectRIEf<"rnsbg", 0xEC54, GR64, GR64>;
 979   def ROSBG : RotateSelectRIEf<"rosbg", 0xEC56, GR64, GR64>;
 980   def RXSBG : RotateSelectRIEf<"rxsbg", 0xEC57, GR64, GR64>;
 981 }
 982
 983 //===----------------------------------------------------------------------===//
 984 // Comparison
 985 //===----------------------------------------------------------------------===//
 986
 987 // Signed comparisons.  We put these before the unsigned comparisons because
 988 // some of the signed forms have COMPARE AND BRANCH equivalents whereas none
 989 // of the unsigned forms do.
 990 let Defs = [CC], CCValues = 0xE in {
 991   // Comparison with a register.
 992   def CR   : CompareRR <"c",   0x19,   z_scmp,    GR32, GR32>;
 993   def CGFR : CompareRRE<"cgf", 0xB930, null_frag, GR64, GR32>;
 994   def CGR  : CompareRRE<"cg",  0xB920, z_scmp,    GR64, GR64>;
 995
 996   // Comparison with a signed 16-bit immediate.
 997   def CHI  : CompareRI<"chi",  0xA7E, z_scmp, GR32, imm32sx16>;
 998   def CGHI : CompareRI<"cghi", 0xA7F, z_scmp, GR64, imm64sx16>;
 999
1000   // Comparison with a signed 32-bit immediate.
1001   def CFI  : CompareRIL<"cfi",  0xC2D, z_scmp, GR32, simm32>;
1002   def CGFI : CompareRIL<"cgfi", 0xC2C, z_scmp, GR64, imm64sx32>;
1003
1004   // Comparison with memory.
1005   defm CH    : CompareRXPair<"ch", 0x49, 0xE379, z_scmp, GR32, asextloadi16, 2>;
1006   defm C     : CompareRXPair<"c",  0x59, 0xE359, z_scmp, GR32, load, 4>;
1007   def  CGH   : CompareRXY<"cgh", 0xE334, z_scmp, GR64, asextloadi16, 2>;
1008   def  CGF   : CompareRXY<"cgf", 0xE330, z_scmp, GR64, asextloadi32, 4>;
1009   def  CG    : CompareRXY<"cg",  0xE320, z_scmp, GR64, load, 8>;
1010   def  CHRL  : CompareRILPC<"chrl",  0xC65, z_scmp, GR32, aligned_asextloadi16>;
1011   def  CRL   : CompareRILPC<"crl",   0xC6D, z_scmp, GR32, aligned_load>;
1012   def  CGHRL : CompareRILPC<"cghrl", 0xC64, z_scmp, GR64, aligned_asextloadi16>;
1013   def  CGFRL : CompareRILPC<"cgfrl", 0xC6C, z_scmp, GR64, aligned_asextloadi32>;
1014   def  CGRL  : CompareRILPC<"cgrl",  0xC68, z_scmp, GR64, aligned_load>;
1015
1016   // Comparison between memory and a signed 16-bit immediate.
1017   def CHHSI : CompareSIL<"chhsi", 0xE554, z_scmp, asextloadi16, imm32sx16>;
1018   def CHSI  : CompareSIL<"chsi",  0xE55C, z_scmp, load, imm32sx16>;
1019   def CGHSI : CompareSIL<"cghsi", 0xE558, z_scmp, load, imm64sx16>;
1020 }
1021 defm : SXB<z_scmp, GR64, CGFR>;
1022
1023 // Unsigned comparisons.
1024 let Defs = [CC], CCValues = 0xE, IsLogical = 1 in {
1025   // Comparison with a register.
1026   def CLR   : CompareRR <"cl",   0x15,   z_ucmp,    GR32, GR32>;
1027   def CLGFR : CompareRRE<"clgf", 0xB931, null_frag, GR64, GR32>;
1028   def CLGR  : CompareRRE<"clg",  0xB921, z_ucmp,    GR64, GR64>;
1029
1030   // Comparison with a signed 32-bit immediate.
1031   def CLFI  : CompareRIL<"clfi",  0xC2F, z_ucmp, GR32, uimm32>;
1032   def CLGFI : CompareRIL<"clgfi", 0xC2E, z_ucmp, GR64, imm64zx32>;
1033
1034   // Comparison with memory.
1035   defm CL     : CompareRXPair<"cl", 0x55, 0xE355, z_ucmp, GR32, load, 4>;
1036   def  CLGF   : CompareRXY<"clgf", 0xE331, z_ucmp, GR64, azextloadi32, 4>;
1037   def  CLG    : CompareRXY<"clg",  0xE321, z_ucmp, GR64, load, 8>;
1038   def  CLHRL  : CompareRILPC<"clhrl",  0xC67, z_ucmp, GR32,
1039                              aligned_azextloadi16>;
1040   def  CLRL   : CompareRILPC<"clrl",   0xC6F, z_ucmp, GR32,
1041                              aligned_load>;
1042   def  CLGHRL : CompareRILPC<"clghrl", 0xC66, z_ucmp, GR64,
1043                              aligned_azextloadi16>;
1044   def  CLGFRL : CompareRILPC<"clgfrl", 0xC6E, z_ucmp, GR64,
1045                              aligned_azextloadi32>;
1046   def  CLGRL  : CompareRILPC<"clgrl",  0xC6A, z_ucmp, GR64,
1047                              aligned_load>;
1048
1049   // Comparison between memory and an unsigned 8-bit immediate.
1050   defm CLI : CompareSIPair<"cli", 0x95, 0xEB55, z_ucmp, azextloadi8, imm32zx8>;
1051
1052   // Comparison between memory and an unsigned 16-bit immediate.
1053   def CLHHSI : CompareSIL<"clhhsi", 0xE555, z_ucmp, azextloadi16, imm32zx16>;
1054   def CLFHSI : CompareSIL<"clfhsi", 0xE55D, z_ucmp, load, imm32zx16>;
1055   def CLGHSI : CompareSIL<"clghsi", 0xE559, z_ucmp, load, imm64zx16>;
1056 }
1057 defm : ZXB<z_ucmp, GR64, CLGFR>;
1058
1059 // Memory-to-memory comparison.
1060 let mayLoad = 1, Defs = [CC] in
1061   defm CLC : MemorySS<"clc", 0xD5, z_clc, z_clc_loop>;
1062
1063 // String comparison.
1064 let mayLoad = 1, Defs = [CC], Uses = [R0L] in
1065   defm CLST : StringRRE<"clst", 0xB25D, z_strcmp>;
1066
1067 // Test under mask.
1068 let Defs = [CC] in {
1069   def TMLL : CompareRI<"tmll", 0xA71, z_tm_reg, GR32, imm32ll16>;
1070   def TMLH : CompareRI<"tmlh", 0xA70, z_tm_reg, GR32, imm32lh16>;
1071
1072   def TMHL : CompareRI<"tmhl", 0xA73, z_tm_reg, GR64, imm64hl16>;
1073   def TMHH : CompareRI<"tmhh", 0xA72, z_tm_reg, GR64, imm64hh16>;
1074
1075   defm TM : CompareSIPair<"tm", 0x91, 0xEB51, z_tm_mem, anyextloadi8, imm32zx8>;
1076 }
1077 def : CompareGR64RI<TMLL, z_tm_reg, imm64ll16>;
1078 def : CompareGR64RI<TMLH, z_tm_reg, imm64lh16>;
1079
1080 //===----------------------------------------------------------------------===//
1081 // Prefetch
1082 //===----------------------------------------------------------------------===//
1083
1084 def PFD : PrefetchRXY<"pfd", 0xE336, z_prefetch>;
1085 def PFDRL : PrefetchRILPC<"pfdrl", 0xC62, z_prefetch>;
1086
1087 //===----------------------------------------------------------------------===//
1088 // Atomic operations
1089 //===----------------------------------------------------------------------===//
1090
1091 def ATOMIC_SWAPW        : AtomicLoadWBinaryReg<z_atomic_swapw>;
1092 def ATOMIC_SWAP_32      : AtomicLoadBinaryReg32<atomic_swap_32>;
1093 def ATOMIC_SWAP_64      : AtomicLoadBinaryReg64<atomic_swap_64>;
1094
1095 def ATOMIC_LOADW_AR     : AtomicLoadWBinaryReg<z_atomic_loadw_add>;
1096 def ATOMIC_LOADW_AFI    : AtomicLoadWBinaryImm<z_atomic_loadw_add, simm32>;
1097 def ATOMIC_LOAD_AR      : AtomicLoadBinaryReg32<atomic_load_add_32>;
1098 def ATOMIC_LOAD_AHI     : AtomicLoadBinaryImm32<atomic_load_add_32, imm32sx16>;
1099 def ATOMIC_LOAD_AFI     : AtomicLoadBinaryImm32<atomic_load_add_32, simm32>;
1100 def ATOMIC_LOAD_AGR     : AtomicLoadBinaryReg64<atomic_load_add_64>;
1101 def ATOMIC_LOAD_AGHI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx16>;
1102 def ATOMIC_LOAD_AGFI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx32>;
1103
1104 def ATOMIC_LOADW_SR     : AtomicLoadWBinaryReg<z_atomic_loadw_sub>;
1105 def ATOMIC_LOAD_SR      : AtomicLoadBinaryReg32<atomic_load_sub_32>;
1106 def ATOMIC_LOAD_SGR     : AtomicLoadBinaryReg64<atomic_load_sub_64>;
1107
1108 def ATOMIC_LOADW_NR     : AtomicLoadWBinaryReg<z_atomic_loadw_and>;
1109 def ATOMIC_LOADW_NILH   : AtomicLoadWBinaryImm<z_atomic_loadw_and, imm32lh16c>;
1110 def ATOMIC_LOAD_NR      : AtomicLoadBinaryReg32<atomic_load_and_32>;
1111 def ATOMIC_LOAD_NILL    : AtomicLoadBinaryImm32<atomic_load_and_32, imm32ll16c>;
1112 def ATOMIC_LOAD_NILH    : AtomicLoadBinaryImm32<atomic_load_and_32, imm32lh16c>;
1113 def ATOMIC_LOAD_NILF    : AtomicLoadBinaryImm32<atomic_load_and_32, uimm32>;
1114 def ATOMIC_LOAD_NGR     : AtomicLoadBinaryReg64<atomic_load_and_64>;
1115 def ATOMIC_LOAD_NILL64  : AtomicLoadBinaryImm64<atomic_load_and_64, imm64ll16c>;
1116 def ATOMIC_LOAD_NILH64  : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lh16c>;
1117 def ATOMIC_LOAD_NIHL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hl16c>;
1118 def ATOMIC_LOAD_NIHH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hh16c>;
1119 def ATOMIC_LOAD_NILF64  : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lf32c>;
1120 def ATOMIC_LOAD_NIHF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hf32c>;
1121
1122 def ATOMIC_LOADW_OR     : AtomicLoadWBinaryReg<z_atomic_loadw_or>;
1123 def ATOMIC_LOADW_OILH   : AtomicLoadWBinaryImm<z_atomic_loadw_or, imm32lh16>;
1124 def ATOMIC_LOAD_OR      : AtomicLoadBinaryReg32<atomic_load_or_32>;
1125 def ATOMIC_LOAD_OILL    : AtomicLoadBinaryImm32<atomic_load_or_32, imm32ll16>;
1126 def ATOMIC_LOAD_OILH    : AtomicLoadBinaryImm32<atomic_load_or_32, imm32lh16>;
1127 def ATOMIC_LOAD_OILF    : AtomicLoadBinaryImm32<atomic_load_or_32, uimm32>;
1128 def ATOMIC_LOAD_OGR     : AtomicLoadBinaryReg64<atomic_load_or_64>;
1129 def ATOMIC_LOAD_OILL64  : AtomicLoadBinaryImm64<atomic_load_or_64, imm64ll16>;
1130 def ATOMIC_LOAD_OILH64  : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lh16>;
1131 def ATOMIC_LOAD_OIHL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hl16>;
1132 def ATOMIC_LOAD_OIHH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hh16>;
1133 def ATOMIC_LOAD_OILF64  : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lf32>;
1134 def ATOMIC_LOAD_OIHF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hf32>;
1135
1136 def ATOMIC_LOADW_XR     : AtomicLoadWBinaryReg<z_atomic_loadw_xor>;
1137 def ATOMIC_LOADW_XILF   : AtomicLoadWBinaryImm<z_atomic_loadw_xor, uimm32>;
1138 def ATOMIC_LOAD_XR      : AtomicLoadBinaryReg32<atomic_load_xor_32>;
1139 def ATOMIC_LOAD_XILF    : AtomicLoadBinaryImm32<atomic_load_xor_32, uimm32>;
1140 def ATOMIC_LOAD_XGR     : AtomicLoadBinaryReg64<atomic_load_xor_64>;
1141 def ATOMIC_LOAD_XILF64  : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64lf32>;
1142 def ATOMIC_LOAD_XIHF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64hf32>;
1143
1144 def ATOMIC_LOADW_NRi    : AtomicLoadWBinaryReg<z_atomic_loadw_nand>;
1145 def ATOMIC_LOADW_NILHi  : AtomicLoadWBinaryImm<z_atomic_loadw_nand,
1146                                                imm32lh16c>;
1147 def ATOMIC_LOAD_NRi     : AtomicLoadBinaryReg32<atomic_load_nand_32>;
1148 def ATOMIC_LOAD_NILLi   : AtomicLoadBinaryImm32<atomic_load_nand_32,
1149                                                 imm32ll16c>;
1150 def ATOMIC_LOAD_NILHi   : AtomicLoadBinaryImm32<atomic_load_nand_32,
1151                                                 imm32lh16c>;
1152 def ATOMIC_LOAD_NILFi   : AtomicLoadBinaryImm32<atomic_load_nand_32, uimm32>;
1153 def ATOMIC_LOAD_NGRi    : AtomicLoadBinaryReg64<atomic_load_nand_64>;
1154 def ATOMIC_LOAD_NILL64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1155                                                 imm64ll16c>;
1156 def ATOMIC_LOAD_NILH64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1157                                                 imm64lh16c>;
1158 def ATOMIC_LOAD_NIHLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1159                                                 imm64hl16c>;
1160 def ATOMIC_LOAD_NIHHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1161                                                 imm64hh16c>;
1162 def ATOMIC_LOAD_NILF64i : AtomicLoadBinaryImm64<atomic_load_nand_64,
1163                                                 imm64lf32c>;
1164 def ATOMIC_LOAD_NIHFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1165                                                 imm64hf32c>;
1166
1167 def ATOMIC_LOADW_MIN    : AtomicLoadWBinaryReg<z_atomic_loadw_min>;
1168 def ATOMIC_LOAD_MIN_32  : AtomicLoadBinaryReg32<atomic_load_min_32>;
1169 def ATOMIC_LOAD_MIN_64  : AtomicLoadBinaryReg64<atomic_load_min_64>;
1170
1171 def ATOMIC_LOADW_MAX    : AtomicLoadWBinaryReg<z_atomic_loadw_max>;
1172 def ATOMIC_LOAD_MAX_32  : AtomicLoadBinaryReg32<atomic_load_max_32>;
1173 def ATOMIC_LOAD_MAX_64  : AtomicLoadBinaryReg64<atomic_load_max_64>;
1174
1175 def ATOMIC_LOADW_UMIN   : AtomicLoadWBinaryReg<z_atomic_loadw_umin>;
1176 def ATOMIC_LOAD_UMIN_32 : AtomicLoadBinaryReg32<atomic_load_umin_32>;
1177 def ATOMIC_LOAD_UMIN_64 : AtomicLoadBinaryReg64<atomic_load_umin_64>;
1178
1179 def ATOMIC_LOADW_UMAX   : AtomicLoadWBinaryReg<z_atomic_loadw_umax>;
1180 def ATOMIC_LOAD_UMAX_32 : AtomicLoadBinaryReg32<atomic_load_umax_32>;
1181 def ATOMIC_LOAD_UMAX_64 : AtomicLoadBinaryReg64<atomic_load_umax_64>;
1182
1183 def ATOMIC_CMP_SWAPW
1184   : Pseudo<(outs GR32:$dst), (ins bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1185                                   ADDR32:$bitshift, ADDR32:$negbitshift,
1186                                   uimm32:$bitsize),
1187            [(set GR32:$dst,
1188                  (z_atomic_cmp_swapw bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1189                                      ADDR32:$bitshift, ADDR32:$negbitshift,
1190                                      uimm32:$bitsize))]> {
1191   let Defs = [CC];
1192   let mayLoad = 1;
1193   let mayStore = 1;
1194   let usesCustomInserter = 1;
1195 }
1196
1197 let Defs = [CC] in {
1198   defm CS  : CmpSwapRSPair<"cs", 0xBA, 0xEB14, atomic_cmp_swap_32, GR32>;
1199   def  CSG : CmpSwapRSY<"csg", 0xEB30, atomic_cmp_swap_64, GR64>;
1200 }
1201
1202 //===----------------------------------------------------------------------===//
1203 // Miscellaneous Instructions.
1204 //===----------------------------------------------------------------------===//
1205
1206 // Extract CC into bits 29 and 28 of a register.
1207 let Uses = [CC] in
1208   def IPM : InherentRRE<"ipm", 0xB222, GR32, (z_ipm)>;
1209
1210 // Read a 32-bit access register into a GR32.  As with all GR32 operations,
1211 // the upper 32 bits of the enclosing GR64 remain unchanged, which is useful
1212 // when a 64-bit address is stored in a pair of access registers.
1213 def EAR : InstRRE<0xB24F, (outs GR32:$R1), (ins access_reg:$R2),
1214                   "ear\t$R1, $R2",
1215                   [(set GR32:$R1, (z_extract_access access_reg:$R2))]>;
1216
1217 // Find leftmost one, AKA count leading zeros.  The instruction actually
1218 // returns a pair of GR64s, the first giving the number of leading zeros
1219 // and the second giving a copy of the source with the leftmost one bit
1220 // cleared.  We only use the first result here.
1221 let Defs = [CC] in {
1222   def FLOGR : UnaryRRE<"flog", 0xB983, null_frag, GR128, GR64>;
1223 }
1224 def : Pat<(ctlz GR64:$src),
1225           (EXTRACT_SUBREG (FLOGR GR64:$src), subreg_h64)>;
1226
1227 // Use subregs to populate the "don't care" bits in a 32-bit to 64-bit anyext.
1228 def : Pat<(i64 (anyext GR32:$src)),
1229           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_l32)>;
1230
1231 // Extend GR32s and GR64s to GR128s.
1232 let usesCustomInserter = 1 in {
1233   def AEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1234   def ZEXT128_32 : Pseudo<(outs GR128:$dst), (ins GR32:$src), []>;
1235   def ZEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1236 }
1237
1238 // Search a block of memory for a character.
1239 let mayLoad = 1, Defs = [CC], Uses = [R0L] in
1240   defm SRST : StringRRE<"srst", 0xb25e, z_search_string>;
1241
1242 //===----------------------------------------------------------------------===//
1243 // Peepholes.
1244 //===----------------------------------------------------------------------===//
1245
1246 // Use AL* for GR64 additions of unsigned 32-bit values.
1247 defm : ZXB<add, GR64, ALGFR>;
1248 def  : Pat<(add GR64:$src1, imm64zx32:$src2),
1249            (ALGFI GR64:$src1, imm64zx32:$src2)>;
1250 def  : Pat<(add GR64:$src1, (azextloadi32 bdxaddr20only:$addr)),
1251            (ALGF GR64:$src1, bdxaddr20only:$addr)>;
1252
1253 // Use SL* for GR64 subtractions of unsigned 32-bit values.
1254 defm : ZXB<sub, GR64, SLGFR>;
1255 def  : Pat<(add GR64:$src1, imm64zx32n:$src2),
1256            (SLGFI GR64:$src1, imm64zx32n:$src2)>;
1257 def  : Pat<(sub GR64:$src1, (azextloadi32 bdxaddr20only:$addr)),
1258            (SLGF GR64:$src1, bdxaddr20only:$addr)>;
1259
1260 // Optimize sign-extended 1/0 selects to -1/0 selects.  This is important
1261 // for vector legalization.
1262 def : Pat<(sra (shl (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid, uimm8zx4:$cc)),
1263                          (i32 31)),
1264                     (i32 31)),
1265           (Select32 (LHI -1), (LHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;
1266 def : Pat<(sra (shl (i64 (anyext (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid,
1267                                                        uimm8zx4:$cc)))),
1268                     (i32 63)),
1269                (i32 63)),
1270           (Select64 (LGHI -1), (LGHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;
1271
1272 // Peepholes for turning scalar operations into block operations.
1273 defm : BlockLoadStore<anyextloadi8, i32, MVCSequence, NCSequence, OCSequence,
1274                       XCSequence, 1>;
1275 defm : BlockLoadStore<anyextloadi16, i32, MVCSequence, NCSequence, OCSequence,
1276                       XCSequence, 2>;
1277 defm : BlockLoadStore<load, i32, MVCSequence, NCSequence, OCSequence,
1278                       XCSequence, 4>;
1279 defm : BlockLoadStore<anyextloadi8, i64, MVCSequence, NCSequence,
1280                       OCSequence, XCSequence, 1>;
1281 defm : BlockLoadStore<anyextloadi16, i64, MVCSequence, NCSequence, OCSequence,
1282                       XCSequence, 2>;
1283 defm : BlockLoadStore<anyextloadi32, i64, MVCSequence, NCSequence, OCSequence,
1284                       XCSequence, 4>;
1285 defm : BlockLoadStore<load, i64, MVCSequence, NCSequence, OCSequence,
1286                       XCSequence, 8>;