lib/Target/SystemZ/SystemZInstrInfo.td

   1 //===-- SystemZInstrInfo.td - General SystemZ instructions ----*- tblgen-*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Stack allocation
  12 //===----------------------------------------------------------------------===//
  13
  14 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i64imm:$amt),
  15                               [(callseq_start timm:$amt)]>;
  16 def ADJCALLSTACKUP   : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  17                               [(callseq_end timm:$amt1, timm:$amt2)]>;
  18
  19 let neverHasSideEffects = 1 in {
  20   // Takes as input the value of the stack pointer after a dynamic allocation
  21   // has been made.  Sets the output to the address of the dynamically-
  22   // allocated area itself, skipping the outgoing arguments.
  23   //
  24   // This expands to an LA or LAY instruction.  We restrict the offset
  25   // to the range of LA and keep the LAY range in reserve for when
  26   // the size of the outgoing arguments is added.
  27   def ADJDYNALLOC : Pseudo<(outs GR64:$dst), (ins dynalloc12only:$src),
  28                            [(set GR64:$dst, dynalloc12only:$src)]>;
  29 }
  30
  31 //===----------------------------------------------------------------------===//
  32 // Control flow instructions
  33 //===----------------------------------------------------------------------===//
  34
  35 // A return instruction.  R1 is the condition-code mask (all 1s)
  36 // and R2 is the target address, which is always stored in %r14.
  37 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasCtrlDep = 1,
  38     R1 = 15, R2 = 14, isCodeGenOnly = 1 in {
  39   def RET : InstRR<0x07, (outs), (ins), "br\t%r14", [(z_retflag)]>;
  40 }
  41
  42 // Unconditional branches.  R1 is the condition-code mask (all 1s).
  43 let isBranch = 1, isTerminator = 1, isBarrier = 1, R1 = 15 in {
  44   let isIndirectBranch = 1 in
  45     def BR : InstRR<0x07, (outs), (ins ADDR64:$R2),
  46                     "br\t$R2", [(brind ADDR64:$R2)]>;
  47
  48   // An assembler extended mnemonic for BRC.
  49   def J : InstRI<0xA74, (outs), (ins brtarget16:$I2), "j\t$I2",
  50                  [(br bb:$I2)]>;
  51
  52   // An assembler extended mnemonic for BRCL.  (The extension is "G"
  53   // rather than "L" because "JL" is "Jump if Less".)
  54   def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2), "jg\t$I2", []>;
  55 }
  56
  57 // Conditional branches.  It's easier for LLVM to handle these branches
  58 // in their raw BRC/BRCL form, with the 4-bit condition-code mask being
  59 // the first operand.  It seems friendlier to use mnemonic forms like
  60 // JE and JLH when writing out the assembly though.
  61 let isBranch = 1, isTerminator = 1, Uses = [CC] in {
  62   let isCodeGenOnly = 1, CCMaskFirst = 1 in {
  63     def BRC : InstRI<0xA74, (outs), (ins cond4:$valid, cond4:$R1,
  64                                          brtarget16:$I2), "j$R1\t$I2",
  65                      [(z_br_ccmask cond4:$valid, cond4:$R1, bb:$I2)]>;
  66     def BRCL : InstRIL<0xC04, (outs), (ins cond4:$valid, cond4:$R1,
  67                                            brtarget32:$I2), "jg$R1\t$I2", []>;
  68   }
  69   def AsmBRC : InstRI<0xA74, (outs), (ins uimm8zx4:$R1, brtarget16:$I2),
  70                       "brc\t$R1, $I2", []>;
  71   def AsmBRCL : InstRIL<0xC04, (outs), (ins uimm8zx4:$R1, brtarget32:$I2),
  72                         "brcl\t$R1, $I2", []>;
  73 }
  74
  75 // Fused compare-and-branch instructions.  As for normal branches,
  76 // we handle these instructions internally in their raw CRJ-like form,
  77 // but use assembly macros like CRJE when writing them out.
  78 //
  79 // These instructions do not use or clobber the condition codes.
  80 // We nevertheless pretend that they clobber CC, so that we can lower
  81 // them to separate comparisons and BRCLs if the branch ends up being
  82 // out of range.
  83 multiclass CompareBranches<Operand ccmask, string pos1, string pos2> {
  84   let isBranch = 1, isTerminator = 1, Defs = [CC] in {
  85     def RJ  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  86                                             brtarget16:$RI4),
  87                        "crj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  88     def GRJ : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  89                                             brtarget16:$RI4),
  90                        "cgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  91     def IJ  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2, ccmask:$M3,
  92                                             brtarget16:$RI4),
  93                        "cij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  94     def GIJ : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2, ccmask:$M3,
  95                                             brtarget16:$RI4),
  96                        "cgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  97   }
  98 }
  99 let isCodeGenOnly = 1 in
 100   defm C : CompareBranches<cond4, "$M3", "">;
 101 defm AsmC : CompareBranches<uimm8zx4, "", "$M3, ">;
 102
 103 // Define AsmParser mnemonics for each general condition-code mask
 104 // (integer or floating-point)
 105 multiclass CondExtendedMnemonic<bits<4> ccmask, string name> {
 106   let R1 = ccmask in {
 107     def J : InstRI<0xA74, (outs), (ins brtarget16:$I2),
 108                    "j"##name##"\t$I2", []>;
 109     def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2),
 110                      "jg"##name##"\t$I2", []>;
 111   }
 112   def LOCR  : FixedCondUnaryRRF<"locr"##name,  0xB9F2, GR32, GR32, ccmask>;
 113   def LOCGR : FixedCondUnaryRRF<"locgr"##name, 0xB9E2, GR64, GR64, ccmask>;
 114   def LOC   : FixedCondUnaryRSY<"loc"##name,   0xEBF2, GR32, ccmask, 4>;
 115   def LOCG  : FixedCondUnaryRSY<"locg"##name,  0xEBE2, GR64, ccmask, 8>;
 116   def STOC  : FixedCondStoreRSY<"stoc"##name,  0xEBF3, GR32, ccmask, 4>;
 117   def STOCG : FixedCondStoreRSY<"stocg"##name, 0xEBE3, GR64, ccmask, 8>;
 118 }
 119 defm AsmO   : CondExtendedMnemonic<1,  "o">;
 120 defm AsmH   : CondExtendedMnemonic<2,  "h">;
 121 defm AsmNLE : CondExtendedMnemonic<3,  "nle">;
 122 defm AsmL   : CondExtendedMnemonic<4,  "l">;
 123 defm AsmNHE : CondExtendedMnemonic<5,  "nhe">;
 124 defm AsmLH  : CondExtendedMnemonic<6,  "lh">;
 125 defm AsmNE  : CondExtendedMnemonic<7,  "ne">;
 126 defm AsmE   : CondExtendedMnemonic<8,  "e">;
 127 defm AsmNLH : CondExtendedMnemonic<9,  "nlh">;
 128 defm AsmHE  : CondExtendedMnemonic<10, "he">;
 129 defm AsmNL  : CondExtendedMnemonic<11, "nl">;
 130 defm AsmLE  : CondExtendedMnemonic<12, "le">;
 131 defm AsmNH  : CondExtendedMnemonic<13, "nh">;
 132 defm AsmNO  : CondExtendedMnemonic<14, "no">;
 133
 134 // Define AsmParser mnemonics for each integer condition-code mask.
 135 // This is like the list above, except that condition 3 is not possible
 136 // and that the low bit of the mask is therefore always 0.  This means
 137 // that each condition has two names.  Conditions "o" and "no" are not used.
 138 //
 139 // We don't make one of the two names an alias of the other because
 140 // we need the custom parsing routines to select the correct register class.
 141 multiclass IntCondExtendedMnemonicA<bits<4> ccmask, string name> {
 142   let M3 = ccmask in {
 143     def CR  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2,
 144                                             brtarget16:$RI4),
 145                        "crj"##name##"\t$R1, $R2, $RI4", []>;
 146     def CGR : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2,
 147                                             brtarget16:$RI4),
 148                        "cgrj"##name##"\t$R1, $R2, $RI4", []>;
 149     def CI  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2,
 150                                             brtarget16:$RI4),
 151                        "cij"##name##"\t$R1, $I2, $RI4", []>;
 152     def CGI : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2,
 153                                             brtarget16:$RI4),
 154                        "cgij"##name##"\t$R1, $I2, $RI4", []>;
 155   }
 156 }
 157 multiclass IntCondExtendedMnemonic<bits<4> ccmask, string name1, string name2>
 158   : IntCondExtendedMnemonicA<ccmask, name1> {
 159   let isAsmParserOnly = 1 in
 160     defm Alt : IntCondExtendedMnemonicA<ccmask, name2>;
 161 }
 162 defm AsmJH   : IntCondExtendedMnemonic<2,  "h",  "nle">;
 163 defm AsmJL   : IntCondExtendedMnemonic<4,  "l",  "nhe">;
 164 defm AsmJLH  : IntCondExtendedMnemonic<6,  "lh", "ne">;
 165 defm AsmJE   : IntCondExtendedMnemonic<8,  "e",  "nlh">;
 166 defm AsmJHE  : IntCondExtendedMnemonic<10, "he", "nl">;
 167 defm AsmJLE  : IntCondExtendedMnemonic<12, "le", "nh">;
 168
 169 // Decrement a register and branch if it is nonzero.  These don't clobber CC,
 170 // but we might need to split long branches into sequences that do.
 171 let Defs = [CC] in {
 172   def BRCT  : BranchUnaryRI<"brct",  0xA76, GR32>;
 173   def BRCTG : BranchUnaryRI<"brctg", 0xA77, GR64>;
 174 }
 175
 176 //===----------------------------------------------------------------------===//
 177 // Select instructions
 178 //===----------------------------------------------------------------------===//
 179
 180 def Select32 : SelectWrapper<GR32>;
 181 def Select64 : SelectWrapper<GR64>;
 182
 183 defm CondStore8_32  : CondStores<GR32, nonvolatile_truncstorei8,
 184                                  nonvolatile_anyextloadi8, bdxaddr20only>;
 185 defm CondStore16_32 : CondStores<GR32, nonvolatile_truncstorei16,
 186                                  nonvolatile_anyextloadi16, bdxaddr20only>;
 187 defm CondStore32_32 : CondStores<GR32, nonvolatile_store,
 188                                  nonvolatile_load, bdxaddr20only>;
 189
 190 defm CondStore8  : CondStores<GR64, nonvolatile_truncstorei8,
 191                               nonvolatile_anyextloadi8, bdxaddr20only>;
 192 defm CondStore16 : CondStores<GR64, nonvolatile_truncstorei16,
 193                               nonvolatile_anyextloadi16, bdxaddr20only>;
 194 defm CondStore32 : CondStores<GR64, nonvolatile_truncstorei32,
 195                               nonvolatile_anyextloadi32, bdxaddr20only>;
 196 defm CondStore64 : CondStores<GR64, nonvolatile_store,
 197                               nonvolatile_load, bdxaddr20only>;
 198
 199 //===----------------------------------------------------------------------===//
 200 // Call instructions
 201 //===----------------------------------------------------------------------===//
 202
 203 // The definitions here are for the call-clobbered registers.
 204 let isCall = 1, Defs = [R0D, R1D, R2D, R3D, R4D, R5D, R14D,
 205                         F0D, F1D, F2D, F3D, F4D, F5D, F6D, F7D, CC],
 206     R1 = 14, isCodeGenOnly = 1 in {
 207   def BRAS  : InstRI<0xA75, (outs), (ins pcrel16call:$I2, variable_ops),
 208                      "bras\t%r14, $I2", []>;
 209   def BRASL : InstRIL<0xC05, (outs), (ins pcrel32call:$I2, variable_ops),
 210                       "brasl\t%r14, $I2", [(z_call pcrel32call:$I2)]>;
 211   def BASR  : InstRR<0x0D, (outs), (ins ADDR64:$R2, variable_ops),
 212                      "basr\t%r14, $R2", [(z_call ADDR64:$R2)]>;
 213 }
 214
 215 // Define the general form of the call instructions for the asm parser.
 216 // These instructions don't hard-code %r14 as the return address register.
 217 def AsmBRAS  : InstRI<0xA75, (outs), (ins GR64:$R1, brtarget16:$I2),
 218                       "bras\t$R1, $I2", []>;
 219 def AsmBRASL : InstRIL<0xC05, (outs), (ins GR64:$R1, brtarget32:$I2),
 220                        "brasl\t$R1, $I2", []>;
 221 def AsmBASR  : InstRR<0x0D, (outs), (ins GR64:$R1, ADDR64:$R2),
 222                       "basr\t$R1, $R2", []>;
 223
 224 //===----------------------------------------------------------------------===//
 225 // Move instructions
 226 //===----------------------------------------------------------------------===//
 227
 228 // Register moves.
 229 let neverHasSideEffects = 1 in {
 230   def LR  : UnaryRR <"l",  0x18,   null_frag, GR32, GR32>;
 231   def LGR : UnaryRRE<"lg", 0xB904, null_frag, GR64, GR64>;
 232 }
 233 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 234   def LTR  : UnaryRR <"lt",  0x12,   null_frag, GR32, GR32>;
 235   def LTGR : UnaryRRE<"ltg", 0xB902, null_frag, GR64, GR64>;
 236 }
 237
 238 // Move on condition.
 239 let isCodeGenOnly = 1, Uses = [CC] in {
 240   def LOCR  : CondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 241   def LOCGR : CondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 242 }
 243 let Uses = [CC] in {
 244   def AsmLOCR  : AsmCondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 245   def AsmLOCGR : AsmCondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 246 }
 247
 248 // Immediate moves.
 249 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 250     isReMaterializable = 1 in {
 251   // 16-bit sign-extended immediates.
 252   def LHI  : UnaryRI<"lhi",  0xA78, bitconvert, GR32, imm32sx16>;
 253   def LGHI : UnaryRI<"lghi", 0xA79, bitconvert, GR64, imm64sx16>;
 254
 255   // Other 16-bit immediates.
 256   def LLILL : UnaryRI<"llill", 0xA5F, bitconvert, GR64, imm64ll16>;
 257   def LLILH : UnaryRI<"llilh", 0xA5E, bitconvert, GR64, imm64lh16>;
 258   def LLIHL : UnaryRI<"llihl", 0xA5D, bitconvert, GR64, imm64hl16>;
 259   def LLIHH : UnaryRI<"llihh", 0xA5C, bitconvert, GR64, imm64hh16>;
 260
 261   // 32-bit immediates.
 262   def LGFI  : UnaryRIL<"lgfi",  0xC01, bitconvert, GR64, imm64sx32>;
 263   def LLILF : UnaryRIL<"llilf", 0xC0F, bitconvert, GR64, imm64lf32>;
 264   def LLIHF : UnaryRIL<"llihf", 0xC0E, bitconvert, GR64, imm64hf32>;
 265 }
 266
 267 // Register loads.
 268 let canFoldAsLoad = 1, SimpleBDXLoad = 1 in {
 269   defm L : UnaryRXPair<"l", 0x58, 0xE358, load, GR32, 4>;
 270   def LG : UnaryRXY<"lg", 0xE304, load, GR64, 8>;
 271
 272   // These instructions are split after register allocation, so we don't
 273   // want a custom inserter.
 274   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 275     def L128 : Pseudo<(outs GR128:$dst), (ins bdxaddr20only128:$src),
 276                       [(set GR128:$dst, (load bdxaddr20only128:$src))]>;
 277   }
 278 }
 279 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 280   def LT  : UnaryRXY<"lt",  0xE312, load, GR32, 4>;
 281   def LTG : UnaryRXY<"ltg", 0xE302, load, GR64, 8>;
 282 }
 283
 284 let canFoldAsLoad = 1 in {
 285   def LRL  : UnaryRILPC<"lrl",  0xC4D, aligned_load, GR32>;
 286   def LGRL : UnaryRILPC<"lgrl", 0xC48, aligned_load, GR64>;
 287 }
 288
 289 // Load on condition.
 290 let isCodeGenOnly = 1, Uses = [CC] in {
 291   def LOC  : CondUnaryRSY<"loc",  0xEBF2, nonvolatile_load, GR32, 4>;
 292   def LOCG : CondUnaryRSY<"locg", 0xEBE2, nonvolatile_load, GR64, 8>;
 293 }
 294 let Uses = [CC] in {
 295   def AsmLOC  : AsmCondUnaryRSY<"loc",  0xEBF2, GR32, 4>;
 296   def AsmLOCG : AsmCondUnaryRSY<"locg", 0xEBE2, GR64, 8>;
 297 }
 298
 299 // Register stores.
 300 let SimpleBDXStore = 1 in {
 301   let isCodeGenOnly = 1 in
 302     defm ST32 : StoreRXPair<"st", 0x50, 0xE350, store, GR32, 4>;
 303   def STG : StoreRXY<"stg", 0xE324, store, GR64, 8>;
 304
 305   // These instructions are split after register allocation, so we don't
 306   // want a custom inserter.
 307   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 308     def ST128 : Pseudo<(outs), (ins GR128:$src, bdxaddr20only128:$dst),
 309                        [(store GR128:$src, bdxaddr20only128:$dst)]>;
 310   }
 311 }
 312 let isCodeGenOnly = 1 in
 313   def STRL32 : StoreRILPC<"strl", 0xC4F, aligned_store, GR32>;
 314 def STGRL : StoreRILPC<"stgrl", 0xC4B, aligned_store, GR64>;
 315
 316 // Store on condition.
 317 let isCodeGenOnly = 1, Uses = [CC] in {
 318   def STOC32 : CondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 319   def STOC   : CondStoreRSY<"stoc",  0xEBF3, GR64, 4>;
 320   def STOCG  : CondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 321 }
 322 let Uses = [CC] in {
 323   def AsmSTOC  : AsmCondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 324   def AsmSTOCG : AsmCondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 325 }
 326
 327 // 8-bit immediate stores to 8-bit fields.
 328 defm MVI : StoreSIPair<"mvi", 0x92, 0xEB52, truncstorei8, imm32zx8trunc>;
 329
 330 // 16-bit immediate stores to 16-, 32- or 64-bit fields.
 331 def MVHHI : StoreSIL<"mvhhi", 0xE544, truncstorei16, imm32sx16trunc>;
 332 def MVHI  : StoreSIL<"mvhi",  0xE54C, store,         imm32sx16>;
 333 def MVGHI : StoreSIL<"mvghi", 0xE548, store,         imm64sx16>;
 334
 335 // Memory-to-memory moves.
 336 let mayLoad = 1, mayStore = 1 in
 337   defm MVC : MemorySS<"mvc", 0xD2, z_mvc>;
 338
 339 // String moves.
 340 let mayLoad = 1, mayStore = 1, Defs = [CC], Uses = [R0W] in
 341   defm MVST : StringRRE<"mvst", 0xB255, z_stpcpy>;
 342
 343 defm LoadStore8_32  : MVCLoadStore<anyextloadi8, truncstorei8, i32,
 344                                    MVCWrapper, 1>;
 345 defm LoadStore16_32 : MVCLoadStore<anyextloadi16, truncstorei16, i32,
 346                                    MVCWrapper, 2>;
 347 defm LoadStore32_32 : MVCLoadStore<load, store, i32, MVCWrapper, 4>;
 348
 349 defm LoadStore8  : MVCLoadStore<anyextloadi8, truncstorei8, i64,
 350                                 MVCWrapper, 1>;
 351 defm LoadStore16 : MVCLoadStore<anyextloadi16, truncstorei16, i64,
 352                                 MVCWrapper, 2>;
 353 defm LoadStore32 : MVCLoadStore<anyextloadi32, truncstorei32, i64,
 354                                 MVCWrapper, 4>;
 355 defm LoadStore64 : MVCLoadStore<load, store, i64, MVCWrapper, 8>;
 356
 357 //===----------------------------------------------------------------------===//
 358 // Sign extensions
 359 //===----------------------------------------------------------------------===//
 360
 361 // 32-bit extensions from registers.
 362 let neverHasSideEffects = 1 in {
 363   def LBR : UnaryRRE<"lb", 0xB926, sext8,  GR32, GR32>;
 364   def LHR : UnaryRRE<"lh", 0xB927, sext16, GR32, GR32>;
 365 }
 366
 367 // 64-bit extensions from registers.
 368 let neverHasSideEffects = 1 in {
 369   def LGBR : UnaryRRE<"lgb", 0xB906, sext8,  GR64, GR64>;
 370   def LGHR : UnaryRRE<"lgh", 0xB907, sext16, GR64, GR64>;
 371   def LGFR : UnaryRRE<"lgf", 0xB914, sext32, GR64, GR32>;
 372 }
 373 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 374   def LTGFR : UnaryRRE<"ltgf", 0xB912, null_frag, GR64, GR64>;
 375
 376 // Match 32-to-64-bit sign extensions in which the source is already
 377 // in a 64-bit register.
 378 def : Pat<(sext_inreg GR64:$src, i32),
 379           (LGFR (EXTRACT_SUBREG GR64:$src, subreg_32bit))>;
 380
 381 // 32-bit extensions from memory.
 382 def  LB   : UnaryRXY<"lb", 0xE376, sextloadi8, GR32, 1>;
 383 defm LH   : UnaryRXPair<"lh", 0x48, 0xE378, sextloadi16, GR32, 2>;
 384 def  LHRL : UnaryRILPC<"lhrl", 0xC45, aligned_sextloadi16, GR32>;
 385
 386 // 64-bit extensions from memory.
 387 def LGB   : UnaryRXY<"lgb", 0xE377, sextloadi8,  GR64, 1>;
 388 def LGH   : UnaryRXY<"lgh", 0xE315, sextloadi16, GR64, 2>;
 389 def LGF   : UnaryRXY<"lgf", 0xE314, sextloadi32, GR64, 4>;
 390 def LGHRL : UnaryRILPC<"lghrl", 0xC44, aligned_sextloadi16, GR64>;
 391 def LGFRL : UnaryRILPC<"lgfrl", 0xC4C, aligned_sextloadi32, GR64>;
 392 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 393   def LTGF : UnaryRXY<"ltgf", 0xE332, sextloadi32, GR64, 4>;
 394
 395 // If the sign of a load-extend operation doesn't matter, use the signed ones.
 396 // There's not really much to choose between the sign and zero extensions,
 397 // but LH is more compact than LLH for small offsets.
 398 def : Pat<(i32 (extloadi8  bdxaddr20only:$src)), (LB  bdxaddr20only:$src)>;
 399 def : Pat<(i32 (extloadi16 bdxaddr12pair:$src)), (LH  bdxaddr12pair:$src)>;
 400 def : Pat<(i32 (extloadi16 bdxaddr20pair:$src)), (LHY bdxaddr20pair:$src)>;
 401
 402 def : Pat<(i64 (extloadi8  bdxaddr20only:$src)), (LGB bdxaddr20only:$src)>;
 403 def : Pat<(i64 (extloadi16 bdxaddr20only:$src)), (LGH bdxaddr20only:$src)>;
 404 def : Pat<(i64 (extloadi32 bdxaddr20only:$src)), (LGF bdxaddr20only:$src)>;
 405
 406 // We want PC-relative addresses to be tried ahead of BD and BDX addresses.
 407 // However, BDXs have two extra operands and are therefore 6 units more
 408 // complex.
 409 let AddedComplexity = 7 in {
 410   def : Pat<(i32 (extloadi16 pcrel32:$src)), (LHRL  pcrel32:$src)>;
 411   def : Pat<(i64 (extloadi16 pcrel32:$src)), (LGHRL pcrel32:$src)>;
 412 }
 413
 414 //===----------------------------------------------------------------------===//
 415 // Zero extensions
 416 //===----------------------------------------------------------------------===//
 417
 418 // 32-bit extensions from registers.
 419 let neverHasSideEffects = 1 in {
 420   def LLCR : UnaryRRE<"llc", 0xB994, zext8,  GR32, GR32>;
 421   def LLHR : UnaryRRE<"llh", 0xB995, zext16, GR32, GR32>;
 422 }
 423
 424 // 64-bit extensions from registers.
 425 let neverHasSideEffects = 1 in {
 426   def LLGCR : UnaryRRE<"llgc", 0xB984, zext8,  GR64, GR64>;
 427   def LLGHR : UnaryRRE<"llgh", 0xB985, zext16, GR64, GR64>;
 428   def LLGFR : UnaryRRE<"llgf", 0xB916, zext32, GR64, GR32>;
 429 }
 430
 431 // Match 32-to-64-bit zero extensions in which the source is already
 432 // in a 64-bit register.
 433 def : Pat<(and GR64:$src, 0xffffffff),
 434           (LLGFR (EXTRACT_SUBREG GR64:$src, subreg_32bit))>;
 435
 436 // 32-bit extensions from memory.
 437 def LLC   : UnaryRXY<"llc", 0xE394, zextloadi8,  GR32, 1>;
 438 def LLH   : UnaryRXY<"llh", 0xE395, zextloadi16, GR32, 2>;
 439 def LLHRL : UnaryRILPC<"llhrl", 0xC42, aligned_zextloadi16, GR32>;
 440
 441 // 64-bit extensions from memory.
 442 def LLGC   : UnaryRXY<"llgc", 0xE390, zextloadi8,  GR64, 1>;
 443 def LLGH   : UnaryRXY<"llgh", 0xE391, zextloadi16, GR64, 2>;
 444 def LLGF   : UnaryRXY<"llgf", 0xE316, zextloadi32, GR64, 4>;
 445 def LLGHRL : UnaryRILPC<"llghrl", 0xC46, aligned_zextloadi16, GR64>;
 446 def LLGFRL : UnaryRILPC<"llgfrl", 0xC4E, aligned_zextloadi32, GR64>;
 447
 448 //===----------------------------------------------------------------------===//
 449 // Truncations
 450 //===----------------------------------------------------------------------===//
 451
 452 // Truncations of 64-bit registers to 32-bit registers.
 453 def : Pat<(i32 (trunc GR64:$src)),
 454           (EXTRACT_SUBREG GR64:$src, subreg_32bit)>;
 455
 456 // Truncations of 32-bit registers to memory.
 457 let isCodeGenOnly = 1 in {
 458   defm STC32   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR32, 1>;
 459   defm STH32   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR32, 2>;
 460   def  STHRL32 : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR32>;
 461 }
 462
 463 // Truncations of 64-bit registers to memory.
 464 defm STC   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR64, 1>;
 465 defm STH   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR64, 2>;
 466 def  STHRL : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR64>;
 467 defm ST    : StoreRXPair<"st", 0x50, 0xE350, truncstorei32, GR64, 4>;
 468 def  STRL  : StoreRILPC<"strl", 0xC4F, aligned_truncstorei32, GR64>;
 469
 470 //===----------------------------------------------------------------------===//
 471 // Multi-register moves
 472 //===----------------------------------------------------------------------===//
 473
 474 // Multi-register loads.
 475 def LMG : LoadMultipleRSY<"lmg", 0xEB04, GR64>;
 476
 477 // Multi-register stores.
 478 def STMG : StoreMultipleRSY<"stmg", 0xEB24, GR64>;
 479
 480 //===----------------------------------------------------------------------===//
 481 // Byte swaps
 482 //===----------------------------------------------------------------------===//
 483
 484 // Byte-swapping register moves.
 485 let neverHasSideEffects = 1 in {
 486   def LRVR  : UnaryRRE<"lrv",  0xB91F, bswap, GR32, GR32>;
 487   def LRVGR : UnaryRRE<"lrvg", 0xB90F, bswap, GR64, GR64>;
 488 }
 489
 490 // Byte-swapping loads.  Unlike normal loads, these instructions are
 491 // allowed to access storage more than once.
 492 def LRV  : UnaryRXY<"lrv",  0xE31E, loadu<bswap, nonvolatile_load>, GR32, 4>;
 493 def LRVG : UnaryRXY<"lrvg", 0xE30F, loadu<bswap, nonvolatile_load>, GR64, 8>;
 494
 495 // Likewise byte-swapping stores.
 496 def STRV  : StoreRXY<"strv", 0xE33E, storeu<bswap, nonvolatile_store>, GR32, 4>;
 497 def STRVG : StoreRXY<"strvg", 0xE32F, storeu<bswap, nonvolatile_store>,
 498                      GR64, 8>;
 499
 500 //===----------------------------------------------------------------------===//
 501 // Load address instructions
 502 //===----------------------------------------------------------------------===//
 503
 504 // Load BDX-style addresses.
 505 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isReMaterializable = 1,
 506     DispKey = "la" in {
 507   let DispSize = "12" in
 508     def LA : InstRX<0x41, (outs GR64:$R1), (ins laaddr12pair:$XBD2),
 509                     "la\t$R1, $XBD2",
 510                     [(set GR64:$R1, laaddr12pair:$XBD2)]>;
 511   let DispSize = "20" in
 512     def LAY : InstRXY<0xE371, (outs GR64:$R1), (ins laaddr20pair:$XBD2),
 513                       "lay\t$R1, $XBD2",
 514                       [(set GR64:$R1, laaddr20pair:$XBD2)]>;
 515 }
 516
 517 // Load a PC-relative address.  There's no version of this instruction
 518 // with a 16-bit offset, so there's no relaxation.
 519 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 520     isReMaterializable = 1 in {
 521   def LARL : InstRIL<0xC00, (outs GR64:$R1), (ins pcrel32:$I2),
 522                      "larl\t$R1, $I2",
 523                      [(set GR64:$R1, pcrel32:$I2)]>;
 524 }
 525
 526 //===----------------------------------------------------------------------===//
 527 // Negation
 528 //===----------------------------------------------------------------------===//
 529
 530 let Defs = [CC] in {
 531   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 532     def LCR  : UnaryRR <"lc",  0x13,   ineg, GR32, GR32>;
 533     def LCGR : UnaryRRE<"lcg", 0xB903, ineg, GR64, GR64>;
 534   }
 535   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 536     def LCGFR : UnaryRRE<"lcgf", 0xB913, null_frag, GR64, GR32>;
 537 }
 538 defm : SXU<ineg, LCGFR>;
 539
 540 //===----------------------------------------------------------------------===//
 541 // Insertion
 542 //===----------------------------------------------------------------------===//
 543
 544 let isCodeGenOnly = 1 in
 545   defm IC32 : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR32, zextloadi8, 1>;
 546 defm IC : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR64, zextloadi8, 1>;
 547
 548 defm : InsertMem<"inserti8", IC32,  GR32, zextloadi8, bdxaddr12pair>;
 549 defm : InsertMem<"inserti8", IC32Y, GR32, zextloadi8, bdxaddr20pair>;
 550
 551 defm : InsertMem<"inserti8", IC,  GR64, zextloadi8, bdxaddr12pair>;
 552 defm : InsertMem<"inserti8", ICY, GR64, zextloadi8, bdxaddr20pair>;
 553
 554 // Insertions of a 16-bit immediate, leaving other bits unaffected.
 555 // We don't have or_as_insert equivalents of these operations because
 556 // OI is available instead.
 557 let isCodeGenOnly = 1 in {
 558   def IILL32 : BinaryRI<"iill", 0xA53, insertll, GR32, imm32ll16>;
 559   def IILH32 : BinaryRI<"iilh", 0xA52, insertlh, GR32, imm32lh16>;
 560 }
 561 def IILL : BinaryRI<"iill", 0xA53, insertll, GR64, imm64ll16>;
 562 def IILH : BinaryRI<"iilh", 0xA52, insertlh, GR64, imm64lh16>;
 563 def IIHL : BinaryRI<"iihl", 0xA51, inserthl, GR64, imm64hl16>;
 564 def IIHH : BinaryRI<"iihh", 0xA50, inserthh, GR64, imm64hh16>;
 565
 566 // ...likewise for 32-bit immediates.  For GR32s this is a general
 567 // full-width move.  (We use IILF rather than something like LLILF
 568 // for 32-bit moves because IILF leaves the upper 32 bits of the
 569 // GR64 unchanged.)
 570 let isCodeGenOnly = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 571     isReMaterializable = 1 in {
 572   def IILF32 : UnaryRIL<"iilf", 0xC09, bitconvert, GR32, uimm32>;
 573 }
 574 def IILF : BinaryRIL<"iilf", 0xC09, insertlf, GR64, imm64lf32>;
 575 def IIHF : BinaryRIL<"iihf", 0xC08, inserthf, GR64, imm64hf32>;
 576
 577 // An alternative model of inserthf, with the first operand being
 578 // a zero-extended value.
 579 def : Pat<(or (zext32 GR32:$src), imm64hf32:$imm),
 580           (IIHF (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_32bit),
 581                 imm64hf32:$imm)>;
 582
 583 //===----------------------------------------------------------------------===//
 584 // Addition
 585 //===----------------------------------------------------------------------===//
 586
 587 // Plain addition.
 588 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 589   // Addition of a register.
 590   let isCommutable = 1 in {
 591     defm AR : BinaryRRAndK<"a", 0x1A, 0xB9F8, add, GR32, GR32>;
 592     defm AGR : BinaryRREAndK<"ag", 0xB908, 0xB9E8, add, GR64, GR64>;
 593   }
 594   def AGFR : BinaryRRE<"agf", 0xB918, null_frag, GR64, GR32>;
 595
 596   // Addition of signed 16-bit immediates.
 597   defm AHI  : BinaryRIAndK<"ahi",  0xA7A, 0xECD8, add, GR32, imm32sx16>;
 598   defm AGHI : BinaryRIAndK<"aghi", 0xA7B, 0xECD9, add, GR64, imm64sx16>;
 599
 600   // Addition of signed 32-bit immediates.
 601   def AFI  : BinaryRIL<"afi",  0xC29, add, GR32, simm32>;
 602   def AGFI : BinaryRIL<"agfi", 0xC28, add, GR64, imm64sx32>;
 603
 604   // Addition of memory.
 605   defm AH  : BinaryRXPair<"ah", 0x4A, 0xE37A, add, GR32, sextloadi16, 2>;
 606   defm A   : BinaryRXPair<"a",  0x5A, 0xE35A, add, GR32, load, 4>;
 607   def  AGF : BinaryRXY<"agf", 0xE318, add, GR64, sextloadi32, 4>;
 608   def  AG  : BinaryRXY<"ag",  0xE308, add, GR64, load, 8>;
 609
 610   // Addition to memory.
 611   def ASI  : BinarySIY<"asi",  0xEB6A, add, imm32sx8>;
 612   def AGSI : BinarySIY<"agsi", 0xEB7A, add, imm64sx8>;
 613 }
 614 defm : SXB<add, GR64, AGFR>;
 615
 616 // Addition producing a carry.
 617 let Defs = [CC] in {
 618   // Addition of a register.
 619   let isCommutable = 1 in {
 620     defm ALR : BinaryRRAndK<"al", 0x1E, 0xB9FA, addc, GR32, GR32>;
 621     defm ALGR : BinaryRREAndK<"alg", 0xB90A, 0xB9EA, addc, GR64, GR64>;
 622   }
 623   def ALGFR : BinaryRRE<"algf", 0xB91A, null_frag, GR64, GR32>;
 624
 625   // Addition of signed 16-bit immediates.
 626   def ALHSIK  : BinaryRIE<"alhsik",  0xECDA, addc, GR32, imm32sx16>,
 627                 Requires<[FeatureDistinctOps]>;
 628   def ALGHSIK : BinaryRIE<"alghsik", 0xECDB, addc, GR64, imm64sx16>,
 629                 Requires<[FeatureDistinctOps]>;
 630
 631   // Addition of unsigned 32-bit immediates.
 632   def ALFI  : BinaryRIL<"alfi",  0xC2B, addc, GR32, uimm32>;
 633   def ALGFI : BinaryRIL<"algfi", 0xC2A, addc, GR64, imm64zx32>;
 634
 635   // Addition of memory.
 636   defm AL   : BinaryRXPair<"al", 0x5E, 0xE35E, addc, GR32, load, 4>;
 637   def  ALGF : BinaryRXY<"algf", 0xE31A, addc, GR64, zextloadi32, 4>;
 638   def  ALG  : BinaryRXY<"alg",  0xE30A, addc, GR64, load, 8>;
 639 }
 640 defm : ZXB<addc, GR64, ALGFR>;
 641
 642 // Addition producing and using a carry.
 643 let Defs = [CC], Uses = [CC] in {
 644   // Addition of a register.
 645   def ALCR  : BinaryRRE<"alc",  0xB998, adde, GR32, GR32>;
 646   def ALCGR : BinaryRRE<"alcg", 0xB988, adde, GR64, GR64>;
 647
 648   // Addition of memory.
 649   def ALC  : BinaryRXY<"alc",  0xE398, adde, GR32, load, 4>;
 650   def ALCG : BinaryRXY<"alcg", 0xE388, adde, GR64, load, 8>;
 651 }
 652
 653 //===----------------------------------------------------------------------===//
 654 // Subtraction
 655 //===----------------------------------------------------------------------===//
 656
 657 // Plain substraction.  Although immediate forms exist, we use the
 658 // add-immediate instruction instead.
 659 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 660   // Subtraction of a register.
 661   defm SR : BinaryRRAndK<"s", 0x1B, 0xB9F9, sub, GR32, GR32>;
 662   def SGFR : BinaryRRE<"sgf", 0xB919, null_frag, GR64, GR32>;
 663   defm SGR : BinaryRREAndK<"sg", 0xB909, 0xB9E9, sub, GR64, GR64>;
 664
 665   // Subtraction of memory.
 666   defm SH  : BinaryRXPair<"sh", 0x4B, 0xE37B, sub, GR32, sextloadi16, 2>;
 667   defm S   : BinaryRXPair<"s", 0x5B, 0xE35B, sub, GR32, load, 4>;
 668   def  SGF : BinaryRXY<"sgf", 0xE319, sub, GR64, sextloadi32, 4>;
 669   def  SG  : BinaryRXY<"sg",  0xE309, sub, GR64, load, 8>;
 670 }
 671 defm : SXB<sub, GR64, SGFR>;
 672
 673 // Subtraction producing a carry.
 674 let Defs = [CC] in {
 675   // Subtraction of a register.
 676   defm SLR : BinaryRRAndK<"sl", 0x1F, 0xB9FB, subc, GR32, GR32>;
 677   def SLGFR : BinaryRRE<"slgf", 0xB91B, null_frag, GR64, GR32>;
 678   defm SLGR : BinaryRREAndK<"slg", 0xB90B, 0xB9EB, subc, GR64, GR64>;
 679
 680   // Subtraction of unsigned 32-bit immediates.  These don't match
 681   // subc because we prefer addc for constants.
 682   def SLFI  : BinaryRIL<"slfi",  0xC25, null_frag, GR32, uimm32>;
 683   def SLGFI : BinaryRIL<"slgfi", 0xC24, null_frag, GR64, imm64zx32>;
 684
 685   // Subtraction of memory.
 686   defm SL   : BinaryRXPair<"sl", 0x5F, 0xE35F, subc, GR32, load, 4>;
 687   def  SLGF : BinaryRXY<"slgf", 0xE31B, subc, GR64, zextloadi32, 4>;
 688   def  SLG  : BinaryRXY<"slg",  0xE30B, subc, GR64, load, 8>;
 689 }
 690 defm : ZXB<subc, GR64, SLGFR>;
 691
 692 // Subtraction producing and using a carry.
 693 let Defs = [CC], Uses = [CC] in {
 694   // Subtraction of a register.
 695   def SLBR  : BinaryRRE<"slb",  0xB999, sube, GR32, GR32>;
 696   def SLGBR : BinaryRRE<"slbg", 0xB989, sube, GR64, GR64>;
 697
 698   // Subtraction of memory.
 699   def SLB  : BinaryRXY<"slb",  0xE399, sube, GR32, load, 4>;
 700   def SLBG : BinaryRXY<"slbg", 0xE389, sube, GR64, load, 8>;
 701 }
 702
 703 //===----------------------------------------------------------------------===//
 704 // AND
 705 //===----------------------------------------------------------------------===//
 706
 707 let Defs = [CC] in {
 708   // ANDs of a register.
 709   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 710     defm NR : BinaryRRAndK<"n", 0x14, 0xB9F4, and, GR32, GR32>;
 711     defm NGR : BinaryRREAndK<"ng", 0xB980, 0xB9E4, and, GR64, GR64>;
 712   }
 713
 714   let isConvertibleToThreeAddress = 1 in {
 715     // ANDs of a 16-bit immediate, leaving other bits unaffected.
 716     // The CC result only reflects the 16-bit field, not the full register.
 717     let isCodeGenOnly = 1 in {
 718       def NILL32 : BinaryRI<"nill", 0xA57, and, GR32, imm32ll16c>;
 719       def NILH32 : BinaryRI<"nilh", 0xA56, and, GR32, imm32lh16c>;
 720     }
 721     def NILL : BinaryRI<"nill", 0xA57, and, GR64, imm64ll16c>;
 722     def NILH : BinaryRI<"nilh", 0xA56, and, GR64, imm64lh16c>;
 723     def NIHL : BinaryRI<"nihl", 0xA55, and, GR64, imm64hl16c>;
 724     def NIHH : BinaryRI<"nihh", 0xA54, and, GR64, imm64hh16c>;
 725
 726     // ANDs of a 32-bit immediate, leaving other bits unaffected.
 727     // The CC result only reflects the 32-bit field, which means we can
 728     // use it as a zero indicator for i32 operations but not otherwise.
 729     let isCodeGenOnly = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in
 730       def NILF32 : BinaryRIL<"nilf", 0xC0B, and, GR32, uimm32>;
 731     def NILF : BinaryRIL<"nilf", 0xC0B, and, GR64, imm64lf32c>;
 732     def NIHF : BinaryRIL<"nihf", 0xC0A, and, GR64, imm64hf32c>;
 733   }
 734
 735   // ANDs of memory.
 736   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 737     defm N  : BinaryRXPair<"n", 0x54, 0xE354, and, GR32, load, 4>;
 738     def  NG : BinaryRXY<"ng", 0xE380, and, GR64, load, 8>;
 739   }
 740
 741   // AND to memory
 742   defm NI : BinarySIPair<"ni", 0x94, 0xEB54, null_frag, uimm8>;
 743 }
 744 defm : RMWIByte<and, bdaddr12pair, NI>;
 745 defm : RMWIByte<and, bdaddr20pair, NIY>;
 746
 747 //===----------------------------------------------------------------------===//
 748 // OR
 749 //===----------------------------------------------------------------------===//
 750
 751 let Defs = [CC] in {
 752   // ORs of a register.
 753   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 754     defm OR : BinaryRRAndK<"o", 0x16, 0xB9F6, or, GR32, GR32>;
 755     defm OGR : BinaryRREAndK<"og", 0xB981, 0xB9E6, or, GR64, GR64>;
 756   }
 757
 758   // ORs of a 16-bit immediate, leaving other bits unaffected.
 759   // The CC result only reflects the 16-bit field, not the full register.
 760   let isCodeGenOnly = 1 in {
 761     def OILL32 : BinaryRI<"oill", 0xA5B, or, GR32, imm32ll16>;
 762     def OILH32 : BinaryRI<"oilh", 0xA5A, or, GR32, imm32lh16>;
 763   }
 764   def OILL : BinaryRI<"oill", 0xA5B, or, GR64, imm64ll16>;
 765   def OILH : BinaryRI<"oilh", 0xA5A, or, GR64, imm64lh16>;
 766   def OIHL : BinaryRI<"oihl", 0xA59, or, GR64, imm64hl16>;
 767   def OIHH : BinaryRI<"oihh", 0xA58, or, GR64, imm64hh16>;
 768
 769   // ORs of a 32-bit immediate, leaving other bits unaffected.
 770   // The CC result only reflects the 32-bit field, which means we can
 771   // use it as a zero indicator for i32 operations but not otherwise.
 772   let isCodeGenOnly = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in
 773     def OILF32 : BinaryRIL<"oilf", 0xC0D, or, GR32, uimm32>;
 774   def OILF : BinaryRIL<"oilf", 0xC0D, or, GR64, imm64lf32>;
 775   def OIHF : BinaryRIL<"oihf", 0xC0C, or, GR64, imm64hf32>;
 776
 777   // ORs of memory.
 778   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 779     defm O  : BinaryRXPair<"o", 0x56, 0xE356, or, GR32, load, 4>;
 780     def  OG : BinaryRXY<"og", 0xE381, or, GR64, load, 8>;
 781   }
 782
 783   // OR to memory
 784   defm OI : BinarySIPair<"oi", 0x96, 0xEB56, null_frag, uimm8>;
 785 }
 786 defm : RMWIByte<or, bdaddr12pair, OI>;
 787 defm : RMWIByte<or, bdaddr20pair, OIY>;
 788
 789 //===----------------------------------------------------------------------===//
 790 // XOR
 791 //===----------------------------------------------------------------------===//
 792
 793 let Defs = [CC] in {
 794   // XORs of a register.
 795   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 796     defm XR : BinaryRRAndK<"x", 0x17, 0xB9F7, xor, GR32, GR32>;
 797     defm XGR : BinaryRREAndK<"xg", 0xB982, 0xB9E7, xor, GR64, GR64>;
 798   }
 799
 800   // XORs of a 32-bit immediate, leaving other bits unaffected.
 801   // The CC result only reflects the 32-bit field, which means we can
 802   // use it as a zero indicator for i32 operations but not otherwise.
 803   let isCodeGenOnly = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in
 804     def XILF32 : BinaryRIL<"xilf", 0xC07, xor, GR32, uimm32>;
 805   def XILF : BinaryRIL<"xilf", 0xC07, xor, GR64, imm64lf32>;
 806   def XIHF : BinaryRIL<"xihf", 0xC06, xor, GR64, imm64hf32>;
 807
 808   // XORs of memory.
 809   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 810     defm X  : BinaryRXPair<"x",0x57, 0xE357, xor, GR32, load, 4>;
 811     def  XG : BinaryRXY<"xg", 0xE382, xor, GR64, load, 8>;
 812   }
 813
 814   // XOR to memory
 815   defm XI : BinarySIPair<"xi", 0x97, 0xEB57, null_frag, uimm8>;
 816 }
 817 defm : RMWIByte<xor, bdaddr12pair, XI>;
 818 defm : RMWIByte<xor, bdaddr20pair, XIY>;
 819
 820 //===----------------------------------------------------------------------===//
 821 // Multiplication
 822 //===----------------------------------------------------------------------===//
 823
 824 // Multiplication of a register.
 825 let isCommutable = 1 in {
 826   def MSR  : BinaryRRE<"ms",  0xB252, mul, GR32, GR32>;
 827   def MSGR : BinaryRRE<"msg", 0xB90C, mul, GR64, GR64>;
 828 }
 829 def MSGFR : BinaryRRE<"msgf", 0xB91C, null_frag, GR64, GR32>;
 830 defm : SXB<mul, GR64, MSGFR>;
 831
 832 // Multiplication of a signed 16-bit immediate.
 833 def MHI  : BinaryRI<"mhi",  0xA7C, mul, GR32, imm32sx16>;
 834 def MGHI : BinaryRI<"mghi", 0xA7D, mul, GR64, imm64sx16>;
 835
 836 // Multiplication of a signed 32-bit immediate.
 837 def MSFI  : BinaryRIL<"msfi",  0xC21, mul, GR32, simm32>;
 838 def MSGFI : BinaryRIL<"msgfi", 0xC20, mul, GR64, imm64sx32>;
 839
 840 // Multiplication of memory.
 841 defm MH   : BinaryRXPair<"mh", 0x4C, 0xE37C, mul, GR32, sextloadi16, 2>;
 842 defm MS   : BinaryRXPair<"ms", 0x71, 0xE351, mul, GR32, load, 4>;
 843 def  MSGF : BinaryRXY<"msgf", 0xE31C, mul, GR64, sextloadi32, 4>;
 844 def  MSG  : BinaryRXY<"msg",  0xE30C, mul, GR64, load, 8>;
 845
 846 // Multiplication of a register, producing two results.
 847 def MLGR : BinaryRRE<"mlg", 0xB986, z_umul_lohi64, GR128, GR64>;
 848
 849 // Multiplication of memory, producing two results.
 850 def MLG : BinaryRXY<"mlg", 0xE386, z_umul_lohi64, GR128, load, 8>;
 851
 852 //===----------------------------------------------------------------------===//
 853 // Division and remainder
 854 //===----------------------------------------------------------------------===//
 855
 856 // Division and remainder, from registers.
 857 def DSGFR : BinaryRRE<"dsgf", 0xB91D, z_sdivrem32, GR128, GR32>;
 858 def DSGR  : BinaryRRE<"dsg",  0xB90D, z_sdivrem64, GR128, GR64>;
 859 def DLR   : BinaryRRE<"dl",   0xB997, z_udivrem32, GR128, GR32>;
 860 def DLGR  : BinaryRRE<"dlg",  0xB987, z_udivrem64, GR128, GR64>;
 861
 862 // Division and remainder, from memory.
 863 def DSGF : BinaryRXY<"dsgf", 0xE31D, z_sdivrem32, GR128, load, 4>;
 864 def DSG  : BinaryRXY<"dsg",  0xE30D, z_sdivrem64, GR128, load, 8>;
 865 def DL   : BinaryRXY<"dl",   0xE397, z_udivrem32, GR128, load, 4>;
 866 def DLG  : BinaryRXY<"dlg",  0xE387, z_udivrem64, GR128, load, 8>;
 867
 868 //===----------------------------------------------------------------------===//
 869 // Shifts
 870 //===----------------------------------------------------------------------===//
 871
 872 // Shift left.
 873 let neverHasSideEffects = 1 in {
 874   defm SLL : ShiftRSAndK<"sll", 0x89, 0xEBDF, shl, GR32>;
 875   def SLLG : ShiftRSY<"sllg", 0xEB0D, shl, GR64>;
 876 }
 877
 878 // Logical shift right.
 879 let neverHasSideEffects = 1 in {
 880   defm SRL : ShiftRSAndK<"srl", 0x88, 0xEBDE, srl, GR32>;
 881   def SRLG : ShiftRSY<"srlg", 0xEB0C, srl, GR64>;
 882 }
 883
 884 // Arithmetic shift right.
 885 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 886   defm SRA : ShiftRSAndK<"sra", 0x8A, 0xEBDC, sra, GR32>;
 887   def SRAG : ShiftRSY<"srag", 0xEB0A, sra, GR64>;
 888 }
 889
 890 // Rotate left.
 891 let neverHasSideEffects = 1 in {
 892   def RLL  : ShiftRSY<"rll",  0xEB1D, rotl, GR32>;
 893   def RLLG : ShiftRSY<"rllg", 0xEB1C, rotl, GR64>;
 894 }
 895
 896 // Rotate second operand left and inserted selected bits into first operand.
 897 // These can act like 32-bit operands provided that the constant start and
 898 // end bits (operands 2 and 3) are in the range [32, 64).
 899 let Defs = [CC] in {
 900   let isCodeGenOnly = 1 in
 901     def RISBG32 : RotateSelectRIEf<"risbg", 0xEC55, GR32, GR32>;
 902   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 903     def RISBG : RotateSelectRIEf<"risbg", 0xEC55, GR64, GR64>;
 904 }
 905
 906 // Forms of RISBG that only affect one word of the destination register.
 907 // They do not set CC.
 908 let isCodeGenOnly = 1 in
 909   def RISBLG32 : RotateSelectRIEf<"risblg", 0xEC51, GR32, GR32>,
 910                  Requires<[FeatureHighWord]>;
 911 def RISBHG : RotateSelectRIEf<"risbhg", 0xEC5D, GR64, GR64>,
 912              Requires<[FeatureHighWord]>;
 913 def RISBLG : RotateSelectRIEf<"risblg", 0xEC51, GR64, GR64>,
 914              Requires<[FeatureHighWord]>;
 915
 916 // Rotate second operand left and perform a logical operation with selected
 917 // bits of the first operand.  The CC result only describes the selected bits,
 918 // so isn't useful for a full comparison against zero.
 919 let Defs = [CC] in {
 920   def RNSBG : RotateSelectRIEf<"rnsbg", 0xEC54, GR64, GR64>;
 921   def ROSBG : RotateSelectRIEf<"rosbg", 0xEC56, GR64, GR64>;
 922   def RXSBG : RotateSelectRIEf<"rxsbg", 0xEC57, GR64, GR64>;
 923 }
 924
 925 //===----------------------------------------------------------------------===//
 926 // Comparison
 927 //===----------------------------------------------------------------------===//
 928
 929 // Signed comparisons.
 930 let Defs = [CC], CCValues = 0xE in {
 931   // Comparison with a register.
 932   def CR   : CompareRR <"c",   0x19,   z_cmp,     GR32, GR32>;
 933   def CGFR : CompareRRE<"cgf", 0xB930, null_frag, GR64, GR32>;
 934   def CGR  : CompareRRE<"cg",  0xB920, z_cmp,     GR64, GR64>;
 935
 936   // Comparison with a signed 16-bit immediate.
 937   def CHI  : CompareRI<"chi",  0xA7E, z_cmp, GR32, imm32sx16>;
 938   def CGHI : CompareRI<"cghi", 0xA7F, z_cmp, GR64, imm64sx16>;
 939
 940   // Comparison with a signed 32-bit immediate.
 941   def CFI  : CompareRIL<"cfi",  0xC2D, z_cmp, GR32, simm32>;
 942   def CGFI : CompareRIL<"cgfi", 0xC2C, z_cmp, GR64, imm64sx32>;
 943
 944   // Comparison with memory.
 945   defm CH    : CompareRXPair<"ch", 0x49, 0xE379, z_cmp, GR32, sextloadi16, 2>;
 946   defm C     : CompareRXPair<"c",  0x59, 0xE359, z_cmp, GR32, load, 4>;
 947   def  CGH   : CompareRXY<"cgh", 0xE334, z_cmp, GR64, sextloadi16, 2>;
 948   def  CGF   : CompareRXY<"cgf", 0xE330, z_cmp, GR64, sextloadi32, 4>;
 949   def  CG    : CompareRXY<"cg",  0xE320, z_cmp, GR64, load, 8>;
 950   def  CHRL  : CompareRILPC<"chrl",  0xC65, z_cmp, GR32, aligned_sextloadi16>;
 951   def  CRL   : CompareRILPC<"crl",   0xC6D, z_cmp, GR32, aligned_load>;
 952   def  CGHRL : CompareRILPC<"cghrl", 0xC64, z_cmp, GR64, aligned_sextloadi16>;
 953   def  CGFRL : CompareRILPC<"cgfrl", 0xC6C, z_cmp, GR64, aligned_sextloadi32>;
 954   def  CGRL  : CompareRILPC<"cgrl",  0xC68, z_cmp, GR64, aligned_load>;
 955
 956   // Comparison between memory and a signed 16-bit immediate.
 957   def CHHSI : CompareSIL<"chhsi", 0xE554, z_cmp, sextloadi16, imm32sx16>;
 958   def CHSI  : CompareSIL<"chsi",  0xE55C, z_cmp, load,        imm32sx16>;
 959   def CGHSI : CompareSIL<"cghsi", 0xE558, z_cmp, load,        imm64sx16>;
 960 }
 961 defm : SXB<z_cmp, GR64, CGFR>;
 962
 963 // Unsigned comparisons.
 964 let Defs = [CC], CCValues = 0xE, IsLogical = 1 in {
 965   // Comparison with a register.
 966   def CLR   : CompareRR <"cl",   0x15,   z_ucmp,    GR32, GR32>;
 967   def CLGFR : CompareRRE<"clgf", 0xB931, null_frag, GR64, GR32>;
 968   def CLGR  : CompareRRE<"clg",  0xB921, z_ucmp,    GR64, GR64>;
 969
 970   // Comparison with a signed 32-bit immediate.
 971   def CLFI  : CompareRIL<"clfi",  0xC2F, z_ucmp, GR32, uimm32>;
 972   def CLGFI : CompareRIL<"clgfi", 0xC2E, z_ucmp, GR64, imm64zx32>;
 973
 974   // Comparison with memory.
 975   defm CL     : CompareRXPair<"cl", 0x55, 0xE355, z_ucmp, GR32, load, 4>;
 976   def  CLGF   : CompareRXY<"clgf", 0xE331, z_ucmp, GR64, zextloadi32, 4>;
 977   def  CLG    : CompareRXY<"clg",  0xE321, z_ucmp, GR64, load, 8>;
 978   def  CLHRL  : CompareRILPC<"clhrl",  0xC67, z_ucmp, GR32,
 979                              aligned_zextloadi16>;
 980   def  CLRL   : CompareRILPC<"clrl",   0xC6F, z_ucmp, GR32,
 981                              aligned_load>;
 982   def  CLGHRL : CompareRILPC<"clghrl", 0xC66, z_ucmp, GR64,
 983                              aligned_zextloadi16>;
 984   def  CLGFRL : CompareRILPC<"clgfrl", 0xC6E, z_ucmp, GR64,
 985                              aligned_zextloadi32>;
 986   def  CLGRL  : CompareRILPC<"clgrl",  0xC6A, z_ucmp, GR64,
 987                              aligned_load>;
 988
 989   // Comparison between memory and an unsigned 8-bit immediate.
 990   defm CLI : CompareSIPair<"cli", 0x95, 0xEB55, z_ucmp, zextloadi8, imm32zx8>;
 991
 992   // Comparison between memory and an unsigned 16-bit immediate.
 993   def CLHHSI : CompareSIL<"clhhsi", 0xE555, z_ucmp, zextloadi16, imm32zx16>;
 994   def CLFHSI : CompareSIL<"clfhsi", 0xE55D, z_ucmp, load,        imm32zx16>;
 995   def CLGHSI : CompareSIL<"clghsi", 0xE559, z_ucmp, load,        imm64zx16>;
 996 }
 997 defm : ZXB<z_ucmp, GR64, CLGFR>;
 998
 999 // Memory-to-memory comparison.
1000 let mayLoad = 1, Defs = [CC] in
1001   defm CLC : MemorySS<"clc", 0xD5, z_clc>;
1002
1003 // String comparison.
1004 let mayLoad = 1, Defs = [CC], Uses = [R0W] in
1005   defm CLST : StringRRE<"clst", 0xB25D, z_strcmp>;
1006
1007 //===----------------------------------------------------------------------===//
1008 // Atomic operations
1009 //===----------------------------------------------------------------------===//
1010
1011 def ATOMIC_SWAPW        : AtomicLoadWBinaryReg<z_atomic_swapw>;
1012 def ATOMIC_SWAP_32      : AtomicLoadBinaryReg32<atomic_swap_32>;
1013 def ATOMIC_SWAP_64      : AtomicLoadBinaryReg64<atomic_swap_64>;
1014
1015 def ATOMIC_LOADW_AR     : AtomicLoadWBinaryReg<z_atomic_loadw_add>;
1016 def ATOMIC_LOADW_AFI    : AtomicLoadWBinaryImm<z_atomic_loadw_add, simm32>;
1017 def ATOMIC_LOAD_AR      : AtomicLoadBinaryReg32<atomic_load_add_32>;
1018 def ATOMIC_LOAD_AHI     : AtomicLoadBinaryImm32<atomic_load_add_32, imm32sx16>;
1019 def ATOMIC_LOAD_AFI     : AtomicLoadBinaryImm32<atomic_load_add_32, simm32>;
1020 def ATOMIC_LOAD_AGR     : AtomicLoadBinaryReg64<atomic_load_add_64>;
1021 def ATOMIC_LOAD_AGHI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx16>;
1022 def ATOMIC_LOAD_AGFI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx32>;
1023
1024 def ATOMIC_LOADW_SR     : AtomicLoadWBinaryReg<z_atomic_loadw_sub>;
1025 def ATOMIC_LOAD_SR      : AtomicLoadBinaryReg32<atomic_load_sub_32>;
1026 def ATOMIC_LOAD_SGR     : AtomicLoadBinaryReg64<atomic_load_sub_64>;
1027
1028 def ATOMIC_LOADW_NR     : AtomicLoadWBinaryReg<z_atomic_loadw_and>;
1029 def ATOMIC_LOADW_NILH   : AtomicLoadWBinaryImm<z_atomic_loadw_and, imm32lh16c>;
1030 def ATOMIC_LOAD_NR      : AtomicLoadBinaryReg32<atomic_load_and_32>;
1031 def ATOMIC_LOAD_NILL32  : AtomicLoadBinaryImm32<atomic_load_and_32, imm32ll16c>;
1032 def ATOMIC_LOAD_NILH32  : AtomicLoadBinaryImm32<atomic_load_and_32, imm32lh16c>;
1033 def ATOMIC_LOAD_NILF32  : AtomicLoadBinaryImm32<atomic_load_and_32, uimm32>;
1034 def ATOMIC_LOAD_NGR     : AtomicLoadBinaryReg64<atomic_load_and_64>;
1035 def ATOMIC_LOAD_NILL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64ll16c>;
1036 def ATOMIC_LOAD_NILH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lh16c>;
1037 def ATOMIC_LOAD_NIHL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hl16c>;
1038 def ATOMIC_LOAD_NIHH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hh16c>;
1039 def ATOMIC_LOAD_NILF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lf32c>;
1040 def ATOMIC_LOAD_NIHF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hf32c>;
1041
1042 def ATOMIC_LOADW_OR     : AtomicLoadWBinaryReg<z_atomic_loadw_or>;
1043 def ATOMIC_LOADW_OILH   : AtomicLoadWBinaryImm<z_atomic_loadw_or, imm32lh16>;
1044 def ATOMIC_LOAD_OR      : AtomicLoadBinaryReg32<atomic_load_or_32>;
1045 def ATOMIC_LOAD_OILL32  : AtomicLoadBinaryImm32<atomic_load_or_32, imm32ll16>;
1046 def ATOMIC_LOAD_OILH32  : AtomicLoadBinaryImm32<atomic_load_or_32, imm32lh16>;
1047 def ATOMIC_LOAD_OILF32  : AtomicLoadBinaryImm32<atomic_load_or_32, uimm32>;
1048 def ATOMIC_LOAD_OGR     : AtomicLoadBinaryReg64<atomic_load_or_64>;
1049 def ATOMIC_LOAD_OILL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64ll16>;
1050 def ATOMIC_LOAD_OILH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lh16>;
1051 def ATOMIC_LOAD_OIHL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hl16>;
1052 def ATOMIC_LOAD_OIHH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hh16>;
1053 def ATOMIC_LOAD_OILF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lf32>;
1054 def ATOMIC_LOAD_OIHF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hf32>;
1055
1056 def ATOMIC_LOADW_XR     : AtomicLoadWBinaryReg<z_atomic_loadw_xor>;
1057 def ATOMIC_LOADW_XILF   : AtomicLoadWBinaryImm<z_atomic_loadw_xor, uimm32>;
1058 def ATOMIC_LOAD_XR      : AtomicLoadBinaryReg32<atomic_load_xor_32>;
1059 def ATOMIC_LOAD_XILF32  : AtomicLoadBinaryImm32<atomic_load_xor_32, uimm32>;
1060 def ATOMIC_LOAD_XGR     : AtomicLoadBinaryReg64<atomic_load_xor_64>;
1061 def ATOMIC_LOAD_XILF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64lf32>;
1062 def ATOMIC_LOAD_XIHF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64hf32>;
1063
1064 def ATOMIC_LOADW_NRi    : AtomicLoadWBinaryReg<z_atomic_loadw_nand>;
1065 def ATOMIC_LOADW_NILHi  : AtomicLoadWBinaryImm<z_atomic_loadw_nand,
1066                                                imm32lh16c>;
1067 def ATOMIC_LOAD_NRi     : AtomicLoadBinaryReg32<atomic_load_nand_32>;
1068 def ATOMIC_LOAD_NILL32i : AtomicLoadBinaryImm32<atomic_load_nand_32,
1069                                                 imm32ll16c>;
1070 def ATOMIC_LOAD_NILH32i : AtomicLoadBinaryImm32<atomic_load_nand_32,
1071                                                 imm32lh16c>;
1072 def ATOMIC_LOAD_NILF32i : AtomicLoadBinaryImm32<atomic_load_nand_32, uimm32>;
1073 def ATOMIC_LOAD_NGRi    : AtomicLoadBinaryReg64<atomic_load_nand_64>;
1074 def ATOMIC_LOAD_NILLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1075                                                 imm64ll16c>;
1076 def ATOMIC_LOAD_NILHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1077                                                 imm64lh16c>;
1078 def ATOMIC_LOAD_NIHLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1079                                                 imm64hl16c>;
1080 def ATOMIC_LOAD_NIHHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1081                                                 imm64hh16c>;
1082 def ATOMIC_LOAD_NILFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1083                                                 imm64lf32c>;
1084 def ATOMIC_LOAD_NIHFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1085                                                 imm64hf32c>;
1086
1087 def ATOMIC_LOADW_MIN    : AtomicLoadWBinaryReg<z_atomic_loadw_min>;
1088 def ATOMIC_LOAD_MIN_32  : AtomicLoadBinaryReg32<atomic_load_min_32>;
1089 def ATOMIC_LOAD_MIN_64  : AtomicLoadBinaryReg64<atomic_load_min_64>;
1090
1091 def ATOMIC_LOADW_MAX    : AtomicLoadWBinaryReg<z_atomic_loadw_max>;
1092 def ATOMIC_LOAD_MAX_32  : AtomicLoadBinaryReg32<atomic_load_max_32>;
1093 def ATOMIC_LOAD_MAX_64  : AtomicLoadBinaryReg64<atomic_load_max_64>;
1094
1095 def ATOMIC_LOADW_UMIN   : AtomicLoadWBinaryReg<z_atomic_loadw_umin>;
1096 def ATOMIC_LOAD_UMIN_32 : AtomicLoadBinaryReg32<atomic_load_umin_32>;
1097 def ATOMIC_LOAD_UMIN_64 : AtomicLoadBinaryReg64<atomic_load_umin_64>;
1098
1099 def ATOMIC_LOADW_UMAX   : AtomicLoadWBinaryReg<z_atomic_loadw_umax>;
1100 def ATOMIC_LOAD_UMAX_32 : AtomicLoadBinaryReg32<atomic_load_umax_32>;
1101 def ATOMIC_LOAD_UMAX_64 : AtomicLoadBinaryReg64<atomic_load_umax_64>;
1102
1103 def ATOMIC_CMP_SWAPW
1104   : Pseudo<(outs GR32:$dst), (ins bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1105                                   ADDR32:$bitshift, ADDR32:$negbitshift,
1106                                   uimm32:$bitsize),
1107            [(set GR32:$dst,
1108                  (z_atomic_cmp_swapw bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1109                                      ADDR32:$bitshift, ADDR32:$negbitshift,
1110                                      uimm32:$bitsize))]> {
1111   let Defs = [CC];
1112   let mayLoad = 1;
1113   let mayStore = 1;
1114   let usesCustomInserter = 1;
1115 }
1116
1117 let Defs = [CC] in {
1118   defm CS  : CmpSwapRSPair<"cs", 0xBA, 0xEB14, atomic_cmp_swap_32, GR32>;
1119   def  CSG : CmpSwapRSY<"csg", 0xEB30, atomic_cmp_swap_64, GR64>;
1120 }
1121
1122 //===----------------------------------------------------------------------===//
1123 // Miscellaneous Instructions.
1124 //===----------------------------------------------------------------------===//
1125
1126 // Extract CC into bits 29 and 28 of a register.
1127 let Uses = [CC] in
1128   def IPM : InherentRRE<"ipm", 0xB222, GR32, (z_ipm)>;
1129
1130 // Read a 32-bit access register into a GR32.  As with all GR32 operations,
1131 // the upper 32 bits of the enclosing GR64 remain unchanged, which is useful
1132 // when a 64-bit address is stored in a pair of access registers.
1133 def EAR : InstRRE<0xB24F, (outs GR32:$R1), (ins access_reg:$R2),
1134                   "ear\t$R1, $R2",
1135                   [(set GR32:$R1, (z_extract_access access_reg:$R2))]>;
1136
1137 // Find leftmost one, AKA count leading zeros.  The instruction actually
1138 // returns a pair of GR64s, the first giving the number of leading zeros
1139 // and the second giving a copy of the source with the leftmost one bit
1140 // cleared.  We only use the first result here.
1141 let Defs = [CC] in {
1142   def FLOGR : UnaryRRE<"flog", 0xB983, null_frag, GR128, GR64>;
1143 }
1144 def : Pat<(ctlz GR64:$src),
1145           (EXTRACT_SUBREG (FLOGR GR64:$src), subreg_high)>;
1146
1147 // Use subregs to populate the "don't care" bits in a 32-bit to 64-bit anyext.
1148 def : Pat<(i64 (anyext GR32:$src)),
1149           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_32bit)>;
1150
1151 // There are no 32-bit equivalents of LLILL and LLILH, so use a full
1152 // 64-bit move followed by a subreg.  This preserves the invariant that
1153 // all GR32 operations only modify the low 32 bits.
1154 def : Pat<(i32 imm32ll16:$src),
1155           (EXTRACT_SUBREG (LLILL (LL16 imm:$src)), subreg_32bit)>;
1156 def : Pat<(i32 imm32lh16:$src),
1157           (EXTRACT_SUBREG (LLILH (LH16 imm:$src)), subreg_32bit)>;
1158
1159 // Extend GR32s and GR64s to GR128s.
1160 let usesCustomInserter = 1 in {
1161   def AEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1162   def ZEXT128_32 : Pseudo<(outs GR128:$dst), (ins GR32:$src), []>;
1163   def ZEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1164 }
1165
1166 // Search a block of memory for a character.
1167 let mayLoad = 1, Defs = [CC], Uses = [R0W] in
1168   defm SRST : StringRRE<"srst", 0xb25e, z_search_string>;
1169
1170 //===----------------------------------------------------------------------===//
1171 // Peepholes.
1172 //===----------------------------------------------------------------------===//
1173
1174 // Use AL* for GR64 additions of unsigned 32-bit values.
1175 defm : ZXB<add, GR64, ALGFR>;
1176 def  : Pat<(add GR64:$src1, imm64zx32:$src2),
1177            (ALGFI GR64:$src1, imm64zx32:$src2)>;
1178 def  : Pat<(add GR64:$src1, (zextloadi32 bdxaddr20only:$addr)),
1179            (ALGF GR64:$src1, bdxaddr20only:$addr)>;
1180
1181 // Use SL* for GR64 subtractions of unsigned 32-bit values.
1182 defm : ZXB<sub, GR64, SLGFR>;
1183 def  : Pat<(add GR64:$src1, imm64zx32n:$src2),
1184            (SLGFI GR64:$src1, imm64zx32n:$src2)>;
1185 def  : Pat<(sub GR64:$src1, (zextloadi32 bdxaddr20only:$addr)),
1186            (SLGF GR64:$src1, bdxaddr20only:$addr)>;
1187
1188 // Optimize sign-extended 1/0 selects to -1/0 selects.  This is important
1189 // for vector legalization.
1190 def : Pat<(sra (shl (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid, uimm8zx4:$cc)),
1191                          (i32 31)),
1192                     (i32 31)),
1193           (Select32 (LHI -1), (LHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;
1194 def : Pat<(sra (shl (i64 (anyext (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid,
1195                                                        uimm8zx4:$cc)))),
1196                     (i32 63)),
1197                (i32 63)),
1198           (Select64 (LGHI -1), (LGHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;