lib/Target/SystemZ/SystemZInstrInfo.td

   1 //===-- SystemZInstrInfo.td - General SystemZ instructions ----*- tblgen-*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Stack allocation
  12 //===----------------------------------------------------------------------===//
  13
  14 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i64imm:$amt),
  15                               [(callseq_start timm:$amt)]>;
  16 def ADJCALLSTACKUP   : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  17                               [(callseq_end timm:$amt1, timm:$amt2)]>;
  18
  19 let neverHasSideEffects = 1 in {
  20   // Takes as input the value of the stack pointer after a dynamic allocation
  21   // has been made.  Sets the output to the address of the dynamically-
  22   // allocated area itself, skipping the outgoing arguments.
  23   //
  24   // This expands to an LA or LAY instruction.  We restrict the offset
  25   // to the range of LA and keep the LAY range in reserve for when
  26   // the size of the outgoing arguments is added.
  27   def ADJDYNALLOC : Pseudo<(outs GR64:$dst), (ins dynalloc12only:$src),
  28                            [(set GR64:$dst, dynalloc12only:$src)]>;
  29 }
  30
  31 //===----------------------------------------------------------------------===//
  32 // Control flow instructions
  33 //===----------------------------------------------------------------------===//
  34
  35 // A return instruction.  R1 is the condition-code mask (all 1s)
  36 // and R2 is the target address, which is always stored in %r14.
  37 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasCtrlDep = 1,
  38     R1 = 15, R2 = 14, isCodeGenOnly = 1 in {
  39   def RET : InstRR<0x07, (outs), (ins), "br\t%r14", [(z_retflag)]>;
  40 }
  41
  42 // Unconditional branches.  R1 is the condition-code mask (all 1s).
  43 let isBranch = 1, isTerminator = 1, isBarrier = 1, R1 = 15 in {
  44   let isIndirectBranch = 1 in
  45     def BR : InstRR<0x07, (outs), (ins ADDR64:$R2),
  46                     "br\t$R2", [(brind ADDR64:$R2)]>;
  47
  48   // An assembler extended mnemonic for BRC.
  49   def J : InstRI<0xA74, (outs), (ins brtarget16:$I2), "j\t$I2",
  50                  [(br bb:$I2)]>;
  51
  52   // An assembler extended mnemonic for BRCL.  (The extension is "G"
  53   // rather than "L" because "JL" is "Jump if Less".)
  54   def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2), "jg\t$I2", []>;
  55 }
  56
  57 // Conditional branches.  It's easier for LLVM to handle these branches
  58 // in their raw BRC/BRCL form, with the 4-bit condition-code mask being
  59 // the first operand.  It seems friendlier to use mnemonic forms like
  60 // JE and JLH when writing out the assembly though.
  61 let isBranch = 1, isTerminator = 1, Uses = [CC] in {
  62   let isCodeGenOnly = 1, CCMaskFirst = 1 in {
  63     def BRC : InstRI<0xA74, (outs), (ins cond4:$valid, cond4:$R1,
  64                                          brtarget16:$I2), "j$R1\t$I2",
  65                      [(z_br_ccmask cond4:$valid, cond4:$R1, bb:$I2)]>;
  66     def BRCL : InstRIL<0xC04, (outs), (ins cond4:$valid, cond4:$R1,
  67                                            brtarget32:$I2), "jg$R1\t$I2", []>;
  68   }
  69   def AsmBRC : InstRI<0xA74, (outs), (ins uimm8zx4:$R1, brtarget16:$I2),
  70                       "brc\t$R1, $I2", []>;
  71   def AsmBRCL : InstRIL<0xC04, (outs), (ins uimm8zx4:$R1, brtarget32:$I2),
  72                         "brcl\t$R1, $I2", []>;
  73 }
  74
  75 // Fused compare-and-branch instructions.  As for normal branches,
  76 // we handle these instructions internally in their raw CRJ-like form,
  77 // but use assembly macros like CRJE when writing them out.
  78 //
  79 // These instructions do not use or clobber the condition codes.
  80 // We nevertheless pretend that they clobber CC, so that we can lower
  81 // them to separate comparisons and BRCLs if the branch ends up being
  82 // out of range.
  83 multiclass CompareBranches<Operand ccmask, string pos1, string pos2> {
  84   let isBranch = 1, isTerminator = 1, Defs = [CC] in {
  85     def RJ  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  86                                             brtarget16:$RI4),
  87                        "crj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  88     def GRJ : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  89                                             brtarget16:$RI4),
  90                        "cgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  91     def IJ  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2, ccmask:$M3,
  92                                             brtarget16:$RI4),
  93                        "cij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  94     def GIJ : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2, ccmask:$M3,
  95                                             brtarget16:$RI4),
  96                        "cgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  97   }
  98 }
  99 let isCodeGenOnly = 1 in
 100   defm C : CompareBranches<cond4, "$M3", "">;
 101 defm AsmC : CompareBranches<uimm8zx4, "", "$M3, ">;
 102
 103 // Define AsmParser mnemonics for each general condition-code mask
 104 // (integer or floating-point)
 105 multiclass CondExtendedMnemonic<bits<4> ccmask, string name> {
 106   let R1 = ccmask in {
 107     def J : InstRI<0xA74, (outs), (ins brtarget16:$I2),
 108                    "j"##name##"\t$I2", []>;
 109     def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2),
 110                      "jg"##name##"\t$I2", []>;
 111   }
 112   def LOCR  : FixedCondUnaryRRF<"locr"##name,  0xB9F2, GR32, GR32, ccmask>;
 113   def LOCGR : FixedCondUnaryRRF<"locgr"##name, 0xB9E2, GR64, GR64, ccmask>;
 114   def LOC   : FixedCondUnaryRSY<"loc"##name,   0xEBF2, GR32, ccmask, 4>;
 115   def LOCG  : FixedCondUnaryRSY<"locg"##name,  0xEBE2, GR64, ccmask, 8>;
 116   def STOC  : FixedCondStoreRSY<"stoc"##name,  0xEBF3, GR32, ccmask, 4>;
 117   def STOCG : FixedCondStoreRSY<"stocg"##name, 0xEBE3, GR64, ccmask, 8>;
 118 }
 119 defm AsmO   : CondExtendedMnemonic<1,  "o">;
 120 defm AsmH   : CondExtendedMnemonic<2,  "h">;
 121 defm AsmNLE : CondExtendedMnemonic<3,  "nle">;
 122 defm AsmL   : CondExtendedMnemonic<4,  "l">;
 123 defm AsmNHE : CondExtendedMnemonic<5,  "nhe">;
 124 defm AsmLH  : CondExtendedMnemonic<6,  "lh">;
 125 defm AsmNE  : CondExtendedMnemonic<7,  "ne">;
 126 defm AsmE   : CondExtendedMnemonic<8,  "e">;
 127 defm AsmNLH : CondExtendedMnemonic<9,  "nlh">;
 128 defm AsmHE  : CondExtendedMnemonic<10, "he">;
 129 defm AsmNL  : CondExtendedMnemonic<11, "nl">;
 130 defm AsmLE  : CondExtendedMnemonic<12, "le">;
 131 defm AsmNH  : CondExtendedMnemonic<13, "nh">;
 132 defm AsmNO  : CondExtendedMnemonic<14, "no">;
 133
 134 // Define AsmParser mnemonics for each integer condition-code mask.
 135 // This is like the list above, except that condition 3 is not possible
 136 // and that the low bit of the mask is therefore always 0.  This means
 137 // that each condition has two names.  Conditions "o" and "no" are not used.
 138 //
 139 // We don't make one of the two names an alias of the other because
 140 // we need the custom parsing routines to select the correct register class.
 141 multiclass IntCondExtendedMnemonicA<bits<4> ccmask, string name> {
 142   let M3 = ccmask in {
 143     def CR  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2,
 144                                             brtarget16:$RI4),
 145                        "crj"##name##"\t$R1, $R2, $RI4", []>;
 146     def CGR : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2,
 147                                             brtarget16:$RI4),
 148                        "cgrj"##name##"\t$R1, $R2, $RI4", []>;
 149     def CI  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2,
 150                                             brtarget16:$RI4),
 151                        "cij"##name##"\t$R1, $I2, $RI4", []>;
 152     def CGI : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2,
 153                                             brtarget16:$RI4),
 154                        "cgij"##name##"\t$R1, $I2, $RI4", []>;
 155   }
 156 }
 157 multiclass IntCondExtendedMnemonic<bits<4> ccmask, string name1, string name2>
 158   : IntCondExtendedMnemonicA<ccmask, name1> {
 159   let isAsmParserOnly = 1 in
 160     defm Alt : IntCondExtendedMnemonicA<ccmask, name2>;
 161 }
 162 defm AsmJH   : IntCondExtendedMnemonic<2,  "h",  "nle">;
 163 defm AsmJL   : IntCondExtendedMnemonic<4,  "l",  "nhe">;
 164 defm AsmJLH  : IntCondExtendedMnemonic<6,  "lh", "ne">;
 165 defm AsmJE   : IntCondExtendedMnemonic<8,  "e",  "nlh">;
 166 defm AsmJHE  : IntCondExtendedMnemonic<10, "he", "nl">;
 167 defm AsmJLE  : IntCondExtendedMnemonic<12, "le", "nh">;
 168
 169 // Decrement a register and branch if it is nonzero.  These don't clobber CC,
 170 // but we might need to split long branches into sequences that do.
 171 let Defs = [CC] in {
 172   def BRCT  : BranchUnaryRI<"brct",  0xA76, GR32>;
 173   def BRCTG : BranchUnaryRI<"brctg", 0xA77, GR64>;
 174 }
 175
 176 //===----------------------------------------------------------------------===//
 177 // Select instructions
 178 //===----------------------------------------------------------------------===//
 179
 180 def Select32 : SelectWrapper<GR32>;
 181 def Select64 : SelectWrapper<GR64>;
 182
 183 defm CondStore8_32  : CondStores<GR32, nonvolatile_truncstorei8,
 184                                  nonvolatile_anyextloadi8, bdxaddr20only>;
 185 defm CondStore16_32 : CondStores<GR32, nonvolatile_truncstorei16,
 186                                  nonvolatile_anyextloadi16, bdxaddr20only>;
 187 defm CondStore32_32 : CondStores<GR32, nonvolatile_store,
 188                                  nonvolatile_load, bdxaddr20only>;
 189
 190 defm CondStore8  : CondStores<GR64, nonvolatile_truncstorei8,
 191                               nonvolatile_anyextloadi8, bdxaddr20only>;
 192 defm CondStore16 : CondStores<GR64, nonvolatile_truncstorei16,
 193                               nonvolatile_anyextloadi16, bdxaddr20only>;
 194 defm CondStore32 : CondStores<GR64, nonvolatile_truncstorei32,
 195                               nonvolatile_anyextloadi32, bdxaddr20only>;
 196 defm CondStore64 : CondStores<GR64, nonvolatile_store,
 197                               nonvolatile_load, bdxaddr20only>;
 198
 199 //===----------------------------------------------------------------------===//
 200 // Call instructions
 201 //===----------------------------------------------------------------------===//
 202
 203 // The definitions here are for the call-clobbered registers.
 204 let isCall = 1, Defs = [R0D, R1D, R2D, R3D, R4D, R5D, R14D,
 205                         F0D, F1D, F2D, F3D, F4D, F5D, F6D, F7D, CC],
 206     R1 = 14, isCodeGenOnly = 1 in {
 207   def BRAS  : InstRI<0xA75, (outs), (ins pcrel16call:$I2, variable_ops),
 208                      "bras\t%r14, $I2", []>;
 209   def BRASL : InstRIL<0xC05, (outs), (ins pcrel32call:$I2, variable_ops),
 210                       "brasl\t%r14, $I2", [(z_call pcrel32call:$I2)]>;
 211   def BASR  : InstRR<0x0D, (outs), (ins ADDR64:$R2, variable_ops),
 212                      "basr\t%r14, $R2", [(z_call ADDR64:$R2)]>;
 213 }
 214
 215 // Sibling calls.  Indirect sibling calls must be via R1, since R2 upwards
 216 // are argument registers and since branching to R0 is a no-op.
 217 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1,
 218     isCodeGenOnly = 1, R1 = 15 in {
 219   def CallJG : InstRIL<0xC04, (outs), (ins pcrel32call:$I2),
 220                        "jg\t$I2", [(z_sibcall pcrel32call:$I2)]>;
 221   let R2 = 1, Uses = [R1D] in
 222     def CallBR : InstRR<0x07, (outs), (ins), "br\t%r1", [(z_sibcall R1D)]>;
 223 }
 224
 225 // Define the general form of the call instructions for the asm parser.
 226 // These instructions don't hard-code %r14 as the return address register.
 227 def AsmBRAS  : InstRI<0xA75, (outs), (ins GR64:$R1, brtarget16:$I2),
 228                       "bras\t$R1, $I2", []>;
 229 def AsmBRASL : InstRIL<0xC05, (outs), (ins GR64:$R1, brtarget32:$I2),
 230                        "brasl\t$R1, $I2", []>;
 231 def AsmBASR  : InstRR<0x0D, (outs), (ins GR64:$R1, ADDR64:$R2),
 232                       "basr\t$R1, $R2", []>;
 233
 234 //===----------------------------------------------------------------------===//
 235 // Move instructions
 236 //===----------------------------------------------------------------------===//
 237
 238 // Register moves.
 239 let neverHasSideEffects = 1 in {
 240   def LR  : UnaryRR <"l",  0x18,   null_frag, GR32, GR32>;
 241   def LGR : UnaryRRE<"lg", 0xB904, null_frag, GR64, GR64>;
 242 }
 243 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 244   def LTR  : UnaryRR <"lt",  0x12,   null_frag, GR32, GR32>;
 245   def LTGR : UnaryRRE<"ltg", 0xB902, null_frag, GR64, GR64>;
 246 }
 247
 248 // Move on condition.
 249 let isCodeGenOnly = 1, Uses = [CC] in {
 250   def LOCR  : CondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 251   def LOCGR : CondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 252 }
 253 let Uses = [CC] in {
 254   def AsmLOCR  : AsmCondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 255   def AsmLOCGR : AsmCondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 256 }
 257
 258 // Immediate moves.
 259 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 260     isReMaterializable = 1 in {
 261   // 16-bit sign-extended immediates.
 262   def LHI  : UnaryRI<"lhi",  0xA78, bitconvert, GR32, imm32sx16>;
 263   def LGHI : UnaryRI<"lghi", 0xA79, bitconvert, GR64, imm64sx16>;
 264
 265   // Other 16-bit immediates.
 266   def LLILL : UnaryRI<"llill", 0xA5F, bitconvert, GR64, imm64ll16>;
 267   def LLILH : UnaryRI<"llilh", 0xA5E, bitconvert, GR64, imm64lh16>;
 268   def LLIHL : UnaryRI<"llihl", 0xA5D, bitconvert, GR64, imm64hl16>;
 269   def LLIHH : UnaryRI<"llihh", 0xA5C, bitconvert, GR64, imm64hh16>;
 270
 271   // 32-bit immediates.
 272   def LGFI  : UnaryRIL<"lgfi",  0xC01, bitconvert, GR64, imm64sx32>;
 273   def LLILF : UnaryRIL<"llilf", 0xC0F, bitconvert, GR64, imm64lf32>;
 274   def LLIHF : UnaryRIL<"llihf", 0xC0E, bitconvert, GR64, imm64hf32>;
 275 }
 276
 277 // Register loads.
 278 let canFoldAsLoad = 1, SimpleBDXLoad = 1 in {
 279   defm L : UnaryRXPair<"l", 0x58, 0xE358, load, GR32, 4>;
 280   def LG : UnaryRXY<"lg", 0xE304, load, GR64, 8>;
 281
 282   // These instructions are split after register allocation, so we don't
 283   // want a custom inserter.
 284   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 285     def L128 : Pseudo<(outs GR128:$dst), (ins bdxaddr20only128:$src),
 286                       [(set GR128:$dst, (load bdxaddr20only128:$src))]>;
 287   }
 288 }
 289 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 290   def LT  : UnaryRXY<"lt",  0xE312, load, GR32, 4>;
 291   def LTG : UnaryRXY<"ltg", 0xE302, load, GR64, 8>;
 292 }
 293
 294 let canFoldAsLoad = 1 in {
 295   def LRL  : UnaryRILPC<"lrl",  0xC4D, aligned_load, GR32>;
 296   def LGRL : UnaryRILPC<"lgrl", 0xC48, aligned_load, GR64>;
 297 }
 298
 299 // Load on condition.
 300 let isCodeGenOnly = 1, Uses = [CC] in {
 301   def LOC  : CondUnaryRSY<"loc",  0xEBF2, nonvolatile_load, GR32, 4>;
 302   def LOCG : CondUnaryRSY<"locg", 0xEBE2, nonvolatile_load, GR64, 8>;
 303 }
 304 let Uses = [CC] in {
 305   def AsmLOC  : AsmCondUnaryRSY<"loc",  0xEBF2, GR32, 4>;
 306   def AsmLOCG : AsmCondUnaryRSY<"locg", 0xEBE2, GR64, 8>;
 307 }
 308
 309 // Register stores.
 310 let SimpleBDXStore = 1 in {
 311   let isCodeGenOnly = 1 in
 312     defm ST32 : StoreRXPair<"st", 0x50, 0xE350, store, GR32, 4>;
 313   def STG : StoreRXY<"stg", 0xE324, store, GR64, 8>;
 314
 315   // These instructions are split after register allocation, so we don't
 316   // want a custom inserter.
 317   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 318     def ST128 : Pseudo<(outs), (ins GR128:$src, bdxaddr20only128:$dst),
 319                        [(store GR128:$src, bdxaddr20only128:$dst)]>;
 320   }
 321 }
 322 let isCodeGenOnly = 1 in
 323   def STRL32 : StoreRILPC<"strl", 0xC4F, aligned_store, GR32>;
 324 def STGRL : StoreRILPC<"stgrl", 0xC4B, aligned_store, GR64>;
 325
 326 // Store on condition.
 327 let isCodeGenOnly = 1, Uses = [CC] in {
 328   def STOC32 : CondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 329   def STOC   : CondStoreRSY<"stoc",  0xEBF3, GR64, 4>;
 330   def STOCG  : CondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 331 }
 332 let Uses = [CC] in {
 333   def AsmSTOC  : AsmCondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 334   def AsmSTOCG : AsmCondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 335 }
 336
 337 // 8-bit immediate stores to 8-bit fields.
 338 defm MVI : StoreSIPair<"mvi", 0x92, 0xEB52, truncstorei8, imm32zx8trunc>;
 339
 340 // 16-bit immediate stores to 16-, 32- or 64-bit fields.
 341 def MVHHI : StoreSIL<"mvhhi", 0xE544, truncstorei16, imm32sx16trunc>;
 342 def MVHI  : StoreSIL<"mvhi",  0xE54C, store,         imm32sx16>;
 343 def MVGHI : StoreSIL<"mvghi", 0xE548, store,         imm64sx16>;
 344
 345 // Memory-to-memory moves.
 346 let mayLoad = 1, mayStore = 1 in
 347   defm MVC : MemorySS<"mvc", 0xD2, z_mvc, z_mvc_loop>;
 348
 349 // String moves.
 350 let mayLoad = 1, mayStore = 1, Defs = [CC], Uses = [R0W] in
 351   defm MVST : StringRRE<"mvst", 0xB255, z_stpcpy>;
 352
 353 //===----------------------------------------------------------------------===//
 354 // Sign extensions
 355 //===----------------------------------------------------------------------===//
 356 //
 357 // Note that putting these before zero extensions mean that we will prefer
 358 // them for anyextload*.  There's not really much to choose between the two
 359 // either way, but signed-extending loads have a short LH and a long LHY,
 360 // while zero-extending loads have only the long LLH.
 361 //
 362 //===----------------------------------------------------------------------===//
 363
 364 // 32-bit extensions from registers.
 365 let neverHasSideEffects = 1 in {
 366   def LBR : UnaryRRE<"lb", 0xB926, sext8,  GR32, GR32>;
 367   def LHR : UnaryRRE<"lh", 0xB927, sext16, GR32, GR32>;
 368 }
 369
 370 // 64-bit extensions from registers.
 371 let neverHasSideEffects = 1 in {
 372   def LGBR : UnaryRRE<"lgb", 0xB906, sext8,  GR64, GR64>;
 373   def LGHR : UnaryRRE<"lgh", 0xB907, sext16, GR64, GR64>;
 374   def LGFR : UnaryRRE<"lgf", 0xB914, sext32, GR64, GR32>;
 375 }
 376 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 377   def LTGFR : UnaryRRE<"ltgf", 0xB912, null_frag, GR64, GR64>;
 378
 379 // Match 32-to-64-bit sign extensions in which the source is already
 380 // in a 64-bit register.
 381 def : Pat<(sext_inreg GR64:$src, i32),
 382           (LGFR (EXTRACT_SUBREG GR64:$src, subreg_32bit))>;
 383
 384 // 32-bit extensions from memory.
 385 def  LB   : UnaryRXY<"lb", 0xE376, asextloadi8, GR32, 1>;
 386 defm LH   : UnaryRXPair<"lh", 0x48, 0xE378, asextloadi16, GR32, 2>;
 387 def  LHRL : UnaryRILPC<"lhrl", 0xC45, aligned_asextloadi16, GR32>;
 388
 389 // 64-bit extensions from memory.
 390 def LGB   : UnaryRXY<"lgb", 0xE377, asextloadi8,  GR64, 1>;
 391 def LGH   : UnaryRXY<"lgh", 0xE315, asextloadi16, GR64, 2>;
 392 def LGF   : UnaryRXY<"lgf", 0xE314, asextloadi32, GR64, 4>;
 393 def LGHRL : UnaryRILPC<"lghrl", 0xC44, aligned_asextloadi16, GR64>;
 394 def LGFRL : UnaryRILPC<"lgfrl", 0xC4C, aligned_asextloadi32, GR64>;
 395 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in
 396   def LTGF : UnaryRXY<"ltgf", 0xE332, asextloadi32, GR64, 4>;
 397
 398 //===----------------------------------------------------------------------===//
 399 // Zero extensions
 400 //===----------------------------------------------------------------------===//
 401
 402 // 32-bit extensions from registers.
 403 let neverHasSideEffects = 1 in {
 404   def LLCR : UnaryRRE<"llc", 0xB994, zext8,  GR32, GR32>;
 405   def LLHR : UnaryRRE<"llh", 0xB995, zext16, GR32, GR32>;
 406 }
 407
 408 // 64-bit extensions from registers.
 409 let neverHasSideEffects = 1 in {
 410   def LLGCR : UnaryRRE<"llgc", 0xB984, zext8,  GR64, GR64>;
 411   def LLGHR : UnaryRRE<"llgh", 0xB985, zext16, GR64, GR64>;
 412   def LLGFR : UnaryRRE<"llgf", 0xB916, zext32, GR64, GR32>;
 413 }
 414
 415 // Match 32-to-64-bit zero extensions in which the source is already
 416 // in a 64-bit register.
 417 def : Pat<(and GR64:$src, 0xffffffff),
 418           (LLGFR (EXTRACT_SUBREG GR64:$src, subreg_32bit))>;
 419
 420 // 32-bit extensions from memory.
 421 def LLC   : UnaryRXY<"llc", 0xE394, azextloadi8,  GR32, 1>;
 422 def LLH   : UnaryRXY<"llh", 0xE395, azextloadi16, GR32, 2>;
 423 def LLHRL : UnaryRILPC<"llhrl", 0xC42, aligned_azextloadi16, GR32>;
 424
 425 // 64-bit extensions from memory.
 426 def LLGC   : UnaryRXY<"llgc", 0xE390, azextloadi8,  GR64, 1>;
 427 def LLGH   : UnaryRXY<"llgh", 0xE391, azextloadi16, GR64, 2>;
 428 def LLGF   : UnaryRXY<"llgf", 0xE316, azextloadi32, GR64, 4>;
 429 def LLGHRL : UnaryRILPC<"llghrl", 0xC46, aligned_azextloadi16, GR64>;
 430 def LLGFRL : UnaryRILPC<"llgfrl", 0xC4E, aligned_azextloadi32, GR64>;
 431
 432 //===----------------------------------------------------------------------===//
 433 // Truncations
 434 //===----------------------------------------------------------------------===//
 435
 436 // Truncations of 64-bit registers to 32-bit registers.
 437 def : Pat<(i32 (trunc GR64:$src)),
 438           (EXTRACT_SUBREG GR64:$src, subreg_32bit)>;
 439
 440 // Truncations of 32-bit registers to memory.
 441 let isCodeGenOnly = 1 in {
 442   defm STC32   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR32, 1>;
 443   defm STH32   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR32, 2>;
 444   def  STHRL32 : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR32>;
 445 }
 446
 447 // Truncations of 64-bit registers to memory.
 448 defm STC   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR64, 1>;
 449 defm STH   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR64, 2>;
 450 def  STHRL : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR64>;
 451 defm ST    : StoreRXPair<"st", 0x50, 0xE350, truncstorei32, GR64, 4>;
 452 def  STRL  : StoreRILPC<"strl", 0xC4F, aligned_truncstorei32, GR64>;
 453
 454 //===----------------------------------------------------------------------===//
 455 // Multi-register moves
 456 //===----------------------------------------------------------------------===//
 457
 458 // Multi-register loads.
 459 def LMG : LoadMultipleRSY<"lmg", 0xEB04, GR64>;
 460
 461 // Multi-register stores.
 462 def STMG : StoreMultipleRSY<"stmg", 0xEB24, GR64>;
 463
 464 //===----------------------------------------------------------------------===//
 465 // Byte swaps
 466 //===----------------------------------------------------------------------===//
 467
 468 // Byte-swapping register moves.
 469 let neverHasSideEffects = 1 in {
 470   def LRVR  : UnaryRRE<"lrv",  0xB91F, bswap, GR32, GR32>;
 471   def LRVGR : UnaryRRE<"lrvg", 0xB90F, bswap, GR64, GR64>;
 472 }
 473
 474 // Byte-swapping loads.  Unlike normal loads, these instructions are
 475 // allowed to access storage more than once.
 476 def LRV  : UnaryRXY<"lrv",  0xE31E, loadu<bswap, nonvolatile_load>, GR32, 4>;
 477 def LRVG : UnaryRXY<"lrvg", 0xE30F, loadu<bswap, nonvolatile_load>, GR64, 8>;
 478
 479 // Likewise byte-swapping stores.
 480 def STRV  : StoreRXY<"strv", 0xE33E, storeu<bswap, nonvolatile_store>, GR32, 4>;
 481 def STRVG : StoreRXY<"strvg", 0xE32F, storeu<bswap, nonvolatile_store>,
 482                      GR64, 8>;
 483
 484 //===----------------------------------------------------------------------===//
 485 // Load address instructions
 486 //===----------------------------------------------------------------------===//
 487
 488 // Load BDX-style addresses.
 489 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isReMaterializable = 1,
 490     DispKey = "la" in {
 491   let DispSize = "12" in
 492     def LA : InstRX<0x41, (outs GR64:$R1), (ins laaddr12pair:$XBD2),
 493                     "la\t$R1, $XBD2",
 494                     [(set GR64:$R1, laaddr12pair:$XBD2)]>;
 495   let DispSize = "20" in
 496     def LAY : InstRXY<0xE371, (outs GR64:$R1), (ins laaddr20pair:$XBD2),
 497                       "lay\t$R1, $XBD2",
 498                       [(set GR64:$R1, laaddr20pair:$XBD2)]>;
 499 }
 500
 501 // Load a PC-relative address.  There's no version of this instruction
 502 // with a 16-bit offset, so there's no relaxation.
 503 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 504     isReMaterializable = 1 in {
 505   def LARL : InstRIL<0xC00, (outs GR64:$R1), (ins pcrel32:$I2),
 506                      "larl\t$R1, $I2",
 507                      [(set GR64:$R1, pcrel32:$I2)]>;
 508 }
 509
 510 //===----------------------------------------------------------------------===//
 511 // Absolute and Negation
 512 //===----------------------------------------------------------------------===//
 513
 514 let Defs = [CC] in {
 515   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 516     def LPR  : UnaryRR <"lp",  0x10,   z_iabs32, GR32, GR32>;
 517     def LPGR : UnaryRRE<"lpg", 0xB900, z_iabs64, GR64, GR64>;
 518   }
 519   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 520     def LPGFR : UnaryRRE<"lpgf", 0xB910, null_frag, GR64, GR32>;
 521 }
 522 defm : SXU<z_iabs64, LPGFR>;
 523
 524 let Defs = [CC] in {
 525   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 526     def LNR  : UnaryRR <"ln",  0x11,   z_inegabs32, GR32, GR32>;
 527     def LNGR : UnaryRRE<"lng", 0xB901, z_inegabs64, GR64, GR64>;
 528   }
 529   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 530     def LNGFR : UnaryRRE<"lngf", 0xB911, null_frag, GR64, GR32>;
 531 }
 532 defm : SXU<z_inegabs64, LNGFR>;
 533
 534 let Defs = [CC] in {
 535   let CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 536     def LCR  : UnaryRR <"lc",  0x13,   ineg, GR32, GR32>;
 537     def LCGR : UnaryRRE<"lcg", 0xB903, ineg, GR64, GR64>;
 538   }
 539   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 540     def LCGFR : UnaryRRE<"lcgf", 0xB913, null_frag, GR64, GR32>;
 541 }
 542 defm : SXU<ineg, LCGFR>;
 543
 544 //===----------------------------------------------------------------------===//
 545 // Insertion
 546 //===----------------------------------------------------------------------===//
 547
 548 let isCodeGenOnly = 1 in
 549   defm IC32 : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR32, azextloadi8, 1>;
 550 defm IC : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR64, azextloadi8, 1>;
 551
 552 defm : InsertMem<"inserti8", IC32,  GR32, azextloadi8, bdxaddr12pair>;
 553 defm : InsertMem<"inserti8", IC32Y, GR32, azextloadi8, bdxaddr20pair>;
 554
 555 defm : InsertMem<"inserti8", IC,  GR64, azextloadi8, bdxaddr12pair>;
 556 defm : InsertMem<"inserti8", ICY, GR64, azextloadi8, bdxaddr20pair>;
 557
 558 // Insertions of a 16-bit immediate, leaving other bits unaffected.
 559 // We don't have or_as_insert equivalents of these operations because
 560 // OI is available instead.
 561 let isCodeGenOnly = 1 in {
 562   def IILL32 : BinaryRI<"iill", 0xA53, insertll, GR32, imm32ll16>;
 563   def IILH32 : BinaryRI<"iilh", 0xA52, insertlh, GR32, imm32lh16>;
 564 }
 565 def IILL : BinaryRI<"iill", 0xA53, insertll, GR64, imm64ll16>;
 566 def IILH : BinaryRI<"iilh", 0xA52, insertlh, GR64, imm64lh16>;
 567 def IIHL : BinaryRI<"iihl", 0xA51, inserthl, GR64, imm64hl16>;
 568 def IIHH : BinaryRI<"iihh", 0xA50, inserthh, GR64, imm64hh16>;
 569
 570 // ...likewise for 32-bit immediates.  For GR32s this is a general
 571 // full-width move.  (We use IILF rather than something like LLILF
 572 // for 32-bit moves because IILF leaves the upper 32 bits of the
 573 // GR64 unchanged.)
 574 let isCodeGenOnly = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 575     isReMaterializable = 1 in {
 576   def IILF32 : UnaryRIL<"iilf", 0xC09, bitconvert, GR32, uimm32>;
 577 }
 578 def IILF : BinaryRIL<"iilf", 0xC09, insertlf, GR64, imm64lf32>;
 579 def IIHF : BinaryRIL<"iihf", 0xC08, inserthf, GR64, imm64hf32>;
 580
 581 // An alternative model of inserthf, with the first operand being
 582 // a zero-extended value.
 583 def : Pat<(or (zext32 GR32:$src), imm64hf32:$imm),
 584           (IIHF (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_32bit),
 585                 imm64hf32:$imm)>;
 586
 587 //===----------------------------------------------------------------------===//
 588 // Addition
 589 //===----------------------------------------------------------------------===//
 590
 591 // Plain addition.
 592 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 593   // Addition of a register.
 594   let isCommutable = 1 in {
 595     defm AR : BinaryRRAndK<"a", 0x1A, 0xB9F8, add, GR32, GR32>;
 596     defm AGR : BinaryRREAndK<"ag", 0xB908, 0xB9E8, add, GR64, GR64>;
 597   }
 598   def AGFR : BinaryRRE<"agf", 0xB918, null_frag, GR64, GR32>;
 599
 600   // Addition of signed 16-bit immediates.
 601   defm AHI  : BinaryRIAndK<"ahi",  0xA7A, 0xECD8, add, GR32, imm32sx16>;
 602   defm AGHI : BinaryRIAndK<"aghi", 0xA7B, 0xECD9, add, GR64, imm64sx16>;
 603
 604   // Addition of signed 32-bit immediates.
 605   def AFI  : BinaryRIL<"afi",  0xC29, add, GR32, simm32>;
 606   def AGFI : BinaryRIL<"agfi", 0xC28, add, GR64, imm64sx32>;
 607
 608   // Addition of memory.
 609   defm AH  : BinaryRXPair<"ah", 0x4A, 0xE37A, add, GR32, asextloadi16, 2>;
 610   defm A   : BinaryRXPair<"a",  0x5A, 0xE35A, add, GR32, load, 4>;
 611   def  AGF : BinaryRXY<"agf", 0xE318, add, GR64, asextloadi32, 4>;
 612   def  AG  : BinaryRXY<"ag",  0xE308, add, GR64, load, 8>;
 613
 614   // Addition to memory.
 615   def ASI  : BinarySIY<"asi",  0xEB6A, add, imm32sx8>;
 616   def AGSI : BinarySIY<"agsi", 0xEB7A, add, imm64sx8>;
 617 }
 618 defm : SXB<add, GR64, AGFR>;
 619
 620 // Addition producing a carry.
 621 let Defs = [CC] in {
 622   // Addition of a register.
 623   let isCommutable = 1 in {
 624     defm ALR : BinaryRRAndK<"al", 0x1E, 0xB9FA, addc, GR32, GR32>;
 625     defm ALGR : BinaryRREAndK<"alg", 0xB90A, 0xB9EA, addc, GR64, GR64>;
 626   }
 627   def ALGFR : BinaryRRE<"algf", 0xB91A, null_frag, GR64, GR32>;
 628
 629   // Addition of signed 16-bit immediates.
 630   def ALHSIK  : BinaryRIE<"alhsik",  0xECDA, addc, GR32, imm32sx16>,
 631                 Requires<[FeatureDistinctOps]>;
 632   def ALGHSIK : BinaryRIE<"alghsik", 0xECDB, addc, GR64, imm64sx16>,
 633                 Requires<[FeatureDistinctOps]>;
 634
 635   // Addition of unsigned 32-bit immediates.
 636   def ALFI  : BinaryRIL<"alfi",  0xC2B, addc, GR32, uimm32>;
 637   def ALGFI : BinaryRIL<"algfi", 0xC2A, addc, GR64, imm64zx32>;
 638
 639   // Addition of memory.
 640   defm AL   : BinaryRXPair<"al", 0x5E, 0xE35E, addc, GR32, load, 4>;
 641   def  ALGF : BinaryRXY<"algf", 0xE31A, addc, GR64, azextloadi32, 4>;
 642   def  ALG  : BinaryRXY<"alg",  0xE30A, addc, GR64, load, 8>;
 643 }
 644 defm : ZXB<addc, GR64, ALGFR>;
 645
 646 // Addition producing and using a carry.
 647 let Defs = [CC], Uses = [CC] in {
 648   // Addition of a register.
 649   def ALCR  : BinaryRRE<"alc",  0xB998, adde, GR32, GR32>;
 650   def ALCGR : BinaryRRE<"alcg", 0xB988, adde, GR64, GR64>;
 651
 652   // Addition of memory.
 653   def ALC  : BinaryRXY<"alc",  0xE398, adde, GR32, load, 4>;
 654   def ALCG : BinaryRXY<"alcg", 0xE388, adde, GR64, load, 8>;
 655 }
 656
 657 //===----------------------------------------------------------------------===//
 658 // Subtraction
 659 //===----------------------------------------------------------------------===//
 660
 661 // Plain substraction.  Although immediate forms exist, we use the
 662 // add-immediate instruction instead.
 663 let Defs = [CC], CCValues = 0xF, CompareZeroCCMask = 0x8 in {
 664   // Subtraction of a register.
 665   defm SR : BinaryRRAndK<"s", 0x1B, 0xB9F9, sub, GR32, GR32>;
 666   def SGFR : BinaryRRE<"sgf", 0xB919, null_frag, GR64, GR32>;
 667   defm SGR : BinaryRREAndK<"sg", 0xB909, 0xB9E9, sub, GR64, GR64>;
 668
 669   // Subtraction of memory.
 670   defm SH  : BinaryRXPair<"sh", 0x4B, 0xE37B, sub, GR32, asextloadi16, 2>;
 671   defm S   : BinaryRXPair<"s", 0x5B, 0xE35B, sub, GR32, load, 4>;
 672   def  SGF : BinaryRXY<"sgf", 0xE319, sub, GR64, asextloadi32, 4>;
 673   def  SG  : BinaryRXY<"sg",  0xE309, sub, GR64, load, 8>;
 674 }
 675 defm : SXB<sub, GR64, SGFR>;
 676
 677 // Subtraction producing a carry.
 678 let Defs = [CC] in {
 679   // Subtraction of a register.
 680   defm SLR : BinaryRRAndK<"sl", 0x1F, 0xB9FB, subc, GR32, GR32>;
 681   def SLGFR : BinaryRRE<"slgf", 0xB91B, null_frag, GR64, GR32>;
 682   defm SLGR : BinaryRREAndK<"slg", 0xB90B, 0xB9EB, subc, GR64, GR64>;
 683
 684   // Subtraction of unsigned 32-bit immediates.  These don't match
 685   // subc because we prefer addc for constants.
 686   def SLFI  : BinaryRIL<"slfi",  0xC25, null_frag, GR32, uimm32>;
 687   def SLGFI : BinaryRIL<"slgfi", 0xC24, null_frag, GR64, imm64zx32>;
 688
 689   // Subtraction of memory.
 690   defm SL   : BinaryRXPair<"sl", 0x5F, 0xE35F, subc, GR32, load, 4>;
 691   def  SLGF : BinaryRXY<"slgf", 0xE31B, subc, GR64, azextloadi32, 4>;
 692   def  SLG  : BinaryRXY<"slg",  0xE30B, subc, GR64, load, 8>;
 693 }
 694 defm : ZXB<subc, GR64, SLGFR>;
 695
 696 // Subtraction producing and using a carry.
 697 let Defs = [CC], Uses = [CC] in {
 698   // Subtraction of a register.
 699   def SLBR  : BinaryRRE<"slb",  0xB999, sube, GR32, GR32>;
 700   def SLGBR : BinaryRRE<"slbg", 0xB989, sube, GR64, GR64>;
 701
 702   // Subtraction of memory.
 703   def SLB  : BinaryRXY<"slb",  0xE399, sube, GR32, load, 4>;
 704   def SLBG : BinaryRXY<"slbg", 0xE389, sube, GR64, load, 8>;
 705 }
 706
 707 //===----------------------------------------------------------------------===//
 708 // AND
 709 //===----------------------------------------------------------------------===//
 710
 711 let Defs = [CC] in {
 712   // ANDs of a register.
 713   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 714     defm NR : BinaryRRAndK<"n", 0x14, 0xB9F4, and, GR32, GR32>;
 715     defm NGR : BinaryRREAndK<"ng", 0xB980, 0xB9E4, and, GR64, GR64>;
 716   }
 717
 718   let isConvertibleToThreeAddress = 1 in {
 719     // ANDs of a 16-bit immediate, leaving other bits unaffected.
 720     // The CC result only reflects the 16-bit field, not the full register.
 721     let isCodeGenOnly = 1 in {
 722       def NILL32 : BinaryRI<"nill", 0xA57, and, GR32, imm32ll16c>;
 723       def NILH32 : BinaryRI<"nilh", 0xA56, and, GR32, imm32lh16c>;
 724     }
 725     def NILL : BinaryRI<"nill", 0xA57, and, GR64, imm64ll16c>;
 726     def NILH : BinaryRI<"nilh", 0xA56, and, GR64, imm64lh16c>;
 727     def NIHL : BinaryRI<"nihl", 0xA55, and, GR64, imm64hl16c>;
 728     def NIHH : BinaryRI<"nihh", 0xA54, and, GR64, imm64hh16c>;
 729
 730     // ANDs of a 32-bit immediate, leaving other bits unaffected.
 731     // The CC result only reflects the 32-bit field, which means we can
 732     // use it as a zero indicator for i32 operations but not otherwise.
 733     let isCodeGenOnly = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in
 734       def NILF32 : BinaryRIL<"nilf", 0xC0B, and, GR32, uimm32>;
 735     def NILF : BinaryRIL<"nilf", 0xC0B, and, GR64, imm64lf32c>;
 736     def NIHF : BinaryRIL<"nihf", 0xC0A, and, GR64, imm64hf32c>;
 737   }
 738
 739   // ANDs of memory.
 740   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 741     defm N  : BinaryRXPair<"n", 0x54, 0xE354, and, GR32, load, 4>;
 742     def  NG : BinaryRXY<"ng", 0xE380, and, GR64, load, 8>;
 743   }
 744
 745   // AND to memory
 746   defm NI : BinarySIPair<"ni", 0x94, 0xEB54, null_frag, uimm8>;
 747
 748   // Block AND.
 749   let mayLoad = 1, mayStore = 1 in
 750     defm NC : MemorySS<"nc", 0xD4, z_nc, z_nc_loop>;
 751 }
 752 defm : RMWIByte<and, bdaddr12pair, NI>;
 753 defm : RMWIByte<and, bdaddr20pair, NIY>;
 754
 755 //===----------------------------------------------------------------------===//
 756 // OR
 757 //===----------------------------------------------------------------------===//
 758
 759 let Defs = [CC] in {
 760   // ORs of a register.
 761   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 762     defm OR : BinaryRRAndK<"o", 0x16, 0xB9F6, or, GR32, GR32>;
 763     defm OGR : BinaryRREAndK<"og", 0xB981, 0xB9E6, or, GR64, GR64>;
 764   }
 765
 766   // ORs of a 16-bit immediate, leaving other bits unaffected.
 767   // The CC result only reflects the 16-bit field, not the full register.
 768   let isCodeGenOnly = 1 in {
 769     def OILL32 : BinaryRI<"oill", 0xA5B, or, GR32, imm32ll16>;
 770     def OILH32 : BinaryRI<"oilh", 0xA5A, or, GR32, imm32lh16>;
 771   }
 772   def OILL : BinaryRI<"oill", 0xA5B, or, GR64, imm64ll16>;
 773   def OILH : BinaryRI<"oilh", 0xA5A, or, GR64, imm64lh16>;
 774   def OIHL : BinaryRI<"oihl", 0xA59, or, GR64, imm64hl16>;
 775   def OIHH : BinaryRI<"oihh", 0xA58, or, GR64, imm64hh16>;
 776
 777   // ORs of a 32-bit immediate, leaving other bits unaffected.
 778   // The CC result only reflects the 32-bit field, which means we can
 779   // use it as a zero indicator for i32 operations but not otherwise.
 780   let isCodeGenOnly = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in
 781     def OILF32 : BinaryRIL<"oilf", 0xC0D, or, GR32, uimm32>;
 782   def OILF : BinaryRIL<"oilf", 0xC0D, or, GR64, imm64lf32>;
 783   def OIHF : BinaryRIL<"oihf", 0xC0C, or, GR64, imm64hf32>;
 784
 785   // ORs of memory.
 786   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 787     defm O  : BinaryRXPair<"o", 0x56, 0xE356, or, GR32, load, 4>;
 788     def  OG : BinaryRXY<"og", 0xE381, or, GR64, load, 8>;
 789   }
 790
 791   // OR to memory
 792   defm OI : BinarySIPair<"oi", 0x96, 0xEB56, null_frag, uimm8>;
 793
 794   // Block OR.
 795   let mayLoad = 1, mayStore = 1 in
 796     defm OC : MemorySS<"oc", 0xD6, z_oc, z_oc_loop>;
 797 }
 798 defm : RMWIByte<or, bdaddr12pair, OI>;
 799 defm : RMWIByte<or, bdaddr20pair, OIY>;
 800
 801 //===----------------------------------------------------------------------===//
 802 // XOR
 803 //===----------------------------------------------------------------------===//
 804
 805 let Defs = [CC] in {
 806   // XORs of a register.
 807   let isCommutable = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 808     defm XR : BinaryRRAndK<"x", 0x17, 0xB9F7, xor, GR32, GR32>;
 809     defm XGR : BinaryRREAndK<"xg", 0xB982, 0xB9E7, xor, GR64, GR64>;
 810   }
 811
 812   // XORs of a 32-bit immediate, leaving other bits unaffected.
 813   // The CC result only reflects the 32-bit field, which means we can
 814   // use it as a zero indicator for i32 operations but not otherwise.
 815   let isCodeGenOnly = 1, CCValues = 0xC, CompareZeroCCMask = 0x8 in
 816     def XILF32 : BinaryRIL<"xilf", 0xC07, xor, GR32, uimm32>;
 817   def XILF : BinaryRIL<"xilf", 0xC07, xor, GR64, imm64lf32>;
 818   def XIHF : BinaryRIL<"xihf", 0xC06, xor, GR64, imm64hf32>;
 819
 820   // XORs of memory.
 821   let CCValues = 0xC, CompareZeroCCMask = 0x8 in {
 822     defm X  : BinaryRXPair<"x",0x57, 0xE357, xor, GR32, load, 4>;
 823     def  XG : BinaryRXY<"xg", 0xE382, xor, GR64, load, 8>;
 824   }
 825
 826   // XOR to memory
 827   defm XI : BinarySIPair<"xi", 0x97, 0xEB57, null_frag, uimm8>;
 828
 829   // Block XOR.
 830   let mayLoad = 1, mayStore = 1 in
 831     defm XC : MemorySS<"xc", 0xD7, z_xc, z_xc_loop>;
 832 }
 833 defm : RMWIByte<xor, bdaddr12pair, XI>;
 834 defm : RMWIByte<xor, bdaddr20pair, XIY>;
 835
 836 //===----------------------------------------------------------------------===//
 837 // Multiplication
 838 //===----------------------------------------------------------------------===//
 839
 840 // Multiplication of a register.
 841 let isCommutable = 1 in {
 842   def MSR  : BinaryRRE<"ms",  0xB252, mul, GR32, GR32>;
 843   def MSGR : BinaryRRE<"msg", 0xB90C, mul, GR64, GR64>;
 844 }
 845 def MSGFR : BinaryRRE<"msgf", 0xB91C, null_frag, GR64, GR32>;
 846 defm : SXB<mul, GR64, MSGFR>;
 847
 848 // Multiplication of a signed 16-bit immediate.
 849 def MHI  : BinaryRI<"mhi",  0xA7C, mul, GR32, imm32sx16>;
 850 def MGHI : BinaryRI<"mghi", 0xA7D, mul, GR64, imm64sx16>;
 851
 852 // Multiplication of a signed 32-bit immediate.
 853 def MSFI  : BinaryRIL<"msfi",  0xC21, mul, GR32, simm32>;
 854 def MSGFI : BinaryRIL<"msgfi", 0xC20, mul, GR64, imm64sx32>;
 855
 856 // Multiplication of memory.
 857 defm MH   : BinaryRXPair<"mh", 0x4C, 0xE37C, mul, GR32, asextloadi16, 2>;
 858 defm MS   : BinaryRXPair<"ms", 0x71, 0xE351, mul, GR32, load, 4>;
 859 def  MSGF : BinaryRXY<"msgf", 0xE31C, mul, GR64, asextloadi32, 4>;
 860 def  MSG  : BinaryRXY<"msg",  0xE30C, mul, GR64, load, 8>;
 861
 862 // Multiplication of a register, producing two results.
 863 def MLGR : BinaryRRE<"mlg", 0xB986, z_umul_lohi64, GR128, GR64>;
 864
 865 // Multiplication of memory, producing two results.
 866 def MLG : BinaryRXY<"mlg", 0xE386, z_umul_lohi64, GR128, load, 8>;
 867
 868 //===----------------------------------------------------------------------===//
 869 // Division and remainder
 870 //===----------------------------------------------------------------------===//
 871
 872 // Division and remainder, from registers.
 873 def DSGFR : BinaryRRE<"dsgf", 0xB91D, z_sdivrem32, GR128, GR32>;
 874 def DSGR  : BinaryRRE<"dsg",  0xB90D, z_sdivrem64, GR128, GR64>;
 875 def DLR   : BinaryRRE<"dl",   0xB997, z_udivrem32, GR128, GR32>;
 876 def DLGR  : BinaryRRE<"dlg",  0xB987, z_udivrem64, GR128, GR64>;
 877
 878 // Division and remainder, from memory.
 879 def DSGF : BinaryRXY<"dsgf", 0xE31D, z_sdivrem32, GR128, load, 4>;
 880 def DSG  : BinaryRXY<"dsg",  0xE30D, z_sdivrem64, GR128, load, 8>;
 881 def DL   : BinaryRXY<"dl",   0xE397, z_udivrem32, GR128, load, 4>;
 882 def DLG  : BinaryRXY<"dlg",  0xE387, z_udivrem64, GR128, load, 8>;
 883
 884 //===----------------------------------------------------------------------===//
 885 // Shifts
 886 //===----------------------------------------------------------------------===//
 887
 888 // Shift left.
 889 let neverHasSideEffects = 1 in {
 890   defm SLL : ShiftRSAndK<"sll", 0x89, 0xEBDF, shl, GR32>;
 891   def SLLG : ShiftRSY<"sllg", 0xEB0D, shl, GR64>;
 892 }
 893
 894 // Logical shift right.
 895 let neverHasSideEffects = 1 in {
 896   defm SRL : ShiftRSAndK<"srl", 0x88, 0xEBDE, srl, GR32>;
 897   def SRLG : ShiftRSY<"srlg", 0xEB0C, srl, GR64>;
 898 }
 899
 900 // Arithmetic shift right.
 901 let Defs = [CC], CCValues = 0xE, CompareZeroCCMask = 0xE in {
 902   defm SRA : ShiftRSAndK<"sra", 0x8A, 0xEBDC, sra, GR32>;
 903   def SRAG : ShiftRSY<"srag", 0xEB0A, sra, GR64>;
 904 }
 905
 906 // Rotate left.
 907 let neverHasSideEffects = 1 in {
 908   def RLL  : ShiftRSY<"rll",  0xEB1D, rotl, GR32>;
 909   def RLLG : ShiftRSY<"rllg", 0xEB1C, rotl, GR64>;
 910 }
 911
 912 // Rotate second operand left and inserted selected bits into first operand.
 913 // These can act like 32-bit operands provided that the constant start and
 914 // end bits (operands 2 and 3) are in the range [32, 64).
 915 let Defs = [CC] in {
 916   let isCodeGenOnly = 1 in
 917     def RISBG32 : RotateSelectRIEf<"risbg", 0xEC55, GR32, GR32>;
 918   let CCValues = 0xE, CompareZeroCCMask = 0xE in
 919     def RISBG : RotateSelectRIEf<"risbg", 0xEC55, GR64, GR64>;
 920 }
 921
 922 // Forms of RISBG that only affect one word of the destination register.
 923 // They do not set CC.
 924 let isCodeGenOnly = 1 in
 925   def RISBLG32 : RotateSelectRIEf<"risblg", 0xEC51, GR32, GR32>,
 926                  Requires<[FeatureHighWord]>;
 927 def RISBHG : RotateSelectRIEf<"risbhg", 0xEC5D, GR64, GR64>,
 928              Requires<[FeatureHighWord]>;
 929 def RISBLG : RotateSelectRIEf<"risblg", 0xEC51, GR64, GR64>,
 930              Requires<[FeatureHighWord]>;
 931
 932 // Rotate second operand left and perform a logical operation with selected
 933 // bits of the first operand.  The CC result only describes the selected bits,
 934 // so isn't useful for a full comparison against zero.
 935 let Defs = [CC] in {
 936   def RNSBG : RotateSelectRIEf<"rnsbg", 0xEC54, GR64, GR64>;
 937   def ROSBG : RotateSelectRIEf<"rosbg", 0xEC56, GR64, GR64>;
 938   def RXSBG : RotateSelectRIEf<"rxsbg", 0xEC57, GR64, GR64>;
 939 }
 940
 941 //===----------------------------------------------------------------------===//
 942 // Comparison
 943 //===----------------------------------------------------------------------===//
 944
 945 // Signed comparisons.  We put these before the unsigned comparisons because
 946 // some of the signed forms have COMPARE AND BRANCH equivalents whereas none
 947 // of the unsigned forms do.
 948 let Defs = [CC], CCValues = 0xE in {
 949   // Comparison with a register.
 950   def CR   : CompareRR <"c",   0x19,   z_scmp,    GR32, GR32>;
 951   def CGFR : CompareRRE<"cgf", 0xB930, null_frag, GR64, GR32>;
 952   def CGR  : CompareRRE<"cg",  0xB920, z_scmp,    GR64, GR64>;
 953
 954   // Comparison with a signed 16-bit immediate.
 955   def CHI  : CompareRI<"chi",  0xA7E, z_scmp, GR32, imm32sx16>;
 956   def CGHI : CompareRI<"cghi", 0xA7F, z_scmp, GR64, imm64sx16>;
 957
 958   // Comparison with a signed 32-bit immediate.
 959   def CFI  : CompareRIL<"cfi",  0xC2D, z_scmp, GR32, simm32>;
 960   def CGFI : CompareRIL<"cgfi", 0xC2C, z_scmp, GR64, imm64sx32>;
 961
 962   // Comparison with memory.
 963   defm CH    : CompareRXPair<"ch", 0x49, 0xE379, z_scmp, GR32, asextloadi16, 2>;
 964   defm C     : CompareRXPair<"c",  0x59, 0xE359, z_scmp, GR32, load, 4>;
 965   def  CGH   : CompareRXY<"cgh", 0xE334, z_scmp, GR64, asextloadi16, 2>;
 966   def  CGF   : CompareRXY<"cgf", 0xE330, z_scmp, GR64, asextloadi32, 4>;
 967   def  CG    : CompareRXY<"cg",  0xE320, z_scmp, GR64, load, 8>;
 968   def  CHRL  : CompareRILPC<"chrl",  0xC65, z_scmp, GR32, aligned_asextloadi16>;
 969   def  CRL   : CompareRILPC<"crl",   0xC6D, z_scmp, GR32, aligned_load>;
 970   def  CGHRL : CompareRILPC<"cghrl", 0xC64, z_scmp, GR64, aligned_asextloadi16>;
 971   def  CGFRL : CompareRILPC<"cgfrl", 0xC6C, z_scmp, GR64, aligned_asextloadi32>;
 972   def  CGRL  : CompareRILPC<"cgrl",  0xC68, z_scmp, GR64, aligned_load>;
 973
 974   // Comparison between memory and a signed 16-bit immediate.
 975   def CHHSI : CompareSIL<"chhsi", 0xE554, z_scmp, asextloadi16, imm32sx16>;
 976   def CHSI  : CompareSIL<"chsi",  0xE55C, z_scmp, load, imm32sx16>;
 977   def CGHSI : CompareSIL<"cghsi", 0xE558, z_scmp, load, imm64sx16>;
 978 }
 979 defm : SXB<z_scmp, GR64, CGFR>;
 980
 981 // Unsigned comparisons.
 982 let Defs = [CC], CCValues = 0xE, IsLogical = 1 in {
 983   // Comparison with a register.
 984   def CLR   : CompareRR <"cl",   0x15,   z_ucmp,    GR32, GR32>;
 985   def CLGFR : CompareRRE<"clgf", 0xB931, null_frag, GR64, GR32>;
 986   def CLGR  : CompareRRE<"clg",  0xB921, z_ucmp,    GR64, GR64>;
 987
 988   // Comparison with a signed 32-bit immediate.
 989   def CLFI  : CompareRIL<"clfi",  0xC2F, z_ucmp, GR32, uimm32>;
 990   def CLGFI : CompareRIL<"clgfi", 0xC2E, z_ucmp, GR64, imm64zx32>;
 991
 992   // Comparison with memory.
 993   defm CL     : CompareRXPair<"cl", 0x55, 0xE355, z_ucmp, GR32, load, 4>;
 994   def  CLGF   : CompareRXY<"clgf", 0xE331, z_ucmp, GR64, azextloadi32, 4>;
 995   def  CLG    : CompareRXY<"clg",  0xE321, z_ucmp, GR64, load, 8>;
 996   def  CLHRL  : CompareRILPC<"clhrl",  0xC67, z_ucmp, GR32,
 997                              aligned_azextloadi16>;
 998   def  CLRL   : CompareRILPC<"clrl",   0xC6F, z_ucmp, GR32,
 999                              aligned_load>;
1000   def  CLGHRL : CompareRILPC<"clghrl", 0xC66, z_ucmp, GR64,
1001                              aligned_azextloadi16>;
1002   def  CLGFRL : CompareRILPC<"clgfrl", 0xC6E, z_ucmp, GR64,
1003                              aligned_azextloadi32>;
1004   def  CLGRL  : CompareRILPC<"clgrl",  0xC6A, z_ucmp, GR64,
1005                              aligned_load>;
1006
1007   // Comparison between memory and an unsigned 8-bit immediate.
1008   defm CLI : CompareSIPair<"cli", 0x95, 0xEB55, z_ucmp, azextloadi8, imm32zx8>;
1009
1010   // Comparison between memory and an unsigned 16-bit immediate.
1011   def CLHHSI : CompareSIL<"clhhsi", 0xE555, z_ucmp, azextloadi16, imm32zx16>;
1012   def CLFHSI : CompareSIL<"clfhsi", 0xE55D, z_ucmp, load, imm32zx16>;
1013   def CLGHSI : CompareSIL<"clghsi", 0xE559, z_ucmp, load, imm64zx16>;
1014 }
1015 defm : ZXB<z_ucmp, GR64, CLGFR>;
1016
1017 // Memory-to-memory comparison.
1018 let mayLoad = 1, Defs = [CC] in
1019   defm CLC : MemorySS<"clc", 0xD5, z_clc, z_clc_loop>;
1020
1021 // String comparison.
1022 let mayLoad = 1, Defs = [CC], Uses = [R0W] in
1023   defm CLST : StringRRE<"clst", 0xB25D, z_strcmp>;
1024
1025 // Test under mask.
1026 let Defs = [CC] in {
1027   let isCodeGenOnly = 1 in {
1028     def TMLL32 : CompareRI<"tmll", 0xA71, z_tm_reg, GR32, imm32ll16>;
1029     def TMLH32 : CompareRI<"tmlh", 0xA70, z_tm_reg, GR32, imm32lh16>;
1030   }
1031
1032   def TMLL : CompareRI<"tmll", 0xA71, z_tm_reg, GR64, imm64ll16>;
1033   def TMLH : CompareRI<"tmlh", 0xA70, z_tm_reg, GR64, imm64lh16>;
1034   def TMHL : CompareRI<"tmhl", 0xA73, z_tm_reg, GR64, imm64hl16>;
1035   def TMHH : CompareRI<"tmhh", 0xA72, z_tm_reg, GR64, imm64hh16>;
1036
1037   defm TM : CompareSIPair<"tm", 0x91, 0xEB51, z_tm_mem, anyextloadi8, imm32zx8>;
1038 }
1039
1040 //===----------------------------------------------------------------------===//
1041 // Prefetch
1042 //===----------------------------------------------------------------------===//
1043
1044 def PFD : PrefetchRXY<"pfd", 0xE336, z_prefetch>;
1045 def PFDRL : PrefetchRILPC<"pfdrl", 0xC62, z_prefetch>;
1046
1047 //===----------------------------------------------------------------------===//
1048 // Atomic operations
1049 //===----------------------------------------------------------------------===//
1050
1051 def ATOMIC_SWAPW        : AtomicLoadWBinaryReg<z_atomic_swapw>;
1052 def ATOMIC_SWAP_32      : AtomicLoadBinaryReg32<atomic_swap_32>;
1053 def ATOMIC_SWAP_64      : AtomicLoadBinaryReg64<atomic_swap_64>;
1054
1055 def ATOMIC_LOADW_AR     : AtomicLoadWBinaryReg<z_atomic_loadw_add>;
1056 def ATOMIC_LOADW_AFI    : AtomicLoadWBinaryImm<z_atomic_loadw_add, simm32>;
1057 def ATOMIC_LOAD_AR      : AtomicLoadBinaryReg32<atomic_load_add_32>;
1058 def ATOMIC_LOAD_AHI     : AtomicLoadBinaryImm32<atomic_load_add_32, imm32sx16>;
1059 def ATOMIC_LOAD_AFI     : AtomicLoadBinaryImm32<atomic_load_add_32, simm32>;
1060 def ATOMIC_LOAD_AGR     : AtomicLoadBinaryReg64<atomic_load_add_64>;
1061 def ATOMIC_LOAD_AGHI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx16>;
1062 def ATOMIC_LOAD_AGFI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx32>;
1063
1064 def ATOMIC_LOADW_SR     : AtomicLoadWBinaryReg<z_atomic_loadw_sub>;
1065 def ATOMIC_LOAD_SR      : AtomicLoadBinaryReg32<atomic_load_sub_32>;
1066 def ATOMIC_LOAD_SGR     : AtomicLoadBinaryReg64<atomic_load_sub_64>;
1067
1068 def ATOMIC_LOADW_NR     : AtomicLoadWBinaryReg<z_atomic_loadw_and>;
1069 def ATOMIC_LOADW_NILH   : AtomicLoadWBinaryImm<z_atomic_loadw_and, imm32lh16c>;
1070 def ATOMIC_LOAD_NR      : AtomicLoadBinaryReg32<atomic_load_and_32>;
1071 def ATOMIC_LOAD_NILL32  : AtomicLoadBinaryImm32<atomic_load_and_32, imm32ll16c>;
1072 def ATOMIC_LOAD_NILH32  : AtomicLoadBinaryImm32<atomic_load_and_32, imm32lh16c>;
1073 def ATOMIC_LOAD_NILF32  : AtomicLoadBinaryImm32<atomic_load_and_32, uimm32>;
1074 def ATOMIC_LOAD_NGR     : AtomicLoadBinaryReg64<atomic_load_and_64>;
1075 def ATOMIC_LOAD_NILL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64ll16c>;
1076 def ATOMIC_LOAD_NILH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lh16c>;
1077 def ATOMIC_LOAD_NIHL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hl16c>;
1078 def ATOMIC_LOAD_NIHH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hh16c>;
1079 def ATOMIC_LOAD_NILF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lf32c>;
1080 def ATOMIC_LOAD_NIHF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hf32c>;
1081
1082 def ATOMIC_LOADW_OR     : AtomicLoadWBinaryReg<z_atomic_loadw_or>;
1083 def ATOMIC_LOADW_OILH   : AtomicLoadWBinaryImm<z_atomic_loadw_or, imm32lh16>;
1084 def ATOMIC_LOAD_OR      : AtomicLoadBinaryReg32<atomic_load_or_32>;
1085 def ATOMIC_LOAD_OILL32  : AtomicLoadBinaryImm32<atomic_load_or_32, imm32ll16>;
1086 def ATOMIC_LOAD_OILH32  : AtomicLoadBinaryImm32<atomic_load_or_32, imm32lh16>;
1087 def ATOMIC_LOAD_OILF32  : AtomicLoadBinaryImm32<atomic_load_or_32, uimm32>;
1088 def ATOMIC_LOAD_OGR     : AtomicLoadBinaryReg64<atomic_load_or_64>;
1089 def ATOMIC_LOAD_OILL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64ll16>;
1090 def ATOMIC_LOAD_OILH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lh16>;
1091 def ATOMIC_LOAD_OIHL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hl16>;
1092 def ATOMIC_LOAD_OIHH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hh16>;
1093 def ATOMIC_LOAD_OILF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lf32>;
1094 def ATOMIC_LOAD_OIHF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hf32>;
1095
1096 def ATOMIC_LOADW_XR     : AtomicLoadWBinaryReg<z_atomic_loadw_xor>;
1097 def ATOMIC_LOADW_XILF   : AtomicLoadWBinaryImm<z_atomic_loadw_xor, uimm32>;
1098 def ATOMIC_LOAD_XR      : AtomicLoadBinaryReg32<atomic_load_xor_32>;
1099 def ATOMIC_LOAD_XILF32  : AtomicLoadBinaryImm32<atomic_load_xor_32, uimm32>;
1100 def ATOMIC_LOAD_XGR     : AtomicLoadBinaryReg64<atomic_load_xor_64>;
1101 def ATOMIC_LOAD_XILF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64lf32>;
1102 def ATOMIC_LOAD_XIHF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64hf32>;
1103
1104 def ATOMIC_LOADW_NRi    : AtomicLoadWBinaryReg<z_atomic_loadw_nand>;
1105 def ATOMIC_LOADW_NILHi  : AtomicLoadWBinaryImm<z_atomic_loadw_nand,
1106                                                imm32lh16c>;
1107 def ATOMIC_LOAD_NRi     : AtomicLoadBinaryReg32<atomic_load_nand_32>;
1108 def ATOMIC_LOAD_NILL32i : AtomicLoadBinaryImm32<atomic_load_nand_32,
1109                                                 imm32ll16c>;
1110 def ATOMIC_LOAD_NILH32i : AtomicLoadBinaryImm32<atomic_load_nand_32,
1111                                                 imm32lh16c>;
1112 def ATOMIC_LOAD_NILF32i : AtomicLoadBinaryImm32<atomic_load_nand_32, uimm32>;
1113 def ATOMIC_LOAD_NGRi    : AtomicLoadBinaryReg64<atomic_load_nand_64>;
1114 def ATOMIC_LOAD_NILLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1115                                                 imm64ll16c>;
1116 def ATOMIC_LOAD_NILHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1117                                                 imm64lh16c>;
1118 def ATOMIC_LOAD_NIHLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1119                                                 imm64hl16c>;
1120 def ATOMIC_LOAD_NIHHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1121                                                 imm64hh16c>;
1122 def ATOMIC_LOAD_NILFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1123                                                 imm64lf32c>;
1124 def ATOMIC_LOAD_NIHFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1125                                                 imm64hf32c>;
1126
1127 def ATOMIC_LOADW_MIN    : AtomicLoadWBinaryReg<z_atomic_loadw_min>;
1128 def ATOMIC_LOAD_MIN_32  : AtomicLoadBinaryReg32<atomic_load_min_32>;
1129 def ATOMIC_LOAD_MIN_64  : AtomicLoadBinaryReg64<atomic_load_min_64>;
1130
1131 def ATOMIC_LOADW_MAX    : AtomicLoadWBinaryReg<z_atomic_loadw_max>;
1132 def ATOMIC_LOAD_MAX_32  : AtomicLoadBinaryReg32<atomic_load_max_32>;
1133 def ATOMIC_LOAD_MAX_64  : AtomicLoadBinaryReg64<atomic_load_max_64>;
1134
1135 def ATOMIC_LOADW_UMIN   : AtomicLoadWBinaryReg<z_atomic_loadw_umin>;
1136 def ATOMIC_LOAD_UMIN_32 : AtomicLoadBinaryReg32<atomic_load_umin_32>;
1137 def ATOMIC_LOAD_UMIN_64 : AtomicLoadBinaryReg64<atomic_load_umin_64>;
1138
1139 def ATOMIC_LOADW_UMAX   : AtomicLoadWBinaryReg<z_atomic_loadw_umax>;
1140 def ATOMIC_LOAD_UMAX_32 : AtomicLoadBinaryReg32<atomic_load_umax_32>;
1141 def ATOMIC_LOAD_UMAX_64 : AtomicLoadBinaryReg64<atomic_load_umax_64>;
1142
1143 def ATOMIC_CMP_SWAPW
1144   : Pseudo<(outs GR32:$dst), (ins bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1145                                   ADDR32:$bitshift, ADDR32:$negbitshift,
1146                                   uimm32:$bitsize),
1147            [(set GR32:$dst,
1148                  (z_atomic_cmp_swapw bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1149                                      ADDR32:$bitshift, ADDR32:$negbitshift,
1150                                      uimm32:$bitsize))]> {
1151   let Defs = [CC];
1152   let mayLoad = 1;
1153   let mayStore = 1;
1154   let usesCustomInserter = 1;
1155 }
1156
1157 let Defs = [CC] in {
1158   defm CS  : CmpSwapRSPair<"cs", 0xBA, 0xEB14, atomic_cmp_swap_32, GR32>;
1159   def  CSG : CmpSwapRSY<"csg", 0xEB30, atomic_cmp_swap_64, GR64>;
1160 }
1161
1162 //===----------------------------------------------------------------------===//
1163 // Miscellaneous Instructions.
1164 //===----------------------------------------------------------------------===//
1165
1166 // Extract CC into bits 29 and 28 of a register.
1167 let Uses = [CC] in
1168   def IPM : InherentRRE<"ipm", 0xB222, GR32, (z_ipm)>;
1169
1170 // Read a 32-bit access register into a GR32.  As with all GR32 operations,
1171 // the upper 32 bits of the enclosing GR64 remain unchanged, which is useful
1172 // when a 64-bit address is stored in a pair of access registers.
1173 def EAR : InstRRE<0xB24F, (outs GR32:$R1), (ins access_reg:$R2),
1174                   "ear\t$R1, $R2",
1175                   [(set GR32:$R1, (z_extract_access access_reg:$R2))]>;
1176
1177 // Find leftmost one, AKA count leading zeros.  The instruction actually
1178 // returns a pair of GR64s, the first giving the number of leading zeros
1179 // and the second giving a copy of the source with the leftmost one bit
1180 // cleared.  We only use the first result here.
1181 let Defs = [CC] in {
1182   def FLOGR : UnaryRRE<"flog", 0xB983, null_frag, GR128, GR64>;
1183 }
1184 def : Pat<(ctlz GR64:$src),
1185           (EXTRACT_SUBREG (FLOGR GR64:$src), subreg_high)>;
1186
1187 // Use subregs to populate the "don't care" bits in a 32-bit to 64-bit anyext.
1188 def : Pat<(i64 (anyext GR32:$src)),
1189           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_32bit)>;
1190
1191 // There are no 32-bit equivalents of LLILL and LLILH, so use a full
1192 // 64-bit move followed by a subreg.  This preserves the invariant that
1193 // all GR32 operations only modify the low 32 bits.
1194 def : Pat<(i32 imm32ll16:$src),
1195           (EXTRACT_SUBREG (LLILL (LL16 imm:$src)), subreg_32bit)>;
1196 def : Pat<(i32 imm32lh16:$src),
1197           (EXTRACT_SUBREG (LLILH (LH16 imm:$src)), subreg_32bit)>;
1198
1199 // Extend GR32s and GR64s to GR128s.
1200 let usesCustomInserter = 1 in {
1201   def AEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1202   def ZEXT128_32 : Pseudo<(outs GR128:$dst), (ins GR32:$src), []>;
1203   def ZEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1204 }
1205
1206 // Search a block of memory for a character.
1207 let mayLoad = 1, Defs = [CC], Uses = [R0W] in
1208   defm SRST : StringRRE<"srst", 0xb25e, z_search_string>;
1209
1210 //===----------------------------------------------------------------------===//
1211 // Peepholes.
1212 //===----------------------------------------------------------------------===//
1213
1214 // Use AL* for GR64 additions of unsigned 32-bit values.
1215 defm : ZXB<add, GR64, ALGFR>;
1216 def  : Pat<(add GR64:$src1, imm64zx32:$src2),
1217            (ALGFI GR64:$src1, imm64zx32:$src2)>;
1218 def  : Pat<(add GR64:$src1, (azextloadi32 bdxaddr20only:$addr)),
1219            (ALGF GR64:$src1, bdxaddr20only:$addr)>;
1220
1221 // Use SL* for GR64 subtractions of unsigned 32-bit values.
1222 defm : ZXB<sub, GR64, SLGFR>;
1223 def  : Pat<(add GR64:$src1, imm64zx32n:$src2),
1224            (SLGFI GR64:$src1, imm64zx32n:$src2)>;
1225 def  : Pat<(sub GR64:$src1, (azextloadi32 bdxaddr20only:$addr)),
1226            (SLGF GR64:$src1, bdxaddr20only:$addr)>;
1227
1228 // Optimize sign-extended 1/0 selects to -1/0 selects.  This is important
1229 // for vector legalization.
1230 def : Pat<(sra (shl (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid, uimm8zx4:$cc)),
1231                          (i32 31)),
1232                     (i32 31)),
1233           (Select32 (LHI -1), (LHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;
1234 def : Pat<(sra (shl (i64 (anyext (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid,
1235                                                        uimm8zx4:$cc)))),
1236                     (i32 63)),
1237                (i32 63)),
1238           (Select64 (LGHI -1), (LGHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;
1239
1240 // Peepholes for turning scalar operations into block operations.
1241 defm : BlockLoadStore<anyextloadi8, i32, MVCSequence, NCSequence, OCSequence,
1242                       XCSequence, 1>;
1243 defm : BlockLoadStore<anyextloadi16, i32, MVCSequence, NCSequence, OCSequence,
1244                       XCSequence, 2>;
1245 defm : BlockLoadStore<load, i32, MVCSequence, NCSequence, OCSequence,
1246                       XCSequence, 4>;
1247 defm : BlockLoadStore<anyextloadi8, i64, MVCSequence, NCSequence,
1248                       OCSequence, XCSequence, 1>;
1249 defm : BlockLoadStore<anyextloadi16, i64, MVCSequence, NCSequence, OCSequence,
1250                       XCSequence, 2>;
1251 defm : BlockLoadStore<anyextloadi32, i64, MVCSequence, NCSequence, OCSequence,
1252                       XCSequence, 4>;
1253 defm : BlockLoadStore<load, i64, MVCSequence, NCSequence, OCSequence,
1254                       XCSequence, 8>;