lib/Target/TargetRegisterInfo.cpp

   1 //===- TargetRegisterInfo.cpp - Target Register Information Implementation ===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the TargetRegisterInfo interface.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/Target/TargetMachine.h"
  15 #include "llvm/Target/TargetRegisterInfo.h"
  16 #include "llvm/ADT/BitVector.h"
  17 #include "llvm/Support/raw_ostream.h"
  18
  19 using namespace llvm;
  20
  21 TargetRegisterInfo::TargetRegisterInfo(const TargetRegisterInfoDesc *ID,
  22                              regclass_iterator RCB, regclass_iterator RCE,
  23                              const char *const *subregindexnames)
  24   : InfoDesc(ID), SubRegIndexNames(subregindexnames),
  25     RegClassBegin(RCB), RegClassEnd(RCE) {
  26 }
  27
  28 TargetRegisterInfo::~TargetRegisterInfo() {}
  29
  30 void PrintReg::print(raw_ostream &OS) const {
  31   if (!Reg)
  32     OS << "%noreg";
  33   else if (TargetRegisterInfo::isStackSlot(Reg))
  34     OS << "SS#" << TargetRegisterInfo::stackSlot2Index(Reg);
  35   else if (TargetRegisterInfo::isVirtualRegister(Reg))
  36     OS << "%vreg" << TargetRegisterInfo::virtReg2Index(Reg);
  37   else if (TRI && Reg < TRI->getNumRegs())
  38     OS << '%' << TRI->getName(Reg);
  39   else
  40     OS << "%physreg" << Reg;
  41   if (SubIdx) {
  42     if (TRI)
  43       OS << ':' << TRI->getSubRegIndexName(SubIdx);
  44     else
  45       OS << ":sub(" << SubIdx << ')';
  46   }
  47 }
  48
  49 /// getAllocatableClass - Return the maximal subclass of the given register
  50 /// class that is alloctable, or NULL.
  51 const TargetRegisterClass *
  52 TargetRegisterInfo::getAllocatableClass(const TargetRegisterClass *RC) const {
  53   if (!RC || RC->isAllocatable())
  54     return RC;
  55
  56   const unsigned *SubClass = RC->getSubClassMask();
  57   for (unsigned Base = 0, BaseE = getNumRegClasses();
  58        Base < BaseE; Base += 32) {
  59     unsigned Idx = Base;
  60     for (unsigned Mask = *SubClass++; Mask; Mask >>= 1) {
  61       unsigned Offset = CountTrailingZeros_32(Mask);
  62       const TargetRegisterClass *SubRC = getRegClass(Idx + Offset);
  63       if (SubRC->isAllocatable())
  64         return SubRC;
  65       Mask >>= Offset;
  66       Idx += Offset + 1;
  67     }
  68   }
  69   return NULL;
  70 }
  71
  72 /// getMinimalPhysRegClass - Returns the Register Class of a physical
  73 /// register of the given type, picking the most sub register class of
  74 /// the right type that contains this physreg.
  75 const TargetRegisterClass *
  76 TargetRegisterInfo::getMinimalPhysRegClass(unsigned reg, EVT VT) const {
  77   assert(isPhysicalRegister(reg) && "reg must be a physical register");
  78
  79   // Pick the most sub register class of the right type that contains
  80   // this physreg.
  81   const TargetRegisterClass* BestRC = 0;
  82   for (regclass_iterator I = regclass_begin(), E = regclass_end(); I != E; ++I){
  83     const TargetRegisterClass* RC = *I;
  84     if ((VT == MVT::Other || RC->hasType(VT)) && RC->contains(reg) &&
  85         (!BestRC || BestRC->hasSubClass(RC)))
  86       BestRC = RC;
  87   }
  88
  89   assert(BestRC && "Couldn't find the register class");
  90   return BestRC;
  91 }
  92
  93 /// getAllocatableSetForRC - Toggle the bits that represent allocatable
  94 /// registers for the specific register class.
  95 static void getAllocatableSetForRC(const MachineFunction &MF,
  96                                    const TargetRegisterClass *RC, BitVector &R){
  97   assert(RC->isAllocatable() && "invalid for nonallocatable sets");
  98   ArrayRef<uint16_t> Order = RC->getRawAllocationOrder(MF);
  99   for (unsigned i = 0; i != Order.size(); ++i)
 100     R.set(Order[i]);
 101 }
 102
 103 BitVector TargetRegisterInfo::getAllocatableSet(const MachineFunction &MF,
 104                                           const TargetRegisterClass *RC) const {
 105   BitVector Allocatable(getNumRegs());
 106   if (RC) {
 107     // A register class with no allocatable subclass returns an empty set.
 108     const TargetRegisterClass *SubClass = getAllocatableClass(RC);
 109     if (SubClass)
 110       getAllocatableSetForRC(MF, SubClass, Allocatable);
 111   } else {
 112     for (TargetRegisterInfo::regclass_iterator I = regclass_begin(),
 113          E = regclass_end(); I != E; ++I)
 114       if ((*I)->isAllocatable())
 115         getAllocatableSetForRC(MF, *I, Allocatable);
 116   }
 117
 118   // Mask out the reserved registers
 119   BitVector Reserved = getReservedRegs(MF);
 120   Allocatable &= Reserved.flip();
 121
 122   return Allocatable;
 123 }
 124
 125 static inline
 126 const TargetRegisterClass *firstCommonClass(const uint32_t *A,
 127                                             const uint32_t *B,
 128                                             const TargetRegisterInfo *TRI) {
 129   for (unsigned I = 0, E = TRI->getNumRegClasses(); I < E; I += 32)
 130     if (unsigned Common = *A++ & *B++)
 131       return TRI->getRegClass(I + CountTrailingZeros_32(Common));
 132   return 0;
 133 }
 134
 135 const TargetRegisterClass *
 136 TargetRegisterInfo::getCommonSubClass(const TargetRegisterClass *A,
 137                                       const TargetRegisterClass *B) const {
 138   // First take care of the trivial cases.
 139   if (A == B)
 140     return A;
 141   if (!A || !B)
 142     return 0;
 143
 144   // Register classes are ordered topologically, so the largest common
 145   // sub-class it the common sub-class with the smallest ID.
 146   return firstCommonClass(A->getSubClassMask(), B->getSubClassMask(), this);
 147 }
 148
 149 const TargetRegisterClass *
 150 TargetRegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 151                                              const TargetRegisterClass *B,
 152                                              unsigned Idx) const {
 153   assert(A && B && "Missing register class");
 154   assert(Idx && "Bad sub-register index");
 155
 156   // Find Idx in the list of super-register indices.
 157   for (SuperRegClassIterator RCI(B, this); RCI.isValid(); ++RCI)
 158     if (RCI.getSubReg() == Idx)
 159       // The bit mask contains all register classes that are projected into B
 160       // by Idx. Find a class that is also a sub-class of A.
 161       return firstCommonClass(RCI.getMask(), A->getSubClassMask(), this);
 162   return 0;
 163 }
 164
 165 const TargetRegisterClass *TargetRegisterInfo::
 166 getCommonSuperRegClass(const TargetRegisterClass *RCA, unsigned SubA,
 167                        const TargetRegisterClass *RCB, unsigned SubB,
 168                        unsigned &PreA, unsigned &PreB) const {
 169   assert(RCA && SubA && RCB && SubB && "Invalid arguments");
 170
 171   // Search all pairs of sub-register indices that project into RCA and RCB
 172   // respectively. This is quadratic, but usually the sets are very small. On
 173   // most targets like X86, there will only be a single sub-register index
 174   // (e.g., sub_16bit projecting into GR16).
 175   //
 176   // The worst case is a register class like DPR on ARM.
 177   // We have indices dsub_0..dsub_7 projecting into that class.
 178   //
 179   // It is very common that one register class is a sub-register of the other.
 180   // Arrange for RCA to be the larger register so the answer will be found in
 181   // the first iteration. This makes the search linear for the most common
 182   // case.
 183   const TargetRegisterClass *BestRC = 0;
 184   unsigned *BestPreA = &PreA;
 185   unsigned *BestPreB = &PreB;
 186   if (RCA->getSize() < RCB->getSize()) {
 187     std::swap(RCA, RCB);
 188     std::swap(SubA, SubB);
 189     std::swap(BestPreA, BestPreB);
 190   }
 191
 192   // Also terminate the search one we have found a register class as small as
 193   // RCA.
 194   unsigned MinSize = RCA->getSize();
 195
 196   for (SuperRegClassIterator IA(RCA, this, true); IA.isValid(); ++IA) {
 197     unsigned FinalA = composeSubRegIndices(IA.getSubReg(), SubA);
 198     for (SuperRegClassIterator IB(RCB, this, true); IB.isValid(); ++IB) {
 199       // Check if a common super-register class exists for this index pair.
 200       const TargetRegisterClass *RC =
 201         firstCommonClass(IA.getMask(), IB.getMask(), this);
 202       if (!RC || RC->getSize() < MinSize)
 203         continue;
 204
 205       // The indexes must compose identically: PreA+SubA == PreB+SubB.
 206       unsigned FinalB = composeSubRegIndices(IB.getSubReg(), SubB);
 207       if (FinalA != FinalB)
 208         continue;
 209
 210       // Is RC a better candidate than BestRC?
 211       if (BestRC && RC->getSize() >= BestRC->getSize())
 212         continue;
 213
 214       // Yes, RC is the smallest super-register seen so far.
 215       BestRC = RC;
 216       *BestPreA = IA.getSubReg();
 217       *BestPreB = IB.getSubReg();
 218
 219       // Bail early if we reached MinSize. We won't find a better candidate.
 220       if (BestRC->getSize() == MinSize)
 221         return BestRC;
 222     }
 223   }
 224   return BestRC;
 225 }