lib/Target/X86/Disassembler/X86Disassembler.cpp

   1 //===-- X86Disassembler.cpp - Disassembler for x86 and x86_64 -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the X86 Disassembler.
  11 // It contains code to translate the data produced by the decoder into
  12 //  MCInsts.
  13 // Documentation for the disassembler can be found in X86Disassembler.h.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "X86Disassembler.h"
  18 #include "X86DisassemblerDecoder.h"
  19 #include "llvm/MC/MCContext.h"
  20 #include "llvm/MC/MCDisassembler.h"
  21 #include "llvm/MC/MCExpr.h"
  22 #include "llvm/MC/MCInst.h"
  23 #include "llvm/MC/MCInstrInfo.h"
  24 #include "llvm/MC/MCSubtargetInfo.h"
  25 #include "llvm/Support/Debug.h"
  26 #include "llvm/Support/MemoryObject.h"
  27 #include "llvm/Support/TargetRegistry.h"
  28 #include "llvm/Support/raw_ostream.h"
  29
  30 #define GET_REGINFO_ENUM
  31 #include "X86GenRegisterInfo.inc"
  32 #define GET_INSTRINFO_ENUM
  33 #include "X86GenInstrInfo.inc"
  34 #define GET_SUBTARGETINFO_ENUM
  35 #include "X86GenSubtargetInfo.inc"
  36
  37 using namespace llvm;
  38 using namespace llvm::X86Disassembler;
  39
  40 void x86DisassemblerDebug(const char *file,
  41                           unsigned line,
  42                           const char *s) {
  43   dbgs() << file << ":" << line << ": " << s;
  44 }
  45
  46 const char *x86DisassemblerGetInstrName(unsigned Opcode, const void *mii) {
  47   const MCInstrInfo *MII = static_cast<const MCInstrInfo *>(mii);
  48   return MII->getName(Opcode);
  49 }
  50
  51 #define debug(s) DEBUG(x86DisassemblerDebug(__FILE__, __LINE__, s));
  52
  53 namespace llvm {
  54
  55 // Fill-ins to make the compiler happy.  These constants are never actually
  56 //   assigned; they are just filler to make an automatically-generated switch
  57 //   statement work.
  58 namespace X86 {
  59   enum {
  60     BX_SI = 500,
  61     BX_DI = 501,
  62     BP_SI = 502,
  63     BP_DI = 503,
  64     sib   = 504,
  65     sib64 = 505
  66   };
  67 }
  68
  69 extern Target TheX86_32Target, TheX86_64Target;
  70
  71 }
  72
  73 static bool translateInstruction(MCInst &target,
  74                                 InternalInstruction &source,
  75                                 const MCDisassembler *Dis);
  76
  77 X86GenericDisassembler::X86GenericDisassembler(const MCSubtargetInfo &STI,
  78                                                const MCInstrInfo *MII)
  79   : MCDisassembler(STI), MII(MII) {
  80   switch (STI.getFeatureBits() &
  81           (X86::Mode16Bit | X86::Mode32Bit | X86::Mode64Bit)) {
  82   case X86::Mode16Bit:
  83     fMode = MODE_16BIT;
  84     break;
  85   case X86::Mode32Bit:
  86     fMode = MODE_32BIT;
  87     break;
  88   case X86::Mode64Bit:
  89     fMode = MODE_64BIT;
  90     break;
  91   default:
  92     llvm_unreachable("Invalid CPU mode");
  93   }
  94 }
  95
  96 X86GenericDisassembler::~X86GenericDisassembler() {
  97   delete MII;
  98 }
  99
 100 /// regionReader - a callback function that wraps the readByte method from
 101 ///   MemoryObject.
 102 ///
 103 /// @param arg      - The generic callback parameter.  In this case, this should
 104 ///                   be a pointer to a MemoryObject.
 105 /// @param byte     - A pointer to the byte to be read.
 106 /// @param address  - The address to be read.
 107 static int regionReader(const void* arg, uint8_t* byte, uint64_t address) {
 108   const MemoryObject* region = static_cast<const MemoryObject*>(arg);
 109   return region->readByte(address, byte);
 110 }
 111
 112 /// logger - a callback function that wraps the operator<< method from
 113 ///   raw_ostream.
 114 ///
 115 /// @param arg      - The generic callback parameter.  This should be a pointe
 116 ///                   to a raw_ostream.
 117 /// @param log      - A string to be logged.  logger() adds a newline.
 118 static void logger(void* arg, const char* log) {
 119   if (!arg)
 120     return;
 121
 122   raw_ostream &vStream = *(static_cast<raw_ostream*>(arg));
 123   vStream << log << "\n";
 124 }
 125
 126 //
 127 // Public interface for the disassembler
 128 //
 129
 130 MCDisassembler::DecodeStatus
 131 X86GenericDisassembler::getInstruction(MCInst &instr,
 132                                        uint64_t &size,
 133                                        const MemoryObject &region,
 134                                        uint64_t address,
 135                                        raw_ostream &vStream,
 136                                        raw_ostream &cStream) const {
 137   CommentStream = &cStream;
 138
 139   InternalInstruction internalInstr;
 140
 141   dlog_t loggerFn = logger;
 142   if (&vStream == &nulls())
 143     loggerFn = 0; // Disable logging completely if it's going to nulls().
 144
 145   int ret = decodeInstruction(&internalInstr,
 146                               regionReader,
 147                               (const void*)&region,
 148                               loggerFn,
 149                               (void*)&vStream,
 150                               (const void*)MII,
 151                               address,
 152                               fMode);
 153
 154   if (ret) {
 155     size = internalInstr.readerCursor - address;
 156     return Fail;
 157   }
 158   else {
 159     size = internalInstr.length;
 160     return (!translateInstruction(instr, internalInstr, this)) ?
 161             Success : Fail;
 162   }
 163 }
 164
 165 //
 166 // Private code that translates from struct InternalInstructions to MCInsts.
 167 //
 168
 169 /// translateRegister - Translates an internal register to the appropriate LLVM
 170 ///   register, and appends it as an operand to an MCInst.
 171 ///
 172 /// @param mcInst     - The MCInst to append to.
 173 /// @param reg        - The Reg to append.
 174 static void translateRegister(MCInst &mcInst, Reg reg) {
 175 #define ENTRY(x) X86::x,
 176   uint8_t llvmRegnums[] = {
 177     ALL_REGS
 178     0
 179   };
 180 #undef ENTRY
 181
 182   uint8_t llvmRegnum = llvmRegnums[reg];
 183   mcInst.addOperand(MCOperand::CreateReg(llvmRegnum));
 184 }
 185
 186 /// tryAddingSymbolicOperand - trys to add a symbolic operand in place of the
 187 /// immediate Value in the MCInst.
 188 ///
 189 /// @param Value      - The immediate Value, has had any PC adjustment made by
 190 ///                     the caller.
 191 /// @param isBranch   - If the instruction is a branch instruction
 192 /// @param Address    - The starting address of the instruction
 193 /// @param Offset     - The byte offset to this immediate in the instruction
 194 /// @param Width      - The byte width of this immediate in the instruction
 195 ///
 196 /// If the getOpInfo() function was set when setupForSymbolicDisassembly() was
 197 /// called then that function is called to get any symbolic information for the
 198 /// immediate in the instruction using the Address, Offset and Width.  If that
 199 /// returns non-zero then the symbolic information it returns is used to create
 200 /// an MCExpr and that is added as an operand to the MCInst.  If getOpInfo()
 201 /// returns zero and isBranch is true then a symbol look up for immediate Value
 202 /// is done and if a symbol is found an MCExpr is created with that, else
 203 /// an MCExpr with the immediate Value is created.  This function returns true
 204 /// if it adds an operand to the MCInst and false otherwise.
 205 static bool tryAddingSymbolicOperand(int64_t Value, bool isBranch,
 206                                      uint64_t Address, uint64_t Offset,
 207                                      uint64_t Width, MCInst &MI,
 208                                      const MCDisassembler *Dis) {
 209   return Dis->tryAddingSymbolicOperand(MI, Value, Address, isBranch,
 210                                        Offset, Width);
 211 }
 212
 213 /// tryAddingPcLoadReferenceComment - trys to add a comment as to what is being
 214 /// referenced by a load instruction with the base register that is the rip.
 215 /// These can often be addresses in a literal pool.  The Address of the
 216 /// instruction and its immediate Value are used to determine the address
 217 /// being referenced in the literal pool entry.  The SymbolLookUp call back will
 218 /// return a pointer to a literal 'C' string if the referenced address is an
 219 /// address into a section with 'C' string literals.
 220 static void tryAddingPcLoadReferenceComment(uint64_t Address, uint64_t Value,
 221                                             const void *Decoder) {
 222   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 223   Dis->tryAddingPcLoadReferenceComment(Value, Address);
 224 }
 225
 226 static const uint8_t segmentRegnums[SEG_OVERRIDE_max] = {
 227   0,        // SEG_OVERRIDE_NONE
 228   X86::CS,
 229   X86::SS,
 230   X86::DS,
 231   X86::ES,
 232   X86::FS,
 233   X86::GS
 234 };
 235
 236 /// translateImmediate  - Appends an immediate operand to an MCInst.
 237 ///
 238 /// @param mcInst       - The MCInst to append to.
 239 /// @param immediate    - The immediate value to append.
 240 /// @param operand      - The operand, as stored in the descriptor table.
 241 /// @param insn         - The internal instruction.
 242 static void translateImmediate(MCInst &mcInst, uint64_t immediate,
 243                                const OperandSpecifier &operand,
 244                                InternalInstruction &insn,
 245                                const MCDisassembler *Dis) {
 246   // Sign-extend the immediate if necessary.
 247
 248   OperandType type = (OperandType)operand.type;
 249
 250   bool isBranch = false;
 251   uint64_t pcrel = 0;
 252   if (type == TYPE_RELv) {
 253     isBranch = true;
 254     pcrel = insn.startLocation +
 255             insn.immediateOffset + insn.immediateSize;
 256     switch (insn.displacementSize) {
 257     default:
 258       break;
 259     case 1:
 260       if(immediate & 0x80)
 261         immediate |= ~(0xffull);
 262       break;
 263     case 2:
 264       if(immediate & 0x8000)
 265         immediate |= ~(0xffffull);
 266       break;
 267     case 4:
 268       if(immediate & 0x80000000)
 269         immediate |= ~(0xffffffffull);
 270       break;
 271     case 8:
 272       break;
 273     }
 274   }
 275   // By default sign-extend all X86 immediates based on their encoding.
 276   else if (type == TYPE_IMM8 || type == TYPE_IMM16 || type == TYPE_IMM32 ||
 277            type == TYPE_IMM64) {
 278     uint32_t Opcode = mcInst.getOpcode();
 279     switch (operand.encoding) {
 280     default:
 281       break;
 282     case ENCODING_IB:
 283       // Special case those X86 instructions that use the imm8 as a set of
 284       // bits, bit count, etc. and are not sign-extend.
 285       if (Opcode != X86::BLENDPSrri && Opcode != X86::BLENDPDrri &&
 286           Opcode != X86::PBLENDWrri && Opcode != X86::MPSADBWrri &&
 287           Opcode != X86::DPPSrri && Opcode != X86::DPPDrri &&
 288           Opcode != X86::INSERTPSrr && Opcode != X86::VBLENDPSYrri &&
 289           Opcode != X86::VBLENDPSYrmi && Opcode != X86::VBLENDPDYrri &&
 290           Opcode != X86::VBLENDPDYrmi && Opcode != X86::VPBLENDWrri &&
 291           Opcode != X86::VMPSADBWrri && Opcode != X86::VDPPSYrri &&
 292           Opcode != X86::VDPPSYrmi && Opcode != X86::VDPPDrri &&
 293           Opcode != X86::VINSERTPSrr)
 294         if(immediate & 0x80)
 295           immediate |= ~(0xffull);
 296       break;
 297     case ENCODING_IW:
 298       if(immediate & 0x8000)
 299         immediate |= ~(0xffffull);
 300       break;
 301     case ENCODING_ID:
 302       if(immediate & 0x80000000)
 303         immediate |= ~(0xffffffffull);
 304       break;
 305     case ENCODING_IO:
 306       break;
 307     }
 308   }
 309
 310   switch (type) {
 311   case TYPE_XMM32:
 312   case TYPE_XMM64:
 313   case TYPE_XMM128:
 314     mcInst.addOperand(MCOperand::CreateReg(X86::XMM0 + (immediate >> 4)));
 315     return;
 316   case TYPE_XMM256:
 317     mcInst.addOperand(MCOperand::CreateReg(X86::YMM0 + (immediate >> 4)));
 318     return;
 319   case TYPE_XMM512:
 320     mcInst.addOperand(MCOperand::CreateReg(X86::ZMM0 + (immediate >> 4)));
 321     return;
 322   case TYPE_REL8:
 323     isBranch = true;
 324     pcrel = insn.startLocation + insn.immediateOffset + insn.immediateSize;
 325     if(immediate & 0x80)
 326       immediate |= ~(0xffull);
 327     break;
 328   case TYPE_REL32:
 329   case TYPE_REL64:
 330     isBranch = true;
 331     pcrel = insn.startLocation + insn.immediateOffset + insn.immediateSize;
 332     if(immediate & 0x80000000)
 333       immediate |= ~(0xffffffffull);
 334     break;
 335   default:
 336     // operand is 64 bits wide.  Do nothing.
 337     break;
 338   }
 339
 340   if(!tryAddingSymbolicOperand(immediate + pcrel, isBranch, insn.startLocation,
 341                                insn.immediateOffset, insn.immediateSize,
 342                                mcInst, Dis))
 343     mcInst.addOperand(MCOperand::CreateImm(immediate));
 344
 345   if (type == TYPE_MOFFS8 || type == TYPE_MOFFS16 ||
 346       type == TYPE_MOFFS32 || type == TYPE_MOFFS64) {
 347     MCOperand segmentReg;
 348     segmentReg = MCOperand::CreateReg(segmentRegnums[insn.segmentOverride]);
 349     mcInst.addOperand(segmentReg);
 350   }
 351 }
 352
 353 /// translateRMRegister - Translates a register stored in the R/M field of the
 354 ///   ModR/M byte to its LLVM equivalent and appends it to an MCInst.
 355 /// @param mcInst       - The MCInst to append to.
 356 /// @param insn         - The internal instruction to extract the R/M field
 357 ///                       from.
 358 /// @return             - 0 on success; -1 otherwise
 359 static bool translateRMRegister(MCInst &mcInst,
 360                                 InternalInstruction &insn) {
 361   if (insn.eaBase == EA_BASE_sib || insn.eaBase == EA_BASE_sib64) {
 362     debug("A R/M register operand may not have a SIB byte");
 363     return true;
 364   }
 365
 366   switch (insn.eaBase) {
 367   default:
 368     debug("Unexpected EA base register");
 369     return true;
 370   case EA_BASE_NONE:
 371     debug("EA_BASE_NONE for ModR/M base");
 372     return true;
 373 #define ENTRY(x) case EA_BASE_##x:
 374   ALL_EA_BASES
 375 #undef ENTRY
 376     debug("A R/M register operand may not have a base; "
 377           "the operand must be a register.");
 378     return true;
 379 #define ENTRY(x)                                                      \
 380   case EA_REG_##x:                                                    \
 381     mcInst.addOperand(MCOperand::CreateReg(X86::x)); break;
 382   ALL_REGS
 383 #undef ENTRY
 384   }
 385
 386   return false;
 387 }
 388
 389 /// translateRMMemory - Translates a memory operand stored in the Mod and R/M
 390 ///   fields of an internal instruction (and possibly its SIB byte) to a memory
 391 ///   operand in LLVM's format, and appends it to an MCInst.
 392 ///
 393 /// @param mcInst       - The MCInst to append to.
 394 /// @param insn         - The instruction to extract Mod, R/M, and SIB fields
 395 ///                       from.
 396 /// @return             - 0 on success; nonzero otherwise
 397 static bool translateRMMemory(MCInst &mcInst, InternalInstruction &insn,
 398                               const MCDisassembler *Dis) {
 399   // Addresses in an MCInst are represented as five operands:
 400   //   1. basereg       (register)  The R/M base, or (if there is a SIB) the
 401   //                                SIB base
 402   //   2. scaleamount   (immediate) 1, or (if there is a SIB) the specified
 403   //                                scale amount
 404   //   3. indexreg      (register)  x86_registerNONE, or (if there is a SIB)
 405   //                                the index (which is multiplied by the
 406   //                                scale amount)
 407   //   4. displacement  (immediate) 0, or the displacement if there is one
 408   //   5. segmentreg    (register)  x86_registerNONE for now, but could be set
 409   //                                if we have segment overrides
 410
 411   MCOperand baseReg;
 412   MCOperand scaleAmount;
 413   MCOperand indexReg;
 414   MCOperand displacement;
 415   MCOperand segmentReg;
 416   uint64_t pcrel = 0;
 417
 418   if (insn.eaBase == EA_BASE_sib || insn.eaBase == EA_BASE_sib64) {
 419     if (insn.sibBase != SIB_BASE_NONE) {
 420       switch (insn.sibBase) {
 421       default:
 422         debug("Unexpected sibBase");
 423         return true;
 424 #define ENTRY(x)                                          \
 425       case SIB_BASE_##x:                                  \
 426         baseReg = MCOperand::CreateReg(X86::x); break;
 427       ALL_SIB_BASES
 428 #undef ENTRY
 429       }
 430     } else {
 431       baseReg = MCOperand::CreateReg(0);
 432     }
 433
 434     // Check whether we are handling VSIB addressing mode for GATHER.
 435     // If sibIndex was set to SIB_INDEX_NONE, index offset is 4 and
 436     // we should use SIB_INDEX_XMM4|YMM4 for VSIB.
 437     // I don't see a way to get the correct IndexReg in readSIB:
 438     //   We can tell whether it is VSIB or SIB after instruction ID is decoded,
 439     //   but instruction ID may not be decoded yet when calling readSIB.
 440     uint32_t Opcode = mcInst.getOpcode();
 441     bool IndexIs128 = (Opcode == X86::VGATHERDPDrm ||
 442                        Opcode == X86::VGATHERDPDYrm ||
 443                        Opcode == X86::VGATHERQPDrm ||
 444                        Opcode == X86::VGATHERDPSrm ||
 445                        Opcode == X86::VGATHERQPSrm ||
 446                        Opcode == X86::VPGATHERDQrm ||
 447                        Opcode == X86::VPGATHERDQYrm ||
 448                        Opcode == X86::VPGATHERQQrm ||
 449                        Opcode == X86::VPGATHERDDrm ||
 450                        Opcode == X86::VPGATHERQDrm);
 451     bool IndexIs256 = (Opcode == X86::VGATHERQPDYrm ||
 452                        Opcode == X86::VGATHERDPSYrm ||
 453                        Opcode == X86::VGATHERQPSYrm ||
 454                        Opcode == X86::VGATHERDPDZrm ||
 455                        Opcode == X86::VPGATHERDQZrm ||
 456                        Opcode == X86::VPGATHERQQYrm ||
 457                        Opcode == X86::VPGATHERDDYrm ||
 458                        Opcode == X86::VPGATHERQDYrm);
 459     bool IndexIs512 = (Opcode == X86::VGATHERQPDZrm ||
 460                        Opcode == X86::VGATHERDPSZrm ||
 461                        Opcode == X86::VGATHERQPSZrm ||
 462                        Opcode == X86::VPGATHERQQZrm ||
 463                        Opcode == X86::VPGATHERDDZrm ||
 464                        Opcode == X86::VPGATHERQDZrm);
 465     if (IndexIs128 || IndexIs256 || IndexIs512) {
 466       unsigned IndexOffset = insn.sibIndex -
 467                          (insn.addressSize == 8 ? SIB_INDEX_RAX:SIB_INDEX_EAX);
 468       SIBIndex IndexBase = IndexIs512 ? SIB_INDEX_ZMM0 :
 469                            IndexIs256 ? SIB_INDEX_YMM0 : SIB_INDEX_XMM0;
 470       insn.sibIndex = (SIBIndex)(IndexBase +
 471                            (insn.sibIndex == SIB_INDEX_NONE ? 4 : IndexOffset));
 472     }
 473
 474     if (insn.sibIndex != SIB_INDEX_NONE) {
 475       switch (insn.sibIndex) {
 476       default:
 477         debug("Unexpected sibIndex");
 478         return true;
 479 #define ENTRY(x)                                          \
 480       case SIB_INDEX_##x:                                 \
 481         indexReg = MCOperand::CreateReg(X86::x); break;
 482       EA_BASES_32BIT
 483       EA_BASES_64BIT
 484       REGS_XMM
 485       REGS_YMM
 486       REGS_ZMM
 487 #undef ENTRY
 488       }
 489     } else {
 490       indexReg = MCOperand::CreateReg(0);
 491     }
 492
 493     scaleAmount = MCOperand::CreateImm(insn.sibScale);
 494   } else {
 495     switch (insn.eaBase) {
 496     case EA_BASE_NONE:
 497       if (insn.eaDisplacement == EA_DISP_NONE) {
 498         debug("EA_BASE_NONE and EA_DISP_NONE for ModR/M base");
 499         return true;
 500       }
 501       if (insn.mode == MODE_64BIT){
 502         pcrel = insn.startLocation +
 503                 insn.displacementOffset + insn.displacementSize;
 504         tryAddingPcLoadReferenceComment(insn.startLocation +
 505                                         insn.displacementOffset,
 506                                         insn.displacement + pcrel, Dis);
 507         baseReg = MCOperand::CreateReg(X86::RIP); // Section 2.2.1.6
 508       }
 509       else
 510         baseReg = MCOperand::CreateReg(0);
 511
 512       indexReg = MCOperand::CreateReg(0);
 513       break;
 514     case EA_BASE_BX_SI:
 515       baseReg = MCOperand::CreateReg(X86::BX);
 516       indexReg = MCOperand::CreateReg(X86::SI);
 517       break;
 518     case EA_BASE_BX_DI:
 519       baseReg = MCOperand::CreateReg(X86::BX);
 520       indexReg = MCOperand::CreateReg(X86::DI);
 521       break;
 522     case EA_BASE_BP_SI:
 523       baseReg = MCOperand::CreateReg(X86::BP);
 524       indexReg = MCOperand::CreateReg(X86::SI);
 525       break;
 526     case EA_BASE_BP_DI:
 527       baseReg = MCOperand::CreateReg(X86::BP);
 528       indexReg = MCOperand::CreateReg(X86::DI);
 529       break;
 530     default:
 531       indexReg = MCOperand::CreateReg(0);
 532       switch (insn.eaBase) {
 533       default:
 534         debug("Unexpected eaBase");
 535         return true;
 536         // Here, we will use the fill-ins defined above.  However,
 537         //   BX_SI, BX_DI, BP_SI, and BP_DI are all handled above and
 538         //   sib and sib64 were handled in the top-level if, so they're only
 539         //   placeholders to keep the compiler happy.
 540 #define ENTRY(x)                                        \
 541       case EA_BASE_##x:                                 \
 542         baseReg = MCOperand::CreateReg(X86::x); break;
 543       ALL_EA_BASES
 544 #undef ENTRY
 545 #define ENTRY(x) case EA_REG_##x:
 546       ALL_REGS
 547 #undef ENTRY
 548         debug("A R/M memory operand may not be a register; "
 549               "the base field must be a base.");
 550         return true;
 551       }
 552     }
 553
 554     scaleAmount = MCOperand::CreateImm(1);
 555   }
 556
 557   displacement = MCOperand::CreateImm(insn.displacement);
 558
 559   segmentReg = MCOperand::CreateReg(segmentRegnums[insn.segmentOverride]);
 560
 561   mcInst.addOperand(baseReg);
 562   mcInst.addOperand(scaleAmount);
 563   mcInst.addOperand(indexReg);
 564   if(!tryAddingSymbolicOperand(insn.displacement + pcrel, false,
 565                                insn.startLocation, insn.displacementOffset,
 566                                insn.displacementSize, mcInst, Dis))
 567     mcInst.addOperand(displacement);
 568   mcInst.addOperand(segmentReg);
 569   return false;
 570 }
 571
 572 /// translateRM - Translates an operand stored in the R/M (and possibly SIB)
 573 ///   byte of an instruction to LLVM form, and appends it to an MCInst.
 574 ///
 575 /// @param mcInst       - The MCInst to append to.
 576 /// @param operand      - The operand, as stored in the descriptor table.
 577 /// @param insn         - The instruction to extract Mod, R/M, and SIB fields
 578 ///                       from.
 579 /// @return             - 0 on success; nonzero otherwise
 580 static bool translateRM(MCInst &mcInst, const OperandSpecifier &operand,
 581                         InternalInstruction &insn, const MCDisassembler *Dis) {
 582   switch (operand.type) {
 583   default:
 584     debug("Unexpected type for a R/M operand");
 585     return true;
 586   case TYPE_R8:
 587   case TYPE_R16:
 588   case TYPE_R32:
 589   case TYPE_R64:
 590   case TYPE_Rv:
 591   case TYPE_MM:
 592   case TYPE_MM32:
 593   case TYPE_MM64:
 594   case TYPE_XMM:
 595   case TYPE_XMM32:
 596   case TYPE_XMM64:
 597   case TYPE_XMM128:
 598   case TYPE_XMM256:
 599   case TYPE_XMM512:
 600   case TYPE_VK1:
 601   case TYPE_VK8:
 602   case TYPE_VK16:
 603   case TYPE_DEBUGREG:
 604   case TYPE_CONTROLREG:
 605     return translateRMRegister(mcInst, insn);
 606   case TYPE_M:
 607   case TYPE_M8:
 608   case TYPE_M16:
 609   case TYPE_M32:
 610   case TYPE_M64:
 611   case TYPE_M128:
 612   case TYPE_M256:
 613   case TYPE_M512:
 614   case TYPE_Mv:
 615   case TYPE_M32FP:
 616   case TYPE_M64FP:
 617   case TYPE_M80FP:
 618   case TYPE_M16INT:
 619   case TYPE_M32INT:
 620   case TYPE_M64INT:
 621   case TYPE_M1616:
 622   case TYPE_M1632:
 623   case TYPE_M1664:
 624   case TYPE_LEA:
 625     return translateRMMemory(mcInst, insn, Dis);
 626   }
 627 }
 628
 629 /// translateFPRegister - Translates a stack position on the FPU stack to its
 630 ///   LLVM form, and appends it to an MCInst.
 631 ///
 632 /// @param mcInst       - The MCInst to append to.
 633 /// @param stackPos     - The stack position to translate.
 634 static void translateFPRegister(MCInst &mcInst,
 635                                 uint8_t stackPos) {
 636   mcInst.addOperand(MCOperand::CreateReg(X86::ST0 + stackPos));
 637 }
 638
 639 /// translateMaskRegister - Translates a 3-bit mask register number to
 640 ///   LLVM form, and appends it to an MCInst.
 641 ///
 642 /// @param mcInst       - The MCInst to append to.
 643 /// @param maskRegNum   - Number of mask register from 0 to 7.
 644 /// @return             - false on success; true otherwise.
 645 static bool translateMaskRegister(MCInst &mcInst,
 646                                 uint8_t maskRegNum) {
 647   if (maskRegNum >= 8) {
 648     debug("Invalid mask register number");
 649     return true;
 650   }
 651
 652   mcInst.addOperand(MCOperand::CreateReg(X86::K0 + maskRegNum));
 653   return false;
 654 }
 655
 656 /// translateOperand - Translates an operand stored in an internal instruction
 657 ///   to LLVM's format and appends it to an MCInst.
 658 ///
 659 /// @param mcInst       - The MCInst to append to.
 660 /// @param operand      - The operand, as stored in the descriptor table.
 661 /// @param insn         - The internal instruction.
 662 /// @return             - false on success; true otherwise.
 663 static bool translateOperand(MCInst &mcInst, const OperandSpecifier &operand,
 664                              InternalInstruction &insn,
 665                              const MCDisassembler *Dis) {
 666   switch (operand.encoding) {
 667   default:
 668     debug("Unhandled operand encoding during translation");
 669     return true;
 670   case ENCODING_REG:
 671     translateRegister(mcInst, insn.reg);
 672     return false;
 673   case ENCODING_WRITEMASK:
 674     return translateMaskRegister(mcInst, insn.writemask);
 675   case ENCODING_RM:
 676     return translateRM(mcInst, operand, insn, Dis);
 677   case ENCODING_CB:
 678   case ENCODING_CW:
 679   case ENCODING_CD:
 680   case ENCODING_CP:
 681   case ENCODING_CO:
 682   case ENCODING_CT:
 683     debug("Translation of code offsets isn't supported.");
 684     return true;
 685   case ENCODING_IB:
 686   case ENCODING_IW:
 687   case ENCODING_ID:
 688   case ENCODING_IO:
 689   case ENCODING_Iv:
 690   case ENCODING_Ia:
 691     translateImmediate(mcInst,
 692                        insn.immediates[insn.numImmediatesTranslated++],
 693                        operand,
 694                        insn,
 695                        Dis);
 696     return false;
 697   case ENCODING_RB:
 698   case ENCODING_RW:
 699   case ENCODING_RD:
 700   case ENCODING_RO:
 701   case ENCODING_Rv:
 702     translateRegister(mcInst, insn.opcodeRegister);
 703     return false;
 704   case ENCODING_FP:
 705     translateFPRegister(mcInst, insn.modRM & 7);
 706     return false;
 707   case ENCODING_VVVV:
 708     translateRegister(mcInst, insn.vvvv);
 709     return false;
 710   case ENCODING_DUP:
 711     return translateOperand(mcInst, insn.operands[operand.type - TYPE_DUP0],
 712                             insn, Dis);
 713   }
 714 }
 715
 716 /// translateInstruction - Translates an internal instruction and all its
 717 ///   operands to an MCInst.
 718 ///
 719 /// @param mcInst       - The MCInst to populate with the instruction's data.
 720 /// @param insn         - The internal instruction.
 721 /// @return             - false on success; true otherwise.
 722 static bool translateInstruction(MCInst &mcInst,
 723                                 InternalInstruction &insn,
 724                                 const MCDisassembler *Dis) {
 725   if (!insn.spec) {
 726     debug("Instruction has no specification");
 727     return true;
 728   }
 729
 730   mcInst.setOpcode(insn.instructionID);
 731   // If when reading the prefix bytes we determined the overlapping 0xf2 or 0xf3
 732   // prefix bytes should be disassembled as xrelease and xacquire then set the
 733   // opcode to those instead of the rep and repne opcodes.
 734   if (insn.xAcquireRelease) {
 735     if(mcInst.getOpcode() == X86::REP_PREFIX)
 736       mcInst.setOpcode(X86::XRELEASE_PREFIX);
 737     else if(mcInst.getOpcode() == X86::REPNE_PREFIX)
 738       mcInst.setOpcode(X86::XACQUIRE_PREFIX);
 739   }
 740
 741   int index;
 742
 743   insn.numImmediatesTranslated = 0;
 744
 745   for (index = 0; index < X86_MAX_OPERANDS; ++index) {
 746     if (insn.operands[index].encoding != ENCODING_NONE) {
 747       if (translateOperand(mcInst, insn.operands[index], insn, Dis)) {
 748         return true;
 749       }
 750     }
 751   }
 752
 753   return false;
 754 }
 755
 756 static MCDisassembler *createX86Disassembler(const Target &T,
 757                                              const MCSubtargetInfo &STI) {
 758   return new X86Disassembler::X86GenericDisassembler(STI,
 759                                                      T.createMCInstrInfo());
 760 }
 761
 762 extern "C" void LLVMInitializeX86Disassembler() {
 763   // Register the disassembler.
 764   TargetRegistry::RegisterMCDisassembler(TheX86_32Target,
 765                                          createX86Disassembler);
 766   TargetRegistry::RegisterMCDisassembler(TheX86_64Target,
 767                                          createX86Disassembler);
 768 }