lib/Target/X86/InstSelectSimple.cpp

   1 //===-- InstSelectSimple.cpp - A simple instruction selector for x86 ------===//
   2 //
   3 // This file defines a simple peephole instruction selector for the x86 platform
   4 //
   5 //===----------------------------------------------------------------------===//
   6
   7 #include "X86.h"
   8 #include "X86InstrInfo.h"
   9 #include "llvm/Function.h"
  10 #include "llvm/iTerminators.h"
  11 #include "llvm/iOther.h"
  12 #include "llvm/Type.h"
  13 #include "llvm/Constants.h"
  14 #include "llvm/Pass.h"
  15 #include "llvm/CodeGen/MachineFunction.h"
  16 #include "llvm/CodeGen/MachineInstrBuilder.h"
  17 #include "llvm/Support/InstVisitor.h"
  18 #include <map>
  19
  20 namespace {
  21   struct ISel : public FunctionPass, InstVisitor<ISel> {
  22     TargetMachine &TM;
  23     MachineFunction *F;                    // The function we are compiling into
  24     MachineBasicBlock *BB;                 // The current MBB we are compiling
  25
  26     unsigned CurReg;
  27     std::map<Value*, unsigned> RegMap;  // Mapping between Val's and SSA Regs
  28
  29     ISel(TargetMachine &tm)
  30       : TM(tm), F(0), BB(0), CurReg(MRegisterInfo::FirstVirtualRegister) {}
  31
  32     /// runOnFunction - Top level implementation of instruction selection for
  33     /// the entire function.
  34     ///
  35     bool runOnFunction(Function &Fn) {
  36       F = &MachineFunction::construct(&Fn, TM);
  37       visit(Fn);
  38       RegMap.clear();
  39       F = 0;
  40       return false;  // We never modify the LLVM itself.
  41     }
  42
  43     /// visitBasicBlock - This method is called when we are visiting a new basic
  44     /// block.  This simply creates a new MachineBasicBlock to emit code into
  45     /// and adds it to the current MachineFunction.  Subsequent visit* for
  46     /// instructions will be invoked for all instructions in the basic block.
  47     ///
  48     void visitBasicBlock(BasicBlock &LLVM_BB) {
  49       BB = new MachineBasicBlock(&LLVM_BB);
  50       // FIXME: Use the auto-insert form when it's available
  51       F->getBasicBlockList().push_back(BB);
  52     }
  53
  54     // Visitation methods for various instructions.  These methods simply emit
  55     // fixed X86 code for each instruction.
  56     //
  57     void visitReturnInst(ReturnInst &RI);
  58     void visitBranchInst(BranchInst &BI);
  59     void visitAdd(BinaryOperator &B);
  60     void visitShiftInst(ShiftInst &I);
  61
  62     void visitInstruction(Instruction &I) {
  63       std::cerr << "Cannot instruction select: " << I;
  64       abort();
  65     }
  66
  67
  68     /// copyConstantToRegister - Output the instructions required to put the
  69     /// specified constant into the specified register.
  70     ///
  71     void copyConstantToRegister(Constant *C, unsigned Reg);
  72
  73     /// getReg - This method turns an LLVM value into a register number.  This
  74     /// is guaranteed to produce the same register number for a particular value
  75     /// every time it is queried.
  76     ///
  77     unsigned getReg(Value &V) { return getReg(&V); }  // Allow references
  78     unsigned getReg(Value *V) {
  79       unsigned &Reg = RegMap[V];
  80       if (Reg == 0)
  81         Reg = CurReg++;
  82
  83       // If this operand is a constant, emit the code to copy the constant into
  84       // the register here...
  85       //
  86       if (Constant *C = dyn_cast<Constant>(V))
  87         copyConstantToRegister(C, Reg);
  88
  89       return Reg;
  90     }
  91   };
  92 }
  93
  94 /// getClass - Turn a primitive type into a "class" number which is based on the
  95 /// size of the type, and whether or not it is floating point.
  96 ///
  97 static inline unsigned getClass(const Type *Ty) {
  98   switch (Ty->getPrimitiveID()) {
  99   case Type::SByteTyID:
 100   case Type::UByteTyID:   return 0;          // Byte operands are class #0
 101   case Type::ShortTyID:
 102   case Type::UShortTyID:  return 1;          // Short operands are class #1
 103   case Type::IntTyID:
 104   case Type::UIntTyID:
 105   case Type::PointerTyID: return 2;          // Int's and pointers are class #2
 106
 107   case Type::LongTyID:
 108   case Type::ULongTyID:   return 3;          // Longs are class #3
 109   case Type::FloatTyID:   return 4;          // Float is class #4
 110   case Type::DoubleTyID:  return 5;          // Doubles are class #5
 111   default:
 112     assert(0 && "Invalid type to getClass!");
 113     return 0;  // not reached
 114   }
 115 }
 116
 117 /// copyConstantToRegister - Output the instructions required to put the
 118 /// specified constant into the specified register.
 119 ///
 120 void ISel::copyConstantToRegister(Constant *C, unsigned R) {
 121   assert (!isa<ConstantExpr>(C) && "Constant expressions not yet handled!\n");
 122
 123   if (C->getType()->isIntegral()) {
 124     unsigned Class = getClass(C->getType());
 125     assert(Class != 3 && "Type not handled yet!");
 126
 127     static const unsigned IntegralOpcodeTab[] = {
 128       X86::MOVir8, X86::MOVir16, X86::MOVir32
 129     };
 130
 131     if (C->getType()->isSigned()) {
 132       ConstantSInt *CSI = cast<ConstantSInt>(C);
 133       BuildMI(BB, IntegralOpcodeTab[Class], 1, R).addSImm(CSI->getValue());
 134     } else {
 135       ConstantUInt *CUI = cast<ConstantUInt>(C);
 136       BuildMI(BB, IntegralOpcodeTab[Class], 1, R).addZImm(CUI->getValue());
 137     }
 138   } else {
 139     assert(0 && "Type not handled yet!");
 140   }
 141 }
 142
 143
 144 /// 'ret' instruction - Here we are interested in meeting the x86 ABI.  As such,
 145 /// we have the following possibilities:
 146 ///
 147 ///   ret void: No return value, simply emit a 'ret' instruction
 148 ///   ret sbyte, ubyte : Extend value into EAX and return
 149 ///   ret short, ushort: Extend value into EAX and return
 150 ///   ret int, uint    : Move value into EAX and return
 151 ///   ret pointer      : Move value into EAX and return
 152 ///   ret long, ulong  : Move value into EAX/EDX (?) and return
 153 ///   ret float/double : ?  Top of FP stack?  XMM0?
 154 ///
 155 void ISel::visitReturnInst(ReturnInst &I) {
 156   if (I.getNumOperands() != 0) {  // Not 'ret void'?
 157     // Move result into a hard register... then emit a ret
 158     visitInstruction(I);  // abort
 159   }
 160
 161   // Emit a simple 'ret' instruction... appending it to the end of the basic
 162   // block
 163   BuildMI(BB, X86::RET, 0);
 164 }
 165
 166 void ISel::visitBranchInst(BranchInst &BI) {
 167   if (BI.isConditional())   // Only handles unconditional branches so far...
 168     visitInstruction(BI);
 169
 170   BuildMI(BB, X86::JMP, 1).addPCDisp(BI.getSuccessor(0));
 171 }
 172
 173
 174 /// Shift instructions: 'shl', 'sar', 'shr' - Some special cases here
 175 /// for constant immediate shift values, and for constant immediate
 176 /// shift values equal to 1. Even the general case is sort of special,
 177 /// because the shift amount has to be in CL, not just any old register.
 178 ///
 179 void
 180 ISel::visitShiftInst (ShiftInst & I)
 181 {
 182   unsigned Op0r = getReg (I.getOperand (0));
 183   unsigned DestReg = getReg (I);
 184   bool isLeftShift = I.getOpcode() == Instruction::Shl;
 185   bool isOperandSigned = I.getType()->isUnsigned();
 186   unsigned OperandClass = getClass(I.getType());
 187
 188   if (OperandClass > 2)
 189     visitInstruction(I); // Can't handle longs yet!
 190
 191   if (ConstantUInt *CUI = dyn_cast <ConstantUInt> (I.getOperand (1)))
 192     {
 193       // The shift amount is constant, guaranteed to be a ubyte. Get its value.
 194       assert(CUI->getType() == Type::UByteTy && "Shift amount not a ubyte?");
 195       unsigned char shAmt = CUI->getValue();
 196
 197       static const unsigned ConstantOperand[][4] = {
 198         { X86::SHRir8, X86::SHRir16, X86::SHRir32, 0 },  // SHR
 199         { X86::SARir8, X86::SARir16, X86::SARir32, 0 },  // SAR
 200         { X86::SHLir8, X86::SHLir16, X86::SHLir32, 0 },  // SHL
 201         { X86::SHLir8, X86::SHLir16, X86::SHLir32, 0 },  // SAL = SHL
 202       };
 203
 204       const unsigned *OpTab = // Figure out the operand table to use
 205         ConstantOperand[isLeftShift*2+isOperandSigned];
 206
 207       // Emit: <insn> reg, shamt  (shift-by-immediate opcode "ir" form.)
 208       BuildMI(BB, OpTab[OperandClass], 2, DestReg).addReg(Op0r).addZImm(shAmt);
 209     }
 210   else
 211     {
 212       // The shift amount is non-constant.
 213       //
 214       // In fact, you can only shift with a variable shift amount if
 215       // that amount is already in the CL register, so we have to put it
 216       // there first.
 217       //
 218
 219       // Emit: move cl, shiftAmount (put the shift amount in CL.)
 220       BuildMI (BB, X86::MOVrr8, 2, X86::CL).addReg(getReg(I.getOperand(1)));
 221
 222       // This is a shift right (SHR).
 223       static const unsigned NonConstantOperand[][4] = {
 224         { X86::SHRrr8, X86::SHRrr16, X86::SHRrr32, 0 },  // SHR
 225         { X86::SARrr8, X86::SARrr16, X86::SARrr32, 0 },  // SAR
 226         { X86::SHLrr8, X86::SHLrr16, X86::SHLrr32, 0 },  // SHL
 227         { X86::SHLrr8, X86::SHLrr16, X86::SHLrr32, 0 },  // SAL = SHL
 228       };
 229
 230       const unsigned *OpTab = // Figure out the operand table to use
 231         NonConstantOperand[isLeftShift*2+isOperandSigned];
 232
 233       BuildMI(BB, OpTab[OperandClass], 2, DestReg).addReg(Op0r).addReg(X86::CL);
 234     }
 235 }
 236
 237
 238 /// 'add' instruction - Simply turn this into an x86 reg,reg add instruction.
 239 void ISel::visitAdd(BinaryOperator &B) {
 240   unsigned Op0r = getReg(B.getOperand(0)), Op1r = getReg(B.getOperand(1));
 241   unsigned DestReg = getReg(B);
 242   unsigned Class = getClass(B.getType());
 243
 244   static const unsigned Opcodes[] = { X86::ADDrr8, X86::ADDrr16, X86::ADDrr32 };
 245
 246   if (Class >= sizeof(Opcodes)/sizeof(Opcodes[0]))
 247     visitInstruction(B);  // Not handled class yet...
 248
 249   BuildMI(BB, Opcodes[Class], 2, DestReg).addReg(Op0r).addReg(Op1r);
 250
 251   // For Longs: Here we have a pair of operands each occupying a pair of
 252   // registers.  We need to do an ADDrr32 of the least-significant pair
 253   // immediately followed by an ADCrr32 (Add with Carry) of the most-significant
 254   // pair.  I don't know how we are representing these multi-register arguments.
 255 }
 256
 257
 258
 259 /// createSimpleX86InstructionSelector - This pass converts an LLVM function
 260 /// into a machine code representation is a very simple peep-hole fashion.  The
 261 /// generated code sucks but the implementation is nice and simple.
 262 ///
 263 Pass *createSimpleX86InstructionSelector(TargetMachine &TM) {
 264   return new ISel(TM);
 265 }