lib/Target/X86/MCTargetDesc/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/X86MCTargetDesc.h"
  16 #include "MCTargetDesc/X86BaseInfo.h"
  17 #include "MCTargetDesc/X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/MC/MCInstrInfo.h"
  22 #include "llvm/MC/MCRegisterInfo.h"
  23 #include "llvm/MC/MCSubtargetInfo.h"
  24 #include "llvm/MC/MCSymbol.h"
  25 #include "llvm/Support/raw_ostream.h"
  26
  27 using namespace llvm;
  28
  29 namespace {
  30 class X86MCCodeEmitter : public MCCodeEmitter {
  31   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  32   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  33   const MCInstrInfo &MCII;
  34   const MCSubtargetInfo &STI;
  35   MCContext &Ctx;
  36 public:
  37   X86MCCodeEmitter(const MCInstrInfo &mcii, const MCSubtargetInfo &sti,
  38                    MCContext &ctx)
  39     : MCII(mcii), STI(sti), Ctx(ctx) {
  40   }
  41
  42   ~X86MCCodeEmitter() {}
  43
  44   bool is64BitMode() const {
  45     // FIXME: Can tablegen auto-generate this?
  46     return (STI.getFeatureBits() & X86::Mode64Bit) != 0;
  47   }
  48
  49   static unsigned GetX86RegNum(const MCOperand &MO) {
  50     return X86_MC::getX86RegNum(MO.getReg());
  51   }
  52
  53   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  54   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  55   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  56   // in 1's complement form, example:
  57   //
  58   //  ModRM field => XMM9 => 1
  59   //  VEX.VVVV    => XMM9 => ~9
  60   //
  61   // See table 4-35 of Intel AVX Programming Reference for details.
  62   static unsigned char getVEXRegisterEncoding(const MCInst &MI,
  63                                               unsigned OpNum) {
  64     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  65     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  66     if (X86II::isX86_64ExtendedReg(SrcReg))
  67       SrcRegNum |= 8;
  68
  69     // The registers represented through VEX_VVVV should
  70     // be encoded in 1's complement form.
  71     return (~SrcRegNum) & 0xf;
  72   }
  73
  74   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  75     OS << (char)C;
  76     ++CurByte;
  77   }
  78
  79   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  80                     raw_ostream &OS) const {
  81     // Output the constant in little endian byte order.
  82     for (unsigned i = 0; i != Size; ++i) {
  83       EmitByte(Val & 255, CurByte, OS);
  84       Val >>= 8;
  85     }
  86   }
  87
  88   void EmitImmediate(const MCOperand &Disp,
  89                      unsigned ImmSize, MCFixupKind FixupKind,
  90                      unsigned &CurByte, raw_ostream &OS,
  91                      SmallVectorImpl<MCFixup> &Fixups,
  92                      int ImmOffset = 0) const;
  93
  94   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
  95                                         unsigned RM) {
  96     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
  97     return RM | (RegOpcode << 3) | (Mod << 6);
  98   }
  99
 100   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 101                         unsigned &CurByte, raw_ostream &OS) const {
 102     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 103   }
 104
 105   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 106                    unsigned &CurByte, raw_ostream &OS) const {
 107     // SIB byte is in the same format as the ModRMByte.
 108     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 109   }
 110
 111
 112   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 113                         unsigned RegOpcodeField,
 114                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 115                         SmallVectorImpl<MCFixup> &Fixups) const;
 116
 117   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 118                          SmallVectorImpl<MCFixup> &Fixups) const;
 119
 120   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 121                            const MCInst &MI, const MCInstrDesc &Desc,
 122                            raw_ostream &OS) const;
 123
 124   void EmitSegmentOverridePrefix(uint64_t TSFlags, unsigned &CurByte,
 125                                  int MemOperand, const MCInst &MI,
 126                                  raw_ostream &OS) const;
 127
 128   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 129                         const MCInst &MI, const MCInstrDesc &Desc,
 130                         raw_ostream &OS) const;
 131 };
 132
 133 } // end anonymous namespace
 134
 135
 136 MCCodeEmitter *llvm::createX86MCCodeEmitter(const MCInstrInfo &MCII,
 137                                             const MCSubtargetInfo &STI,
 138                                             MCContext &Ctx) {
 139   return new X86MCCodeEmitter(MCII, STI, Ctx);
 140 }
 141
 142 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 143 /// sign-extended field.
 144 static bool isDisp8(int Value) {
 145   return Value == (signed char)Value;
 146 }
 147
 148 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 149 /// in an instruction with the specified TSFlags.
 150 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 151   unsigned Size = X86II::getSizeOfImm(TSFlags);
 152   bool isPCRel = X86II::isImmPCRel(TSFlags);
 153
 154   return MCFixup::getKindForSize(Size, isPCRel);
 155 }
 156
 157 /// Is32BitMemOperand - Return true if the specified instruction with a memory
 158 /// operand should emit the 0x67 prefix byte in 64-bit mode due to a 32-bit
 159 /// memory operand.  Op specifies the operand # of the memoperand.
 160 static bool Is32BitMemOperand(const MCInst &MI, unsigned Op) {
 161   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 162   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 163
 164   if ((BaseReg.getReg() != 0 &&
 165        X86MCRegisterClasses[X86::GR32RegClassID].contains(BaseReg.getReg())) ||
 166       (IndexReg.getReg() != 0 &&
 167        X86MCRegisterClasses[X86::GR32RegClassID].contains(IndexReg.getReg())))
 168     return true;
 169   return false;
 170 }
 171
 172 /// StartsWithGlobalOffsetTable - Return true for the simple cases where this
 173 /// expression starts with _GLOBAL_OFFSET_TABLE_. This is a needed to support
 174 /// PIC on ELF i386 as that symbol is magic. We check only simple case that
 175 /// are know to be used: _GLOBAL_OFFSET_TABLE_ by itself or at the start
 176 /// of a binary expression.
 177 static bool StartsWithGlobalOffsetTable(const MCExpr *Expr) {
 178   if (Expr->getKind() == MCExpr::Binary) {
 179     const MCBinaryExpr *BE = static_cast<const MCBinaryExpr *>(Expr);
 180     Expr = BE->getLHS();
 181   }
 182
 183   if (Expr->getKind() != MCExpr::SymbolRef)
 184     return false;
 185
 186   const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 187   const MCSymbol &S = Ref->getSymbol();
 188   return S.getName() == "_GLOBAL_OFFSET_TABLE_";
 189 }
 190
 191 void X86MCCodeEmitter::
 192 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 193               unsigned &CurByte, raw_ostream &OS,
 194               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 195   const MCExpr *Expr = NULL;
 196   if (DispOp.isImm()) {
 197     // If this is a simple integer displacement that doesn't require a
 198     // relocation, emit it now.
 199     if (FixupKind != FK_PCRel_1 &&
 200         FixupKind != FK_PCRel_2 &&
 201         FixupKind != FK_PCRel_4) {
 202       EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 203       return;
 204     }
 205     Expr = MCConstantExpr::Create(DispOp.getImm(), Ctx);
 206   } else {
 207     Expr = DispOp.getExpr();
 208   }
 209
 210   // If we have an immoffset, add it to the expression.
 211   if ((FixupKind == FK_Data_4 ||
 212        FixupKind == MCFixupKind(X86::reloc_signed_4byte)) &&
 213       StartsWithGlobalOffsetTable(Expr)) {
 214     assert(ImmOffset == 0);
 215
 216     FixupKind = MCFixupKind(X86::reloc_global_offset_table);
 217     ImmOffset = CurByte;
 218   }
 219
 220   // If the fixup is pc-relative, we need to bias the value to be relative to
 221   // the start of the field, not the end of the field.
 222   if (FixupKind == FK_PCRel_4 ||
 223       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 224       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 225     ImmOffset -= 4;
 226   if (FixupKind == FK_PCRel_2)
 227     ImmOffset -= 2;
 228   if (FixupKind == FK_PCRel_1)
 229     ImmOffset -= 1;
 230
 231   if (ImmOffset)
 232     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 233                                    Ctx);
 234
 235   // Emit a symbolic constant as a fixup and 4 zeros.
 236   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 237   EmitConstant(0, Size, CurByte, OS);
 238 }
 239
 240 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 241                                         unsigned RegOpcodeField,
 242                                         uint64_t TSFlags, unsigned &CurByte,
 243                                         raw_ostream &OS,
 244                                         SmallVectorImpl<MCFixup> &Fixups) const{
 245   const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
 246   const MCOperand &Base     = MI.getOperand(Op+X86::AddrBaseReg);
 247   const MCOperand &Scale    = MI.getOperand(Op+X86::AddrScaleAmt);
 248   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 249   unsigned BaseReg = Base.getReg();
 250
 251   // Handle %rip relative addressing.
 252   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 253     assert(is64BitMode() && "Rip-relative addressing requires 64-bit mode");
 254     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 255     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 256
 257     unsigned FixupKind = X86::reloc_riprel_4byte;
 258
 259     // movq loads are handled with a special relocation form which allows the
 260     // linker to eliminate some loads for GOT references which end up in the
 261     // same linkage unit.
 262     if (MI.getOpcode() == X86::MOV64rm)
 263       FixupKind = X86::reloc_riprel_4byte_movq_load;
 264
 265     // rip-relative addressing is actually relative to the *next* instruction.
 266     // Since an immediate can follow the mod/rm byte for an instruction, this
 267     // means that we need to bias the immediate field of the instruction with
 268     // the size of the immediate field.  If we have this case, add it into the
 269     // expression to emit.
 270     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 271
 272     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 273                   CurByte, OS, Fixups, -ImmSize);
 274     return;
 275   }
 276
 277   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 278
 279   // Determine whether a SIB byte is needed.
 280   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 281   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 282   // 2-7) and absolute references.
 283
 284   if (// The SIB byte must be used if there is an index register.
 285       IndexReg.getReg() == 0 &&
 286       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 287       // encode to an R/M value of 4, which indicates that a SIB byte is
 288       // present.
 289       BaseRegNo != N86::ESP &&
 290       // If there is no base register and we're in 64-bit mode, we need a SIB
 291       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 292       (!is64BitMode() || BaseReg != 0)) {
 293
 294     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 295       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 296       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 297       return;
 298     }
 299
 300     // If the base is not EBP/ESP and there is no displacement, use simple
 301     // indirect register encoding, this handles addresses like [EAX].  The
 302     // encoding for [EBP] with no displacement means [disp32] so we handle it
 303     // by emitting a displacement of 0 below.
 304     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 305       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 306       return;
 307     }
 308
 309     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 310     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 311       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 312       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 313       return;
 314     }
 315
 316     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 317     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 318     EmitImmediate(Disp, 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 319                   Fixups);
 320     return;
 321   }
 322
 323   // We need a SIB byte, so start by outputting the ModR/M byte first
 324   assert(IndexReg.getReg() != X86::ESP &&
 325          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 326
 327   bool ForceDisp32 = false;
 328   bool ForceDisp8  = false;
 329   if (BaseReg == 0) {
 330     // If there is no base register, we emit the special case SIB byte with
 331     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 332     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 333     ForceDisp32 = true;
 334   } else if (!Disp.isImm()) {
 335     // Emit the normal disp32 encoding.
 336     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 337     ForceDisp32 = true;
 338   } else if (Disp.getImm() == 0 &&
 339              // Base reg can't be anything that ends up with '5' as the base
 340              // reg, it is the magic [*] nomenclature that indicates no base.
 341              BaseRegNo != N86::EBP) {
 342     // Emit no displacement ModR/M byte
 343     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 344   } else if (isDisp8(Disp.getImm())) {
 345     // Emit the disp8 encoding.
 346     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 347     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 348   } else {
 349     // Emit the normal disp32 encoding.
 350     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 351   }
 352
 353   // Calculate what the SS field value should be...
 354   static const unsigned SSTable[] = { ~0U, 0, 1, ~0U, 2, ~0U, ~0U, ~0U, 3 };
 355   unsigned SS = SSTable[Scale.getImm()];
 356
 357   if (BaseReg == 0) {
 358     // Handle the SIB byte for the case where there is no base, see Intel
 359     // Manual 2A, table 2-7. The displacement has already been output.
 360     unsigned IndexRegNo;
 361     if (IndexReg.getReg())
 362       IndexRegNo = GetX86RegNum(IndexReg);
 363     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 364       IndexRegNo = 4;
 365     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 366   } else {
 367     unsigned IndexRegNo;
 368     if (IndexReg.getReg())
 369       IndexRegNo = GetX86RegNum(IndexReg);
 370     else
 371       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 372     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 373   }
 374
 375   // Do we need to output a displacement?
 376   if (ForceDisp8)
 377     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 378   else if (ForceDisp32 || Disp.getImm() != 0)
 379     EmitImmediate(Disp, 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 380                   Fixups);
 381 }
 382
 383 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 384 /// called VEX.
 385 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 386                                            int MemOperand, const MCInst &MI,
 387                                            const MCInstrDesc &Desc,
 388                                            raw_ostream &OS) const {
 389   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
 390   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
 391
 392   // VEX_R: opcode externsion equivalent to REX.R in
 393   // 1's complement (inverted) form
 394   //
 395   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 396   //  0: Same as REX_R=1 (64 bit mode only)
 397   //
 398   unsigned char VEX_R = 0x1;
 399
 400   // VEX_X: equivalent to REX.X, only used when a
 401   // register is used for index in SIB Byte.
 402   //
 403   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 404   //  0: Same as REX.X=1 (64-bit mode only)
 405   unsigned char VEX_X = 0x1;
 406
 407   // VEX_B:
 408   //
 409   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 410   //  0: Same as REX_B=1 (64 bit mode only)
 411   //
 412   unsigned char VEX_B = 0x1;
 413
 414   // VEX_W: opcode specific (use like REX.W, or used for
 415   // opcode extension, or ignored, depending on the opcode byte)
 416   unsigned char VEX_W = 0;
 417
 418   // XOP_W: opcode specific, same bit as VEX_W, but used to
 419   // swap operand 3 and 4 for FMA4 and XOP instructions
 420   unsigned char XOP_W = 0;
 421
 422   // VEX_5M (VEX m-mmmmm field):
 423   //
 424   //  0b00000: Reserved for future use
 425   //  0b00001: implied 0F leading opcode
 426   //  0b00010: implied 0F 38 leading opcode bytes
 427   //  0b00011: implied 0F 3A leading opcode bytes
 428   //  0b00100-0b11111: Reserved for future use
 429   //
 430   unsigned char VEX_5M = 0x1;
 431
 432   // VEX_4V (VEX vvvv field): a register specifier
 433   // (in 1's complement form) or 1111 if unused.
 434   unsigned char VEX_4V = 0xf;
 435
 436   // VEX_L (Vector Length):
 437   //
 438   //  0: scalar or 128-bit vector
 439   //  1: 256-bit vector
 440   //
 441   unsigned char VEX_L = 0;
 442
 443   // VEX_PP: opcode extension providing equivalent
 444   // functionality of a SIMD prefix
 445   //
 446   //  0b00: None
 447   //  0b01: 66
 448   //  0b10: F3
 449   //  0b11: F2
 450   //
 451   unsigned char VEX_PP = 0;
 452
 453   // Encode the operand size opcode prefix as needed.
 454   if (TSFlags & X86II::OpSize)
 455     VEX_PP = 0x01;
 456
 457   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_W)
 458     VEX_W = 1;
 459
 460   if ((TSFlags >> X86II::VEXShift) & X86II::XOP_W)
 461     XOP_W = 1;
 462
 463   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_L)
 464     VEX_L = 1;
 465
 466   switch (TSFlags & X86II::Op0Mask) {
 467   default: assert(0 && "Invalid prefix!");
 468   case X86II::T8:  // 0F 38
 469     VEX_5M = 0x2;
 470     break;
 471   case X86II::TA:  // 0F 3A
 472     VEX_5M = 0x3;
 473     break;
 474   case X86II::T8XS: // F3 0F 38
 475     VEX_PP = 0x2;
 476     VEX_5M = 0x2;
 477     break;
 478   case X86II::T8XD: // F2 0F 38
 479     VEX_PP = 0x3;
 480     VEX_5M = 0x2;
 481     break;
 482   case X86II::TAXD: // F2 0F 3A
 483     VEX_PP = 0x3;
 484     VEX_5M = 0x3;
 485     break;
 486   case X86II::XS:  // F3 0F
 487     VEX_PP = 0x2;
 488     break;
 489   case X86II::XD:  // F2 0F
 490     VEX_PP = 0x3;
 491     break;
 492   case X86II::A6:  // Bypass: Not used by VEX
 493   case X86II::A7:  // Bypass: Not used by VEX
 494   case X86II::TB:  // Bypass: Not used by VEX
 495   case 0:
 496     break;  // No prefix!
 497   }
 498
 499   // Set the vector length to 256-bit if YMM0-YMM15 is used
 500   for (unsigned i = 0; i != MI.getNumOperands(); ++i) {
 501     if (!MI.getOperand(i).isReg())
 502       continue;
 503     unsigned SrcReg = MI.getOperand(i).getReg();
 504     if (SrcReg >= X86::YMM0 && SrcReg <= X86::YMM15)
 505       VEX_L = 1;
 506   }
 507
 508   // Classify VEX_B, VEX_4V, VEX_R, VEX_X
 509   unsigned CurOp = 0;
 510   switch (TSFlags & X86II::FormMask) {
 511   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 512   case X86II::MRMDestMem: {
 513     // MRMDestMem instructions forms:
 514     //  MemAddr, src1(ModR/M)
 515     //  MemAddr, src1(VEX_4V), src2(ModR/M)
 516     //  MemAddr, src1(ModR/M), imm8
 517     //
 518     if (X86II::isX86_64ExtendedReg(MI.getOperand(X86::AddrBaseReg).getReg()))
 519       VEX_B = 0x0;
 520     if (X86II::isX86_64ExtendedReg(MI.getOperand(X86::AddrIndexReg).getReg()))
 521       VEX_X = 0x0;
 522
 523     CurOp = X86::AddrNumOperands;
 524     if (HasVEX_4V)
 525       VEX_4V = getVEXRegisterEncoding(MI, CurOp++);
 526
 527     const MCOperand &MO = MI.getOperand(CurOp);
 528     if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
 529       VEX_R = 0x0;
 530     break;
 531   }
 532   case X86II::MRMSrcMem:
 533     // MRMSrcMem instructions forms:
 534     //  src1(ModR/M), MemAddr
 535     //  src1(ModR/M), src2(VEX_4V), MemAddr
 536     //  src1(ModR/M), MemAddr, imm8
 537     //  src1(ModR/M), MemAddr, src2(VEX_I8IMM)
 538     //
 539     //  FMA4:
 540     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 541     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 542     if (X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 543       VEX_R = 0x0;
 544
 545     if (HasVEX_4V)
 546       VEX_4V = getVEXRegisterEncoding(MI, 1);
 547
 548     if (X86II::isX86_64ExtendedReg(
 549                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 550       VEX_B = 0x0;
 551     if (X86II::isX86_64ExtendedReg(
 552                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 553       VEX_X = 0x0;
 554
 555     if (HasVEX_4VOp3)
 556       VEX_4V = getVEXRegisterEncoding(MI, X86::AddrNumOperands+1);
 557     break;
 558   case X86II::MRM0m: case X86II::MRM1m:
 559   case X86II::MRM2m: case X86II::MRM3m:
 560   case X86II::MRM4m: case X86II::MRM5m:
 561   case X86II::MRM6m: case X86II::MRM7m: {
 562     // MRM[0-9]m instructions forms:
 563     //  MemAddr
 564     //  src1(VEX_4V), MemAddr
 565     if (HasVEX_4V)
 566       VEX_4V = getVEXRegisterEncoding(MI, 0);
 567
 568     if (X86II::isX86_64ExtendedReg(
 569                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 570       VEX_B = 0x0;
 571     if (X86II::isX86_64ExtendedReg(
 572                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 573       VEX_X = 0x0;
 574     break;
 575   }
 576   case X86II::MRMSrcReg:
 577     // MRMSrcReg instructions forms:
 578     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 579     //  dst(ModR/M), src1(ModR/M)
 580     //  dst(ModR/M), src1(ModR/M), imm8
 581     //
 582     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 583       VEX_R = 0x0;
 584     CurOp++;
 585
 586     if (HasVEX_4V)
 587       VEX_4V = getVEXRegisterEncoding(MI, CurOp++);
 588     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 589       VEX_B = 0x0;
 590     CurOp++;
 591     if (HasVEX_4VOp3)
 592       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 593     break;
 594   case X86II::MRMDestReg:
 595     // MRMDestReg instructions forms:
 596     //  dst(ModR/M), src(ModR/M)
 597     //  dst(ModR/M), src(ModR/M), imm8
 598     if (X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 599       VEX_B = 0x0;
 600     if (X86II::isX86_64ExtendedReg(MI.getOperand(1).getReg()))
 601       VEX_R = 0x0;
 602     break;
 603   case X86II::MRM0r: case X86II::MRM1r:
 604   case X86II::MRM2r: case X86II::MRM3r:
 605   case X86II::MRM4r: case X86II::MRM5r:
 606   case X86II::MRM6r: case X86II::MRM7r:
 607     // MRM0r-MRM7r instructions forms:
 608     //  dst(VEX_4V), src(ModR/M), imm8
 609     VEX_4V = getVEXRegisterEncoding(MI, 0);
 610     if (X86II::isX86_64ExtendedReg(MI.getOperand(1).getReg()))
 611       VEX_B = 0x0;
 612     break;
 613   default: // RawFrm
 614     break;
 615   }
 616
 617   // Emit segment override opcode prefix as needed.
 618   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 619
 620   // VEX opcode prefix can have 2 or 3 bytes
 621   //
 622   //  3 bytes:
 623   //    +-----+ +--------------+ +-------------------+
 624   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 625   //    +-----+ +--------------+ +-------------------+
 626   //  2 bytes:
 627   //    +-----+ +-------------------+
 628   //    | C5h | | R | vvvv | L | pp |
 629   //    +-----+ +-------------------+
 630   //
 631   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 632
 633   if (VEX_B && VEX_X && !VEX_W && (VEX_5M == 1)) { // 2 byte VEX prefix
 634     EmitByte(0xC5, CurByte, OS);
 635     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 636     return;
 637   }
 638
 639   // 3 byte VEX prefix
 640   EmitByte(0xC4, CurByte, OS);
 641   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 642   EmitByte(LastByte | ((VEX_W | XOP_W) << 7), CurByte, OS);
 643 }
 644
 645 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 646 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 647 /// size, and 3) use of X86-64 extended registers.
 648 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 649                                    const MCInstrDesc &Desc) {
 650   unsigned REX = 0;
 651   if (TSFlags & X86II::REX_W)
 652     REX |= 1 << 3; // set REX.W
 653
 654   if (MI.getNumOperands() == 0) return REX;
 655
 656   unsigned NumOps = MI.getNumOperands();
 657   // FIXME: MCInst should explicitize the two-addrness.
 658   bool isTwoAddr = NumOps > 1 &&
 659                       Desc.getOperandConstraint(1, MCOI::TIED_TO) != -1;
 660
 661   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 662   unsigned i = isTwoAddr ? 1 : 0;
 663   for (; i != NumOps; ++i) {
 664     const MCOperand &MO = MI.getOperand(i);
 665     if (!MO.isReg()) continue;
 666     unsigned Reg = MO.getReg();
 667     if (!X86II::isX86_64NonExtLowByteReg(Reg)) continue;
 668     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 669     // that returns non-zero.
 670     REX |= 0x40; // REX fixed encoding prefix
 671     break;
 672   }
 673
 674   switch (TSFlags & X86II::FormMask) {
 675   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 676   case X86II::MRMSrcReg:
 677     if (MI.getOperand(0).isReg() &&
 678         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 679       REX |= 1 << 2; // set REX.R
 680     i = isTwoAddr ? 2 : 1;
 681     for (; i != NumOps; ++i) {
 682       const MCOperand &MO = MI.getOperand(i);
 683       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
 684         REX |= 1 << 0; // set REX.B
 685     }
 686     break;
 687   case X86II::MRMSrcMem: {
 688     if (MI.getOperand(0).isReg() &&
 689         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 690       REX |= 1 << 2; // set REX.R
 691     unsigned Bit = 0;
 692     i = isTwoAddr ? 2 : 1;
 693     for (; i != NumOps; ++i) {
 694       const MCOperand &MO = MI.getOperand(i);
 695       if (MO.isReg()) {
 696         if (X86II::isX86_64ExtendedReg(MO.getReg()))
 697           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 698         Bit++;
 699       }
 700     }
 701     break;
 702   }
 703   case X86II::MRM0m: case X86II::MRM1m:
 704   case X86II::MRM2m: case X86II::MRM3m:
 705   case X86II::MRM4m: case X86II::MRM5m:
 706   case X86II::MRM6m: case X86II::MRM7m:
 707   case X86II::MRMDestMem: {
 708     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
 709     i = isTwoAddr ? 1 : 0;
 710     if (NumOps > e && MI.getOperand(e).isReg() &&
 711         X86II::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 712       REX |= 1 << 2; // set REX.R
 713     unsigned Bit = 0;
 714     for (; i != e; ++i) {
 715       const MCOperand &MO = MI.getOperand(i);
 716       if (MO.isReg()) {
 717         if (X86II::isX86_64ExtendedReg(MO.getReg()))
 718           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 719         Bit++;
 720       }
 721     }
 722     break;
 723   }
 724   default:
 725     if (MI.getOperand(0).isReg() &&
 726         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 727       REX |= 1 << 0; // set REX.B
 728     i = isTwoAddr ? 2 : 1;
 729     for (unsigned e = NumOps; i != e; ++i) {
 730       const MCOperand &MO = MI.getOperand(i);
 731       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
 732         REX |= 1 << 2; // set REX.R
 733     }
 734     break;
 735   }
 736   return REX;
 737 }
 738
 739 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
 740 void X86MCCodeEmitter::EmitSegmentOverridePrefix(uint64_t TSFlags,
 741                                         unsigned &CurByte, int MemOperand,
 742                                         const MCInst &MI,
 743                                         raw_ostream &OS) const {
 744   switch (TSFlags & X86II::SegOvrMask) {
 745   default: assert(0 && "Invalid segment!");
 746   case 0:
 747     // No segment override, check for explicit one on memory operand.
 748     if (MemOperand != -1) {   // If the instruction has a memory operand.
 749       switch (MI.getOperand(MemOperand+X86::AddrSegmentReg).getReg()) {
 750       default: assert(0 && "Unknown segment register!");
 751       case 0: break;
 752       case X86::CS: EmitByte(0x2E, CurByte, OS); break;
 753       case X86::SS: EmitByte(0x36, CurByte, OS); break;
 754       case X86::DS: EmitByte(0x3E, CurByte, OS); break;
 755       case X86::ES: EmitByte(0x26, CurByte, OS); break;
 756       case X86::FS: EmitByte(0x64, CurByte, OS); break;
 757       case X86::GS: EmitByte(0x65, CurByte, OS); break;
 758       }
 759     }
 760     break;
 761   case X86II::FS:
 762     EmitByte(0x64, CurByte, OS);
 763     break;
 764   case X86II::GS:
 765     EmitByte(0x65, CurByte, OS);
 766     break;
 767   }
 768 }
 769
 770 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 771 ///
 772 /// MemOperand is the operand # of the start of a memory operand if present.  If
 773 /// Not present, it is -1.
 774 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 775                                         int MemOperand, const MCInst &MI,
 776                                         const MCInstrDesc &Desc,
 777                                         raw_ostream &OS) const {
 778
 779   // Emit the lock opcode prefix as needed.
 780   if (TSFlags & X86II::LOCK)
 781     EmitByte(0xF0, CurByte, OS);
 782
 783   // Emit segment override opcode prefix as needed.
 784   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 785
 786   // Emit the repeat opcode prefix as needed.
 787   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 788     EmitByte(0xF3, CurByte, OS);
 789
 790   // Emit the address size opcode prefix as needed.
 791   if ((TSFlags & X86II::AdSize) ||
 792       (MemOperand != -1 && is64BitMode() && Is32BitMemOperand(MI, MemOperand)))
 793     EmitByte(0x67, CurByte, OS);
 794
 795   // Emit the operand size opcode prefix as needed.
 796   if (TSFlags & X86II::OpSize)
 797     EmitByte(0x66, CurByte, OS);
 798
 799   bool Need0FPrefix = false;
 800   switch (TSFlags & X86II::Op0Mask) {
 801   default: assert(0 && "Invalid prefix!");
 802   case 0: break;  // No prefix!
 803   case X86II::REP: break; // already handled.
 804   case X86II::TB:  // Two-byte opcode prefix
 805   case X86II::T8:  // 0F 38
 806   case X86II::TA:  // 0F 3A
 807   case X86II::A6:  // 0F A6
 808   case X86II::A7:  // 0F A7
 809     Need0FPrefix = true;
 810     break;
 811   case X86II::T8XS: // F3 0F 38
 812     EmitByte(0xF3, CurByte, OS);
 813     Need0FPrefix = true;
 814     break;
 815   case X86II::T8XD: // F2 0F 38
 816     EmitByte(0xF2, CurByte, OS);
 817     Need0FPrefix = true;
 818     break;
 819   case X86II::TAXD: // F2 0F 3A
 820     EmitByte(0xF2, CurByte, OS);
 821     Need0FPrefix = true;
 822     break;
 823   case X86II::XS:   // F3 0F
 824     EmitByte(0xF3, CurByte, OS);
 825     Need0FPrefix = true;
 826     break;
 827   case X86II::XD:   // F2 0F
 828     EmitByte(0xF2, CurByte, OS);
 829     Need0FPrefix = true;
 830     break;
 831   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 832   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 833   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 834   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 835   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 836   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 837   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 838   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 839   }
 840
 841   // Handle REX prefix.
 842   // FIXME: Can this come before F2 etc to simplify emission?
 843   if (is64BitMode()) {
 844     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 845       EmitByte(0x40 | REX, CurByte, OS);
 846   }
 847
 848   // 0x0F escape code must be emitted just before the opcode.
 849   if (Need0FPrefix)
 850     EmitByte(0x0F, CurByte, OS);
 851
 852   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 853   switch (TSFlags & X86II::Op0Mask) {
 854   case X86II::T8XS:  // F3 0F 38
 855   case X86II::T8XD:  // F2 0F 38
 856   case X86II::T8:    // 0F 38
 857     EmitByte(0x38, CurByte, OS);
 858     break;
 859   case X86II::TAXD:  // F2 0F 3A
 860   case X86II::TA:    // 0F 3A
 861     EmitByte(0x3A, CurByte, OS);
 862     break;
 863   case X86II::A6:    // 0F A6
 864     EmitByte(0xA6, CurByte, OS);
 865     break;
 866   case X86II::A7:    // 0F A7
 867     EmitByte(0xA7, CurByte, OS);
 868     break;
 869   }
 870 }
 871
 872 void X86MCCodeEmitter::
 873 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 874                   SmallVectorImpl<MCFixup> &Fixups) const {
 875   unsigned Opcode = MI.getOpcode();
 876   const MCInstrDesc &Desc = MCII.get(Opcode);
 877   uint64_t TSFlags = Desc.TSFlags;
 878
 879   // Pseudo instructions don't get encoded.
 880   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 881     return;
 882
 883   // If this is a two-address instruction, skip one of the register operands.
 884   // FIXME: This should be handled during MCInst lowering.
 885   unsigned NumOps = Desc.getNumOperands();
 886   unsigned CurOp = 0;
 887   if (NumOps > 1 && Desc.getOperandConstraint(1, MCOI::TIED_TO) != -1)
 888     ++CurOp;
 889   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, MCOI::TIED_TO)== 0)
 890     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 891     --NumOps;
 892
 893   // Keep track of the current byte being emitted.
 894   unsigned CurByte = 0;
 895
 896   // Is this instruction encoded using the AVX VEX prefix?
 897   bool HasVEXPrefix = (TSFlags >> X86II::VEXShift) & X86II::VEX;
 898
 899   // It uses the VEX.VVVV field?
 900   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
 901   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
 902   bool HasXOP_W = (TSFlags >> X86II::VEXShift) & X86II::XOP_W;
 903   unsigned XOP_W_I8IMMOperand = 2;
 904
 905   // Determine where the memory operand starts, if present.
 906   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags, Opcode);
 907   if (MemoryOperand != -1) MemoryOperand += CurOp;
 908
 909   if (!HasVEXPrefix)
 910     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 911   else
 912     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 913
 914   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 915
 916   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
 917     BaseOpcode = 0x0F;   // Weird 3DNow! encoding.
 918
 919   unsigned SrcRegNum = 0;
 920   switch (TSFlags & X86II::FormMask) {
 921   case X86II::MRMInitReg:
 922     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 923   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 924     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 925   case X86II::Pseudo:
 926     assert(0 && "Pseudo instruction shouldn't be emitted");
 927   case X86II::RawFrm:
 928     EmitByte(BaseOpcode, CurByte, OS);
 929     break;
 930   case X86II::RawFrmImm8:
 931     EmitByte(BaseOpcode, CurByte, OS);
 932     EmitImmediate(MI.getOperand(CurOp++),
 933                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 934                   CurByte, OS, Fixups);
 935     EmitImmediate(MI.getOperand(CurOp++), 1, FK_Data_1, CurByte, OS, Fixups);
 936     break;
 937   case X86II::RawFrmImm16:
 938     EmitByte(BaseOpcode, CurByte, OS);
 939     EmitImmediate(MI.getOperand(CurOp++),
 940                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 941                   CurByte, OS, Fixups);
 942     EmitImmediate(MI.getOperand(CurOp++), 2, FK_Data_2, CurByte, OS, Fixups);
 943     break;
 944
 945   case X86II::AddRegFrm:
 946     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 947     break;
 948
 949   case X86II::MRMDestReg:
 950     EmitByte(BaseOpcode, CurByte, OS);
 951     EmitRegModRMByte(MI.getOperand(CurOp),
 952                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 953     CurOp += 2;
 954     break;
 955
 956   case X86II::MRMDestMem:
 957     EmitByte(BaseOpcode, CurByte, OS);
 958     SrcRegNum = CurOp + X86::AddrNumOperands;
 959
 960     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 961       SrcRegNum++;
 962
 963     EmitMemModRMByte(MI, CurOp,
 964                      GetX86RegNum(MI.getOperand(SrcRegNum)),
 965                      TSFlags, CurByte, OS, Fixups);
 966     CurOp = SrcRegNum + 1;
 967     break;
 968
 969   case X86II::MRMSrcReg:
 970     EmitByte(BaseOpcode, CurByte, OS);
 971     SrcRegNum = CurOp + 1;
 972
 973     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 974       SrcRegNum++;
 975
 976     // GAS sets the XOP_W even with register operands, we want to match this.
 977     // XOP_W is ignored, so there is no swapping of the operands
 978     XOP_W_I8IMMOperand = 3;
 979
 980     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 981                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 982     CurOp = SrcRegNum + 1;
 983     if (HasVEX_4VOp3)
 984       ++CurOp;
 985     break;
 986
 987   case X86II::MRMSrcMem: {
 988     int AddrOperands = X86::AddrNumOperands;
 989     unsigned FirstMemOp = CurOp+1;
 990     if (HasVEX_4V) {
 991       ++AddrOperands;
 992       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
 993     }
 994     if(HasXOP_W) // Skip second register source (encoded in I8IMM)
 995       ++FirstMemOp;
 996
 997     EmitByte(BaseOpcode, CurByte, OS);
 998
 999     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
1000                      TSFlags, CurByte, OS, Fixups);
1001     if(HasXOP_W) {
1002       CurOp = NumOps - 1; // We have consumed all except one operand (third)
1003     } else {
1004       CurOp += AddrOperands + 1;
1005       if (HasVEX_4VOp3)
1006         ++CurOp;
1007     }
1008     break;
1009   }
1010
1011   case X86II::MRM0r: case X86II::MRM1r:
1012   case X86II::MRM2r: case X86II::MRM3r:
1013   case X86II::MRM4r: case X86II::MRM5r:
1014   case X86II::MRM6r: case X86II::MRM7r:
1015     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1016       CurOp++;
1017     EmitByte(BaseOpcode, CurByte, OS);
1018     EmitRegModRMByte(MI.getOperand(CurOp++),
1019                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
1020                      CurByte, OS);
1021     break;
1022   case X86II::MRM0m: case X86II::MRM1m:
1023   case X86II::MRM2m: case X86II::MRM3m:
1024   case X86II::MRM4m: case X86II::MRM5m:
1025   case X86II::MRM6m: case X86II::MRM7m:
1026     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1027       CurOp++;
1028     EmitByte(BaseOpcode, CurByte, OS);
1029     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
1030                      TSFlags, CurByte, OS, Fixups);
1031     CurOp += X86::AddrNumOperands;
1032     break;
1033   case X86II::MRM_C1:
1034     EmitByte(BaseOpcode, CurByte, OS);
1035     EmitByte(0xC1, CurByte, OS);
1036     break;
1037   case X86II::MRM_C2:
1038     EmitByte(BaseOpcode, CurByte, OS);
1039     EmitByte(0xC2, CurByte, OS);
1040     break;
1041   case X86II::MRM_C3:
1042     EmitByte(BaseOpcode, CurByte, OS);
1043     EmitByte(0xC3, CurByte, OS);
1044     break;
1045   case X86II::MRM_C4:
1046     EmitByte(BaseOpcode, CurByte, OS);
1047     EmitByte(0xC4, CurByte, OS);
1048     break;
1049   case X86II::MRM_C8:
1050     EmitByte(BaseOpcode, CurByte, OS);
1051     EmitByte(0xC8, CurByte, OS);
1052     break;
1053   case X86II::MRM_C9:
1054     EmitByte(BaseOpcode, CurByte, OS);
1055     EmitByte(0xC9, CurByte, OS);
1056     break;
1057   case X86II::MRM_E8:
1058     EmitByte(BaseOpcode, CurByte, OS);
1059     EmitByte(0xE8, CurByte, OS);
1060     break;
1061   case X86II::MRM_F0:
1062     EmitByte(BaseOpcode, CurByte, OS);
1063     EmitByte(0xF0, CurByte, OS);
1064     break;
1065   case X86II::MRM_F8:
1066     EmitByte(BaseOpcode, CurByte, OS);
1067     EmitByte(0xF8, CurByte, OS);
1068     break;
1069   case X86II::MRM_F9:
1070     EmitByte(BaseOpcode, CurByte, OS);
1071     EmitByte(0xF9, CurByte, OS);
1072     break;
1073   case X86II::MRM_D0:
1074     EmitByte(BaseOpcode, CurByte, OS);
1075     EmitByte(0xD0, CurByte, OS);
1076     break;
1077   case X86II::MRM_D1:
1078     EmitByte(BaseOpcode, CurByte, OS);
1079     EmitByte(0xD1, CurByte, OS);
1080     break;
1081   }
1082
1083   // If there is a remaining operand, it must be a trailing immediate.  Emit it
1084   // according to the right size for the instruction.
1085   if (CurOp != NumOps) {
1086     // The last source register of a 4 operand instruction in AVX is encoded
1087     // in bits[7:4] of a immediate byte, and bits[3:0] are ignored.
1088     if ((TSFlags >> X86II::VEXShift) & X86II::VEX_I8IMM) {
1089       const MCOperand &MO = MI.getOperand(HasXOP_W ? XOP_W_I8IMMOperand
1090                                                    : CurOp);
1091       CurOp++;
1092       bool IsExtReg = X86II::isX86_64ExtendedReg(MO.getReg());
1093       unsigned RegNum = (IsExtReg ? (1 << 7) : 0);
1094       RegNum |= GetX86RegNum(MO) << 4;
1095       EmitImmediate(MCOperand::CreateImm(RegNum), 1, FK_Data_1, CurByte, OS,
1096                     Fixups);
1097     } else {
1098       unsigned FixupKind;
1099       // FIXME: Is there a better way to know that we need a signed relocation?
1100       if (MI.getOpcode() == X86::ADD64ri32 ||
1101           MI.getOpcode() == X86::MOV64ri32 ||
1102           MI.getOpcode() == X86::MOV64mi32 ||
1103           MI.getOpcode() == X86::PUSH64i32)
1104         FixupKind = X86::reloc_signed_4byte;
1105       else
1106         FixupKind = getImmFixupKind(TSFlags);
1107       EmitImmediate(MI.getOperand(CurOp++),
1108                     X86II::getSizeOfImm(TSFlags), MCFixupKind(FixupKind),
1109                     CurByte, OS, Fixups);
1110     }
1111   }
1112
1113   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1114     EmitByte(X86II::getBaseOpcodeFor(TSFlags), CurByte, OS);
1115
1116 #ifndef NDEBUG
1117   // FIXME: Verify.
1118   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
1119     errs() << "Cannot encode all operands of: ";
1120     MI.dump();
1121     errs() << '\n';
1122     abort();
1123   }
1124 #endif
1125 }