lib/Target/X86/MCTargetDesc/X86MCCodeEmitter.cpp

   1 //===-- X86MCCodeEmitter.cpp - Convert X86 code to machine code -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/X86MCTargetDesc.h"
  16 #include "MCTargetDesc/X86BaseInfo.h"
  17 #include "MCTargetDesc/X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCContext.h"
  20 #include "llvm/MC/MCExpr.h"
  21 #include "llvm/MC/MCInst.h"
  22 #include "llvm/MC/MCInstrInfo.h"
  23 #include "llvm/MC/MCRegisterInfo.h"
  24 #include "llvm/MC/MCSubtargetInfo.h"
  25 #include "llvm/MC/MCSymbol.h"
  26 #include "llvm/Support/raw_ostream.h"
  27
  28 using namespace llvm;
  29
  30 namespace {
  31 class X86MCCodeEmitter : public MCCodeEmitter {
  32   X86MCCodeEmitter(const X86MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  33   void operator=(const X86MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  34   const MCInstrInfo &MCII;
  35   MCContext &Ctx;
  36 public:
  37   X86MCCodeEmitter(const MCInstrInfo &mcii, MCContext &ctx)
  38     : MCII(mcii), Ctx(ctx) {
  39   }
  40
  41   ~X86MCCodeEmitter() {}
  42
  43   bool is64BitMode(const MCSubtargetInfo &STI) const {
  44     return (STI.getFeatureBits() & X86::Mode64Bit) != 0;
  45   }
  46
  47   bool is32BitMode(const MCSubtargetInfo &STI) const {
  48     return (STI.getFeatureBits() & X86::Mode32Bit) != 0;
  49   }
  50
  51   bool is16BitMode(const MCSubtargetInfo &STI) const {
  52     return (STI.getFeatureBits() & X86::Mode16Bit) != 0;
  53   }
  54
  55   /// Is16BitMemOperand - Return true if the specified instruction has
  56   /// a 16-bit memory operand. Op specifies the operand # of the memoperand.
  57   bool Is16BitMemOperand(const MCInst &MI, unsigned Op,
  58                          const MCSubtargetInfo &STI) const {
  59     const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
  60     const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
  61     const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
  62
  63     if (is16BitMode(STI) && BaseReg.getReg() == 0 &&
  64         Disp.isImm() && Disp.getImm() < 0x10000)
  65       return true;
  66     if ((BaseReg.getReg() != 0 &&
  67          X86MCRegisterClasses[X86::GR16RegClassID].contains(BaseReg.getReg())) ||
  68         (IndexReg.getReg() != 0 &&
  69          X86MCRegisterClasses[X86::GR16RegClassID].contains(IndexReg.getReg())))
  70       return true;
  71     return false;
  72   }
  73
  74   unsigned GetX86RegNum(const MCOperand &MO) const {
  75     return Ctx.getRegisterInfo()->getEncodingValue(MO.getReg()) & 0x7;
  76   }
  77
  78   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  79   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  80   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  81   // in 1's complement form, example:
  82   //
  83   //  ModRM field => XMM9 => 1
  84   //  VEX.VVVV    => XMM9 => ~9
  85   //
  86   // See table 4-35 of Intel AVX Programming Reference for details.
  87   unsigned char getVEXRegisterEncoding(const MCInst &MI,
  88                                        unsigned OpNum) const {
  89     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  90     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  91     if (X86II::isX86_64ExtendedReg(SrcReg))
  92       SrcRegNum |= 8;
  93
  94     // The registers represented through VEX_VVVV should
  95     // be encoded in 1's complement form.
  96     return (~SrcRegNum) & 0xf;
  97   }
  98
  99   unsigned char getWriteMaskRegisterEncoding(const MCInst &MI,
 100                                              unsigned OpNum) const {
 101     assert(X86::K0 != MI.getOperand(OpNum).getReg() &&
 102            "Invalid mask register as write-mask!");
 103     unsigned MaskRegNum = GetX86RegNum(MI.getOperand(OpNum));
 104     return MaskRegNum;
 105   }
 106
 107   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
 108     OS << (char)C;
 109     ++CurByte;
 110   }
 111
 112   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
 113                     raw_ostream &OS) const {
 114     // Output the constant in little endian byte order.
 115     for (unsigned i = 0; i != Size; ++i) {
 116       EmitByte(Val & 255, CurByte, OS);
 117       Val >>= 8;
 118     }
 119   }
 120
 121   void EmitImmediate(const MCOperand &Disp, SMLoc Loc,
 122                      unsigned ImmSize, MCFixupKind FixupKind,
 123                      unsigned &CurByte, raw_ostream &OS,
 124                      SmallVectorImpl<MCFixup> &Fixups,
 125                      int ImmOffset = 0) const;
 126
 127   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 128                                         unsigned RM) {
 129     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 130     return RM | (RegOpcode << 3) | (Mod << 6);
 131   }
 132
 133   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 134                         unsigned &CurByte, raw_ostream &OS) const {
 135     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 136   }
 137
 138   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 139                    unsigned &CurByte, raw_ostream &OS) const {
 140     // SIB byte is in the same format as the ModRMByte.
 141     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 142   }
 143
 144
 145   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 146                         unsigned RegOpcodeField,
 147                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 148                         SmallVectorImpl<MCFixup> &Fixups,
 149                         const MCSubtargetInfo &STI) const;
 150
 151   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 152                          SmallVectorImpl<MCFixup> &Fixups,
 153                          const MCSubtargetInfo &STI) const;
 154
 155   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 156                            const MCInst &MI, const MCInstrDesc &Desc,
 157                            raw_ostream &OS) const;
 158
 159   void EmitSegmentOverridePrefix(unsigned &CurByte, unsigned SegOperand,
 160                                  const MCInst &MI, raw_ostream &OS) const;
 161
 162   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 163                         const MCInst &MI, const MCInstrDesc &Desc,
 164                         const MCSubtargetInfo &STI,
 165                         raw_ostream &OS) const;
 166 };
 167
 168 } // end anonymous namespace
 169
 170
 171 MCCodeEmitter *llvm::createX86MCCodeEmitter(const MCInstrInfo &MCII,
 172                                             const MCRegisterInfo &MRI,
 173                                             const MCSubtargetInfo &STI,
 174                                             MCContext &Ctx) {
 175   return new X86MCCodeEmitter(MCII, Ctx);
 176 }
 177
 178 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 179 /// sign-extended field.
 180 static bool isDisp8(int Value) {
 181   return Value == (signed char)Value;
 182 }
 183
 184 /// isCDisp8 - Return true if this signed displacement fits in a 8-bit
 185 /// compressed dispacement field.
 186 static bool isCDisp8(uint64_t TSFlags, int Value, int& CValue) {
 187   assert(((TSFlags >> X86II::VEXShift) & X86II::EVEX) &&
 188          "Compressed 8-bit displacement is only valid for EVEX inst.");
 189
 190   unsigned CD8E = (TSFlags >> X86II::EVEX_CD8EShift) & X86II::EVEX_CD8EMask;
 191   unsigned CD8V = (TSFlags >> X86II::EVEX_CD8VShift) & X86II::EVEX_CD8VMask;
 192
 193   if (CD8V == 0 && CD8E == 0) {
 194     CValue = Value;
 195     return isDisp8(Value);
 196   }
 197
 198   unsigned MemObjSize = 1U << CD8E;
 199   if (CD8V & 4) {
 200     // Fixed vector length
 201     MemObjSize *= 1U << (CD8V & 0x3);
 202   } else {
 203     // Modified vector length
 204     bool EVEX_b = (TSFlags >> X86II::VEXShift) & X86II::EVEX_B;
 205     if (!EVEX_b) {
 206       unsigned EVEX_LL = ((TSFlags >> X86II::VEXShift) & X86II::VEX_L) ? 1 : 0;
 207       EVEX_LL += ((TSFlags >> X86II::VEXShift) & X86II::EVEX_L2) ? 2 : 0;
 208       assert(EVEX_LL < 3 && "");
 209
 210       unsigned NumElems = (1U << (EVEX_LL + 4)) / MemObjSize;
 211       NumElems /= 1U << (CD8V & 0x3);
 212
 213       MemObjSize *= NumElems;
 214     }
 215   }
 216
 217   unsigned MemObjMask = MemObjSize - 1;
 218   assert((MemObjSize & MemObjMask) == 0 && "Invalid memory object size.");
 219
 220   if (Value & MemObjMask) // Unaligned offset
 221     return false;
 222   Value /= MemObjSize;
 223   bool Ret = (Value == (signed char)Value);
 224
 225   if (Ret)
 226     CValue = Value;
 227   return Ret;
 228 }
 229
 230 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 231 /// in an instruction with the specified TSFlags.
 232 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 233   unsigned Size = X86II::getSizeOfImm(TSFlags);
 234   bool isPCRel = X86II::isImmPCRel(TSFlags);
 235
 236   if (X86II::isImmSigned(TSFlags)) {
 237     switch (Size) {
 238     default: llvm_unreachable("Unsupported signed fixup size!");
 239     case 4: return MCFixupKind(X86::reloc_signed_4byte);
 240     }
 241   }
 242   return MCFixup::getKindForSize(Size, isPCRel);
 243 }
 244
 245 /// Is32BitMemOperand - Return true if the specified instruction has
 246 /// a 32-bit memory operand. Op specifies the operand # of the memoperand.
 247 static bool Is32BitMemOperand(const MCInst &MI, unsigned Op) {
 248   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 249   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 250
 251   if ((BaseReg.getReg() != 0 &&
 252        X86MCRegisterClasses[X86::GR32RegClassID].contains(BaseReg.getReg())) ||
 253       (IndexReg.getReg() != 0 &&
 254        X86MCRegisterClasses[X86::GR32RegClassID].contains(IndexReg.getReg())))
 255     return true;
 256   return false;
 257 }
 258
 259 /// Is64BitMemOperand - Return true if the specified instruction has
 260 /// a 64-bit memory operand. Op specifies the operand # of the memoperand.
 261 #ifndef NDEBUG
 262 static bool Is64BitMemOperand(const MCInst &MI, unsigned Op) {
 263   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 264   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 265
 266   if ((BaseReg.getReg() != 0 &&
 267        X86MCRegisterClasses[X86::GR64RegClassID].contains(BaseReg.getReg())) ||
 268       (IndexReg.getReg() != 0 &&
 269        X86MCRegisterClasses[X86::GR64RegClassID].contains(IndexReg.getReg())))
 270     return true;
 271   return false;
 272 }
 273 #endif
 274
 275 /// StartsWithGlobalOffsetTable - Check if this expression starts with
 276 ///  _GLOBAL_OFFSET_TABLE_ and if it is of the form
 277 ///  _GLOBAL_OFFSET_TABLE_-symbol. This is needed to support PIC on ELF
 278 /// i386 as _GLOBAL_OFFSET_TABLE_ is magical. We check only simple case that
 279 /// are know to be used: _GLOBAL_OFFSET_TABLE_ by itself or at the start
 280 /// of a binary expression.
 281 enum GlobalOffsetTableExprKind {
 282   GOT_None,
 283   GOT_Normal,
 284   GOT_SymDiff
 285 };
 286 static GlobalOffsetTableExprKind
 287 StartsWithGlobalOffsetTable(const MCExpr *Expr) {
 288   const MCExpr *RHS = 0;
 289   if (Expr->getKind() == MCExpr::Binary) {
 290     const MCBinaryExpr *BE = static_cast<const MCBinaryExpr *>(Expr);
 291     Expr = BE->getLHS();
 292     RHS = BE->getRHS();
 293   }
 294
 295   if (Expr->getKind() != MCExpr::SymbolRef)
 296     return GOT_None;
 297
 298   const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 299   const MCSymbol &S = Ref->getSymbol();
 300   if (S.getName() != "_GLOBAL_OFFSET_TABLE_")
 301     return GOT_None;
 302   if (RHS && RHS->getKind() == MCExpr::SymbolRef)
 303     return GOT_SymDiff;
 304   return GOT_Normal;
 305 }
 306
 307 static bool HasSecRelSymbolRef(const MCExpr *Expr) {
 308   if (Expr->getKind() == MCExpr::SymbolRef) {
 309     const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 310     return Ref->getKind() == MCSymbolRefExpr::VK_SECREL;
 311   }
 312   return false;
 313 }
 314
 315 void X86MCCodeEmitter::
 316 EmitImmediate(const MCOperand &DispOp, SMLoc Loc, unsigned Size,
 317               MCFixupKind FixupKind, unsigned &CurByte, raw_ostream &OS,
 318               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 319   const MCExpr *Expr = NULL;
 320   if (DispOp.isImm()) {
 321     // If this is a simple integer displacement that doesn't require a
 322     // relocation, emit it now.
 323     if (FixupKind != FK_PCRel_1 &&
 324         FixupKind != FK_PCRel_2 &&
 325         FixupKind != FK_PCRel_4) {
 326       EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 327       return;
 328     }
 329     Expr = MCConstantExpr::Create(DispOp.getImm(), Ctx);
 330   } else {
 331     Expr = DispOp.getExpr();
 332   }
 333
 334   // If we have an immoffset, add it to the expression.
 335   if ((FixupKind == FK_Data_4 ||
 336        FixupKind == FK_Data_8 ||
 337        FixupKind == MCFixupKind(X86::reloc_signed_4byte))) {
 338     GlobalOffsetTableExprKind Kind = StartsWithGlobalOffsetTable(Expr);
 339     if (Kind != GOT_None) {
 340       assert(ImmOffset == 0);
 341
 342       FixupKind = MCFixupKind(X86::reloc_global_offset_table);
 343       if (Kind == GOT_Normal)
 344         ImmOffset = CurByte;
 345     } else if (Expr->getKind() == MCExpr::SymbolRef) {
 346       if (HasSecRelSymbolRef(Expr)) {
 347         FixupKind = MCFixupKind(FK_SecRel_4);
 348       }
 349     } else if (Expr->getKind() == MCExpr::Binary) {
 350       const MCBinaryExpr *Bin = static_cast<const MCBinaryExpr*>(Expr);
 351       if (HasSecRelSymbolRef(Bin->getLHS())
 352           || HasSecRelSymbolRef(Bin->getRHS())) {
 353         FixupKind = MCFixupKind(FK_SecRel_4);
 354       }
 355     }
 356   }
 357
 358   // If the fixup is pc-relative, we need to bias the value to be relative to
 359   // the start of the field, not the end of the field.
 360   if (FixupKind == FK_PCRel_4 ||
 361       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 362       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 363     ImmOffset -= 4;
 364   if (FixupKind == FK_PCRel_2)
 365     ImmOffset -= 2;
 366   if (FixupKind == FK_PCRel_1)
 367     ImmOffset -= 1;
 368
 369   if (ImmOffset)
 370     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 371                                    Ctx);
 372
 373   // Emit a symbolic constant as a fixup and 4 zeros.
 374   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind, Loc));
 375   EmitConstant(0, Size, CurByte, OS);
 376 }
 377
 378 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 379                                         unsigned RegOpcodeField,
 380                                         uint64_t TSFlags, unsigned &CurByte,
 381                                         raw_ostream &OS,
 382                                         SmallVectorImpl<MCFixup> &Fixups,
 383                                         const MCSubtargetInfo &STI) const{
 384   const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
 385   const MCOperand &Base     = MI.getOperand(Op+X86::AddrBaseReg);
 386   const MCOperand &Scale    = MI.getOperand(Op+X86::AddrScaleAmt);
 387   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 388   unsigned BaseReg = Base.getReg();
 389   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
 390
 391   // Handle %rip relative addressing.
 392   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 393     assert(is64BitMode(STI) && "Rip-relative addressing requires 64-bit mode");
 394     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 395     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 396
 397     unsigned FixupKind = X86::reloc_riprel_4byte;
 398
 399     // movq loads are handled with a special relocation form which allows the
 400     // linker to eliminate some loads for GOT references which end up in the
 401     // same linkage unit.
 402     if (MI.getOpcode() == X86::MOV64rm)
 403       FixupKind = X86::reloc_riprel_4byte_movq_load;
 404
 405     // rip-relative addressing is actually relative to the *next* instruction.
 406     // Since an immediate can follow the mod/rm byte for an instruction, this
 407     // means that we need to bias the immediate field of the instruction with
 408     // the size of the immediate field.  If we have this case, add it into the
 409     // expression to emit.
 410     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 411
 412     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(FixupKind),
 413                   CurByte, OS, Fixups, -ImmSize);
 414     return;
 415   }
 416
 417   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 418
 419   // 16-bit addressing forms of the ModR/M byte have a different encoding for
 420   // the R/M field and are far more limited in which registers can be used.
 421   if (Is16BitMemOperand(MI, Op, STI)) {
 422     if (BaseReg) {
 423       // For 32-bit addressing, the row and column values in Table 2-2 are
 424       // basically the same. It's AX/CX/DX/BX/SP/BP/SI/DI in that order, with
 425       // some special cases. And GetX86RegNum reflects that numbering.
 426       // For 16-bit addressing it's more fun, as shown in the SDM Vol 2A,
 427       // Table 2-1 "16-Bit Addressing Forms with the ModR/M byte". We can only
 428       // use SI/DI/BP/BX, which have "row" values 4-7 in no particular order,
 429       // while values 0-3 indicate the allowed combinations (base+index) of
 430       // those: 0 for BX+SI, 1 for BX+DI, 2 for BP+SI, 3 for BP+DI.
 431       //
 432       // R16Table[] is a lookup from the normal RegNo, to the row values from
 433       // Table 2-1 for 16-bit addressing modes. Where zero means disallowed.
 434       static const unsigned R16Table[] = { 0, 0, 0, 7, 0, 6, 4, 5 };
 435       unsigned RMfield = R16Table[BaseRegNo];
 436
 437       assert(RMfield && "invalid 16-bit base register");
 438
 439       if (IndexReg.getReg()) {
 440         unsigned IndexReg16 = R16Table[GetX86RegNum(IndexReg)];
 441
 442         assert(IndexReg16 && "invalid 16-bit index register");
 443         // We must have one of SI/DI (4,5), and one of BP/BX (6,7).
 444         assert(((IndexReg16 ^ RMfield) & 2) &&
 445                "invalid 16-bit base/index register combination");
 446         assert(Scale.getImm() == 1 &&
 447                "invalid scale for 16-bit memory reference");
 448
 449         // Allow base/index to appear in either order (although GAS doesn't).
 450         if (IndexReg16 & 2)
 451           RMfield = (RMfield & 1) | ((7 - IndexReg16) << 1);
 452         else
 453           RMfield = (IndexReg16 & 1) | ((7 - RMfield) << 1);
 454       }
 455
 456       if (Disp.isImm() && isDisp8(Disp.getImm())) {
 457         if (Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 458           // There is no displacement; just the register.
 459           EmitByte(ModRMByte(0, RegOpcodeField, RMfield), CurByte, OS);
 460           return;
 461         }
 462         // Use the [REG]+disp8 form, including for [BP] which cannot be encoded.
 463         EmitByte(ModRMByte(1, RegOpcodeField, RMfield), CurByte, OS);
 464         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 465         return;
 466       }
 467       // This is the [REG]+disp16 case.
 468       EmitByte(ModRMByte(2, RegOpcodeField, RMfield), CurByte, OS);
 469     } else {
 470       // There is no BaseReg; this is the plain [disp16] case.
 471       EmitByte(ModRMByte(0, RegOpcodeField, 6), CurByte, OS);
 472     }
 473
 474     // Emit 16-bit displacement for plain disp16 or [REG]+disp16 cases.
 475     EmitImmediate(Disp, MI.getLoc(), 2, FK_Data_2, CurByte, OS, Fixups);
 476     return;
 477   }
 478
 479   // Determine whether a SIB byte is needed.
 480   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 481   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 482   // 2-7) and absolute references.
 483
 484   if (// The SIB byte must be used if there is an index register.
 485       IndexReg.getReg() == 0 &&
 486       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 487       // encode to an R/M value of 4, which indicates that a SIB byte is
 488       // present.
 489       BaseRegNo != N86::ESP &&
 490       // If there is no base register and we're in 64-bit mode, we need a SIB
 491       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 492       (!is64BitMode(STI) || BaseReg != 0)) {
 493
 494     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 495       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 496       EmitImmediate(Disp, MI.getLoc(), 4, FK_Data_4, CurByte, OS, Fixups);
 497       return;
 498     }
 499
 500     // If the base is not EBP/ESP and there is no displacement, use simple
 501     // indirect register encoding, this handles addresses like [EAX].  The
 502     // encoding for [EBP] with no displacement means [disp32] so we handle it
 503     // by emitting a displacement of 0 below.
 504     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 505       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 506       return;
 507     }
 508
 509     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 510     if (Disp.isImm()) {
 511       if (!HasEVEX && isDisp8(Disp.getImm())) {
 512         EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 513         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 514         return;
 515       }
 516       // Try EVEX compressed 8-bit displacement first; if failed, fall back to
 517       // 32-bit displacement.
 518       int CDisp8 = 0;
 519       if (HasEVEX && isCDisp8(TSFlags, Disp.getImm(), CDisp8)) {
 520         EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 521         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups,
 522                       CDisp8 - Disp.getImm());
 523         return;
 524       }
 525     }
 526
 527     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 528     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 529     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 530                   Fixups);
 531     return;
 532   }
 533
 534   // We need a SIB byte, so start by outputting the ModR/M byte first
 535   assert(IndexReg.getReg() != X86::ESP &&
 536          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 537
 538   bool ForceDisp32 = false;
 539   bool ForceDisp8  = false;
 540   int CDisp8 = 0;
 541   int ImmOffset = 0;
 542   if (BaseReg == 0) {
 543     // If there is no base register, we emit the special case SIB byte with
 544     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 545     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 546     ForceDisp32 = true;
 547   } else if (!Disp.isImm()) {
 548     // Emit the normal disp32 encoding.
 549     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 550     ForceDisp32 = true;
 551   } else if (Disp.getImm() == 0 &&
 552              // Base reg can't be anything that ends up with '5' as the base
 553              // reg, it is the magic [*] nomenclature that indicates no base.
 554              BaseRegNo != N86::EBP) {
 555     // Emit no displacement ModR/M byte
 556     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 557   } else if (!HasEVEX && isDisp8(Disp.getImm())) {
 558     // Emit the disp8 encoding.
 559     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 560     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 561   } else if (HasEVEX && isCDisp8(TSFlags, Disp.getImm(), CDisp8)) {
 562     // Emit the disp8 encoding.
 563     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 564     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 565     ImmOffset = CDisp8 - Disp.getImm();
 566   } else {
 567     // Emit the normal disp32 encoding.
 568     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 569   }
 570
 571   // Calculate what the SS field value should be...
 572   static const unsigned SSTable[] = { ~0U, 0, 1, ~0U, 2, ~0U, ~0U, ~0U, 3 };
 573   unsigned SS = SSTable[Scale.getImm()];
 574
 575   if (BaseReg == 0) {
 576     // Handle the SIB byte for the case where there is no base, see Intel
 577     // Manual 2A, table 2-7. The displacement has already been output.
 578     unsigned IndexRegNo;
 579     if (IndexReg.getReg())
 580       IndexRegNo = GetX86RegNum(IndexReg);
 581     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 582       IndexRegNo = 4;
 583     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 584   } else {
 585     unsigned IndexRegNo;
 586     if (IndexReg.getReg())
 587       IndexRegNo = GetX86RegNum(IndexReg);
 588     else
 589       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 590     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 591   }
 592
 593   // Do we need to output a displacement?
 594   if (ForceDisp8)
 595     EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups, ImmOffset);
 596   else if (ForceDisp32 || Disp.getImm() != 0)
 597     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte),
 598                   CurByte, OS, Fixups);
 599 }
 600
 601 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 602 /// called VEX.
 603 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 604                                            int MemOperand, const MCInst &MI,
 605                                            const MCInstrDesc &Desc,
 606                                            raw_ostream &OS) const {
 607   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
 608   bool HasEVEX_K = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_K);
 609   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
 610   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
 611   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
 612   bool HasEVEX_RC = (TSFlags >> X86II::VEXShift) & X86II::EVEX_RC;
 613
 614   // VEX_R: opcode externsion equivalent to REX.R in
 615   // 1's complement (inverted) form
 616   //
 617   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 618   //  0: Same as REX_R=1 (64 bit mode only)
 619   //
 620   unsigned char VEX_R = 0x1;
 621   unsigned char EVEX_R2 = 0x1;
 622
 623   // VEX_X: equivalent to REX.X, only used when a
 624   // register is used for index in SIB Byte.
 625   //
 626   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 627   //  0: Same as REX.X=1 (64-bit mode only)
 628   unsigned char VEX_X = 0x1;
 629
 630   // VEX_B:
 631   //
 632   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 633   //  0: Same as REX_B=1 (64 bit mode only)
 634   //
 635   unsigned char VEX_B = 0x1;
 636
 637   // VEX_W: opcode specific (use like REX.W, or used for
 638   // opcode extension, or ignored, depending on the opcode byte)
 639   unsigned char VEX_W = 0;
 640
 641   // XOP: Use XOP prefix byte 0x8f instead of VEX.
 642   bool XOP = (TSFlags >> X86II::VEXShift) & X86II::XOP;
 643
 644   // VEX_5M (VEX m-mmmmm field):
 645   //
 646   //  0b00000: Reserved for future use
 647   //  0b00001: implied 0F leading opcode
 648   //  0b00010: implied 0F 38 leading opcode bytes
 649   //  0b00011: implied 0F 3A leading opcode bytes
 650   //  0b00100-0b11111: Reserved for future use
 651   //  0b01000: XOP map select - 08h instructions with imm byte
 652   //  0b01001: XOP map select - 09h instructions with no imm byte
 653   //  0b01010: XOP map select - 0Ah instructions with imm dword
 654   unsigned char VEX_5M = 0x1;
 655
 656   // VEX_4V (VEX vvvv field): a register specifier
 657   // (in 1's complement form) or 1111 if unused.
 658   unsigned char VEX_4V = 0xf;
 659   unsigned char EVEX_V2 = 0x1;
 660
 661   // VEX_L (Vector Length):
 662   //
 663   //  0: scalar or 128-bit vector
 664   //  1: 256-bit vector
 665   //
 666   unsigned char VEX_L = 0;
 667   unsigned char EVEX_L2 = 0;
 668
 669   // VEX_PP: opcode extension providing equivalent
 670   // functionality of a SIMD prefix
 671   //
 672   //  0b00: None
 673   //  0b01: 66
 674   //  0b10: F3
 675   //  0b11: F2
 676   //
 677   unsigned char VEX_PP = 0;
 678
 679   // EVEX_U
 680   unsigned char EVEX_U = 1; // Always '1' so far
 681
 682   // EVEX_z
 683   unsigned char EVEX_z = 0;
 684
 685   // EVEX_b
 686   unsigned char EVEX_b = 0;
 687
 688   // EVEX_rc
 689   unsigned char EVEX_rc = 0;
 690
 691   // EVEX_aaa
 692   unsigned char EVEX_aaa = 0;
 693
 694   bool EncodeRC = false;
 695
 696   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_W)
 697     VEX_W = 1;
 698
 699   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_L)
 700     VEX_L = 1;
 701   if (HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_L2))
 702     EVEX_L2 = 1;
 703
 704   if (HasEVEX_K && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_Z))
 705     EVEX_z = 1;
 706
 707   if (HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_B))
 708     EVEX_b = 1;
 709
 710   switch (TSFlags & X86II::Op0Mask) {
 711   default: llvm_unreachable("Invalid prefix!");
 712   case X86II::T8:  // 0F 38
 713     VEX_5M = 0x2;
 714     break;
 715   case X86II::TA:  // 0F 3A
 716     VEX_5M = 0x3;
 717     break;
 718   case X86II::T8PD: // 66 0F 38
 719     VEX_PP = 0x1;
 720     VEX_5M = 0x2;
 721     break;
 722   case X86II::T8XS: // F3 0F 38
 723     VEX_PP = 0x2;
 724     VEX_5M = 0x2;
 725     break;
 726   case X86II::T8XD: // F2 0F 38
 727     VEX_PP = 0x3;
 728     VEX_5M = 0x2;
 729     break;
 730   case X86II::TAPD: // 66 0F 3A
 731     VEX_PP = 0x1;
 732     VEX_5M = 0x3;
 733     break;
 734   case X86II::TAXD: // F2 0F 3A
 735     VEX_PP = 0x3;
 736     VEX_5M = 0x3;
 737     break;
 738   case X86II::PD:  // 66 0F
 739     VEX_PP = 0x1;
 740     break;
 741   case X86II::XS:  // F3 0F
 742     VEX_PP = 0x2;
 743     break;
 744   case X86II::XD:  // F2 0F
 745     VEX_PP = 0x3;
 746     break;
 747   case X86II::XOP8:
 748     VEX_5M = 0x8;
 749     break;
 750   case X86II::XOP9:
 751     VEX_5M = 0x9;
 752     break;
 753   case X86II::XOPA:
 754     VEX_5M = 0xA;
 755     break;
 756   case X86II::TB: // VEX_5M/VEX_PP already correct
 757     break;
 758   }
 759
 760
 761   // Classify VEX_B, VEX_4V, VEX_R, VEX_X
 762   unsigned NumOps = Desc.getNumOperands();
 763   unsigned CurOp = X86II::getOperandBias(Desc);
 764
 765   switch (TSFlags & X86II::FormMask) {
 766   default: llvm_unreachable("Unexpected form in EmitVEXOpcodePrefix!");
 767   case X86II::RawFrm:
 768     break;
 769   case X86II::MRMDestMem: {
 770     // MRMDestMem instructions forms:
 771     //  MemAddr, src1(ModR/M)
 772     //  MemAddr, src1(VEX_4V), src2(ModR/M)
 773     //  MemAddr, src1(ModR/M), imm8
 774     //
 775     if (X86II::isX86_64ExtendedReg(MI.getOperand(MemOperand +
 776                                                  X86::AddrBaseReg).getReg()))
 777       VEX_B = 0x0;
 778     if (X86II::isX86_64ExtendedReg(MI.getOperand(MemOperand +
 779                                                  X86::AddrIndexReg).getReg()))
 780       VEX_X = 0x0;
 781     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(MemOperand +
 782                                           X86::AddrIndexReg).getReg()))
 783       EVEX_V2 = 0x0;
 784
 785     CurOp += X86::AddrNumOperands;
 786
 787     if (HasEVEX_K)
 788       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 789
 790     if (HasVEX_4V) {
 791       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 792       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 793         EVEX_V2 = 0x0;
 794       CurOp++;
 795     }
 796
 797     const MCOperand &MO = MI.getOperand(CurOp);
 798     if (MO.isReg()) {
 799       if (X86II::isX86_64ExtendedReg(MO.getReg()))
 800         VEX_R = 0x0;
 801       if (HasEVEX && X86II::is32ExtendedReg(MO.getReg()))
 802         EVEX_R2 = 0x0;
 803     }
 804     break;
 805   }
 806   case X86II::MRMSrcMem:
 807     // MRMSrcMem instructions forms:
 808     //  src1(ModR/M), MemAddr
 809     //  src1(ModR/M), src2(VEX_4V), MemAddr
 810     //  src1(ModR/M), MemAddr, imm8
 811     //  src1(ModR/M), MemAddr, src2(VEX_I8IMM)
 812     //
 813     //  FMA4:
 814     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 815     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 816     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 817       VEX_R = 0x0;
 818     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 819       EVEX_R2 = 0x0;
 820     CurOp++;
 821
 822     if (HasEVEX_K)
 823       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 824
 825     if (HasVEX_4V) {
 826       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 827       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 828         EVEX_V2 = 0x0;
 829       CurOp++;
 830     }
 831
 832     if (X86II::isX86_64ExtendedReg(
 833                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 834       VEX_B = 0x0;
 835     if (X86II::isX86_64ExtendedReg(
 836                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 837       VEX_X = 0x0;
 838     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(MemOperand +
 839                                           X86::AddrIndexReg).getReg()))
 840       EVEX_V2 = 0x0;
 841
 842     if (HasVEX_4VOp3)
 843       // Instruction format for 4VOp3:
 844       //   src1(ModR/M), MemAddr, src3(VEX_4V)
 845       // CurOp points to start of the MemoryOperand,
 846       //   it skips TIED_TO operands if exist, then increments past src1.
 847       // CurOp + X86::AddrNumOperands will point to src3.
 848       VEX_4V = getVEXRegisterEncoding(MI, CurOp+X86::AddrNumOperands);
 849     break;
 850   case X86II::MRM0m: case X86II::MRM1m:
 851   case X86II::MRM2m: case X86II::MRM3m:
 852   case X86II::MRM4m: case X86II::MRM5m:
 853   case X86II::MRM6m: case X86II::MRM7m: {
 854     // MRM[0-9]m instructions forms:
 855     //  MemAddr
 856     //  src1(VEX_4V), MemAddr
 857     if (HasVEX_4V) {
 858       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 859       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 860         EVEX_V2 = 0x0;
 861       CurOp++;
 862     }
 863
 864     if (HasEVEX_K)
 865       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 866
 867     if (X86II::isX86_64ExtendedReg(
 868                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 869       VEX_B = 0x0;
 870     if (X86II::isX86_64ExtendedReg(
 871                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 872       VEX_X = 0x0;
 873     break;
 874   }
 875   case X86II::MRMSrcReg:
 876     // MRMSrcReg instructions forms:
 877     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 878     //  dst(ModR/M), src1(ModR/M)
 879     //  dst(ModR/M), src1(ModR/M), imm8
 880     //
 881     //  FMA4:
 882     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 883     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 884     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 885       VEX_R = 0x0;
 886     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 887       EVEX_R2 = 0x0;
 888     CurOp++;
 889
 890     if (HasEVEX_K)
 891       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 892
 893     if (HasVEX_4V) {
 894       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 895       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 896         EVEX_V2 = 0x0;
 897       CurOp++;
 898     }
 899
 900     if (HasMemOp4) // Skip second register source (encoded in I8IMM)
 901       CurOp++;
 902
 903     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 904       VEX_B = 0x0;
 905     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 906       VEX_X = 0x0;
 907     CurOp++;
 908     if (HasVEX_4VOp3)
 909       VEX_4V = getVEXRegisterEncoding(MI, CurOp++);
 910     if (EVEX_b) {
 911       if (HasEVEX_RC) {
 912         unsigned RcOperand = NumOps-1;
 913         assert(RcOperand >= CurOp);
 914         EVEX_rc = MI.getOperand(RcOperand).getImm() & 0x3;
 915       }
 916       EncodeRC = true;
 917     }
 918     break;
 919   case X86II::MRMDestReg:
 920     // MRMDestReg instructions forms:
 921     //  dst(ModR/M), src(ModR/M)
 922     //  dst(ModR/M), src(ModR/M), imm8
 923     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M)
 924     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 925       VEX_B = 0x0;
 926     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 927       VEX_X = 0x0;
 928     CurOp++;
 929
 930     if (HasEVEX_K)
 931       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 932
 933     if (HasVEX_4V) {
 934       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 935       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 936         EVEX_V2 = 0x0;
 937       CurOp++;
 938     }
 939
 940     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 941       VEX_R = 0x0;
 942     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 943       EVEX_R2 = 0x0;
 944     if (EVEX_b)
 945       EncodeRC = true;
 946     break;
 947   case X86II::MRM0r: case X86II::MRM1r:
 948   case X86II::MRM2r: case X86II::MRM3r:
 949   case X86II::MRM4r: case X86II::MRM5r:
 950   case X86II::MRM6r: case X86II::MRM7r:
 951     // MRM0r-MRM7r instructions forms:
 952     //  dst(VEX_4V), src(ModR/M), imm8
 953     if (HasVEX_4V) {
 954       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 955       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 956           EVEX_V2 = 0x0;
 957       CurOp++;
 958     }
 959     if (HasEVEX_K)
 960       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 961
 962     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 963       VEX_B = 0x0;
 964     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 965       VEX_X = 0x0;
 966     break;
 967   }
 968
 969   if (!HasEVEX) {
 970     // VEX opcode prefix can have 2 or 3 bytes
 971     //
 972     //  3 bytes:
 973     //    +-----+ +--------------+ +-------------------+
 974     //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 975     //    +-----+ +--------------+ +-------------------+
 976     //  2 bytes:
 977     //    +-----+ +-------------------+
 978     //    | C5h | | R | vvvv | L | pp |
 979     //    +-----+ +-------------------+
 980     //
 981     unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 982
 983     if (VEX_B && VEX_X && !VEX_W && !XOP && (VEX_5M == 1)) { // 2 byte VEX prefix
 984       EmitByte(0xC5, CurByte, OS);
 985       EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 986       return;
 987     }
 988
 989     // 3 byte VEX prefix
 990     EmitByte(XOP ? 0x8F : 0xC4, CurByte, OS);
 991     EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 992     EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 993   } else {
 994     // EVEX opcode prefix can have 4 bytes
 995     //
 996     // +-----+ +--------------+ +-------------------+ +------------------------+
 997     // | 62h | | RXBR' | 00mm | | W | vvvv | U | pp | | z | L'L | b | v' | aaa |
 998     // +-----+ +--------------+ +-------------------+ +------------------------+
 999     assert((VEX_5M & 0x3) == VEX_5M
1000            && "More than 2 significant bits in VEX.m-mmmm fields for EVEX!");
1001
1002     VEX_5M &= 0x3;
1003
1004     EmitByte(0x62, CurByte, OS);
1005     EmitByte((VEX_R   << 7) |
1006              (VEX_X   << 6) |
1007              (VEX_B   << 5) |
1008              (EVEX_R2 << 4) |
1009              VEX_5M, CurByte, OS);
1010     EmitByte((VEX_W   << 7) |
1011              (VEX_4V  << 3) |
1012              (EVEX_U  << 2) |
1013              VEX_PP, CurByte, OS);
1014     if (EncodeRC)
1015       EmitByte((EVEX_z  << 7) |
1016               (EVEX_rc << 5) |
1017               (EVEX_b  << 4) |
1018               (EVEX_V2 << 3) |
1019               EVEX_aaa, CurByte, OS);
1020     else
1021       EmitByte((EVEX_z  << 7) |
1022               (EVEX_L2 << 6) |
1023               (VEX_L   << 5) |
1024               (EVEX_b  << 4) |
1025               (EVEX_V2 << 3) |
1026               EVEX_aaa, CurByte, OS);
1027   }
1028 }
1029
1030 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
1031 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
1032 /// size, and 3) use of X86-64 extended registers.
1033 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
1034                                    const MCInstrDesc &Desc) {
1035   unsigned REX = 0;
1036   if (TSFlags & X86II::REX_W)
1037     REX |= 1 << 3; // set REX.W
1038
1039   if (MI.getNumOperands() == 0) return REX;
1040
1041   unsigned NumOps = MI.getNumOperands();
1042   // FIXME: MCInst should explicitize the two-addrness.
1043   bool isTwoAddr = NumOps > 1 &&
1044                       Desc.getOperandConstraint(1, MCOI::TIED_TO) != -1;
1045
1046   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
1047   unsigned i = isTwoAddr ? 1 : 0;
1048   for (; i != NumOps; ++i) {
1049     const MCOperand &MO = MI.getOperand(i);
1050     if (!MO.isReg()) continue;
1051     unsigned Reg = MO.getReg();
1052     if (!X86II::isX86_64NonExtLowByteReg(Reg)) continue;
1053     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
1054     // that returns non-zero.
1055     REX |= 0x40; // REX fixed encoding prefix
1056     break;
1057   }
1058
1059   switch (TSFlags & X86II::FormMask) {
1060   case X86II::MRMSrcReg:
1061     if (MI.getOperand(0).isReg() &&
1062         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1063       REX |= 1 << 2; // set REX.R
1064     i = isTwoAddr ? 2 : 1;
1065     for (; i != NumOps; ++i) {
1066       const MCOperand &MO = MI.getOperand(i);
1067       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
1068         REX |= 1 << 0; // set REX.B
1069     }
1070     break;
1071   case X86II::MRMSrcMem: {
1072     if (MI.getOperand(0).isReg() &&
1073         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1074       REX |= 1 << 2; // set REX.R
1075     unsigned Bit = 0;
1076     i = isTwoAddr ? 2 : 1;
1077     for (; i != NumOps; ++i) {
1078       const MCOperand &MO = MI.getOperand(i);
1079       if (MO.isReg()) {
1080         if (X86II::isX86_64ExtendedReg(MO.getReg()))
1081           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
1082         Bit++;
1083       }
1084     }
1085     break;
1086   }
1087   case X86II::MRM0m: case X86II::MRM1m:
1088   case X86II::MRM2m: case X86II::MRM3m:
1089   case X86II::MRM4m: case X86II::MRM5m:
1090   case X86II::MRM6m: case X86II::MRM7m:
1091   case X86II::MRMDestMem: {
1092     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
1093     i = isTwoAddr ? 1 : 0;
1094     if (NumOps > e && MI.getOperand(e).isReg() &&
1095         X86II::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
1096       REX |= 1 << 2; // set REX.R
1097     unsigned Bit = 0;
1098     for (; i != e; ++i) {
1099       const MCOperand &MO = MI.getOperand(i);
1100       if (MO.isReg()) {
1101         if (X86II::isX86_64ExtendedReg(MO.getReg()))
1102           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
1103         Bit++;
1104       }
1105     }
1106     break;
1107   }
1108   default:
1109     if (MI.getOperand(0).isReg() &&
1110         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1111       REX |= 1 << 0; // set REX.B
1112     i = isTwoAddr ? 2 : 1;
1113     for (unsigned e = NumOps; i != e; ++i) {
1114       const MCOperand &MO = MI.getOperand(i);
1115       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
1116         REX |= 1 << 2; // set REX.R
1117     }
1118     break;
1119   }
1120   return REX;
1121 }
1122
1123 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
1124 void X86MCCodeEmitter::EmitSegmentOverridePrefix(unsigned &CurByte,
1125                                                  unsigned SegOperand,
1126                                                  const MCInst &MI,
1127                                                  raw_ostream &OS) const {
1128   // Check for explicit segment override on memory operand.
1129   switch (MI.getOperand(SegOperand).getReg()) {
1130   default: llvm_unreachable("Unknown segment register!");
1131   case 0: break;
1132   case X86::CS: EmitByte(0x2E, CurByte, OS); break;
1133   case X86::SS: EmitByte(0x36, CurByte, OS); break;
1134   case X86::DS: EmitByte(0x3E, CurByte, OS); break;
1135   case X86::ES: EmitByte(0x26, CurByte, OS); break;
1136   case X86::FS: EmitByte(0x64, CurByte, OS); break;
1137   case X86::GS: EmitByte(0x65, CurByte, OS); break;
1138   }
1139 }
1140
1141 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
1142 ///
1143 /// MemOperand is the operand # of the start of a memory operand if present.  If
1144 /// Not present, it is -1.
1145 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
1146                                         int MemOperand, const MCInst &MI,
1147                                         const MCInstrDesc &Desc,
1148                                         const MCSubtargetInfo &STI,
1149                                         raw_ostream &OS) const {
1150
1151   // Emit the operand size opcode prefix as needed.
1152   if (TSFlags & (is16BitMode(STI) ? X86II::OpSize16 : X86II::OpSize))
1153     EmitByte(0x66, CurByte, OS);
1154
1155   bool Need0FPrefix = false;
1156   switch (TSFlags & X86II::Op0Mask) {
1157   default: llvm_unreachable("Invalid prefix!");
1158   case 0: break;  // No prefix!
1159   case X86II::TB:  // Two-byte opcode prefix
1160   case X86II::T8:  // 0F 38
1161   case X86II::TA:  // 0F 3A
1162   case X86II::A6:  // 0F A6
1163   case X86II::A7:  // 0F A7
1164     Need0FPrefix = true;
1165     break;
1166   case X86II::PD:   // 66 0F
1167   case X86II::T8PD: // 66 0F 38
1168   case X86II::TAPD: // 66 0F 3A
1169     EmitByte(0x66, CurByte, OS);
1170     Need0FPrefix = true;
1171     break;
1172   case X86II::XS:   // F3 0F
1173   case X86II::T8XS: // F3 0F 38
1174     EmitByte(0xF3, CurByte, OS);
1175     Need0FPrefix = true;
1176     break;
1177   case X86II::XD:   // F2 0F
1178   case X86II::T8XD: // F2 0F 38
1179   case X86II::TAXD: // F2 0F 3A
1180     EmitByte(0xF2, CurByte, OS);
1181     Need0FPrefix = true;
1182     break;
1183   case X86II::D8:
1184   case X86II::D9:
1185   case X86II::DA:
1186   case X86II::DB:
1187   case X86II::DC:
1188   case X86II::DD:
1189   case X86II::DE:
1190   case X86II::DF:
1191     EmitByte(0xD8+(((TSFlags & X86II::Op0Mask) - X86II::D8) >> X86II::Op0Shift),
1192              CurByte, OS);
1193     break;
1194   }
1195
1196   // Handle REX prefix.
1197   // FIXME: Can this come before F2 etc to simplify emission?
1198   if (is64BitMode(STI)) {
1199     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
1200       EmitByte(0x40 | REX, CurByte, OS);
1201   }
1202
1203   // 0x0F escape code must be emitted just before the opcode.
1204   if (Need0FPrefix)
1205     EmitByte(0x0F, CurByte, OS);
1206
1207   // FIXME: Pull this up into previous switch if REX can be moved earlier.
1208   switch (TSFlags & X86II::Op0Mask) {
1209   case X86II::T8PD:  // 66 0F 38
1210   case X86II::T8XS:  // F3 0F 38
1211   case X86II::T8XD:  // F2 0F 38
1212   case X86II::T8:    // 0F 38
1213     EmitByte(0x38, CurByte, OS);
1214     break;
1215   case X86II::TAPD:  // 66 0F 3A
1216   case X86II::TAXD:  // F2 0F 3A
1217   case X86II::TA:    // 0F 3A
1218     EmitByte(0x3A, CurByte, OS);
1219     break;
1220   case X86II::A6:    // 0F A6
1221     EmitByte(0xA6, CurByte, OS);
1222     break;
1223   case X86II::A7:    // 0F A7
1224     EmitByte(0xA7, CurByte, OS);
1225     break;
1226   }
1227 }
1228
1229 void X86MCCodeEmitter::
1230 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1231                   SmallVectorImpl<MCFixup> &Fixups,
1232                   const MCSubtargetInfo &STI) const {
1233   unsigned Opcode = MI.getOpcode();
1234   const MCInstrDesc &Desc = MCII.get(Opcode);
1235   uint64_t TSFlags = Desc.TSFlags;
1236
1237   // Pseudo instructions don't get encoded.
1238   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
1239     return;
1240
1241   unsigned NumOps = Desc.getNumOperands();
1242   unsigned CurOp = X86II::getOperandBias(Desc);
1243
1244   // Keep track of the current byte being emitted.
1245   unsigned CurByte = 0;
1246
1247   // Is this instruction encoded using the AVX VEX prefix?
1248   bool HasVEXPrefix = (TSFlags >> X86II::VEXShift) & X86II::VEX;
1249
1250   // It uses the VEX.VVVV field?
1251   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
1252   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
1253   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
1254   const unsigned MemOp4_I8IMMOperand = 2;
1255
1256   // It uses the EVEX.aaa field?
1257   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
1258   bool HasEVEX_K = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_K);
1259   bool HasEVEX_RC = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_RC);
1260
1261   // Determine where the memory operand starts, if present.
1262   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags, Opcode);
1263   if (MemoryOperand != -1) MemoryOperand += CurOp;
1264
1265   // Emit the lock opcode prefix as needed.
1266   if (TSFlags & X86II::LOCK)
1267     EmitByte(0xF0, CurByte, OS);
1268
1269   // Emit segment override opcode prefix as needed.
1270   if (MemoryOperand >= 0)
1271     EmitSegmentOverridePrefix(CurByte, MemoryOperand+X86::AddrSegmentReg,
1272                               MI, OS);
1273
1274   // Emit the repeat opcode prefix as needed.
1275   if (TSFlags & X86II::REP)
1276     EmitByte(0xF3, CurByte, OS);
1277
1278   // Emit the address size opcode prefix as needed.
1279   bool need_address_override;
1280   // The AdSize prefix is only for 32-bit and 64-bit modes. Hm, perhaps we
1281   // should introduce an AdSize16 bit instead of having seven special cases?
1282   if ((!is16BitMode(STI) && TSFlags & X86II::AdSize) ||
1283       (is16BitMode(STI) && (MI.getOpcode() == X86::JECXZ_32 ||
1284                          MI.getOpcode() == X86::MOV8o8a ||
1285                          MI.getOpcode() == X86::MOV16o16a ||
1286                          MI.getOpcode() == X86::MOV32o32a ||
1287                          MI.getOpcode() == X86::MOV8ao8 ||
1288                          MI.getOpcode() == X86::MOV16ao16 ||
1289                          MI.getOpcode() == X86::MOV32ao32))) {
1290     need_address_override = true;
1291   } else if (MemoryOperand < 0) {
1292     need_address_override = false;
1293   } else if (is64BitMode(STI)) {
1294     assert(!Is16BitMemOperand(MI, MemoryOperand, STI));
1295     need_address_override = Is32BitMemOperand(MI, MemoryOperand);
1296   } else if (is32BitMode(STI)) {
1297     assert(!Is64BitMemOperand(MI, MemoryOperand));
1298     need_address_override = Is16BitMemOperand(MI, MemoryOperand, STI);
1299   } else {
1300     assert(is16BitMode(STI));
1301     assert(!Is64BitMemOperand(MI, MemoryOperand));
1302     need_address_override = !Is16BitMemOperand(MI, MemoryOperand, STI);
1303   }
1304
1305   if (need_address_override)
1306     EmitByte(0x67, CurByte, OS);
1307
1308   if (!HasVEXPrefix)
1309     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, STI, OS);
1310   else
1311     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
1312
1313   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
1314
1315   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1316     BaseOpcode = 0x0F;   // Weird 3DNow! encoding.
1317
1318   unsigned SrcRegNum = 0;
1319   switch (TSFlags & X86II::FormMask) {
1320   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
1321     llvm_unreachable("Unknown FormMask value in X86MCCodeEmitter!");
1322   case X86II::Pseudo:
1323     llvm_unreachable("Pseudo instruction shouldn't be emitted");
1324   case X86II::RawFrmDstSrc: {
1325     unsigned siReg = MI.getOperand(1).getReg();
1326     assert(((siReg == X86::SI && MI.getOperand(0).getReg() == X86::DI) ||
1327             (siReg == X86::ESI && MI.getOperand(0).getReg() == X86::EDI) ||
1328             (siReg == X86::RSI && MI.getOperand(0).getReg() == X86::RDI)) &&
1329            "SI and DI register sizes do not match");
1330     // Emit segment override opcode prefix as needed (not for %ds).
1331     if (MI.getOperand(2).getReg() != X86::DS)
1332       EmitSegmentOverridePrefix(CurByte, 2, MI, OS);
1333     // Emit OpSize prefix as needed.
1334     if ((!is32BitMode(STI) && siReg == X86::ESI) ||
1335         (is32BitMode(STI) && siReg == X86::SI))
1336       EmitByte(0x67, CurByte, OS);
1337     CurOp += 3; // Consume operands.
1338     EmitByte(BaseOpcode, CurByte, OS);
1339     break;
1340   }
1341   case X86II::RawFrmSrc: {
1342     unsigned siReg = MI.getOperand(0).getReg();
1343     // Emit segment override opcode prefix as needed (not for %ds).
1344     if (MI.getOperand(1).getReg() != X86::DS)
1345       EmitSegmentOverridePrefix(CurByte, 1, MI, OS);
1346     // Emit OpSize prefix as needed.
1347     if ((!is32BitMode(STI) && siReg == X86::ESI) ||
1348         (is32BitMode(STI) && siReg == X86::SI))
1349       EmitByte(0x67, CurByte, OS);
1350     CurOp += 2; // Consume operands.
1351     EmitByte(BaseOpcode, CurByte, OS);
1352     break;
1353   }
1354   case X86II::RawFrmDst: {
1355     unsigned siReg = MI.getOperand(0).getReg();
1356     // Emit OpSize prefix as needed.
1357     if ((!is32BitMode(STI) && siReg == X86::EDI) ||
1358         (is32BitMode(STI) && siReg == X86::DI))
1359       EmitByte(0x67, CurByte, OS);
1360     ++CurOp; // Consume operand.
1361     EmitByte(BaseOpcode, CurByte, OS);
1362     break;
1363   }
1364   case X86II::RawFrm:
1365     EmitByte(BaseOpcode, CurByte, OS);
1366     break;
1367   case X86II::RawFrmMemOffs:
1368     // Emit segment override opcode prefix as needed.
1369     EmitSegmentOverridePrefix(CurByte, 1, MI, OS);
1370     EmitByte(BaseOpcode, CurByte, OS);
1371     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1372                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1373                   CurByte, OS, Fixups);
1374     ++CurOp; // skip segment operand
1375     break;
1376   case X86II::RawFrmImm8:
1377     EmitByte(BaseOpcode, CurByte, OS);
1378     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1379                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1380                   CurByte, OS, Fixups);
1381     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 1, FK_Data_1, CurByte,
1382                   OS, Fixups);
1383     break;
1384   case X86II::RawFrmImm16:
1385     EmitByte(BaseOpcode, CurByte, OS);
1386     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1387                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1388                   CurByte, OS, Fixups);
1389     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 2, FK_Data_2, CurByte,
1390                   OS, Fixups);
1391     break;
1392
1393   case X86II::AddRegFrm:
1394     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
1395     break;
1396
1397   case X86II::MRMDestReg:
1398     EmitByte(BaseOpcode, CurByte, OS);
1399     SrcRegNum = CurOp + 1;
1400
1401     if (HasEVEX_K) // Skip writemask
1402       SrcRegNum++;
1403
1404     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1405       ++SrcRegNum;
1406
1407     EmitRegModRMByte(MI.getOperand(CurOp),
1408                      GetX86RegNum(MI.getOperand(SrcRegNum)), CurByte, OS);
1409     CurOp = SrcRegNum + 1;
1410     break;
1411
1412   case X86II::MRMDestMem:
1413     EmitByte(BaseOpcode, CurByte, OS);
1414     SrcRegNum = CurOp + X86::AddrNumOperands;
1415
1416     if (HasEVEX_K) // Skip writemask
1417       SrcRegNum++;
1418
1419     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1420       ++SrcRegNum;
1421
1422     EmitMemModRMByte(MI, CurOp,
1423                      GetX86RegNum(MI.getOperand(SrcRegNum)),
1424                      TSFlags, CurByte, OS, Fixups, STI);
1425     CurOp = SrcRegNum + 1;
1426     break;
1427
1428   case X86II::MRMSrcReg:
1429     EmitByte(BaseOpcode, CurByte, OS);
1430     SrcRegNum = CurOp + 1;
1431
1432     if (HasEVEX_K) // Skip writemask
1433       SrcRegNum++;
1434
1435     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1436       ++SrcRegNum;
1437
1438     if (HasMemOp4) // Skip 2nd src (which is encoded in I8IMM)
1439       ++SrcRegNum;
1440
1441     EmitRegModRMByte(MI.getOperand(SrcRegNum),
1442                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
1443
1444     // 2 operands skipped with HasMemOp4, compensate accordingly
1445     CurOp = HasMemOp4 ? SrcRegNum : SrcRegNum + 1;
1446     if (HasVEX_4VOp3)
1447       ++CurOp;
1448     // do not count the rounding control operand
1449     if (HasEVEX_RC)
1450       NumOps--;
1451     break;
1452
1453   case X86II::MRMSrcMem: {
1454     int AddrOperands = X86::AddrNumOperands;
1455     unsigned FirstMemOp = CurOp+1;
1456
1457     if (HasEVEX_K) { // Skip writemask
1458       ++AddrOperands;
1459       ++FirstMemOp;
1460     }
1461
1462     if (HasVEX_4V) {
1463       ++AddrOperands;
1464       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
1465     }
1466     if (HasMemOp4) // Skip second register source (encoded in I8IMM)
1467       ++FirstMemOp;
1468
1469     EmitByte(BaseOpcode, CurByte, OS);
1470
1471     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
1472                      TSFlags, CurByte, OS, Fixups, STI);
1473     CurOp += AddrOperands + 1;
1474     if (HasVEX_4VOp3)
1475       ++CurOp;
1476     break;
1477   }
1478
1479   case X86II::MRM0r: case X86II::MRM1r:
1480   case X86II::MRM2r: case X86II::MRM3r:
1481   case X86II::MRM4r: case X86II::MRM5r:
1482   case X86II::MRM6r: case X86II::MRM7r:
1483     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1484       ++CurOp;
1485     EmitByte(BaseOpcode, CurByte, OS);
1486     EmitRegModRMByte(MI.getOperand(CurOp++),
1487                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
1488                      CurByte, OS);
1489     break;
1490   case X86II::MRM0m: case X86II::MRM1m:
1491   case X86II::MRM2m: case X86II::MRM3m:
1492   case X86II::MRM4m: case X86II::MRM5m:
1493   case X86II::MRM6m: case X86II::MRM7m:
1494     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1495       ++CurOp;
1496     EmitByte(BaseOpcode, CurByte, OS);
1497     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
1498                      TSFlags, CurByte, OS, Fixups, STI);
1499     CurOp += X86::AddrNumOperands;
1500     break;
1501   case X86II::MRM_C1: case X86II::MRM_C2: case X86II::MRM_C3:
1502   case X86II::MRM_C4: case X86II::MRM_C8: case X86II::MRM_C9:
1503   case X86II::MRM_CA: case X86II::MRM_CB: case X86II::MRM_D0:
1504   case X86II::MRM_D1: case X86II::MRM_D4: case X86II::MRM_D5:
1505   case X86II::MRM_D6: case X86II::MRM_D8: case X86II::MRM_D9:
1506   case X86II::MRM_DA: case X86II::MRM_DB: case X86II::MRM_DC:
1507   case X86II::MRM_DD: case X86II::MRM_DE: case X86II::MRM_DF:
1508   case X86II::MRM_E8: case X86II::MRM_F0: case X86II::MRM_F8:
1509   case X86II::MRM_F9:
1510     EmitByte(BaseOpcode, CurByte, OS);
1511
1512     unsigned char MRM;
1513     switch (TSFlags & X86II::FormMask) {
1514     default: llvm_unreachable("Invalid Form");
1515     case X86II::MRM_C1: MRM = 0xC1; break;
1516     case X86II::MRM_C2: MRM = 0xC2; break;
1517     case X86II::MRM_C3: MRM = 0xC3; break;
1518     case X86II::MRM_C4: MRM = 0xC4; break;
1519     case X86II::MRM_C8: MRM = 0xC8; break;
1520     case X86II::MRM_C9: MRM = 0xC9; break;
1521     case X86II::MRM_CA: MRM = 0xCA; break;
1522     case X86II::MRM_CB: MRM = 0xCB; break;
1523     case X86II::MRM_D0: MRM = 0xD0; break;
1524     case X86II::MRM_D1: MRM = 0xD1; break;
1525     case X86II::MRM_D4: MRM = 0xD4; break;
1526     case X86II::MRM_D5: MRM = 0xD5; break;
1527     case X86II::MRM_D6: MRM = 0xD6; break;
1528     case X86II::MRM_D8: MRM = 0xD8; break;
1529     case X86II::MRM_D9: MRM = 0xD9; break;
1530     case X86II::MRM_DA: MRM = 0xDA; break;
1531     case X86II::MRM_DB: MRM = 0xDB; break;
1532     case X86II::MRM_DC: MRM = 0xDC; break;
1533     case X86II::MRM_DD: MRM = 0xDD; break;
1534     case X86II::MRM_DE: MRM = 0xDE; break;
1535     case X86II::MRM_DF: MRM = 0xDF; break;
1536     case X86II::MRM_E8: MRM = 0xE8; break;
1537     case X86II::MRM_F0: MRM = 0xF0; break;
1538     case X86II::MRM_F8: MRM = 0xF8; break;
1539     case X86II::MRM_F9: MRM = 0xF9; break;
1540     }
1541     EmitByte(MRM, CurByte, OS);
1542     break;
1543   }
1544
1545   // If there is a remaining operand, it must be a trailing immediate.  Emit it
1546   // according to the right size for the instruction. Some instructions
1547   // (SSE4a extrq and insertq) have two trailing immediates.
1548   while (CurOp != NumOps && NumOps - CurOp <= 2) {
1549     // The last source register of a 4 operand instruction in AVX is encoded
1550     // in bits[7:4] of a immediate byte.
1551     if ((TSFlags >> X86II::VEXShift) & X86II::VEX_I8IMM) {
1552       const MCOperand &MO = MI.getOperand(HasMemOp4 ? MemOp4_I8IMMOperand
1553                                                     : CurOp);
1554       ++CurOp;
1555       unsigned RegNum = GetX86RegNum(MO) << 4;
1556       if (X86II::isX86_64ExtendedReg(MO.getReg()))
1557         RegNum |= 1 << 7;
1558       // If there is an additional 5th operand it must be an immediate, which
1559       // is encoded in bits[3:0]
1560       if (CurOp != NumOps) {
1561         const MCOperand &MIMM = MI.getOperand(CurOp++);
1562         if (MIMM.isImm()) {
1563           unsigned Val = MIMM.getImm();
1564           assert(Val < 16 && "Immediate operand value out of range");
1565           RegNum |= Val;
1566         }
1567       }
1568       EmitImmediate(MCOperand::CreateImm(RegNum), MI.getLoc(), 1, FK_Data_1,
1569                     CurByte, OS, Fixups);
1570     } else {
1571       EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1572                     X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1573                     CurByte, OS, Fixups);
1574     }
1575   }
1576
1577   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1578     EmitByte(X86II::getBaseOpcodeFor(TSFlags), CurByte, OS);
1579
1580 #ifndef NDEBUG
1581   // FIXME: Verify.
1582   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
1583     errs() << "Cannot encode all operands of: ";
1584     MI.dump();
1585     errs() << '\n';
1586     abort();
1587   }
1588 #endif
1589 }