lib/Target/X86/MCTargetDesc/X86MCCodeEmitter.cpp

   1 //===-- X86MCCodeEmitter.cpp - Convert X86 code to machine code -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "MCTargetDesc/X86MCTargetDesc.h"
  15 #include "MCTargetDesc/X86BaseInfo.h"
  16 #include "MCTargetDesc/X86FixupKinds.h"
  17 #include "llvm/MC/MCCodeEmitter.h"
  18 #include "llvm/MC/MCContext.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/MC/MCInstrInfo.h"
  22 #include "llvm/MC/MCRegisterInfo.h"
  23 #include "llvm/MC/MCSubtargetInfo.h"
  24 #include "llvm/MC/MCSymbol.h"
  25 #include "llvm/Support/raw_ostream.h"
  26
  27 using namespace llvm;
  28
  29 #define DEBUG_TYPE "mccodeemitter"
  30
  31 namespace {
  32 class X86MCCodeEmitter : public MCCodeEmitter {
  33   X86MCCodeEmitter(const X86MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  34   void operator=(const X86MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  35   const MCInstrInfo &MCII;
  36   MCContext &Ctx;
  37 public:
  38   X86MCCodeEmitter(const MCInstrInfo &mcii, MCContext &ctx)
  39     : MCII(mcii), Ctx(ctx) {
  40   }
  41
  42   ~X86MCCodeEmitter() {}
  43
  44   bool is64BitMode(const MCSubtargetInfo &STI) const {
  45     return (STI.getFeatureBits() & X86::Mode64Bit) != 0;
  46   }
  47
  48   bool is32BitMode(const MCSubtargetInfo &STI) const {
  49     return (STI.getFeatureBits() & X86::Mode32Bit) != 0;
  50   }
  51
  52   bool is16BitMode(const MCSubtargetInfo &STI) const {
  53     return (STI.getFeatureBits() & X86::Mode16Bit) != 0;
  54   }
  55
  56   /// Is16BitMemOperand - Return true if the specified instruction has
  57   /// a 16-bit memory operand. Op specifies the operand # of the memoperand.
  58   bool Is16BitMemOperand(const MCInst &MI, unsigned Op,
  59                          const MCSubtargetInfo &STI) const {
  60     const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
  61     const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
  62     const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
  63
  64     if (is16BitMode(STI) && BaseReg.getReg() == 0 &&
  65         Disp.isImm() && Disp.getImm() < 0x10000)
  66       return true;
  67     if ((BaseReg.getReg() != 0 &&
  68          X86MCRegisterClasses[X86::GR16RegClassID].contains(BaseReg.getReg())) ||
  69         (IndexReg.getReg() != 0 &&
  70          X86MCRegisterClasses[X86::GR16RegClassID].contains(IndexReg.getReg())))
  71       return true;
  72     return false;
  73   }
  74
  75   unsigned GetX86RegNum(const MCOperand &MO) const {
  76     return Ctx.getRegisterInfo()->getEncodingValue(MO.getReg()) & 0x7;
  77   }
  78
  79   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  80   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  81   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  82   // in 1's complement form, example:
  83   //
  84   //  ModRM field => XMM9 => 1
  85   //  VEX.VVVV    => XMM9 => ~9
  86   //
  87   // See table 4-35 of Intel AVX Programming Reference for details.
  88   unsigned char getVEXRegisterEncoding(const MCInst &MI,
  89                                        unsigned OpNum) const {
  90     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  91     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  92     if (X86II::isX86_64ExtendedReg(SrcReg))
  93       SrcRegNum |= 8;
  94
  95     // The registers represented through VEX_VVVV should
  96     // be encoded in 1's complement form.
  97     return (~SrcRegNum) & 0xf;
  98   }
  99
 100   unsigned char getWriteMaskRegisterEncoding(const MCInst &MI,
 101                                              unsigned OpNum) const {
 102     assert(X86::K0 != MI.getOperand(OpNum).getReg() &&
 103            "Invalid mask register as write-mask!");
 104     unsigned MaskRegNum = GetX86RegNum(MI.getOperand(OpNum));
 105     return MaskRegNum;
 106   }
 107
 108   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
 109     OS << (char)C;
 110     ++CurByte;
 111   }
 112
 113   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
 114                     raw_ostream &OS) const {
 115     // Output the constant in little endian byte order.
 116     for (unsigned i = 0; i != Size; ++i) {
 117       EmitByte(Val & 255, CurByte, OS);
 118       Val >>= 8;
 119     }
 120   }
 121
 122   void EmitImmediate(const MCOperand &Disp, SMLoc Loc,
 123                      unsigned ImmSize, MCFixupKind FixupKind,
 124                      unsigned &CurByte, raw_ostream &OS,
 125                      SmallVectorImpl<MCFixup> &Fixups,
 126                      int ImmOffset = 0) const;
 127
 128   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 129                                         unsigned RM) {
 130     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 131     return RM | (RegOpcode << 3) | (Mod << 6);
 132   }
 133
 134   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 135                         unsigned &CurByte, raw_ostream &OS) const {
 136     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 137   }
 138
 139   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 140                    unsigned &CurByte, raw_ostream &OS) const {
 141     // SIB byte is in the same format as the ModRMByte.
 142     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 143   }
 144
 145
 146   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 147                         unsigned RegOpcodeField,
 148                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 149                         SmallVectorImpl<MCFixup> &Fixups,
 150                         const MCSubtargetInfo &STI) const;
 151
 152   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 153                          SmallVectorImpl<MCFixup> &Fixups,
 154                          const MCSubtargetInfo &STI) const override;
 155
 156   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 157                            const MCInst &MI, const MCInstrDesc &Desc,
 158                            raw_ostream &OS) const;
 159
 160   void EmitSegmentOverridePrefix(unsigned &CurByte, unsigned SegOperand,
 161                                  const MCInst &MI, raw_ostream &OS) const;
 162
 163   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 164                         const MCInst &MI, const MCInstrDesc &Desc,
 165                         const MCSubtargetInfo &STI,
 166                         raw_ostream &OS) const;
 167 };
 168
 169 } // end anonymous namespace
 170
 171
 172 MCCodeEmitter *llvm::createX86MCCodeEmitter(const MCInstrInfo &MCII,
 173                                             const MCRegisterInfo &MRI,
 174                                             const MCSubtargetInfo &STI,
 175                                             MCContext &Ctx) {
 176   return new X86MCCodeEmitter(MCII, Ctx);
 177 }
 178
 179 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 180 /// sign-extended field.
 181 static bool isDisp8(int Value) {
 182   return Value == (signed char)Value;
 183 }
 184
 185 /// isCDisp8 - Return true if this signed displacement fits in a 8-bit
 186 /// compressed dispacement field.
 187 static bool isCDisp8(uint64_t TSFlags, int Value, int& CValue) {
 188   assert(((TSFlags & X86II::EncodingMask) >>
 189           X86II::EncodingShift == X86II::EVEX) &&
 190          "Compressed 8-bit displacement is only valid for EVEX inst.");
 191
 192   unsigned CD8E = (TSFlags >> X86II::EVEX_CD8EShift) & X86II::EVEX_CD8EMask;
 193   unsigned CD8V = (TSFlags >> X86II::EVEX_CD8VShift) & X86II::EVEX_CD8VMask;
 194   unsigned CD8_Scale = (TSFlags >> 56) & 0x7f;
 195
 196   if (CD8V == 0 && CD8E == 0) {
 197     CValue = Value;
 198     assert(CD8_Scale == 0);
 199     return isDisp8(Value);
 200   }
 201
 202   unsigned ElemSize = 1U << CD8E;
 203   unsigned MemObjSize;
 204   // The unit of displacement is either
 205   //   - the size of a  power-of-two number of elements or
 206   //   - the size of a single element for broadcasts or
 207   //   - the total vector size divided by a power-of-two number.
 208   if (CD8V & 4) {
 209     // Fixed vector length
 210     unsigned NumElems = 1U << (CD8V & 0x3);
 211     MemObjSize = ElemSize * NumElems;
 212   } else {
 213     // Modified vector length
 214     bool EVEX_b = (TSFlags >> X86II::VEXShift) & X86II::EVEX_B;
 215     if (EVEX_b)
 216       // Broadcast implies element size units.
 217       MemObjSize = ElemSize;
 218     else {
 219       unsigned EVEX_LL = ((TSFlags >> X86II::VEXShift) & X86II::VEX_L) ? 1 : 0;
 220       EVEX_LL += ((TSFlags >> X86II::VEXShift) & X86II::EVEX_L2) ? 2 : 0;
 221       assert(EVEX_LL < 3 && "");
 222
 223       unsigned VectorByteSize = 1U << (EVEX_LL + 4);
 224       unsigned Divider = 1U << (CD8V & 0x3);
 225       MemObjSize = VectorByteSize / Divider;
 226     }
 227   }
 228
 229   assert(MemObjSize == CD8_Scale);
 230
 231   unsigned MemObjMask = MemObjSize - 1;
 232   assert((MemObjSize & MemObjMask) == 0 && "Invalid memory object size.");
 233
 234   if (Value & MemObjMask) // Unaligned offset
 235     return false;
 236   Value /= (int)MemObjSize;
 237   bool Ret = (Value == (signed char)Value);
 238
 239   if (Ret)
 240     CValue = Value;
 241   return Ret;
 242 }
 243
 244 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 245 /// in an instruction with the specified TSFlags.
 246 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 247   unsigned Size = X86II::getSizeOfImm(TSFlags);
 248   bool isPCRel = X86II::isImmPCRel(TSFlags);
 249
 250   if (X86II::isImmSigned(TSFlags)) {
 251     switch (Size) {
 252     default: llvm_unreachable("Unsupported signed fixup size!");
 253     case 4: return MCFixupKind(X86::reloc_signed_4byte);
 254     }
 255   }
 256   return MCFixup::getKindForSize(Size, isPCRel);
 257 }
 258
 259 /// Is32BitMemOperand - Return true if the specified instruction has
 260 /// a 32-bit memory operand. Op specifies the operand # of the memoperand.
 261 static bool Is32BitMemOperand(const MCInst &MI, unsigned Op) {
 262   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 263   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 264
 265   if ((BaseReg.getReg() != 0 &&
 266        X86MCRegisterClasses[X86::GR32RegClassID].contains(BaseReg.getReg())) ||
 267       (IndexReg.getReg() != 0 &&
 268        X86MCRegisterClasses[X86::GR32RegClassID].contains(IndexReg.getReg())))
 269     return true;
 270   return false;
 271 }
 272
 273 /// Is64BitMemOperand - Return true if the specified instruction has
 274 /// a 64-bit memory operand. Op specifies the operand # of the memoperand.
 275 #ifndef NDEBUG
 276 static bool Is64BitMemOperand(const MCInst &MI, unsigned Op) {
 277   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 278   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 279
 280   if ((BaseReg.getReg() != 0 &&
 281        X86MCRegisterClasses[X86::GR64RegClassID].contains(BaseReg.getReg())) ||
 282       (IndexReg.getReg() != 0 &&
 283        X86MCRegisterClasses[X86::GR64RegClassID].contains(IndexReg.getReg())))
 284     return true;
 285   return false;
 286 }
 287 #endif
 288
 289 /// StartsWithGlobalOffsetTable - Check if this expression starts with
 290 ///  _GLOBAL_OFFSET_TABLE_ and if it is of the form
 291 ///  _GLOBAL_OFFSET_TABLE_-symbol. This is needed to support PIC on ELF
 292 /// i386 as _GLOBAL_OFFSET_TABLE_ is magical. We check only simple case that
 293 /// are know to be used: _GLOBAL_OFFSET_TABLE_ by itself or at the start
 294 /// of a binary expression.
 295 enum GlobalOffsetTableExprKind {
 296   GOT_None,
 297   GOT_Normal,
 298   GOT_SymDiff
 299 };
 300 static GlobalOffsetTableExprKind
 301 StartsWithGlobalOffsetTable(const MCExpr *Expr) {
 302   const MCExpr *RHS = nullptr;
 303   if (Expr->getKind() == MCExpr::Binary) {
 304     const MCBinaryExpr *BE = static_cast<const MCBinaryExpr *>(Expr);
 305     Expr = BE->getLHS();
 306     RHS = BE->getRHS();
 307   }
 308
 309   if (Expr->getKind() != MCExpr::SymbolRef)
 310     return GOT_None;
 311
 312   const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 313   const MCSymbol &S = Ref->getSymbol();
 314   if (S.getName() != "_GLOBAL_OFFSET_TABLE_")
 315     return GOT_None;
 316   if (RHS && RHS->getKind() == MCExpr::SymbolRef)
 317     return GOT_SymDiff;
 318   return GOT_Normal;
 319 }
 320
 321 static bool HasSecRelSymbolRef(const MCExpr *Expr) {
 322   if (Expr->getKind() == MCExpr::SymbolRef) {
 323     const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 324     return Ref->getKind() == MCSymbolRefExpr::VK_SECREL;
 325   }
 326   return false;
 327 }
 328
 329 void X86MCCodeEmitter::
 330 EmitImmediate(const MCOperand &DispOp, SMLoc Loc, unsigned Size,
 331               MCFixupKind FixupKind, unsigned &CurByte, raw_ostream &OS,
 332               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 333   const MCExpr *Expr = nullptr;
 334   if (DispOp.isImm()) {
 335     // If this is a simple integer displacement that doesn't require a
 336     // relocation, emit it now.
 337     if (FixupKind != FK_PCRel_1 &&
 338         FixupKind != FK_PCRel_2 &&
 339         FixupKind != FK_PCRel_4) {
 340       EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 341       return;
 342     }
 343     Expr = MCConstantExpr::Create(DispOp.getImm(), Ctx);
 344   } else {
 345     Expr = DispOp.getExpr();
 346   }
 347
 348   // If we have an immoffset, add it to the expression.
 349   if ((FixupKind == FK_Data_4 ||
 350        FixupKind == FK_Data_8 ||
 351        FixupKind == MCFixupKind(X86::reloc_signed_4byte))) {
 352     GlobalOffsetTableExprKind Kind = StartsWithGlobalOffsetTable(Expr);
 353     if (Kind != GOT_None) {
 354       assert(ImmOffset == 0);
 355
 356       if (Size == 8) {
 357         FixupKind = MCFixupKind(X86::reloc_global_offset_table8);
 358       } else {
 359         assert(Size == 4);
 360         FixupKind = MCFixupKind(X86::reloc_global_offset_table);
 361       }
 362
 363       if (Kind == GOT_Normal)
 364         ImmOffset = CurByte;
 365     } else if (Expr->getKind() == MCExpr::SymbolRef) {
 366       if (HasSecRelSymbolRef(Expr)) {
 367         FixupKind = MCFixupKind(FK_SecRel_4);
 368       }
 369     } else if (Expr->getKind() == MCExpr::Binary) {
 370       const MCBinaryExpr *Bin = static_cast<const MCBinaryExpr*>(Expr);
 371       if (HasSecRelSymbolRef(Bin->getLHS())
 372           || HasSecRelSymbolRef(Bin->getRHS())) {
 373         FixupKind = MCFixupKind(FK_SecRel_4);
 374       }
 375     }
 376   }
 377
 378   // If the fixup is pc-relative, we need to bias the value to be relative to
 379   // the start of the field, not the end of the field.
 380   if (FixupKind == FK_PCRel_4 ||
 381       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 382       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 383     ImmOffset -= 4;
 384   if (FixupKind == FK_PCRel_2)
 385     ImmOffset -= 2;
 386   if (FixupKind == FK_PCRel_1)
 387     ImmOffset -= 1;
 388
 389   if (ImmOffset)
 390     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 391                                    Ctx);
 392
 393   // Emit a symbolic constant as a fixup and 4 zeros.
 394   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind, Loc));
 395   EmitConstant(0, Size, CurByte, OS);
 396 }
 397
 398 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 399                                         unsigned RegOpcodeField,
 400                                         uint64_t TSFlags, unsigned &CurByte,
 401                                         raw_ostream &OS,
 402                                         SmallVectorImpl<MCFixup> &Fixups,
 403                                         const MCSubtargetInfo &STI) const{
 404   const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
 405   const MCOperand &Base     = MI.getOperand(Op+X86::AddrBaseReg);
 406   const MCOperand &Scale    = MI.getOperand(Op+X86::AddrScaleAmt);
 407   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 408   unsigned BaseReg = Base.getReg();
 409   unsigned char Encoding = (TSFlags & X86II::EncodingMask) >>
 410                            X86II::EncodingShift;
 411   bool HasEVEX = (Encoding == X86II::EVEX);
 412
 413   // Handle %rip relative addressing.
 414   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 415     assert(is64BitMode(STI) && "Rip-relative addressing requires 64-bit mode");
 416     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 417     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 418
 419     unsigned FixupKind = X86::reloc_riprel_4byte;
 420
 421     // movq loads are handled with a special relocation form which allows the
 422     // linker to eliminate some loads for GOT references which end up in the
 423     // same linkage unit.
 424     if (MI.getOpcode() == X86::MOV64rm)
 425       FixupKind = X86::reloc_riprel_4byte_movq_load;
 426
 427     // rip-relative addressing is actually relative to the *next* instruction.
 428     // Since an immediate can follow the mod/rm byte for an instruction, this
 429     // means that we need to bias the immediate field of the instruction with
 430     // the size of the immediate field.  If we have this case, add it into the
 431     // expression to emit.
 432     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 433
 434     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(FixupKind),
 435                   CurByte, OS, Fixups, -ImmSize);
 436     return;
 437   }
 438
 439   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 440
 441   // 16-bit addressing forms of the ModR/M byte have a different encoding for
 442   // the R/M field and are far more limited in which registers can be used.
 443   if (Is16BitMemOperand(MI, Op, STI)) {
 444     if (BaseReg) {
 445       // For 32-bit addressing, the row and column values in Table 2-2 are
 446       // basically the same. It's AX/CX/DX/BX/SP/BP/SI/DI in that order, with
 447       // some special cases. And GetX86RegNum reflects that numbering.
 448       // For 16-bit addressing it's more fun, as shown in the SDM Vol 2A,
 449       // Table 2-1 "16-Bit Addressing Forms with the ModR/M byte". We can only
 450       // use SI/DI/BP/BX, which have "row" values 4-7 in no particular order,
 451       // while values 0-3 indicate the allowed combinations (base+index) of
 452       // those: 0 for BX+SI, 1 for BX+DI, 2 for BP+SI, 3 for BP+DI.
 453       //
 454       // R16Table[] is a lookup from the normal RegNo, to the row values from
 455       // Table 2-1 for 16-bit addressing modes. Where zero means disallowed.
 456       static const unsigned R16Table[] = { 0, 0, 0, 7, 0, 6, 4, 5 };
 457       unsigned RMfield = R16Table[BaseRegNo];
 458
 459       assert(RMfield && "invalid 16-bit base register");
 460
 461       if (IndexReg.getReg()) {
 462         unsigned IndexReg16 = R16Table[GetX86RegNum(IndexReg)];
 463
 464         assert(IndexReg16 && "invalid 16-bit index register");
 465         // We must have one of SI/DI (4,5), and one of BP/BX (6,7).
 466         assert(((IndexReg16 ^ RMfield) & 2) &&
 467                "invalid 16-bit base/index register combination");
 468         assert(Scale.getImm() == 1 &&
 469                "invalid scale for 16-bit memory reference");
 470
 471         // Allow base/index to appear in either order (although GAS doesn't).
 472         if (IndexReg16 & 2)
 473           RMfield = (RMfield & 1) | ((7 - IndexReg16) << 1);
 474         else
 475           RMfield = (IndexReg16 & 1) | ((7 - RMfield) << 1);
 476       }
 477
 478       if (Disp.isImm() && isDisp8(Disp.getImm())) {
 479         if (Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 480           // There is no displacement; just the register.
 481           EmitByte(ModRMByte(0, RegOpcodeField, RMfield), CurByte, OS);
 482           return;
 483         }
 484         // Use the [REG]+disp8 form, including for [BP] which cannot be encoded.
 485         EmitByte(ModRMByte(1, RegOpcodeField, RMfield), CurByte, OS);
 486         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 487         return;
 488       }
 489       // This is the [REG]+disp16 case.
 490       EmitByte(ModRMByte(2, RegOpcodeField, RMfield), CurByte, OS);
 491     } else {
 492       // There is no BaseReg; this is the plain [disp16] case.
 493       EmitByte(ModRMByte(0, RegOpcodeField, 6), CurByte, OS);
 494     }
 495
 496     // Emit 16-bit displacement for plain disp16 or [REG]+disp16 cases.
 497     EmitImmediate(Disp, MI.getLoc(), 2, FK_Data_2, CurByte, OS, Fixups);
 498     return;
 499   }
 500
 501   // Determine whether a SIB byte is needed.
 502   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 503   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 504   // 2-7) and absolute references.
 505
 506   if (// The SIB byte must be used if there is an index register.
 507       IndexReg.getReg() == 0 &&
 508       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 509       // encode to an R/M value of 4, which indicates that a SIB byte is
 510       // present.
 511       BaseRegNo != N86::ESP &&
 512       // If there is no base register and we're in 64-bit mode, we need a SIB
 513       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 514       (!is64BitMode(STI) || BaseReg != 0)) {
 515
 516     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 517       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 518       EmitImmediate(Disp, MI.getLoc(), 4, FK_Data_4, CurByte, OS, Fixups);
 519       return;
 520     }
 521
 522     // If the base is not EBP/ESP and there is no displacement, use simple
 523     // indirect register encoding, this handles addresses like [EAX].  The
 524     // encoding for [EBP] with no displacement means [disp32] so we handle it
 525     // by emitting a displacement of 0 below.
 526     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 527       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 528       return;
 529     }
 530
 531     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 532     if (Disp.isImm()) {
 533       if (!HasEVEX && isDisp8(Disp.getImm())) {
 534         EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 535         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 536         return;
 537       }
 538       // Try EVEX compressed 8-bit displacement first; if failed, fall back to
 539       // 32-bit displacement.
 540       int CDisp8 = 0;
 541       if (HasEVEX && isCDisp8(TSFlags, Disp.getImm(), CDisp8)) {
 542         EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 543         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups,
 544                       CDisp8 - Disp.getImm());
 545         return;
 546       }
 547     }
 548
 549     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 550     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 551     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 552                   Fixups);
 553     return;
 554   }
 555
 556   // We need a SIB byte, so start by outputting the ModR/M byte first
 557   assert(IndexReg.getReg() != X86::ESP &&
 558          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 559
 560   bool ForceDisp32 = false;
 561   bool ForceDisp8  = false;
 562   int CDisp8 = 0;
 563   int ImmOffset = 0;
 564   if (BaseReg == 0) {
 565     // If there is no base register, we emit the special case SIB byte with
 566     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 567     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 568     ForceDisp32 = true;
 569   } else if (!Disp.isImm()) {
 570     // Emit the normal disp32 encoding.
 571     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 572     ForceDisp32 = true;
 573   } else if (Disp.getImm() == 0 &&
 574              // Base reg can't be anything that ends up with '5' as the base
 575              // reg, it is the magic [*] nomenclature that indicates no base.
 576              BaseRegNo != N86::EBP) {
 577     // Emit no displacement ModR/M byte
 578     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 579   } else if (!HasEVEX && isDisp8(Disp.getImm())) {
 580     // Emit the disp8 encoding.
 581     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 582     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 583   } else if (HasEVEX && isCDisp8(TSFlags, Disp.getImm(), CDisp8)) {
 584     // Emit the disp8 encoding.
 585     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 586     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 587     ImmOffset = CDisp8 - Disp.getImm();
 588   } else {
 589     // Emit the normal disp32 encoding.
 590     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 591   }
 592
 593   // Calculate what the SS field value should be...
 594   static const unsigned SSTable[] = { ~0U, 0, 1, ~0U, 2, ~0U, ~0U, ~0U, 3 };
 595   unsigned SS = SSTable[Scale.getImm()];
 596
 597   if (BaseReg == 0) {
 598     // Handle the SIB byte for the case where there is no base, see Intel
 599     // Manual 2A, table 2-7. The displacement has already been output.
 600     unsigned IndexRegNo;
 601     if (IndexReg.getReg())
 602       IndexRegNo = GetX86RegNum(IndexReg);
 603     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 604       IndexRegNo = 4;
 605     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 606   } else {
 607     unsigned IndexRegNo;
 608     if (IndexReg.getReg())
 609       IndexRegNo = GetX86RegNum(IndexReg);
 610     else
 611       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 612     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 613   }
 614
 615   // Do we need to output a displacement?
 616   if (ForceDisp8)
 617     EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups, ImmOffset);
 618   else if (ForceDisp32 || Disp.getImm() != 0)
 619     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte),
 620                   CurByte, OS, Fixups);
 621 }
 622
 623 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 624 /// called VEX.
 625 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 626                                            int MemOperand, const MCInst &MI,
 627                                            const MCInstrDesc &Desc,
 628                                            raw_ostream &OS) const {
 629   unsigned char Encoding = (TSFlags & X86II::EncodingMask) >>
 630                            X86II::EncodingShift;
 631   bool HasEVEX_K = ((TSFlags >> X86II::VEXShift) & X86II::EVEX_K);
 632   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
 633   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
 634   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
 635   bool HasEVEX_RC = (TSFlags >> X86II::VEXShift) & X86II::EVEX_RC;
 636
 637   // VEX_R: opcode externsion equivalent to REX.R in
 638   // 1's complement (inverted) form
 639   //
 640   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 641   //  0: Same as REX_R=1 (64 bit mode only)
 642   //
 643   unsigned char VEX_R = 0x1;
 644   unsigned char EVEX_R2 = 0x1;
 645
 646   // VEX_X: equivalent to REX.X, only used when a
 647   // register is used for index in SIB Byte.
 648   //
 649   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 650   //  0: Same as REX.X=1 (64-bit mode only)
 651   unsigned char VEX_X = 0x1;
 652
 653   // VEX_B:
 654   //
 655   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 656   //  0: Same as REX_B=1 (64 bit mode only)
 657   //
 658   unsigned char VEX_B = 0x1;
 659
 660   // VEX_W: opcode specific (use like REX.W, or used for
 661   // opcode extension, or ignored, depending on the opcode byte)
 662   unsigned char VEX_W = 0;
 663
 664   // VEX_5M (VEX m-mmmmm field):
 665   //
 666   //  0b00000: Reserved for future use
 667   //  0b00001: implied 0F leading opcode
 668   //  0b00010: implied 0F 38 leading opcode bytes
 669   //  0b00011: implied 0F 3A leading opcode bytes
 670   //  0b00100-0b11111: Reserved for future use
 671   //  0b01000: XOP map select - 08h instructions with imm byte
 672   //  0b01001: XOP map select - 09h instructions with no imm byte
 673   //  0b01010: XOP map select - 0Ah instructions with imm dword
 674   unsigned char VEX_5M = 0;
 675
 676   // VEX_4V (VEX vvvv field): a register specifier
 677   // (in 1's complement form) or 1111 if unused.
 678   unsigned char VEX_4V = 0xf;
 679   unsigned char EVEX_V2 = 0x1;
 680
 681   // VEX_L (Vector Length):
 682   //
 683   //  0: scalar or 128-bit vector
 684   //  1: 256-bit vector
 685   //
 686   unsigned char VEX_L = 0;
 687   unsigned char EVEX_L2 = 0;
 688
 689   // VEX_PP: opcode extension providing equivalent
 690   // functionality of a SIMD prefix
 691   //
 692   //  0b00: None
 693   //  0b01: 66
 694   //  0b10: F3
 695   //  0b11: F2
 696   //
 697   unsigned char VEX_PP = 0;
 698
 699   // EVEX_U
 700   unsigned char EVEX_U = 1; // Always '1' so far
 701
 702   // EVEX_z
 703   unsigned char EVEX_z = 0;
 704
 705   // EVEX_b
 706   unsigned char EVEX_b = 0;
 707
 708   // EVEX_rc
 709   unsigned char EVEX_rc = 0;
 710
 711   // EVEX_aaa
 712   unsigned char EVEX_aaa = 0;
 713
 714   bool EncodeRC = false;
 715
 716   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_W)
 717     VEX_W = 1;
 718
 719   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_L)
 720     VEX_L = 1;
 721   if (((TSFlags >> X86II::VEXShift) & X86II::EVEX_L2))
 722     EVEX_L2 = 1;
 723
 724   if (HasEVEX_K && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_Z))
 725     EVEX_z = 1;
 726
 727   if (((TSFlags >> X86II::VEXShift) & X86II::EVEX_B))
 728     EVEX_b = 1;
 729
 730   switch (TSFlags & X86II::OpPrefixMask) {
 731   default: break; // VEX_PP already correct
 732   case X86II::PD: VEX_PP = 0x1; break; // 66
 733   case X86II::XS: VEX_PP = 0x2; break; // F3
 734   case X86II::XD: VEX_PP = 0x3; break; // F2
 735   }
 736
 737   switch (TSFlags & X86II::OpMapMask) {
 738   default: llvm_unreachable("Invalid prefix!");
 739   case X86II::TB:   VEX_5M = 0x1; break; // 0F
 740   case X86II::T8:   VEX_5M = 0x2; break; // 0F 38
 741   case X86II::TA:   VEX_5M = 0x3; break; // 0F 3A
 742   case X86II::XOP8: VEX_5M = 0x8; break;
 743   case X86II::XOP9: VEX_5M = 0x9; break;
 744   case X86II::XOPA: VEX_5M = 0xA; break;
 745   }
 746
 747   // Classify VEX_B, VEX_4V, VEX_R, VEX_X
 748   unsigned NumOps = Desc.getNumOperands();
 749   unsigned CurOp = X86II::getOperandBias(Desc);
 750
 751   switch (TSFlags & X86II::FormMask) {
 752   default: llvm_unreachable("Unexpected form in EmitVEXOpcodePrefix!");
 753   case X86II::RawFrm:
 754     break;
 755   case X86II::MRMDestMem: {
 756     // MRMDestMem instructions forms:
 757     //  MemAddr, src1(ModR/M)
 758     //  MemAddr, src1(VEX_4V), src2(ModR/M)
 759     //  MemAddr, src1(ModR/M), imm8
 760     //
 761     if (X86II::isX86_64ExtendedReg(MI.getOperand(MemOperand +
 762                                                  X86::AddrBaseReg).getReg()))
 763       VEX_B = 0x0;
 764     if (X86II::isX86_64ExtendedReg(MI.getOperand(MemOperand +
 765                                                  X86::AddrIndexReg).getReg()))
 766       VEX_X = 0x0;
 767     if (X86II::is32ExtendedReg(MI.getOperand(MemOperand +
 768                                           X86::AddrIndexReg).getReg()))
 769       EVEX_V2 = 0x0;
 770
 771     CurOp += X86::AddrNumOperands;
 772
 773     if (HasEVEX_K)
 774       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 775
 776     if (HasVEX_4V) {
 777       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 778       if (X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 779         EVEX_V2 = 0x0;
 780       CurOp++;
 781     }
 782
 783     const MCOperand &MO = MI.getOperand(CurOp);
 784     if (MO.isReg()) {
 785       if (X86II::isX86_64ExtendedReg(MO.getReg()))
 786         VEX_R = 0x0;
 787       if (X86II::is32ExtendedReg(MO.getReg()))
 788         EVEX_R2 = 0x0;
 789     }
 790     break;
 791   }
 792   case X86II::MRMSrcMem:
 793     // MRMSrcMem instructions forms:
 794     //  src1(ModR/M), MemAddr
 795     //  src1(ModR/M), src2(VEX_4V), MemAddr
 796     //  src1(ModR/M), MemAddr, imm8
 797     //  src1(ModR/M), MemAddr, src2(VEX_I8IMM)
 798     //
 799     //  FMA4:
 800     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 801     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 802     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 803       VEX_R = 0x0;
 804     if (X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 805       EVEX_R2 = 0x0;
 806     CurOp++;
 807
 808     if (HasEVEX_K)
 809       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 810
 811     if (HasVEX_4V) {
 812       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 813       if (X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 814         EVEX_V2 = 0x0;
 815       CurOp++;
 816     }
 817
 818     if (X86II::isX86_64ExtendedReg(
 819                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 820       VEX_B = 0x0;
 821     if (X86II::isX86_64ExtendedReg(
 822                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 823       VEX_X = 0x0;
 824     if (X86II::is32ExtendedReg(MI.getOperand(MemOperand +
 825                                X86::AddrIndexReg).getReg()))
 826       EVEX_V2 = 0x0;
 827
 828     if (HasVEX_4VOp3)
 829       // Instruction format for 4VOp3:
 830       //   src1(ModR/M), MemAddr, src3(VEX_4V)
 831       // CurOp points to start of the MemoryOperand,
 832       //   it skips TIED_TO operands if exist, then increments past src1.
 833       // CurOp + X86::AddrNumOperands will point to src3.
 834       VEX_4V = getVEXRegisterEncoding(MI, CurOp+X86::AddrNumOperands);
 835     break;
 836   case X86II::MRM0m: case X86II::MRM1m:
 837   case X86II::MRM2m: case X86II::MRM3m:
 838   case X86II::MRM4m: case X86II::MRM5m:
 839   case X86II::MRM6m: case X86II::MRM7m: {
 840     // MRM[0-9]m instructions forms:
 841     //  MemAddr
 842     //  src1(VEX_4V), MemAddr
 843     if (HasVEX_4V) {
 844       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 845       if (X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 846         EVEX_V2 = 0x0;
 847       CurOp++;
 848     }
 849
 850     if (HasEVEX_K)
 851       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 852
 853     if (X86II::isX86_64ExtendedReg(
 854                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 855       VEX_B = 0x0;
 856     if (X86II::isX86_64ExtendedReg(
 857                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 858       VEX_X = 0x0;
 859     break;
 860   }
 861   case X86II::MRMSrcReg:
 862     // MRMSrcReg instructions forms:
 863     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 864     //  dst(ModR/M), src1(ModR/M)
 865     //  dst(ModR/M), src1(ModR/M), imm8
 866     //
 867     //  FMA4:
 868     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 869     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 870     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 871       VEX_R = 0x0;
 872     if (X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 873       EVEX_R2 = 0x0;
 874     CurOp++;
 875
 876     if (HasEVEX_K)
 877       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 878
 879     if (HasVEX_4V) {
 880       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 881       if (X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 882         EVEX_V2 = 0x0;
 883       CurOp++;
 884     }
 885
 886     if (HasMemOp4) // Skip second register source (encoded in I8IMM)
 887       CurOp++;
 888
 889     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 890       VEX_B = 0x0;
 891     if (X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 892       VEX_X = 0x0;
 893     CurOp++;
 894     if (HasVEX_4VOp3)
 895       VEX_4V = getVEXRegisterEncoding(MI, CurOp++);
 896     if (EVEX_b) {
 897       if (HasEVEX_RC) {
 898         unsigned RcOperand = NumOps-1;
 899         assert(RcOperand >= CurOp);
 900         EVEX_rc = MI.getOperand(RcOperand).getImm() & 0x3;
 901       }
 902       EncodeRC = true;
 903     }
 904     break;
 905   case X86II::MRMDestReg:
 906     // MRMDestReg instructions forms:
 907     //  dst(ModR/M), src(ModR/M)
 908     //  dst(ModR/M), src(ModR/M), imm8
 909     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M)
 910     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 911       VEX_B = 0x0;
 912     if (X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 913       VEX_X = 0x0;
 914     CurOp++;
 915
 916     if (HasEVEX_K)
 917       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 918
 919     if (HasVEX_4V) {
 920       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 921       if (X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 922         EVEX_V2 = 0x0;
 923       CurOp++;
 924     }
 925
 926     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 927       VEX_R = 0x0;
 928     if (X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 929       EVEX_R2 = 0x0;
 930     if (EVEX_b)
 931       EncodeRC = true;
 932     break;
 933   case X86II::MRM0r: case X86II::MRM1r:
 934   case X86II::MRM2r: case X86II::MRM3r:
 935   case X86II::MRM4r: case X86II::MRM5r:
 936   case X86II::MRM6r: case X86II::MRM7r:
 937     // MRM0r-MRM7r instructions forms:
 938     //  dst(VEX_4V), src(ModR/M), imm8
 939     if (HasVEX_4V) {
 940       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 941       if (X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 942           EVEX_V2 = 0x0;
 943       CurOp++;
 944     }
 945     if (HasEVEX_K)
 946       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 947
 948     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 949       VEX_B = 0x0;
 950     if (X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 951       VEX_X = 0x0;
 952     break;
 953   }
 954
 955   if (Encoding == X86II::VEX || Encoding == X86II::XOP) {
 956     // VEX opcode prefix can have 2 or 3 bytes
 957     //
 958     //  3 bytes:
 959     //    +-----+ +--------------+ +-------------------+
 960     //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 961     //    +-----+ +--------------+ +-------------------+
 962     //  2 bytes:
 963     //    +-----+ +-------------------+
 964     //    | C5h | | R | vvvv | L | pp |
 965     //    +-----+ +-------------------+
 966     //
 967     //  XOP uses a similar prefix:
 968     //    +-----+ +--------------+ +-------------------+
 969     //    | 8Fh | | RXB | m-mmmm | | W | vvvv | L | pp |
 970     //    +-----+ +--------------+ +-------------------+
 971     unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 972
 973     // Can we use the 2 byte VEX prefix?
 974     if (Encoding == X86II::VEX && VEX_B && VEX_X && !VEX_W && (VEX_5M == 1)) {
 975       EmitByte(0xC5, CurByte, OS);
 976       EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 977       return;
 978     }
 979
 980     // 3 byte VEX prefix
 981     EmitByte(Encoding == X86II::XOP ? 0x8F : 0xC4, CurByte, OS);
 982     EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 983     EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 984   } else {
 985     assert(Encoding == X86II::EVEX && "unknown encoding!");
 986     // EVEX opcode prefix can have 4 bytes
 987     //
 988     // +-----+ +--------------+ +-------------------+ +------------------------+
 989     // | 62h | | RXBR' | 00mm | | W | vvvv | U | pp | | z | L'L | b | v' | aaa |
 990     // +-----+ +--------------+ +-------------------+ +------------------------+
 991     assert((VEX_5M & 0x3) == VEX_5M
 992            && "More than 2 significant bits in VEX.m-mmmm fields for EVEX!");
 993
 994     VEX_5M &= 0x3;
 995
 996     EmitByte(0x62, CurByte, OS);
 997     EmitByte((VEX_R   << 7) |
 998              (VEX_X   << 6) |
 999              (VEX_B   << 5) |
1000              (EVEX_R2 << 4) |
1001              VEX_5M, CurByte, OS);
1002     EmitByte((VEX_W   << 7) |
1003              (VEX_4V  << 3) |
1004              (EVEX_U  << 2) |
1005              VEX_PP, CurByte, OS);
1006     if (EncodeRC)
1007       EmitByte((EVEX_z  << 7) |
1008               (EVEX_rc << 5) |
1009               (EVEX_b  << 4) |
1010               (EVEX_V2 << 3) |
1011               EVEX_aaa, CurByte, OS);
1012     else
1013       EmitByte((EVEX_z  << 7) |
1014               (EVEX_L2 << 6) |
1015               (VEX_L   << 5) |
1016               (EVEX_b  << 4) |
1017               (EVEX_V2 << 3) |
1018               EVEX_aaa, CurByte, OS);
1019   }
1020 }
1021
1022 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
1023 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
1024 /// size, and 3) use of X86-64 extended registers.
1025 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
1026                                    const MCInstrDesc &Desc) {
1027   unsigned REX = 0;
1028   if (TSFlags & X86II::REX_W)
1029     REX |= 1 << 3; // set REX.W
1030
1031   if (MI.getNumOperands() == 0) return REX;
1032
1033   unsigned NumOps = MI.getNumOperands();
1034   // FIXME: MCInst should explicitize the two-addrness.
1035   bool isTwoAddr = NumOps > 1 &&
1036                       Desc.getOperandConstraint(1, MCOI::TIED_TO) != -1;
1037
1038   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
1039   unsigned i = isTwoAddr ? 1 : 0;
1040   for (; i != NumOps; ++i) {
1041     const MCOperand &MO = MI.getOperand(i);
1042     if (!MO.isReg()) continue;
1043     unsigned Reg = MO.getReg();
1044     if (!X86II::isX86_64NonExtLowByteReg(Reg)) continue;
1045     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
1046     // that returns non-zero.
1047     REX |= 0x40; // REX fixed encoding prefix
1048     break;
1049   }
1050
1051   switch (TSFlags & X86II::FormMask) {
1052   case X86II::MRMSrcReg:
1053     if (MI.getOperand(0).isReg() &&
1054         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1055       REX |= 1 << 2; // set REX.R
1056     i = isTwoAddr ? 2 : 1;
1057     for (; i != NumOps; ++i) {
1058       const MCOperand &MO = MI.getOperand(i);
1059       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
1060         REX |= 1 << 0; // set REX.B
1061     }
1062     break;
1063   case X86II::MRMSrcMem: {
1064     if (MI.getOperand(0).isReg() &&
1065         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1066       REX |= 1 << 2; // set REX.R
1067     unsigned Bit = 0;
1068     i = isTwoAddr ? 2 : 1;
1069     for (; i != NumOps; ++i) {
1070       const MCOperand &MO = MI.getOperand(i);
1071       if (MO.isReg()) {
1072         if (X86II::isX86_64ExtendedReg(MO.getReg()))
1073           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
1074         Bit++;
1075       }
1076     }
1077     break;
1078   }
1079   case X86II::MRMXm:
1080   case X86II::MRM0m: case X86II::MRM1m:
1081   case X86II::MRM2m: case X86II::MRM3m:
1082   case X86II::MRM4m: case X86II::MRM5m:
1083   case X86II::MRM6m: case X86II::MRM7m:
1084   case X86II::MRMDestMem: {
1085     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
1086     i = isTwoAddr ? 1 : 0;
1087     if (NumOps > e && MI.getOperand(e).isReg() &&
1088         X86II::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
1089       REX |= 1 << 2; // set REX.R
1090     unsigned Bit = 0;
1091     for (; i != e; ++i) {
1092       const MCOperand &MO = MI.getOperand(i);
1093       if (MO.isReg()) {
1094         if (X86II::isX86_64ExtendedReg(MO.getReg()))
1095           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
1096         Bit++;
1097       }
1098     }
1099     break;
1100   }
1101   default:
1102     if (MI.getOperand(0).isReg() &&
1103         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1104       REX |= 1 << 0; // set REX.B
1105     i = isTwoAddr ? 2 : 1;
1106     for (unsigned e = NumOps; i != e; ++i) {
1107       const MCOperand &MO = MI.getOperand(i);
1108       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
1109         REX |= 1 << 2; // set REX.R
1110     }
1111     break;
1112   }
1113   return REX;
1114 }
1115
1116 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
1117 void X86MCCodeEmitter::EmitSegmentOverridePrefix(unsigned &CurByte,
1118                                                  unsigned SegOperand,
1119                                                  const MCInst &MI,
1120                                                  raw_ostream &OS) const {
1121   // Check for explicit segment override on memory operand.
1122   switch (MI.getOperand(SegOperand).getReg()) {
1123   default: llvm_unreachable("Unknown segment register!");
1124   case 0: break;
1125   case X86::CS: EmitByte(0x2E, CurByte, OS); break;
1126   case X86::SS: EmitByte(0x36, CurByte, OS); break;
1127   case X86::DS: EmitByte(0x3E, CurByte, OS); break;
1128   case X86::ES: EmitByte(0x26, CurByte, OS); break;
1129   case X86::FS: EmitByte(0x64, CurByte, OS); break;
1130   case X86::GS: EmitByte(0x65, CurByte, OS); break;
1131   }
1132 }
1133
1134 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
1135 ///
1136 /// MemOperand is the operand # of the start of a memory operand if present.  If
1137 /// Not present, it is -1.
1138 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
1139                                         int MemOperand, const MCInst &MI,
1140                                         const MCInstrDesc &Desc,
1141                                         const MCSubtargetInfo &STI,
1142                                         raw_ostream &OS) const {
1143
1144   // Emit the operand size opcode prefix as needed.
1145   unsigned char OpSize = (TSFlags & X86II::OpSizeMask) >> X86II::OpSizeShift;
1146   if (OpSize == (is16BitMode(STI) ? X86II::OpSize32 : X86II::OpSize16))
1147     EmitByte(0x66, CurByte, OS);
1148
1149   switch (TSFlags & X86II::OpPrefixMask) {
1150   case X86II::PD:   // 66
1151     EmitByte(0x66, CurByte, OS);
1152     break;
1153   case X86II::XS:   // F3
1154     EmitByte(0xF3, CurByte, OS);
1155     break;
1156   case X86II::XD:   // F2
1157     EmitByte(0xF2, CurByte, OS);
1158     break;
1159   }
1160
1161   // Handle REX prefix.
1162   // FIXME: Can this come before F2 etc to simplify emission?
1163   if (is64BitMode(STI)) {
1164     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
1165       EmitByte(0x40 | REX, CurByte, OS);
1166   }
1167
1168   // 0x0F escape code must be emitted just before the opcode.
1169   switch (TSFlags & X86II::OpMapMask) {
1170   case X86II::TB:  // Two-byte opcode map
1171   case X86II::T8:  // 0F 38
1172   case X86II::TA:  // 0F 3A
1173     EmitByte(0x0F, CurByte, OS);
1174     break;
1175   }
1176
1177   switch (TSFlags & X86II::OpMapMask) {
1178   case X86II::T8:    // 0F 38
1179     EmitByte(0x38, CurByte, OS);
1180     break;
1181   case X86II::TA:    // 0F 3A
1182     EmitByte(0x3A, CurByte, OS);
1183     break;
1184   }
1185 }
1186
1187 void X86MCCodeEmitter::
1188 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1189                   SmallVectorImpl<MCFixup> &Fixups,
1190                   const MCSubtargetInfo &STI) const {
1191   unsigned Opcode = MI.getOpcode();
1192   const MCInstrDesc &Desc = MCII.get(Opcode);
1193   uint64_t TSFlags = Desc.TSFlags;
1194
1195   // Pseudo instructions don't get encoded.
1196   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
1197     return;
1198
1199   unsigned NumOps = Desc.getNumOperands();
1200   unsigned CurOp = X86II::getOperandBias(Desc);
1201
1202   // Keep track of the current byte being emitted.
1203   unsigned CurByte = 0;
1204
1205   // Encoding type for this instruction.
1206   unsigned char Encoding = (TSFlags & X86II::EncodingMask) >>
1207                            X86II::EncodingShift;
1208
1209   // It uses the VEX.VVVV field?
1210   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
1211   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
1212   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
1213   const unsigned MemOp4_I8IMMOperand = 2;
1214
1215   // It uses the EVEX.aaa field?
1216   bool HasEVEX_K = ((TSFlags >> X86II::VEXShift) & X86II::EVEX_K);
1217   bool HasEVEX_RC = ((TSFlags >> X86II::VEXShift) & X86II::EVEX_RC);
1218
1219   // Determine where the memory operand starts, if present.
1220   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags, Opcode);
1221   if (MemoryOperand != -1) MemoryOperand += CurOp;
1222
1223   // Emit the lock opcode prefix as needed.
1224   if (TSFlags & X86II::LOCK)
1225     EmitByte(0xF0, CurByte, OS);
1226
1227   // Emit segment override opcode prefix as needed.
1228   if (MemoryOperand >= 0)
1229     EmitSegmentOverridePrefix(CurByte, MemoryOperand+X86::AddrSegmentReg,
1230                               MI, OS);
1231
1232   // Emit the repeat opcode prefix as needed.
1233   if (TSFlags & X86II::REP)
1234     EmitByte(0xF3, CurByte, OS);
1235
1236   // Emit the address size opcode prefix as needed.
1237   bool need_address_override;
1238   // The AdSize prefix is only for 32-bit and 64-bit modes. Hm, perhaps we
1239   // should introduce an AdSize16 bit instead of having seven special cases?
1240   if ((!is16BitMode(STI) && TSFlags & X86II::AdSize) ||
1241       (is16BitMode(STI) && (MI.getOpcode() == X86::JECXZ_32 ||
1242                          MI.getOpcode() == X86::MOV8o8a ||
1243                          MI.getOpcode() == X86::MOV16o16a ||
1244                          MI.getOpcode() == X86::MOV32o32a ||
1245                          MI.getOpcode() == X86::MOV8ao8 ||
1246                          MI.getOpcode() == X86::MOV16ao16 ||
1247                          MI.getOpcode() == X86::MOV32ao32))) {
1248     need_address_override = true;
1249   } else if (MemoryOperand < 0) {
1250     need_address_override = false;
1251   } else if (is64BitMode(STI)) {
1252     assert(!Is16BitMemOperand(MI, MemoryOperand, STI));
1253     need_address_override = Is32BitMemOperand(MI, MemoryOperand);
1254   } else if (is32BitMode(STI)) {
1255     assert(!Is64BitMemOperand(MI, MemoryOperand));
1256     need_address_override = Is16BitMemOperand(MI, MemoryOperand, STI);
1257   } else {
1258     assert(is16BitMode(STI));
1259     assert(!Is64BitMemOperand(MI, MemoryOperand));
1260     need_address_override = !Is16BitMemOperand(MI, MemoryOperand, STI);
1261   }
1262
1263   if (need_address_override)
1264     EmitByte(0x67, CurByte, OS);
1265
1266   if (Encoding == 0)
1267     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, STI, OS);
1268   else
1269     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
1270
1271   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
1272
1273   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1274     BaseOpcode = 0x0F;   // Weird 3DNow! encoding.
1275
1276   unsigned SrcRegNum = 0;
1277   switch (TSFlags & X86II::FormMask) {
1278   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
1279     llvm_unreachable("Unknown FormMask value in X86MCCodeEmitter!");
1280   case X86II::Pseudo:
1281     llvm_unreachable("Pseudo instruction shouldn't be emitted");
1282   case X86II::RawFrmDstSrc: {
1283     unsigned siReg = MI.getOperand(1).getReg();
1284     assert(((siReg == X86::SI && MI.getOperand(0).getReg() == X86::DI) ||
1285             (siReg == X86::ESI && MI.getOperand(0).getReg() == X86::EDI) ||
1286             (siReg == X86::RSI && MI.getOperand(0).getReg() == X86::RDI)) &&
1287            "SI and DI register sizes do not match");
1288     // Emit segment override opcode prefix as needed (not for %ds).
1289     if (MI.getOperand(2).getReg() != X86::DS)
1290       EmitSegmentOverridePrefix(CurByte, 2, MI, OS);
1291     // Emit AdSize prefix as needed.
1292     if ((!is32BitMode(STI) && siReg == X86::ESI) ||
1293         (is32BitMode(STI) && siReg == X86::SI))
1294       EmitByte(0x67, CurByte, OS);
1295     CurOp += 3; // Consume operands.
1296     EmitByte(BaseOpcode, CurByte, OS);
1297     break;
1298   }
1299   case X86II::RawFrmSrc: {
1300     unsigned siReg = MI.getOperand(0).getReg();
1301     // Emit segment override opcode prefix as needed (not for %ds).
1302     if (MI.getOperand(1).getReg() != X86::DS)
1303       EmitSegmentOverridePrefix(CurByte, 1, MI, OS);
1304     // Emit AdSize prefix as needed.
1305     if ((!is32BitMode(STI) && siReg == X86::ESI) ||
1306         (is32BitMode(STI) && siReg == X86::SI))
1307       EmitByte(0x67, CurByte, OS);
1308     CurOp += 2; // Consume operands.
1309     EmitByte(BaseOpcode, CurByte, OS);
1310     break;
1311   }
1312   case X86II::RawFrmDst: {
1313     unsigned siReg = MI.getOperand(0).getReg();
1314     // Emit AdSize prefix as needed.
1315     if ((!is32BitMode(STI) && siReg == X86::EDI) ||
1316         (is32BitMode(STI) && siReg == X86::DI))
1317       EmitByte(0x67, CurByte, OS);
1318     ++CurOp; // Consume operand.
1319     EmitByte(BaseOpcode, CurByte, OS);
1320     break;
1321   }
1322   case X86II::RawFrm:
1323     EmitByte(BaseOpcode, CurByte, OS);
1324     break;
1325   case X86II::RawFrmMemOffs:
1326     // Emit segment override opcode prefix as needed.
1327     EmitSegmentOverridePrefix(CurByte, 1, MI, OS);
1328     EmitByte(BaseOpcode, CurByte, OS);
1329     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1330                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1331                   CurByte, OS, Fixups);
1332     ++CurOp; // skip segment operand
1333     break;
1334   case X86II::RawFrmImm8:
1335     EmitByte(BaseOpcode, CurByte, OS);
1336     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1337                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1338                   CurByte, OS, Fixups);
1339     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 1, FK_Data_1, CurByte,
1340                   OS, Fixups);
1341     break;
1342   case X86II::RawFrmImm16:
1343     EmitByte(BaseOpcode, CurByte, OS);
1344     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1345                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1346                   CurByte, OS, Fixups);
1347     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 2, FK_Data_2, CurByte,
1348                   OS, Fixups);
1349     break;
1350
1351   case X86II::AddRegFrm:
1352     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
1353     break;
1354
1355   case X86II::MRMDestReg:
1356     EmitByte(BaseOpcode, CurByte, OS);
1357     SrcRegNum = CurOp + 1;
1358
1359     if (HasEVEX_K) // Skip writemask
1360       SrcRegNum++;
1361
1362     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1363       ++SrcRegNum;
1364
1365     EmitRegModRMByte(MI.getOperand(CurOp),
1366                      GetX86RegNum(MI.getOperand(SrcRegNum)), CurByte, OS);
1367     CurOp = SrcRegNum + 1;
1368     break;
1369
1370   case X86II::MRMDestMem:
1371     EmitByte(BaseOpcode, CurByte, OS);
1372     SrcRegNum = CurOp + X86::AddrNumOperands;
1373
1374     if (HasEVEX_K) // Skip writemask
1375       SrcRegNum++;
1376
1377     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1378       ++SrcRegNum;
1379
1380     EmitMemModRMByte(MI, CurOp,
1381                      GetX86RegNum(MI.getOperand(SrcRegNum)),
1382                      TSFlags, CurByte, OS, Fixups, STI);
1383     CurOp = SrcRegNum + 1;
1384     break;
1385
1386   case X86II::MRMSrcReg:
1387     EmitByte(BaseOpcode, CurByte, OS);
1388     SrcRegNum = CurOp + 1;
1389
1390     if (HasEVEX_K) // Skip writemask
1391       SrcRegNum++;
1392
1393     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1394       ++SrcRegNum;
1395
1396     if (HasMemOp4) // Skip 2nd src (which is encoded in I8IMM)
1397       ++SrcRegNum;
1398
1399     EmitRegModRMByte(MI.getOperand(SrcRegNum),
1400                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
1401
1402     // 2 operands skipped with HasMemOp4, compensate accordingly
1403     CurOp = HasMemOp4 ? SrcRegNum : SrcRegNum + 1;
1404     if (HasVEX_4VOp3)
1405       ++CurOp;
1406     // do not count the rounding control operand
1407     if (HasEVEX_RC)
1408       NumOps--;
1409     break;
1410
1411   case X86II::MRMSrcMem: {
1412     int AddrOperands = X86::AddrNumOperands;
1413     unsigned FirstMemOp = CurOp+1;
1414
1415     if (HasEVEX_K) { // Skip writemask
1416       ++AddrOperands;
1417       ++FirstMemOp;
1418     }
1419
1420     if (HasVEX_4V) {
1421       ++AddrOperands;
1422       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
1423     }
1424     if (HasMemOp4) // Skip second register source (encoded in I8IMM)
1425       ++FirstMemOp;
1426
1427     EmitByte(BaseOpcode, CurByte, OS);
1428
1429     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
1430                      TSFlags, CurByte, OS, Fixups, STI);
1431     CurOp += AddrOperands + 1;
1432     if (HasVEX_4VOp3)
1433       ++CurOp;
1434     break;
1435   }
1436
1437   case X86II::MRMXr:
1438   case X86II::MRM0r: case X86II::MRM1r:
1439   case X86II::MRM2r: case X86II::MRM3r:
1440   case X86II::MRM4r: case X86II::MRM5r:
1441   case X86II::MRM6r: case X86II::MRM7r: {
1442     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1443       ++CurOp;
1444     if (HasEVEX_K) // Skip writemask
1445       ++CurOp;
1446     EmitByte(BaseOpcode, CurByte, OS);
1447     uint64_t Form = TSFlags & X86II::FormMask;
1448     EmitRegModRMByte(MI.getOperand(CurOp++),
1449                      (Form == X86II::MRMXr) ? 0 : Form-X86II::MRM0r,
1450                      CurByte, OS);
1451     break;
1452   }
1453
1454   case X86II::MRMXm:
1455   case X86II::MRM0m: case X86II::MRM1m:
1456   case X86II::MRM2m: case X86II::MRM3m:
1457   case X86II::MRM4m: case X86II::MRM5m:
1458   case X86II::MRM6m: case X86II::MRM7m: {
1459     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1460       ++CurOp;
1461     if (HasEVEX_K) // Skip writemask
1462       ++CurOp;
1463     EmitByte(BaseOpcode, CurByte, OS);
1464     uint64_t Form = TSFlags & X86II::FormMask;
1465     EmitMemModRMByte(MI, CurOp, (Form == X86II::MRMXm) ? 0 : Form-X86II::MRM0m,
1466                      TSFlags, CurByte, OS, Fixups, STI);
1467     CurOp += X86::AddrNumOperands;
1468     break;
1469   }
1470   case X86II::MRM_C0: case X86II::MRM_C1: case X86II::MRM_C2:
1471   case X86II::MRM_C3: case X86II::MRM_C4: case X86II::MRM_C8:
1472   case X86II::MRM_C9: case X86II::MRM_CA: case X86II::MRM_CB:
1473   case X86II::MRM_D0: case X86II::MRM_D1: case X86II::MRM_D4:
1474   case X86II::MRM_D5: case X86II::MRM_D6: case X86II::MRM_D8:
1475   case X86II::MRM_D9: case X86II::MRM_DA: case X86II::MRM_DB:
1476   case X86II::MRM_DC: case X86II::MRM_DD: case X86II::MRM_DE:
1477   case X86II::MRM_DF: case X86II::MRM_E0: case X86II::MRM_E1:
1478   case X86II::MRM_E2: case X86II::MRM_E3: case X86II::MRM_E4:
1479   case X86II::MRM_E5: case X86II::MRM_E8: case X86II::MRM_E9:
1480   case X86II::MRM_EA: case X86II::MRM_EB: case X86II::MRM_EC:
1481   case X86II::MRM_ED: case X86II::MRM_EE: case X86II::MRM_F0:
1482   case X86II::MRM_F1: case X86II::MRM_F2: case X86II::MRM_F3:
1483   case X86II::MRM_F4: case X86II::MRM_F5: case X86II::MRM_F6:
1484   case X86II::MRM_F7: case X86II::MRM_F8: case X86II::MRM_F9:
1485   case X86II::MRM_FA: case X86II::MRM_FB: case X86II::MRM_FC:
1486   case X86II::MRM_FD: case X86II::MRM_FE: case X86II::MRM_FF:
1487     EmitByte(BaseOpcode, CurByte, OS);
1488
1489     unsigned char MRM;
1490     switch (TSFlags & X86II::FormMask) {
1491     default: llvm_unreachable("Invalid Form");
1492     case X86II::MRM_C0: MRM = 0xC0; break;
1493     case X86II::MRM_C1: MRM = 0xC1; break;
1494     case X86II::MRM_C2: MRM = 0xC2; break;
1495     case X86II::MRM_C3: MRM = 0xC3; break;
1496     case X86II::MRM_C4: MRM = 0xC4; break;
1497     case X86II::MRM_C8: MRM = 0xC8; break;
1498     case X86II::MRM_C9: MRM = 0xC9; break;
1499     case X86II::MRM_CA: MRM = 0xCA; break;
1500     case X86II::MRM_CB: MRM = 0xCB; break;
1501     case X86II::MRM_D0: MRM = 0xD0; break;
1502     case X86II::MRM_D1: MRM = 0xD1; break;
1503     case X86II::MRM_D4: MRM = 0xD4; break;
1504     case X86II::MRM_D5: MRM = 0xD5; break;
1505     case X86II::MRM_D6: MRM = 0xD6; break;
1506     case X86II::MRM_D8: MRM = 0xD8; break;
1507     case X86II::MRM_D9: MRM = 0xD9; break;
1508     case X86II::MRM_DA: MRM = 0xDA; break;
1509     case X86II::MRM_DB: MRM = 0xDB; break;
1510     case X86II::MRM_DC: MRM = 0xDC; break;
1511     case X86II::MRM_DD: MRM = 0xDD; break;
1512     case X86II::MRM_DE: MRM = 0xDE; break;
1513     case X86II::MRM_DF: MRM = 0xDF; break;
1514     case X86II::MRM_E0: MRM = 0xE0; break;
1515     case X86II::MRM_E1: MRM = 0xE1; break;
1516     case X86II::MRM_E2: MRM = 0xE2; break;
1517     case X86II::MRM_E3: MRM = 0xE3; break;
1518     case X86II::MRM_E4: MRM = 0xE4; break;
1519     case X86II::MRM_E5: MRM = 0xE5; break;
1520     case X86II::MRM_E8: MRM = 0xE8; break;
1521     case X86II::MRM_E9: MRM = 0xE9; break;
1522     case X86II::MRM_EA: MRM = 0xEA; break;
1523     case X86II::MRM_EB: MRM = 0xEB; break;
1524     case X86II::MRM_EC: MRM = 0xEC; break;
1525     case X86II::MRM_ED: MRM = 0xED; break;
1526     case X86II::MRM_EE: MRM = 0xEE; break;
1527     case X86II::MRM_F0: MRM = 0xF0; break;
1528     case X86II::MRM_F1: MRM = 0xF1; break;
1529     case X86II::MRM_F2: MRM = 0xF2; break;
1530     case X86II::MRM_F3: MRM = 0xF3; break;
1531     case X86II::MRM_F4: MRM = 0xF4; break;
1532     case X86II::MRM_F5: MRM = 0xF5; break;
1533     case X86II::MRM_F6: MRM = 0xF6; break;
1534     case X86II::MRM_F7: MRM = 0xF7; break;
1535     case X86II::MRM_F8: MRM = 0xF8; break;
1536     case X86II::MRM_F9: MRM = 0xF9; break;
1537     case X86II::MRM_FA: MRM = 0xFA; break;
1538     case X86II::MRM_FB: MRM = 0xFB; break;
1539     case X86II::MRM_FC: MRM = 0xFC; break;
1540     case X86II::MRM_FD: MRM = 0xFD; break;
1541     case X86II::MRM_FE: MRM = 0xFE; break;
1542     case X86II::MRM_FF: MRM = 0xFF; break;
1543     }
1544     EmitByte(MRM, CurByte, OS);
1545     break;
1546   }
1547
1548   // If there is a remaining operand, it must be a trailing immediate.  Emit it
1549   // according to the right size for the instruction. Some instructions
1550   // (SSE4a extrq and insertq) have two trailing immediates.
1551   while (CurOp != NumOps && NumOps - CurOp <= 2) {
1552     // The last source register of a 4 operand instruction in AVX is encoded
1553     // in bits[7:4] of a immediate byte.
1554     if ((TSFlags >> X86II::VEXShift) & X86II::VEX_I8IMM) {
1555       const MCOperand &MO = MI.getOperand(HasMemOp4 ? MemOp4_I8IMMOperand
1556                                                     : CurOp);
1557       ++CurOp;
1558       unsigned RegNum = GetX86RegNum(MO) << 4;
1559       if (X86II::isX86_64ExtendedReg(MO.getReg()))
1560         RegNum |= 1 << 7;
1561       // If there is an additional 5th operand it must be an immediate, which
1562       // is encoded in bits[3:0]
1563       if (CurOp != NumOps) {
1564         const MCOperand &MIMM = MI.getOperand(CurOp++);
1565         if (MIMM.isImm()) {
1566           unsigned Val = MIMM.getImm();
1567           assert(Val < 16 && "Immediate operand value out of range");
1568           RegNum |= Val;
1569         }
1570       }
1571       EmitImmediate(MCOperand::CreateImm(RegNum), MI.getLoc(), 1, FK_Data_1,
1572                     CurByte, OS, Fixups);
1573     } else {
1574       EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1575                     X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1576                     CurByte, OS, Fixups);
1577     }
1578   }
1579
1580   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1581     EmitByte(X86II::getBaseOpcodeFor(TSFlags), CurByte, OS);
1582
1583 #ifndef NDEBUG
1584   // FIXME: Verify.
1585   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
1586     errs() << "Cannot encode all operands of: ";
1587     MI.dump();
1588     errs() << '\n';
1589     abort();
1590   }
1591 #endif
1592 }