lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/IntrinsicInst.h"
  27 #include "llvm/CodeGen/FastISel.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Support/CallSite.h"
  32 #include "llvm/Support/GetElementPtrTypeIterator.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 namespace {
  37
  38 class X86FastISel : public FastISel {
  39   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  40   /// make the right decision when generating code for different targets.
  41   const X86Subtarget *Subtarget;
  42
  43   /// StackPtr - Register used as the stack pointer.
  44   ///
  45   unsigned StackPtr;
  46
  47   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  48   /// floating point ops.
  49   /// When SSE is available, use it for f32 operations.
  50   /// When SSE2 is available, use it for f64 operations.
  51   bool X86ScalarSSEf64;
  52   bool X86ScalarSSEf32;
  53
  54 public:
  55   explicit X86FastISel(MachineFunction &mf,
  56                        MachineModuleInfo *mmi,
  57                        DwarfWriter *dw,
  58                        DenseMap<const Value *, unsigned> &vm,
  59                        DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
  60                        DenseMap<const AllocaInst *, int> &am
  61 #ifndef NDEBUG
  62                        , SmallSet<Instruction*, 8> &cil
  63 #endif
  64                        )
  65     : FastISel(mf, mmi, dw, vm, bm, am
  66 #ifndef NDEBUG
  67                , cil
  68 #endif
  69                ) {
  70     Subtarget = &TM.getSubtarget<X86Subtarget>();
  71     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  72     X86ScalarSSEf64 = Subtarget->hasSSE2();
  73     X86ScalarSSEf32 = Subtarget->hasSSE1();
  74   }
  75
  76   virtual bool TargetSelectInstruction(Instruction *I);
  77
  78 #include "X86GenFastISel.inc"
  79
  80 private:
  81   bool X86FastEmitCompare(Value *LHS, Value *RHS, MVT VT);
  82
  83   bool X86FastEmitLoad(MVT VT, const X86AddressMode &AM, unsigned &RR);
  84
  85   bool X86FastEmitStore(MVT VT, Value *Val,
  86                         const X86AddressMode &AM);
  87   bool X86FastEmitStore(MVT VT, unsigned Val,
  88                         const X86AddressMode &AM);
  89
  90   bool X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT, unsigned Src, MVT SrcVT,
  91                          unsigned &ResultReg);
  92
  93   bool X86SelectAddress(Value *V, X86AddressMode &AM);
  94   bool X86SelectCallAddress(Value *V, X86AddressMode &AM);
  95
  96   bool X86SelectLoad(Instruction *I);
  97
  98   bool X86SelectStore(Instruction *I);
  99
 100   bool X86SelectCmp(Instruction *I);
 101
 102   bool X86SelectZExt(Instruction *I);
 103
 104   bool X86SelectBranch(Instruction *I);
 105
 106   bool X86SelectShift(Instruction *I);
 107
 108   bool X86SelectSelect(Instruction *I);
 109
 110   bool X86SelectTrunc(Instruction *I);
 111
 112   bool X86SelectFPExt(Instruction *I);
 113   bool X86SelectFPTrunc(Instruction *I);
 114
 115   bool X86SelectExtractValue(Instruction *I);
 116
 117   bool X86VisitIntrinsicCall(IntrinsicInst &I);
 118   bool X86SelectCall(Instruction *I);
 119
 120   CCAssignFn *CCAssignFnForCall(unsigned CC, bool isTailCall = false);
 121
 122   const X86InstrInfo *getInstrInfo() const {
 123     return getTargetMachine()->getInstrInfo();
 124   }
 125   const X86TargetMachine *getTargetMachine() const {
 126     return static_cast<const X86TargetMachine *>(&TM);
 127   }
 128
 129   unsigned TargetMaterializeConstant(Constant *C);
 130
 131   unsigned TargetMaterializeAlloca(AllocaInst *C);
 132
 133   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 134   /// computed in an SSE register, not on the X87 floating point stack.
 135   bool isScalarFPTypeInSSEReg(MVT VT) const {
 136     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 137       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 138   }
 139
 140   bool isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1 = false);
 141 };
 142
 143 } // end anonymous namespace.
 144
 145 bool X86FastISel::isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1) {
 146   VT = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 147   if (VT == MVT::Other || !VT.isSimple())
 148     // Unhandled type. Halt "fast" selection and bail.
 149     return false;
 150
 151   // For now, require SSE/SSE2 for performing floating-point operations,
 152   // since x87 requires additional work.
 153   if (VT == MVT::f64 && !X86ScalarSSEf64)
 154      return false;
 155   if (VT == MVT::f32 && !X86ScalarSSEf32)
 156      return false;
 157   // Similarly, no f80 support yet.
 158   if (VT == MVT::f80)
 159     return false;
 160   // We only handle legal types. For example, on x86-32 the instruction
 161   // selector contains all of the 64-bit instructions from x86-64,
 162   // under the assumption that i64 won't be used if the target doesn't
 163   // support it.
 164   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 165 }
 166
 167 #include "X86GenCallingConv.inc"
 168
 169 /// CCAssignFnForCall - Selects the correct CCAssignFn for a given calling
 170 /// convention.
 171 CCAssignFn *X86FastISel::CCAssignFnForCall(unsigned CC, bool isTaillCall) {
 172   if (Subtarget->is64Bit()) {
 173     if (Subtarget->isTargetWin64())
 174       return CC_X86_Win64_C;
 175     else
 176       return CC_X86_64_C;
 177   }
 178
 179   if (CC == CallingConv::X86_FastCall)
 180     return CC_X86_32_FastCall;
 181   else if (CC == CallingConv::Fast)
 182     return CC_X86_32_FastCC;
 183   else
 184     return CC_X86_32_C;
 185 }
 186
 187 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 188 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 189 /// Return true and the result register by reference if it is possible.
 190 bool X86FastISel::X86FastEmitLoad(MVT VT, const X86AddressMode &AM,
 191                                   unsigned &ResultReg) {
 192   // Get opcode and regclass of the output for the given load instruction.
 193   unsigned Opc = 0;
 194   const TargetRegisterClass *RC = NULL;
 195   switch (VT.getSimpleVT()) {
 196   default: return false;
 197   case MVT::i8:
 198     Opc = X86::MOV8rm;
 199     RC  = X86::GR8RegisterClass;
 200     break;
 201   case MVT::i16:
 202     Opc = X86::MOV16rm;
 203     RC  = X86::GR16RegisterClass;
 204     break;
 205   case MVT::i32:
 206     Opc = X86::MOV32rm;
 207     RC  = X86::GR32RegisterClass;
 208     break;
 209   case MVT::i64:
 210     // Must be in x86-64 mode.
 211     Opc = X86::MOV64rm;
 212     RC  = X86::GR64RegisterClass;
 213     break;
 214   case MVT::f32:
 215     if (Subtarget->hasSSE1()) {
 216       Opc = X86::MOVSSrm;
 217       RC  = X86::FR32RegisterClass;
 218     } else {
 219       Opc = X86::LD_Fp32m;
 220       RC  = X86::RFP32RegisterClass;
 221     }
 222     break;
 223   case MVT::f64:
 224     if (Subtarget->hasSSE2()) {
 225       Opc = X86::MOVSDrm;
 226       RC  = X86::FR64RegisterClass;
 227     } else {
 228       Opc = X86::LD_Fp64m;
 229       RC  = X86::RFP64RegisterClass;
 230     }
 231     break;
 232   case MVT::f80:
 233     // No f80 support yet.
 234     return false;
 235   }
 236
 237   ResultReg = createResultReg(RC);
 238   addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
 239   return true;
 240 }
 241
 242 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 243 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 244 /// and a displacement offset, or a GlobalAddress,
 245 /// i.e. V. Return true if it is possible.
 246 bool
 247 X86FastISel::X86FastEmitStore(MVT VT, unsigned Val,
 248                               const X86AddressMode &AM) {
 249   // Get opcode and regclass of the output for the given store instruction.
 250   unsigned Opc = 0;
 251   switch (VT.getSimpleVT()) {
 252   case MVT::f80: // No f80 support yet.
 253   default: return false;
 254   case MVT::i8:  Opc = X86::MOV8mr;  break;
 255   case MVT::i16: Opc = X86::MOV16mr; break;
 256   case MVT::i32: Opc = X86::MOV32mr; break;
 257   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 258   case MVT::f32:
 259     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 260     break;
 261   case MVT::f64:
 262     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 263     break;
 264   }
 265
 266   addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM).addReg(Val);
 267   return true;
 268 }
 269
 270 bool X86FastISel::X86FastEmitStore(MVT VT, Value *Val,
 271                                    const X86AddressMode &AM) {
 272   // Handle 'null' like i32/i64 0.
 273   if (isa<ConstantPointerNull>(Val))
 274     Val = Constant::getNullValue(TD.getIntPtrType());
 275
 276   // If this is a store of a simple constant, fold the constant into the store.
 277   if (ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 278     unsigned Opc = 0;
 279     switch (VT.getSimpleVT()) {
 280     default: break;
 281     case MVT::i8:  Opc = X86::MOV8mi;  break;
 282     case MVT::i16: Opc = X86::MOV16mi; break;
 283     case MVT::i32: Opc = X86::MOV32mi; break;
 284     case MVT::i64:
 285       // Must be a 32-bit sign extended value.
 286       if ((int)CI->getSExtValue() == CI->getSExtValue())
 287         Opc = X86::MOV64mi32;
 288       break;
 289     }
 290
 291     if (Opc) {
 292       addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM)
 293                              .addImm(CI->getSExtValue());
 294       return true;
 295     }
 296   }
 297
 298   unsigned ValReg = getRegForValue(Val);
 299   if (ValReg == 0)
 300     return false;
 301
 302   return X86FastEmitStore(VT, ValReg, AM);
 303 }
 304
 305 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 306 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 307 /// ISD::SIGN_EXTEND).
 308 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT,
 309                                     unsigned Src, MVT SrcVT,
 310                                     unsigned &ResultReg) {
 311   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc, Src);
 312
 313   if (RR != 0) {
 314     ResultReg = RR;
 315     return true;
 316   } else
 317     return false;
 318 }
 319
 320 /// X86SelectAddress - Attempt to fill in an address from the given value.
 321 ///
 322 bool X86FastISel::X86SelectAddress(Value *V, X86AddressMode &AM) {
 323   User *U = NULL;
 324   unsigned Opcode = Instruction::UserOp1;
 325   if (Instruction *I = dyn_cast<Instruction>(V)) {
 326     Opcode = I->getOpcode();
 327     U = I;
 328   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 329     Opcode = C->getOpcode();
 330     U = C;
 331   }
 332
 333   switch (Opcode) {
 334   default: break;
 335   case Instruction::BitCast:
 336     // Look past bitcasts.
 337     return X86SelectAddress(U->getOperand(0), AM);
 338
 339   case Instruction::IntToPtr:
 340     // Look past no-op inttoptrs.
 341     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 342       return X86SelectAddress(U->getOperand(0), AM);
 343     break;
 344
 345   case Instruction::PtrToInt:
 346     // Look past no-op ptrtoints.
 347     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 348       return X86SelectAddress(U->getOperand(0), AM);
 349     break;
 350
 351   case Instruction::Alloca: {
 352     // Do static allocas.
 353     const AllocaInst *A = cast<AllocaInst>(V);
 354     DenseMap<const AllocaInst*, int>::iterator SI = StaticAllocaMap.find(A);
 355     if (SI != StaticAllocaMap.end()) {
 356       AM.BaseType = X86AddressMode::FrameIndexBase;
 357       AM.Base.FrameIndex = SI->second;
 358       return true;
 359     }
 360     break;
 361   }
 362
 363   case Instruction::Add: {
 364     // Adds of constants are common and easy enough.
 365     if (ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 366       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 367       // They have to fit in the 32-bit signed displacement field though.
 368       if (isInt32(Disp)) {
 369         AM.Disp = (uint32_t)Disp;
 370         return X86SelectAddress(U->getOperand(0), AM);
 371       }
 372     }
 373     break;
 374   }
 375
 376   case Instruction::GetElementPtr: {
 377     // Pattern-match simple GEPs.
 378     uint64_t Disp = (int32_t)AM.Disp;
 379     unsigned IndexReg = AM.IndexReg;
 380     unsigned Scale = AM.Scale;
 381     gep_type_iterator GTI = gep_type_begin(U);
 382     // Iterate through the indices, folding what we can. Constants can be
 383     // folded, and one dynamic index can be handled, if the scale is supported.
 384     for (User::op_iterator i = U->op_begin() + 1, e = U->op_end();
 385          i != e; ++i, ++GTI) {
 386       Value *Op = *i;
 387       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 388         const StructLayout *SL = TD.getStructLayout(STy);
 389         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 390         Disp += SL->getElementOffset(Idx);
 391       } else {
 392         uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 393         if (ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 394           // Constant-offset addressing.
 395           Disp += CI->getSExtValue() * S;
 396         } else if (IndexReg == 0 &&
 397                    (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 398                    (S == 1 || S == 2 || S == 4 || S == 8)) {
 399           // Scaled-index addressing.
 400           Scale = S;
 401           IndexReg = getRegForGEPIndex(Op);
 402           if (IndexReg == 0)
 403             return false;
 404         } else
 405           // Unsupported.
 406           goto unsupported_gep;
 407       }
 408     }
 409     // Check for displacement overflow.
 410     if (!isInt32(Disp))
 411       break;
 412     // Ok, the GEP indices were covered by constant-offset and scaled-index
 413     // addressing. Update the address state and move on to examining the base.
 414     AM.IndexReg = IndexReg;
 415     AM.Scale = Scale;
 416     AM.Disp = (uint32_t)Disp;
 417     return X86SelectAddress(U->getOperand(0), AM);
 418   unsupported_gep:
 419     // Ok, the GEP indices weren't all covered.
 420     break;
 421   }
 422   }
 423
 424   // Handle constant address.
 425   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 426     // Can't handle alternate code models yet.
 427     if (TM.getCodeModel() != CodeModel::Default &&
 428         TM.getCodeModel() != CodeModel::Small)
 429       return false;
 430
 431     // RIP-relative addresses can't have additional register operands.
 432     if (Subtarget->isPICStyleRIPRel() &&
 433         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 434       return false;
 435
 436     // Can't handle TLS yet.
 437     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 438       if (GVar->isThreadLocal())
 439         return false;
 440
 441     // Okay, we've committed to selecting this global. Set up the basic address.
 442     AM.GV = GV;
 443
 444     if (TM.getRelocationModel() == Reloc::PIC_ &&
 445         !Subtarget->is64Bit()) {
 446       // FIXME: How do we know Base.Reg is free??
 447       AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(&MF);
 448     }
 449
 450     // If the ABI doesn't require an extra load, return a direct reference to
 451     // the global.
 452     if (!Subtarget->GVRequiresExtraLoad(GV, TM)) {
 453       if (Subtarget->isPICStyleRIPRel()) {
 454         // Use rip-relative addressing if we can.  Above we verified that the
 455         // base and index registers are unused.
 456         assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 457         AM.Base.Reg = X86::RIP;
 458       } else if (Subtarget->isPICStyleStub() &&
 459                  TM.getRelocationModel() == Reloc::PIC_) {
 460         AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 461       } else if (Subtarget->isPICStyleGOT()) {
 462         AM.GVOpFlags = X86II::MO_GOTOFF;
 463       }
 464
 465       return true;
 466     }
 467
 468     // Check to see if we've already materialized this stub loaded value into a
 469     // register in this block.  If so, just reuse it.
 470     DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 471     unsigned LoadReg;
 472     if (I != LocalValueMap.end() && I->second != 0) {
 473       LoadReg = I->second;
 474     } else {
 475       // Issue load from stub.
 476       unsigned Opc = 0;
 477       const TargetRegisterClass *RC = NULL;
 478       X86AddressMode StubAM;
 479       StubAM.Base.Reg = AM.Base.Reg;
 480       StubAM.GV = GV;
 481
 482       if (TLI.getPointerTy() == MVT::i64) {
 483         Opc = X86::MOV64rm;
 484         RC  = X86::GR64RegisterClass;
 485
 486         if (Subtarget->isPICStyleRIPRel()) {
 487           StubAM.GVOpFlags = X86II::MO_GOTPCREL;
 488           StubAM.Base.Reg = X86::RIP;
 489         }
 490
 491       } else {
 492         Opc = X86::MOV32rm;
 493         RC  = X86::GR32RegisterClass;
 494
 495         if (Subtarget->isPICStyleGOT())
 496           StubAM.GVOpFlags = X86II::MO_GOT;
 497         else if (Subtarget->isPICStyleStub()) {
 498           // In darwin, we have multiple different stub types, and we have both
 499           // PIC and -mdynamic-no-pic.  Determine whether we have a stub
 500           // reference and/or whether the reference is relative to the PIC base
 501           // or not.
 502           bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 503
 504           if (!GV->hasHiddenVisibility()) {
 505             // Non-hidden $non_lazy_ptr reference.
 506             StubAM.GVOpFlags = IsPIC ? X86II::MO_DARWIN_NONLAZY_PIC_BASE :
 507                                        X86II::MO_DARWIN_NONLAZY;
 508           } else {
 509             // Hidden $non_lazy_ptr reference.
 510             StubAM.GVOpFlags = IsPIC ? X86II::MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE:
 511                                        X86II::MO_DARWIN_HIDDEN_NONLAZY;
 512           }
 513         }
 514       }
 515
 516       LoadReg = createResultReg(RC);
 517       addFullAddress(BuildMI(MBB, DL, TII.get(Opc), LoadReg), StubAM);
 518
 519       // Prevent loading GV stub multiple times in same MBB.
 520       LocalValueMap[V] = LoadReg;
 521     }
 522
 523     // Now construct the final address. Note that the Disp, Scale,
 524     // and Index values may already be set here.
 525     AM.Base.Reg = LoadReg;
 526     AM.GV = 0;
 527     return true;
 528   }
 529
 530   // If all else fails, try to materialize the value in a register.
 531   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 532     if (AM.Base.Reg == 0) {
 533       AM.Base.Reg = getRegForValue(V);
 534       return AM.Base.Reg != 0;
 535     }
 536     if (AM.IndexReg == 0) {
 537       assert(AM.Scale == 1 && "Scale with no index!");
 538       AM.IndexReg = getRegForValue(V);
 539       return AM.IndexReg != 0;
 540     }
 541   }
 542
 543   return false;
 544 }
 545
 546 /// X86SelectCallAddress - Attempt to fill in an address from the given value.
 547 ///
 548 bool X86FastISel::X86SelectCallAddress(Value *V, X86AddressMode &AM) {
 549   User *U = NULL;
 550   unsigned Opcode = Instruction::UserOp1;
 551   if (Instruction *I = dyn_cast<Instruction>(V)) {
 552     Opcode = I->getOpcode();
 553     U = I;
 554   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 555     Opcode = C->getOpcode();
 556     U = C;
 557   }
 558
 559   switch (Opcode) {
 560   default: break;
 561   case Instruction::BitCast:
 562     // Look past bitcasts.
 563     return X86SelectCallAddress(U->getOperand(0), AM);
 564
 565   case Instruction::IntToPtr:
 566     // Look past no-op inttoptrs.
 567     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 568       return X86SelectCallAddress(U->getOperand(0), AM);
 569     break;
 570
 571   case Instruction::PtrToInt:
 572     // Look past no-op ptrtoints.
 573     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 574       return X86SelectCallAddress(U->getOperand(0), AM);
 575     break;
 576   }
 577
 578   // Handle constant address.
 579   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 580     // Can't handle alternate code models yet.
 581     if (TM.getCodeModel() != CodeModel::Default &&
 582         TM.getCodeModel() != CodeModel::Small)
 583       return false;
 584
 585     // RIP-relative addresses can't have additional register operands.
 586     if (Subtarget->isPICStyleRIPRel() &&
 587         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 588       return false;
 589
 590     // Can't handle TLS or DLLImport.
 591     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 592       if (GVar->isThreadLocal() || GVar->hasDLLImportLinkage())
 593         return false;
 594
 595     // Okay, we've committed to selecting this global. Set up the basic address.
 596     AM.GV = GV;
 597
 598     // No ABI requires an extra load for anything other than DLLImport, which
 599     // we rejected above. Return a direct reference to the global.
 600     if (Subtarget->isPICStyleRIPRel()) {
 601       // Use rip-relative addressing if we can.  Above we verified that the
 602       // base and index registers are unused.
 603       assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 604       AM.Base.Reg = X86::RIP;
 605     } else if (Subtarget->isPICStyleStub() &&
 606                TM.getRelocationModel() == Reloc::PIC_) {
 607       AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 608     } else if (Subtarget->isPICStyleGOT()) {
 609       AM.GVOpFlags = X86II::MO_GOTOFF;
 610     }
 611
 612     return true;
 613   }
 614
 615   // If all else fails, try to materialize the value in a register.
 616   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 617     if (AM.Base.Reg == 0) {
 618       AM.Base.Reg = getRegForValue(V);
 619       return AM.Base.Reg != 0;
 620     }
 621     if (AM.IndexReg == 0) {
 622       assert(AM.Scale == 1 && "Scale with no index!");
 623       AM.IndexReg = getRegForValue(V);
 624       return AM.IndexReg != 0;
 625     }
 626   }
 627
 628   return false;
 629 }
 630
 631
 632 /// X86SelectStore - Select and emit code to implement store instructions.
 633 bool X86FastISel::X86SelectStore(Instruction* I) {
 634   MVT VT;
 635   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 636     return false;
 637
 638   X86AddressMode AM;
 639   if (!X86SelectAddress(I->getOperand(1), AM))
 640     return false;
 641
 642   return X86FastEmitStore(VT, I->getOperand(0), AM);
 643 }
 644
 645 /// X86SelectLoad - Select and emit code to implement load instructions.
 646 ///
 647 bool X86FastISel::X86SelectLoad(Instruction *I)  {
 648   MVT VT;
 649   if (!isTypeLegal(I->getType(), VT))
 650     return false;
 651
 652   X86AddressMode AM;
 653   if (!X86SelectAddress(I->getOperand(0), AM))
 654     return false;
 655
 656   unsigned ResultReg = 0;
 657   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 658     UpdateValueMap(I, ResultReg);
 659     return true;
 660   }
 661   return false;
 662 }
 663
 664 static unsigned X86ChooseCmpOpcode(MVT VT) {
 665   switch (VT.getSimpleVT()) {
 666   default:       return 0;
 667   case MVT::i8:  return X86::CMP8rr;
 668   case MVT::i16: return X86::CMP16rr;
 669   case MVT::i32: return X86::CMP32rr;
 670   case MVT::i64: return X86::CMP64rr;
 671   case MVT::f32: return X86::UCOMISSrr;
 672   case MVT::f64: return X86::UCOMISDrr;
 673   }
 674 }
 675
 676 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 677 /// of the comparison, return an opcode that works for the compare (e.g.
 678 /// CMP32ri) otherwise return 0.
 679 static unsigned X86ChooseCmpImmediateOpcode(MVT VT, ConstantInt *RHSC) {
 680   switch (VT.getSimpleVT()) {
 681   // Otherwise, we can't fold the immediate into this comparison.
 682   default: return 0;
 683   case MVT::i8: return X86::CMP8ri;
 684   case MVT::i16: return X86::CMP16ri;
 685   case MVT::i32: return X86::CMP32ri;
 686   case MVT::i64:
 687     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 688     // field.
 689     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 690       return X86::CMP64ri32;
 691     return 0;
 692   }
 693 }
 694
 695 bool X86FastISel::X86FastEmitCompare(Value *Op0, Value *Op1, MVT VT) {
 696   unsigned Op0Reg = getRegForValue(Op0);
 697   if (Op0Reg == 0) return false;
 698
 699   // Handle 'null' like i32/i64 0.
 700   if (isa<ConstantPointerNull>(Op1))
 701     Op1 = Constant::getNullValue(TD.getIntPtrType());
 702
 703   // We have two options: compare with register or immediate.  If the RHS of
 704   // the compare is an immediate that we can fold into this compare, use
 705   // CMPri, otherwise use CMPrr.
 706   if (ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 707     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 708       BuildMI(MBB, DL, TII.get(CompareImmOpc)).addReg(Op0Reg)
 709                                           .addImm(Op1C->getSExtValue());
 710       return true;
 711     }
 712   }
 713
 714   unsigned CompareOpc = X86ChooseCmpOpcode(VT);
 715   if (CompareOpc == 0) return false;
 716
 717   unsigned Op1Reg = getRegForValue(Op1);
 718   if (Op1Reg == 0) return false;
 719   BuildMI(MBB, DL, TII.get(CompareOpc)).addReg(Op0Reg).addReg(Op1Reg);
 720
 721   return true;
 722 }
 723
 724 bool X86FastISel::X86SelectCmp(Instruction *I) {
 725   CmpInst *CI = cast<CmpInst>(I);
 726
 727   MVT VT;
 728   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 729     return false;
 730
 731   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 732   unsigned SetCCOpc;
 733   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 734   switch (CI->getPredicate()) {
 735   case CmpInst::FCMP_OEQ: {
 736     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 737       return false;
 738
 739     unsigned EReg = createResultReg(&X86::GR8RegClass);
 740     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 741     BuildMI(MBB, DL, TII.get(X86::SETEr), EReg);
 742     BuildMI(MBB, DL, TII.get(X86::SETNPr), NPReg);
 743     BuildMI(MBB, DL,
 744             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 745     UpdateValueMap(I, ResultReg);
 746     return true;
 747   }
 748   case CmpInst::FCMP_UNE: {
 749     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 750       return false;
 751
 752     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 753     unsigned PReg = createResultReg(&X86::GR8RegClass);
 754     BuildMI(MBB, DL, TII.get(X86::SETNEr), NEReg);
 755     BuildMI(MBB, DL, TII.get(X86::SETPr), PReg);
 756     BuildMI(MBB, DL, TII.get(X86::OR8rr), ResultReg).addReg(PReg).addReg(NEReg);
 757     UpdateValueMap(I, ResultReg);
 758     return true;
 759   }
 760   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 761   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 762   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 763   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 764   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 765   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 766   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 767   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 768   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 769   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 770   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 771   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 772
 773   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 774   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 775   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 776   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 777   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 778   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 779   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 780   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 781   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 782   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 783   default:
 784     return false;
 785   }
 786
 787   Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 788   if (SwapArgs)
 789     std::swap(Op0, Op1);
 790
 791   // Emit a compare of Op0/Op1.
 792   if (!X86FastEmitCompare(Op0, Op1, VT))
 793     return false;
 794
 795   BuildMI(MBB, DL, TII.get(SetCCOpc), ResultReg);
 796   UpdateValueMap(I, ResultReg);
 797   return true;
 798 }
 799
 800 bool X86FastISel::X86SelectZExt(Instruction *I) {
 801   // Handle zero-extension from i1 to i8, which is common.
 802   if (I->getType() == Type::Int8Ty &&
 803       I->getOperand(0)->getType() == Type::Int1Ty) {
 804     unsigned ResultReg = getRegForValue(I->getOperand(0));
 805     if (ResultReg == 0) return false;
 806     // Set the high bits to zero.
 807     ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg);
 808     if (ResultReg == 0) return false;
 809     UpdateValueMap(I, ResultReg);
 810     return true;
 811   }
 812
 813   return false;
 814 }
 815
 816
 817 bool X86FastISel::X86SelectBranch(Instruction *I) {
 818   // Unconditional branches are selected by tablegen-generated code.
 819   // Handle a conditional branch.
 820   BranchInst *BI = cast<BranchInst>(I);
 821   MachineBasicBlock *TrueMBB = MBBMap[BI->getSuccessor(0)];
 822   MachineBasicBlock *FalseMBB = MBBMap[BI->getSuccessor(1)];
 823
 824   // Fold the common case of a conditional branch with a comparison.
 825   if (CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 826     if (CI->hasOneUse()) {
 827       MVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 828
 829       // Try to take advantage of fallthrough opportunities.
 830       CmpInst::Predicate Predicate = CI->getPredicate();
 831       if (MBB->isLayoutSuccessor(TrueMBB)) {
 832         std::swap(TrueMBB, FalseMBB);
 833         Predicate = CmpInst::getInversePredicate(Predicate);
 834       }
 835
 836       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 837       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 838
 839       switch (Predicate) {
 840       case CmpInst::FCMP_OEQ:
 841         std::swap(TrueMBB, FalseMBB);
 842         Predicate = CmpInst::FCMP_UNE;
 843         // FALL THROUGH
 844       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE; break;
 845       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 846       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 847       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA;  break;
 848       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE; break;
 849       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE; break;
 850       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP; break;
 851       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP;  break;
 852       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE;  break;
 853       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB;  break;
 854       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE; break;
 855       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 856       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 857
 858       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE;  break;
 859       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE; break;
 860       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 861       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 862       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 863       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 864       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG;  break;
 865       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE; break;
 866       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL;  break;
 867       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE; break;
 868       default:
 869         return false;
 870       }
 871
 872       Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 873       if (SwapArgs)
 874         std::swap(Op0, Op1);
 875
 876       // Emit a compare of the LHS and RHS, setting the flags.
 877       if (!X86FastEmitCompare(Op0, Op1, VT))
 878         return false;
 879
 880       BuildMI(MBB, DL, TII.get(BranchOpc)).addMBB(TrueMBB);
 881
 882       if (Predicate == CmpInst::FCMP_UNE) {
 883         // X86 requires a second branch to handle UNE (and OEQ,
 884         // which is mapped to UNE above).
 885         BuildMI(MBB, DL, TII.get(X86::JP)).addMBB(TrueMBB);
 886       }
 887
 888       FastEmitBranch(FalseMBB);
 889       MBB->addSuccessor(TrueMBB);
 890       return true;
 891     }
 892   } else if (ExtractValueInst *EI =
 893              dyn_cast<ExtractValueInst>(BI->getCondition())) {
 894     // Check to see if the branch instruction is from an "arithmetic with
 895     // overflow" intrinsic. The main way these intrinsics are used is:
 896     //
 897     //   %t = call { i32, i1 } @llvm.sadd.with.overflow.i32(i32 %v1, i32 %v2)
 898     //   %sum = extractvalue { i32, i1 } %t, 0
 899     //   %obit = extractvalue { i32, i1 } %t, 1
 900     //   br i1 %obit, label %overflow, label %normal
 901     //
 902     // The %sum and %obit are converted in an ADD and a SETO/SETB before
 903     // reaching the branch. Therefore, we search backwards through the MBB
 904     // looking for the SETO/SETB instruction. If an instruction modifies the
 905     // EFLAGS register before we reach the SETO/SETB instruction, then we can't
 906     // convert the branch into a JO/JB instruction.
 907     if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(EI->getAggregateOperand())){
 908       if (CI->getIntrinsicID() == Intrinsic::sadd_with_overflow ||
 909           CI->getIntrinsicID() == Intrinsic::uadd_with_overflow) {
 910         const MachineInstr *SetMI = 0;
 911         unsigned Reg = lookUpRegForValue(EI);
 912
 913         for (MachineBasicBlock::const_reverse_iterator
 914                RI = MBB->rbegin(), RE = MBB->rend(); RI != RE; ++RI) {
 915           const MachineInstr &MI = *RI;
 916
 917           if (MI.modifiesRegister(Reg)) {
 918             unsigned Src, Dst, SrcSR, DstSR;
 919
 920             if (getInstrInfo()->isMoveInstr(MI, Src, Dst, SrcSR, DstSR)) {
 921               Reg = Src;
 922               continue;
 923             }
 924
 925             SetMI = &MI;
 926             break;
 927           }
 928
 929           const TargetInstrDesc &TID = MI.getDesc();
 930           if (TID.hasUnmodeledSideEffects() ||
 931               TID.hasImplicitDefOfPhysReg(X86::EFLAGS))
 932             break;
 933         }
 934
 935         if (SetMI) {
 936           unsigned OpCode = SetMI->getOpcode();
 937
 938           if (OpCode == X86::SETOr || OpCode == X86::SETBr) {
 939             BuildMI(MBB, DL, TII.get(OpCode == X86::SETOr ? X86::JO : X86::JB))
 940               .addMBB(TrueMBB);
 941             FastEmitBranch(FalseMBB);
 942             MBB->addSuccessor(TrueMBB);
 943             return true;
 944           }
 945         }
 946       }
 947     }
 948   }
 949
 950   // Otherwise do a clumsy setcc and re-test it.
 951   unsigned OpReg = getRegForValue(BI->getCondition());
 952   if (OpReg == 0) return false;
 953
 954   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(OpReg).addReg(OpReg);
 955   BuildMI(MBB, DL, TII.get(X86::JNE)).addMBB(TrueMBB);
 956   FastEmitBranch(FalseMBB);
 957   MBB->addSuccessor(TrueMBB);
 958   return true;
 959 }
 960
 961 bool X86FastISel::X86SelectShift(Instruction *I) {
 962   unsigned CReg = 0, OpReg = 0, OpImm = 0;
 963   const TargetRegisterClass *RC = NULL;
 964   if (I->getType() == Type::Int8Ty) {
 965     CReg = X86::CL;
 966     RC = &X86::GR8RegClass;
 967     switch (I->getOpcode()) {
 968     case Instruction::LShr: OpReg = X86::SHR8rCL; OpImm = X86::SHR8ri; break;
 969     case Instruction::AShr: OpReg = X86::SAR8rCL; OpImm = X86::SAR8ri; break;
 970     case Instruction::Shl:  OpReg = X86::SHL8rCL; OpImm = X86::SHL8ri; break;
 971     default: return false;
 972     }
 973   } else if (I->getType() == Type::Int16Ty) {
 974     CReg = X86::CX;
 975     RC = &X86::GR16RegClass;
 976     switch (I->getOpcode()) {
 977     case Instruction::LShr: OpReg = X86::SHR16rCL; OpImm = X86::SHR16ri; break;
 978     case Instruction::AShr: OpReg = X86::SAR16rCL; OpImm = X86::SAR16ri; break;
 979     case Instruction::Shl:  OpReg = X86::SHL16rCL; OpImm = X86::SHL16ri; break;
 980     default: return false;
 981     }
 982   } else if (I->getType() == Type::Int32Ty) {
 983     CReg = X86::ECX;
 984     RC = &X86::GR32RegClass;
 985     switch (I->getOpcode()) {
 986     case Instruction::LShr: OpReg = X86::SHR32rCL; OpImm = X86::SHR32ri; break;
 987     case Instruction::AShr: OpReg = X86::SAR32rCL; OpImm = X86::SAR32ri; break;
 988     case Instruction::Shl:  OpReg = X86::SHL32rCL; OpImm = X86::SHL32ri; break;
 989     default: return false;
 990     }
 991   } else if (I->getType() == Type::Int64Ty) {
 992     CReg = X86::RCX;
 993     RC = &X86::GR64RegClass;
 994     switch (I->getOpcode()) {
 995     case Instruction::LShr: OpReg = X86::SHR64rCL; OpImm = X86::SHR64ri; break;
 996     case Instruction::AShr: OpReg = X86::SAR64rCL; OpImm = X86::SAR64ri; break;
 997     case Instruction::Shl:  OpReg = X86::SHL64rCL; OpImm = X86::SHL64ri; break;
 998     default: return false;
 999     }
1000   } else {
1001     return false;
1002   }
1003
1004   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1005   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1006     return false;
1007
1008   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1009   if (Op0Reg == 0) return false;
1010
1011   // Fold immediate in shl(x,3).
1012   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
1013     unsigned ResultReg = createResultReg(RC);
1014     BuildMI(MBB, DL, TII.get(OpImm),
1015             ResultReg).addReg(Op0Reg).addImm(CI->getZExtValue() & 0xff);
1016     UpdateValueMap(I, ResultReg);
1017     return true;
1018   }
1019
1020   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1021   if (Op1Reg == 0) return false;
1022   TII.copyRegToReg(*MBB, MBB->end(), CReg, Op1Reg, RC, RC);
1023
1024   // The shift instruction uses X86::CL. If we defined a super-register
1025   // of X86::CL, emit an EXTRACT_SUBREG to precisely describe what
1026   // we're doing here.
1027   if (CReg != X86::CL)
1028     BuildMI(MBB, DL, TII.get(TargetInstrInfo::EXTRACT_SUBREG), X86::CL)
1029       .addReg(CReg).addImm(X86::SUBREG_8BIT);
1030
1031   unsigned ResultReg = createResultReg(RC);
1032   BuildMI(MBB, DL, TII.get(OpReg), ResultReg).addReg(Op0Reg);
1033   UpdateValueMap(I, ResultReg);
1034   return true;
1035 }
1036
1037 bool X86FastISel::X86SelectSelect(Instruction *I) {
1038   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1039   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1040     return false;
1041
1042   unsigned Opc = 0;
1043   const TargetRegisterClass *RC = NULL;
1044   if (VT.getSimpleVT() == MVT::i16) {
1045     Opc = X86::CMOVE16rr;
1046     RC = &X86::GR16RegClass;
1047   } else if (VT.getSimpleVT() == MVT::i32) {
1048     Opc = X86::CMOVE32rr;
1049     RC = &X86::GR32RegClass;
1050   } else if (VT.getSimpleVT() == MVT::i64) {
1051     Opc = X86::CMOVE64rr;
1052     RC = &X86::GR64RegClass;
1053   } else {
1054     return false;
1055   }
1056
1057   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1058   if (Op0Reg == 0) return false;
1059   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1060   if (Op1Reg == 0) return false;
1061   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1062   if (Op2Reg == 0) return false;
1063
1064   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(Op0Reg).addReg(Op0Reg);
1065   unsigned ResultReg = createResultReg(RC);
1066   BuildMI(MBB, DL, TII.get(Opc), ResultReg).addReg(Op1Reg).addReg(Op2Reg);
1067   UpdateValueMap(I, ResultReg);
1068   return true;
1069 }
1070
1071 bool X86FastISel::X86SelectFPExt(Instruction *I) {
1072   // fpext from float to double.
1073   if (Subtarget->hasSSE2() && I->getType() == Type::DoubleTy) {
1074     Value *V = I->getOperand(0);
1075     if (V->getType() == Type::FloatTy) {
1076       unsigned OpReg = getRegForValue(V);
1077       if (OpReg == 0) return false;
1078       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
1079       BuildMI(MBB, DL, TII.get(X86::CVTSS2SDrr), ResultReg).addReg(OpReg);
1080       UpdateValueMap(I, ResultReg);
1081       return true;
1082     }
1083   }
1084
1085   return false;
1086 }
1087
1088 bool X86FastISel::X86SelectFPTrunc(Instruction *I) {
1089   if (Subtarget->hasSSE2()) {
1090     if (I->getType() == Type::FloatTy) {
1091       Value *V = I->getOperand(0);
1092       if (V->getType() == Type::DoubleTy) {
1093         unsigned OpReg = getRegForValue(V);
1094         if (OpReg == 0) return false;
1095         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
1096         BuildMI(MBB, DL, TII.get(X86::CVTSD2SSrr), ResultReg).addReg(OpReg);
1097         UpdateValueMap(I, ResultReg);
1098         return true;
1099       }
1100     }
1101   }
1102
1103   return false;
1104 }
1105
1106 bool X86FastISel::X86SelectTrunc(Instruction *I) {
1107   if (Subtarget->is64Bit())
1108     // All other cases should be handled by the tblgen generated code.
1109     return false;
1110   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1111   MVT DstVT = TLI.getValueType(I->getType());
1112
1113   // This code only handles truncation to byte right now.
1114   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1115     // All other cases should be handled by the tblgen generated code.
1116     return false;
1117   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1118     // All other cases should be handled by the tblgen generated code.
1119     return false;
1120
1121   unsigned InputReg = getRegForValue(I->getOperand(0));
1122   if (!InputReg)
1123     // Unhandled operand.  Halt "fast" selection and bail.
1124     return false;
1125
1126   // First issue a copy to GR16_ABCD or GR32_ABCD.
1127   unsigned CopyOpc = (SrcVT == MVT::i16) ? X86::MOV16rr : X86::MOV32rr;
1128   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1129     ? X86::GR16_ABCDRegisterClass : X86::GR32_ABCDRegisterClass;
1130   unsigned CopyReg = createResultReg(CopyRC);
1131   BuildMI(MBB, DL, TII.get(CopyOpc), CopyReg).addReg(InputReg);
1132
1133   // Then issue an extract_subreg.
1134   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1135                                                   CopyReg, X86::SUBREG_8BIT);
1136   if (!ResultReg)
1137     return false;
1138
1139   UpdateValueMap(I, ResultReg);
1140   return true;
1141 }
1142
1143 bool X86FastISel::X86SelectExtractValue(Instruction *I) {
1144   ExtractValueInst *EI = cast<ExtractValueInst>(I);
1145   Value *Agg = EI->getAggregateOperand();
1146
1147   if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(Agg)) {
1148     switch (CI->getIntrinsicID()) {
1149     default: break;
1150     case Intrinsic::sadd_with_overflow:
1151     case Intrinsic::uadd_with_overflow:
1152       // Cheat a little. We know that the registers for "add" and "seto" are
1153       // allocated sequentially. However, we only keep track of the register
1154       // for "add" in the value map. Use extractvalue's index to get the
1155       // correct register for "seto".
1156       UpdateValueMap(I, lookUpRegForValue(Agg) + *EI->idx_begin());
1157       return true;
1158     }
1159   }
1160
1161   return false;
1162 }
1163
1164 bool X86FastISel::X86VisitIntrinsicCall(IntrinsicInst &I) {
1165   // FIXME: Handle more intrinsics.
1166   switch (I.getIntrinsicID()) {
1167   default: return false;
1168   case Intrinsic::sadd_with_overflow:
1169   case Intrinsic::uadd_with_overflow: {
1170     // Replace "add with overflow" intrinsics with an "add" instruction followed
1171     // by a seto/setc instruction. Later on, when the "extractvalue"
1172     // instructions are encountered, we use the fact that two registers were
1173     // created sequentially to get the correct registers for the "sum" and the
1174     // "overflow bit".
1175     const Function *Callee = I.getCalledFunction();
1176     const Type *RetTy =
1177       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1178
1179     MVT VT;
1180     if (!isTypeLegal(RetTy, VT))
1181       return false;
1182
1183     Value *Op1 = I.getOperand(1);
1184     Value *Op2 = I.getOperand(2);
1185     unsigned Reg1 = getRegForValue(Op1);
1186     unsigned Reg2 = getRegForValue(Op2);
1187
1188     if (Reg1 == 0 || Reg2 == 0)
1189       // FIXME: Handle values *not* in registers.
1190       return false;
1191
1192     unsigned OpC = 0;
1193     if (VT == MVT::i32)
1194       OpC = X86::ADD32rr;
1195     else if (VT == MVT::i64)
1196       OpC = X86::ADD64rr;
1197     else
1198       return false;
1199
1200     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1201     BuildMI(MBB, DL, TII.get(OpC), ResultReg).addReg(Reg1).addReg(Reg2);
1202     unsigned DestReg1 = UpdateValueMap(&I, ResultReg);
1203
1204     // If the add with overflow is an intra-block value then we just want to
1205     // create temporaries for it like normal.  If it is a cross-block value then
1206     // UpdateValueMap will return the cross-block register used.  Since we
1207     // *really* want the value to be live in the register pair known by
1208     // UpdateValueMap, we have to use DestReg1+1 as the destination register in
1209     // the cross block case.  In the non-cross-block case, we should just make
1210     // another register for the value.
1211     if (DestReg1 != ResultReg)
1212       ResultReg = DestReg1+1;
1213     else
1214       ResultReg = createResultReg(TLI.getRegClassFor(MVT::i8));
1215
1216     unsigned Opc = X86::SETBr;
1217     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1218       Opc = X86::SETOr;
1219     BuildMI(MBB, DL, TII.get(Opc), ResultReg);
1220     return true;
1221   }
1222   }
1223 }
1224
1225 bool X86FastISel::X86SelectCall(Instruction *I) {
1226   CallInst *CI = cast<CallInst>(I);
1227   Value *Callee = I->getOperand(0);
1228
1229   // Can't handle inline asm yet.
1230   if (isa<InlineAsm>(Callee))
1231     return false;
1232
1233   // Handle intrinsic calls.
1234   if (IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1235     return X86VisitIntrinsicCall(*II);
1236
1237   // Handle only C and fastcc calling conventions for now.
1238   CallSite CS(CI);
1239   unsigned CC = CS.getCallingConv();
1240   if (CC != CallingConv::C &&
1241       CC != CallingConv::Fast &&
1242       CC != CallingConv::X86_FastCall)
1243     return false;
1244
1245   // On X86, -tailcallopt changes the fastcc ABI. FastISel doesn't
1246   // handle this for now.
1247   if (CC == CallingConv::Fast && PerformTailCallOpt)
1248     return false;
1249
1250   // Let SDISel handle vararg functions.
1251   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1252   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1253   if (FTy->isVarArg())
1254     return false;
1255
1256   // Handle *simple* calls for now.
1257   const Type *RetTy = CS.getType();
1258   MVT RetVT;
1259   if (RetTy == Type::VoidTy)
1260     RetVT = MVT::isVoid;
1261   else if (!isTypeLegal(RetTy, RetVT, true))
1262     return false;
1263
1264   // Materialize callee address in a register. FIXME: GV address can be
1265   // handled with a CALLpcrel32 instead.
1266   X86AddressMode CalleeAM;
1267   if (!X86SelectCallAddress(Callee, CalleeAM))
1268     return false;
1269   unsigned CalleeOp = 0;
1270   GlobalValue *GV = 0;
1271   if (CalleeAM.GV != 0) {
1272     GV = CalleeAM.GV;
1273   } else if (CalleeAM.Base.Reg != 0) {
1274     CalleeOp = CalleeAM.Base.Reg;
1275   } else
1276     return false;
1277
1278   // Allow calls which produce i1 results.
1279   bool AndToI1 = false;
1280   if (RetVT == MVT::i1) {
1281     RetVT = MVT::i8;
1282     AndToI1 = true;
1283   }
1284
1285   // Deal with call operands first.
1286   SmallVector<Value*, 8> ArgVals;
1287   SmallVector<unsigned, 8> Args;
1288   SmallVector<MVT, 8> ArgVTs;
1289   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1290   Args.reserve(CS.arg_size());
1291   ArgVals.reserve(CS.arg_size());
1292   ArgVTs.reserve(CS.arg_size());
1293   ArgFlags.reserve(CS.arg_size());
1294   for (CallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1295        i != e; ++i) {
1296     unsigned Arg = getRegForValue(*i);
1297     if (Arg == 0)
1298       return false;
1299     ISD::ArgFlagsTy Flags;
1300     unsigned AttrInd = i - CS.arg_begin() + 1;
1301     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1302       Flags.setSExt();
1303     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1304       Flags.setZExt();
1305
1306     // FIXME: Only handle *easy* calls for now.
1307     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1308         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1309         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1310         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1311       return false;
1312
1313     const Type *ArgTy = (*i)->getType();
1314     MVT ArgVT;
1315     if (!isTypeLegal(ArgTy, ArgVT))
1316       return false;
1317     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1318     Flags.setOrigAlign(OriginalAlignment);
1319
1320     Args.push_back(Arg);
1321     ArgVals.push_back(*i);
1322     ArgVTs.push_back(ArgVT);
1323     ArgFlags.push_back(Flags);
1324   }
1325
1326   // Analyze operands of the call, assigning locations to each operand.
1327   SmallVector<CCValAssign, 16> ArgLocs;
1328   CCState CCInfo(CC, false, TM, ArgLocs, I->getParent()->getContext());
1329   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC));
1330
1331   // Get a count of how many bytes are to be pushed on the stack.
1332   unsigned NumBytes = CCInfo.getNextStackOffset();
1333
1334   // Issue CALLSEQ_START
1335   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1336   BuildMI(MBB, DL, TII.get(AdjStackDown)).addImm(NumBytes);
1337
1338   // Process argument: walk the register/memloc assignments, inserting
1339   // copies / loads.
1340   SmallVector<unsigned, 4> RegArgs;
1341   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1342     CCValAssign &VA = ArgLocs[i];
1343     unsigned Arg = Args[VA.getValNo()];
1344     MVT ArgVT = ArgVTs[VA.getValNo()];
1345
1346     // Promote the value if needed.
1347     switch (VA.getLocInfo()) {
1348     default: assert(0 && "Unknown loc info!");
1349     case CCValAssign::Full: break;
1350     case CCValAssign::SExt: {
1351       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1352                                        Arg, ArgVT, Arg);
1353       assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1354       Emitted = true;
1355       ArgVT = VA.getLocVT();
1356       break;
1357     }
1358     case CCValAssign::ZExt: {
1359       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1360                                        Arg, ArgVT, Arg);
1361       assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1362       Emitted = true;
1363       ArgVT = VA.getLocVT();
1364       break;
1365     }
1366     case CCValAssign::AExt: {
1367       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1368                                        Arg, ArgVT, Arg);
1369       if (!Emitted)
1370         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1371                                     Arg, ArgVT, Arg);
1372       if (!Emitted)
1373         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1374                                     Arg, ArgVT, Arg);
1375
1376       assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1377       ArgVT = VA.getLocVT();
1378       break;
1379     }
1380     }
1381
1382     if (VA.isRegLoc()) {
1383       TargetRegisterClass* RC = TLI.getRegClassFor(ArgVT);
1384       bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), VA.getLocReg(),
1385                                       Arg, RC, RC);
1386       assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1387       Emitted = true;
1388       RegArgs.push_back(VA.getLocReg());
1389     } else {
1390       unsigned LocMemOffset = VA.getLocMemOffset();
1391       X86AddressMode AM;
1392       AM.Base.Reg = StackPtr;
1393       AM.Disp = LocMemOffset;
1394       Value *ArgVal = ArgVals[VA.getValNo()];
1395
1396       // If this is a really simple value, emit this with the Value* version of
1397       // X86FastEmitStore.  If it isn't simple, we don't want to do this, as it
1398       // can cause us to reevaluate the argument.
1399       if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal))
1400         X86FastEmitStore(ArgVT, ArgVal, AM);
1401       else
1402         X86FastEmitStore(ArgVT, Arg, AM);
1403     }
1404   }
1405
1406   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1407   // GOT pointer.
1408   if (Subtarget->isPICStyleGOT()) {
1409     TargetRegisterClass *RC = X86::GR32RegisterClass;
1410     unsigned Base = getInstrInfo()->getGlobalBaseReg(&MF);
1411     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), X86::EBX, Base, RC, RC);
1412     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1413     Emitted = true;
1414   }
1415
1416   // Issue the call.
1417   MachineInstrBuilder MIB;
1418   if (CalleeOp) {
1419     // Register-indirect call.
1420     unsigned CallOpc = Subtarget->is64Bit() ? X86::CALL64r : X86::CALL32r;
1421     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addReg(CalleeOp);
1422
1423   } else {
1424     // Direct call.
1425     assert(GV && "Not a direct call");
1426     unsigned CallOpc =
1427       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
1428
1429     // See if we need any target-specific flags on the GV operand.
1430     unsigned char OpFlags = 0;
1431
1432     // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1433     // external symbols most go through the PLT in PIC mode.  If the symbol
1434     // has hidden or protected visibility, or if it is static or local, then
1435     // we don't need to use the PLT - we can directly call it.
1436     if (Subtarget->isTargetELF() &&
1437         TM.getRelocationModel() == Reloc::PIC_ &&
1438         GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1439       OpFlags = X86II::MO_PLT;
1440     } else if (Subtarget->isPICStyleStub() &&
1441                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1442                Subtarget->getDarwinVers() < 9) {
1443       // PC-relative references to external symbols should go through $stub,
1444       // unless we're building with the leopard linker or later, which
1445       // automatically synthesizes these stubs.
1446       OpFlags = X86II::MO_DARWIN_STUB;
1447     }
1448
1449
1450     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addGlobalAddress(GV, 0, OpFlags);
1451   }
1452
1453   // Add an implicit use GOT pointer in EBX.
1454   if (Subtarget->isPICStyleGOT())
1455     MIB.addReg(X86::EBX);
1456
1457   // Add implicit physical register uses to the call.
1458   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1459     MIB.addReg(RegArgs[i]);
1460
1461   // Issue CALLSEQ_END
1462   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1463   BuildMI(MBB, DL, TII.get(AdjStackUp)).addImm(NumBytes).addImm(0);
1464
1465   // Now handle call return value (if any).
1466   if (RetVT.getSimpleVT() != MVT::isVoid) {
1467     SmallVector<CCValAssign, 16> RVLocs;
1468     CCState CCInfo(CC, false, TM, RVLocs, I->getParent()->getContext());
1469     CCInfo.AnalyzeCallResult(RetVT, RetCC_X86);
1470
1471     // Copy all of the result registers out of their specified physreg.
1472     assert(RVLocs.size() == 1 && "Can't handle multi-value calls!");
1473     MVT CopyVT = RVLocs[0].getValVT();
1474     TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1475     TargetRegisterClass *SrcRC = DstRC;
1476
1477     // If this is a call to a function that returns an fp value on the x87 fp
1478     // stack, but where we prefer to use the value in xmm registers, copy it
1479     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1480     if ((RVLocs[0].getLocReg() == X86::ST0 ||
1481          RVLocs[0].getLocReg() == X86::ST1) &&
1482         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1483       CopyVT = MVT::f80;
1484       SrcRC = X86::RSTRegisterClass;
1485       DstRC = X86::RFP80RegisterClass;
1486     }
1487
1488     unsigned ResultReg = createResultReg(DstRC);
1489     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1490                                     RVLocs[0].getLocReg(), DstRC, SrcRC);
1491     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1492     Emitted = true;
1493     if (CopyVT != RVLocs[0].getValVT()) {
1494       // Round the F80 the right size, which also moves to the appropriate xmm
1495       // register. This is accomplished by storing the F80 value in memory and
1496       // then loading it back. Ewww...
1497       MVT ResVT = RVLocs[0].getValVT();
1498       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1499       unsigned MemSize = ResVT.getSizeInBits()/8;
1500       int FI = MFI.CreateStackObject(MemSize, MemSize);
1501       addFrameReference(BuildMI(MBB, DL, TII.get(Opc)), FI).addReg(ResultReg);
1502       DstRC = ResVT == MVT::f32
1503         ? X86::FR32RegisterClass : X86::FR64RegisterClass;
1504       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1505       ResultReg = createResultReg(DstRC);
1506       addFrameReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg), FI);
1507     }
1508
1509     if (AndToI1) {
1510       // Mask out all but lowest bit for some call which produces an i1.
1511       unsigned AndResult = createResultReg(X86::GR8RegisterClass);
1512       BuildMI(MBB, DL,
1513               TII.get(X86::AND8ri), AndResult).addReg(ResultReg).addImm(1);
1514       ResultReg = AndResult;
1515     }
1516
1517     UpdateValueMap(I, ResultReg);
1518   }
1519
1520   return true;
1521 }
1522
1523
1524 bool
1525 X86FastISel::TargetSelectInstruction(Instruction *I)  {
1526   switch (I->getOpcode()) {
1527   default: break;
1528   case Instruction::Load:
1529     return X86SelectLoad(I);
1530   case Instruction::Store:
1531     return X86SelectStore(I);
1532   case Instruction::ICmp:
1533   case Instruction::FCmp:
1534     return X86SelectCmp(I);
1535   case Instruction::ZExt:
1536     return X86SelectZExt(I);
1537   case Instruction::Br:
1538     return X86SelectBranch(I);
1539   case Instruction::Call:
1540     return X86SelectCall(I);
1541   case Instruction::LShr:
1542   case Instruction::AShr:
1543   case Instruction::Shl:
1544     return X86SelectShift(I);
1545   case Instruction::Select:
1546     return X86SelectSelect(I);
1547   case Instruction::Trunc:
1548     return X86SelectTrunc(I);
1549   case Instruction::FPExt:
1550     return X86SelectFPExt(I);
1551   case Instruction::FPTrunc:
1552     return X86SelectFPTrunc(I);
1553   case Instruction::ExtractValue:
1554     return X86SelectExtractValue(I);
1555   case Instruction::IntToPtr: // Deliberate fall-through.
1556   case Instruction::PtrToInt: {
1557     MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1558     MVT DstVT = TLI.getValueType(I->getType());
1559     if (DstVT.bitsGT(SrcVT))
1560       return X86SelectZExt(I);
1561     if (DstVT.bitsLT(SrcVT))
1562       return X86SelectTrunc(I);
1563     unsigned Reg = getRegForValue(I->getOperand(0));
1564     if (Reg == 0) return false;
1565     UpdateValueMap(I, Reg);
1566     return true;
1567   }
1568   }
1569
1570   return false;
1571 }
1572
1573 unsigned X86FastISel::TargetMaterializeConstant(Constant *C) {
1574   MVT VT;
1575   if (!isTypeLegal(C->getType(), VT))
1576     return false;
1577
1578   // Get opcode and regclass of the output for the given load instruction.
1579   unsigned Opc = 0;
1580   const TargetRegisterClass *RC = NULL;
1581   switch (VT.getSimpleVT()) {
1582   default: return false;
1583   case MVT::i8:
1584     Opc = X86::MOV8rm;
1585     RC  = X86::GR8RegisterClass;
1586     break;
1587   case MVT::i16:
1588     Opc = X86::MOV16rm;
1589     RC  = X86::GR16RegisterClass;
1590     break;
1591   case MVT::i32:
1592     Opc = X86::MOV32rm;
1593     RC  = X86::GR32RegisterClass;
1594     break;
1595   case MVT::i64:
1596     // Must be in x86-64 mode.
1597     Opc = X86::MOV64rm;
1598     RC  = X86::GR64RegisterClass;
1599     break;
1600   case MVT::f32:
1601     if (Subtarget->hasSSE1()) {
1602       Opc = X86::MOVSSrm;
1603       RC  = X86::FR32RegisterClass;
1604     } else {
1605       Opc = X86::LD_Fp32m;
1606       RC  = X86::RFP32RegisterClass;
1607     }
1608     break;
1609   case MVT::f64:
1610     if (Subtarget->hasSSE2()) {
1611       Opc = X86::MOVSDrm;
1612       RC  = X86::FR64RegisterClass;
1613     } else {
1614       Opc = X86::LD_Fp64m;
1615       RC  = X86::RFP64RegisterClass;
1616     }
1617     break;
1618   case MVT::f80:
1619     // No f80 support yet.
1620     return false;
1621   }
1622
1623   // Materialize addresses with LEA instructions.
1624   if (isa<GlobalValue>(C)) {
1625     X86AddressMode AM;
1626     if (X86SelectAddress(C, AM)) {
1627       if (TLI.getPointerTy() == MVT::i32)
1628         Opc = X86::LEA32r;
1629       else
1630         Opc = X86::LEA64r;
1631       unsigned ResultReg = createResultReg(RC);
1632       addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1633       return ResultReg;
1634     }
1635     return 0;
1636   }
1637
1638   // MachineConstantPool wants an explicit alignment.
1639   unsigned Align = TD.getPrefTypeAlignment(C->getType());
1640   if (Align == 0) {
1641     // Alignment of vector types.  FIXME!
1642     Align = TD.getTypeAllocSize(C->getType());
1643   }
1644
1645   // x86-32 PIC requires a PIC base register for constant pools.
1646   unsigned PICBase = 0;
1647   unsigned char OpFlag = 0;
1648   if (Subtarget->isPICStyleStub() &&
1649       TM.getRelocationModel() == Reloc::PIC_) { // Not dynamic-no-pic
1650     OpFlag = X86II::MO_PIC_BASE_OFFSET;
1651     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1652   } else if (Subtarget->isPICStyleGOT()) {
1653     OpFlag = X86II::MO_GOTOFF;
1654     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1655   } else if (Subtarget->isPICStyleRIPRel() &&
1656              TM.getCodeModel() == CodeModel::Small) {
1657     PICBase = X86::RIP;
1658   }
1659
1660   // Create the load from the constant pool.
1661   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1662   unsigned ResultReg = createResultReg(RC);
1663   addConstantPoolReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg),
1664                            MCPOffset, PICBase, OpFlag);
1665
1666   return ResultReg;
1667 }
1668
1669 unsigned X86FastISel::TargetMaterializeAlloca(AllocaInst *C) {
1670   // Fail on dynamic allocas. At this point, getRegForValue has already
1671   // checked its CSE maps, so if we're here trying to handle a dynamic
1672   // alloca, we're not going to succeed. X86SelectAddress has a
1673   // check for dynamic allocas, because it's called directly from
1674   // various places, but TargetMaterializeAlloca also needs a check
1675   // in order to avoid recursion between getRegForValue,
1676   // X86SelectAddrss, and TargetMaterializeAlloca.
1677   if (!StaticAllocaMap.count(C))
1678     return 0;
1679
1680   X86AddressMode AM;
1681   if (!X86SelectAddress(C, AM))
1682     return 0;
1683   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1684   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1685   unsigned ResultReg = createResultReg(RC);
1686   addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1687   return ResultReg;
1688 }
1689
1690 namespace llvm {
1691   llvm::FastISel *X86::createFastISel(MachineFunction &mf,
1692                         MachineModuleInfo *mmi,
1693                         DwarfWriter *dw,
1694                         DenseMap<const Value *, unsigned> &vm,
1695                         DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
1696                         DenseMap<const AllocaInst *, int> &am
1697 #ifndef NDEBUG
1698                         , SmallSet<Instruction*, 8> &cil
1699 #endif
1700                         ) {
1701     return new X86FastISel(mf, mmi, dw, vm, bm, am
1702 #ifndef NDEBUG
1703                            , cil
1704 #endif
1705                            );
1706   }
1707 }