lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86RegisterInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Instructions.h"
  25 #include "llvm/IntrinsicInst.h"
  26 #include "llvm/CodeGen/FastISel.h"
  27 #include "llvm/CodeGen/MachineConstantPool.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/Support/CallSite.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/GetElementPtrTypeIterator.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 namespace {
  37
  38 class X86FastISel : public FastISel {
  39   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  40   /// make the right decision when generating code for different targets.
  41   const X86Subtarget *Subtarget;
  42
  43   /// StackPtr - Register used as the stack pointer.
  44   ///
  45   unsigned StackPtr;
  46
  47   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  48   /// floating point ops.
  49   /// When SSE is available, use it for f32 operations.
  50   /// When SSE2 is available, use it for f64 operations.
  51   bool X86ScalarSSEf64;
  52   bool X86ScalarSSEf32;
  53
  54 public:
  55   explicit X86FastISel(MachineFunction &mf,
  56                        DenseMap<const Value *, unsigned> &vm,
  57                        DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
  58                        DenseMap<const AllocaInst *, int> &am,
  59                        std::vector<std::pair<MachineInstr*, unsigned> > &pn
  60 #ifndef NDEBUG
  61                        , SmallSet<const Instruction *, 8> &cil
  62 #endif
  63                        )
  64     : FastISel(mf, vm, bm, am, pn
  65 #ifndef NDEBUG
  66                , cil
  67 #endif
  68                ) {
  69     Subtarget = &TM.getSubtarget<X86Subtarget>();
  70     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  71     X86ScalarSSEf64 = Subtarget->hasSSE2();
  72     X86ScalarSSEf32 = Subtarget->hasSSE1();
  73   }
  74
  75   virtual bool TargetSelectInstruction(const Instruction *I);
  76
  77 #include "X86GenFastISel.inc"
  78
  79 private:
  80   bool X86FastEmitCompare(const Value *LHS, const Value *RHS, EVT VT);
  81
  82   bool X86FastEmitLoad(EVT VT, const X86AddressMode &AM, unsigned &RR);
  83
  84   bool X86FastEmitStore(EVT VT, const Value *Val,
  85                         const X86AddressMode &AM);
  86   bool X86FastEmitStore(EVT VT, unsigned Val,
  87                         const X86AddressMode &AM);
  88
  89   bool X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
  90                          unsigned &ResultReg);
  91
  92   bool X86SelectAddress(const Value *V, X86AddressMode &AM);
  93   bool X86SelectCallAddress(const Value *V, X86AddressMode &AM);
  94
  95   bool X86SelectLoad(const Instruction *I);
  96
  97   bool X86SelectStore(const Instruction *I);
  98
  99   bool X86SelectCmp(const Instruction *I);
 100
 101   bool X86SelectZExt(const Instruction *I);
 102
 103   bool X86SelectBranch(const Instruction *I);
 104
 105   bool X86SelectShift(const Instruction *I);
 106
 107   bool X86SelectSelect(const Instruction *I);
 108
 109   bool X86SelectTrunc(const Instruction *I);
 110
 111   bool X86SelectFPExt(const Instruction *I);
 112   bool X86SelectFPTrunc(const Instruction *I);
 113
 114   bool X86SelectExtractValue(const Instruction *I);
 115
 116   bool X86VisitIntrinsicCall(const IntrinsicInst &I);
 117   bool X86SelectCall(const Instruction *I);
 118
 119   CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool isTailCall = false);
 120
 121   const X86InstrInfo *getInstrInfo() const {
 122     return getTargetMachine()->getInstrInfo();
 123   }
 124   const X86TargetMachine *getTargetMachine() const {
 125     return static_cast<const X86TargetMachine *>(&TM);
 126   }
 127
 128   unsigned TargetMaterializeConstant(const Constant *C);
 129
 130   unsigned TargetMaterializeAlloca(const AllocaInst *C);
 131
 132   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 133   /// computed in an SSE register, not on the X87 floating point stack.
 134   bool isScalarFPTypeInSSEReg(EVT VT) const {
 135     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 136       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 137   }
 138
 139   bool isTypeLegal(const Type *Ty, EVT &VT, bool AllowI1 = false);
 140 };
 141
 142 } // end anonymous namespace.
 143
 144 bool X86FastISel::isTypeLegal(const Type *Ty, EVT &VT, bool AllowI1) {
 145   VT = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 146   if (VT == MVT::Other || !VT.isSimple())
 147     // Unhandled type. Halt "fast" selection and bail.
 148     return false;
 149
 150   // For now, require SSE/SSE2 for performing floating-point operations,
 151   // since x87 requires additional work.
 152   if (VT == MVT::f64 && !X86ScalarSSEf64)
 153      return false;
 154   if (VT == MVT::f32 && !X86ScalarSSEf32)
 155      return false;
 156   // Similarly, no f80 support yet.
 157   if (VT == MVT::f80)
 158     return false;
 159   // We only handle legal types. For example, on x86-32 the instruction
 160   // selector contains all of the 64-bit instructions from x86-64,
 161   // under the assumption that i64 won't be used if the target doesn't
 162   // support it.
 163   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 164 }
 165
 166 #include "X86GenCallingConv.inc"
 167
 168 /// CCAssignFnForCall - Selects the correct CCAssignFn for a given calling
 169 /// convention.
 170 CCAssignFn *X86FastISel::CCAssignFnForCall(CallingConv::ID CC,
 171                                            bool isTaillCall) {
 172   if (Subtarget->is64Bit()) {
 173     if (CC == CallingConv::GHC)
 174       return CC_X86_64_GHC;
 175     else if (Subtarget->isTargetWin64())
 176       return CC_X86_Win64_C;
 177     else
 178       return CC_X86_64_C;
 179   }
 180
 181   if (CC == CallingConv::X86_FastCall)
 182     return CC_X86_32_FastCall;
 183   else if (CC == CallingConv::Fast)
 184     return CC_X86_32_FastCC;
 185   else if (CC == CallingConv::GHC)
 186     return CC_X86_32_GHC;
 187   else
 188     return CC_X86_32_C;
 189 }
 190
 191 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 192 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 193 /// Return true and the result register by reference if it is possible.
 194 bool X86FastISel::X86FastEmitLoad(EVT VT, const X86AddressMode &AM,
 195                                   unsigned &ResultReg) {
 196   // Get opcode and regclass of the output for the given load instruction.
 197   unsigned Opc = 0;
 198   const TargetRegisterClass *RC = NULL;
 199   switch (VT.getSimpleVT().SimpleTy) {
 200   default: return false;
 201   case MVT::i1:
 202   case MVT::i8:
 203     Opc = X86::MOV8rm;
 204     RC  = X86::GR8RegisterClass;
 205     break;
 206   case MVT::i16:
 207     Opc = X86::MOV16rm;
 208     RC  = X86::GR16RegisterClass;
 209     break;
 210   case MVT::i32:
 211     Opc = X86::MOV32rm;
 212     RC  = X86::GR32RegisterClass;
 213     break;
 214   case MVT::i64:
 215     // Must be in x86-64 mode.
 216     Opc = X86::MOV64rm;
 217     RC  = X86::GR64RegisterClass;
 218     break;
 219   case MVT::f32:
 220     if (Subtarget->hasSSE1()) {
 221       Opc = X86::MOVSSrm;
 222       RC  = X86::FR32RegisterClass;
 223     } else {
 224       Opc = X86::LD_Fp32m;
 225       RC  = X86::RFP32RegisterClass;
 226     }
 227     break;
 228   case MVT::f64:
 229     if (Subtarget->hasSSE2()) {
 230       Opc = X86::MOVSDrm;
 231       RC  = X86::FR64RegisterClass;
 232     } else {
 233       Opc = X86::LD_Fp64m;
 234       RC  = X86::RFP64RegisterClass;
 235     }
 236     break;
 237   case MVT::f80:
 238     // No f80 support yet.
 239     return false;
 240   }
 241
 242   ResultReg = createResultReg(RC);
 243   addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
 244   return true;
 245 }
 246
 247 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 248 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 249 /// and a displacement offset, or a GlobalAddress,
 250 /// i.e. V. Return true if it is possible.
 251 bool
 252 X86FastISel::X86FastEmitStore(EVT VT, unsigned Val,
 253                               const X86AddressMode &AM) {
 254   // Get opcode and regclass of the output for the given store instruction.
 255   unsigned Opc = 0;
 256   switch (VT.getSimpleVT().SimpleTy) {
 257   case MVT::f80: // No f80 support yet.
 258   default: return false;
 259   case MVT::i1: {
 260     // Mask out all but lowest bit.
 261     unsigned AndResult = createResultReg(X86::GR8RegisterClass);
 262     BuildMI(MBB, DL,
 263             TII.get(X86::AND8ri), AndResult).addReg(Val).addImm(1);
 264     Val = AndResult;
 265   }
 266   // FALLTHROUGH, handling i1 as i8.
 267   case MVT::i8:  Opc = X86::MOV8mr;  break;
 268   case MVT::i16: Opc = X86::MOV16mr; break;
 269   case MVT::i32: Opc = X86::MOV32mr; break;
 270   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 271   case MVT::f32:
 272     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 273     break;
 274   case MVT::f64:
 275     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 276     break;
 277   }
 278
 279   addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM).addReg(Val);
 280   return true;
 281 }
 282
 283 bool X86FastISel::X86FastEmitStore(EVT VT, const Value *Val,
 284                                    const X86AddressMode &AM) {
 285   // Handle 'null' like i32/i64 0.
 286   if (isa<ConstantPointerNull>(Val))
 287     Val = Constant::getNullValue(TD.getIntPtrType(Val->getContext()));
 288
 289   // If this is a store of a simple constant, fold the constant into the store.
 290   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 291     unsigned Opc = 0;
 292     bool Signed = true;
 293     switch (VT.getSimpleVT().SimpleTy) {
 294     default: break;
 295     case MVT::i1:  Signed = false;     // FALLTHROUGH to handle as i8.
 296     case MVT::i8:  Opc = X86::MOV8mi;  break;
 297     case MVT::i16: Opc = X86::MOV16mi; break;
 298     case MVT::i32: Opc = X86::MOV32mi; break;
 299     case MVT::i64:
 300       // Must be a 32-bit sign extended value.
 301       if ((int)CI->getSExtValue() == CI->getSExtValue())
 302         Opc = X86::MOV64mi32;
 303       break;
 304     }
 305
 306     if (Opc) {
 307       addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM)
 308                              .addImm(Signed ? (uint64_t) CI->getSExtValue() :
 309                                               CI->getZExtValue());
 310       return true;
 311     }
 312   }
 313
 314   unsigned ValReg = getRegForValue(Val);
 315   if (ValReg == 0)
 316     return false;
 317
 318   return X86FastEmitStore(VT, ValReg, AM);
 319 }
 320
 321 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 322 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 323 /// ISD::SIGN_EXTEND).
 324 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT,
 325                                     unsigned Src, EVT SrcVT,
 326                                     unsigned &ResultReg) {
 327   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc,
 328                            Src, /*TODO: Kill=*/false);
 329
 330   if (RR != 0) {
 331     ResultReg = RR;
 332     return true;
 333   } else
 334     return false;
 335 }
 336
 337 /// X86SelectAddress - Attempt to fill in an address from the given value.
 338 ///
 339 bool X86FastISel::X86SelectAddress(const Value *V, X86AddressMode &AM) {
 340   const User *U = NULL;
 341   unsigned Opcode = Instruction::UserOp1;
 342   if (const Instruction *I = dyn_cast<Instruction>(V)) {
 343     Opcode = I->getOpcode();
 344     U = I;
 345   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 346     Opcode = C->getOpcode();
 347     U = C;
 348   }
 349
 350   switch (Opcode) {
 351   default: break;
 352   case Instruction::BitCast:
 353     // Look past bitcasts.
 354     return X86SelectAddress(U->getOperand(0), AM);
 355
 356   case Instruction::IntToPtr:
 357     // Look past no-op inttoptrs.
 358     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 359       return X86SelectAddress(U->getOperand(0), AM);
 360     break;
 361
 362   case Instruction::PtrToInt:
 363     // Look past no-op ptrtoints.
 364     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 365       return X86SelectAddress(U->getOperand(0), AM);
 366     break;
 367
 368   case Instruction::Alloca: {
 369     // Do static allocas.
 370     const AllocaInst *A = cast<AllocaInst>(V);
 371     DenseMap<const AllocaInst*, int>::iterator SI = StaticAllocaMap.find(A);
 372     if (SI != StaticAllocaMap.end()) {
 373       AM.BaseType = X86AddressMode::FrameIndexBase;
 374       AM.Base.FrameIndex = SI->second;
 375       return true;
 376     }
 377     break;
 378   }
 379
 380   case Instruction::Add: {
 381     // Adds of constants are common and easy enough.
 382     if (const ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 383       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 384       // They have to fit in the 32-bit signed displacement field though.
 385       if (isInt<32>(Disp)) {
 386         AM.Disp = (uint32_t)Disp;
 387         return X86SelectAddress(U->getOperand(0), AM);
 388       }
 389     }
 390     break;
 391   }
 392
 393   case Instruction::GetElementPtr: {
 394     X86AddressMode SavedAM = AM;
 395
 396     // Pattern-match simple GEPs.
 397     uint64_t Disp = (int32_t)AM.Disp;
 398     unsigned IndexReg = AM.IndexReg;
 399     unsigned Scale = AM.Scale;
 400     gep_type_iterator GTI = gep_type_begin(U);
 401     // Iterate through the indices, folding what we can. Constants can be
 402     // folded, and one dynamic index can be handled, if the scale is supported.
 403     for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 404          i != e; ++i, ++GTI) {
 405       const Value *Op = *i;
 406       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 407         const StructLayout *SL = TD.getStructLayout(STy);
 408         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 409         Disp += SL->getElementOffset(Idx);
 410       } else {
 411         uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 412         if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 413           // Constant-offset addressing.
 414           Disp += CI->getSExtValue() * S;
 415         } else if (IndexReg == 0 &&
 416                    (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 417                    (S == 1 || S == 2 || S == 4 || S == 8)) {
 418           // Scaled-index addressing.
 419           Scale = S;
 420           IndexReg = getRegForGEPIndex(Op).first;
 421           if (IndexReg == 0)
 422             return false;
 423         } else
 424           // Unsupported.
 425           goto unsupported_gep;
 426       }
 427     }
 428     // Check for displacement overflow.
 429     if (!isInt<32>(Disp))
 430       break;
 431     // Ok, the GEP indices were covered by constant-offset and scaled-index
 432     // addressing. Update the address state and move on to examining the base.
 433     AM.IndexReg = IndexReg;
 434     AM.Scale = Scale;
 435     AM.Disp = (uint32_t)Disp;
 436     if (X86SelectAddress(U->getOperand(0), AM))
 437       return true;
 438
 439     // If we couldn't merge the sub value into this addr mode, revert back to
 440     // our address and just match the value instead of completely failing.
 441     AM = SavedAM;
 442     break;
 443   unsupported_gep:
 444     // Ok, the GEP indices weren't all covered.
 445     break;
 446   }
 447   }
 448
 449   // Handle constant address.
 450   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 451     // Can't handle alternate code models yet.
 452     if (TM.getCodeModel() != CodeModel::Small)
 453       return false;
 454
 455     // RIP-relative addresses can't have additional register operands.
 456     if (Subtarget->isPICStyleRIPRel() &&
 457         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 458       return false;
 459
 460     // Can't handle TLS yet.
 461     if (const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 462       if (GVar->isThreadLocal())
 463         return false;
 464
 465     // Okay, we've committed to selecting this global. Set up the basic address.
 466     AM.GV = GV;
 467
 468     // Allow the subtarget to classify the global.
 469     unsigned char GVFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 470
 471     // If this reference is relative to the pic base, set it now.
 472     if (isGlobalRelativeToPICBase(GVFlags)) {
 473       // FIXME: How do we know Base.Reg is free??
 474       AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(&MF);
 475     }
 476
 477     // Unless the ABI requires an extra load, return a direct reference to
 478     // the global.
 479     if (!isGlobalStubReference(GVFlags)) {
 480       if (Subtarget->isPICStyleRIPRel()) {
 481         // Use rip-relative addressing if we can.  Above we verified that the
 482         // base and index registers are unused.
 483         assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 484         AM.Base.Reg = X86::RIP;
 485       }
 486       AM.GVOpFlags = GVFlags;
 487       return true;
 488     }
 489
 490     // Ok, we need to do a load from a stub.  If we've already loaded from this
 491     // stub, reuse the loaded pointer, otherwise emit the load now.
 492     DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 493     unsigned LoadReg;
 494     if (I != LocalValueMap.end() && I->second != 0) {
 495       LoadReg = I->second;
 496     } else {
 497       // Issue load from stub.
 498       unsigned Opc = 0;
 499       const TargetRegisterClass *RC = NULL;
 500       X86AddressMode StubAM;
 501       StubAM.Base.Reg = AM.Base.Reg;
 502       StubAM.GV = GV;
 503       StubAM.GVOpFlags = GVFlags;
 504
 505       if (TLI.getPointerTy() == MVT::i64) {
 506         Opc = X86::MOV64rm;
 507         RC  = X86::GR64RegisterClass;
 508
 509         if (Subtarget->isPICStyleRIPRel())
 510           StubAM.Base.Reg = X86::RIP;
 511       } else {
 512         Opc = X86::MOV32rm;
 513         RC  = X86::GR32RegisterClass;
 514       }
 515
 516       LoadReg = createResultReg(RC);
 517       addFullAddress(BuildMI(MBB, DL, TII.get(Opc), LoadReg), StubAM);
 518
 519       // Prevent loading GV stub multiple times in same MBB.
 520       LocalValueMap[V] = LoadReg;
 521     }
 522
 523     // Now construct the final address. Note that the Disp, Scale,
 524     // and Index values may already be set here.
 525     AM.Base.Reg = LoadReg;
 526     AM.GV = 0;
 527     return true;
 528   }
 529
 530   // If all else fails, try to materialize the value in a register.
 531   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 532     if (AM.Base.Reg == 0) {
 533       AM.Base.Reg = getRegForValue(V);
 534       return AM.Base.Reg != 0;
 535     }
 536     if (AM.IndexReg == 0) {
 537       assert(AM.Scale == 1 && "Scale with no index!");
 538       AM.IndexReg = getRegForValue(V);
 539       return AM.IndexReg != 0;
 540     }
 541   }
 542
 543   return false;
 544 }
 545
 546 /// X86SelectCallAddress - Attempt to fill in an address from the given value.
 547 ///
 548 bool X86FastISel::X86SelectCallAddress(const Value *V, X86AddressMode &AM) {
 549   const User *U = NULL;
 550   unsigned Opcode = Instruction::UserOp1;
 551   if (const Instruction *I = dyn_cast<Instruction>(V)) {
 552     Opcode = I->getOpcode();
 553     U = I;
 554   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 555     Opcode = C->getOpcode();
 556     U = C;
 557   }
 558
 559   switch (Opcode) {
 560   default: break;
 561   case Instruction::BitCast:
 562     // Look past bitcasts.
 563     return X86SelectCallAddress(U->getOperand(0), AM);
 564
 565   case Instruction::IntToPtr:
 566     // Look past no-op inttoptrs.
 567     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 568       return X86SelectCallAddress(U->getOperand(0), AM);
 569     break;
 570
 571   case Instruction::PtrToInt:
 572     // Look past no-op ptrtoints.
 573     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 574       return X86SelectCallAddress(U->getOperand(0), AM);
 575     break;
 576   }
 577
 578   // Handle constant address.
 579   if (const GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 580     // Can't handle alternate code models yet.
 581     if (TM.getCodeModel() != CodeModel::Small)
 582       return false;
 583
 584     // RIP-relative addresses can't have additional register operands.
 585     if (Subtarget->isPICStyleRIPRel() &&
 586         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 587       return false;
 588
 589     // Can't handle TLS or DLLImport.
 590     if (const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 591       if (GVar->isThreadLocal() || GVar->hasDLLImportLinkage())
 592         return false;
 593
 594     // Okay, we've committed to selecting this global. Set up the basic address.
 595     AM.GV = GV;
 596
 597     // No ABI requires an extra load for anything other than DLLImport, which
 598     // we rejected above. Return a direct reference to the global.
 599     if (Subtarget->isPICStyleRIPRel()) {
 600       // Use rip-relative addressing if we can.  Above we verified that the
 601       // base and index registers are unused.
 602       assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 603       AM.Base.Reg = X86::RIP;
 604     } else if (Subtarget->isPICStyleStubPIC()) {
 605       AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 606     } else if (Subtarget->isPICStyleGOT()) {
 607       AM.GVOpFlags = X86II::MO_GOTOFF;
 608     }
 609
 610     return true;
 611   }
 612
 613   // If all else fails, try to materialize the value in a register.
 614   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 615     if (AM.Base.Reg == 0) {
 616       AM.Base.Reg = getRegForValue(V);
 617       return AM.Base.Reg != 0;
 618     }
 619     if (AM.IndexReg == 0) {
 620       assert(AM.Scale == 1 && "Scale with no index!");
 621       AM.IndexReg = getRegForValue(V);
 622       return AM.IndexReg != 0;
 623     }
 624   }
 625
 626   return false;
 627 }
 628
 629
 630 /// X86SelectStore - Select and emit code to implement store instructions.
 631 bool X86FastISel::X86SelectStore(const Instruction *I) {
 632   EVT VT;
 633   if (!isTypeLegal(I->getOperand(0)->getType(), VT, /*AllowI1=*/true))
 634     return false;
 635
 636   X86AddressMode AM;
 637   if (!X86SelectAddress(I->getOperand(1), AM))
 638     return false;
 639
 640   return X86FastEmitStore(VT, I->getOperand(0), AM);
 641 }
 642
 643 /// X86SelectLoad - Select and emit code to implement load instructions.
 644 ///
 645 bool X86FastISel::X86SelectLoad(const Instruction *I)  {
 646   EVT VT;
 647   if (!isTypeLegal(I->getType(), VT, /*AllowI1=*/true))
 648     return false;
 649
 650   X86AddressMode AM;
 651   if (!X86SelectAddress(I->getOperand(0), AM))
 652     return false;
 653
 654   unsigned ResultReg = 0;
 655   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 656     UpdateValueMap(I, ResultReg);
 657     return true;
 658   }
 659   return false;
 660 }
 661
 662 static unsigned X86ChooseCmpOpcode(EVT VT) {
 663   switch (VT.getSimpleVT().SimpleTy) {
 664   default:       return 0;
 665   case MVT::i8:  return X86::CMP8rr;
 666   case MVT::i16: return X86::CMP16rr;
 667   case MVT::i32: return X86::CMP32rr;
 668   case MVT::i64: return X86::CMP64rr;
 669   case MVT::f32: return X86::UCOMISSrr;
 670   case MVT::f64: return X86::UCOMISDrr;
 671   }
 672 }
 673
 674 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 675 /// of the comparison, return an opcode that works for the compare (e.g.
 676 /// CMP32ri) otherwise return 0.
 677 static unsigned X86ChooseCmpImmediateOpcode(EVT VT, const ConstantInt *RHSC) {
 678   switch (VT.getSimpleVT().SimpleTy) {
 679   // Otherwise, we can't fold the immediate into this comparison.
 680   default: return 0;
 681   case MVT::i8: return X86::CMP8ri;
 682   case MVT::i16: return X86::CMP16ri;
 683   case MVT::i32: return X86::CMP32ri;
 684   case MVT::i64:
 685     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 686     // field.
 687     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 688       return X86::CMP64ri32;
 689     return 0;
 690   }
 691 }
 692
 693 bool X86FastISel::X86FastEmitCompare(const Value *Op0, const Value *Op1,
 694                                      EVT VT) {
 695   unsigned Op0Reg = getRegForValue(Op0);
 696   if (Op0Reg == 0) return false;
 697
 698   // Handle 'null' like i32/i64 0.
 699   if (isa<ConstantPointerNull>(Op1))
 700     Op1 = Constant::getNullValue(TD.getIntPtrType(Op0->getContext()));
 701
 702   // We have two options: compare with register or immediate.  If the RHS of
 703   // the compare is an immediate that we can fold into this compare, use
 704   // CMPri, otherwise use CMPrr.
 705   if (const ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 706     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 707       BuildMI(MBB, DL, TII.get(CompareImmOpc)).addReg(Op0Reg)
 708                                           .addImm(Op1C->getSExtValue());
 709       return true;
 710     }
 711   }
 712
 713   unsigned CompareOpc = X86ChooseCmpOpcode(VT);
 714   if (CompareOpc == 0) return false;
 715
 716   unsigned Op1Reg = getRegForValue(Op1);
 717   if (Op1Reg == 0) return false;
 718   BuildMI(MBB, DL, TII.get(CompareOpc)).addReg(Op0Reg).addReg(Op1Reg);
 719
 720   return true;
 721 }
 722
 723 bool X86FastISel::X86SelectCmp(const Instruction *I) {
 724   const CmpInst *CI = cast<CmpInst>(I);
 725
 726   EVT VT;
 727   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 728     return false;
 729
 730   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 731   unsigned SetCCOpc;
 732   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 733   switch (CI->getPredicate()) {
 734   case CmpInst::FCMP_OEQ: {
 735     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 736       return false;
 737
 738     unsigned EReg = createResultReg(&X86::GR8RegClass);
 739     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 740     BuildMI(MBB, DL, TII.get(X86::SETEr), EReg);
 741     BuildMI(MBB, DL, TII.get(X86::SETNPr), NPReg);
 742     BuildMI(MBB, DL,
 743             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 744     UpdateValueMap(I, ResultReg);
 745     return true;
 746   }
 747   case CmpInst::FCMP_UNE: {
 748     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 749       return false;
 750
 751     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 752     unsigned PReg = createResultReg(&X86::GR8RegClass);
 753     BuildMI(MBB, DL, TII.get(X86::SETNEr), NEReg);
 754     BuildMI(MBB, DL, TII.get(X86::SETPr), PReg);
 755     BuildMI(MBB, DL, TII.get(X86::OR8rr), ResultReg).addReg(PReg).addReg(NEReg);
 756     UpdateValueMap(I, ResultReg);
 757     return true;
 758   }
 759   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 760   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 761   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 762   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 763   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 764   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 765   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 766   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 767   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 768   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 769   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 770   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 771
 772   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 773   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 774   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 775   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 776   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 777   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 778   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 779   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 780   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 781   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 782   default:
 783     return false;
 784   }
 785
 786   const Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 787   if (SwapArgs)
 788     std::swap(Op0, Op1);
 789
 790   // Emit a compare of Op0/Op1.
 791   if (!X86FastEmitCompare(Op0, Op1, VT))
 792     return false;
 793
 794   BuildMI(MBB, DL, TII.get(SetCCOpc), ResultReg);
 795   UpdateValueMap(I, ResultReg);
 796   return true;
 797 }
 798
 799 bool X86FastISel::X86SelectZExt(const Instruction *I) {
 800   // Handle zero-extension from i1 to i8, which is common.
 801   if (I->getType()->isIntegerTy(8) &&
 802       I->getOperand(0)->getType()->isIntegerTy(1)) {
 803     unsigned ResultReg = getRegForValue(I->getOperand(0));
 804     if (ResultReg == 0) return false;
 805     // Set the high bits to zero.
 806     ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg, /*TODO: Kill=*/false);
 807     if (ResultReg == 0) return false;
 808     UpdateValueMap(I, ResultReg);
 809     return true;
 810   }
 811
 812   return false;
 813 }
 814
 815
 816 bool X86FastISel::X86SelectBranch(const Instruction *I) {
 817   // Unconditional branches are selected by tablegen-generated code.
 818   // Handle a conditional branch.
 819   const BranchInst *BI = cast<BranchInst>(I);
 820   MachineBasicBlock *TrueMBB = MBBMap[BI->getSuccessor(0)];
 821   MachineBasicBlock *FalseMBB = MBBMap[BI->getSuccessor(1)];
 822
 823   // Fold the common case of a conditional branch with a comparison.
 824   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 825     if (CI->hasOneUse()) {
 826       EVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 827
 828       // Try to take advantage of fallthrough opportunities.
 829       CmpInst::Predicate Predicate = CI->getPredicate();
 830       if (MBB->isLayoutSuccessor(TrueMBB)) {
 831         std::swap(TrueMBB, FalseMBB);
 832         Predicate = CmpInst::getInversePredicate(Predicate);
 833       }
 834
 835       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 836       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 837
 838       switch (Predicate) {
 839       case CmpInst::FCMP_OEQ:
 840         std::swap(TrueMBB, FalseMBB);
 841         Predicate = CmpInst::FCMP_UNE;
 842         // FALL THROUGH
 843       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE_4; break;
 844       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA_4;  break;
 845       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE_4; break;
 846       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA_4;  break;
 847       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE_4; break;
 848       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE_4; break;
 849       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP_4; break;
 850       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP_4;  break;
 851       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE_4;  break;
 852       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB_4;  break;
 853       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE_4; break;
 854       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB_4;  break;
 855       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE_4; break;
 856
 857       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE_4;  break;
 858       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE_4; break;
 859       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA_4;  break;
 860       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE_4; break;
 861       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB_4;  break;
 862       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE_4; break;
 863       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG_4;  break;
 864       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE_4; break;
 865       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL_4;  break;
 866       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE_4; break;
 867       default:
 868         return false;
 869       }
 870
 871       const Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 872       if (SwapArgs)
 873         std::swap(Op0, Op1);
 874
 875       // Emit a compare of the LHS and RHS, setting the flags.
 876       if (!X86FastEmitCompare(Op0, Op1, VT))
 877         return false;
 878
 879       BuildMI(MBB, DL, TII.get(BranchOpc)).addMBB(TrueMBB);
 880
 881       if (Predicate == CmpInst::FCMP_UNE) {
 882         // X86 requires a second branch to handle UNE (and OEQ,
 883         // which is mapped to UNE above).
 884         BuildMI(MBB, DL, TII.get(X86::JP_4)).addMBB(TrueMBB);
 885       }
 886
 887       FastEmitBranch(FalseMBB);
 888       MBB->addSuccessor(TrueMBB);
 889       return true;
 890     }
 891   } else if (ExtractValueInst *EI =
 892              dyn_cast<ExtractValueInst>(BI->getCondition())) {
 893     // Check to see if the branch instruction is from an "arithmetic with
 894     // overflow" intrinsic. The main way these intrinsics are used is:
 895     //
 896     //   %t = call { i32, i1 } @llvm.sadd.with.overflow.i32(i32 %v1, i32 %v2)
 897     //   %sum = extractvalue { i32, i1 } %t, 0
 898     //   %obit = extractvalue { i32, i1 } %t, 1
 899     //   br i1 %obit, label %overflow, label %normal
 900     //
 901     // The %sum and %obit are converted in an ADD and a SETO/SETB before
 902     // reaching the branch. Therefore, we search backwards through the MBB
 903     // looking for the SETO/SETB instruction. If an instruction modifies the
 904     // EFLAGS register before we reach the SETO/SETB instruction, then we can't
 905     // convert the branch into a JO/JB instruction.
 906     if (const IntrinsicInst *CI =
 907           dyn_cast<IntrinsicInst>(EI->getAggregateOperand())){
 908       if (CI->getIntrinsicID() == Intrinsic::sadd_with_overflow ||
 909           CI->getIntrinsicID() == Intrinsic::uadd_with_overflow) {
 910         const MachineInstr *SetMI = 0;
 911         unsigned Reg = lookUpRegForValue(EI);
 912
 913         for (MachineBasicBlock::const_reverse_iterator
 914                RI = MBB->rbegin(), RE = MBB->rend(); RI != RE; ++RI) {
 915           const MachineInstr &MI = *RI;
 916
 917           if (MI.modifiesRegister(Reg)) {
 918             unsigned Src, Dst, SrcSR, DstSR;
 919
 920             if (getInstrInfo()->isMoveInstr(MI, Src, Dst, SrcSR, DstSR)) {
 921               Reg = Src;
 922               continue;
 923             }
 924
 925             SetMI = &MI;
 926             break;
 927           }
 928
 929           const TargetInstrDesc &TID = MI.getDesc();
 930           if (TID.hasUnmodeledSideEffects() ||
 931               TID.hasImplicitDefOfPhysReg(X86::EFLAGS))
 932             break;
 933         }
 934
 935         if (SetMI) {
 936           unsigned OpCode = SetMI->getOpcode();
 937
 938           if (OpCode == X86::SETOr || OpCode == X86::SETBr) {
 939             BuildMI(MBB, DL, TII.get(OpCode == X86::SETOr ?
 940                                         X86::JO_4 : X86::JB_4))
 941               .addMBB(TrueMBB);
 942             FastEmitBranch(FalseMBB);
 943             MBB->addSuccessor(TrueMBB);
 944             return true;
 945           }
 946         }
 947       }
 948     }
 949   }
 950
 951   // Otherwise do a clumsy setcc and re-test it.
 952   unsigned OpReg = getRegForValue(BI->getCondition());
 953   if (OpReg == 0) return false;
 954
 955   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(OpReg).addReg(OpReg);
 956   BuildMI(MBB, DL, TII.get(X86::JNE_4)).addMBB(TrueMBB);
 957   FastEmitBranch(FalseMBB);
 958   MBB->addSuccessor(TrueMBB);
 959   return true;
 960 }
 961
 962 bool X86FastISel::X86SelectShift(const Instruction *I) {
 963   unsigned CReg = 0, OpReg = 0, OpImm = 0;
 964   const TargetRegisterClass *RC = NULL;
 965   if (I->getType()->isIntegerTy(8)) {
 966     CReg = X86::CL;
 967     RC = &X86::GR8RegClass;
 968     switch (I->getOpcode()) {
 969     case Instruction::LShr: OpReg = X86::SHR8rCL; OpImm = X86::SHR8ri; break;
 970     case Instruction::AShr: OpReg = X86::SAR8rCL; OpImm = X86::SAR8ri; break;
 971     case Instruction::Shl:  OpReg = X86::SHL8rCL; OpImm = X86::SHL8ri; break;
 972     default: return false;
 973     }
 974   } else if (I->getType()->isIntegerTy(16)) {
 975     CReg = X86::CX;
 976     RC = &X86::GR16RegClass;
 977     switch (I->getOpcode()) {
 978     case Instruction::LShr: OpReg = X86::SHR16rCL; OpImm = X86::SHR16ri; break;
 979     case Instruction::AShr: OpReg = X86::SAR16rCL; OpImm = X86::SAR16ri; break;
 980     case Instruction::Shl:  OpReg = X86::SHL16rCL; OpImm = X86::SHL16ri; break;
 981     default: return false;
 982     }
 983   } else if (I->getType()->isIntegerTy(32)) {
 984     CReg = X86::ECX;
 985     RC = &X86::GR32RegClass;
 986     switch (I->getOpcode()) {
 987     case Instruction::LShr: OpReg = X86::SHR32rCL; OpImm = X86::SHR32ri; break;
 988     case Instruction::AShr: OpReg = X86::SAR32rCL; OpImm = X86::SAR32ri; break;
 989     case Instruction::Shl:  OpReg = X86::SHL32rCL; OpImm = X86::SHL32ri; break;
 990     default: return false;
 991     }
 992   } else if (I->getType()->isIntegerTy(64)) {
 993     CReg = X86::RCX;
 994     RC = &X86::GR64RegClass;
 995     switch (I->getOpcode()) {
 996     case Instruction::LShr: OpReg = X86::SHR64rCL; OpImm = X86::SHR64ri; break;
 997     case Instruction::AShr: OpReg = X86::SAR64rCL; OpImm = X86::SAR64ri; break;
 998     case Instruction::Shl:  OpReg = X86::SHL64rCL; OpImm = X86::SHL64ri; break;
 999     default: return false;
1000     }
1001   } else {
1002     return false;
1003   }
1004
1005   EVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1006   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1007     return false;
1008
1009   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1010   if (Op0Reg == 0) return false;
1011
1012   // Fold immediate in shl(x,3).
1013   if (const ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
1014     unsigned ResultReg = createResultReg(RC);
1015     BuildMI(MBB, DL, TII.get(OpImm),
1016             ResultReg).addReg(Op0Reg).addImm(CI->getZExtValue() & 0xff);
1017     UpdateValueMap(I, ResultReg);
1018     return true;
1019   }
1020
1021   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1022   if (Op1Reg == 0) return false;
1023   TII.copyRegToReg(*MBB, MBB->end(), CReg, Op1Reg, RC, RC, DL);
1024
1025   // The shift instruction uses X86::CL. If we defined a super-register
1026   // of X86::CL, emit an EXTRACT_SUBREG to precisely describe what
1027   // we're doing here.
1028   if (CReg != X86::CL)
1029     BuildMI(MBB, DL, TII.get(TargetOpcode::EXTRACT_SUBREG), X86::CL)
1030       .addReg(CReg).addImm(X86::SUBREG_8BIT);
1031
1032   unsigned ResultReg = createResultReg(RC);
1033   BuildMI(MBB, DL, TII.get(OpReg), ResultReg).addReg(Op0Reg);
1034   UpdateValueMap(I, ResultReg);
1035   return true;
1036 }
1037
1038 bool X86FastISel::X86SelectSelect(const Instruction *I) {
1039   EVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1040   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1041     return false;
1042
1043   unsigned Opc = 0;
1044   const TargetRegisterClass *RC = NULL;
1045   if (VT.getSimpleVT() == MVT::i16) {
1046     Opc = X86::CMOVE16rr;
1047     RC = &X86::GR16RegClass;
1048   } else if (VT.getSimpleVT() == MVT::i32) {
1049     Opc = X86::CMOVE32rr;
1050     RC = &X86::GR32RegClass;
1051   } else if (VT.getSimpleVT() == MVT::i64) {
1052     Opc = X86::CMOVE64rr;
1053     RC = &X86::GR64RegClass;
1054   } else {
1055     return false;
1056   }
1057
1058   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1059   if (Op0Reg == 0) return false;
1060   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1061   if (Op1Reg == 0) return false;
1062   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1063   if (Op2Reg == 0) return false;
1064
1065   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(Op0Reg).addReg(Op0Reg);
1066   unsigned ResultReg = createResultReg(RC);
1067   BuildMI(MBB, DL, TII.get(Opc), ResultReg).addReg(Op1Reg).addReg(Op2Reg);
1068   UpdateValueMap(I, ResultReg);
1069   return true;
1070 }
1071
1072 bool X86FastISel::X86SelectFPExt(const Instruction *I) {
1073   // fpext from float to double.
1074   if (Subtarget->hasSSE2() &&
1075       I->getType()->isDoubleTy()) {
1076     const Value *V = I->getOperand(0);
1077     if (V->getType()->isFloatTy()) {
1078       unsigned OpReg = getRegForValue(V);
1079       if (OpReg == 0) return false;
1080       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
1081       BuildMI(MBB, DL, TII.get(X86::CVTSS2SDrr), ResultReg).addReg(OpReg);
1082       UpdateValueMap(I, ResultReg);
1083       return true;
1084     }
1085   }
1086
1087   return false;
1088 }
1089
1090 bool X86FastISel::X86SelectFPTrunc(const Instruction *I) {
1091   if (Subtarget->hasSSE2()) {
1092     if (I->getType()->isFloatTy()) {
1093       const Value *V = I->getOperand(0);
1094       if (V->getType()->isDoubleTy()) {
1095         unsigned OpReg = getRegForValue(V);
1096         if (OpReg == 0) return false;
1097         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
1098         BuildMI(MBB, DL, TII.get(X86::CVTSD2SSrr), ResultReg).addReg(OpReg);
1099         UpdateValueMap(I, ResultReg);
1100         return true;
1101       }
1102     }
1103   }
1104
1105   return false;
1106 }
1107
1108 bool X86FastISel::X86SelectTrunc(const Instruction *I) {
1109   if (Subtarget->is64Bit())
1110     // All other cases should be handled by the tblgen generated code.
1111     return false;
1112   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1113   EVT DstVT = TLI.getValueType(I->getType());
1114
1115   // This code only handles truncation to byte right now.
1116   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1117     // All other cases should be handled by the tblgen generated code.
1118     return false;
1119   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1120     // All other cases should be handled by the tblgen generated code.
1121     return false;
1122
1123   unsigned InputReg = getRegForValue(I->getOperand(0));
1124   if (!InputReg)
1125     // Unhandled operand.  Halt "fast" selection and bail.
1126     return false;
1127
1128   // First issue a copy to GR16_ABCD or GR32_ABCD.
1129   unsigned CopyOpc = (SrcVT == MVT::i16) ? X86::MOV16rr : X86::MOV32rr;
1130   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1131     ? X86::GR16_ABCDRegisterClass : X86::GR32_ABCDRegisterClass;
1132   unsigned CopyReg = createResultReg(CopyRC);
1133   BuildMI(MBB, DL, TII.get(CopyOpc), CopyReg).addReg(InputReg);
1134
1135   // Then issue an extract_subreg.
1136   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1137                                                   CopyReg, /*Kill=*/true,
1138                                                   X86::SUBREG_8BIT);
1139   if (!ResultReg)
1140     return false;
1141
1142   UpdateValueMap(I, ResultReg);
1143   return true;
1144 }
1145
1146 bool X86FastISel::X86SelectExtractValue(const Instruction *I) {
1147   const ExtractValueInst *EI = cast<ExtractValueInst>(I);
1148   const Value *Agg = EI->getAggregateOperand();
1149
1150   if (const IntrinsicInst *CI = dyn_cast<IntrinsicInst>(Agg)) {
1151     switch (CI->getIntrinsicID()) {
1152     default: break;
1153     case Intrinsic::sadd_with_overflow:
1154     case Intrinsic::uadd_with_overflow:
1155       // Cheat a little. We know that the registers for "add" and "seto" are
1156       // allocated sequentially. However, we only keep track of the register
1157       // for "add" in the value map. Use extractvalue's index to get the
1158       // correct register for "seto".
1159       UpdateValueMap(I, lookUpRegForValue(Agg) + *EI->idx_begin());
1160       return true;
1161     }
1162   }
1163
1164   return false;
1165 }
1166
1167 bool X86FastISel::X86VisitIntrinsicCall(const IntrinsicInst &I) {
1168   // FIXME: Handle more intrinsics.
1169   switch (I.getIntrinsicID()) {
1170   default: return false;
1171   case Intrinsic::stackprotector: {
1172     // Emit code inline code to store the stack guard onto the stack.
1173     EVT PtrTy = TLI.getPointerTy();
1174
1175     const Value *Op1 = I.getOperand(1); // The guard's value.
1176     const AllocaInst *Slot = cast<AllocaInst>(I.getOperand(2));
1177
1178     // Grab the frame index.
1179     X86AddressMode AM;
1180     if (!X86SelectAddress(Slot, AM)) return false;
1181
1182     if (!X86FastEmitStore(PtrTy, Op1, AM)) return false;
1183
1184     return true;
1185   }
1186   case Intrinsic::objectsize: {
1187     ConstantInt *CI = dyn_cast<ConstantInt>(I.getOperand(2));
1188     const Type *Ty = I.getCalledFunction()->getReturnType();
1189
1190     assert(CI && "Non-constant type in Intrinsic::objectsize?");
1191
1192     EVT VT;
1193     if (!isTypeLegal(Ty, VT))
1194       return false;
1195
1196     unsigned OpC = 0;
1197     if (VT == MVT::i32)
1198       OpC = X86::MOV32ri;
1199     else if (VT == MVT::i64)
1200       OpC = X86::MOV64ri;
1201     else
1202       return false;
1203
1204     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1205     BuildMI(MBB, DL, TII.get(OpC), ResultReg).
1206                                   addImm(CI->getZExtValue() == 0 ? -1ULL : 0);
1207     UpdateValueMap(&I, ResultReg);
1208     return true;
1209   }
1210   case Intrinsic::dbg_declare: {
1211     const DbgDeclareInst *DI = cast<DbgDeclareInst>(&I);
1212     X86AddressMode AM;
1213     assert(DI->getAddress() && "Null address should be checked earlier!");
1214     if (!X86SelectAddress(DI->getAddress(), AM))
1215       return false;
1216     const TargetInstrDesc &II = TII.get(TargetOpcode::DBG_VALUE);
1217     // FIXME may need to add RegState::Debug to any registers produced,
1218     // although ESP/EBP should be the only ones at the moment.
1219     addFullAddress(BuildMI(MBB, DL, II), AM).addImm(0).
1220                                         addMetadata(DI->getVariable());
1221     return true;
1222   }
1223   case Intrinsic::trap: {
1224     BuildMI(MBB, DL, TII.get(X86::TRAP));
1225     return true;
1226   }
1227   case Intrinsic::sadd_with_overflow:
1228   case Intrinsic::uadd_with_overflow: {
1229     // Replace "add with overflow" intrinsics with an "add" instruction followed
1230     // by a seto/setc instruction. Later on, when the "extractvalue"
1231     // instructions are encountered, we use the fact that two registers were
1232     // created sequentially to get the correct registers for the "sum" and the
1233     // "overflow bit".
1234     const Function *Callee = I.getCalledFunction();
1235     const Type *RetTy =
1236       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1237
1238     EVT VT;
1239     if (!isTypeLegal(RetTy, VT))
1240       return false;
1241
1242     const Value *Op1 = I.getOperand(1);
1243     const Value *Op2 = I.getOperand(2);
1244     unsigned Reg1 = getRegForValue(Op1);
1245     unsigned Reg2 = getRegForValue(Op2);
1246
1247     if (Reg1 == 0 || Reg2 == 0)
1248       // FIXME: Handle values *not* in registers.
1249       return false;
1250
1251     unsigned OpC = 0;
1252     if (VT == MVT::i32)
1253       OpC = X86::ADD32rr;
1254     else if (VT == MVT::i64)
1255       OpC = X86::ADD64rr;
1256     else
1257       return false;
1258
1259     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1260     BuildMI(MBB, DL, TII.get(OpC), ResultReg).addReg(Reg1).addReg(Reg2);
1261     unsigned DestReg1 = UpdateValueMap(&I, ResultReg);
1262
1263     // If the add with overflow is an intra-block value then we just want to
1264     // create temporaries for it like normal.  If it is a cross-block value then
1265     // UpdateValueMap will return the cross-block register used.  Since we
1266     // *really* want the value to be live in the register pair known by
1267     // UpdateValueMap, we have to use DestReg1+1 as the destination register in
1268     // the cross block case.  In the non-cross-block case, we should just make
1269     // another register for the value.
1270     if (DestReg1 != ResultReg)
1271       ResultReg = DestReg1+1;
1272     else
1273       ResultReg = createResultReg(TLI.getRegClassFor(MVT::i8));
1274
1275     unsigned Opc = X86::SETBr;
1276     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1277       Opc = X86::SETOr;
1278     BuildMI(MBB, DL, TII.get(Opc), ResultReg);
1279     return true;
1280   }
1281   }
1282 }
1283
1284 bool X86FastISel::X86SelectCall(const Instruction *I) {
1285   const CallInst *CI = cast<CallInst>(I);
1286   const Value *Callee = I->getOperand(0);
1287
1288   // Can't handle inline asm yet.
1289   if (isa<InlineAsm>(Callee))
1290     return false;
1291
1292   // Handle intrinsic calls.
1293   if (const IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1294     return X86VisitIntrinsicCall(*II);
1295
1296   // Handle only C and fastcc calling conventions for now.
1297   ImmutableCallSite CS(CI);
1298   CallingConv::ID CC = CS.getCallingConv();
1299   if (CC != CallingConv::C &&
1300       CC != CallingConv::Fast &&
1301       CC != CallingConv::X86_FastCall)
1302     return false;
1303
1304   // fastcc with -tailcallopt is intended to provide a guaranteed
1305   // tail call optimization. Fastisel doesn't know how to do that.
1306   if (CC == CallingConv::Fast && GuaranteedTailCallOpt)
1307     return false;
1308
1309   // Let SDISel handle vararg functions.
1310   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1311   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1312   if (FTy->isVarArg())
1313     return false;
1314
1315   // Handle *simple* calls for now.
1316   const Type *RetTy = CS.getType();
1317   EVT RetVT;
1318   if (RetTy->isVoidTy())
1319     RetVT = MVT::isVoid;
1320   else if (!isTypeLegal(RetTy, RetVT, true))
1321     return false;
1322
1323   // Materialize callee address in a register. FIXME: GV address can be
1324   // handled with a CALLpcrel32 instead.
1325   X86AddressMode CalleeAM;
1326   if (!X86SelectCallAddress(Callee, CalleeAM))
1327     return false;
1328   unsigned CalleeOp = 0;
1329   const GlobalValue *GV = 0;
1330   if (CalleeAM.GV != 0) {
1331     GV = CalleeAM.GV;
1332   } else if (CalleeAM.Base.Reg != 0) {
1333     CalleeOp = CalleeAM.Base.Reg;
1334   } else
1335     return false;
1336
1337   // Allow calls which produce i1 results.
1338   bool AndToI1 = false;
1339   if (RetVT == MVT::i1) {
1340     RetVT = MVT::i8;
1341     AndToI1 = true;
1342   }
1343
1344   // Deal with call operands first.
1345   SmallVector<const Value *, 8> ArgVals;
1346   SmallVector<unsigned, 8> Args;
1347   SmallVector<EVT, 8> ArgVTs;
1348   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1349   Args.reserve(CS.arg_size());
1350   ArgVals.reserve(CS.arg_size());
1351   ArgVTs.reserve(CS.arg_size());
1352   ArgFlags.reserve(CS.arg_size());
1353   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1354        i != e; ++i) {
1355     unsigned Arg = getRegForValue(*i);
1356     if (Arg == 0)
1357       return false;
1358     ISD::ArgFlagsTy Flags;
1359     unsigned AttrInd = i - CS.arg_begin() + 1;
1360     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1361       Flags.setSExt();
1362     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1363       Flags.setZExt();
1364
1365     // FIXME: Only handle *easy* calls for now.
1366     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1367         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1368         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1369         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1370       return false;
1371
1372     const Type *ArgTy = (*i)->getType();
1373     EVT ArgVT;
1374     if (!isTypeLegal(ArgTy, ArgVT))
1375       return false;
1376     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1377     Flags.setOrigAlign(OriginalAlignment);
1378
1379     Args.push_back(Arg);
1380     ArgVals.push_back(*i);
1381     ArgVTs.push_back(ArgVT);
1382     ArgFlags.push_back(Flags);
1383   }
1384
1385   // Analyze operands of the call, assigning locations to each operand.
1386   SmallVector<CCValAssign, 16> ArgLocs;
1387   CCState CCInfo(CC, false, TM, ArgLocs, I->getParent()->getContext());
1388   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC));
1389
1390   // Get a count of how many bytes are to be pushed on the stack.
1391   unsigned NumBytes = CCInfo.getNextStackOffset();
1392
1393   // Issue CALLSEQ_START
1394   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1395   BuildMI(MBB, DL, TII.get(AdjStackDown)).addImm(NumBytes);
1396
1397   // Process argument: walk the register/memloc assignments, inserting
1398   // copies / loads.
1399   SmallVector<unsigned, 4> RegArgs;
1400   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1401     CCValAssign &VA = ArgLocs[i];
1402     unsigned Arg = Args[VA.getValNo()];
1403     EVT ArgVT = ArgVTs[VA.getValNo()];
1404
1405     // Promote the value if needed.
1406     switch (VA.getLocInfo()) {
1407     default: llvm_unreachable("Unknown loc info!");
1408     case CCValAssign::Full: break;
1409     case CCValAssign::SExt: {
1410       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1411                                        Arg, ArgVT, Arg);
1412       assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1413       Emitted = true;
1414       ArgVT = VA.getLocVT();
1415       break;
1416     }
1417     case CCValAssign::ZExt: {
1418       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1419                                        Arg, ArgVT, Arg);
1420       assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1421       Emitted = true;
1422       ArgVT = VA.getLocVT();
1423       break;
1424     }
1425     case CCValAssign::AExt: {
1426       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1427                                        Arg, ArgVT, Arg);
1428       if (!Emitted)
1429         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1430                                     Arg, ArgVT, Arg);
1431       if (!Emitted)
1432         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1433                                     Arg, ArgVT, Arg);
1434
1435       assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1436       ArgVT = VA.getLocVT();
1437       break;
1438     }
1439     case CCValAssign::BCvt: {
1440       unsigned BC = FastEmit_r(ArgVT.getSimpleVT(), VA.getLocVT().getSimpleVT(),
1441                                ISD::BIT_CONVERT, Arg, /*TODO: Kill=*/false);
1442       assert(BC != 0 && "Failed to emit a bitcast!");
1443       Arg = BC;
1444       ArgVT = VA.getLocVT();
1445       break;
1446     }
1447     }
1448
1449     if (VA.isRegLoc()) {
1450       TargetRegisterClass* RC = TLI.getRegClassFor(ArgVT);
1451       bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), VA.getLocReg(),
1452                                       Arg, RC, RC, DL);
1453       assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1454       Emitted = true;
1455       RegArgs.push_back(VA.getLocReg());
1456     } else {
1457       unsigned LocMemOffset = VA.getLocMemOffset();
1458       X86AddressMode AM;
1459       AM.Base.Reg = StackPtr;
1460       AM.Disp = LocMemOffset;
1461       const Value *ArgVal = ArgVals[VA.getValNo()];
1462
1463       // If this is a really simple value, emit this with the Value* version of
1464       // X86FastEmitStore.  If it isn't simple, we don't want to do this, as it
1465       // can cause us to reevaluate the argument.
1466       if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal))
1467         X86FastEmitStore(ArgVT, ArgVal, AM);
1468       else
1469         X86FastEmitStore(ArgVT, Arg, AM);
1470     }
1471   }
1472
1473   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1474   // GOT pointer.
1475   if (Subtarget->isPICStyleGOT()) {
1476     TargetRegisterClass *RC = X86::GR32RegisterClass;
1477     unsigned Base = getInstrInfo()->getGlobalBaseReg(&MF);
1478     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), X86::EBX, Base, RC, RC,
1479                                     DL);
1480     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1481     Emitted = true;
1482   }
1483
1484   // Issue the call.
1485   MachineInstrBuilder MIB;
1486   if (CalleeOp) {
1487     // Register-indirect call.
1488     unsigned CallOpc = Subtarget->is64Bit() ? X86::CALL64r : X86::CALL32r;
1489     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addReg(CalleeOp);
1490
1491   } else {
1492     // Direct call.
1493     assert(GV && "Not a direct call");
1494     unsigned CallOpc =
1495       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
1496
1497     // See if we need any target-specific flags on the GV operand.
1498     unsigned char OpFlags = 0;
1499
1500     // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1501     // external symbols most go through the PLT in PIC mode.  If the symbol
1502     // has hidden or protected visibility, or if it is static or local, then
1503     // we don't need to use the PLT - we can directly call it.
1504     if (Subtarget->isTargetELF() &&
1505         TM.getRelocationModel() == Reloc::PIC_ &&
1506         GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1507       OpFlags = X86II::MO_PLT;
1508     } else if (Subtarget->isPICStyleStubAny() &&
1509                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1510                Subtarget->getDarwinVers() < 9) {
1511       // PC-relative references to external symbols should go through $stub,
1512       // unless we're building with the leopard linker or later, which
1513       // automatically synthesizes these stubs.
1514       OpFlags = X86II::MO_DARWIN_STUB;
1515     }
1516
1517
1518     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addGlobalAddress(GV, 0, OpFlags);
1519   }
1520
1521   // Add an implicit use GOT pointer in EBX.
1522   if (Subtarget->isPICStyleGOT())
1523     MIB.addReg(X86::EBX);
1524
1525   // Add implicit physical register uses to the call.
1526   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1527     MIB.addReg(RegArgs[i]);
1528
1529   // Issue CALLSEQ_END
1530   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1531   BuildMI(MBB, DL, TII.get(AdjStackUp)).addImm(NumBytes).addImm(0);
1532
1533   // Now handle call return value (if any).
1534   if (RetVT.getSimpleVT().SimpleTy != MVT::isVoid) {
1535     SmallVector<CCValAssign, 16> RVLocs;
1536     CCState CCInfo(CC, false, TM, RVLocs, I->getParent()->getContext());
1537     CCInfo.AnalyzeCallResult(RetVT, RetCC_X86);
1538
1539     // Copy all of the result registers out of their specified physreg.
1540     assert(RVLocs.size() == 1 && "Can't handle multi-value calls!");
1541     EVT CopyVT = RVLocs[0].getValVT();
1542     TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1543     TargetRegisterClass *SrcRC = DstRC;
1544
1545     // If this is a call to a function that returns an fp value on the x87 fp
1546     // stack, but where we prefer to use the value in xmm registers, copy it
1547     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1548     if ((RVLocs[0].getLocReg() == X86::ST0 ||
1549          RVLocs[0].getLocReg() == X86::ST1) &&
1550         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1551       CopyVT = MVT::f80;
1552       SrcRC = X86::RSTRegisterClass;
1553       DstRC = X86::RFP80RegisterClass;
1554     }
1555
1556     unsigned ResultReg = createResultReg(DstRC);
1557     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1558                                     RVLocs[0].getLocReg(), DstRC, SrcRC, DL);
1559     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1560     Emitted = true;
1561     if (CopyVT != RVLocs[0].getValVT()) {
1562       // Round the F80 the right size, which also moves to the appropriate xmm
1563       // register. This is accomplished by storing the F80 value in memory and
1564       // then loading it back. Ewww...
1565       EVT ResVT = RVLocs[0].getValVT();
1566       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1567       unsigned MemSize = ResVT.getSizeInBits()/8;
1568       int FI = MFI.CreateStackObject(MemSize, MemSize, false);
1569       addFrameReference(BuildMI(MBB, DL, TII.get(Opc)), FI).addReg(ResultReg);
1570       DstRC = ResVT == MVT::f32
1571         ? X86::FR32RegisterClass : X86::FR64RegisterClass;
1572       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1573       ResultReg = createResultReg(DstRC);
1574       addFrameReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg), FI);
1575     }
1576
1577     if (AndToI1) {
1578       // Mask out all but lowest bit for some call which produces an i1.
1579       unsigned AndResult = createResultReg(X86::GR8RegisterClass);
1580       BuildMI(MBB, DL,
1581               TII.get(X86::AND8ri), AndResult).addReg(ResultReg).addImm(1);
1582       ResultReg = AndResult;
1583     }
1584
1585     UpdateValueMap(I, ResultReg);
1586   }
1587
1588   return true;
1589 }
1590
1591
1592 bool
1593 X86FastISel::TargetSelectInstruction(const Instruction *I)  {
1594   switch (I->getOpcode()) {
1595   default: break;
1596   case Instruction::Load:
1597     return X86SelectLoad(I);
1598   case Instruction::Store:
1599     return X86SelectStore(I);
1600   case Instruction::ICmp:
1601   case Instruction::FCmp:
1602     return X86SelectCmp(I);
1603   case Instruction::ZExt:
1604     return X86SelectZExt(I);
1605   case Instruction::Br:
1606     return X86SelectBranch(I);
1607   case Instruction::Call:
1608     return X86SelectCall(I);
1609   case Instruction::LShr:
1610   case Instruction::AShr:
1611   case Instruction::Shl:
1612     return X86SelectShift(I);
1613   case Instruction::Select:
1614     return X86SelectSelect(I);
1615   case Instruction::Trunc:
1616     return X86SelectTrunc(I);
1617   case Instruction::FPExt:
1618     return X86SelectFPExt(I);
1619   case Instruction::FPTrunc:
1620     return X86SelectFPTrunc(I);
1621   case Instruction::ExtractValue:
1622     return X86SelectExtractValue(I);
1623   case Instruction::IntToPtr: // Deliberate fall-through.
1624   case Instruction::PtrToInt: {
1625     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1626     EVT DstVT = TLI.getValueType(I->getType());
1627     if (DstVT.bitsGT(SrcVT))
1628       return X86SelectZExt(I);
1629     if (DstVT.bitsLT(SrcVT))
1630       return X86SelectTrunc(I);
1631     unsigned Reg = getRegForValue(I->getOperand(0));
1632     if (Reg == 0) return false;
1633     UpdateValueMap(I, Reg);
1634     return true;
1635   }
1636   }
1637
1638   return false;
1639 }
1640
1641 unsigned X86FastISel::TargetMaterializeConstant(const Constant *C) {
1642   EVT VT;
1643   if (!isTypeLegal(C->getType(), VT))
1644     return false;
1645
1646   // Get opcode and regclass of the output for the given load instruction.
1647   unsigned Opc = 0;
1648   const TargetRegisterClass *RC = NULL;
1649   switch (VT.getSimpleVT().SimpleTy) {
1650   default: return false;
1651   case MVT::i8:
1652     Opc = X86::MOV8rm;
1653     RC  = X86::GR8RegisterClass;
1654     break;
1655   case MVT::i16:
1656     Opc = X86::MOV16rm;
1657     RC  = X86::GR16RegisterClass;
1658     break;
1659   case MVT::i32:
1660     Opc = X86::MOV32rm;
1661     RC  = X86::GR32RegisterClass;
1662     break;
1663   case MVT::i64:
1664     // Must be in x86-64 mode.
1665     Opc = X86::MOV64rm;
1666     RC  = X86::GR64RegisterClass;
1667     break;
1668   case MVT::f32:
1669     if (Subtarget->hasSSE1()) {
1670       Opc = X86::MOVSSrm;
1671       RC  = X86::FR32RegisterClass;
1672     } else {
1673       Opc = X86::LD_Fp32m;
1674       RC  = X86::RFP32RegisterClass;
1675     }
1676     break;
1677   case MVT::f64:
1678     if (Subtarget->hasSSE2()) {
1679       Opc = X86::MOVSDrm;
1680       RC  = X86::FR64RegisterClass;
1681     } else {
1682       Opc = X86::LD_Fp64m;
1683       RC  = X86::RFP64RegisterClass;
1684     }
1685     break;
1686   case MVT::f80:
1687     // No f80 support yet.
1688     return false;
1689   }
1690
1691   // Materialize addresses with LEA instructions.
1692   if (isa<GlobalValue>(C)) {
1693     X86AddressMode AM;
1694     if (X86SelectAddress(C, AM)) {
1695       if (TLI.getPointerTy() == MVT::i32)
1696         Opc = X86::LEA32r;
1697       else
1698         Opc = X86::LEA64r;
1699       unsigned ResultReg = createResultReg(RC);
1700       addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1701       return ResultReg;
1702     }
1703     return 0;
1704   }
1705
1706   // MachineConstantPool wants an explicit alignment.
1707   unsigned Align = TD.getPrefTypeAlignment(C->getType());
1708   if (Align == 0) {
1709     // Alignment of vector types.  FIXME!
1710     Align = TD.getTypeAllocSize(C->getType());
1711   }
1712
1713   // x86-32 PIC requires a PIC base register for constant pools.
1714   unsigned PICBase = 0;
1715   unsigned char OpFlag = 0;
1716   if (Subtarget->isPICStyleStubPIC()) { // Not dynamic-no-pic
1717     OpFlag = X86II::MO_PIC_BASE_OFFSET;
1718     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1719   } else if (Subtarget->isPICStyleGOT()) {
1720     OpFlag = X86II::MO_GOTOFF;
1721     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1722   } else if (Subtarget->isPICStyleRIPRel() &&
1723              TM.getCodeModel() == CodeModel::Small) {
1724     PICBase = X86::RIP;
1725   }
1726
1727   // Create the load from the constant pool.
1728   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1729   unsigned ResultReg = createResultReg(RC);
1730   addConstantPoolReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg),
1731                            MCPOffset, PICBase, OpFlag);
1732
1733   return ResultReg;
1734 }
1735
1736 unsigned X86FastISel::TargetMaterializeAlloca(const AllocaInst *C) {
1737   // Fail on dynamic allocas. At this point, getRegForValue has already
1738   // checked its CSE maps, so if we're here trying to handle a dynamic
1739   // alloca, we're not going to succeed. X86SelectAddress has a
1740   // check for dynamic allocas, because it's called directly from
1741   // various places, but TargetMaterializeAlloca also needs a check
1742   // in order to avoid recursion between getRegForValue,
1743   // X86SelectAddrss, and TargetMaterializeAlloca.
1744   if (!StaticAllocaMap.count(C))
1745     return 0;
1746
1747   X86AddressMode AM;
1748   if (!X86SelectAddress(C, AM))
1749     return 0;
1750   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1751   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1752   unsigned ResultReg = createResultReg(RC);
1753   addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1754   return ResultReg;
1755 }
1756
1757 namespace llvm {
1758   llvm::FastISel *X86::createFastISel(MachineFunction &mf,
1759                         DenseMap<const Value *, unsigned> &vm,
1760                         DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
1761                         DenseMap<const AllocaInst *, int> &am,
1762                         std::vector<std::pair<MachineInstr*, unsigned> > &pn
1763 #ifndef NDEBUG
1764                         , SmallSet<const Instruction *, 8> &cil
1765 #endif
1766                         ) {
1767     return new X86FastISel(mf, vm, bm, am, pn
1768 #ifndef NDEBUG
1769                            , cil
1770 #endif
1771                            );
1772   }
1773 }