lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/IntrinsicInst.h"
  27 #include "llvm/CodeGen/FastISel.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Support/CallSite.h"
  32 #include "llvm/Support/GetElementPtrTypeIterator.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 namespace {
  37
  38 class X86FastISel : public FastISel {
  39   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  40   /// make the right decision when generating code for different targets.
  41   const X86Subtarget *Subtarget;
  42
  43   /// StackPtr - Register used as the stack pointer.
  44   ///
  45   unsigned StackPtr;
  46
  47   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  48   /// floating point ops.
  49   /// When SSE is available, use it for f32 operations.
  50   /// When SSE2 is available, use it for f64 operations.
  51   bool X86ScalarSSEf64;
  52   bool X86ScalarSSEf32;
  53
  54 public:
  55   explicit X86FastISel(MachineFunction &mf,
  56                        MachineModuleInfo *mmi,
  57                        DwarfWriter *dw,
  58                        DenseMap<const Value *, unsigned> &vm,
  59                        DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
  60                        DenseMap<const AllocaInst *, int> &am
  61 #ifndef NDEBUG
  62                        , SmallSet<Instruction*, 8> &cil
  63 #endif
  64                        )
  65     : FastISel(mf, mmi, dw, vm, bm, am
  66 #ifndef NDEBUG
  67                , cil
  68 #endif
  69                ) {
  70     Subtarget = &TM.getSubtarget<X86Subtarget>();
  71     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  72     X86ScalarSSEf64 = Subtarget->hasSSE2();
  73     X86ScalarSSEf32 = Subtarget->hasSSE1();
  74   }
  75
  76   virtual bool TargetSelectInstruction(Instruction *I);
  77
  78 #include "X86GenFastISel.inc"
  79
  80 private:
  81   bool X86FastEmitCompare(Value *LHS, Value *RHS, MVT VT);
  82
  83   bool X86FastEmitLoad(MVT VT, const X86AddressMode &AM, unsigned &RR);
  84
  85   bool X86FastEmitStore(MVT VT, Value *Val,
  86                         const X86AddressMode &AM);
  87   bool X86FastEmitStore(MVT VT, unsigned Val,
  88                         const X86AddressMode &AM);
  89
  90   bool X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT, unsigned Src, MVT SrcVT,
  91                          unsigned &ResultReg);
  92
  93   bool X86SelectAddress(Value *V, X86AddressMode &AM);
  94   bool X86SelectCallAddress(Value *V, X86AddressMode &AM);
  95
  96   bool X86SelectLoad(Instruction *I);
  97
  98   bool X86SelectStore(Instruction *I);
  99
 100   bool X86SelectCmp(Instruction *I);
 101
 102   bool X86SelectZExt(Instruction *I);
 103
 104   bool X86SelectBranch(Instruction *I);
 105
 106   bool X86SelectShift(Instruction *I);
 107
 108   bool X86SelectSelect(Instruction *I);
 109
 110   bool X86SelectTrunc(Instruction *I);
 111
 112   bool X86SelectFPExt(Instruction *I);
 113   bool X86SelectFPTrunc(Instruction *I);
 114
 115   bool X86SelectExtractValue(Instruction *I);
 116
 117   bool X86VisitIntrinsicCall(IntrinsicInst &I);
 118   bool X86SelectCall(Instruction *I);
 119
 120   CCAssignFn *CCAssignFnForCall(unsigned CC, bool isTailCall = false);
 121
 122   const X86InstrInfo *getInstrInfo() const {
 123     return getTargetMachine()->getInstrInfo();
 124   }
 125   const X86TargetMachine *getTargetMachine() const {
 126     return static_cast<const X86TargetMachine *>(&TM);
 127   }
 128
 129   unsigned TargetMaterializeConstant(Constant *C);
 130
 131   unsigned TargetMaterializeAlloca(AllocaInst *C);
 132
 133   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 134   /// computed in an SSE register, not on the X87 floating point stack.
 135   bool isScalarFPTypeInSSEReg(MVT VT) const {
 136     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 137       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 138   }
 139
 140   bool isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1 = false);
 141 };
 142
 143 } // end anonymous namespace.
 144
 145 bool X86FastISel::isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1) {
 146   VT = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 147   if (VT == MVT::Other || !VT.isSimple())
 148     // Unhandled type. Halt "fast" selection and bail.
 149     return false;
 150
 151   // For now, require SSE/SSE2 for performing floating-point operations,
 152   // since x87 requires additional work.
 153   if (VT == MVT::f64 && !X86ScalarSSEf64)
 154      return false;
 155   if (VT == MVT::f32 && !X86ScalarSSEf32)
 156      return false;
 157   // Similarly, no f80 support yet.
 158   if (VT == MVT::f80)
 159     return false;
 160   // We only handle legal types. For example, on x86-32 the instruction
 161   // selector contains all of the 64-bit instructions from x86-64,
 162   // under the assumption that i64 won't be used if the target doesn't
 163   // support it.
 164   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 165 }
 166
 167 #include "X86GenCallingConv.inc"
 168
 169 /// CCAssignFnForCall - Selects the correct CCAssignFn for a given calling
 170 /// convention.
 171 CCAssignFn *X86FastISel::CCAssignFnForCall(unsigned CC, bool isTaillCall) {
 172   if (Subtarget->is64Bit()) {
 173     if (Subtarget->isTargetWin64())
 174       return CC_X86_Win64_C;
 175     else
 176       return CC_X86_64_C;
 177   }
 178
 179   if (CC == CallingConv::X86_FastCall)
 180     return CC_X86_32_FastCall;
 181   else if (CC == CallingConv::Fast)
 182     return CC_X86_32_FastCC;
 183   else
 184     return CC_X86_32_C;
 185 }
 186
 187 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 188 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 189 /// Return true and the result register by reference if it is possible.
 190 bool X86FastISel::X86FastEmitLoad(MVT VT, const X86AddressMode &AM,
 191                                   unsigned &ResultReg) {
 192   // Get opcode and regclass of the output for the given load instruction.
 193   unsigned Opc = 0;
 194   const TargetRegisterClass *RC = NULL;
 195   switch (VT.getSimpleVT()) {
 196   default: return false;
 197   case MVT::i8:
 198     Opc = X86::MOV8rm;
 199     RC  = X86::GR8RegisterClass;
 200     break;
 201   case MVT::i16:
 202     Opc = X86::MOV16rm;
 203     RC  = X86::GR16RegisterClass;
 204     break;
 205   case MVT::i32:
 206     Opc = X86::MOV32rm;
 207     RC  = X86::GR32RegisterClass;
 208     break;
 209   case MVT::i64:
 210     // Must be in x86-64 mode.
 211     Opc = X86::MOV64rm;
 212     RC  = X86::GR64RegisterClass;
 213     break;
 214   case MVT::f32:
 215     if (Subtarget->hasSSE1()) {
 216       Opc = X86::MOVSSrm;
 217       RC  = X86::FR32RegisterClass;
 218     } else {
 219       Opc = X86::LD_Fp32m;
 220       RC  = X86::RFP32RegisterClass;
 221     }
 222     break;
 223   case MVT::f64:
 224     if (Subtarget->hasSSE2()) {
 225       Opc = X86::MOVSDrm;
 226       RC  = X86::FR64RegisterClass;
 227     } else {
 228       Opc = X86::LD_Fp64m;
 229       RC  = X86::RFP64RegisterClass;
 230     }
 231     break;
 232   case MVT::f80:
 233     // No f80 support yet.
 234     return false;
 235   }
 236
 237   ResultReg = createResultReg(RC);
 238   addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
 239   return true;
 240 }
 241
 242 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 243 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 244 /// and a displacement offset, or a GlobalAddress,
 245 /// i.e. V. Return true if it is possible.
 246 bool
 247 X86FastISel::X86FastEmitStore(MVT VT, unsigned Val,
 248                               const X86AddressMode &AM) {
 249   // Get opcode and regclass of the output for the given store instruction.
 250   unsigned Opc = 0;
 251   switch (VT.getSimpleVT()) {
 252   case MVT::f80: // No f80 support yet.
 253   default: return false;
 254   case MVT::i8:  Opc = X86::MOV8mr;  break;
 255   case MVT::i16: Opc = X86::MOV16mr; break;
 256   case MVT::i32: Opc = X86::MOV32mr; break;
 257   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 258   case MVT::f32:
 259     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 260     break;
 261   case MVT::f64:
 262     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 263     break;
 264   }
 265
 266   addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM).addReg(Val);
 267   return true;
 268 }
 269
 270 bool X86FastISel::X86FastEmitStore(MVT VT, Value *Val,
 271                                    const X86AddressMode &AM) {
 272   // Handle 'null' like i32/i64 0.
 273   if (isa<ConstantPointerNull>(Val))
 274     Val = Constant::getNullValue(TD.getIntPtrType());
 275
 276   // If this is a store of a simple constant, fold the constant into the store.
 277   if (ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 278     unsigned Opc = 0;
 279     switch (VT.getSimpleVT()) {
 280     default: break;
 281     case MVT::i8:  Opc = X86::MOV8mi;  break;
 282     case MVT::i16: Opc = X86::MOV16mi; break;
 283     case MVT::i32: Opc = X86::MOV32mi; break;
 284     case MVT::i64:
 285       // Must be a 32-bit sign extended value.
 286       if ((int)CI->getSExtValue() == CI->getSExtValue())
 287         Opc = X86::MOV64mi32;
 288       break;
 289     }
 290
 291     if (Opc) {
 292       addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM)
 293                              .addImm(CI->getSExtValue());
 294       return true;
 295     }
 296   }
 297
 298   unsigned ValReg = getRegForValue(Val);
 299   if (ValReg == 0)
 300     return false;
 301
 302   return X86FastEmitStore(VT, ValReg, AM);
 303 }
 304
 305 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 306 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 307 /// ISD::SIGN_EXTEND).
 308 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT,
 309                                     unsigned Src, MVT SrcVT,
 310                                     unsigned &ResultReg) {
 311   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc, Src);
 312
 313   if (RR != 0) {
 314     ResultReg = RR;
 315     return true;
 316   } else
 317     return false;
 318 }
 319
 320 /// X86SelectAddress - Attempt to fill in an address from the given value.
 321 ///
 322 bool X86FastISel::X86SelectAddress(Value *V, X86AddressMode &AM) {
 323   User *U = NULL;
 324   unsigned Opcode = Instruction::UserOp1;
 325   if (Instruction *I = dyn_cast<Instruction>(V)) {
 326     Opcode = I->getOpcode();
 327     U = I;
 328   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 329     Opcode = C->getOpcode();
 330     U = C;
 331   }
 332
 333   switch (Opcode) {
 334   default: break;
 335   case Instruction::BitCast:
 336     // Look past bitcasts.
 337     return X86SelectAddress(U->getOperand(0), AM);
 338
 339   case Instruction::IntToPtr:
 340     // Look past no-op inttoptrs.
 341     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 342       return X86SelectAddress(U->getOperand(0), AM);
 343     break;
 344
 345   case Instruction::PtrToInt:
 346     // Look past no-op ptrtoints.
 347     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 348       return X86SelectAddress(U->getOperand(0), AM);
 349     break;
 350
 351   case Instruction::Alloca: {
 352     // Do static allocas.
 353     const AllocaInst *A = cast<AllocaInst>(V);
 354     DenseMap<const AllocaInst*, int>::iterator SI = StaticAllocaMap.find(A);
 355     if (SI != StaticAllocaMap.end()) {
 356       AM.BaseType = X86AddressMode::FrameIndexBase;
 357       AM.Base.FrameIndex = SI->second;
 358       return true;
 359     }
 360     break;
 361   }
 362
 363   case Instruction::Add: {
 364     // Adds of constants are common and easy enough.
 365     if (ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 366       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 367       // They have to fit in the 32-bit signed displacement field though.
 368       if (isInt32(Disp)) {
 369         AM.Disp = (uint32_t)Disp;
 370         return X86SelectAddress(U->getOperand(0), AM);
 371       }
 372     }
 373     break;
 374   }
 375
 376   case Instruction::GetElementPtr: {
 377     // Pattern-match simple GEPs.
 378     uint64_t Disp = (int32_t)AM.Disp;
 379     unsigned IndexReg = AM.IndexReg;
 380     unsigned Scale = AM.Scale;
 381     gep_type_iterator GTI = gep_type_begin(U);
 382     // Iterate through the indices, folding what we can. Constants can be
 383     // folded, and one dynamic index can be handled, if the scale is supported.
 384     for (User::op_iterator i = U->op_begin() + 1, e = U->op_end();
 385          i != e; ++i, ++GTI) {
 386       Value *Op = *i;
 387       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 388         const StructLayout *SL = TD.getStructLayout(STy);
 389         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 390         Disp += SL->getElementOffset(Idx);
 391       } else {
 392         uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 393         if (ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 394           // Constant-offset addressing.
 395           Disp += CI->getSExtValue() * S;
 396         } else if (IndexReg == 0 &&
 397                    (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 398                    (S == 1 || S == 2 || S == 4 || S == 8)) {
 399           // Scaled-index addressing.
 400           Scale = S;
 401           IndexReg = getRegForGEPIndex(Op);
 402           if (IndexReg == 0)
 403             return false;
 404         } else
 405           // Unsupported.
 406           goto unsupported_gep;
 407       }
 408     }
 409     // Check for displacement overflow.
 410     if (!isInt32(Disp))
 411       break;
 412     // Ok, the GEP indices were covered by constant-offset and scaled-index
 413     // addressing. Update the address state and move on to examining the base.
 414     AM.IndexReg = IndexReg;
 415     AM.Scale = Scale;
 416     AM.Disp = (uint32_t)Disp;
 417     return X86SelectAddress(U->getOperand(0), AM);
 418   unsupported_gep:
 419     // Ok, the GEP indices weren't all covered.
 420     break;
 421   }
 422   }
 423
 424   // Handle constant address.
 425   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 426     // Can't handle alternate code models yet.
 427     if (TM.getCodeModel() != CodeModel::Default &&
 428         TM.getCodeModel() != CodeModel::Small)
 429       return false;
 430
 431     // RIP-relative addresses can't have additional register operands.
 432     if (Subtarget->isPICStyleRIPRel() &&
 433         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 434       return false;
 435
 436     // Can't handle TLS yet.
 437     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 438       if (GVar->isThreadLocal())
 439         return false;
 440
 441     // Okay, we've committed to selecting this global. Set up the basic address.
 442     AM.GV = GV;
 443
 444     if (TM.getRelocationModel() == Reloc::PIC_ &&
 445         !Subtarget->is64Bit()) {
 446       // FIXME: How do we know Base.Reg is free??
 447       AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(&MF);
 448     }
 449
 450     // If the ABI doesn't require an extra load, return a direct reference to
 451     // the global.
 452     if (!Subtarget->GVRequiresExtraLoad(GV, TM, false)) {
 453       if (Subtarget->isPICStyleRIPRel()) {
 454         // Use rip-relative addressing if we can.  Above we verified that the
 455         // base and index registers are unused.
 456         assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 457         AM.Base.Reg = X86::RIP;
 458       } else if (Subtarget->isPICStyleStub() &&
 459                  TM.getRelocationModel() == Reloc::PIC_) {
 460         AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 461       } else if (Subtarget->isPICStyleGOT()) {
 462         AM.GVOpFlags = X86II::MO_GOTOFF;
 463       }
 464
 465       return true;
 466     }
 467
 468     // Check to see if we've already materialized this stub loaded value into a
 469     // register in this block.  If so, just reuse it.
 470     DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 471     unsigned LoadReg;
 472     if (I != LocalValueMap.end() && I->second != 0) {
 473       LoadReg = I->second;
 474     } else {
 475       // Issue load from stub.
 476       unsigned Opc = 0;
 477       const TargetRegisterClass *RC = NULL;
 478       X86AddressMode StubAM;
 479       StubAM.Base.Reg = AM.Base.Reg;
 480       StubAM.GV = GV;
 481
 482       if (TLI.getPointerTy() == MVT::i64) {
 483         Opc = X86::MOV64rm;
 484         RC  = X86::GR64RegisterClass;
 485
 486         if (Subtarget->isPICStyleRIPRel()) {
 487           StubAM.GVOpFlags = X86II::MO_GOTPCREL;
 488           StubAM.Base.Reg = X86::RIP;
 489         }
 490
 491       } else {
 492         Opc = X86::MOV32rm;
 493         RC  = X86::GR32RegisterClass;
 494
 495         if (Subtarget->isPICStyleGOT())
 496           StubAM.GVOpFlags = X86II::MO_GOT;
 497         else if (Subtarget->isPICStyleStub()) {
 498           // In darwin, we have multiple different stub types, and we have both
 499           // PIC and -mdynamic-no-pic.  Determine whether we have a stub
 500           // reference and/or whether the reference is relative to the PIC base
 501           // or not.
 502           bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 503
 504           if (!GV->hasHiddenVisibility()) {
 505             // Non-hidden $non_lazy_ptr reference.
 506             StubAM.GVOpFlags = IsPIC ? X86II::MO_DARWIN_NONLAZY_PIC_BASE :
 507                                        X86II::MO_DARWIN_NONLAZY;
 508           } else {
 509             // Hidden $non_lazy_ptr reference.
 510             StubAM.GVOpFlags = IsPIC ? X86II::MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE:
 511                                        X86II::MO_DARWIN_HIDDEN_NONLAZY;
 512           }
 513         }
 514       }
 515
 516       LoadReg = createResultReg(RC);
 517       addFullAddress(BuildMI(MBB, DL, TII.get(Opc), LoadReg), StubAM);
 518
 519       // Prevent loading GV stub multiple times in same MBB.
 520       LocalValueMap[V] = LoadReg;
 521     }
 522
 523     // Now construct the final address. Note that the Disp, Scale,
 524     // and Index values may already be set here.
 525     AM.Base.Reg = LoadReg;
 526     AM.GV = 0;
 527     return true;
 528   }
 529
 530   // If all else fails, try to materialize the value in a register.
 531   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 532     if (AM.Base.Reg == 0) {
 533       AM.Base.Reg = getRegForValue(V);
 534       return AM.Base.Reg != 0;
 535     }
 536     if (AM.IndexReg == 0) {
 537       assert(AM.Scale == 1 && "Scale with no index!");
 538       AM.IndexReg = getRegForValue(V);
 539       return AM.IndexReg != 0;
 540     }
 541   }
 542
 543   return false;
 544 }
 545
 546 /// X86SelectCallAddress - Attempt to fill in an address from the given value.
 547 ///
 548 bool X86FastISel::X86SelectCallAddress(Value *V, X86AddressMode &AM) {
 549   User *U = NULL;
 550   unsigned Opcode = Instruction::UserOp1;
 551   if (Instruction *I = dyn_cast<Instruction>(V)) {
 552     Opcode = I->getOpcode();
 553     U = I;
 554   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 555     Opcode = C->getOpcode();
 556     U = C;
 557   }
 558
 559   switch (Opcode) {
 560   default: break;
 561   case Instruction::BitCast:
 562     // Look past bitcasts.
 563     return X86SelectCallAddress(U->getOperand(0), AM);
 564
 565   case Instruction::IntToPtr:
 566     // Look past no-op inttoptrs.
 567     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 568       return X86SelectCallAddress(U->getOperand(0), AM);
 569     break;
 570
 571   case Instruction::PtrToInt:
 572     // Look past no-op ptrtoints.
 573     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 574       return X86SelectCallAddress(U->getOperand(0), AM);
 575     break;
 576   }
 577
 578   // Handle constant address.
 579   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 580     // Can't handle alternate code models yet.
 581     if (TM.getCodeModel() != CodeModel::Default &&
 582         TM.getCodeModel() != CodeModel::Small)
 583       return false;
 584
 585     // RIP-relative addresses can't have additional register operands.
 586     if (Subtarget->isPICStyleRIPRel() &&
 587         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 588       return false;
 589
 590     // Can't handle TLS yet.
 591     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 592       if (GVar->isThreadLocal())
 593         return false;
 594
 595     // Okay, we've committed to selecting this global. Set up the basic address.
 596     AM.GV = GV;
 597
 598     // If the ABI doesn't require an extra load, return a direct reference to
 599     // the global.
 600     if (!Subtarget->GVRequiresExtraLoad(GV, TM, true)) {
 601       if (Subtarget->isPICStyleRIPRel()) {
 602         // Use rip-relative addressing if we can.  Above we verified that the
 603         // base and index registers are unused.
 604         assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 605         AM.Base.Reg = X86::RIP;
 606       } else if (Subtarget->isPICStyleStub() &&
 607                  TM.getRelocationModel() == Reloc::PIC_) {
 608         AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 609       } else if (Subtarget->isPICStyleGOT()) {
 610         AM.GVOpFlags = X86II::MO_GOTOFF;
 611       }
 612
 613       return true;
 614     }
 615
 616     // Check to see if we've already materialized this stub loaded value into a
 617     // register in this block.  If so, just reuse it.
 618     DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 619     unsigned LoadReg;
 620     if (I != LocalValueMap.end() && I->second != 0) {
 621       LoadReg = I->second;
 622     } else {
 623       // Issue load from stub.
 624       unsigned Opc = 0;
 625       const TargetRegisterClass *RC = NULL;
 626       X86AddressMode StubAM;
 627       StubAM.Base.Reg = AM.Base.Reg;
 628       StubAM.GV = GV;
 629
 630       if (TLI.getPointerTy() == MVT::i64) {
 631         Opc = X86::MOV64rm;
 632         RC  = X86::GR64RegisterClass;
 633
 634         if (Subtarget->isPICStyleRIPRel()) {
 635           StubAM.GVOpFlags = X86II::MO_GOTPCREL;
 636           StubAM.Base.Reg = X86::RIP;
 637         }
 638
 639       } else {
 640         Opc = X86::MOV32rm;
 641         RC  = X86::GR32RegisterClass;
 642
 643         if (Subtarget->isPICStyleGOT())
 644           StubAM.GVOpFlags = X86II::MO_GOT;
 645         else if (Subtarget->isPICStyleStub()) {
 646           // In darwin, we have multiple different stub types, and we have both
 647           // PIC and -mdynamic-no-pic.  Determine whether we have a stub
 648           // reference and/or whether the reference is relative to the PIC base
 649           // or not.
 650           bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 651
 652           if (!GV->hasHiddenVisibility()) {
 653             // Non-hidden $non_lazy_ptr reference.
 654             StubAM.GVOpFlags = IsPIC ? X86II::MO_DARWIN_NONLAZY_PIC_BASE :
 655                                        X86II::MO_DARWIN_NONLAZY;
 656           } else {
 657             // Hidden $non_lazy_ptr reference.
 658             StubAM.GVOpFlags = IsPIC ? X86II::MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE:
 659                                        X86II::MO_DARWIN_HIDDEN_NONLAZY;
 660           }
 661         }
 662       }
 663
 664       LoadReg = createResultReg(RC);
 665       addFullAddress(BuildMI(MBB, DL, TII.get(Opc), LoadReg), StubAM);
 666
 667       // Prevent loading GV stub multiple times in same MBB.
 668       LocalValueMap[V] = LoadReg;
 669     }
 670
 671     // Now construct the final address. Note that the Disp, Scale,
 672     // and Index values may already be set here.
 673     AM.Base.Reg = LoadReg;
 674     AM.GV = 0;
 675     return true;
 676   }
 677
 678   // If all else fails, try to materialize the value in a register.
 679   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 680     if (AM.Base.Reg == 0) {
 681       AM.Base.Reg = getRegForValue(V);
 682       return AM.Base.Reg != 0;
 683     }
 684     if (AM.IndexReg == 0) {
 685       assert(AM.Scale == 1 && "Scale with no index!");
 686       AM.IndexReg = getRegForValue(V);
 687       return AM.IndexReg != 0;
 688     }
 689   }
 690
 691   return false;
 692 }
 693
 694
 695 /// X86SelectStore - Select and emit code to implement store instructions.
 696 bool X86FastISel::X86SelectStore(Instruction* I) {
 697   MVT VT;
 698   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 699     return false;
 700
 701   X86AddressMode AM;
 702   if (!X86SelectAddress(I->getOperand(1), AM))
 703     return false;
 704
 705   return X86FastEmitStore(VT, I->getOperand(0), AM);
 706 }
 707
 708 /// X86SelectLoad - Select and emit code to implement load instructions.
 709 ///
 710 bool X86FastISel::X86SelectLoad(Instruction *I)  {
 711   MVT VT;
 712   if (!isTypeLegal(I->getType(), VT))
 713     return false;
 714
 715   X86AddressMode AM;
 716   if (!X86SelectAddress(I->getOperand(0), AM))
 717     return false;
 718
 719   unsigned ResultReg = 0;
 720   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 721     UpdateValueMap(I, ResultReg);
 722     return true;
 723   }
 724   return false;
 725 }
 726
 727 static unsigned X86ChooseCmpOpcode(MVT VT) {
 728   switch (VT.getSimpleVT()) {
 729   default:       return 0;
 730   case MVT::i8:  return X86::CMP8rr;
 731   case MVT::i16: return X86::CMP16rr;
 732   case MVT::i32: return X86::CMP32rr;
 733   case MVT::i64: return X86::CMP64rr;
 734   case MVT::f32: return X86::UCOMISSrr;
 735   case MVT::f64: return X86::UCOMISDrr;
 736   }
 737 }
 738
 739 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 740 /// of the comparison, return an opcode that works for the compare (e.g.
 741 /// CMP32ri) otherwise return 0.
 742 static unsigned X86ChooseCmpImmediateOpcode(MVT VT, ConstantInt *RHSC) {
 743   switch (VT.getSimpleVT()) {
 744   // Otherwise, we can't fold the immediate into this comparison.
 745   default: return 0;
 746   case MVT::i8: return X86::CMP8ri;
 747   case MVT::i16: return X86::CMP16ri;
 748   case MVT::i32: return X86::CMP32ri;
 749   case MVT::i64:
 750     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 751     // field.
 752     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 753       return X86::CMP64ri32;
 754     return 0;
 755   }
 756 }
 757
 758 bool X86FastISel::X86FastEmitCompare(Value *Op0, Value *Op1, MVT VT) {
 759   unsigned Op0Reg = getRegForValue(Op0);
 760   if (Op0Reg == 0) return false;
 761
 762   // Handle 'null' like i32/i64 0.
 763   if (isa<ConstantPointerNull>(Op1))
 764     Op1 = Constant::getNullValue(TD.getIntPtrType());
 765
 766   // We have two options: compare with register or immediate.  If the RHS of
 767   // the compare is an immediate that we can fold into this compare, use
 768   // CMPri, otherwise use CMPrr.
 769   if (ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 770     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 771       BuildMI(MBB, DL, TII.get(CompareImmOpc)).addReg(Op0Reg)
 772                                           .addImm(Op1C->getSExtValue());
 773       return true;
 774     }
 775   }
 776
 777   unsigned CompareOpc = X86ChooseCmpOpcode(VT);
 778   if (CompareOpc == 0) return false;
 779
 780   unsigned Op1Reg = getRegForValue(Op1);
 781   if (Op1Reg == 0) return false;
 782   BuildMI(MBB, DL, TII.get(CompareOpc)).addReg(Op0Reg).addReg(Op1Reg);
 783
 784   return true;
 785 }
 786
 787 bool X86FastISel::X86SelectCmp(Instruction *I) {
 788   CmpInst *CI = cast<CmpInst>(I);
 789
 790   MVT VT;
 791   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 792     return false;
 793
 794   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 795   unsigned SetCCOpc;
 796   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 797   switch (CI->getPredicate()) {
 798   case CmpInst::FCMP_OEQ: {
 799     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 800       return false;
 801
 802     unsigned EReg = createResultReg(&X86::GR8RegClass);
 803     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 804     BuildMI(MBB, DL, TII.get(X86::SETEr), EReg);
 805     BuildMI(MBB, DL, TII.get(X86::SETNPr), NPReg);
 806     BuildMI(MBB, DL,
 807             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 808     UpdateValueMap(I, ResultReg);
 809     return true;
 810   }
 811   case CmpInst::FCMP_UNE: {
 812     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 813       return false;
 814
 815     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 816     unsigned PReg = createResultReg(&X86::GR8RegClass);
 817     BuildMI(MBB, DL, TII.get(X86::SETNEr), NEReg);
 818     BuildMI(MBB, DL, TII.get(X86::SETPr), PReg);
 819     BuildMI(MBB, DL, TII.get(X86::OR8rr), ResultReg).addReg(PReg).addReg(NEReg);
 820     UpdateValueMap(I, ResultReg);
 821     return true;
 822   }
 823   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 824   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 825   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 826   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 827   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 828   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 829   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 830   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 831   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 832   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 833   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 834   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 835
 836   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 837   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 838   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 839   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 840   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 841   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 842   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 843   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 844   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 845   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 846   default:
 847     return false;
 848   }
 849
 850   Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 851   if (SwapArgs)
 852     std::swap(Op0, Op1);
 853
 854   // Emit a compare of Op0/Op1.
 855   if (!X86FastEmitCompare(Op0, Op1, VT))
 856     return false;
 857
 858   BuildMI(MBB, DL, TII.get(SetCCOpc), ResultReg);
 859   UpdateValueMap(I, ResultReg);
 860   return true;
 861 }
 862
 863 bool X86FastISel::X86SelectZExt(Instruction *I) {
 864   // Handle zero-extension from i1 to i8, which is common.
 865   if (I->getType() == Type::Int8Ty &&
 866       I->getOperand(0)->getType() == Type::Int1Ty) {
 867     unsigned ResultReg = getRegForValue(I->getOperand(0));
 868     if (ResultReg == 0) return false;
 869     // Set the high bits to zero.
 870     ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg);
 871     if (ResultReg == 0) return false;
 872     UpdateValueMap(I, ResultReg);
 873     return true;
 874   }
 875
 876   return false;
 877 }
 878
 879
 880 bool X86FastISel::X86SelectBranch(Instruction *I) {
 881   // Unconditional branches are selected by tablegen-generated code.
 882   // Handle a conditional branch.
 883   BranchInst *BI = cast<BranchInst>(I);
 884   MachineBasicBlock *TrueMBB = MBBMap[BI->getSuccessor(0)];
 885   MachineBasicBlock *FalseMBB = MBBMap[BI->getSuccessor(1)];
 886
 887   // Fold the common case of a conditional branch with a comparison.
 888   if (CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 889     if (CI->hasOneUse()) {
 890       MVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 891
 892       // Try to take advantage of fallthrough opportunities.
 893       CmpInst::Predicate Predicate = CI->getPredicate();
 894       if (MBB->isLayoutSuccessor(TrueMBB)) {
 895         std::swap(TrueMBB, FalseMBB);
 896         Predicate = CmpInst::getInversePredicate(Predicate);
 897       }
 898
 899       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 900       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 901
 902       switch (Predicate) {
 903       case CmpInst::FCMP_OEQ:
 904         std::swap(TrueMBB, FalseMBB);
 905         Predicate = CmpInst::FCMP_UNE;
 906         // FALL THROUGH
 907       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE; break;
 908       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 909       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 910       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA;  break;
 911       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE; break;
 912       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE; break;
 913       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP; break;
 914       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP;  break;
 915       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE;  break;
 916       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB;  break;
 917       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE; break;
 918       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 919       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 920
 921       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE;  break;
 922       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE; break;
 923       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 924       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 925       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 926       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 927       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG;  break;
 928       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE; break;
 929       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL;  break;
 930       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE; break;
 931       default:
 932         return false;
 933       }
 934
 935       Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 936       if (SwapArgs)
 937         std::swap(Op0, Op1);
 938
 939       // Emit a compare of the LHS and RHS, setting the flags.
 940       if (!X86FastEmitCompare(Op0, Op1, VT))
 941         return false;
 942
 943       BuildMI(MBB, DL, TII.get(BranchOpc)).addMBB(TrueMBB);
 944
 945       if (Predicate == CmpInst::FCMP_UNE) {
 946         // X86 requires a second branch to handle UNE (and OEQ,
 947         // which is mapped to UNE above).
 948         BuildMI(MBB, DL, TII.get(X86::JP)).addMBB(TrueMBB);
 949       }
 950
 951       FastEmitBranch(FalseMBB);
 952       MBB->addSuccessor(TrueMBB);
 953       return true;
 954     }
 955   } else if (ExtractValueInst *EI =
 956              dyn_cast<ExtractValueInst>(BI->getCondition())) {
 957     // Check to see if the branch instruction is from an "arithmetic with
 958     // overflow" intrinsic. The main way these intrinsics are used is:
 959     //
 960     //   %t = call { i32, i1 } @llvm.sadd.with.overflow.i32(i32 %v1, i32 %v2)
 961     //   %sum = extractvalue { i32, i1 } %t, 0
 962     //   %obit = extractvalue { i32, i1 } %t, 1
 963     //   br i1 %obit, label %overflow, label %normal
 964     //
 965     // The %sum and %obit are converted in an ADD and a SETO/SETB before
 966     // reaching the branch. Therefore, we search backwards through the MBB
 967     // looking for the SETO/SETB instruction. If an instruction modifies the
 968     // EFLAGS register before we reach the SETO/SETB instruction, then we can't
 969     // convert the branch into a JO/JB instruction.
 970     if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(EI->getAggregateOperand())){
 971       if (CI->getIntrinsicID() == Intrinsic::sadd_with_overflow ||
 972           CI->getIntrinsicID() == Intrinsic::uadd_with_overflow) {
 973         const MachineInstr *SetMI = 0;
 974         unsigned Reg = lookUpRegForValue(EI);
 975
 976         for (MachineBasicBlock::const_reverse_iterator
 977                RI = MBB->rbegin(), RE = MBB->rend(); RI != RE; ++RI) {
 978           const MachineInstr &MI = *RI;
 979
 980           if (MI.modifiesRegister(Reg)) {
 981             unsigned Src, Dst, SrcSR, DstSR;
 982
 983             if (getInstrInfo()->isMoveInstr(MI, Src, Dst, SrcSR, DstSR)) {
 984               Reg = Src;
 985               continue;
 986             }
 987
 988             SetMI = &MI;
 989             break;
 990           }
 991
 992           const TargetInstrDesc &TID = MI.getDesc();
 993           if (TID.hasUnmodeledSideEffects() ||
 994               TID.hasImplicitDefOfPhysReg(X86::EFLAGS))
 995             break;
 996         }
 997
 998         if (SetMI) {
 999           unsigned OpCode = SetMI->getOpcode();
1000
1001           if (OpCode == X86::SETOr || OpCode == X86::SETBr) {
1002             BuildMI(MBB, DL, TII.get(OpCode == X86::SETOr ? X86::JO : X86::JB))
1003               .addMBB(TrueMBB);
1004             FastEmitBranch(FalseMBB);
1005             MBB->addSuccessor(TrueMBB);
1006             return true;
1007           }
1008         }
1009       }
1010     }
1011   }
1012
1013   // Otherwise do a clumsy setcc and re-test it.
1014   unsigned OpReg = getRegForValue(BI->getCondition());
1015   if (OpReg == 0) return false;
1016
1017   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(OpReg).addReg(OpReg);
1018   BuildMI(MBB, DL, TII.get(X86::JNE)).addMBB(TrueMBB);
1019   FastEmitBranch(FalseMBB);
1020   MBB->addSuccessor(TrueMBB);
1021   return true;
1022 }
1023
1024 bool X86FastISel::X86SelectShift(Instruction *I) {
1025   unsigned CReg = 0, OpReg = 0, OpImm = 0;
1026   const TargetRegisterClass *RC = NULL;
1027   if (I->getType() == Type::Int8Ty) {
1028     CReg = X86::CL;
1029     RC = &X86::GR8RegClass;
1030     switch (I->getOpcode()) {
1031     case Instruction::LShr: OpReg = X86::SHR8rCL; OpImm = X86::SHR8ri; break;
1032     case Instruction::AShr: OpReg = X86::SAR8rCL; OpImm = X86::SAR8ri; break;
1033     case Instruction::Shl:  OpReg = X86::SHL8rCL; OpImm = X86::SHL8ri; break;
1034     default: return false;
1035     }
1036   } else if (I->getType() == Type::Int16Ty) {
1037     CReg = X86::CX;
1038     RC = &X86::GR16RegClass;
1039     switch (I->getOpcode()) {
1040     case Instruction::LShr: OpReg = X86::SHR16rCL; OpImm = X86::SHR16ri; break;
1041     case Instruction::AShr: OpReg = X86::SAR16rCL; OpImm = X86::SAR16ri; break;
1042     case Instruction::Shl:  OpReg = X86::SHL16rCL; OpImm = X86::SHL16ri; break;
1043     default: return false;
1044     }
1045   } else if (I->getType() == Type::Int32Ty) {
1046     CReg = X86::ECX;
1047     RC = &X86::GR32RegClass;
1048     switch (I->getOpcode()) {
1049     case Instruction::LShr: OpReg = X86::SHR32rCL; OpImm = X86::SHR32ri; break;
1050     case Instruction::AShr: OpReg = X86::SAR32rCL; OpImm = X86::SAR32ri; break;
1051     case Instruction::Shl:  OpReg = X86::SHL32rCL; OpImm = X86::SHL32ri; break;
1052     default: return false;
1053     }
1054   } else if (I->getType() == Type::Int64Ty) {
1055     CReg = X86::RCX;
1056     RC = &X86::GR64RegClass;
1057     switch (I->getOpcode()) {
1058     case Instruction::LShr: OpReg = X86::SHR64rCL; OpImm = X86::SHR64ri; break;
1059     case Instruction::AShr: OpReg = X86::SAR64rCL; OpImm = X86::SAR64ri; break;
1060     case Instruction::Shl:  OpReg = X86::SHL64rCL; OpImm = X86::SHL64ri; break;
1061     default: return false;
1062     }
1063   } else {
1064     return false;
1065   }
1066
1067   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1068   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1069     return false;
1070
1071   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1072   if (Op0Reg == 0) return false;
1073
1074   // Fold immediate in shl(x,3).
1075   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
1076     unsigned ResultReg = createResultReg(RC);
1077     BuildMI(MBB, DL, TII.get(OpImm),
1078             ResultReg).addReg(Op0Reg).addImm(CI->getZExtValue() & 0xff);
1079     UpdateValueMap(I, ResultReg);
1080     return true;
1081   }
1082
1083   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1084   if (Op1Reg == 0) return false;
1085   TII.copyRegToReg(*MBB, MBB->end(), CReg, Op1Reg, RC, RC);
1086
1087   // The shift instruction uses X86::CL. If we defined a super-register
1088   // of X86::CL, emit an EXTRACT_SUBREG to precisely describe what
1089   // we're doing here.
1090   if (CReg != X86::CL)
1091     BuildMI(MBB, DL, TII.get(TargetInstrInfo::EXTRACT_SUBREG), X86::CL)
1092       .addReg(CReg).addImm(X86::SUBREG_8BIT);
1093
1094   unsigned ResultReg = createResultReg(RC);
1095   BuildMI(MBB, DL, TII.get(OpReg), ResultReg).addReg(Op0Reg);
1096   UpdateValueMap(I, ResultReg);
1097   return true;
1098 }
1099
1100 bool X86FastISel::X86SelectSelect(Instruction *I) {
1101   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1102   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1103     return false;
1104
1105   unsigned Opc = 0;
1106   const TargetRegisterClass *RC = NULL;
1107   if (VT.getSimpleVT() == MVT::i16) {
1108     Opc = X86::CMOVE16rr;
1109     RC = &X86::GR16RegClass;
1110   } else if (VT.getSimpleVT() == MVT::i32) {
1111     Opc = X86::CMOVE32rr;
1112     RC = &X86::GR32RegClass;
1113   } else if (VT.getSimpleVT() == MVT::i64) {
1114     Opc = X86::CMOVE64rr;
1115     RC = &X86::GR64RegClass;
1116   } else {
1117     return false;
1118   }
1119
1120   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1121   if (Op0Reg == 0) return false;
1122   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1123   if (Op1Reg == 0) return false;
1124   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1125   if (Op2Reg == 0) return false;
1126
1127   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(Op0Reg).addReg(Op0Reg);
1128   unsigned ResultReg = createResultReg(RC);
1129   BuildMI(MBB, DL, TII.get(Opc), ResultReg).addReg(Op1Reg).addReg(Op2Reg);
1130   UpdateValueMap(I, ResultReg);
1131   return true;
1132 }
1133
1134 bool X86FastISel::X86SelectFPExt(Instruction *I) {
1135   // fpext from float to double.
1136   if (Subtarget->hasSSE2() && I->getType() == Type::DoubleTy) {
1137     Value *V = I->getOperand(0);
1138     if (V->getType() == Type::FloatTy) {
1139       unsigned OpReg = getRegForValue(V);
1140       if (OpReg == 0) return false;
1141       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
1142       BuildMI(MBB, DL, TII.get(X86::CVTSS2SDrr), ResultReg).addReg(OpReg);
1143       UpdateValueMap(I, ResultReg);
1144       return true;
1145     }
1146   }
1147
1148   return false;
1149 }
1150
1151 bool X86FastISel::X86SelectFPTrunc(Instruction *I) {
1152   if (Subtarget->hasSSE2()) {
1153     if (I->getType() == Type::FloatTy) {
1154       Value *V = I->getOperand(0);
1155       if (V->getType() == Type::DoubleTy) {
1156         unsigned OpReg = getRegForValue(V);
1157         if (OpReg == 0) return false;
1158         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
1159         BuildMI(MBB, DL, TII.get(X86::CVTSD2SSrr), ResultReg).addReg(OpReg);
1160         UpdateValueMap(I, ResultReg);
1161         return true;
1162       }
1163     }
1164   }
1165
1166   return false;
1167 }
1168
1169 bool X86FastISel::X86SelectTrunc(Instruction *I) {
1170   if (Subtarget->is64Bit())
1171     // All other cases should be handled by the tblgen generated code.
1172     return false;
1173   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1174   MVT DstVT = TLI.getValueType(I->getType());
1175
1176   // This code only handles truncation to byte right now.
1177   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1178     // All other cases should be handled by the tblgen generated code.
1179     return false;
1180   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1181     // All other cases should be handled by the tblgen generated code.
1182     return false;
1183
1184   unsigned InputReg = getRegForValue(I->getOperand(0));
1185   if (!InputReg)
1186     // Unhandled operand.  Halt "fast" selection and bail.
1187     return false;
1188
1189   // First issue a copy to GR16_ABCD or GR32_ABCD.
1190   unsigned CopyOpc = (SrcVT == MVT::i16) ? X86::MOV16rr : X86::MOV32rr;
1191   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1192     ? X86::GR16_ABCDRegisterClass : X86::GR32_ABCDRegisterClass;
1193   unsigned CopyReg = createResultReg(CopyRC);
1194   BuildMI(MBB, DL, TII.get(CopyOpc), CopyReg).addReg(InputReg);
1195
1196   // Then issue an extract_subreg.
1197   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1198                                                   CopyReg, X86::SUBREG_8BIT);
1199   if (!ResultReg)
1200     return false;
1201
1202   UpdateValueMap(I, ResultReg);
1203   return true;
1204 }
1205
1206 bool X86FastISel::X86SelectExtractValue(Instruction *I) {
1207   ExtractValueInst *EI = cast<ExtractValueInst>(I);
1208   Value *Agg = EI->getAggregateOperand();
1209
1210   if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(Agg)) {
1211     switch (CI->getIntrinsicID()) {
1212     default: break;
1213     case Intrinsic::sadd_with_overflow:
1214     case Intrinsic::uadd_with_overflow:
1215       // Cheat a little. We know that the registers for "add" and "seto" are
1216       // allocated sequentially. However, we only keep track of the register
1217       // for "add" in the value map. Use extractvalue's index to get the
1218       // correct register for "seto".
1219       UpdateValueMap(I, lookUpRegForValue(Agg) + *EI->idx_begin());
1220       return true;
1221     }
1222   }
1223
1224   return false;
1225 }
1226
1227 bool X86FastISel::X86VisitIntrinsicCall(IntrinsicInst &I) {
1228   // FIXME: Handle more intrinsics.
1229   switch (I.getIntrinsicID()) {
1230   default: return false;
1231   case Intrinsic::sadd_with_overflow:
1232   case Intrinsic::uadd_with_overflow: {
1233     // Replace "add with overflow" intrinsics with an "add" instruction followed
1234     // by a seto/setc instruction. Later on, when the "extractvalue"
1235     // instructions are encountered, we use the fact that two registers were
1236     // created sequentially to get the correct registers for the "sum" and the
1237     // "overflow bit".
1238     const Function *Callee = I.getCalledFunction();
1239     const Type *RetTy =
1240       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1241
1242     MVT VT;
1243     if (!isTypeLegal(RetTy, VT))
1244       return false;
1245
1246     Value *Op1 = I.getOperand(1);
1247     Value *Op2 = I.getOperand(2);
1248     unsigned Reg1 = getRegForValue(Op1);
1249     unsigned Reg2 = getRegForValue(Op2);
1250
1251     if (Reg1 == 0 || Reg2 == 0)
1252       // FIXME: Handle values *not* in registers.
1253       return false;
1254
1255     unsigned OpC = 0;
1256     if (VT == MVT::i32)
1257       OpC = X86::ADD32rr;
1258     else if (VT == MVT::i64)
1259       OpC = X86::ADD64rr;
1260     else
1261       return false;
1262
1263     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1264     BuildMI(MBB, DL, TII.get(OpC), ResultReg).addReg(Reg1).addReg(Reg2);
1265     unsigned DestReg1 = UpdateValueMap(&I, ResultReg);
1266
1267     // If the add with overflow is an intra-block value then we just want to
1268     // create temporaries for it like normal.  If it is a cross-block value then
1269     // UpdateValueMap will return the cross-block register used.  Since we
1270     // *really* want the value to be live in the register pair known by
1271     // UpdateValueMap, we have to use DestReg1+1 as the destination register in
1272     // the cross block case.  In the non-cross-block case, we should just make
1273     // another register for the value.
1274     if (DestReg1 != ResultReg)
1275       ResultReg = DestReg1+1;
1276     else
1277       ResultReg = createResultReg(TLI.getRegClassFor(MVT::i8));
1278
1279     unsigned Opc = X86::SETBr;
1280     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1281       Opc = X86::SETOr;
1282     BuildMI(MBB, DL, TII.get(Opc), ResultReg);
1283     return true;
1284   }
1285   }
1286 }
1287
1288 bool X86FastISel::X86SelectCall(Instruction *I) {
1289   CallInst *CI = cast<CallInst>(I);
1290   Value *Callee = I->getOperand(0);
1291
1292   // Can't handle inline asm yet.
1293   if (isa<InlineAsm>(Callee))
1294     return false;
1295
1296   // Handle intrinsic calls.
1297   if (IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1298     return X86VisitIntrinsicCall(*II);
1299
1300   // Handle only C and fastcc calling conventions for now.
1301   CallSite CS(CI);
1302   unsigned CC = CS.getCallingConv();
1303   if (CC != CallingConv::C &&
1304       CC != CallingConv::Fast &&
1305       CC != CallingConv::X86_FastCall)
1306     return false;
1307
1308   // On X86, -tailcallopt changes the fastcc ABI. FastISel doesn't
1309   // handle this for now.
1310   if (CC == CallingConv::Fast && PerformTailCallOpt)
1311     return false;
1312
1313   // Let SDISel handle vararg functions.
1314   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1315   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1316   if (FTy->isVarArg())
1317     return false;
1318
1319   // Handle *simple* calls for now.
1320   const Type *RetTy = CS.getType();
1321   MVT RetVT;
1322   if (RetTy == Type::VoidTy)
1323     RetVT = MVT::isVoid;
1324   else if (!isTypeLegal(RetTy, RetVT, true))
1325     return false;
1326
1327   // Materialize callee address in a register. FIXME: GV address can be
1328   // handled with a CALLpcrel32 instead.
1329   X86AddressMode CalleeAM;
1330   if (!X86SelectCallAddress(Callee, CalleeAM))
1331     return false;
1332   unsigned CalleeOp = 0;
1333   GlobalValue *GV = 0;
1334   if (CalleeAM.GV != 0) {
1335     GV = CalleeAM.GV;
1336   } else if (CalleeAM.Base.Reg != 0) {
1337     CalleeOp = CalleeAM.Base.Reg;
1338   } else
1339     return false;
1340
1341   // Allow calls which produce i1 results.
1342   bool AndToI1 = false;
1343   if (RetVT == MVT::i1) {
1344     RetVT = MVT::i8;
1345     AndToI1 = true;
1346   }
1347
1348   // Deal with call operands first.
1349   SmallVector<Value*, 8> ArgVals;
1350   SmallVector<unsigned, 8> Args;
1351   SmallVector<MVT, 8> ArgVTs;
1352   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1353   Args.reserve(CS.arg_size());
1354   ArgVals.reserve(CS.arg_size());
1355   ArgVTs.reserve(CS.arg_size());
1356   ArgFlags.reserve(CS.arg_size());
1357   for (CallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1358        i != e; ++i) {
1359     unsigned Arg = getRegForValue(*i);
1360     if (Arg == 0)
1361       return false;
1362     ISD::ArgFlagsTy Flags;
1363     unsigned AttrInd = i - CS.arg_begin() + 1;
1364     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1365       Flags.setSExt();
1366     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1367       Flags.setZExt();
1368
1369     // FIXME: Only handle *easy* calls for now.
1370     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1371         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1372         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1373         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1374       return false;
1375
1376     const Type *ArgTy = (*i)->getType();
1377     MVT ArgVT;
1378     if (!isTypeLegal(ArgTy, ArgVT))
1379       return false;
1380     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1381     Flags.setOrigAlign(OriginalAlignment);
1382
1383     Args.push_back(Arg);
1384     ArgVals.push_back(*i);
1385     ArgVTs.push_back(ArgVT);
1386     ArgFlags.push_back(Flags);
1387   }
1388
1389   // Analyze operands of the call, assigning locations to each operand.
1390   SmallVector<CCValAssign, 16> ArgLocs;
1391   CCState CCInfo(CC, false, TM, ArgLocs, I->getParent()->getContext());
1392   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC));
1393
1394   // Get a count of how many bytes are to be pushed on the stack.
1395   unsigned NumBytes = CCInfo.getNextStackOffset();
1396
1397   // Issue CALLSEQ_START
1398   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1399   BuildMI(MBB, DL, TII.get(AdjStackDown)).addImm(NumBytes);
1400
1401   // Process argument: walk the register/memloc assignments, inserting
1402   // copies / loads.
1403   SmallVector<unsigned, 4> RegArgs;
1404   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1405     CCValAssign &VA = ArgLocs[i];
1406     unsigned Arg = Args[VA.getValNo()];
1407     MVT ArgVT = ArgVTs[VA.getValNo()];
1408
1409     // Promote the value if needed.
1410     switch (VA.getLocInfo()) {
1411     default: assert(0 && "Unknown loc info!");
1412     case CCValAssign::Full: break;
1413     case CCValAssign::SExt: {
1414       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1415                                        Arg, ArgVT, Arg);
1416       assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1417       Emitted = true;
1418       ArgVT = VA.getLocVT();
1419       break;
1420     }
1421     case CCValAssign::ZExt: {
1422       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1423                                        Arg, ArgVT, Arg);
1424       assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1425       Emitted = true;
1426       ArgVT = VA.getLocVT();
1427       break;
1428     }
1429     case CCValAssign::AExt: {
1430       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1431                                        Arg, ArgVT, Arg);
1432       if (!Emitted)
1433         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1434                                     Arg, ArgVT, Arg);
1435       if (!Emitted)
1436         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1437                                     Arg, ArgVT, Arg);
1438
1439       assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1440       ArgVT = VA.getLocVT();
1441       break;
1442     }
1443     }
1444
1445     if (VA.isRegLoc()) {
1446       TargetRegisterClass* RC = TLI.getRegClassFor(ArgVT);
1447       bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), VA.getLocReg(),
1448                                       Arg, RC, RC);
1449       assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1450       Emitted = true;
1451       RegArgs.push_back(VA.getLocReg());
1452     } else {
1453       unsigned LocMemOffset = VA.getLocMemOffset();
1454       X86AddressMode AM;
1455       AM.Base.Reg = StackPtr;
1456       AM.Disp = LocMemOffset;
1457       Value *ArgVal = ArgVals[VA.getValNo()];
1458
1459       // If this is a really simple value, emit this with the Value* version of
1460       // X86FastEmitStore.  If it isn't simple, we don't want to do this, as it
1461       // can cause us to reevaluate the argument.
1462       if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal))
1463         X86FastEmitStore(ArgVT, ArgVal, AM);
1464       else
1465         X86FastEmitStore(ArgVT, Arg, AM);
1466     }
1467   }
1468
1469   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1470   // GOT pointer.
1471   if (Subtarget->isPICStyleGOT()) {
1472     TargetRegisterClass *RC = X86::GR32RegisterClass;
1473     unsigned Base = getInstrInfo()->getGlobalBaseReg(&MF);
1474     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), X86::EBX, Base, RC, RC);
1475     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1476     Emitted = true;
1477   }
1478
1479   // Issue the call.
1480   MachineInstrBuilder MIB;
1481   if (CalleeOp) {
1482     // Register-indirect call.
1483     unsigned CallOpc = Subtarget->is64Bit() ? X86::CALL64r : X86::CALL32r;
1484     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addReg(CalleeOp);
1485
1486   } else {
1487     // Direct call.
1488     assert(GV && "Not a direct call");
1489     unsigned CallOpc =
1490       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
1491
1492     // See if we need any target-specific flags on the GV operand.
1493     unsigned char OpFlags = 0;
1494
1495     // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1496     // external symbols most go through the PLT in PIC mode.  If the symbol
1497     // has hidden or protected visibility, or if it is static or local, then
1498     // we don't need to use the PLT - we can directly call it.
1499     if (Subtarget->isTargetELF() &&
1500         TM.getRelocationModel() == Reloc::PIC_ &&
1501         GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1502       OpFlags = X86II::MO_PLT;
1503     } else if (Subtarget->isPICStyleStub() &&
1504                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1505                Subtarget->getDarwinVers() < 9) {
1506       // PC-relative references to external symbols should go through $stub,
1507       // unless we're building with the leopard linker or later, which
1508       // automatically synthesizes these stubs.
1509       OpFlags = X86II::MO_DARWIN_STUB;
1510     }
1511
1512
1513     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addGlobalAddress(GV, 0, OpFlags);
1514   }
1515
1516   // Add an implicit use GOT pointer in EBX.
1517   if (Subtarget->isPICStyleGOT())
1518     MIB.addReg(X86::EBX);
1519
1520   // Add implicit physical register uses to the call.
1521   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1522     MIB.addReg(RegArgs[i]);
1523
1524   // Issue CALLSEQ_END
1525   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1526   BuildMI(MBB, DL, TII.get(AdjStackUp)).addImm(NumBytes).addImm(0);
1527
1528   // Now handle call return value (if any).
1529   if (RetVT.getSimpleVT() != MVT::isVoid) {
1530     SmallVector<CCValAssign, 16> RVLocs;
1531     CCState CCInfo(CC, false, TM, RVLocs, I->getParent()->getContext());
1532     CCInfo.AnalyzeCallResult(RetVT, RetCC_X86);
1533
1534     // Copy all of the result registers out of their specified physreg.
1535     assert(RVLocs.size() == 1 && "Can't handle multi-value calls!");
1536     MVT CopyVT = RVLocs[0].getValVT();
1537     TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1538     TargetRegisterClass *SrcRC = DstRC;
1539
1540     // If this is a call to a function that returns an fp value on the x87 fp
1541     // stack, but where we prefer to use the value in xmm registers, copy it
1542     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1543     if ((RVLocs[0].getLocReg() == X86::ST0 ||
1544          RVLocs[0].getLocReg() == X86::ST1) &&
1545         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1546       CopyVT = MVT::f80;
1547       SrcRC = X86::RSTRegisterClass;
1548       DstRC = X86::RFP80RegisterClass;
1549     }
1550
1551     unsigned ResultReg = createResultReg(DstRC);
1552     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1553                                     RVLocs[0].getLocReg(), DstRC, SrcRC);
1554     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1555     Emitted = true;
1556     if (CopyVT != RVLocs[0].getValVT()) {
1557       // Round the F80 the right size, which also moves to the appropriate xmm
1558       // register. This is accomplished by storing the F80 value in memory and
1559       // then loading it back. Ewww...
1560       MVT ResVT = RVLocs[0].getValVT();
1561       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1562       unsigned MemSize = ResVT.getSizeInBits()/8;
1563       int FI = MFI.CreateStackObject(MemSize, MemSize);
1564       addFrameReference(BuildMI(MBB, DL, TII.get(Opc)), FI).addReg(ResultReg);
1565       DstRC = ResVT == MVT::f32
1566         ? X86::FR32RegisterClass : X86::FR64RegisterClass;
1567       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1568       ResultReg = createResultReg(DstRC);
1569       addFrameReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg), FI);
1570     }
1571
1572     if (AndToI1) {
1573       // Mask out all but lowest bit for some call which produces an i1.
1574       unsigned AndResult = createResultReg(X86::GR8RegisterClass);
1575       BuildMI(MBB, DL,
1576               TII.get(X86::AND8ri), AndResult).addReg(ResultReg).addImm(1);
1577       ResultReg = AndResult;
1578     }
1579
1580     UpdateValueMap(I, ResultReg);
1581   }
1582
1583   return true;
1584 }
1585
1586
1587 bool
1588 X86FastISel::TargetSelectInstruction(Instruction *I)  {
1589   switch (I->getOpcode()) {
1590   default: break;
1591   case Instruction::Load:
1592     return X86SelectLoad(I);
1593   case Instruction::Store:
1594     return X86SelectStore(I);
1595   case Instruction::ICmp:
1596   case Instruction::FCmp:
1597     return X86SelectCmp(I);
1598   case Instruction::ZExt:
1599     return X86SelectZExt(I);
1600   case Instruction::Br:
1601     return X86SelectBranch(I);
1602   case Instruction::Call:
1603     return X86SelectCall(I);
1604   case Instruction::LShr:
1605   case Instruction::AShr:
1606   case Instruction::Shl:
1607     return X86SelectShift(I);
1608   case Instruction::Select:
1609     return X86SelectSelect(I);
1610   case Instruction::Trunc:
1611     return X86SelectTrunc(I);
1612   case Instruction::FPExt:
1613     return X86SelectFPExt(I);
1614   case Instruction::FPTrunc:
1615     return X86SelectFPTrunc(I);
1616   case Instruction::ExtractValue:
1617     return X86SelectExtractValue(I);
1618   case Instruction::IntToPtr: // Deliberate fall-through.
1619   case Instruction::PtrToInt: {
1620     MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1621     MVT DstVT = TLI.getValueType(I->getType());
1622     if (DstVT.bitsGT(SrcVT))
1623       return X86SelectZExt(I);
1624     if (DstVT.bitsLT(SrcVT))
1625       return X86SelectTrunc(I);
1626     unsigned Reg = getRegForValue(I->getOperand(0));
1627     if (Reg == 0) return false;
1628     UpdateValueMap(I, Reg);
1629     return true;
1630   }
1631   }
1632
1633   return false;
1634 }
1635
1636 unsigned X86FastISel::TargetMaterializeConstant(Constant *C) {
1637   MVT VT;
1638   if (!isTypeLegal(C->getType(), VT))
1639     return false;
1640
1641   // Get opcode and regclass of the output for the given load instruction.
1642   unsigned Opc = 0;
1643   const TargetRegisterClass *RC = NULL;
1644   switch (VT.getSimpleVT()) {
1645   default: return false;
1646   case MVT::i8:
1647     Opc = X86::MOV8rm;
1648     RC  = X86::GR8RegisterClass;
1649     break;
1650   case MVT::i16:
1651     Opc = X86::MOV16rm;
1652     RC  = X86::GR16RegisterClass;
1653     break;
1654   case MVT::i32:
1655     Opc = X86::MOV32rm;
1656     RC  = X86::GR32RegisterClass;
1657     break;
1658   case MVT::i64:
1659     // Must be in x86-64 mode.
1660     Opc = X86::MOV64rm;
1661     RC  = X86::GR64RegisterClass;
1662     break;
1663   case MVT::f32:
1664     if (Subtarget->hasSSE1()) {
1665       Opc = X86::MOVSSrm;
1666       RC  = X86::FR32RegisterClass;
1667     } else {
1668       Opc = X86::LD_Fp32m;
1669       RC  = X86::RFP32RegisterClass;
1670     }
1671     break;
1672   case MVT::f64:
1673     if (Subtarget->hasSSE2()) {
1674       Opc = X86::MOVSDrm;
1675       RC  = X86::FR64RegisterClass;
1676     } else {
1677       Opc = X86::LD_Fp64m;
1678       RC  = X86::RFP64RegisterClass;
1679     }
1680     break;
1681   case MVT::f80:
1682     // No f80 support yet.
1683     return false;
1684   }
1685
1686   // Materialize addresses with LEA instructions.
1687   if (isa<GlobalValue>(C)) {
1688     X86AddressMode AM;
1689     if (X86SelectAddress(C, AM)) {
1690       if (TLI.getPointerTy() == MVT::i32)
1691         Opc = X86::LEA32r;
1692       else
1693         Opc = X86::LEA64r;
1694       unsigned ResultReg = createResultReg(RC);
1695       addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1696       return ResultReg;
1697     }
1698     return 0;
1699   }
1700
1701   // MachineConstantPool wants an explicit alignment.
1702   unsigned Align = TD.getPrefTypeAlignment(C->getType());
1703   if (Align == 0) {
1704     // Alignment of vector types.  FIXME!
1705     Align = TD.getTypeAllocSize(C->getType());
1706   }
1707
1708   // x86-32 PIC requires a PIC base register for constant pools.
1709   unsigned PICBase = 0;
1710   unsigned char OpFlag = 0;
1711   if (Subtarget->isPICStyleStub() &&
1712       TM.getRelocationModel() == Reloc::PIC_) { // Not dynamic-no-pic
1713     OpFlag = X86II::MO_PIC_BASE_OFFSET;
1714     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1715   } else if (Subtarget->isPICStyleGOT()) {
1716     OpFlag = X86II::MO_GOTOFF;
1717     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1718   } else if (Subtarget->isPICStyleRIPRel() &&
1719              TM.getCodeModel() == CodeModel::Small) {
1720     PICBase = X86::RIP;
1721   }
1722
1723   // Create the load from the constant pool.
1724   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1725   unsigned ResultReg = createResultReg(RC);
1726   addConstantPoolReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg),
1727                            MCPOffset, PICBase, OpFlag);
1728
1729   return ResultReg;
1730 }
1731
1732 unsigned X86FastISel::TargetMaterializeAlloca(AllocaInst *C) {
1733   // Fail on dynamic allocas. At this point, getRegForValue has already
1734   // checked its CSE maps, so if we're here trying to handle a dynamic
1735   // alloca, we're not going to succeed. X86SelectAddress has a
1736   // check for dynamic allocas, because it's called directly from
1737   // various places, but TargetMaterializeAlloca also needs a check
1738   // in order to avoid recursion between getRegForValue,
1739   // X86SelectAddrss, and TargetMaterializeAlloca.
1740   if (!StaticAllocaMap.count(C))
1741     return 0;
1742
1743   X86AddressMode AM;
1744   if (!X86SelectAddress(C, AM))
1745     return 0;
1746   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1747   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1748   unsigned ResultReg = createResultReg(RC);
1749   addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1750   return ResultReg;
1751 }
1752
1753 namespace llvm {
1754   llvm::FastISel *X86::createFastISel(MachineFunction &mf,
1755                         MachineModuleInfo *mmi,
1756                         DwarfWriter *dw,
1757                         DenseMap<const Value *, unsigned> &vm,
1758                         DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
1759                         DenseMap<const AllocaInst *, int> &am
1760 #ifndef NDEBUG
1761                         , SmallSet<Instruction*, 8> &cil
1762 #endif
1763                         ) {
1764     return new X86FastISel(mf, mmi, dw, vm, bm, am
1765 #ifndef NDEBUG
1766                            , cil
1767 #endif
1768                            );
1769   }
1770 }