lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/IntrinsicInst.h"
  27 #include "llvm/CodeGen/FastISel.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Support/CallSite.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/GetElementPtrTypeIterator.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 namespace {
  38
  39 class X86FastISel : public FastISel {
  40   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  41   /// make the right decision when generating code for different targets.
  42   const X86Subtarget *Subtarget;
  43
  44   /// StackPtr - Register used as the stack pointer.
  45   ///
  46   unsigned StackPtr;
  47
  48   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  49   /// floating point ops.
  50   /// When SSE is available, use it for f32 operations.
  51   /// When SSE2 is available, use it for f64 operations.
  52   bool X86ScalarSSEf64;
  53   bool X86ScalarSSEf32;
  54
  55 public:
  56   explicit X86FastISel(MachineFunction &mf,
  57                        MachineModuleInfo *mmi,
  58                        DwarfWriter *dw,
  59                        DenseMap<const Value *, unsigned> &vm,
  60                        DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
  61                        DenseMap<const AllocaInst *, int> &am
  62 #ifndef NDEBUG
  63                        , SmallSet<Instruction*, 8> &cil
  64 #endif
  65                        )
  66     : FastISel(mf, mmi, dw, vm, bm, am
  67 #ifndef NDEBUG
  68                , cil
  69 #endif
  70                ) {
  71     Subtarget = &TM.getSubtarget<X86Subtarget>();
  72     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  73     X86ScalarSSEf64 = Subtarget->hasSSE2();
  74     X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   }
  76
  77   virtual bool TargetSelectInstruction(Instruction *I);
  78
  79 #include "X86GenFastISel.inc"
  80
  81 private:
  82   bool X86FastEmitCompare(Value *LHS, Value *RHS, EVT VT);
  83
  84   bool X86FastEmitLoad(EVT VT, const X86AddressMode &AM, unsigned &RR);
  85
  86   bool X86FastEmitStore(EVT VT, Value *Val,
  87                         const X86AddressMode &AM);
  88   bool X86FastEmitStore(EVT VT, unsigned Val,
  89                         const X86AddressMode &AM);
  90
  91   bool X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
  92                          unsigned &ResultReg);
  93
  94   bool X86SelectAddress(Value *V, X86AddressMode &AM);
  95   bool X86SelectCallAddress(Value *V, X86AddressMode &AM);
  96
  97   bool X86SelectLoad(Instruction *I);
  98
  99   bool X86SelectStore(Instruction *I);
 100
 101   bool X86SelectCmp(Instruction *I);
 102
 103   bool X86SelectZExt(Instruction *I);
 104
 105   bool X86SelectBranch(Instruction *I);
 106
 107   bool X86SelectShift(Instruction *I);
 108
 109   bool X86SelectSelect(Instruction *I);
 110
 111   bool X86SelectTrunc(Instruction *I);
 112
 113   bool X86SelectFPExt(Instruction *I);
 114   bool X86SelectFPTrunc(Instruction *I);
 115
 116   bool X86SelectExtractValue(Instruction *I);
 117
 118   bool X86VisitIntrinsicCall(IntrinsicInst &I);
 119   bool X86SelectCall(Instruction *I);
 120
 121   CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool isTailCall = false);
 122
 123   const X86InstrInfo *getInstrInfo() const {
 124     return getTargetMachine()->getInstrInfo();
 125   }
 126   const X86TargetMachine *getTargetMachine() const {
 127     return static_cast<const X86TargetMachine *>(&TM);
 128   }
 129
 130   unsigned TargetMaterializeConstant(Constant *C);
 131
 132   unsigned TargetMaterializeAlloca(AllocaInst *C);
 133
 134   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 135   /// computed in an SSE register, not on the X87 floating point stack.
 136   bool isScalarFPTypeInSSEReg(EVT VT) const {
 137     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 138       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 139   }
 140
 141   bool isTypeLegal(const Type *Ty, EVT &VT, bool AllowI1 = false);
 142 };
 143
 144 } // end anonymous namespace.
 145
 146 bool X86FastISel::isTypeLegal(const Type *Ty, EVT &VT, bool AllowI1) {
 147   VT = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 148   if (VT == MVT::Other || !VT.isSimple())
 149     // Unhandled type. Halt "fast" selection and bail.
 150     return false;
 151
 152   // For now, require SSE/SSE2 for performing floating-point operations,
 153   // since x87 requires additional work.
 154   if (VT == MVT::f64 && !X86ScalarSSEf64)
 155      return false;
 156   if (VT == MVT::f32 && !X86ScalarSSEf32)
 157      return false;
 158   // Similarly, no f80 support yet.
 159   if (VT == MVT::f80)
 160     return false;
 161   // We only handle legal types. For example, on x86-32 the instruction
 162   // selector contains all of the 64-bit instructions from x86-64,
 163   // under the assumption that i64 won't be used if the target doesn't
 164   // support it.
 165   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 166 }
 167
 168 #include "X86GenCallingConv.inc"
 169
 170 /// CCAssignFnForCall - Selects the correct CCAssignFn for a given calling
 171 /// convention.
 172 CCAssignFn *X86FastISel::CCAssignFnForCall(CallingConv::ID CC,
 173                                            bool isTaillCall) {
 174   if (Subtarget->is64Bit()) {
 175     if (Subtarget->isTargetWin64())
 176       return CC_X86_Win64_C;
 177     else
 178       return CC_X86_64_C;
 179   }
 180
 181   if (CC == CallingConv::X86_FastCall)
 182     return CC_X86_32_FastCall;
 183   else if (CC == CallingConv::Fast)
 184     return CC_X86_32_FastCC;
 185   else
 186     return CC_X86_32_C;
 187 }
 188
 189 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 190 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 191 /// Return true and the result register by reference if it is possible.
 192 bool X86FastISel::X86FastEmitLoad(EVT VT, const X86AddressMode &AM,
 193                                   unsigned &ResultReg) {
 194   // Get opcode and regclass of the output for the given load instruction.
 195   unsigned Opc = 0;
 196   const TargetRegisterClass *RC = NULL;
 197   switch (VT.getSimpleVT().SimpleTy) {
 198   default: return false;
 199   case MVT::i1:
 200   case MVT::i8:
 201     Opc = X86::MOV8rm;
 202     RC  = X86::GR8RegisterClass;
 203     break;
 204   case MVT::i16:
 205     Opc = X86::MOV16rm;
 206     RC  = X86::GR16RegisterClass;
 207     break;
 208   case MVT::i32:
 209     Opc = X86::MOV32rm;
 210     RC  = X86::GR32RegisterClass;
 211     break;
 212   case MVT::i64:
 213     // Must be in x86-64 mode.
 214     Opc = X86::MOV64rm;
 215     RC  = X86::GR64RegisterClass;
 216     break;
 217   case MVT::f32:
 218     if (Subtarget->hasSSE1()) {
 219       Opc = X86::MOVSSrm;
 220       RC  = X86::FR32RegisterClass;
 221     } else {
 222       Opc = X86::LD_Fp32m;
 223       RC  = X86::RFP32RegisterClass;
 224     }
 225     break;
 226   case MVT::f64:
 227     if (Subtarget->hasSSE2()) {
 228       Opc = X86::MOVSDrm;
 229       RC  = X86::FR64RegisterClass;
 230     } else {
 231       Opc = X86::LD_Fp64m;
 232       RC  = X86::RFP64RegisterClass;
 233     }
 234     break;
 235   case MVT::f80:
 236     // No f80 support yet.
 237     return false;
 238   }
 239
 240   ResultReg = createResultReg(RC);
 241   addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
 242   return true;
 243 }
 244
 245 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 246 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 247 /// and a displacement offset, or a GlobalAddress,
 248 /// i.e. V. Return true if it is possible.
 249 bool
 250 X86FastISel::X86FastEmitStore(EVT VT, unsigned Val,
 251                               const X86AddressMode &AM) {
 252   // Get opcode and regclass of the output for the given store instruction.
 253   unsigned Opc = 0;
 254   switch (VT.getSimpleVT().SimpleTy) {
 255   case MVT::f80: // No f80 support yet.
 256   default: return false;
 257   case MVT::i1: {
 258     // Mask out all but lowest bit.
 259     unsigned AndResult = createResultReg(X86::GR8RegisterClass);
 260     BuildMI(MBB, DL,
 261             TII.get(X86::AND8ri), AndResult).addReg(Val).addImm(1);
 262     Val = AndResult;
 263   }
 264   // FALLTHROUGH, handling i1 as i8.
 265   case MVT::i8:  Opc = X86::MOV8mr;  break;
 266   case MVT::i16: Opc = X86::MOV16mr; break;
 267   case MVT::i32: Opc = X86::MOV32mr; break;
 268   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 269   case MVT::f32:
 270     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 271     break;
 272   case MVT::f64:
 273     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 274     break;
 275   }
 276
 277   addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM).addReg(Val);
 278   return true;
 279 }
 280
 281 bool X86FastISel::X86FastEmitStore(EVT VT, Value *Val,
 282                                    const X86AddressMode &AM) {
 283   // Handle 'null' like i32/i64 0.
 284   if (isa<ConstantPointerNull>(Val))
 285     Val = Constant::getNullValue(TD.getIntPtrType(Val->getContext()));
 286
 287   // If this is a store of a simple constant, fold the constant into the store.
 288   if (ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 289     unsigned Opc = 0;
 290     bool Signed = true;
 291     switch (VT.getSimpleVT().SimpleTy) {
 292     default: break;
 293     case MVT::i1:  Signed = false;     // FALLTHROUGH to handle as i8.
 294     case MVT::i8:  Opc = X86::MOV8mi;  break;
 295     case MVT::i16: Opc = X86::MOV16mi; break;
 296     case MVT::i32: Opc = X86::MOV32mi; break;
 297     case MVT::i64:
 298       // Must be a 32-bit sign extended value.
 299       if ((int)CI->getSExtValue() == CI->getSExtValue())
 300         Opc = X86::MOV64mi32;
 301       break;
 302     }
 303
 304     if (Opc) {
 305       addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM)
 306                              .addImm(Signed ? CI->getSExtValue() :
 307                                               CI->getZExtValue());
 308       return true;
 309     }
 310   }
 311
 312   unsigned ValReg = getRegForValue(Val);
 313   if (ValReg == 0)
 314     return false;
 315
 316   return X86FastEmitStore(VT, ValReg, AM);
 317 }
 318
 319 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 320 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 321 /// ISD::SIGN_EXTEND).
 322 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, EVT DstVT,
 323                                     unsigned Src, EVT SrcVT,
 324                                     unsigned &ResultReg) {
 325   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc, Src);
 326
 327   if (RR != 0) {
 328     ResultReg = RR;
 329     return true;
 330   } else
 331     return false;
 332 }
 333
 334 /// X86SelectAddress - Attempt to fill in an address from the given value.
 335 ///
 336 bool X86FastISel::X86SelectAddress(Value *V, X86AddressMode &AM) {
 337   User *U = NULL;
 338   unsigned Opcode = Instruction::UserOp1;
 339   if (Instruction *I = dyn_cast<Instruction>(V)) {
 340     Opcode = I->getOpcode();
 341     U = I;
 342   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 343     Opcode = C->getOpcode();
 344     U = C;
 345   }
 346
 347   switch (Opcode) {
 348   default: break;
 349   case Instruction::BitCast:
 350     // Look past bitcasts.
 351     return X86SelectAddress(U->getOperand(0), AM);
 352
 353   case Instruction::IntToPtr:
 354     // Look past no-op inttoptrs.
 355     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 356       return X86SelectAddress(U->getOperand(0), AM);
 357     break;
 358
 359   case Instruction::PtrToInt:
 360     // Look past no-op ptrtoints.
 361     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 362       return X86SelectAddress(U->getOperand(0), AM);
 363     break;
 364
 365   case Instruction::Alloca: {
 366     // Do static allocas.
 367     const AllocaInst *A = cast<AllocaInst>(V);
 368     DenseMap<const AllocaInst*, int>::iterator SI = StaticAllocaMap.find(A);
 369     if (SI != StaticAllocaMap.end()) {
 370       AM.BaseType = X86AddressMode::FrameIndexBase;
 371       AM.Base.FrameIndex = SI->second;
 372       return true;
 373     }
 374     break;
 375   }
 376
 377   case Instruction::Add: {
 378     // Adds of constants are common and easy enough.
 379     if (ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 380       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 381       // They have to fit in the 32-bit signed displacement field though.
 382       if (isInt32(Disp)) {
 383         AM.Disp = (uint32_t)Disp;
 384         return X86SelectAddress(U->getOperand(0), AM);
 385       }
 386     }
 387     break;
 388   }
 389
 390   case Instruction::GetElementPtr: {
 391     // Pattern-match simple GEPs.
 392     uint64_t Disp = (int32_t)AM.Disp;
 393     unsigned IndexReg = AM.IndexReg;
 394     unsigned Scale = AM.Scale;
 395     gep_type_iterator GTI = gep_type_begin(U);
 396     // Iterate through the indices, folding what we can. Constants can be
 397     // folded, and one dynamic index can be handled, if the scale is supported.
 398     for (User::op_iterator i = U->op_begin() + 1, e = U->op_end();
 399          i != e; ++i, ++GTI) {
 400       Value *Op = *i;
 401       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 402         const StructLayout *SL = TD.getStructLayout(STy);
 403         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 404         Disp += SL->getElementOffset(Idx);
 405       } else {
 406         uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 407         if (ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 408           // Constant-offset addressing.
 409           Disp += CI->getSExtValue() * S;
 410         } else if (IndexReg == 0 &&
 411                    (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 412                    (S == 1 || S == 2 || S == 4 || S == 8)) {
 413           // Scaled-index addressing.
 414           Scale = S;
 415           IndexReg = getRegForGEPIndex(Op);
 416           if (IndexReg == 0)
 417             return false;
 418         } else
 419           // Unsupported.
 420           goto unsupported_gep;
 421       }
 422     }
 423     // Check for displacement overflow.
 424     if (!isInt32(Disp))
 425       break;
 426     // Ok, the GEP indices were covered by constant-offset and scaled-index
 427     // addressing. Update the address state and move on to examining the base.
 428     X86AddressMode SavedAM = AM;
 429     AM.IndexReg = IndexReg;
 430     AM.Scale = Scale;
 431     AM.Disp = (uint32_t)Disp;
 432     if (X86SelectAddress(U->getOperand(0), AM))
 433       return true;
 434
 435     // If we couldn't merge the sub value into this addr mode, revert back to
 436     // our address and just match the value instead of completely failing.
 437     AM = SavedAM;
 438     break;
 439   unsupported_gep:
 440     // Ok, the GEP indices weren't all covered.
 441     break;
 442   }
 443   }
 444
 445   // Handle constant address.
 446   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 447     // Can't handle alternate code models yet.
 448     if (TM.getCodeModel() != CodeModel::Small)
 449       return false;
 450
 451     // RIP-relative addresses can't have additional register operands.
 452     if (Subtarget->isPICStyleRIPRel() &&
 453         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 454       return false;
 455
 456     // Can't handle TLS yet.
 457     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 458       if (GVar->isThreadLocal())
 459         return false;
 460
 461     // Okay, we've committed to selecting this global. Set up the basic address.
 462     AM.GV = GV;
 463
 464     // Allow the subtarget to classify the global.
 465     unsigned char GVFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 466
 467     // If this reference is relative to the pic base, set it now.
 468     if (isGlobalRelativeToPICBase(GVFlags)) {
 469       // FIXME: How do we know Base.Reg is free??
 470       AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(&MF);
 471     }
 472
 473     // Unless the ABI requires an extra load, return a direct reference to
 474     // the global.
 475     if (!isGlobalStubReference(GVFlags)) {
 476       if (Subtarget->isPICStyleRIPRel()) {
 477         // Use rip-relative addressing if we can.  Above we verified that the
 478         // base and index registers are unused.
 479         assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 480         AM.Base.Reg = X86::RIP;
 481       }
 482       AM.GVOpFlags = GVFlags;
 483       return true;
 484     }
 485
 486     // Ok, we need to do a load from a stub.  If we've already loaded from this
 487     // stub, reuse the loaded pointer, otherwise emit the load now.
 488     DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 489     unsigned LoadReg;
 490     if (I != LocalValueMap.end() && I->second != 0) {
 491       LoadReg = I->second;
 492     } else {
 493       // Issue load from stub.
 494       unsigned Opc = 0;
 495       const TargetRegisterClass *RC = NULL;
 496       X86AddressMode StubAM;
 497       StubAM.Base.Reg = AM.Base.Reg;
 498       StubAM.GV = GV;
 499       StubAM.GVOpFlags = GVFlags;
 500
 501       if (TLI.getPointerTy() == MVT::i64) {
 502         Opc = X86::MOV64rm;
 503         RC  = X86::GR64RegisterClass;
 504
 505         if (Subtarget->isPICStyleRIPRel())
 506           StubAM.Base.Reg = X86::RIP;
 507       } else {
 508         Opc = X86::MOV32rm;
 509         RC  = X86::GR32RegisterClass;
 510       }
 511
 512       LoadReg = createResultReg(RC);
 513       addFullAddress(BuildMI(MBB, DL, TII.get(Opc), LoadReg), StubAM);
 514
 515       // Prevent loading GV stub multiple times in same MBB.
 516       LocalValueMap[V] = LoadReg;
 517     }
 518
 519     // Now construct the final address. Note that the Disp, Scale,
 520     // and Index values may already be set here.
 521     AM.Base.Reg = LoadReg;
 522     AM.GV = 0;
 523     return true;
 524   }
 525
 526   // If all else fails, try to materialize the value in a register.
 527   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 528     if (AM.Base.Reg == 0) {
 529       AM.Base.Reg = getRegForValue(V);
 530       return AM.Base.Reg != 0;
 531     }
 532     if (AM.IndexReg == 0) {
 533       assert(AM.Scale == 1 && "Scale with no index!");
 534       AM.IndexReg = getRegForValue(V);
 535       return AM.IndexReg != 0;
 536     }
 537   }
 538
 539   return false;
 540 }
 541
 542 /// X86SelectCallAddress - Attempt to fill in an address from the given value.
 543 ///
 544 bool X86FastISel::X86SelectCallAddress(Value *V, X86AddressMode &AM) {
 545   User *U = NULL;
 546   unsigned Opcode = Instruction::UserOp1;
 547   if (Instruction *I = dyn_cast<Instruction>(V)) {
 548     Opcode = I->getOpcode();
 549     U = I;
 550   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 551     Opcode = C->getOpcode();
 552     U = C;
 553   }
 554
 555   switch (Opcode) {
 556   default: break;
 557   case Instruction::BitCast:
 558     // Look past bitcasts.
 559     return X86SelectCallAddress(U->getOperand(0), AM);
 560
 561   case Instruction::IntToPtr:
 562     // Look past no-op inttoptrs.
 563     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 564       return X86SelectCallAddress(U->getOperand(0), AM);
 565     break;
 566
 567   case Instruction::PtrToInt:
 568     // Look past no-op ptrtoints.
 569     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 570       return X86SelectCallAddress(U->getOperand(0), AM);
 571     break;
 572   }
 573
 574   // Handle constant address.
 575   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 576     // Can't handle alternate code models yet.
 577     if (TM.getCodeModel() != CodeModel::Small)
 578       return false;
 579
 580     // RIP-relative addresses can't have additional register operands.
 581     if (Subtarget->isPICStyleRIPRel() &&
 582         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 583       return false;
 584
 585     // Can't handle TLS or DLLImport.
 586     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 587       if (GVar->isThreadLocal() || GVar->hasDLLImportLinkage())
 588         return false;
 589
 590     // Okay, we've committed to selecting this global. Set up the basic address.
 591     AM.GV = GV;
 592
 593     // No ABI requires an extra load for anything other than DLLImport, which
 594     // we rejected above. Return a direct reference to the global.
 595     if (Subtarget->isPICStyleRIPRel()) {
 596       // Use rip-relative addressing if we can.  Above we verified that the
 597       // base and index registers are unused.
 598       assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 599       AM.Base.Reg = X86::RIP;
 600     } else if (Subtarget->isPICStyleStubPIC()) {
 601       AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 602     } else if (Subtarget->isPICStyleGOT()) {
 603       AM.GVOpFlags = X86II::MO_GOTOFF;
 604     }
 605
 606     return true;
 607   }
 608
 609   // If all else fails, try to materialize the value in a register.
 610   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 611     if (AM.Base.Reg == 0) {
 612       AM.Base.Reg = getRegForValue(V);
 613       return AM.Base.Reg != 0;
 614     }
 615     if (AM.IndexReg == 0) {
 616       assert(AM.Scale == 1 && "Scale with no index!");
 617       AM.IndexReg = getRegForValue(V);
 618       return AM.IndexReg != 0;
 619     }
 620   }
 621
 622   return false;
 623 }
 624
 625
 626 /// X86SelectStore - Select and emit code to implement store instructions.
 627 bool X86FastISel::X86SelectStore(Instruction* I) {
 628   EVT VT;
 629   if (!isTypeLegal(I->getOperand(0)->getType(), VT, /*AllowI1=*/true))
 630     return false;
 631
 632   X86AddressMode AM;
 633   if (!X86SelectAddress(I->getOperand(1), AM))
 634     return false;
 635
 636   return X86FastEmitStore(VT, I->getOperand(0), AM);
 637 }
 638
 639 /// X86SelectLoad - Select and emit code to implement load instructions.
 640 ///
 641 bool X86FastISel::X86SelectLoad(Instruction *I)  {
 642   EVT VT;
 643   if (!isTypeLegal(I->getType(), VT, /*AllowI1=*/true))
 644     return false;
 645
 646   X86AddressMode AM;
 647   if (!X86SelectAddress(I->getOperand(0), AM))
 648     return false;
 649
 650   unsigned ResultReg = 0;
 651   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 652     UpdateValueMap(I, ResultReg);
 653     return true;
 654   }
 655   return false;
 656 }
 657
 658 static unsigned X86ChooseCmpOpcode(EVT VT) {
 659   switch (VT.getSimpleVT().SimpleTy) {
 660   default:       return 0;
 661   case MVT::i8:  return X86::CMP8rr;
 662   case MVT::i16: return X86::CMP16rr;
 663   case MVT::i32: return X86::CMP32rr;
 664   case MVT::i64: return X86::CMP64rr;
 665   case MVT::f32: return X86::UCOMISSrr;
 666   case MVT::f64: return X86::UCOMISDrr;
 667   }
 668 }
 669
 670 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 671 /// of the comparison, return an opcode that works for the compare (e.g.
 672 /// CMP32ri) otherwise return 0.
 673 static unsigned X86ChooseCmpImmediateOpcode(EVT VT, ConstantInt *RHSC) {
 674   switch (VT.getSimpleVT().SimpleTy) {
 675   // Otherwise, we can't fold the immediate into this comparison.
 676   default: return 0;
 677   case MVT::i8: return X86::CMP8ri;
 678   case MVT::i16: return X86::CMP16ri;
 679   case MVT::i32: return X86::CMP32ri;
 680   case MVT::i64:
 681     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 682     // field.
 683     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 684       return X86::CMP64ri32;
 685     return 0;
 686   }
 687 }
 688
 689 bool X86FastISel::X86FastEmitCompare(Value *Op0, Value *Op1, EVT VT) {
 690   unsigned Op0Reg = getRegForValue(Op0);
 691   if (Op0Reg == 0) return false;
 692
 693   // Handle 'null' like i32/i64 0.
 694   if (isa<ConstantPointerNull>(Op1))
 695     Op1 = Constant::getNullValue(TD.getIntPtrType(Op0->getContext()));
 696
 697   // We have two options: compare with register or immediate.  If the RHS of
 698   // the compare is an immediate that we can fold into this compare, use
 699   // CMPri, otherwise use CMPrr.
 700   if (ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 701     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 702       BuildMI(MBB, DL, TII.get(CompareImmOpc)).addReg(Op0Reg)
 703                                           .addImm(Op1C->getSExtValue());
 704       return true;
 705     }
 706   }
 707
 708   unsigned CompareOpc = X86ChooseCmpOpcode(VT);
 709   if (CompareOpc == 0) return false;
 710
 711   unsigned Op1Reg = getRegForValue(Op1);
 712   if (Op1Reg == 0) return false;
 713   BuildMI(MBB, DL, TII.get(CompareOpc)).addReg(Op0Reg).addReg(Op1Reg);
 714
 715   return true;
 716 }
 717
 718 bool X86FastISel::X86SelectCmp(Instruction *I) {
 719   CmpInst *CI = cast<CmpInst>(I);
 720
 721   EVT VT;
 722   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 723     return false;
 724
 725   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 726   unsigned SetCCOpc;
 727   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 728   switch (CI->getPredicate()) {
 729   case CmpInst::FCMP_OEQ: {
 730     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 731       return false;
 732
 733     unsigned EReg = createResultReg(&X86::GR8RegClass);
 734     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 735     BuildMI(MBB, DL, TII.get(X86::SETEr), EReg);
 736     BuildMI(MBB, DL, TII.get(X86::SETNPr), NPReg);
 737     BuildMI(MBB, DL,
 738             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 739     UpdateValueMap(I, ResultReg);
 740     return true;
 741   }
 742   case CmpInst::FCMP_UNE: {
 743     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 744       return false;
 745
 746     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 747     unsigned PReg = createResultReg(&X86::GR8RegClass);
 748     BuildMI(MBB, DL, TII.get(X86::SETNEr), NEReg);
 749     BuildMI(MBB, DL, TII.get(X86::SETPr), PReg);
 750     BuildMI(MBB, DL, TII.get(X86::OR8rr), ResultReg).addReg(PReg).addReg(NEReg);
 751     UpdateValueMap(I, ResultReg);
 752     return true;
 753   }
 754   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 755   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 756   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 757   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 758   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 759   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 760   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 761   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 762   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 763   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 764   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 765   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 766
 767   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 768   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 769   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 770   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 771   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 772   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 773   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 774   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 775   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 776   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 777   default:
 778     return false;
 779   }
 780
 781   Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 782   if (SwapArgs)
 783     std::swap(Op0, Op1);
 784
 785   // Emit a compare of Op0/Op1.
 786   if (!X86FastEmitCompare(Op0, Op1, VT))
 787     return false;
 788
 789   BuildMI(MBB, DL, TII.get(SetCCOpc), ResultReg);
 790   UpdateValueMap(I, ResultReg);
 791   return true;
 792 }
 793
 794 bool X86FastISel::X86SelectZExt(Instruction *I) {
 795   // Handle zero-extension from i1 to i8, which is common.
 796   if (I->getType()->isIntegerTy(8) &&
 797       I->getOperand(0)->getType()->isIntegerTy(1)) {
 798     unsigned ResultReg = getRegForValue(I->getOperand(0));
 799     if (ResultReg == 0) return false;
 800     // Set the high bits to zero.
 801     ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg);
 802     if (ResultReg == 0) return false;
 803     UpdateValueMap(I, ResultReg);
 804     return true;
 805   }
 806
 807   return false;
 808 }
 809
 810
 811 bool X86FastISel::X86SelectBranch(Instruction *I) {
 812   // Unconditional branches are selected by tablegen-generated code.
 813   // Handle a conditional branch.
 814   BranchInst *BI = cast<BranchInst>(I);
 815   MachineBasicBlock *TrueMBB = MBBMap[BI->getSuccessor(0)];
 816   MachineBasicBlock *FalseMBB = MBBMap[BI->getSuccessor(1)];
 817
 818   // Fold the common case of a conditional branch with a comparison.
 819   if (CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 820     if (CI->hasOneUse()) {
 821       EVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 822
 823       // Try to take advantage of fallthrough opportunities.
 824       CmpInst::Predicate Predicate = CI->getPredicate();
 825       if (MBB->isLayoutSuccessor(TrueMBB)) {
 826         std::swap(TrueMBB, FalseMBB);
 827         Predicate = CmpInst::getInversePredicate(Predicate);
 828       }
 829
 830       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 831       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 832
 833       switch (Predicate) {
 834       case CmpInst::FCMP_OEQ:
 835         std::swap(TrueMBB, FalseMBB);
 836         Predicate = CmpInst::FCMP_UNE;
 837         // FALL THROUGH
 838       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE_4; break;
 839       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA_4;  break;
 840       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE_4; break;
 841       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA_4;  break;
 842       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE_4; break;
 843       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE_4; break;
 844       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP_4; break;
 845       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP_4;  break;
 846       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE_4;  break;
 847       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB_4;  break;
 848       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE_4; break;
 849       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB_4;  break;
 850       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE_4; break;
 851
 852       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE_4;  break;
 853       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE_4; break;
 854       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA_4;  break;
 855       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE_4; break;
 856       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB_4;  break;
 857       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE_4; break;
 858       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG_4;  break;
 859       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE_4; break;
 860       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL_4;  break;
 861       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE_4; break;
 862       default:
 863         return false;
 864       }
 865
 866       Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 867       if (SwapArgs)
 868         std::swap(Op0, Op1);
 869
 870       // Emit a compare of the LHS and RHS, setting the flags.
 871       if (!X86FastEmitCompare(Op0, Op1, VT))
 872         return false;
 873
 874       BuildMI(MBB, DL, TII.get(BranchOpc)).addMBB(TrueMBB);
 875
 876       if (Predicate == CmpInst::FCMP_UNE) {
 877         // X86 requires a second branch to handle UNE (and OEQ,
 878         // which is mapped to UNE above).
 879         BuildMI(MBB, DL, TII.get(X86::JP_4)).addMBB(TrueMBB);
 880       }
 881
 882       FastEmitBranch(FalseMBB);
 883       MBB->addSuccessor(TrueMBB);
 884       return true;
 885     }
 886   } else if (ExtractValueInst *EI =
 887              dyn_cast<ExtractValueInst>(BI->getCondition())) {
 888     // Check to see if the branch instruction is from an "arithmetic with
 889     // overflow" intrinsic. The main way these intrinsics are used is:
 890     //
 891     //   %t = call { i32, i1 } @llvm.sadd.with.overflow.i32(i32 %v1, i32 %v2)
 892     //   %sum = extractvalue { i32, i1 } %t, 0
 893     //   %obit = extractvalue { i32, i1 } %t, 1
 894     //   br i1 %obit, label %overflow, label %normal
 895     //
 896     // The %sum and %obit are converted in an ADD and a SETO/SETB before
 897     // reaching the branch. Therefore, we search backwards through the MBB
 898     // looking for the SETO/SETB instruction. If an instruction modifies the
 899     // EFLAGS register before we reach the SETO/SETB instruction, then we can't
 900     // convert the branch into a JO/JB instruction.
 901     if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(EI->getAggregateOperand())){
 902       if (CI->getIntrinsicID() == Intrinsic::sadd_with_overflow ||
 903           CI->getIntrinsicID() == Intrinsic::uadd_with_overflow) {
 904         const MachineInstr *SetMI = 0;
 905         unsigned Reg = lookUpRegForValue(EI);
 906
 907         for (MachineBasicBlock::const_reverse_iterator
 908                RI = MBB->rbegin(), RE = MBB->rend(); RI != RE; ++RI) {
 909           const MachineInstr &MI = *RI;
 910
 911           if (MI.modifiesRegister(Reg)) {
 912             unsigned Src, Dst, SrcSR, DstSR;
 913
 914             if (getInstrInfo()->isMoveInstr(MI, Src, Dst, SrcSR, DstSR)) {
 915               Reg = Src;
 916               continue;
 917             }
 918
 919             SetMI = &MI;
 920             break;
 921           }
 922
 923           const TargetInstrDesc &TID = MI.getDesc();
 924           if (TID.hasUnmodeledSideEffects() ||
 925               TID.hasImplicitDefOfPhysReg(X86::EFLAGS))
 926             break;
 927         }
 928
 929         if (SetMI) {
 930           unsigned OpCode = SetMI->getOpcode();
 931
 932           if (OpCode == X86::SETOr || OpCode == X86::SETBr) {
 933             BuildMI(MBB, DL, TII.get(OpCode == X86::SETOr ?
 934                                         X86::JO_4 : X86::JB_4))
 935               .addMBB(TrueMBB);
 936             FastEmitBranch(FalseMBB);
 937             MBB->addSuccessor(TrueMBB);
 938             return true;
 939           }
 940         }
 941       }
 942     }
 943   }
 944
 945   // Otherwise do a clumsy setcc and re-test it.
 946   unsigned OpReg = getRegForValue(BI->getCondition());
 947   if (OpReg == 0) return false;
 948
 949   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(OpReg).addReg(OpReg);
 950   BuildMI(MBB, DL, TII.get(X86::JNE_4)).addMBB(TrueMBB);
 951   FastEmitBranch(FalseMBB);
 952   MBB->addSuccessor(TrueMBB);
 953   return true;
 954 }
 955
 956 bool X86FastISel::X86SelectShift(Instruction *I) {
 957   unsigned CReg = 0, OpReg = 0, OpImm = 0;
 958   const TargetRegisterClass *RC = NULL;
 959   if (I->getType()->isIntegerTy(8)) {
 960     CReg = X86::CL;
 961     RC = &X86::GR8RegClass;
 962     switch (I->getOpcode()) {
 963     case Instruction::LShr: OpReg = X86::SHR8rCL; OpImm = X86::SHR8ri; break;
 964     case Instruction::AShr: OpReg = X86::SAR8rCL; OpImm = X86::SAR8ri; break;
 965     case Instruction::Shl:  OpReg = X86::SHL8rCL; OpImm = X86::SHL8ri; break;
 966     default: return false;
 967     }
 968   } else if (I->getType()->isIntegerTy(16)) {
 969     CReg = X86::CX;
 970     RC = &X86::GR16RegClass;
 971     switch (I->getOpcode()) {
 972     case Instruction::LShr: OpReg = X86::SHR16rCL; OpImm = X86::SHR16ri; break;
 973     case Instruction::AShr: OpReg = X86::SAR16rCL; OpImm = X86::SAR16ri; break;
 974     case Instruction::Shl:  OpReg = X86::SHL16rCL; OpImm = X86::SHL16ri; break;
 975     default: return false;
 976     }
 977   } else if (I->getType()->isIntegerTy(32)) {
 978     CReg = X86::ECX;
 979     RC = &X86::GR32RegClass;
 980     switch (I->getOpcode()) {
 981     case Instruction::LShr: OpReg = X86::SHR32rCL; OpImm = X86::SHR32ri; break;
 982     case Instruction::AShr: OpReg = X86::SAR32rCL; OpImm = X86::SAR32ri; break;
 983     case Instruction::Shl:  OpReg = X86::SHL32rCL; OpImm = X86::SHL32ri; break;
 984     default: return false;
 985     }
 986   } else if (I->getType()->isIntegerTy(64)) {
 987     CReg = X86::RCX;
 988     RC = &X86::GR64RegClass;
 989     switch (I->getOpcode()) {
 990     case Instruction::LShr: OpReg = X86::SHR64rCL; OpImm = X86::SHR64ri; break;
 991     case Instruction::AShr: OpReg = X86::SAR64rCL; OpImm = X86::SAR64ri; break;
 992     case Instruction::Shl:  OpReg = X86::SHL64rCL; OpImm = X86::SHL64ri; break;
 993     default: return false;
 994     }
 995   } else {
 996     return false;
 997   }
 998
 999   EVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1000   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1001     return false;
1002
1003   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1004   if (Op0Reg == 0) return false;
1005
1006   // Fold immediate in shl(x,3).
1007   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
1008     unsigned ResultReg = createResultReg(RC);
1009     BuildMI(MBB, DL, TII.get(OpImm),
1010             ResultReg).addReg(Op0Reg).addImm(CI->getZExtValue() & 0xff);
1011     UpdateValueMap(I, ResultReg);
1012     return true;
1013   }
1014
1015   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1016   if (Op1Reg == 0) return false;
1017   TII.copyRegToReg(*MBB, MBB->end(), CReg, Op1Reg, RC, RC);
1018
1019   // The shift instruction uses X86::CL. If we defined a super-register
1020   // of X86::CL, emit an EXTRACT_SUBREG to precisely describe what
1021   // we're doing here.
1022   if (CReg != X86::CL)
1023     BuildMI(MBB, DL, TII.get(TargetOpcode::EXTRACT_SUBREG), X86::CL)
1024       .addReg(CReg).addImm(X86::SUBREG_8BIT);
1025
1026   unsigned ResultReg = createResultReg(RC);
1027   BuildMI(MBB, DL, TII.get(OpReg), ResultReg).addReg(Op0Reg);
1028   UpdateValueMap(I, ResultReg);
1029   return true;
1030 }
1031
1032 bool X86FastISel::X86SelectSelect(Instruction *I) {
1033   EVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1034   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1035     return false;
1036
1037   unsigned Opc = 0;
1038   const TargetRegisterClass *RC = NULL;
1039   if (VT.getSimpleVT() == MVT::i16) {
1040     Opc = X86::CMOVE16rr;
1041     RC = &X86::GR16RegClass;
1042   } else if (VT.getSimpleVT() == MVT::i32) {
1043     Opc = X86::CMOVE32rr;
1044     RC = &X86::GR32RegClass;
1045   } else if (VT.getSimpleVT() == MVT::i64) {
1046     Opc = X86::CMOVE64rr;
1047     RC = &X86::GR64RegClass;
1048   } else {
1049     return false;
1050   }
1051
1052   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1053   if (Op0Reg == 0) return false;
1054   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1055   if (Op1Reg == 0) return false;
1056   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1057   if (Op2Reg == 0) return false;
1058
1059   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(Op0Reg).addReg(Op0Reg);
1060   unsigned ResultReg = createResultReg(RC);
1061   BuildMI(MBB, DL, TII.get(Opc), ResultReg).addReg(Op1Reg).addReg(Op2Reg);
1062   UpdateValueMap(I, ResultReg);
1063   return true;
1064 }
1065
1066 bool X86FastISel::X86SelectFPExt(Instruction *I) {
1067   // fpext from float to double.
1068   if (Subtarget->hasSSE2() &&
1069       I->getType()->isDoubleTy()) {
1070     Value *V = I->getOperand(0);
1071     if (V->getType()->isFloatTy()) {
1072       unsigned OpReg = getRegForValue(V);
1073       if (OpReg == 0) return false;
1074       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
1075       BuildMI(MBB, DL, TII.get(X86::CVTSS2SDrr), ResultReg).addReg(OpReg);
1076       UpdateValueMap(I, ResultReg);
1077       return true;
1078     }
1079   }
1080
1081   return false;
1082 }
1083
1084 bool X86FastISel::X86SelectFPTrunc(Instruction *I) {
1085   if (Subtarget->hasSSE2()) {
1086     if (I->getType()->isFloatTy()) {
1087       Value *V = I->getOperand(0);
1088       if (V->getType()->isDoubleTy()) {
1089         unsigned OpReg = getRegForValue(V);
1090         if (OpReg == 0) return false;
1091         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
1092         BuildMI(MBB, DL, TII.get(X86::CVTSD2SSrr), ResultReg).addReg(OpReg);
1093         UpdateValueMap(I, ResultReg);
1094         return true;
1095       }
1096     }
1097   }
1098
1099   return false;
1100 }
1101
1102 bool X86FastISel::X86SelectTrunc(Instruction *I) {
1103   if (Subtarget->is64Bit())
1104     // All other cases should be handled by the tblgen generated code.
1105     return false;
1106   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1107   EVT DstVT = TLI.getValueType(I->getType());
1108
1109   // This code only handles truncation to byte right now.
1110   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1111     // All other cases should be handled by the tblgen generated code.
1112     return false;
1113   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1114     // All other cases should be handled by the tblgen generated code.
1115     return false;
1116
1117   unsigned InputReg = getRegForValue(I->getOperand(0));
1118   if (!InputReg)
1119     // Unhandled operand.  Halt "fast" selection and bail.
1120     return false;
1121
1122   // First issue a copy to GR16_ABCD or GR32_ABCD.
1123   unsigned CopyOpc = (SrcVT == MVT::i16) ? X86::MOV16rr : X86::MOV32rr;
1124   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1125     ? X86::GR16_ABCDRegisterClass : X86::GR32_ABCDRegisterClass;
1126   unsigned CopyReg = createResultReg(CopyRC);
1127   BuildMI(MBB, DL, TII.get(CopyOpc), CopyReg).addReg(InputReg);
1128
1129   // Then issue an extract_subreg.
1130   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1131                                                   CopyReg, X86::SUBREG_8BIT);
1132   if (!ResultReg)
1133     return false;
1134
1135   UpdateValueMap(I, ResultReg);
1136   return true;
1137 }
1138
1139 bool X86FastISel::X86SelectExtractValue(Instruction *I) {
1140   ExtractValueInst *EI = cast<ExtractValueInst>(I);
1141   Value *Agg = EI->getAggregateOperand();
1142
1143   if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(Agg)) {
1144     switch (CI->getIntrinsicID()) {
1145     default: break;
1146     case Intrinsic::sadd_with_overflow:
1147     case Intrinsic::uadd_with_overflow:
1148       // Cheat a little. We know that the registers for "add" and "seto" are
1149       // allocated sequentially. However, we only keep track of the register
1150       // for "add" in the value map. Use extractvalue's index to get the
1151       // correct register for "seto".
1152       UpdateValueMap(I, lookUpRegForValue(Agg) + *EI->idx_begin());
1153       return true;
1154     }
1155   }
1156
1157   return false;
1158 }
1159
1160 bool X86FastISel::X86VisitIntrinsicCall(IntrinsicInst &I) {
1161   // FIXME: Handle more intrinsics.
1162   switch (I.getIntrinsicID()) {
1163   default: return false;
1164   case Intrinsic::dbg_declare: {
1165     DbgDeclareInst *DI = cast<DbgDeclareInst>(&I);
1166     X86AddressMode AM;
1167     assert(DI->getAddress() && "Null address should be checked earlier!");
1168     if (!X86SelectAddress(DI->getAddress(), AM))
1169       return false;
1170     const TargetInstrDesc &II = TII.get(TargetOpcode::DBG_VALUE);
1171     // FIXME may need to add RegState::Debug to any registers produced,
1172     // although ESP/EBP should be the only ones at the moment.
1173     addFullAddress(BuildMI(MBB, DL, II), AM).addImm(0).
1174                                         addMetadata(DI->getVariable());
1175     return true;
1176   }
1177   case Intrinsic::trap: {
1178     BuildMI(MBB, DL, TII.get(X86::TRAP));
1179     return true;
1180   }
1181   case Intrinsic::sadd_with_overflow:
1182   case Intrinsic::uadd_with_overflow: {
1183     // Replace "add with overflow" intrinsics with an "add" instruction followed
1184     // by a seto/setc instruction. Later on, when the "extractvalue"
1185     // instructions are encountered, we use the fact that two registers were
1186     // created sequentially to get the correct registers for the "sum" and the
1187     // "overflow bit".
1188     const Function *Callee = I.getCalledFunction();
1189     const Type *RetTy =
1190       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1191
1192     EVT VT;
1193     if (!isTypeLegal(RetTy, VT))
1194       return false;
1195
1196     Value *Op1 = I.getOperand(1);
1197     Value *Op2 = I.getOperand(2);
1198     unsigned Reg1 = getRegForValue(Op1);
1199     unsigned Reg2 = getRegForValue(Op2);
1200
1201     if (Reg1 == 0 || Reg2 == 0)
1202       // FIXME: Handle values *not* in registers.
1203       return false;
1204
1205     unsigned OpC = 0;
1206     if (VT == MVT::i32)
1207       OpC = X86::ADD32rr;
1208     else if (VT == MVT::i64)
1209       OpC = X86::ADD64rr;
1210     else
1211       return false;
1212
1213     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1214     BuildMI(MBB, DL, TII.get(OpC), ResultReg).addReg(Reg1).addReg(Reg2);
1215     unsigned DestReg1 = UpdateValueMap(&I, ResultReg);
1216
1217     // If the add with overflow is an intra-block value then we just want to
1218     // create temporaries for it like normal.  If it is a cross-block value then
1219     // UpdateValueMap will return the cross-block register used.  Since we
1220     // *really* want the value to be live in the register pair known by
1221     // UpdateValueMap, we have to use DestReg1+1 as the destination register in
1222     // the cross block case.  In the non-cross-block case, we should just make
1223     // another register for the value.
1224     if (DestReg1 != ResultReg)
1225       ResultReg = DestReg1+1;
1226     else
1227       ResultReg = createResultReg(TLI.getRegClassFor(MVT::i8));
1228
1229     unsigned Opc = X86::SETBr;
1230     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1231       Opc = X86::SETOr;
1232     BuildMI(MBB, DL, TII.get(Opc), ResultReg);
1233     return true;
1234   }
1235   }
1236 }
1237
1238 bool X86FastISel::X86SelectCall(Instruction *I) {
1239   CallInst *CI = cast<CallInst>(I);
1240   Value *Callee = I->getOperand(0);
1241
1242   // Can't handle inline asm yet.
1243   if (isa<InlineAsm>(Callee))
1244     return false;
1245
1246   // Handle intrinsic calls.
1247   if (IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1248     return X86VisitIntrinsicCall(*II);
1249
1250   // Handle only C and fastcc calling conventions for now.
1251   CallSite CS(CI);
1252   CallingConv::ID CC = CS.getCallingConv();
1253   if (CC != CallingConv::C &&
1254       CC != CallingConv::Fast &&
1255       CC != CallingConv::X86_FastCall)
1256     return false;
1257
1258   // fastcc with -tailcallopt is intended to provide a guaranteed
1259   // tail call optimization. Fastisel doesn't know how to do that.
1260   if (CC == CallingConv::Fast && GuaranteedTailCallOpt)
1261     return false;
1262
1263   // Let SDISel handle vararg functions.
1264   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1265   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1266   if (FTy->isVarArg())
1267     return false;
1268
1269   // Handle *simple* calls for now.
1270   const Type *RetTy = CS.getType();
1271   EVT RetVT;
1272   if (RetTy->isVoidTy())
1273     RetVT = MVT::isVoid;
1274   else if (!isTypeLegal(RetTy, RetVT, true))
1275     return false;
1276
1277   // Materialize callee address in a register. FIXME: GV address can be
1278   // handled with a CALLpcrel32 instead.
1279   X86AddressMode CalleeAM;
1280   if (!X86SelectCallAddress(Callee, CalleeAM))
1281     return false;
1282   unsigned CalleeOp = 0;
1283   GlobalValue *GV = 0;
1284   if (CalleeAM.GV != 0) {
1285     GV = CalleeAM.GV;
1286   } else if (CalleeAM.Base.Reg != 0) {
1287     CalleeOp = CalleeAM.Base.Reg;
1288   } else
1289     return false;
1290
1291   // Allow calls which produce i1 results.
1292   bool AndToI1 = false;
1293   if (RetVT == MVT::i1) {
1294     RetVT = MVT::i8;
1295     AndToI1 = true;
1296   }
1297
1298   // Deal with call operands first.
1299   SmallVector<Value*, 8> ArgVals;
1300   SmallVector<unsigned, 8> Args;
1301   SmallVector<EVT, 8> ArgVTs;
1302   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1303   Args.reserve(CS.arg_size());
1304   ArgVals.reserve(CS.arg_size());
1305   ArgVTs.reserve(CS.arg_size());
1306   ArgFlags.reserve(CS.arg_size());
1307   for (CallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1308        i != e; ++i) {
1309     unsigned Arg = getRegForValue(*i);
1310     if (Arg == 0)
1311       return false;
1312     ISD::ArgFlagsTy Flags;
1313     unsigned AttrInd = i - CS.arg_begin() + 1;
1314     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1315       Flags.setSExt();
1316     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1317       Flags.setZExt();
1318
1319     // FIXME: Only handle *easy* calls for now.
1320     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1321         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1322         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1323         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1324       return false;
1325
1326     const Type *ArgTy = (*i)->getType();
1327     EVT ArgVT;
1328     if (!isTypeLegal(ArgTy, ArgVT))
1329       return false;
1330     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1331     Flags.setOrigAlign(OriginalAlignment);
1332
1333     Args.push_back(Arg);
1334     ArgVals.push_back(*i);
1335     ArgVTs.push_back(ArgVT);
1336     ArgFlags.push_back(Flags);
1337   }
1338
1339   // Analyze operands of the call, assigning locations to each operand.
1340   SmallVector<CCValAssign, 16> ArgLocs;
1341   CCState CCInfo(CC, false, TM, ArgLocs, I->getParent()->getContext());
1342   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC));
1343
1344   // Get a count of how many bytes are to be pushed on the stack.
1345   unsigned NumBytes = CCInfo.getNextStackOffset();
1346
1347   // Issue CALLSEQ_START
1348   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1349   BuildMI(MBB, DL, TII.get(AdjStackDown)).addImm(NumBytes);
1350
1351   // Process argument: walk the register/memloc assignments, inserting
1352   // copies / loads.
1353   SmallVector<unsigned, 4> RegArgs;
1354   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1355     CCValAssign &VA = ArgLocs[i];
1356     unsigned Arg = Args[VA.getValNo()];
1357     EVT ArgVT = ArgVTs[VA.getValNo()];
1358
1359     // Promote the value if needed.
1360     switch (VA.getLocInfo()) {
1361     default: llvm_unreachable("Unknown loc info!");
1362     case CCValAssign::Full: break;
1363     case CCValAssign::SExt: {
1364       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1365                                        Arg, ArgVT, Arg);
1366       assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1367       Emitted = true;
1368       ArgVT = VA.getLocVT();
1369       break;
1370     }
1371     case CCValAssign::ZExt: {
1372       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1373                                        Arg, ArgVT, Arg);
1374       assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1375       Emitted = true;
1376       ArgVT = VA.getLocVT();
1377       break;
1378     }
1379     case CCValAssign::AExt: {
1380       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1381                                        Arg, ArgVT, Arg);
1382       if (!Emitted)
1383         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1384                                     Arg, ArgVT, Arg);
1385       if (!Emitted)
1386         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1387                                     Arg, ArgVT, Arg);
1388
1389       assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1390       ArgVT = VA.getLocVT();
1391       break;
1392     }
1393     case CCValAssign::BCvt: {
1394       unsigned BC = FastEmit_r(ArgVT.getSimpleVT(), VA.getLocVT().getSimpleVT(),
1395                                ISD::BIT_CONVERT, Arg);
1396       assert(BC != 0 && "Failed to emit a bitcast!");
1397       Arg = BC;
1398       ArgVT = VA.getLocVT();
1399       break;
1400     }
1401     }
1402
1403     if (VA.isRegLoc()) {
1404       TargetRegisterClass* RC = TLI.getRegClassFor(ArgVT);
1405       bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), VA.getLocReg(),
1406                                       Arg, RC, RC);
1407       assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1408       Emitted = true;
1409       RegArgs.push_back(VA.getLocReg());
1410     } else {
1411       unsigned LocMemOffset = VA.getLocMemOffset();
1412       X86AddressMode AM;
1413       AM.Base.Reg = StackPtr;
1414       AM.Disp = LocMemOffset;
1415       Value *ArgVal = ArgVals[VA.getValNo()];
1416
1417       // If this is a really simple value, emit this with the Value* version of
1418       // X86FastEmitStore.  If it isn't simple, we don't want to do this, as it
1419       // can cause us to reevaluate the argument.
1420       if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal))
1421         X86FastEmitStore(ArgVT, ArgVal, AM);
1422       else
1423         X86FastEmitStore(ArgVT, Arg, AM);
1424     }
1425   }
1426
1427   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1428   // GOT pointer.
1429   if (Subtarget->isPICStyleGOT()) {
1430     TargetRegisterClass *RC = X86::GR32RegisterClass;
1431     unsigned Base = getInstrInfo()->getGlobalBaseReg(&MF);
1432     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), X86::EBX, Base, RC, RC);
1433     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1434     Emitted = true;
1435   }
1436
1437   // Issue the call.
1438   MachineInstrBuilder MIB;
1439   if (CalleeOp) {
1440     // Register-indirect call.
1441     unsigned CallOpc = Subtarget->is64Bit() ? X86::CALL64r : X86::CALL32r;
1442     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addReg(CalleeOp);
1443
1444   } else {
1445     // Direct call.
1446     assert(GV && "Not a direct call");
1447     unsigned CallOpc =
1448       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
1449
1450     // See if we need any target-specific flags on the GV operand.
1451     unsigned char OpFlags = 0;
1452
1453     // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1454     // external symbols most go through the PLT in PIC mode.  If the symbol
1455     // has hidden or protected visibility, or if it is static or local, then
1456     // we don't need to use the PLT - we can directly call it.
1457     if (Subtarget->isTargetELF() &&
1458         TM.getRelocationModel() == Reloc::PIC_ &&
1459         GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1460       OpFlags = X86II::MO_PLT;
1461     } else if (Subtarget->isPICStyleStubAny() &&
1462                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1463                Subtarget->getDarwinVers() < 9) {
1464       // PC-relative references to external symbols should go through $stub,
1465       // unless we're building with the leopard linker or later, which
1466       // automatically synthesizes these stubs.
1467       OpFlags = X86II::MO_DARWIN_STUB;
1468     }
1469
1470
1471     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addGlobalAddress(GV, 0, OpFlags);
1472   }
1473
1474   // Add an implicit use GOT pointer in EBX.
1475   if (Subtarget->isPICStyleGOT())
1476     MIB.addReg(X86::EBX);
1477
1478   // Add implicit physical register uses to the call.
1479   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1480     MIB.addReg(RegArgs[i]);
1481
1482   // Issue CALLSEQ_END
1483   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1484   BuildMI(MBB, DL, TII.get(AdjStackUp)).addImm(NumBytes).addImm(0);
1485
1486   // Now handle call return value (if any).
1487   if (RetVT.getSimpleVT().SimpleTy != MVT::isVoid) {
1488     SmallVector<CCValAssign, 16> RVLocs;
1489     CCState CCInfo(CC, false, TM, RVLocs, I->getParent()->getContext());
1490     CCInfo.AnalyzeCallResult(RetVT, RetCC_X86);
1491
1492     // Copy all of the result registers out of their specified physreg.
1493     assert(RVLocs.size() == 1 && "Can't handle multi-value calls!");
1494     EVT CopyVT = RVLocs[0].getValVT();
1495     TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1496     TargetRegisterClass *SrcRC = DstRC;
1497
1498     // If this is a call to a function that returns an fp value on the x87 fp
1499     // stack, but where we prefer to use the value in xmm registers, copy it
1500     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1501     if ((RVLocs[0].getLocReg() == X86::ST0 ||
1502          RVLocs[0].getLocReg() == X86::ST1) &&
1503         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1504       CopyVT = MVT::f80;
1505       SrcRC = X86::RSTRegisterClass;
1506       DstRC = X86::RFP80RegisterClass;
1507     }
1508
1509     unsigned ResultReg = createResultReg(DstRC);
1510     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1511                                     RVLocs[0].getLocReg(), DstRC, SrcRC);
1512     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1513     Emitted = true;
1514     if (CopyVT != RVLocs[0].getValVT()) {
1515       // Round the F80 the right size, which also moves to the appropriate xmm
1516       // register. This is accomplished by storing the F80 value in memory and
1517       // then loading it back. Ewww...
1518       EVT ResVT = RVLocs[0].getValVT();
1519       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1520       unsigned MemSize = ResVT.getSizeInBits()/8;
1521       int FI = MFI.CreateStackObject(MemSize, MemSize, false);
1522       addFrameReference(BuildMI(MBB, DL, TII.get(Opc)), FI).addReg(ResultReg);
1523       DstRC = ResVT == MVT::f32
1524         ? X86::FR32RegisterClass : X86::FR64RegisterClass;
1525       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1526       ResultReg = createResultReg(DstRC);
1527       addFrameReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg), FI);
1528     }
1529
1530     if (AndToI1) {
1531       // Mask out all but lowest bit for some call which produces an i1.
1532       unsigned AndResult = createResultReg(X86::GR8RegisterClass);
1533       BuildMI(MBB, DL,
1534               TII.get(X86::AND8ri), AndResult).addReg(ResultReg).addImm(1);
1535       ResultReg = AndResult;
1536     }
1537
1538     UpdateValueMap(I, ResultReg);
1539   }
1540
1541   return true;
1542 }
1543
1544
1545 bool
1546 X86FastISel::TargetSelectInstruction(Instruction *I)  {
1547   switch (I->getOpcode()) {
1548   default: break;
1549   case Instruction::Load:
1550     return X86SelectLoad(I);
1551   case Instruction::Store:
1552     return X86SelectStore(I);
1553   case Instruction::ICmp:
1554   case Instruction::FCmp:
1555     return X86SelectCmp(I);
1556   case Instruction::ZExt:
1557     return X86SelectZExt(I);
1558   case Instruction::Br:
1559     return X86SelectBranch(I);
1560   case Instruction::Call:
1561     return X86SelectCall(I);
1562   case Instruction::LShr:
1563   case Instruction::AShr:
1564   case Instruction::Shl:
1565     return X86SelectShift(I);
1566   case Instruction::Select:
1567     return X86SelectSelect(I);
1568   case Instruction::Trunc:
1569     return X86SelectTrunc(I);
1570   case Instruction::FPExt:
1571     return X86SelectFPExt(I);
1572   case Instruction::FPTrunc:
1573     return X86SelectFPTrunc(I);
1574   case Instruction::ExtractValue:
1575     return X86SelectExtractValue(I);
1576   case Instruction::IntToPtr: // Deliberate fall-through.
1577   case Instruction::PtrToInt: {
1578     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1579     EVT DstVT = TLI.getValueType(I->getType());
1580     if (DstVT.bitsGT(SrcVT))
1581       return X86SelectZExt(I);
1582     if (DstVT.bitsLT(SrcVT))
1583       return X86SelectTrunc(I);
1584     unsigned Reg = getRegForValue(I->getOperand(0));
1585     if (Reg == 0) return false;
1586     UpdateValueMap(I, Reg);
1587     return true;
1588   }
1589   }
1590
1591   return false;
1592 }
1593
1594 unsigned X86FastISel::TargetMaterializeConstant(Constant *C) {
1595   EVT VT;
1596   if (!isTypeLegal(C->getType(), VT))
1597     return false;
1598
1599   // Get opcode and regclass of the output for the given load instruction.
1600   unsigned Opc = 0;
1601   const TargetRegisterClass *RC = NULL;
1602   switch (VT.getSimpleVT().SimpleTy) {
1603   default: return false;
1604   case MVT::i8:
1605     Opc = X86::MOV8rm;
1606     RC  = X86::GR8RegisterClass;
1607     break;
1608   case MVT::i16:
1609     Opc = X86::MOV16rm;
1610     RC  = X86::GR16RegisterClass;
1611     break;
1612   case MVT::i32:
1613     Opc = X86::MOV32rm;
1614     RC  = X86::GR32RegisterClass;
1615     break;
1616   case MVT::i64:
1617     // Must be in x86-64 mode.
1618     Opc = X86::MOV64rm;
1619     RC  = X86::GR64RegisterClass;
1620     break;
1621   case MVT::f32:
1622     if (Subtarget->hasSSE1()) {
1623       Opc = X86::MOVSSrm;
1624       RC  = X86::FR32RegisterClass;
1625     } else {
1626       Opc = X86::LD_Fp32m;
1627       RC  = X86::RFP32RegisterClass;
1628     }
1629     break;
1630   case MVT::f64:
1631     if (Subtarget->hasSSE2()) {
1632       Opc = X86::MOVSDrm;
1633       RC  = X86::FR64RegisterClass;
1634     } else {
1635       Opc = X86::LD_Fp64m;
1636       RC  = X86::RFP64RegisterClass;
1637     }
1638     break;
1639   case MVT::f80:
1640     // No f80 support yet.
1641     return false;
1642   }
1643
1644   // Materialize addresses with LEA instructions.
1645   if (isa<GlobalValue>(C)) {
1646     X86AddressMode AM;
1647     if (X86SelectAddress(C, AM)) {
1648       if (TLI.getPointerTy() == MVT::i32)
1649         Opc = X86::LEA32r;
1650       else
1651         Opc = X86::LEA64r;
1652       unsigned ResultReg = createResultReg(RC);
1653       addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1654       return ResultReg;
1655     }
1656     return 0;
1657   }
1658
1659   // MachineConstantPool wants an explicit alignment.
1660   unsigned Align = TD.getPrefTypeAlignment(C->getType());
1661   if (Align == 0) {
1662     // Alignment of vector types.  FIXME!
1663     Align = TD.getTypeAllocSize(C->getType());
1664   }
1665
1666   // x86-32 PIC requires a PIC base register for constant pools.
1667   unsigned PICBase = 0;
1668   unsigned char OpFlag = 0;
1669   if (Subtarget->isPICStyleStubPIC()) { // Not dynamic-no-pic
1670     OpFlag = X86II::MO_PIC_BASE_OFFSET;
1671     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1672   } else if (Subtarget->isPICStyleGOT()) {
1673     OpFlag = X86II::MO_GOTOFF;
1674     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1675   } else if (Subtarget->isPICStyleRIPRel() &&
1676              TM.getCodeModel() == CodeModel::Small) {
1677     PICBase = X86::RIP;
1678   }
1679
1680   // Create the load from the constant pool.
1681   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1682   unsigned ResultReg = createResultReg(RC);
1683   addConstantPoolReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg),
1684                            MCPOffset, PICBase, OpFlag);
1685
1686   return ResultReg;
1687 }
1688
1689 unsigned X86FastISel::TargetMaterializeAlloca(AllocaInst *C) {
1690   // Fail on dynamic allocas. At this point, getRegForValue has already
1691   // checked its CSE maps, so if we're here trying to handle a dynamic
1692   // alloca, we're not going to succeed. X86SelectAddress has a
1693   // check for dynamic allocas, because it's called directly from
1694   // various places, but TargetMaterializeAlloca also needs a check
1695   // in order to avoid recursion between getRegForValue,
1696   // X86SelectAddrss, and TargetMaterializeAlloca.
1697   if (!StaticAllocaMap.count(C))
1698     return 0;
1699
1700   X86AddressMode AM;
1701   if (!X86SelectAddress(C, AM))
1702     return 0;
1703   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1704   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1705   unsigned ResultReg = createResultReg(RC);
1706   addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1707   return ResultReg;
1708 }
1709
1710 namespace llvm {
1711   llvm::FastISel *X86::createFastISel(MachineFunction &mf,
1712                         MachineModuleInfo *mmi,
1713                         DwarfWriter *dw,
1714                         DenseMap<const Value *, unsigned> &vm,
1715                         DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
1716                         DenseMap<const AllocaInst *, int> &am
1717 #ifndef NDEBUG
1718                         , SmallSet<Instruction*, 8> &cil
1719 #endif
1720                         ) {
1721     return new X86FastISel(mf, mmi, dw, vm, bm, am
1722 #ifndef NDEBUG
1723                            , cil
1724 #endif
1725                            );
1726   }
1727 }