lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/IntrinsicInst.h"
  27 #include "llvm/CodeGen/FastISel.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Support/CallSite.h"
  32 #include "llvm/Support/GetElementPtrTypeIterator.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 namespace {
  37
  38 class X86FastISel : public FastISel {
  39   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  40   /// make the right decision when generating code for different targets.
  41   const X86Subtarget *Subtarget;
  42
  43   /// StackPtr - Register used as the stack pointer.
  44   ///
  45   unsigned StackPtr;
  46
  47   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  48   /// floating point ops.
  49   /// When SSE is available, use it for f32 operations.
  50   /// When SSE2 is available, use it for f64 operations.
  51   bool X86ScalarSSEf64;
  52   bool X86ScalarSSEf32;
  53
  54 public:
  55   explicit X86FastISel(MachineFunction &mf,
  56                        MachineModuleInfo *mmi,
  57                        DwarfWriter *dw,
  58                        DenseMap<const Value *, unsigned> &vm,
  59                        DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
  60                        DenseMap<const AllocaInst *, int> &am
  61 #ifndef NDEBUG
  62                        , SmallSet<Instruction*, 8> &cil
  63 #endif
  64                        )
  65     : FastISel(mf, mmi, dw, vm, bm, am
  66 #ifndef NDEBUG
  67                , cil
  68 #endif
  69                ) {
  70     Subtarget = &TM.getSubtarget<X86Subtarget>();
  71     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  72     X86ScalarSSEf64 = Subtarget->hasSSE2();
  73     X86ScalarSSEf32 = Subtarget->hasSSE1();
  74   }
  75
  76   virtual bool TargetSelectInstruction(Instruction *I);
  77
  78 #include "X86GenFastISel.inc"
  79
  80 private:
  81   bool X86FastEmitCompare(Value *LHS, Value *RHS, MVT VT);
  82
  83   bool X86FastEmitLoad(MVT VT, const X86AddressMode &AM, unsigned &RR);
  84
  85   bool X86FastEmitStore(MVT VT, Value *Val,
  86                         const X86AddressMode &AM);
  87   bool X86FastEmitStore(MVT VT, unsigned Val,
  88                         const X86AddressMode &AM);
  89
  90   bool X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT, unsigned Src, MVT SrcVT,
  91                          unsigned &ResultReg);
  92
  93   bool X86SelectAddress(Value *V, X86AddressMode &AM);
  94   bool X86SelectCallAddress(Value *V, X86AddressMode &AM);
  95
  96   bool X86SelectLoad(Instruction *I);
  97
  98   bool X86SelectStore(Instruction *I);
  99
 100   bool X86SelectCmp(Instruction *I);
 101
 102   bool X86SelectZExt(Instruction *I);
 103
 104   bool X86SelectBranch(Instruction *I);
 105
 106   bool X86SelectShift(Instruction *I);
 107
 108   bool X86SelectSelect(Instruction *I);
 109
 110   bool X86SelectTrunc(Instruction *I);
 111
 112   bool X86SelectFPExt(Instruction *I);
 113   bool X86SelectFPTrunc(Instruction *I);
 114
 115   bool X86SelectExtractValue(Instruction *I);
 116
 117   bool X86VisitIntrinsicCall(IntrinsicInst &I);
 118   bool X86SelectCall(Instruction *I);
 119
 120   CCAssignFn *CCAssignFnForCall(unsigned CC, bool isTailCall = false);
 121
 122   const X86InstrInfo *getInstrInfo() const {
 123     return getTargetMachine()->getInstrInfo();
 124   }
 125   const X86TargetMachine *getTargetMachine() const {
 126     return static_cast<const X86TargetMachine *>(&TM);
 127   }
 128
 129   unsigned TargetMaterializeConstant(Constant *C);
 130
 131   unsigned TargetMaterializeAlloca(AllocaInst *C);
 132
 133   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 134   /// computed in an SSE register, not on the X87 floating point stack.
 135   bool isScalarFPTypeInSSEReg(MVT VT) const {
 136     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 137       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 138   }
 139
 140   bool isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1 = false);
 141 };
 142
 143 } // end anonymous namespace.
 144
 145 bool X86FastISel::isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1) {
 146   VT = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 147   if (VT == MVT::Other || !VT.isSimple())
 148     // Unhandled type. Halt "fast" selection and bail.
 149     return false;
 150
 151   // For now, require SSE/SSE2 for performing floating-point operations,
 152   // since x87 requires additional work.
 153   if (VT == MVT::f64 && !X86ScalarSSEf64)
 154      return false;
 155   if (VT == MVT::f32 && !X86ScalarSSEf32)
 156      return false;
 157   // Similarly, no f80 support yet.
 158   if (VT == MVT::f80)
 159     return false;
 160   // We only handle legal types. For example, on x86-32 the instruction
 161   // selector contains all of the 64-bit instructions from x86-64,
 162   // under the assumption that i64 won't be used if the target doesn't
 163   // support it.
 164   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 165 }
 166
 167 #include "X86GenCallingConv.inc"
 168
 169 /// CCAssignFnForCall - Selects the correct CCAssignFn for a given calling
 170 /// convention.
 171 CCAssignFn *X86FastISel::CCAssignFnForCall(unsigned CC, bool isTaillCall) {
 172   if (Subtarget->is64Bit()) {
 173     if (Subtarget->isTargetWin64())
 174       return CC_X86_Win64_C;
 175     else
 176       return CC_X86_64_C;
 177   }
 178
 179   if (CC == CallingConv::X86_FastCall)
 180     return CC_X86_32_FastCall;
 181   else if (CC == CallingConv::Fast)
 182     return CC_X86_32_FastCC;
 183   else
 184     return CC_X86_32_C;
 185 }
 186
 187 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 188 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 189 /// Return true and the result register by reference if it is possible.
 190 bool X86FastISel::X86FastEmitLoad(MVT VT, const X86AddressMode &AM,
 191                                   unsigned &ResultReg) {
 192   // Get opcode and regclass of the output for the given load instruction.
 193   unsigned Opc = 0;
 194   const TargetRegisterClass *RC = NULL;
 195   switch (VT.getSimpleVT()) {
 196   default: return false;
 197   case MVT::i8:
 198     Opc = X86::MOV8rm;
 199     RC  = X86::GR8RegisterClass;
 200     break;
 201   case MVT::i16:
 202     Opc = X86::MOV16rm;
 203     RC  = X86::GR16RegisterClass;
 204     break;
 205   case MVT::i32:
 206     Opc = X86::MOV32rm;
 207     RC  = X86::GR32RegisterClass;
 208     break;
 209   case MVT::i64:
 210     // Must be in x86-64 mode.
 211     Opc = X86::MOV64rm;
 212     RC  = X86::GR64RegisterClass;
 213     break;
 214   case MVT::f32:
 215     if (Subtarget->hasSSE1()) {
 216       Opc = X86::MOVSSrm;
 217       RC  = X86::FR32RegisterClass;
 218     } else {
 219       Opc = X86::LD_Fp32m;
 220       RC  = X86::RFP32RegisterClass;
 221     }
 222     break;
 223   case MVT::f64:
 224     if (Subtarget->hasSSE2()) {
 225       Opc = X86::MOVSDrm;
 226       RC  = X86::FR64RegisterClass;
 227     } else {
 228       Opc = X86::LD_Fp64m;
 229       RC  = X86::RFP64RegisterClass;
 230     }
 231     break;
 232   case MVT::f80:
 233     // No f80 support yet.
 234     return false;
 235   }
 236
 237   ResultReg = createResultReg(RC);
 238   addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
 239   return true;
 240 }
 241
 242 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 243 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 244 /// and a displacement offset, or a GlobalAddress,
 245 /// i.e. V. Return true if it is possible.
 246 bool
 247 X86FastISel::X86FastEmitStore(MVT VT, unsigned Val,
 248                               const X86AddressMode &AM) {
 249   // Get opcode and regclass of the output for the given store instruction.
 250   unsigned Opc = 0;
 251   switch (VT.getSimpleVT()) {
 252   case MVT::f80: // No f80 support yet.
 253   default: return false;
 254   case MVT::i8:  Opc = X86::MOV8mr;  break;
 255   case MVT::i16: Opc = X86::MOV16mr; break;
 256   case MVT::i32: Opc = X86::MOV32mr; break;
 257   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 258   case MVT::f32:
 259     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 260     break;
 261   case MVT::f64:
 262     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 263     break;
 264   }
 265
 266   addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM).addReg(Val);
 267   return true;
 268 }
 269
 270 bool X86FastISel::X86FastEmitStore(MVT VT, Value *Val,
 271                                    const X86AddressMode &AM) {
 272   // Handle 'null' like i32/i64 0.
 273   if (isa<ConstantPointerNull>(Val))
 274     Val = Constant::getNullValue(TD.getIntPtrType());
 275
 276   // If this is a store of a simple constant, fold the constant into the store.
 277   if (ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 278     unsigned Opc = 0;
 279     switch (VT.getSimpleVT()) {
 280     default: break;
 281     case MVT::i8:  Opc = X86::MOV8mi;  break;
 282     case MVT::i16: Opc = X86::MOV16mi; break;
 283     case MVT::i32: Opc = X86::MOV32mi; break;
 284     case MVT::i64:
 285       // Must be a 32-bit sign extended value.
 286       if ((int)CI->getSExtValue() == CI->getSExtValue())
 287         Opc = X86::MOV64mi32;
 288       break;
 289     }
 290
 291     if (Opc) {
 292       addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM)
 293                              .addImm(CI->getSExtValue());
 294       return true;
 295     }
 296   }
 297
 298   unsigned ValReg = getRegForValue(Val);
 299   if (ValReg == 0)
 300     return false;
 301
 302   return X86FastEmitStore(VT, ValReg, AM);
 303 }
 304
 305 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 306 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 307 /// ISD::SIGN_EXTEND).
 308 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT,
 309                                     unsigned Src, MVT SrcVT,
 310                                     unsigned &ResultReg) {
 311   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc, Src);
 312
 313   if (RR != 0) {
 314     ResultReg = RR;
 315     return true;
 316   } else
 317     return false;
 318 }
 319
 320 /// X86SelectAddress - Attempt to fill in an address from the given value.
 321 ///
 322 bool X86FastISel::X86SelectAddress(Value *V, X86AddressMode &AM) {
 323   User *U = NULL;
 324   unsigned Opcode = Instruction::UserOp1;
 325   if (Instruction *I = dyn_cast<Instruction>(V)) {
 326     Opcode = I->getOpcode();
 327     U = I;
 328   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 329     Opcode = C->getOpcode();
 330     U = C;
 331   }
 332
 333   switch (Opcode) {
 334   default: break;
 335   case Instruction::BitCast:
 336     // Look past bitcasts.
 337     return X86SelectAddress(U->getOperand(0), AM);
 338
 339   case Instruction::IntToPtr:
 340     // Look past no-op inttoptrs.
 341     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 342       return X86SelectAddress(U->getOperand(0), AM);
 343     break;
 344
 345   case Instruction::PtrToInt:
 346     // Look past no-op ptrtoints.
 347     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 348       return X86SelectAddress(U->getOperand(0), AM);
 349     break;
 350
 351   case Instruction::Alloca: {
 352     // Do static allocas.
 353     const AllocaInst *A = cast<AllocaInst>(V);
 354     DenseMap<const AllocaInst*, int>::iterator SI = StaticAllocaMap.find(A);
 355     if (SI != StaticAllocaMap.end()) {
 356       AM.BaseType = X86AddressMode::FrameIndexBase;
 357       AM.Base.FrameIndex = SI->second;
 358       return true;
 359     }
 360     break;
 361   }
 362
 363   case Instruction::Add: {
 364     // Adds of constants are common and easy enough.
 365     if (ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 366       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 367       // They have to fit in the 32-bit signed displacement field though.
 368       if (isInt32(Disp)) {
 369         AM.Disp = (uint32_t)Disp;
 370         return X86SelectAddress(U->getOperand(0), AM);
 371       }
 372     }
 373     break;
 374   }
 375
 376   case Instruction::GetElementPtr: {
 377     // Pattern-match simple GEPs.
 378     uint64_t Disp = (int32_t)AM.Disp;
 379     unsigned IndexReg = AM.IndexReg;
 380     unsigned Scale = AM.Scale;
 381     gep_type_iterator GTI = gep_type_begin(U);
 382     // Iterate through the indices, folding what we can. Constants can be
 383     // folded, and one dynamic index can be handled, if the scale is supported.
 384     for (User::op_iterator i = U->op_begin() + 1, e = U->op_end();
 385          i != e; ++i, ++GTI) {
 386       Value *Op = *i;
 387       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 388         const StructLayout *SL = TD.getStructLayout(STy);
 389         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 390         Disp += SL->getElementOffset(Idx);
 391       } else {
 392         uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 393         if (ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 394           // Constant-offset addressing.
 395           Disp += CI->getSExtValue() * S;
 396         } else if (IndexReg == 0 &&
 397                    (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 398                    (S == 1 || S == 2 || S == 4 || S == 8)) {
 399           // Scaled-index addressing.
 400           Scale = S;
 401           IndexReg = getRegForGEPIndex(Op);
 402           if (IndexReg == 0)
 403             return false;
 404         } else
 405           // Unsupported.
 406           goto unsupported_gep;
 407       }
 408     }
 409     // Check for displacement overflow.
 410     if (!isInt32(Disp))
 411       break;
 412     // Ok, the GEP indices were covered by constant-offset and scaled-index
 413     // addressing. Update the address state and move on to examining the base.
 414     AM.IndexReg = IndexReg;
 415     AM.Scale = Scale;
 416     AM.Disp = (uint32_t)Disp;
 417     return X86SelectAddress(U->getOperand(0), AM);
 418   unsupported_gep:
 419     // Ok, the GEP indices weren't all covered.
 420     break;
 421   }
 422   }
 423
 424   // Handle constant address.
 425   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 426     // Can't handle alternate code models yet.
 427     if (TM.getCodeModel() != CodeModel::Default &&
 428         TM.getCodeModel() != CodeModel::Small)
 429       return false;
 430
 431     // RIP-relative addresses can't have additional register operands.
 432     if (Subtarget->isPICStyleRIPRel() &&
 433         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 434       return false;
 435
 436     // Can't handle TLS yet.
 437     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 438       if (GVar->isThreadLocal())
 439         return false;
 440
 441     // Okay, we've committed to selecting this global. Set up the basic address.
 442     AM.GV = GV;
 443
 444     // Allow the subtarget to classify the global.
 445     unsigned char GVFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 446
 447     // If this reference is relative to the pic base, set it now.
 448     if (isGlobalRelativeToPICBase(GVFlags)) {
 449       // FIXME: How do we know Base.Reg is free??
 450       AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(&MF);
 451     }
 452
 453     // Unless the ABI requires an extra load, return a direct reference to
 454     // the global.
 455     if (!isGlobalStubReference(GVFlags)) {
 456       if (Subtarget->isPICStyleRIPRel()) {
 457         // Use rip-relative addressing if we can.  Above we verified that the
 458         // base and index registers are unused.
 459         assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 460         AM.Base.Reg = X86::RIP;
 461       }
 462       AM.GVOpFlags = GVFlags;
 463       return true;
 464     }
 465
 466     // Ok, we need to do a load from a stub.  If we've already loaded from this
 467     // stub, reuse the loaded pointer, otherwise emit the load now.
 468     DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 469     unsigned LoadReg;
 470     if (I != LocalValueMap.end() && I->second != 0) {
 471       LoadReg = I->second;
 472     } else {
 473       // Issue load from stub.
 474       unsigned Opc = 0;
 475       const TargetRegisterClass *RC = NULL;
 476       X86AddressMode StubAM;
 477       StubAM.Base.Reg = AM.Base.Reg;
 478       StubAM.GV = GV;
 479       StubAM.GVOpFlags = GVFlags;
 480
 481       if (TLI.getPointerTy() == MVT::i64) {
 482         Opc = X86::MOV64rm;
 483         RC  = X86::GR64RegisterClass;
 484
 485         if (Subtarget->isPICStyleRIPRel())
 486           StubAM.Base.Reg = X86::RIP;
 487       } else {
 488         Opc = X86::MOV32rm;
 489         RC  = X86::GR32RegisterClass;
 490       }
 491
 492       LoadReg = createResultReg(RC);
 493       addFullAddress(BuildMI(MBB, DL, TII.get(Opc), LoadReg), StubAM);
 494
 495       // Prevent loading GV stub multiple times in same MBB.
 496       LocalValueMap[V] = LoadReg;
 497     }
 498
 499     // Now construct the final address. Note that the Disp, Scale,
 500     // and Index values may already be set here.
 501     AM.Base.Reg = LoadReg;
 502     AM.GV = 0;
 503     return true;
 504   }
 505
 506   // If all else fails, try to materialize the value in a register.
 507   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 508     if (AM.Base.Reg == 0) {
 509       AM.Base.Reg = getRegForValue(V);
 510       return AM.Base.Reg != 0;
 511     }
 512     if (AM.IndexReg == 0) {
 513       assert(AM.Scale == 1 && "Scale with no index!");
 514       AM.IndexReg = getRegForValue(V);
 515       return AM.IndexReg != 0;
 516     }
 517   }
 518
 519   return false;
 520 }
 521
 522 /// X86SelectCallAddress - Attempt to fill in an address from the given value.
 523 ///
 524 bool X86FastISel::X86SelectCallAddress(Value *V, X86AddressMode &AM) {
 525   User *U = NULL;
 526   unsigned Opcode = Instruction::UserOp1;
 527   if (Instruction *I = dyn_cast<Instruction>(V)) {
 528     Opcode = I->getOpcode();
 529     U = I;
 530   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 531     Opcode = C->getOpcode();
 532     U = C;
 533   }
 534
 535   switch (Opcode) {
 536   default: break;
 537   case Instruction::BitCast:
 538     // Look past bitcasts.
 539     return X86SelectCallAddress(U->getOperand(0), AM);
 540
 541   case Instruction::IntToPtr:
 542     // Look past no-op inttoptrs.
 543     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 544       return X86SelectCallAddress(U->getOperand(0), AM);
 545     break;
 546
 547   case Instruction::PtrToInt:
 548     // Look past no-op ptrtoints.
 549     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 550       return X86SelectCallAddress(U->getOperand(0), AM);
 551     break;
 552   }
 553
 554   // Handle constant address.
 555   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 556     // Can't handle alternate code models yet.
 557     if (TM.getCodeModel() != CodeModel::Default &&
 558         TM.getCodeModel() != CodeModel::Small)
 559       return false;
 560
 561     // RIP-relative addresses can't have additional register operands.
 562     if (Subtarget->isPICStyleRIPRel() &&
 563         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 564       return false;
 565
 566     // Can't handle TLS or DLLImport.
 567     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 568       if (GVar->isThreadLocal() || GVar->hasDLLImportLinkage())
 569         return false;
 570
 571     // Okay, we've committed to selecting this global. Set up the basic address.
 572     AM.GV = GV;
 573
 574     // No ABI requires an extra load for anything other than DLLImport, which
 575     // we rejected above. Return a direct reference to the global.
 576     if (Subtarget->isPICStyleRIPRel()) {
 577       // Use rip-relative addressing if we can.  Above we verified that the
 578       // base and index registers are unused.
 579       assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 580       AM.Base.Reg = X86::RIP;
 581     } else if (Subtarget->isPICStyleStubPIC()) {
 582       AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 583     } else if (Subtarget->isPICStyleGOT()) {
 584       AM.GVOpFlags = X86II::MO_GOTOFF;
 585     }
 586
 587     return true;
 588   }
 589
 590   // If all else fails, try to materialize the value in a register.
 591   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 592     if (AM.Base.Reg == 0) {
 593       AM.Base.Reg = getRegForValue(V);
 594       return AM.Base.Reg != 0;
 595     }
 596     if (AM.IndexReg == 0) {
 597       assert(AM.Scale == 1 && "Scale with no index!");
 598       AM.IndexReg = getRegForValue(V);
 599       return AM.IndexReg != 0;
 600     }
 601   }
 602
 603   return false;
 604 }
 605
 606
 607 /// X86SelectStore - Select and emit code to implement store instructions.
 608 bool X86FastISel::X86SelectStore(Instruction* I) {
 609   MVT VT;
 610   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 611     return false;
 612
 613   X86AddressMode AM;
 614   if (!X86SelectAddress(I->getOperand(1), AM))
 615     return false;
 616
 617   return X86FastEmitStore(VT, I->getOperand(0), AM);
 618 }
 619
 620 /// X86SelectLoad - Select and emit code to implement load instructions.
 621 ///
 622 bool X86FastISel::X86SelectLoad(Instruction *I)  {
 623   MVT VT;
 624   if (!isTypeLegal(I->getType(), VT))
 625     return false;
 626
 627   X86AddressMode AM;
 628   if (!X86SelectAddress(I->getOperand(0), AM))
 629     return false;
 630
 631   unsigned ResultReg = 0;
 632   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 633     UpdateValueMap(I, ResultReg);
 634     return true;
 635   }
 636   return false;
 637 }
 638
 639 static unsigned X86ChooseCmpOpcode(MVT VT) {
 640   switch (VT.getSimpleVT()) {
 641   default:       return 0;
 642   case MVT::i8:  return X86::CMP8rr;
 643   case MVT::i16: return X86::CMP16rr;
 644   case MVT::i32: return X86::CMP32rr;
 645   case MVT::i64: return X86::CMP64rr;
 646   case MVT::f32: return X86::UCOMISSrr;
 647   case MVT::f64: return X86::UCOMISDrr;
 648   }
 649 }
 650
 651 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 652 /// of the comparison, return an opcode that works for the compare (e.g.
 653 /// CMP32ri) otherwise return 0.
 654 static unsigned X86ChooseCmpImmediateOpcode(MVT VT, ConstantInt *RHSC) {
 655   switch (VT.getSimpleVT()) {
 656   // Otherwise, we can't fold the immediate into this comparison.
 657   default: return 0;
 658   case MVT::i8: return X86::CMP8ri;
 659   case MVT::i16: return X86::CMP16ri;
 660   case MVT::i32: return X86::CMP32ri;
 661   case MVT::i64:
 662     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 663     // field.
 664     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 665       return X86::CMP64ri32;
 666     return 0;
 667   }
 668 }
 669
 670 bool X86FastISel::X86FastEmitCompare(Value *Op0, Value *Op1, MVT VT) {
 671   unsigned Op0Reg = getRegForValue(Op0);
 672   if (Op0Reg == 0) return false;
 673
 674   // Handle 'null' like i32/i64 0.
 675   if (isa<ConstantPointerNull>(Op1))
 676     Op1 = Constant::getNullValue(TD.getIntPtrType());
 677
 678   // We have two options: compare with register or immediate.  If the RHS of
 679   // the compare is an immediate that we can fold into this compare, use
 680   // CMPri, otherwise use CMPrr.
 681   if (ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 682     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 683       BuildMI(MBB, DL, TII.get(CompareImmOpc)).addReg(Op0Reg)
 684                                           .addImm(Op1C->getSExtValue());
 685       return true;
 686     }
 687   }
 688
 689   unsigned CompareOpc = X86ChooseCmpOpcode(VT);
 690   if (CompareOpc == 0) return false;
 691
 692   unsigned Op1Reg = getRegForValue(Op1);
 693   if (Op1Reg == 0) return false;
 694   BuildMI(MBB, DL, TII.get(CompareOpc)).addReg(Op0Reg).addReg(Op1Reg);
 695
 696   return true;
 697 }
 698
 699 bool X86FastISel::X86SelectCmp(Instruction *I) {
 700   CmpInst *CI = cast<CmpInst>(I);
 701
 702   MVT VT;
 703   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 704     return false;
 705
 706   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 707   unsigned SetCCOpc;
 708   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 709   switch (CI->getPredicate()) {
 710   case CmpInst::FCMP_OEQ: {
 711     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 712       return false;
 713
 714     unsigned EReg = createResultReg(&X86::GR8RegClass);
 715     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 716     BuildMI(MBB, DL, TII.get(X86::SETEr), EReg);
 717     BuildMI(MBB, DL, TII.get(X86::SETNPr), NPReg);
 718     BuildMI(MBB, DL,
 719             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 720     UpdateValueMap(I, ResultReg);
 721     return true;
 722   }
 723   case CmpInst::FCMP_UNE: {
 724     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 725       return false;
 726
 727     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 728     unsigned PReg = createResultReg(&X86::GR8RegClass);
 729     BuildMI(MBB, DL, TII.get(X86::SETNEr), NEReg);
 730     BuildMI(MBB, DL, TII.get(X86::SETPr), PReg);
 731     BuildMI(MBB, DL, TII.get(X86::OR8rr), ResultReg).addReg(PReg).addReg(NEReg);
 732     UpdateValueMap(I, ResultReg);
 733     return true;
 734   }
 735   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 736   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 737   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 738   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 739   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 740   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 741   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 742   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 743   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 744   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 745   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 746   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 747
 748   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 749   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 750   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 751   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 752   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 753   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 754   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 755   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 756   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 757   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 758   default:
 759     return false;
 760   }
 761
 762   Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 763   if (SwapArgs)
 764     std::swap(Op0, Op1);
 765
 766   // Emit a compare of Op0/Op1.
 767   if (!X86FastEmitCompare(Op0, Op1, VT))
 768     return false;
 769
 770   BuildMI(MBB, DL, TII.get(SetCCOpc), ResultReg);
 771   UpdateValueMap(I, ResultReg);
 772   return true;
 773 }
 774
 775 bool X86FastISel::X86SelectZExt(Instruction *I) {
 776   // Handle zero-extension from i1 to i8, which is common.
 777   if (I->getType() == Type::Int8Ty &&
 778       I->getOperand(0)->getType() == Type::Int1Ty) {
 779     unsigned ResultReg = getRegForValue(I->getOperand(0));
 780     if (ResultReg == 0) return false;
 781     // Set the high bits to zero.
 782     ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg);
 783     if (ResultReg == 0) return false;
 784     UpdateValueMap(I, ResultReg);
 785     return true;
 786   }
 787
 788   return false;
 789 }
 790
 791
 792 bool X86FastISel::X86SelectBranch(Instruction *I) {
 793   // Unconditional branches are selected by tablegen-generated code.
 794   // Handle a conditional branch.
 795   BranchInst *BI = cast<BranchInst>(I);
 796   MachineBasicBlock *TrueMBB = MBBMap[BI->getSuccessor(0)];
 797   MachineBasicBlock *FalseMBB = MBBMap[BI->getSuccessor(1)];
 798
 799   // Fold the common case of a conditional branch with a comparison.
 800   if (CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 801     if (CI->hasOneUse()) {
 802       MVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 803
 804       // Try to take advantage of fallthrough opportunities.
 805       CmpInst::Predicate Predicate = CI->getPredicate();
 806       if (MBB->isLayoutSuccessor(TrueMBB)) {
 807         std::swap(TrueMBB, FalseMBB);
 808         Predicate = CmpInst::getInversePredicate(Predicate);
 809       }
 810
 811       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 812       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 813
 814       switch (Predicate) {
 815       case CmpInst::FCMP_OEQ:
 816         std::swap(TrueMBB, FalseMBB);
 817         Predicate = CmpInst::FCMP_UNE;
 818         // FALL THROUGH
 819       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE; break;
 820       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 821       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 822       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA;  break;
 823       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE; break;
 824       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE; break;
 825       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP; break;
 826       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP;  break;
 827       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE;  break;
 828       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB;  break;
 829       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE; break;
 830       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 831       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 832
 833       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE;  break;
 834       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE; break;
 835       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 836       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 837       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 838       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 839       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG;  break;
 840       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE; break;
 841       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL;  break;
 842       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE; break;
 843       default:
 844         return false;
 845       }
 846
 847       Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 848       if (SwapArgs)
 849         std::swap(Op0, Op1);
 850
 851       // Emit a compare of the LHS and RHS, setting the flags.
 852       if (!X86FastEmitCompare(Op0, Op1, VT))
 853         return false;
 854
 855       BuildMI(MBB, DL, TII.get(BranchOpc)).addMBB(TrueMBB);
 856
 857       if (Predicate == CmpInst::FCMP_UNE) {
 858         // X86 requires a second branch to handle UNE (and OEQ,
 859         // which is mapped to UNE above).
 860         BuildMI(MBB, DL, TII.get(X86::JP)).addMBB(TrueMBB);
 861       }
 862
 863       FastEmitBranch(FalseMBB);
 864       MBB->addSuccessor(TrueMBB);
 865       return true;
 866     }
 867   } else if (ExtractValueInst *EI =
 868              dyn_cast<ExtractValueInst>(BI->getCondition())) {
 869     // Check to see if the branch instruction is from an "arithmetic with
 870     // overflow" intrinsic. The main way these intrinsics are used is:
 871     //
 872     //   %t = call { i32, i1 } @llvm.sadd.with.overflow.i32(i32 %v1, i32 %v2)
 873     //   %sum = extractvalue { i32, i1 } %t, 0
 874     //   %obit = extractvalue { i32, i1 } %t, 1
 875     //   br i1 %obit, label %overflow, label %normal
 876     //
 877     // The %sum and %obit are converted in an ADD and a SETO/SETB before
 878     // reaching the branch. Therefore, we search backwards through the MBB
 879     // looking for the SETO/SETB instruction. If an instruction modifies the
 880     // EFLAGS register before we reach the SETO/SETB instruction, then we can't
 881     // convert the branch into a JO/JB instruction.
 882     if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(EI->getAggregateOperand())){
 883       if (CI->getIntrinsicID() == Intrinsic::sadd_with_overflow ||
 884           CI->getIntrinsicID() == Intrinsic::uadd_with_overflow) {
 885         const MachineInstr *SetMI = 0;
 886         unsigned Reg = lookUpRegForValue(EI);
 887
 888         for (MachineBasicBlock::const_reverse_iterator
 889                RI = MBB->rbegin(), RE = MBB->rend(); RI != RE; ++RI) {
 890           const MachineInstr &MI = *RI;
 891
 892           if (MI.modifiesRegister(Reg)) {
 893             unsigned Src, Dst, SrcSR, DstSR;
 894
 895             if (getInstrInfo()->isMoveInstr(MI, Src, Dst, SrcSR, DstSR)) {
 896               Reg = Src;
 897               continue;
 898             }
 899
 900             SetMI = &MI;
 901             break;
 902           }
 903
 904           const TargetInstrDesc &TID = MI.getDesc();
 905           if (TID.hasUnmodeledSideEffects() ||
 906               TID.hasImplicitDefOfPhysReg(X86::EFLAGS))
 907             break;
 908         }
 909
 910         if (SetMI) {
 911           unsigned OpCode = SetMI->getOpcode();
 912
 913           if (OpCode == X86::SETOr || OpCode == X86::SETBr) {
 914             BuildMI(MBB, DL, TII.get(OpCode == X86::SETOr ? X86::JO : X86::JB))
 915               .addMBB(TrueMBB);
 916             FastEmitBranch(FalseMBB);
 917             MBB->addSuccessor(TrueMBB);
 918             return true;
 919           }
 920         }
 921       }
 922     }
 923   }
 924
 925   // Otherwise do a clumsy setcc and re-test it.
 926   unsigned OpReg = getRegForValue(BI->getCondition());
 927   if (OpReg == 0) return false;
 928
 929   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(OpReg).addReg(OpReg);
 930   BuildMI(MBB, DL, TII.get(X86::JNE)).addMBB(TrueMBB);
 931   FastEmitBranch(FalseMBB);
 932   MBB->addSuccessor(TrueMBB);
 933   return true;
 934 }
 935
 936 bool X86FastISel::X86SelectShift(Instruction *I) {
 937   unsigned CReg = 0, OpReg = 0, OpImm = 0;
 938   const TargetRegisterClass *RC = NULL;
 939   if (I->getType() == Type::Int8Ty) {
 940     CReg = X86::CL;
 941     RC = &X86::GR8RegClass;
 942     switch (I->getOpcode()) {
 943     case Instruction::LShr: OpReg = X86::SHR8rCL; OpImm = X86::SHR8ri; break;
 944     case Instruction::AShr: OpReg = X86::SAR8rCL; OpImm = X86::SAR8ri; break;
 945     case Instruction::Shl:  OpReg = X86::SHL8rCL; OpImm = X86::SHL8ri; break;
 946     default: return false;
 947     }
 948   } else if (I->getType() == Type::Int16Ty) {
 949     CReg = X86::CX;
 950     RC = &X86::GR16RegClass;
 951     switch (I->getOpcode()) {
 952     case Instruction::LShr: OpReg = X86::SHR16rCL; OpImm = X86::SHR16ri; break;
 953     case Instruction::AShr: OpReg = X86::SAR16rCL; OpImm = X86::SAR16ri; break;
 954     case Instruction::Shl:  OpReg = X86::SHL16rCL; OpImm = X86::SHL16ri; break;
 955     default: return false;
 956     }
 957   } else if (I->getType() == Type::Int32Ty) {
 958     CReg = X86::ECX;
 959     RC = &X86::GR32RegClass;
 960     switch (I->getOpcode()) {
 961     case Instruction::LShr: OpReg = X86::SHR32rCL; OpImm = X86::SHR32ri; break;
 962     case Instruction::AShr: OpReg = X86::SAR32rCL; OpImm = X86::SAR32ri; break;
 963     case Instruction::Shl:  OpReg = X86::SHL32rCL; OpImm = X86::SHL32ri; break;
 964     default: return false;
 965     }
 966   } else if (I->getType() == Type::Int64Ty) {
 967     CReg = X86::RCX;
 968     RC = &X86::GR64RegClass;
 969     switch (I->getOpcode()) {
 970     case Instruction::LShr: OpReg = X86::SHR64rCL; OpImm = X86::SHR64ri; break;
 971     case Instruction::AShr: OpReg = X86::SAR64rCL; OpImm = X86::SAR64ri; break;
 972     case Instruction::Shl:  OpReg = X86::SHL64rCL; OpImm = X86::SHL64ri; break;
 973     default: return false;
 974     }
 975   } else {
 976     return false;
 977   }
 978
 979   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
 980   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
 981     return false;
 982
 983   unsigned Op0Reg = getRegForValue(I->getOperand(0));
 984   if (Op0Reg == 0) return false;
 985
 986   // Fold immediate in shl(x,3).
 987   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 988     unsigned ResultReg = createResultReg(RC);
 989     BuildMI(MBB, DL, TII.get(OpImm),
 990             ResultReg).addReg(Op0Reg).addImm(CI->getZExtValue() & 0xff);
 991     UpdateValueMap(I, ResultReg);
 992     return true;
 993   }
 994
 995   unsigned Op1Reg = getRegForValue(I->getOperand(1));
 996   if (Op1Reg == 0) return false;
 997   TII.copyRegToReg(*MBB, MBB->end(), CReg, Op1Reg, RC, RC);
 998
 999   // The shift instruction uses X86::CL. If we defined a super-register
1000   // of X86::CL, emit an EXTRACT_SUBREG to precisely describe what
1001   // we're doing here.
1002   if (CReg != X86::CL)
1003     BuildMI(MBB, DL, TII.get(TargetInstrInfo::EXTRACT_SUBREG), X86::CL)
1004       .addReg(CReg).addImm(X86::SUBREG_8BIT);
1005
1006   unsigned ResultReg = createResultReg(RC);
1007   BuildMI(MBB, DL, TII.get(OpReg), ResultReg).addReg(Op0Reg);
1008   UpdateValueMap(I, ResultReg);
1009   return true;
1010 }
1011
1012 bool X86FastISel::X86SelectSelect(Instruction *I) {
1013   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1014   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1015     return false;
1016
1017   unsigned Opc = 0;
1018   const TargetRegisterClass *RC = NULL;
1019   if (VT.getSimpleVT() == MVT::i16) {
1020     Opc = X86::CMOVE16rr;
1021     RC = &X86::GR16RegClass;
1022   } else if (VT.getSimpleVT() == MVT::i32) {
1023     Opc = X86::CMOVE32rr;
1024     RC = &X86::GR32RegClass;
1025   } else if (VT.getSimpleVT() == MVT::i64) {
1026     Opc = X86::CMOVE64rr;
1027     RC = &X86::GR64RegClass;
1028   } else {
1029     return false;
1030   }
1031
1032   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1033   if (Op0Reg == 0) return false;
1034   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1035   if (Op1Reg == 0) return false;
1036   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1037   if (Op2Reg == 0) return false;
1038
1039   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(Op0Reg).addReg(Op0Reg);
1040   unsigned ResultReg = createResultReg(RC);
1041   BuildMI(MBB, DL, TII.get(Opc), ResultReg).addReg(Op1Reg).addReg(Op2Reg);
1042   UpdateValueMap(I, ResultReg);
1043   return true;
1044 }
1045
1046 bool X86FastISel::X86SelectFPExt(Instruction *I) {
1047   // fpext from float to double.
1048   if (Subtarget->hasSSE2() && I->getType() == Type::DoubleTy) {
1049     Value *V = I->getOperand(0);
1050     if (V->getType() == Type::FloatTy) {
1051       unsigned OpReg = getRegForValue(V);
1052       if (OpReg == 0) return false;
1053       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
1054       BuildMI(MBB, DL, TII.get(X86::CVTSS2SDrr), ResultReg).addReg(OpReg);
1055       UpdateValueMap(I, ResultReg);
1056       return true;
1057     }
1058   }
1059
1060   return false;
1061 }
1062
1063 bool X86FastISel::X86SelectFPTrunc(Instruction *I) {
1064   if (Subtarget->hasSSE2()) {
1065     if (I->getType() == Type::FloatTy) {
1066       Value *V = I->getOperand(0);
1067       if (V->getType() == Type::DoubleTy) {
1068         unsigned OpReg = getRegForValue(V);
1069         if (OpReg == 0) return false;
1070         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
1071         BuildMI(MBB, DL, TII.get(X86::CVTSD2SSrr), ResultReg).addReg(OpReg);
1072         UpdateValueMap(I, ResultReg);
1073         return true;
1074       }
1075     }
1076   }
1077
1078   return false;
1079 }
1080
1081 bool X86FastISel::X86SelectTrunc(Instruction *I) {
1082   if (Subtarget->is64Bit())
1083     // All other cases should be handled by the tblgen generated code.
1084     return false;
1085   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1086   MVT DstVT = TLI.getValueType(I->getType());
1087
1088   // This code only handles truncation to byte right now.
1089   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1090     // All other cases should be handled by the tblgen generated code.
1091     return false;
1092   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1093     // All other cases should be handled by the tblgen generated code.
1094     return false;
1095
1096   unsigned InputReg = getRegForValue(I->getOperand(0));
1097   if (!InputReg)
1098     // Unhandled operand.  Halt "fast" selection and bail.
1099     return false;
1100
1101   // First issue a copy to GR16_ABCD or GR32_ABCD.
1102   unsigned CopyOpc = (SrcVT == MVT::i16) ? X86::MOV16rr : X86::MOV32rr;
1103   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1104     ? X86::GR16_ABCDRegisterClass : X86::GR32_ABCDRegisterClass;
1105   unsigned CopyReg = createResultReg(CopyRC);
1106   BuildMI(MBB, DL, TII.get(CopyOpc), CopyReg).addReg(InputReg);
1107
1108   // Then issue an extract_subreg.
1109   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1110                                                   CopyReg, X86::SUBREG_8BIT);
1111   if (!ResultReg)
1112     return false;
1113
1114   UpdateValueMap(I, ResultReg);
1115   return true;
1116 }
1117
1118 bool X86FastISel::X86SelectExtractValue(Instruction *I) {
1119   ExtractValueInst *EI = cast<ExtractValueInst>(I);
1120   Value *Agg = EI->getAggregateOperand();
1121
1122   if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(Agg)) {
1123     switch (CI->getIntrinsicID()) {
1124     default: break;
1125     case Intrinsic::sadd_with_overflow:
1126     case Intrinsic::uadd_with_overflow:
1127       // Cheat a little. We know that the registers for "add" and "seto" are
1128       // allocated sequentially. However, we only keep track of the register
1129       // for "add" in the value map. Use extractvalue's index to get the
1130       // correct register for "seto".
1131       UpdateValueMap(I, lookUpRegForValue(Agg) + *EI->idx_begin());
1132       return true;
1133     }
1134   }
1135
1136   return false;
1137 }
1138
1139 bool X86FastISel::X86VisitIntrinsicCall(IntrinsicInst &I) {
1140   // FIXME: Handle more intrinsics.
1141   switch (I.getIntrinsicID()) {
1142   default: return false;
1143   case Intrinsic::sadd_with_overflow:
1144   case Intrinsic::uadd_with_overflow: {
1145     // Replace "add with overflow" intrinsics with an "add" instruction followed
1146     // by a seto/setc instruction. Later on, when the "extractvalue"
1147     // instructions are encountered, we use the fact that two registers were
1148     // created sequentially to get the correct registers for the "sum" and the
1149     // "overflow bit".
1150     const Function *Callee = I.getCalledFunction();
1151     const Type *RetTy =
1152       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1153
1154     MVT VT;
1155     if (!isTypeLegal(RetTy, VT))
1156       return false;
1157
1158     Value *Op1 = I.getOperand(1);
1159     Value *Op2 = I.getOperand(2);
1160     unsigned Reg1 = getRegForValue(Op1);
1161     unsigned Reg2 = getRegForValue(Op2);
1162
1163     if (Reg1 == 0 || Reg2 == 0)
1164       // FIXME: Handle values *not* in registers.
1165       return false;
1166
1167     unsigned OpC = 0;
1168     if (VT == MVT::i32)
1169       OpC = X86::ADD32rr;
1170     else if (VT == MVT::i64)
1171       OpC = X86::ADD64rr;
1172     else
1173       return false;
1174
1175     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1176     BuildMI(MBB, DL, TII.get(OpC), ResultReg).addReg(Reg1).addReg(Reg2);
1177     unsigned DestReg1 = UpdateValueMap(&I, ResultReg);
1178
1179     // If the add with overflow is an intra-block value then we just want to
1180     // create temporaries for it like normal.  If it is a cross-block value then
1181     // UpdateValueMap will return the cross-block register used.  Since we
1182     // *really* want the value to be live in the register pair known by
1183     // UpdateValueMap, we have to use DestReg1+1 as the destination register in
1184     // the cross block case.  In the non-cross-block case, we should just make
1185     // another register for the value.
1186     if (DestReg1 != ResultReg)
1187       ResultReg = DestReg1+1;
1188     else
1189       ResultReg = createResultReg(TLI.getRegClassFor(MVT::i8));
1190
1191     unsigned Opc = X86::SETBr;
1192     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1193       Opc = X86::SETOr;
1194     BuildMI(MBB, DL, TII.get(Opc), ResultReg);
1195     return true;
1196   }
1197   }
1198 }
1199
1200 bool X86FastISel::X86SelectCall(Instruction *I) {
1201   CallInst *CI = cast<CallInst>(I);
1202   Value *Callee = I->getOperand(0);
1203
1204   // Can't handle inline asm yet.
1205   if (isa<InlineAsm>(Callee))
1206     return false;
1207
1208   // Handle intrinsic calls.
1209   if (IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1210     return X86VisitIntrinsicCall(*II);
1211
1212   // Handle only C and fastcc calling conventions for now.
1213   CallSite CS(CI);
1214   unsigned CC = CS.getCallingConv();
1215   if (CC != CallingConv::C &&
1216       CC != CallingConv::Fast &&
1217       CC != CallingConv::X86_FastCall)
1218     return false;
1219
1220   // On X86, -tailcallopt changes the fastcc ABI. FastISel doesn't
1221   // handle this for now.
1222   if (CC == CallingConv::Fast && PerformTailCallOpt)
1223     return false;
1224
1225   // Let SDISel handle vararg functions.
1226   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1227   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1228   if (FTy->isVarArg())
1229     return false;
1230
1231   // Handle *simple* calls for now.
1232   const Type *RetTy = CS.getType();
1233   MVT RetVT;
1234   if (RetTy == Type::VoidTy)
1235     RetVT = MVT::isVoid;
1236   else if (!isTypeLegal(RetTy, RetVT, true))
1237     return false;
1238
1239   // Materialize callee address in a register. FIXME: GV address can be
1240   // handled with a CALLpcrel32 instead.
1241   X86AddressMode CalleeAM;
1242   if (!X86SelectCallAddress(Callee, CalleeAM))
1243     return false;
1244   unsigned CalleeOp = 0;
1245   GlobalValue *GV = 0;
1246   if (CalleeAM.GV != 0) {
1247     GV = CalleeAM.GV;
1248   } else if (CalleeAM.Base.Reg != 0) {
1249     CalleeOp = CalleeAM.Base.Reg;
1250   } else
1251     return false;
1252
1253   // Allow calls which produce i1 results.
1254   bool AndToI1 = false;
1255   if (RetVT == MVT::i1) {
1256     RetVT = MVT::i8;
1257     AndToI1 = true;
1258   }
1259
1260   // Deal with call operands first.
1261   SmallVector<Value*, 8> ArgVals;
1262   SmallVector<unsigned, 8> Args;
1263   SmallVector<MVT, 8> ArgVTs;
1264   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1265   Args.reserve(CS.arg_size());
1266   ArgVals.reserve(CS.arg_size());
1267   ArgVTs.reserve(CS.arg_size());
1268   ArgFlags.reserve(CS.arg_size());
1269   for (CallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1270        i != e; ++i) {
1271     unsigned Arg = getRegForValue(*i);
1272     if (Arg == 0)
1273       return false;
1274     ISD::ArgFlagsTy Flags;
1275     unsigned AttrInd = i - CS.arg_begin() + 1;
1276     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1277       Flags.setSExt();
1278     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1279       Flags.setZExt();
1280
1281     // FIXME: Only handle *easy* calls for now.
1282     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1283         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1284         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1285         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1286       return false;
1287
1288     const Type *ArgTy = (*i)->getType();
1289     MVT ArgVT;
1290     if (!isTypeLegal(ArgTy, ArgVT))
1291       return false;
1292     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1293     Flags.setOrigAlign(OriginalAlignment);
1294
1295     Args.push_back(Arg);
1296     ArgVals.push_back(*i);
1297     ArgVTs.push_back(ArgVT);
1298     ArgFlags.push_back(Flags);
1299   }
1300
1301   // Analyze operands of the call, assigning locations to each operand.
1302   SmallVector<CCValAssign, 16> ArgLocs;
1303   CCState CCInfo(CC, false, TM, ArgLocs, I->getParent()->getContext());
1304   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC));
1305
1306   // Get a count of how many bytes are to be pushed on the stack.
1307   unsigned NumBytes = CCInfo.getNextStackOffset();
1308
1309   // Issue CALLSEQ_START
1310   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1311   BuildMI(MBB, DL, TII.get(AdjStackDown)).addImm(NumBytes);
1312
1313   // Process argument: walk the register/memloc assignments, inserting
1314   // copies / loads.
1315   SmallVector<unsigned, 4> RegArgs;
1316   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1317     CCValAssign &VA = ArgLocs[i];
1318     unsigned Arg = Args[VA.getValNo()];
1319     MVT ArgVT = ArgVTs[VA.getValNo()];
1320
1321     // Promote the value if needed.
1322     switch (VA.getLocInfo()) {
1323     default: assert(0 && "Unknown loc info!");
1324     case CCValAssign::Full: break;
1325     case CCValAssign::SExt: {
1326       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1327                                        Arg, ArgVT, Arg);
1328       assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1329       Emitted = true;
1330       ArgVT = VA.getLocVT();
1331       break;
1332     }
1333     case CCValAssign::ZExt: {
1334       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1335                                        Arg, ArgVT, Arg);
1336       assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1337       Emitted = true;
1338       ArgVT = VA.getLocVT();
1339       break;
1340     }
1341     case CCValAssign::AExt: {
1342       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1343                                        Arg, ArgVT, Arg);
1344       if (!Emitted)
1345         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1346                                     Arg, ArgVT, Arg);
1347       if (!Emitted)
1348         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1349                                     Arg, ArgVT, Arg);
1350
1351       assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1352       ArgVT = VA.getLocVT();
1353       break;
1354     }
1355     }
1356
1357     if (VA.isRegLoc()) {
1358       TargetRegisterClass* RC = TLI.getRegClassFor(ArgVT);
1359       bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), VA.getLocReg(),
1360                                       Arg, RC, RC);
1361       assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1362       Emitted = true;
1363       RegArgs.push_back(VA.getLocReg());
1364     } else {
1365       unsigned LocMemOffset = VA.getLocMemOffset();
1366       X86AddressMode AM;
1367       AM.Base.Reg = StackPtr;
1368       AM.Disp = LocMemOffset;
1369       Value *ArgVal = ArgVals[VA.getValNo()];
1370
1371       // If this is a really simple value, emit this with the Value* version of
1372       // X86FastEmitStore.  If it isn't simple, we don't want to do this, as it
1373       // can cause us to reevaluate the argument.
1374       if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal))
1375         X86FastEmitStore(ArgVT, ArgVal, AM);
1376       else
1377         X86FastEmitStore(ArgVT, Arg, AM);
1378     }
1379   }
1380
1381   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1382   // GOT pointer.
1383   if (Subtarget->isPICStyleGOT()) {
1384     TargetRegisterClass *RC = X86::GR32RegisterClass;
1385     unsigned Base = getInstrInfo()->getGlobalBaseReg(&MF);
1386     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), X86::EBX, Base, RC, RC);
1387     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1388     Emitted = true;
1389   }
1390
1391   // Issue the call.
1392   MachineInstrBuilder MIB;
1393   if (CalleeOp) {
1394     // Register-indirect call.
1395     unsigned CallOpc = Subtarget->is64Bit() ? X86::CALL64r : X86::CALL32r;
1396     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addReg(CalleeOp);
1397
1398   } else {
1399     // Direct call.
1400     assert(GV && "Not a direct call");
1401     unsigned CallOpc =
1402       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
1403
1404     // See if we need any target-specific flags on the GV operand.
1405     unsigned char OpFlags = 0;
1406
1407     // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1408     // external symbols most go through the PLT in PIC mode.  If the symbol
1409     // has hidden or protected visibility, or if it is static or local, then
1410     // we don't need to use the PLT - we can directly call it.
1411     if (Subtarget->isTargetELF() &&
1412         TM.getRelocationModel() == Reloc::PIC_ &&
1413         GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1414       OpFlags = X86II::MO_PLT;
1415     } else if (Subtarget->isPICStyleStubAny() &&
1416                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1417                Subtarget->getDarwinVers() < 9) {
1418       // PC-relative references to external symbols should go through $stub,
1419       // unless we're building with the leopard linker or later, which
1420       // automatically synthesizes these stubs.
1421       OpFlags = X86II::MO_DARWIN_STUB;
1422     }
1423
1424
1425     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addGlobalAddress(GV, 0, OpFlags);
1426   }
1427
1428   // Add an implicit use GOT pointer in EBX.
1429   if (Subtarget->isPICStyleGOT())
1430     MIB.addReg(X86::EBX);
1431
1432   // Add implicit physical register uses to the call.
1433   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1434     MIB.addReg(RegArgs[i]);
1435
1436   // Issue CALLSEQ_END
1437   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1438   BuildMI(MBB, DL, TII.get(AdjStackUp)).addImm(NumBytes).addImm(0);
1439
1440   // Now handle call return value (if any).
1441   if (RetVT.getSimpleVT() != MVT::isVoid) {
1442     SmallVector<CCValAssign, 16> RVLocs;
1443     CCState CCInfo(CC, false, TM, RVLocs, I->getParent()->getContext());
1444     CCInfo.AnalyzeCallResult(RetVT, RetCC_X86);
1445
1446     // Copy all of the result registers out of their specified physreg.
1447     assert(RVLocs.size() == 1 && "Can't handle multi-value calls!");
1448     MVT CopyVT = RVLocs[0].getValVT();
1449     TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1450     TargetRegisterClass *SrcRC = DstRC;
1451
1452     // If this is a call to a function that returns an fp value on the x87 fp
1453     // stack, but where we prefer to use the value in xmm registers, copy it
1454     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1455     if ((RVLocs[0].getLocReg() == X86::ST0 ||
1456          RVLocs[0].getLocReg() == X86::ST1) &&
1457         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1458       CopyVT = MVT::f80;
1459       SrcRC = X86::RSTRegisterClass;
1460       DstRC = X86::RFP80RegisterClass;
1461     }
1462
1463     unsigned ResultReg = createResultReg(DstRC);
1464     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1465                                     RVLocs[0].getLocReg(), DstRC, SrcRC);
1466     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1467     Emitted = true;
1468     if (CopyVT != RVLocs[0].getValVT()) {
1469       // Round the F80 the right size, which also moves to the appropriate xmm
1470       // register. This is accomplished by storing the F80 value in memory and
1471       // then loading it back. Ewww...
1472       MVT ResVT = RVLocs[0].getValVT();
1473       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1474       unsigned MemSize = ResVT.getSizeInBits()/8;
1475       int FI = MFI.CreateStackObject(MemSize, MemSize);
1476       addFrameReference(BuildMI(MBB, DL, TII.get(Opc)), FI).addReg(ResultReg);
1477       DstRC = ResVT == MVT::f32
1478         ? X86::FR32RegisterClass : X86::FR64RegisterClass;
1479       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1480       ResultReg = createResultReg(DstRC);
1481       addFrameReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg), FI);
1482     }
1483
1484     if (AndToI1) {
1485       // Mask out all but lowest bit for some call which produces an i1.
1486       unsigned AndResult = createResultReg(X86::GR8RegisterClass);
1487       BuildMI(MBB, DL,
1488               TII.get(X86::AND8ri), AndResult).addReg(ResultReg).addImm(1);
1489       ResultReg = AndResult;
1490     }
1491
1492     UpdateValueMap(I, ResultReg);
1493   }
1494
1495   return true;
1496 }
1497
1498
1499 bool
1500 X86FastISel::TargetSelectInstruction(Instruction *I)  {
1501   switch (I->getOpcode()) {
1502   default: break;
1503   case Instruction::Load:
1504     return X86SelectLoad(I);
1505   case Instruction::Store:
1506     return X86SelectStore(I);
1507   case Instruction::ICmp:
1508   case Instruction::FCmp:
1509     return X86SelectCmp(I);
1510   case Instruction::ZExt:
1511     return X86SelectZExt(I);
1512   case Instruction::Br:
1513     return X86SelectBranch(I);
1514   case Instruction::Call:
1515     return X86SelectCall(I);
1516   case Instruction::LShr:
1517   case Instruction::AShr:
1518   case Instruction::Shl:
1519     return X86SelectShift(I);
1520   case Instruction::Select:
1521     return X86SelectSelect(I);
1522   case Instruction::Trunc:
1523     return X86SelectTrunc(I);
1524   case Instruction::FPExt:
1525     return X86SelectFPExt(I);
1526   case Instruction::FPTrunc:
1527     return X86SelectFPTrunc(I);
1528   case Instruction::ExtractValue:
1529     return X86SelectExtractValue(I);
1530   case Instruction::IntToPtr: // Deliberate fall-through.
1531   case Instruction::PtrToInt: {
1532     MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1533     MVT DstVT = TLI.getValueType(I->getType());
1534     if (DstVT.bitsGT(SrcVT))
1535       return X86SelectZExt(I);
1536     if (DstVT.bitsLT(SrcVT))
1537       return X86SelectTrunc(I);
1538     unsigned Reg = getRegForValue(I->getOperand(0));
1539     if (Reg == 0) return false;
1540     UpdateValueMap(I, Reg);
1541     return true;
1542   }
1543   }
1544
1545   return false;
1546 }
1547
1548 unsigned X86FastISel::TargetMaterializeConstant(Constant *C) {
1549   MVT VT;
1550   if (!isTypeLegal(C->getType(), VT))
1551     return false;
1552
1553   // Get opcode and regclass of the output for the given load instruction.
1554   unsigned Opc = 0;
1555   const TargetRegisterClass *RC = NULL;
1556   switch (VT.getSimpleVT()) {
1557   default: return false;
1558   case MVT::i8:
1559     Opc = X86::MOV8rm;
1560     RC  = X86::GR8RegisterClass;
1561     break;
1562   case MVT::i16:
1563     Opc = X86::MOV16rm;
1564     RC  = X86::GR16RegisterClass;
1565     break;
1566   case MVT::i32:
1567     Opc = X86::MOV32rm;
1568     RC  = X86::GR32RegisterClass;
1569     break;
1570   case MVT::i64:
1571     // Must be in x86-64 mode.
1572     Opc = X86::MOV64rm;
1573     RC  = X86::GR64RegisterClass;
1574     break;
1575   case MVT::f32:
1576     if (Subtarget->hasSSE1()) {
1577       Opc = X86::MOVSSrm;
1578       RC  = X86::FR32RegisterClass;
1579     } else {
1580       Opc = X86::LD_Fp32m;
1581       RC  = X86::RFP32RegisterClass;
1582     }
1583     break;
1584   case MVT::f64:
1585     if (Subtarget->hasSSE2()) {
1586       Opc = X86::MOVSDrm;
1587       RC  = X86::FR64RegisterClass;
1588     } else {
1589       Opc = X86::LD_Fp64m;
1590       RC  = X86::RFP64RegisterClass;
1591     }
1592     break;
1593   case MVT::f80:
1594     // No f80 support yet.
1595     return false;
1596   }
1597
1598   // Materialize addresses with LEA instructions.
1599   if (isa<GlobalValue>(C)) {
1600     X86AddressMode AM;
1601     if (X86SelectAddress(C, AM)) {
1602       if (TLI.getPointerTy() == MVT::i32)
1603         Opc = X86::LEA32r;
1604       else
1605         Opc = X86::LEA64r;
1606       unsigned ResultReg = createResultReg(RC);
1607       addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1608       return ResultReg;
1609     }
1610     return 0;
1611   }
1612
1613   // MachineConstantPool wants an explicit alignment.
1614   unsigned Align = TD.getPrefTypeAlignment(C->getType());
1615   if (Align == 0) {
1616     // Alignment of vector types.  FIXME!
1617     Align = TD.getTypeAllocSize(C->getType());
1618   }
1619
1620   // x86-32 PIC requires a PIC base register for constant pools.
1621   unsigned PICBase = 0;
1622   unsigned char OpFlag = 0;
1623   if (Subtarget->isPICStyleStubPIC()) { // Not dynamic-no-pic
1624     OpFlag = X86II::MO_PIC_BASE_OFFSET;
1625     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1626   } else if (Subtarget->isPICStyleGOT()) {
1627     OpFlag = X86II::MO_GOTOFF;
1628     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1629   } else if (Subtarget->isPICStyleRIPRel() &&
1630              TM.getCodeModel() == CodeModel::Small) {
1631     PICBase = X86::RIP;
1632   }
1633
1634   // Create the load from the constant pool.
1635   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1636   unsigned ResultReg = createResultReg(RC);
1637   addConstantPoolReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg),
1638                            MCPOffset, PICBase, OpFlag);
1639
1640   return ResultReg;
1641 }
1642
1643 unsigned X86FastISel::TargetMaterializeAlloca(AllocaInst *C) {
1644   // Fail on dynamic allocas. At this point, getRegForValue has already
1645   // checked its CSE maps, so if we're here trying to handle a dynamic
1646   // alloca, we're not going to succeed. X86SelectAddress has a
1647   // check for dynamic allocas, because it's called directly from
1648   // various places, but TargetMaterializeAlloca also needs a check
1649   // in order to avoid recursion between getRegForValue,
1650   // X86SelectAddrss, and TargetMaterializeAlloca.
1651   if (!StaticAllocaMap.count(C))
1652     return 0;
1653
1654   X86AddressMode AM;
1655   if (!X86SelectAddress(C, AM))
1656     return 0;
1657   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1658   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1659   unsigned ResultReg = createResultReg(RC);
1660   addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1661   return ResultReg;
1662 }
1663
1664 namespace llvm {
1665   llvm::FastISel *X86::createFastISel(MachineFunction &mf,
1666                         MachineModuleInfo *mmi,
1667                         DwarfWriter *dw,
1668                         DenseMap<const Value *, unsigned> &vm,
1669                         DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
1670                         DenseMap<const AllocaInst *, int> &am
1671 #ifndef NDEBUG
1672                         , SmallSet<Instruction*, 8> &cil
1673 #endif
1674                         ) {
1675     return new X86FastISel(mf, mmi, dw, vm, bm, am
1676 #ifndef NDEBUG
1677                            , cil
1678 #endif
1679                            );
1680   }
1681 }