lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/IntrinsicInst.h"
  27 #include "llvm/CodeGen/FastISel.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Support/CallSite.h"
  32 #include "llvm/Support/GetElementPtrTypeIterator.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 namespace {
  37
  38 class X86FastISel : public FastISel {
  39   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  40   /// make the right decision when generating code for different targets.
  41   const X86Subtarget *Subtarget;
  42
  43   /// StackPtr - Register used as the stack pointer.
  44   ///
  45   unsigned StackPtr;
  46
  47   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  48   /// floating point ops.
  49   /// When SSE is available, use it for f32 operations.
  50   /// When SSE2 is available, use it for f64 operations.
  51   bool X86ScalarSSEf64;
  52   bool X86ScalarSSEf32;
  53
  54 public:
  55   explicit X86FastISel(MachineFunction &mf,
  56                        MachineModuleInfo *mmi,
  57                        DwarfWriter *dw,
  58                        DenseMap<const Value *, unsigned> &vm,
  59                        DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
  60                        DenseMap<const AllocaInst *, int> &am
  61 #ifndef NDEBUG
  62                        , SmallSet<Instruction*, 8> &cil
  63 #endif
  64                        )
  65     : FastISel(mf, mmi, dw, vm, bm, am
  66 #ifndef NDEBUG
  67                , cil
  68 #endif
  69                ) {
  70     Subtarget = &TM.getSubtarget<X86Subtarget>();
  71     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  72     X86ScalarSSEf64 = Subtarget->hasSSE2();
  73     X86ScalarSSEf32 = Subtarget->hasSSE1();
  74   }
  75
  76   virtual bool TargetSelectInstruction(Instruction *I);
  77
  78 #include "X86GenFastISel.inc"
  79
  80 private:
  81   bool X86FastEmitCompare(Value *LHS, Value *RHS, MVT VT);
  82
  83   bool X86FastEmitLoad(MVT VT, const X86AddressMode &AM, unsigned &RR);
  84
  85   bool X86FastEmitStore(MVT VT, Value *Val,
  86                         const X86AddressMode &AM);
  87   bool X86FastEmitStore(MVT VT, unsigned Val,
  88                         const X86AddressMode &AM);
  89
  90   bool X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT, unsigned Src, MVT SrcVT,
  91                          unsigned &ResultReg);
  92
  93   bool X86SelectAddress(Value *V, X86AddressMode &AM);
  94   bool X86SelectCallAddress(Value *V, X86AddressMode &AM);
  95
  96   bool X86SelectLoad(Instruction *I);
  97
  98   bool X86SelectStore(Instruction *I);
  99
 100   bool X86SelectCmp(Instruction *I);
 101
 102   bool X86SelectZExt(Instruction *I);
 103
 104   bool X86SelectBranch(Instruction *I);
 105
 106   bool X86SelectShift(Instruction *I);
 107
 108   bool X86SelectSelect(Instruction *I);
 109
 110   bool X86SelectTrunc(Instruction *I);
 111
 112   bool X86SelectFPExt(Instruction *I);
 113   bool X86SelectFPTrunc(Instruction *I);
 114
 115   bool X86SelectExtractValue(Instruction *I);
 116
 117   bool X86VisitIntrinsicCall(IntrinsicInst &I);
 118   bool X86SelectCall(Instruction *I);
 119
 120   CCAssignFn *CCAssignFnForCall(unsigned CC, bool isTailCall = false);
 121
 122   const X86InstrInfo *getInstrInfo() const {
 123     return getTargetMachine()->getInstrInfo();
 124   }
 125   const X86TargetMachine *getTargetMachine() const {
 126     return static_cast<const X86TargetMachine *>(&TM);
 127   }
 128
 129   unsigned TargetMaterializeConstant(Constant *C);
 130
 131   unsigned TargetMaterializeAlloca(AllocaInst *C);
 132
 133   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 134   /// computed in an SSE register, not on the X87 floating point stack.
 135   bool isScalarFPTypeInSSEReg(MVT VT) const {
 136     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 137       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 138   }
 139
 140   bool isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1 = false);
 141 };
 142
 143 } // end anonymous namespace.
 144
 145 bool X86FastISel::isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1) {
 146   VT = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 147   if (VT == MVT::Other || !VT.isSimple())
 148     // Unhandled type. Halt "fast" selection and bail.
 149     return false;
 150
 151   // For now, require SSE/SSE2 for performing floating-point operations,
 152   // since x87 requires additional work.
 153   if (VT == MVT::f64 && !X86ScalarSSEf64)
 154      return false;
 155   if (VT == MVT::f32 && !X86ScalarSSEf32)
 156      return false;
 157   // Similarly, no f80 support yet.
 158   if (VT == MVT::f80)
 159     return false;
 160   // We only handle legal types. For example, on x86-32 the instruction
 161   // selector contains all of the 64-bit instructions from x86-64,
 162   // under the assumption that i64 won't be used if the target doesn't
 163   // support it.
 164   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 165 }
 166
 167 #include "X86GenCallingConv.inc"
 168
 169 /// CCAssignFnForCall - Selects the correct CCAssignFn for a given calling
 170 /// convention.
 171 CCAssignFn *X86FastISel::CCAssignFnForCall(unsigned CC, bool isTaillCall) {
 172   if (Subtarget->is64Bit()) {
 173     if (Subtarget->isTargetWin64())
 174       return CC_X86_Win64_C;
 175     else
 176       return CC_X86_64_C;
 177   }
 178
 179   if (CC == CallingConv::X86_FastCall)
 180     return CC_X86_32_FastCall;
 181   else if (CC == CallingConv::Fast)
 182     return CC_X86_32_FastCC;
 183   else
 184     return CC_X86_32_C;
 185 }
 186
 187 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 188 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 189 /// Return true and the result register by reference if it is possible.
 190 bool X86FastISel::X86FastEmitLoad(MVT VT, const X86AddressMode &AM,
 191                                   unsigned &ResultReg) {
 192   // Get opcode and regclass of the output for the given load instruction.
 193   unsigned Opc = 0;
 194   const TargetRegisterClass *RC = NULL;
 195   switch (VT.getSimpleVT()) {
 196   default: return false;
 197   case MVT::i8:
 198     Opc = X86::MOV8rm;
 199     RC  = X86::GR8RegisterClass;
 200     break;
 201   case MVT::i16:
 202     Opc = X86::MOV16rm;
 203     RC  = X86::GR16RegisterClass;
 204     break;
 205   case MVT::i32:
 206     Opc = X86::MOV32rm;
 207     RC  = X86::GR32RegisterClass;
 208     break;
 209   case MVT::i64:
 210     // Must be in x86-64 mode.
 211     Opc = X86::MOV64rm;
 212     RC  = X86::GR64RegisterClass;
 213     break;
 214   case MVT::f32:
 215     if (Subtarget->hasSSE1()) {
 216       Opc = X86::MOVSSrm;
 217       RC  = X86::FR32RegisterClass;
 218     } else {
 219       Opc = X86::LD_Fp32m;
 220       RC  = X86::RFP32RegisterClass;
 221     }
 222     break;
 223   case MVT::f64:
 224     if (Subtarget->hasSSE2()) {
 225       Opc = X86::MOVSDrm;
 226       RC  = X86::FR64RegisterClass;
 227     } else {
 228       Opc = X86::LD_Fp64m;
 229       RC  = X86::RFP64RegisterClass;
 230     }
 231     break;
 232   case MVT::f80:
 233     // No f80 support yet.
 234     return false;
 235   }
 236
 237   ResultReg = createResultReg(RC);
 238   addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
 239   return true;
 240 }
 241
 242 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 243 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 244 /// and a displacement offset, or a GlobalAddress,
 245 /// i.e. V. Return true if it is possible.
 246 bool
 247 X86FastISel::X86FastEmitStore(MVT VT, unsigned Val,
 248                               const X86AddressMode &AM) {
 249   // Get opcode and regclass of the output for the given store instruction.
 250   unsigned Opc = 0;
 251   switch (VT.getSimpleVT()) {
 252   case MVT::f80: // No f80 support yet.
 253   default: return false;
 254   case MVT::i8:  Opc = X86::MOV8mr;  break;
 255   case MVT::i16: Opc = X86::MOV16mr; break;
 256   case MVT::i32: Opc = X86::MOV32mr; break;
 257   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 258   case MVT::f32:
 259     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 260     break;
 261   case MVT::f64:
 262     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 263     break;
 264   }
 265
 266   addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM).addReg(Val);
 267   return true;
 268 }
 269
 270 bool X86FastISel::X86FastEmitStore(MVT VT, Value *Val,
 271                                    const X86AddressMode &AM) {
 272   // Handle 'null' like i32/i64 0.
 273   if (isa<ConstantPointerNull>(Val))
 274     Val = Constant::getNullValue(TD.getIntPtrType());
 275
 276   // If this is a store of a simple constant, fold the constant into the store.
 277   if (ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 278     unsigned Opc = 0;
 279     switch (VT.getSimpleVT()) {
 280     default: break;
 281     case MVT::i8:  Opc = X86::MOV8mi;  break;
 282     case MVT::i16: Opc = X86::MOV16mi; break;
 283     case MVT::i32: Opc = X86::MOV32mi; break;
 284     case MVT::i64:
 285       // Must be a 32-bit sign extended value.
 286       if ((int)CI->getSExtValue() == CI->getSExtValue())
 287         Opc = X86::MOV64mi32;
 288       break;
 289     }
 290
 291     if (Opc) {
 292       addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM)
 293                              .addImm(CI->getSExtValue());
 294       return true;
 295     }
 296   }
 297
 298   unsigned ValReg = getRegForValue(Val);
 299   if (ValReg == 0)
 300     return false;
 301
 302   return X86FastEmitStore(VT, ValReg, AM);
 303 }
 304
 305 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 306 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 307 /// ISD::SIGN_EXTEND).
 308 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT,
 309                                     unsigned Src, MVT SrcVT,
 310                                     unsigned &ResultReg) {
 311   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc, Src);
 312
 313   if (RR != 0) {
 314     ResultReg = RR;
 315     return true;
 316   } else
 317     return false;
 318 }
 319
 320 /// X86SelectAddress - Attempt to fill in an address from the given value.
 321 ///
 322 bool X86FastISel::X86SelectAddress(Value *V, X86AddressMode &AM) {
 323   User *U = NULL;
 324   unsigned Opcode = Instruction::UserOp1;
 325   if (Instruction *I = dyn_cast<Instruction>(V)) {
 326     Opcode = I->getOpcode();
 327     U = I;
 328   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 329     Opcode = C->getOpcode();
 330     U = C;
 331   }
 332
 333   switch (Opcode) {
 334   default: break;
 335   case Instruction::BitCast:
 336     // Look past bitcasts.
 337     return X86SelectAddress(U->getOperand(0), AM);
 338
 339   case Instruction::IntToPtr:
 340     // Look past no-op inttoptrs.
 341     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 342       return X86SelectAddress(U->getOperand(0), AM);
 343     break;
 344
 345   case Instruction::PtrToInt:
 346     // Look past no-op ptrtoints.
 347     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 348       return X86SelectAddress(U->getOperand(0), AM);
 349     break;
 350
 351   case Instruction::Alloca: {
 352     // Do static allocas.
 353     const AllocaInst *A = cast<AllocaInst>(V);
 354     DenseMap<const AllocaInst*, int>::iterator SI = StaticAllocaMap.find(A);
 355     if (SI != StaticAllocaMap.end()) {
 356       AM.BaseType = X86AddressMode::FrameIndexBase;
 357       AM.Base.FrameIndex = SI->second;
 358       return true;
 359     }
 360     break;
 361   }
 362
 363   case Instruction::Add: {
 364     // Adds of constants are common and easy enough.
 365     if (ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 366       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 367       // They have to fit in the 32-bit signed displacement field though.
 368       if (isInt32(Disp)) {
 369         AM.Disp = (uint32_t)Disp;
 370         return X86SelectAddress(U->getOperand(0), AM);
 371       }
 372     }
 373     break;
 374   }
 375
 376   case Instruction::GetElementPtr: {
 377     // Pattern-match simple GEPs.
 378     uint64_t Disp = (int32_t)AM.Disp;
 379     unsigned IndexReg = AM.IndexReg;
 380     unsigned Scale = AM.Scale;
 381     gep_type_iterator GTI = gep_type_begin(U);
 382     // Iterate through the indices, folding what we can. Constants can be
 383     // folded, and one dynamic index can be handled, if the scale is supported.
 384     for (User::op_iterator i = U->op_begin() + 1, e = U->op_end();
 385          i != e; ++i, ++GTI) {
 386       Value *Op = *i;
 387       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 388         const StructLayout *SL = TD.getStructLayout(STy);
 389         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 390         Disp += SL->getElementOffset(Idx);
 391       } else {
 392         uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 393         if (ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 394           // Constant-offset addressing.
 395           Disp += CI->getSExtValue() * S;
 396         } else if (IndexReg == 0 &&
 397                    (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 398                    (S == 1 || S == 2 || S == 4 || S == 8)) {
 399           // Scaled-index addressing.
 400           Scale = S;
 401           IndexReg = getRegForGEPIndex(Op);
 402           if (IndexReg == 0)
 403             return false;
 404         } else
 405           // Unsupported.
 406           goto unsupported_gep;
 407       }
 408     }
 409     // Check for displacement overflow.
 410     if (!isInt32(Disp))
 411       break;
 412     // Ok, the GEP indices were covered by constant-offset and scaled-index
 413     // addressing. Update the address state and move on to examining the base.
 414     AM.IndexReg = IndexReg;
 415     AM.Scale = Scale;
 416     AM.Disp = (uint32_t)Disp;
 417     return X86SelectAddress(U->getOperand(0), AM);
 418   unsupported_gep:
 419     // Ok, the GEP indices weren't all covered.
 420     break;
 421   }
 422   }
 423
 424   // Handle constant address.
 425   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 426     // Can't handle alternate code models yet.
 427     if (TM.getCodeModel() != CodeModel::Default &&
 428         TM.getCodeModel() != CodeModel::Small)
 429       return false;
 430
 431     // RIP-relative addresses can't have additional register operands.
 432     if (Subtarget->isPICStyleRIPRel() &&
 433         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 434       return false;
 435
 436     // Can't handle TLS yet.
 437     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 438       if (GVar->isThreadLocal())
 439         return false;
 440
 441     // Okay, we've committed to selecting this global. Set up the basic address.
 442     AM.GV = GV;
 443
 444     if (TM.getRelocationModel() == Reloc::PIC_ &&
 445         !Subtarget->is64Bit()) {
 446       // FIXME: How do we know Base.Reg is free??
 447       AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(&MF);
 448     }
 449
 450     // If the ABI doesn't require an extra load, return a direct reference to
 451     // the global.
 452     if (!Subtarget->GVRequiresExtraLoad(GV, TM, false)) {
 453       if (Subtarget->isPICStyleRIPRel()) {
 454         // Use rip-relative addressing if we can.  Above we verified that the
 455         // base and index registers are unused.
 456         assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 457         AM.Base.Reg = X86::RIP;
 458       } else if (Subtarget->isPICStyleStub() &&
 459                  TM.getRelocationModel() == Reloc::PIC_) {
 460         AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 461       } else if (Subtarget->isPICStyleGOT()) {
 462         AM.GVOpFlags = X86II::MO_GOTOFF;
 463       }
 464
 465       return true;
 466     }
 467
 468     // Check to see if we've already materialized this stub loaded value into a
 469     // register in this block.  If so, just reuse it.
 470     DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 471     unsigned LoadReg;
 472     if (I != LocalValueMap.end() && I->second != 0) {
 473       LoadReg = I->second;
 474     } else {
 475       // Issue load from stub.
 476       unsigned Opc = 0;
 477       const TargetRegisterClass *RC = NULL;
 478       X86AddressMode StubAM;
 479       StubAM.Base.Reg = AM.Base.Reg;
 480       StubAM.GV = GV;
 481
 482       if (TLI.getPointerTy() == MVT::i64) {
 483         Opc = X86::MOV64rm;
 484         RC  = X86::GR64RegisterClass;
 485
 486         if (Subtarget->isPICStyleRIPRel()) {
 487           StubAM.GVOpFlags = X86II::MO_GOTPCREL;
 488           StubAM.Base.Reg = X86::RIP;
 489         }
 490
 491       } else {
 492         Opc = X86::MOV32rm;
 493         RC  = X86::GR32RegisterClass;
 494
 495         if (Subtarget->isPICStyleGOT())
 496           StubAM.GVOpFlags = X86II::MO_GOT;
 497         else if (Subtarget->isPICStyleStub()) {
 498           // In darwin, we have multiple different stub types, and we have both
 499           // PIC and -mdynamic-no-pic.  Determine whether we have a stub
 500           // reference and/or whether the reference is relative to the PIC base
 501           // or not.
 502           bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 503
 504           if (!GV->hasHiddenVisibility()) {
 505             // Non-hidden $non_lazy_ptr reference.
 506             StubAM.GVOpFlags = IsPIC ? X86II::MO_DARWIN_NONLAZY_PIC_BASE :
 507                                        X86II::MO_DARWIN_NONLAZY;
 508           } else {
 509             // Hidden $non_lazy_ptr reference.
 510             StubAM.GVOpFlags = IsPIC ? X86II::MO_DARWIN_HIDDEN_NONLAZY_PIC_BASE:
 511                                        X86II::MO_DARWIN_HIDDEN_NONLAZY;
 512           }
 513         }
 514       }
 515
 516       LoadReg = createResultReg(RC);
 517       addFullAddress(BuildMI(MBB, DL, TII.get(Opc), LoadReg), StubAM);
 518
 519       // Prevent loading GV stub multiple times in same MBB.
 520       LocalValueMap[V] = LoadReg;
 521     }
 522
 523     // Now construct the final address. Note that the Disp, Scale,
 524     // and Index values may already be set here.
 525     AM.Base.Reg = LoadReg;
 526     AM.GV = 0;
 527     return true;
 528   }
 529
 530   // If all else fails, try to materialize the value in a register.
 531   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 532     if (AM.Base.Reg == 0) {
 533       AM.Base.Reg = getRegForValue(V);
 534       return AM.Base.Reg != 0;
 535     }
 536     if (AM.IndexReg == 0) {
 537       assert(AM.Scale == 1 && "Scale with no index!");
 538       AM.IndexReg = getRegForValue(V);
 539       return AM.IndexReg != 0;
 540     }
 541   }
 542
 543   return false;
 544 }
 545
 546 /// X86SelectCallAddress - Attempt to fill in an address from the given value.
 547 ///
 548 bool X86FastISel::X86SelectCallAddress(Value *V, X86AddressMode &AM) {
 549   User *U = NULL;
 550   unsigned Opcode = Instruction::UserOp1;
 551   if (Instruction *I = dyn_cast<Instruction>(V)) {
 552     Opcode = I->getOpcode();
 553     U = I;
 554   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 555     Opcode = C->getOpcode();
 556     U = C;
 557   }
 558
 559   switch (Opcode) {
 560   default: break;
 561   case Instruction::BitCast:
 562     // Look past bitcasts.
 563     return X86SelectCallAddress(U->getOperand(0), AM);
 564
 565   case Instruction::IntToPtr:
 566     // Look past no-op inttoptrs.
 567     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 568       return X86SelectCallAddress(U->getOperand(0), AM);
 569     break;
 570
 571   case Instruction::PtrToInt:
 572     // Look past no-op ptrtoints.
 573     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 574       return X86SelectCallAddress(U->getOperand(0), AM);
 575     break;
 576   }
 577
 578   // Handle constant address.
 579   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 580     // Can't handle alternate code models yet.
 581     if (TM.getCodeModel() != CodeModel::Default &&
 582         TM.getCodeModel() != CodeModel::Small)
 583       return false;
 584
 585     // RIP-relative addresses can't have additional register operands.
 586     if (Subtarget->isPICStyleRIPRel() &&
 587         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 588       return false;
 589
 590     // Can't handle TLS yet.
 591     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 592       if (GVar->isThreadLocal() || GVar->hasDLLImportLinkage())
 593         return false;
 594
 595     // Okay, we've committed to selecting this global. Set up the basic address.
 596     AM.GV = GV;
 597
 598     // No ABI requires an extra load for anything other than DLLImport, which
 599     // we rejected above. Return a direct reference to the global.
 600     assert(!Subtarget->PCRelGVRequiresExtraLoad(GV, TM));
 601     if (Subtarget->isPICStyleRIPRel()) {
 602       // Use rip-relative addressing if we can.  Above we verified that the
 603       // base and index registers are unused.
 604       assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 605       AM.Base.Reg = X86::RIP;
 606     } else if (Subtarget->isPICStyleStub() &&
 607                TM.getRelocationModel() == Reloc::PIC_) {
 608       AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 609     } else if (Subtarget->isPICStyleGOT()) {
 610       AM.GVOpFlags = X86II::MO_GOTOFF;
 611     }
 612
 613     return true;
 614   }
 615
 616   // If all else fails, try to materialize the value in a register.
 617   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 618     if (AM.Base.Reg == 0) {
 619       AM.Base.Reg = getRegForValue(V);
 620       return AM.Base.Reg != 0;
 621     }
 622     if (AM.IndexReg == 0) {
 623       assert(AM.Scale == 1 && "Scale with no index!");
 624       AM.IndexReg = getRegForValue(V);
 625       return AM.IndexReg != 0;
 626     }
 627   }
 628
 629   return false;
 630 }
 631
 632
 633 /// X86SelectStore - Select and emit code to implement store instructions.
 634 bool X86FastISel::X86SelectStore(Instruction* I) {
 635   MVT VT;
 636   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 637     return false;
 638
 639   X86AddressMode AM;
 640   if (!X86SelectAddress(I->getOperand(1), AM))
 641     return false;
 642
 643   return X86FastEmitStore(VT, I->getOperand(0), AM);
 644 }
 645
 646 /// X86SelectLoad - Select and emit code to implement load instructions.
 647 ///
 648 bool X86FastISel::X86SelectLoad(Instruction *I)  {
 649   MVT VT;
 650   if (!isTypeLegal(I->getType(), VT))
 651     return false;
 652
 653   X86AddressMode AM;
 654   if (!X86SelectAddress(I->getOperand(0), AM))
 655     return false;
 656
 657   unsigned ResultReg = 0;
 658   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 659     UpdateValueMap(I, ResultReg);
 660     return true;
 661   }
 662   return false;
 663 }
 664
 665 static unsigned X86ChooseCmpOpcode(MVT VT) {
 666   switch (VT.getSimpleVT()) {
 667   default:       return 0;
 668   case MVT::i8:  return X86::CMP8rr;
 669   case MVT::i16: return X86::CMP16rr;
 670   case MVT::i32: return X86::CMP32rr;
 671   case MVT::i64: return X86::CMP64rr;
 672   case MVT::f32: return X86::UCOMISSrr;
 673   case MVT::f64: return X86::UCOMISDrr;
 674   }
 675 }
 676
 677 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 678 /// of the comparison, return an opcode that works for the compare (e.g.
 679 /// CMP32ri) otherwise return 0.
 680 static unsigned X86ChooseCmpImmediateOpcode(MVT VT, ConstantInt *RHSC) {
 681   switch (VT.getSimpleVT()) {
 682   // Otherwise, we can't fold the immediate into this comparison.
 683   default: return 0;
 684   case MVT::i8: return X86::CMP8ri;
 685   case MVT::i16: return X86::CMP16ri;
 686   case MVT::i32: return X86::CMP32ri;
 687   case MVT::i64:
 688     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 689     // field.
 690     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 691       return X86::CMP64ri32;
 692     return 0;
 693   }
 694 }
 695
 696 bool X86FastISel::X86FastEmitCompare(Value *Op0, Value *Op1, MVT VT) {
 697   unsigned Op0Reg = getRegForValue(Op0);
 698   if (Op0Reg == 0) return false;
 699
 700   // Handle 'null' like i32/i64 0.
 701   if (isa<ConstantPointerNull>(Op1))
 702     Op1 = Constant::getNullValue(TD.getIntPtrType());
 703
 704   // We have two options: compare with register or immediate.  If the RHS of
 705   // the compare is an immediate that we can fold into this compare, use
 706   // CMPri, otherwise use CMPrr.
 707   if (ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 708     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 709       BuildMI(MBB, DL, TII.get(CompareImmOpc)).addReg(Op0Reg)
 710                                           .addImm(Op1C->getSExtValue());
 711       return true;
 712     }
 713   }
 714
 715   unsigned CompareOpc = X86ChooseCmpOpcode(VT);
 716   if (CompareOpc == 0) return false;
 717
 718   unsigned Op1Reg = getRegForValue(Op1);
 719   if (Op1Reg == 0) return false;
 720   BuildMI(MBB, DL, TII.get(CompareOpc)).addReg(Op0Reg).addReg(Op1Reg);
 721
 722   return true;
 723 }
 724
 725 bool X86FastISel::X86SelectCmp(Instruction *I) {
 726   CmpInst *CI = cast<CmpInst>(I);
 727
 728   MVT VT;
 729   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 730     return false;
 731
 732   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 733   unsigned SetCCOpc;
 734   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 735   switch (CI->getPredicate()) {
 736   case CmpInst::FCMP_OEQ: {
 737     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 738       return false;
 739
 740     unsigned EReg = createResultReg(&X86::GR8RegClass);
 741     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 742     BuildMI(MBB, DL, TII.get(X86::SETEr), EReg);
 743     BuildMI(MBB, DL, TII.get(X86::SETNPr), NPReg);
 744     BuildMI(MBB, DL,
 745             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 746     UpdateValueMap(I, ResultReg);
 747     return true;
 748   }
 749   case CmpInst::FCMP_UNE: {
 750     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 751       return false;
 752
 753     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 754     unsigned PReg = createResultReg(&X86::GR8RegClass);
 755     BuildMI(MBB, DL, TII.get(X86::SETNEr), NEReg);
 756     BuildMI(MBB, DL, TII.get(X86::SETPr), PReg);
 757     BuildMI(MBB, DL, TII.get(X86::OR8rr), ResultReg).addReg(PReg).addReg(NEReg);
 758     UpdateValueMap(I, ResultReg);
 759     return true;
 760   }
 761   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 762   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 763   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 764   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 765   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 766   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 767   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 768   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 769   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 770   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 771   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 772   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 773
 774   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 775   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 776   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 777   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 778   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 779   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 780   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 781   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 782   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 783   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 784   default:
 785     return false;
 786   }
 787
 788   Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 789   if (SwapArgs)
 790     std::swap(Op0, Op1);
 791
 792   // Emit a compare of Op0/Op1.
 793   if (!X86FastEmitCompare(Op0, Op1, VT))
 794     return false;
 795
 796   BuildMI(MBB, DL, TII.get(SetCCOpc), ResultReg);
 797   UpdateValueMap(I, ResultReg);
 798   return true;
 799 }
 800
 801 bool X86FastISel::X86SelectZExt(Instruction *I) {
 802   // Handle zero-extension from i1 to i8, which is common.
 803   if (I->getType() == Type::Int8Ty &&
 804       I->getOperand(0)->getType() == Type::Int1Ty) {
 805     unsigned ResultReg = getRegForValue(I->getOperand(0));
 806     if (ResultReg == 0) return false;
 807     // Set the high bits to zero.
 808     ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg);
 809     if (ResultReg == 0) return false;
 810     UpdateValueMap(I, ResultReg);
 811     return true;
 812   }
 813
 814   return false;
 815 }
 816
 817
 818 bool X86FastISel::X86SelectBranch(Instruction *I) {
 819   // Unconditional branches are selected by tablegen-generated code.
 820   // Handle a conditional branch.
 821   BranchInst *BI = cast<BranchInst>(I);
 822   MachineBasicBlock *TrueMBB = MBBMap[BI->getSuccessor(0)];
 823   MachineBasicBlock *FalseMBB = MBBMap[BI->getSuccessor(1)];
 824
 825   // Fold the common case of a conditional branch with a comparison.
 826   if (CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 827     if (CI->hasOneUse()) {
 828       MVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 829
 830       // Try to take advantage of fallthrough opportunities.
 831       CmpInst::Predicate Predicate = CI->getPredicate();
 832       if (MBB->isLayoutSuccessor(TrueMBB)) {
 833         std::swap(TrueMBB, FalseMBB);
 834         Predicate = CmpInst::getInversePredicate(Predicate);
 835       }
 836
 837       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 838       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 839
 840       switch (Predicate) {
 841       case CmpInst::FCMP_OEQ:
 842         std::swap(TrueMBB, FalseMBB);
 843         Predicate = CmpInst::FCMP_UNE;
 844         // FALL THROUGH
 845       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE; break;
 846       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 847       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 848       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA;  break;
 849       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE; break;
 850       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE; break;
 851       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP; break;
 852       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP;  break;
 853       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE;  break;
 854       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB;  break;
 855       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE; break;
 856       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 857       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 858
 859       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE;  break;
 860       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE; break;
 861       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 862       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 863       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 864       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 865       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG;  break;
 866       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE; break;
 867       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL;  break;
 868       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE; break;
 869       default:
 870         return false;
 871       }
 872
 873       Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 874       if (SwapArgs)
 875         std::swap(Op0, Op1);
 876
 877       // Emit a compare of the LHS and RHS, setting the flags.
 878       if (!X86FastEmitCompare(Op0, Op1, VT))
 879         return false;
 880
 881       BuildMI(MBB, DL, TII.get(BranchOpc)).addMBB(TrueMBB);
 882
 883       if (Predicate == CmpInst::FCMP_UNE) {
 884         // X86 requires a second branch to handle UNE (and OEQ,
 885         // which is mapped to UNE above).
 886         BuildMI(MBB, DL, TII.get(X86::JP)).addMBB(TrueMBB);
 887       }
 888
 889       FastEmitBranch(FalseMBB);
 890       MBB->addSuccessor(TrueMBB);
 891       return true;
 892     }
 893   } else if (ExtractValueInst *EI =
 894              dyn_cast<ExtractValueInst>(BI->getCondition())) {
 895     // Check to see if the branch instruction is from an "arithmetic with
 896     // overflow" intrinsic. The main way these intrinsics are used is:
 897     //
 898     //   %t = call { i32, i1 } @llvm.sadd.with.overflow.i32(i32 %v1, i32 %v2)
 899     //   %sum = extractvalue { i32, i1 } %t, 0
 900     //   %obit = extractvalue { i32, i1 } %t, 1
 901     //   br i1 %obit, label %overflow, label %normal
 902     //
 903     // The %sum and %obit are converted in an ADD and a SETO/SETB before
 904     // reaching the branch. Therefore, we search backwards through the MBB
 905     // looking for the SETO/SETB instruction. If an instruction modifies the
 906     // EFLAGS register before we reach the SETO/SETB instruction, then we can't
 907     // convert the branch into a JO/JB instruction.
 908     if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(EI->getAggregateOperand())){
 909       if (CI->getIntrinsicID() == Intrinsic::sadd_with_overflow ||
 910           CI->getIntrinsicID() == Intrinsic::uadd_with_overflow) {
 911         const MachineInstr *SetMI = 0;
 912         unsigned Reg = lookUpRegForValue(EI);
 913
 914         for (MachineBasicBlock::const_reverse_iterator
 915                RI = MBB->rbegin(), RE = MBB->rend(); RI != RE; ++RI) {
 916           const MachineInstr &MI = *RI;
 917
 918           if (MI.modifiesRegister(Reg)) {
 919             unsigned Src, Dst, SrcSR, DstSR;
 920
 921             if (getInstrInfo()->isMoveInstr(MI, Src, Dst, SrcSR, DstSR)) {
 922               Reg = Src;
 923               continue;
 924             }
 925
 926             SetMI = &MI;
 927             break;
 928           }
 929
 930           const TargetInstrDesc &TID = MI.getDesc();
 931           if (TID.hasUnmodeledSideEffects() ||
 932               TID.hasImplicitDefOfPhysReg(X86::EFLAGS))
 933             break;
 934         }
 935
 936         if (SetMI) {
 937           unsigned OpCode = SetMI->getOpcode();
 938
 939           if (OpCode == X86::SETOr || OpCode == X86::SETBr) {
 940             BuildMI(MBB, DL, TII.get(OpCode == X86::SETOr ? X86::JO : X86::JB))
 941               .addMBB(TrueMBB);
 942             FastEmitBranch(FalseMBB);
 943             MBB->addSuccessor(TrueMBB);
 944             return true;
 945           }
 946         }
 947       }
 948     }
 949   }
 950
 951   // Otherwise do a clumsy setcc and re-test it.
 952   unsigned OpReg = getRegForValue(BI->getCondition());
 953   if (OpReg == 0) return false;
 954
 955   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(OpReg).addReg(OpReg);
 956   BuildMI(MBB, DL, TII.get(X86::JNE)).addMBB(TrueMBB);
 957   FastEmitBranch(FalseMBB);
 958   MBB->addSuccessor(TrueMBB);
 959   return true;
 960 }
 961
 962 bool X86FastISel::X86SelectShift(Instruction *I) {
 963   unsigned CReg = 0, OpReg = 0, OpImm = 0;
 964   const TargetRegisterClass *RC = NULL;
 965   if (I->getType() == Type::Int8Ty) {
 966     CReg = X86::CL;
 967     RC = &X86::GR8RegClass;
 968     switch (I->getOpcode()) {
 969     case Instruction::LShr: OpReg = X86::SHR8rCL; OpImm = X86::SHR8ri; break;
 970     case Instruction::AShr: OpReg = X86::SAR8rCL; OpImm = X86::SAR8ri; break;
 971     case Instruction::Shl:  OpReg = X86::SHL8rCL; OpImm = X86::SHL8ri; break;
 972     default: return false;
 973     }
 974   } else if (I->getType() == Type::Int16Ty) {
 975     CReg = X86::CX;
 976     RC = &X86::GR16RegClass;
 977     switch (I->getOpcode()) {
 978     case Instruction::LShr: OpReg = X86::SHR16rCL; OpImm = X86::SHR16ri; break;
 979     case Instruction::AShr: OpReg = X86::SAR16rCL; OpImm = X86::SAR16ri; break;
 980     case Instruction::Shl:  OpReg = X86::SHL16rCL; OpImm = X86::SHL16ri; break;
 981     default: return false;
 982     }
 983   } else if (I->getType() == Type::Int32Ty) {
 984     CReg = X86::ECX;
 985     RC = &X86::GR32RegClass;
 986     switch (I->getOpcode()) {
 987     case Instruction::LShr: OpReg = X86::SHR32rCL; OpImm = X86::SHR32ri; break;
 988     case Instruction::AShr: OpReg = X86::SAR32rCL; OpImm = X86::SAR32ri; break;
 989     case Instruction::Shl:  OpReg = X86::SHL32rCL; OpImm = X86::SHL32ri; break;
 990     default: return false;
 991     }
 992   } else if (I->getType() == Type::Int64Ty) {
 993     CReg = X86::RCX;
 994     RC = &X86::GR64RegClass;
 995     switch (I->getOpcode()) {
 996     case Instruction::LShr: OpReg = X86::SHR64rCL; OpImm = X86::SHR64ri; break;
 997     case Instruction::AShr: OpReg = X86::SAR64rCL; OpImm = X86::SAR64ri; break;
 998     case Instruction::Shl:  OpReg = X86::SHL64rCL; OpImm = X86::SHL64ri; break;
 999     default: return false;
1000     }
1001   } else {
1002     return false;
1003   }
1004
1005   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1006   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1007     return false;
1008
1009   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1010   if (Op0Reg == 0) return false;
1011
1012   // Fold immediate in shl(x,3).
1013   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
1014     unsigned ResultReg = createResultReg(RC);
1015     BuildMI(MBB, DL, TII.get(OpImm),
1016             ResultReg).addReg(Op0Reg).addImm(CI->getZExtValue() & 0xff);
1017     UpdateValueMap(I, ResultReg);
1018     return true;
1019   }
1020
1021   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1022   if (Op1Reg == 0) return false;
1023   TII.copyRegToReg(*MBB, MBB->end(), CReg, Op1Reg, RC, RC);
1024
1025   // The shift instruction uses X86::CL. If we defined a super-register
1026   // of X86::CL, emit an EXTRACT_SUBREG to precisely describe what
1027   // we're doing here.
1028   if (CReg != X86::CL)
1029     BuildMI(MBB, DL, TII.get(TargetInstrInfo::EXTRACT_SUBREG), X86::CL)
1030       .addReg(CReg).addImm(X86::SUBREG_8BIT);
1031
1032   unsigned ResultReg = createResultReg(RC);
1033   BuildMI(MBB, DL, TII.get(OpReg), ResultReg).addReg(Op0Reg);
1034   UpdateValueMap(I, ResultReg);
1035   return true;
1036 }
1037
1038 bool X86FastISel::X86SelectSelect(Instruction *I) {
1039   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1040   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1041     return false;
1042
1043   unsigned Opc = 0;
1044   const TargetRegisterClass *RC = NULL;
1045   if (VT.getSimpleVT() == MVT::i16) {
1046     Opc = X86::CMOVE16rr;
1047     RC = &X86::GR16RegClass;
1048   } else if (VT.getSimpleVT() == MVT::i32) {
1049     Opc = X86::CMOVE32rr;
1050     RC = &X86::GR32RegClass;
1051   } else if (VT.getSimpleVT() == MVT::i64) {
1052     Opc = X86::CMOVE64rr;
1053     RC = &X86::GR64RegClass;
1054   } else {
1055     return false;
1056   }
1057
1058   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1059   if (Op0Reg == 0) return false;
1060   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1061   if (Op1Reg == 0) return false;
1062   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1063   if (Op2Reg == 0) return false;
1064
1065   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(Op0Reg).addReg(Op0Reg);
1066   unsigned ResultReg = createResultReg(RC);
1067   BuildMI(MBB, DL, TII.get(Opc), ResultReg).addReg(Op1Reg).addReg(Op2Reg);
1068   UpdateValueMap(I, ResultReg);
1069   return true;
1070 }
1071
1072 bool X86FastISel::X86SelectFPExt(Instruction *I) {
1073   // fpext from float to double.
1074   if (Subtarget->hasSSE2() && I->getType() == Type::DoubleTy) {
1075     Value *V = I->getOperand(0);
1076     if (V->getType() == Type::FloatTy) {
1077       unsigned OpReg = getRegForValue(V);
1078       if (OpReg == 0) return false;
1079       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
1080       BuildMI(MBB, DL, TII.get(X86::CVTSS2SDrr), ResultReg).addReg(OpReg);
1081       UpdateValueMap(I, ResultReg);
1082       return true;
1083     }
1084   }
1085
1086   return false;
1087 }
1088
1089 bool X86FastISel::X86SelectFPTrunc(Instruction *I) {
1090   if (Subtarget->hasSSE2()) {
1091     if (I->getType() == Type::FloatTy) {
1092       Value *V = I->getOperand(0);
1093       if (V->getType() == Type::DoubleTy) {
1094         unsigned OpReg = getRegForValue(V);
1095         if (OpReg == 0) return false;
1096         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
1097         BuildMI(MBB, DL, TII.get(X86::CVTSD2SSrr), ResultReg).addReg(OpReg);
1098         UpdateValueMap(I, ResultReg);
1099         return true;
1100       }
1101     }
1102   }
1103
1104   return false;
1105 }
1106
1107 bool X86FastISel::X86SelectTrunc(Instruction *I) {
1108   if (Subtarget->is64Bit())
1109     // All other cases should be handled by the tblgen generated code.
1110     return false;
1111   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1112   MVT DstVT = TLI.getValueType(I->getType());
1113
1114   // This code only handles truncation to byte right now.
1115   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1116     // All other cases should be handled by the tblgen generated code.
1117     return false;
1118   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1119     // All other cases should be handled by the tblgen generated code.
1120     return false;
1121
1122   unsigned InputReg = getRegForValue(I->getOperand(0));
1123   if (!InputReg)
1124     // Unhandled operand.  Halt "fast" selection and bail.
1125     return false;
1126
1127   // First issue a copy to GR16_ABCD or GR32_ABCD.
1128   unsigned CopyOpc = (SrcVT == MVT::i16) ? X86::MOV16rr : X86::MOV32rr;
1129   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1130     ? X86::GR16_ABCDRegisterClass : X86::GR32_ABCDRegisterClass;
1131   unsigned CopyReg = createResultReg(CopyRC);
1132   BuildMI(MBB, DL, TII.get(CopyOpc), CopyReg).addReg(InputReg);
1133
1134   // Then issue an extract_subreg.
1135   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1136                                                   CopyReg, X86::SUBREG_8BIT);
1137   if (!ResultReg)
1138     return false;
1139
1140   UpdateValueMap(I, ResultReg);
1141   return true;
1142 }
1143
1144 bool X86FastISel::X86SelectExtractValue(Instruction *I) {
1145   ExtractValueInst *EI = cast<ExtractValueInst>(I);
1146   Value *Agg = EI->getAggregateOperand();
1147
1148   if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(Agg)) {
1149     switch (CI->getIntrinsicID()) {
1150     default: break;
1151     case Intrinsic::sadd_with_overflow:
1152     case Intrinsic::uadd_with_overflow:
1153       // Cheat a little. We know that the registers for "add" and "seto" are
1154       // allocated sequentially. However, we only keep track of the register
1155       // for "add" in the value map. Use extractvalue's index to get the
1156       // correct register for "seto".
1157       UpdateValueMap(I, lookUpRegForValue(Agg) + *EI->idx_begin());
1158       return true;
1159     }
1160   }
1161
1162   return false;
1163 }
1164
1165 bool X86FastISel::X86VisitIntrinsicCall(IntrinsicInst &I) {
1166   // FIXME: Handle more intrinsics.
1167   switch (I.getIntrinsicID()) {
1168   default: return false;
1169   case Intrinsic::sadd_with_overflow:
1170   case Intrinsic::uadd_with_overflow: {
1171     // Replace "add with overflow" intrinsics with an "add" instruction followed
1172     // by a seto/setc instruction. Later on, when the "extractvalue"
1173     // instructions are encountered, we use the fact that two registers were
1174     // created sequentially to get the correct registers for the "sum" and the
1175     // "overflow bit".
1176     const Function *Callee = I.getCalledFunction();
1177     const Type *RetTy =
1178       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1179
1180     MVT VT;
1181     if (!isTypeLegal(RetTy, VT))
1182       return false;
1183
1184     Value *Op1 = I.getOperand(1);
1185     Value *Op2 = I.getOperand(2);
1186     unsigned Reg1 = getRegForValue(Op1);
1187     unsigned Reg2 = getRegForValue(Op2);
1188
1189     if (Reg1 == 0 || Reg2 == 0)
1190       // FIXME: Handle values *not* in registers.
1191       return false;
1192
1193     unsigned OpC = 0;
1194     if (VT == MVT::i32)
1195       OpC = X86::ADD32rr;
1196     else if (VT == MVT::i64)
1197       OpC = X86::ADD64rr;
1198     else
1199       return false;
1200
1201     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1202     BuildMI(MBB, DL, TII.get(OpC), ResultReg).addReg(Reg1).addReg(Reg2);
1203     unsigned DestReg1 = UpdateValueMap(&I, ResultReg);
1204
1205     // If the add with overflow is an intra-block value then we just want to
1206     // create temporaries for it like normal.  If it is a cross-block value then
1207     // UpdateValueMap will return the cross-block register used.  Since we
1208     // *really* want the value to be live in the register pair known by
1209     // UpdateValueMap, we have to use DestReg1+1 as the destination register in
1210     // the cross block case.  In the non-cross-block case, we should just make
1211     // another register for the value.
1212     if (DestReg1 != ResultReg)
1213       ResultReg = DestReg1+1;
1214     else
1215       ResultReg = createResultReg(TLI.getRegClassFor(MVT::i8));
1216
1217     unsigned Opc = X86::SETBr;
1218     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1219       Opc = X86::SETOr;
1220     BuildMI(MBB, DL, TII.get(Opc), ResultReg);
1221     return true;
1222   }
1223   }
1224 }
1225
1226 bool X86FastISel::X86SelectCall(Instruction *I) {
1227   CallInst *CI = cast<CallInst>(I);
1228   Value *Callee = I->getOperand(0);
1229
1230   // Can't handle inline asm yet.
1231   if (isa<InlineAsm>(Callee))
1232     return false;
1233
1234   // Handle intrinsic calls.
1235   if (IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1236     return X86VisitIntrinsicCall(*II);
1237
1238   // Handle only C and fastcc calling conventions for now.
1239   CallSite CS(CI);
1240   unsigned CC = CS.getCallingConv();
1241   if (CC != CallingConv::C &&
1242       CC != CallingConv::Fast &&
1243       CC != CallingConv::X86_FastCall)
1244     return false;
1245
1246   // On X86, -tailcallopt changes the fastcc ABI. FastISel doesn't
1247   // handle this for now.
1248   if (CC == CallingConv::Fast && PerformTailCallOpt)
1249     return false;
1250
1251   // Let SDISel handle vararg functions.
1252   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1253   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1254   if (FTy->isVarArg())
1255     return false;
1256
1257   // Handle *simple* calls for now.
1258   const Type *RetTy = CS.getType();
1259   MVT RetVT;
1260   if (RetTy == Type::VoidTy)
1261     RetVT = MVT::isVoid;
1262   else if (!isTypeLegal(RetTy, RetVT, true))
1263     return false;
1264
1265   // Materialize callee address in a register. FIXME: GV address can be
1266   // handled with a CALLpcrel32 instead.
1267   X86AddressMode CalleeAM;
1268   if (!X86SelectCallAddress(Callee, CalleeAM))
1269     return false;
1270   unsigned CalleeOp = 0;
1271   GlobalValue *GV = 0;
1272   if (CalleeAM.GV != 0) {
1273     GV = CalleeAM.GV;
1274   } else if (CalleeAM.Base.Reg != 0) {
1275     CalleeOp = CalleeAM.Base.Reg;
1276   } else
1277     return false;
1278
1279   // Allow calls which produce i1 results.
1280   bool AndToI1 = false;
1281   if (RetVT == MVT::i1) {
1282     RetVT = MVT::i8;
1283     AndToI1 = true;
1284   }
1285
1286   // Deal with call operands first.
1287   SmallVector<Value*, 8> ArgVals;
1288   SmallVector<unsigned, 8> Args;
1289   SmallVector<MVT, 8> ArgVTs;
1290   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1291   Args.reserve(CS.arg_size());
1292   ArgVals.reserve(CS.arg_size());
1293   ArgVTs.reserve(CS.arg_size());
1294   ArgFlags.reserve(CS.arg_size());
1295   for (CallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1296        i != e; ++i) {
1297     unsigned Arg = getRegForValue(*i);
1298     if (Arg == 0)
1299       return false;
1300     ISD::ArgFlagsTy Flags;
1301     unsigned AttrInd = i - CS.arg_begin() + 1;
1302     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1303       Flags.setSExt();
1304     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1305       Flags.setZExt();
1306
1307     // FIXME: Only handle *easy* calls for now.
1308     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1309         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1310         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1311         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1312       return false;
1313
1314     const Type *ArgTy = (*i)->getType();
1315     MVT ArgVT;
1316     if (!isTypeLegal(ArgTy, ArgVT))
1317       return false;
1318     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1319     Flags.setOrigAlign(OriginalAlignment);
1320
1321     Args.push_back(Arg);
1322     ArgVals.push_back(*i);
1323     ArgVTs.push_back(ArgVT);
1324     ArgFlags.push_back(Flags);
1325   }
1326
1327   // Analyze operands of the call, assigning locations to each operand.
1328   SmallVector<CCValAssign, 16> ArgLocs;
1329   CCState CCInfo(CC, false, TM, ArgLocs, I->getParent()->getContext());
1330   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC));
1331
1332   // Get a count of how many bytes are to be pushed on the stack.
1333   unsigned NumBytes = CCInfo.getNextStackOffset();
1334
1335   // Issue CALLSEQ_START
1336   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1337   BuildMI(MBB, DL, TII.get(AdjStackDown)).addImm(NumBytes);
1338
1339   // Process argument: walk the register/memloc assignments, inserting
1340   // copies / loads.
1341   SmallVector<unsigned, 4> RegArgs;
1342   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1343     CCValAssign &VA = ArgLocs[i];
1344     unsigned Arg = Args[VA.getValNo()];
1345     MVT ArgVT = ArgVTs[VA.getValNo()];
1346
1347     // Promote the value if needed.
1348     switch (VA.getLocInfo()) {
1349     default: assert(0 && "Unknown loc info!");
1350     case CCValAssign::Full: break;
1351     case CCValAssign::SExt: {
1352       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1353                                        Arg, ArgVT, Arg);
1354       assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1355       Emitted = true;
1356       ArgVT = VA.getLocVT();
1357       break;
1358     }
1359     case CCValAssign::ZExt: {
1360       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1361                                        Arg, ArgVT, Arg);
1362       assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1363       Emitted = true;
1364       ArgVT = VA.getLocVT();
1365       break;
1366     }
1367     case CCValAssign::AExt: {
1368       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1369                                        Arg, ArgVT, Arg);
1370       if (!Emitted)
1371         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1372                                     Arg, ArgVT, Arg);
1373       if (!Emitted)
1374         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1375                                     Arg, ArgVT, Arg);
1376
1377       assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1378       ArgVT = VA.getLocVT();
1379       break;
1380     }
1381     }
1382
1383     if (VA.isRegLoc()) {
1384       TargetRegisterClass* RC = TLI.getRegClassFor(ArgVT);
1385       bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), VA.getLocReg(),
1386                                       Arg, RC, RC);
1387       assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1388       Emitted = true;
1389       RegArgs.push_back(VA.getLocReg());
1390     } else {
1391       unsigned LocMemOffset = VA.getLocMemOffset();
1392       X86AddressMode AM;
1393       AM.Base.Reg = StackPtr;
1394       AM.Disp = LocMemOffset;
1395       Value *ArgVal = ArgVals[VA.getValNo()];
1396
1397       // If this is a really simple value, emit this with the Value* version of
1398       // X86FastEmitStore.  If it isn't simple, we don't want to do this, as it
1399       // can cause us to reevaluate the argument.
1400       if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal))
1401         X86FastEmitStore(ArgVT, ArgVal, AM);
1402       else
1403         X86FastEmitStore(ArgVT, Arg, AM);
1404     }
1405   }
1406
1407   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1408   // GOT pointer.
1409   if (Subtarget->isPICStyleGOT()) {
1410     TargetRegisterClass *RC = X86::GR32RegisterClass;
1411     unsigned Base = getInstrInfo()->getGlobalBaseReg(&MF);
1412     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), X86::EBX, Base, RC, RC);
1413     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1414     Emitted = true;
1415   }
1416
1417   // Issue the call.
1418   MachineInstrBuilder MIB;
1419   if (CalleeOp) {
1420     // Register-indirect call.
1421     unsigned CallOpc = Subtarget->is64Bit() ? X86::CALL64r : X86::CALL32r;
1422     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addReg(CalleeOp);
1423
1424   } else {
1425     // Direct call.
1426     assert(GV && "Not a direct call");
1427     unsigned CallOpc =
1428       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
1429
1430     // See if we need any target-specific flags on the GV operand.
1431     unsigned char OpFlags = 0;
1432
1433     // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1434     // external symbols most go through the PLT in PIC mode.  If the symbol
1435     // has hidden or protected visibility, or if it is static or local, then
1436     // we don't need to use the PLT - we can directly call it.
1437     if (Subtarget->isTargetELF() &&
1438         TM.getRelocationModel() == Reloc::PIC_ &&
1439         GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1440       OpFlags = X86II::MO_PLT;
1441     } else if (Subtarget->isPICStyleStub() &&
1442                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1443                Subtarget->getDarwinVers() < 9) {
1444       // PC-relative references to external symbols should go through $stub,
1445       // unless we're building with the leopard linker or later, which
1446       // automatically synthesizes these stubs.
1447       OpFlags = X86II::MO_DARWIN_STUB;
1448     }
1449
1450
1451     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addGlobalAddress(GV, 0, OpFlags);
1452   }
1453
1454   // Add an implicit use GOT pointer in EBX.
1455   if (Subtarget->isPICStyleGOT())
1456     MIB.addReg(X86::EBX);
1457
1458   // Add implicit physical register uses to the call.
1459   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1460     MIB.addReg(RegArgs[i]);
1461
1462   // Issue CALLSEQ_END
1463   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1464   BuildMI(MBB, DL, TII.get(AdjStackUp)).addImm(NumBytes).addImm(0);
1465
1466   // Now handle call return value (if any).
1467   if (RetVT.getSimpleVT() != MVT::isVoid) {
1468     SmallVector<CCValAssign, 16> RVLocs;
1469     CCState CCInfo(CC, false, TM, RVLocs, I->getParent()->getContext());
1470     CCInfo.AnalyzeCallResult(RetVT, RetCC_X86);
1471
1472     // Copy all of the result registers out of their specified physreg.
1473     assert(RVLocs.size() == 1 && "Can't handle multi-value calls!");
1474     MVT CopyVT = RVLocs[0].getValVT();
1475     TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1476     TargetRegisterClass *SrcRC = DstRC;
1477
1478     // If this is a call to a function that returns an fp value on the x87 fp
1479     // stack, but where we prefer to use the value in xmm registers, copy it
1480     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1481     if ((RVLocs[0].getLocReg() == X86::ST0 ||
1482          RVLocs[0].getLocReg() == X86::ST1) &&
1483         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1484       CopyVT = MVT::f80;
1485       SrcRC = X86::RSTRegisterClass;
1486       DstRC = X86::RFP80RegisterClass;
1487     }
1488
1489     unsigned ResultReg = createResultReg(DstRC);
1490     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1491                                     RVLocs[0].getLocReg(), DstRC, SrcRC);
1492     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1493     Emitted = true;
1494     if (CopyVT != RVLocs[0].getValVT()) {
1495       // Round the F80 the right size, which also moves to the appropriate xmm
1496       // register. This is accomplished by storing the F80 value in memory and
1497       // then loading it back. Ewww...
1498       MVT ResVT = RVLocs[0].getValVT();
1499       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1500       unsigned MemSize = ResVT.getSizeInBits()/8;
1501       int FI = MFI.CreateStackObject(MemSize, MemSize);
1502       addFrameReference(BuildMI(MBB, DL, TII.get(Opc)), FI).addReg(ResultReg);
1503       DstRC = ResVT == MVT::f32
1504         ? X86::FR32RegisterClass : X86::FR64RegisterClass;
1505       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1506       ResultReg = createResultReg(DstRC);
1507       addFrameReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg), FI);
1508     }
1509
1510     if (AndToI1) {
1511       // Mask out all but lowest bit for some call which produces an i1.
1512       unsigned AndResult = createResultReg(X86::GR8RegisterClass);
1513       BuildMI(MBB, DL,
1514               TII.get(X86::AND8ri), AndResult).addReg(ResultReg).addImm(1);
1515       ResultReg = AndResult;
1516     }
1517
1518     UpdateValueMap(I, ResultReg);
1519   }
1520
1521   return true;
1522 }
1523
1524
1525 bool
1526 X86FastISel::TargetSelectInstruction(Instruction *I)  {
1527   switch (I->getOpcode()) {
1528   default: break;
1529   case Instruction::Load:
1530     return X86SelectLoad(I);
1531   case Instruction::Store:
1532     return X86SelectStore(I);
1533   case Instruction::ICmp:
1534   case Instruction::FCmp:
1535     return X86SelectCmp(I);
1536   case Instruction::ZExt:
1537     return X86SelectZExt(I);
1538   case Instruction::Br:
1539     return X86SelectBranch(I);
1540   case Instruction::Call:
1541     return X86SelectCall(I);
1542   case Instruction::LShr:
1543   case Instruction::AShr:
1544   case Instruction::Shl:
1545     return X86SelectShift(I);
1546   case Instruction::Select:
1547     return X86SelectSelect(I);
1548   case Instruction::Trunc:
1549     return X86SelectTrunc(I);
1550   case Instruction::FPExt:
1551     return X86SelectFPExt(I);
1552   case Instruction::FPTrunc:
1553     return X86SelectFPTrunc(I);
1554   case Instruction::ExtractValue:
1555     return X86SelectExtractValue(I);
1556   case Instruction::IntToPtr: // Deliberate fall-through.
1557   case Instruction::PtrToInt: {
1558     MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1559     MVT DstVT = TLI.getValueType(I->getType());
1560     if (DstVT.bitsGT(SrcVT))
1561       return X86SelectZExt(I);
1562     if (DstVT.bitsLT(SrcVT))
1563       return X86SelectTrunc(I);
1564     unsigned Reg = getRegForValue(I->getOperand(0));
1565     if (Reg == 0) return false;
1566     UpdateValueMap(I, Reg);
1567     return true;
1568   }
1569   }
1570
1571   return false;
1572 }
1573
1574 unsigned X86FastISel::TargetMaterializeConstant(Constant *C) {
1575   MVT VT;
1576   if (!isTypeLegal(C->getType(), VT))
1577     return false;
1578
1579   // Get opcode and regclass of the output for the given load instruction.
1580   unsigned Opc = 0;
1581   const TargetRegisterClass *RC = NULL;
1582   switch (VT.getSimpleVT()) {
1583   default: return false;
1584   case MVT::i8:
1585     Opc = X86::MOV8rm;
1586     RC  = X86::GR8RegisterClass;
1587     break;
1588   case MVT::i16:
1589     Opc = X86::MOV16rm;
1590     RC  = X86::GR16RegisterClass;
1591     break;
1592   case MVT::i32:
1593     Opc = X86::MOV32rm;
1594     RC  = X86::GR32RegisterClass;
1595     break;
1596   case MVT::i64:
1597     // Must be in x86-64 mode.
1598     Opc = X86::MOV64rm;
1599     RC  = X86::GR64RegisterClass;
1600     break;
1601   case MVT::f32:
1602     if (Subtarget->hasSSE1()) {
1603       Opc = X86::MOVSSrm;
1604       RC  = X86::FR32RegisterClass;
1605     } else {
1606       Opc = X86::LD_Fp32m;
1607       RC  = X86::RFP32RegisterClass;
1608     }
1609     break;
1610   case MVT::f64:
1611     if (Subtarget->hasSSE2()) {
1612       Opc = X86::MOVSDrm;
1613       RC  = X86::FR64RegisterClass;
1614     } else {
1615       Opc = X86::LD_Fp64m;
1616       RC  = X86::RFP64RegisterClass;
1617     }
1618     break;
1619   case MVT::f80:
1620     // No f80 support yet.
1621     return false;
1622   }
1623
1624   // Materialize addresses with LEA instructions.
1625   if (isa<GlobalValue>(C)) {
1626     X86AddressMode AM;
1627     if (X86SelectAddress(C, AM)) {
1628       if (TLI.getPointerTy() == MVT::i32)
1629         Opc = X86::LEA32r;
1630       else
1631         Opc = X86::LEA64r;
1632       unsigned ResultReg = createResultReg(RC);
1633       addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1634       return ResultReg;
1635     }
1636     return 0;
1637   }
1638
1639   // MachineConstantPool wants an explicit alignment.
1640   unsigned Align = TD.getPrefTypeAlignment(C->getType());
1641   if (Align == 0) {
1642     // Alignment of vector types.  FIXME!
1643     Align = TD.getTypeAllocSize(C->getType());
1644   }
1645
1646   // x86-32 PIC requires a PIC base register for constant pools.
1647   unsigned PICBase = 0;
1648   unsigned char OpFlag = 0;
1649   if (Subtarget->isPICStyleStub() &&
1650       TM.getRelocationModel() == Reloc::PIC_) { // Not dynamic-no-pic
1651     OpFlag = X86II::MO_PIC_BASE_OFFSET;
1652     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1653   } else if (Subtarget->isPICStyleGOT()) {
1654     OpFlag = X86II::MO_GOTOFF;
1655     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1656   } else if (Subtarget->isPICStyleRIPRel() &&
1657              TM.getCodeModel() == CodeModel::Small) {
1658     PICBase = X86::RIP;
1659   }
1660
1661   // Create the load from the constant pool.
1662   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1663   unsigned ResultReg = createResultReg(RC);
1664   addConstantPoolReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg),
1665                            MCPOffset, PICBase, OpFlag);
1666
1667   return ResultReg;
1668 }
1669
1670 unsigned X86FastISel::TargetMaterializeAlloca(AllocaInst *C) {
1671   // Fail on dynamic allocas. At this point, getRegForValue has already
1672   // checked its CSE maps, so if we're here trying to handle a dynamic
1673   // alloca, we're not going to succeed. X86SelectAddress has a
1674   // check for dynamic allocas, because it's called directly from
1675   // various places, but TargetMaterializeAlloca also needs a check
1676   // in order to avoid recursion between getRegForValue,
1677   // X86SelectAddrss, and TargetMaterializeAlloca.
1678   if (!StaticAllocaMap.count(C))
1679     return 0;
1680
1681   X86AddressMode AM;
1682   if (!X86SelectAddress(C, AM))
1683     return 0;
1684   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1685   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1686   unsigned ResultReg = createResultReg(RC);
1687   addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1688   return ResultReg;
1689 }
1690
1691 namespace llvm {
1692   llvm::FastISel *X86::createFastISel(MachineFunction &mf,
1693                         MachineModuleInfo *mmi,
1694                         DwarfWriter *dw,
1695                         DenseMap<const Value *, unsigned> &vm,
1696                         DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
1697                         DenseMap<const AllocaInst *, int> &am
1698 #ifndef NDEBUG
1699                         , SmallSet<Instruction*, 8> &cil
1700 #endif
1701                         ) {
1702     return new X86FastISel(mf, mmi, dw, vm, bm, am
1703 #ifndef NDEBUG
1704                            , cil
1705 #endif
1706                            );
1707   }
1708 }