lib/Target/X86/X86FastISel.cpp

   1 //===-- X86FastISel.cpp - X86 FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the X86-specific support for the FastISel class. Much
  11 // of the target-specific code is generated by tablegen in the file
  12 // X86GenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/IntrinsicInst.h"
  27 #include "llvm/CodeGen/FastISel.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Support/CallSite.h"
  32 #include "llvm/Support/GetElementPtrTypeIterator.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 using namespace llvm;
  35
  36 namespace {
  37
  38 class X86FastISel : public FastISel {
  39   /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  40   /// make the right decision when generating code for different targets.
  41   const X86Subtarget *Subtarget;
  42
  43   /// StackPtr - Register used as the stack pointer.
  44   ///
  45   unsigned StackPtr;
  46
  47   /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
  48   /// floating point ops.
  49   /// When SSE is available, use it for f32 operations.
  50   /// When SSE2 is available, use it for f64 operations.
  51   bool X86ScalarSSEf64;
  52   bool X86ScalarSSEf32;
  53
  54 public:
  55   explicit X86FastISel(MachineFunction &mf,
  56                        MachineModuleInfo *mmi,
  57                        DwarfWriter *dw,
  58                        DenseMap<const Value *, unsigned> &vm,
  59                        DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
  60                        DenseMap<const AllocaInst *, int> &am
  61 #ifndef NDEBUG
  62                        , SmallSet<Instruction*, 8> &cil
  63 #endif
  64                        )
  65     : FastISel(mf, mmi, dw, vm, bm, am
  66 #ifndef NDEBUG
  67                , cil
  68 #endif
  69                ) {
  70     Subtarget = &TM.getSubtarget<X86Subtarget>();
  71     StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  72     X86ScalarSSEf64 = Subtarget->hasSSE2();
  73     X86ScalarSSEf32 = Subtarget->hasSSE1();
  74   }
  75
  76   virtual bool TargetSelectInstruction(Instruction *I);
  77
  78 #include "X86GenFastISel.inc"
  79
  80 private:
  81   bool X86FastEmitCompare(Value *LHS, Value *RHS, MVT VT);
  82
  83   bool X86FastEmitLoad(MVT VT, const X86AddressMode &AM, unsigned &RR);
  84
  85   bool X86FastEmitStore(MVT VT, Value *Val,
  86                         const X86AddressMode &AM);
  87   bool X86FastEmitStore(MVT VT, unsigned Val,
  88                         const X86AddressMode &AM);
  89
  90   bool X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT, unsigned Src, MVT SrcVT,
  91                          unsigned &ResultReg);
  92
  93   bool X86SelectAddress(Value *V, X86AddressMode &AM);
  94   bool X86SelectCallAddress(Value *V, X86AddressMode &AM);
  95
  96   bool X86SelectLoad(Instruction *I);
  97
  98   bool X86SelectStore(Instruction *I);
  99
 100   bool X86SelectCmp(Instruction *I);
 101
 102   bool X86SelectZExt(Instruction *I);
 103
 104   bool X86SelectBranch(Instruction *I);
 105
 106   bool X86SelectShift(Instruction *I);
 107
 108   bool X86SelectSelect(Instruction *I);
 109
 110   bool X86SelectTrunc(Instruction *I);
 111
 112   bool X86SelectFPExt(Instruction *I);
 113   bool X86SelectFPTrunc(Instruction *I);
 114
 115   bool X86SelectExtractValue(Instruction *I);
 116
 117   bool X86VisitIntrinsicCall(IntrinsicInst &I);
 118   bool X86SelectCall(Instruction *I);
 119
 120   CCAssignFn *CCAssignFnForCall(unsigned CC, bool isTailCall = false);
 121
 122   const X86InstrInfo *getInstrInfo() const {
 123     return getTargetMachine()->getInstrInfo();
 124   }
 125   const X86TargetMachine *getTargetMachine() const {
 126     return static_cast<const X86TargetMachine *>(&TM);
 127   }
 128
 129   unsigned TargetMaterializeConstant(Constant *C);
 130
 131   unsigned TargetMaterializeAlloca(AllocaInst *C);
 132
 133   /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 134   /// computed in an SSE register, not on the X87 floating point stack.
 135   bool isScalarFPTypeInSSEReg(MVT VT) const {
 136     return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 137       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 138   }
 139
 140   bool isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1 = false);
 141 };
 142
 143 } // end anonymous namespace.
 144
 145 bool X86FastISel::isTypeLegal(const Type *Ty, MVT &VT, bool AllowI1) {
 146   VT = TLI.getValueType(Ty, /*HandleUnknown=*/true);
 147   if (VT == MVT::Other || !VT.isSimple())
 148     // Unhandled type. Halt "fast" selection and bail.
 149     return false;
 150
 151   // For now, require SSE/SSE2 for performing floating-point operations,
 152   // since x87 requires additional work.
 153   if (VT == MVT::f64 && !X86ScalarSSEf64)
 154      return false;
 155   if (VT == MVT::f32 && !X86ScalarSSEf32)
 156      return false;
 157   // Similarly, no f80 support yet.
 158   if (VT == MVT::f80)
 159     return false;
 160   // We only handle legal types. For example, on x86-32 the instruction
 161   // selector contains all of the 64-bit instructions from x86-64,
 162   // under the assumption that i64 won't be used if the target doesn't
 163   // support it.
 164   return (AllowI1 && VT == MVT::i1) || TLI.isTypeLegal(VT);
 165 }
 166
 167 #include "X86GenCallingConv.inc"
 168
 169 /// CCAssignFnForCall - Selects the correct CCAssignFn for a given calling
 170 /// convention.
 171 CCAssignFn *X86FastISel::CCAssignFnForCall(unsigned CC, bool isTaillCall) {
 172   if (Subtarget->is64Bit()) {
 173     if (Subtarget->isTargetWin64())
 174       return CC_X86_Win64_C;
 175     else
 176       return CC_X86_64_C;
 177   }
 178
 179   if (CC == CallingConv::X86_FastCall)
 180     return CC_X86_32_FastCall;
 181   else if (CC == CallingConv::Fast)
 182     return CC_X86_32_FastCC;
 183   else
 184     return CC_X86_32_C;
 185 }
 186
 187 /// X86FastEmitLoad - Emit a machine instruction to load a value of type VT.
 188 /// The address is either pre-computed, i.e. Ptr, or a GlobalAddress, i.e. GV.
 189 /// Return true and the result register by reference if it is possible.
 190 bool X86FastISel::X86FastEmitLoad(MVT VT, const X86AddressMode &AM,
 191                                   unsigned &ResultReg) {
 192   // Get opcode and regclass of the output for the given load instruction.
 193   unsigned Opc = 0;
 194   const TargetRegisterClass *RC = NULL;
 195   switch (VT.getSimpleVT()) {
 196   default: return false;
 197   case MVT::i8:
 198     Opc = X86::MOV8rm;
 199     RC  = X86::GR8RegisterClass;
 200     break;
 201   case MVT::i16:
 202     Opc = X86::MOV16rm;
 203     RC  = X86::GR16RegisterClass;
 204     break;
 205   case MVT::i32:
 206     Opc = X86::MOV32rm;
 207     RC  = X86::GR32RegisterClass;
 208     break;
 209   case MVT::i64:
 210     // Must be in x86-64 mode.
 211     Opc = X86::MOV64rm;
 212     RC  = X86::GR64RegisterClass;
 213     break;
 214   case MVT::f32:
 215     if (Subtarget->hasSSE1()) {
 216       Opc = X86::MOVSSrm;
 217       RC  = X86::FR32RegisterClass;
 218     } else {
 219       Opc = X86::LD_Fp32m;
 220       RC  = X86::RFP32RegisterClass;
 221     }
 222     break;
 223   case MVT::f64:
 224     if (Subtarget->hasSSE2()) {
 225       Opc = X86::MOVSDrm;
 226       RC  = X86::FR64RegisterClass;
 227     } else {
 228       Opc = X86::LD_Fp64m;
 229       RC  = X86::RFP64RegisterClass;
 230     }
 231     break;
 232   case MVT::f80:
 233     // No f80 support yet.
 234     return false;
 235   }
 236
 237   ResultReg = createResultReg(RC);
 238   addFullAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
 239   return true;
 240 }
 241
 242 /// X86FastEmitStore - Emit a machine instruction to store a value Val of
 243 /// type VT. The address is either pre-computed, consisted of a base ptr, Ptr
 244 /// and a displacement offset, or a GlobalAddress,
 245 /// i.e. V. Return true if it is possible.
 246 bool
 247 X86FastISel::X86FastEmitStore(MVT VT, unsigned Val,
 248                               const X86AddressMode &AM) {
 249   // Get opcode and regclass of the output for the given store instruction.
 250   unsigned Opc = 0;
 251   switch (VT.getSimpleVT()) {
 252   case MVT::f80: // No f80 support yet.
 253   default: return false;
 254   case MVT::i8:  Opc = X86::MOV8mr;  break;
 255   case MVT::i16: Opc = X86::MOV16mr; break;
 256   case MVT::i32: Opc = X86::MOV32mr; break;
 257   case MVT::i64: Opc = X86::MOV64mr; break; // Must be in x86-64 mode.
 258   case MVT::f32:
 259     Opc = Subtarget->hasSSE1() ? X86::MOVSSmr : X86::ST_Fp32m;
 260     break;
 261   case MVT::f64:
 262     Opc = Subtarget->hasSSE2() ? X86::MOVSDmr : X86::ST_Fp64m;
 263     break;
 264   }
 265
 266   addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM).addReg(Val);
 267   return true;
 268 }
 269
 270 bool X86FastISel::X86FastEmitStore(MVT VT, Value *Val,
 271                                    const X86AddressMode &AM) {
 272   // Handle 'null' like i32/i64 0.
 273   if (isa<ConstantPointerNull>(Val))
 274     Val = Constant::getNullValue(TD.getIntPtrType());
 275
 276   // If this is a store of a simple constant, fold the constant into the store.
 277   if (ConstantInt *CI = dyn_cast<ConstantInt>(Val)) {
 278     unsigned Opc = 0;
 279     switch (VT.getSimpleVT()) {
 280     default: break;
 281     case MVT::i8:  Opc = X86::MOV8mi;  break;
 282     case MVT::i16: Opc = X86::MOV16mi; break;
 283     case MVT::i32: Opc = X86::MOV32mi; break;
 284     case MVT::i64:
 285       // Must be a 32-bit sign extended value.
 286       if ((int)CI->getSExtValue() == CI->getSExtValue())
 287         Opc = X86::MOV64mi32;
 288       break;
 289     }
 290
 291     if (Opc) {
 292       addFullAddress(BuildMI(MBB, DL, TII.get(Opc)), AM)
 293                              .addImm(CI->getSExtValue());
 294       return true;
 295     }
 296   }
 297
 298   unsigned ValReg = getRegForValue(Val);
 299   if (ValReg == 0)
 300     return false;
 301
 302   return X86FastEmitStore(VT, ValReg, AM);
 303 }
 304
 305 /// X86FastEmitExtend - Emit a machine instruction to extend a value Src of
 306 /// type SrcVT to type DstVT using the specified extension opcode Opc (e.g.
 307 /// ISD::SIGN_EXTEND).
 308 bool X86FastISel::X86FastEmitExtend(ISD::NodeType Opc, MVT DstVT,
 309                                     unsigned Src, MVT SrcVT,
 310                                     unsigned &ResultReg) {
 311   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc, Src);
 312
 313   if (RR != 0) {
 314     ResultReg = RR;
 315     return true;
 316   } else
 317     return false;
 318 }
 319
 320 /// X86SelectAddress - Attempt to fill in an address from the given value.
 321 ///
 322 bool X86FastISel::X86SelectAddress(Value *V, X86AddressMode &AM) {
 323   User *U = NULL;
 324   unsigned Opcode = Instruction::UserOp1;
 325   if (Instruction *I = dyn_cast<Instruction>(V)) {
 326     Opcode = I->getOpcode();
 327     U = I;
 328   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 329     Opcode = C->getOpcode();
 330     U = C;
 331   }
 332
 333   switch (Opcode) {
 334   default: break;
 335   case Instruction::BitCast:
 336     // Look past bitcasts.
 337     return X86SelectAddress(U->getOperand(0), AM);
 338
 339   case Instruction::IntToPtr:
 340     // Look past no-op inttoptrs.
 341     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 342       return X86SelectAddress(U->getOperand(0), AM);
 343     break;
 344
 345   case Instruction::PtrToInt:
 346     // Look past no-op ptrtoints.
 347     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 348       return X86SelectAddress(U->getOperand(0), AM);
 349     break;
 350
 351   case Instruction::Alloca: {
 352     // Do static allocas.
 353     const AllocaInst *A = cast<AllocaInst>(V);
 354     DenseMap<const AllocaInst*, int>::iterator SI = StaticAllocaMap.find(A);
 355     if (SI != StaticAllocaMap.end()) {
 356       AM.BaseType = X86AddressMode::FrameIndexBase;
 357       AM.Base.FrameIndex = SI->second;
 358       return true;
 359     }
 360     break;
 361   }
 362
 363   case Instruction::Add: {
 364     // Adds of constants are common and easy enough.
 365     if (ConstantInt *CI = dyn_cast<ConstantInt>(U->getOperand(1))) {
 366       uint64_t Disp = (int32_t)AM.Disp + (uint64_t)CI->getSExtValue();
 367       // They have to fit in the 32-bit signed displacement field though.
 368       if (isInt32(Disp)) {
 369         AM.Disp = (uint32_t)Disp;
 370         return X86SelectAddress(U->getOperand(0), AM);
 371       }
 372     }
 373     break;
 374   }
 375
 376   case Instruction::GetElementPtr: {
 377     // Pattern-match simple GEPs.
 378     uint64_t Disp = (int32_t)AM.Disp;
 379     unsigned IndexReg = AM.IndexReg;
 380     unsigned Scale = AM.Scale;
 381     gep_type_iterator GTI = gep_type_begin(U);
 382     // Iterate through the indices, folding what we can. Constants can be
 383     // folded, and one dynamic index can be handled, if the scale is supported.
 384     for (User::op_iterator i = U->op_begin() + 1, e = U->op_end();
 385          i != e; ++i, ++GTI) {
 386       Value *Op = *i;
 387       if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 388         const StructLayout *SL = TD.getStructLayout(STy);
 389         unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 390         Disp += SL->getElementOffset(Idx);
 391       } else {
 392         uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 393         if (ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 394           // Constant-offset addressing.
 395           Disp += CI->getSExtValue() * S;
 396         } else if (IndexReg == 0 &&
 397                    (!AM.GV || !Subtarget->isPICStyleRIPRel()) &&
 398                    (S == 1 || S == 2 || S == 4 || S == 8)) {
 399           // Scaled-index addressing.
 400           Scale = S;
 401           IndexReg = getRegForGEPIndex(Op);
 402           if (IndexReg == 0)
 403             return false;
 404         } else
 405           // Unsupported.
 406           goto unsupported_gep;
 407       }
 408     }
 409     // Check for displacement overflow.
 410     if (!isInt32(Disp))
 411       break;
 412     // Ok, the GEP indices were covered by constant-offset and scaled-index
 413     // addressing. Update the address state and move on to examining the base.
 414     AM.IndexReg = IndexReg;
 415     AM.Scale = Scale;
 416     AM.Disp = (uint32_t)Disp;
 417     return X86SelectAddress(U->getOperand(0), AM);
 418   unsupported_gep:
 419     // Ok, the GEP indices weren't all covered.
 420     break;
 421   }
 422   }
 423
 424   // Handle constant address.
 425   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 426     // Can't handle alternate code models yet.
 427     if (TM.getCodeModel() != CodeModel::Small)
 428       return false;
 429
 430     // RIP-relative addresses can't have additional register operands.
 431     if (Subtarget->isPICStyleRIPRel() &&
 432         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 433       return false;
 434
 435     // Can't handle TLS yet.
 436     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 437       if (GVar->isThreadLocal())
 438         return false;
 439
 440     // Okay, we've committed to selecting this global. Set up the basic address.
 441     AM.GV = GV;
 442
 443     // Allow the subtarget to classify the global.
 444     unsigned char GVFlags = Subtarget->ClassifyGlobalReference(GV, TM);
 445
 446     // If this reference is relative to the pic base, set it now.
 447     if (isGlobalRelativeToPICBase(GVFlags)) {
 448       // FIXME: How do we know Base.Reg is free??
 449       AM.Base.Reg = getInstrInfo()->getGlobalBaseReg(&MF);
 450     }
 451
 452     // Unless the ABI requires an extra load, return a direct reference to
 453     // the global.
 454     if (!isGlobalStubReference(GVFlags)) {
 455       if (Subtarget->isPICStyleRIPRel()) {
 456         // Use rip-relative addressing if we can.  Above we verified that the
 457         // base and index registers are unused.
 458         assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 459         AM.Base.Reg = X86::RIP;
 460       }
 461       AM.GVOpFlags = GVFlags;
 462       return true;
 463     }
 464
 465     // Ok, we need to do a load from a stub.  If we've already loaded from this
 466     // stub, reuse the loaded pointer, otherwise emit the load now.
 467     DenseMap<const Value*, unsigned>::iterator I = LocalValueMap.find(V);
 468     unsigned LoadReg;
 469     if (I != LocalValueMap.end() && I->second != 0) {
 470       LoadReg = I->second;
 471     } else {
 472       // Issue load from stub.
 473       unsigned Opc = 0;
 474       const TargetRegisterClass *RC = NULL;
 475       X86AddressMode StubAM;
 476       StubAM.Base.Reg = AM.Base.Reg;
 477       StubAM.GV = GV;
 478       StubAM.GVOpFlags = GVFlags;
 479
 480       if (TLI.getPointerTy() == MVT::i64) {
 481         Opc = X86::MOV64rm;
 482         RC  = X86::GR64RegisterClass;
 483
 484         if (Subtarget->isPICStyleRIPRel())
 485           StubAM.Base.Reg = X86::RIP;
 486       } else {
 487         Opc = X86::MOV32rm;
 488         RC  = X86::GR32RegisterClass;
 489       }
 490
 491       LoadReg = createResultReg(RC);
 492       addFullAddress(BuildMI(MBB, DL, TII.get(Opc), LoadReg), StubAM);
 493
 494       // Prevent loading GV stub multiple times in same MBB.
 495       LocalValueMap[V] = LoadReg;
 496     }
 497
 498     // Now construct the final address. Note that the Disp, Scale,
 499     // and Index values may already be set here.
 500     AM.Base.Reg = LoadReg;
 501     AM.GV = 0;
 502     return true;
 503   }
 504
 505   // If all else fails, try to materialize the value in a register.
 506   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 507     if (AM.Base.Reg == 0) {
 508       AM.Base.Reg = getRegForValue(V);
 509       return AM.Base.Reg != 0;
 510     }
 511     if (AM.IndexReg == 0) {
 512       assert(AM.Scale == 1 && "Scale with no index!");
 513       AM.IndexReg = getRegForValue(V);
 514       return AM.IndexReg != 0;
 515     }
 516   }
 517
 518   return false;
 519 }
 520
 521 /// X86SelectCallAddress - Attempt to fill in an address from the given value.
 522 ///
 523 bool X86FastISel::X86SelectCallAddress(Value *V, X86AddressMode &AM) {
 524   User *U = NULL;
 525   unsigned Opcode = Instruction::UserOp1;
 526   if (Instruction *I = dyn_cast<Instruction>(V)) {
 527     Opcode = I->getOpcode();
 528     U = I;
 529   } else if (ConstantExpr *C = dyn_cast<ConstantExpr>(V)) {
 530     Opcode = C->getOpcode();
 531     U = C;
 532   }
 533
 534   switch (Opcode) {
 535   default: break;
 536   case Instruction::BitCast:
 537     // Look past bitcasts.
 538     return X86SelectCallAddress(U->getOperand(0), AM);
 539
 540   case Instruction::IntToPtr:
 541     // Look past no-op inttoptrs.
 542     if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 543       return X86SelectCallAddress(U->getOperand(0), AM);
 544     break;
 545
 546   case Instruction::PtrToInt:
 547     // Look past no-op ptrtoints.
 548     if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 549       return X86SelectCallAddress(U->getOperand(0), AM);
 550     break;
 551   }
 552
 553   // Handle constant address.
 554   if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 555     // Can't handle alternate code models yet.
 556     if (TM.getCodeModel() != CodeModel::Small)
 557       return false;
 558
 559     // RIP-relative addresses can't have additional register operands.
 560     if (Subtarget->isPICStyleRIPRel() &&
 561         (AM.Base.Reg != 0 || AM.IndexReg != 0))
 562       return false;
 563
 564     // Can't handle TLS or DLLImport.
 565     if (GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV))
 566       if (GVar->isThreadLocal() || GVar->hasDLLImportLinkage())
 567         return false;
 568
 569     // Okay, we've committed to selecting this global. Set up the basic address.
 570     AM.GV = GV;
 571
 572     // No ABI requires an extra load for anything other than DLLImport, which
 573     // we rejected above. Return a direct reference to the global.
 574     if (Subtarget->isPICStyleRIPRel()) {
 575       // Use rip-relative addressing if we can.  Above we verified that the
 576       // base and index registers are unused.
 577       assert(AM.Base.Reg == 0 && AM.IndexReg == 0);
 578       AM.Base.Reg = X86::RIP;
 579     } else if (Subtarget->isPICStyleStubPIC()) {
 580       AM.GVOpFlags = X86II::MO_PIC_BASE_OFFSET;
 581     } else if (Subtarget->isPICStyleGOT()) {
 582       AM.GVOpFlags = X86II::MO_GOTOFF;
 583     }
 584
 585     return true;
 586   }
 587
 588   // If all else fails, try to materialize the value in a register.
 589   if (!AM.GV || !Subtarget->isPICStyleRIPRel()) {
 590     if (AM.Base.Reg == 0) {
 591       AM.Base.Reg = getRegForValue(V);
 592       return AM.Base.Reg != 0;
 593     }
 594     if (AM.IndexReg == 0) {
 595       assert(AM.Scale == 1 && "Scale with no index!");
 596       AM.IndexReg = getRegForValue(V);
 597       return AM.IndexReg != 0;
 598     }
 599   }
 600
 601   return false;
 602 }
 603
 604
 605 /// X86SelectStore - Select and emit code to implement store instructions.
 606 bool X86FastISel::X86SelectStore(Instruction* I) {
 607   MVT VT;
 608   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 609     return false;
 610
 611   X86AddressMode AM;
 612   if (!X86SelectAddress(I->getOperand(1), AM))
 613     return false;
 614
 615   return X86FastEmitStore(VT, I->getOperand(0), AM);
 616 }
 617
 618 /// X86SelectLoad - Select and emit code to implement load instructions.
 619 ///
 620 bool X86FastISel::X86SelectLoad(Instruction *I)  {
 621   MVT VT;
 622   if (!isTypeLegal(I->getType(), VT))
 623     return false;
 624
 625   X86AddressMode AM;
 626   if (!X86SelectAddress(I->getOperand(0), AM))
 627     return false;
 628
 629   unsigned ResultReg = 0;
 630   if (X86FastEmitLoad(VT, AM, ResultReg)) {
 631     UpdateValueMap(I, ResultReg);
 632     return true;
 633   }
 634   return false;
 635 }
 636
 637 static unsigned X86ChooseCmpOpcode(MVT VT) {
 638   switch (VT.getSimpleVT()) {
 639   default:       return 0;
 640   case MVT::i8:  return X86::CMP8rr;
 641   case MVT::i16: return X86::CMP16rr;
 642   case MVT::i32: return X86::CMP32rr;
 643   case MVT::i64: return X86::CMP64rr;
 644   case MVT::f32: return X86::UCOMISSrr;
 645   case MVT::f64: return X86::UCOMISDrr;
 646   }
 647 }
 648
 649 /// X86ChooseCmpImmediateOpcode - If we have a comparison with RHS as the RHS
 650 /// of the comparison, return an opcode that works for the compare (e.g.
 651 /// CMP32ri) otherwise return 0.
 652 static unsigned X86ChooseCmpImmediateOpcode(MVT VT, ConstantInt *RHSC) {
 653   switch (VT.getSimpleVT()) {
 654   // Otherwise, we can't fold the immediate into this comparison.
 655   default: return 0;
 656   case MVT::i8: return X86::CMP8ri;
 657   case MVT::i16: return X86::CMP16ri;
 658   case MVT::i32: return X86::CMP32ri;
 659   case MVT::i64:
 660     // 64-bit comparisons are only valid if the immediate fits in a 32-bit sext
 661     // field.
 662     if ((int)RHSC->getSExtValue() == RHSC->getSExtValue())
 663       return X86::CMP64ri32;
 664     return 0;
 665   }
 666 }
 667
 668 bool X86FastISel::X86FastEmitCompare(Value *Op0, Value *Op1, MVT VT) {
 669   unsigned Op0Reg = getRegForValue(Op0);
 670   if (Op0Reg == 0) return false;
 671
 672   // Handle 'null' like i32/i64 0.
 673   if (isa<ConstantPointerNull>(Op1))
 674     Op1 = Constant::getNullValue(TD.getIntPtrType());
 675
 676   // We have two options: compare with register or immediate.  If the RHS of
 677   // the compare is an immediate that we can fold into this compare, use
 678   // CMPri, otherwise use CMPrr.
 679   if (ConstantInt *Op1C = dyn_cast<ConstantInt>(Op1)) {
 680     if (unsigned CompareImmOpc = X86ChooseCmpImmediateOpcode(VT, Op1C)) {
 681       BuildMI(MBB, DL, TII.get(CompareImmOpc)).addReg(Op0Reg)
 682                                           .addImm(Op1C->getSExtValue());
 683       return true;
 684     }
 685   }
 686
 687   unsigned CompareOpc = X86ChooseCmpOpcode(VT);
 688   if (CompareOpc == 0) return false;
 689
 690   unsigned Op1Reg = getRegForValue(Op1);
 691   if (Op1Reg == 0) return false;
 692   BuildMI(MBB, DL, TII.get(CompareOpc)).addReg(Op0Reg).addReg(Op1Reg);
 693
 694   return true;
 695 }
 696
 697 bool X86FastISel::X86SelectCmp(Instruction *I) {
 698   CmpInst *CI = cast<CmpInst>(I);
 699
 700   MVT VT;
 701   if (!isTypeLegal(I->getOperand(0)->getType(), VT))
 702     return false;
 703
 704   unsigned ResultReg = createResultReg(&X86::GR8RegClass);
 705   unsigned SetCCOpc;
 706   bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 707   switch (CI->getPredicate()) {
 708   case CmpInst::FCMP_OEQ: {
 709     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 710       return false;
 711
 712     unsigned EReg = createResultReg(&X86::GR8RegClass);
 713     unsigned NPReg = createResultReg(&X86::GR8RegClass);
 714     BuildMI(MBB, DL, TII.get(X86::SETEr), EReg);
 715     BuildMI(MBB, DL, TII.get(X86::SETNPr), NPReg);
 716     BuildMI(MBB, DL,
 717             TII.get(X86::AND8rr), ResultReg).addReg(NPReg).addReg(EReg);
 718     UpdateValueMap(I, ResultReg);
 719     return true;
 720   }
 721   case CmpInst::FCMP_UNE: {
 722     if (!X86FastEmitCompare(CI->getOperand(0), CI->getOperand(1), VT))
 723       return false;
 724
 725     unsigned NEReg = createResultReg(&X86::GR8RegClass);
 726     unsigned PReg = createResultReg(&X86::GR8RegClass);
 727     BuildMI(MBB, DL, TII.get(X86::SETNEr), NEReg);
 728     BuildMI(MBB, DL, TII.get(X86::SETPr), PReg);
 729     BuildMI(MBB, DL, TII.get(X86::OR8rr), ResultReg).addReg(PReg).addReg(NEReg);
 730     UpdateValueMap(I, ResultReg);
 731     return true;
 732   }
 733   case CmpInst::FCMP_OGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 734   case CmpInst::FCMP_OGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 735   case CmpInst::FCMP_OLT: SwapArgs = true;  SetCCOpc = X86::SETAr;  break;
 736   case CmpInst::FCMP_OLE: SwapArgs = true;  SetCCOpc = X86::SETAEr; break;
 737   case CmpInst::FCMP_ONE: SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 738   case CmpInst::FCMP_ORD: SwapArgs = false; SetCCOpc = X86::SETNPr; break;
 739   case CmpInst::FCMP_UNO: SwapArgs = false; SetCCOpc = X86::SETPr;  break;
 740   case CmpInst::FCMP_UEQ: SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 741   case CmpInst::FCMP_UGT: SwapArgs = true;  SetCCOpc = X86::SETBr;  break;
 742   case CmpInst::FCMP_UGE: SwapArgs = true;  SetCCOpc = X86::SETBEr; break;
 743   case CmpInst::FCMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 744   case CmpInst::FCMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 745
 746   case CmpInst::ICMP_EQ:  SwapArgs = false; SetCCOpc = X86::SETEr;  break;
 747   case CmpInst::ICMP_NE:  SwapArgs = false; SetCCOpc = X86::SETNEr; break;
 748   case CmpInst::ICMP_UGT: SwapArgs = false; SetCCOpc = X86::SETAr;  break;
 749   case CmpInst::ICMP_UGE: SwapArgs = false; SetCCOpc = X86::SETAEr; break;
 750   case CmpInst::ICMP_ULT: SwapArgs = false; SetCCOpc = X86::SETBr;  break;
 751   case CmpInst::ICMP_ULE: SwapArgs = false; SetCCOpc = X86::SETBEr; break;
 752   case CmpInst::ICMP_SGT: SwapArgs = false; SetCCOpc = X86::SETGr;  break;
 753   case CmpInst::ICMP_SGE: SwapArgs = false; SetCCOpc = X86::SETGEr; break;
 754   case CmpInst::ICMP_SLT: SwapArgs = false; SetCCOpc = X86::SETLr;  break;
 755   case CmpInst::ICMP_SLE: SwapArgs = false; SetCCOpc = X86::SETLEr; break;
 756   default:
 757     return false;
 758   }
 759
 760   Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 761   if (SwapArgs)
 762     std::swap(Op0, Op1);
 763
 764   // Emit a compare of Op0/Op1.
 765   if (!X86FastEmitCompare(Op0, Op1, VT))
 766     return false;
 767
 768   BuildMI(MBB, DL, TII.get(SetCCOpc), ResultReg);
 769   UpdateValueMap(I, ResultReg);
 770   return true;
 771 }
 772
 773 bool X86FastISel::X86SelectZExt(Instruction *I) {
 774   // Handle zero-extension from i1 to i8, which is common.
 775   if (I->getType() == Type::Int8Ty &&
 776       I->getOperand(0)->getType() == Type::Int1Ty) {
 777     unsigned ResultReg = getRegForValue(I->getOperand(0));
 778     if (ResultReg == 0) return false;
 779     // Set the high bits to zero.
 780     ResultReg = FastEmitZExtFromI1(MVT::i8, ResultReg);
 781     if (ResultReg == 0) return false;
 782     UpdateValueMap(I, ResultReg);
 783     return true;
 784   }
 785
 786   return false;
 787 }
 788
 789
 790 bool X86FastISel::X86SelectBranch(Instruction *I) {
 791   // Unconditional branches are selected by tablegen-generated code.
 792   // Handle a conditional branch.
 793   BranchInst *BI = cast<BranchInst>(I);
 794   MachineBasicBlock *TrueMBB = MBBMap[BI->getSuccessor(0)];
 795   MachineBasicBlock *FalseMBB = MBBMap[BI->getSuccessor(1)];
 796
 797   // Fold the common case of a conditional branch with a comparison.
 798   if (CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 799     if (CI->hasOneUse()) {
 800       MVT VT = TLI.getValueType(CI->getOperand(0)->getType());
 801
 802       // Try to take advantage of fallthrough opportunities.
 803       CmpInst::Predicate Predicate = CI->getPredicate();
 804       if (MBB->isLayoutSuccessor(TrueMBB)) {
 805         std::swap(TrueMBB, FalseMBB);
 806         Predicate = CmpInst::getInversePredicate(Predicate);
 807       }
 808
 809       bool SwapArgs;  // false -> compare Op0, Op1.  true -> compare Op1, Op0.
 810       unsigned BranchOpc; // Opcode to jump on, e.g. "X86::JA"
 811
 812       switch (Predicate) {
 813       case CmpInst::FCMP_OEQ:
 814         std::swap(TrueMBB, FalseMBB);
 815         Predicate = CmpInst::FCMP_UNE;
 816         // FALL THROUGH
 817       case CmpInst::FCMP_UNE: SwapArgs = false; BranchOpc = X86::JNE; break;
 818       case CmpInst::FCMP_OGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 819       case CmpInst::FCMP_OGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 820       case CmpInst::FCMP_OLT: SwapArgs = true;  BranchOpc = X86::JA;  break;
 821       case CmpInst::FCMP_OLE: SwapArgs = true;  BranchOpc = X86::JAE; break;
 822       case CmpInst::FCMP_ONE: SwapArgs = false; BranchOpc = X86::JNE; break;
 823       case CmpInst::FCMP_ORD: SwapArgs = false; BranchOpc = X86::JNP; break;
 824       case CmpInst::FCMP_UNO: SwapArgs = false; BranchOpc = X86::JP;  break;
 825       case CmpInst::FCMP_UEQ: SwapArgs = false; BranchOpc = X86::JE;  break;
 826       case CmpInst::FCMP_UGT: SwapArgs = true;  BranchOpc = X86::JB;  break;
 827       case CmpInst::FCMP_UGE: SwapArgs = true;  BranchOpc = X86::JBE; break;
 828       case CmpInst::FCMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 829       case CmpInst::FCMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 830
 831       case CmpInst::ICMP_EQ:  SwapArgs = false; BranchOpc = X86::JE;  break;
 832       case CmpInst::ICMP_NE:  SwapArgs = false; BranchOpc = X86::JNE; break;
 833       case CmpInst::ICMP_UGT: SwapArgs = false; BranchOpc = X86::JA;  break;
 834       case CmpInst::ICMP_UGE: SwapArgs = false; BranchOpc = X86::JAE; break;
 835       case CmpInst::ICMP_ULT: SwapArgs = false; BranchOpc = X86::JB;  break;
 836       case CmpInst::ICMP_ULE: SwapArgs = false; BranchOpc = X86::JBE; break;
 837       case CmpInst::ICMP_SGT: SwapArgs = false; BranchOpc = X86::JG;  break;
 838       case CmpInst::ICMP_SGE: SwapArgs = false; BranchOpc = X86::JGE; break;
 839       case CmpInst::ICMP_SLT: SwapArgs = false; BranchOpc = X86::JL;  break;
 840       case CmpInst::ICMP_SLE: SwapArgs = false; BranchOpc = X86::JLE; break;
 841       default:
 842         return false;
 843       }
 844
 845       Value *Op0 = CI->getOperand(0), *Op1 = CI->getOperand(1);
 846       if (SwapArgs)
 847         std::swap(Op0, Op1);
 848
 849       // Emit a compare of the LHS and RHS, setting the flags.
 850       if (!X86FastEmitCompare(Op0, Op1, VT))
 851         return false;
 852
 853       BuildMI(MBB, DL, TII.get(BranchOpc)).addMBB(TrueMBB);
 854
 855       if (Predicate == CmpInst::FCMP_UNE) {
 856         // X86 requires a second branch to handle UNE (and OEQ,
 857         // which is mapped to UNE above).
 858         BuildMI(MBB, DL, TII.get(X86::JP)).addMBB(TrueMBB);
 859       }
 860
 861       FastEmitBranch(FalseMBB);
 862       MBB->addSuccessor(TrueMBB);
 863       return true;
 864     }
 865   } else if (ExtractValueInst *EI =
 866              dyn_cast<ExtractValueInst>(BI->getCondition())) {
 867     // Check to see if the branch instruction is from an "arithmetic with
 868     // overflow" intrinsic. The main way these intrinsics are used is:
 869     //
 870     //   %t = call { i32, i1 } @llvm.sadd.with.overflow.i32(i32 %v1, i32 %v2)
 871     //   %sum = extractvalue { i32, i1 } %t, 0
 872     //   %obit = extractvalue { i32, i1 } %t, 1
 873     //   br i1 %obit, label %overflow, label %normal
 874     //
 875     // The %sum and %obit are converted in an ADD and a SETO/SETB before
 876     // reaching the branch. Therefore, we search backwards through the MBB
 877     // looking for the SETO/SETB instruction. If an instruction modifies the
 878     // EFLAGS register before we reach the SETO/SETB instruction, then we can't
 879     // convert the branch into a JO/JB instruction.
 880     if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(EI->getAggregateOperand())){
 881       if (CI->getIntrinsicID() == Intrinsic::sadd_with_overflow ||
 882           CI->getIntrinsicID() == Intrinsic::uadd_with_overflow) {
 883         const MachineInstr *SetMI = 0;
 884         unsigned Reg = lookUpRegForValue(EI);
 885
 886         for (MachineBasicBlock::const_reverse_iterator
 887                RI = MBB->rbegin(), RE = MBB->rend(); RI != RE; ++RI) {
 888           const MachineInstr &MI = *RI;
 889
 890           if (MI.modifiesRegister(Reg)) {
 891             unsigned Src, Dst, SrcSR, DstSR;
 892
 893             if (getInstrInfo()->isMoveInstr(MI, Src, Dst, SrcSR, DstSR)) {
 894               Reg = Src;
 895               continue;
 896             }
 897
 898             SetMI = &MI;
 899             break;
 900           }
 901
 902           const TargetInstrDesc &TID = MI.getDesc();
 903           if (TID.hasUnmodeledSideEffects() ||
 904               TID.hasImplicitDefOfPhysReg(X86::EFLAGS))
 905             break;
 906         }
 907
 908         if (SetMI) {
 909           unsigned OpCode = SetMI->getOpcode();
 910
 911           if (OpCode == X86::SETOr || OpCode == X86::SETBr) {
 912             BuildMI(MBB, DL, TII.get(OpCode == X86::SETOr ? X86::JO : X86::JB))
 913               .addMBB(TrueMBB);
 914             FastEmitBranch(FalseMBB);
 915             MBB->addSuccessor(TrueMBB);
 916             return true;
 917           }
 918         }
 919       }
 920     }
 921   }
 922
 923   // Otherwise do a clumsy setcc and re-test it.
 924   unsigned OpReg = getRegForValue(BI->getCondition());
 925   if (OpReg == 0) return false;
 926
 927   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(OpReg).addReg(OpReg);
 928   BuildMI(MBB, DL, TII.get(X86::JNE)).addMBB(TrueMBB);
 929   FastEmitBranch(FalseMBB);
 930   MBB->addSuccessor(TrueMBB);
 931   return true;
 932 }
 933
 934 bool X86FastISel::X86SelectShift(Instruction *I) {
 935   unsigned CReg = 0, OpReg = 0, OpImm = 0;
 936   const TargetRegisterClass *RC = NULL;
 937   if (I->getType() == Type::Int8Ty) {
 938     CReg = X86::CL;
 939     RC = &X86::GR8RegClass;
 940     switch (I->getOpcode()) {
 941     case Instruction::LShr: OpReg = X86::SHR8rCL; OpImm = X86::SHR8ri; break;
 942     case Instruction::AShr: OpReg = X86::SAR8rCL; OpImm = X86::SAR8ri; break;
 943     case Instruction::Shl:  OpReg = X86::SHL8rCL; OpImm = X86::SHL8ri; break;
 944     default: return false;
 945     }
 946   } else if (I->getType() == Type::Int16Ty) {
 947     CReg = X86::CX;
 948     RC = &X86::GR16RegClass;
 949     switch (I->getOpcode()) {
 950     case Instruction::LShr: OpReg = X86::SHR16rCL; OpImm = X86::SHR16ri; break;
 951     case Instruction::AShr: OpReg = X86::SAR16rCL; OpImm = X86::SAR16ri; break;
 952     case Instruction::Shl:  OpReg = X86::SHL16rCL; OpImm = X86::SHL16ri; break;
 953     default: return false;
 954     }
 955   } else if (I->getType() == Type::Int32Ty) {
 956     CReg = X86::ECX;
 957     RC = &X86::GR32RegClass;
 958     switch (I->getOpcode()) {
 959     case Instruction::LShr: OpReg = X86::SHR32rCL; OpImm = X86::SHR32ri; break;
 960     case Instruction::AShr: OpReg = X86::SAR32rCL; OpImm = X86::SAR32ri; break;
 961     case Instruction::Shl:  OpReg = X86::SHL32rCL; OpImm = X86::SHL32ri; break;
 962     default: return false;
 963     }
 964   } else if (I->getType() == Type::Int64Ty) {
 965     CReg = X86::RCX;
 966     RC = &X86::GR64RegClass;
 967     switch (I->getOpcode()) {
 968     case Instruction::LShr: OpReg = X86::SHR64rCL; OpImm = X86::SHR64ri; break;
 969     case Instruction::AShr: OpReg = X86::SAR64rCL; OpImm = X86::SAR64ri; break;
 970     case Instruction::Shl:  OpReg = X86::SHL64rCL; OpImm = X86::SHL64ri; break;
 971     default: return false;
 972     }
 973   } else {
 974     return false;
 975   }
 976
 977   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
 978   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
 979     return false;
 980
 981   unsigned Op0Reg = getRegForValue(I->getOperand(0));
 982   if (Op0Reg == 0) return false;
 983
 984   // Fold immediate in shl(x,3).
 985   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 986     unsigned ResultReg = createResultReg(RC);
 987     BuildMI(MBB, DL, TII.get(OpImm),
 988             ResultReg).addReg(Op0Reg).addImm(CI->getZExtValue() & 0xff);
 989     UpdateValueMap(I, ResultReg);
 990     return true;
 991   }
 992
 993   unsigned Op1Reg = getRegForValue(I->getOperand(1));
 994   if (Op1Reg == 0) return false;
 995   TII.copyRegToReg(*MBB, MBB->end(), CReg, Op1Reg, RC, RC);
 996
 997   // The shift instruction uses X86::CL. If we defined a super-register
 998   // of X86::CL, emit an EXTRACT_SUBREG to precisely describe what
 999   // we're doing here.
1000   if (CReg != X86::CL)
1001     BuildMI(MBB, DL, TII.get(TargetInstrInfo::EXTRACT_SUBREG), X86::CL)
1002       .addReg(CReg).addImm(X86::SUBREG_8BIT);
1003
1004   unsigned ResultReg = createResultReg(RC);
1005   BuildMI(MBB, DL, TII.get(OpReg), ResultReg).addReg(Op0Reg);
1006   UpdateValueMap(I, ResultReg);
1007   return true;
1008 }
1009
1010 bool X86FastISel::X86SelectSelect(Instruction *I) {
1011   MVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1012   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1013     return false;
1014
1015   unsigned Opc = 0;
1016   const TargetRegisterClass *RC = NULL;
1017   if (VT.getSimpleVT() == MVT::i16) {
1018     Opc = X86::CMOVE16rr;
1019     RC = &X86::GR16RegClass;
1020   } else if (VT.getSimpleVT() == MVT::i32) {
1021     Opc = X86::CMOVE32rr;
1022     RC = &X86::GR32RegClass;
1023   } else if (VT.getSimpleVT() == MVT::i64) {
1024     Opc = X86::CMOVE64rr;
1025     RC = &X86::GR64RegClass;
1026   } else {
1027     return false;
1028   }
1029
1030   unsigned Op0Reg = getRegForValue(I->getOperand(0));
1031   if (Op0Reg == 0) return false;
1032   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1033   if (Op1Reg == 0) return false;
1034   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1035   if (Op2Reg == 0) return false;
1036
1037   BuildMI(MBB, DL, TII.get(X86::TEST8rr)).addReg(Op0Reg).addReg(Op0Reg);
1038   unsigned ResultReg = createResultReg(RC);
1039   BuildMI(MBB, DL, TII.get(Opc), ResultReg).addReg(Op1Reg).addReg(Op2Reg);
1040   UpdateValueMap(I, ResultReg);
1041   return true;
1042 }
1043
1044 bool X86FastISel::X86SelectFPExt(Instruction *I) {
1045   // fpext from float to double.
1046   if (Subtarget->hasSSE2() && I->getType() == Type::DoubleTy) {
1047     Value *V = I->getOperand(0);
1048     if (V->getType() == Type::FloatTy) {
1049       unsigned OpReg = getRegForValue(V);
1050       if (OpReg == 0) return false;
1051       unsigned ResultReg = createResultReg(X86::FR64RegisterClass);
1052       BuildMI(MBB, DL, TII.get(X86::CVTSS2SDrr), ResultReg).addReg(OpReg);
1053       UpdateValueMap(I, ResultReg);
1054       return true;
1055     }
1056   }
1057
1058   return false;
1059 }
1060
1061 bool X86FastISel::X86SelectFPTrunc(Instruction *I) {
1062   if (Subtarget->hasSSE2()) {
1063     if (I->getType() == Type::FloatTy) {
1064       Value *V = I->getOperand(0);
1065       if (V->getType() == Type::DoubleTy) {
1066         unsigned OpReg = getRegForValue(V);
1067         if (OpReg == 0) return false;
1068         unsigned ResultReg = createResultReg(X86::FR32RegisterClass);
1069         BuildMI(MBB, DL, TII.get(X86::CVTSD2SSrr), ResultReg).addReg(OpReg);
1070         UpdateValueMap(I, ResultReg);
1071         return true;
1072       }
1073     }
1074   }
1075
1076   return false;
1077 }
1078
1079 bool X86FastISel::X86SelectTrunc(Instruction *I) {
1080   if (Subtarget->is64Bit())
1081     // All other cases should be handled by the tblgen generated code.
1082     return false;
1083   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1084   MVT DstVT = TLI.getValueType(I->getType());
1085
1086   // This code only handles truncation to byte right now.
1087   if (DstVT != MVT::i8 && DstVT != MVT::i1)
1088     // All other cases should be handled by the tblgen generated code.
1089     return false;
1090   if (SrcVT != MVT::i16 && SrcVT != MVT::i32)
1091     // All other cases should be handled by the tblgen generated code.
1092     return false;
1093
1094   unsigned InputReg = getRegForValue(I->getOperand(0));
1095   if (!InputReg)
1096     // Unhandled operand.  Halt "fast" selection and bail.
1097     return false;
1098
1099   // First issue a copy to GR16_ABCD or GR32_ABCD.
1100   unsigned CopyOpc = (SrcVT == MVT::i16) ? X86::MOV16rr : X86::MOV32rr;
1101   const TargetRegisterClass *CopyRC = (SrcVT == MVT::i16)
1102     ? X86::GR16_ABCDRegisterClass : X86::GR32_ABCDRegisterClass;
1103   unsigned CopyReg = createResultReg(CopyRC);
1104   BuildMI(MBB, DL, TII.get(CopyOpc), CopyReg).addReg(InputReg);
1105
1106   // Then issue an extract_subreg.
1107   unsigned ResultReg = FastEmitInst_extractsubreg(MVT::i8,
1108                                                   CopyReg, X86::SUBREG_8BIT);
1109   if (!ResultReg)
1110     return false;
1111
1112   UpdateValueMap(I, ResultReg);
1113   return true;
1114 }
1115
1116 bool X86FastISel::X86SelectExtractValue(Instruction *I) {
1117   ExtractValueInst *EI = cast<ExtractValueInst>(I);
1118   Value *Agg = EI->getAggregateOperand();
1119
1120   if (IntrinsicInst *CI = dyn_cast<IntrinsicInst>(Agg)) {
1121     switch (CI->getIntrinsicID()) {
1122     default: break;
1123     case Intrinsic::sadd_with_overflow:
1124     case Intrinsic::uadd_with_overflow:
1125       // Cheat a little. We know that the registers for "add" and "seto" are
1126       // allocated sequentially. However, we only keep track of the register
1127       // for "add" in the value map. Use extractvalue's index to get the
1128       // correct register for "seto".
1129       UpdateValueMap(I, lookUpRegForValue(Agg) + *EI->idx_begin());
1130       return true;
1131     }
1132   }
1133
1134   return false;
1135 }
1136
1137 bool X86FastISel::X86VisitIntrinsicCall(IntrinsicInst &I) {
1138   // FIXME: Handle more intrinsics.
1139   switch (I.getIntrinsicID()) {
1140   default: return false;
1141   case Intrinsic::sadd_with_overflow:
1142   case Intrinsic::uadd_with_overflow: {
1143     // Replace "add with overflow" intrinsics with an "add" instruction followed
1144     // by a seto/setc instruction. Later on, when the "extractvalue"
1145     // instructions are encountered, we use the fact that two registers were
1146     // created sequentially to get the correct registers for the "sum" and the
1147     // "overflow bit".
1148     const Function *Callee = I.getCalledFunction();
1149     const Type *RetTy =
1150       cast<StructType>(Callee->getReturnType())->getTypeAtIndex(unsigned(0));
1151
1152     MVT VT;
1153     if (!isTypeLegal(RetTy, VT))
1154       return false;
1155
1156     Value *Op1 = I.getOperand(1);
1157     Value *Op2 = I.getOperand(2);
1158     unsigned Reg1 = getRegForValue(Op1);
1159     unsigned Reg2 = getRegForValue(Op2);
1160
1161     if (Reg1 == 0 || Reg2 == 0)
1162       // FIXME: Handle values *not* in registers.
1163       return false;
1164
1165     unsigned OpC = 0;
1166     if (VT == MVT::i32)
1167       OpC = X86::ADD32rr;
1168     else if (VT == MVT::i64)
1169       OpC = X86::ADD64rr;
1170     else
1171       return false;
1172
1173     unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1174     BuildMI(MBB, DL, TII.get(OpC), ResultReg).addReg(Reg1).addReg(Reg2);
1175     unsigned DestReg1 = UpdateValueMap(&I, ResultReg);
1176
1177     // If the add with overflow is an intra-block value then we just want to
1178     // create temporaries for it like normal.  If it is a cross-block value then
1179     // UpdateValueMap will return the cross-block register used.  Since we
1180     // *really* want the value to be live in the register pair known by
1181     // UpdateValueMap, we have to use DestReg1+1 as the destination register in
1182     // the cross block case.  In the non-cross-block case, we should just make
1183     // another register for the value.
1184     if (DestReg1 != ResultReg)
1185       ResultReg = DestReg1+1;
1186     else
1187       ResultReg = createResultReg(TLI.getRegClassFor(MVT::i8));
1188
1189     unsigned Opc = X86::SETBr;
1190     if (I.getIntrinsicID() == Intrinsic::sadd_with_overflow)
1191       Opc = X86::SETOr;
1192     BuildMI(MBB, DL, TII.get(Opc), ResultReg);
1193     return true;
1194   }
1195   }
1196 }
1197
1198 bool X86FastISel::X86SelectCall(Instruction *I) {
1199   CallInst *CI = cast<CallInst>(I);
1200   Value *Callee = I->getOperand(0);
1201
1202   // Can't handle inline asm yet.
1203   if (isa<InlineAsm>(Callee))
1204     return false;
1205
1206   // Handle intrinsic calls.
1207   if (IntrinsicInst *II = dyn_cast<IntrinsicInst>(CI))
1208     return X86VisitIntrinsicCall(*II);
1209
1210   // Handle only C and fastcc calling conventions for now.
1211   CallSite CS(CI);
1212   unsigned CC = CS.getCallingConv();
1213   if (CC != CallingConv::C &&
1214       CC != CallingConv::Fast &&
1215       CC != CallingConv::X86_FastCall)
1216     return false;
1217
1218   // On X86, -tailcallopt changes the fastcc ABI. FastISel doesn't
1219   // handle this for now.
1220   if (CC == CallingConv::Fast && PerformTailCallOpt)
1221     return false;
1222
1223   // Let SDISel handle vararg functions.
1224   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1225   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1226   if (FTy->isVarArg())
1227     return false;
1228
1229   // Handle *simple* calls for now.
1230   const Type *RetTy = CS.getType();
1231   MVT RetVT;
1232   if (RetTy == Type::VoidTy)
1233     RetVT = MVT::isVoid;
1234   else if (!isTypeLegal(RetTy, RetVT, true))
1235     return false;
1236
1237   // Materialize callee address in a register. FIXME: GV address can be
1238   // handled with a CALLpcrel32 instead.
1239   X86AddressMode CalleeAM;
1240   if (!X86SelectCallAddress(Callee, CalleeAM))
1241     return false;
1242   unsigned CalleeOp = 0;
1243   GlobalValue *GV = 0;
1244   if (CalleeAM.GV != 0) {
1245     GV = CalleeAM.GV;
1246   } else if (CalleeAM.Base.Reg != 0) {
1247     CalleeOp = CalleeAM.Base.Reg;
1248   } else
1249     return false;
1250
1251   // Allow calls which produce i1 results.
1252   bool AndToI1 = false;
1253   if (RetVT == MVT::i1) {
1254     RetVT = MVT::i8;
1255     AndToI1 = true;
1256   }
1257
1258   // Deal with call operands first.
1259   SmallVector<Value*, 8> ArgVals;
1260   SmallVector<unsigned, 8> Args;
1261   SmallVector<MVT, 8> ArgVTs;
1262   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1263   Args.reserve(CS.arg_size());
1264   ArgVals.reserve(CS.arg_size());
1265   ArgVTs.reserve(CS.arg_size());
1266   ArgFlags.reserve(CS.arg_size());
1267   for (CallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1268        i != e; ++i) {
1269     unsigned Arg = getRegForValue(*i);
1270     if (Arg == 0)
1271       return false;
1272     ISD::ArgFlagsTy Flags;
1273     unsigned AttrInd = i - CS.arg_begin() + 1;
1274     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1275       Flags.setSExt();
1276     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1277       Flags.setZExt();
1278
1279     // FIXME: Only handle *easy* calls for now.
1280     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1281         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1282         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1283         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1284       return false;
1285
1286     const Type *ArgTy = (*i)->getType();
1287     MVT ArgVT;
1288     if (!isTypeLegal(ArgTy, ArgVT))
1289       return false;
1290     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1291     Flags.setOrigAlign(OriginalAlignment);
1292
1293     Args.push_back(Arg);
1294     ArgVals.push_back(*i);
1295     ArgVTs.push_back(ArgVT);
1296     ArgFlags.push_back(Flags);
1297   }
1298
1299   // Analyze operands of the call, assigning locations to each operand.
1300   SmallVector<CCValAssign, 16> ArgLocs;
1301   CCState CCInfo(CC, false, TM, ArgLocs, I->getParent()->getContext());
1302   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC));
1303
1304   // Get a count of how many bytes are to be pushed on the stack.
1305   unsigned NumBytes = CCInfo.getNextStackOffset();
1306
1307   // Issue CALLSEQ_START
1308   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1309   BuildMI(MBB, DL, TII.get(AdjStackDown)).addImm(NumBytes);
1310
1311   // Process argument: walk the register/memloc assignments, inserting
1312   // copies / loads.
1313   SmallVector<unsigned, 4> RegArgs;
1314   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1315     CCValAssign &VA = ArgLocs[i];
1316     unsigned Arg = Args[VA.getValNo()];
1317     MVT ArgVT = ArgVTs[VA.getValNo()];
1318
1319     // Promote the value if needed.
1320     switch (VA.getLocInfo()) {
1321     default: assert(0 && "Unknown loc info!");
1322     case CCValAssign::Full: break;
1323     case CCValAssign::SExt: {
1324       bool Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1325                                        Arg, ArgVT, Arg);
1326       assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1327       Emitted = true;
1328       ArgVT = VA.getLocVT();
1329       break;
1330     }
1331     case CCValAssign::ZExt: {
1332       bool Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1333                                        Arg, ArgVT, Arg);
1334       assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1335       Emitted = true;
1336       ArgVT = VA.getLocVT();
1337       break;
1338     }
1339     case CCValAssign::AExt: {
1340       bool Emitted = X86FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1341                                        Arg, ArgVT, Arg);
1342       if (!Emitted)
1343         Emitted = X86FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1344                                     Arg, ArgVT, Arg);
1345       if (!Emitted)
1346         Emitted = X86FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1347                                     Arg, ArgVT, Arg);
1348
1349       assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1350       ArgVT = VA.getLocVT();
1351       break;
1352     }
1353     }
1354
1355     if (VA.isRegLoc()) {
1356       TargetRegisterClass* RC = TLI.getRegClassFor(ArgVT);
1357       bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), VA.getLocReg(),
1358                                       Arg, RC, RC);
1359       assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1360       Emitted = true;
1361       RegArgs.push_back(VA.getLocReg());
1362     } else {
1363       unsigned LocMemOffset = VA.getLocMemOffset();
1364       X86AddressMode AM;
1365       AM.Base.Reg = StackPtr;
1366       AM.Disp = LocMemOffset;
1367       Value *ArgVal = ArgVals[VA.getValNo()];
1368
1369       // If this is a really simple value, emit this with the Value* version of
1370       // X86FastEmitStore.  If it isn't simple, we don't want to do this, as it
1371       // can cause us to reevaluate the argument.
1372       if (isa<ConstantInt>(ArgVal) || isa<ConstantPointerNull>(ArgVal))
1373         X86FastEmitStore(ArgVT, ArgVal, AM);
1374       else
1375         X86FastEmitStore(ArgVT, Arg, AM);
1376     }
1377   }
1378
1379   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1380   // GOT pointer.
1381   if (Subtarget->isPICStyleGOT()) {
1382     TargetRegisterClass *RC = X86::GR32RegisterClass;
1383     unsigned Base = getInstrInfo()->getGlobalBaseReg(&MF);
1384     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), X86::EBX, Base, RC, RC);
1385     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1386     Emitted = true;
1387   }
1388
1389   // Issue the call.
1390   MachineInstrBuilder MIB;
1391   if (CalleeOp) {
1392     // Register-indirect call.
1393     unsigned CallOpc = Subtarget->is64Bit() ? X86::CALL64r : X86::CALL32r;
1394     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addReg(CalleeOp);
1395
1396   } else {
1397     // Direct call.
1398     assert(GV && "Not a direct call");
1399     unsigned CallOpc =
1400       Subtarget->is64Bit() ? X86::CALL64pcrel32 : X86::CALLpcrel32;
1401
1402     // See if we need any target-specific flags on the GV operand.
1403     unsigned char OpFlags = 0;
1404
1405     // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1406     // external symbols most go through the PLT in PIC mode.  If the symbol
1407     // has hidden or protected visibility, or if it is static or local, then
1408     // we don't need to use the PLT - we can directly call it.
1409     if (Subtarget->isTargetELF() &&
1410         TM.getRelocationModel() == Reloc::PIC_ &&
1411         GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1412       OpFlags = X86II::MO_PLT;
1413     } else if (Subtarget->isPICStyleStubAny() &&
1414                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1415                Subtarget->getDarwinVers() < 9) {
1416       // PC-relative references to external symbols should go through $stub,
1417       // unless we're building with the leopard linker or later, which
1418       // automatically synthesizes these stubs.
1419       OpFlags = X86II::MO_DARWIN_STUB;
1420     }
1421
1422
1423     MIB = BuildMI(MBB, DL, TII.get(CallOpc)).addGlobalAddress(GV, 0, OpFlags);
1424   }
1425
1426   // Add an implicit use GOT pointer in EBX.
1427   if (Subtarget->isPICStyleGOT())
1428     MIB.addReg(X86::EBX);
1429
1430   // Add implicit physical register uses to the call.
1431   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1432     MIB.addReg(RegArgs[i]);
1433
1434   // Issue CALLSEQ_END
1435   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1436   BuildMI(MBB, DL, TII.get(AdjStackUp)).addImm(NumBytes).addImm(0);
1437
1438   // Now handle call return value (if any).
1439   if (RetVT.getSimpleVT() != MVT::isVoid) {
1440     SmallVector<CCValAssign, 16> RVLocs;
1441     CCState CCInfo(CC, false, TM, RVLocs, I->getParent()->getContext());
1442     CCInfo.AnalyzeCallResult(RetVT, RetCC_X86);
1443
1444     // Copy all of the result registers out of their specified physreg.
1445     assert(RVLocs.size() == 1 && "Can't handle multi-value calls!");
1446     MVT CopyVT = RVLocs[0].getValVT();
1447     TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1448     TargetRegisterClass *SrcRC = DstRC;
1449
1450     // If this is a call to a function that returns an fp value on the x87 fp
1451     // stack, but where we prefer to use the value in xmm registers, copy it
1452     // out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1453     if ((RVLocs[0].getLocReg() == X86::ST0 ||
1454          RVLocs[0].getLocReg() == X86::ST1) &&
1455         isScalarFPTypeInSSEReg(RVLocs[0].getValVT())) {
1456       CopyVT = MVT::f80;
1457       SrcRC = X86::RSTRegisterClass;
1458       DstRC = X86::RFP80RegisterClass;
1459     }
1460
1461     unsigned ResultReg = createResultReg(DstRC);
1462     bool Emitted = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1463                                     RVLocs[0].getLocReg(), DstRC, SrcRC);
1464     assert(Emitted && "Failed to emit a copy instruction!"); Emitted=Emitted;
1465     Emitted = true;
1466     if (CopyVT != RVLocs[0].getValVT()) {
1467       // Round the F80 the right size, which also moves to the appropriate xmm
1468       // register. This is accomplished by storing the F80 value in memory and
1469       // then loading it back. Ewww...
1470       MVT ResVT = RVLocs[0].getValVT();
1471       unsigned Opc = ResVT == MVT::f32 ? X86::ST_Fp80m32 : X86::ST_Fp80m64;
1472       unsigned MemSize = ResVT.getSizeInBits()/8;
1473       int FI = MFI.CreateStackObject(MemSize, MemSize);
1474       addFrameReference(BuildMI(MBB, DL, TII.get(Opc)), FI).addReg(ResultReg);
1475       DstRC = ResVT == MVT::f32
1476         ? X86::FR32RegisterClass : X86::FR64RegisterClass;
1477       Opc = ResVT == MVT::f32 ? X86::MOVSSrm : X86::MOVSDrm;
1478       ResultReg = createResultReg(DstRC);
1479       addFrameReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg), FI);
1480     }
1481
1482     if (AndToI1) {
1483       // Mask out all but lowest bit for some call which produces an i1.
1484       unsigned AndResult = createResultReg(X86::GR8RegisterClass);
1485       BuildMI(MBB, DL,
1486               TII.get(X86::AND8ri), AndResult).addReg(ResultReg).addImm(1);
1487       ResultReg = AndResult;
1488     }
1489
1490     UpdateValueMap(I, ResultReg);
1491   }
1492
1493   return true;
1494 }
1495
1496
1497 bool
1498 X86FastISel::TargetSelectInstruction(Instruction *I)  {
1499   switch (I->getOpcode()) {
1500   default: break;
1501   case Instruction::Load:
1502     return X86SelectLoad(I);
1503   case Instruction::Store:
1504     return X86SelectStore(I);
1505   case Instruction::ICmp:
1506   case Instruction::FCmp:
1507     return X86SelectCmp(I);
1508   case Instruction::ZExt:
1509     return X86SelectZExt(I);
1510   case Instruction::Br:
1511     return X86SelectBranch(I);
1512   case Instruction::Call:
1513     return X86SelectCall(I);
1514   case Instruction::LShr:
1515   case Instruction::AShr:
1516   case Instruction::Shl:
1517     return X86SelectShift(I);
1518   case Instruction::Select:
1519     return X86SelectSelect(I);
1520   case Instruction::Trunc:
1521     return X86SelectTrunc(I);
1522   case Instruction::FPExt:
1523     return X86SelectFPExt(I);
1524   case Instruction::FPTrunc:
1525     return X86SelectFPTrunc(I);
1526   case Instruction::ExtractValue:
1527     return X86SelectExtractValue(I);
1528   case Instruction::IntToPtr: // Deliberate fall-through.
1529   case Instruction::PtrToInt: {
1530     MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
1531     MVT DstVT = TLI.getValueType(I->getType());
1532     if (DstVT.bitsGT(SrcVT))
1533       return X86SelectZExt(I);
1534     if (DstVT.bitsLT(SrcVT))
1535       return X86SelectTrunc(I);
1536     unsigned Reg = getRegForValue(I->getOperand(0));
1537     if (Reg == 0) return false;
1538     UpdateValueMap(I, Reg);
1539     return true;
1540   }
1541   }
1542
1543   return false;
1544 }
1545
1546 unsigned X86FastISel::TargetMaterializeConstant(Constant *C) {
1547   MVT VT;
1548   if (!isTypeLegal(C->getType(), VT))
1549     return false;
1550
1551   // Get opcode and regclass of the output for the given load instruction.
1552   unsigned Opc = 0;
1553   const TargetRegisterClass *RC = NULL;
1554   switch (VT.getSimpleVT()) {
1555   default: return false;
1556   case MVT::i8:
1557     Opc = X86::MOV8rm;
1558     RC  = X86::GR8RegisterClass;
1559     break;
1560   case MVT::i16:
1561     Opc = X86::MOV16rm;
1562     RC  = X86::GR16RegisterClass;
1563     break;
1564   case MVT::i32:
1565     Opc = X86::MOV32rm;
1566     RC  = X86::GR32RegisterClass;
1567     break;
1568   case MVT::i64:
1569     // Must be in x86-64 mode.
1570     Opc = X86::MOV64rm;
1571     RC  = X86::GR64RegisterClass;
1572     break;
1573   case MVT::f32:
1574     if (Subtarget->hasSSE1()) {
1575       Opc = X86::MOVSSrm;
1576       RC  = X86::FR32RegisterClass;
1577     } else {
1578       Opc = X86::LD_Fp32m;
1579       RC  = X86::RFP32RegisterClass;
1580     }
1581     break;
1582   case MVT::f64:
1583     if (Subtarget->hasSSE2()) {
1584       Opc = X86::MOVSDrm;
1585       RC  = X86::FR64RegisterClass;
1586     } else {
1587       Opc = X86::LD_Fp64m;
1588       RC  = X86::RFP64RegisterClass;
1589     }
1590     break;
1591   case MVT::f80:
1592     // No f80 support yet.
1593     return false;
1594   }
1595
1596   // Materialize addresses with LEA instructions.
1597   if (isa<GlobalValue>(C)) {
1598     X86AddressMode AM;
1599     if (X86SelectAddress(C, AM)) {
1600       if (TLI.getPointerTy() == MVT::i32)
1601         Opc = X86::LEA32r;
1602       else
1603         Opc = X86::LEA64r;
1604       unsigned ResultReg = createResultReg(RC);
1605       addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1606       return ResultReg;
1607     }
1608     return 0;
1609   }
1610
1611   // MachineConstantPool wants an explicit alignment.
1612   unsigned Align = TD.getPrefTypeAlignment(C->getType());
1613   if (Align == 0) {
1614     // Alignment of vector types.  FIXME!
1615     Align = TD.getTypeAllocSize(C->getType());
1616   }
1617
1618   // x86-32 PIC requires a PIC base register for constant pools.
1619   unsigned PICBase = 0;
1620   unsigned char OpFlag = 0;
1621   if (Subtarget->isPICStyleStubPIC()) { // Not dynamic-no-pic
1622     OpFlag = X86II::MO_PIC_BASE_OFFSET;
1623     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1624   } else if (Subtarget->isPICStyleGOT()) {
1625     OpFlag = X86II::MO_GOTOFF;
1626     PICBase = getInstrInfo()->getGlobalBaseReg(&MF);
1627   } else if (Subtarget->isPICStyleRIPRel() &&
1628              TM.getCodeModel() == CodeModel::Small) {
1629     PICBase = X86::RIP;
1630   }
1631
1632   // Create the load from the constant pool.
1633   unsigned MCPOffset = MCP.getConstantPoolIndex(C, Align);
1634   unsigned ResultReg = createResultReg(RC);
1635   addConstantPoolReference(BuildMI(MBB, DL, TII.get(Opc), ResultReg),
1636                            MCPOffset, PICBase, OpFlag);
1637
1638   return ResultReg;
1639 }
1640
1641 unsigned X86FastISel::TargetMaterializeAlloca(AllocaInst *C) {
1642   // Fail on dynamic allocas. At this point, getRegForValue has already
1643   // checked its CSE maps, so if we're here trying to handle a dynamic
1644   // alloca, we're not going to succeed. X86SelectAddress has a
1645   // check for dynamic allocas, because it's called directly from
1646   // various places, but TargetMaterializeAlloca also needs a check
1647   // in order to avoid recursion between getRegForValue,
1648   // X86SelectAddrss, and TargetMaterializeAlloca.
1649   if (!StaticAllocaMap.count(C))
1650     return 0;
1651
1652   X86AddressMode AM;
1653   if (!X86SelectAddress(C, AM))
1654     return 0;
1655   unsigned Opc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
1656   TargetRegisterClass* RC = TLI.getRegClassFor(TLI.getPointerTy());
1657   unsigned ResultReg = createResultReg(RC);
1658   addLeaAddress(BuildMI(MBB, DL, TII.get(Opc), ResultReg), AM);
1659   return ResultReg;
1660 }
1661
1662 namespace llvm {
1663   llvm::FastISel *X86::createFastISel(MachineFunction &mf,
1664                         MachineModuleInfo *mmi,
1665                         DwarfWriter *dw,
1666                         DenseMap<const Value *, unsigned> &vm,
1667                         DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
1668                         DenseMap<const AllocaInst *, int> &am
1669 #ifndef NDEBUG
1670                         , SmallSet<Instruction*, 8> &cil
1671 #endif
1672                         ) {
1673     return new X86FastISel(mf, mmi, dw, vm, bm, am
1674 #ifndef NDEBUG
1675                            , cil
1676 #endif
1677                            );
1678   }
1679 }