lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 // Force NDEBUG on in any optimized build on Darwin.
  16 //
  17 // FIXME: This is a huge hack, to work around ridiculously awful compile times
  18 // on this file with gcc-4.2 on Darwin, in Release mode.
  19 #if (!defined(__llvm__) && defined(__APPLE__) && \
  20      defined(__OPTIMIZE__) && !defined(NDEBUG))
  21 #define NDEBUG
  22 #endif
  23
  24 #define DEBUG_TYPE "x86-isel"
  25 #include "X86.h"
  26 #include "X86InstrBuilder.h"
  27 #include "X86ISelLowering.h"
  28 #include "X86MachineFunctionInfo.h"
  29 #include "X86RegisterInfo.h"
  30 #include "X86Subtarget.h"
  31 #include "X86TargetMachine.h"
  32 #include "llvm/GlobalValue.h"
  33 #include "llvm/Instructions.h"
  34 #include "llvm/Intrinsics.h"
  35 #include "llvm/Support/CFG.h"
  36 #include "llvm/Type.h"
  37 #include "llvm/CodeGen/MachineConstantPool.h"
  38 #include "llvm/CodeGen/MachineFunction.h"
  39 #include "llvm/CodeGen/MachineFrameInfo.h"
  40 #include "llvm/CodeGen/MachineInstrBuilder.h"
  41 #include "llvm/CodeGen/MachineRegisterInfo.h"
  42 #include "llvm/CodeGen/SelectionDAGISel.h"
  43 #include "llvm/Target/TargetMachine.h"
  44 #include "llvm/Target/TargetOptions.h"
  45 #include "llvm/Support/Debug.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include "llvm/ADT/SmallPtrSet.h"
  50 #include "llvm/ADT/Statistic.h"
  51 using namespace llvm;
  52
  53 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  54
  55 //===----------------------------------------------------------------------===//
  56 //                      Pattern Matcher Implementation
  57 //===----------------------------------------------------------------------===//
  58
  59 namespace {
  60   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  61   /// SDValue's instead of register numbers for the leaves of the matched
  62   /// tree.
  63   struct X86ISelAddressMode {
  64     enum {
  65       RegBase,
  66       FrameIndexBase
  67     } BaseType;
  68
  69     struct {            // This is really a union, discriminated by BaseType!
  70       SDValue Reg;
  71       int FrameIndex;
  72     } Base;
  73
  74     unsigned Scale;
  75     SDValue IndexReg;
  76     int32_t Disp;
  77     SDValue Segment;
  78     GlobalValue *GV;
  79     Constant *CP;
  80     BlockAddress *BlockAddr;
  81     const char *ES;
  82     int JT;
  83     unsigned Align;    // CP alignment.
  84     unsigned char SymbolFlags;  // X86II::MO_*
  85
  86     X86ISelAddressMode()
  87       : BaseType(RegBase), Scale(1), IndexReg(), Disp(0),
  88         Segment(), GV(0), CP(0), BlockAddr(0), ES(0), JT(-1), Align(0),
  89         SymbolFlags(X86II::MO_NO_FLAG) {
  90     }
  91
  92     bool hasSymbolicDisplacement() const {
  93       return GV != 0 || CP != 0 || ES != 0 || JT != -1 || BlockAddr != 0;
  94     }
  95
  96     bool hasBaseOrIndexReg() const {
  97       return IndexReg.getNode() != 0 || Base.Reg.getNode() != 0;
  98     }
  99
 100     /// isRIPRelative - Return true if this addressing mode is already RIP
 101     /// relative.
 102     bool isRIPRelative() const {
 103       if (BaseType != RegBase) return false;
 104       if (RegisterSDNode *RegNode =
 105             dyn_cast_or_null<RegisterSDNode>(Base.Reg.getNode()))
 106         return RegNode->getReg() == X86::RIP;
 107       return false;
 108     }
 109
 110     void setBaseReg(SDValue Reg) {
 111       BaseType = RegBase;
 112       Base.Reg = Reg;
 113     }
 114
 115     void dump() {
 116       dbgs() << "X86ISelAddressMode " << this << '\n';
 117       dbgs() << "Base.Reg ";
 118       if (Base.Reg.getNode() != 0)
 119         Base.Reg.getNode()->dump();
 120       else
 121         dbgs() << "nul";
 122       dbgs() << " Base.FrameIndex " << Base.FrameIndex << '\n'
 123              << " Scale" << Scale << '\n'
 124              << "IndexReg ";
 125       if (IndexReg.getNode() != 0)
 126         IndexReg.getNode()->dump();
 127       else
 128         dbgs() << "nul";
 129       dbgs() << " Disp " << Disp << '\n'
 130              << "GV ";
 131       if (GV)
 132         GV->dump();
 133       else
 134         dbgs() << "nul";
 135       dbgs() << " CP ";
 136       if (CP)
 137         CP->dump();
 138       else
 139         dbgs() << "nul";
 140       dbgs() << '\n'
 141              << "ES ";
 142       if (ES)
 143         dbgs() << ES;
 144       else
 145         dbgs() << "nul";
 146       dbgs() << " JT" << JT << " Align" << Align << '\n';
 147     }
 148   };
 149 }
 150
 151 namespace {
 152   //===--------------------------------------------------------------------===//
 153   /// ISel - X86 specific code to select X86 machine instructions for
 154   /// SelectionDAG operations.
 155   ///
 156   class X86DAGToDAGISel : public SelectionDAGISel {
 157     /// X86Lowering - This object fully describes how to lower LLVM code to an
 158     /// X86-specific SelectionDAG.
 159     X86TargetLowering &X86Lowering;
 160
 161     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 162     /// make the right decision when generating code for different targets.
 163     const X86Subtarget *Subtarget;
 164
 165     /// OptForSize - If true, selector should try to optimize for code size
 166     /// instead of performance.
 167     bool OptForSize;
 168
 169   public:
 170     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 171       : SelectionDAGISel(tm, OptLevel),
 172         X86Lowering(*tm.getTargetLowering()),
 173         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 174         OptForSize(false) {}
 175
 176     virtual const char *getPassName() const {
 177       return "X86 DAG->DAG Instruction Selection";
 178     }
 179
 180     /// InstructionSelect - This callback is invoked by
 181     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 182     virtual void InstructionSelect();
 183
 184     virtual void EmitFunctionEntryCode(Function &Fn, MachineFunction &MF);
 185
 186     virtual
 187       bool IsLegalAndProfitableToFold(SDNode *N, SDNode *U, SDNode *Root) const;
 188
 189 // Include the pieces autogenerated from the target description.
 190 #include "X86GenDAGISel.inc"
 191
 192   private:
 193     SDNode *Select(SDNode *N);
 194     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 195     SDNode *SelectAtomicLoadAdd(SDNode *Node, EVT NVT);
 196
 197     bool MatchSegmentBaseAddress(SDValue N, X86ISelAddressMode &AM);
 198     bool MatchLoad(SDValue N, X86ISelAddressMode &AM);
 199     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 200     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 201     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 202                                  unsigned Depth);
 203     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 204     bool SelectAddr(SDNode *Op, SDValue N, SDValue &Base,
 205                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 206                     SDValue &Segment);
 207     bool SelectLEAAddr(SDNode *Op, SDValue N, SDValue &Base,
 208                        SDValue &Scale, SDValue &Index, SDValue &Disp);
 209     bool SelectTLSADDRAddr(SDNode *Op, SDValue N, SDValue &Base,
 210                        SDValue &Scale, SDValue &Index, SDValue &Disp);
 211     bool SelectScalarSSELoad(SDNode *Op, SDValue Pred,
 212                              SDValue N, SDValue &Base, SDValue &Scale,
 213                              SDValue &Index, SDValue &Disp,
 214                              SDValue &Segment,
 215                              SDValue &InChain, SDValue &OutChain);
 216     bool TryFoldLoad(SDNode *P, SDValue N,
 217                      SDValue &Base, SDValue &Scale,
 218                      SDValue &Index, SDValue &Disp,
 219                      SDValue &Segment);
 220     void PreprocessForRMW();
 221     void PreprocessForFPConvert();
 222
 223     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 224     /// inline asm expressions.
 225     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 226                                               char ConstraintCode,
 227                                               std::vector<SDValue> &OutOps);
 228
 229     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 230
 231     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 232                                    SDValue &Scale, SDValue &Index,
 233                                    SDValue &Disp, SDValue &Segment) {
 234       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 235         CurDAG->getTargetFrameIndex(AM.Base.FrameIndex, TLI.getPointerTy()) :
 236         AM.Base.Reg;
 237       Scale = getI8Imm(AM.Scale);
 238       Index = AM.IndexReg;
 239       // These are 32-bit even in 64-bit mode since RIP relative offset
 240       // is 32-bit.
 241       if (AM.GV)
 242         Disp = CurDAG->getTargetGlobalAddress(AM.GV, MVT::i32, AM.Disp,
 243                                               AM.SymbolFlags);
 244       else if (AM.CP)
 245         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 246                                              AM.Align, AM.Disp, AM.SymbolFlags);
 247       else if (AM.ES)
 248         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 249       else if (AM.JT != -1)
 250         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 251       else if (AM.BlockAddr)
 252         Disp = CurDAG->getBlockAddress(AM.BlockAddr, MVT::i32,
 253                                        true, AM.SymbolFlags);
 254       else
 255         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 256
 257       if (AM.Segment.getNode())
 258         Segment = AM.Segment;
 259       else
 260         Segment = CurDAG->getRegister(0, MVT::i32);
 261     }
 262
 263     /// getI8Imm - Return a target constant with the specified value, of type
 264     /// i8.
 265     inline SDValue getI8Imm(unsigned Imm) {
 266       return CurDAG->getTargetConstant(Imm, MVT::i8);
 267     }
 268
 269     /// getI16Imm - Return a target constant with the specified value, of type
 270     /// i16.
 271     inline SDValue getI16Imm(unsigned Imm) {
 272       return CurDAG->getTargetConstant(Imm, MVT::i16);
 273     }
 274
 275     /// getI32Imm - Return a target constant with the specified value, of type
 276     /// i32.
 277     inline SDValue getI32Imm(unsigned Imm) {
 278       return CurDAG->getTargetConstant(Imm, MVT::i32);
 279     }
 280
 281     /// getGlobalBaseReg - Return an SDNode that returns the value of
 282     /// the global base register. Output instructions required to
 283     /// initialize the global base register, if necessary.
 284     ///
 285     SDNode *getGlobalBaseReg();
 286
 287     /// getTargetMachine - Return a reference to the TargetMachine, casted
 288     /// to the target-specific type.
 289     const X86TargetMachine &getTargetMachine() {
 290       return static_cast<const X86TargetMachine &>(TM);
 291     }
 292
 293     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 294     /// to the target-specific type.
 295     const X86InstrInfo *getInstrInfo() {
 296       return getTargetMachine().getInstrInfo();
 297     }
 298
 299 #ifndef NDEBUG
 300     unsigned Indent;
 301 #endif
 302   };
 303 }
 304
 305
 306 bool X86DAGToDAGISel::IsLegalAndProfitableToFold(SDNode *N, SDNode *U,
 307                                                  SDNode *Root) const {
 308   if (OptLevel == CodeGenOpt::None) return false;
 309
 310   if (U == Root)
 311     switch (U->getOpcode()) {
 312     default: break;
 313     case X86ISD::ADD:
 314     case X86ISD::SUB:
 315     case X86ISD::AND:
 316     case X86ISD::XOR:
 317     case X86ISD::OR:
 318     case ISD::ADD:
 319     case ISD::ADDC:
 320     case ISD::ADDE:
 321     case ISD::AND:
 322     case ISD::OR:
 323     case ISD::XOR: {
 324       SDValue Op1 = U->getOperand(1);
 325
 326       // If the other operand is a 8-bit immediate we should fold the immediate
 327       // instead. This reduces code size.
 328       // e.g.
 329       // movl 4(%esp), %eax
 330       // addl $4, %eax
 331       // vs.
 332       // movl $4, %eax
 333       // addl 4(%esp), %eax
 334       // The former is 2 bytes shorter. In case where the increment is 1, then
 335       // the saving can be 4 bytes (by using incl %eax).
 336       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 337         if (Imm->getAPIntValue().isSignedIntN(8))
 338           return false;
 339
 340       // If the other operand is a TLS address, we should fold it instead.
 341       // This produces
 342       // movl    %gs:0, %eax
 343       // leal    i@NTPOFF(%eax), %eax
 344       // instead of
 345       // movl    $i@NTPOFF, %eax
 346       // addl    %gs:0, %eax
 347       // if the block also has an access to a second TLS address this will save
 348       // a load.
 349       // FIXME: This is probably also true for non TLS addresses.
 350       if (Op1.getOpcode() == X86ISD::Wrapper) {
 351         SDValue Val = Op1.getOperand(0);
 352         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 353           return false;
 354       }
 355     }
 356     }
 357
 358   // Proceed to 'generic' cycle finder code
 359   return SelectionDAGISel::IsLegalAndProfitableToFold(N, U, Root);
 360 }
 361
 362 /// MoveBelowTokenFactor - Replace TokenFactor operand with load's chain operand
 363 /// and move load below the TokenFactor. Replace store's chain operand with
 364 /// load's chain result.
 365 static void MoveBelowTokenFactor(SelectionDAG *CurDAG, SDValue Load,
 366                                  SDValue Store, SDValue TF) {
 367   SmallVector<SDValue, 4> Ops;
 368   for (unsigned i = 0, e = TF.getNode()->getNumOperands(); i != e; ++i)
 369     if (Load.getNode() == TF.getOperand(i).getNode())
 370       Ops.push_back(Load.getOperand(0));
 371     else
 372       Ops.push_back(TF.getOperand(i));
 373   SDValue NewTF = CurDAG->UpdateNodeOperands(TF, &Ops[0], Ops.size());
 374   SDValue NewLoad = CurDAG->UpdateNodeOperands(Load, NewTF,
 375                                                Load.getOperand(1),
 376                                                Load.getOperand(2));
 377   CurDAG->UpdateNodeOperands(Store, NewLoad.getValue(1), Store.getOperand(1),
 378                              Store.getOperand(2), Store.getOperand(3));
 379 }
 380
 381 /// isRMWLoad - Return true if N is a load that's part of RMW sub-DAG.  The
 382 /// chain produced by the load must only be used by the store's chain operand,
 383 /// otherwise this may produce a cycle in the DAG.
 384 ///
 385 static bool isRMWLoad(SDValue N, SDValue Chain, SDValue Address,
 386                       SDValue &Load) {
 387   if (N.getOpcode() == ISD::BIT_CONVERT) {
 388     if (!N.hasOneUse())
 389       return false;
 390     N = N.getOperand(0);
 391   }
 392
 393   LoadSDNode *LD = dyn_cast<LoadSDNode>(N);
 394   if (!LD || LD->isVolatile())
 395     return false;
 396   if (LD->getAddressingMode() != ISD::UNINDEXED)
 397     return false;
 398
 399   ISD::LoadExtType ExtType = LD->getExtensionType();
 400   if (ExtType != ISD::NON_EXTLOAD && ExtType != ISD::EXTLOAD)
 401     return false;
 402
 403   if (N.hasOneUse() &&
 404       LD->hasNUsesOfValue(1, 1) &&
 405       N.getOperand(1) == Address &&
 406       LD->isOperandOf(Chain.getNode())) {
 407     Load = N;
 408     return true;
 409   }
 410   return false;
 411 }
 412
 413 /// MoveBelowCallSeqStart - Replace CALLSEQ_START operand with load's chain
 414 /// operand and move load below the call's chain operand.
 415 static void MoveBelowCallSeqStart(SelectionDAG *CurDAG, SDValue Load,
 416                                   SDValue Call, SDValue CallSeqStart) {
 417   SmallVector<SDValue, 8> Ops;
 418   SDValue Chain = CallSeqStart.getOperand(0);
 419   if (Chain.getNode() == Load.getNode())
 420     Ops.push_back(Load.getOperand(0));
 421   else {
 422     assert(Chain.getOpcode() == ISD::TokenFactor &&
 423            "Unexpected CallSeqStart chain operand");
 424     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 425       if (Chain.getOperand(i).getNode() == Load.getNode())
 426         Ops.push_back(Load.getOperand(0));
 427       else
 428         Ops.push_back(Chain.getOperand(i));
 429     SDValue NewChain =
 430       CurDAG->getNode(ISD::TokenFactor, Load.getDebugLoc(),
 431                       MVT::Other, &Ops[0], Ops.size());
 432     Ops.clear();
 433     Ops.push_back(NewChain);
 434   }
 435   for (unsigned i = 1, e = CallSeqStart.getNumOperands(); i != e; ++i)
 436     Ops.push_back(CallSeqStart.getOperand(i));
 437   CurDAG->UpdateNodeOperands(CallSeqStart, &Ops[0], Ops.size());
 438   CurDAG->UpdateNodeOperands(Load, Call.getOperand(0),
 439                              Load.getOperand(1), Load.getOperand(2));
 440   Ops.clear();
 441   Ops.push_back(SDValue(Load.getNode(), 1));
 442   for (unsigned i = 1, e = Call.getNode()->getNumOperands(); i != e; ++i)
 443     Ops.push_back(Call.getOperand(i));
 444   CurDAG->UpdateNodeOperands(Call, &Ops[0], Ops.size());
 445 }
 446
 447 /// isCalleeLoad - Return true if call address is a load and it can be
 448 /// moved below CALLSEQ_START and the chains leading up to the call.
 449 /// Return the CALLSEQ_START by reference as a second output.
 450 static bool isCalleeLoad(SDValue Callee, SDValue &Chain) {
 451   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 452     return false;
 453   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 454   if (!LD ||
 455       LD->isVolatile() ||
 456       LD->getAddressingMode() != ISD::UNINDEXED ||
 457       LD->getExtensionType() != ISD::NON_EXTLOAD)
 458     return false;
 459
 460   // Now let's find the callseq_start.
 461   while (Chain.getOpcode() != ISD::CALLSEQ_START) {
 462     if (!Chain.hasOneUse())
 463       return false;
 464     Chain = Chain.getOperand(0);
 465   }
 466
 467   if (Chain.getOperand(0).getNode() == Callee.getNode())
 468     return true;
 469   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 470       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 471       Callee.getValue(1).hasOneUse())
 472     return true;
 473   return false;
 474 }
 475
 476
 477 /// PreprocessForRMW - Preprocess the DAG to make instruction selection better.
 478 /// This is only run if not in -O0 mode.
 479 /// This allows the instruction selector to pick more read-modify-write
 480 /// instructions. This is a common case:
 481 ///
 482 ///     [Load chain]
 483 ///         ^
 484 ///         |
 485 ///       [Load]
 486 ///       ^    ^
 487 ///       |    |
 488 ///      /      \-
 489 ///     /         |
 490 /// [TokenFactor] [Op]
 491 ///     ^          ^
 492 ///     |          |
 493 ///      \        /
 494 ///       \      /
 495 ///       [Store]
 496 ///
 497 /// The fact the store's chain operand != load's chain will prevent the
 498 /// (store (op (load))) instruction from being selected. We can transform it to:
 499 ///
 500 ///     [Load chain]
 501 ///         ^
 502 ///         |
 503 ///    [TokenFactor]
 504 ///         ^
 505 ///         |
 506 ///       [Load]
 507 ///       ^    ^
 508 ///       |    |
 509 ///       |     \-
 510 ///       |       |
 511 ///       |     [Op]
 512 ///       |       ^
 513 ///       |       |
 514 ///       \      /
 515 ///        \    /
 516 ///       [Store]
 517 void X86DAGToDAGISel::PreprocessForRMW() {
 518   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 519          E = CurDAG->allnodes_end(); I != E; ++I) {
 520     if (I->getOpcode() == X86ISD::CALL) {
 521       /// Also try moving call address load from outside callseq_start to just
 522       /// before the call to allow it to be folded.
 523       ///
 524       ///     [Load chain]
 525       ///         ^
 526       ///         |
 527       ///       [Load]
 528       ///       ^    ^
 529       ///       |    |
 530       ///      /      \--
 531       ///     /          |
 532       ///[CALLSEQ_START] |
 533       ///     ^          |
 534       ///     |          |
 535       /// [LOAD/C2Reg]   |
 536       ///     |          |
 537       ///      \        /
 538       ///       \      /
 539       ///       [CALL]
 540       SDValue Chain = I->getOperand(0);
 541       SDValue Load  = I->getOperand(1);
 542       if (!isCalleeLoad(Load, Chain))
 543         continue;
 544       MoveBelowCallSeqStart(CurDAG, Load, SDValue(I, 0), Chain);
 545       ++NumLoadMoved;
 546       continue;
 547     }
 548
 549     if (!ISD::isNON_TRUNCStore(I))
 550       continue;
 551     SDValue Chain = I->getOperand(0);
 552
 553     if (Chain.getNode()->getOpcode() != ISD::TokenFactor)
 554       continue;
 555
 556     SDValue N1 = I->getOperand(1);
 557     SDValue N2 = I->getOperand(2);
 558     if ((N1.getValueType().isFloatingPoint() &&
 559          !N1.getValueType().isVector()) ||
 560         !N1.hasOneUse())
 561       continue;
 562
 563     bool RModW = false;
 564     SDValue Load;
 565     unsigned Opcode = N1.getNode()->getOpcode();
 566     switch (Opcode) {
 567     case ISD::ADD:
 568     case ISD::MUL:
 569     case ISD::AND:
 570     case ISD::OR:
 571     case ISD::XOR:
 572     case ISD::ADDC:
 573     case ISD::ADDE:
 574     case ISD::VECTOR_SHUFFLE: {
 575       SDValue N10 = N1.getOperand(0);
 576       SDValue N11 = N1.getOperand(1);
 577       RModW = isRMWLoad(N10, Chain, N2, Load);
 578       if (!RModW)
 579         RModW = isRMWLoad(N11, Chain, N2, Load);
 580       break;
 581     }
 582     case ISD::SUB:
 583     case ISD::SHL:
 584     case ISD::SRA:
 585     case ISD::SRL:
 586     case ISD::ROTL:
 587     case ISD::ROTR:
 588     case ISD::SUBC:
 589     case ISD::SUBE:
 590     case X86ISD::SHLD:
 591     case X86ISD::SHRD: {
 592       SDValue N10 = N1.getOperand(0);
 593       RModW = isRMWLoad(N10, Chain, N2, Load);
 594       break;
 595     }
 596     }
 597
 598     if (RModW) {
 599       MoveBelowTokenFactor(CurDAG, Load, SDValue(I, 0), Chain);
 600       ++NumLoadMoved;
 601     }
 602   }
 603 }
 604
 605
 606 /// PreprocessForFPConvert - Walk over the dag lowering fpround and fpextend
 607 /// nodes that target the FP stack to be store and load to the stack.  This is a
 608 /// gross hack.  We would like to simply mark these as being illegal, but when
 609 /// we do that, legalize produces these when it expands calls, then expands
 610 /// these in the same legalize pass.  We would like dag combine to be able to
 611 /// hack on these between the call expansion and the node legalization.  As such
 612 /// this pass basically does "really late" legalization of these inline with the
 613 /// X86 isel pass.
 614 void X86DAGToDAGISel::PreprocessForFPConvert() {
 615   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 616        E = CurDAG->allnodes_end(); I != E; ) {
 617     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 618     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 619       continue;
 620
 621     // If the source and destination are SSE registers, then this is a legal
 622     // conversion that should not be lowered.
 623     EVT SrcVT = N->getOperand(0).getValueType();
 624     EVT DstVT = N->getValueType(0);
 625     bool SrcIsSSE = X86Lowering.isScalarFPTypeInSSEReg(SrcVT);
 626     bool DstIsSSE = X86Lowering.isScalarFPTypeInSSEReg(DstVT);
 627     if (SrcIsSSE && DstIsSSE)
 628       continue;
 629
 630     if (!SrcIsSSE && !DstIsSSE) {
 631       // If this is an FPStack extension, it is a noop.
 632       if (N->getOpcode() == ISD::FP_EXTEND)
 633         continue;
 634       // If this is a value-preserving FPStack truncation, it is a noop.
 635       if (N->getConstantOperandVal(1))
 636         continue;
 637     }
 638
 639     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 640     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 641     // operations.  Based on this, decide what we want to do.
 642     EVT MemVT;
 643     if (N->getOpcode() == ISD::FP_ROUND)
 644       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 645     else
 646       MemVT = SrcIsSSE ? SrcVT : DstVT;
 647
 648     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 649     DebugLoc dl = N->getDebugLoc();
 650
 651     // FIXME: optimize the case where the src/dest is a load or store?
 652     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 653                                           N->getOperand(0),
 654                                           MemTmp, NULL, 0, MemVT);
 655     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 656                                         NULL, 0, MemVT);
 657
 658     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 659     // extload we created.  This will cause general havok on the dag because
 660     // anything below the conversion could be folded into other existing nodes.
 661     // To avoid invalidating 'I', back it up to the convert node.
 662     --I;
 663     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 664
 665     // Now that we did that, the node is dead.  Increment the iterator to the
 666     // next node to process, then delete N.
 667     ++I;
 668     CurDAG->DeleteNode(N);
 669   }
 670 }
 671
 672 /// InstructionSelectBasicBlock - This callback is invoked by SelectionDAGISel
 673 /// when it has created a SelectionDAG for us to codegen.
 674 void X86DAGToDAGISel::InstructionSelect() {
 675   const Function *F = MF->getFunction();
 676   OptForSize = F->hasFnAttr(Attribute::OptimizeForSize);
 677
 678   if (OptLevel != CodeGenOpt::None)
 679     PreprocessForRMW();
 680
 681   // FIXME: This should only happen when not compiled with -O0.
 682   PreprocessForFPConvert();
 683
 684   // Codegen the basic block.
 685 #ifndef NDEBUG
 686   DEBUG(dbgs() << "===== Instruction selection begins:\n");
 687   Indent = 0;
 688 #endif
 689   SelectRoot(*CurDAG);
 690 #ifndef NDEBUG
 691   DEBUG(dbgs() << "===== Instruction selection ends:\n");
 692 #endif
 693
 694   CurDAG->RemoveDeadNodes();
 695 }
 696
 697 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 698 /// the main function.
 699 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 700                                              MachineFrameInfo *MFI) {
 701   const TargetInstrInfo *TII = TM.getInstrInfo();
 702   if (Subtarget->isTargetCygMing())
 703     BuildMI(BB, DebugLoc::getUnknownLoc(),
 704             TII->get(X86::CALLpcrel32)).addExternalSymbol("__main");
 705 }
 706
 707 void X86DAGToDAGISel::EmitFunctionEntryCode(Function &Fn, MachineFunction &MF) {
 708   // If this is main, emit special code for main.
 709   MachineBasicBlock *BB = MF.begin();
 710   if (Fn.hasExternalLinkage() && Fn.getName() == "main")
 711     EmitSpecialCodeForMain(BB, MF.getFrameInfo());
 712 }
 713
 714
 715 bool X86DAGToDAGISel::MatchSegmentBaseAddress(SDValue N,
 716                                               X86ISelAddressMode &AM) {
 717   assert(N.getOpcode() == X86ISD::SegmentBaseAddress);
 718   SDValue Segment = N.getOperand(0);
 719
 720   if (AM.Segment.getNode() == 0) {
 721     AM.Segment = Segment;
 722     return false;
 723   }
 724
 725   return true;
 726 }
 727
 728 bool X86DAGToDAGISel::MatchLoad(SDValue N, X86ISelAddressMode &AM) {
 729   // This optimization is valid because the GNU TLS model defines that
 730   // gs:0 (or fs:0 on X86-64) contains its own address.
 731   // For more information see http://people.redhat.com/drepper/tls.pdf
 732
 733   SDValue Address = N.getOperand(1);
 734   if (Address.getOpcode() == X86ISD::SegmentBaseAddress &&
 735       !MatchSegmentBaseAddress (Address, AM))
 736     return false;
 737
 738   return true;
 739 }
 740
 741 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 742 /// into an addressing mode.  These wrap things that will resolve down into a
 743 /// symbol reference.  If no match is possible, this returns true, otherwise it
 744 /// returns false.
 745 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 746   // If the addressing mode already has a symbol as the displacement, we can
 747   // never match another symbol.
 748   if (AM.hasSymbolicDisplacement())
 749     return true;
 750
 751   SDValue N0 = N.getOperand(0);
 752   CodeModel::Model M = TM.getCodeModel();
 753
 754   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 755   // folding because RIP is preferable to non-RIP accesses.
 756   if (Subtarget->is64Bit() &&
 757       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 758       // they cannot be folded into immediate fields.
 759       // FIXME: This can be improved for kernel and other models?
 760       (M == CodeModel::Small || M == CodeModel::Kernel) &&
 761       // Base and index reg must be 0 in order to use %rip as base and lowering
 762       // must allow RIP.
 763       !AM.hasBaseOrIndexReg() && N.getOpcode() == X86ISD::WrapperRIP) {
 764     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 765       int64_t Offset = AM.Disp + G->getOffset();
 766       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 767       AM.GV = G->getGlobal();
 768       AM.Disp = Offset;
 769       AM.SymbolFlags = G->getTargetFlags();
 770     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 771       int64_t Offset = AM.Disp + CP->getOffset();
 772       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 773       AM.CP = CP->getConstVal();
 774       AM.Align = CP->getAlignment();
 775       AM.Disp = Offset;
 776       AM.SymbolFlags = CP->getTargetFlags();
 777     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 778       AM.ES = S->getSymbol();
 779       AM.SymbolFlags = S->getTargetFlags();
 780     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 781       AM.JT = J->getIndex();
 782       AM.SymbolFlags = J->getTargetFlags();
 783     } else {
 784       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 785       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 786     }
 787
 788     if (N.getOpcode() == X86ISD::WrapperRIP)
 789       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 790     return false;
 791   }
 792
 793   // Handle the case when globals fit in our immediate field: This is true for
 794   // X86-32 always and X86-64 when in -static -mcmodel=small mode.  In 64-bit
 795   // mode, this results in a non-RIP-relative computation.
 796   if (!Subtarget->is64Bit() ||
 797       ((M == CodeModel::Small || M == CodeModel::Kernel) &&
 798        TM.getRelocationModel() == Reloc::Static)) {
 799     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 800       AM.GV = G->getGlobal();
 801       AM.Disp += G->getOffset();
 802       AM.SymbolFlags = G->getTargetFlags();
 803     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 804       AM.CP = CP->getConstVal();
 805       AM.Align = CP->getAlignment();
 806       AM.Disp += CP->getOffset();
 807       AM.SymbolFlags = CP->getTargetFlags();
 808     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 809       AM.ES = S->getSymbol();
 810       AM.SymbolFlags = S->getTargetFlags();
 811     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 812       AM.JT = J->getIndex();
 813       AM.SymbolFlags = J->getTargetFlags();
 814     } else {
 815       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 816       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 817     }
 818     return false;
 819   }
 820
 821   return true;
 822 }
 823
 824 /// MatchAddress - Add the specified node to the specified addressing mode,
 825 /// returning true if it cannot be done.  This just pattern matches for the
 826 /// addressing mode.
 827 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 828   if (MatchAddressRecursively(N, AM, 0))
 829     return true;
 830
 831   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 832   // a smaller encoding and avoids a scaled-index.
 833   if (AM.Scale == 2 &&
 834       AM.BaseType == X86ISelAddressMode::RegBase &&
 835       AM.Base.Reg.getNode() == 0) {
 836     AM.Base.Reg = AM.IndexReg;
 837     AM.Scale = 1;
 838   }
 839
 840   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 841   // because it has a smaller encoding.
 842   // TODO: Which other code models can use this?
 843   if (TM.getCodeModel() == CodeModel::Small &&
 844       Subtarget->is64Bit() &&
 845       AM.Scale == 1 &&
 846       AM.BaseType == X86ISelAddressMode::RegBase &&
 847       AM.Base.Reg.getNode() == 0 &&
 848       AM.IndexReg.getNode() == 0 &&
 849       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 850       AM.hasSymbolicDisplacement())
 851     AM.Base.Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 852
 853   return false;
 854 }
 855
 856 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 857                                               unsigned Depth) {
 858   bool is64Bit = Subtarget->is64Bit();
 859   DebugLoc dl = N.getDebugLoc();
 860   DEBUG({
 861       dbgs() << "MatchAddress: ";
 862       AM.dump();
 863     });
 864   // Limit recursion.
 865   if (Depth > 5)
 866     return MatchAddressBase(N, AM);
 867
 868   CodeModel::Model M = TM.getCodeModel();
 869
 870   // If this is already a %rip relative address, we can only merge immediates
 871   // into it.  Instead of handling this in every case, we handle it here.
 872   // RIP relative addressing: %rip + 32-bit displacement!
 873   if (AM.isRIPRelative()) {
 874     // FIXME: JumpTable and ExternalSymbol address currently don't like
 875     // displacements.  It isn't very important, but this should be fixed for
 876     // consistency.
 877     if (!AM.ES && AM.JT != -1) return true;
 878
 879     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N)) {
 880       int64_t Val = AM.Disp + Cst->getSExtValue();
 881       if (X86::isOffsetSuitableForCodeModel(Val, M,
 882                                             AM.hasSymbolicDisplacement())) {
 883         AM.Disp = Val;
 884         return false;
 885       }
 886     }
 887     return true;
 888   }
 889
 890   switch (N.getOpcode()) {
 891   default: break;
 892   case ISD::Constant: {
 893     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 894     if (!is64Bit ||
 895         X86::isOffsetSuitableForCodeModel(AM.Disp + Val, M,
 896                                           AM.hasSymbolicDisplacement())) {
 897       AM.Disp += Val;
 898       return false;
 899     }
 900     break;
 901   }
 902
 903   case X86ISD::SegmentBaseAddress:
 904     if (!MatchSegmentBaseAddress(N, AM))
 905       return false;
 906     break;
 907
 908   case X86ISD::Wrapper:
 909   case X86ISD::WrapperRIP:
 910     if (!MatchWrapper(N, AM))
 911       return false;
 912     break;
 913
 914   case ISD::LOAD:
 915     if (!MatchLoad(N, AM))
 916       return false;
 917     break;
 918
 919   case ISD::FrameIndex:
 920     if (AM.BaseType == X86ISelAddressMode::RegBase
 921         && AM.Base.Reg.getNode() == 0) {
 922       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
 923       AM.Base.FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
 924       return false;
 925     }
 926     break;
 927
 928   case ISD::SHL:
 929     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1)
 930       break;
 931
 932     if (ConstantSDNode
 933           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
 934       unsigned Val = CN->getZExtValue();
 935       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
 936       // that the base operand remains free for further matching. If
 937       // the base doesn't end up getting used, a post-processing step
 938       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
 939       if (Val == 1 || Val == 2 || Val == 3) {
 940         AM.Scale = 1 << Val;
 941         SDValue ShVal = N.getNode()->getOperand(0);
 942
 943         // Okay, we know that we have a scale by now.  However, if the scaled
 944         // value is an add of something and a constant, we can fold the
 945         // constant into the disp field here.
 946         if (ShVal.getNode()->getOpcode() == ISD::ADD && ShVal.hasOneUse() &&
 947             isa<ConstantSDNode>(ShVal.getNode()->getOperand(1))) {
 948           AM.IndexReg = ShVal.getNode()->getOperand(0);
 949           ConstantSDNode *AddVal =
 950             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
 951           uint64_t Disp = AM.Disp + (AddVal->getSExtValue() << Val);
 952           if (!is64Bit ||
 953               X86::isOffsetSuitableForCodeModel(Disp, M,
 954                                                 AM.hasSymbolicDisplacement()))
 955             AM.Disp = Disp;
 956           else
 957             AM.IndexReg = ShVal;
 958         } else {
 959           AM.IndexReg = ShVal;
 960         }
 961         return false;
 962       }
 963     break;
 964     }
 965
 966   case ISD::SMUL_LOHI:
 967   case ISD::UMUL_LOHI:
 968     // A mul_lohi where we need the low part can be folded as a plain multiply.
 969     if (N.getResNo() != 0) break;
 970     // FALL THROUGH
 971   case ISD::MUL:
 972   case X86ISD::MUL_IMM:
 973     // X*[3,5,9] -> X+X*[2,4,8]
 974     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 975         AM.Base.Reg.getNode() == 0 &&
 976         AM.IndexReg.getNode() == 0) {
 977       if (ConstantSDNode
 978             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
 979         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
 980             CN->getZExtValue() == 9) {
 981           AM.Scale = unsigned(CN->getZExtValue())-1;
 982
 983           SDValue MulVal = N.getNode()->getOperand(0);
 984           SDValue Reg;
 985
 986           // Okay, we know that we have a scale by now.  However, if the scaled
 987           // value is an add of something and a constant, we can fold the
 988           // constant into the disp field here.
 989           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
 990               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
 991             Reg = MulVal.getNode()->getOperand(0);
 992             ConstantSDNode *AddVal =
 993               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
 994             uint64_t Disp = AM.Disp + AddVal->getSExtValue() *
 995                                       CN->getZExtValue();
 996             if (!is64Bit ||
 997                 X86::isOffsetSuitableForCodeModel(Disp, M,
 998                                                   AM.hasSymbolicDisplacement()))
 999               AM.Disp = Disp;
1000             else
1001               Reg = N.getNode()->getOperand(0);
1002           } else {
1003             Reg = N.getNode()->getOperand(0);
1004           }
1005
1006           AM.IndexReg = AM.Base.Reg = Reg;
1007           return false;
1008         }
1009     }
1010     break;
1011
1012   case ISD::SUB: {
1013     // Given A-B, if A can be completely folded into the address and
1014     // the index field with the index field unused, use -B as the index.
1015     // This is a win if a has multiple parts that can be folded into
1016     // the address. Also, this saves a mov if the base register has
1017     // other uses, since it avoids a two-address sub instruction, however
1018     // it costs an additional mov if the index register has other uses.
1019
1020     // Test if the LHS of the sub can be folded.
1021     X86ISelAddressMode Backup = AM;
1022     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
1023       AM = Backup;
1024       break;
1025     }
1026     // Test if the index field is free for use.
1027     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
1028       AM = Backup;
1029       break;
1030     }
1031     int Cost = 0;
1032     SDValue RHS = N.getNode()->getOperand(1);
1033     // If the RHS involves a register with multiple uses, this
1034     // transformation incurs an extra mov, due to the neg instruction
1035     // clobbering its operand.
1036     if (!RHS.getNode()->hasOneUse() ||
1037         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
1038         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
1039         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
1040         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
1041          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
1042       ++Cost;
1043     // If the base is a register with multiple uses, this
1044     // transformation may save a mov.
1045     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
1046          AM.Base.Reg.getNode() &&
1047          !AM.Base.Reg.getNode()->hasOneUse()) ||
1048         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1049       --Cost;
1050     // If the folded LHS was interesting, this transformation saves
1051     // address arithmetic.
1052     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
1053         ((AM.Disp != 0) && (Backup.Disp == 0)) +
1054         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
1055       --Cost;
1056     // If it doesn't look like it may be an overall win, don't do it.
1057     if (Cost >= 0) {
1058       AM = Backup;
1059       break;
1060     }
1061
1062     // Ok, the transformation is legal and appears profitable. Go for it.
1063     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
1064     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
1065     AM.IndexReg = Neg;
1066     AM.Scale = 1;
1067
1068     // Insert the new nodes into the topological ordering.
1069     if (Zero.getNode()->getNodeId() == -1 ||
1070         Zero.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1071       CurDAG->RepositionNode(N.getNode(), Zero.getNode());
1072       Zero.getNode()->setNodeId(N.getNode()->getNodeId());
1073     }
1074     if (Neg.getNode()->getNodeId() == -1 ||
1075         Neg.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1076       CurDAG->RepositionNode(N.getNode(), Neg.getNode());
1077       Neg.getNode()->setNodeId(N.getNode()->getNodeId());
1078     }
1079     return false;
1080   }
1081
1082   case ISD::ADD: {
1083     X86ISelAddressMode Backup = AM;
1084     if (!MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1) &&
1085         !MatchAddressRecursively(N.getNode()->getOperand(1), AM, Depth+1))
1086       return false;
1087     AM = Backup;
1088     if (!MatchAddressRecursively(N.getNode()->getOperand(1), AM, Depth+1) &&
1089         !MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1))
1090       return false;
1091     AM = Backup;
1092
1093     // If we couldn't fold both operands into the address at the same time,
1094     // see if we can just put each operand into a register and fold at least
1095     // the add.
1096     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1097         !AM.Base.Reg.getNode() &&
1098         !AM.IndexReg.getNode()) {
1099       AM.Base.Reg = N.getNode()->getOperand(0);
1100       AM.IndexReg = N.getNode()->getOperand(1);
1101       AM.Scale = 1;
1102       return false;
1103     }
1104     break;
1105   }
1106
1107   case ISD::OR:
1108     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
1109     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1110       X86ISelAddressMode Backup = AM;
1111       uint64_t Offset = CN->getSExtValue();
1112       // Start with the LHS as an addr mode.
1113       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1114           // Address could not have picked a GV address for the displacement.
1115           AM.GV == NULL &&
1116           // On x86-64, the resultant disp must fit in 32-bits.
1117           (!is64Bit ||
1118            X86::isOffsetSuitableForCodeModel(AM.Disp + Offset, M,
1119                                              AM.hasSymbolicDisplacement())) &&
1120           // Check to see if the LHS & C is zero.
1121           CurDAG->MaskedValueIsZero(N.getOperand(0), CN->getAPIntValue())) {
1122         AM.Disp += Offset;
1123         return false;
1124       }
1125       AM = Backup;
1126     }
1127     break;
1128
1129   case ISD::AND: {
1130     // Perform some heroic transforms on an and of a constant-count shift
1131     // with a constant to enable use of the scaled offset field.
1132
1133     SDValue Shift = N.getOperand(0);
1134     if (Shift.getNumOperands() != 2) break;
1135
1136     // Scale must not be used already.
1137     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1138
1139     SDValue X = Shift.getOperand(0);
1140     ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N.getOperand(1));
1141     ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
1142     if (!C1 || !C2) break;
1143
1144     // Handle "(X >> (8-C1)) & C2" as "(X >> 8) & 0xff)" if safe. This
1145     // allows us to convert the shift and and into an h-register extract and
1146     // a scaled index.
1147     if (Shift.getOpcode() == ISD::SRL && Shift.hasOneUse()) {
1148       unsigned ScaleLog = 8 - C1->getZExtValue();
1149       if (ScaleLog > 0 && ScaleLog < 4 &&
1150           C2->getZExtValue() == (UINT64_C(0xff) << ScaleLog)) {
1151         SDValue Eight = CurDAG->getConstant(8, MVT::i8);
1152         SDValue Mask = CurDAG->getConstant(0xff, N.getValueType());
1153         SDValue Srl = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1154                                       X, Eight);
1155         SDValue And = CurDAG->getNode(ISD::AND, dl, N.getValueType(),
1156                                       Srl, Mask);
1157         SDValue ShlCount = CurDAG->getConstant(ScaleLog, MVT::i8);
1158         SDValue Shl = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1159                                       And, ShlCount);
1160
1161         // Insert the new nodes into the topological ordering.
1162         if (Eight.getNode()->getNodeId() == -1 ||
1163             Eight.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1164           CurDAG->RepositionNode(X.getNode(), Eight.getNode());
1165           Eight.getNode()->setNodeId(X.getNode()->getNodeId());
1166         }
1167         if (Mask.getNode()->getNodeId() == -1 ||
1168             Mask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1169           CurDAG->RepositionNode(X.getNode(), Mask.getNode());
1170           Mask.getNode()->setNodeId(X.getNode()->getNodeId());
1171         }
1172         if (Srl.getNode()->getNodeId() == -1 ||
1173             Srl.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1174           CurDAG->RepositionNode(Shift.getNode(), Srl.getNode());
1175           Srl.getNode()->setNodeId(Shift.getNode()->getNodeId());
1176         }
1177         if (And.getNode()->getNodeId() == -1 ||
1178             And.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1179           CurDAG->RepositionNode(N.getNode(), And.getNode());
1180           And.getNode()->setNodeId(N.getNode()->getNodeId());
1181         }
1182         if (ShlCount.getNode()->getNodeId() == -1 ||
1183             ShlCount.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1184           CurDAG->RepositionNode(X.getNode(), ShlCount.getNode());
1185           ShlCount.getNode()->setNodeId(N.getNode()->getNodeId());
1186         }
1187         if (Shl.getNode()->getNodeId() == -1 ||
1188             Shl.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1189           CurDAG->RepositionNode(N.getNode(), Shl.getNode());
1190           Shl.getNode()->setNodeId(N.getNode()->getNodeId());
1191         }
1192         CurDAG->ReplaceAllUsesWith(N, Shl);
1193         AM.IndexReg = And;
1194         AM.Scale = (1 << ScaleLog);
1195         return false;
1196       }
1197     }
1198
1199     // Handle "(X << C1) & C2" as "(X & (C2>>C1)) << C1" if safe and if this
1200     // allows us to fold the shift into this addressing mode.
1201     if (Shift.getOpcode() != ISD::SHL) break;
1202
1203     // Not likely to be profitable if either the AND or SHIFT node has more
1204     // than one use (unless all uses are for address computation). Besides,
1205     // isel mechanism requires their node ids to be reused.
1206     if (!N.hasOneUse() || !Shift.hasOneUse())
1207       break;
1208
1209     // Verify that the shift amount is something we can fold.
1210     unsigned ShiftCst = C1->getZExtValue();
1211     if (ShiftCst != 1 && ShiftCst != 2 && ShiftCst != 3)
1212       break;
1213
1214     // Get the new AND mask, this folds to a constant.
1215     SDValue NewANDMask = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1216                                          SDValue(C2, 0), SDValue(C1, 0));
1217     SDValue NewAND = CurDAG->getNode(ISD::AND, dl, N.getValueType(), X,
1218                                      NewANDMask);
1219     SDValue NewSHIFT = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1220                                        NewAND, SDValue(C1, 0));
1221
1222     // Insert the new nodes into the topological ordering.
1223     if (C1->getNodeId() > X.getNode()->getNodeId()) {
1224       CurDAG->RepositionNode(X.getNode(), C1);
1225       C1->setNodeId(X.getNode()->getNodeId());
1226     }
1227     if (NewANDMask.getNode()->getNodeId() == -1 ||
1228         NewANDMask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1229       CurDAG->RepositionNode(X.getNode(), NewANDMask.getNode());
1230       NewANDMask.getNode()->setNodeId(X.getNode()->getNodeId());
1231     }
1232     if (NewAND.getNode()->getNodeId() == -1 ||
1233         NewAND.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1234       CurDAG->RepositionNode(Shift.getNode(), NewAND.getNode());
1235       NewAND.getNode()->setNodeId(Shift.getNode()->getNodeId());
1236     }
1237     if (NewSHIFT.getNode()->getNodeId() == -1 ||
1238         NewSHIFT.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1239       CurDAG->RepositionNode(N.getNode(), NewSHIFT.getNode());
1240       NewSHIFT.getNode()->setNodeId(N.getNode()->getNodeId());
1241     }
1242
1243     CurDAG->ReplaceAllUsesWith(N, NewSHIFT);
1244
1245     AM.Scale = 1 << ShiftCst;
1246     AM.IndexReg = NewAND;
1247     return false;
1248   }
1249   }
1250
1251   return MatchAddressBase(N, AM);
1252 }
1253
1254 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1255 /// specified addressing mode without any further recursion.
1256 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1257   // Is the base register already occupied?
1258   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base.Reg.getNode()) {
1259     // If so, check to see if the scale index register is set.
1260     if (AM.IndexReg.getNode() == 0) {
1261       AM.IndexReg = N;
1262       AM.Scale = 1;
1263       return false;
1264     }
1265
1266     // Otherwise, we cannot select it.
1267     return true;
1268   }
1269
1270   // Default, generate it as a register.
1271   AM.BaseType = X86ISelAddressMode::RegBase;
1272   AM.Base.Reg = N;
1273   return false;
1274 }
1275
1276 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1277 /// It returns the operands which make up the maximal addressing mode it can
1278 /// match by reference.
1279 bool X86DAGToDAGISel::SelectAddr(SDNode *Op, SDValue N, SDValue &Base,
1280                                  SDValue &Scale, SDValue &Index,
1281                                  SDValue &Disp, SDValue &Segment) {
1282   X86ISelAddressMode AM;
1283   if (MatchAddress(N, AM))
1284     return false;
1285
1286   EVT VT = N.getValueType();
1287   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1288     if (!AM.Base.Reg.getNode())
1289       AM.Base.Reg = CurDAG->getRegister(0, VT);
1290   }
1291
1292   if (!AM.IndexReg.getNode())
1293     AM.IndexReg = CurDAG->getRegister(0, VT);
1294
1295   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1296   return true;
1297 }
1298
1299 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1300 /// match a load whose top elements are either undef or zeros.  The load flavor
1301 /// is derived from the type of N, which is either v4f32 or v2f64.
1302 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Op, SDValue Pred,
1303                                           SDValue N, SDValue &Base,
1304                                           SDValue &Scale, SDValue &Index,
1305                                           SDValue &Disp, SDValue &Segment,
1306                                           SDValue &InChain,
1307                                           SDValue &OutChain) {
1308   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1309     InChain = N.getOperand(0).getValue(1);
1310     if (ISD::isNON_EXTLoad(InChain.getNode()) &&
1311         InChain.getValue(0).hasOneUse() &&
1312         N.hasOneUse() &&
1313         IsLegalAndProfitableToFold(N.getNode(), Pred.getNode(), Op)) {
1314       LoadSDNode *LD = cast<LoadSDNode>(InChain);
1315       if (!SelectAddr(Op, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1316         return false;
1317       OutChain = LD->getChain();
1318       return true;
1319     }
1320   }
1321
1322   // Also handle the case where we explicitly require zeros in the top
1323   // elements.  This is a vector shuffle from the zero vector.
1324   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1325       // Check to see if the top elements are all zeros (or bitcast of zeros).
1326       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1327       N.getOperand(0).getNode()->hasOneUse() &&
1328       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1329       N.getOperand(0).getOperand(0).hasOneUse()) {
1330     // Okay, this is a zero extending load.  Fold it.
1331     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1332     if (!SelectAddr(Op, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1333       return false;
1334     OutChain = LD->getChain();
1335     InChain = SDValue(LD, 1);
1336     return true;
1337   }
1338   return false;
1339 }
1340
1341
1342 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1343 /// mode it matches can be cost effectively emitted as an LEA instruction.
1344 bool X86DAGToDAGISel::SelectLEAAddr(SDNode *Op, SDValue N,
1345                                     SDValue &Base, SDValue &Scale,
1346                                     SDValue &Index, SDValue &Disp) {
1347   X86ISelAddressMode AM;
1348
1349   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1350   // segments.
1351   SDValue Copy = AM.Segment;
1352   SDValue T = CurDAG->getRegister(0, MVT::i32);
1353   AM.Segment = T;
1354   if (MatchAddress(N, AM))
1355     return false;
1356   assert (T == AM.Segment);
1357   AM.Segment = Copy;
1358
1359   EVT VT = N.getValueType();
1360   unsigned Complexity = 0;
1361   if (AM.BaseType == X86ISelAddressMode::RegBase)
1362     if (AM.Base.Reg.getNode())
1363       Complexity = 1;
1364     else
1365       AM.Base.Reg = CurDAG->getRegister(0, VT);
1366   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1367     Complexity = 4;
1368
1369   if (AM.IndexReg.getNode())
1370     Complexity++;
1371   else
1372     AM.IndexReg = CurDAG->getRegister(0, VT);
1373
1374   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1375   // a simple shift.
1376   if (AM.Scale > 1)
1377     Complexity++;
1378
1379   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1380   // to a LEA. This is determined with some expermentation but is by no means
1381   // optimal (especially for code size consideration). LEA is nice because of
1382   // its three-address nature. Tweak the cost function again when we can run
1383   // convertToThreeAddress() at register allocation time.
1384   if (AM.hasSymbolicDisplacement()) {
1385     // For X86-64, we should always use lea to materialize RIP relative
1386     // addresses.
1387     if (Subtarget->is64Bit())
1388       Complexity = 4;
1389     else
1390       Complexity += 2;
1391   }
1392
1393   if (AM.Disp && (AM.Base.Reg.getNode() || AM.IndexReg.getNode()))
1394     Complexity++;
1395
1396   // If it isn't worth using an LEA, reject it.
1397   if (Complexity <= 2)
1398     return false;
1399
1400   SDValue Segment;
1401   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1402   return true;
1403 }
1404
1405 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1406 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDNode *Op, SDValue N, SDValue &Base,
1407                                         SDValue &Scale, SDValue &Index,
1408                                         SDValue &Disp) {
1409   assert(Op->getOpcode() == X86ISD::TLSADDR);
1410   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1411   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1412
1413   X86ISelAddressMode AM;
1414   AM.GV = GA->getGlobal();
1415   AM.Disp += GA->getOffset();
1416   AM.Base.Reg = CurDAG->getRegister(0, N.getValueType());
1417   AM.SymbolFlags = GA->getTargetFlags();
1418
1419   if (N.getValueType() == MVT::i32) {
1420     AM.Scale = 1;
1421     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1422   } else {
1423     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1424   }
1425
1426   SDValue Segment;
1427   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1428   return true;
1429 }
1430
1431
1432 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1433                                   SDValue &Base, SDValue &Scale,
1434                                   SDValue &Index, SDValue &Disp,
1435                                   SDValue &Segment) {
1436   if (ISD::isNON_EXTLoad(N.getNode()) &&
1437       N.hasOneUse() &&
1438       IsLegalAndProfitableToFold(N.getNode(), P, P))
1439     return SelectAddr(P, N.getOperand(1), Base, Scale, Index, Disp, Segment);
1440   return false;
1441 }
1442
1443 /// getGlobalBaseReg - Return an SDNode that returns the value of
1444 /// the global base register. Output instructions required to
1445 /// initialize the global base register, if necessary.
1446 ///
1447 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1448   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1449   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).getNode();
1450 }
1451
1452 static SDNode *FindCallStartFromCall(SDNode *Node) {
1453   if (Node->getOpcode() == ISD::CALLSEQ_START) return Node;
1454     assert(Node->getOperand(0).getValueType() == MVT::Other &&
1455          "Node doesn't have a token chain argument!");
1456   return FindCallStartFromCall(Node->getOperand(0).getNode());
1457 }
1458
1459 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1460   SDValue Chain = Node->getOperand(0);
1461   SDValue In1 = Node->getOperand(1);
1462   SDValue In2L = Node->getOperand(2);
1463   SDValue In2H = Node->getOperand(3);
1464   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1465   if (!SelectAddr(In1.getNode(), In1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1466     return NULL;
1467   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1468   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1469   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, In2L, In2H, Chain};
1470   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
1471                                            MVT::i32, MVT::i32, MVT::Other, Ops,
1472                                            array_lengthof(Ops));
1473   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
1474   return ResNode;
1475 }
1476
1477 SDNode *X86DAGToDAGISel::SelectAtomicLoadAdd(SDNode *Node, EVT NVT) {
1478   if (Node->hasAnyUseOfValue(0))
1479     return 0;
1480
1481   // Optimize common patterns for __sync_add_and_fetch and
1482   // __sync_sub_and_fetch where the result is not used. This allows us
1483   // to use "lock" version of add, sub, inc, dec instructions.
1484   // FIXME: Do not use special instructions but instead add the "lock"
1485   // prefix to the target node somehow. The extra information will then be
1486   // transferred to machine instruction and it denotes the prefix.
1487   SDValue Chain = Node->getOperand(0);
1488   SDValue Ptr = Node->getOperand(1);
1489   SDValue Val = Node->getOperand(2);
1490   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1491   if (!SelectAddr(Ptr.getNode(), Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1492     return 0;
1493
1494   bool isInc = false, isDec = false, isSub = false, isCN = false;
1495   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1496   if (CN) {
1497     isCN = true;
1498     int64_t CNVal = CN->getSExtValue();
1499     if (CNVal == 1)
1500       isInc = true;
1501     else if (CNVal == -1)
1502       isDec = true;
1503     else if (CNVal >= 0)
1504       Val = CurDAG->getTargetConstant(CNVal, NVT);
1505     else {
1506       isSub = true;
1507       Val = CurDAG->getTargetConstant(-CNVal, NVT);
1508     }
1509   } else if (Val.hasOneUse() &&
1510              Val.getOpcode() == ISD::SUB &&
1511              X86::isZeroNode(Val.getOperand(0))) {
1512     isSub = true;
1513     Val = Val.getOperand(1);
1514   }
1515
1516   unsigned Opc = 0;
1517   switch (NVT.getSimpleVT().SimpleTy) {
1518   default: return 0;
1519   case MVT::i8:
1520     if (isInc)
1521       Opc = X86::LOCK_INC8m;
1522     else if (isDec)
1523       Opc = X86::LOCK_DEC8m;
1524     else if (isSub) {
1525       if (isCN)
1526         Opc = X86::LOCK_SUB8mi;
1527       else
1528         Opc = X86::LOCK_SUB8mr;
1529     } else {
1530       if (isCN)
1531         Opc = X86::LOCK_ADD8mi;
1532       else
1533         Opc = X86::LOCK_ADD8mr;
1534     }
1535     break;
1536   case MVT::i16:
1537     if (isInc)
1538       Opc = X86::LOCK_INC16m;
1539     else if (isDec)
1540       Opc = X86::LOCK_DEC16m;
1541     else if (isSub) {
1542       if (isCN) {
1543         if (Predicate_i16immSExt8(Val.getNode()))
1544           Opc = X86::LOCK_SUB16mi8;
1545         else
1546           Opc = X86::LOCK_SUB16mi;
1547       } else
1548         Opc = X86::LOCK_SUB16mr;
1549     } else {
1550       if (isCN) {
1551         if (Predicate_i16immSExt8(Val.getNode()))
1552           Opc = X86::LOCK_ADD16mi8;
1553         else
1554           Opc = X86::LOCK_ADD16mi;
1555       } else
1556         Opc = X86::LOCK_ADD16mr;
1557     }
1558     break;
1559   case MVT::i32:
1560     if (isInc)
1561       Opc = X86::LOCK_INC32m;
1562     else if (isDec)
1563       Opc = X86::LOCK_DEC32m;
1564     else if (isSub) {
1565       if (isCN) {
1566         if (Predicate_i32immSExt8(Val.getNode()))
1567           Opc = X86::LOCK_SUB32mi8;
1568         else
1569           Opc = X86::LOCK_SUB32mi;
1570       } else
1571         Opc = X86::LOCK_SUB32mr;
1572     } else {
1573       if (isCN) {
1574         if (Predicate_i32immSExt8(Val.getNode()))
1575           Opc = X86::LOCK_ADD32mi8;
1576         else
1577           Opc = X86::LOCK_ADD32mi;
1578       } else
1579         Opc = X86::LOCK_ADD32mr;
1580     }
1581     break;
1582   case MVT::i64:
1583     if (isInc)
1584       Opc = X86::LOCK_INC64m;
1585     else if (isDec)
1586       Opc = X86::LOCK_DEC64m;
1587     else if (isSub) {
1588       Opc = X86::LOCK_SUB64mr;
1589       if (isCN) {
1590         if (Predicate_i64immSExt8(Val.getNode()))
1591           Opc = X86::LOCK_SUB64mi8;
1592         else if (Predicate_i64immSExt32(Val.getNode()))
1593           Opc = X86::LOCK_SUB64mi32;
1594       }
1595     } else {
1596       Opc = X86::LOCK_ADD64mr;
1597       if (isCN) {
1598         if (Predicate_i64immSExt8(Val.getNode()))
1599           Opc = X86::LOCK_ADD64mi8;
1600         else if (Predicate_i64immSExt32(Val.getNode()))
1601           Opc = X86::LOCK_ADD64mi32;
1602       }
1603     }
1604     break;
1605   }
1606
1607   DebugLoc dl = Node->getDebugLoc();
1608   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetInstrInfo::IMPLICIT_DEF,
1609                                                  dl, NVT), 0);
1610   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1611   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1612   if (isInc || isDec) {
1613     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Chain };
1614     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 6), 0);
1615     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1616     SDValue RetVals[] = { Undef, Ret };
1617     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1618   } else {
1619     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1620     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1621     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1622     SDValue RetVals[] = { Undef, Ret };
1623     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1624   }
1625 }
1626
1627 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1628 /// any uses which require the SF or OF bits to be accurate.
1629 static bool HasNoSignedComparisonUses(SDNode *N) {
1630   // Examine each user of the node.
1631   for (SDNode::use_iterator UI = N->use_begin(),
1632          UE = N->use_end(); UI != UE; ++UI) {
1633     // Only examine CopyToReg uses.
1634     if (UI->getOpcode() != ISD::CopyToReg)
1635       return false;
1636     // Only examine CopyToReg uses that copy to EFLAGS.
1637     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1638           X86::EFLAGS)
1639       return false;
1640     // Examine each user of the CopyToReg use.
1641     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1642            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1643       // Only examine the Flag result.
1644       if (FlagUI.getUse().getResNo() != 1) continue;
1645       // Anything unusual: assume conservatively.
1646       if (!FlagUI->isMachineOpcode()) return false;
1647       // Examine the opcode of the user.
1648       switch (FlagUI->getMachineOpcode()) {
1649       // These comparisons don't treat the most significant bit specially.
1650       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1651       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1652       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1653       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1654       case X86::JA: case X86::JAE: case X86::JB: case X86::JBE:
1655       case X86::JE: case X86::JNE: case X86::JP: case X86::JNP:
1656       case X86::CMOVA16rr: case X86::CMOVA16rm:
1657       case X86::CMOVA32rr: case X86::CMOVA32rm:
1658       case X86::CMOVA64rr: case X86::CMOVA64rm:
1659       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1660       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1661       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1662       case X86::CMOVB16rr: case X86::CMOVB16rm:
1663       case X86::CMOVB32rr: case X86::CMOVB32rm:
1664       case X86::CMOVB64rr: case X86::CMOVB64rm:
1665       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1666       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1667       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1668       case X86::CMOVE16rr: case X86::CMOVE16rm:
1669       case X86::CMOVE32rr: case X86::CMOVE32rm:
1670       case X86::CMOVE64rr: case X86::CMOVE64rm:
1671       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1672       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1673       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1674       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1675       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1676       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1677       case X86::CMOVP16rr: case X86::CMOVP16rm:
1678       case X86::CMOVP32rr: case X86::CMOVP32rm:
1679       case X86::CMOVP64rr: case X86::CMOVP64rm:
1680         continue;
1681       // Anything else: assume conservatively.
1682       default: return false;
1683       }
1684     }
1685   }
1686   return true;
1687 }
1688
1689 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
1690   EVT NVT = Node->getValueType(0);
1691   unsigned Opc, MOpc;
1692   unsigned Opcode = Node->getOpcode();
1693   DebugLoc dl = Node->getDebugLoc();
1694
1695 #ifndef NDEBUG
1696   DEBUG({
1697       dbgs() << std::string(Indent, ' ') << "Selecting: ";
1698       Node->dump(CurDAG);
1699       dbgs() << '\n';
1700     });
1701   Indent += 2;
1702 #endif
1703
1704   if (Node->isMachineOpcode()) {
1705 #ifndef NDEBUG
1706     DEBUG({
1707         dbgs() << std::string(Indent-2, ' ') << "== ";
1708         Node->dump(CurDAG);
1709         dbgs() << '\n';
1710       });
1711     Indent -= 2;
1712 #endif
1713     return NULL;   // Already selected.
1714   }
1715
1716   switch (Opcode) {
1717   default: break;
1718   case X86ISD::GlobalBaseReg:
1719     return getGlobalBaseReg();
1720
1721   case X86ISD::ATOMOR64_DAG:
1722     return SelectAtomic64(Node, X86::ATOMOR6432);
1723   case X86ISD::ATOMXOR64_DAG:
1724     return SelectAtomic64(Node, X86::ATOMXOR6432);
1725   case X86ISD::ATOMADD64_DAG:
1726     return SelectAtomic64(Node, X86::ATOMADD6432);
1727   case X86ISD::ATOMSUB64_DAG:
1728     return SelectAtomic64(Node, X86::ATOMSUB6432);
1729   case X86ISD::ATOMNAND64_DAG:
1730     return SelectAtomic64(Node, X86::ATOMNAND6432);
1731   case X86ISD::ATOMAND64_DAG:
1732     return SelectAtomic64(Node, X86::ATOMAND6432);
1733   case X86ISD::ATOMSWAP64_DAG:
1734     return SelectAtomic64(Node, X86::ATOMSWAP6432);
1735
1736   case ISD::ATOMIC_LOAD_ADD: {
1737     SDNode *RetVal = SelectAtomicLoadAdd(Node, NVT);
1738     if (RetVal)
1739       return RetVal;
1740     break;
1741   }
1742
1743   case ISD::SMUL_LOHI:
1744   case ISD::UMUL_LOHI: {
1745     SDValue N0 = Node->getOperand(0);
1746     SDValue N1 = Node->getOperand(1);
1747
1748     bool isSigned = Opcode == ISD::SMUL_LOHI;
1749     if (!isSigned) {
1750       switch (NVT.getSimpleVT().SimpleTy) {
1751       default: llvm_unreachable("Unsupported VT!");
1752       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
1753       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
1754       case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
1755       case MVT::i64: Opc = X86::MUL64r; MOpc = X86::MUL64m; break;
1756       }
1757     } else {
1758       switch (NVT.getSimpleVT().SimpleTy) {
1759       default: llvm_unreachable("Unsupported VT!");
1760       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
1761       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
1762       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
1763       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
1764       }
1765     }
1766
1767     unsigned LoReg, HiReg;
1768     switch (NVT.getSimpleVT().SimpleTy) {
1769     default: llvm_unreachable("Unsupported VT!");
1770     case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
1771     case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
1772     case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
1773     case MVT::i64: LoReg = X86::RAX; HiReg = X86::RDX; break;
1774     }
1775
1776     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1777     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1778     // Multiply is commmutative.
1779     if (!foldedLoad) {
1780       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1781       if (foldedLoad)
1782         std::swap(N0, N1);
1783     }
1784
1785     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
1786                                             N0, SDValue()).getValue(1);
1787
1788     if (foldedLoad) {
1789       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1790                         InFlag };
1791       SDNode *CNode =
1792         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Flag, Ops,
1793                                array_lengthof(Ops));
1794       InFlag = SDValue(CNode, 1);
1795       // Update the chain.
1796       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1797     } else {
1798       InFlag =
1799         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1800     }
1801
1802     // Copy the low half of the result, if it is needed.
1803     if (!SDValue(Node, 0).use_empty()) {
1804       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1805                                                 LoReg, NVT, InFlag);
1806       InFlag = Result.getValue(2);
1807       ReplaceUses(SDValue(Node, 0), Result);
1808 #ifndef NDEBUG
1809       DEBUG({
1810           dbgs() << std::string(Indent-2, ' ') << "=> ";
1811           Result.getNode()->dump(CurDAG);
1812           dbgs() << '\n';
1813         });
1814 #endif
1815     }
1816     // Copy the high half of the result, if it is needed.
1817     if (!SDValue(Node, 1).use_empty()) {
1818       SDValue Result;
1819       if (HiReg == X86::AH && Subtarget->is64Bit()) {
1820         // Prevent use of AH in a REX instruction by referencing AX instead.
1821         // Shift it down 8 bits.
1822         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1823                                         X86::AX, MVT::i16, InFlag);
1824         InFlag = Result.getValue(2);
1825         Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
1826                                                 Result,
1827                                    CurDAG->getTargetConstant(8, MVT::i8)), 0);
1828         // Then truncate it down to i8.
1829         Result = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT, dl,
1830                                                 MVT::i8, Result);
1831       } else {
1832         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1833                                         HiReg, NVT, InFlag);
1834         InFlag = Result.getValue(2);
1835       }
1836       ReplaceUses(SDValue(Node, 1), Result);
1837 #ifndef NDEBUG
1838       DEBUG({
1839           dbgs() << std::string(Indent-2, ' ') << "=> ";
1840           Result.getNode()->dump(CurDAG);
1841           dbgs() << '\n';
1842         });
1843 #endif
1844     }
1845
1846 #ifndef NDEBUG
1847     Indent -= 2;
1848 #endif
1849
1850     return NULL;
1851   }
1852
1853   case ISD::SDIVREM:
1854   case ISD::UDIVREM: {
1855     SDValue N0 = Node->getOperand(0);
1856     SDValue N1 = Node->getOperand(1);
1857
1858     bool isSigned = Opcode == ISD::SDIVREM;
1859     if (!isSigned) {
1860       switch (NVT.getSimpleVT().SimpleTy) {
1861       default: llvm_unreachable("Unsupported VT!");
1862       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
1863       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
1864       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
1865       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
1866       }
1867     } else {
1868       switch (NVT.getSimpleVT().SimpleTy) {
1869       default: llvm_unreachable("Unsupported VT!");
1870       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
1871       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
1872       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
1873       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
1874       }
1875     }
1876
1877     unsigned LoReg, HiReg, ClrReg;
1878     unsigned ClrOpcode, SExtOpcode;
1879     switch (NVT.getSimpleVT().SimpleTy) {
1880     default: llvm_unreachable("Unsupported VT!");
1881     case MVT::i8:
1882       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
1883       ClrOpcode  = 0;
1884       SExtOpcode = X86::CBW;
1885       break;
1886     case MVT::i16:
1887       LoReg = X86::AX;  HiReg = X86::DX;
1888       ClrOpcode  = X86::MOV16r0; ClrReg = X86::DX;
1889       SExtOpcode = X86::CWD;
1890       break;
1891     case MVT::i32:
1892       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
1893       ClrOpcode  = X86::MOV32r0;
1894       SExtOpcode = X86::CDQ;
1895       break;
1896     case MVT::i64:
1897       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
1898       ClrOpcode  = X86::MOV64r0;
1899       SExtOpcode = X86::CQO;
1900       break;
1901     }
1902
1903     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1904     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1905     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
1906
1907     SDValue InFlag;
1908     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
1909       // Special case for div8, just use a move with zero extension to AX to
1910       // clear the upper 8 bits (AH).
1911       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
1912       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
1913         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
1914         Move =
1915           SDValue(CurDAG->getMachineNode(X86::MOVZX16rm8, dl, MVT::i16,
1916                                          MVT::Other, Ops,
1917                                          array_lengthof(Ops)), 0);
1918         Chain = Move.getValue(1);
1919         ReplaceUses(N0.getValue(1), Chain);
1920       } else {
1921         Move =
1922           SDValue(CurDAG->getMachineNode(X86::MOVZX16rr8, dl, MVT::i16, N0),0);
1923         Chain = CurDAG->getEntryNode();
1924       }
1925       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::AX, Move, SDValue());
1926       InFlag = Chain.getValue(1);
1927     } else {
1928       InFlag =
1929         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
1930                              LoReg, N0, SDValue()).getValue(1);
1931       if (isSigned && !signBitIsZero) {
1932         // Sign extend the low part into the high part.
1933         InFlag =
1934           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Flag, InFlag),0);
1935       } else {
1936         // Zero out the high part, effectively zero extending the input.
1937         SDValue ClrNode =
1938           SDValue(CurDAG->getMachineNode(ClrOpcode, dl, NVT), 0);
1939         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
1940                                       ClrNode, InFlag).getValue(1);
1941       }
1942     }
1943
1944     if (foldedLoad) {
1945       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1946                         InFlag };
1947       SDNode *CNode =
1948         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Flag, Ops,
1949                                array_lengthof(Ops));
1950       InFlag = SDValue(CNode, 1);
1951       // Update the chain.
1952       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1953     } else {
1954       InFlag =
1955         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1956     }
1957
1958     // Copy the division (low) result, if it is needed.
1959     if (!SDValue(Node, 0).use_empty()) {
1960       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1961                                                 LoReg, NVT, InFlag);
1962       InFlag = Result.getValue(2);
1963       ReplaceUses(SDValue(Node, 0), Result);
1964 #ifndef NDEBUG
1965       DEBUG({
1966           dbgs() << std::string(Indent-2, ' ') << "=> ";
1967           Result.getNode()->dump(CurDAG);
1968           dbgs() << '\n';
1969         });
1970 #endif
1971     }
1972     // Copy the remainder (high) result, if it is needed.
1973     if (!SDValue(Node, 1).use_empty()) {
1974       SDValue Result;
1975       if (HiReg == X86::AH && Subtarget->is64Bit()) {
1976         // Prevent use of AH in a REX instruction by referencing AX instead.
1977         // Shift it down 8 bits.
1978         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1979                                         X86::AX, MVT::i16, InFlag);
1980         InFlag = Result.getValue(2);
1981         Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
1982                                       Result,
1983                                       CurDAG->getTargetConstant(8, MVT::i8)),
1984                          0);
1985         // Then truncate it down to i8.
1986         Result = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT, dl,
1987                                                 MVT::i8, Result);
1988       } else {
1989         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1990                                         HiReg, NVT, InFlag);
1991         InFlag = Result.getValue(2);
1992       }
1993       ReplaceUses(SDValue(Node, 1), Result);
1994 #ifndef NDEBUG
1995       DEBUG({
1996           dbgs() << std::string(Indent-2, ' ') << "=> ";
1997           Result.getNode()->dump(CurDAG);
1998           dbgs() << '\n';
1999         });
2000 #endif
2001     }
2002
2003 #ifndef NDEBUG
2004     Indent -= 2;
2005 #endif
2006
2007     return NULL;
2008   }
2009
2010   case X86ISD::CMP: {
2011     SDValue N0 = Node->getOperand(0);
2012     SDValue N1 = Node->getOperand(1);
2013
2014     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
2015     // use a smaller encoding.
2016     if (N0.getNode()->getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
2017         N0.getValueType() != MVT::i8 &&
2018         X86::isZeroNode(N1)) {
2019       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
2020       if (!C) break;
2021
2022       // For example, convert "testl %eax, $8" to "testb %al, $8"
2023       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
2024           (!(C->getZExtValue() & 0x80) ||
2025            HasNoSignedComparisonUses(Node))) {
2026         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
2027         SDValue Reg = N0.getNode()->getOperand(0);
2028
2029         // On x86-32, only the ABCD registers have 8-bit subregisters.
2030         if (!Subtarget->is64Bit()) {
2031           TargetRegisterClass *TRC = 0;
2032           switch (N0.getValueType().getSimpleVT().SimpleTy) {
2033           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2034           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2035           default: llvm_unreachable("Unsupported TEST operand type!");
2036           }
2037           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2038           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2039                                                Reg.getValueType(), Reg, RC), 0);
2040         }
2041
2042         // Extract the l-register.
2043         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT, dl,
2044                                                         MVT::i8, Reg);
2045
2046         // Emit a testb.
2047         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32, Subreg, Imm);
2048       }
2049
2050       // For example, "testl %eax, $2048" to "testb %ah, $8".
2051       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
2052           (!(C->getZExtValue() & 0x8000) ||
2053            HasNoSignedComparisonUses(Node))) {
2054         // Shift the immediate right by 8 bits.
2055         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
2056                                                        MVT::i8);
2057         SDValue Reg = N0.getNode()->getOperand(0);
2058
2059         // Put the value in an ABCD register.
2060         TargetRegisterClass *TRC = 0;
2061         switch (N0.getValueType().getSimpleVT().SimpleTy) {
2062         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
2063         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2064         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2065         default: llvm_unreachable("Unsupported TEST operand type!");
2066         }
2067         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2068         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2069                                              Reg.getValueType(), Reg, RC), 0);
2070
2071         // Extract the h-register.
2072         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT_HI, dl,
2073                                                         MVT::i8, Reg);
2074
2075         // Emit a testb. No special NOREX tricks are needed since there's
2076         // only one GPR operand!
2077         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
2078                                       Subreg, ShiftedImm);
2079       }
2080
2081       // For example, "testl %eax, $32776" to "testw %ax, $32776".
2082       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
2083           N0.getValueType() != MVT::i16 &&
2084           (!(C->getZExtValue() & 0x8000) ||
2085            HasNoSignedComparisonUses(Node))) {
2086         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
2087         SDValue Reg = N0.getNode()->getOperand(0);
2088
2089         // Extract the 16-bit subregister.
2090         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_16BIT, dl,
2091                                                         MVT::i16, Reg);
2092
2093         // Emit a testw.
2094         return CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32, Subreg, Imm);
2095       }
2096
2097       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
2098       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
2099           N0.getValueType() == MVT::i64 &&
2100           (!(C->getZExtValue() & 0x80000000) ||
2101            HasNoSignedComparisonUses(Node))) {
2102         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
2103         SDValue Reg = N0.getNode()->getOperand(0);
2104
2105         // Extract the 32-bit subregister.
2106         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_32BIT, dl,
2107                                                         MVT::i32, Reg);
2108
2109         // Emit a testl.
2110         return CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32, Subreg, Imm);
2111       }
2112     }
2113     break;
2114   }
2115   }
2116
2117   SDNode *ResNode = SelectCode(Node);
2118
2119 #ifndef NDEBUG
2120   DEBUG({
2121       dbgs() << std::string(Indent-2, ' ') << "=> ";
2122       if (ResNode == NULL || ResNode == Node)
2123         Node->dump(CurDAG);
2124       else
2125         ResNode->dump(CurDAG);
2126       dbgs() << '\n';
2127     });
2128   Indent -= 2;
2129 #endif
2130
2131   return ResNode;
2132 }
2133
2134 bool X86DAGToDAGISel::
2135 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2136                              std::vector<SDValue> &OutOps) {
2137   SDValue Op0, Op1, Op2, Op3, Op4;
2138   switch (ConstraintCode) {
2139   case 'o':   // offsetable        ??
2140   case 'v':   // not offsetable    ??
2141   default: return true;
2142   case 'm':   // memory
2143     if (!SelectAddr(Op.getNode(), Op, Op0, Op1, Op2, Op3, Op4))
2144       return true;
2145     break;
2146   }
2147
2148   OutOps.push_back(Op0);
2149   OutOps.push_back(Op1);
2150   OutOps.push_back(Op2);
2151   OutOps.push_back(Op3);
2152   OutOps.push_back(Op4);
2153   return false;
2154 }
2155
2156 /// createX86ISelDag - This pass converts a legalized DAG into a
2157 /// X86-specific DAG, ready for instruction scheduling.
2158 ///
2159 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2160                                      llvm::CodeGenOpt::Level OptLevel) {
2161   return new X86DAGToDAGISel(TM, OptLevel);
2162 }