lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 // Force NDEBUG on in any optimized build on Darwin.
  16 //
  17 // FIXME: This is a huge hack, to work around ridiculously awful compile times
  18 // on this file with gcc-4.2 on Darwin, in Release mode.
  19 #if (!defined(__llvm__) && defined(__APPLE__) && \
  20      defined(__OPTIMIZE__) && !defined(NDEBUG))
  21 #define NDEBUG
  22 #endif
  23
  24 #define DEBUG_TYPE "x86-isel"
  25 #include "X86.h"
  26 #include "X86InstrBuilder.h"
  27 #include "X86ISelLowering.h"
  28 #include "X86MachineFunctionInfo.h"
  29 #include "X86RegisterInfo.h"
  30 #include "X86Subtarget.h"
  31 #include "X86TargetMachine.h"
  32 #include "llvm/GlobalValue.h"
  33 #include "llvm/Instructions.h"
  34 #include "llvm/Intrinsics.h"
  35 #include "llvm/Support/CFG.h"
  36 #include "llvm/Type.h"
  37 #include "llvm/CodeGen/MachineConstantPool.h"
  38 #include "llvm/CodeGen/MachineFunction.h"
  39 #include "llvm/CodeGen/MachineFrameInfo.h"
  40 #include "llvm/CodeGen/MachineInstrBuilder.h"
  41 #include "llvm/CodeGen/MachineRegisterInfo.h"
  42 #include "llvm/CodeGen/SelectionDAGISel.h"
  43 #include "llvm/Target/TargetMachine.h"
  44 #include "llvm/Target/TargetOptions.h"
  45 #include "llvm/Support/Debug.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include "llvm/ADT/SmallPtrSet.h"
  50 #include "llvm/ADT/Statistic.h"
  51 using namespace llvm;
  52
  53 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  54
  55 //===----------------------------------------------------------------------===//
  56 //                      Pattern Matcher Implementation
  57 //===----------------------------------------------------------------------===//
  58
  59 namespace {
  60   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  61   /// SDValue's instead of register numbers for the leaves of the matched
  62   /// tree.
  63   struct X86ISelAddressMode {
  64     enum {
  65       RegBase,
  66       FrameIndexBase
  67     } BaseType;
  68
  69     struct {            // This is really a union, discriminated by BaseType!
  70       SDValue Reg;
  71       int FrameIndex;
  72     } Base;
  73
  74     unsigned Scale;
  75     SDValue IndexReg;
  76     int32_t Disp;
  77     SDValue Segment;
  78     GlobalValue *GV;
  79     Constant *CP;
  80     BlockAddress *BlockAddr;
  81     const char *ES;
  82     int JT;
  83     unsigned Align;    // CP alignment.
  84     unsigned char SymbolFlags;  // X86II::MO_*
  85
  86     X86ISelAddressMode()
  87       : BaseType(RegBase), Scale(1), IndexReg(), Disp(0),
  88         Segment(), GV(0), CP(0), BlockAddr(0), ES(0), JT(-1), Align(0),
  89         SymbolFlags(X86II::MO_NO_FLAG) {
  90     }
  91
  92     bool hasSymbolicDisplacement() const {
  93       return GV != 0 || CP != 0 || ES != 0 || JT != -1 || BlockAddr != 0;
  94     }
  95
  96     bool hasBaseOrIndexReg() const {
  97       return IndexReg.getNode() != 0 || Base.Reg.getNode() != 0;
  98     }
  99
 100     /// isRIPRelative - Return true if this addressing mode is already RIP
 101     /// relative.
 102     bool isRIPRelative() const {
 103       if (BaseType != RegBase) return false;
 104       if (RegisterSDNode *RegNode =
 105             dyn_cast_or_null<RegisterSDNode>(Base.Reg.getNode()))
 106         return RegNode->getReg() == X86::RIP;
 107       return false;
 108     }
 109
 110     void setBaseReg(SDValue Reg) {
 111       BaseType = RegBase;
 112       Base.Reg = Reg;
 113     }
 114
 115     void dump() {
 116       dbgs() << "X86ISelAddressMode " << this << '\n';
 117       dbgs() << "Base.Reg ";
 118       if (Base.Reg.getNode() != 0)
 119         Base.Reg.getNode()->dump();
 120       else
 121         dbgs() << "nul";
 122       dbgs() << " Base.FrameIndex " << Base.FrameIndex << '\n'
 123              << " Scale" << Scale << '\n'
 124              << "IndexReg ";
 125       if (IndexReg.getNode() != 0)
 126         IndexReg.getNode()->dump();
 127       else
 128         dbgs() << "nul";
 129       dbgs() << " Disp " << Disp << '\n'
 130              << "GV ";
 131       if (GV)
 132         GV->dump();
 133       else
 134         dbgs() << "nul";
 135       dbgs() << " CP ";
 136       if (CP)
 137         CP->dump();
 138       else
 139         dbgs() << "nul";
 140       dbgs() << '\n'
 141              << "ES ";
 142       if (ES)
 143         dbgs() << ES;
 144       else
 145         dbgs() << "nul";
 146       dbgs() << " JT" << JT << " Align" << Align << '\n';
 147     }
 148   };
 149 }
 150
 151 namespace {
 152   //===--------------------------------------------------------------------===//
 153   /// ISel - X86 specific code to select X86 machine instructions for
 154   /// SelectionDAG operations.
 155   ///
 156   class X86DAGToDAGISel : public SelectionDAGISel {
 157     /// X86Lowering - This object fully describes how to lower LLVM code to an
 158     /// X86-specific SelectionDAG.
 159     X86TargetLowering &X86Lowering;
 160
 161     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 162     /// make the right decision when generating code for different targets.
 163     const X86Subtarget *Subtarget;
 164
 165     /// OptForSize - If true, selector should try to optimize for code size
 166     /// instead of performance.
 167     bool OptForSize;
 168
 169   public:
 170     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 171       : SelectionDAGISel(tm, OptLevel),
 172         X86Lowering(*tm.getTargetLowering()),
 173         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 174         OptForSize(false) {}
 175
 176     virtual const char *getPassName() const {
 177       return "X86 DAG->DAG Instruction Selection";
 178     }
 179
 180     /// InstructionSelect - This callback is invoked by
 181     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 182     virtual void InstructionSelect();
 183
 184     virtual void EmitFunctionEntryCode(Function &Fn, MachineFunction &MF);
 185
 186     virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
 187
 188     virtual bool IsLegalToFold(SDValue N, SDNode *U, SDNode *Root) const;
 189
 190 // Include the pieces autogenerated from the target description.
 191 #include "X86GenDAGISel.inc"
 192
 193   private:
 194     SDNode *Select(SDNode *N);
 195     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 196     SDNode *SelectAtomicLoadAdd(SDNode *Node, EVT NVT);
 197
 198     bool MatchSegmentBaseAddress(SDValue N, X86ISelAddressMode &AM);
 199     bool MatchLoad(SDValue N, X86ISelAddressMode &AM);
 200     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 201     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 202     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 203                                  unsigned Depth);
 204     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 205     bool SelectAddr(SDNode *Op, SDValue N, SDValue &Base,
 206                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 207                     SDValue &Segment);
 208     bool SelectLEAAddr(SDNode *Op, SDValue N, SDValue &Base,
 209                        SDValue &Scale, SDValue &Index, SDValue &Disp);
 210     bool SelectTLSADDRAddr(SDNode *Op, SDValue N, SDValue &Base,
 211                        SDValue &Scale, SDValue &Index, SDValue &Disp);
 212     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 213                              SDValue &Base, SDValue &Scale,
 214                              SDValue &Index, SDValue &Disp,
 215                              SDValue &Segment,
 216                              SDValue &InChain, SDValue &OutChain);
 217     bool TryFoldLoad(SDNode *P, SDValue N,
 218                      SDValue &Base, SDValue &Scale,
 219                      SDValue &Index, SDValue &Disp,
 220                      SDValue &Segment);
 221     void PreprocessForRMW();
 222     void PreprocessForFPConvert();
 223
 224     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 225     /// inline asm expressions.
 226     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 227                                               char ConstraintCode,
 228                                               std::vector<SDValue> &OutOps);
 229
 230     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 231
 232     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 233                                    SDValue &Scale, SDValue &Index,
 234                                    SDValue &Disp, SDValue &Segment) {
 235       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 236         CurDAG->getTargetFrameIndex(AM.Base.FrameIndex, TLI.getPointerTy()) :
 237         AM.Base.Reg;
 238       Scale = getI8Imm(AM.Scale);
 239       Index = AM.IndexReg;
 240       // These are 32-bit even in 64-bit mode since RIP relative offset
 241       // is 32-bit.
 242       if (AM.GV)
 243         Disp = CurDAG->getTargetGlobalAddress(AM.GV, MVT::i32, AM.Disp,
 244                                               AM.SymbolFlags);
 245       else if (AM.CP)
 246         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 247                                              AM.Align, AM.Disp, AM.SymbolFlags);
 248       else if (AM.ES)
 249         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 250       else if (AM.JT != -1)
 251         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 252       else if (AM.BlockAddr)
 253         Disp = CurDAG->getBlockAddress(AM.BlockAddr, MVT::i32,
 254                                        true, AM.SymbolFlags);
 255       else
 256         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 257
 258       if (AM.Segment.getNode())
 259         Segment = AM.Segment;
 260       else
 261         Segment = CurDAG->getRegister(0, MVT::i32);
 262     }
 263
 264     /// getI8Imm - Return a target constant with the specified value, of type
 265     /// i8.
 266     inline SDValue getI8Imm(unsigned Imm) {
 267       return CurDAG->getTargetConstant(Imm, MVT::i8);
 268     }
 269
 270     /// getI16Imm - Return a target constant with the specified value, of type
 271     /// i16.
 272     inline SDValue getI16Imm(unsigned Imm) {
 273       return CurDAG->getTargetConstant(Imm, MVT::i16);
 274     }
 275
 276     /// getI32Imm - Return a target constant with the specified value, of type
 277     /// i32.
 278     inline SDValue getI32Imm(unsigned Imm) {
 279       return CurDAG->getTargetConstant(Imm, MVT::i32);
 280     }
 281
 282     /// getGlobalBaseReg - Return an SDNode that returns the value of
 283     /// the global base register. Output instructions required to
 284     /// initialize the global base register, if necessary.
 285     ///
 286     SDNode *getGlobalBaseReg();
 287
 288     /// getTargetMachine - Return a reference to the TargetMachine, casted
 289     /// to the target-specific type.
 290     const X86TargetMachine &getTargetMachine() {
 291       return static_cast<const X86TargetMachine &>(TM);
 292     }
 293
 294     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 295     /// to the target-specific type.
 296     const X86InstrInfo *getInstrInfo() {
 297       return getTargetMachine().getInstrInfo();
 298     }
 299
 300 #ifndef NDEBUG
 301     unsigned Indent;
 302 #endif
 303   };
 304 }
 305
 306
 307 bool
 308 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 309   if (OptLevel == CodeGenOpt::None) return false;
 310
 311   if (!N.hasOneUse())
 312     return false;
 313
 314   if (N.getOpcode() != ISD::LOAD)
 315     return true;
 316
 317   // If N is a load, do additional profitability checks.
 318   if (U == Root) {
 319     switch (U->getOpcode()) {
 320     default: break;
 321     case X86ISD::ADD:
 322     case X86ISD::SUB:
 323     case X86ISD::AND:
 324     case X86ISD::XOR:
 325     case X86ISD::OR:
 326     case ISD::ADD:
 327     case ISD::ADDC:
 328     case ISD::ADDE:
 329     case ISD::AND:
 330     case ISD::OR:
 331     case ISD::XOR: {
 332       SDValue Op1 = U->getOperand(1);
 333
 334       // If the other operand is a 8-bit immediate we should fold the immediate
 335       // instead. This reduces code size.
 336       // e.g.
 337       // movl 4(%esp), %eax
 338       // addl $4, %eax
 339       // vs.
 340       // movl $4, %eax
 341       // addl 4(%esp), %eax
 342       // The former is 2 bytes shorter. In case where the increment is 1, then
 343       // the saving can be 4 bytes (by using incl %eax).
 344       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 345         if (Imm->getAPIntValue().isSignedIntN(8))
 346           return false;
 347
 348       // If the other operand is a TLS address, we should fold it instead.
 349       // This produces
 350       // movl    %gs:0, %eax
 351       // leal    i@NTPOFF(%eax), %eax
 352       // instead of
 353       // movl    $i@NTPOFF, %eax
 354       // addl    %gs:0, %eax
 355       // if the block also has an access to a second TLS address this will save
 356       // a load.
 357       // FIXME: This is probably also true for non TLS addresses.
 358       if (Op1.getOpcode() == X86ISD::Wrapper) {
 359         SDValue Val = Op1.getOperand(0);
 360         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 361           return false;
 362       }
 363     }
 364     }
 365   }
 366
 367   return true;
 368 }
 369
 370
 371 bool X86DAGToDAGISel::IsLegalToFold(SDValue N, SDNode *U, SDNode *Root) const {
 372   if (OptLevel == CodeGenOpt::None) return false;
 373
 374   // Proceed to 'generic' cycle finder code
 375   return SelectionDAGISel::IsLegalToFold(N, U, Root);
 376 }
 377
 378 /// MoveBelowTokenFactor - Replace TokenFactor operand with load's chain operand
 379 /// and move load below the TokenFactor. Replace store's chain operand with
 380 /// load's chain result.
 381 static void MoveBelowTokenFactor(SelectionDAG *CurDAG, SDValue Load,
 382                                  SDValue Store, SDValue TF) {
 383   SmallVector<SDValue, 4> Ops;
 384   for (unsigned i = 0, e = TF.getNode()->getNumOperands(); i != e; ++i)
 385     if (Load.getNode() == TF.getOperand(i).getNode())
 386       Ops.push_back(Load.getOperand(0));
 387     else
 388       Ops.push_back(TF.getOperand(i));
 389   SDValue NewTF = CurDAG->UpdateNodeOperands(TF, &Ops[0], Ops.size());
 390   SDValue NewLoad = CurDAG->UpdateNodeOperands(Load, NewTF,
 391                                                Load.getOperand(1),
 392                                                Load.getOperand(2));
 393   CurDAG->UpdateNodeOperands(Store, NewLoad.getValue(1), Store.getOperand(1),
 394                              Store.getOperand(2), Store.getOperand(3));
 395 }
 396
 397 /// isRMWLoad - Return true if N is a load that's part of RMW sub-DAG.  The
 398 /// chain produced by the load must only be used by the store's chain operand,
 399 /// otherwise this may produce a cycle in the DAG.
 400 ///
 401 static bool isRMWLoad(SDValue N, SDValue Chain, SDValue Address,
 402                       SDValue &Load) {
 403   if (N.getOpcode() == ISD::BIT_CONVERT) {
 404     if (!N.hasOneUse())
 405       return false;
 406     N = N.getOperand(0);
 407   }
 408
 409   LoadSDNode *LD = dyn_cast<LoadSDNode>(N);
 410   if (!LD || LD->isVolatile())
 411     return false;
 412   if (LD->getAddressingMode() != ISD::UNINDEXED)
 413     return false;
 414
 415   ISD::LoadExtType ExtType = LD->getExtensionType();
 416   if (ExtType != ISD::NON_EXTLOAD && ExtType != ISD::EXTLOAD)
 417     return false;
 418
 419   if (N.hasOneUse() &&
 420       LD->hasNUsesOfValue(1, 1) &&
 421       N.getOperand(1) == Address &&
 422       LD->isOperandOf(Chain.getNode())) {
 423     Load = N;
 424     return true;
 425   }
 426   return false;
 427 }
 428
 429 /// MoveBelowCallSeqStart - Replace CALLSEQ_START operand with load's chain
 430 /// operand and move load below the call's chain operand.
 431 static void MoveBelowCallSeqStart(SelectionDAG *CurDAG, SDValue Load,
 432                                   SDValue Call, SDValue CallSeqStart) {
 433   SmallVector<SDValue, 8> Ops;
 434   SDValue Chain = CallSeqStart.getOperand(0);
 435   if (Chain.getNode() == Load.getNode())
 436     Ops.push_back(Load.getOperand(0));
 437   else {
 438     assert(Chain.getOpcode() == ISD::TokenFactor &&
 439            "Unexpected CallSeqStart chain operand");
 440     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 441       if (Chain.getOperand(i).getNode() == Load.getNode())
 442         Ops.push_back(Load.getOperand(0));
 443       else
 444         Ops.push_back(Chain.getOperand(i));
 445     SDValue NewChain =
 446       CurDAG->getNode(ISD::TokenFactor, Load.getDebugLoc(),
 447                       MVT::Other, &Ops[0], Ops.size());
 448     Ops.clear();
 449     Ops.push_back(NewChain);
 450   }
 451   for (unsigned i = 1, e = CallSeqStart.getNumOperands(); i != e; ++i)
 452     Ops.push_back(CallSeqStart.getOperand(i));
 453   CurDAG->UpdateNodeOperands(CallSeqStart, &Ops[0], Ops.size());
 454   CurDAG->UpdateNodeOperands(Load, Call.getOperand(0),
 455                              Load.getOperand(1), Load.getOperand(2));
 456   Ops.clear();
 457   Ops.push_back(SDValue(Load.getNode(), 1));
 458   for (unsigned i = 1, e = Call.getNode()->getNumOperands(); i != e; ++i)
 459     Ops.push_back(Call.getOperand(i));
 460   CurDAG->UpdateNodeOperands(Call, &Ops[0], Ops.size());
 461 }
 462
 463 /// isCalleeLoad - Return true if call address is a load and it can be
 464 /// moved below CALLSEQ_START and the chains leading up to the call.
 465 /// Return the CALLSEQ_START by reference as a second output.
 466 static bool isCalleeLoad(SDValue Callee, SDValue &Chain) {
 467   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 468     return false;
 469   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 470   if (!LD ||
 471       LD->isVolatile() ||
 472       LD->getAddressingMode() != ISD::UNINDEXED ||
 473       LD->getExtensionType() != ISD::NON_EXTLOAD)
 474     return false;
 475
 476   // Now let's find the callseq_start.
 477   while (Chain.getOpcode() != ISD::CALLSEQ_START) {
 478     if (!Chain.hasOneUse())
 479       return false;
 480     Chain = Chain.getOperand(0);
 481   }
 482
 483   if (Chain.getOperand(0).getNode() == Callee.getNode())
 484     return true;
 485   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 486       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 487       Callee.getValue(1).hasOneUse())
 488     return true;
 489   return false;
 490 }
 491
 492
 493 /// PreprocessForRMW - Preprocess the DAG to make instruction selection better.
 494 /// This is only run if not in -O0 mode.
 495 /// This allows the instruction selector to pick more read-modify-write
 496 /// instructions. This is a common case:
 497 ///
 498 ///     [Load chain]
 499 ///         ^
 500 ///         |
 501 ///       [Load]
 502 ///       ^    ^
 503 ///       |    |
 504 ///      /      \-
 505 ///     /         |
 506 /// [TokenFactor] [Op]
 507 ///     ^          ^
 508 ///     |          |
 509 ///      \        /
 510 ///       \      /
 511 ///       [Store]
 512 ///
 513 /// The fact the store's chain operand != load's chain will prevent the
 514 /// (store (op (load))) instruction from being selected. We can transform it to:
 515 ///
 516 ///     [Load chain]
 517 ///         ^
 518 ///         |
 519 ///    [TokenFactor]
 520 ///         ^
 521 ///         |
 522 ///       [Load]
 523 ///       ^    ^
 524 ///       |    |
 525 ///       |     \-
 526 ///       |       |
 527 ///       |     [Op]
 528 ///       |       ^
 529 ///       |       |
 530 ///       \      /
 531 ///        \    /
 532 ///       [Store]
 533 void X86DAGToDAGISel::PreprocessForRMW() {
 534   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 535          E = CurDAG->allnodes_end(); I != E; ++I) {
 536     if (I->getOpcode() == X86ISD::CALL) {
 537       /// Also try moving call address load from outside callseq_start to just
 538       /// before the call to allow it to be folded.
 539       ///
 540       ///     [Load chain]
 541       ///         ^
 542       ///         |
 543       ///       [Load]
 544       ///       ^    ^
 545       ///       |    |
 546       ///      /      \--
 547       ///     /          |
 548       ///[CALLSEQ_START] |
 549       ///     ^          |
 550       ///     |          |
 551       /// [LOAD/C2Reg]   |
 552       ///     |          |
 553       ///      \        /
 554       ///       \      /
 555       ///       [CALL]
 556       SDValue Chain = I->getOperand(0);
 557       SDValue Load  = I->getOperand(1);
 558       if (!isCalleeLoad(Load, Chain))
 559         continue;
 560       MoveBelowCallSeqStart(CurDAG, Load, SDValue(I, 0), Chain);
 561       ++NumLoadMoved;
 562       continue;
 563     }
 564
 565     if (!ISD::isNON_TRUNCStore(I))
 566       continue;
 567     SDValue Chain = I->getOperand(0);
 568
 569     if (Chain.getNode()->getOpcode() != ISD::TokenFactor)
 570       continue;
 571
 572     SDValue N1 = I->getOperand(1);
 573     SDValue N2 = I->getOperand(2);
 574     if ((N1.getValueType().isFloatingPoint() &&
 575          !N1.getValueType().isVector()) ||
 576         !N1.hasOneUse())
 577       continue;
 578
 579     bool RModW = false;
 580     SDValue Load;
 581     unsigned Opcode = N1.getNode()->getOpcode();
 582     switch (Opcode) {
 583     case ISD::ADD:
 584     case ISD::MUL:
 585     case ISD::AND:
 586     case ISD::OR:
 587     case ISD::XOR:
 588     case ISD::ADDC:
 589     case ISD::ADDE:
 590     case ISD::VECTOR_SHUFFLE: {
 591       SDValue N10 = N1.getOperand(0);
 592       SDValue N11 = N1.getOperand(1);
 593       RModW = isRMWLoad(N10, Chain, N2, Load);
 594       if (!RModW)
 595         RModW = isRMWLoad(N11, Chain, N2, Load);
 596       break;
 597     }
 598     case ISD::SUB:
 599     case ISD::SHL:
 600     case ISD::SRA:
 601     case ISD::SRL:
 602     case ISD::ROTL:
 603     case ISD::ROTR:
 604     case ISD::SUBC:
 605     case ISD::SUBE:
 606     case X86ISD::SHLD:
 607     case X86ISD::SHRD: {
 608       SDValue N10 = N1.getOperand(0);
 609       RModW = isRMWLoad(N10, Chain, N2, Load);
 610       break;
 611     }
 612     }
 613
 614     if (RModW) {
 615       MoveBelowTokenFactor(CurDAG, Load, SDValue(I, 0), Chain);
 616       ++NumLoadMoved;
 617       checkForCycles(I);
 618     }
 619   }
 620 }
 621
 622
 623 /// PreprocessForFPConvert - Walk over the dag lowering fpround and fpextend
 624 /// nodes that target the FP stack to be store and load to the stack.  This is a
 625 /// gross hack.  We would like to simply mark these as being illegal, but when
 626 /// we do that, legalize produces these when it expands calls, then expands
 627 /// these in the same legalize pass.  We would like dag combine to be able to
 628 /// hack on these between the call expansion and the node legalization.  As such
 629 /// this pass basically does "really late" legalization of these inline with the
 630 /// X86 isel pass.
 631 void X86DAGToDAGISel::PreprocessForFPConvert() {
 632   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 633        E = CurDAG->allnodes_end(); I != E; ) {
 634     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 635     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 636       continue;
 637
 638     // If the source and destination are SSE registers, then this is a legal
 639     // conversion that should not be lowered.
 640     EVT SrcVT = N->getOperand(0).getValueType();
 641     EVT DstVT = N->getValueType(0);
 642     bool SrcIsSSE = X86Lowering.isScalarFPTypeInSSEReg(SrcVT);
 643     bool DstIsSSE = X86Lowering.isScalarFPTypeInSSEReg(DstVT);
 644     if (SrcIsSSE && DstIsSSE)
 645       continue;
 646
 647     if (!SrcIsSSE && !DstIsSSE) {
 648       // If this is an FPStack extension, it is a noop.
 649       if (N->getOpcode() == ISD::FP_EXTEND)
 650         continue;
 651       // If this is a value-preserving FPStack truncation, it is a noop.
 652       if (N->getConstantOperandVal(1))
 653         continue;
 654     }
 655
 656     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 657     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 658     // operations.  Based on this, decide what we want to do.
 659     EVT MemVT;
 660     if (N->getOpcode() == ISD::FP_ROUND)
 661       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 662     else
 663       MemVT = SrcIsSSE ? SrcVT : DstVT;
 664
 665     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 666     DebugLoc dl = N->getDebugLoc();
 667
 668     // FIXME: optimize the case where the src/dest is a load or store?
 669     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 670                                           N->getOperand(0),
 671                                           MemTmp, NULL, 0, MemVT,
 672                                           false, false, 0);
 673     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 674                                         NULL, 0, MemVT, false, false, 0);
 675
 676     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 677     // extload we created.  This will cause general havok on the dag because
 678     // anything below the conversion could be folded into other existing nodes.
 679     // To avoid invalidating 'I', back it up to the convert node.
 680     --I;
 681     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 682
 683     // Now that we did that, the node is dead.  Increment the iterator to the
 684     // next node to process, then delete N.
 685     ++I;
 686     CurDAG->DeleteNode(N);
 687   }
 688 }
 689
 690 /// InstructionSelectBasicBlock - This callback is invoked by SelectionDAGISel
 691 /// when it has created a SelectionDAG for us to codegen.
 692 void X86DAGToDAGISel::InstructionSelect() {
 693   const Function *F = MF->getFunction();
 694   OptForSize = F->hasFnAttr(Attribute::OptimizeForSize);
 695
 696   if (OptLevel != CodeGenOpt::None)
 697     PreprocessForRMW();
 698
 699   // FIXME: This should only happen when not compiled with -O0.
 700   PreprocessForFPConvert();
 701
 702   // Codegen the basic block.
 703 #ifndef NDEBUG
 704   DEBUG(dbgs() << "===== Instruction selection begins:\n");
 705   Indent = 0;
 706 #endif
 707   SelectRoot(*CurDAG);
 708 #ifndef NDEBUG
 709   DEBUG(dbgs() << "===== Instruction selection ends:\n");
 710 #endif
 711
 712   CurDAG->RemoveDeadNodes();
 713 }
 714
 715 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 716 /// the main function.
 717 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 718                                              MachineFrameInfo *MFI) {
 719   const TargetInstrInfo *TII = TM.getInstrInfo();
 720   if (Subtarget->isTargetCygMing())
 721     BuildMI(BB, DebugLoc::getUnknownLoc(),
 722             TII->get(X86::CALLpcrel32)).addExternalSymbol("__main");
 723 }
 724
 725 void X86DAGToDAGISel::EmitFunctionEntryCode(Function &Fn, MachineFunction &MF) {
 726   // If this is main, emit special code for main.
 727   MachineBasicBlock *BB = MF.begin();
 728   if (Fn.hasExternalLinkage() && Fn.getName() == "main")
 729     EmitSpecialCodeForMain(BB, MF.getFrameInfo());
 730 }
 731
 732
 733 bool X86DAGToDAGISel::MatchSegmentBaseAddress(SDValue N,
 734                                               X86ISelAddressMode &AM) {
 735   assert(N.getOpcode() == X86ISD::SegmentBaseAddress);
 736   SDValue Segment = N.getOperand(0);
 737
 738   if (AM.Segment.getNode() == 0) {
 739     AM.Segment = Segment;
 740     return false;
 741   }
 742
 743   return true;
 744 }
 745
 746 bool X86DAGToDAGISel::MatchLoad(SDValue N, X86ISelAddressMode &AM) {
 747   // This optimization is valid because the GNU TLS model defines that
 748   // gs:0 (or fs:0 on X86-64) contains its own address.
 749   // For more information see http://people.redhat.com/drepper/tls.pdf
 750
 751   SDValue Address = N.getOperand(1);
 752   if (Address.getOpcode() == X86ISD::SegmentBaseAddress &&
 753       !MatchSegmentBaseAddress (Address, AM))
 754     return false;
 755
 756   return true;
 757 }
 758
 759 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 760 /// into an addressing mode.  These wrap things that will resolve down into a
 761 /// symbol reference.  If no match is possible, this returns true, otherwise it
 762 /// returns false.
 763 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 764   // If the addressing mode already has a symbol as the displacement, we can
 765   // never match another symbol.
 766   if (AM.hasSymbolicDisplacement())
 767     return true;
 768
 769   SDValue N0 = N.getOperand(0);
 770   CodeModel::Model M = TM.getCodeModel();
 771
 772   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 773   // folding because RIP is preferable to non-RIP accesses.
 774   if (Subtarget->is64Bit() &&
 775       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 776       // they cannot be folded into immediate fields.
 777       // FIXME: This can be improved for kernel and other models?
 778       (M == CodeModel::Small || M == CodeModel::Kernel) &&
 779       // Base and index reg must be 0 in order to use %rip as base and lowering
 780       // must allow RIP.
 781       !AM.hasBaseOrIndexReg() && N.getOpcode() == X86ISD::WrapperRIP) {
 782     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 783       int64_t Offset = AM.Disp + G->getOffset();
 784       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 785       AM.GV = G->getGlobal();
 786       AM.Disp = Offset;
 787       AM.SymbolFlags = G->getTargetFlags();
 788     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 789       int64_t Offset = AM.Disp + CP->getOffset();
 790       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 791       AM.CP = CP->getConstVal();
 792       AM.Align = CP->getAlignment();
 793       AM.Disp = Offset;
 794       AM.SymbolFlags = CP->getTargetFlags();
 795     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 796       AM.ES = S->getSymbol();
 797       AM.SymbolFlags = S->getTargetFlags();
 798     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 799       AM.JT = J->getIndex();
 800       AM.SymbolFlags = J->getTargetFlags();
 801     } else {
 802       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 803       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 804     }
 805
 806     if (N.getOpcode() == X86ISD::WrapperRIP)
 807       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 808     return false;
 809   }
 810
 811   // Handle the case when globals fit in our immediate field: This is true for
 812   // X86-32 always and X86-64 when in -static -mcmodel=small mode.  In 64-bit
 813   // mode, this results in a non-RIP-relative computation.
 814   if (!Subtarget->is64Bit() ||
 815       ((M == CodeModel::Small || M == CodeModel::Kernel) &&
 816        TM.getRelocationModel() == Reloc::Static)) {
 817     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 818       AM.GV = G->getGlobal();
 819       AM.Disp += G->getOffset();
 820       AM.SymbolFlags = G->getTargetFlags();
 821     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 822       AM.CP = CP->getConstVal();
 823       AM.Align = CP->getAlignment();
 824       AM.Disp += CP->getOffset();
 825       AM.SymbolFlags = CP->getTargetFlags();
 826     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 827       AM.ES = S->getSymbol();
 828       AM.SymbolFlags = S->getTargetFlags();
 829     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 830       AM.JT = J->getIndex();
 831       AM.SymbolFlags = J->getTargetFlags();
 832     } else {
 833       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 834       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 835     }
 836     return false;
 837   }
 838
 839   return true;
 840 }
 841
 842 /// MatchAddress - Add the specified node to the specified addressing mode,
 843 /// returning true if it cannot be done.  This just pattern matches for the
 844 /// addressing mode.
 845 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 846   if (MatchAddressRecursively(N, AM, 0))
 847     return true;
 848
 849   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 850   // a smaller encoding and avoids a scaled-index.
 851   if (AM.Scale == 2 &&
 852       AM.BaseType == X86ISelAddressMode::RegBase &&
 853       AM.Base.Reg.getNode() == 0) {
 854     AM.Base.Reg = AM.IndexReg;
 855     AM.Scale = 1;
 856   }
 857
 858   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 859   // because it has a smaller encoding.
 860   // TODO: Which other code models can use this?
 861   if (TM.getCodeModel() == CodeModel::Small &&
 862       Subtarget->is64Bit() &&
 863       AM.Scale == 1 &&
 864       AM.BaseType == X86ISelAddressMode::RegBase &&
 865       AM.Base.Reg.getNode() == 0 &&
 866       AM.IndexReg.getNode() == 0 &&
 867       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 868       AM.hasSymbolicDisplacement())
 869     AM.Base.Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 870
 871   return false;
 872 }
 873
 874 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 875                                               unsigned Depth) {
 876   bool is64Bit = Subtarget->is64Bit();
 877   DebugLoc dl = N.getDebugLoc();
 878   DEBUG({
 879       dbgs() << "MatchAddress: ";
 880       AM.dump();
 881     });
 882   // Limit recursion.
 883   if (Depth > 5)
 884     return MatchAddressBase(N, AM);
 885
 886   CodeModel::Model M = TM.getCodeModel();
 887
 888   // If this is already a %rip relative address, we can only merge immediates
 889   // into it.  Instead of handling this in every case, we handle it here.
 890   // RIP relative addressing: %rip + 32-bit displacement!
 891   if (AM.isRIPRelative()) {
 892     // FIXME: JumpTable and ExternalSymbol address currently don't like
 893     // displacements.  It isn't very important, but this should be fixed for
 894     // consistency.
 895     if (!AM.ES && AM.JT != -1) return true;
 896
 897     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N)) {
 898       int64_t Val = AM.Disp + Cst->getSExtValue();
 899       if (X86::isOffsetSuitableForCodeModel(Val, M,
 900                                             AM.hasSymbolicDisplacement())) {
 901         AM.Disp = Val;
 902         return false;
 903       }
 904     }
 905     return true;
 906   }
 907
 908   switch (N.getOpcode()) {
 909   default: break;
 910   case ISD::Constant: {
 911     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 912     if (!is64Bit ||
 913         X86::isOffsetSuitableForCodeModel(AM.Disp + Val, M,
 914                                           AM.hasSymbolicDisplacement())) {
 915       AM.Disp += Val;
 916       return false;
 917     }
 918     break;
 919   }
 920
 921   case X86ISD::SegmentBaseAddress:
 922     if (!MatchSegmentBaseAddress(N, AM))
 923       return false;
 924     break;
 925
 926   case X86ISD::Wrapper:
 927   case X86ISD::WrapperRIP:
 928     if (!MatchWrapper(N, AM))
 929       return false;
 930     break;
 931
 932   case ISD::LOAD:
 933     if (!MatchLoad(N, AM))
 934       return false;
 935     break;
 936
 937   case ISD::FrameIndex:
 938     if (AM.BaseType == X86ISelAddressMode::RegBase
 939         && AM.Base.Reg.getNode() == 0) {
 940       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
 941       AM.Base.FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
 942       return false;
 943     }
 944     break;
 945
 946   case ISD::SHL:
 947     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1)
 948       break;
 949
 950     if (ConstantSDNode
 951           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
 952       unsigned Val = CN->getZExtValue();
 953       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
 954       // that the base operand remains free for further matching. If
 955       // the base doesn't end up getting used, a post-processing step
 956       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
 957       if (Val == 1 || Val == 2 || Val == 3) {
 958         AM.Scale = 1 << Val;
 959         SDValue ShVal = N.getNode()->getOperand(0);
 960
 961         // Okay, we know that we have a scale by now.  However, if the scaled
 962         // value is an add of something and a constant, we can fold the
 963         // constant into the disp field here.
 964         if (ShVal.getNode()->getOpcode() == ISD::ADD &&
 965             isa<ConstantSDNode>(ShVal.getNode()->getOperand(1))) {
 966           AM.IndexReg = ShVal.getNode()->getOperand(0);
 967           ConstantSDNode *AddVal =
 968             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
 969           uint64_t Disp = AM.Disp + (AddVal->getSExtValue() << Val);
 970           if (!is64Bit ||
 971               X86::isOffsetSuitableForCodeModel(Disp, M,
 972                                                 AM.hasSymbolicDisplacement()))
 973             AM.Disp = Disp;
 974           else
 975             AM.IndexReg = ShVal;
 976         } else {
 977           AM.IndexReg = ShVal;
 978         }
 979         return false;
 980       }
 981     break;
 982     }
 983
 984   case ISD::SMUL_LOHI:
 985   case ISD::UMUL_LOHI:
 986     // A mul_lohi where we need the low part can be folded as a plain multiply.
 987     if (N.getResNo() != 0) break;
 988     // FALL THROUGH
 989   case ISD::MUL:
 990   case X86ISD::MUL_IMM:
 991     // X*[3,5,9] -> X+X*[2,4,8]
 992     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 993         AM.Base.Reg.getNode() == 0 &&
 994         AM.IndexReg.getNode() == 0) {
 995       if (ConstantSDNode
 996             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
 997         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
 998             CN->getZExtValue() == 9) {
 999           AM.Scale = unsigned(CN->getZExtValue())-1;
1000
1001           SDValue MulVal = N.getNode()->getOperand(0);
1002           SDValue Reg;
1003
1004           // Okay, we know that we have a scale by now.  However, if the scaled
1005           // value is an add of something and a constant, we can fold the
1006           // constant into the disp field here.
1007           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
1008               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
1009             Reg = MulVal.getNode()->getOperand(0);
1010             ConstantSDNode *AddVal =
1011               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
1012             uint64_t Disp = AM.Disp + AddVal->getSExtValue() *
1013                                       CN->getZExtValue();
1014             if (!is64Bit ||
1015                 X86::isOffsetSuitableForCodeModel(Disp, M,
1016                                                   AM.hasSymbolicDisplacement()))
1017               AM.Disp = Disp;
1018             else
1019               Reg = N.getNode()->getOperand(0);
1020           } else {
1021             Reg = N.getNode()->getOperand(0);
1022           }
1023
1024           AM.IndexReg = AM.Base.Reg = Reg;
1025           return false;
1026         }
1027     }
1028     break;
1029
1030   case ISD::SUB: {
1031     // Given A-B, if A can be completely folded into the address and
1032     // the index field with the index field unused, use -B as the index.
1033     // This is a win if a has multiple parts that can be folded into
1034     // the address. Also, this saves a mov if the base register has
1035     // other uses, since it avoids a two-address sub instruction, however
1036     // it costs an additional mov if the index register has other uses.
1037
1038     // Test if the LHS of the sub can be folded.
1039     X86ISelAddressMode Backup = AM;
1040     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
1041       AM = Backup;
1042       break;
1043     }
1044     // Test if the index field is free for use.
1045     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
1046       AM = Backup;
1047       break;
1048     }
1049     int Cost = 0;
1050     SDValue RHS = N.getNode()->getOperand(1);
1051     // If the RHS involves a register with multiple uses, this
1052     // transformation incurs an extra mov, due to the neg instruction
1053     // clobbering its operand.
1054     if (!RHS.getNode()->hasOneUse() ||
1055         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
1056         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
1057         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
1058         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
1059          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
1060       ++Cost;
1061     // If the base is a register with multiple uses, this
1062     // transformation may save a mov.
1063     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
1064          AM.Base.Reg.getNode() &&
1065          !AM.Base.Reg.getNode()->hasOneUse()) ||
1066         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1067       --Cost;
1068     // If the folded LHS was interesting, this transformation saves
1069     // address arithmetic.
1070     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
1071         ((AM.Disp != 0) && (Backup.Disp == 0)) +
1072         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
1073       --Cost;
1074     // If it doesn't look like it may be an overall win, don't do it.
1075     if (Cost >= 0) {
1076       AM = Backup;
1077       break;
1078     }
1079
1080     // Ok, the transformation is legal and appears profitable. Go for it.
1081     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
1082     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
1083     AM.IndexReg = Neg;
1084     AM.Scale = 1;
1085
1086     // Insert the new nodes into the topological ordering.
1087     if (Zero.getNode()->getNodeId() == -1 ||
1088         Zero.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1089       CurDAG->RepositionNode(N.getNode(), Zero.getNode());
1090       Zero.getNode()->setNodeId(N.getNode()->getNodeId());
1091     }
1092     if (Neg.getNode()->getNodeId() == -1 ||
1093         Neg.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1094       CurDAG->RepositionNode(N.getNode(), Neg.getNode());
1095       Neg.getNode()->setNodeId(N.getNode()->getNodeId());
1096     }
1097     return false;
1098   }
1099
1100   case ISD::ADD: {
1101     X86ISelAddressMode Backup = AM;
1102     if (!MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1) &&
1103         !MatchAddressRecursively(N.getNode()->getOperand(1), AM, Depth+1))
1104       return false;
1105     AM = Backup;
1106     if (!MatchAddressRecursively(N.getNode()->getOperand(1), AM, Depth+1) &&
1107         !MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1))
1108       return false;
1109     AM = Backup;
1110
1111     // If we couldn't fold both operands into the address at the same time,
1112     // see if we can just put each operand into a register and fold at least
1113     // the add.
1114     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1115         !AM.Base.Reg.getNode() &&
1116         !AM.IndexReg.getNode()) {
1117       AM.Base.Reg = N.getNode()->getOperand(0);
1118       AM.IndexReg = N.getNode()->getOperand(1);
1119       AM.Scale = 1;
1120       return false;
1121     }
1122     break;
1123   }
1124
1125   case ISD::OR:
1126     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
1127     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1128       X86ISelAddressMode Backup = AM;
1129       uint64_t Offset = CN->getSExtValue();
1130       // Start with the LHS as an addr mode.
1131       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1132           // Address could not have picked a GV address for the displacement.
1133           AM.GV == NULL &&
1134           // On x86-64, the resultant disp must fit in 32-bits.
1135           (!is64Bit ||
1136            X86::isOffsetSuitableForCodeModel(AM.Disp + Offset, M,
1137                                              AM.hasSymbolicDisplacement())) &&
1138           // Check to see if the LHS & C is zero.
1139           CurDAG->MaskedValueIsZero(N.getOperand(0), CN->getAPIntValue())) {
1140         AM.Disp += Offset;
1141         return false;
1142       }
1143       AM = Backup;
1144     }
1145     break;
1146
1147   case ISD::AND: {
1148     // Perform some heroic transforms on an and of a constant-count shift
1149     // with a constant to enable use of the scaled offset field.
1150
1151     SDValue Shift = N.getOperand(0);
1152     if (Shift.getNumOperands() != 2) break;
1153
1154     // Scale must not be used already.
1155     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1156
1157     SDValue X = Shift.getOperand(0);
1158     ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N.getOperand(1));
1159     ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
1160     if (!C1 || !C2) break;
1161
1162     // Handle "(X >> (8-C1)) & C2" as "(X >> 8) & 0xff)" if safe. This
1163     // allows us to convert the shift and and into an h-register extract and
1164     // a scaled index.
1165     if (Shift.getOpcode() == ISD::SRL && Shift.hasOneUse()) {
1166       unsigned ScaleLog = 8 - C1->getZExtValue();
1167       if (ScaleLog > 0 && ScaleLog < 4 &&
1168           C2->getZExtValue() == (UINT64_C(0xff) << ScaleLog)) {
1169         SDValue Eight = CurDAG->getConstant(8, MVT::i8);
1170         SDValue Mask = CurDAG->getConstant(0xff, N.getValueType());
1171         SDValue Srl = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1172                                       X, Eight);
1173         SDValue And = CurDAG->getNode(ISD::AND, dl, N.getValueType(),
1174                                       Srl, Mask);
1175         SDValue ShlCount = CurDAG->getConstant(ScaleLog, MVT::i8);
1176         SDValue Shl = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1177                                       And, ShlCount);
1178
1179         // Insert the new nodes into the topological ordering.
1180         if (Eight.getNode()->getNodeId() == -1 ||
1181             Eight.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1182           CurDAG->RepositionNode(X.getNode(), Eight.getNode());
1183           Eight.getNode()->setNodeId(X.getNode()->getNodeId());
1184         }
1185         if (Mask.getNode()->getNodeId() == -1 ||
1186             Mask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1187           CurDAG->RepositionNode(X.getNode(), Mask.getNode());
1188           Mask.getNode()->setNodeId(X.getNode()->getNodeId());
1189         }
1190         if (Srl.getNode()->getNodeId() == -1 ||
1191             Srl.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1192           CurDAG->RepositionNode(Shift.getNode(), Srl.getNode());
1193           Srl.getNode()->setNodeId(Shift.getNode()->getNodeId());
1194         }
1195         if (And.getNode()->getNodeId() == -1 ||
1196             And.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1197           CurDAG->RepositionNode(N.getNode(), And.getNode());
1198           And.getNode()->setNodeId(N.getNode()->getNodeId());
1199         }
1200         if (ShlCount.getNode()->getNodeId() == -1 ||
1201             ShlCount.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1202           CurDAG->RepositionNode(X.getNode(), ShlCount.getNode());
1203           ShlCount.getNode()->setNodeId(N.getNode()->getNodeId());
1204         }
1205         if (Shl.getNode()->getNodeId() == -1 ||
1206             Shl.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1207           CurDAG->RepositionNode(N.getNode(), Shl.getNode());
1208           Shl.getNode()->setNodeId(N.getNode()->getNodeId());
1209         }
1210         CurDAG->ReplaceAllUsesWith(N, Shl);
1211         AM.IndexReg = And;
1212         AM.Scale = (1 << ScaleLog);
1213         return false;
1214       }
1215     }
1216
1217     // Handle "(X << C1) & C2" as "(X & (C2>>C1)) << C1" if safe and if this
1218     // allows us to fold the shift into this addressing mode.
1219     if (Shift.getOpcode() != ISD::SHL) break;
1220
1221     // Not likely to be profitable if either the AND or SHIFT node has more
1222     // than one use (unless all uses are for address computation). Besides,
1223     // isel mechanism requires their node ids to be reused.
1224     if (!N.hasOneUse() || !Shift.hasOneUse())
1225       break;
1226
1227     // Verify that the shift amount is something we can fold.
1228     unsigned ShiftCst = C1->getZExtValue();
1229     if (ShiftCst != 1 && ShiftCst != 2 && ShiftCst != 3)
1230       break;
1231
1232     // Get the new AND mask, this folds to a constant.
1233     SDValue NewANDMask = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1234                                          SDValue(C2, 0), SDValue(C1, 0));
1235     SDValue NewAND = CurDAG->getNode(ISD::AND, dl, N.getValueType(), X,
1236                                      NewANDMask);
1237     SDValue NewSHIFT = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1238                                        NewAND, SDValue(C1, 0));
1239
1240     // Insert the new nodes into the topological ordering.
1241     if (C1->getNodeId() > X.getNode()->getNodeId()) {
1242       CurDAG->RepositionNode(X.getNode(), C1);
1243       C1->setNodeId(X.getNode()->getNodeId());
1244     }
1245     if (NewANDMask.getNode()->getNodeId() == -1 ||
1246         NewANDMask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1247       CurDAG->RepositionNode(X.getNode(), NewANDMask.getNode());
1248       NewANDMask.getNode()->setNodeId(X.getNode()->getNodeId());
1249     }
1250     if (NewAND.getNode()->getNodeId() == -1 ||
1251         NewAND.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1252       CurDAG->RepositionNode(Shift.getNode(), NewAND.getNode());
1253       NewAND.getNode()->setNodeId(Shift.getNode()->getNodeId());
1254     }
1255     if (NewSHIFT.getNode()->getNodeId() == -1 ||
1256         NewSHIFT.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1257       CurDAG->RepositionNode(N.getNode(), NewSHIFT.getNode());
1258       NewSHIFT.getNode()->setNodeId(N.getNode()->getNodeId());
1259     }
1260
1261     CurDAG->ReplaceAllUsesWith(N, NewSHIFT);
1262
1263     AM.Scale = 1 << ShiftCst;
1264     AM.IndexReg = NewAND;
1265     return false;
1266   }
1267   }
1268
1269   return MatchAddressBase(N, AM);
1270 }
1271
1272 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1273 /// specified addressing mode without any further recursion.
1274 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1275   // Is the base register already occupied?
1276   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base.Reg.getNode()) {
1277     // If so, check to see if the scale index register is set.
1278     if (AM.IndexReg.getNode() == 0) {
1279       AM.IndexReg = N;
1280       AM.Scale = 1;
1281       return false;
1282     }
1283
1284     // Otherwise, we cannot select it.
1285     return true;
1286   }
1287
1288   // Default, generate it as a register.
1289   AM.BaseType = X86ISelAddressMode::RegBase;
1290   AM.Base.Reg = N;
1291   return false;
1292 }
1293
1294 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1295 /// It returns the operands which make up the maximal addressing mode it can
1296 /// match by reference.
1297 bool X86DAGToDAGISel::SelectAddr(SDNode *Op, SDValue N, SDValue &Base,
1298                                  SDValue &Scale, SDValue &Index,
1299                                  SDValue &Disp, SDValue &Segment) {
1300   X86ISelAddressMode AM;
1301   if (MatchAddress(N, AM))
1302     return false;
1303
1304   EVT VT = N.getValueType();
1305   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1306     if (!AM.Base.Reg.getNode())
1307       AM.Base.Reg = CurDAG->getRegister(0, VT);
1308   }
1309
1310   if (!AM.IndexReg.getNode())
1311     AM.IndexReg = CurDAG->getRegister(0, VT);
1312
1313   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1314   return true;
1315 }
1316
1317 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1318 /// match a load whose top elements are either undef or zeros.  The load flavor
1319 /// is derived from the type of N, which is either v4f32 or v2f64.
1320 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1321                                           SDValue N, SDValue &Base,
1322                                           SDValue &Scale, SDValue &Index,
1323                                           SDValue &Disp, SDValue &Segment,
1324                                           SDValue &InChain,
1325                                           SDValue &OutChain) {
1326   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1327     InChain = N.getOperand(0).getValue(1);
1328     if (ISD::isNON_EXTLoad(InChain.getNode()) &&
1329         InChain.getValue(0).hasOneUse() &&
1330         IsProfitableToFold(N.getOperand(0), InChain.getNode(), Root) &&
1331         IsLegalToFold(N.getOperand(0), N.getNode(), Root)) {
1332       LoadSDNode *LD = cast<LoadSDNode>(InChain);
1333       if (!SelectAddr(Root, LD->getBasePtr(), Base, Scale, Index, Disp,Segment))
1334         return false;
1335       OutChain = LD->getChain();
1336       return true;
1337     }
1338   }
1339
1340   // Also handle the case where we explicitly require zeros in the top
1341   // elements.  This is a vector shuffle from the zero vector.
1342   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1343       // Check to see if the top elements are all zeros (or bitcast of zeros).
1344       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1345       N.getOperand(0).getNode()->hasOneUse() &&
1346       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1347       N.getOperand(0).getOperand(0).hasOneUse() &&
1348       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1349       IsLegalToFold(N.getOperand(0), N.getNode(), Root)) {
1350     // Okay, this is a zero extending load.  Fold it.
1351     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1352     if (!SelectAddr(Root, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1353       return false;
1354     OutChain = LD->getChain();
1355     InChain = SDValue(LD, 1);
1356     return true;
1357   }
1358   return false;
1359 }
1360
1361
1362 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1363 /// mode it matches can be cost effectively emitted as an LEA instruction.
1364 bool X86DAGToDAGISel::SelectLEAAddr(SDNode *Op, SDValue N,
1365                                     SDValue &Base, SDValue &Scale,
1366                                     SDValue &Index, SDValue &Disp) {
1367   X86ISelAddressMode AM;
1368
1369   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1370   // segments.
1371   SDValue Copy = AM.Segment;
1372   SDValue T = CurDAG->getRegister(0, MVT::i32);
1373   AM.Segment = T;
1374   if (MatchAddress(N, AM))
1375     return false;
1376   assert (T == AM.Segment);
1377   AM.Segment = Copy;
1378
1379   EVT VT = N.getValueType();
1380   unsigned Complexity = 0;
1381   if (AM.BaseType == X86ISelAddressMode::RegBase)
1382     if (AM.Base.Reg.getNode())
1383       Complexity = 1;
1384     else
1385       AM.Base.Reg = CurDAG->getRegister(0, VT);
1386   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1387     Complexity = 4;
1388
1389   if (AM.IndexReg.getNode())
1390     Complexity++;
1391   else
1392     AM.IndexReg = CurDAG->getRegister(0, VT);
1393
1394   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1395   // a simple shift.
1396   if (AM.Scale > 1)
1397     Complexity++;
1398
1399   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1400   // to a LEA. This is determined with some expermentation but is by no means
1401   // optimal (especially for code size consideration). LEA is nice because of
1402   // its three-address nature. Tweak the cost function again when we can run
1403   // convertToThreeAddress() at register allocation time.
1404   if (AM.hasSymbolicDisplacement()) {
1405     // For X86-64, we should always use lea to materialize RIP relative
1406     // addresses.
1407     if (Subtarget->is64Bit())
1408       Complexity = 4;
1409     else
1410       Complexity += 2;
1411   }
1412
1413   if (AM.Disp && (AM.Base.Reg.getNode() || AM.IndexReg.getNode()))
1414     Complexity++;
1415
1416   // If it isn't worth using an LEA, reject it.
1417   if (Complexity <= 2)
1418     return false;
1419
1420   SDValue Segment;
1421   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1422   return true;
1423 }
1424
1425 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1426 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDNode *Op, SDValue N, SDValue &Base,
1427                                         SDValue &Scale, SDValue &Index,
1428                                         SDValue &Disp) {
1429   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1430   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1431
1432   X86ISelAddressMode AM;
1433   AM.GV = GA->getGlobal();
1434   AM.Disp += GA->getOffset();
1435   AM.Base.Reg = CurDAG->getRegister(0, N.getValueType());
1436   AM.SymbolFlags = GA->getTargetFlags();
1437
1438   if (N.getValueType() == MVT::i32) {
1439     AM.Scale = 1;
1440     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1441   } else {
1442     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1443   }
1444
1445   SDValue Segment;
1446   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1447   return true;
1448 }
1449
1450
1451 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1452                                   SDValue &Base, SDValue &Scale,
1453                                   SDValue &Index, SDValue &Disp,
1454                                   SDValue &Segment) {
1455   if (ISD::isNON_EXTLoad(N.getNode()) &&
1456       IsProfitableToFold(N, P, P) &&
1457       IsLegalToFold(N, P, P))
1458     return SelectAddr(P, N.getOperand(1), Base, Scale, Index, Disp, Segment);
1459   return false;
1460 }
1461
1462 /// getGlobalBaseReg - Return an SDNode that returns the value of
1463 /// the global base register. Output instructions required to
1464 /// initialize the global base register, if necessary.
1465 ///
1466 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1467   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1468   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).getNode();
1469 }
1470
1471 static SDNode *FindCallStartFromCall(SDNode *Node) {
1472   if (Node->getOpcode() == ISD::CALLSEQ_START) return Node;
1473     assert(Node->getOperand(0).getValueType() == MVT::Other &&
1474          "Node doesn't have a token chain argument!");
1475   return FindCallStartFromCall(Node->getOperand(0).getNode());
1476 }
1477
1478 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1479   SDValue Chain = Node->getOperand(0);
1480   SDValue In1 = Node->getOperand(1);
1481   SDValue In2L = Node->getOperand(2);
1482   SDValue In2H = Node->getOperand(3);
1483   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1484   if (!SelectAddr(In1.getNode(), In1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1485     return NULL;
1486   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1487   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1488   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, In2L, In2H, Chain};
1489   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
1490                                            MVT::i32, MVT::i32, MVT::Other, Ops,
1491                                            array_lengthof(Ops));
1492   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
1493   return ResNode;
1494 }
1495
1496 SDNode *X86DAGToDAGISel::SelectAtomicLoadAdd(SDNode *Node, EVT NVT) {
1497   if (Node->hasAnyUseOfValue(0))
1498     return 0;
1499
1500   // Optimize common patterns for __sync_add_and_fetch and
1501   // __sync_sub_and_fetch where the result is not used. This allows us
1502   // to use "lock" version of add, sub, inc, dec instructions.
1503   // FIXME: Do not use special instructions but instead add the "lock"
1504   // prefix to the target node somehow. The extra information will then be
1505   // transferred to machine instruction and it denotes the prefix.
1506   SDValue Chain = Node->getOperand(0);
1507   SDValue Ptr = Node->getOperand(1);
1508   SDValue Val = Node->getOperand(2);
1509   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1510   if (!SelectAddr(Ptr.getNode(), Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1511     return 0;
1512
1513   bool isInc = false, isDec = false, isSub = false, isCN = false;
1514   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1515   if (CN) {
1516     isCN = true;
1517     int64_t CNVal = CN->getSExtValue();
1518     if (CNVal == 1)
1519       isInc = true;
1520     else if (CNVal == -1)
1521       isDec = true;
1522     else if (CNVal >= 0)
1523       Val = CurDAG->getTargetConstant(CNVal, NVT);
1524     else {
1525       isSub = true;
1526       Val = CurDAG->getTargetConstant(-CNVal, NVT);
1527     }
1528   } else if (Val.hasOneUse() &&
1529              Val.getOpcode() == ISD::SUB &&
1530              X86::isZeroNode(Val.getOperand(0))) {
1531     isSub = true;
1532     Val = Val.getOperand(1);
1533   }
1534
1535   unsigned Opc = 0;
1536   switch (NVT.getSimpleVT().SimpleTy) {
1537   default: return 0;
1538   case MVT::i8:
1539     if (isInc)
1540       Opc = X86::LOCK_INC8m;
1541     else if (isDec)
1542       Opc = X86::LOCK_DEC8m;
1543     else if (isSub) {
1544       if (isCN)
1545         Opc = X86::LOCK_SUB8mi;
1546       else
1547         Opc = X86::LOCK_SUB8mr;
1548     } else {
1549       if (isCN)
1550         Opc = X86::LOCK_ADD8mi;
1551       else
1552         Opc = X86::LOCK_ADD8mr;
1553     }
1554     break;
1555   case MVT::i16:
1556     if (isInc)
1557       Opc = X86::LOCK_INC16m;
1558     else if (isDec)
1559       Opc = X86::LOCK_DEC16m;
1560     else if (isSub) {
1561       if (isCN) {
1562         if (Predicate_i16immSExt8(Val.getNode()))
1563           Opc = X86::LOCK_SUB16mi8;
1564         else
1565           Opc = X86::LOCK_SUB16mi;
1566       } else
1567         Opc = X86::LOCK_SUB16mr;
1568     } else {
1569       if (isCN) {
1570         if (Predicate_i16immSExt8(Val.getNode()))
1571           Opc = X86::LOCK_ADD16mi8;
1572         else
1573           Opc = X86::LOCK_ADD16mi;
1574       } else
1575         Opc = X86::LOCK_ADD16mr;
1576     }
1577     break;
1578   case MVT::i32:
1579     if (isInc)
1580       Opc = X86::LOCK_INC32m;
1581     else if (isDec)
1582       Opc = X86::LOCK_DEC32m;
1583     else if (isSub) {
1584       if (isCN) {
1585         if (Predicate_i32immSExt8(Val.getNode()))
1586           Opc = X86::LOCK_SUB32mi8;
1587         else
1588           Opc = X86::LOCK_SUB32mi;
1589       } else
1590         Opc = X86::LOCK_SUB32mr;
1591     } else {
1592       if (isCN) {
1593         if (Predicate_i32immSExt8(Val.getNode()))
1594           Opc = X86::LOCK_ADD32mi8;
1595         else
1596           Opc = X86::LOCK_ADD32mi;
1597       } else
1598         Opc = X86::LOCK_ADD32mr;
1599     }
1600     break;
1601   case MVT::i64:
1602     if (isInc)
1603       Opc = X86::LOCK_INC64m;
1604     else if (isDec)
1605       Opc = X86::LOCK_DEC64m;
1606     else if (isSub) {
1607       Opc = X86::LOCK_SUB64mr;
1608       if (isCN) {
1609         if (Predicate_i64immSExt8(Val.getNode()))
1610           Opc = X86::LOCK_SUB64mi8;
1611         else if (Predicate_i64immSExt32(Val.getNode()))
1612           Opc = X86::LOCK_SUB64mi32;
1613       }
1614     } else {
1615       Opc = X86::LOCK_ADD64mr;
1616       if (isCN) {
1617         if (Predicate_i64immSExt8(Val.getNode()))
1618           Opc = X86::LOCK_ADD64mi8;
1619         else if (Predicate_i64immSExt32(Val.getNode()))
1620           Opc = X86::LOCK_ADD64mi32;
1621       }
1622     }
1623     break;
1624   }
1625
1626   DebugLoc dl = Node->getDebugLoc();
1627   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1628                                                  dl, NVT), 0);
1629   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1630   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1631   if (isInc || isDec) {
1632     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Chain };
1633     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 6), 0);
1634     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1635     SDValue RetVals[] = { Undef, Ret };
1636     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1637   } else {
1638     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1639     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1640     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1641     SDValue RetVals[] = { Undef, Ret };
1642     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1643   }
1644 }
1645
1646 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1647 /// any uses which require the SF or OF bits to be accurate.
1648 static bool HasNoSignedComparisonUses(SDNode *N) {
1649   // Examine each user of the node.
1650   for (SDNode::use_iterator UI = N->use_begin(),
1651          UE = N->use_end(); UI != UE; ++UI) {
1652     // Only examine CopyToReg uses.
1653     if (UI->getOpcode() != ISD::CopyToReg)
1654       return false;
1655     // Only examine CopyToReg uses that copy to EFLAGS.
1656     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1657           X86::EFLAGS)
1658       return false;
1659     // Examine each user of the CopyToReg use.
1660     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1661            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1662       // Only examine the Flag result.
1663       if (FlagUI.getUse().getResNo() != 1) continue;
1664       // Anything unusual: assume conservatively.
1665       if (!FlagUI->isMachineOpcode()) return false;
1666       // Examine the opcode of the user.
1667       switch (FlagUI->getMachineOpcode()) {
1668       // These comparisons don't treat the most significant bit specially.
1669       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1670       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1671       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1672       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1673       case X86::JA_4: case X86::JAE_4: case X86::JB_4: case X86::JBE_4:
1674       case X86::JE_4: case X86::JNE_4: case X86::JP_4: case X86::JNP_4:
1675       case X86::CMOVA16rr: case X86::CMOVA16rm:
1676       case X86::CMOVA32rr: case X86::CMOVA32rm:
1677       case X86::CMOVA64rr: case X86::CMOVA64rm:
1678       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1679       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1680       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1681       case X86::CMOVB16rr: case X86::CMOVB16rm:
1682       case X86::CMOVB32rr: case X86::CMOVB32rm:
1683       case X86::CMOVB64rr: case X86::CMOVB64rm:
1684       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1685       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1686       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1687       case X86::CMOVE16rr: case X86::CMOVE16rm:
1688       case X86::CMOVE32rr: case X86::CMOVE32rm:
1689       case X86::CMOVE64rr: case X86::CMOVE64rm:
1690       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1691       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1692       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1693       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1694       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1695       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1696       case X86::CMOVP16rr: case X86::CMOVP16rm:
1697       case X86::CMOVP32rr: case X86::CMOVP32rm:
1698       case X86::CMOVP64rr: case X86::CMOVP64rm:
1699         continue;
1700       // Anything else: assume conservatively.
1701       default: return false;
1702       }
1703     }
1704   }
1705   return true;
1706 }
1707
1708 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
1709   EVT NVT = Node->getValueType(0);
1710   unsigned Opc, MOpc;
1711   unsigned Opcode = Node->getOpcode();
1712   DebugLoc dl = Node->getDebugLoc();
1713
1714 #ifndef NDEBUG
1715   DEBUG({
1716       dbgs() << std::string(Indent, ' ') << "Selecting: ";
1717       Node->dump(CurDAG);
1718       dbgs() << '\n';
1719     });
1720   Indent += 2;
1721 #endif
1722
1723   if (Node->isMachineOpcode()) {
1724 #ifndef NDEBUG
1725     DEBUG({
1726         dbgs() << std::string(Indent-2, ' ') << "== ";
1727         Node->dump(CurDAG);
1728         dbgs() << '\n';
1729       });
1730     Indent -= 2;
1731 #endif
1732     return NULL;   // Already selected.
1733   }
1734
1735   switch (Opcode) {
1736   default: break;
1737   case X86ISD::GlobalBaseReg:
1738     return getGlobalBaseReg();
1739
1740   case X86ISD::ATOMOR64_DAG:
1741     return SelectAtomic64(Node, X86::ATOMOR6432);
1742   case X86ISD::ATOMXOR64_DAG:
1743     return SelectAtomic64(Node, X86::ATOMXOR6432);
1744   case X86ISD::ATOMADD64_DAG:
1745     return SelectAtomic64(Node, X86::ATOMADD6432);
1746   case X86ISD::ATOMSUB64_DAG:
1747     return SelectAtomic64(Node, X86::ATOMSUB6432);
1748   case X86ISD::ATOMNAND64_DAG:
1749     return SelectAtomic64(Node, X86::ATOMNAND6432);
1750   case X86ISD::ATOMAND64_DAG:
1751     return SelectAtomic64(Node, X86::ATOMAND6432);
1752   case X86ISD::ATOMSWAP64_DAG:
1753     return SelectAtomic64(Node, X86::ATOMSWAP6432);
1754
1755   case ISD::ATOMIC_LOAD_ADD: {
1756     SDNode *RetVal = SelectAtomicLoadAdd(Node, NVT);
1757     if (RetVal)
1758       return RetVal;
1759     break;
1760   }
1761
1762   case ISD::SMUL_LOHI:
1763   case ISD::UMUL_LOHI: {
1764     SDValue N0 = Node->getOperand(0);
1765     SDValue N1 = Node->getOperand(1);
1766
1767     bool isSigned = Opcode == ISD::SMUL_LOHI;
1768     if (!isSigned) {
1769       switch (NVT.getSimpleVT().SimpleTy) {
1770       default: llvm_unreachable("Unsupported VT!");
1771       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
1772       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
1773       case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
1774       case MVT::i64: Opc = X86::MUL64r; MOpc = X86::MUL64m; break;
1775       }
1776     } else {
1777       switch (NVT.getSimpleVT().SimpleTy) {
1778       default: llvm_unreachable("Unsupported VT!");
1779       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
1780       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
1781       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
1782       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
1783       }
1784     }
1785
1786     unsigned LoReg, HiReg;
1787     switch (NVT.getSimpleVT().SimpleTy) {
1788     default: llvm_unreachable("Unsupported VT!");
1789     case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
1790     case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
1791     case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
1792     case MVT::i64: LoReg = X86::RAX; HiReg = X86::RDX; break;
1793     }
1794
1795     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1796     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1797     // Multiply is commmutative.
1798     if (!foldedLoad) {
1799       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1800       if (foldedLoad)
1801         std::swap(N0, N1);
1802     }
1803
1804     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
1805                                             N0, SDValue()).getValue(1);
1806
1807     if (foldedLoad) {
1808       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1809                         InFlag };
1810       SDNode *CNode =
1811         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Flag, Ops,
1812                                array_lengthof(Ops));
1813       InFlag = SDValue(CNode, 1);
1814       // Update the chain.
1815       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1816     } else {
1817       InFlag =
1818         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1819     }
1820
1821     // Copy the low half of the result, if it is needed.
1822     if (!SDValue(Node, 0).use_empty()) {
1823       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1824                                                 LoReg, NVT, InFlag);
1825       InFlag = Result.getValue(2);
1826       ReplaceUses(SDValue(Node, 0), Result);
1827 #ifndef NDEBUG
1828       DEBUG({
1829           dbgs() << std::string(Indent-2, ' ') << "=> ";
1830           Result.getNode()->dump(CurDAG);
1831           dbgs() << '\n';
1832         });
1833 #endif
1834     }
1835     // Copy the high half of the result, if it is needed.
1836     if (!SDValue(Node, 1).use_empty()) {
1837       SDValue Result;
1838       if (HiReg == X86::AH && Subtarget->is64Bit()) {
1839         // Prevent use of AH in a REX instruction by referencing AX instead.
1840         // Shift it down 8 bits.
1841         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1842                                         X86::AX, MVT::i16, InFlag);
1843         InFlag = Result.getValue(2);
1844         Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
1845                                                 Result,
1846                                    CurDAG->getTargetConstant(8, MVT::i8)), 0);
1847         // Then truncate it down to i8.
1848         Result = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT, dl,
1849                                                 MVT::i8, Result);
1850       } else {
1851         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1852                                         HiReg, NVT, InFlag);
1853         InFlag = Result.getValue(2);
1854       }
1855       ReplaceUses(SDValue(Node, 1), Result);
1856 #ifndef NDEBUG
1857       DEBUG({
1858           dbgs() << std::string(Indent-2, ' ') << "=> ";
1859           Result.getNode()->dump(CurDAG);
1860           dbgs() << '\n';
1861         });
1862 #endif
1863     }
1864
1865 #ifndef NDEBUG
1866     Indent -= 2;
1867 #endif
1868
1869     return NULL;
1870   }
1871
1872   case ISD::SDIVREM:
1873   case ISD::UDIVREM: {
1874     SDValue N0 = Node->getOperand(0);
1875     SDValue N1 = Node->getOperand(1);
1876
1877     bool isSigned = Opcode == ISD::SDIVREM;
1878     if (!isSigned) {
1879       switch (NVT.getSimpleVT().SimpleTy) {
1880       default: llvm_unreachable("Unsupported VT!");
1881       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
1882       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
1883       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
1884       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
1885       }
1886     } else {
1887       switch (NVT.getSimpleVT().SimpleTy) {
1888       default: llvm_unreachable("Unsupported VT!");
1889       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
1890       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
1891       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
1892       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
1893       }
1894     }
1895
1896     unsigned LoReg, HiReg, ClrReg;
1897     unsigned ClrOpcode, SExtOpcode;
1898     switch (NVT.getSimpleVT().SimpleTy) {
1899     default: llvm_unreachable("Unsupported VT!");
1900     case MVT::i8:
1901       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
1902       ClrOpcode  = 0;
1903       SExtOpcode = X86::CBW;
1904       break;
1905     case MVT::i16:
1906       LoReg = X86::AX;  HiReg = X86::DX;
1907       ClrOpcode  = X86::MOV16r0; ClrReg = X86::DX;
1908       SExtOpcode = X86::CWD;
1909       break;
1910     case MVT::i32:
1911       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
1912       ClrOpcode  = X86::MOV32r0;
1913       SExtOpcode = X86::CDQ;
1914       break;
1915     case MVT::i64:
1916       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
1917       ClrOpcode  = X86::MOV64r0;
1918       SExtOpcode = X86::CQO;
1919       break;
1920     }
1921
1922     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1923     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1924     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
1925
1926     SDValue InFlag;
1927     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
1928       // Special case for div8, just use a move with zero extension to AX to
1929       // clear the upper 8 bits (AH).
1930       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
1931       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
1932         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
1933         Move =
1934           SDValue(CurDAG->getMachineNode(X86::MOVZX16rm8, dl, MVT::i16,
1935                                          MVT::Other, Ops,
1936                                          array_lengthof(Ops)), 0);
1937         Chain = Move.getValue(1);
1938         ReplaceUses(N0.getValue(1), Chain);
1939       } else {
1940         Move =
1941           SDValue(CurDAG->getMachineNode(X86::MOVZX16rr8, dl, MVT::i16, N0),0);
1942         Chain = CurDAG->getEntryNode();
1943       }
1944       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::AX, Move, SDValue());
1945       InFlag = Chain.getValue(1);
1946     } else {
1947       InFlag =
1948         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
1949                              LoReg, N0, SDValue()).getValue(1);
1950       if (isSigned && !signBitIsZero) {
1951         // Sign extend the low part into the high part.
1952         InFlag =
1953           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Flag, InFlag),0);
1954       } else {
1955         // Zero out the high part, effectively zero extending the input.
1956         SDValue ClrNode =
1957           SDValue(CurDAG->getMachineNode(ClrOpcode, dl, NVT), 0);
1958         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
1959                                       ClrNode, InFlag).getValue(1);
1960       }
1961     }
1962
1963     if (foldedLoad) {
1964       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1965                         InFlag };
1966       SDNode *CNode =
1967         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Flag, Ops,
1968                                array_lengthof(Ops));
1969       InFlag = SDValue(CNode, 1);
1970       // Update the chain.
1971       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1972     } else {
1973       InFlag =
1974         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1975     }
1976
1977     // Copy the division (low) result, if it is needed.
1978     if (!SDValue(Node, 0).use_empty()) {
1979       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1980                                                 LoReg, NVT, InFlag);
1981       InFlag = Result.getValue(2);
1982       ReplaceUses(SDValue(Node, 0), Result);
1983 #ifndef NDEBUG
1984       DEBUG({
1985           dbgs() << std::string(Indent-2, ' ') << "=> ";
1986           Result.getNode()->dump(CurDAG);
1987           dbgs() << '\n';
1988         });
1989 #endif
1990     }
1991     // Copy the remainder (high) result, if it is needed.
1992     if (!SDValue(Node, 1).use_empty()) {
1993       SDValue Result;
1994       if (HiReg == X86::AH && Subtarget->is64Bit()) {
1995         // Prevent use of AH in a REX instruction by referencing AX instead.
1996         // Shift it down 8 bits.
1997         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1998                                         X86::AX, MVT::i16, InFlag);
1999         InFlag = Result.getValue(2);
2000         Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2001                                       Result,
2002                                       CurDAG->getTargetConstant(8, MVT::i8)),
2003                          0);
2004         // Then truncate it down to i8.
2005         Result = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT, dl,
2006                                                 MVT::i8, Result);
2007       } else {
2008         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2009                                         HiReg, NVT, InFlag);
2010         InFlag = Result.getValue(2);
2011       }
2012       ReplaceUses(SDValue(Node, 1), Result);
2013 #ifndef NDEBUG
2014       DEBUG({
2015           dbgs() << std::string(Indent-2, ' ') << "=> ";
2016           Result.getNode()->dump(CurDAG);
2017           dbgs() << '\n';
2018         });
2019 #endif
2020     }
2021
2022 #ifndef NDEBUG
2023     Indent -= 2;
2024 #endif
2025
2026     return NULL;
2027   }
2028
2029   case X86ISD::CMP: {
2030     SDValue N0 = Node->getOperand(0);
2031     SDValue N1 = Node->getOperand(1);
2032
2033     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
2034     // use a smaller encoding.
2035     if (N0.getNode()->getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
2036         N0.getValueType() != MVT::i8 &&
2037         X86::isZeroNode(N1)) {
2038       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
2039       if (!C) break;
2040
2041       // For example, convert "testl %eax, $8" to "testb %al, $8"
2042       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
2043           (!(C->getZExtValue() & 0x80) ||
2044            HasNoSignedComparisonUses(Node))) {
2045         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
2046         SDValue Reg = N0.getNode()->getOperand(0);
2047
2048         // On x86-32, only the ABCD registers have 8-bit subregisters.
2049         if (!Subtarget->is64Bit()) {
2050           TargetRegisterClass *TRC = 0;
2051           switch (N0.getValueType().getSimpleVT().SimpleTy) {
2052           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2053           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2054           default: llvm_unreachable("Unsupported TEST operand type!");
2055           }
2056           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2057           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2058                                                Reg.getValueType(), Reg, RC), 0);
2059         }
2060
2061         // Extract the l-register.
2062         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT, dl,
2063                                                         MVT::i8, Reg);
2064
2065         // Emit a testb.
2066         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32, Subreg, Imm);
2067       }
2068
2069       // For example, "testl %eax, $2048" to "testb %ah, $8".
2070       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
2071           (!(C->getZExtValue() & 0x8000) ||
2072            HasNoSignedComparisonUses(Node))) {
2073         // Shift the immediate right by 8 bits.
2074         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
2075                                                        MVT::i8);
2076         SDValue Reg = N0.getNode()->getOperand(0);
2077
2078         // Put the value in an ABCD register.
2079         TargetRegisterClass *TRC = 0;
2080         switch (N0.getValueType().getSimpleVT().SimpleTy) {
2081         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
2082         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2083         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2084         default: llvm_unreachable("Unsupported TEST operand type!");
2085         }
2086         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2087         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2088                                              Reg.getValueType(), Reg, RC), 0);
2089
2090         // Extract the h-register.
2091         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT_HI, dl,
2092                                                         MVT::i8, Reg);
2093
2094         // Emit a testb. No special NOREX tricks are needed since there's
2095         // only one GPR operand!
2096         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
2097                                       Subreg, ShiftedImm);
2098       }
2099
2100       // For example, "testl %eax, $32776" to "testw %ax, $32776".
2101       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
2102           N0.getValueType() != MVT::i16 &&
2103           (!(C->getZExtValue() & 0x8000) ||
2104            HasNoSignedComparisonUses(Node))) {
2105         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
2106         SDValue Reg = N0.getNode()->getOperand(0);
2107
2108         // Extract the 16-bit subregister.
2109         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_16BIT, dl,
2110                                                         MVT::i16, Reg);
2111
2112         // Emit a testw.
2113         return CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32, Subreg, Imm);
2114       }
2115
2116       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
2117       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
2118           N0.getValueType() == MVT::i64 &&
2119           (!(C->getZExtValue() & 0x80000000) ||
2120            HasNoSignedComparisonUses(Node))) {
2121         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
2122         SDValue Reg = N0.getNode()->getOperand(0);
2123
2124         // Extract the 32-bit subregister.
2125         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_32BIT, dl,
2126                                                         MVT::i32, Reg);
2127
2128         // Emit a testl.
2129         return CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32, Subreg, Imm);
2130       }
2131     }
2132     break;
2133   }
2134   }
2135
2136   SDNode *ResNode = SelectCode(Node);
2137
2138 #ifndef NDEBUG
2139   DEBUG({
2140       dbgs() << std::string(Indent-2, ' ') << "=> ";
2141       if (ResNode == NULL || ResNode == Node)
2142         Node->dump(CurDAG);
2143       else
2144         ResNode->dump(CurDAG);
2145       dbgs() << '\n';
2146     });
2147   Indent -= 2;
2148 #endif
2149
2150   return ResNode;
2151 }
2152
2153 bool X86DAGToDAGISel::
2154 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2155                              std::vector<SDValue> &OutOps) {
2156   SDValue Op0, Op1, Op2, Op3, Op4;
2157   switch (ConstraintCode) {
2158   case 'o':   // offsetable        ??
2159   case 'v':   // not offsetable    ??
2160   default: return true;
2161   case 'm':   // memory
2162     if (!SelectAddr(Op.getNode(), Op, Op0, Op1, Op2, Op3, Op4))
2163       return true;
2164     break;
2165   }
2166
2167   OutOps.push_back(Op0);
2168   OutOps.push_back(Op1);
2169   OutOps.push_back(Op2);
2170   OutOps.push_back(Op3);
2171   OutOps.push_back(Op4);
2172   return false;
2173 }
2174
2175 /// createX86ISelDag - This pass converts a legalized DAG into a
2176 /// X86-specific DAG, ready for instruction scheduling.
2177 ///
2178 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2179                                      llvm::CodeGenOpt::Level OptLevel) {
2180   return new X86DAGToDAGISel(TM, OptLevel);
2181 }