lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 // Force NDEBUG on in any optimized build on Darwin.
  16 //
  17 // FIXME: This is a huge hack, to work around ridiculously awful compile times
  18 // on this file with gcc-4.2 on Darwin, in Release mode.
  19 #if (!defined(__llvm__) && defined(__APPLE__) && \
  20      defined(__OPTIMIZE__) && !defined(NDEBUG))
  21 #define NDEBUG
  22 #endif
  23
  24 #define DEBUG_TYPE "x86-isel"
  25 #include "X86.h"
  26 #include "X86InstrBuilder.h"
  27 #include "X86ISelLowering.h"
  28 #include "X86MachineFunctionInfo.h"
  29 #include "X86RegisterInfo.h"
  30 #include "X86Subtarget.h"
  31 #include "X86TargetMachine.h"
  32 #include "llvm/GlobalValue.h"
  33 #include "llvm/Instructions.h"
  34 #include "llvm/Intrinsics.h"
  35 #include "llvm/Support/CFG.h"
  36 #include "llvm/Type.h"
  37 #include "llvm/CodeGen/MachineConstantPool.h"
  38 #include "llvm/CodeGen/MachineFunction.h"
  39 #include "llvm/CodeGen/MachineFrameInfo.h"
  40 #include "llvm/CodeGen/MachineInstrBuilder.h"
  41 #include "llvm/CodeGen/MachineRegisterInfo.h"
  42 #include "llvm/CodeGen/SelectionDAGISel.h"
  43 #include "llvm/Target/TargetMachine.h"
  44 #include "llvm/Target/TargetOptions.h"
  45 #include "llvm/Support/Debug.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include "llvm/ADT/SmallPtrSet.h"
  50 #include "llvm/ADT/Statistic.h"
  51 using namespace llvm;
  52
  53 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  54
  55 //===----------------------------------------------------------------------===//
  56 //                      Pattern Matcher Implementation
  57 //===----------------------------------------------------------------------===//
  58
  59 namespace {
  60   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  61   /// SDValue's instead of register numbers for the leaves of the matched
  62   /// tree.
  63   struct X86ISelAddressMode {
  64     enum {
  65       RegBase,
  66       FrameIndexBase
  67     } BaseType;
  68
  69     struct {            // This is really a union, discriminated by BaseType!
  70       SDValue Reg;
  71       int FrameIndex;
  72     } Base;
  73
  74     unsigned Scale;
  75     SDValue IndexReg;
  76     int32_t Disp;
  77     SDValue Segment;
  78     GlobalValue *GV;
  79     Constant *CP;
  80     BlockAddress *BlockAddr;
  81     const char *ES;
  82     int JT;
  83     unsigned Align;    // CP alignment.
  84     unsigned char SymbolFlags;  // X86II::MO_*
  85
  86     X86ISelAddressMode()
  87       : BaseType(RegBase), Scale(1), IndexReg(), Disp(0),
  88         Segment(), GV(0), CP(0), BlockAddr(0), ES(0), JT(-1), Align(0),
  89         SymbolFlags(X86II::MO_NO_FLAG) {
  90     }
  91
  92     bool hasSymbolicDisplacement() const {
  93       return GV != 0 || CP != 0 || ES != 0 || JT != -1 || BlockAddr != 0;
  94     }
  95
  96     bool hasBaseOrIndexReg() const {
  97       return IndexReg.getNode() != 0 || Base.Reg.getNode() != 0;
  98     }
  99
 100     /// isRIPRelative - Return true if this addressing mode is already RIP
 101     /// relative.
 102     bool isRIPRelative() const {
 103       if (BaseType != RegBase) return false;
 104       if (RegisterSDNode *RegNode =
 105             dyn_cast_or_null<RegisterSDNode>(Base.Reg.getNode()))
 106         return RegNode->getReg() == X86::RIP;
 107       return false;
 108     }
 109
 110     void setBaseReg(SDValue Reg) {
 111       BaseType = RegBase;
 112       Base.Reg = Reg;
 113     }
 114
 115     void dump() {
 116       dbgs() << "X86ISelAddressMode " << this << '\n';
 117       dbgs() << "Base.Reg ";
 118       if (Base.Reg.getNode() != 0)
 119         Base.Reg.getNode()->dump();
 120       else
 121         dbgs() << "nul";
 122       dbgs() << " Base.FrameIndex " << Base.FrameIndex << '\n'
 123              << " Scale" << Scale << '\n'
 124              << "IndexReg ";
 125       if (IndexReg.getNode() != 0)
 126         IndexReg.getNode()->dump();
 127       else
 128         dbgs() << "nul";
 129       dbgs() << " Disp " << Disp << '\n'
 130              << "GV ";
 131       if (GV)
 132         GV->dump();
 133       else
 134         dbgs() << "nul";
 135       dbgs() << " CP ";
 136       if (CP)
 137         CP->dump();
 138       else
 139         dbgs() << "nul";
 140       dbgs() << '\n'
 141              << "ES ";
 142       if (ES)
 143         dbgs() << ES;
 144       else
 145         dbgs() << "nul";
 146       dbgs() << " JT" << JT << " Align" << Align << '\n';
 147     }
 148   };
 149 }
 150
 151 namespace {
 152   //===--------------------------------------------------------------------===//
 153   /// ISel - X86 specific code to select X86 machine instructions for
 154   /// SelectionDAG operations.
 155   ///
 156   class X86DAGToDAGISel : public SelectionDAGISel {
 157     /// X86Lowering - This object fully describes how to lower LLVM code to an
 158     /// X86-specific SelectionDAG.
 159     X86TargetLowering &X86Lowering;
 160
 161     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 162     /// make the right decision when generating code for different targets.
 163     const X86Subtarget *Subtarget;
 164
 165     /// OptForSize - If true, selector should try to optimize for code size
 166     /// instead of performance.
 167     bool OptForSize;
 168
 169   public:
 170     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 171       : SelectionDAGISel(tm, OptLevel),
 172         X86Lowering(*tm.getTargetLowering()),
 173         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 174         OptForSize(false) {}
 175
 176     virtual const char *getPassName() const {
 177       return "X86 DAG->DAG Instruction Selection";
 178     }
 179
 180     /// InstructionSelect - This callback is invoked by
 181     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 182     virtual void InstructionSelect();
 183
 184     virtual void EmitFunctionEntryCode(Function &Fn, MachineFunction &MF);
 185
 186     virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
 187
 188 // Include the pieces autogenerated from the target description.
 189 #include "X86GenDAGISel.inc"
 190
 191   private:
 192     SDNode *Select(SDNode *N);
 193     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 194     SDNode *SelectAtomicLoadAdd(SDNode *Node, EVT NVT);
 195
 196     bool MatchSegmentBaseAddress(SDValue N, X86ISelAddressMode &AM);
 197     bool MatchLoad(SDValue N, X86ISelAddressMode &AM);
 198     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 199     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 200     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 201                                  unsigned Depth);
 202     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 203     bool SelectAddr(SDNode *Op, SDValue N, SDValue &Base,
 204                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 205                     SDValue &Segment);
 206     bool SelectLEAAddr(SDNode *Op, SDValue N, SDValue &Base,
 207                        SDValue &Scale, SDValue &Index, SDValue &Disp);
 208     bool SelectTLSADDRAddr(SDNode *Op, SDValue N, SDValue &Base,
 209                        SDValue &Scale, SDValue &Index, SDValue &Disp);
 210     bool SelectScalarSSELoadXXX(SDNode *Root, SDValue N,
 211                              SDValue &Base, SDValue &Scale,
 212                              SDValue &Index, SDValue &Disp,
 213                              SDValue &Segment,
 214                              SDValue &NodeWithChain);
 215
 216     // FIXME: Remove this hacky wrapper.
 217     bool SelectScalarSSELoad(SDNode *Root, SDValue N, SDValue &Base,
 218                              SDValue &Scale, SDValue &Index,
 219                              SDValue &Disp, SDValue &Segment,
 220                              SDValue &PatternChainResult,
 221                              SDValue &PatternInputChain) {
 222       SDValue Tmp;
 223       if (!SelectScalarSSELoadXXX(Root, N, Base, Scale, Index, Disp, Segment,
 224                                   Tmp))
 225         return false;
 226       PatternInputChain = Tmp.getOperand(0);
 227       PatternChainResult = Tmp.getValue(1);
 228       return true;
 229     }
 230     bool TryFoldLoad(SDNode *P, SDValue N,
 231                      SDValue &Base, SDValue &Scale,
 232                      SDValue &Index, SDValue &Disp,
 233                      SDValue &Segment);
 234     void PreprocessForRMW();
 235     void PreprocessForFPConvert();
 236
 237     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 238     /// inline asm expressions.
 239     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 240                                               char ConstraintCode,
 241                                               std::vector<SDValue> &OutOps);
 242
 243     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 244
 245     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 246                                    SDValue &Scale, SDValue &Index,
 247                                    SDValue &Disp, SDValue &Segment) {
 248       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 249         CurDAG->getTargetFrameIndex(AM.Base.FrameIndex, TLI.getPointerTy()) :
 250         AM.Base.Reg;
 251       Scale = getI8Imm(AM.Scale);
 252       Index = AM.IndexReg;
 253       // These are 32-bit even in 64-bit mode since RIP relative offset
 254       // is 32-bit.
 255       if (AM.GV)
 256         Disp = CurDAG->getTargetGlobalAddress(AM.GV, MVT::i32, AM.Disp,
 257                                               AM.SymbolFlags);
 258       else if (AM.CP)
 259         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 260                                              AM.Align, AM.Disp, AM.SymbolFlags);
 261       else if (AM.ES)
 262         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 263       else if (AM.JT != -1)
 264         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 265       else if (AM.BlockAddr)
 266         Disp = CurDAG->getBlockAddress(AM.BlockAddr, MVT::i32,
 267                                        true, AM.SymbolFlags);
 268       else
 269         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 270
 271       if (AM.Segment.getNode())
 272         Segment = AM.Segment;
 273       else
 274         Segment = CurDAG->getRegister(0, MVT::i32);
 275     }
 276
 277     /// getI8Imm - Return a target constant with the specified value, of type
 278     /// i8.
 279     inline SDValue getI8Imm(unsigned Imm) {
 280       return CurDAG->getTargetConstant(Imm, MVT::i8);
 281     }
 282
 283     /// getI16Imm - Return a target constant with the specified value, of type
 284     /// i16.
 285     inline SDValue getI16Imm(unsigned Imm) {
 286       return CurDAG->getTargetConstant(Imm, MVT::i16);
 287     }
 288
 289     /// getI32Imm - Return a target constant with the specified value, of type
 290     /// i32.
 291     inline SDValue getI32Imm(unsigned Imm) {
 292       return CurDAG->getTargetConstant(Imm, MVT::i32);
 293     }
 294
 295     /// getGlobalBaseReg - Return an SDNode that returns the value of
 296     /// the global base register. Output instructions required to
 297     /// initialize the global base register, if necessary.
 298     ///
 299     SDNode *getGlobalBaseReg();
 300
 301     /// getTargetMachine - Return a reference to the TargetMachine, casted
 302     /// to the target-specific type.
 303     const X86TargetMachine &getTargetMachine() {
 304       return static_cast<const X86TargetMachine &>(TM);
 305     }
 306
 307     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 308     /// to the target-specific type.
 309     const X86InstrInfo *getInstrInfo() {
 310       return getTargetMachine().getInstrInfo();
 311     }
 312
 313 #ifndef NDEBUG
 314     unsigned Indent;
 315 #endif
 316   };
 317 }
 318
 319
 320 bool
 321 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 322   if (OptLevel == CodeGenOpt::None) return false;
 323
 324   if (!N.hasOneUse())
 325     return false;
 326
 327   if (N.getOpcode() != ISD::LOAD)
 328     return true;
 329
 330   // If N is a load, do additional profitability checks.
 331   if (U == Root) {
 332     switch (U->getOpcode()) {
 333     default: break;
 334     case X86ISD::ADD:
 335     case X86ISD::SUB:
 336     case X86ISD::AND:
 337     case X86ISD::XOR:
 338     case X86ISD::OR:
 339     case ISD::ADD:
 340     case ISD::ADDC:
 341     case ISD::ADDE:
 342     case ISD::AND:
 343     case ISD::OR:
 344     case ISD::XOR: {
 345       SDValue Op1 = U->getOperand(1);
 346
 347       // If the other operand is a 8-bit immediate we should fold the immediate
 348       // instead. This reduces code size.
 349       // e.g.
 350       // movl 4(%esp), %eax
 351       // addl $4, %eax
 352       // vs.
 353       // movl $4, %eax
 354       // addl 4(%esp), %eax
 355       // The former is 2 bytes shorter. In case where the increment is 1, then
 356       // the saving can be 4 bytes (by using incl %eax).
 357       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 358         if (Imm->getAPIntValue().isSignedIntN(8))
 359           return false;
 360
 361       // If the other operand is a TLS address, we should fold it instead.
 362       // This produces
 363       // movl    %gs:0, %eax
 364       // leal    i@NTPOFF(%eax), %eax
 365       // instead of
 366       // movl    $i@NTPOFF, %eax
 367       // addl    %gs:0, %eax
 368       // if the block also has an access to a second TLS address this will save
 369       // a load.
 370       // FIXME: This is probably also true for non TLS addresses.
 371       if (Op1.getOpcode() == X86ISD::Wrapper) {
 372         SDValue Val = Op1.getOperand(0);
 373         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 374           return false;
 375       }
 376     }
 377     }
 378   }
 379
 380   return true;
 381 }
 382
 383 /// MoveBelowTokenFactor - Replace TokenFactor operand with load's chain operand
 384 /// and move load below the TokenFactor. Replace store's chain operand with
 385 /// load's chain result.
 386 static void MoveBelowTokenFactor(SelectionDAG *CurDAG, SDValue Load,
 387                                  SDValue Store, SDValue TF) {
 388   SmallVector<SDValue, 4> Ops;
 389   for (unsigned i = 0, e = TF.getNode()->getNumOperands(); i != e; ++i)
 390     if (Load.getNode() == TF.getOperand(i).getNode())
 391       Ops.push_back(Load.getOperand(0));
 392     else
 393       Ops.push_back(TF.getOperand(i));
 394   SDValue NewTF = CurDAG->UpdateNodeOperands(TF, &Ops[0], Ops.size());
 395   SDValue NewLoad = CurDAG->UpdateNodeOperands(Load, NewTF,
 396                                                Load.getOperand(1),
 397                                                Load.getOperand(2));
 398   CurDAG->UpdateNodeOperands(Store, NewLoad.getValue(1), Store.getOperand(1),
 399                              Store.getOperand(2), Store.getOperand(3));
 400 }
 401
 402 /// isRMWLoad - Return true if N is a load that's part of RMW sub-DAG.  The
 403 /// chain produced by the load must only be used by the store's chain operand,
 404 /// otherwise this may produce a cycle in the DAG.
 405 ///
 406 static bool isRMWLoad(SDValue N, SDValue Chain, SDValue Address,
 407                       SDValue &Load) {
 408   if (N.getOpcode() == ISD::BIT_CONVERT) {
 409     if (!N.hasOneUse())
 410       return false;
 411     N = N.getOperand(0);
 412   }
 413
 414   LoadSDNode *LD = dyn_cast<LoadSDNode>(N);
 415   if (!LD || LD->isVolatile())
 416     return false;
 417   if (LD->getAddressingMode() != ISD::UNINDEXED)
 418     return false;
 419
 420   ISD::LoadExtType ExtType = LD->getExtensionType();
 421   if (ExtType != ISD::NON_EXTLOAD && ExtType != ISD::EXTLOAD)
 422     return false;
 423
 424   if (N.hasOneUse() &&
 425       LD->hasNUsesOfValue(1, 1) &&
 426       N.getOperand(1) == Address &&
 427       LD->isOperandOf(Chain.getNode())) {
 428     Load = N;
 429     return true;
 430   }
 431   return false;
 432 }
 433
 434 /// MoveBelowCallSeqStart - Replace CALLSEQ_START operand with load's chain
 435 /// operand and move load below the call's chain operand.
 436 static void MoveBelowCallSeqStart(SelectionDAG *CurDAG, SDValue Load,
 437                                   SDValue Call, SDValue CallSeqStart) {
 438   SmallVector<SDValue, 8> Ops;
 439   SDValue Chain = CallSeqStart.getOperand(0);
 440   if (Chain.getNode() == Load.getNode())
 441     Ops.push_back(Load.getOperand(0));
 442   else {
 443     assert(Chain.getOpcode() == ISD::TokenFactor &&
 444            "Unexpected CallSeqStart chain operand");
 445     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 446       if (Chain.getOperand(i).getNode() == Load.getNode())
 447         Ops.push_back(Load.getOperand(0));
 448       else
 449         Ops.push_back(Chain.getOperand(i));
 450     SDValue NewChain =
 451       CurDAG->getNode(ISD::TokenFactor, Load.getDebugLoc(),
 452                       MVT::Other, &Ops[0], Ops.size());
 453     Ops.clear();
 454     Ops.push_back(NewChain);
 455   }
 456   for (unsigned i = 1, e = CallSeqStart.getNumOperands(); i != e; ++i)
 457     Ops.push_back(CallSeqStart.getOperand(i));
 458   CurDAG->UpdateNodeOperands(CallSeqStart, &Ops[0], Ops.size());
 459   CurDAG->UpdateNodeOperands(Load, Call.getOperand(0),
 460                              Load.getOperand(1), Load.getOperand(2));
 461   Ops.clear();
 462   Ops.push_back(SDValue(Load.getNode(), 1));
 463   for (unsigned i = 1, e = Call.getNode()->getNumOperands(); i != e; ++i)
 464     Ops.push_back(Call.getOperand(i));
 465   CurDAG->UpdateNodeOperands(Call, &Ops[0], Ops.size());
 466 }
 467
 468 /// isCalleeLoad - Return true if call address is a load and it can be
 469 /// moved below CALLSEQ_START and the chains leading up to the call.
 470 /// Return the CALLSEQ_START by reference as a second output.
 471 static bool isCalleeLoad(SDValue Callee, SDValue &Chain) {
 472   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 473     return false;
 474   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 475   if (!LD ||
 476       LD->isVolatile() ||
 477       LD->getAddressingMode() != ISD::UNINDEXED ||
 478       LD->getExtensionType() != ISD::NON_EXTLOAD)
 479     return false;
 480
 481   // Now let's find the callseq_start.
 482   while (Chain.getOpcode() != ISD::CALLSEQ_START) {
 483     if (!Chain.hasOneUse())
 484       return false;
 485     Chain = Chain.getOperand(0);
 486   }
 487
 488   if (Chain.getOperand(0).getNode() == Callee.getNode())
 489     return true;
 490   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 491       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 492       Callee.getValue(1).hasOneUse())
 493     return true;
 494   return false;
 495 }
 496
 497
 498 /// PreprocessForRMW - Preprocess the DAG to make instruction selection better.
 499 /// This is only run if not in -O0 mode.
 500 /// This allows the instruction selector to pick more read-modify-write
 501 /// instructions. This is a common case:
 502 ///
 503 ///     [Load chain]
 504 ///         ^
 505 ///         |
 506 ///       [Load]
 507 ///       ^    ^
 508 ///       |    |
 509 ///      /      \-
 510 ///     /         |
 511 /// [TokenFactor] [Op]
 512 ///     ^          ^
 513 ///     |          |
 514 ///      \        /
 515 ///       \      /
 516 ///       [Store]
 517 ///
 518 /// The fact the store's chain operand != load's chain will prevent the
 519 /// (store (op (load))) instruction from being selected. We can transform it to:
 520 ///
 521 ///     [Load chain]
 522 ///         ^
 523 ///         |
 524 ///    [TokenFactor]
 525 ///         ^
 526 ///         |
 527 ///       [Load]
 528 ///       ^    ^
 529 ///       |    |
 530 ///       |     \-
 531 ///       |       |
 532 ///       |     [Op]
 533 ///       |       ^
 534 ///       |       |
 535 ///       \      /
 536 ///        \    /
 537 ///       [Store]
 538 void X86DAGToDAGISel::PreprocessForRMW() {
 539   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 540          E = CurDAG->allnodes_end(); I != E; ++I) {
 541     if (I->getOpcode() == X86ISD::CALL) {
 542       /// Also try moving call address load from outside callseq_start to just
 543       /// before the call to allow it to be folded.
 544       ///
 545       ///     [Load chain]
 546       ///         ^
 547       ///         |
 548       ///       [Load]
 549       ///       ^    ^
 550       ///       |    |
 551       ///      /      \--
 552       ///     /          |
 553       ///[CALLSEQ_START] |
 554       ///     ^          |
 555       ///     |          |
 556       /// [LOAD/C2Reg]   |
 557       ///     |          |
 558       ///      \        /
 559       ///       \      /
 560       ///       [CALL]
 561       SDValue Chain = I->getOperand(0);
 562       SDValue Load  = I->getOperand(1);
 563       if (!isCalleeLoad(Load, Chain))
 564         continue;
 565       MoveBelowCallSeqStart(CurDAG, Load, SDValue(I, 0), Chain);
 566       ++NumLoadMoved;
 567       continue;
 568     }
 569
 570     if (!ISD::isNON_TRUNCStore(I))
 571       continue;
 572     SDValue Chain = I->getOperand(0);
 573
 574     if (Chain.getNode()->getOpcode() != ISD::TokenFactor)
 575       continue;
 576
 577     SDValue N1 = I->getOperand(1);
 578     SDValue N2 = I->getOperand(2);
 579     if ((N1.getValueType().isFloatingPoint() &&
 580          !N1.getValueType().isVector()) ||
 581         !N1.hasOneUse())
 582       continue;
 583
 584     bool RModW = false;
 585     SDValue Load;
 586     unsigned Opcode = N1.getNode()->getOpcode();
 587     switch (Opcode) {
 588     case ISD::ADD:
 589     case ISD::MUL:
 590     case ISD::AND:
 591     case ISD::OR:
 592     case ISD::XOR:
 593     case ISD::ADDC:
 594     case ISD::ADDE:
 595     case ISD::VECTOR_SHUFFLE: {
 596       SDValue N10 = N1.getOperand(0);
 597       SDValue N11 = N1.getOperand(1);
 598       RModW = isRMWLoad(N10, Chain, N2, Load);
 599       if (!RModW)
 600         RModW = isRMWLoad(N11, Chain, N2, Load);
 601       break;
 602     }
 603     case ISD::SUB:
 604     case ISD::SHL:
 605     case ISD::SRA:
 606     case ISD::SRL:
 607     case ISD::ROTL:
 608     case ISD::ROTR:
 609     case ISD::SUBC:
 610     case ISD::SUBE:
 611     case X86ISD::SHLD:
 612     case X86ISD::SHRD: {
 613       SDValue N10 = N1.getOperand(0);
 614       RModW = isRMWLoad(N10, Chain, N2, Load);
 615       break;
 616     }
 617     }
 618
 619     if (RModW) {
 620       MoveBelowTokenFactor(CurDAG, Load, SDValue(I, 0), Chain);
 621       ++NumLoadMoved;
 622       checkForCycles(I);
 623     }
 624   }
 625 }
 626
 627
 628 /// PreprocessForFPConvert - Walk over the dag lowering fpround and fpextend
 629 /// nodes that target the FP stack to be store and load to the stack.  This is a
 630 /// gross hack.  We would like to simply mark these as being illegal, but when
 631 /// we do that, legalize produces these when it expands calls, then expands
 632 /// these in the same legalize pass.  We would like dag combine to be able to
 633 /// hack on these between the call expansion and the node legalization.  As such
 634 /// this pass basically does "really late" legalization of these inline with the
 635 /// X86 isel pass.
 636 void X86DAGToDAGISel::PreprocessForFPConvert() {
 637   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 638        E = CurDAG->allnodes_end(); I != E; ) {
 639     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 640     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 641       continue;
 642
 643     // If the source and destination are SSE registers, then this is a legal
 644     // conversion that should not be lowered.
 645     EVT SrcVT = N->getOperand(0).getValueType();
 646     EVT DstVT = N->getValueType(0);
 647     bool SrcIsSSE = X86Lowering.isScalarFPTypeInSSEReg(SrcVT);
 648     bool DstIsSSE = X86Lowering.isScalarFPTypeInSSEReg(DstVT);
 649     if (SrcIsSSE && DstIsSSE)
 650       continue;
 651
 652     if (!SrcIsSSE && !DstIsSSE) {
 653       // If this is an FPStack extension, it is a noop.
 654       if (N->getOpcode() == ISD::FP_EXTEND)
 655         continue;
 656       // If this is a value-preserving FPStack truncation, it is a noop.
 657       if (N->getConstantOperandVal(1))
 658         continue;
 659     }
 660
 661     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 662     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 663     // operations.  Based on this, decide what we want to do.
 664     EVT MemVT;
 665     if (N->getOpcode() == ISD::FP_ROUND)
 666       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 667     else
 668       MemVT = SrcIsSSE ? SrcVT : DstVT;
 669
 670     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 671     DebugLoc dl = N->getDebugLoc();
 672
 673     // FIXME: optimize the case where the src/dest is a load or store?
 674     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 675                                           N->getOperand(0),
 676                                           MemTmp, NULL, 0, MemVT,
 677                                           false, false, 0);
 678     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 679                                         NULL, 0, MemVT, false, false, 0);
 680
 681     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 682     // extload we created.  This will cause general havok on the dag because
 683     // anything below the conversion could be folded into other existing nodes.
 684     // To avoid invalidating 'I', back it up to the convert node.
 685     --I;
 686     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 687
 688     // Now that we did that, the node is dead.  Increment the iterator to the
 689     // next node to process, then delete N.
 690     ++I;
 691     CurDAG->DeleteNode(N);
 692   }
 693 }
 694
 695 /// InstructionSelectBasicBlock - This callback is invoked by SelectionDAGISel
 696 /// when it has created a SelectionDAG for us to codegen.
 697 void X86DAGToDAGISel::InstructionSelect() {
 698   const Function *F = MF->getFunction();
 699   OptForSize = F->hasFnAttr(Attribute::OptimizeForSize);
 700
 701   if (OptLevel != CodeGenOpt::None)
 702     PreprocessForRMW();
 703
 704   // FIXME: This should only happen when not compiled with -O0.
 705   PreprocessForFPConvert();
 706
 707   // Codegen the basic block.
 708 #ifndef NDEBUG
 709   DEBUG(dbgs() << "===== Instruction selection begins:\n");
 710   Indent = 0;
 711 #endif
 712   SelectRoot(*CurDAG);
 713 #ifndef NDEBUG
 714   DEBUG(dbgs() << "===== Instruction selection ends:\n");
 715 #endif
 716
 717   CurDAG->RemoveDeadNodes();
 718 }
 719
 720 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 721 /// the main function.
 722 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 723                                              MachineFrameInfo *MFI) {
 724   const TargetInstrInfo *TII = TM.getInstrInfo();
 725   if (Subtarget->isTargetCygMing())
 726     BuildMI(BB, DebugLoc::getUnknownLoc(),
 727             TII->get(X86::CALLpcrel32)).addExternalSymbol("__main");
 728 }
 729
 730 void X86DAGToDAGISel::EmitFunctionEntryCode(Function &Fn, MachineFunction &MF) {
 731   // If this is main, emit special code for main.
 732   MachineBasicBlock *BB = MF.begin();
 733   if (Fn.hasExternalLinkage() && Fn.getName() == "main")
 734     EmitSpecialCodeForMain(BB, MF.getFrameInfo());
 735 }
 736
 737
 738 bool X86DAGToDAGISel::MatchSegmentBaseAddress(SDValue N,
 739                                               X86ISelAddressMode &AM) {
 740   assert(N.getOpcode() == X86ISD::SegmentBaseAddress);
 741   SDValue Segment = N.getOperand(0);
 742
 743   if (AM.Segment.getNode() == 0) {
 744     AM.Segment = Segment;
 745     return false;
 746   }
 747
 748   return true;
 749 }
 750
 751 bool X86DAGToDAGISel::MatchLoad(SDValue N, X86ISelAddressMode &AM) {
 752   // This optimization is valid because the GNU TLS model defines that
 753   // gs:0 (or fs:0 on X86-64) contains its own address.
 754   // For more information see http://people.redhat.com/drepper/tls.pdf
 755
 756   SDValue Address = N.getOperand(1);
 757   if (Address.getOpcode() == X86ISD::SegmentBaseAddress &&
 758       !MatchSegmentBaseAddress (Address, AM))
 759     return false;
 760
 761   return true;
 762 }
 763
 764 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 765 /// into an addressing mode.  These wrap things that will resolve down into a
 766 /// symbol reference.  If no match is possible, this returns true, otherwise it
 767 /// returns false.
 768 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 769   // If the addressing mode already has a symbol as the displacement, we can
 770   // never match another symbol.
 771   if (AM.hasSymbolicDisplacement())
 772     return true;
 773
 774   SDValue N0 = N.getOperand(0);
 775   CodeModel::Model M = TM.getCodeModel();
 776
 777   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 778   // folding because RIP is preferable to non-RIP accesses.
 779   if (Subtarget->is64Bit() &&
 780       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 781       // they cannot be folded into immediate fields.
 782       // FIXME: This can be improved for kernel and other models?
 783       (M == CodeModel::Small || M == CodeModel::Kernel) &&
 784       // Base and index reg must be 0 in order to use %rip as base and lowering
 785       // must allow RIP.
 786       !AM.hasBaseOrIndexReg() && N.getOpcode() == X86ISD::WrapperRIP) {
 787     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 788       int64_t Offset = AM.Disp + G->getOffset();
 789       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 790       AM.GV = G->getGlobal();
 791       AM.Disp = Offset;
 792       AM.SymbolFlags = G->getTargetFlags();
 793     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 794       int64_t Offset = AM.Disp + CP->getOffset();
 795       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 796       AM.CP = CP->getConstVal();
 797       AM.Align = CP->getAlignment();
 798       AM.Disp = Offset;
 799       AM.SymbolFlags = CP->getTargetFlags();
 800     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 801       AM.ES = S->getSymbol();
 802       AM.SymbolFlags = S->getTargetFlags();
 803     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 804       AM.JT = J->getIndex();
 805       AM.SymbolFlags = J->getTargetFlags();
 806     } else {
 807       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 808       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 809     }
 810
 811     if (N.getOpcode() == X86ISD::WrapperRIP)
 812       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 813     return false;
 814   }
 815
 816   // Handle the case when globals fit in our immediate field: This is true for
 817   // X86-32 always and X86-64 when in -static -mcmodel=small mode.  In 64-bit
 818   // mode, this results in a non-RIP-relative computation.
 819   if (!Subtarget->is64Bit() ||
 820       ((M == CodeModel::Small || M == CodeModel::Kernel) &&
 821        TM.getRelocationModel() == Reloc::Static)) {
 822     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 823       AM.GV = G->getGlobal();
 824       AM.Disp += G->getOffset();
 825       AM.SymbolFlags = G->getTargetFlags();
 826     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 827       AM.CP = CP->getConstVal();
 828       AM.Align = CP->getAlignment();
 829       AM.Disp += CP->getOffset();
 830       AM.SymbolFlags = CP->getTargetFlags();
 831     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 832       AM.ES = S->getSymbol();
 833       AM.SymbolFlags = S->getTargetFlags();
 834     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 835       AM.JT = J->getIndex();
 836       AM.SymbolFlags = J->getTargetFlags();
 837     } else {
 838       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 839       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 840     }
 841     return false;
 842   }
 843
 844   return true;
 845 }
 846
 847 /// MatchAddress - Add the specified node to the specified addressing mode,
 848 /// returning true if it cannot be done.  This just pattern matches for the
 849 /// addressing mode.
 850 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 851   if (MatchAddressRecursively(N, AM, 0))
 852     return true;
 853
 854   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 855   // a smaller encoding and avoids a scaled-index.
 856   if (AM.Scale == 2 &&
 857       AM.BaseType == X86ISelAddressMode::RegBase &&
 858       AM.Base.Reg.getNode() == 0) {
 859     AM.Base.Reg = AM.IndexReg;
 860     AM.Scale = 1;
 861   }
 862
 863   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 864   // because it has a smaller encoding.
 865   // TODO: Which other code models can use this?
 866   if (TM.getCodeModel() == CodeModel::Small &&
 867       Subtarget->is64Bit() &&
 868       AM.Scale == 1 &&
 869       AM.BaseType == X86ISelAddressMode::RegBase &&
 870       AM.Base.Reg.getNode() == 0 &&
 871       AM.IndexReg.getNode() == 0 &&
 872       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 873       AM.hasSymbolicDisplacement())
 874     AM.Base.Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 875
 876   return false;
 877 }
 878
 879 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 880                                               unsigned Depth) {
 881   bool is64Bit = Subtarget->is64Bit();
 882   DebugLoc dl = N.getDebugLoc();
 883   DEBUG({
 884       dbgs() << "MatchAddress: ";
 885       AM.dump();
 886     });
 887   // Limit recursion.
 888   if (Depth > 5)
 889     return MatchAddressBase(N, AM);
 890
 891   CodeModel::Model M = TM.getCodeModel();
 892
 893   // If this is already a %rip relative address, we can only merge immediates
 894   // into it.  Instead of handling this in every case, we handle it here.
 895   // RIP relative addressing: %rip + 32-bit displacement!
 896   if (AM.isRIPRelative()) {
 897     // FIXME: JumpTable and ExternalSymbol address currently don't like
 898     // displacements.  It isn't very important, but this should be fixed for
 899     // consistency.
 900     if (!AM.ES && AM.JT != -1) return true;
 901
 902     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N)) {
 903       int64_t Val = AM.Disp + Cst->getSExtValue();
 904       if (X86::isOffsetSuitableForCodeModel(Val, M,
 905                                             AM.hasSymbolicDisplacement())) {
 906         AM.Disp = Val;
 907         return false;
 908       }
 909     }
 910     return true;
 911   }
 912
 913   switch (N.getOpcode()) {
 914   default: break;
 915   case ISD::Constant: {
 916     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 917     if (!is64Bit ||
 918         X86::isOffsetSuitableForCodeModel(AM.Disp + Val, M,
 919                                           AM.hasSymbolicDisplacement())) {
 920       AM.Disp += Val;
 921       return false;
 922     }
 923     break;
 924   }
 925
 926   case X86ISD::SegmentBaseAddress:
 927     if (!MatchSegmentBaseAddress(N, AM))
 928       return false;
 929     break;
 930
 931   case X86ISD::Wrapper:
 932   case X86ISD::WrapperRIP:
 933     if (!MatchWrapper(N, AM))
 934       return false;
 935     break;
 936
 937   case ISD::LOAD:
 938     if (!MatchLoad(N, AM))
 939       return false;
 940     break;
 941
 942   case ISD::FrameIndex:
 943     if (AM.BaseType == X86ISelAddressMode::RegBase
 944         && AM.Base.Reg.getNode() == 0) {
 945       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
 946       AM.Base.FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
 947       return false;
 948     }
 949     break;
 950
 951   case ISD::SHL:
 952     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1)
 953       break;
 954
 955     if (ConstantSDNode
 956           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
 957       unsigned Val = CN->getZExtValue();
 958       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
 959       // that the base operand remains free for further matching. If
 960       // the base doesn't end up getting used, a post-processing step
 961       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
 962       if (Val == 1 || Val == 2 || Val == 3) {
 963         AM.Scale = 1 << Val;
 964         SDValue ShVal = N.getNode()->getOperand(0);
 965
 966         // Okay, we know that we have a scale by now.  However, if the scaled
 967         // value is an add of something and a constant, we can fold the
 968         // constant into the disp field here.
 969         if (ShVal.getNode()->getOpcode() == ISD::ADD &&
 970             isa<ConstantSDNode>(ShVal.getNode()->getOperand(1))) {
 971           AM.IndexReg = ShVal.getNode()->getOperand(0);
 972           ConstantSDNode *AddVal =
 973             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
 974           uint64_t Disp = AM.Disp + (AddVal->getSExtValue() << Val);
 975           if (!is64Bit ||
 976               X86::isOffsetSuitableForCodeModel(Disp, M,
 977                                                 AM.hasSymbolicDisplacement()))
 978             AM.Disp = Disp;
 979           else
 980             AM.IndexReg = ShVal;
 981         } else {
 982           AM.IndexReg = ShVal;
 983         }
 984         return false;
 985       }
 986     break;
 987     }
 988
 989   case ISD::SMUL_LOHI:
 990   case ISD::UMUL_LOHI:
 991     // A mul_lohi where we need the low part can be folded as a plain multiply.
 992     if (N.getResNo() != 0) break;
 993     // FALL THROUGH
 994   case ISD::MUL:
 995   case X86ISD::MUL_IMM:
 996     // X*[3,5,9] -> X+X*[2,4,8]
 997     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 998         AM.Base.Reg.getNode() == 0 &&
 999         AM.IndexReg.getNode() == 0) {
1000       if (ConstantSDNode
1001             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
1002         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
1003             CN->getZExtValue() == 9) {
1004           AM.Scale = unsigned(CN->getZExtValue())-1;
1005
1006           SDValue MulVal = N.getNode()->getOperand(0);
1007           SDValue Reg;
1008
1009           // Okay, we know that we have a scale by now.  However, if the scaled
1010           // value is an add of something and a constant, we can fold the
1011           // constant into the disp field here.
1012           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
1013               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
1014             Reg = MulVal.getNode()->getOperand(0);
1015             ConstantSDNode *AddVal =
1016               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
1017             uint64_t Disp = AM.Disp + AddVal->getSExtValue() *
1018                                       CN->getZExtValue();
1019             if (!is64Bit ||
1020                 X86::isOffsetSuitableForCodeModel(Disp, M,
1021                                                   AM.hasSymbolicDisplacement()))
1022               AM.Disp = Disp;
1023             else
1024               Reg = N.getNode()->getOperand(0);
1025           } else {
1026             Reg = N.getNode()->getOperand(0);
1027           }
1028
1029           AM.IndexReg = AM.Base.Reg = Reg;
1030           return false;
1031         }
1032     }
1033     break;
1034
1035   case ISD::SUB: {
1036     // Given A-B, if A can be completely folded into the address and
1037     // the index field with the index field unused, use -B as the index.
1038     // This is a win if a has multiple parts that can be folded into
1039     // the address. Also, this saves a mov if the base register has
1040     // other uses, since it avoids a two-address sub instruction, however
1041     // it costs an additional mov if the index register has other uses.
1042
1043     // Test if the LHS of the sub can be folded.
1044     X86ISelAddressMode Backup = AM;
1045     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
1046       AM = Backup;
1047       break;
1048     }
1049     // Test if the index field is free for use.
1050     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
1051       AM = Backup;
1052       break;
1053     }
1054     int Cost = 0;
1055     SDValue RHS = N.getNode()->getOperand(1);
1056     // If the RHS involves a register with multiple uses, this
1057     // transformation incurs an extra mov, due to the neg instruction
1058     // clobbering its operand.
1059     if (!RHS.getNode()->hasOneUse() ||
1060         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
1061         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
1062         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
1063         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
1064          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
1065       ++Cost;
1066     // If the base is a register with multiple uses, this
1067     // transformation may save a mov.
1068     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
1069          AM.Base.Reg.getNode() &&
1070          !AM.Base.Reg.getNode()->hasOneUse()) ||
1071         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1072       --Cost;
1073     // If the folded LHS was interesting, this transformation saves
1074     // address arithmetic.
1075     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
1076         ((AM.Disp != 0) && (Backup.Disp == 0)) +
1077         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
1078       --Cost;
1079     // If it doesn't look like it may be an overall win, don't do it.
1080     if (Cost >= 0) {
1081       AM = Backup;
1082       break;
1083     }
1084
1085     // Ok, the transformation is legal and appears profitable. Go for it.
1086     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
1087     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
1088     AM.IndexReg = Neg;
1089     AM.Scale = 1;
1090
1091     // Insert the new nodes into the topological ordering.
1092     if (Zero.getNode()->getNodeId() == -1 ||
1093         Zero.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1094       CurDAG->RepositionNode(N.getNode(), Zero.getNode());
1095       Zero.getNode()->setNodeId(N.getNode()->getNodeId());
1096     }
1097     if (Neg.getNode()->getNodeId() == -1 ||
1098         Neg.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1099       CurDAG->RepositionNode(N.getNode(), Neg.getNode());
1100       Neg.getNode()->setNodeId(N.getNode()->getNodeId());
1101     }
1102     return false;
1103   }
1104
1105   case ISD::ADD: {
1106     X86ISelAddressMode Backup = AM;
1107     if (!MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1) &&
1108         !MatchAddressRecursively(N.getNode()->getOperand(1), AM, Depth+1))
1109       return false;
1110     AM = Backup;
1111     if (!MatchAddressRecursively(N.getNode()->getOperand(1), AM, Depth+1) &&
1112         !MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1))
1113       return false;
1114     AM = Backup;
1115
1116     // If we couldn't fold both operands into the address at the same time,
1117     // see if we can just put each operand into a register and fold at least
1118     // the add.
1119     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1120         !AM.Base.Reg.getNode() &&
1121         !AM.IndexReg.getNode()) {
1122       AM.Base.Reg = N.getNode()->getOperand(0);
1123       AM.IndexReg = N.getNode()->getOperand(1);
1124       AM.Scale = 1;
1125       return false;
1126     }
1127     break;
1128   }
1129
1130   case ISD::OR:
1131     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
1132     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
1133       X86ISelAddressMode Backup = AM;
1134       uint64_t Offset = CN->getSExtValue();
1135       // Start with the LHS as an addr mode.
1136       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1137           // Address could not have picked a GV address for the displacement.
1138           AM.GV == NULL &&
1139           // On x86-64, the resultant disp must fit in 32-bits.
1140           (!is64Bit ||
1141            X86::isOffsetSuitableForCodeModel(AM.Disp + Offset, M,
1142                                              AM.hasSymbolicDisplacement())) &&
1143           // Check to see if the LHS & C is zero.
1144           CurDAG->MaskedValueIsZero(N.getOperand(0), CN->getAPIntValue())) {
1145         AM.Disp += Offset;
1146         return false;
1147       }
1148       AM = Backup;
1149     }
1150     break;
1151
1152   case ISD::AND: {
1153     // Perform some heroic transforms on an and of a constant-count shift
1154     // with a constant to enable use of the scaled offset field.
1155
1156     SDValue Shift = N.getOperand(0);
1157     if (Shift.getNumOperands() != 2) break;
1158
1159     // Scale must not be used already.
1160     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1161
1162     SDValue X = Shift.getOperand(0);
1163     ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N.getOperand(1));
1164     ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
1165     if (!C1 || !C2) break;
1166
1167     // Handle "(X >> (8-C1)) & C2" as "(X >> 8) & 0xff)" if safe. This
1168     // allows us to convert the shift and and into an h-register extract and
1169     // a scaled index.
1170     if (Shift.getOpcode() == ISD::SRL && Shift.hasOneUse()) {
1171       unsigned ScaleLog = 8 - C1->getZExtValue();
1172       if (ScaleLog > 0 && ScaleLog < 4 &&
1173           C2->getZExtValue() == (UINT64_C(0xff) << ScaleLog)) {
1174         SDValue Eight = CurDAG->getConstant(8, MVT::i8);
1175         SDValue Mask = CurDAG->getConstant(0xff, N.getValueType());
1176         SDValue Srl = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1177                                       X, Eight);
1178         SDValue And = CurDAG->getNode(ISD::AND, dl, N.getValueType(),
1179                                       Srl, Mask);
1180         SDValue ShlCount = CurDAG->getConstant(ScaleLog, MVT::i8);
1181         SDValue Shl = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1182                                       And, ShlCount);
1183
1184         // Insert the new nodes into the topological ordering.
1185         if (Eight.getNode()->getNodeId() == -1 ||
1186             Eight.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1187           CurDAG->RepositionNode(X.getNode(), Eight.getNode());
1188           Eight.getNode()->setNodeId(X.getNode()->getNodeId());
1189         }
1190         if (Mask.getNode()->getNodeId() == -1 ||
1191             Mask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1192           CurDAG->RepositionNode(X.getNode(), Mask.getNode());
1193           Mask.getNode()->setNodeId(X.getNode()->getNodeId());
1194         }
1195         if (Srl.getNode()->getNodeId() == -1 ||
1196             Srl.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1197           CurDAG->RepositionNode(Shift.getNode(), Srl.getNode());
1198           Srl.getNode()->setNodeId(Shift.getNode()->getNodeId());
1199         }
1200         if (And.getNode()->getNodeId() == -1 ||
1201             And.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1202           CurDAG->RepositionNode(N.getNode(), And.getNode());
1203           And.getNode()->setNodeId(N.getNode()->getNodeId());
1204         }
1205         if (ShlCount.getNode()->getNodeId() == -1 ||
1206             ShlCount.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1207           CurDAG->RepositionNode(X.getNode(), ShlCount.getNode());
1208           ShlCount.getNode()->setNodeId(N.getNode()->getNodeId());
1209         }
1210         if (Shl.getNode()->getNodeId() == -1 ||
1211             Shl.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1212           CurDAG->RepositionNode(N.getNode(), Shl.getNode());
1213           Shl.getNode()->setNodeId(N.getNode()->getNodeId());
1214         }
1215         CurDAG->ReplaceAllUsesWith(N, Shl);
1216         AM.IndexReg = And;
1217         AM.Scale = (1 << ScaleLog);
1218         return false;
1219       }
1220     }
1221
1222     // Handle "(X << C1) & C2" as "(X & (C2>>C1)) << C1" if safe and if this
1223     // allows us to fold the shift into this addressing mode.
1224     if (Shift.getOpcode() != ISD::SHL) break;
1225
1226     // Not likely to be profitable if either the AND or SHIFT node has more
1227     // than one use (unless all uses are for address computation). Besides,
1228     // isel mechanism requires their node ids to be reused.
1229     if (!N.hasOneUse() || !Shift.hasOneUse())
1230       break;
1231
1232     // Verify that the shift amount is something we can fold.
1233     unsigned ShiftCst = C1->getZExtValue();
1234     if (ShiftCst != 1 && ShiftCst != 2 && ShiftCst != 3)
1235       break;
1236
1237     // Get the new AND mask, this folds to a constant.
1238     SDValue NewANDMask = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1239                                          SDValue(C2, 0), SDValue(C1, 0));
1240     SDValue NewAND = CurDAG->getNode(ISD::AND, dl, N.getValueType(), X,
1241                                      NewANDMask);
1242     SDValue NewSHIFT = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1243                                        NewAND, SDValue(C1, 0));
1244
1245     // Insert the new nodes into the topological ordering.
1246     if (C1->getNodeId() > X.getNode()->getNodeId()) {
1247       CurDAG->RepositionNode(X.getNode(), C1);
1248       C1->setNodeId(X.getNode()->getNodeId());
1249     }
1250     if (NewANDMask.getNode()->getNodeId() == -1 ||
1251         NewANDMask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1252       CurDAG->RepositionNode(X.getNode(), NewANDMask.getNode());
1253       NewANDMask.getNode()->setNodeId(X.getNode()->getNodeId());
1254     }
1255     if (NewAND.getNode()->getNodeId() == -1 ||
1256         NewAND.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1257       CurDAG->RepositionNode(Shift.getNode(), NewAND.getNode());
1258       NewAND.getNode()->setNodeId(Shift.getNode()->getNodeId());
1259     }
1260     if (NewSHIFT.getNode()->getNodeId() == -1 ||
1261         NewSHIFT.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1262       CurDAG->RepositionNode(N.getNode(), NewSHIFT.getNode());
1263       NewSHIFT.getNode()->setNodeId(N.getNode()->getNodeId());
1264     }
1265
1266     CurDAG->ReplaceAllUsesWith(N, NewSHIFT);
1267
1268     AM.Scale = 1 << ShiftCst;
1269     AM.IndexReg = NewAND;
1270     return false;
1271   }
1272   }
1273
1274   return MatchAddressBase(N, AM);
1275 }
1276
1277 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1278 /// specified addressing mode without any further recursion.
1279 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1280   // Is the base register already occupied?
1281   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base.Reg.getNode()) {
1282     // If so, check to see if the scale index register is set.
1283     if (AM.IndexReg.getNode() == 0) {
1284       AM.IndexReg = N;
1285       AM.Scale = 1;
1286       return false;
1287     }
1288
1289     // Otherwise, we cannot select it.
1290     return true;
1291   }
1292
1293   // Default, generate it as a register.
1294   AM.BaseType = X86ISelAddressMode::RegBase;
1295   AM.Base.Reg = N;
1296   return false;
1297 }
1298
1299 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1300 /// It returns the operands which make up the maximal addressing mode it can
1301 /// match by reference.
1302 bool X86DAGToDAGISel::SelectAddr(SDNode *Op, SDValue N, SDValue &Base,
1303                                  SDValue &Scale, SDValue &Index,
1304                                  SDValue &Disp, SDValue &Segment) {
1305   X86ISelAddressMode AM;
1306   if (MatchAddress(N, AM))
1307     return false;
1308
1309   EVT VT = N.getValueType();
1310   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1311     if (!AM.Base.Reg.getNode())
1312       AM.Base.Reg = CurDAG->getRegister(0, VT);
1313   }
1314
1315   if (!AM.IndexReg.getNode())
1316     AM.IndexReg = CurDAG->getRegister(0, VT);
1317
1318   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1319   return true;
1320 }
1321
1322 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1323 /// match a load whose top elements are either undef or zeros.  The load flavor
1324 /// is derived from the type of N, which is either v4f32 or v2f64.
1325 ///
1326 /// We also return:
1327 ///   PatternChainNode: this is the matched node that has a chain input and
1328 ///   output.
1329 bool X86DAGToDAGISel::SelectScalarSSELoadXXX(SDNode *Root,
1330                                           SDValue N, SDValue &Base,
1331                                           SDValue &Scale, SDValue &Index,
1332                                           SDValue &Disp, SDValue &Segment,
1333                                           SDValue &PatternNodeWithChain) {
1334   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1335     PatternNodeWithChain = N.getOperand(0);
1336     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1337         PatternNodeWithChain.hasOneUse() &&
1338         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1339         IsLegalToFold(N.getOperand(0), N.getNode(), Root)) {
1340       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1341       if (!SelectAddr(Root, LD->getBasePtr(), Base, Scale, Index, Disp,Segment))
1342         return false;
1343       return true;
1344     }
1345   }
1346
1347   // Also handle the case where we explicitly require zeros in the top
1348   // elements.  This is a vector shuffle from the zero vector.
1349   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1350       // Check to see if the top elements are all zeros (or bitcast of zeros).
1351       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1352       N.getOperand(0).getNode()->hasOneUse() &&
1353       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1354       N.getOperand(0).getOperand(0).hasOneUse() &&
1355       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1356       IsLegalToFold(N.getOperand(0), N.getNode(), Root)) {
1357     // Okay, this is a zero extending load.  Fold it.
1358     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1359     if (!SelectAddr(Root, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1360       return false;
1361     PatternNodeWithChain = SDValue(LD, 0);
1362     return true;
1363   }
1364   return false;
1365 }
1366
1367
1368 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1369 /// mode it matches can be cost effectively emitted as an LEA instruction.
1370 bool X86DAGToDAGISel::SelectLEAAddr(SDNode *Op, SDValue N,
1371                                     SDValue &Base, SDValue &Scale,
1372                                     SDValue &Index, SDValue &Disp) {
1373   X86ISelAddressMode AM;
1374
1375   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1376   // segments.
1377   SDValue Copy = AM.Segment;
1378   SDValue T = CurDAG->getRegister(0, MVT::i32);
1379   AM.Segment = T;
1380   if (MatchAddress(N, AM))
1381     return false;
1382   assert (T == AM.Segment);
1383   AM.Segment = Copy;
1384
1385   EVT VT = N.getValueType();
1386   unsigned Complexity = 0;
1387   if (AM.BaseType == X86ISelAddressMode::RegBase)
1388     if (AM.Base.Reg.getNode())
1389       Complexity = 1;
1390     else
1391       AM.Base.Reg = CurDAG->getRegister(0, VT);
1392   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1393     Complexity = 4;
1394
1395   if (AM.IndexReg.getNode())
1396     Complexity++;
1397   else
1398     AM.IndexReg = CurDAG->getRegister(0, VT);
1399
1400   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1401   // a simple shift.
1402   if (AM.Scale > 1)
1403     Complexity++;
1404
1405   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1406   // to a LEA. This is determined with some expermentation but is by no means
1407   // optimal (especially for code size consideration). LEA is nice because of
1408   // its three-address nature. Tweak the cost function again when we can run
1409   // convertToThreeAddress() at register allocation time.
1410   if (AM.hasSymbolicDisplacement()) {
1411     // For X86-64, we should always use lea to materialize RIP relative
1412     // addresses.
1413     if (Subtarget->is64Bit())
1414       Complexity = 4;
1415     else
1416       Complexity += 2;
1417   }
1418
1419   if (AM.Disp && (AM.Base.Reg.getNode() || AM.IndexReg.getNode()))
1420     Complexity++;
1421
1422   // If it isn't worth using an LEA, reject it.
1423   if (Complexity <= 2)
1424     return false;
1425
1426   SDValue Segment;
1427   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1428   return true;
1429 }
1430
1431 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1432 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDNode *Op, SDValue N, SDValue &Base,
1433                                         SDValue &Scale, SDValue &Index,
1434                                         SDValue &Disp) {
1435   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1436   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1437
1438   X86ISelAddressMode AM;
1439   AM.GV = GA->getGlobal();
1440   AM.Disp += GA->getOffset();
1441   AM.Base.Reg = CurDAG->getRegister(0, N.getValueType());
1442   AM.SymbolFlags = GA->getTargetFlags();
1443
1444   if (N.getValueType() == MVT::i32) {
1445     AM.Scale = 1;
1446     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1447   } else {
1448     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1449   }
1450
1451   SDValue Segment;
1452   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1453   return true;
1454 }
1455
1456
1457 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1458                                   SDValue &Base, SDValue &Scale,
1459                                   SDValue &Index, SDValue &Disp,
1460                                   SDValue &Segment) {
1461   if (ISD::isNON_EXTLoad(N.getNode()) &&
1462       IsProfitableToFold(N, P, P) &&
1463       IsLegalToFold(N, P, P))
1464     return SelectAddr(P, N.getOperand(1), Base, Scale, Index, Disp, Segment);
1465   return false;
1466 }
1467
1468 /// getGlobalBaseReg - Return an SDNode that returns the value of
1469 /// the global base register. Output instructions required to
1470 /// initialize the global base register, if necessary.
1471 ///
1472 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1473   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1474   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).getNode();
1475 }
1476
1477 static SDNode *FindCallStartFromCall(SDNode *Node) {
1478   if (Node->getOpcode() == ISD::CALLSEQ_START) return Node;
1479     assert(Node->getOperand(0).getValueType() == MVT::Other &&
1480          "Node doesn't have a token chain argument!");
1481   return FindCallStartFromCall(Node->getOperand(0).getNode());
1482 }
1483
1484 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1485   SDValue Chain = Node->getOperand(0);
1486   SDValue In1 = Node->getOperand(1);
1487   SDValue In2L = Node->getOperand(2);
1488   SDValue In2H = Node->getOperand(3);
1489   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1490   if (!SelectAddr(In1.getNode(), In1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1491     return NULL;
1492   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1493   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1494   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, In2L, In2H, Chain};
1495   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
1496                                            MVT::i32, MVT::i32, MVT::Other, Ops,
1497                                            array_lengthof(Ops));
1498   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
1499   return ResNode;
1500 }
1501
1502 SDNode *X86DAGToDAGISel::SelectAtomicLoadAdd(SDNode *Node, EVT NVT) {
1503   if (Node->hasAnyUseOfValue(0))
1504     return 0;
1505
1506   // Optimize common patterns for __sync_add_and_fetch and
1507   // __sync_sub_and_fetch where the result is not used. This allows us
1508   // to use "lock" version of add, sub, inc, dec instructions.
1509   // FIXME: Do not use special instructions but instead add the "lock"
1510   // prefix to the target node somehow. The extra information will then be
1511   // transferred to machine instruction and it denotes the prefix.
1512   SDValue Chain = Node->getOperand(0);
1513   SDValue Ptr = Node->getOperand(1);
1514   SDValue Val = Node->getOperand(2);
1515   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1516   if (!SelectAddr(Ptr.getNode(), Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1517     return 0;
1518
1519   bool isInc = false, isDec = false, isSub = false, isCN = false;
1520   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1521   if (CN) {
1522     isCN = true;
1523     int64_t CNVal = CN->getSExtValue();
1524     if (CNVal == 1)
1525       isInc = true;
1526     else if (CNVal == -1)
1527       isDec = true;
1528     else if (CNVal >= 0)
1529       Val = CurDAG->getTargetConstant(CNVal, NVT);
1530     else {
1531       isSub = true;
1532       Val = CurDAG->getTargetConstant(-CNVal, NVT);
1533     }
1534   } else if (Val.hasOneUse() &&
1535              Val.getOpcode() == ISD::SUB &&
1536              X86::isZeroNode(Val.getOperand(0))) {
1537     isSub = true;
1538     Val = Val.getOperand(1);
1539   }
1540
1541   unsigned Opc = 0;
1542   switch (NVT.getSimpleVT().SimpleTy) {
1543   default: return 0;
1544   case MVT::i8:
1545     if (isInc)
1546       Opc = X86::LOCK_INC8m;
1547     else if (isDec)
1548       Opc = X86::LOCK_DEC8m;
1549     else if (isSub) {
1550       if (isCN)
1551         Opc = X86::LOCK_SUB8mi;
1552       else
1553         Opc = X86::LOCK_SUB8mr;
1554     } else {
1555       if (isCN)
1556         Opc = X86::LOCK_ADD8mi;
1557       else
1558         Opc = X86::LOCK_ADD8mr;
1559     }
1560     break;
1561   case MVT::i16:
1562     if (isInc)
1563       Opc = X86::LOCK_INC16m;
1564     else if (isDec)
1565       Opc = X86::LOCK_DEC16m;
1566     else if (isSub) {
1567       if (isCN) {
1568         if (Predicate_i16immSExt8(Val.getNode()))
1569           Opc = X86::LOCK_SUB16mi8;
1570         else
1571           Opc = X86::LOCK_SUB16mi;
1572       } else
1573         Opc = X86::LOCK_SUB16mr;
1574     } else {
1575       if (isCN) {
1576         if (Predicate_i16immSExt8(Val.getNode()))
1577           Opc = X86::LOCK_ADD16mi8;
1578         else
1579           Opc = X86::LOCK_ADD16mi;
1580       } else
1581         Opc = X86::LOCK_ADD16mr;
1582     }
1583     break;
1584   case MVT::i32:
1585     if (isInc)
1586       Opc = X86::LOCK_INC32m;
1587     else if (isDec)
1588       Opc = X86::LOCK_DEC32m;
1589     else if (isSub) {
1590       if (isCN) {
1591         if (Predicate_i32immSExt8(Val.getNode()))
1592           Opc = X86::LOCK_SUB32mi8;
1593         else
1594           Opc = X86::LOCK_SUB32mi;
1595       } else
1596         Opc = X86::LOCK_SUB32mr;
1597     } else {
1598       if (isCN) {
1599         if (Predicate_i32immSExt8(Val.getNode()))
1600           Opc = X86::LOCK_ADD32mi8;
1601         else
1602           Opc = X86::LOCK_ADD32mi;
1603       } else
1604         Opc = X86::LOCK_ADD32mr;
1605     }
1606     break;
1607   case MVT::i64:
1608     if (isInc)
1609       Opc = X86::LOCK_INC64m;
1610     else if (isDec)
1611       Opc = X86::LOCK_DEC64m;
1612     else if (isSub) {
1613       Opc = X86::LOCK_SUB64mr;
1614       if (isCN) {
1615         if (Predicate_i64immSExt8(Val.getNode()))
1616           Opc = X86::LOCK_SUB64mi8;
1617         else if (Predicate_i64immSExt32(Val.getNode()))
1618           Opc = X86::LOCK_SUB64mi32;
1619       }
1620     } else {
1621       Opc = X86::LOCK_ADD64mr;
1622       if (isCN) {
1623         if (Predicate_i64immSExt8(Val.getNode()))
1624           Opc = X86::LOCK_ADD64mi8;
1625         else if (Predicate_i64immSExt32(Val.getNode()))
1626           Opc = X86::LOCK_ADD64mi32;
1627       }
1628     }
1629     break;
1630   }
1631
1632   DebugLoc dl = Node->getDebugLoc();
1633   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1634                                                  dl, NVT), 0);
1635   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1636   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1637   if (isInc || isDec) {
1638     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Chain };
1639     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 6), 0);
1640     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1641     SDValue RetVals[] = { Undef, Ret };
1642     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1643   } else {
1644     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1645     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1646     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1647     SDValue RetVals[] = { Undef, Ret };
1648     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1649   }
1650 }
1651
1652 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1653 /// any uses which require the SF or OF bits to be accurate.
1654 static bool HasNoSignedComparisonUses(SDNode *N) {
1655   // Examine each user of the node.
1656   for (SDNode::use_iterator UI = N->use_begin(),
1657          UE = N->use_end(); UI != UE; ++UI) {
1658     // Only examine CopyToReg uses.
1659     if (UI->getOpcode() != ISD::CopyToReg)
1660       return false;
1661     // Only examine CopyToReg uses that copy to EFLAGS.
1662     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1663           X86::EFLAGS)
1664       return false;
1665     // Examine each user of the CopyToReg use.
1666     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1667            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1668       // Only examine the Flag result.
1669       if (FlagUI.getUse().getResNo() != 1) continue;
1670       // Anything unusual: assume conservatively.
1671       if (!FlagUI->isMachineOpcode()) return false;
1672       // Examine the opcode of the user.
1673       switch (FlagUI->getMachineOpcode()) {
1674       // These comparisons don't treat the most significant bit specially.
1675       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1676       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1677       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1678       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1679       case X86::JA_4: case X86::JAE_4: case X86::JB_4: case X86::JBE_4:
1680       case X86::JE_4: case X86::JNE_4: case X86::JP_4: case X86::JNP_4:
1681       case X86::CMOVA16rr: case X86::CMOVA16rm:
1682       case X86::CMOVA32rr: case X86::CMOVA32rm:
1683       case X86::CMOVA64rr: case X86::CMOVA64rm:
1684       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1685       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1686       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1687       case X86::CMOVB16rr: case X86::CMOVB16rm:
1688       case X86::CMOVB32rr: case X86::CMOVB32rm:
1689       case X86::CMOVB64rr: case X86::CMOVB64rm:
1690       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1691       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1692       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1693       case X86::CMOVE16rr: case X86::CMOVE16rm:
1694       case X86::CMOVE32rr: case X86::CMOVE32rm:
1695       case X86::CMOVE64rr: case X86::CMOVE64rm:
1696       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1697       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1698       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1699       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1700       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1701       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1702       case X86::CMOVP16rr: case X86::CMOVP16rm:
1703       case X86::CMOVP32rr: case X86::CMOVP32rm:
1704       case X86::CMOVP64rr: case X86::CMOVP64rm:
1705         continue;
1706       // Anything else: assume conservatively.
1707       default: return false;
1708       }
1709     }
1710   }
1711   return true;
1712 }
1713
1714 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
1715   EVT NVT = Node->getValueType(0);
1716   unsigned Opc, MOpc;
1717   unsigned Opcode = Node->getOpcode();
1718   DebugLoc dl = Node->getDebugLoc();
1719
1720 #ifndef NDEBUG
1721   DEBUG({
1722       dbgs() << std::string(Indent, ' ') << "Selecting: ";
1723       Node->dump(CurDAG);
1724       dbgs() << '\n';
1725     });
1726   Indent += 2;
1727 #endif
1728
1729   if (Node->isMachineOpcode()) {
1730 #ifndef NDEBUG
1731     DEBUG({
1732         dbgs() << std::string(Indent-2, ' ') << "== ";
1733         Node->dump(CurDAG);
1734         dbgs() << '\n';
1735       });
1736     Indent -= 2;
1737 #endif
1738     return NULL;   // Already selected.
1739   }
1740
1741   switch (Opcode) {
1742   default: break;
1743   case X86ISD::GlobalBaseReg:
1744     return getGlobalBaseReg();
1745
1746   case X86ISD::ATOMOR64_DAG:
1747     return SelectAtomic64(Node, X86::ATOMOR6432);
1748   case X86ISD::ATOMXOR64_DAG:
1749     return SelectAtomic64(Node, X86::ATOMXOR6432);
1750   case X86ISD::ATOMADD64_DAG:
1751     return SelectAtomic64(Node, X86::ATOMADD6432);
1752   case X86ISD::ATOMSUB64_DAG:
1753     return SelectAtomic64(Node, X86::ATOMSUB6432);
1754   case X86ISD::ATOMNAND64_DAG:
1755     return SelectAtomic64(Node, X86::ATOMNAND6432);
1756   case X86ISD::ATOMAND64_DAG:
1757     return SelectAtomic64(Node, X86::ATOMAND6432);
1758   case X86ISD::ATOMSWAP64_DAG:
1759     return SelectAtomic64(Node, X86::ATOMSWAP6432);
1760
1761   case ISD::ATOMIC_LOAD_ADD: {
1762     SDNode *RetVal = SelectAtomicLoadAdd(Node, NVT);
1763     if (RetVal)
1764       return RetVal;
1765     break;
1766   }
1767
1768   case ISD::SMUL_LOHI:
1769   case ISD::UMUL_LOHI: {
1770     SDValue N0 = Node->getOperand(0);
1771     SDValue N1 = Node->getOperand(1);
1772
1773     bool isSigned = Opcode == ISD::SMUL_LOHI;
1774     if (!isSigned) {
1775       switch (NVT.getSimpleVT().SimpleTy) {
1776       default: llvm_unreachable("Unsupported VT!");
1777       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
1778       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
1779       case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
1780       case MVT::i64: Opc = X86::MUL64r; MOpc = X86::MUL64m; break;
1781       }
1782     } else {
1783       switch (NVT.getSimpleVT().SimpleTy) {
1784       default: llvm_unreachable("Unsupported VT!");
1785       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
1786       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
1787       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
1788       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
1789       }
1790     }
1791
1792     unsigned LoReg, HiReg;
1793     switch (NVT.getSimpleVT().SimpleTy) {
1794     default: llvm_unreachable("Unsupported VT!");
1795     case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
1796     case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
1797     case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
1798     case MVT::i64: LoReg = X86::RAX; HiReg = X86::RDX; break;
1799     }
1800
1801     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1802     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1803     // Multiply is commmutative.
1804     if (!foldedLoad) {
1805       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1806       if (foldedLoad)
1807         std::swap(N0, N1);
1808     }
1809
1810     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
1811                                             N0, SDValue()).getValue(1);
1812
1813     if (foldedLoad) {
1814       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1815                         InFlag };
1816       SDNode *CNode =
1817         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Flag, Ops,
1818                                array_lengthof(Ops));
1819       InFlag = SDValue(CNode, 1);
1820       // Update the chain.
1821       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1822     } else {
1823       InFlag =
1824         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1825     }
1826
1827     // Copy the low half of the result, if it is needed.
1828     if (!SDValue(Node, 0).use_empty()) {
1829       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1830                                                 LoReg, NVT, InFlag);
1831       InFlag = Result.getValue(2);
1832       ReplaceUses(SDValue(Node, 0), Result);
1833 #ifndef NDEBUG
1834       DEBUG({
1835           dbgs() << std::string(Indent-2, ' ') << "=> ";
1836           Result.getNode()->dump(CurDAG);
1837           dbgs() << '\n';
1838         });
1839 #endif
1840     }
1841     // Copy the high half of the result, if it is needed.
1842     if (!SDValue(Node, 1).use_empty()) {
1843       SDValue Result;
1844       if (HiReg == X86::AH && Subtarget->is64Bit()) {
1845         // Prevent use of AH in a REX instruction by referencing AX instead.
1846         // Shift it down 8 bits.
1847         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1848                                         X86::AX, MVT::i16, InFlag);
1849         InFlag = Result.getValue(2);
1850         Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
1851                                                 Result,
1852                                    CurDAG->getTargetConstant(8, MVT::i8)), 0);
1853         // Then truncate it down to i8.
1854         Result = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT, dl,
1855                                                 MVT::i8, Result);
1856       } else {
1857         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1858                                         HiReg, NVT, InFlag);
1859         InFlag = Result.getValue(2);
1860       }
1861       ReplaceUses(SDValue(Node, 1), Result);
1862 #ifndef NDEBUG
1863       DEBUG({
1864           dbgs() << std::string(Indent-2, ' ') << "=> ";
1865           Result.getNode()->dump(CurDAG);
1866           dbgs() << '\n';
1867         });
1868 #endif
1869     }
1870
1871 #ifndef NDEBUG
1872     Indent -= 2;
1873 #endif
1874
1875     return NULL;
1876   }
1877
1878   case ISD::SDIVREM:
1879   case ISD::UDIVREM: {
1880     SDValue N0 = Node->getOperand(0);
1881     SDValue N1 = Node->getOperand(1);
1882
1883     bool isSigned = Opcode == ISD::SDIVREM;
1884     if (!isSigned) {
1885       switch (NVT.getSimpleVT().SimpleTy) {
1886       default: llvm_unreachable("Unsupported VT!");
1887       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
1888       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
1889       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
1890       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
1891       }
1892     } else {
1893       switch (NVT.getSimpleVT().SimpleTy) {
1894       default: llvm_unreachable("Unsupported VT!");
1895       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
1896       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
1897       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
1898       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
1899       }
1900     }
1901
1902     unsigned LoReg, HiReg, ClrReg;
1903     unsigned ClrOpcode, SExtOpcode;
1904     switch (NVT.getSimpleVT().SimpleTy) {
1905     default: llvm_unreachable("Unsupported VT!");
1906     case MVT::i8:
1907       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
1908       ClrOpcode  = 0;
1909       SExtOpcode = X86::CBW;
1910       break;
1911     case MVT::i16:
1912       LoReg = X86::AX;  HiReg = X86::DX;
1913       ClrOpcode  = X86::MOV16r0; ClrReg = X86::DX;
1914       SExtOpcode = X86::CWD;
1915       break;
1916     case MVT::i32:
1917       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
1918       ClrOpcode  = X86::MOV32r0;
1919       SExtOpcode = X86::CDQ;
1920       break;
1921     case MVT::i64:
1922       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
1923       ClrOpcode  = X86::MOV64r0;
1924       SExtOpcode = X86::CQO;
1925       break;
1926     }
1927
1928     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1929     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1930     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
1931
1932     SDValue InFlag;
1933     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
1934       // Special case for div8, just use a move with zero extension to AX to
1935       // clear the upper 8 bits (AH).
1936       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
1937       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
1938         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
1939         Move =
1940           SDValue(CurDAG->getMachineNode(X86::MOVZX16rm8, dl, MVT::i16,
1941                                          MVT::Other, Ops,
1942                                          array_lengthof(Ops)), 0);
1943         Chain = Move.getValue(1);
1944         ReplaceUses(N0.getValue(1), Chain);
1945       } else {
1946         Move =
1947           SDValue(CurDAG->getMachineNode(X86::MOVZX16rr8, dl, MVT::i16, N0),0);
1948         Chain = CurDAG->getEntryNode();
1949       }
1950       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::AX, Move, SDValue());
1951       InFlag = Chain.getValue(1);
1952     } else {
1953       InFlag =
1954         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
1955                              LoReg, N0, SDValue()).getValue(1);
1956       if (isSigned && !signBitIsZero) {
1957         // Sign extend the low part into the high part.
1958         InFlag =
1959           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Flag, InFlag),0);
1960       } else {
1961         // Zero out the high part, effectively zero extending the input.
1962         SDValue ClrNode =
1963           SDValue(CurDAG->getMachineNode(ClrOpcode, dl, NVT), 0);
1964         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
1965                                       ClrNode, InFlag).getValue(1);
1966       }
1967     }
1968
1969     if (foldedLoad) {
1970       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1971                         InFlag };
1972       SDNode *CNode =
1973         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Flag, Ops,
1974                                array_lengthof(Ops));
1975       InFlag = SDValue(CNode, 1);
1976       // Update the chain.
1977       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1978     } else {
1979       InFlag =
1980         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1981     }
1982
1983     // Copy the division (low) result, if it is needed.
1984     if (!SDValue(Node, 0).use_empty()) {
1985       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1986                                                 LoReg, NVT, InFlag);
1987       InFlag = Result.getValue(2);
1988       ReplaceUses(SDValue(Node, 0), Result);
1989 #ifndef NDEBUG
1990       DEBUG({
1991           dbgs() << std::string(Indent-2, ' ') << "=> ";
1992           Result.getNode()->dump(CurDAG);
1993           dbgs() << '\n';
1994         });
1995 #endif
1996     }
1997     // Copy the remainder (high) result, if it is needed.
1998     if (!SDValue(Node, 1).use_empty()) {
1999       SDValue Result;
2000       if (HiReg == X86::AH && Subtarget->is64Bit()) {
2001         // Prevent use of AH in a REX instruction by referencing AX instead.
2002         // Shift it down 8 bits.
2003         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2004                                         X86::AX, MVT::i16, InFlag);
2005         InFlag = Result.getValue(2);
2006         Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2007                                       Result,
2008                                       CurDAG->getTargetConstant(8, MVT::i8)),
2009                          0);
2010         // Then truncate it down to i8.
2011         Result = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT, dl,
2012                                                 MVT::i8, Result);
2013       } else {
2014         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2015                                         HiReg, NVT, InFlag);
2016         InFlag = Result.getValue(2);
2017       }
2018       ReplaceUses(SDValue(Node, 1), Result);
2019 #ifndef NDEBUG
2020       DEBUG({
2021           dbgs() << std::string(Indent-2, ' ') << "=> ";
2022           Result.getNode()->dump(CurDAG);
2023           dbgs() << '\n';
2024         });
2025 #endif
2026     }
2027
2028 #ifndef NDEBUG
2029     Indent -= 2;
2030 #endif
2031
2032     return NULL;
2033   }
2034
2035   case X86ISD::CMP: {
2036     SDValue N0 = Node->getOperand(0);
2037     SDValue N1 = Node->getOperand(1);
2038
2039     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
2040     // use a smaller encoding.
2041     if (N0.getNode()->getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
2042         N0.getValueType() != MVT::i8 &&
2043         X86::isZeroNode(N1)) {
2044       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
2045       if (!C) break;
2046
2047       // For example, convert "testl %eax, $8" to "testb %al, $8"
2048       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
2049           (!(C->getZExtValue() & 0x80) ||
2050            HasNoSignedComparisonUses(Node))) {
2051         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
2052         SDValue Reg = N0.getNode()->getOperand(0);
2053
2054         // On x86-32, only the ABCD registers have 8-bit subregisters.
2055         if (!Subtarget->is64Bit()) {
2056           TargetRegisterClass *TRC = 0;
2057           switch (N0.getValueType().getSimpleVT().SimpleTy) {
2058           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2059           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2060           default: llvm_unreachable("Unsupported TEST operand type!");
2061           }
2062           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2063           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2064                                                Reg.getValueType(), Reg, RC), 0);
2065         }
2066
2067         // Extract the l-register.
2068         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT, dl,
2069                                                         MVT::i8, Reg);
2070
2071         // Emit a testb.
2072         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32, Subreg, Imm);
2073       }
2074
2075       // For example, "testl %eax, $2048" to "testb %ah, $8".
2076       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
2077           (!(C->getZExtValue() & 0x8000) ||
2078            HasNoSignedComparisonUses(Node))) {
2079         // Shift the immediate right by 8 bits.
2080         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
2081                                                        MVT::i8);
2082         SDValue Reg = N0.getNode()->getOperand(0);
2083
2084         // Put the value in an ABCD register.
2085         TargetRegisterClass *TRC = 0;
2086         switch (N0.getValueType().getSimpleVT().SimpleTy) {
2087         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
2088         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2089         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2090         default: llvm_unreachable("Unsupported TEST operand type!");
2091         }
2092         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2093         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2094                                              Reg.getValueType(), Reg, RC), 0);
2095
2096         // Extract the h-register.
2097         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT_HI, dl,
2098                                                         MVT::i8, Reg);
2099
2100         // Emit a testb. No special NOREX tricks are needed since there's
2101         // only one GPR operand!
2102         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
2103                                       Subreg, ShiftedImm);
2104       }
2105
2106       // For example, "testl %eax, $32776" to "testw %ax, $32776".
2107       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
2108           N0.getValueType() != MVT::i16 &&
2109           (!(C->getZExtValue() & 0x8000) ||
2110            HasNoSignedComparisonUses(Node))) {
2111         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
2112         SDValue Reg = N0.getNode()->getOperand(0);
2113
2114         // Extract the 16-bit subregister.
2115         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_16BIT, dl,
2116                                                         MVT::i16, Reg);
2117
2118         // Emit a testw.
2119         return CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32, Subreg, Imm);
2120       }
2121
2122       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
2123       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
2124           N0.getValueType() == MVT::i64 &&
2125           (!(C->getZExtValue() & 0x80000000) ||
2126            HasNoSignedComparisonUses(Node))) {
2127         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
2128         SDValue Reg = N0.getNode()->getOperand(0);
2129
2130         // Extract the 32-bit subregister.
2131         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_32BIT, dl,
2132                                                         MVT::i32, Reg);
2133
2134         // Emit a testl.
2135         return CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32, Subreg, Imm);
2136       }
2137     }
2138     break;
2139   }
2140   }
2141
2142   SDNode *ResNode = SelectCode(Node);
2143
2144 #ifndef NDEBUG
2145   DEBUG({
2146       dbgs() << std::string(Indent-2, ' ') << "=> ";
2147       if (ResNode == NULL || ResNode == Node)
2148         Node->dump(CurDAG);
2149       else
2150         ResNode->dump(CurDAG);
2151       dbgs() << '\n';
2152     });
2153   Indent -= 2;
2154 #endif
2155
2156   return ResNode;
2157 }
2158
2159 bool X86DAGToDAGISel::
2160 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2161                              std::vector<SDValue> &OutOps) {
2162   SDValue Op0, Op1, Op2, Op3, Op4;
2163   switch (ConstraintCode) {
2164   case 'o':   // offsetable        ??
2165   case 'v':   // not offsetable    ??
2166   default: return true;
2167   case 'm':   // memory
2168     if (!SelectAddr(Op.getNode(), Op, Op0, Op1, Op2, Op3, Op4))
2169       return true;
2170     break;
2171   }
2172
2173   OutOps.push_back(Op0);
2174   OutOps.push_back(Op1);
2175   OutOps.push_back(Op2);
2176   OutOps.push_back(Op3);
2177   OutOps.push_back(Op4);
2178   return false;
2179 }
2180
2181 /// createX86ISelDag - This pass converts a legalized DAG into a
2182 /// X86-specific DAG, ready for instruction scheduling.
2183 ///
2184 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2185                                      llvm::CodeGenOpt::Level OptLevel) {
2186   return new X86DAGToDAGISel(TM, OptLevel);
2187 }