lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86RegisterInfo.h"
  21 #include "X86Subtarget.h"
  22 #include "X86TargetMachine.h"
  23 #include "llvm/GlobalValue.h"
  24 #include "llvm/Instructions.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/Support/CFG.h"
  27 #include "llvm/Type.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/SelectionDAGISel.h"
  34 #include "llvm/Target/TargetMachine.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 #include "llvm/Support/Compiler.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/MathExtras.h"
  39 #include "llvm/Support/Streams.h"
  40 #include "llvm/ADT/SmallPtrSet.h"
  41 #include "llvm/ADT/Statistic.h"
  42 using namespace llvm;
  43
  44 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  45
  46 //===----------------------------------------------------------------------===//
  47 //                      Pattern Matcher Implementation
  48 //===----------------------------------------------------------------------===//
  49
  50 namespace {
  51   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  52   /// SDValue's instead of register numbers for the leaves of the matched
  53   /// tree.
  54   struct X86ISelAddressMode {
  55     enum {
  56       RegBase,
  57       FrameIndexBase
  58     } BaseType;
  59
  60     struct {            // This is really a union, discriminated by BaseType!
  61       SDValue Reg;
  62       int FrameIndex;
  63     } Base;
  64
  65     bool isRIPRel;     // RIP as base?
  66     unsigned Scale;
  67     SDValue IndexReg;
  68     int32_t Disp;
  69     GlobalValue *GV;
  70     Constant *CP;
  71     const char *ES;
  72     int JT;
  73     unsigned Align;    // CP alignment.
  74
  75     X86ISelAddressMode()
  76       : BaseType(RegBase), isRIPRel(false), Scale(1), IndexReg(), Disp(0),
  77         GV(0), CP(0), ES(0), JT(-1), Align(0) {
  78     }
  79     void dump() {
  80       cerr << "X86ISelAddressMode " << this << "\n";
  81       cerr << "Base.Reg ";
  82               if (Base.Reg.getNode() != 0) Base.Reg.getNode()->dump();
  83               else cerr << "nul";
  84       cerr << " Base.FrameIndex " << Base.FrameIndex << "\n";
  85       cerr << "isRIPRel " << isRIPRel << " Scale" << Scale << "\n";
  86       cerr << "IndexReg ";
  87               if (IndexReg.getNode() != 0) IndexReg.getNode()->dump();
  88               else cerr << "nul";
  89       cerr << " Disp " << Disp << "\n";
  90       cerr << "GV "; if (GV) GV->dump();
  91                      else cerr << "nul";
  92       cerr << " CP "; if (CP) CP->dump();
  93                      else cerr << "nul";
  94       cerr << "\n";
  95       cerr << "ES "; if (ES) cerr << ES; else cerr << "nul";
  96       cerr  << " JT" << JT << " Align" << Align << "\n";
  97     }
  98   };
  99 }
 100
 101 namespace {
 102   //===--------------------------------------------------------------------===//
 103   /// ISel - X86 specific code to select X86 machine instructions for
 104   /// SelectionDAG operations.
 105   ///
 106   class VISIBILITY_HIDDEN X86DAGToDAGISel : public SelectionDAGISel {
 107     /// TM - Keep a reference to X86TargetMachine.
 108     ///
 109     X86TargetMachine &TM;
 110
 111     /// X86Lowering - This object fully describes how to lower LLVM code to an
 112     /// X86-specific SelectionDAG.
 113     X86TargetLowering &X86Lowering;
 114
 115     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 116     /// make the right decision when generating code for different targets.
 117     const X86Subtarget *Subtarget;
 118
 119     /// CurBB - Current BB being isel'd.
 120     ///
 121     MachineBasicBlock *CurBB;
 122
 123     /// OptForSize - If true, selector should try to optimize for code size
 124     /// instead of performance.
 125     bool OptForSize;
 126
 127   public:
 128     X86DAGToDAGISel(X86TargetMachine &tm, bool fast)
 129       : SelectionDAGISel(tm, fast),
 130         TM(tm), X86Lowering(*TM.getTargetLowering()),
 131         Subtarget(&TM.getSubtarget<X86Subtarget>()),
 132         OptForSize(false) {}
 133
 134     virtual const char *getPassName() const {
 135       return "X86 DAG->DAG Instruction Selection";
 136     }
 137
 138     /// InstructionSelect - This callback is invoked by
 139     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 140     virtual void InstructionSelect();
 141
 142     virtual void EmitFunctionEntryCode(Function &Fn, MachineFunction &MF);
 143
 144     virtual
 145       bool IsLegalAndProfitableToFold(SDNode *N, SDNode *U, SDNode *Root) const;
 146
 147 // Include the pieces autogenerated from the target description.
 148 #include "X86GenDAGISel.inc"
 149
 150   private:
 151     SDNode *Select(SDValue N);
 152     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 153
 154     bool MatchAddress(SDValue N, X86ISelAddressMode &AM,
 155                       bool isRoot = true, unsigned Depth = 0);
 156     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM,
 157                           bool isRoot, unsigned Depth);
 158     bool SelectAddr(SDValue Op, SDValue N, SDValue &Base,
 159                     SDValue &Scale, SDValue &Index, SDValue &Disp);
 160     bool SelectLEAAddr(SDValue Op, SDValue N, SDValue &Base,
 161                        SDValue &Scale, SDValue &Index, SDValue &Disp);
 162     bool SelectScalarSSELoad(SDValue Op, SDValue Pred,
 163                              SDValue N, SDValue &Base, SDValue &Scale,
 164                              SDValue &Index, SDValue &Disp,
 165                              SDValue &InChain, SDValue &OutChain);
 166     bool TryFoldLoad(SDValue P, SDValue N,
 167                      SDValue &Base, SDValue &Scale,
 168                      SDValue &Index, SDValue &Disp);
 169     void PreprocessForRMW();
 170     void PreprocessForFPConvert();
 171
 172     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 173     /// inline asm expressions.
 174     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 175                                               char ConstraintCode,
 176                                               std::vector<SDValue> &OutOps);
 177
 178     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 179
 180     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 181                                    SDValue &Scale, SDValue &Index,
 182                                    SDValue &Disp) {
 183       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 184         CurDAG->getTargetFrameIndex(AM.Base.FrameIndex, TLI.getPointerTy()) :
 185         AM.Base.Reg;
 186       Scale = getI8Imm(AM.Scale);
 187       Index = AM.IndexReg;
 188       // These are 32-bit even in 64-bit mode since RIP relative offset
 189       // is 32-bit.
 190       if (AM.GV)
 191         Disp = CurDAG->getTargetGlobalAddress(AM.GV, MVT::i32, AM.Disp);
 192       else if (AM.CP)
 193         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 194                                              AM.Align, AM.Disp);
 195       else if (AM.ES)
 196         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32);
 197       else if (AM.JT != -1)
 198         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32);
 199       else
 200         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 201     }
 202
 203     /// getI8Imm - Return a target constant with the specified value, of type
 204     /// i8.
 205     inline SDValue getI8Imm(unsigned Imm) {
 206       return CurDAG->getTargetConstant(Imm, MVT::i8);
 207     }
 208
 209     /// getI16Imm - Return a target constant with the specified value, of type
 210     /// i16.
 211     inline SDValue getI16Imm(unsigned Imm) {
 212       return CurDAG->getTargetConstant(Imm, MVT::i16);
 213     }
 214
 215     /// getI32Imm - Return a target constant with the specified value, of type
 216     /// i32.
 217     inline SDValue getI32Imm(unsigned Imm) {
 218       return CurDAG->getTargetConstant(Imm, MVT::i32);
 219     }
 220
 221     /// getGlobalBaseReg - Return an SDNode that returns the value of
 222     /// the global base register. Output instructions required to
 223     /// initialize the global base register, if necessary.
 224     ///
 225     SDNode *getGlobalBaseReg();
 226
 227     /// getTruncateTo8Bit - return an SDNode that implements a subreg based
 228     /// truncate of the specified operand to i8. This can be done with tablegen,
 229     /// except that this code uses MVT::Flag in a tricky way that happens to
 230     /// improve scheduling in some cases.
 231     SDNode *getTruncateTo8Bit(SDValue N0);
 232
 233 #ifndef NDEBUG
 234     unsigned Indent;
 235 #endif
 236   };
 237 }
 238
 239 /// findFlagUse - Return use of MVT::Flag value produced by the specified
 240 /// SDNode.
 241 ///
 242 static SDNode *findFlagUse(SDNode *N) {
 243   unsigned FlagResNo = N->getNumValues()-1;
 244   for (SDNode::use_iterator I = N->use_begin(), E = N->use_end(); I != E; ++I) {
 245     SDUse &Use = I.getUse();
 246     if (Use.getResNo() == FlagResNo)
 247       return Use.getUser();
 248   }
 249   return NULL;
 250 }
 251
 252 /// findNonImmUse - Return true if "Use" is a non-immediate use of "Def".
 253 /// This function recursively traverses up the operand chain, ignoring
 254 /// certain nodes.
 255 static bool findNonImmUse(SDNode *Use, SDNode* Def, SDNode *ImmedUse,
 256                           SDNode *Root,
 257                           SmallPtrSet<SDNode*, 16> &Visited) {
 258   if (Use->getNodeId() < Def->getNodeId() ||
 259       !Visited.insert(Use))
 260     return false;
 261
 262   for (unsigned i = 0, e = Use->getNumOperands(); i != e; ++i) {
 263     SDNode *N = Use->getOperand(i).getNode();
 264     if (N == Def) {
 265       if (Use == ImmedUse || Use == Root)
 266         continue;  // We are not looking for immediate use.
 267       assert(N != Root);
 268       return true;
 269     }
 270
 271     // Traverse up the operand chain.
 272     if (findNonImmUse(N, Def, ImmedUse, Root, Visited))
 273       return true;
 274   }
 275   return false;
 276 }
 277
 278 /// isNonImmUse - Start searching from Root up the DAG to check is Def can
 279 /// be reached. Return true if that's the case. However, ignore direct uses
 280 /// by ImmedUse (which would be U in the example illustrated in
 281 /// IsLegalAndProfitableToFold) and by Root (which can happen in the store
 282 /// case).
 283 /// FIXME: to be really generic, we should allow direct use by any node
 284 /// that is being folded. But realisticly since we only fold loads which
 285 /// have one non-chain use, we only need to watch out for load/op/store
 286 /// and load/op/cmp case where the root (store / cmp) may reach the load via
 287 /// its chain operand.
 288 static inline bool isNonImmUse(SDNode *Root, SDNode *Def, SDNode *ImmedUse) {
 289   SmallPtrSet<SDNode*, 16> Visited;
 290   return findNonImmUse(Root, Def, ImmedUse, Root, Visited);
 291 }
 292
 293
 294 bool X86DAGToDAGISel::IsLegalAndProfitableToFold(SDNode *N, SDNode *U,
 295                                                  SDNode *Root) const {
 296   if (Fast) return false;
 297
 298   if (U == Root)
 299     switch (U->getOpcode()) {
 300     default: break;
 301     case ISD::ADD:
 302     case ISD::ADDC:
 303     case ISD::ADDE:
 304     case ISD::AND:
 305     case ISD::OR:
 306     case ISD::XOR: {
 307       // If the other operand is a 8-bit immediate we should fold the immediate
 308       // instead. This reduces code size.
 309       // e.g.
 310       // movl 4(%esp), %eax
 311       // addl $4, %eax
 312       // vs.
 313       // movl $4, %eax
 314       // addl 4(%esp), %eax
 315       // The former is 2 bytes shorter. In case where the increment is 1, then
 316       // the saving can be 4 bytes (by using incl %eax).
 317       ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(U->getOperand(1));
 318       if (Imm) {
 319         if (U->getValueType(0) == MVT::i64) {
 320           if ((int32_t)Imm->getZExtValue() == (int64_t)Imm->getZExtValue())
 321             return false;
 322         } else {
 323           if ((int8_t)Imm->getZExtValue() == (int64_t)Imm->getZExtValue())
 324             return false;
 325         }
 326       }
 327     }
 328     }
 329
 330   // If Root use can somehow reach N through a path that that doesn't contain
 331   // U then folding N would create a cycle. e.g. In the following
 332   // diagram, Root can reach N through X. If N is folded into into Root, then
 333   // X is both a predecessor and a successor of U.
 334   //
 335   //          [N*]           //
 336   //         ^   ^           //
 337   //        /     \          //
 338   //      [U*]    [X]?       //
 339   //        ^     ^          //
 340   //         \   /           //
 341   //          \ /            //
 342   //         [Root*]         //
 343   //
 344   // * indicates nodes to be folded together.
 345   //
 346   // If Root produces a flag, then it gets (even more) interesting. Since it
 347   // will be "glued" together with its flag use in the scheduler, we need to
 348   // check if it might reach N.
 349   //
 350   //          [N*]           //
 351   //         ^   ^           //
 352   //        /     \          //
 353   //      [U*]    [X]?       //
 354   //        ^       ^        //
 355   //         \       \       //
 356   //          \      |       //
 357   //         [Root*] |       //
 358   //          ^      |       //
 359   //          f      |       //
 360   //          |      /       //
 361   //         [Y]    /        //
 362   //           ^   /         //
 363   //           f  /          //
 364   //           | /           //
 365   //          [FU]           //
 366   //
 367   // If FU (flag use) indirectly reaches N (the load), and Root folds N
 368   // (call it Fold), then X is a predecessor of FU and a successor of
 369   // Fold. But since Fold and FU are flagged together, this will create
 370   // a cycle in the scheduling graph.
 371
 372   MVT VT = Root->getValueType(Root->getNumValues()-1);
 373   while (VT == MVT::Flag) {
 374     SDNode *FU = findFlagUse(Root);
 375     if (FU == NULL)
 376       break;
 377     Root = FU;
 378     VT = Root->getValueType(Root->getNumValues()-1);
 379   }
 380
 381   return !isNonImmUse(Root, N, U);
 382 }
 383
 384 /// MoveBelowTokenFactor - Replace TokenFactor operand with load's chain operand
 385 /// and move load below the TokenFactor. Replace store's chain operand with
 386 /// load's chain result.
 387 static void MoveBelowTokenFactor(SelectionDAG *CurDAG, SDValue Load,
 388                                  SDValue Store, SDValue TF) {
 389   SmallVector<SDValue, 4> Ops;
 390   for (unsigned i = 0, e = TF.getNode()->getNumOperands(); i != e; ++i)
 391     if (Load.getNode() == TF.getOperand(i).getNode())
 392       Ops.push_back(Load.getOperand(0));
 393     else
 394       Ops.push_back(TF.getOperand(i));
 395   CurDAG->UpdateNodeOperands(TF, &Ops[0], Ops.size());
 396   CurDAG->UpdateNodeOperands(Load, TF, Load.getOperand(1), Load.getOperand(2));
 397   CurDAG->UpdateNodeOperands(Store, Load.getValue(1), Store.getOperand(1),
 398                              Store.getOperand(2), Store.getOperand(3));
 399 }
 400
 401 /// isRMWLoad - Return true if N is a load that's part of RMW sub-DAG.
 402 ///
 403 static bool isRMWLoad(SDValue N, SDValue Chain, SDValue Address,
 404                       SDValue &Load) {
 405   if (N.getOpcode() == ISD::BIT_CONVERT)
 406     N = N.getOperand(0);
 407
 408   LoadSDNode *LD = dyn_cast<LoadSDNode>(N);
 409   if (!LD || LD->isVolatile())
 410     return false;
 411   if (LD->getAddressingMode() != ISD::UNINDEXED)
 412     return false;
 413
 414   ISD::LoadExtType ExtType = LD->getExtensionType();
 415   if (ExtType != ISD::NON_EXTLOAD && ExtType != ISD::EXTLOAD)
 416     return false;
 417
 418   if (N.hasOneUse() &&
 419       N.getOperand(1) == Address &&
 420       N.getNode()->isOperandOf(Chain.getNode())) {
 421     Load = N;
 422     return true;
 423   }
 424   return false;
 425 }
 426
 427 /// MoveBelowCallSeqStart - Replace CALLSEQ_START operand with load's chain
 428 /// operand and move load below the call's chain operand.
 429 static void MoveBelowCallSeqStart(SelectionDAG *CurDAG, SDValue Load,
 430                                   SDValue Call, SDValue CallSeqStart) {
 431   SmallVector<SDValue, 8> Ops;
 432   SDValue Chain = CallSeqStart.getOperand(0);
 433   if (Chain.getNode() == Load.getNode())
 434     Ops.push_back(Load.getOperand(0));
 435   else {
 436     assert(Chain.getOpcode() == ISD::TokenFactor &&
 437            "Unexpected CallSeqStart chain operand");
 438     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 439       if (Chain.getOperand(i).getNode() == Load.getNode())
 440         Ops.push_back(Load.getOperand(0));
 441       else
 442         Ops.push_back(Chain.getOperand(i));
 443     SDValue NewChain =
 444       CurDAG->getNode(ISD::TokenFactor, MVT::Other, &Ops[0], Ops.size());
 445     Ops.clear();
 446     Ops.push_back(NewChain);
 447   }
 448   for (unsigned i = 1, e = CallSeqStart.getNumOperands(); i != e; ++i)
 449     Ops.push_back(CallSeqStart.getOperand(i));
 450   CurDAG->UpdateNodeOperands(CallSeqStart, &Ops[0], Ops.size());
 451   CurDAG->UpdateNodeOperands(Load, Call.getOperand(0),
 452                              Load.getOperand(1), Load.getOperand(2));
 453   Ops.clear();
 454   Ops.push_back(SDValue(Load.getNode(), 1));
 455   for (unsigned i = 1, e = Call.getNode()->getNumOperands(); i != e; ++i)
 456     Ops.push_back(Call.getOperand(i));
 457   CurDAG->UpdateNodeOperands(Call, &Ops[0], Ops.size());
 458 }
 459
 460 /// isCalleeLoad - Return true if call address is a load and it can be
 461 /// moved below CALLSEQ_START and the chains leading up to the call.
 462 /// Return the CALLSEQ_START by reference as a second output.
 463 static bool isCalleeLoad(SDValue Callee, SDValue &Chain) {
 464   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 465     return false;
 466   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 467   if (!LD ||
 468       LD->isVolatile() ||
 469       LD->getAddressingMode() != ISD::UNINDEXED ||
 470       LD->getExtensionType() != ISD::NON_EXTLOAD)
 471     return false;
 472
 473   // Now let's find the callseq_start.
 474   while (Chain.getOpcode() != ISD::CALLSEQ_START) {
 475     if (!Chain.hasOneUse())
 476       return false;
 477     Chain = Chain.getOperand(0);
 478   }
 479
 480   if (Chain.getOperand(0).getNode() == Callee.getNode())
 481     return true;
 482   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 483       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()))
 484     return true;
 485   return false;
 486 }
 487
 488
 489 /// PreprocessForRMW - Preprocess the DAG to make instruction selection better.
 490 /// This is only run if not in -fast mode (aka -O0).
 491 /// This allows the instruction selector to pick more read-modify-write
 492 /// instructions. This is a common case:
 493 ///
 494 ///     [Load chain]
 495 ///         ^
 496 ///         |
 497 ///       [Load]
 498 ///       ^    ^
 499 ///       |    |
 500 ///      /      \-
 501 ///     /         |
 502 /// [TokenFactor] [Op]
 503 ///     ^          ^
 504 ///     |          |
 505 ///      \        /
 506 ///       \      /
 507 ///       [Store]
 508 ///
 509 /// The fact the store's chain operand != load's chain will prevent the
 510 /// (store (op (load))) instruction from being selected. We can transform it to:
 511 ///
 512 ///     [Load chain]
 513 ///         ^
 514 ///         |
 515 ///    [TokenFactor]
 516 ///         ^
 517 ///         |
 518 ///       [Load]
 519 ///       ^    ^
 520 ///       |    |
 521 ///       |     \-
 522 ///       |       |
 523 ///       |     [Op]
 524 ///       |       ^
 525 ///       |       |
 526 ///       \      /
 527 ///        \    /
 528 ///       [Store]
 529 void X86DAGToDAGISel::PreprocessForRMW() {
 530   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 531          E = CurDAG->allnodes_end(); I != E; ++I) {
 532     if (I->getOpcode() == X86ISD::CALL) {
 533       /// Also try moving call address load from outside callseq_start to just
 534       /// before the call to allow it to be folded.
 535       ///
 536       ///     [Load chain]
 537       ///         ^
 538       ///         |
 539       ///       [Load]
 540       ///       ^    ^
 541       ///       |    |
 542       ///      /      \--
 543       ///     /          |
 544       ///[CALLSEQ_START] |
 545       ///     ^          |
 546       ///     |          |
 547       /// [LOAD/C2Reg]   |
 548       ///     |          |
 549       ///      \        /
 550       ///       \      /
 551       ///       [CALL]
 552       SDValue Chain = I->getOperand(0);
 553       SDValue Load  = I->getOperand(1);
 554       if (!isCalleeLoad(Load, Chain))
 555         continue;
 556       MoveBelowCallSeqStart(CurDAG, Load, SDValue(I, 0), Chain);
 557       ++NumLoadMoved;
 558       continue;
 559     }
 560
 561     if (!ISD::isNON_TRUNCStore(I))
 562       continue;
 563     SDValue Chain = I->getOperand(0);
 564
 565     if (Chain.getNode()->getOpcode() != ISD::TokenFactor)
 566       continue;
 567
 568     SDValue N1 = I->getOperand(1);
 569     SDValue N2 = I->getOperand(2);
 570     if ((N1.getValueType().isFloatingPoint() &&
 571          !N1.getValueType().isVector()) ||
 572         !N1.hasOneUse())
 573       continue;
 574
 575     bool RModW = false;
 576     SDValue Load;
 577     unsigned Opcode = N1.getNode()->getOpcode();
 578     switch (Opcode) {
 579     case ISD::ADD:
 580     case ISD::MUL:
 581     case ISD::AND:
 582     case ISD::OR:
 583     case ISD::XOR:
 584     case ISD::ADDC:
 585     case ISD::ADDE:
 586     case ISD::VECTOR_SHUFFLE: {
 587       SDValue N10 = N1.getOperand(0);
 588       SDValue N11 = N1.getOperand(1);
 589       RModW = isRMWLoad(N10, Chain, N2, Load);
 590       if (!RModW)
 591         RModW = isRMWLoad(N11, Chain, N2, Load);
 592       break;
 593     }
 594     case ISD::SUB:
 595     case ISD::SHL:
 596     case ISD::SRA:
 597     case ISD::SRL:
 598     case ISD::ROTL:
 599     case ISD::ROTR:
 600     case ISD::SUBC:
 601     case ISD::SUBE:
 602     case X86ISD::SHLD:
 603     case X86ISD::SHRD: {
 604       SDValue N10 = N1.getOperand(0);
 605       RModW = isRMWLoad(N10, Chain, N2, Load);
 606       break;
 607     }
 608     }
 609
 610     if (RModW) {
 611       MoveBelowTokenFactor(CurDAG, Load, SDValue(I, 0), Chain);
 612       ++NumLoadMoved;
 613     }
 614   }
 615 }
 616
 617
 618 /// PreprocessForFPConvert - Walk over the dag lowering fpround and fpextend
 619 /// nodes that target the FP stack to be store and load to the stack.  This is a
 620 /// gross hack.  We would like to simply mark these as being illegal, but when
 621 /// we do that, legalize produces these when it expands calls, then expands
 622 /// these in the same legalize pass.  We would like dag combine to be able to
 623 /// hack on these between the call expansion and the node legalization.  As such
 624 /// this pass basically does "really late" legalization of these inline with the
 625 /// X86 isel pass.
 626 void X86DAGToDAGISel::PreprocessForFPConvert() {
 627   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 628        E = CurDAG->allnodes_end(); I != E; ) {
 629     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 630     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 631       continue;
 632
 633     // If the source and destination are SSE registers, then this is a legal
 634     // conversion that should not be lowered.
 635     MVT SrcVT = N->getOperand(0).getValueType();
 636     MVT DstVT = N->getValueType(0);
 637     bool SrcIsSSE = X86Lowering.isScalarFPTypeInSSEReg(SrcVT);
 638     bool DstIsSSE = X86Lowering.isScalarFPTypeInSSEReg(DstVT);
 639     if (SrcIsSSE && DstIsSSE)
 640       continue;
 641
 642     if (!SrcIsSSE && !DstIsSSE) {
 643       // If this is an FPStack extension, it is a noop.
 644       if (N->getOpcode() == ISD::FP_EXTEND)
 645         continue;
 646       // If this is a value-preserving FPStack truncation, it is a noop.
 647       if (N->getConstantOperandVal(1))
 648         continue;
 649     }
 650
 651     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 652     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 653     // operations.  Based on this, decide what we want to do.
 654     MVT MemVT;
 655     if (N->getOpcode() == ISD::FP_ROUND)
 656       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 657     else
 658       MemVT = SrcIsSSE ? SrcVT : DstVT;
 659
 660     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 661     DebugLoc dl = N->getDebugLoc();
 662
 663     // FIXME: optimize the case where the src/dest is a load or store?
 664     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 665                                           N->getOperand(0),
 666                                           MemTmp, NULL, 0, MemVT);
 667     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 668                                         NULL, 0, MemVT);
 669
 670     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 671     // extload we created.  This will cause general havok on the dag because
 672     // anything below the conversion could be folded into other existing nodes.
 673     // To avoid invalidating 'I', back it up to the convert node.
 674     --I;
 675     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 676
 677     // Now that we did that, the node is dead.  Increment the iterator to the
 678     // next node to process, then delete N.
 679     ++I;
 680     CurDAG->DeleteNode(N);
 681   }
 682 }
 683
 684 /// InstructionSelectBasicBlock - This callback is invoked by SelectionDAGISel
 685 /// when it has created a SelectionDAG for us to codegen.
 686 void X86DAGToDAGISel::InstructionSelect() {
 687   CurBB = BB;  // BB can change as result of isel.
 688   const Function *F = CurDAG->getMachineFunction().getFunction();
 689   OptForSize = F->hasFnAttr(Attribute::OptimizeForSize);
 690
 691   DEBUG(BB->dump());
 692   if (!Fast)
 693     PreprocessForRMW();
 694
 695   // FIXME: This should only happen when not -fast.
 696   PreprocessForFPConvert();
 697
 698   // Codegen the basic block.
 699 #ifndef NDEBUG
 700   DOUT << "===== Instruction selection begins:\n";
 701   Indent = 0;
 702 #endif
 703   SelectRoot(*CurDAG);
 704 #ifndef NDEBUG
 705   DOUT << "===== Instruction selection ends:\n";
 706 #endif
 707
 708   CurDAG->RemoveDeadNodes();
 709 }
 710
 711 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 712 /// the main function.
 713 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 714                                              MachineFrameInfo *MFI) {
 715   const TargetInstrInfo *TII = TM.getInstrInfo();
 716   if (Subtarget->isTargetCygMing())
 717     BuildMI(BB, TII->get(X86::CALLpcrel32)).addExternalSymbol("__main");
 718 }
 719
 720 void X86DAGToDAGISel::EmitFunctionEntryCode(Function &Fn, MachineFunction &MF) {
 721   // If this is main, emit special code for main.
 722   MachineBasicBlock *BB = MF.begin();
 723   if (Fn.hasExternalLinkage() && Fn.getName() == "main")
 724     EmitSpecialCodeForMain(BB, MF.getFrameInfo());
 725 }
 726
 727 /// MatchAddress - Add the specified node to the specified addressing mode,
 728 /// returning true if it cannot be done.  This just pattern matches for the
 729 /// addressing mode.
 730 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM,
 731                                    bool isRoot, unsigned Depth) {
 732   bool is64Bit = Subtarget->is64Bit();
 733   DebugLoc dl = N.getNode()->getDebugLoc();
 734   DOUT << "MatchAddress: "; DEBUG(AM.dump());
 735   // Limit recursion.
 736   if (Depth > 5)
 737     return MatchAddressBase(N, AM, isRoot, Depth);
 738
 739   // RIP relative addressing: %rip + 32-bit displacement!
 740   if (AM.isRIPRel) {
 741     if (!AM.ES && AM.JT != -1 && N.getOpcode() == ISD::Constant) {
 742       uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 743       if (!is64Bit || isInt32(AM.Disp + Val)) {
 744         AM.Disp += Val;
 745         return false;
 746       }
 747     }
 748     return true;
 749   }
 750
 751   switch (N.getOpcode()) {
 752   default: break;
 753   case ISD::Constant: {
 754     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 755     if (!is64Bit || isInt32(AM.Disp + Val)) {
 756       AM.Disp += Val;
 757       return false;
 758     }
 759     break;
 760   }
 761
 762   case X86ISD::Wrapper: {
 763     DOUT << "Wrapper: 64bit " << is64Bit;
 764     DOUT << " AM "; DEBUG(AM.dump()); DOUT << "\n";
 765     // Under X86-64 non-small code model, GV (and friends) are 64-bits.
 766     // Also, base and index reg must be 0 in order to use rip as base.
 767     if (is64Bit && (TM.getCodeModel() != CodeModel::Small ||
 768                     AM.Base.Reg.getNode() || AM.IndexReg.getNode()))
 769       break;
 770     if (AM.GV != 0 || AM.CP != 0 || AM.ES != 0 || AM.JT != -1)
 771       break;
 772     // If value is available in a register both base and index components have
 773     // been picked, we can't fit the result available in the register in the
 774     // addressing mode. Duplicate GlobalAddress or ConstantPool as displacement.
 775     {
 776       SDValue N0 = N.getOperand(0);
 777       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 778         uint64_t Offset = G->getOffset();
 779         if (!is64Bit || isInt32(AM.Disp + Offset)) {
 780           GlobalValue *GV = G->getGlobal();
 781           AM.GV = GV;
 782           AM.Disp += Offset;
 783           AM.isRIPRel = TM.symbolicAddressesAreRIPRel();
 784           return false;
 785         }
 786       } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 787         uint64_t Offset = CP->getOffset();
 788         if (!is64Bit || isInt32(AM.Disp + Offset)) {
 789           AM.CP = CP->getConstVal();
 790           AM.Align = CP->getAlignment();
 791           AM.Disp += Offset;
 792           AM.isRIPRel = TM.symbolicAddressesAreRIPRel();
 793           return false;
 794         }
 795       } else if (ExternalSymbolSDNode *S =dyn_cast<ExternalSymbolSDNode>(N0)) {
 796         AM.ES = S->getSymbol();
 797         AM.isRIPRel = TM.symbolicAddressesAreRIPRel();
 798         return false;
 799       } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 800         AM.JT = J->getIndex();
 801         AM.isRIPRel = TM.symbolicAddressesAreRIPRel();
 802         return false;
 803       }
 804     }
 805     break;
 806   }
 807
 808   case ISD::FrameIndex:
 809     if (AM.BaseType == X86ISelAddressMode::RegBase
 810         && AM.Base.Reg.getNode() == 0) {
 811       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
 812       AM.Base.FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
 813       return false;
 814     }
 815     break;
 816
 817   case ISD::SHL:
 818     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1 || AM.isRIPRel)
 819       break;
 820
 821     if (ConstantSDNode
 822           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
 823       unsigned Val = CN->getZExtValue();
 824       if (Val == 1 || Val == 2 || Val == 3) {
 825         AM.Scale = 1 << Val;
 826         SDValue ShVal = N.getNode()->getOperand(0);
 827
 828         // Okay, we know that we have a scale by now.  However, if the scaled
 829         // value is an add of something and a constant, we can fold the
 830         // constant into the disp field here.
 831         if (ShVal.getNode()->getOpcode() == ISD::ADD && ShVal.hasOneUse() &&
 832             isa<ConstantSDNode>(ShVal.getNode()->getOperand(1))) {
 833           AM.IndexReg = ShVal.getNode()->getOperand(0);
 834           ConstantSDNode *AddVal =
 835             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
 836           uint64_t Disp = AM.Disp + (AddVal->getSExtValue() << Val);
 837           if (!is64Bit || isInt32(Disp))
 838             AM.Disp = Disp;
 839           else
 840             AM.IndexReg = ShVal;
 841         } else {
 842           AM.IndexReg = ShVal;
 843         }
 844         return false;
 845       }
 846     break;
 847     }
 848
 849   case ISD::SMUL_LOHI:
 850   case ISD::UMUL_LOHI:
 851     // A mul_lohi where we need the low part can be folded as a plain multiply.
 852     if (N.getResNo() != 0) break;
 853     // FALL THROUGH
 854   case ISD::MUL:
 855     // X*[3,5,9] -> X+X*[2,4,8]
 856     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 857         AM.Base.Reg.getNode() == 0 &&
 858         AM.IndexReg.getNode() == 0 &&
 859         !AM.isRIPRel) {
 860       if (ConstantSDNode
 861             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
 862         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
 863             CN->getZExtValue() == 9) {
 864           AM.Scale = unsigned(CN->getZExtValue())-1;
 865
 866           SDValue MulVal = N.getNode()->getOperand(0);
 867           SDValue Reg;
 868
 869           // Okay, we know that we have a scale by now.  However, if the scaled
 870           // value is an add of something and a constant, we can fold the
 871           // constant into the disp field here.
 872           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
 873               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
 874             Reg = MulVal.getNode()->getOperand(0);
 875             ConstantSDNode *AddVal =
 876               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
 877             uint64_t Disp = AM.Disp + AddVal->getSExtValue() *
 878                                       CN->getZExtValue();
 879             if (!is64Bit || isInt32(Disp))
 880               AM.Disp = Disp;
 881             else
 882               Reg = N.getNode()->getOperand(0);
 883           } else {
 884             Reg = N.getNode()->getOperand(0);
 885           }
 886
 887           AM.IndexReg = AM.Base.Reg = Reg;
 888           return false;
 889         }
 890     }
 891     break;
 892
 893   case ISD::ADD: {
 894     X86ISelAddressMode Backup = AM;
 895     if (!MatchAddress(N.getNode()->getOperand(0), AM, false, Depth+1) &&
 896         !MatchAddress(N.getNode()->getOperand(1), AM, false, Depth+1))
 897       return false;
 898     AM = Backup;
 899     if (!MatchAddress(N.getNode()->getOperand(1), AM, false, Depth+1) &&
 900         !MatchAddress(N.getNode()->getOperand(0), AM, false, Depth+1))
 901       return false;
 902     AM = Backup;
 903     break;
 904   }
 905
 906   case ISD::OR:
 907     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
 908     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 909       X86ISelAddressMode Backup = AM;
 910       uint64_t Offset = CN->getSExtValue();
 911       // Start with the LHS as an addr mode.
 912       if (!MatchAddress(N.getOperand(0), AM, false) &&
 913           // Address could not have picked a GV address for the displacement.
 914           AM.GV == NULL &&
 915           // On x86-64, the resultant disp must fit in 32-bits.
 916           (!is64Bit || isInt32(AM.Disp + Offset)) &&
 917           // Check to see if the LHS & C is zero.
 918           CurDAG->MaskedValueIsZero(N.getOperand(0), CN->getAPIntValue())) {
 919         AM.Disp += Offset;
 920         return false;
 921       }
 922       AM = Backup;
 923     }
 924     break;
 925
 926   case ISD::AND: {
 927     // Handle "(x << C1) & C2" as "(X & (C2>>C1)) << C1" if safe and if this
 928     // allows us to fold the shift into this addressing mode.
 929     SDValue Shift = N.getOperand(0);
 930     if (Shift.getOpcode() != ISD::SHL) break;
 931
 932     // Scale must not be used already.
 933     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
 934
 935     // Not when RIP is used as the base.
 936     if (AM.isRIPRel) break;
 937
 938     ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N.getOperand(1));
 939     ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
 940     if (!C1 || !C2) break;
 941
 942     // Not likely to be profitable if either the AND or SHIFT node has more
 943     // than one use (unless all uses are for address computation). Besides,
 944     // isel mechanism requires their node ids to be reused.
 945     if (!N.hasOneUse() || !Shift.hasOneUse())
 946       break;
 947
 948     // Verify that the shift amount is something we can fold.
 949     unsigned ShiftCst = C1->getZExtValue();
 950     if (ShiftCst != 1 && ShiftCst != 2 && ShiftCst != 3)
 951       break;
 952
 953     // Get the new AND mask, this folds to a constant.
 954     SDValue X = Shift.getOperand(0);
 955     SDValue NewANDMask = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
 956                                          SDValue(C2, 0), SDValue(C1, 0));
 957     SDValue NewAND = CurDAG->getNode(ISD::AND, dl, N.getValueType(), X,
 958                                      NewANDMask);
 959     SDValue NewSHIFT = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
 960                                        NewAND, SDValue(C1, 0));
 961
 962     // Insert the new nodes into the topological ordering.
 963     if (C1->getNodeId() > X.getNode()->getNodeId()) {
 964       CurDAG->RepositionNode(X.getNode(), C1);
 965       C1->setNodeId(X.getNode()->getNodeId());
 966     }
 967     if (NewANDMask.getNode()->getNodeId() == -1 ||
 968         NewANDMask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
 969       CurDAG->RepositionNode(X.getNode(), NewANDMask.getNode());
 970       NewANDMask.getNode()->setNodeId(X.getNode()->getNodeId());
 971     }
 972     if (NewAND.getNode()->getNodeId() == -1 ||
 973         NewAND.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
 974       CurDAG->RepositionNode(Shift.getNode(), NewAND.getNode());
 975       NewAND.getNode()->setNodeId(Shift.getNode()->getNodeId());
 976     }
 977     if (NewSHIFT.getNode()->getNodeId() == -1 ||
 978         NewSHIFT.getNode()->getNodeId() > N.getNode()->getNodeId()) {
 979       CurDAG->RepositionNode(N.getNode(), NewSHIFT.getNode());
 980       NewSHIFT.getNode()->setNodeId(N.getNode()->getNodeId());
 981     }
 982
 983     CurDAG->ReplaceAllUsesWith(N, NewSHIFT);
 984
 985     AM.Scale = 1 << ShiftCst;
 986     AM.IndexReg = NewAND;
 987     return false;
 988   }
 989   }
 990
 991   return MatchAddressBase(N, AM, isRoot, Depth);
 992 }
 993
 994 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
 995 /// specified addressing mode without any further recursion.
 996 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM,
 997                                        bool isRoot, unsigned Depth) {
 998   // Is the base register already occupied?
 999   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base.Reg.getNode()) {
1000     // If so, check to see if the scale index register is set.
1001     if (AM.IndexReg.getNode() == 0 && !AM.isRIPRel) {
1002       AM.IndexReg = N;
1003       AM.Scale = 1;
1004       return false;
1005     }
1006
1007     // Otherwise, we cannot select it.
1008     return true;
1009   }
1010
1011   // Default, generate it as a register.
1012   AM.BaseType = X86ISelAddressMode::RegBase;
1013   AM.Base.Reg = N;
1014   return false;
1015 }
1016
1017 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1018 /// It returns the operands which make up the maximal addressing mode it can
1019 /// match by reference.
1020 bool X86DAGToDAGISel::SelectAddr(SDValue Op, SDValue N, SDValue &Base,
1021                                  SDValue &Scale, SDValue &Index,
1022                                  SDValue &Disp) {
1023   X86ISelAddressMode AM;
1024   if (MatchAddress(N, AM))
1025     return false;
1026
1027   MVT VT = N.getValueType();
1028   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1029     if (!AM.Base.Reg.getNode())
1030       AM.Base.Reg = CurDAG->getRegister(0, VT);
1031   }
1032
1033   if (!AM.IndexReg.getNode())
1034     AM.IndexReg = CurDAG->getRegister(0, VT);
1035
1036   getAddressOperands(AM, Base, Scale, Index, Disp);
1037   return true;
1038 }
1039
1040 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1041 /// match a load whose top elements are either undef or zeros.  The load flavor
1042 /// is derived from the type of N, which is either v4f32 or v2f64.
1043 bool X86DAGToDAGISel::SelectScalarSSELoad(SDValue Op, SDValue Pred,
1044                                           SDValue N, SDValue &Base,
1045                                           SDValue &Scale, SDValue &Index,
1046                                           SDValue &Disp, SDValue &InChain,
1047                                           SDValue &OutChain) {
1048   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1049     InChain = N.getOperand(0).getValue(1);
1050     if (ISD::isNON_EXTLoad(InChain.getNode()) &&
1051         InChain.getValue(0).hasOneUse() &&
1052         N.hasOneUse() &&
1053         IsLegalAndProfitableToFold(N.getNode(), Pred.getNode(), Op.getNode())) {
1054       LoadSDNode *LD = cast<LoadSDNode>(InChain);
1055       if (!SelectAddr(Op, LD->getBasePtr(), Base, Scale, Index, Disp))
1056         return false;
1057       OutChain = LD->getChain();
1058       return true;
1059     }
1060   }
1061
1062   // Also handle the case where we explicitly require zeros in the top
1063   // elements.  This is a vector shuffle from the zero vector.
1064   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1065       // Check to see if the top elements are all zeros (or bitcast of zeros).
1066       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1067       N.getOperand(0).getNode()->hasOneUse() &&
1068       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1069       N.getOperand(0).getOperand(0).hasOneUse()) {
1070     // Okay, this is a zero extending load.  Fold it.
1071     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1072     if (!SelectAddr(Op, LD->getBasePtr(), Base, Scale, Index, Disp))
1073       return false;
1074     OutChain = LD->getChain();
1075     InChain = SDValue(LD, 1);
1076     return true;
1077   }
1078   return false;
1079 }
1080
1081
1082 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1083 /// mode it matches can be cost effectively emitted as an LEA instruction.
1084 bool X86DAGToDAGISel::SelectLEAAddr(SDValue Op, SDValue N,
1085                                     SDValue &Base, SDValue &Scale,
1086                                     SDValue &Index, SDValue &Disp) {
1087   X86ISelAddressMode AM;
1088   if (MatchAddress(N, AM))
1089     return false;
1090
1091   MVT VT = N.getValueType();
1092   unsigned Complexity = 0;
1093   if (AM.BaseType == X86ISelAddressMode::RegBase)
1094     if (AM.Base.Reg.getNode())
1095       Complexity = 1;
1096     else
1097       AM.Base.Reg = CurDAG->getRegister(0, VT);
1098   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1099     Complexity = 4;
1100
1101   if (AM.IndexReg.getNode())
1102     Complexity++;
1103   else
1104     AM.IndexReg = CurDAG->getRegister(0, VT);
1105
1106   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1107   // a simple shift.
1108   if (AM.Scale > 1)
1109     Complexity++;
1110
1111   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1112   // to a LEA. This is determined with some expermentation but is by no means
1113   // optimal (especially for code size consideration). LEA is nice because of
1114   // its three-address nature. Tweak the cost function again when we can run
1115   // convertToThreeAddress() at register allocation time.
1116   if (AM.GV || AM.CP || AM.ES || AM.JT != -1) {
1117     // For X86-64, we should always use lea to materialize RIP relative
1118     // addresses.
1119     if (Subtarget->is64Bit())
1120       Complexity = 4;
1121     else
1122       Complexity += 2;
1123   }
1124
1125   if (AM.Disp && (AM.Base.Reg.getNode() || AM.IndexReg.getNode()))
1126     Complexity++;
1127
1128   if (Complexity > 2) {
1129     getAddressOperands(AM, Base, Scale, Index, Disp);
1130     return true;
1131   }
1132   return false;
1133 }
1134
1135 bool X86DAGToDAGISel::TryFoldLoad(SDValue P, SDValue N,
1136                                   SDValue &Base, SDValue &Scale,
1137                                   SDValue &Index, SDValue &Disp) {
1138   if (ISD::isNON_EXTLoad(N.getNode()) &&
1139       N.hasOneUse() &&
1140       IsLegalAndProfitableToFold(N.getNode(), P.getNode(), P.getNode()))
1141     return SelectAddr(P, N.getOperand(1), Base, Scale, Index, Disp);
1142   return false;
1143 }
1144
1145 /// getGlobalBaseReg - Return an SDNode that returns the value of
1146 /// the global base register. Output instructions required to
1147 /// initialize the global base register, if necessary.
1148 ///
1149 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1150   MachineFunction *MF = CurBB->getParent();
1151   unsigned GlobalBaseReg = TM.getInstrInfo()->getGlobalBaseReg(MF);
1152   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).getNode();
1153 }
1154
1155 static SDNode *FindCallStartFromCall(SDNode *Node) {
1156   if (Node->getOpcode() == ISD::CALLSEQ_START) return Node;
1157     assert(Node->getOperand(0).getValueType() == MVT::Other &&
1158          "Node doesn't have a token chain argument!");
1159   return FindCallStartFromCall(Node->getOperand(0).getNode());
1160 }
1161
1162 /// getTruncateTo8Bit - return an SDNode that implements a subreg based
1163 /// truncate of the specified operand to i8. This can be done with tablegen,
1164 /// except that this code uses MVT::Flag in a tricky way that happens to
1165 /// improve scheduling in some cases.
1166 SDNode *X86DAGToDAGISel::getTruncateTo8Bit(SDValue N0) {
1167   assert(!Subtarget->is64Bit() &&
1168          "getTruncateTo8Bit is only needed on x86-32!");
1169   SDValue SRIdx = CurDAG->getTargetConstant(1, MVT::i32); // SubRegSet 1
1170   DebugLoc dl = N0.getNode()->getDebugLoc();
1171
1172   // Ensure that the source register has an 8-bit subreg on 32-bit targets
1173   unsigned Opc;
1174   MVT N0VT = N0.getValueType();
1175   switch (N0VT.getSimpleVT()) {
1176   default: assert(0 && "Unknown truncate!");
1177   case MVT::i16:
1178     Opc = X86::MOV16to16_;
1179     break;
1180   case MVT::i32:
1181     Opc = X86::MOV32to32_;
1182     break;
1183   }
1184
1185   // The use of MVT::Flag here is not strictly accurate, but it helps
1186   // scheduling in some cases.
1187   N0 = SDValue(CurDAG->getTargetNode(Opc, dl, N0VT, MVT::Flag, N0), 0);
1188   return CurDAG->getTargetNode(X86::EXTRACT_SUBREG, dl,
1189                                MVT::i8, N0, SRIdx, N0.getValue(1));
1190 }
1191
1192 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1193   SDValue Chain = Node->getOperand(0);
1194   SDValue In1 = Node->getOperand(1);
1195   SDValue In2L = Node->getOperand(2);
1196   SDValue In2H = Node->getOperand(3);
1197   SDValue Tmp0, Tmp1, Tmp2, Tmp3;
1198   if (!SelectAddr(In1, In1, Tmp0, Tmp1, Tmp2, Tmp3))
1199     return NULL;
1200   SDValue LSI = Node->getOperand(4);    // MemOperand
1201   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, In2L, In2H, LSI, Chain };
1202   return CurDAG->getTargetNode(Opc, Node->getDebugLoc(),
1203                                MVT::i32, MVT::i32, MVT::Other, Ops, 8);
1204 }
1205
1206 SDNode *X86DAGToDAGISel::Select(SDValue N) {
1207   SDNode *Node = N.getNode();
1208   MVT NVT = Node->getValueType(0);
1209   unsigned Opc, MOpc;
1210   unsigned Opcode = Node->getOpcode();
1211   DebugLoc dl = Node->getDebugLoc();
1212
1213 #ifndef NDEBUG
1214   DOUT << std::string(Indent, ' ') << "Selecting: ";
1215   DEBUG(Node->dump(CurDAG));
1216   DOUT << "\n";
1217   Indent += 2;
1218 #endif
1219
1220   if (Node->isMachineOpcode()) {
1221 #ifndef NDEBUG
1222     DOUT << std::string(Indent-2, ' ') << "== ";
1223     DEBUG(Node->dump(CurDAG));
1224     DOUT << "\n";
1225     Indent -= 2;
1226 #endif
1227     return NULL;   // Already selected.
1228   }
1229
1230   switch (Opcode) {
1231     default: break;
1232     case X86ISD::GlobalBaseReg:
1233       return getGlobalBaseReg();
1234
1235     case X86ISD::ATOMOR64_DAG:
1236       return SelectAtomic64(Node, X86::ATOMOR6432);
1237     case X86ISD::ATOMXOR64_DAG:
1238       return SelectAtomic64(Node, X86::ATOMXOR6432);
1239     case X86ISD::ATOMADD64_DAG:
1240       return SelectAtomic64(Node, X86::ATOMADD6432);
1241     case X86ISD::ATOMSUB64_DAG:
1242       return SelectAtomic64(Node, X86::ATOMSUB6432);
1243     case X86ISD::ATOMNAND64_DAG:
1244       return SelectAtomic64(Node, X86::ATOMNAND6432);
1245     case X86ISD::ATOMAND64_DAG:
1246       return SelectAtomic64(Node, X86::ATOMAND6432);
1247     case X86ISD::ATOMSWAP64_DAG:
1248       return SelectAtomic64(Node, X86::ATOMSWAP6432);
1249
1250     case ISD::SMUL_LOHI:
1251     case ISD::UMUL_LOHI: {
1252       SDValue N0 = Node->getOperand(0);
1253       SDValue N1 = Node->getOperand(1);
1254
1255       bool isSigned = Opcode == ISD::SMUL_LOHI;
1256       if (!isSigned)
1257         switch (NVT.getSimpleVT()) {
1258         default: assert(0 && "Unsupported VT!");
1259         case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
1260         case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
1261         case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
1262         case MVT::i64: Opc = X86::MUL64r; MOpc = X86::MUL64m; break;
1263         }
1264       else
1265         switch (NVT.getSimpleVT()) {
1266         default: assert(0 && "Unsupported VT!");
1267         case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
1268         case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
1269         case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
1270         case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
1271         }
1272
1273       unsigned LoReg, HiReg;
1274       switch (NVT.getSimpleVT()) {
1275       default: assert(0 && "Unsupported VT!");
1276       case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
1277       case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
1278       case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
1279       case MVT::i64: LoReg = X86::RAX; HiReg = X86::RDX; break;
1280       }
1281
1282       SDValue Tmp0, Tmp1, Tmp2, Tmp3;
1283       bool foldedLoad = TryFoldLoad(N, N1, Tmp0, Tmp1, Tmp2, Tmp3);
1284       // multiplty is commmutative
1285       if (!foldedLoad) {
1286         foldedLoad = TryFoldLoad(N, N0, Tmp0, Tmp1, Tmp2, Tmp3);
1287         if (foldedLoad)
1288           std::swap(N0, N1);
1289       }
1290
1291       SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
1292                                               N0, SDValue()).getValue(1);
1293
1294       if (foldedLoad) {
1295         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, N1.getOperand(0), InFlag };
1296         SDNode *CNode =
1297           CurDAG->getTargetNode(MOpc, dl, MVT::Other, MVT::Flag, Ops, 6);
1298         InFlag = SDValue(CNode, 1);
1299         // Update the chain.
1300         ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1301       } else {
1302         InFlag =
1303           SDValue(CurDAG->getTargetNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1304       }
1305
1306       // Copy the low half of the result, if it is needed.
1307       if (!N.getValue(0).use_empty()) {
1308         SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1309                                                   LoReg, NVT, InFlag);
1310         InFlag = Result.getValue(2);
1311         ReplaceUses(N.getValue(0), Result);
1312 #ifndef NDEBUG
1313         DOUT << std::string(Indent-2, ' ') << "=> ";
1314         DEBUG(Result.getNode()->dump(CurDAG));
1315         DOUT << "\n";
1316 #endif
1317       }
1318       // Copy the high half of the result, if it is needed.
1319       if (!N.getValue(1).use_empty()) {
1320         SDValue Result;
1321         if (HiReg == X86::AH && Subtarget->is64Bit()) {
1322           // Prevent use of AH in a REX instruction by referencing AX instead.
1323           // Shift it down 8 bits.
1324           Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1325                                           X86::AX, MVT::i16, InFlag);
1326           InFlag = Result.getValue(2);
1327           Result = SDValue(CurDAG->getTargetNode(X86::SHR16ri, dl, MVT::i16,
1328                                                  Result,
1329                                      CurDAG->getTargetConstant(8, MVT::i8)), 0);
1330           // Then truncate it down to i8.
1331           SDValue SRIdx = CurDAG->getTargetConstant(1, MVT::i32); // SubRegSet 1
1332           Result = SDValue(CurDAG->getTargetNode(X86::EXTRACT_SUBREG, dl,
1333                                                    MVT::i8, Result, SRIdx), 0);
1334         } else {
1335           Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1336                                           HiReg, NVT, InFlag);
1337           InFlag = Result.getValue(2);
1338         }
1339         ReplaceUses(N.getValue(1), Result);
1340 #ifndef NDEBUG
1341         DOUT << std::string(Indent-2, ' ') << "=> ";
1342         DEBUG(Result.getNode()->dump(CurDAG));
1343         DOUT << "\n";
1344 #endif
1345       }
1346
1347 #ifndef NDEBUG
1348       Indent -= 2;
1349 #endif
1350
1351       return NULL;
1352     }
1353
1354     case ISD::SDIVREM:
1355     case ISD::UDIVREM: {
1356       SDValue N0 = Node->getOperand(0);
1357       SDValue N1 = Node->getOperand(1);
1358
1359       bool isSigned = Opcode == ISD::SDIVREM;
1360       if (!isSigned)
1361         switch (NVT.getSimpleVT()) {
1362         default: assert(0 && "Unsupported VT!");
1363         case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
1364         case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
1365         case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
1366         case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
1367         }
1368       else
1369         switch (NVT.getSimpleVT()) {
1370         default: assert(0 && "Unsupported VT!");
1371         case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
1372         case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
1373         case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
1374         case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
1375         }
1376
1377       unsigned LoReg, HiReg;
1378       unsigned ClrOpcode, SExtOpcode;
1379       switch (NVT.getSimpleVT()) {
1380       default: assert(0 && "Unsupported VT!");
1381       case MVT::i8:
1382         LoReg = X86::AL;  HiReg = X86::AH;
1383         ClrOpcode  = 0;
1384         SExtOpcode = X86::CBW;
1385         break;
1386       case MVT::i16:
1387         LoReg = X86::AX;  HiReg = X86::DX;
1388         ClrOpcode  = X86::MOV16r0;
1389         SExtOpcode = X86::CWD;
1390         break;
1391       case MVT::i32:
1392         LoReg = X86::EAX; HiReg = X86::EDX;
1393         ClrOpcode  = X86::MOV32r0;
1394         SExtOpcode = X86::CDQ;
1395         break;
1396       case MVT::i64:
1397         LoReg = X86::RAX; HiReg = X86::RDX;
1398         ClrOpcode  = X86::MOV64r0;
1399         SExtOpcode = X86::CQO;
1400         break;
1401       }
1402
1403       SDValue Tmp0, Tmp1, Tmp2, Tmp3;
1404       bool foldedLoad = TryFoldLoad(N, N1, Tmp0, Tmp1, Tmp2, Tmp3);
1405       bool signBitIsZero = CurDAG->SignBitIsZero(N0);
1406
1407       SDValue InFlag;
1408       if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
1409         // Special case for div8, just use a move with zero extension to AX to
1410         // clear the upper 8 bits (AH).
1411         SDValue Tmp0, Tmp1, Tmp2, Tmp3, Move, Chain;
1412         if (TryFoldLoad(N, N0, Tmp0, Tmp1, Tmp2, Tmp3)) {
1413           SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, N0.getOperand(0) };
1414           Move =
1415             SDValue(CurDAG->getTargetNode(X86::MOVZX16rm8, dl, MVT::i16,
1416                                            MVT::Other, Ops, 5), 0);
1417           Chain = Move.getValue(1);
1418           ReplaceUses(N0.getValue(1), Chain);
1419         } else {
1420           Move =
1421             SDValue(CurDAG->getTargetNode(X86::MOVZX16rr8, dl, MVT::i16, N0),0);
1422           Chain = CurDAG->getEntryNode();
1423         }
1424         Chain  = CurDAG->getCopyToReg(Chain, dl, X86::AX, Move, SDValue());
1425         InFlag = Chain.getValue(1);
1426       } else {
1427         InFlag =
1428           CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
1429                                LoReg, N0, SDValue()).getValue(1);
1430         if (isSigned && !signBitIsZero) {
1431           // Sign extend the low part into the high part.
1432           InFlag =
1433             SDValue(CurDAG->getTargetNode(SExtOpcode, dl, MVT::Flag, InFlag),0);
1434         } else {
1435           // Zero out the high part, effectively zero extending the input.
1436           SDValue ClrNode = SDValue(CurDAG->getTargetNode(ClrOpcode, dl, NVT),
1437                                     0);
1438           InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, HiReg,
1439                                         ClrNode, InFlag).getValue(1);
1440         }
1441       }
1442
1443       if (foldedLoad) {
1444         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, N1.getOperand(0), InFlag };
1445         SDNode *CNode =
1446           CurDAG->getTargetNode(MOpc, dl, MVT::Other, MVT::Flag, Ops, 6);
1447         InFlag = SDValue(CNode, 1);
1448         // Update the chain.
1449         ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1450       } else {
1451         InFlag =
1452           SDValue(CurDAG->getTargetNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1453       }
1454
1455       // Copy the division (low) result, if it is needed.
1456       if (!N.getValue(0).use_empty()) {
1457         SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1458                                                   LoReg, NVT, InFlag);
1459         InFlag = Result.getValue(2);
1460         ReplaceUses(N.getValue(0), Result);
1461 #ifndef NDEBUG
1462         DOUT << std::string(Indent-2, ' ') << "=> ";
1463         DEBUG(Result.getNode()->dump(CurDAG));
1464         DOUT << "\n";
1465 #endif
1466       }
1467       // Copy the remainder (high) result, if it is needed.
1468       if (!N.getValue(1).use_empty()) {
1469         SDValue Result;
1470         if (HiReg == X86::AH && Subtarget->is64Bit()) {
1471           // Prevent use of AH in a REX instruction by referencing AX instead.
1472           // Shift it down 8 bits.
1473           Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1474                                           X86::AX, MVT::i16, InFlag);
1475           InFlag = Result.getValue(2);
1476           Result = SDValue(CurDAG->getTargetNode(X86::SHR16ri, dl, MVT::i16,
1477                                         Result,
1478                                         CurDAG->getTargetConstant(8, MVT::i8)),
1479                            0);
1480           // Then truncate it down to i8.
1481           SDValue SRIdx = CurDAG->getTargetConstant(1, MVT::i32); // SubRegSet 1
1482           Result = SDValue(CurDAG->getTargetNode(X86::EXTRACT_SUBREG, dl,
1483                                                    MVT::i8, Result, SRIdx), 0);
1484         } else {
1485           Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1486                                           HiReg, NVT, InFlag);
1487           InFlag = Result.getValue(2);
1488         }
1489         ReplaceUses(N.getValue(1), Result);
1490 #ifndef NDEBUG
1491         DOUT << std::string(Indent-2, ' ') << "=> ";
1492         DEBUG(Result.getNode()->dump(CurDAG));
1493         DOUT << "\n";
1494 #endif
1495       }
1496
1497 #ifndef NDEBUG
1498       Indent -= 2;
1499 #endif
1500
1501       return NULL;
1502     }
1503
1504     case ISD::SIGN_EXTEND_INREG: {
1505       MVT SVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
1506       if (SVT == MVT::i8 && !Subtarget->is64Bit()) {
1507         SDValue N0 = Node->getOperand(0);
1508
1509         SDValue TruncOp = SDValue(getTruncateTo8Bit(N0), 0);
1510         unsigned Opc = 0;
1511         switch (NVT.getSimpleVT()) {
1512         default: assert(0 && "Unknown sign_extend_inreg!");
1513         case MVT::i16:
1514           Opc = X86::MOVSX16rr8;
1515           break;
1516         case MVT::i32:
1517           Opc = X86::MOVSX32rr8;
1518           break;
1519         }
1520
1521         SDNode *ResNode = CurDAG->getTargetNode(Opc, dl, NVT, TruncOp);
1522
1523 #ifndef NDEBUG
1524         DOUT << std::string(Indent-2, ' ') << "=> ";
1525         DEBUG(TruncOp.getNode()->dump(CurDAG));
1526         DOUT << "\n";
1527         DOUT << std::string(Indent-2, ' ') << "=> ";
1528         DEBUG(ResNode->dump(CurDAG));
1529         DOUT << "\n";
1530         Indent -= 2;
1531 #endif
1532         return ResNode;
1533       }
1534       break;
1535     }
1536
1537     case ISD::TRUNCATE: {
1538       if (NVT == MVT::i8 && !Subtarget->is64Bit()) {
1539         SDValue Input = Node->getOperand(0);
1540         SDNode *ResNode = getTruncateTo8Bit(Input);
1541
1542 #ifndef NDEBUG
1543         DOUT << std::string(Indent-2, ' ') << "=> ";
1544         DEBUG(ResNode->dump(CurDAG));
1545         DOUT << "\n";
1546         Indent -= 2;
1547 #endif
1548         return ResNode;
1549       }
1550       break;
1551     }
1552
1553     case ISD::DECLARE: {
1554       // Handle DECLARE nodes here because the second operand may have been
1555       // wrapped in X86ISD::Wrapper.
1556       SDValue Chain = Node->getOperand(0);
1557       SDValue N1 = Node->getOperand(1);
1558       SDValue N2 = Node->getOperand(2);
1559       FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(N1);
1560       if (!FINode)
1561         break;
1562       if (N2.getOpcode() == ISD::ADD &&
1563           N2.getOperand(0).getOpcode() == X86ISD::GlobalBaseReg)
1564         N2 = N2.getOperand(1);
1565       if (N2.getOpcode() != X86ISD::Wrapper)
1566         break;
1567       GlobalAddressSDNode *GVNode =
1568         dyn_cast<GlobalAddressSDNode>(N2.getOperand(0));
1569       if (!GVNode)
1570         break;
1571       SDValue Tmp1 = CurDAG->getTargetFrameIndex(FINode->getIndex(),
1572                                                  TLI.getPointerTy());
1573       SDValue Tmp2 = CurDAG->getTargetGlobalAddress(GVNode->getGlobal(),
1574                                                     TLI.getPointerTy());
1575       SDValue Ops[] = { Tmp1, Tmp2, Chain };
1576       return CurDAG->getTargetNode(TargetInstrInfo::DECLARE, dl,
1577                                    MVT::Other, Ops, 3);
1578       break;
1579     }
1580   }
1581
1582   SDNode *ResNode = SelectCode(N);
1583
1584 #ifndef NDEBUG
1585   DOUT << std::string(Indent-2, ' ') << "=> ";
1586   if (ResNode == NULL || ResNode == N.getNode())
1587     DEBUG(N.getNode()->dump(CurDAG));
1588   else
1589     DEBUG(ResNode->dump(CurDAG));
1590   DOUT << "\n";
1591   Indent -= 2;
1592 #endif
1593
1594   return ResNode;
1595 }
1596
1597 bool X86DAGToDAGISel::
1598 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
1599                              std::vector<SDValue> &OutOps) {
1600   SDValue Op0, Op1, Op2, Op3;
1601   switch (ConstraintCode) {
1602   case 'o':   // offsetable        ??
1603   case 'v':   // not offsetable    ??
1604   default: return true;
1605   case 'm':   // memory
1606     if (!SelectAddr(Op, Op, Op0, Op1, Op2, Op3))
1607       return true;
1608     break;
1609   }
1610
1611   OutOps.push_back(Op0);
1612   OutOps.push_back(Op1);
1613   OutOps.push_back(Op2);
1614   OutOps.push_back(Op3);
1615   return false;
1616 }
1617
1618 /// createX86ISelDag - This pass converts a legalized DAG into a
1619 /// X86-specific DAG, ready for instruction scheduling.
1620 ///
1621 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM, bool Fast) {
1622   return new X86DAGToDAGISel(TM, Fast);
1623 }