lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Instructions.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/Support/CFG.h"
  25 #include "llvm/Type.h"
  26 #include "llvm/CodeGen/MachineConstantPool.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineInstrBuilder.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/CodeGen/SelectionDAGISel.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/ADT/SmallPtrSet.h"
  39 #include "llvm/ADT/Statistic.h"
  40 using namespace llvm;
  41
  42 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  43
  44 //===----------------------------------------------------------------------===//
  45 //                      Pattern Matcher Implementation
  46 //===----------------------------------------------------------------------===//
  47
  48 namespace {
  49   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  50   /// SDValue's instead of register numbers for the leaves of the matched
  51   /// tree.
  52   struct X86ISelAddressMode {
  53     enum {
  54       RegBase,
  55       FrameIndexBase
  56     } BaseType;
  57
  58     // This is really a union, discriminated by BaseType!
  59     SDValue Base_Reg;
  60     int Base_FrameIndex;
  61
  62     unsigned Scale;
  63     SDValue IndexReg;
  64     int32_t Disp;
  65     SDValue Segment;
  66     const GlobalValue *GV;
  67     const Constant *CP;
  68     const BlockAddress *BlockAddr;
  69     const char *ES;
  70     int JT;
  71     unsigned Align;    // CP alignment.
  72     unsigned char SymbolFlags;  // X86II::MO_*
  73
  74     X86ISelAddressMode()
  75       : BaseType(RegBase), Base_FrameIndex(0), Scale(1), IndexReg(), Disp(0),
  76         Segment(), GV(0), CP(0), BlockAddr(0), ES(0), JT(-1), Align(0),
  77         SymbolFlags(X86II::MO_NO_FLAG) {
  78     }
  79
  80     bool hasSymbolicDisplacement() const {
  81       return GV != 0 || CP != 0 || ES != 0 || JT != -1 || BlockAddr != 0;
  82     }
  83
  84     bool hasBaseOrIndexReg() const {
  85       return IndexReg.getNode() != 0 || Base_Reg.getNode() != 0;
  86     }
  87
  88     /// isRIPRelative - Return true if this addressing mode is already RIP
  89     /// relative.
  90     bool isRIPRelative() const {
  91       if (BaseType != RegBase) return false;
  92       if (RegisterSDNode *RegNode =
  93             dyn_cast_or_null<RegisterSDNode>(Base_Reg.getNode()))
  94         return RegNode->getReg() == X86::RIP;
  95       return false;
  96     }
  97
  98     void setBaseReg(SDValue Reg) {
  99       BaseType = RegBase;
 100       Base_Reg = Reg;
 101     }
 102
 103     void dump() {
 104       dbgs() << "X86ISelAddressMode " << this << '\n';
 105       dbgs() << "Base_Reg ";
 106       if (Base_Reg.getNode() != 0)
 107         Base_Reg.getNode()->dump();
 108       else
 109         dbgs() << "nul";
 110       dbgs() << " Base.FrameIndex " << Base_FrameIndex << '\n'
 111              << " Scale" << Scale << '\n'
 112              << "IndexReg ";
 113       if (IndexReg.getNode() != 0)
 114         IndexReg.getNode()->dump();
 115       else
 116         dbgs() << "nul";
 117       dbgs() << " Disp " << Disp << '\n'
 118              << "GV ";
 119       if (GV)
 120         GV->dump();
 121       else
 122         dbgs() << "nul";
 123       dbgs() << " CP ";
 124       if (CP)
 125         CP->dump();
 126       else
 127         dbgs() << "nul";
 128       dbgs() << '\n'
 129              << "ES ";
 130       if (ES)
 131         dbgs() << ES;
 132       else
 133         dbgs() << "nul";
 134       dbgs() << " JT" << JT << " Align" << Align << '\n';
 135     }
 136   };
 137 }
 138
 139 namespace {
 140   //===--------------------------------------------------------------------===//
 141   /// ISel - X86 specific code to select X86 machine instructions for
 142   /// SelectionDAG operations.
 143   ///
 144   class X86DAGToDAGISel : public SelectionDAGISel {
 145     /// X86Lowering - This object fully describes how to lower LLVM code to an
 146     /// X86-specific SelectionDAG.
 147     const X86TargetLowering &X86Lowering;
 148
 149     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 150     /// make the right decision when generating code for different targets.
 151     const X86Subtarget *Subtarget;
 152
 153     /// OptForSize - If true, selector should try to optimize for code size
 154     /// instead of performance.
 155     bool OptForSize;
 156
 157   public:
 158     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 159       : SelectionDAGISel(tm, OptLevel),
 160         X86Lowering(*tm.getTargetLowering()),
 161         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 162         OptForSize(false) {}
 163
 164     virtual const char *getPassName() const {
 165       return "X86 DAG->DAG Instruction Selection";
 166     }
 167
 168     virtual void EmitFunctionEntryCode();
 169
 170     virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
 171
 172     virtual void PreprocessISelDAG();
 173
 174     inline bool immSext8(SDNode *N) const {
 175       return isInt<8>(cast<ConstantSDNode>(N)->getSExtValue());
 176     }
 177
 178     // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 179     // sign extended field.
 180     inline bool i64immSExt32(SDNode *N) const {
 181       uint64_t v = cast<ConstantSDNode>(N)->getZExtValue();
 182       return (int64_t)v == (int32_t)v;
 183     }
 184
 185 // Include the pieces autogenerated from the target description.
 186 #include "X86GenDAGISel.inc"
 187
 188   private:
 189     SDNode *Select(SDNode *N);
 190     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 191     SDNode *SelectAtomicLoadAdd(SDNode *Node, EVT NVT);
 192
 193     bool MatchSegmentBaseAddress(SDValue N, X86ISelAddressMode &AM);
 194     bool MatchLoad(SDValue N, X86ISelAddressMode &AM);
 195     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 196     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 197     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 198                                  unsigned Depth);
 199     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 200     bool SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
 201                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 202                     SDValue &Segment);
 203     bool SelectLEAAddr(SDValue N, SDValue &Base,
 204                        SDValue &Scale, SDValue &Index, SDValue &Disp,
 205                        SDValue &Segment);
 206     bool SelectTLSADDRAddr(SDValue N, SDValue &Base,
 207                            SDValue &Scale, SDValue &Index, SDValue &Disp,
 208                            SDValue &Segment);
 209     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 210                              SDValue &Base, SDValue &Scale,
 211                              SDValue &Index, SDValue &Disp,
 212                              SDValue &Segment,
 213                              SDValue &NodeWithChain);
 214
 215     bool TryFoldLoad(SDNode *P, SDValue N,
 216                      SDValue &Base, SDValue &Scale,
 217                      SDValue &Index, SDValue &Disp,
 218                      SDValue &Segment);
 219
 220     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 221     /// inline asm expressions.
 222     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 223                                               char ConstraintCode,
 224                                               std::vector<SDValue> &OutOps);
 225
 226     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 227
 228     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 229                                    SDValue &Scale, SDValue &Index,
 230                                    SDValue &Disp, SDValue &Segment) {
 231       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 232         CurDAG->getTargetFrameIndex(AM.Base_FrameIndex, TLI.getPointerTy()) :
 233         AM.Base_Reg;
 234       Scale = getI8Imm(AM.Scale);
 235       Index = AM.IndexReg;
 236       // These are 32-bit even in 64-bit mode since RIP relative offset
 237       // is 32-bit.
 238       if (AM.GV)
 239         Disp = CurDAG->getTargetGlobalAddress(AM.GV, DebugLoc(),
 240                                               MVT::i32, AM.Disp,
 241                                               AM.SymbolFlags);
 242       else if (AM.CP)
 243         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 244                                              AM.Align, AM.Disp, AM.SymbolFlags);
 245       else if (AM.ES)
 246         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 247       else if (AM.JT != -1)
 248         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 249       else if (AM.BlockAddr)
 250         Disp = CurDAG->getBlockAddress(AM.BlockAddr, MVT::i32,
 251                                        true, AM.SymbolFlags);
 252       else
 253         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 254
 255       if (AM.Segment.getNode())
 256         Segment = AM.Segment;
 257       else
 258         Segment = CurDAG->getRegister(0, MVT::i32);
 259     }
 260
 261     /// getI8Imm - Return a target constant with the specified value, of type
 262     /// i8.
 263     inline SDValue getI8Imm(unsigned Imm) {
 264       return CurDAG->getTargetConstant(Imm, MVT::i8);
 265     }
 266
 267     /// getI32Imm - Return a target constant with the specified value, of type
 268     /// i32.
 269     inline SDValue getI32Imm(unsigned Imm) {
 270       return CurDAG->getTargetConstant(Imm, MVT::i32);
 271     }
 272
 273     /// getGlobalBaseReg - Return an SDNode that returns the value of
 274     /// the global base register. Output instructions required to
 275     /// initialize the global base register, if necessary.
 276     ///
 277     SDNode *getGlobalBaseReg();
 278
 279     /// getTargetMachine - Return a reference to the TargetMachine, casted
 280     /// to the target-specific type.
 281     const X86TargetMachine &getTargetMachine() {
 282       return static_cast<const X86TargetMachine &>(TM);
 283     }
 284
 285     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 286     /// to the target-specific type.
 287     const X86InstrInfo *getInstrInfo() {
 288       return getTargetMachine().getInstrInfo();
 289     }
 290   };
 291 }
 292
 293
 294 bool
 295 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 296   if (OptLevel == CodeGenOpt::None) return false;
 297
 298   if (!N.hasOneUse())
 299     return false;
 300
 301   if (N.getOpcode() != ISD::LOAD)
 302     return true;
 303
 304   // If N is a load, do additional profitability checks.
 305   if (U == Root) {
 306     switch (U->getOpcode()) {
 307     default: break;
 308     case X86ISD::ADD:
 309     case X86ISD::SUB:
 310     case X86ISD::AND:
 311     case X86ISD::XOR:
 312     case X86ISD::OR:
 313     case ISD::ADD:
 314     case ISD::ADDC:
 315     case ISD::ADDE:
 316     case ISD::AND:
 317     case ISD::OR:
 318     case ISD::XOR: {
 319       SDValue Op1 = U->getOperand(1);
 320
 321       // If the other operand is a 8-bit immediate we should fold the immediate
 322       // instead. This reduces code size.
 323       // e.g.
 324       // movl 4(%esp), %eax
 325       // addl $4, %eax
 326       // vs.
 327       // movl $4, %eax
 328       // addl 4(%esp), %eax
 329       // The former is 2 bytes shorter. In case where the increment is 1, then
 330       // the saving can be 4 bytes (by using incl %eax).
 331       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 332         if (Imm->getAPIntValue().isSignedIntN(8))
 333           return false;
 334
 335       // If the other operand is a TLS address, we should fold it instead.
 336       // This produces
 337       // movl    %gs:0, %eax
 338       // leal    i@NTPOFF(%eax), %eax
 339       // instead of
 340       // movl    $i@NTPOFF, %eax
 341       // addl    %gs:0, %eax
 342       // if the block also has an access to a second TLS address this will save
 343       // a load.
 344       // FIXME: This is probably also true for non TLS addresses.
 345       if (Op1.getOpcode() == X86ISD::Wrapper) {
 346         SDValue Val = Op1.getOperand(0);
 347         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 348           return false;
 349       }
 350     }
 351     }
 352   }
 353
 354   return true;
 355 }
 356
 357 /// MoveBelowCallOrigChain - Replace the original chain operand of the call with
 358 /// load's chain operand and move load below the call's chain operand.
 359 static void MoveBelowOrigChain(SelectionDAG *CurDAG, SDValue Load,
 360                                   SDValue Call, SDValue OrigChain) {
 361   SmallVector<SDValue, 8> Ops;
 362   SDValue Chain = OrigChain.getOperand(0);
 363   if (Chain.getNode() == Load.getNode())
 364     Ops.push_back(Load.getOperand(0));
 365   else {
 366     assert(Chain.getOpcode() == ISD::TokenFactor &&
 367            "Unexpected chain operand");
 368     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 369       if (Chain.getOperand(i).getNode() == Load.getNode())
 370         Ops.push_back(Load.getOperand(0));
 371       else
 372         Ops.push_back(Chain.getOperand(i));
 373     SDValue NewChain =
 374       CurDAG->getNode(ISD::TokenFactor, Load.getDebugLoc(),
 375                       MVT::Other, &Ops[0], Ops.size());
 376     Ops.clear();
 377     Ops.push_back(NewChain);
 378   }
 379   for (unsigned i = 1, e = OrigChain.getNumOperands(); i != e; ++i)
 380     Ops.push_back(OrigChain.getOperand(i));
 381   CurDAG->UpdateNodeOperands(OrigChain.getNode(), &Ops[0], Ops.size());
 382   CurDAG->UpdateNodeOperands(Load.getNode(), Call.getOperand(0),
 383                              Load.getOperand(1), Load.getOperand(2));
 384   Ops.clear();
 385   Ops.push_back(SDValue(Load.getNode(), 1));
 386   for (unsigned i = 1, e = Call.getNode()->getNumOperands(); i != e; ++i)
 387     Ops.push_back(Call.getOperand(i));
 388   CurDAG->UpdateNodeOperands(Call.getNode(), &Ops[0], Ops.size());
 389 }
 390
 391 /// isCalleeLoad - Return true if call address is a load and it can be
 392 /// moved below CALLSEQ_START and the chains leading up to the call.
 393 /// Return the CALLSEQ_START by reference as a second output.
 394 /// In the case of a tail call, there isn't a callseq node between the call
 395 /// chain and the load.
 396 static bool isCalleeLoad(SDValue Callee, SDValue &Chain, bool HasCallSeq) {
 397   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 398     return false;
 399   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 400   if (!LD ||
 401       LD->isVolatile() ||
 402       LD->getAddressingMode() != ISD::UNINDEXED ||
 403       LD->getExtensionType() != ISD::NON_EXTLOAD)
 404     return false;
 405
 406   // Now let's find the callseq_start.
 407   while (HasCallSeq && Chain.getOpcode() != ISD::CALLSEQ_START) {
 408     if (!Chain.hasOneUse())
 409       return false;
 410     Chain = Chain.getOperand(0);
 411   }
 412
 413   if (!Chain.getNumOperands())
 414     return false;
 415   if (Chain.getOperand(0).getNode() == Callee.getNode())
 416     return true;
 417   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 418       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 419       Callee.getValue(1).hasOneUse())
 420     return true;
 421   return false;
 422 }
 423
 424 void X86DAGToDAGISel::PreprocessISelDAG() {
 425   // OptForSize is used in pattern predicates that isel is matching.
 426   OptForSize = MF->getFunction()->hasFnAttr(Attribute::OptimizeForSize);
 427
 428   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 429        E = CurDAG->allnodes_end(); I != E; ) {
 430     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 431
 432     if (OptLevel != CodeGenOpt::None &&
 433         (N->getOpcode() == X86ISD::CALL ||
 434          N->getOpcode() == X86ISD::TC_RETURN)) {
 435       /// Also try moving call address load from outside callseq_start to just
 436       /// before the call to allow it to be folded.
 437       ///
 438       ///     [Load chain]
 439       ///         ^
 440       ///         |
 441       ///       [Load]
 442       ///       ^    ^
 443       ///       |    |
 444       ///      /      \--
 445       ///     /          |
 446       ///[CALLSEQ_START] |
 447       ///     ^          |
 448       ///     |          |
 449       /// [LOAD/C2Reg]   |
 450       ///     |          |
 451       ///      \        /
 452       ///       \      /
 453       ///       [CALL]
 454       bool HasCallSeq = N->getOpcode() == X86ISD::CALL;
 455       SDValue Chain = N->getOperand(0);
 456       SDValue Load  = N->getOperand(1);
 457       if (!isCalleeLoad(Load, Chain, HasCallSeq))
 458         continue;
 459       MoveBelowOrigChain(CurDAG, Load, SDValue(N, 0), Chain);
 460       ++NumLoadMoved;
 461       continue;
 462     }
 463
 464     // Lower fpround and fpextend nodes that target the FP stack to be store and
 465     // load to the stack.  This is a gross hack.  We would like to simply mark
 466     // these as being illegal, but when we do that, legalize produces these when
 467     // it expands calls, then expands these in the same legalize pass.  We would
 468     // like dag combine to be able to hack on these between the call expansion
 469     // and the node legalization.  As such this pass basically does "really
 470     // late" legalization of these inline with the X86 isel pass.
 471     // FIXME: This should only happen when not compiled with -O0.
 472     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 473       continue;
 474
 475     // If the source and destination are SSE registers, then this is a legal
 476     // conversion that should not be lowered.
 477     EVT SrcVT = N->getOperand(0).getValueType();
 478     EVT DstVT = N->getValueType(0);
 479     bool SrcIsSSE = X86Lowering.isScalarFPTypeInSSEReg(SrcVT);
 480     bool DstIsSSE = X86Lowering.isScalarFPTypeInSSEReg(DstVT);
 481     if (SrcIsSSE && DstIsSSE)
 482       continue;
 483
 484     if (!SrcIsSSE && !DstIsSSE) {
 485       // If this is an FPStack extension, it is a noop.
 486       if (N->getOpcode() == ISD::FP_EXTEND)
 487         continue;
 488       // If this is a value-preserving FPStack truncation, it is a noop.
 489       if (N->getConstantOperandVal(1))
 490         continue;
 491     }
 492
 493     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 494     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 495     // operations.  Based on this, decide what we want to do.
 496     EVT MemVT;
 497     if (N->getOpcode() == ISD::FP_ROUND)
 498       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 499     else
 500       MemVT = SrcIsSSE ? SrcVT : DstVT;
 501
 502     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 503     DebugLoc dl = N->getDebugLoc();
 504
 505     // FIXME: optimize the case where the src/dest is a load or store?
 506     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 507                                           N->getOperand(0),
 508                                           MemTmp, MachinePointerInfo(), MemVT,
 509                                           false, false, 0);
 510     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, DstVT, dl, Store, MemTmp,
 511                                         MachinePointerInfo(),
 512                                         MemVT, false, false, 0);
 513
 514     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 515     // extload we created.  This will cause general havok on the dag because
 516     // anything below the conversion could be folded into other existing nodes.
 517     // To avoid invalidating 'I', back it up to the convert node.
 518     --I;
 519     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 520
 521     // Now that we did that, the node is dead.  Increment the iterator to the
 522     // next node to process, then delete N.
 523     ++I;
 524     CurDAG->DeleteNode(N);
 525   }
 526 }
 527
 528
 529 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 530 /// the main function.
 531 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 532                                              MachineFrameInfo *MFI) {
 533   const TargetInstrInfo *TII = TM.getInstrInfo();
 534   if (Subtarget->isTargetCygMing())
 535     BuildMI(BB, DebugLoc(),
 536             TII->get(X86::CALLpcrel32)).addExternalSymbol("__main");
 537 }
 538
 539 void X86DAGToDAGISel::EmitFunctionEntryCode() {
 540   // If this is main, emit special code for main.
 541   if (const Function *Fn = MF->getFunction())
 542     if (Fn->hasExternalLinkage() && Fn->getName() == "main")
 543       EmitSpecialCodeForMain(MF->begin(), MF->getFrameInfo());
 544 }
 545
 546
 547 bool X86DAGToDAGISel::MatchSegmentBaseAddress(SDValue N,
 548                                               X86ISelAddressMode &AM) {
 549   assert(N.getOpcode() == X86ISD::SegmentBaseAddress);
 550   SDValue Segment = N.getOperand(0);
 551
 552   if (AM.Segment.getNode() == 0) {
 553     AM.Segment = Segment;
 554     return false;
 555   }
 556
 557   return true;
 558 }
 559
 560 bool X86DAGToDAGISel::MatchLoad(SDValue N, X86ISelAddressMode &AM) {
 561   // This optimization is valid because the GNU TLS model defines that
 562   // gs:0 (or fs:0 on X86-64) contains its own address.
 563   // For more information see http://people.redhat.com/drepper/tls.pdf
 564
 565   SDValue Address = N.getOperand(1);
 566   if (Address.getOpcode() == X86ISD::SegmentBaseAddress &&
 567       !MatchSegmentBaseAddress(Address, AM))
 568     return false;
 569
 570   return true;
 571 }
 572
 573 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 574 /// into an addressing mode.  These wrap things that will resolve down into a
 575 /// symbol reference.  If no match is possible, this returns true, otherwise it
 576 /// returns false.
 577 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 578   // If the addressing mode already has a symbol as the displacement, we can
 579   // never match another symbol.
 580   if (AM.hasSymbolicDisplacement())
 581     return true;
 582
 583   SDValue N0 = N.getOperand(0);
 584   CodeModel::Model M = TM.getCodeModel();
 585
 586   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 587   // folding because RIP is preferable to non-RIP accesses.
 588   if (Subtarget->is64Bit() &&
 589       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 590       // they cannot be folded into immediate fields.
 591       // FIXME: This can be improved for kernel and other models?
 592       (M == CodeModel::Small || M == CodeModel::Kernel) &&
 593       // Base and index reg must be 0 in order to use %rip as base and lowering
 594       // must allow RIP.
 595       !AM.hasBaseOrIndexReg() && N.getOpcode() == X86ISD::WrapperRIP) {
 596     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 597       int64_t Offset = AM.Disp + G->getOffset();
 598       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 599       AM.GV = G->getGlobal();
 600       AM.Disp = Offset;
 601       AM.SymbolFlags = G->getTargetFlags();
 602     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 603       int64_t Offset = AM.Disp + CP->getOffset();
 604       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 605       AM.CP = CP->getConstVal();
 606       AM.Align = CP->getAlignment();
 607       AM.Disp = Offset;
 608       AM.SymbolFlags = CP->getTargetFlags();
 609     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 610       AM.ES = S->getSymbol();
 611       AM.SymbolFlags = S->getTargetFlags();
 612     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 613       AM.JT = J->getIndex();
 614       AM.SymbolFlags = J->getTargetFlags();
 615     } else {
 616       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 617       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 618     }
 619
 620     if (N.getOpcode() == X86ISD::WrapperRIP)
 621       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 622     return false;
 623   }
 624
 625   // Handle the case when globals fit in our immediate field: This is true for
 626   // X86-32 always and X86-64 when in -static -mcmodel=small mode.  In 64-bit
 627   // mode, this results in a non-RIP-relative computation.
 628   if (!Subtarget->is64Bit() ||
 629       ((M == CodeModel::Small || M == CodeModel::Kernel) &&
 630        TM.getRelocationModel() == Reloc::Static)) {
 631     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 632       AM.GV = G->getGlobal();
 633       AM.Disp += G->getOffset();
 634       AM.SymbolFlags = G->getTargetFlags();
 635     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 636       AM.CP = CP->getConstVal();
 637       AM.Align = CP->getAlignment();
 638       AM.Disp += CP->getOffset();
 639       AM.SymbolFlags = CP->getTargetFlags();
 640     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 641       AM.ES = S->getSymbol();
 642       AM.SymbolFlags = S->getTargetFlags();
 643     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 644       AM.JT = J->getIndex();
 645       AM.SymbolFlags = J->getTargetFlags();
 646     } else {
 647       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 648       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 649     }
 650     return false;
 651   }
 652
 653   return true;
 654 }
 655
 656 /// MatchAddress - Add the specified node to the specified addressing mode,
 657 /// returning true if it cannot be done.  This just pattern matches for the
 658 /// addressing mode.
 659 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 660   if (MatchAddressRecursively(N, AM, 0))
 661     return true;
 662
 663   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 664   // a smaller encoding and avoids a scaled-index.
 665   if (AM.Scale == 2 &&
 666       AM.BaseType == X86ISelAddressMode::RegBase &&
 667       AM.Base_Reg.getNode() == 0) {
 668     AM.Base_Reg = AM.IndexReg;
 669     AM.Scale = 1;
 670   }
 671
 672   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 673   // because it has a smaller encoding.
 674   // TODO: Which other code models can use this?
 675   if (TM.getCodeModel() == CodeModel::Small &&
 676       Subtarget->is64Bit() &&
 677       AM.Scale == 1 &&
 678       AM.BaseType == X86ISelAddressMode::RegBase &&
 679       AM.Base_Reg.getNode() == 0 &&
 680       AM.IndexReg.getNode() == 0 &&
 681       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 682       AM.hasSymbolicDisplacement())
 683     AM.Base_Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 684
 685   return false;
 686 }
 687
 688 /// isLogicallyAddWithConstant - Return true if this node is semantically an
 689 /// add of a value with a constantint.
 690 static bool isLogicallyAddWithConstant(SDValue V, SelectionDAG *CurDAG) {
 691   // Check for (add x, Cst)
 692   if (V->getOpcode() == ISD::ADD)
 693     return isa<ConstantSDNode>(V->getOperand(1));
 694
 695   // Check for (or x, Cst), where Cst & x == 0.
 696   if (V->getOpcode() != ISD::OR ||
 697       !isa<ConstantSDNode>(V->getOperand(1)))
 698     return false;
 699
 700   // Handle "X | C" as "X + C" iff X is known to have C bits clear.
 701   ConstantSDNode *CN = cast<ConstantSDNode>(V->getOperand(1));
 702
 703   // Check to see if the LHS & C is zero.
 704   return CurDAG->MaskedValueIsZero(V->getOperand(0), CN->getAPIntValue());
 705 }
 706
 707 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 708                                               unsigned Depth) {
 709   bool is64Bit = Subtarget->is64Bit();
 710   DebugLoc dl = N.getDebugLoc();
 711   DEBUG({
 712       dbgs() << "MatchAddress: ";
 713       AM.dump();
 714     });
 715   // Limit recursion.
 716   if (Depth > 5)
 717     return MatchAddressBase(N, AM);
 718
 719   CodeModel::Model M = TM.getCodeModel();
 720
 721   // If this is already a %rip relative address, we can only merge immediates
 722   // into it.  Instead of handling this in every case, we handle it here.
 723   // RIP relative addressing: %rip + 32-bit displacement!
 724   if (AM.isRIPRelative()) {
 725     // FIXME: JumpTable and ExternalSymbol address currently don't like
 726     // displacements.  It isn't very important, but this should be fixed for
 727     // consistency.
 728     if (!AM.ES && AM.JT != -1) return true;
 729
 730     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N)) {
 731       int64_t Val = AM.Disp + Cst->getSExtValue();
 732       if (X86::isOffsetSuitableForCodeModel(Val, M,
 733                                             AM.hasSymbolicDisplacement())) {
 734         AM.Disp = Val;
 735         return false;
 736       }
 737     }
 738     return true;
 739   }
 740
 741   switch (N.getOpcode()) {
 742   default: break;
 743   case ISD::Constant: {
 744     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 745     if (!is64Bit ||
 746         X86::isOffsetSuitableForCodeModel(AM.Disp + Val, M,
 747                                           AM.hasSymbolicDisplacement())) {
 748       AM.Disp += Val;
 749       return false;
 750     }
 751     break;
 752   }
 753
 754   case X86ISD::SegmentBaseAddress:
 755     if (!MatchSegmentBaseAddress(N, AM))
 756       return false;
 757     break;
 758
 759   case X86ISD::Wrapper:
 760   case X86ISD::WrapperRIP:
 761     if (!MatchWrapper(N, AM))
 762       return false;
 763     break;
 764
 765   case ISD::LOAD:
 766     if (!MatchLoad(N, AM))
 767       return false;
 768     break;
 769
 770   case ISD::FrameIndex:
 771     if (AM.BaseType == X86ISelAddressMode::RegBase
 772         && AM.Base_Reg.getNode() == 0) {
 773       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
 774       AM.Base_FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
 775       return false;
 776     }
 777     break;
 778
 779   case ISD::SHL:
 780     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1)
 781       break;
 782
 783     if (ConstantSDNode
 784           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
 785       unsigned Val = CN->getZExtValue();
 786       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
 787       // that the base operand remains free for further matching. If
 788       // the base doesn't end up getting used, a post-processing step
 789       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
 790       if (Val == 1 || Val == 2 || Val == 3) {
 791         AM.Scale = 1 << Val;
 792         SDValue ShVal = N.getNode()->getOperand(0);
 793
 794         // Okay, we know that we have a scale by now.  However, if the scaled
 795         // value is an add of something and a constant, we can fold the
 796         // constant into the disp field here.
 797         if (isLogicallyAddWithConstant(ShVal, CurDAG)) {
 798           AM.IndexReg = ShVal.getNode()->getOperand(0);
 799           ConstantSDNode *AddVal =
 800             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
 801           uint64_t Disp = AM.Disp + (AddVal->getSExtValue() << Val);
 802           if (!is64Bit ||
 803               X86::isOffsetSuitableForCodeModel(Disp, M,
 804                                                 AM.hasSymbolicDisplacement()))
 805             AM.Disp = Disp;
 806           else
 807             AM.IndexReg = ShVal;
 808         } else {
 809           AM.IndexReg = ShVal;
 810         }
 811         return false;
 812       }
 813     break;
 814     }
 815
 816   case ISD::SMUL_LOHI:
 817   case ISD::UMUL_LOHI:
 818     // A mul_lohi where we need the low part can be folded as a plain multiply.
 819     if (N.getResNo() != 0) break;
 820     // FALL THROUGH
 821   case ISD::MUL:
 822   case X86ISD::MUL_IMM:
 823     // X*[3,5,9] -> X+X*[2,4,8]
 824     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 825         AM.Base_Reg.getNode() == 0 &&
 826         AM.IndexReg.getNode() == 0) {
 827       if (ConstantSDNode
 828             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
 829         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
 830             CN->getZExtValue() == 9) {
 831           AM.Scale = unsigned(CN->getZExtValue())-1;
 832
 833           SDValue MulVal = N.getNode()->getOperand(0);
 834           SDValue Reg;
 835
 836           // Okay, we know that we have a scale by now.  However, if the scaled
 837           // value is an add of something and a constant, we can fold the
 838           // constant into the disp field here.
 839           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
 840               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
 841             Reg = MulVal.getNode()->getOperand(0);
 842             ConstantSDNode *AddVal =
 843               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
 844             uint64_t Disp = AM.Disp + AddVal->getSExtValue() *
 845                                       CN->getZExtValue();
 846             if (!is64Bit ||
 847                 X86::isOffsetSuitableForCodeModel(Disp, M,
 848                                                   AM.hasSymbolicDisplacement()))
 849               AM.Disp = Disp;
 850             else
 851               Reg = N.getNode()->getOperand(0);
 852           } else {
 853             Reg = N.getNode()->getOperand(0);
 854           }
 855
 856           AM.IndexReg = AM.Base_Reg = Reg;
 857           return false;
 858         }
 859     }
 860     break;
 861
 862   case ISD::SUB: {
 863     // Given A-B, if A can be completely folded into the address and
 864     // the index field with the index field unused, use -B as the index.
 865     // This is a win if a has multiple parts that can be folded into
 866     // the address. Also, this saves a mov if the base register has
 867     // other uses, since it avoids a two-address sub instruction, however
 868     // it costs an additional mov if the index register has other uses.
 869
 870     // Add an artificial use to this node so that we can keep track of
 871     // it if it gets CSE'd with a different node.
 872     HandleSDNode Handle(N);
 873
 874     // Test if the LHS of the sub can be folded.
 875     X86ISelAddressMode Backup = AM;
 876     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
 877       AM = Backup;
 878       break;
 879     }
 880     // Test if the index field is free for use.
 881     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
 882       AM = Backup;
 883       break;
 884     }
 885
 886     int Cost = 0;
 887     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
 888     // If the RHS involves a register with multiple uses, this
 889     // transformation incurs an extra mov, due to the neg instruction
 890     // clobbering its operand.
 891     if (!RHS.getNode()->hasOneUse() ||
 892         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
 893         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
 894         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
 895         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
 896          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
 897       ++Cost;
 898     // If the base is a register with multiple uses, this
 899     // transformation may save a mov.
 900     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
 901          AM.Base_Reg.getNode() &&
 902          !AM.Base_Reg.getNode()->hasOneUse()) ||
 903         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
 904       --Cost;
 905     // If the folded LHS was interesting, this transformation saves
 906     // address arithmetic.
 907     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
 908         ((AM.Disp != 0) && (Backup.Disp == 0)) +
 909         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
 910       --Cost;
 911     // If it doesn't look like it may be an overall win, don't do it.
 912     if (Cost >= 0) {
 913       AM = Backup;
 914       break;
 915     }
 916
 917     // Ok, the transformation is legal and appears profitable. Go for it.
 918     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
 919     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
 920     AM.IndexReg = Neg;
 921     AM.Scale = 1;
 922
 923     // Insert the new nodes into the topological ordering.
 924     if (Zero.getNode()->getNodeId() == -1 ||
 925         Zero.getNode()->getNodeId() > N.getNode()->getNodeId()) {
 926       CurDAG->RepositionNode(N.getNode(), Zero.getNode());
 927       Zero.getNode()->setNodeId(N.getNode()->getNodeId());
 928     }
 929     if (Neg.getNode()->getNodeId() == -1 ||
 930         Neg.getNode()->getNodeId() > N.getNode()->getNodeId()) {
 931       CurDAG->RepositionNode(N.getNode(), Neg.getNode());
 932       Neg.getNode()->setNodeId(N.getNode()->getNodeId());
 933     }
 934     return false;
 935   }
 936
 937   case ISD::ADD: {
 938     // Add an artificial use to this node so that we can keep track of
 939     // it if it gets CSE'd with a different node.
 940     HandleSDNode Handle(N);
 941     SDValue LHS = Handle.getValue().getNode()->getOperand(0);
 942     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
 943
 944     X86ISelAddressMode Backup = AM;
 945     if (!MatchAddressRecursively(LHS, AM, Depth+1) &&
 946         !MatchAddressRecursively(RHS, AM, Depth+1))
 947       return false;
 948     AM = Backup;
 949     LHS = Handle.getValue().getNode()->getOperand(0);
 950     RHS = Handle.getValue().getNode()->getOperand(1);
 951
 952     // Try again after commuting the operands.
 953     if (!MatchAddressRecursively(RHS, AM, Depth+1) &&
 954         !MatchAddressRecursively(LHS, AM, Depth+1))
 955       return false;
 956     AM = Backup;
 957     LHS = Handle.getValue().getNode()->getOperand(0);
 958     RHS = Handle.getValue().getNode()->getOperand(1);
 959
 960     // If we couldn't fold both operands into the address at the same time,
 961     // see if we can just put each operand into a register and fold at least
 962     // the add.
 963     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 964         !AM.Base_Reg.getNode() &&
 965         !AM.IndexReg.getNode()) {
 966       AM.Base_Reg = LHS;
 967       AM.IndexReg = RHS;
 968       AM.Scale = 1;
 969       return false;
 970     }
 971     break;
 972   }
 973
 974   case ISD::OR:
 975     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
 976     if (isLogicallyAddWithConstant(N, CurDAG)) {
 977       X86ISelAddressMode Backup = AM;
 978       ConstantSDNode *CN = cast<ConstantSDNode>(N.getOperand(1));
 979       uint64_t Offset = CN->getSExtValue();
 980
 981       // Start with the LHS as an addr mode.
 982       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
 983           // Address could not have picked a GV address for the displacement.
 984           AM.GV == NULL &&
 985           // On x86-64, the resultant disp must fit in 32-bits.
 986           (!is64Bit ||
 987            X86::isOffsetSuitableForCodeModel(AM.Disp + Offset, M,
 988                                              AM.hasSymbolicDisplacement()))) {
 989         AM.Disp += Offset;
 990         return false;
 991       }
 992       AM = Backup;
 993     }
 994     break;
 995
 996   case ISD::AND: {
 997     // Perform some heroic transforms on an and of a constant-count shift
 998     // with a constant to enable use of the scaled offset field.
 999
1000     SDValue Shift = N.getOperand(0);
1001     if (Shift.getNumOperands() != 2) break;
1002
1003     // Scale must not be used already.
1004     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1005
1006     SDValue X = Shift.getOperand(0);
1007     ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N.getOperand(1));
1008     ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
1009     if (!C1 || !C2) break;
1010
1011     // Handle "(X >> (8-C1)) & C2" as "(X >> 8) & 0xff)" if safe. This
1012     // allows us to convert the shift and and into an h-register extract and
1013     // a scaled index.
1014     if (Shift.getOpcode() == ISD::SRL && Shift.hasOneUse()) {
1015       unsigned ScaleLog = 8 - C1->getZExtValue();
1016       if (ScaleLog > 0 && ScaleLog < 4 &&
1017           C2->getZExtValue() == (UINT64_C(0xff) << ScaleLog)) {
1018         SDValue Eight = CurDAG->getConstant(8, MVT::i8);
1019         SDValue Mask = CurDAG->getConstant(0xff, N.getValueType());
1020         SDValue Srl = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1021                                       X, Eight);
1022         SDValue And = CurDAG->getNode(ISD::AND, dl, N.getValueType(),
1023                                       Srl, Mask);
1024         SDValue ShlCount = CurDAG->getConstant(ScaleLog, MVT::i8);
1025         SDValue Shl = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1026                                       And, ShlCount);
1027
1028         // Insert the new nodes into the topological ordering.
1029         if (Eight.getNode()->getNodeId() == -1 ||
1030             Eight.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1031           CurDAG->RepositionNode(X.getNode(), Eight.getNode());
1032           Eight.getNode()->setNodeId(X.getNode()->getNodeId());
1033         }
1034         if (Mask.getNode()->getNodeId() == -1 ||
1035             Mask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1036           CurDAG->RepositionNode(X.getNode(), Mask.getNode());
1037           Mask.getNode()->setNodeId(X.getNode()->getNodeId());
1038         }
1039         if (Srl.getNode()->getNodeId() == -1 ||
1040             Srl.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1041           CurDAG->RepositionNode(Shift.getNode(), Srl.getNode());
1042           Srl.getNode()->setNodeId(Shift.getNode()->getNodeId());
1043         }
1044         if (And.getNode()->getNodeId() == -1 ||
1045             And.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1046           CurDAG->RepositionNode(N.getNode(), And.getNode());
1047           And.getNode()->setNodeId(N.getNode()->getNodeId());
1048         }
1049         if (ShlCount.getNode()->getNodeId() == -1 ||
1050             ShlCount.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1051           CurDAG->RepositionNode(X.getNode(), ShlCount.getNode());
1052           ShlCount.getNode()->setNodeId(N.getNode()->getNodeId());
1053         }
1054         if (Shl.getNode()->getNodeId() == -1 ||
1055             Shl.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1056           CurDAG->RepositionNode(N.getNode(), Shl.getNode());
1057           Shl.getNode()->setNodeId(N.getNode()->getNodeId());
1058         }
1059         CurDAG->ReplaceAllUsesWith(N, Shl);
1060         AM.IndexReg = And;
1061         AM.Scale = (1 << ScaleLog);
1062         return false;
1063       }
1064     }
1065
1066     // Handle "(X << C1) & C2" as "(X & (C2>>C1)) << C1" if safe and if this
1067     // allows us to fold the shift into this addressing mode.
1068     if (Shift.getOpcode() != ISD::SHL) break;
1069
1070     // Not likely to be profitable if either the AND or SHIFT node has more
1071     // than one use (unless all uses are for address computation). Besides,
1072     // isel mechanism requires their node ids to be reused.
1073     if (!N.hasOneUse() || !Shift.hasOneUse())
1074       break;
1075
1076     // Verify that the shift amount is something we can fold.
1077     unsigned ShiftCst = C1->getZExtValue();
1078     if (ShiftCst != 1 && ShiftCst != 2 && ShiftCst != 3)
1079       break;
1080
1081     // Get the new AND mask, this folds to a constant.
1082     SDValue NewANDMask = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1083                                          SDValue(C2, 0), SDValue(C1, 0));
1084     SDValue NewAND = CurDAG->getNode(ISD::AND, dl, N.getValueType(), X,
1085                                      NewANDMask);
1086     SDValue NewSHIFT = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1087                                        NewAND, SDValue(C1, 0));
1088
1089     // Insert the new nodes into the topological ordering.
1090     if (C1->getNodeId() > X.getNode()->getNodeId()) {
1091       CurDAG->RepositionNode(X.getNode(), C1);
1092       C1->setNodeId(X.getNode()->getNodeId());
1093     }
1094     if (NewANDMask.getNode()->getNodeId() == -1 ||
1095         NewANDMask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1096       CurDAG->RepositionNode(X.getNode(), NewANDMask.getNode());
1097       NewANDMask.getNode()->setNodeId(X.getNode()->getNodeId());
1098     }
1099     if (NewAND.getNode()->getNodeId() == -1 ||
1100         NewAND.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1101       CurDAG->RepositionNode(Shift.getNode(), NewAND.getNode());
1102       NewAND.getNode()->setNodeId(Shift.getNode()->getNodeId());
1103     }
1104     if (NewSHIFT.getNode()->getNodeId() == -1 ||
1105         NewSHIFT.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1106       CurDAG->RepositionNode(N.getNode(), NewSHIFT.getNode());
1107       NewSHIFT.getNode()->setNodeId(N.getNode()->getNodeId());
1108     }
1109
1110     CurDAG->ReplaceAllUsesWith(N, NewSHIFT);
1111
1112     AM.Scale = 1 << ShiftCst;
1113     AM.IndexReg = NewAND;
1114     return false;
1115   }
1116   }
1117
1118   return MatchAddressBase(N, AM);
1119 }
1120
1121 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1122 /// specified addressing mode without any further recursion.
1123 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1124   // Is the base register already occupied?
1125   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base_Reg.getNode()) {
1126     // If so, check to see if the scale index register is set.
1127     if (AM.IndexReg.getNode() == 0) {
1128       AM.IndexReg = N;
1129       AM.Scale = 1;
1130       return false;
1131     }
1132
1133     // Otherwise, we cannot select it.
1134     return true;
1135   }
1136
1137   // Default, generate it as a register.
1138   AM.BaseType = X86ISelAddressMode::RegBase;
1139   AM.Base_Reg = N;
1140   return false;
1141 }
1142
1143 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1144 /// It returns the operands which make up the maximal addressing mode it can
1145 /// match by reference.
1146 ///
1147 /// Parent is the parent node of the addr operand that is being matched.  It
1148 /// is always a load, store, atomic node, or null.  It is only null when
1149 /// checking memory operands for inline asm nodes.
1150 bool X86DAGToDAGISel::SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
1151                                  SDValue &Scale, SDValue &Index,
1152                                  SDValue &Disp, SDValue &Segment) {
1153   X86ISelAddressMode AM;
1154   if (MatchAddress(N, AM))
1155     return false;
1156
1157   EVT VT = N.getValueType();
1158   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1159     if (!AM.Base_Reg.getNode())
1160       AM.Base_Reg = CurDAG->getRegister(0, VT);
1161   }
1162
1163   if (!AM.IndexReg.getNode())
1164     AM.IndexReg = CurDAG->getRegister(0, VT);
1165
1166   if (Parent &&
1167       // This list of opcodes are all the nodes that have an "addr:$ptr" operand
1168       // that are not a MemSDNode, and thus don't have proper addrspace info.
1169       Parent->getOpcode() != ISD::PREFETCH &&
1170       Parent->getOpcode() != ISD::INTRINSIC_W_CHAIN && // unaligned loads, fixme
1171       Parent->getOpcode() != ISD::INTRINSIC_VOID && // nontemporal stores.
1172       Parent->getOpcode() != X86ISD::VZEXT_LOAD &&
1173       Parent->getOpcode() != X86ISD::FLD &&
1174       Parent->getOpcode() != X86ISD::FILD &&
1175       Parent->getOpcode() != X86ISD::FILD_FLAG &&
1176       Parent->getOpcode() != X86ISD::FP_TO_INT16_IN_MEM &&
1177       Parent->getOpcode() != X86ISD::FP_TO_INT32_IN_MEM &&
1178       Parent->getOpcode() != X86ISD::FP_TO_INT64_IN_MEM &&
1179       Parent->getOpcode() != X86ISD::FST) {
1180     unsigned AddrSpace =
1181       cast<MemSDNode>(Parent)->getPointerInfo().getAddrSpace();
1182     // AddrSpace 256 -> GS, 257 -> FS.
1183     if (AddrSpace == 256)
1184       AM.Segment = CurDAG->getRegister(X86::GS, VT);
1185     if (AddrSpace == 257)
1186       AM.Segment = CurDAG->getRegister(X86::FS, VT);
1187   }
1188
1189
1190   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1191   return true;
1192 }
1193
1194 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1195 /// match a load whose top elements are either undef or zeros.  The load flavor
1196 /// is derived from the type of N, which is either v4f32 or v2f64.
1197 ///
1198 /// We also return:
1199 ///   PatternChainNode: this is the matched node that has a chain input and
1200 ///   output.
1201 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1202                                           SDValue N, SDValue &Base,
1203                                           SDValue &Scale, SDValue &Index,
1204                                           SDValue &Disp, SDValue &Segment,
1205                                           SDValue &PatternNodeWithChain) {
1206   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1207     PatternNodeWithChain = N.getOperand(0);
1208     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1209         PatternNodeWithChain.hasOneUse() &&
1210         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1211         IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1212       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1213       if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1214         return false;
1215       return true;
1216     }
1217   }
1218
1219   // Also handle the case where we explicitly require zeros in the top
1220   // elements.  This is a vector shuffle from the zero vector.
1221   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1222       // Check to see if the top elements are all zeros (or bitcast of zeros).
1223       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1224       N.getOperand(0).getNode()->hasOneUse() &&
1225       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1226       N.getOperand(0).getOperand(0).hasOneUse() &&
1227       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1228       IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1229     // Okay, this is a zero extending load.  Fold it.
1230     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1231     if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1232       return false;
1233     PatternNodeWithChain = SDValue(LD, 0);
1234     return true;
1235   }
1236   return false;
1237 }
1238
1239
1240 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1241 /// mode it matches can be cost effectively emitted as an LEA instruction.
1242 bool X86DAGToDAGISel::SelectLEAAddr(SDValue N,
1243                                     SDValue &Base, SDValue &Scale,
1244                                     SDValue &Index, SDValue &Disp,
1245                                     SDValue &Segment) {
1246   X86ISelAddressMode AM;
1247
1248   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1249   // segments.
1250   SDValue Copy = AM.Segment;
1251   SDValue T = CurDAG->getRegister(0, MVT::i32);
1252   AM.Segment = T;
1253   if (MatchAddress(N, AM))
1254     return false;
1255   assert (T == AM.Segment);
1256   AM.Segment = Copy;
1257
1258   EVT VT = N.getValueType();
1259   unsigned Complexity = 0;
1260   if (AM.BaseType == X86ISelAddressMode::RegBase)
1261     if (AM.Base_Reg.getNode())
1262       Complexity = 1;
1263     else
1264       AM.Base_Reg = CurDAG->getRegister(0, VT);
1265   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1266     Complexity = 4;
1267
1268   if (AM.IndexReg.getNode())
1269     Complexity++;
1270   else
1271     AM.IndexReg = CurDAG->getRegister(0, VT);
1272
1273   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1274   // a simple shift.
1275   if (AM.Scale > 1)
1276     Complexity++;
1277
1278   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1279   // to a LEA. This is determined with some expermentation but is by no means
1280   // optimal (especially for code size consideration). LEA is nice because of
1281   // its three-address nature. Tweak the cost function again when we can run
1282   // convertToThreeAddress() at register allocation time.
1283   if (AM.hasSymbolicDisplacement()) {
1284     // For X86-64, we should always use lea to materialize RIP relative
1285     // addresses.
1286     if (Subtarget->is64Bit())
1287       Complexity = 4;
1288     else
1289       Complexity += 2;
1290   }
1291
1292   if (AM.Disp && (AM.Base_Reg.getNode() || AM.IndexReg.getNode()))
1293     Complexity++;
1294
1295   // If it isn't worth using an LEA, reject it.
1296   if (Complexity <= 2)
1297     return false;
1298
1299   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1300   return true;
1301 }
1302
1303 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1304 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDValue N, SDValue &Base,
1305                                         SDValue &Scale, SDValue &Index,
1306                                         SDValue &Disp, SDValue &Segment) {
1307   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1308   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1309
1310   X86ISelAddressMode AM;
1311   AM.GV = GA->getGlobal();
1312   AM.Disp += GA->getOffset();
1313   AM.Base_Reg = CurDAG->getRegister(0, N.getValueType());
1314   AM.SymbolFlags = GA->getTargetFlags();
1315
1316   if (N.getValueType() == MVT::i32) {
1317     AM.Scale = 1;
1318     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1319   } else {
1320     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1321   }
1322
1323   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1324   return true;
1325 }
1326
1327
1328 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1329                                   SDValue &Base, SDValue &Scale,
1330                                   SDValue &Index, SDValue &Disp,
1331                                   SDValue &Segment) {
1332   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1333       !IsProfitableToFold(N, P, P) ||
1334       !IsLegalToFold(N, P, P, OptLevel))
1335     return false;
1336
1337   return SelectAddr(N.getNode(),
1338                     N.getOperand(1), Base, Scale, Index, Disp, Segment);
1339 }
1340
1341 /// getGlobalBaseReg - Return an SDNode that returns the value of
1342 /// the global base register. Output instructions required to
1343 /// initialize the global base register, if necessary.
1344 ///
1345 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1346   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1347   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).getNode();
1348 }
1349
1350 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1351   SDValue Chain = Node->getOperand(0);
1352   SDValue In1 = Node->getOperand(1);
1353   SDValue In2L = Node->getOperand(2);
1354   SDValue In2H = Node->getOperand(3);
1355   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1356   if (!SelectAddr(Node, In1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1357     return NULL;
1358   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1359   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1360   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, In2L, In2H, Chain};
1361   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
1362                                            MVT::i32, MVT::i32, MVT::Other, Ops,
1363                                            array_lengthof(Ops));
1364   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
1365   return ResNode;
1366 }
1367
1368 SDNode *X86DAGToDAGISel::SelectAtomicLoadAdd(SDNode *Node, EVT NVT) {
1369   if (Node->hasAnyUseOfValue(0))
1370     return 0;
1371
1372   // Optimize common patterns for __sync_add_and_fetch and
1373   // __sync_sub_and_fetch where the result is not used. This allows us
1374   // to use "lock" version of add, sub, inc, dec instructions.
1375   // FIXME: Do not use special instructions but instead add the "lock"
1376   // prefix to the target node somehow. The extra information will then be
1377   // transferred to machine instruction and it denotes the prefix.
1378   SDValue Chain = Node->getOperand(0);
1379   SDValue Ptr = Node->getOperand(1);
1380   SDValue Val = Node->getOperand(2);
1381   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1382   if (!SelectAddr(Node, Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1383     return 0;
1384
1385   bool isInc = false, isDec = false, isSub = false, isCN = false;
1386   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1387   if (CN) {
1388     isCN = true;
1389     int64_t CNVal = CN->getSExtValue();
1390     if (CNVal == 1)
1391       isInc = true;
1392     else if (CNVal == -1)
1393       isDec = true;
1394     else if (CNVal >= 0)
1395       Val = CurDAG->getTargetConstant(CNVal, NVT);
1396     else {
1397       isSub = true;
1398       Val = CurDAG->getTargetConstant(-CNVal, NVT);
1399     }
1400   } else if (Val.hasOneUse() &&
1401              Val.getOpcode() == ISD::SUB &&
1402              X86::isZeroNode(Val.getOperand(0))) {
1403     isSub = true;
1404     Val = Val.getOperand(1);
1405   }
1406
1407   unsigned Opc = 0;
1408   switch (NVT.getSimpleVT().SimpleTy) {
1409   default: return 0;
1410   case MVT::i8:
1411     if (isInc)
1412       Opc = X86::LOCK_INC8m;
1413     else if (isDec)
1414       Opc = X86::LOCK_DEC8m;
1415     else if (isSub) {
1416       if (isCN)
1417         Opc = X86::LOCK_SUB8mi;
1418       else
1419         Opc = X86::LOCK_SUB8mr;
1420     } else {
1421       if (isCN)
1422         Opc = X86::LOCK_ADD8mi;
1423       else
1424         Opc = X86::LOCK_ADD8mr;
1425     }
1426     break;
1427   case MVT::i16:
1428     if (isInc)
1429       Opc = X86::LOCK_INC16m;
1430     else if (isDec)
1431       Opc = X86::LOCK_DEC16m;
1432     else if (isSub) {
1433       if (isCN) {
1434         if (immSext8(Val.getNode()))
1435           Opc = X86::LOCK_SUB16mi8;
1436         else
1437           Opc = X86::LOCK_SUB16mi;
1438       } else
1439         Opc = X86::LOCK_SUB16mr;
1440     } else {
1441       if (isCN) {
1442         if (immSext8(Val.getNode()))
1443           Opc = X86::LOCK_ADD16mi8;
1444         else
1445           Opc = X86::LOCK_ADD16mi;
1446       } else
1447         Opc = X86::LOCK_ADD16mr;
1448     }
1449     break;
1450   case MVT::i32:
1451     if (isInc)
1452       Opc = X86::LOCK_INC32m;
1453     else if (isDec)
1454       Opc = X86::LOCK_DEC32m;
1455     else if (isSub) {
1456       if (isCN) {
1457         if (immSext8(Val.getNode()))
1458           Opc = X86::LOCK_SUB32mi8;
1459         else
1460           Opc = X86::LOCK_SUB32mi;
1461       } else
1462         Opc = X86::LOCK_SUB32mr;
1463     } else {
1464       if (isCN) {
1465         if (immSext8(Val.getNode()))
1466           Opc = X86::LOCK_ADD32mi8;
1467         else
1468           Opc = X86::LOCK_ADD32mi;
1469       } else
1470         Opc = X86::LOCK_ADD32mr;
1471     }
1472     break;
1473   case MVT::i64:
1474     if (isInc)
1475       Opc = X86::LOCK_INC64m;
1476     else if (isDec)
1477       Opc = X86::LOCK_DEC64m;
1478     else if (isSub) {
1479       Opc = X86::LOCK_SUB64mr;
1480       if (isCN) {
1481         if (immSext8(Val.getNode()))
1482           Opc = X86::LOCK_SUB64mi8;
1483         else if (i64immSExt32(Val.getNode()))
1484           Opc = X86::LOCK_SUB64mi32;
1485       }
1486     } else {
1487       Opc = X86::LOCK_ADD64mr;
1488       if (isCN) {
1489         if (immSext8(Val.getNode()))
1490           Opc = X86::LOCK_ADD64mi8;
1491         else if (i64immSExt32(Val.getNode()))
1492           Opc = X86::LOCK_ADD64mi32;
1493       }
1494     }
1495     break;
1496   }
1497
1498   DebugLoc dl = Node->getDebugLoc();
1499   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1500                                                  dl, NVT), 0);
1501   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1502   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1503   if (isInc || isDec) {
1504     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Chain };
1505     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 6), 0);
1506     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1507     SDValue RetVals[] = { Undef, Ret };
1508     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1509   } else {
1510     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1511     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1512     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1513     SDValue RetVals[] = { Undef, Ret };
1514     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1515   }
1516 }
1517
1518 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1519 /// any uses which require the SF or OF bits to be accurate.
1520 static bool HasNoSignedComparisonUses(SDNode *N) {
1521   // Examine each user of the node.
1522   for (SDNode::use_iterator UI = N->use_begin(),
1523          UE = N->use_end(); UI != UE; ++UI) {
1524     // Only examine CopyToReg uses.
1525     if (UI->getOpcode() != ISD::CopyToReg)
1526       return false;
1527     // Only examine CopyToReg uses that copy to EFLAGS.
1528     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1529           X86::EFLAGS)
1530       return false;
1531     // Examine each user of the CopyToReg use.
1532     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1533            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1534       // Only examine the Flag result.
1535       if (FlagUI.getUse().getResNo() != 1) continue;
1536       // Anything unusual: assume conservatively.
1537       if (!FlagUI->isMachineOpcode()) return false;
1538       // Examine the opcode of the user.
1539       switch (FlagUI->getMachineOpcode()) {
1540       // These comparisons don't treat the most significant bit specially.
1541       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1542       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1543       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1544       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1545       case X86::JA_4: case X86::JAE_4: case X86::JB_4: case X86::JBE_4:
1546       case X86::JE_4: case X86::JNE_4: case X86::JP_4: case X86::JNP_4:
1547       case X86::CMOVA16rr: case X86::CMOVA16rm:
1548       case X86::CMOVA32rr: case X86::CMOVA32rm:
1549       case X86::CMOVA64rr: case X86::CMOVA64rm:
1550       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1551       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1552       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1553       case X86::CMOVB16rr: case X86::CMOVB16rm:
1554       case X86::CMOVB32rr: case X86::CMOVB32rm:
1555       case X86::CMOVB64rr: case X86::CMOVB64rm:
1556       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1557       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1558       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1559       case X86::CMOVE16rr: case X86::CMOVE16rm:
1560       case X86::CMOVE32rr: case X86::CMOVE32rm:
1561       case X86::CMOVE64rr: case X86::CMOVE64rm:
1562       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1563       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1564       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1565       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1566       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1567       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1568       case X86::CMOVP16rr: case X86::CMOVP16rm:
1569       case X86::CMOVP32rr: case X86::CMOVP32rm:
1570       case X86::CMOVP64rr: case X86::CMOVP64rm:
1571         continue;
1572       // Anything else: assume conservatively.
1573       default: return false;
1574       }
1575     }
1576   }
1577   return true;
1578 }
1579
1580 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
1581   EVT NVT = Node->getValueType(0);
1582   unsigned Opc, MOpc;
1583   unsigned Opcode = Node->getOpcode();
1584   DebugLoc dl = Node->getDebugLoc();
1585
1586   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
1587
1588   if (Node->isMachineOpcode()) {
1589     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
1590     return NULL;   // Already selected.
1591   }
1592
1593   switch (Opcode) {
1594   default: break;
1595   case X86ISD::GlobalBaseReg:
1596     return getGlobalBaseReg();
1597
1598   case X86ISD::ATOMOR64_DAG:
1599     return SelectAtomic64(Node, X86::ATOMOR6432);
1600   case X86ISD::ATOMXOR64_DAG:
1601     return SelectAtomic64(Node, X86::ATOMXOR6432);
1602   case X86ISD::ATOMADD64_DAG:
1603     return SelectAtomic64(Node, X86::ATOMADD6432);
1604   case X86ISD::ATOMSUB64_DAG:
1605     return SelectAtomic64(Node, X86::ATOMSUB6432);
1606   case X86ISD::ATOMNAND64_DAG:
1607     return SelectAtomic64(Node, X86::ATOMNAND6432);
1608   case X86ISD::ATOMAND64_DAG:
1609     return SelectAtomic64(Node, X86::ATOMAND6432);
1610   case X86ISD::ATOMSWAP64_DAG:
1611     return SelectAtomic64(Node, X86::ATOMSWAP6432);
1612
1613   case ISD::ATOMIC_LOAD_ADD: {
1614     SDNode *RetVal = SelectAtomicLoadAdd(Node, NVT);
1615     if (RetVal)
1616       return RetVal;
1617     break;
1618   }
1619
1620   case ISD::SMUL_LOHI:
1621   case ISD::UMUL_LOHI: {
1622     SDValue N0 = Node->getOperand(0);
1623     SDValue N1 = Node->getOperand(1);
1624
1625     bool isSigned = Opcode == ISD::SMUL_LOHI;
1626     if (!isSigned) {
1627       switch (NVT.getSimpleVT().SimpleTy) {
1628       default: llvm_unreachable("Unsupported VT!");
1629       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
1630       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
1631       case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
1632       case MVT::i64: Opc = X86::MUL64r; MOpc = X86::MUL64m; break;
1633       }
1634     } else {
1635       switch (NVT.getSimpleVT().SimpleTy) {
1636       default: llvm_unreachable("Unsupported VT!");
1637       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
1638       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
1639       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
1640       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
1641       }
1642     }
1643
1644     unsigned LoReg, HiReg;
1645     switch (NVT.getSimpleVT().SimpleTy) {
1646     default: llvm_unreachable("Unsupported VT!");
1647     case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
1648     case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
1649     case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
1650     case MVT::i64: LoReg = X86::RAX; HiReg = X86::RDX; break;
1651     }
1652
1653     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1654     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1655     // Multiply is commmutative.
1656     if (!foldedLoad) {
1657       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1658       if (foldedLoad)
1659         std::swap(N0, N1);
1660     }
1661
1662     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
1663                                             N0, SDValue()).getValue(1);
1664
1665     if (foldedLoad) {
1666       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1667                         InFlag };
1668       SDNode *CNode =
1669         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Flag, Ops,
1670                                array_lengthof(Ops));
1671       InFlag = SDValue(CNode, 1);
1672       // Update the chain.
1673       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1674     } else {
1675       InFlag =
1676         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1677     }
1678
1679     // Prevent use of AH in a REX instruction by referencing AX instead.
1680     if (HiReg == X86::AH && Subtarget->is64Bit() &&
1681         !SDValue(Node, 1).use_empty()) {
1682       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1683                                               X86::AX, MVT::i16, InFlag);
1684       InFlag = Result.getValue(2);
1685       // Get the low part if needed. Don't use getCopyFromReg for aliasing
1686       // registers.
1687       if (!SDValue(Node, 0).use_empty())
1688         ReplaceUses(SDValue(Node, 1),
1689           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
1690
1691       // Shift AX down 8 bits.
1692       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
1693                                               Result,
1694                                      CurDAG->getTargetConstant(8, MVT::i8)), 0);
1695       // Then truncate it down to i8.
1696       ReplaceUses(SDValue(Node, 1),
1697         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
1698     }
1699     // Copy the low half of the result, if it is needed.
1700     if (!SDValue(Node, 0).use_empty()) {
1701       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1702                                                 LoReg, NVT, InFlag);
1703       InFlag = Result.getValue(2);
1704       ReplaceUses(SDValue(Node, 0), Result);
1705       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1706     }
1707     // Copy the high half of the result, if it is needed.
1708     if (!SDValue(Node, 1).use_empty()) {
1709       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1710                                               HiReg, NVT, InFlag);
1711       InFlag = Result.getValue(2);
1712       ReplaceUses(SDValue(Node, 1), Result);
1713       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1714     }
1715
1716     return NULL;
1717   }
1718
1719   case ISD::SDIVREM:
1720   case ISD::UDIVREM: {
1721     SDValue N0 = Node->getOperand(0);
1722     SDValue N1 = Node->getOperand(1);
1723
1724     bool isSigned = Opcode == ISD::SDIVREM;
1725     if (!isSigned) {
1726       switch (NVT.getSimpleVT().SimpleTy) {
1727       default: llvm_unreachable("Unsupported VT!");
1728       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
1729       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
1730       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
1731       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
1732       }
1733     } else {
1734       switch (NVT.getSimpleVT().SimpleTy) {
1735       default: llvm_unreachable("Unsupported VT!");
1736       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
1737       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
1738       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
1739       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
1740       }
1741     }
1742
1743     unsigned LoReg, HiReg, ClrReg;
1744     unsigned ClrOpcode, SExtOpcode;
1745     switch (NVT.getSimpleVT().SimpleTy) {
1746     default: llvm_unreachable("Unsupported VT!");
1747     case MVT::i8:
1748       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
1749       ClrOpcode  = 0;
1750       SExtOpcode = X86::CBW;
1751       break;
1752     case MVT::i16:
1753       LoReg = X86::AX;  HiReg = X86::DX;
1754       ClrOpcode  = X86::MOV16r0; ClrReg = X86::DX;
1755       SExtOpcode = X86::CWD;
1756       break;
1757     case MVT::i32:
1758       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
1759       ClrOpcode  = X86::MOV32r0;
1760       SExtOpcode = X86::CDQ;
1761       break;
1762     case MVT::i64:
1763       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
1764       ClrOpcode  = X86::MOV64r0;
1765       SExtOpcode = X86::CQO;
1766       break;
1767     }
1768
1769     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1770     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1771     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
1772
1773     SDValue InFlag;
1774     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
1775       // Special case for div8, just use a move with zero extension to AX to
1776       // clear the upper 8 bits (AH).
1777       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
1778       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
1779         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
1780         Move =
1781           SDValue(CurDAG->getMachineNode(X86::MOVZX16rm8, dl, MVT::i16,
1782                                          MVT::Other, Ops,
1783                                          array_lengthof(Ops)), 0);
1784         Chain = Move.getValue(1);
1785         ReplaceUses(N0.getValue(1), Chain);
1786       } else {
1787         Move =
1788           SDValue(CurDAG->getMachineNode(X86::MOVZX16rr8, dl, MVT::i16, N0),0);
1789         Chain = CurDAG->getEntryNode();
1790       }
1791       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::AX, Move, SDValue());
1792       InFlag = Chain.getValue(1);
1793     } else {
1794       InFlag =
1795         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
1796                              LoReg, N0, SDValue()).getValue(1);
1797       if (isSigned && !signBitIsZero) {
1798         // Sign extend the low part into the high part.
1799         InFlag =
1800           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Flag, InFlag),0);
1801       } else {
1802         // Zero out the high part, effectively zero extending the input.
1803         SDValue ClrNode =
1804           SDValue(CurDAG->getMachineNode(ClrOpcode, dl, NVT), 0);
1805         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
1806                                       ClrNode, InFlag).getValue(1);
1807       }
1808     }
1809
1810     if (foldedLoad) {
1811       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1812                         InFlag };
1813       SDNode *CNode =
1814         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Flag, Ops,
1815                                array_lengthof(Ops));
1816       InFlag = SDValue(CNode, 1);
1817       // Update the chain.
1818       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1819     } else {
1820       InFlag =
1821         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1822     }
1823
1824     // Prevent use of AH in a REX instruction by referencing AX instead.
1825     // Shift it down 8 bits.
1826     if (HiReg == X86::AH && Subtarget->is64Bit() &&
1827         !SDValue(Node, 1).use_empty()) {
1828       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1829                                               X86::AX, MVT::i16, InFlag);
1830       InFlag = Result.getValue(2);
1831
1832       // If we also need AL (the quotient), get it by extracting a subreg from
1833       // Result. The fast register allocator does not like multiple CopyFromReg
1834       // nodes using aliasing registers.
1835       if (!SDValue(Node, 0).use_empty())
1836         ReplaceUses(SDValue(Node, 0),
1837           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
1838
1839       // Shift AX right by 8 bits instead of using AH.
1840       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
1841                                          Result,
1842                                          CurDAG->getTargetConstant(8, MVT::i8)),
1843                        0);
1844       ReplaceUses(SDValue(Node, 1),
1845         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
1846     }
1847     // Copy the division (low) result, if it is needed.
1848     if (!SDValue(Node, 0).use_empty()) {
1849       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1850                                                 LoReg, NVT, InFlag);
1851       InFlag = Result.getValue(2);
1852       ReplaceUses(SDValue(Node, 0), Result);
1853       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1854     }
1855     // Copy the remainder (high) result, if it is needed.
1856     if (!SDValue(Node, 1).use_empty()) {
1857       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1858                                               HiReg, NVT, InFlag);
1859       InFlag = Result.getValue(2);
1860       ReplaceUses(SDValue(Node, 1), Result);
1861       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1862     }
1863     return NULL;
1864   }
1865
1866   case X86ISD::CMP: {
1867     SDValue N0 = Node->getOperand(0);
1868     SDValue N1 = Node->getOperand(1);
1869
1870     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
1871     // use a smaller encoding.
1872     if (N0.getOpcode() == ISD::TRUNCATE && N0.hasOneUse() &&
1873         HasNoSignedComparisonUses(Node))
1874       // Look past the truncate if CMP is the only use of it.
1875       N0 = N0.getOperand(0);
1876     if (N0.getNode()->getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
1877         N0.getValueType() != MVT::i8 &&
1878         X86::isZeroNode(N1)) {
1879       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
1880       if (!C) break;
1881
1882       // For example, convert "testl %eax, $8" to "testb %al, $8"
1883       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
1884           (!(C->getZExtValue() & 0x80) ||
1885            HasNoSignedComparisonUses(Node))) {
1886         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
1887         SDValue Reg = N0.getNode()->getOperand(0);
1888
1889         // On x86-32, only the ABCD registers have 8-bit subregisters.
1890         if (!Subtarget->is64Bit()) {
1891           TargetRegisterClass *TRC = 0;
1892           switch (N0.getValueType().getSimpleVT().SimpleTy) {
1893           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
1894           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
1895           default: llvm_unreachable("Unsupported TEST operand type!");
1896           }
1897           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
1898           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
1899                                                Reg.getValueType(), Reg, RC), 0);
1900         }
1901
1902         // Extract the l-register.
1903         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl,
1904                                                         MVT::i8, Reg);
1905
1906         // Emit a testb.
1907         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32, Subreg, Imm);
1908       }
1909
1910       // For example, "testl %eax, $2048" to "testb %ah, $8".
1911       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
1912           (!(C->getZExtValue() & 0x8000) ||
1913            HasNoSignedComparisonUses(Node))) {
1914         // Shift the immediate right by 8 bits.
1915         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
1916                                                        MVT::i8);
1917         SDValue Reg = N0.getNode()->getOperand(0);
1918
1919         // Put the value in an ABCD register.
1920         TargetRegisterClass *TRC = 0;
1921         switch (N0.getValueType().getSimpleVT().SimpleTy) {
1922         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
1923         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
1924         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
1925         default: llvm_unreachable("Unsupported TEST operand type!");
1926         }
1927         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
1928         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
1929                                              Reg.getValueType(), Reg, RC), 0);
1930
1931         // Extract the h-register.
1932         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit_hi, dl,
1933                                                         MVT::i8, Reg);
1934
1935         // Emit a testb. No special NOREX tricks are needed since there's
1936         // only one GPR operand!
1937         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
1938                                       Subreg, ShiftedImm);
1939       }
1940
1941       // For example, "testl %eax, $32776" to "testw %ax, $32776".
1942       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
1943           N0.getValueType() != MVT::i16 &&
1944           (!(C->getZExtValue() & 0x8000) ||
1945            HasNoSignedComparisonUses(Node))) {
1946         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
1947         SDValue Reg = N0.getNode()->getOperand(0);
1948
1949         // Extract the 16-bit subregister.
1950         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl,
1951                                                         MVT::i16, Reg);
1952
1953         // Emit a testw.
1954         return CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32, Subreg, Imm);
1955       }
1956
1957       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
1958       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
1959           N0.getValueType() == MVT::i64 &&
1960           (!(C->getZExtValue() & 0x80000000) ||
1961            HasNoSignedComparisonUses(Node))) {
1962         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
1963         SDValue Reg = N0.getNode()->getOperand(0);
1964
1965         // Extract the 32-bit subregister.
1966         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_32bit, dl,
1967                                                         MVT::i32, Reg);
1968
1969         // Emit a testl.
1970         return CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32, Subreg, Imm);
1971       }
1972     }
1973     break;
1974   }
1975   }
1976
1977   SDNode *ResNode = SelectCode(Node);
1978
1979   DEBUG(dbgs() << "=> ";
1980         if (ResNode == NULL || ResNode == Node)
1981           Node->dump(CurDAG);
1982         else
1983           ResNode->dump(CurDAG);
1984         dbgs() << '\n');
1985
1986   return ResNode;
1987 }
1988
1989 bool X86DAGToDAGISel::
1990 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
1991                              std::vector<SDValue> &OutOps) {
1992   SDValue Op0, Op1, Op2, Op3, Op4;
1993   switch (ConstraintCode) {
1994   case 'o':   // offsetable        ??
1995   case 'v':   // not offsetable    ??
1996   default: return true;
1997   case 'm':   // memory
1998     if (!SelectAddr(0, Op, Op0, Op1, Op2, Op3, Op4))
1999       return true;
2000     break;
2001   }
2002
2003   OutOps.push_back(Op0);
2004   OutOps.push_back(Op1);
2005   OutOps.push_back(Op2);
2006   OutOps.push_back(Op3);
2007   OutOps.push_back(Op4);
2008   return false;
2009 }
2010
2011 /// createX86ISelDag - This pass converts a legalized DAG into a
2012 /// X86-specific DAG, ready for instruction scheduling.
2013 ///
2014 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2015                                      llvm::CodeGenOpt::Level OptLevel) {
2016   return new X86DAGToDAGISel(TM, OptLevel);
2017 }