lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the Evan Cheng and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/GlobalValue.h"
  23 #include "llvm/Instructions.h"
  24 #include "llvm/Intrinsics.h"
  25 #include "llvm/Support/CFG.h"
  26 #include "llvm/Type.h"
  27 #include "llvm/CodeGen/MachineConstantPool.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/SSARegMap.h"
  32 #include "llvm/CodeGen/SelectionDAGISel.h"
  33 #include "llvm/Target/TargetMachine.h"
  34 #include "llvm/Support/Compiler.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/ADT/Statistic.h"
  38 #include <queue>
  39 #include <set>
  40 using namespace llvm;
  41
  42 STATISTIC(NumFPKill   , "Number of FP_REG_KILL instructions added");
  43 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  44
  45
  46 //===----------------------------------------------------------------------===//
  47 //                      Pattern Matcher Implementation
  48 //===----------------------------------------------------------------------===//
  49
  50 namespace {
  51   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  52   /// SDOperand's instead of register numbers for the leaves of the matched
  53   /// tree.
  54   struct X86ISelAddressMode {
  55     enum {
  56       RegBase,
  57       FrameIndexBase
  58     } BaseType;
  59
  60     struct {            // This is really a union, discriminated by BaseType!
  61       SDOperand Reg;
  62       int FrameIndex;
  63     } Base;
  64
  65     bool isRIPRel;     // RIP relative?
  66     unsigned Scale;
  67     SDOperand IndexReg;
  68     unsigned Disp;
  69     GlobalValue *GV;
  70     Constant *CP;
  71     const char *ES;
  72     int JT;
  73     unsigned Align;    // CP alignment.
  74
  75     X86ISelAddressMode()
  76       : BaseType(RegBase), isRIPRel(false), Scale(1), IndexReg(), Disp(0),
  77         GV(0), CP(0), ES(0), JT(-1), Align(0) {
  78     }
  79   };
  80 }
  81
  82 namespace {
  83   //===--------------------------------------------------------------------===//
  84   /// ISel - X86 specific code to select X86 machine instructions for
  85   /// SelectionDAG operations.
  86   ///
  87   class VISIBILITY_HIDDEN X86DAGToDAGISel : public SelectionDAGISel {
  88     /// ContainsFPCode - Every instruction we select that uses or defines a FP
  89     /// register should set this to true.
  90     bool ContainsFPCode;
  91
  92     /// FastISel - Enable fast(er) instruction selection.
  93     ///
  94     bool FastISel;
  95
  96     /// TM - Keep a reference to X86TargetMachine.
  97     ///
  98     X86TargetMachine &TM;
  99
 100     /// X86Lowering - This object fully describes how to lower LLVM code to an
 101     /// X86-specific SelectionDAG.
 102     X86TargetLowering X86Lowering;
 103
 104     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 105     /// make the right decision when generating code for different targets.
 106     const X86Subtarget *Subtarget;
 107
 108     /// GlobalBaseReg - keeps track of the virtual register mapped onto global
 109     /// base register.
 110     unsigned GlobalBaseReg;
 111
 112   public:
 113     X86DAGToDAGISel(X86TargetMachine &tm, bool fast)
 114       : SelectionDAGISel(X86Lowering),
 115         ContainsFPCode(false), FastISel(fast), TM(tm),
 116         X86Lowering(*TM.getTargetLowering()),
 117         Subtarget(&TM.getSubtarget<X86Subtarget>()) {}
 118
 119     virtual bool runOnFunction(Function &Fn) {
 120       // Make sure we re-emit a set of the global base reg if necessary
 121       GlobalBaseReg = 0;
 122       return SelectionDAGISel::runOnFunction(Fn);
 123     }
 124
 125     virtual const char *getPassName() const {
 126       return "X86 DAG->DAG Instruction Selection";
 127     }
 128
 129     /// InstructionSelectBasicBlock - This callback is invoked by
 130     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 131     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
 132
 133     virtual void EmitFunctionEntryCode(Function &Fn, MachineFunction &MF);
 134
 135     virtual bool CanBeFoldedBy(SDNode *N, SDNode *U, SDNode *Root);
 136
 137 // Include the pieces autogenerated from the target description.
 138 #include "X86GenDAGISel.inc"
 139
 140   private:
 141     SDNode *Select(SDOperand N);
 142
 143     bool MatchAddress(SDOperand N, X86ISelAddressMode &AM,
 144                       bool isRoot = true, unsigned Depth = 0);
 145     bool SelectAddr(SDOperand Op, SDOperand N, SDOperand &Base,
 146                     SDOperand &Scale, SDOperand &Index, SDOperand &Disp);
 147     bool SelectLEAAddr(SDOperand Op, SDOperand N, SDOperand &Base,
 148                        SDOperand &Scale, SDOperand &Index, SDOperand &Disp);
 149     bool SelectScalarSSELoad(SDOperand Op, SDOperand Pred,
 150                              SDOperand N, SDOperand &Base, SDOperand &Scale,
 151                              SDOperand &Index, SDOperand &Disp,
 152                              SDOperand &InChain, SDOperand &OutChain);
 153     bool TryFoldLoad(SDOperand P, SDOperand N,
 154                      SDOperand &Base, SDOperand &Scale,
 155                      SDOperand &Index, SDOperand &Disp);
 156     void InstructionSelectPreprocess(SelectionDAG &DAG);
 157
 158     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 159     /// inline asm expressions.
 160     virtual bool SelectInlineAsmMemoryOperand(const SDOperand &Op,
 161                                               char ConstraintCode,
 162                                               std::vector<SDOperand> &OutOps,
 163                                               SelectionDAG &DAG);
 164
 165     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 166
 167     inline void getAddressOperands(X86ISelAddressMode &AM, SDOperand &Base,
 168                                    SDOperand &Scale, SDOperand &Index,
 169                                    SDOperand &Disp) {
 170       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 171         CurDAG->getTargetFrameIndex(AM.Base.FrameIndex, TLI.getPointerTy()) :
 172         AM.Base.Reg;
 173       Scale = getI8Imm(AM.Scale);
 174       Index = AM.IndexReg;
 175       // These are 32-bit even in 64-bit mode since RIP relative offset
 176       // is 32-bit.
 177       if (AM.GV)
 178         Disp = CurDAG->getTargetGlobalAddress(AM.GV, MVT::i32, AM.Disp);
 179       else if (AM.CP)
 180         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32, AM.Align, AM.Disp);
 181       else if (AM.ES)
 182         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32);
 183       else if (AM.JT != -1)
 184         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32);
 185       else
 186         Disp = getI32Imm(AM.Disp);
 187     }
 188
 189     /// getI8Imm - Return a target constant with the specified value, of type
 190     /// i8.
 191     inline SDOperand getI8Imm(unsigned Imm) {
 192       return CurDAG->getTargetConstant(Imm, MVT::i8);
 193     }
 194
 195     /// getI16Imm - Return a target constant with the specified value, of type
 196     /// i16.
 197     inline SDOperand getI16Imm(unsigned Imm) {
 198       return CurDAG->getTargetConstant(Imm, MVT::i16);
 199     }
 200
 201     /// getI32Imm - Return a target constant with the specified value, of type
 202     /// i32.
 203     inline SDOperand getI32Imm(unsigned Imm) {
 204       return CurDAG->getTargetConstant(Imm, MVT::i32);
 205     }
 206
 207     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
 208     /// base register.  Return the virtual register that holds this value.
 209     SDNode *getGlobalBaseReg();
 210
 211 #ifndef NDEBUG
 212     unsigned Indent;
 213 #endif
 214   };
 215 }
 216
 217 static SDNode *findFlagUse(SDNode *N) {
 218   unsigned FlagResNo = N->getNumValues()-1;
 219   for (SDNode::use_iterator I = N->use_begin(), E = N->use_end(); I != E; ++I) {
 220     SDNode *User = *I;
 221     for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
 222       SDOperand Op = User->getOperand(i);
 223       if (Op.Val == N && Op.ResNo == FlagResNo)
 224         return User;
 225     }
 226   }
 227   return NULL;
 228 }
 229
 230 static void findNonImmUse(SDNode *Use, SDNode* Def, SDNode *ImmedUse,
 231                           SDNode *Root, SDNode *Skip, bool &found,
 232                           std::set<SDNode *> &Visited) {
 233   if (found ||
 234       Use->getNodeId() > Def->getNodeId() ||
 235       !Visited.insert(Use).second)
 236     return;
 237
 238   for (unsigned i = 0, e = Use->getNumOperands(); !found && i != e; ++i) {
 239     SDNode *N = Use->getOperand(i).Val;
 240     if (N == Skip)
 241       continue;
 242     if (N == Def) {
 243       if (Use == ImmedUse)
 244         continue; // Immediate use is ok.
 245       if (Use == Root) {
 246         assert(Use->getOpcode() == ISD::STORE ||
 247                Use->getOpcode() == X86ISD::CMP);
 248         continue;
 249       }
 250       found = true;
 251       break;
 252     }
 253     findNonImmUse(N, Def, ImmedUse, Root, Skip, found, Visited);
 254   }
 255 }
 256
 257 /// isNonImmUse - Start searching from Root up the DAG to check is Def can
 258 /// be reached. Return true if that's the case. However, ignore direct uses
 259 /// by ImmedUse (which would be U in the example illustrated in
 260 /// CanBeFoldedBy) and by Root (which can happen in the store case).
 261 /// FIXME: to be really generic, we should allow direct use by any node
 262 /// that is being folded. But realisticly since we only fold loads which
 263 /// have one non-chain use, we only need to watch out for load/op/store
 264 /// and load/op/cmp case where the root (store / cmp) may reach the load via
 265 /// its chain operand.
 266 static inline bool isNonImmUse(SDNode *Root, SDNode *Def, SDNode *ImmedUse,
 267                                SDNode *Skip = NULL) {
 268   std::set<SDNode *> Visited;
 269   bool found = false;
 270   findNonImmUse(Root, Def, ImmedUse, Root, Skip, found, Visited);
 271   return found;
 272 }
 273
 274
 275 bool X86DAGToDAGISel::CanBeFoldedBy(SDNode *N, SDNode *U, SDNode *Root) {
 276   if (FastISel) return false;
 277
 278   // If U use can somehow reach N through another path then U can't fold N or
 279   // it will create a cycle. e.g. In the following diagram, U can reach N
 280   // through X. If N is folded into into U, then X is both a predecessor and
 281   // a successor of U.
 282   //
 283   //         [ N ]
 284   //         ^  ^
 285   //         |  |
 286   //        /   \---
 287   //      /        [X]
 288   //      |         ^
 289   //     [U]--------|
 290
 291   if (isNonImmUse(Root, N, U))
 292     return false;
 293
 294   // If U produces a flag, then it gets (even more) interesting. Since it
 295   // would have been "glued" together with its flag use, we need to check if
 296   // it might reach N:
 297   //
 298   //       [ N ]
 299   //        ^ ^
 300   //        | |
 301   //       [U] \--
 302   //        ^   [TF]
 303   //        |    ^
 304   //        |    |
 305   //         \  /
 306   //          [FU]
 307   //
 308   // If FU (flag use) indirectly reach N (the load), and U fold N (call it
 309   // NU), then TF is a predecessor of FU and a successor of NU. But since
 310   // NU and FU are flagged together, this effectively creates a cycle.
 311   bool HasFlagUse = false;
 312   MVT::ValueType VT = Root->getValueType(Root->getNumValues()-1);
 313   while ((VT == MVT::Flag && !Root->use_empty())) {
 314     SDNode *FU = findFlagUse(Root);
 315     if (FU == NULL)
 316       break;
 317     else {
 318       Root = FU;
 319       HasFlagUse = true;
 320     }
 321     VT = Root->getValueType(Root->getNumValues()-1);
 322   }
 323
 324   if (HasFlagUse)
 325     return !isNonImmUse(Root, N, Root, U);
 326   return true;
 327 }
 328
 329 /// MoveBelowTokenFactor - Replace TokenFactor operand with load's chain operand
 330 /// and move load below the TokenFactor. Replace store's chain operand with
 331 /// load's chain result.
 332 static void MoveBelowTokenFactor(SelectionDAG &DAG, SDOperand Load,
 333                                  SDOperand Store, SDOperand TF) {
 334   std::vector<SDOperand> Ops;
 335   for (unsigned i = 0, e = TF.Val->getNumOperands(); i != e; ++i)
 336     if (Load.Val == TF.Val->getOperand(i).Val)
 337       Ops.push_back(Load.Val->getOperand(0));
 338     else
 339       Ops.push_back(TF.Val->getOperand(i));
 340   DAG.UpdateNodeOperands(TF, &Ops[0], Ops.size());
 341   DAG.UpdateNodeOperands(Load, TF, Load.getOperand(1), Load.getOperand(2));
 342   DAG.UpdateNodeOperands(Store, Load.getValue(1), Store.getOperand(1),
 343                          Store.getOperand(2), Store.getOperand(3));
 344 }
 345
 346 /// InstructionSelectPreprocess - Preprocess the DAG to allow the instruction
 347 /// selector to pick more load-modify-store instructions. This is a common
 348 /// case:
 349 ///
 350 ///     [Load chain]
 351 ///         ^
 352 ///         |
 353 ///       [Load]
 354 ///       ^    ^
 355 ///       |    |
 356 ///      /      \-
 357 ///     /         |
 358 /// [TokenFactor] [Op]
 359 ///     ^          ^
 360 ///     |          |
 361 ///      \        /
 362 ///       \      /
 363 ///       [Store]
 364 ///
 365 /// The fact the store's chain operand != load's chain will prevent the
 366 /// (store (op (load))) instruction from being selected. We can transform it to:
 367 ///
 368 ///     [Load chain]
 369 ///         ^
 370 ///         |
 371 ///    [TokenFactor]
 372 ///         ^
 373 ///         |
 374 ///       [Load]
 375 ///       ^    ^
 376 ///       |    |
 377 ///       |     \-
 378 ///       |       |
 379 ///       |     [Op]
 380 ///       |       ^
 381 ///       |       |
 382 ///       \      /
 383 ///        \    /
 384 ///       [Store]
 385 void X86DAGToDAGISel::InstructionSelectPreprocess(SelectionDAG &DAG) {
 386   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
 387          E = DAG.allnodes_end(); I != E; ++I) {
 388     if (!ISD::isNON_TRUNCStore(I))
 389       continue;
 390     SDOperand Chain = I->getOperand(0);
 391     if (Chain.Val->getOpcode() != ISD::TokenFactor)
 392       continue;
 393
 394     SDOperand N1 = I->getOperand(1);
 395     SDOperand N2 = I->getOperand(2);
 396     if (MVT::isFloatingPoint(N1.getValueType()) ||
 397         MVT::isVector(N1.getValueType()) ||
 398         !N1.hasOneUse())
 399       continue;
 400
 401     bool RModW = false;
 402     SDOperand Load;
 403     unsigned Opcode = N1.Val->getOpcode();
 404     switch (Opcode) {
 405       case ISD::ADD:
 406       case ISD::MUL:
 407       case ISD::AND:
 408       case ISD::OR:
 409       case ISD::XOR:
 410       case ISD::ADDC:
 411       case ISD::ADDE: {
 412         SDOperand N10 = N1.getOperand(0);
 413         SDOperand N11 = N1.getOperand(1);
 414         if (ISD::isNON_EXTLoad(N10.Val))
 415           RModW = true;
 416         else if (ISD::isNON_EXTLoad(N11.Val)) {
 417           RModW = true;
 418           std::swap(N10, N11);
 419         }
 420         RModW = RModW && N10.Val->isOperand(Chain.Val) && N10.hasOneUse() &&
 421           (N10.getOperand(1) == N2) &&
 422           (N10.Val->getValueType(0) == N1.getValueType());
 423         if (RModW)
 424           Load = N10;
 425         break;
 426       }
 427       case ISD::SUB:
 428       case ISD::SHL:
 429       case ISD::SRA:
 430       case ISD::SRL:
 431       case ISD::ROTL:
 432       case ISD::ROTR:
 433       case ISD::SUBC:
 434       case ISD::SUBE:
 435       case X86ISD::SHLD:
 436       case X86ISD::SHRD: {
 437         SDOperand N10 = N1.getOperand(0);
 438         if (ISD::isNON_EXTLoad(N10.Val))
 439           RModW = N10.Val->isOperand(Chain.Val) && N10.hasOneUse() &&
 440             (N10.getOperand(1) == N2) &&
 441             (N10.Val->getValueType(0) == N1.getValueType());
 442         if (RModW)
 443           Load = N10;
 444         break;
 445       }
 446     }
 447
 448     if (RModW) {
 449       MoveBelowTokenFactor(DAG, Load, SDOperand(I, 0), Chain);
 450       ++NumLoadMoved;
 451     }
 452   }
 453 }
 454
 455 /// InstructionSelectBasicBlock - This callback is invoked by SelectionDAGISel
 456 /// when it has created a SelectionDAG for us to codegen.
 457 void X86DAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 458   DEBUG(BB->dump());
 459   MachineFunction::iterator FirstMBB = BB;
 460
 461   if (!FastISel)
 462     InstructionSelectPreprocess(DAG);
 463
 464   // Codegen the basic block.
 465 #ifndef NDEBUG
 466   DOUT << "===== Instruction selection begins:\n";
 467   Indent = 0;
 468 #endif
 469   DAG.setRoot(SelectRoot(DAG.getRoot()));
 470 #ifndef NDEBUG
 471   DOUT << "===== Instruction selection ends:\n";
 472 #endif
 473
 474   DAG.RemoveDeadNodes();
 475
 476   // Emit machine code to BB.
 477   ScheduleAndEmitDAG(DAG);
 478
 479   // If we are emitting FP stack code, scan the basic block to determine if this
 480   // block defines any FP values.  If so, put an FP_REG_KILL instruction before
 481   // the terminator of the block.
 482   if (!Subtarget->hasSSE2()) {
 483     // Note that FP stack instructions *are* used in SSE code when returning
 484     // values, but these are not live out of the basic block, so we don't need
 485     // an FP_REG_KILL in this case either.
 486     bool ContainsFPCode = false;
 487
 488     // Scan all of the machine instructions in these MBBs, checking for FP
 489     // stores.
 490     MachineFunction::iterator MBBI = FirstMBB;
 491     do {
 492       for (MachineBasicBlock::iterator I = MBBI->begin(), E = MBBI->end();
 493            !ContainsFPCode && I != E; ++I) {
 494         if (I->getNumOperands() != 0 && I->getOperand(0).isRegister()) {
 495           const TargetRegisterClass *clas;
 496           for (unsigned op = 0, e = I->getNumOperands(); op != e; ++op) {
 497             if (I->getOperand(op).isRegister() && I->getOperand(op).isDef() &&
 498                 MRegisterInfo::isVirtualRegister(I->getOperand(op).getReg()) &&
 499                 ((clas = RegMap->getRegClass(I->getOperand(0).getReg())) ==
 500                    X86::RFP32RegisterClass ||
 501                  clas == X86::RFP64RegisterClass)) {
 502               ContainsFPCode = true;
 503               break;
 504             }
 505           }
 506         }
 507       }
 508     } while (!ContainsFPCode && &*(MBBI++) != BB);
 509
 510     // Check PHI nodes in successor blocks.  These PHI's will be lowered to have
 511     // a copy of the input value in this block.
 512     if (!ContainsFPCode) {
 513       // Final check, check LLVM BB's that are successors to the LLVM BB
 514       // corresponding to BB for FP PHI nodes.
 515       const BasicBlock *LLVMBB = BB->getBasicBlock();
 516       const PHINode *PN;
 517       for (succ_const_iterator SI = succ_begin(LLVMBB), E = succ_end(LLVMBB);
 518            !ContainsFPCode && SI != E; ++SI) {
 519         for (BasicBlock::const_iterator II = SI->begin();
 520              (PN = dyn_cast<PHINode>(II)); ++II) {
 521           if (PN->getType()->isFloatingPoint()) {
 522             ContainsFPCode = true;
 523             break;
 524           }
 525         }
 526       }
 527     }
 528
 529     // Finally, if we found any FP code, emit the FP_REG_KILL instruction.
 530     if (ContainsFPCode) {
 531       BuildMI(*BB, BB->getFirstTerminator(),
 532               TM.getInstrInfo()->get(X86::FP_REG_KILL));
 533       ++NumFPKill;
 534     }
 535   }
 536 }
 537
 538 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 539 /// the main function.
 540 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 541                                              MachineFrameInfo *MFI) {
 542   const TargetInstrInfo *TII = TM.getInstrInfo();
 543   if (Subtarget->isTargetCygMing())
 544     BuildMI(BB, TII->get(X86::CALLpcrel32)).addExternalSymbol("__main");
 545
 546   // Switch the FPU to 64-bit precision mode for better compatibility and speed.
 547   int CWFrameIdx = MFI->CreateStackObject(2, 2);
 548   addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
 549
 550   // Set the high part to be 64-bit precision.
 551   addFrameReference(BuildMI(BB, TII->get(X86::MOV8mi)),
 552                     CWFrameIdx, 1).addImm(2);
 553
 554   // Reload the modified control word now.
 555   addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
 556 }
 557
 558 void X86DAGToDAGISel::EmitFunctionEntryCode(Function &Fn, MachineFunction &MF) {
 559   // If this is main, emit special code for main.
 560   MachineBasicBlock *BB = MF.begin();
 561   if (Fn.hasExternalLinkage() && Fn.getName() == "main")
 562     EmitSpecialCodeForMain(BB, MF.getFrameInfo());
 563 }
 564
 565 /// MatchAddress - Add the specified node to the specified addressing mode,
 566 /// returning true if it cannot be done.  This just pattern matches for the
 567 /// addressing mode
 568 bool X86DAGToDAGISel::MatchAddress(SDOperand N, X86ISelAddressMode &AM,
 569                                    bool isRoot, unsigned Depth) {
 570   if (Depth > 5) {
 571     // Default, generate it as a register.
 572     AM.BaseType = X86ISelAddressMode::RegBase;
 573     AM.Base.Reg = N;
 574     return false;
 575   }
 576
 577   // RIP relative addressing: %rip + 32-bit displacement!
 578   if (AM.isRIPRel) {
 579     if (!AM.ES && AM.JT != -1 && N.getOpcode() == ISD::Constant) {
 580       int64_t Val = cast<ConstantSDNode>(N)->getSignExtended();
 581       if (isInt32(AM.Disp + Val)) {
 582         AM.Disp += Val;
 583         return false;
 584       }
 585     }
 586     return true;
 587   }
 588
 589   int id = N.Val->getNodeId();
 590   bool Available = isSelected(id);
 591
 592   switch (N.getOpcode()) {
 593   default: break;
 594   case ISD::Constant: {
 595     int64_t Val = cast<ConstantSDNode>(N)->getSignExtended();
 596     if (isInt32(AM.Disp + Val)) {
 597       AM.Disp += Val;
 598       return false;
 599     }
 600     break;
 601   }
 602
 603   case X86ISD::Wrapper: {
 604     bool is64Bit = Subtarget->is64Bit();
 605     // Under X86-64 non-small code model, GV (and friends) are 64-bits.
 606     if (is64Bit && TM.getCodeModel() != CodeModel::Small)
 607       break;
 608     if (AM.GV != 0 || AM.CP != 0 || AM.ES != 0 || AM.JT != -1)
 609       break;
 610     // If value is available in a register both base and index components have
 611     // been picked, we can't fit the result available in the register in the
 612     // addressing mode. Duplicate GlobalAddress or ConstantPool as displacement.
 613     if (!Available || (AM.Base.Reg.Val && AM.IndexReg.Val)) {
 614       bool isStatic = TM.getRelocationModel() == Reloc::Static;
 615       SDOperand N0 = N.getOperand(0);
 616       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 617         GlobalValue *GV = G->getGlobal();
 618         bool isAbs32 = !is64Bit || isStatic;
 619         if (isAbs32 || isRoot) {
 620           AM.GV = GV;
 621           AM.Disp += G->getOffset();
 622           AM.isRIPRel = !isAbs32;
 623           return false;
 624         }
 625       } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 626         if (!is64Bit || isStatic || isRoot) {
 627           AM.CP = CP->getConstVal();
 628           AM.Align = CP->getAlignment();
 629           AM.Disp += CP->getOffset();
 630           AM.isRIPRel = !isStatic;
 631           return false;
 632         }
 633       } else if (ExternalSymbolSDNode *S =dyn_cast<ExternalSymbolSDNode>(N0)) {
 634         if (isStatic || isRoot) {
 635           AM.ES = S->getSymbol();
 636           AM.isRIPRel = !isStatic;
 637           return false;
 638         }
 639       } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 640         if (isStatic || isRoot) {
 641           AM.JT = J->getIndex();
 642           AM.isRIPRel = !isStatic;
 643           return false;
 644         }
 645       }
 646     }
 647     break;
 648   }
 649
 650   case ISD::FrameIndex:
 651     if (AM.BaseType == X86ISelAddressMode::RegBase && AM.Base.Reg.Val == 0) {
 652       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
 653       AM.Base.FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
 654       return false;
 655     }
 656     break;
 657
 658   case ISD::SHL:
 659     if (!Available && AM.IndexReg.Val == 0 && AM.Scale == 1)
 660       if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.Val->getOperand(1))) {
 661         unsigned Val = CN->getValue();
 662         if (Val == 1 || Val == 2 || Val == 3) {
 663           AM.Scale = 1 << Val;
 664           SDOperand ShVal = N.Val->getOperand(0);
 665
 666           // Okay, we know that we have a scale by now.  However, if the scaled
 667           // value is an add of something and a constant, we can fold the
 668           // constant into the disp field here.
 669           if (ShVal.Val->getOpcode() == ISD::ADD && ShVal.hasOneUse() &&
 670               isa<ConstantSDNode>(ShVal.Val->getOperand(1))) {
 671             AM.IndexReg = ShVal.Val->getOperand(0);
 672             ConstantSDNode *AddVal =
 673               cast<ConstantSDNode>(ShVal.Val->getOperand(1));
 674             uint64_t Disp = AM.Disp + (AddVal->getValue() << Val);
 675             if (isInt32(Disp))
 676               AM.Disp = Disp;
 677             else
 678               AM.IndexReg = ShVal;
 679           } else {
 680             AM.IndexReg = ShVal;
 681           }
 682           return false;
 683         }
 684       }
 685     break;
 686
 687   case ISD::MUL:
 688     // X*[3,5,9] -> X+X*[2,4,8]
 689     if (!Available &&
 690         AM.BaseType == X86ISelAddressMode::RegBase &&
 691         AM.Base.Reg.Val == 0 &&
 692         AM.IndexReg.Val == 0) {
 693       if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.Val->getOperand(1)))
 694         if (CN->getValue() == 3 || CN->getValue() == 5 || CN->getValue() == 9) {
 695           AM.Scale = unsigned(CN->getValue())-1;
 696
 697           SDOperand MulVal = N.Val->getOperand(0);
 698           SDOperand Reg;
 699
 700           // Okay, we know that we have a scale by now.  However, if the scaled
 701           // value is an add of something and a constant, we can fold the
 702           // constant into the disp field here.
 703           if (MulVal.Val->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
 704               isa<ConstantSDNode>(MulVal.Val->getOperand(1))) {
 705             Reg = MulVal.Val->getOperand(0);
 706             ConstantSDNode *AddVal =
 707               cast<ConstantSDNode>(MulVal.Val->getOperand(1));
 708             uint64_t Disp = AM.Disp + AddVal->getValue() * CN->getValue();
 709             if (isInt32(Disp))
 710               AM.Disp = Disp;
 711             else
 712               Reg = N.Val->getOperand(0);
 713           } else {
 714             Reg = N.Val->getOperand(0);
 715           }
 716
 717           AM.IndexReg = AM.Base.Reg = Reg;
 718           return false;
 719         }
 720     }
 721     break;
 722
 723   case ISD::ADD:
 724     if (!Available) {
 725       X86ISelAddressMode Backup = AM;
 726       if (!MatchAddress(N.Val->getOperand(0), AM, false, Depth+1) &&
 727           !MatchAddress(N.Val->getOperand(1), AM, false, Depth+1))
 728         return false;
 729       AM = Backup;
 730       if (!MatchAddress(N.Val->getOperand(1), AM, false, Depth+1) &&
 731           !MatchAddress(N.Val->getOperand(0), AM, false, Depth+1))
 732         return false;
 733       AM = Backup;
 734     }
 735     break;
 736
 737   case ISD::OR:
 738     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
 739     if (!Available) {
 740       if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 741         X86ISelAddressMode Backup = AM;
 742         // Start with the LHS as an addr mode.
 743         if (!MatchAddress(N.getOperand(0), AM, false) &&
 744             // Address could not have picked a GV address for the displacement.
 745             AM.GV == NULL &&
 746             // On x86-64, the resultant disp must fit in 32-bits.
 747             isInt32(AM.Disp + CN->getSignExtended()) &&
 748             // Check to see if the LHS & C is zero.
 749             CurDAG->MaskedValueIsZero(N.getOperand(0), CN->getValue())) {
 750           AM.Disp += CN->getValue();
 751           return false;
 752         }
 753         AM = Backup;
 754       }
 755     }
 756     break;
 757   }
 758
 759   // Is the base register already occupied?
 760   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base.Reg.Val) {
 761     // If so, check to see if the scale index register is set.
 762     if (AM.IndexReg.Val == 0) {
 763       AM.IndexReg = N;
 764       AM.Scale = 1;
 765       return false;
 766     }
 767
 768     // Otherwise, we cannot select it.
 769     return true;
 770   }
 771
 772   // Default, generate it as a register.
 773   AM.BaseType = X86ISelAddressMode::RegBase;
 774   AM.Base.Reg = N;
 775   return false;
 776 }
 777
 778 /// SelectAddr - returns true if it is able pattern match an addressing mode.
 779 /// It returns the operands which make up the maximal addressing mode it can
 780 /// match by reference.
 781 bool X86DAGToDAGISel::SelectAddr(SDOperand Op, SDOperand N, SDOperand &Base,
 782                                  SDOperand &Scale, SDOperand &Index,
 783                                  SDOperand &Disp) {
 784   X86ISelAddressMode AM;
 785   if (MatchAddress(N, AM))
 786     return false;
 787
 788   MVT::ValueType VT = N.getValueType();
 789   if (AM.BaseType == X86ISelAddressMode::RegBase) {
 790     if (!AM.Base.Reg.Val)
 791       AM.Base.Reg = CurDAG->getRegister(0, VT);
 792   }
 793
 794   if (!AM.IndexReg.Val)
 795     AM.IndexReg = CurDAG->getRegister(0, VT);
 796
 797   getAddressOperands(AM, Base, Scale, Index, Disp);
 798   return true;
 799 }
 800
 801 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 802 /// constant +0.0.
 803 static inline bool isZeroNode(SDOperand Elt) {
 804   return ((isa<ConstantSDNode>(Elt) &&
 805   cast<ConstantSDNode>(Elt)->getValue() == 0) ||
 806   (isa<ConstantFPSDNode>(Elt) &&
 807   cast<ConstantFPSDNode>(Elt)->isExactlyValue(0.0)));
 808 }
 809
 810
 811 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
 812 /// match a load whose top elements are either undef or zeros.  The load flavor
 813 /// is derived from the type of N, which is either v4f32 or v2f64.
 814 bool X86DAGToDAGISel::SelectScalarSSELoad(SDOperand Op, SDOperand Pred,
 815                                           SDOperand N, SDOperand &Base,
 816                                           SDOperand &Scale, SDOperand &Index,
 817                                           SDOperand &Disp, SDOperand &InChain,
 818                                           SDOperand &OutChain) {
 819   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
 820     InChain = N.getOperand(0).getValue(1);
 821     if (ISD::isNON_EXTLoad(InChain.Val) &&
 822         InChain.getValue(0).hasOneUse() &&
 823         N.hasOneUse() &&
 824         CanBeFoldedBy(N.Val, Pred.Val, Op.Val)) {
 825       LoadSDNode *LD = cast<LoadSDNode>(InChain);
 826       if (!SelectAddr(Op, LD->getBasePtr(), Base, Scale, Index, Disp))
 827         return false;
 828       OutChain = LD->getChain();
 829       return true;
 830     }
 831   }
 832
 833   // Also handle the case where we explicitly require zeros in the top
 834   // elements.  This is a vector shuffle from the zero vector.
 835   if (N.getOpcode() == ISD::VECTOR_SHUFFLE && N.Val->hasOneUse() &&
 836       N.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
 837       N.getOperand(1).getOpcode() == ISD::SCALAR_TO_VECTOR &&
 838       N.getOperand(1).Val->hasOneUse() &&
 839       ISD::isNON_EXTLoad(N.getOperand(1).getOperand(0).Val) &&
 840       N.getOperand(1).getOperand(0).hasOneUse()) {
 841     // Check to see if the BUILD_VECTOR is building a zero vector.
 842     SDOperand BV = N.getOperand(0);
 843     for (unsigned i = 0, e = BV.getNumOperands(); i != e; ++i)
 844       if (!isZeroNode(BV.getOperand(i)) &&
 845           BV.getOperand(i).getOpcode() != ISD::UNDEF)
 846         return false;  // Not a zero/undef vector.
 847     // Check to see if the shuffle mask is 4/L/L/L or 2/L, where L is something
 848     // from the LHS.
 849     unsigned VecWidth = BV.getNumOperands();
 850     SDOperand ShufMask = N.getOperand(2);
 851     assert(ShufMask.getOpcode() == ISD::BUILD_VECTOR && "Invalid shuf mask!");
 852     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(ShufMask.getOperand(0))) {
 853       if (C->getValue() == VecWidth) {
 854         for (unsigned i = 1; i != VecWidth; ++i) {
 855           if (ShufMask.getOperand(i).getOpcode() == ISD::UNDEF) {
 856             // ok.
 857           } else {
 858             ConstantSDNode *C = cast<ConstantSDNode>(ShufMask.getOperand(i));
 859             if (C->getValue() >= VecWidth) return false;
 860           }
 861         }
 862       }
 863
 864       // Okay, this is a zero extending load.  Fold it.
 865       LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(1).getOperand(0));
 866       if (!SelectAddr(Op, LD->getBasePtr(), Base, Scale, Index, Disp))
 867         return false;
 868       OutChain = LD->getChain();
 869       InChain = SDOperand(LD, 1);
 870       return true;
 871     }
 872   }
 873   return false;
 874 }
 875
 876
 877 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
 878 /// mode it matches can be cost effectively emitted as an LEA instruction.
 879 bool X86DAGToDAGISel::SelectLEAAddr(SDOperand Op, SDOperand N,
 880                                     SDOperand &Base, SDOperand &Scale,
 881                                     SDOperand &Index, SDOperand &Disp) {
 882   X86ISelAddressMode AM;
 883   if (MatchAddress(N, AM))
 884     return false;
 885
 886   MVT::ValueType VT = N.getValueType();
 887   unsigned Complexity = 0;
 888   if (AM.BaseType == X86ISelAddressMode::RegBase)
 889     if (AM.Base.Reg.Val)
 890       Complexity = 1;
 891     else
 892       AM.Base.Reg = CurDAG->getRegister(0, VT);
 893   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
 894     Complexity = 4;
 895
 896   if (AM.IndexReg.Val)
 897     Complexity++;
 898   else
 899     AM.IndexReg = CurDAG->getRegister(0, VT);
 900
 901   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
 902   // a simple shift.
 903   if (AM.Scale > 1)
 904     Complexity++;
 905
 906   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
 907   // to a LEA. This is determined with some expermentation but is by no means
 908   // optimal (especially for code size consideration). LEA is nice because of
 909   // its three-address nature. Tweak the cost function again when we can run
 910   // convertToThreeAddress() at register allocation time.
 911   if (AM.GV || AM.CP || AM.ES || AM.JT != -1) {
 912     // For X86-64, we should always use lea to materialize RIP relative
 913     // addresses.
 914     if (Subtarget->is64Bit())
 915       Complexity = 4;
 916     else
 917       Complexity += 2;
 918   }
 919
 920   if (AM.Disp && (AM.Base.Reg.Val || AM.IndexReg.Val))
 921     Complexity++;
 922
 923   if (Complexity > 2) {
 924     getAddressOperands(AM, Base, Scale, Index, Disp);
 925     return true;
 926   }
 927   return false;
 928 }
 929
 930 bool X86DAGToDAGISel::TryFoldLoad(SDOperand P, SDOperand N,
 931                                   SDOperand &Base, SDOperand &Scale,
 932                                   SDOperand &Index, SDOperand &Disp) {
 933   if (ISD::isNON_EXTLoad(N.Val) &&
 934       N.hasOneUse() &&
 935       CanBeFoldedBy(N.Val, P.Val, P.Val))
 936     return SelectAddr(P, N.getOperand(1), Base, Scale, Index, Disp);
 937   return false;
 938 }
 939
 940 /// getGlobalBaseReg - Output the instructions required to put the
 941 /// base address to use for accessing globals into a register.
 942 ///
 943 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
 944   assert(!Subtarget->is64Bit() && "X86-64 PIC uses RIP relative addressing");
 945   if (!GlobalBaseReg) {
 946     // Insert the set of GlobalBaseReg into the first MBB of the function
 947     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 948     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 949     SSARegMap *RegMap = BB->getParent()->getSSARegMap();
 950     unsigned PC = RegMap->createVirtualRegister(X86::GR32RegisterClass);
 951
 952     const TargetInstrInfo *TII = TM.getInstrInfo();
 953     BuildMI(FirstMBB, MBBI, TII->get(X86::MovePCtoStack));
 954     BuildMI(FirstMBB, MBBI, TII->get(X86::POP32r), PC);
 955
 956     // If we're using vanilla 'GOT' PIC style, we should use relative addressing
 957     // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
 958     if (TM.getRelocationModel() == Reloc::PIC_ &&
 959         Subtarget->isPICStyleGOT()) {
 960       GlobalBaseReg = RegMap->createVirtualRegister(X86::GR32RegisterClass);
 961       BuildMI(FirstMBB, MBBI, TII->get(X86::ADD32ri), GlobalBaseReg).
 962         addReg(PC).
 963         addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
 964     } else {
 965       GlobalBaseReg = PC;
 966     }
 967
 968   }
 969   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).Val;
 970 }
 971
 972 static SDNode *FindCallStartFromCall(SDNode *Node) {
 973   if (Node->getOpcode() == ISD::CALLSEQ_START) return Node;
 974     assert(Node->getOperand(0).getValueType() == MVT::Other &&
 975          "Node doesn't have a token chain argument!");
 976   return FindCallStartFromCall(Node->getOperand(0).Val);
 977 }
 978
 979 SDNode *X86DAGToDAGISel::Select(SDOperand N) {
 980   SDNode *Node = N.Val;
 981   MVT::ValueType NVT = Node->getValueType(0);
 982   unsigned Opc, MOpc;
 983   unsigned Opcode = Node->getOpcode();
 984
 985 #ifndef NDEBUG
 986   DOUT << std::string(Indent, ' ') << "Selecting: ";
 987   DEBUG(Node->dump(CurDAG));
 988   DOUT << "\n";
 989   Indent += 2;
 990 #endif
 991
 992   if (Opcode >= ISD::BUILTIN_OP_END && Opcode < X86ISD::FIRST_NUMBER) {
 993 #ifndef NDEBUG
 994     DOUT << std::string(Indent-2, ' ') << "== ";
 995     DEBUG(Node->dump(CurDAG));
 996     DOUT << "\n";
 997     Indent -= 2;
 998 #endif
 999     return NULL;   // Already selected.
1000   }
1001
1002   switch (Opcode) {
1003     default: break;
1004     case X86ISD::GlobalBaseReg:
1005       return getGlobalBaseReg();
1006
1007     case ISD::ADD: {
1008       // Turn ADD X, c to MOV32ri X+c. This cannot be done with tblgen'd
1009       // code and is matched first so to prevent it from being turned into
1010       // LEA32r X+c.
1011       // In 64-bit mode, use LEA to take advantage of RIP-relative addressing.
1012       MVT::ValueType PtrVT = TLI.getPointerTy();
1013       SDOperand N0 = N.getOperand(0);
1014       SDOperand N1 = N.getOperand(1);
1015       if (N.Val->getValueType(0) == PtrVT &&
1016           N0.getOpcode() == X86ISD::Wrapper &&
1017           N1.getOpcode() == ISD::Constant) {
1018         unsigned Offset = (unsigned)cast<ConstantSDNode>(N1)->getValue();
1019         SDOperand C(0, 0);
1020         // TODO: handle ExternalSymbolSDNode.
1021         if (GlobalAddressSDNode *G =
1022             dyn_cast<GlobalAddressSDNode>(N0.getOperand(0))) {
1023           C = CurDAG->getTargetGlobalAddress(G->getGlobal(), PtrVT,
1024                                              G->getOffset() + Offset);
1025         } else if (ConstantPoolSDNode *CP =
1026                    dyn_cast<ConstantPoolSDNode>(N0.getOperand(0))) {
1027           C = CurDAG->getTargetConstantPool(CP->getConstVal(), PtrVT,
1028                                             CP->getAlignment(),
1029                                             CP->getOffset()+Offset);
1030         }
1031
1032         if (C.Val) {
1033           if (Subtarget->is64Bit()) {
1034             SDOperand Ops[] = { CurDAG->getRegister(0, PtrVT), getI8Imm(1),
1035                                 CurDAG->getRegister(0, PtrVT), C };
1036             return CurDAG->SelectNodeTo(N.Val, X86::LEA64r, MVT::i64, Ops, 4);
1037           } else
1038             return CurDAG->SelectNodeTo(N.Val, X86::MOV32ri, PtrVT, C);
1039         }
1040       }
1041
1042       // Other cases are handled by auto-generated code.
1043       break;
1044     }
1045
1046     case ISD::MULHU:
1047     case ISD::MULHS: {
1048       if (Opcode == ISD::MULHU)
1049         switch (NVT) {
1050         default: assert(0 && "Unsupported VT!");
1051         case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
1052         case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
1053         case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
1054         case MVT::i64: Opc = X86::MUL64r; MOpc = X86::MUL64m; break;
1055         }
1056       else
1057         switch (NVT) {
1058         default: assert(0 && "Unsupported VT!");
1059         case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
1060         case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
1061         case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
1062         case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
1063         }
1064
1065       unsigned LoReg, HiReg;
1066       switch (NVT) {
1067       default: assert(0 && "Unsupported VT!");
1068       case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
1069       case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
1070       case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
1071       case MVT::i64: LoReg = X86::RAX; HiReg = X86::RDX; break;
1072       }
1073
1074       SDOperand N0 = Node->getOperand(0);
1075       SDOperand N1 = Node->getOperand(1);
1076
1077       bool foldedLoad = false;
1078       SDOperand Tmp0, Tmp1, Tmp2, Tmp3;
1079       foldedLoad = TryFoldLoad(N, N1, Tmp0, Tmp1, Tmp2, Tmp3);
1080       // MULHU and MULHS are commmutative
1081       if (!foldedLoad) {
1082         foldedLoad = TryFoldLoad(N, N0, Tmp0, Tmp1, Tmp2, Tmp3);
1083         if (foldedLoad) {
1084           N0 = Node->getOperand(1);
1085           N1 = Node->getOperand(0);
1086         }
1087       }
1088
1089       SDOperand Chain;
1090       if (foldedLoad) {
1091         Chain = N1.getOperand(0);
1092         AddToISelQueue(Chain);
1093       } else
1094         Chain = CurDAG->getEntryNode();
1095
1096       SDOperand InFlag(0, 0);
1097       AddToISelQueue(N0);
1098       Chain  = CurDAG->getCopyToReg(Chain, CurDAG->getRegister(LoReg, NVT),
1099                                     N0, InFlag);
1100       InFlag = Chain.getValue(1);
1101
1102       if (foldedLoad) {
1103         AddToISelQueue(Tmp0);
1104         AddToISelQueue(Tmp1);
1105         AddToISelQueue(Tmp2);
1106         AddToISelQueue(Tmp3);
1107         SDOperand Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Chain, InFlag };
1108         SDNode *CNode =
1109           CurDAG->getTargetNode(MOpc, MVT::Other, MVT::Flag, Ops, 6);
1110         Chain  = SDOperand(CNode, 0);
1111         InFlag = SDOperand(CNode, 1);
1112       } else {
1113         AddToISelQueue(N1);
1114         InFlag =
1115           SDOperand(CurDAG->getTargetNode(Opc, MVT::Flag, N1, InFlag), 0);
1116       }
1117
1118       SDOperand Result = CurDAG->getCopyFromReg(Chain, HiReg, NVT, InFlag);
1119       ReplaceUses(N.getValue(0), Result);
1120       if (foldedLoad)
1121         ReplaceUses(N1.getValue(1), Result.getValue(1));
1122
1123 #ifndef NDEBUG
1124       DOUT << std::string(Indent-2, ' ') << "=> ";
1125       DEBUG(Result.Val->dump(CurDAG));
1126       DOUT << "\n";
1127       Indent -= 2;
1128 #endif
1129       return NULL;
1130     }
1131
1132     case ISD::SDIV:
1133     case ISD::UDIV:
1134     case ISD::SREM:
1135     case ISD::UREM: {
1136       bool isSigned = Opcode == ISD::SDIV || Opcode == ISD::SREM;
1137       bool isDiv    = Opcode == ISD::SDIV || Opcode == ISD::UDIV;
1138       if (!isSigned)
1139         switch (NVT) {
1140         default: assert(0 && "Unsupported VT!");
1141         case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
1142         case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
1143         case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
1144         case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
1145         }
1146       else
1147         switch (NVT) {
1148         default: assert(0 && "Unsupported VT!");
1149         case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
1150         case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
1151         case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
1152         case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
1153         }
1154
1155       unsigned LoReg, HiReg;
1156       unsigned ClrOpcode, SExtOpcode;
1157       switch (NVT) {
1158       default: assert(0 && "Unsupported VT!");
1159       case MVT::i8:
1160         LoReg = X86::AL;  HiReg = X86::AH;
1161         ClrOpcode  = 0;
1162         SExtOpcode = X86::CBW;
1163         break;
1164       case MVT::i16:
1165         LoReg = X86::AX;  HiReg = X86::DX;
1166         ClrOpcode  = X86::MOV16r0;
1167         SExtOpcode = X86::CWD;
1168         break;
1169       case MVT::i32:
1170         LoReg = X86::EAX; HiReg = X86::EDX;
1171         ClrOpcode  = X86::MOV32r0;
1172         SExtOpcode = X86::CDQ;
1173         break;
1174       case MVT::i64:
1175         LoReg = X86::RAX; HiReg = X86::RDX;
1176         ClrOpcode  = X86::MOV64r0;
1177         SExtOpcode = X86::CQO;
1178         break;
1179       }
1180
1181       SDOperand N0 = Node->getOperand(0);
1182       SDOperand N1 = Node->getOperand(1);
1183       SDOperand InFlag(0, 0);
1184       if (NVT == MVT::i8 && !isSigned) {
1185         // Special case for div8, just use a move with zero extension to AX to
1186         // clear the upper 8 bits (AH).
1187         SDOperand Tmp0, Tmp1, Tmp2, Tmp3, Move, Chain;
1188         if (TryFoldLoad(N, N0, Tmp0, Tmp1, Tmp2, Tmp3)) {
1189           SDOperand Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, N0.getOperand(0) };
1190           AddToISelQueue(N0.getOperand(0));
1191           AddToISelQueue(Tmp0);
1192           AddToISelQueue(Tmp1);
1193           AddToISelQueue(Tmp2);
1194           AddToISelQueue(Tmp3);
1195           Move =
1196             SDOperand(CurDAG->getTargetNode(X86::MOVZX16rm8, MVT::i16, MVT::Other,
1197                                             Ops, 5), 0);
1198           Chain = Move.getValue(1);
1199           ReplaceUses(N0.getValue(1), Chain);
1200         } else {
1201           AddToISelQueue(N0);
1202           Move =
1203             SDOperand(CurDAG->getTargetNode(X86::MOVZX16rr8, MVT::i16, N0), 0);
1204           Chain = CurDAG->getEntryNode();
1205         }
1206         Chain  = CurDAG->getCopyToReg(Chain, X86::AX, Move, InFlag);
1207         InFlag = Chain.getValue(1);
1208       } else {
1209         AddToISelQueue(N0);
1210         InFlag =
1211           CurDAG->getCopyToReg(CurDAG->getEntryNode(), LoReg, N0,
1212                                InFlag).getValue(1);
1213         if (isSigned) {
1214           // Sign extend the low part into the high part.
1215           InFlag =
1216             SDOperand(CurDAG->getTargetNode(SExtOpcode, MVT::Flag, InFlag), 0);
1217         } else {
1218           // Zero out the high part, effectively zero extending the input.
1219           SDOperand ClrNode = SDOperand(CurDAG->getTargetNode(ClrOpcode, NVT), 0);
1220           InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), HiReg, ClrNode,
1221                                         InFlag).getValue(1);
1222         }
1223       }
1224
1225       SDOperand Tmp0, Tmp1, Tmp2, Tmp3, Chain;
1226       bool foldedLoad = TryFoldLoad(N, N1, Tmp0, Tmp1, Tmp2, Tmp3);
1227       if (foldedLoad) {
1228         AddToISelQueue(N1.getOperand(0));
1229         AddToISelQueue(Tmp0);
1230         AddToISelQueue(Tmp1);
1231         AddToISelQueue(Tmp2);
1232         AddToISelQueue(Tmp3);
1233         SDOperand Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, N1.getOperand(0), InFlag };
1234         SDNode *CNode =
1235           CurDAG->getTargetNode(MOpc, MVT::Other, MVT::Flag, Ops, 6);
1236         Chain  = SDOperand(CNode, 0);
1237         InFlag = SDOperand(CNode, 1);
1238       } else {
1239         AddToISelQueue(N1);
1240         Chain = CurDAG->getEntryNode();
1241         InFlag =
1242           SDOperand(CurDAG->getTargetNode(Opc, MVT::Flag, N1, InFlag), 0);
1243       }
1244
1245       SDOperand Result =
1246         CurDAG->getCopyFromReg(Chain, isDiv ? LoReg : HiReg, NVT, InFlag);
1247       ReplaceUses(N.getValue(0), Result);
1248       if (foldedLoad)
1249         ReplaceUses(N1.getValue(1), Result.getValue(1));
1250
1251 #ifndef NDEBUG
1252       DOUT << std::string(Indent-2, ' ') << "=> ";
1253       DEBUG(Result.Val->dump(CurDAG));
1254       DOUT << "\n";
1255       Indent -= 2;
1256 #endif
1257
1258       return NULL;
1259     }
1260
1261     case ISD::TRUNCATE: {
1262       if (!Subtarget->is64Bit() && NVT == MVT::i8) {
1263         unsigned Opc2;
1264         MVT::ValueType VT;
1265         switch (Node->getOperand(0).getValueType()) {
1266         default: assert(0 && "Unknown truncate!");
1267         case MVT::i16:
1268           Opc = X86::MOV16to16_;
1269           VT = MVT::i16;
1270           Opc2 = X86::TRUNC_16_to8;
1271           break;
1272         case MVT::i32:
1273           Opc = X86::MOV32to32_;
1274           VT = MVT::i32;
1275           Opc2 = X86::TRUNC_32_to8;
1276           break;
1277         }
1278
1279         AddToISelQueue(Node->getOperand(0));
1280         SDOperand Tmp =
1281           SDOperand(CurDAG->getTargetNode(Opc, VT, Node->getOperand(0)), 0);
1282         SDNode *ResNode = CurDAG->getTargetNode(Opc2, NVT, Tmp);
1283
1284 #ifndef NDEBUG
1285         DOUT << std::string(Indent-2, ' ') << "=> ";
1286         DEBUG(ResNode->dump(CurDAG));
1287         DOUT << "\n";
1288         Indent -= 2;
1289 #endif
1290         return ResNode;
1291       }
1292
1293       break;
1294     }
1295   }
1296
1297   SDNode *ResNode = SelectCode(N);
1298
1299 #ifndef NDEBUG
1300   DOUT << std::string(Indent-2, ' ') << "=> ";
1301   if (ResNode == NULL || ResNode == N.Val)
1302     DEBUG(N.Val->dump(CurDAG));
1303   else
1304     DEBUG(ResNode->dump(CurDAG));
1305   DOUT << "\n";
1306   Indent -= 2;
1307 #endif
1308
1309   return ResNode;
1310 }
1311
1312 bool X86DAGToDAGISel::
1313 SelectInlineAsmMemoryOperand(const SDOperand &Op, char ConstraintCode,
1314                              std::vector<SDOperand> &OutOps, SelectionDAG &DAG){
1315   SDOperand Op0, Op1, Op2, Op3;
1316   switch (ConstraintCode) {
1317   case 'o':   // offsetable        ??
1318   case 'v':   // not offsetable    ??
1319   default: return true;
1320   case 'm':   // memory
1321     if (!SelectAddr(Op, Op, Op0, Op1, Op2, Op3))
1322       return true;
1323     break;
1324   }
1325
1326   OutOps.push_back(Op0);
1327   OutOps.push_back(Op1);
1328   OutOps.push_back(Op2);
1329   OutOps.push_back(Op3);
1330   AddToISelQueue(Op0);
1331   AddToISelQueue(Op1);
1332   AddToISelQueue(Op2);
1333   AddToISelQueue(Op3);
1334   return false;
1335 }
1336
1337 /// createX86ISelDag - This pass converts a legalized DAG into a
1338 /// X86-specific DAG, ready for instruction scheduling.
1339 ///
1340 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM, bool Fast) {
1341   return new X86DAGToDAGISel(TM, Fast);
1342 }