lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the Evan Cheng and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86RegisterInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86ISelLowering.h"
  20 #include "llvm/GlobalValue.h"
  21 #include "llvm/Instructions.h"
  22 #include "llvm/Support/CFG.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/SSARegMap.h"
  28 #include "llvm/CodeGen/SelectionDAGISel.h"
  29 #include "llvm/Target/TargetMachine.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/ADT/Statistic.h"
  32 using namespace llvm;
  33
  34 //===----------------------------------------------------------------------===//
  35 //                      Pattern Matcher Implementation
  36 //===----------------------------------------------------------------------===//
  37
  38 namespace {
  39   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  40   /// SDOperand's instead of register numbers for the leaves of the matched
  41   /// tree.
  42   struct X86ISelAddressMode {
  43     enum {
  44       RegBase,
  45       FrameIndexBase,
  46       ConstantPoolBase
  47     } BaseType;
  48
  49     struct {            // This is really a union, discriminated by BaseType!
  50       SDOperand Reg;
  51       int FrameIndex;
  52     } Base;
  53
  54     unsigned Scale;
  55     SDOperand IndexReg;
  56     unsigned Disp;
  57     GlobalValue *GV;
  58
  59     X86ISelAddressMode()
  60       : BaseType(RegBase), Scale(1), IndexReg(), Disp(0), GV(0) {
  61     }
  62   };
  63 }
  64
  65 namespace {
  66   Statistic<>
  67   NumFPKill("x86-codegen", "Number of FP_REG_KILL instructions added");
  68
  69   //===--------------------------------------------------------------------===//
  70   /// ISel - X86 specific code to select X86 machine instructions for
  71   /// SelectionDAG operations.
  72   ///
  73   class X86DAGToDAGISel : public SelectionDAGISel {
  74     /// ContainsFPCode - Every instruction we select that uses or defines a FP
  75     /// register should set this to true.
  76     bool ContainsFPCode;
  77
  78     /// X86Lowering - This object fully describes how to lower LLVM code to an
  79     /// X86-specific SelectionDAG.
  80     X86TargetLowering X86Lowering;
  81
  82     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
  83     /// make the right decision when generating code for different targets.
  84     const X86Subtarget *Subtarget;
  85   public:
  86     X86DAGToDAGISel(TargetMachine &TM)
  87       : SelectionDAGISel(X86Lowering), X86Lowering(TM) {
  88       Subtarget = &TM.getSubtarget<X86Subtarget>();
  89     }
  90
  91     virtual const char *getPassName() const {
  92       return "X86 DAG->DAG Instruction Selection";
  93     }
  94
  95     /// InstructionSelectBasicBlock - This callback is invoked by
  96     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
  97     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
  98
  99     virtual void EmitFunctionEntryCode(Function &Fn, MachineFunction &MF);
 100
 101 // Include the pieces autogenerated from the target description.
 102 #include "X86GenDAGISel.inc"
 103
 104   private:
 105     SDOperand Select(SDOperand N);
 106
 107     bool MatchAddress(SDOperand N, X86ISelAddressMode &AM);
 108     bool SelectAddr(SDOperand N, SDOperand &Base, SDOperand &Scale,
 109                     SDOperand &Index, SDOperand &Disp);
 110     bool SelectLEAAddr(SDOperand N, SDOperand &Base, SDOperand &Scale,
 111                        SDOperand &Index, SDOperand &Disp);
 112     bool TryFoldLoad(SDOperand N, SDOperand &Base, SDOperand &Scale,
 113                      SDOperand &Index, SDOperand &Disp);
 114
 115     inline void getAddressOperands(X86ISelAddressMode &AM, SDOperand &Base,
 116                                    SDOperand &Scale, SDOperand &Index,
 117                                    SDOperand &Disp) {
 118       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 119         CurDAG->getTargetFrameIndex(AM.Base.FrameIndex, MVT::i32) : AM.Base.Reg;
 120       Scale = getI8Imm(AM.Scale);
 121       Index = AM.IndexReg;
 122       Disp  = AM.GV ? CurDAG->getTargetGlobalAddress(AM.GV, MVT::i32, AM.Disp)
 123         : getI32Imm(AM.Disp);
 124     }
 125
 126     /// getI8Imm - Return a target constant with the specified value, of type
 127     /// i8.
 128     inline SDOperand getI8Imm(unsigned Imm) {
 129       return CurDAG->getTargetConstant(Imm, MVT::i8);
 130     }
 131
 132     /// getI16Imm - Return a target constant with the specified value, of type
 133     /// i16.
 134     inline SDOperand getI16Imm(unsigned Imm) {
 135       return CurDAG->getTargetConstant(Imm, MVT::i16);
 136     }
 137
 138     /// getI32Imm - Return a target constant with the specified value, of type
 139     /// i32.
 140     inline SDOperand getI32Imm(unsigned Imm) {
 141       return CurDAG->getTargetConstant(Imm, MVT::i32);
 142     }
 143   };
 144 }
 145
 146 /// InstructionSelectBasicBlock - This callback is invoked by SelectionDAGISel
 147 /// when it has created a SelectionDAG for us to codegen.
 148 void X86DAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 149   DEBUG(BB->dump());
 150   MachineFunction::iterator FirstMBB = BB;
 151
 152   // Codegen the basic block.
 153   DAG.setRoot(Select(DAG.getRoot()));
 154   CodeGenMap.clear();
 155   DAG.RemoveDeadNodes();
 156
 157   // Emit machine code to BB.
 158   ScheduleAndEmitDAG(DAG);
 159
 160   // If we are emitting FP stack code, scan the basic block to determine if this
 161   // block defines any FP values.  If so, put an FP_REG_KILL instruction before
 162   // the terminator of the block.
 163   if (X86Vector < SSE2) {
 164     // Note that FP stack instructions *are* used in SSE code when returning
 165     // values, but these are not live out of the basic block, so we don't need
 166     // an FP_REG_KILL in this case either.
 167     bool ContainsFPCode = false;
 168
 169     // Scan all of the machine instructions in these MBBs, checking for FP
 170     // stores.
 171     MachineFunction::iterator MBBI = FirstMBB;
 172     do {
 173       for (MachineBasicBlock::iterator I = MBBI->begin(), E = MBBI->end();
 174            !ContainsFPCode && I != E; ++I) {
 175         for (unsigned op = 0, e = I->getNumOperands(); op != e; ++op) {
 176           if (I->getOperand(op).isRegister() && I->getOperand(op).isDef() &&
 177               MRegisterInfo::isVirtualRegister(I->getOperand(op).getReg()) &&
 178               RegMap->getRegClass(I->getOperand(0).getReg()) ==
 179                 X86::RFPRegisterClass) {
 180             ContainsFPCode = true;
 181             break;
 182           }
 183         }
 184       }
 185     } while (!ContainsFPCode && &*(MBBI++) != BB);
 186
 187     // Check PHI nodes in successor blocks.  These PHI's will be lowered to have
 188     // a copy of the input value in this block.
 189     if (!ContainsFPCode) {
 190       // Final check, check LLVM BB's that are successors to the LLVM BB
 191       // corresponding to BB for FP PHI nodes.
 192       const BasicBlock *LLVMBB = BB->getBasicBlock();
 193       const PHINode *PN;
 194       for (succ_const_iterator SI = succ_begin(LLVMBB), E = succ_end(LLVMBB);
 195            !ContainsFPCode && SI != E; ++SI) {
 196         for (BasicBlock::const_iterator II = SI->begin();
 197              (PN = dyn_cast<PHINode>(II)); ++II) {
 198           if (PN->getType()->isFloatingPoint()) {
 199             ContainsFPCode = true;
 200             break;
 201           }
 202         }
 203       }
 204     }
 205
 206     // Finally, if we found any FP code, emit the FP_REG_KILL instruction.
 207     if (ContainsFPCode) {
 208       BuildMI(*BB, BB->getFirstTerminator(), X86::FP_REG_KILL, 0);
 209       ++NumFPKill;
 210     }
 211   }
 212 }
 213
 214 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 215 /// the main function.
 216 static void EmitSpecialCodeForMain(MachineBasicBlock *BB,
 217                                    MachineFrameInfo *MFI) {
 218 #if 0
 219   // Switch the FPU to 64-bit precision mode for better compatibility and speed.
 220   int CWFrameIdx = MFI->CreateStackObject(2, 2);
 221   addFrameReference(BuildMI(BB, X86::FNSTCW16m, 4), CWFrameIdx);
 222
 223   // Set the high part to be 64-bit precision.
 224   addFrameReference(BuildMI(BB, X86::MOV8mi, 5),
 225                     CWFrameIdx, 1).addImm(2);
 226
 227   // Reload the modified control word now.
 228   addFrameReference(BuildMI(BB, X86::FLDCW16m, 4), CWFrameIdx);
 229 #endif
 230 }
 231
 232 void X86DAGToDAGISel::EmitFunctionEntryCode(Function &Fn, MachineFunction &MF) {
 233   // If this is main, emit special code for main.
 234   MachineBasicBlock *BB = MF.begin();
 235   if (Fn.hasExternalLinkage() && Fn.getName() == "main")
 236     EmitSpecialCodeForMain(BB, MF.getFrameInfo());
 237 }
 238
 239 /// MatchAddress - Add the specified node to the specified addressing mode,
 240 /// returning true if it cannot be done.  This just pattern matches for the
 241 /// addressing mode
 242 bool X86DAGToDAGISel::MatchAddress(SDOperand N, X86ISelAddressMode &AM) {
 243   switch (N.getOpcode()) {
 244   default: break;
 245   case ISD::FrameIndex:
 246     if (AM.BaseType == X86ISelAddressMode::RegBase && AM.Base.Reg.Val == 0) {
 247       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
 248       AM.Base.FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
 249       return false;
 250     }
 251     break;
 252
 253   case ISD::ConstantPool:
 254     if (AM.BaseType == X86ISelAddressMode::RegBase && AM.Base.Reg.Val == 0) {
 255       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N)) {
 256         AM.BaseType = X86ISelAddressMode::ConstantPoolBase;
 257         AM.Base.Reg = CurDAG->getTargetConstantPool(CP->get(), MVT::i32);
 258         return false;
 259       }
 260     }
 261     break;
 262
 263   case ISD::GlobalAddress:
 264   case ISD::TargetGlobalAddress:
 265     if (AM.GV == 0) {
 266       AM.GV = cast<GlobalAddressSDNode>(N)->getGlobal();
 267       return false;
 268     }
 269     break;
 270
 271   case ISD::Constant:
 272     AM.Disp += cast<ConstantSDNode>(N)->getValue();
 273     return false;
 274
 275   case ISD::SHL:
 276     if (AM.IndexReg.Val == 0 && AM.Scale == 1)
 277       if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.Val->getOperand(1))) {
 278         unsigned Val = CN->getValue();
 279         if (Val == 1 || Val == 2 || Val == 3) {
 280           AM.Scale = 1 << Val;
 281           SDOperand ShVal = N.Val->getOperand(0);
 282
 283           // Okay, we know that we have a scale by now.  However, if the scaled
 284           // value is an add of something and a constant, we can fold the
 285           // constant into the disp field here.
 286           if (ShVal.Val->getOpcode() == ISD::ADD && ShVal.hasOneUse() &&
 287               isa<ConstantSDNode>(ShVal.Val->getOperand(1))) {
 288             AM.IndexReg = ShVal.Val->getOperand(0);
 289             ConstantSDNode *AddVal =
 290               cast<ConstantSDNode>(ShVal.Val->getOperand(1));
 291             AM.Disp += AddVal->getValue() << Val;
 292           } else {
 293             AM.IndexReg = ShVal;
 294           }
 295           return false;
 296         }
 297       }
 298     break;
 299
 300   case ISD::MUL:
 301     // X*[3,5,9] -> X+X*[2,4,8]
 302     if (AM.IndexReg.Val == 0 && AM.BaseType == X86ISelAddressMode::RegBase &&
 303         AM.Base.Reg.Val == 0)
 304       if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.Val->getOperand(1)))
 305         if (CN->getValue() == 3 || CN->getValue() == 5 || CN->getValue() == 9) {
 306           AM.Scale = unsigned(CN->getValue())-1;
 307
 308           SDOperand MulVal = N.Val->getOperand(0);
 309           SDOperand Reg;
 310
 311           // Okay, we know that we have a scale by now.  However, if the scaled
 312           // value is an add of something and a constant, we can fold the
 313           // constant into the disp field here.
 314           if (MulVal.Val->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
 315               isa<ConstantSDNode>(MulVal.Val->getOperand(1))) {
 316             Reg = MulVal.Val->getOperand(0);
 317             ConstantSDNode *AddVal =
 318               cast<ConstantSDNode>(MulVal.Val->getOperand(1));
 319             AM.Disp += AddVal->getValue() * CN->getValue();
 320           } else {
 321             Reg = N.Val->getOperand(0);
 322           }
 323
 324           AM.IndexReg = AM.Base.Reg = Reg;
 325           return false;
 326         }
 327     break;
 328
 329   case ISD::ADD: {
 330     X86ISelAddressMode Backup = AM;
 331     if (!MatchAddress(N.Val->getOperand(0), AM) &&
 332         !MatchAddress(N.Val->getOperand(1), AM))
 333       return false;
 334     AM = Backup;
 335     if (!MatchAddress(N.Val->getOperand(1), AM) &&
 336         !MatchAddress(N.Val->getOperand(0), AM))
 337       return false;
 338     AM = Backup;
 339     break;
 340   }
 341   }
 342
 343   // Is the base register already occupied?
 344   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base.Reg.Val) {
 345     // If so, check to see if the scale index register is set.
 346     if (AM.IndexReg.Val == 0) {
 347       AM.IndexReg = N;
 348       AM.Scale = 1;
 349       return false;
 350     }
 351
 352     // Otherwise, we cannot select it.
 353     return true;
 354   }
 355
 356   // Default, generate it as a register.
 357   AM.BaseType = X86ISelAddressMode::RegBase;
 358   AM.Base.Reg = N;
 359   return false;
 360 }
 361
 362 /// SelectAddr - returns true if it is able pattern match an addressing mode.
 363 /// It returns the operands which make up the maximal addressing mode it can
 364 /// match by reference.
 365 bool X86DAGToDAGISel::SelectAddr(SDOperand N, SDOperand &Base, SDOperand &Scale,
 366                                  SDOperand &Index, SDOperand &Disp) {
 367   X86ISelAddressMode AM;
 368   if (MatchAddress(N, AM))
 369     return false;
 370
 371   if (AM.BaseType == X86ISelAddressMode::RegBase) {
 372     if (AM.Base.Reg.Val) {
 373       if (AM.Base.Reg.getOpcode() != ISD::Register)
 374         AM.Base.Reg = Select(AM.Base.Reg);
 375     } else {
 376       AM.Base.Reg = CurDAG->getRegister(0, MVT::i32);
 377     }
 378   }
 379
 380   if (AM.IndexReg.Val)
 381     AM.IndexReg = Select(AM.IndexReg);
 382   else
 383     AM.IndexReg = CurDAG->getRegister(0, MVT::i32);
 384
 385   getAddressOperands(AM, Base, Scale, Index, Disp);
 386   return true;
 387 }
 388
 389 bool X86DAGToDAGISel::TryFoldLoad(SDOperand N, SDOperand &Base,
 390                                   SDOperand &Scale, SDOperand &Index,
 391                                   SDOperand &Disp) {
 392   if (N.getOpcode() == ISD::LOAD && N.hasOneUse() &&
 393       CodeGenMap.count(N.getValue(1)) == 0)
 394     return SelectAddr(N.getOperand(1), Base, Scale, Index, Disp);
 395   return false;
 396 }
 397
 398 static bool isRegister0(SDOperand Op) {
 399   if (RegisterSDNode *R = dyn_cast<RegisterSDNode>(Op))
 400     return (R->getReg() == 0);
 401   return false;
 402 }
 403
 404 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
 405 /// mode it matches can be cost effectively emitted as an LEA instruction.
 406 /// For X86, it always is unless it's just a (Reg + const).
 407 bool X86DAGToDAGISel::SelectLEAAddr(SDOperand N, SDOperand &Base,
 408                                     SDOperand &Scale,
 409                                     SDOperand &Index, SDOperand &Disp) {
 410   X86ISelAddressMode AM;
 411   if (!MatchAddress(N, AM)) {
 412     bool SelectBase  = false;
 413     bool SelectIndex = false;
 414     bool Check       = false;
 415     if (AM.BaseType == X86ISelAddressMode::RegBase) {
 416       if (AM.Base.Reg.Val) {
 417         Check      = true;
 418         SelectBase = true;
 419       } else {
 420         AM.Base.Reg = CurDAG->getRegister(0, MVT::i32);
 421       }
 422     }
 423
 424     if (AM.IndexReg.Val) {
 425       SelectIndex = true;
 426     } else {
 427       AM.IndexReg = CurDAG->getRegister(0, MVT::i32);
 428     }
 429
 430     if (Check) {
 431       unsigned Complexity = 0;
 432       if (AM.Scale > 1)
 433         Complexity++;
 434       if (SelectIndex)
 435         Complexity++;
 436       if (AM.GV)
 437         Complexity++;
 438       else if (AM.Disp > 1)
 439         Complexity++;
 440       if (Complexity <= 1)
 441         return false;
 442     }
 443
 444     if (SelectBase)
 445       AM.Base.Reg = Select(AM.Base.Reg);
 446     if (SelectIndex)
 447       AM.IndexReg = Select(AM.IndexReg);
 448
 449     getAddressOperands(AM, Base, Scale, Index, Disp);
 450     return true;
 451   }
 452   return false;
 453 }
 454
 455 SDOperand X86DAGToDAGISel::Select(SDOperand N) {
 456   SDNode *Node = N.Val;
 457   MVT::ValueType NVT = Node->getValueType(0);
 458   unsigned Opc, MOpc;
 459   unsigned Opcode = Node->getOpcode();
 460
 461   if (Opcode >= ISD::BUILTIN_OP_END && Opcode < X86ISD::FIRST_NUMBER)
 462     return N;   // Already selected.
 463
 464   std::map<SDOperand, SDOperand>::iterator CGMI = CodeGenMap.find(N);
 465   if (CGMI != CodeGenMap.end()) return CGMI->second;
 466
 467   switch (Opcode) {
 468     default: break;
 469     case ISD::MULHU:
 470     case ISD::MULHS: {
 471       if (Opcode == ISD::MULHU)
 472         switch (NVT) {
 473         default: assert(0 && "Unsupported VT!");
 474         case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
 475         case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
 476         case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
 477         }
 478       else
 479         switch (NVT) {
 480         default: assert(0 && "Unsupported VT!");
 481         case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
 482         case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
 483         case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
 484         }
 485
 486       unsigned LoReg, HiReg;
 487       switch (NVT) {
 488       default: assert(0 && "Unsupported VT!");
 489       case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
 490       case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
 491       case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
 492       }
 493
 494       SDOperand N0 = Node->getOperand(0);
 495       SDOperand N1 = Node->getOperand(1);
 496
 497       bool foldedLoad = false;
 498       SDOperand Tmp0, Tmp1, Tmp2, Tmp3;
 499       foldedLoad = TryFoldLoad(N1, Tmp0, Tmp1, Tmp2, Tmp3);
 500       // MULHU and MULHS are commmutative
 501       if (!foldedLoad) {
 502         foldedLoad = TryFoldLoad(N0, Tmp0, Tmp1, Tmp2, Tmp3);
 503         if (foldedLoad) {
 504           N0 = Node->getOperand(1);
 505           N1 = Node->getOperand(0);
 506         }
 507       }
 508
 509       SDOperand Chain = foldedLoad ? Select(N1.getOperand(0))
 510                                    : CurDAG->getEntryNode();
 511
 512       SDOperand InFlag;
 513       Chain  = CurDAG->getCopyToReg(Chain, CurDAG->getRegister(LoReg, NVT),
 514                                     Select(N0), InFlag);
 515       InFlag = Chain.getValue(1);
 516
 517       if (foldedLoad) {
 518         Chain  = CurDAG->getTargetNode(MOpc, MVT::Other, MVT::Flag, Tmp0, Tmp1,
 519                                        Tmp2, Tmp3, Chain, InFlag);
 520         InFlag = Chain.getValue(1);
 521       } else {
 522         InFlag = CurDAG->getTargetNode(Opc, MVT::Flag, Select(N1), InFlag);
 523       }
 524
 525       SDOperand Result = CurDAG->getCopyFromReg(Chain, HiReg, NVT, InFlag);
 526       CodeGenMap[N.getValue(0)] = Result;
 527       if (foldedLoad)
 528         CodeGenMap[N1.getValue(1)] = Result.getValue(1);
 529       return Result;
 530     }
 531
 532     case ISD::SDIV:
 533     case ISD::UDIV:
 534     case ISD::SREM:
 535     case ISD::UREM: {
 536       bool isSigned = Opcode == ISD::SDIV || Opcode == ISD::SREM;
 537       bool isDiv    = Opcode == ISD::SDIV || Opcode == ISD::UDIV;
 538       if (!isSigned)
 539         switch (NVT) {
 540         default: assert(0 && "Unsupported VT!");
 541         case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
 542         case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
 543         case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
 544         }
 545       else
 546         switch (NVT) {
 547         default: assert(0 && "Unsupported VT!");
 548         case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
 549         case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
 550         case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
 551         }
 552
 553       unsigned LoReg, HiReg;
 554       unsigned ClrOpcode, SExtOpcode;
 555       switch (NVT) {
 556       default: assert(0 && "Unsupported VT!");
 557       case MVT::i8:
 558         LoReg = X86::AL;  HiReg = X86::AH;
 559         ClrOpcode  = X86::MOV8ri;
 560         SExtOpcode = X86::CBW;
 561         break;
 562       case MVT::i16:
 563         LoReg = X86::AX;  HiReg = X86::DX;
 564         ClrOpcode  = X86::MOV16ri;
 565         SExtOpcode = X86::CWD;
 566         break;
 567       case MVT::i32:
 568         LoReg = X86::EAX; HiReg = X86::EDX;
 569         ClrOpcode  = X86::MOV32ri;
 570         SExtOpcode = X86::CDQ;
 571         break;
 572       }
 573
 574       SDOperand N0 = Node->getOperand(0);
 575       SDOperand N1 = Node->getOperand(1);
 576
 577       bool foldedLoad = false;
 578       SDOperand Tmp0, Tmp1, Tmp2, Tmp3;
 579       foldedLoad = TryFoldLoad(N1, Tmp0, Tmp1, Tmp2, Tmp3);
 580       SDOperand Chain = foldedLoad ? Select(N1.getOperand(0))
 581                                    : CurDAG->getEntryNode();
 582
 583       SDOperand InFlag;
 584       Chain  = CurDAG->getCopyToReg(Chain, CurDAG->getRegister(LoReg, NVT),
 585                                     Select(N0), InFlag);
 586       InFlag = Chain.getValue(1);
 587
 588       if (isSigned) {
 589         // Sign extend the low part into the high part.
 590         InFlag = CurDAG->getTargetNode(SExtOpcode, MVT::Flag, InFlag);
 591       } else {
 592         // Zero out the high part, effectively zero extending the input.
 593         SDOperand ClrNode =
 594           CurDAG->getTargetNode(ClrOpcode, NVT,
 595                                 CurDAG->getTargetConstant(0, NVT));
 596         Chain  = CurDAG->getCopyToReg(Chain, CurDAG->getRegister(HiReg, NVT),
 597                                       ClrNode, InFlag);
 598         InFlag = Chain.getValue(1);
 599       }
 600
 601       if (foldedLoad) {
 602         Chain  = CurDAG->getTargetNode(MOpc, MVT::Other, MVT::Flag, Tmp0, Tmp1,
 603                                        Tmp2, Tmp3, Chain, InFlag);
 604         InFlag = Chain.getValue(1);
 605       } else {
 606         InFlag = CurDAG->getTargetNode(Opc, MVT::Flag, Select(N1), InFlag);
 607       }
 608
 609       SDOperand Result = CurDAG->getCopyFromReg(Chain, isDiv ? LoReg : HiReg,
 610                                                 NVT, InFlag);
 611       CodeGenMap[N.getValue(0)] = Result;
 612       if (foldedLoad)
 613         CodeGenMap[N1.getValue(1)] = Result.getValue(1);
 614       return Result;
 615     }
 616
 617     case ISD::TRUNCATE: {
 618       unsigned Reg;
 619       MVT::ValueType VT;
 620       switch (Node->getOperand(0).getValueType()) {
 621         default: assert(0 && "Unknown truncate!");
 622         case MVT::i16: Reg = X86::AX;  Opc = X86::MOV16rr; VT = MVT::i16; break;
 623         case MVT::i32: Reg = X86::EAX; Opc = X86::MOV32rr; VT = MVT::i32; break;
 624       }
 625       SDOperand Tmp0 = Select(Node->getOperand(0));
 626       SDOperand Tmp1 = CurDAG->getTargetNode(Opc, VT, Tmp0);
 627       SDOperand InFlag = SDOperand(0,0);
 628       SDOperand Result = CurDAG->getCopyToReg(CurDAG->getEntryNode(),
 629                                               Reg, Tmp1, InFlag);
 630       SDOperand Chain = Result.getValue(0);
 631       InFlag = Result.getValue(1);
 632
 633       switch (NVT) {
 634         default: assert(0 && "Unknown truncate!");
 635         case MVT::i8:  Reg = X86::AL;  Opc = X86::MOV8rr;  VT = MVT::i8;  break;
 636         case MVT::i16: Reg = X86::AX;  Opc = X86::MOV16rr; VT = MVT::i16; break;
 637       }
 638
 639       Result = CurDAG->getCopyFromReg(Chain,
 640                                       Reg, VT, InFlag);
 641       if (N.Val->hasOneUse())
 642         return CurDAG->SelectNodeTo(N.Val, Opc, VT, Result);
 643       else
 644         return CodeGenMap[N] = CurDAG->getTargetNode(Opc, VT, Result);
 645       break;
 646     }
 647   }
 648
 649   return SelectCode(N);
 650 }
 651
 652 /// createX86ISelDag - This pass converts a legalized DAG into a
 653 /// X86-specific DAG, ready for instruction scheduling.
 654 ///
 655 FunctionPass *llvm::createX86ISelDag(TargetMachine &TM) {
 656   return new X86DAGToDAGISel(TM);
 657 }