lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Instructions.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/Support/CFG.h"
  25 #include "llvm/Type.h"
  26 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  27 #include "llvm/CodeGen/MachineConstantPool.h"
  28 #include "llvm/CodeGen/MachineFunction.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/CodeGen/SelectionDAGISel.h"
  33 #include "llvm/Target/TargetMachine.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/MathExtras.h"
  38 #include "llvm/Support/raw_ostream.h"
  39 #include "llvm/ADT/SmallPtrSet.h"
  40 #include "llvm/ADT/Statistic.h"
  41 using namespace llvm;
  42
  43 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  44
  45 //===----------------------------------------------------------------------===//
  46 //                      Pattern Matcher Implementation
  47 //===----------------------------------------------------------------------===//
  48
  49 namespace {
  50   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  51   /// SDValue's instead of register numbers for the leaves of the matched
  52   /// tree.
  53   struct X86ISelAddressMode {
  54     enum {
  55       RegBase,
  56       FrameIndexBase
  57     } BaseType;
  58
  59     // This is really a union, discriminated by BaseType!
  60     SDValue Base_Reg;
  61     int Base_FrameIndex;
  62
  63     unsigned Scale;
  64     SDValue IndexReg;
  65     int32_t Disp;
  66     SDValue Segment;
  67     const GlobalValue *GV;
  68     const Constant *CP;
  69     const BlockAddress *BlockAddr;
  70     const char *ES;
  71     int JT;
  72     unsigned Align;    // CP alignment.
  73     unsigned char SymbolFlags;  // X86II::MO_*
  74
  75     X86ISelAddressMode()
  76       : BaseType(RegBase), Base_FrameIndex(0), Scale(1), IndexReg(), Disp(0),
  77         Segment(), GV(0), CP(0), BlockAddr(0), ES(0), JT(-1), Align(0),
  78         SymbolFlags(X86II::MO_NO_FLAG) {
  79     }
  80
  81     bool hasSymbolicDisplacement() const {
  82       return GV != 0 || CP != 0 || ES != 0 || JT != -1 || BlockAddr != 0;
  83     }
  84
  85     bool hasBaseOrIndexReg() const {
  86       return IndexReg.getNode() != 0 || Base_Reg.getNode() != 0;
  87     }
  88
  89     /// isRIPRelative - Return true if this addressing mode is already RIP
  90     /// relative.
  91     bool isRIPRelative() const {
  92       if (BaseType != RegBase) return false;
  93       if (RegisterSDNode *RegNode =
  94             dyn_cast_or_null<RegisterSDNode>(Base_Reg.getNode()))
  95         return RegNode->getReg() == X86::RIP;
  96       return false;
  97     }
  98
  99     void setBaseReg(SDValue Reg) {
 100       BaseType = RegBase;
 101       Base_Reg = Reg;
 102     }
 103
 104     void dump() {
 105       dbgs() << "X86ISelAddressMode " << this << '\n';
 106       dbgs() << "Base_Reg ";
 107       if (Base_Reg.getNode() != 0)
 108         Base_Reg.getNode()->dump();
 109       else
 110         dbgs() << "nul";
 111       dbgs() << " Base.FrameIndex " << Base_FrameIndex << '\n'
 112              << " Scale" << Scale << '\n'
 113              << "IndexReg ";
 114       if (IndexReg.getNode() != 0)
 115         IndexReg.getNode()->dump();
 116       else
 117         dbgs() << "nul";
 118       dbgs() << " Disp " << Disp << '\n'
 119              << "GV ";
 120       if (GV)
 121         GV->dump();
 122       else
 123         dbgs() << "nul";
 124       dbgs() << " CP ";
 125       if (CP)
 126         CP->dump();
 127       else
 128         dbgs() << "nul";
 129       dbgs() << '\n'
 130              << "ES ";
 131       if (ES)
 132         dbgs() << ES;
 133       else
 134         dbgs() << "nul";
 135       dbgs() << " JT" << JT << " Align" << Align << '\n';
 136     }
 137   };
 138 }
 139
 140 namespace {
 141   //===--------------------------------------------------------------------===//
 142   /// ISel - X86 specific code to select X86 machine instructions for
 143   /// SelectionDAG operations.
 144   ///
 145   class X86DAGToDAGISel : public SelectionDAGISel {
 146     /// X86Lowering - This object fully describes how to lower LLVM code to an
 147     /// X86-specific SelectionDAG.
 148     const X86TargetLowering &X86Lowering;
 149
 150     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 151     /// make the right decision when generating code for different targets.
 152     const X86Subtarget *Subtarget;
 153
 154     /// OptForSize - If true, selector should try to optimize for code size
 155     /// instead of performance.
 156     bool OptForSize;
 157
 158   public:
 159     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 160       : SelectionDAGISel(tm, OptLevel),
 161         X86Lowering(*tm.getTargetLowering()),
 162         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 163         OptForSize(false) {}
 164
 165     virtual const char *getPassName() const {
 166       return "X86 DAG->DAG Instruction Selection";
 167     }
 168
 169     virtual void EmitFunctionEntryCode();
 170
 171     virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
 172
 173     virtual void PreprocessISelDAG();
 174
 175     inline bool immSext8(SDNode *N) const {
 176       return isInt<8>(cast<ConstantSDNode>(N)->getSExtValue());
 177     }
 178
 179     // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 180     // sign extended field.
 181     inline bool i64immSExt32(SDNode *N) const {
 182       uint64_t v = cast<ConstantSDNode>(N)->getZExtValue();
 183       return (int64_t)v == (int32_t)v;
 184     }
 185
 186 // Include the pieces autogenerated from the target description.
 187 #include "X86GenDAGISel.inc"
 188
 189   private:
 190     SDNode *Select(SDNode *N);
 191     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 192     SDNode *SelectAtomicLoadAdd(SDNode *Node, EVT NVT);
 193     SDNode *SelectAtomicLoadArith(SDNode *Node, EVT NVT);
 194
 195     bool FoldOffsetIntoAddress(uint64_t Offset, X86ISelAddressMode &AM);
 196     bool MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM);
 197     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 198     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 199     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 200                                  unsigned Depth);
 201     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 202     bool SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
 203                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 204                     SDValue &Segment);
 205     bool SelectLEAAddr(SDValue N, SDValue &Base,
 206                        SDValue &Scale, SDValue &Index, SDValue &Disp,
 207                        SDValue &Segment);
 208     bool SelectTLSADDRAddr(SDValue N, SDValue &Base,
 209                            SDValue &Scale, SDValue &Index, SDValue &Disp,
 210                            SDValue &Segment);
 211     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 212                              SDValue &Base, SDValue &Scale,
 213                              SDValue &Index, SDValue &Disp,
 214                              SDValue &Segment,
 215                              SDValue &NodeWithChain);
 216
 217     bool TryFoldLoad(SDNode *P, SDValue N,
 218                      SDValue &Base, SDValue &Scale,
 219                      SDValue &Index, SDValue &Disp,
 220                      SDValue &Segment);
 221
 222     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 223     /// inline asm expressions.
 224     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 225                                               char ConstraintCode,
 226                                               std::vector<SDValue> &OutOps);
 227
 228     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 229
 230     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 231                                    SDValue &Scale, SDValue &Index,
 232                                    SDValue &Disp, SDValue &Segment) {
 233       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 234         CurDAG->getTargetFrameIndex(AM.Base_FrameIndex, TLI.getPointerTy()) :
 235         AM.Base_Reg;
 236       Scale = getI8Imm(AM.Scale);
 237       Index = AM.IndexReg;
 238       // These are 32-bit even in 64-bit mode since RIP relative offset
 239       // is 32-bit.
 240       if (AM.GV)
 241         Disp = CurDAG->getTargetGlobalAddress(AM.GV, DebugLoc(),
 242                                               MVT::i32, AM.Disp,
 243                                               AM.SymbolFlags);
 244       else if (AM.CP)
 245         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 246                                              AM.Align, AM.Disp, AM.SymbolFlags);
 247       else if (AM.ES)
 248         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 249       else if (AM.JT != -1)
 250         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 251       else if (AM.BlockAddr)
 252         Disp = CurDAG->getBlockAddress(AM.BlockAddr, MVT::i32,
 253                                        true, AM.SymbolFlags);
 254       else
 255         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 256
 257       if (AM.Segment.getNode())
 258         Segment = AM.Segment;
 259       else
 260         Segment = CurDAG->getRegister(0, MVT::i32);
 261     }
 262
 263     /// getI8Imm - Return a target constant with the specified value, of type
 264     /// i8.
 265     inline SDValue getI8Imm(unsigned Imm) {
 266       return CurDAG->getTargetConstant(Imm, MVT::i8);
 267     }
 268
 269     /// getI32Imm - Return a target constant with the specified value, of type
 270     /// i32.
 271     inline SDValue getI32Imm(unsigned Imm) {
 272       return CurDAG->getTargetConstant(Imm, MVT::i32);
 273     }
 274
 275     /// getGlobalBaseReg - Return an SDNode that returns the value of
 276     /// the global base register. Output instructions required to
 277     /// initialize the global base register, if necessary.
 278     ///
 279     SDNode *getGlobalBaseReg();
 280
 281     /// getTargetMachine - Return a reference to the TargetMachine, casted
 282     /// to the target-specific type.
 283     const X86TargetMachine &getTargetMachine() {
 284       return static_cast<const X86TargetMachine &>(TM);
 285     }
 286
 287     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 288     /// to the target-specific type.
 289     const X86InstrInfo *getInstrInfo() {
 290       return getTargetMachine().getInstrInfo();
 291     }
 292   };
 293 }
 294
 295
 296 bool
 297 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 298   if (OptLevel == CodeGenOpt::None) return false;
 299
 300   if (!N.hasOneUse())
 301     return false;
 302
 303   if (N.getOpcode() != ISD::LOAD)
 304     return true;
 305
 306   // If N is a load, do additional profitability checks.
 307   if (U == Root) {
 308     switch (U->getOpcode()) {
 309     default: break;
 310     case X86ISD::ADD:
 311     case X86ISD::SUB:
 312     case X86ISD::AND:
 313     case X86ISD::XOR:
 314     case X86ISD::OR:
 315     case ISD::ADD:
 316     case ISD::ADDC:
 317     case ISD::ADDE:
 318     case ISD::AND:
 319     case ISD::OR:
 320     case ISD::XOR: {
 321       SDValue Op1 = U->getOperand(1);
 322
 323       // If the other operand is a 8-bit immediate we should fold the immediate
 324       // instead. This reduces code size.
 325       // e.g.
 326       // movl 4(%esp), %eax
 327       // addl $4, %eax
 328       // vs.
 329       // movl $4, %eax
 330       // addl 4(%esp), %eax
 331       // The former is 2 bytes shorter. In case where the increment is 1, then
 332       // the saving can be 4 bytes (by using incl %eax).
 333       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 334         if (Imm->getAPIntValue().isSignedIntN(8))
 335           return false;
 336
 337       // If the other operand is a TLS address, we should fold it instead.
 338       // This produces
 339       // movl    %gs:0, %eax
 340       // leal    i@NTPOFF(%eax), %eax
 341       // instead of
 342       // movl    $i@NTPOFF, %eax
 343       // addl    %gs:0, %eax
 344       // if the block also has an access to a second TLS address this will save
 345       // a load.
 346       // FIXME: This is probably also true for non TLS addresses.
 347       if (Op1.getOpcode() == X86ISD::Wrapper) {
 348         SDValue Val = Op1.getOperand(0);
 349         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 350           return false;
 351       }
 352     }
 353     }
 354   }
 355
 356   return true;
 357 }
 358
 359 /// MoveBelowCallOrigChain - Replace the original chain operand of the call with
 360 /// load's chain operand and move load below the call's chain operand.
 361 static void MoveBelowOrigChain(SelectionDAG *CurDAG, SDValue Load,
 362                                   SDValue Call, SDValue OrigChain) {
 363   SmallVector<SDValue, 8> Ops;
 364   SDValue Chain = OrigChain.getOperand(0);
 365   if (Chain.getNode() == Load.getNode())
 366     Ops.push_back(Load.getOperand(0));
 367   else {
 368     assert(Chain.getOpcode() == ISD::TokenFactor &&
 369            "Unexpected chain operand");
 370     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 371       if (Chain.getOperand(i).getNode() == Load.getNode())
 372         Ops.push_back(Load.getOperand(0));
 373       else
 374         Ops.push_back(Chain.getOperand(i));
 375     SDValue NewChain =
 376       CurDAG->getNode(ISD::TokenFactor, Load.getDebugLoc(),
 377                       MVT::Other, &Ops[0], Ops.size());
 378     Ops.clear();
 379     Ops.push_back(NewChain);
 380   }
 381   for (unsigned i = 1, e = OrigChain.getNumOperands(); i != e; ++i)
 382     Ops.push_back(OrigChain.getOperand(i));
 383   CurDAG->UpdateNodeOperands(OrigChain.getNode(), &Ops[0], Ops.size());
 384   CurDAG->UpdateNodeOperands(Load.getNode(), Call.getOperand(0),
 385                              Load.getOperand(1), Load.getOperand(2));
 386   Ops.clear();
 387   Ops.push_back(SDValue(Load.getNode(), 1));
 388   for (unsigned i = 1, e = Call.getNode()->getNumOperands(); i != e; ++i)
 389     Ops.push_back(Call.getOperand(i));
 390   CurDAG->UpdateNodeOperands(Call.getNode(), &Ops[0], Ops.size());
 391 }
 392
 393 /// isCalleeLoad - Return true if call address is a load and it can be
 394 /// moved below CALLSEQ_START and the chains leading up to the call.
 395 /// Return the CALLSEQ_START by reference as a second output.
 396 /// In the case of a tail call, there isn't a callseq node between the call
 397 /// chain and the load.
 398 static bool isCalleeLoad(SDValue Callee, SDValue &Chain, bool HasCallSeq) {
 399   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 400     return false;
 401   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 402   if (!LD ||
 403       LD->isVolatile() ||
 404       LD->getAddressingMode() != ISD::UNINDEXED ||
 405       LD->getExtensionType() != ISD::NON_EXTLOAD)
 406     return false;
 407
 408   // Now let's find the callseq_start.
 409   while (HasCallSeq && Chain.getOpcode() != ISD::CALLSEQ_START) {
 410     if (!Chain.hasOneUse())
 411       return false;
 412     Chain = Chain.getOperand(0);
 413   }
 414
 415   if (!Chain.getNumOperands())
 416     return false;
 417   if (Chain.getOperand(0).getNode() == Callee.getNode())
 418     return true;
 419   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 420       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 421       Callee.getValue(1).hasOneUse())
 422     return true;
 423   return false;
 424 }
 425
 426 void X86DAGToDAGISel::PreprocessISelDAG() {
 427   // OptForSize is used in pattern predicates that isel is matching.
 428   OptForSize = MF->getFunction()->hasFnAttr(Attribute::OptimizeForSize);
 429
 430   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 431        E = CurDAG->allnodes_end(); I != E; ) {
 432     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 433
 434     if (OptLevel != CodeGenOpt::None &&
 435         (N->getOpcode() == X86ISD::CALL ||
 436          N->getOpcode() == X86ISD::TC_RETURN)) {
 437       /// Also try moving call address load from outside callseq_start to just
 438       /// before the call to allow it to be folded.
 439       ///
 440       ///     [Load chain]
 441       ///         ^
 442       ///         |
 443       ///       [Load]
 444       ///       ^    ^
 445       ///       |    |
 446       ///      /      \--
 447       ///     /          |
 448       ///[CALLSEQ_START] |
 449       ///     ^          |
 450       ///     |          |
 451       /// [LOAD/C2Reg]   |
 452       ///     |          |
 453       ///      \        /
 454       ///       \      /
 455       ///       [CALL]
 456       bool HasCallSeq = N->getOpcode() == X86ISD::CALL;
 457       SDValue Chain = N->getOperand(0);
 458       SDValue Load  = N->getOperand(1);
 459       if (!isCalleeLoad(Load, Chain, HasCallSeq))
 460         continue;
 461       MoveBelowOrigChain(CurDAG, Load, SDValue(N, 0), Chain);
 462       ++NumLoadMoved;
 463       continue;
 464     }
 465
 466     // Lower fpround and fpextend nodes that target the FP stack to be store and
 467     // load to the stack.  This is a gross hack.  We would like to simply mark
 468     // these as being illegal, but when we do that, legalize produces these when
 469     // it expands calls, then expands these in the same legalize pass.  We would
 470     // like dag combine to be able to hack on these between the call expansion
 471     // and the node legalization.  As such this pass basically does "really
 472     // late" legalization of these inline with the X86 isel pass.
 473     // FIXME: This should only happen when not compiled with -O0.
 474     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 475       continue;
 476
 477     EVT SrcVT = N->getOperand(0).getValueType();
 478     EVT DstVT = N->getValueType(0);
 479
 480     // If any of the sources are vectors, no fp stack involved.
 481     if (SrcVT.isVector() || DstVT.isVector())
 482       continue;
 483
 484     // If the source and destination are SSE registers, then this is a legal
 485     // conversion that should not be lowered.
 486     bool SrcIsSSE = X86Lowering.isScalarFPTypeInSSEReg(SrcVT);
 487     bool DstIsSSE = X86Lowering.isScalarFPTypeInSSEReg(DstVT);
 488     if (SrcIsSSE && DstIsSSE)
 489       continue;
 490
 491     if (!SrcIsSSE && !DstIsSSE) {
 492       // If this is an FPStack extension, it is a noop.
 493       if (N->getOpcode() == ISD::FP_EXTEND)
 494         continue;
 495       // If this is a value-preserving FPStack truncation, it is a noop.
 496       if (N->getConstantOperandVal(1))
 497         continue;
 498     }
 499
 500     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 501     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 502     // operations.  Based on this, decide what we want to do.
 503     EVT MemVT;
 504     if (N->getOpcode() == ISD::FP_ROUND)
 505       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 506     else
 507       MemVT = SrcIsSSE ? SrcVT : DstVT;
 508
 509     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 510     DebugLoc dl = N->getDebugLoc();
 511
 512     // FIXME: optimize the case where the src/dest is a load or store?
 513     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 514                                           N->getOperand(0),
 515                                           MemTmp, MachinePointerInfo(), MemVT,
 516                                           false, false, 0);
 517     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 518                                         MachinePointerInfo(),
 519                                         MemVT, false, false, 0);
 520
 521     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 522     // extload we created.  This will cause general havok on the dag because
 523     // anything below the conversion could be folded into other existing nodes.
 524     // To avoid invalidating 'I', back it up to the convert node.
 525     --I;
 526     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 527
 528     // Now that we did that, the node is dead.  Increment the iterator to the
 529     // next node to process, then delete N.
 530     ++I;
 531     CurDAG->DeleteNode(N);
 532   }
 533 }
 534
 535
 536 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 537 /// the main function.
 538 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 539                                              MachineFrameInfo *MFI) {
 540   const TargetInstrInfo *TII = TM.getInstrInfo();
 541   if (Subtarget->isTargetCygMing()) {
 542     unsigned CallOp =
 543       Subtarget->is64Bit() ? X86::WINCALL64pcrel32 : X86::CALLpcrel32;
 544     BuildMI(BB, DebugLoc(),
 545             TII->get(CallOp)).addExternalSymbol("__main");
 546   }
 547 }
 548
 549 void X86DAGToDAGISel::EmitFunctionEntryCode() {
 550   // If this is main, emit special code for main.
 551   if (const Function *Fn = MF->getFunction())
 552     if (Fn->hasExternalLinkage() && Fn->getName() == "main")
 553       EmitSpecialCodeForMain(MF->begin(), MF->getFrameInfo());
 554 }
 555
 556 static bool isDispSafeForFrameIndex(int64_t Val) {
 557   // On 64-bit platforms, we can run into an issue where a frame index
 558   // includes a displacement that, when added to the explicit displacement,
 559   // will overflow the displacement field. Assuming that the frame index
 560   // displacement fits into a 31-bit integer  (which is only slightly more
 561   // aggressive than the current fundamental assumption that it fits into
 562   // a 32-bit integer), a 31-bit disp should always be safe.
 563   return isInt<31>(Val);
 564 }
 565
 566 bool X86DAGToDAGISel::FoldOffsetIntoAddress(uint64_t Offset,
 567                                             X86ISelAddressMode &AM) {
 568   int64_t Val = AM.Disp + Offset;
 569   CodeModel::Model M = TM.getCodeModel();
 570   if (Subtarget->is64Bit()) {
 571     if (!X86::isOffsetSuitableForCodeModel(Val, M,
 572                                            AM.hasSymbolicDisplacement()))
 573       return true;
 574     // In addition to the checks required for a register base, check that
 575     // we do not try to use an unsafe Disp with a frame index.
 576     if (AM.BaseType == X86ISelAddressMode::FrameIndexBase &&
 577         !isDispSafeForFrameIndex(Val))
 578       return true;
 579   }
 580   AM.Disp = Val;
 581   return false;
 582
 583 }
 584
 585 bool X86DAGToDAGISel::MatchLoadInAddress(LoadSDNode *N, X86ISelAddressMode &AM){
 586   SDValue Address = N->getOperand(1);
 587
 588   // load gs:0 -> GS segment register.
 589   // load fs:0 -> FS segment register.
 590   //
 591   // This optimization is valid because the GNU TLS model defines that
 592   // gs:0 (or fs:0 on X86-64) contains its own address.
 593   // For more information see http://people.redhat.com/drepper/tls.pdf
 594   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Address))
 595     if (C->getSExtValue() == 0 && AM.Segment.getNode() == 0 &&
 596         Subtarget->isTargetELF())
 597       switch (N->getPointerInfo().getAddrSpace()) {
 598       case 256:
 599         AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
 600         return false;
 601       case 257:
 602         AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
 603         return false;
 604       }
 605
 606   return true;
 607 }
 608
 609 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 610 /// into an addressing mode.  These wrap things that will resolve down into a
 611 /// symbol reference.  If no match is possible, this returns true, otherwise it
 612 /// returns false.
 613 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 614   // If the addressing mode already has a symbol as the displacement, we can
 615   // never match another symbol.
 616   if (AM.hasSymbolicDisplacement())
 617     return true;
 618
 619   SDValue N0 = N.getOperand(0);
 620   CodeModel::Model M = TM.getCodeModel();
 621
 622   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 623   // folding because RIP is preferable to non-RIP accesses.
 624   if (Subtarget->is64Bit() &&
 625       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 626       // they cannot be folded into immediate fields.
 627       // FIXME: This can be improved for kernel and other models?
 628       (M == CodeModel::Small || M == CodeModel::Kernel) &&
 629       // Base and index reg must be 0 in order to use %rip as base and lowering
 630       // must allow RIP.
 631       !AM.hasBaseOrIndexReg() && N.getOpcode() == X86ISD::WrapperRIP) {
 632     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 633       X86ISelAddressMode Backup = AM;
 634       AM.GV = G->getGlobal();
 635       AM.SymbolFlags = G->getTargetFlags();
 636       if (FoldOffsetIntoAddress(G->getOffset(), AM)) {
 637         AM = Backup;
 638         return true;
 639       }
 640     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 641       X86ISelAddressMode Backup = AM;
 642       AM.CP = CP->getConstVal();
 643       AM.Align = CP->getAlignment();
 644       AM.SymbolFlags = CP->getTargetFlags();
 645       if (FoldOffsetIntoAddress(CP->getOffset(), AM)) {
 646         AM = Backup;
 647         return true;
 648       }
 649     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 650       AM.ES = S->getSymbol();
 651       AM.SymbolFlags = S->getTargetFlags();
 652     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 653       AM.JT = J->getIndex();
 654       AM.SymbolFlags = J->getTargetFlags();
 655     } else {
 656       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 657       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 658     }
 659
 660     if (N.getOpcode() == X86ISD::WrapperRIP)
 661       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 662     return false;
 663   }
 664
 665   // Handle the case when globals fit in our immediate field: This is true for
 666   // X86-32 always and X86-64 when in -static -mcmodel=small mode.  In 64-bit
 667   // mode, this results in a non-RIP-relative computation.
 668   if (!Subtarget->is64Bit() ||
 669       ((M == CodeModel::Small || M == CodeModel::Kernel) &&
 670        TM.getRelocationModel() == Reloc::Static)) {
 671     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 672       AM.GV = G->getGlobal();
 673       AM.Disp += G->getOffset();
 674       AM.SymbolFlags = G->getTargetFlags();
 675     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 676       AM.CP = CP->getConstVal();
 677       AM.Align = CP->getAlignment();
 678       AM.Disp += CP->getOffset();
 679       AM.SymbolFlags = CP->getTargetFlags();
 680     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 681       AM.ES = S->getSymbol();
 682       AM.SymbolFlags = S->getTargetFlags();
 683     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 684       AM.JT = J->getIndex();
 685       AM.SymbolFlags = J->getTargetFlags();
 686     } else {
 687       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 688       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 689     }
 690     return false;
 691   }
 692
 693   return true;
 694 }
 695
 696 /// MatchAddress - Add the specified node to the specified addressing mode,
 697 /// returning true if it cannot be done.  This just pattern matches for the
 698 /// addressing mode.
 699 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 700   if (MatchAddressRecursively(N, AM, 0))
 701     return true;
 702
 703   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 704   // a smaller encoding and avoids a scaled-index.
 705   if (AM.Scale == 2 &&
 706       AM.BaseType == X86ISelAddressMode::RegBase &&
 707       AM.Base_Reg.getNode() == 0) {
 708     AM.Base_Reg = AM.IndexReg;
 709     AM.Scale = 1;
 710   }
 711
 712   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 713   // because it has a smaller encoding.
 714   // TODO: Which other code models can use this?
 715   if (TM.getCodeModel() == CodeModel::Small &&
 716       Subtarget->is64Bit() &&
 717       AM.Scale == 1 &&
 718       AM.BaseType == X86ISelAddressMode::RegBase &&
 719       AM.Base_Reg.getNode() == 0 &&
 720       AM.IndexReg.getNode() == 0 &&
 721       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 722       AM.hasSymbolicDisplacement())
 723     AM.Base_Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 724
 725   return false;
 726 }
 727
 728 // Insert a node into the DAG at least before the Pos node's position. This
 729 // will reposition the node as needed, and will assign it a node ID that is <=
 730 // the Pos node's ID. Note that this does *not* preserve the uniqueness of node
 731 // IDs! The selection DAG must no longer depend on their uniqueness when this
 732 // is used.
 733 static void InsertDAGNode(SelectionDAG &DAG, SDValue Pos, SDValue N) {
 734   if (N.getNode()->getNodeId() == -1 ||
 735       N.getNode()->getNodeId() > Pos.getNode()->getNodeId()) {
 736     DAG.RepositionNode(Pos.getNode(), N.getNode());
 737     N.getNode()->setNodeId(Pos.getNode()->getNodeId());
 738   }
 739 }
 740
 741 // Transform "(X >> (8-C1)) & C2" to "(X >> 8) & 0xff)" if safe. This
 742 // allows us to convert the shift and and into an h-register extract and
 743 // a scaled index. Returns false if the simplification is performed.
 744 static bool FoldMaskAndShiftToExtract(SelectionDAG &DAG, SDValue N,
 745                                       uint64_t Mask,
 746                                       SDValue Shift, SDValue X,
 747                                       X86ISelAddressMode &AM) {
 748   if (Shift.getOpcode() != ISD::SRL ||
 749       !isa<ConstantSDNode>(Shift.getOperand(1)) ||
 750       !Shift.hasOneUse())
 751     return true;
 752
 753   int ScaleLog = 8 - Shift.getConstantOperandVal(1);
 754   if (ScaleLog <= 0 || ScaleLog >= 4 ||
 755       Mask != (0xffu << ScaleLog))
 756     return true;
 757
 758   EVT VT = N.getValueType();
 759   DebugLoc DL = N.getDebugLoc();
 760   SDValue Eight = DAG.getConstant(8, MVT::i8);
 761   SDValue NewMask = DAG.getConstant(0xff, VT);
 762   SDValue Srl = DAG.getNode(ISD::SRL, DL, VT, X, Eight);
 763   SDValue And = DAG.getNode(ISD::AND, DL, VT, Srl, NewMask);
 764   SDValue ShlCount = DAG.getConstant(ScaleLog, MVT::i8);
 765   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, And, ShlCount);
 766
 767   // Insert the new nodes into the topological ordering.
 768   InsertDAGNode(DAG, X, Eight);
 769   InsertDAGNode(DAG, X, NewMask);
 770   InsertDAGNode(DAG, Shift, Srl);
 771   InsertDAGNode(DAG, N, And);
 772   InsertDAGNode(DAG, X, ShlCount);
 773   InsertDAGNode(DAG, N, Shl);
 774   DAG.ReplaceAllUsesWith(N, Shl);
 775   AM.IndexReg = And;
 776   AM.Scale = (1 << ScaleLog);
 777   return false;
 778 }
 779
 780 // Transforms "(X << C1) & C2" to "(X & (C2>>C1)) << C1" if safe and if this
 781 // allows us to fold the shift into this addressing mode. Returns false if the
 782 // transform succeeded.
 783 static bool FoldMaskedShiftToScaledMask(SelectionDAG &DAG, SDValue N,
 784                                         uint64_t Mask,
 785                                         SDValue Shift, SDValue X,
 786                                         X86ISelAddressMode &AM) {
 787   if (Shift.getOpcode() != ISD::SHL ||
 788       !isa<ConstantSDNode>(Shift.getOperand(1)))
 789     return true;
 790
 791   // Not likely to be profitable if either the AND or SHIFT node has more
 792   // than one use (unless all uses are for address computation). Besides,
 793   // isel mechanism requires their node ids to be reused.
 794   if (!N.hasOneUse() || !Shift.hasOneUse())
 795     return true;
 796
 797   // Verify that the shift amount is something we can fold.
 798   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 799   if (ShiftAmt != 1 && ShiftAmt != 2 && ShiftAmt != 3)
 800     return true;
 801
 802   EVT VT = N.getValueType();
 803   DebugLoc DL = N.getDebugLoc();
 804   SDValue NewMask = DAG.getConstant(Mask >> ShiftAmt, VT);
 805   SDValue NewAnd = DAG.getNode(ISD::AND, DL, VT, X, NewMask);
 806   SDValue NewShift = DAG.getNode(ISD::SHL, DL, VT, NewAnd, Shift.getOperand(1));
 807
 808   // Insert the new nodes into the topological ordering.
 809   InsertDAGNode(DAG, X, NewMask);
 810   InsertDAGNode(DAG, Shift, NewAnd);
 811   InsertDAGNode(DAG, N, NewShift);
 812   DAG.ReplaceAllUsesWith(N, NewShift);
 813
 814   AM.Scale = 1 << ShiftAmt;
 815   AM.IndexReg = NewAnd;
 816   return false;
 817 }
 818
 819 // Implement some heroics to detect shifts of masked values where the mask can
 820 // be replaced by extending the shift and undoing that in the addressing mode
 821 // scale. Patterns such as (shl (srl x, c1), c2) are canonicalized into (and
 822 // (srl x, SHIFT), MASK) by DAGCombines that don't know the shl can be done in
 823 // the addressing mode. This results in code such as:
 824 //
 825 //   int f(short *y, int *lookup_table) {
 826 //     ...
 827 //     return *y + lookup_table[*y >> 11];
 828 //   }
 829 //
 830 // Turning into:
 831 //   movzwl (%rdi), %eax
 832 //   movl %eax, %ecx
 833 //   shrl $11, %ecx
 834 //   addl (%rsi,%rcx,4), %eax
 835 //
 836 // Instead of:
 837 //   movzwl (%rdi), %eax
 838 //   movl %eax, %ecx
 839 //   shrl $9, %ecx
 840 //   andl $124, %rcx
 841 //   addl (%rsi,%rcx), %eax
 842 //
 843 // Note that this function assumes the mask is provided as a mask *after* the
 844 // value is shifted. The input chain may or may not match that, but computing
 845 // such a mask is trivial.
 846 static bool FoldMaskAndShiftToScale(SelectionDAG &DAG, SDValue N,
 847                                     uint64_t Mask,
 848                                     SDValue Shift, SDValue X,
 849                                     X86ISelAddressMode &AM) {
 850   // FIXME!! Hack to disable this and see if it is responsible for a miscompile
 851   // on llvm-gcc's selfhost.
 852   return true;
 853
 854   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse() ||
 855       !isa<ConstantSDNode>(Shift.getOperand(1)))
 856     return true;
 857
 858   unsigned ShiftAmt = Shift.getConstantOperandVal(1);
 859   unsigned MaskLZ = CountLeadingZeros_64(Mask);
 860   unsigned MaskTZ = CountTrailingZeros_64(Mask);
 861
 862   // The amount of shift we're trying to fit into the addressing mode is taken
 863   // from the trailing zeros of the mask.
 864   unsigned AMShiftAmt = MaskTZ;
 865
 866   // There is nothing we can do here unless the mask is removing some bits.
 867   // Also, the addressing mode can only represent shifts of 1, 2, or 3 bits.
 868   if (AMShiftAmt <= 0 || AMShiftAmt > 3) return true;
 869
 870   // We also need to ensure that mask is a continuous run of bits.
 871   if (CountTrailingOnes_64(Mask >> MaskTZ) + MaskTZ + MaskLZ != 64) return true;
 872
 873   // Scale the leading zero count down based on the actual size of the value.
 874   // Also scale it down based on the size of the shift.
 875   MaskLZ -= (64 - X.getValueSizeInBits()) + ShiftAmt;
 876
 877   // The final check is to ensure that any masked out high bits of X are
 878   // already known to be zero. Otherwise, the mask has a semantic impact
 879   // other than masking out a couple of low bits. Unfortunately, because of
 880   // the mask, zero extensions will be removed from operands in some cases.
 881   // This code works extra hard to look through extensions because we can
 882   // replace them with zero extensions cheaply if necessary.
 883   bool ReplacingAnyExtend = false;
 884   if (X.getOpcode() == ISD::ANY_EXTEND) {
 885     unsigned ExtendBits =
 886       X.getValueSizeInBits() - X.getOperand(0).getValueSizeInBits();
 887     // Assume that we'll replace the any-extend with a zero-extend, and
 888     // narrow the search to the extended value.
 889     X = X.getOperand(0);
 890     MaskLZ = ExtendBits > MaskLZ ? 0 : MaskLZ - ExtendBits;
 891     ReplacingAnyExtend = true;
 892   }
 893   APInt MaskedHighBits = APInt::getHighBitsSet(X.getValueSizeInBits(),
 894                                                MaskLZ);
 895   APInt KnownZero, KnownOne;
 896   DAG.ComputeMaskedBits(X, MaskedHighBits, KnownZero, KnownOne);
 897   if (MaskedHighBits != KnownZero) return true;
 898
 899   // We've identified a pattern that can be transformed into a single shift
 900   // and an addressing mode. Make it so.
 901   EVT VT = N.getValueType();
 902   if (ReplacingAnyExtend) {
 903     assert(X.getValueType() != VT);
 904     // We looked through an ANY_EXTEND node, insert a ZERO_EXTEND.
 905     SDValue NewX = DAG.getNode(ISD::ZERO_EXTEND, X.getDebugLoc(), VT, X);
 906     InsertDAGNode(DAG, N, NewX);
 907     X = NewX;
 908   }
 909   DebugLoc DL = N.getDebugLoc();
 910   SDValue NewSRLAmt = DAG.getConstant(ShiftAmt + AMShiftAmt, MVT::i8);
 911   SDValue NewSRL = DAG.getNode(ISD::SRL, DL, VT, X, NewSRLAmt);
 912   SDValue NewSHLAmt = DAG.getConstant(AMShiftAmt, MVT::i8);
 913   SDValue NewSHL = DAG.getNode(ISD::SHL, DL, VT, NewSRL, NewSHLAmt);
 914   InsertDAGNode(DAG, N, NewSRLAmt);
 915   InsertDAGNode(DAG, N, NewSRL);
 916   InsertDAGNode(DAG, N, NewSHLAmt);
 917   InsertDAGNode(DAG, N, NewSHL);
 918   DAG.ReplaceAllUsesWith(N, NewSHL);
 919
 920   AM.Scale = 1 << AMShiftAmt;
 921   AM.IndexReg = NewSRL;
 922   return false;
 923 }
 924
 925 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 926                                               unsigned Depth) {
 927   DebugLoc dl = N.getDebugLoc();
 928   DEBUG({
 929       dbgs() << "MatchAddress: ";
 930       AM.dump();
 931     });
 932   // Limit recursion.
 933   if (Depth > 5)
 934     return MatchAddressBase(N, AM);
 935
 936   // If this is already a %rip relative address, we can only merge immediates
 937   // into it.  Instead of handling this in every case, we handle it here.
 938   // RIP relative addressing: %rip + 32-bit displacement!
 939   if (AM.isRIPRelative()) {
 940     // FIXME: JumpTable and ExternalSymbol address currently don't like
 941     // displacements.  It isn't very important, but this should be fixed for
 942     // consistency.
 943     if (!AM.ES && AM.JT != -1) return true;
 944
 945     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N))
 946       if (!FoldOffsetIntoAddress(Cst->getSExtValue(), AM))
 947         return false;
 948     return true;
 949   }
 950
 951   switch (N.getOpcode()) {
 952   default: break;
 953   case ISD::Constant: {
 954     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 955     if (!FoldOffsetIntoAddress(Val, AM))
 956       return false;
 957     break;
 958   }
 959
 960   case X86ISD::Wrapper:
 961   case X86ISD::WrapperRIP:
 962     if (!MatchWrapper(N, AM))
 963       return false;
 964     break;
 965
 966   case ISD::LOAD:
 967     if (!MatchLoadInAddress(cast<LoadSDNode>(N), AM))
 968       return false;
 969     break;
 970
 971   case ISD::FrameIndex:
 972     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 973         AM.Base_Reg.getNode() == 0 &&
 974         (!Subtarget->is64Bit() || isDispSafeForFrameIndex(AM.Disp))) {
 975       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
 976       AM.Base_FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
 977       return false;
 978     }
 979     break;
 980
 981   case ISD::SHL:
 982     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1)
 983       break;
 984
 985     if (ConstantSDNode
 986           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
 987       unsigned Val = CN->getZExtValue();
 988       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
 989       // that the base operand remains free for further matching. If
 990       // the base doesn't end up getting used, a post-processing step
 991       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
 992       if (Val == 1 || Val == 2 || Val == 3) {
 993         AM.Scale = 1 << Val;
 994         SDValue ShVal = N.getNode()->getOperand(0);
 995
 996         // Okay, we know that we have a scale by now.  However, if the scaled
 997         // value is an add of something and a constant, we can fold the
 998         // constant into the disp field here.
 999         if (CurDAG->isBaseWithConstantOffset(ShVal)) {
1000           AM.IndexReg = ShVal.getNode()->getOperand(0);
1001           ConstantSDNode *AddVal =
1002             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
1003           uint64_t Disp = AddVal->getSExtValue() << Val;
1004           if (!FoldOffsetIntoAddress(Disp, AM))
1005             return false;
1006         }
1007
1008         AM.IndexReg = ShVal;
1009         return false;
1010       }
1011     break;
1012     }
1013
1014   case ISD::SRL: {
1015     // Scale must not be used already.
1016     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1017
1018     SDValue And = N.getOperand(0);
1019     if (And.getOpcode() != ISD::AND) break;
1020     SDValue X = And.getOperand(0);
1021
1022     // We only handle up to 64-bit values here as those are what matter for
1023     // addressing mode optimizations.
1024     if (X.getValueSizeInBits() > 64) break;
1025
1026     // The mask used for the transform is expected to be post-shift, but we
1027     // found the shift first so just apply the shift to the mask before passing
1028     // it down.
1029     if (!isa<ConstantSDNode>(N.getOperand(1)) ||
1030         !isa<ConstantSDNode>(And.getOperand(1)))
1031       break;
1032     uint64_t Mask = And.getConstantOperandVal(1) >> N.getConstantOperandVal(1);
1033
1034     // Try to fold the mask and shift into the scale, and return false if we
1035     // succeed.
1036     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, N, X, AM))
1037       return false;
1038     break;
1039   }
1040
1041   case ISD::SMUL_LOHI:
1042   case ISD::UMUL_LOHI:
1043     // A mul_lohi where we need the low part can be folded as a plain multiply.
1044     if (N.getResNo() != 0) break;
1045     // FALL THROUGH
1046   case ISD::MUL:
1047   case X86ISD::MUL_IMM:
1048     // X*[3,5,9] -> X+X*[2,4,8]
1049     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1050         AM.Base_Reg.getNode() == 0 &&
1051         AM.IndexReg.getNode() == 0) {
1052       if (ConstantSDNode
1053             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
1054         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
1055             CN->getZExtValue() == 9) {
1056           AM.Scale = unsigned(CN->getZExtValue())-1;
1057
1058           SDValue MulVal = N.getNode()->getOperand(0);
1059           SDValue Reg;
1060
1061           // Okay, we know that we have a scale by now.  However, if the scaled
1062           // value is an add of something and a constant, we can fold the
1063           // constant into the disp field here.
1064           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
1065               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
1066             Reg = MulVal.getNode()->getOperand(0);
1067             ConstantSDNode *AddVal =
1068               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
1069             uint64_t Disp = AddVal->getSExtValue() * CN->getZExtValue();
1070             if (FoldOffsetIntoAddress(Disp, AM))
1071               Reg = N.getNode()->getOperand(0);
1072           } else {
1073             Reg = N.getNode()->getOperand(0);
1074           }
1075
1076           AM.IndexReg = AM.Base_Reg = Reg;
1077           return false;
1078         }
1079     }
1080     break;
1081
1082   case ISD::SUB: {
1083     // Given A-B, if A can be completely folded into the address and
1084     // the index field with the index field unused, use -B as the index.
1085     // This is a win if a has multiple parts that can be folded into
1086     // the address. Also, this saves a mov if the base register has
1087     // other uses, since it avoids a two-address sub instruction, however
1088     // it costs an additional mov if the index register has other uses.
1089
1090     // Add an artificial use to this node so that we can keep track of
1091     // it if it gets CSE'd with a different node.
1092     HandleSDNode Handle(N);
1093
1094     // Test if the LHS of the sub can be folded.
1095     X86ISelAddressMode Backup = AM;
1096     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
1097       AM = Backup;
1098       break;
1099     }
1100     // Test if the index field is free for use.
1101     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
1102       AM = Backup;
1103       break;
1104     }
1105
1106     int Cost = 0;
1107     SDValue RHS = Handle.getValue().getNode()->getOperand(1);
1108     // If the RHS involves a register with multiple uses, this
1109     // transformation incurs an extra mov, due to the neg instruction
1110     // clobbering its operand.
1111     if (!RHS.getNode()->hasOneUse() ||
1112         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
1113         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
1114         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
1115         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
1116          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
1117       ++Cost;
1118     // If the base is a register with multiple uses, this
1119     // transformation may save a mov.
1120     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
1121          AM.Base_Reg.getNode() &&
1122          !AM.Base_Reg.getNode()->hasOneUse()) ||
1123         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1124       --Cost;
1125     // If the folded LHS was interesting, this transformation saves
1126     // address arithmetic.
1127     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
1128         ((AM.Disp != 0) && (Backup.Disp == 0)) +
1129         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
1130       --Cost;
1131     // If it doesn't look like it may be an overall win, don't do it.
1132     if (Cost >= 0) {
1133       AM = Backup;
1134       break;
1135     }
1136
1137     // Ok, the transformation is legal and appears profitable. Go for it.
1138     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
1139     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
1140     AM.IndexReg = Neg;
1141     AM.Scale = 1;
1142
1143     // Insert the new nodes into the topological ordering.
1144     InsertDAGNode(*CurDAG, N, Zero);
1145     InsertDAGNode(*CurDAG, N, Neg);
1146     return false;
1147   }
1148
1149   case ISD::ADD: {
1150     // Add an artificial use to this node so that we can keep track of
1151     // it if it gets CSE'd with a different node.
1152     HandleSDNode Handle(N);
1153
1154     X86ISelAddressMode Backup = AM;
1155     if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1156         !MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1))
1157       return false;
1158     AM = Backup;
1159
1160     // Try again after commuting the operands.
1161     if (!MatchAddressRecursively(Handle.getValue().getOperand(1), AM, Depth+1)&&
1162         !MatchAddressRecursively(Handle.getValue().getOperand(0), AM, Depth+1))
1163       return false;
1164     AM = Backup;
1165
1166     // If we couldn't fold both operands into the address at the same time,
1167     // see if we can just put each operand into a register and fold at least
1168     // the add.
1169     if (AM.BaseType == X86ISelAddressMode::RegBase &&
1170         !AM.Base_Reg.getNode() &&
1171         !AM.IndexReg.getNode()) {
1172       N = Handle.getValue();
1173       AM.Base_Reg = N.getOperand(0);
1174       AM.IndexReg = N.getOperand(1);
1175       AM.Scale = 1;
1176       return false;
1177     }
1178     N = Handle.getValue();
1179     break;
1180   }
1181
1182   case ISD::OR:
1183     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
1184     if (CurDAG->isBaseWithConstantOffset(N)) {
1185       X86ISelAddressMode Backup = AM;
1186       ConstantSDNode *CN = cast<ConstantSDNode>(N.getOperand(1));
1187
1188       // Start with the LHS as an addr mode.
1189       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
1190           !FoldOffsetIntoAddress(CN->getSExtValue(), AM))
1191         return false;
1192       AM = Backup;
1193     }
1194     break;
1195
1196   case ISD::AND: {
1197     // Perform some heroic transforms on an and of a constant-count shift
1198     // with a constant to enable use of the scaled offset field.
1199
1200     // Scale must not be used already.
1201     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
1202
1203     SDValue Shift = N.getOperand(0);
1204     if (Shift.getOpcode() != ISD::SRL && Shift.getOpcode() != ISD::SHL) break;
1205     SDValue X = Shift.getOperand(0);
1206
1207     // We only handle up to 64-bit values here as those are what matter for
1208     // addressing mode optimizations.
1209     if (X.getValueSizeInBits() > 64) break;
1210
1211     if (!isa<ConstantSDNode>(N.getOperand(1)))
1212       break;
1213     uint64_t Mask = N.getConstantOperandVal(1);
1214
1215     // Try to fold the mask and shift into an extract and scale.
1216     if (!FoldMaskAndShiftToExtract(*CurDAG, N, Mask, Shift, X, AM))
1217       return false;
1218
1219     // Try to fold the mask and shift directly into the scale.
1220     if (!FoldMaskAndShiftToScale(*CurDAG, N, Mask, Shift, X, AM))
1221       return false;
1222
1223     // Try to swap the mask and shift to place shifts which can be done as
1224     // a scale on the outside of the mask.
1225     if (!FoldMaskedShiftToScaledMask(*CurDAG, N, Mask, Shift, X, AM))
1226       return false;
1227     break;
1228   }
1229   }
1230
1231   return MatchAddressBase(N, AM);
1232 }
1233
1234 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1235 /// specified addressing mode without any further recursion.
1236 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1237   // Is the base register already occupied?
1238   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base_Reg.getNode()) {
1239     // If so, check to see if the scale index register is set.
1240     if (AM.IndexReg.getNode() == 0) {
1241       AM.IndexReg = N;
1242       AM.Scale = 1;
1243       return false;
1244     }
1245
1246     // Otherwise, we cannot select it.
1247     return true;
1248   }
1249
1250   // Default, generate it as a register.
1251   AM.BaseType = X86ISelAddressMode::RegBase;
1252   AM.Base_Reg = N;
1253   return false;
1254 }
1255
1256 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1257 /// It returns the operands which make up the maximal addressing mode it can
1258 /// match by reference.
1259 ///
1260 /// Parent is the parent node of the addr operand that is being matched.  It
1261 /// is always a load, store, atomic node, or null.  It is only null when
1262 /// checking memory operands for inline asm nodes.
1263 bool X86DAGToDAGISel::SelectAddr(SDNode *Parent, SDValue N, SDValue &Base,
1264                                  SDValue &Scale, SDValue &Index,
1265                                  SDValue &Disp, SDValue &Segment) {
1266   X86ISelAddressMode AM;
1267
1268   if (Parent &&
1269       // This list of opcodes are all the nodes that have an "addr:$ptr" operand
1270       // that are not a MemSDNode, and thus don't have proper addrspace info.
1271       Parent->getOpcode() != ISD::INTRINSIC_W_CHAIN && // unaligned loads, fixme
1272       Parent->getOpcode() != ISD::INTRINSIC_VOID && // nontemporal stores
1273       Parent->getOpcode() != X86ISD::TLSCALL) { // Fixme
1274     unsigned AddrSpace =
1275       cast<MemSDNode>(Parent)->getPointerInfo().getAddrSpace();
1276     // AddrSpace 256 -> GS, 257 -> FS.
1277     if (AddrSpace == 256)
1278       AM.Segment = CurDAG->getRegister(X86::GS, MVT::i16);
1279     if (AddrSpace == 257)
1280       AM.Segment = CurDAG->getRegister(X86::FS, MVT::i16);
1281   }
1282
1283   if (MatchAddress(N, AM))
1284     return false;
1285
1286   EVT VT = N.getValueType();
1287   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1288     if (!AM.Base_Reg.getNode())
1289       AM.Base_Reg = CurDAG->getRegister(0, VT);
1290   }
1291
1292   if (!AM.IndexReg.getNode())
1293     AM.IndexReg = CurDAG->getRegister(0, VT);
1294
1295   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1296   return true;
1297 }
1298
1299 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1300 /// match a load whose top elements are either undef or zeros.  The load flavor
1301 /// is derived from the type of N, which is either v4f32 or v2f64.
1302 ///
1303 /// We also return:
1304 ///   PatternChainNode: this is the matched node that has a chain input and
1305 ///   output.
1306 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1307                                           SDValue N, SDValue &Base,
1308                                           SDValue &Scale, SDValue &Index,
1309                                           SDValue &Disp, SDValue &Segment,
1310                                           SDValue &PatternNodeWithChain) {
1311   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1312     PatternNodeWithChain = N.getOperand(0);
1313     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1314         PatternNodeWithChain.hasOneUse() &&
1315         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1316         IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1317       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1318       if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1319         return false;
1320       return true;
1321     }
1322   }
1323
1324   // Also handle the case where we explicitly require zeros in the top
1325   // elements.  This is a vector shuffle from the zero vector.
1326   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1327       // Check to see if the top elements are all zeros (or bitcast of zeros).
1328       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1329       N.getOperand(0).getNode()->hasOneUse() &&
1330       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1331       N.getOperand(0).getOperand(0).hasOneUse() &&
1332       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1333       IsLegalToFold(N.getOperand(0), N.getNode(), Root, OptLevel)) {
1334     // Okay, this is a zero extending load.  Fold it.
1335     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1336     if (!SelectAddr(LD, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1337       return false;
1338     PatternNodeWithChain = SDValue(LD, 0);
1339     return true;
1340   }
1341   return false;
1342 }
1343
1344
1345 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1346 /// mode it matches can be cost effectively emitted as an LEA instruction.
1347 bool X86DAGToDAGISel::SelectLEAAddr(SDValue N,
1348                                     SDValue &Base, SDValue &Scale,
1349                                     SDValue &Index, SDValue &Disp,
1350                                     SDValue &Segment) {
1351   X86ISelAddressMode AM;
1352
1353   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1354   // segments.
1355   SDValue Copy = AM.Segment;
1356   SDValue T = CurDAG->getRegister(0, MVT::i32);
1357   AM.Segment = T;
1358   if (MatchAddress(N, AM))
1359     return false;
1360   assert (T == AM.Segment);
1361   AM.Segment = Copy;
1362
1363   EVT VT = N.getValueType();
1364   unsigned Complexity = 0;
1365   if (AM.BaseType == X86ISelAddressMode::RegBase)
1366     if (AM.Base_Reg.getNode())
1367       Complexity = 1;
1368     else
1369       AM.Base_Reg = CurDAG->getRegister(0, VT);
1370   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1371     Complexity = 4;
1372
1373   if (AM.IndexReg.getNode())
1374     Complexity++;
1375   else
1376     AM.IndexReg = CurDAG->getRegister(0, VT);
1377
1378   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1379   // a simple shift.
1380   if (AM.Scale > 1)
1381     Complexity++;
1382
1383   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1384   // to a LEA. This is determined with some expermentation but is by no means
1385   // optimal (especially for code size consideration). LEA is nice because of
1386   // its three-address nature. Tweak the cost function again when we can run
1387   // convertToThreeAddress() at register allocation time.
1388   if (AM.hasSymbolicDisplacement()) {
1389     // For X86-64, we should always use lea to materialize RIP relative
1390     // addresses.
1391     if (Subtarget->is64Bit())
1392       Complexity = 4;
1393     else
1394       Complexity += 2;
1395   }
1396
1397   if (AM.Disp && (AM.Base_Reg.getNode() || AM.IndexReg.getNode()))
1398     Complexity++;
1399
1400   // If it isn't worth using an LEA, reject it.
1401   if (Complexity <= 2)
1402     return false;
1403
1404   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1405   return true;
1406 }
1407
1408 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1409 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDValue N, SDValue &Base,
1410                                         SDValue &Scale, SDValue &Index,
1411                                         SDValue &Disp, SDValue &Segment) {
1412   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1413   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1414
1415   X86ISelAddressMode AM;
1416   AM.GV = GA->getGlobal();
1417   AM.Disp += GA->getOffset();
1418   AM.Base_Reg = CurDAG->getRegister(0, N.getValueType());
1419   AM.SymbolFlags = GA->getTargetFlags();
1420
1421   if (N.getValueType() == MVT::i32) {
1422     AM.Scale = 1;
1423     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1424   } else {
1425     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1426   }
1427
1428   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1429   return true;
1430 }
1431
1432
1433 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1434                                   SDValue &Base, SDValue &Scale,
1435                                   SDValue &Index, SDValue &Disp,
1436                                   SDValue &Segment) {
1437   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1438       !IsProfitableToFold(N, P, P) ||
1439       !IsLegalToFold(N, P, P, OptLevel))
1440     return false;
1441
1442   return SelectAddr(N.getNode(),
1443                     N.getOperand(1), Base, Scale, Index, Disp, Segment);
1444 }
1445
1446 /// getGlobalBaseReg - Return an SDNode that returns the value of
1447 /// the global base register. Output instructions required to
1448 /// initialize the global base register, if necessary.
1449 ///
1450 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1451   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1452   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).getNode();
1453 }
1454
1455 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1456   SDValue Chain = Node->getOperand(0);
1457   SDValue In1 = Node->getOperand(1);
1458   SDValue In2L = Node->getOperand(2);
1459   SDValue In2H = Node->getOperand(3);
1460   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1461   if (!SelectAddr(Node, In1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1462     return NULL;
1463   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1464   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1465   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, In2L, In2H, Chain};
1466   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
1467                                            MVT::i32, MVT::i32, MVT::Other, Ops,
1468                                            array_lengthof(Ops));
1469   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
1470   return ResNode;
1471 }
1472
1473 // FIXME: Figure out some way to unify this with the 'or' and other code
1474 // below.
1475 SDNode *X86DAGToDAGISel::SelectAtomicLoadAdd(SDNode *Node, EVT NVT) {
1476   if (Node->hasAnyUseOfValue(0))
1477     return 0;
1478
1479   // Optimize common patterns for __sync_add_and_fetch and
1480   // __sync_sub_and_fetch where the result is not used. This allows us
1481   // to use "lock" version of add, sub, inc, dec instructions.
1482   // FIXME: Do not use special instructions but instead add the "lock"
1483   // prefix to the target node somehow. The extra information will then be
1484   // transferred to machine instruction and it denotes the prefix.
1485   SDValue Chain = Node->getOperand(0);
1486   SDValue Ptr = Node->getOperand(1);
1487   SDValue Val = Node->getOperand(2);
1488   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1489   if (!SelectAddr(Node, Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1490     return 0;
1491
1492   bool isInc = false, isDec = false, isSub = false, isCN = false;
1493   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1494   if (CN && CN->getSExtValue() == (int32_t)CN->getSExtValue()) {
1495     isCN = true;
1496     int64_t CNVal = CN->getSExtValue();
1497     if (CNVal == 1)
1498       isInc = true;
1499     else if (CNVal == -1)
1500       isDec = true;
1501     else if (CNVal >= 0)
1502       Val = CurDAG->getTargetConstant(CNVal, NVT);
1503     else {
1504       isSub = true;
1505       Val = CurDAG->getTargetConstant(-CNVal, NVT);
1506     }
1507   } else if (Val.hasOneUse() &&
1508              Val.getOpcode() == ISD::SUB &&
1509              X86::isZeroNode(Val.getOperand(0))) {
1510     isSub = true;
1511     Val = Val.getOperand(1);
1512   }
1513
1514   DebugLoc dl = Node->getDebugLoc();
1515   unsigned Opc = 0;
1516   switch (NVT.getSimpleVT().SimpleTy) {
1517   default: return 0;
1518   case MVT::i8:
1519     if (isInc)
1520       Opc = X86::LOCK_INC8m;
1521     else if (isDec)
1522       Opc = X86::LOCK_DEC8m;
1523     else if (isSub) {
1524       if (isCN)
1525         Opc = X86::LOCK_SUB8mi;
1526       else
1527         Opc = X86::LOCK_SUB8mr;
1528     } else {
1529       if (isCN)
1530         Opc = X86::LOCK_ADD8mi;
1531       else
1532         Opc = X86::LOCK_ADD8mr;
1533     }
1534     break;
1535   case MVT::i16:
1536     if (isInc)
1537       Opc = X86::LOCK_INC16m;
1538     else if (isDec)
1539       Opc = X86::LOCK_DEC16m;
1540     else if (isSub) {
1541       if (isCN) {
1542         if (immSext8(Val.getNode()))
1543           Opc = X86::LOCK_SUB16mi8;
1544         else
1545           Opc = X86::LOCK_SUB16mi;
1546       } else
1547         Opc = X86::LOCK_SUB16mr;
1548     } else {
1549       if (isCN) {
1550         if (immSext8(Val.getNode()))
1551           Opc = X86::LOCK_ADD16mi8;
1552         else
1553           Opc = X86::LOCK_ADD16mi;
1554       } else
1555         Opc = X86::LOCK_ADD16mr;
1556     }
1557     break;
1558   case MVT::i32:
1559     if (isInc)
1560       Opc = X86::LOCK_INC32m;
1561     else if (isDec)
1562       Opc = X86::LOCK_DEC32m;
1563     else if (isSub) {
1564       if (isCN) {
1565         if (immSext8(Val.getNode()))
1566           Opc = X86::LOCK_SUB32mi8;
1567         else
1568           Opc = X86::LOCK_SUB32mi;
1569       } else
1570         Opc = X86::LOCK_SUB32mr;
1571     } else {
1572       if (isCN) {
1573         if (immSext8(Val.getNode()))
1574           Opc = X86::LOCK_ADD32mi8;
1575         else
1576           Opc = X86::LOCK_ADD32mi;
1577       } else
1578         Opc = X86::LOCK_ADD32mr;
1579     }
1580     break;
1581   case MVT::i64:
1582     if (isInc)
1583       Opc = X86::LOCK_INC64m;
1584     else if (isDec)
1585       Opc = X86::LOCK_DEC64m;
1586     else if (isSub) {
1587       Opc = X86::LOCK_SUB64mr;
1588       if (isCN) {
1589         if (immSext8(Val.getNode()))
1590           Opc = X86::LOCK_SUB64mi8;
1591         else if (i64immSExt32(Val.getNode()))
1592           Opc = X86::LOCK_SUB64mi32;
1593       }
1594     } else {
1595       Opc = X86::LOCK_ADD64mr;
1596       if (isCN) {
1597         if (immSext8(Val.getNode()))
1598           Opc = X86::LOCK_ADD64mi8;
1599         else if (i64immSExt32(Val.getNode()))
1600           Opc = X86::LOCK_ADD64mi32;
1601       }
1602     }
1603     break;
1604   }
1605
1606   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1607                                                  dl, NVT), 0);
1608   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1609   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1610   if (isInc || isDec) {
1611     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Chain };
1612     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 6), 0);
1613     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1614     SDValue RetVals[] = { Undef, Ret };
1615     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1616   } else {
1617     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1618     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1619     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1620     SDValue RetVals[] = { Undef, Ret };
1621     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1622   }
1623 }
1624
1625 enum AtomicOpc {
1626   OR,
1627   AND,
1628   XOR,
1629   AtomicOpcEnd
1630 };
1631
1632 enum AtomicSz {
1633   ConstantI8,
1634   I8,
1635   SextConstantI16,
1636   ConstantI16,
1637   I16,
1638   SextConstantI32,
1639   ConstantI32,
1640   I32,
1641   SextConstantI64,
1642   ConstantI64,
1643   I64,
1644   AtomicSzEnd
1645 };
1646
1647 static const unsigned int AtomicOpcTbl[AtomicOpcEnd][AtomicSzEnd] = {
1648   {
1649     X86::LOCK_OR8mi,
1650     X86::LOCK_OR8mr,
1651     X86::LOCK_OR16mi8,
1652     X86::LOCK_OR16mi,
1653     X86::LOCK_OR16mr,
1654     X86::LOCK_OR32mi8,
1655     X86::LOCK_OR32mi,
1656     X86::LOCK_OR32mr,
1657     X86::LOCK_OR64mi8,
1658     X86::LOCK_OR64mi32,
1659     X86::LOCK_OR64mr
1660   },
1661   {
1662     X86::LOCK_AND8mi,
1663     X86::LOCK_AND8mr,
1664     X86::LOCK_AND16mi8,
1665     X86::LOCK_AND16mi,
1666     X86::LOCK_AND16mr,
1667     X86::LOCK_AND32mi8,
1668     X86::LOCK_AND32mi,
1669     X86::LOCK_AND32mr,
1670     X86::LOCK_AND64mi8,
1671     X86::LOCK_AND64mi32,
1672     X86::LOCK_AND64mr
1673   },
1674   {
1675     X86::LOCK_XOR8mi,
1676     X86::LOCK_XOR8mr,
1677     X86::LOCK_XOR16mi8,
1678     X86::LOCK_XOR16mi,
1679     X86::LOCK_XOR16mr,
1680     X86::LOCK_XOR32mi8,
1681     X86::LOCK_XOR32mi,
1682     X86::LOCK_XOR32mr,
1683     X86::LOCK_XOR64mi8,
1684     X86::LOCK_XOR64mi32,
1685     X86::LOCK_XOR64mr
1686   }
1687 };
1688
1689 SDNode *X86DAGToDAGISel::SelectAtomicLoadArith(SDNode *Node, EVT NVT) {
1690   if (Node->hasAnyUseOfValue(0))
1691     return 0;
1692
1693   // Optimize common patterns for __sync_or_and_fetch and similar arith
1694   // operations where the result is not used. This allows us to use the "lock"
1695   // version of the arithmetic instruction.
1696   // FIXME: Same as for 'add' and 'sub', try to merge those down here.
1697   SDValue Chain = Node->getOperand(0);
1698   SDValue Ptr = Node->getOperand(1);
1699   SDValue Val = Node->getOperand(2);
1700   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1701   if (!SelectAddr(Node, Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1702     return 0;
1703
1704   // Which index into the table.
1705   enum AtomicOpc Op;
1706   switch (Node->getOpcode()) {
1707     case ISD::ATOMIC_LOAD_OR:
1708       Op = OR;
1709       break;
1710     case ISD::ATOMIC_LOAD_AND:
1711       Op = AND;
1712       break;
1713     case ISD::ATOMIC_LOAD_XOR:
1714       Op = XOR;
1715       break;
1716     default:
1717       return 0;
1718   }
1719
1720   bool isCN = false;
1721   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1722   if (CN && (int32_t)CN->getSExtValue() == CN->getSExtValue()) {
1723     isCN = true;
1724     Val = CurDAG->getTargetConstant(CN->getSExtValue(), NVT);
1725   }
1726
1727   unsigned Opc = 0;
1728   switch (NVT.getSimpleVT().SimpleTy) {
1729     default: return 0;
1730     case MVT::i8:
1731       if (isCN)
1732         Opc = AtomicOpcTbl[Op][ConstantI8];
1733       else
1734         Opc = AtomicOpcTbl[Op][I8];
1735       break;
1736     case MVT::i16:
1737       if (isCN) {
1738         if (immSext8(Val.getNode()))
1739           Opc = AtomicOpcTbl[Op][SextConstantI16];
1740         else
1741           Opc = AtomicOpcTbl[Op][ConstantI16];
1742       } else
1743         Opc = AtomicOpcTbl[Op][I16];
1744       break;
1745     case MVT::i32:
1746       if (isCN) {
1747         if (immSext8(Val.getNode()))
1748           Opc = AtomicOpcTbl[Op][SextConstantI32];
1749         else
1750           Opc = AtomicOpcTbl[Op][ConstantI32];
1751       } else
1752         Opc = AtomicOpcTbl[Op][I32];
1753       break;
1754     case MVT::i64:
1755       Opc = AtomicOpcTbl[Op][I64];
1756       if (isCN) {
1757         if (immSext8(Val.getNode()))
1758           Opc = AtomicOpcTbl[Op][SextConstantI64];
1759         else if (i64immSExt32(Val.getNode()))
1760           Opc = AtomicOpcTbl[Op][ConstantI64];
1761       }
1762       break;
1763   }
1764
1765   assert(Opc != 0 && "Invalid arith lock transform!");
1766
1767   DebugLoc dl = Node->getDebugLoc();
1768   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1769                                                  dl, NVT), 0);
1770   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1771   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1772   SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1773   SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1774   cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1775   SDValue RetVals[] = { Undef, Ret };
1776   return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1777 }
1778
1779 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1780 /// any uses which require the SF or OF bits to be accurate.
1781 static bool HasNoSignedComparisonUses(SDNode *N) {
1782   // Examine each user of the node.
1783   for (SDNode::use_iterator UI = N->use_begin(),
1784          UE = N->use_end(); UI != UE; ++UI) {
1785     // Only examine CopyToReg uses.
1786     if (UI->getOpcode() != ISD::CopyToReg)
1787       return false;
1788     // Only examine CopyToReg uses that copy to EFLAGS.
1789     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1790           X86::EFLAGS)
1791       return false;
1792     // Examine each user of the CopyToReg use.
1793     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1794            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1795       // Only examine the Flag result.
1796       if (FlagUI.getUse().getResNo() != 1) continue;
1797       // Anything unusual: assume conservatively.
1798       if (!FlagUI->isMachineOpcode()) return false;
1799       // Examine the opcode of the user.
1800       switch (FlagUI->getMachineOpcode()) {
1801       // These comparisons don't treat the most significant bit specially.
1802       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1803       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1804       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1805       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1806       case X86::JA_4: case X86::JAE_4: case X86::JB_4: case X86::JBE_4:
1807       case X86::JE_4: case X86::JNE_4: case X86::JP_4: case X86::JNP_4:
1808       case X86::CMOVA16rr: case X86::CMOVA16rm:
1809       case X86::CMOVA32rr: case X86::CMOVA32rm:
1810       case X86::CMOVA64rr: case X86::CMOVA64rm:
1811       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1812       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1813       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1814       case X86::CMOVB16rr: case X86::CMOVB16rm:
1815       case X86::CMOVB32rr: case X86::CMOVB32rm:
1816       case X86::CMOVB64rr: case X86::CMOVB64rm:
1817       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1818       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1819       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1820       case X86::CMOVE16rr: case X86::CMOVE16rm:
1821       case X86::CMOVE32rr: case X86::CMOVE32rm:
1822       case X86::CMOVE64rr: case X86::CMOVE64rm:
1823       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1824       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1825       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1826       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1827       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1828       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1829       case X86::CMOVP16rr: case X86::CMOVP16rm:
1830       case X86::CMOVP32rr: case X86::CMOVP32rm:
1831       case X86::CMOVP64rr: case X86::CMOVP64rm:
1832         continue;
1833       // Anything else: assume conservatively.
1834       default: return false;
1835       }
1836     }
1837   }
1838   return true;
1839 }
1840
1841 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
1842   EVT NVT = Node->getValueType(0);
1843   unsigned Opc, MOpc;
1844   unsigned Opcode = Node->getOpcode();
1845   DebugLoc dl = Node->getDebugLoc();
1846
1847   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
1848
1849   if (Node->isMachineOpcode()) {
1850     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
1851     return NULL;   // Already selected.
1852   }
1853
1854   switch (Opcode) {
1855   default: break;
1856   case X86ISD::GlobalBaseReg:
1857     return getGlobalBaseReg();
1858
1859   case X86ISD::ATOMOR64_DAG:
1860     return SelectAtomic64(Node, X86::ATOMOR6432);
1861   case X86ISD::ATOMXOR64_DAG:
1862     return SelectAtomic64(Node, X86::ATOMXOR6432);
1863   case X86ISD::ATOMADD64_DAG:
1864     return SelectAtomic64(Node, X86::ATOMADD6432);
1865   case X86ISD::ATOMSUB64_DAG:
1866     return SelectAtomic64(Node, X86::ATOMSUB6432);
1867   case X86ISD::ATOMNAND64_DAG:
1868     return SelectAtomic64(Node, X86::ATOMNAND6432);
1869   case X86ISD::ATOMAND64_DAG:
1870     return SelectAtomic64(Node, X86::ATOMAND6432);
1871   case X86ISD::ATOMSWAP64_DAG:
1872     return SelectAtomic64(Node, X86::ATOMSWAP6432);
1873
1874   case ISD::ATOMIC_LOAD_ADD: {
1875     SDNode *RetVal = SelectAtomicLoadAdd(Node, NVT);
1876     if (RetVal)
1877       return RetVal;
1878     break;
1879   }
1880   case ISD::ATOMIC_LOAD_XOR:
1881   case ISD::ATOMIC_LOAD_AND:
1882   case ISD::ATOMIC_LOAD_OR: {
1883     SDNode *RetVal = SelectAtomicLoadArith(Node, NVT);
1884     if (RetVal)
1885       return RetVal;
1886     break;
1887   }
1888   case ISD::AND:
1889   case ISD::OR:
1890   case ISD::XOR: {
1891     // For operations of the form (x << C1) op C2, check if we can use a smaller
1892     // encoding for C2 by transforming it into (x op (C2>>C1)) << C1.
1893     SDValue N0 = Node->getOperand(0);
1894     SDValue N1 = Node->getOperand(1);
1895
1896     if (N0->getOpcode() != ISD::SHL || !N0->hasOneUse())
1897       break;
1898
1899     // i8 is unshrinkable, i16 should be promoted to i32.
1900     if (NVT != MVT::i32 && NVT != MVT::i64)
1901       break;
1902
1903     ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N1);
1904     ConstantSDNode *ShlCst = dyn_cast<ConstantSDNode>(N0->getOperand(1));
1905     if (!Cst || !ShlCst)
1906       break;
1907
1908     int64_t Val = Cst->getSExtValue();
1909     uint64_t ShlVal = ShlCst->getZExtValue();
1910
1911     // Make sure that we don't change the operation by removing bits.
1912     // This only matters for OR and XOR, AND is unaffected.
1913     if (Opcode != ISD::AND && ((Val >> ShlVal) << ShlVal) != Val)
1914       break;
1915
1916     unsigned ShlOp, Op = 0;
1917     EVT CstVT = NVT;
1918
1919     // Check the minimum bitwidth for the new constant.
1920     // TODO: AND32ri is the same as AND64ri32 with zext imm.
1921     // TODO: MOV32ri+OR64r is cheaper than MOV64ri64+OR64rr
1922     // TODO: Using 16 and 8 bit operations is also possible for or32 & xor32.
1923     if (!isInt<8>(Val) && isInt<8>(Val >> ShlVal))
1924       CstVT = MVT::i8;
1925     else if (!isInt<32>(Val) && isInt<32>(Val >> ShlVal))
1926       CstVT = MVT::i32;
1927
1928     // Bail if there is no smaller encoding.
1929     if (NVT == CstVT)
1930       break;
1931
1932     switch (NVT.getSimpleVT().SimpleTy) {
1933     default: llvm_unreachable("Unsupported VT!");
1934     case MVT::i32:
1935       assert(CstVT == MVT::i8);
1936       ShlOp = X86::SHL32ri;
1937
1938       switch (Opcode) {
1939       case ISD::AND: Op = X86::AND32ri8; break;
1940       case ISD::OR:  Op =  X86::OR32ri8; break;
1941       case ISD::XOR: Op = X86::XOR32ri8; break;
1942       }
1943       break;
1944     case MVT::i64:
1945       assert(CstVT == MVT::i8 || CstVT == MVT::i32);
1946       ShlOp = X86::SHL64ri;
1947
1948       switch (Opcode) {
1949       case ISD::AND: Op = CstVT==MVT::i8? X86::AND64ri8 : X86::AND64ri32; break;
1950       case ISD::OR:  Op = CstVT==MVT::i8?  X86::OR64ri8 :  X86::OR64ri32; break;
1951       case ISD::XOR: Op = CstVT==MVT::i8? X86::XOR64ri8 : X86::XOR64ri32; break;
1952       }
1953       break;
1954     }
1955
1956     // Emit the smaller op and the shift.
1957     SDValue NewCst = CurDAG->getTargetConstant(Val >> ShlVal, CstVT);
1958     SDNode *New = CurDAG->getMachineNode(Op, dl, NVT, N0->getOperand(0),NewCst);
1959     return CurDAG->SelectNodeTo(Node, ShlOp, NVT, SDValue(New, 0),
1960                                 getI8Imm(ShlVal));
1961     break;
1962   }
1963   case X86ISD::UMUL: {
1964     SDValue N0 = Node->getOperand(0);
1965     SDValue N1 = Node->getOperand(1);
1966
1967     unsigned LoReg;
1968     switch (NVT.getSimpleVT().SimpleTy) {
1969     default: llvm_unreachable("Unsupported VT!");
1970     case MVT::i8:  LoReg = X86::AL;  Opc = X86::MUL8r; break;
1971     case MVT::i16: LoReg = X86::AX;  Opc = X86::MUL16r; break;
1972     case MVT::i32: LoReg = X86::EAX; Opc = X86::MUL32r; break;
1973     case MVT::i64: LoReg = X86::RAX; Opc = X86::MUL64r; break;
1974     }
1975
1976     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
1977                                           N0, SDValue()).getValue(1);
1978
1979     SDVTList VTs = CurDAG->getVTList(NVT, NVT, MVT::i32);
1980     SDValue Ops[] = {N1, InFlag};
1981     SDNode *CNode = CurDAG->getMachineNode(Opc, dl, VTs, Ops, 2);
1982
1983     ReplaceUses(SDValue(Node, 0), SDValue(CNode, 0));
1984     ReplaceUses(SDValue(Node, 1), SDValue(CNode, 1));
1985     ReplaceUses(SDValue(Node, 2), SDValue(CNode, 2));
1986     return NULL;
1987   }
1988
1989   case ISD::SMUL_LOHI:
1990   case ISD::UMUL_LOHI: {
1991     SDValue N0 = Node->getOperand(0);
1992     SDValue N1 = Node->getOperand(1);
1993
1994     bool isSigned = Opcode == ISD::SMUL_LOHI;
1995     if (!isSigned) {
1996       switch (NVT.getSimpleVT().SimpleTy) {
1997       default: llvm_unreachable("Unsupported VT!");
1998       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
1999       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
2000       case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
2001       case MVT::i64: Opc = X86::MUL64r; MOpc = X86::MUL64m; break;
2002       }
2003     } else {
2004       switch (NVT.getSimpleVT().SimpleTy) {
2005       default: llvm_unreachable("Unsupported VT!");
2006       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
2007       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
2008       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
2009       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
2010       }
2011     }
2012
2013     unsigned LoReg, HiReg;
2014     switch (NVT.getSimpleVT().SimpleTy) {
2015     default: llvm_unreachable("Unsupported VT!");
2016     case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
2017     case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
2018     case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
2019     case MVT::i64: LoReg = X86::RAX; HiReg = X86::RDX; break;
2020     }
2021
2022     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2023     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2024     // Multiply is commmutative.
2025     if (!foldedLoad) {
2026       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2027       if (foldedLoad)
2028         std::swap(N0, N1);
2029     }
2030
2031     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
2032                                             N0, SDValue()).getValue(1);
2033
2034     if (foldedLoad) {
2035       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2036                         InFlag };
2037       SDNode *CNode =
2038         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops,
2039                                array_lengthof(Ops));
2040       InFlag = SDValue(CNode, 1);
2041
2042       // Update the chain.
2043       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
2044     } else {
2045       SDNode *CNode = CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag);
2046       InFlag = SDValue(CNode, 0);
2047     }
2048
2049     // Prevent use of AH in a REX instruction by referencing AX instead.
2050     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2051         !SDValue(Node, 1).use_empty()) {
2052       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2053                                               X86::AX, MVT::i16, InFlag);
2054       InFlag = Result.getValue(2);
2055       // Get the low part if needed. Don't use getCopyFromReg for aliasing
2056       // registers.
2057       if (!SDValue(Node, 0).use_empty())
2058         ReplaceUses(SDValue(Node, 1),
2059           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2060
2061       // Shift AX down 8 bits.
2062       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2063                                               Result,
2064                                      CurDAG->getTargetConstant(8, MVT::i8)), 0);
2065       // Then truncate it down to i8.
2066       ReplaceUses(SDValue(Node, 1),
2067         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2068     }
2069     // Copy the low half of the result, if it is needed.
2070     if (!SDValue(Node, 0).use_empty()) {
2071       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2072                                                 LoReg, NVT, InFlag);
2073       InFlag = Result.getValue(2);
2074       ReplaceUses(SDValue(Node, 0), Result);
2075       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2076     }
2077     // Copy the high half of the result, if it is needed.
2078     if (!SDValue(Node, 1).use_empty()) {
2079       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2080                                               HiReg, NVT, InFlag);
2081       InFlag = Result.getValue(2);
2082       ReplaceUses(SDValue(Node, 1), Result);
2083       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2084     }
2085
2086     return NULL;
2087   }
2088
2089   case ISD::SDIVREM:
2090   case ISD::UDIVREM: {
2091     SDValue N0 = Node->getOperand(0);
2092     SDValue N1 = Node->getOperand(1);
2093
2094     bool isSigned = Opcode == ISD::SDIVREM;
2095     if (!isSigned) {
2096       switch (NVT.getSimpleVT().SimpleTy) {
2097       default: llvm_unreachable("Unsupported VT!");
2098       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
2099       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
2100       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
2101       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
2102       }
2103     } else {
2104       switch (NVT.getSimpleVT().SimpleTy) {
2105       default: llvm_unreachable("Unsupported VT!");
2106       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
2107       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
2108       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
2109       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
2110       }
2111     }
2112
2113     unsigned LoReg, HiReg, ClrReg;
2114     unsigned ClrOpcode, SExtOpcode;
2115     switch (NVT.getSimpleVT().SimpleTy) {
2116     default: llvm_unreachable("Unsupported VT!");
2117     case MVT::i8:
2118       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
2119       ClrOpcode  = 0;
2120       SExtOpcode = X86::CBW;
2121       break;
2122     case MVT::i16:
2123       LoReg = X86::AX;  HiReg = X86::DX;
2124       ClrOpcode  = X86::MOV16r0; ClrReg = X86::DX;
2125       SExtOpcode = X86::CWD;
2126       break;
2127     case MVT::i32:
2128       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
2129       ClrOpcode  = X86::MOV32r0;
2130       SExtOpcode = X86::CDQ;
2131       break;
2132     case MVT::i64:
2133       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
2134       ClrOpcode  = X86::MOV64r0;
2135       SExtOpcode = X86::CQO;
2136       break;
2137     }
2138
2139     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
2140     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
2141     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
2142
2143     SDValue InFlag;
2144     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
2145       // Special case for div8, just use a move with zero extension to AX to
2146       // clear the upper 8 bits (AH).
2147       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
2148       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
2149         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
2150         Move =
2151           SDValue(CurDAG->getMachineNode(X86::MOVZX32rm8, dl, MVT::i32,
2152                                          MVT::Other, Ops,
2153                                          array_lengthof(Ops)), 0);
2154         Chain = Move.getValue(1);
2155         ReplaceUses(N0.getValue(1), Chain);
2156       } else {
2157         Move =
2158           SDValue(CurDAG->getMachineNode(X86::MOVZX32rr8, dl, MVT::i32, N0),0);
2159         Chain = CurDAG->getEntryNode();
2160       }
2161       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::EAX, Move, SDValue());
2162       InFlag = Chain.getValue(1);
2163     } else {
2164       InFlag =
2165         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
2166                              LoReg, N0, SDValue()).getValue(1);
2167       if (isSigned && !signBitIsZero) {
2168         // Sign extend the low part into the high part.
2169         InFlag =
2170           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Glue, InFlag),0);
2171       } else {
2172         // Zero out the high part, effectively zero extending the input.
2173         SDValue ClrNode =
2174           SDValue(CurDAG->getMachineNode(ClrOpcode, dl, NVT), 0);
2175         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
2176                                       ClrNode, InFlag).getValue(1);
2177       }
2178     }
2179
2180     if (foldedLoad) {
2181       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
2182                         InFlag };
2183       SDNode *CNode =
2184         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Glue, Ops,
2185                                array_lengthof(Ops));
2186       InFlag = SDValue(CNode, 1);
2187       // Update the chain.
2188       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
2189     } else {
2190       InFlag =
2191         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, N1, InFlag), 0);
2192     }
2193
2194     // Prevent use of AH in a REX instruction by referencing AX instead.
2195     // Shift it down 8 bits.
2196     if (HiReg == X86::AH && Subtarget->is64Bit() &&
2197         !SDValue(Node, 1).use_empty()) {
2198       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2199                                               X86::AX, MVT::i16, InFlag);
2200       InFlag = Result.getValue(2);
2201
2202       // If we also need AL (the quotient), get it by extracting a subreg from
2203       // Result. The fast register allocator does not like multiple CopyFromReg
2204       // nodes using aliasing registers.
2205       if (!SDValue(Node, 0).use_empty())
2206         ReplaceUses(SDValue(Node, 0),
2207           CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2208
2209       // Shift AX right by 8 bits instead of using AH.
2210       Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
2211                                          Result,
2212                                          CurDAG->getTargetConstant(8, MVT::i8)),
2213                        0);
2214       ReplaceUses(SDValue(Node, 1),
2215         CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl, MVT::i8, Result));
2216     }
2217     // Copy the division (low) result, if it is needed.
2218     if (!SDValue(Node, 0).use_empty()) {
2219       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2220                                                 LoReg, NVT, InFlag);
2221       InFlag = Result.getValue(2);
2222       ReplaceUses(SDValue(Node, 0), Result);
2223       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2224     }
2225     // Copy the remainder (high) result, if it is needed.
2226     if (!SDValue(Node, 1).use_empty()) {
2227       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
2228                                               HiReg, NVT, InFlag);
2229       InFlag = Result.getValue(2);
2230       ReplaceUses(SDValue(Node, 1), Result);
2231       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
2232     }
2233     return NULL;
2234   }
2235
2236   case X86ISD::CMP: {
2237     SDValue N0 = Node->getOperand(0);
2238     SDValue N1 = Node->getOperand(1);
2239
2240     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
2241     // use a smaller encoding.
2242     if (N0.getOpcode() == ISD::TRUNCATE && N0.hasOneUse() &&
2243         HasNoSignedComparisonUses(Node))
2244       // Look past the truncate if CMP is the only use of it.
2245       N0 = N0.getOperand(0);
2246     if ((N0.getNode()->getOpcode() == ISD::AND ||
2247          (N0.getResNo() == 0 && N0.getNode()->getOpcode() == X86ISD::AND)) &&
2248         N0.getNode()->hasOneUse() &&
2249         N0.getValueType() != MVT::i8 &&
2250         X86::isZeroNode(N1)) {
2251       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
2252       if (!C) break;
2253
2254       // For example, convert "testl %eax, $8" to "testb %al, $8"
2255       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
2256           (!(C->getZExtValue() & 0x80) ||
2257            HasNoSignedComparisonUses(Node))) {
2258         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
2259         SDValue Reg = N0.getNode()->getOperand(0);
2260
2261         // On x86-32, only the ABCD registers have 8-bit subregisters.
2262         if (!Subtarget->is64Bit()) {
2263           TargetRegisterClass *TRC = 0;
2264           switch (N0.getValueType().getSimpleVT().SimpleTy) {
2265           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2266           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2267           default: llvm_unreachable("Unsupported TEST operand type!");
2268           }
2269           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2270           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2271                                                Reg.getValueType(), Reg, RC), 0);
2272         }
2273
2274         // Extract the l-register.
2275         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit, dl,
2276                                                         MVT::i8, Reg);
2277
2278         // Emit a testb.
2279         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32, Subreg, Imm);
2280       }
2281
2282       // For example, "testl %eax, $2048" to "testb %ah, $8".
2283       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
2284           (!(C->getZExtValue() & 0x8000) ||
2285            HasNoSignedComparisonUses(Node))) {
2286         // Shift the immediate right by 8 bits.
2287         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
2288                                                        MVT::i8);
2289         SDValue Reg = N0.getNode()->getOperand(0);
2290
2291         // Put the value in an ABCD register.
2292         TargetRegisterClass *TRC = 0;
2293         switch (N0.getValueType().getSimpleVT().SimpleTy) {
2294         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
2295         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
2296         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
2297         default: llvm_unreachable("Unsupported TEST operand type!");
2298         }
2299         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
2300         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
2301                                              Reg.getValueType(), Reg, RC), 0);
2302
2303         // Extract the h-register.
2304         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_8bit_hi, dl,
2305                                                         MVT::i8, Reg);
2306
2307         // Emit a testb.  The EXTRACT_SUBREG becomes a COPY that can only
2308         // target GR8_NOREX registers, so make sure the register class is
2309         // forced.
2310         return CurDAG->getMachineNode(X86::TEST8ri_NOREX, dl, MVT::i32,
2311                                       Subreg, ShiftedImm);
2312       }
2313
2314       // For example, "testl %eax, $32776" to "testw %ax, $32776".
2315       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
2316           N0.getValueType() != MVT::i16 &&
2317           (!(C->getZExtValue() & 0x8000) ||
2318            HasNoSignedComparisonUses(Node))) {
2319         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
2320         SDValue Reg = N0.getNode()->getOperand(0);
2321
2322         // Extract the 16-bit subregister.
2323         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_16bit, dl,
2324                                                         MVT::i16, Reg);
2325
2326         // Emit a testw.
2327         return CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32, Subreg, Imm);
2328       }
2329
2330       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
2331       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
2332           N0.getValueType() == MVT::i64 &&
2333           (!(C->getZExtValue() & 0x80000000) ||
2334            HasNoSignedComparisonUses(Node))) {
2335         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
2336         SDValue Reg = N0.getNode()->getOperand(0);
2337
2338         // Extract the 32-bit subregister.
2339         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::sub_32bit, dl,
2340                                                         MVT::i32, Reg);
2341
2342         // Emit a testl.
2343         return CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32, Subreg, Imm);
2344       }
2345     }
2346     break;
2347   }
2348   case ISD::STORE: {
2349     // The DEC64m tablegen pattern is currently not able to match the case where
2350     // the EFLAGS on the original DEC are used.
2351     // we'll need to improve tablegen to allow flags to be transferred from a
2352     // node in the pattern to the result node.  probably with a new keyword
2353     // for example, we have this
2354     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2355     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2356     //   (implicit EFLAGS)]>;
2357     // but maybe need something like this
2358     // def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
2359     //  [(store (add (loadi64 addr:$dst), -1), addr:$dst),
2360     //   (transferrable EFLAGS)]>;
2361     StoreSDNode *StoreNode = cast<StoreSDNode>(Node);
2362     SDValue Chain = StoreNode->getOperand(0);
2363     SDValue StoredVal = StoreNode->getOperand(1);
2364     SDValue Address = StoreNode->getOperand(2);
2365     SDValue Undef = StoreNode->getOperand(3);
2366
2367     if (StoreNode->getMemOperand()->getSize() != 8 ||
2368         Undef->getOpcode() != ISD::UNDEF ||
2369         Chain->getOpcode() != ISD::LOAD ||
2370         StoredVal->getOpcode() != X86ISD::DEC ||
2371         StoredVal.getResNo() != 0 ||
2372         StoredVal->getOperand(0).getNode() != Chain.getNode())
2373       break;
2374
2375     //OPC_CheckPredicate, 1, // Predicate_nontemporalstore
2376     if (StoreNode->isNonTemporal())
2377       break;
2378
2379     LoadSDNode *LoadNode = cast<LoadSDNode>(Chain.getNode());
2380     if (LoadNode->getOperand(1) != Address ||
2381         LoadNode->getOperand(2) != Undef)
2382       break;
2383
2384     if (!ISD::isNormalLoad(LoadNode))
2385       break;
2386
2387     if (!ISD::isNormalStore(StoreNode))
2388       break;
2389
2390     // check load chain has only one use (from the store)
2391     if (!Chain.hasOneUse())
2392       break;
2393
2394     // Merge the input chains if they are not intra-pattern references.
2395     SDValue InputChain = LoadNode->getOperand(0);
2396
2397     SDValue Base, Scale, Index, Disp, Segment;
2398     if (!SelectAddr(LoadNode, LoadNode->getBasePtr(),
2399                     Base, Scale, Index, Disp, Segment))
2400       break;
2401
2402     MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(2);
2403     MemOp[0] = StoreNode->getMemOperand();
2404     MemOp[1] = LoadNode->getMemOperand();
2405     const SDValue Ops[] = { Base, Scale, Index, Disp, Segment, InputChain };
2406     MachineSDNode *Result = CurDAG->getMachineNode(X86::DEC64m,
2407                                                    Node->getDebugLoc(),
2408                                                    MVT::i32, MVT::Other, Ops,
2409                                                    array_lengthof(Ops));
2410     Result->setMemRefs(MemOp, MemOp + 2);
2411
2412     ReplaceUses(SDValue(StoreNode, 0), SDValue(Result, 1));
2413     ReplaceUses(SDValue(StoredVal.getNode(), 1), SDValue(Result, 0));
2414
2415     return Result;
2416   }
2417   }
2418
2419   SDNode *ResNode = SelectCode(Node);
2420
2421   DEBUG(dbgs() << "=> ";
2422         if (ResNode == NULL || ResNode == Node)
2423           Node->dump(CurDAG);
2424         else
2425           ResNode->dump(CurDAG);
2426         dbgs() << '\n');
2427
2428   return ResNode;
2429 }
2430
2431 bool X86DAGToDAGISel::
2432 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
2433                              std::vector<SDValue> &OutOps) {
2434   SDValue Op0, Op1, Op2, Op3, Op4;
2435   switch (ConstraintCode) {
2436   case 'o':   // offsetable        ??
2437   case 'v':   // not offsetable    ??
2438   default: return true;
2439   case 'm':   // memory
2440     if (!SelectAddr(0, Op, Op0, Op1, Op2, Op3, Op4))
2441       return true;
2442     break;
2443   }
2444
2445   OutOps.push_back(Op0);
2446   OutOps.push_back(Op1);
2447   OutOps.push_back(Op2);
2448   OutOps.push_back(Op3);
2449   OutOps.push_back(Op4);
2450   return false;
2451 }
2452
2453 /// createX86ISelDag - This pass converts a legalized DAG into a
2454 /// X86-specific DAG, ready for instruction scheduling.
2455 ///
2456 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
2457                                      llvm::CodeGenOpt::Level OptLevel) {
2458   return new X86DAGToDAGISel(TM, OptLevel);
2459 }