lib/Target/X86/X86ISelDAGToDAG.cpp

   1 //===- X86ISelDAGToDAG.cpp - A DAG pattern matching inst selector for X86 -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a DAG pattern matching instruction selector for X86,
  11 // converting from a legalized dag to a X86 dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86RegisterInfo.h"
  21 #include "X86Subtarget.h"
  22 #include "X86TargetMachine.h"
  23 #include "llvm/GlobalValue.h"
  24 #include "llvm/Instructions.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/Support/CFG.h"
  27 #include "llvm/Type.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/SelectionDAGISel.h"
  34 #include "llvm/Target/TargetMachine.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38 #include "llvm/Support/MathExtras.h"
  39 #include "llvm/Support/raw_ostream.h"
  40 #include "llvm/ADT/SmallPtrSet.h"
  41 #include "llvm/ADT/Statistic.h"
  42 using namespace llvm;
  43
  44 STATISTIC(NumLoadMoved, "Number of loads moved below TokenFactor");
  45
  46 //===----------------------------------------------------------------------===//
  47 //                      Pattern Matcher Implementation
  48 //===----------------------------------------------------------------------===//
  49
  50 namespace {
  51   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
  52   /// SDValue's instead of register numbers for the leaves of the matched
  53   /// tree.
  54   struct X86ISelAddressMode {
  55     enum {
  56       RegBase,
  57       FrameIndexBase
  58     } BaseType;
  59
  60     struct {            // This is really a union, discriminated by BaseType!
  61       SDValue Reg;
  62       int FrameIndex;
  63     } Base;
  64
  65     unsigned Scale;
  66     SDValue IndexReg;
  67     int32_t Disp;
  68     SDValue Segment;
  69     GlobalValue *GV;
  70     Constant *CP;
  71     BlockAddress *BlockAddr;
  72     const char *ES;
  73     int JT;
  74     unsigned Align;    // CP alignment.
  75     unsigned char SymbolFlags;  // X86II::MO_*
  76
  77     X86ISelAddressMode()
  78       : BaseType(RegBase), Scale(1), IndexReg(), Disp(0),
  79         Segment(), GV(0), CP(0), BlockAddr(0), ES(0), JT(-1), Align(0),
  80         SymbolFlags(X86II::MO_NO_FLAG) {
  81     }
  82
  83     bool hasSymbolicDisplacement() const {
  84       return GV != 0 || CP != 0 || ES != 0 || JT != -1 || BlockAddr != 0;
  85     }
  86
  87     bool hasBaseOrIndexReg() const {
  88       return IndexReg.getNode() != 0 || Base.Reg.getNode() != 0;
  89     }
  90
  91     /// isRIPRelative - Return true if this addressing mode is already RIP
  92     /// relative.
  93     bool isRIPRelative() const {
  94       if (BaseType != RegBase) return false;
  95       if (RegisterSDNode *RegNode =
  96             dyn_cast_or_null<RegisterSDNode>(Base.Reg.getNode()))
  97         return RegNode->getReg() == X86::RIP;
  98       return false;
  99     }
 100
 101     void setBaseReg(SDValue Reg) {
 102       BaseType = RegBase;
 103       Base.Reg = Reg;
 104     }
 105
 106     void dump() {
 107       dbgs() << "X86ISelAddressMode " << this << '\n';
 108       dbgs() << "Base.Reg ";
 109       if (Base.Reg.getNode() != 0)
 110         Base.Reg.getNode()->dump();
 111       else
 112         dbgs() << "nul";
 113       dbgs() << " Base.FrameIndex " << Base.FrameIndex << '\n'
 114              << " Scale" << Scale << '\n'
 115              << "IndexReg ";
 116       if (IndexReg.getNode() != 0)
 117         IndexReg.getNode()->dump();
 118       else
 119         dbgs() << "nul";
 120       dbgs() << " Disp " << Disp << '\n'
 121              << "GV ";
 122       if (GV)
 123         GV->dump();
 124       else
 125         dbgs() << "nul";
 126       dbgs() << " CP ";
 127       if (CP)
 128         CP->dump();
 129       else
 130         dbgs() << "nul";
 131       dbgs() << '\n'
 132              << "ES ";
 133       if (ES)
 134         dbgs() << ES;
 135       else
 136         dbgs() << "nul";
 137       dbgs() << " JT" << JT << " Align" << Align << '\n';
 138     }
 139   };
 140 }
 141
 142 namespace {
 143   //===--------------------------------------------------------------------===//
 144   /// ISel - X86 specific code to select X86 machine instructions for
 145   /// SelectionDAG operations.
 146   ///
 147   class X86DAGToDAGISel : public SelectionDAGISel {
 148     /// X86Lowering - This object fully describes how to lower LLVM code to an
 149     /// X86-specific SelectionDAG.
 150     X86TargetLowering &X86Lowering;
 151
 152     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 153     /// make the right decision when generating code for different targets.
 154     const X86Subtarget *Subtarget;
 155
 156     /// OptForSize - If true, selector should try to optimize for code size
 157     /// instead of performance.
 158     bool OptForSize;
 159
 160   public:
 161     explicit X86DAGToDAGISel(X86TargetMachine &tm, CodeGenOpt::Level OptLevel)
 162       : SelectionDAGISel(tm, OptLevel),
 163         X86Lowering(*tm.getTargetLowering()),
 164         Subtarget(&tm.getSubtarget<X86Subtarget>()),
 165         OptForSize(false) {}
 166
 167     virtual const char *getPassName() const {
 168       return "X86 DAG->DAG Instruction Selection";
 169     }
 170
 171     virtual void EmitFunctionEntryCode(Function &Fn, MachineFunction &MF);
 172
 173     virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
 174
 175     virtual void PreprocessISelDAG();
 176
 177 // Include the pieces autogenerated from the target description.
 178 #include "X86GenDAGISel.inc"
 179
 180   private:
 181     SDNode *Select(SDNode *N);
 182     SDNode *SelectAtomic64(SDNode *Node, unsigned Opc);
 183     SDNode *SelectAtomicLoadAdd(SDNode *Node, EVT NVT);
 184
 185     bool MatchSegmentBaseAddress(SDValue N, X86ISelAddressMode &AM);
 186     bool MatchLoad(SDValue N, X86ISelAddressMode &AM);
 187     bool MatchWrapper(SDValue N, X86ISelAddressMode &AM);
 188     bool MatchAddress(SDValue N, X86ISelAddressMode &AM);
 189     bool MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 190                                  unsigned Depth);
 191     bool MatchAddressBase(SDValue N, X86ISelAddressMode &AM);
 192     bool SelectAddr(SDNode *Op, SDValue N, SDValue &Base,
 193                     SDValue &Scale, SDValue &Index, SDValue &Disp,
 194                     SDValue &Segment);
 195     bool SelectLEAAddr(SDNode *Op, SDValue N, SDValue &Base,
 196                        SDValue &Scale, SDValue &Index, SDValue &Disp);
 197     bool SelectTLSADDRAddr(SDNode *Op, SDValue N, SDValue &Base,
 198                        SDValue &Scale, SDValue &Index, SDValue &Disp);
 199     bool SelectScalarSSELoad(SDNode *Root, SDValue N,
 200                              SDValue &Base, SDValue &Scale,
 201                              SDValue &Index, SDValue &Disp,
 202                              SDValue &Segment,
 203                              SDValue &NodeWithChain);
 204
 205     bool TryFoldLoad(SDNode *P, SDValue N,
 206                      SDValue &Base, SDValue &Scale,
 207                      SDValue &Index, SDValue &Disp,
 208                      SDValue &Segment);
 209
 210     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 211     /// inline asm expressions.
 212     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 213                                               char ConstraintCode,
 214                                               std::vector<SDValue> &OutOps);
 215
 216     void EmitSpecialCodeForMain(MachineBasicBlock *BB, MachineFrameInfo *MFI);
 217
 218     inline void getAddressOperands(X86ISelAddressMode &AM, SDValue &Base,
 219                                    SDValue &Scale, SDValue &Index,
 220                                    SDValue &Disp, SDValue &Segment) {
 221       Base  = (AM.BaseType == X86ISelAddressMode::FrameIndexBase) ?
 222         CurDAG->getTargetFrameIndex(AM.Base.FrameIndex, TLI.getPointerTy()) :
 223         AM.Base.Reg;
 224       Scale = getI8Imm(AM.Scale);
 225       Index = AM.IndexReg;
 226       // These are 32-bit even in 64-bit mode since RIP relative offset
 227       // is 32-bit.
 228       if (AM.GV)
 229         Disp = CurDAG->getTargetGlobalAddress(AM.GV, MVT::i32, AM.Disp,
 230                                               AM.SymbolFlags);
 231       else if (AM.CP)
 232         Disp = CurDAG->getTargetConstantPool(AM.CP, MVT::i32,
 233                                              AM.Align, AM.Disp, AM.SymbolFlags);
 234       else if (AM.ES)
 235         Disp = CurDAG->getTargetExternalSymbol(AM.ES, MVT::i32, AM.SymbolFlags);
 236       else if (AM.JT != -1)
 237         Disp = CurDAG->getTargetJumpTable(AM.JT, MVT::i32, AM.SymbolFlags);
 238       else if (AM.BlockAddr)
 239         Disp = CurDAG->getBlockAddress(AM.BlockAddr, MVT::i32,
 240                                        true, AM.SymbolFlags);
 241       else
 242         Disp = CurDAG->getTargetConstant(AM.Disp, MVT::i32);
 243
 244       if (AM.Segment.getNode())
 245         Segment = AM.Segment;
 246       else
 247         Segment = CurDAG->getRegister(0, MVT::i32);
 248     }
 249
 250     /// getI8Imm - Return a target constant with the specified value, of type
 251     /// i8.
 252     inline SDValue getI8Imm(unsigned Imm) {
 253       return CurDAG->getTargetConstant(Imm, MVT::i8);
 254     }
 255
 256     /// getI16Imm - Return a target constant with the specified value, of type
 257     /// i16.
 258     inline SDValue getI16Imm(unsigned Imm) {
 259       return CurDAG->getTargetConstant(Imm, MVT::i16);
 260     }
 261
 262     /// getI32Imm - Return a target constant with the specified value, of type
 263     /// i32.
 264     inline SDValue getI32Imm(unsigned Imm) {
 265       return CurDAG->getTargetConstant(Imm, MVT::i32);
 266     }
 267
 268     /// getGlobalBaseReg - Return an SDNode that returns the value of
 269     /// the global base register. Output instructions required to
 270     /// initialize the global base register, if necessary.
 271     ///
 272     SDNode *getGlobalBaseReg();
 273
 274     /// getTargetMachine - Return a reference to the TargetMachine, casted
 275     /// to the target-specific type.
 276     const X86TargetMachine &getTargetMachine() {
 277       return static_cast<const X86TargetMachine &>(TM);
 278     }
 279
 280     /// getInstrInfo - Return a reference to the TargetInstrInfo, casted
 281     /// to the target-specific type.
 282     const X86InstrInfo *getInstrInfo() {
 283       return getTargetMachine().getInstrInfo();
 284     }
 285   };
 286 }
 287
 288
 289 bool
 290 X86DAGToDAGISel::IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const {
 291   if (OptLevel == CodeGenOpt::None) return false;
 292
 293   if (!N.hasOneUse())
 294     return false;
 295
 296   if (N.getOpcode() != ISD::LOAD)
 297     return true;
 298
 299   // If N is a load, do additional profitability checks.
 300   if (U == Root) {
 301     switch (U->getOpcode()) {
 302     default: break;
 303     case X86ISD::ADD:
 304     case X86ISD::SUB:
 305     case X86ISD::AND:
 306     case X86ISD::XOR:
 307     case X86ISD::OR:
 308     case ISD::ADD:
 309     case ISD::ADDC:
 310     case ISD::ADDE:
 311     case ISD::AND:
 312     case ISD::OR:
 313     case ISD::XOR: {
 314       SDValue Op1 = U->getOperand(1);
 315
 316       // If the other operand is a 8-bit immediate we should fold the immediate
 317       // instead. This reduces code size.
 318       // e.g.
 319       // movl 4(%esp), %eax
 320       // addl $4, %eax
 321       // vs.
 322       // movl $4, %eax
 323       // addl 4(%esp), %eax
 324       // The former is 2 bytes shorter. In case where the increment is 1, then
 325       // the saving can be 4 bytes (by using incl %eax).
 326       if (ConstantSDNode *Imm = dyn_cast<ConstantSDNode>(Op1))
 327         if (Imm->getAPIntValue().isSignedIntN(8))
 328           return false;
 329
 330       // If the other operand is a TLS address, we should fold it instead.
 331       // This produces
 332       // movl    %gs:0, %eax
 333       // leal    i@NTPOFF(%eax), %eax
 334       // instead of
 335       // movl    $i@NTPOFF, %eax
 336       // addl    %gs:0, %eax
 337       // if the block also has an access to a second TLS address this will save
 338       // a load.
 339       // FIXME: This is probably also true for non TLS addresses.
 340       if (Op1.getOpcode() == X86ISD::Wrapper) {
 341         SDValue Val = Op1.getOperand(0);
 342         if (Val.getOpcode() == ISD::TargetGlobalTLSAddress)
 343           return false;
 344       }
 345     }
 346     }
 347   }
 348
 349   return true;
 350 }
 351
 352 /// MoveBelowCallSeqStart - Replace CALLSEQ_START operand with load's chain
 353 /// operand and move load below the call's chain operand.
 354 static void MoveBelowCallSeqStart(SelectionDAG *CurDAG, SDValue Load,
 355                                   SDValue Call, SDValue CallSeqStart) {
 356   SmallVector<SDValue, 8> Ops;
 357   SDValue Chain = CallSeqStart.getOperand(0);
 358   if (Chain.getNode() == Load.getNode())
 359     Ops.push_back(Load.getOperand(0));
 360   else {
 361     assert(Chain.getOpcode() == ISD::TokenFactor &&
 362            "Unexpected CallSeqStart chain operand");
 363     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
 364       if (Chain.getOperand(i).getNode() == Load.getNode())
 365         Ops.push_back(Load.getOperand(0));
 366       else
 367         Ops.push_back(Chain.getOperand(i));
 368     SDValue NewChain =
 369       CurDAG->getNode(ISD::TokenFactor, Load.getDebugLoc(),
 370                       MVT::Other, &Ops[0], Ops.size());
 371     Ops.clear();
 372     Ops.push_back(NewChain);
 373   }
 374   for (unsigned i = 1, e = CallSeqStart.getNumOperands(); i != e; ++i)
 375     Ops.push_back(CallSeqStart.getOperand(i));
 376   CurDAG->UpdateNodeOperands(CallSeqStart, &Ops[0], Ops.size());
 377   CurDAG->UpdateNodeOperands(Load, Call.getOperand(0),
 378                              Load.getOperand(1), Load.getOperand(2));
 379   Ops.clear();
 380   Ops.push_back(SDValue(Load.getNode(), 1));
 381   for (unsigned i = 1, e = Call.getNode()->getNumOperands(); i != e; ++i)
 382     Ops.push_back(Call.getOperand(i));
 383   CurDAG->UpdateNodeOperands(Call, &Ops[0], Ops.size());
 384 }
 385
 386 /// isCalleeLoad - Return true if call address is a load and it can be
 387 /// moved below CALLSEQ_START and the chains leading up to the call.
 388 /// Return the CALLSEQ_START by reference as a second output.
 389 static bool isCalleeLoad(SDValue Callee, SDValue &Chain) {
 390   if (Callee.getNode() == Chain.getNode() || !Callee.hasOneUse())
 391     return false;
 392   LoadSDNode *LD = dyn_cast<LoadSDNode>(Callee.getNode());
 393   if (!LD ||
 394       LD->isVolatile() ||
 395       LD->getAddressingMode() != ISD::UNINDEXED ||
 396       LD->getExtensionType() != ISD::NON_EXTLOAD)
 397     return false;
 398
 399   // Now let's find the callseq_start.
 400   while (Chain.getOpcode() != ISD::CALLSEQ_START) {
 401     if (!Chain.hasOneUse())
 402       return false;
 403     Chain = Chain.getOperand(0);
 404   }
 405
 406   if (Chain.getOperand(0).getNode() == Callee.getNode())
 407     return true;
 408   if (Chain.getOperand(0).getOpcode() == ISD::TokenFactor &&
 409       Callee.getValue(1).isOperandOf(Chain.getOperand(0).getNode()) &&
 410       Callee.getValue(1).hasOneUse())
 411     return true;
 412   return false;
 413 }
 414
 415 void X86DAGToDAGISel::PreprocessISelDAG() {
 416   OptForSize = MF->getFunction()->hasFnAttr(Attribute::OptimizeForSize);
 417
 418   for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
 419        E = CurDAG->allnodes_end(); I != E; ) {
 420     SDNode *N = I++;  // Preincrement iterator to avoid invalidation issues.
 421
 422     if (OptLevel != CodeGenOpt::None && N->getOpcode() == X86ISD::CALL) {
 423       /// Also try moving call address load from outside callseq_start to just
 424       /// before the call to allow it to be folded.
 425       ///
 426       ///     [Load chain]
 427       ///         ^
 428       ///         |
 429       ///       [Load]
 430       ///       ^    ^
 431       ///       |    |
 432       ///      /      \--
 433       ///     /          |
 434       ///[CALLSEQ_START] |
 435       ///     ^          |
 436       ///     |          |
 437       /// [LOAD/C2Reg]   |
 438       ///     |          |
 439       ///      \        /
 440       ///       \      /
 441       ///       [CALL]
 442       SDValue Chain = N->getOperand(0);
 443       SDValue Load  = N->getOperand(1);
 444       if (!isCalleeLoad(Load, Chain))
 445         continue;
 446       MoveBelowCallSeqStart(CurDAG, Load, SDValue(N, 0), Chain);
 447       ++NumLoadMoved;
 448       continue;
 449     }
 450
 451     // Lower fpround and fpextend nodes that target the FP stack to be store and
 452     // load to the stack.  This is a gross hack.  We would like to simply mark
 453     // these as being illegal, but when we do that, legalize produces these when
 454     // it expands calls, then expands these in the same legalize pass.  We would
 455     // like dag combine to be able to hack on these between the call expansion
 456     // and the node legalization.  As such this pass basically does "really
 457     // late" legalization of these inline with the X86 isel pass.
 458     // FIXME: This should only happen when not compiled with -O0.
 459     if (N->getOpcode() != ISD::FP_ROUND && N->getOpcode() != ISD::FP_EXTEND)
 460       continue;
 461
 462     // If the source and destination are SSE registers, then this is a legal
 463     // conversion that should not be lowered.
 464     EVT SrcVT = N->getOperand(0).getValueType();
 465     EVT DstVT = N->getValueType(0);
 466     bool SrcIsSSE = X86Lowering.isScalarFPTypeInSSEReg(SrcVT);
 467     bool DstIsSSE = X86Lowering.isScalarFPTypeInSSEReg(DstVT);
 468     if (SrcIsSSE && DstIsSSE)
 469       continue;
 470
 471     if (!SrcIsSSE && !DstIsSSE) {
 472       // If this is an FPStack extension, it is a noop.
 473       if (N->getOpcode() == ISD::FP_EXTEND)
 474         continue;
 475       // If this is a value-preserving FPStack truncation, it is a noop.
 476       if (N->getConstantOperandVal(1))
 477         continue;
 478     }
 479
 480     // Here we could have an FP stack truncation or an FPStack <-> SSE convert.
 481     // FPStack has extload and truncstore.  SSE can fold direct loads into other
 482     // operations.  Based on this, decide what we want to do.
 483     EVT MemVT;
 484     if (N->getOpcode() == ISD::FP_ROUND)
 485       MemVT = DstVT;  // FP_ROUND must use DstVT, we can't do a 'trunc load'.
 486     else
 487       MemVT = SrcIsSSE ? SrcVT : DstVT;
 488
 489     SDValue MemTmp = CurDAG->CreateStackTemporary(MemVT);
 490     DebugLoc dl = N->getDebugLoc();
 491
 492     // FIXME: optimize the case where the src/dest is a load or store?
 493     SDValue Store = CurDAG->getTruncStore(CurDAG->getEntryNode(), dl,
 494                                           N->getOperand(0),
 495                                           MemTmp, NULL, 0, MemVT,
 496                                           false, false, 0);
 497     SDValue Result = CurDAG->getExtLoad(ISD::EXTLOAD, dl, DstVT, Store, MemTmp,
 498                                         NULL, 0, MemVT, false, false, 0);
 499
 500     // We're about to replace all uses of the FP_ROUND/FP_EXTEND with the
 501     // extload we created.  This will cause general havok on the dag because
 502     // anything below the conversion could be folded into other existing nodes.
 503     // To avoid invalidating 'I', back it up to the convert node.
 504     --I;
 505     CurDAG->ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 506
 507     // Now that we did that, the node is dead.  Increment the iterator to the
 508     // next node to process, then delete N.
 509     ++I;
 510     CurDAG->DeleteNode(N);
 511   }
 512 }
 513
 514
 515 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
 516 /// the main function.
 517 void X86DAGToDAGISel::EmitSpecialCodeForMain(MachineBasicBlock *BB,
 518                                              MachineFrameInfo *MFI) {
 519   const TargetInstrInfo *TII = TM.getInstrInfo();
 520   if (Subtarget->isTargetCygMing())
 521     BuildMI(BB, DebugLoc::getUnknownLoc(),
 522             TII->get(X86::CALLpcrel32)).addExternalSymbol("__main");
 523 }
 524
 525 void X86DAGToDAGISel::EmitFunctionEntryCode(Function &Fn, MachineFunction &MF) {
 526   // If this is main, emit special code for main.
 527   MachineBasicBlock *BB = MF.begin();
 528   if (Fn.hasExternalLinkage() && Fn.getName() == "main")
 529     EmitSpecialCodeForMain(BB, MF.getFrameInfo());
 530 }
 531
 532
 533 bool X86DAGToDAGISel::MatchSegmentBaseAddress(SDValue N,
 534                                               X86ISelAddressMode &AM) {
 535   assert(N.getOpcode() == X86ISD::SegmentBaseAddress);
 536   SDValue Segment = N.getOperand(0);
 537
 538   if (AM.Segment.getNode() == 0) {
 539     AM.Segment = Segment;
 540     return false;
 541   }
 542
 543   return true;
 544 }
 545
 546 bool X86DAGToDAGISel::MatchLoad(SDValue N, X86ISelAddressMode &AM) {
 547   // This optimization is valid because the GNU TLS model defines that
 548   // gs:0 (or fs:0 on X86-64) contains its own address.
 549   // For more information see http://people.redhat.com/drepper/tls.pdf
 550
 551   SDValue Address = N.getOperand(1);
 552   if (Address.getOpcode() == X86ISD::SegmentBaseAddress &&
 553       !MatchSegmentBaseAddress (Address, AM))
 554     return false;
 555
 556   return true;
 557 }
 558
 559 /// MatchWrapper - Try to match X86ISD::Wrapper and X86ISD::WrapperRIP nodes
 560 /// into an addressing mode.  These wrap things that will resolve down into a
 561 /// symbol reference.  If no match is possible, this returns true, otherwise it
 562 /// returns false.
 563 bool X86DAGToDAGISel::MatchWrapper(SDValue N, X86ISelAddressMode &AM) {
 564   // If the addressing mode already has a symbol as the displacement, we can
 565   // never match another symbol.
 566   if (AM.hasSymbolicDisplacement())
 567     return true;
 568
 569   SDValue N0 = N.getOperand(0);
 570   CodeModel::Model M = TM.getCodeModel();
 571
 572   // Handle X86-64 rip-relative addresses.  We check this before checking direct
 573   // folding because RIP is preferable to non-RIP accesses.
 574   if (Subtarget->is64Bit() &&
 575       // Under X86-64 non-small code model, GV (and friends) are 64-bits, so
 576       // they cannot be folded into immediate fields.
 577       // FIXME: This can be improved for kernel and other models?
 578       (M == CodeModel::Small || M == CodeModel::Kernel) &&
 579       // Base and index reg must be 0 in order to use %rip as base and lowering
 580       // must allow RIP.
 581       !AM.hasBaseOrIndexReg() && N.getOpcode() == X86ISD::WrapperRIP) {
 582     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 583       int64_t Offset = AM.Disp + G->getOffset();
 584       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 585       AM.GV = G->getGlobal();
 586       AM.Disp = Offset;
 587       AM.SymbolFlags = G->getTargetFlags();
 588     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 589       int64_t Offset = AM.Disp + CP->getOffset();
 590       if (!X86::isOffsetSuitableForCodeModel(Offset, M)) return true;
 591       AM.CP = CP->getConstVal();
 592       AM.Align = CP->getAlignment();
 593       AM.Disp = Offset;
 594       AM.SymbolFlags = CP->getTargetFlags();
 595     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 596       AM.ES = S->getSymbol();
 597       AM.SymbolFlags = S->getTargetFlags();
 598     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 599       AM.JT = J->getIndex();
 600       AM.SymbolFlags = J->getTargetFlags();
 601     } else {
 602       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 603       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 604     }
 605
 606     if (N.getOpcode() == X86ISD::WrapperRIP)
 607       AM.setBaseReg(CurDAG->getRegister(X86::RIP, MVT::i64));
 608     return false;
 609   }
 610
 611   // Handle the case when globals fit in our immediate field: This is true for
 612   // X86-32 always and X86-64 when in -static -mcmodel=small mode.  In 64-bit
 613   // mode, this results in a non-RIP-relative computation.
 614   if (!Subtarget->is64Bit() ||
 615       ((M == CodeModel::Small || M == CodeModel::Kernel) &&
 616        TM.getRelocationModel() == Reloc::Static)) {
 617     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(N0)) {
 618       AM.GV = G->getGlobal();
 619       AM.Disp += G->getOffset();
 620       AM.SymbolFlags = G->getTargetFlags();
 621     } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N0)) {
 622       AM.CP = CP->getConstVal();
 623       AM.Align = CP->getAlignment();
 624       AM.Disp += CP->getOffset();
 625       AM.SymbolFlags = CP->getTargetFlags();
 626     } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(N0)) {
 627       AM.ES = S->getSymbol();
 628       AM.SymbolFlags = S->getTargetFlags();
 629     } else if (JumpTableSDNode *J = dyn_cast<JumpTableSDNode>(N0)) {
 630       AM.JT = J->getIndex();
 631       AM.SymbolFlags = J->getTargetFlags();
 632     } else {
 633       AM.BlockAddr = cast<BlockAddressSDNode>(N0)->getBlockAddress();
 634       AM.SymbolFlags = cast<BlockAddressSDNode>(N0)->getTargetFlags();
 635     }
 636     return false;
 637   }
 638
 639   return true;
 640 }
 641
 642 /// MatchAddress - Add the specified node to the specified addressing mode,
 643 /// returning true if it cannot be done.  This just pattern matches for the
 644 /// addressing mode.
 645 bool X86DAGToDAGISel::MatchAddress(SDValue N, X86ISelAddressMode &AM) {
 646   if (MatchAddressRecursively(N, AM, 0))
 647     return true;
 648
 649   // Post-processing: Convert lea(,%reg,2) to lea(%reg,%reg), which has
 650   // a smaller encoding and avoids a scaled-index.
 651   if (AM.Scale == 2 &&
 652       AM.BaseType == X86ISelAddressMode::RegBase &&
 653       AM.Base.Reg.getNode() == 0) {
 654     AM.Base.Reg = AM.IndexReg;
 655     AM.Scale = 1;
 656   }
 657
 658   // Post-processing: Convert foo to foo(%rip), even in non-PIC mode,
 659   // because it has a smaller encoding.
 660   // TODO: Which other code models can use this?
 661   if (TM.getCodeModel() == CodeModel::Small &&
 662       Subtarget->is64Bit() &&
 663       AM.Scale == 1 &&
 664       AM.BaseType == X86ISelAddressMode::RegBase &&
 665       AM.Base.Reg.getNode() == 0 &&
 666       AM.IndexReg.getNode() == 0 &&
 667       AM.SymbolFlags == X86II::MO_NO_FLAG &&
 668       AM.hasSymbolicDisplacement())
 669     AM.Base.Reg = CurDAG->getRegister(X86::RIP, MVT::i64);
 670
 671   return false;
 672 }
 673
 674 bool X86DAGToDAGISel::MatchAddressRecursively(SDValue N, X86ISelAddressMode &AM,
 675                                               unsigned Depth) {
 676   bool is64Bit = Subtarget->is64Bit();
 677   DebugLoc dl = N.getDebugLoc();
 678   DEBUG({
 679       dbgs() << "MatchAddress: ";
 680       AM.dump();
 681     });
 682   // Limit recursion.
 683   if (Depth > 5)
 684     return MatchAddressBase(N, AM);
 685
 686   CodeModel::Model M = TM.getCodeModel();
 687
 688   // If this is already a %rip relative address, we can only merge immediates
 689   // into it.  Instead of handling this in every case, we handle it here.
 690   // RIP relative addressing: %rip + 32-bit displacement!
 691   if (AM.isRIPRelative()) {
 692     // FIXME: JumpTable and ExternalSymbol address currently don't like
 693     // displacements.  It isn't very important, but this should be fixed for
 694     // consistency.
 695     if (!AM.ES && AM.JT != -1) return true;
 696
 697     if (ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(N)) {
 698       int64_t Val = AM.Disp + Cst->getSExtValue();
 699       if (X86::isOffsetSuitableForCodeModel(Val, M,
 700                                             AM.hasSymbolicDisplacement())) {
 701         AM.Disp = Val;
 702         return false;
 703       }
 704     }
 705     return true;
 706   }
 707
 708   switch (N.getOpcode()) {
 709   default: break;
 710   case ISD::Constant: {
 711     uint64_t Val = cast<ConstantSDNode>(N)->getSExtValue();
 712     if (!is64Bit ||
 713         X86::isOffsetSuitableForCodeModel(AM.Disp + Val, M,
 714                                           AM.hasSymbolicDisplacement())) {
 715       AM.Disp += Val;
 716       return false;
 717     }
 718     break;
 719   }
 720
 721   case X86ISD::SegmentBaseAddress:
 722     if (!MatchSegmentBaseAddress(N, AM))
 723       return false;
 724     break;
 725
 726   case X86ISD::Wrapper:
 727   case X86ISD::WrapperRIP:
 728     if (!MatchWrapper(N, AM))
 729       return false;
 730     break;
 731
 732   case ISD::LOAD:
 733     if (!MatchLoad(N, AM))
 734       return false;
 735     break;
 736
 737   case ISD::FrameIndex:
 738     if (AM.BaseType == X86ISelAddressMode::RegBase
 739         && AM.Base.Reg.getNode() == 0) {
 740       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
 741       AM.Base.FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
 742       return false;
 743     }
 744     break;
 745
 746   case ISD::SHL:
 747     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1)
 748       break;
 749
 750     if (ConstantSDNode
 751           *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1))) {
 752       unsigned Val = CN->getZExtValue();
 753       // Note that we handle x<<1 as (,x,2) rather than (x,x) here so
 754       // that the base operand remains free for further matching. If
 755       // the base doesn't end up getting used, a post-processing step
 756       // in MatchAddress turns (,x,2) into (x,x), which is cheaper.
 757       if (Val == 1 || Val == 2 || Val == 3) {
 758         AM.Scale = 1 << Val;
 759         SDValue ShVal = N.getNode()->getOperand(0);
 760
 761         // Okay, we know that we have a scale by now.  However, if the scaled
 762         // value is an add of something and a constant, we can fold the
 763         // constant into the disp field here.
 764         if (ShVal.getNode()->getOpcode() == ISD::ADD &&
 765             isa<ConstantSDNode>(ShVal.getNode()->getOperand(1))) {
 766           AM.IndexReg = ShVal.getNode()->getOperand(0);
 767           ConstantSDNode *AddVal =
 768             cast<ConstantSDNode>(ShVal.getNode()->getOperand(1));
 769           uint64_t Disp = AM.Disp + (AddVal->getSExtValue() << Val);
 770           if (!is64Bit ||
 771               X86::isOffsetSuitableForCodeModel(Disp, M,
 772                                                 AM.hasSymbolicDisplacement()))
 773             AM.Disp = Disp;
 774           else
 775             AM.IndexReg = ShVal;
 776         } else {
 777           AM.IndexReg = ShVal;
 778         }
 779         return false;
 780       }
 781     break;
 782     }
 783
 784   case ISD::SMUL_LOHI:
 785   case ISD::UMUL_LOHI:
 786     // A mul_lohi where we need the low part can be folded as a plain multiply.
 787     if (N.getResNo() != 0) break;
 788     // FALL THROUGH
 789   case ISD::MUL:
 790   case X86ISD::MUL_IMM:
 791     // X*[3,5,9] -> X+X*[2,4,8]
 792     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 793         AM.Base.Reg.getNode() == 0 &&
 794         AM.IndexReg.getNode() == 0) {
 795       if (ConstantSDNode
 796             *CN = dyn_cast<ConstantSDNode>(N.getNode()->getOperand(1)))
 797         if (CN->getZExtValue() == 3 || CN->getZExtValue() == 5 ||
 798             CN->getZExtValue() == 9) {
 799           AM.Scale = unsigned(CN->getZExtValue())-1;
 800
 801           SDValue MulVal = N.getNode()->getOperand(0);
 802           SDValue Reg;
 803
 804           // Okay, we know that we have a scale by now.  However, if the scaled
 805           // value is an add of something and a constant, we can fold the
 806           // constant into the disp field here.
 807           if (MulVal.getNode()->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
 808               isa<ConstantSDNode>(MulVal.getNode()->getOperand(1))) {
 809             Reg = MulVal.getNode()->getOperand(0);
 810             ConstantSDNode *AddVal =
 811               cast<ConstantSDNode>(MulVal.getNode()->getOperand(1));
 812             uint64_t Disp = AM.Disp + AddVal->getSExtValue() *
 813                                       CN->getZExtValue();
 814             if (!is64Bit ||
 815                 X86::isOffsetSuitableForCodeModel(Disp, M,
 816                                                   AM.hasSymbolicDisplacement()))
 817               AM.Disp = Disp;
 818             else
 819               Reg = N.getNode()->getOperand(0);
 820           } else {
 821             Reg = N.getNode()->getOperand(0);
 822           }
 823
 824           AM.IndexReg = AM.Base.Reg = Reg;
 825           return false;
 826         }
 827     }
 828     break;
 829
 830   case ISD::SUB: {
 831     // Given A-B, if A can be completely folded into the address and
 832     // the index field with the index field unused, use -B as the index.
 833     // This is a win if a has multiple parts that can be folded into
 834     // the address. Also, this saves a mov if the base register has
 835     // other uses, since it avoids a two-address sub instruction, however
 836     // it costs an additional mov if the index register has other uses.
 837
 838     // Test if the LHS of the sub can be folded.
 839     X86ISelAddressMode Backup = AM;
 840     if (MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1)) {
 841       AM = Backup;
 842       break;
 843     }
 844     // Test if the index field is free for use.
 845     if (AM.IndexReg.getNode() || AM.isRIPRelative()) {
 846       AM = Backup;
 847       break;
 848     }
 849     int Cost = 0;
 850     SDValue RHS = N.getNode()->getOperand(1);
 851     // If the RHS involves a register with multiple uses, this
 852     // transformation incurs an extra mov, due to the neg instruction
 853     // clobbering its operand.
 854     if (!RHS.getNode()->hasOneUse() ||
 855         RHS.getNode()->getOpcode() == ISD::CopyFromReg ||
 856         RHS.getNode()->getOpcode() == ISD::TRUNCATE ||
 857         RHS.getNode()->getOpcode() == ISD::ANY_EXTEND ||
 858         (RHS.getNode()->getOpcode() == ISD::ZERO_EXTEND &&
 859          RHS.getNode()->getOperand(0).getValueType() == MVT::i32))
 860       ++Cost;
 861     // If the base is a register with multiple uses, this
 862     // transformation may save a mov.
 863     if ((AM.BaseType == X86ISelAddressMode::RegBase &&
 864          AM.Base.Reg.getNode() &&
 865          !AM.Base.Reg.getNode()->hasOneUse()) ||
 866         AM.BaseType == X86ISelAddressMode::FrameIndexBase)
 867       --Cost;
 868     // If the folded LHS was interesting, this transformation saves
 869     // address arithmetic.
 870     if ((AM.hasSymbolicDisplacement() && !Backup.hasSymbolicDisplacement()) +
 871         ((AM.Disp != 0) && (Backup.Disp == 0)) +
 872         (AM.Segment.getNode() && !Backup.Segment.getNode()) >= 2)
 873       --Cost;
 874     // If it doesn't look like it may be an overall win, don't do it.
 875     if (Cost >= 0) {
 876       AM = Backup;
 877       break;
 878     }
 879
 880     // Ok, the transformation is legal and appears profitable. Go for it.
 881     SDValue Zero = CurDAG->getConstant(0, N.getValueType());
 882     SDValue Neg = CurDAG->getNode(ISD::SUB, dl, N.getValueType(), Zero, RHS);
 883     AM.IndexReg = Neg;
 884     AM.Scale = 1;
 885
 886     // Insert the new nodes into the topological ordering.
 887     if (Zero.getNode()->getNodeId() == -1 ||
 888         Zero.getNode()->getNodeId() > N.getNode()->getNodeId()) {
 889       CurDAG->RepositionNode(N.getNode(), Zero.getNode());
 890       Zero.getNode()->setNodeId(N.getNode()->getNodeId());
 891     }
 892     if (Neg.getNode()->getNodeId() == -1 ||
 893         Neg.getNode()->getNodeId() > N.getNode()->getNodeId()) {
 894       CurDAG->RepositionNode(N.getNode(), Neg.getNode());
 895       Neg.getNode()->setNodeId(N.getNode()->getNodeId());
 896     }
 897     return false;
 898   }
 899
 900   case ISD::ADD: {
 901     X86ISelAddressMode Backup = AM;
 902     if (!MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1) &&
 903         !MatchAddressRecursively(N.getNode()->getOperand(1), AM, Depth+1))
 904       return false;
 905     AM = Backup;
 906     if (!MatchAddressRecursively(N.getNode()->getOperand(1), AM, Depth+1) &&
 907         !MatchAddressRecursively(N.getNode()->getOperand(0), AM, Depth+1))
 908       return false;
 909     AM = Backup;
 910
 911     // If we couldn't fold both operands into the address at the same time,
 912     // see if we can just put each operand into a register and fold at least
 913     // the add.
 914     if (AM.BaseType == X86ISelAddressMode::RegBase &&
 915         !AM.Base.Reg.getNode() &&
 916         !AM.IndexReg.getNode()) {
 917       AM.Base.Reg = N.getNode()->getOperand(0);
 918       AM.IndexReg = N.getNode()->getOperand(1);
 919       AM.Scale = 1;
 920       return false;
 921     }
 922     break;
 923   }
 924
 925   case ISD::OR:
 926     // Handle "X | C" as "X + C" iff X is known to have C bits clear.
 927     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 928       X86ISelAddressMode Backup = AM;
 929       uint64_t Offset = CN->getSExtValue();
 930       // Start with the LHS as an addr mode.
 931       if (!MatchAddressRecursively(N.getOperand(0), AM, Depth+1) &&
 932           // Address could not have picked a GV address for the displacement.
 933           AM.GV == NULL &&
 934           // On x86-64, the resultant disp must fit in 32-bits.
 935           (!is64Bit ||
 936            X86::isOffsetSuitableForCodeModel(AM.Disp + Offset, M,
 937                                              AM.hasSymbolicDisplacement())) &&
 938           // Check to see if the LHS & C is zero.
 939           CurDAG->MaskedValueIsZero(N.getOperand(0), CN->getAPIntValue())) {
 940         AM.Disp += Offset;
 941         return false;
 942       }
 943       AM = Backup;
 944     }
 945     break;
 946
 947   case ISD::AND: {
 948     // Perform some heroic transforms on an and of a constant-count shift
 949     // with a constant to enable use of the scaled offset field.
 950
 951     SDValue Shift = N.getOperand(0);
 952     if (Shift.getNumOperands() != 2) break;
 953
 954     // Scale must not be used already.
 955     if (AM.IndexReg.getNode() != 0 || AM.Scale != 1) break;
 956
 957     SDValue X = Shift.getOperand(0);
 958     ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N.getOperand(1));
 959     ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
 960     if (!C1 || !C2) break;
 961
 962     // Handle "(X >> (8-C1)) & C2" as "(X >> 8) & 0xff)" if safe. This
 963     // allows us to convert the shift and and into an h-register extract and
 964     // a scaled index.
 965     if (Shift.getOpcode() == ISD::SRL && Shift.hasOneUse()) {
 966       unsigned ScaleLog = 8 - C1->getZExtValue();
 967       if (ScaleLog > 0 && ScaleLog < 4 &&
 968           C2->getZExtValue() == (UINT64_C(0xff) << ScaleLog)) {
 969         SDValue Eight = CurDAG->getConstant(8, MVT::i8);
 970         SDValue Mask = CurDAG->getConstant(0xff, N.getValueType());
 971         SDValue Srl = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
 972                                       X, Eight);
 973         SDValue And = CurDAG->getNode(ISD::AND, dl, N.getValueType(),
 974                                       Srl, Mask);
 975         SDValue ShlCount = CurDAG->getConstant(ScaleLog, MVT::i8);
 976         SDValue Shl = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
 977                                       And, ShlCount);
 978
 979         // Insert the new nodes into the topological ordering.
 980         if (Eight.getNode()->getNodeId() == -1 ||
 981             Eight.getNode()->getNodeId() > X.getNode()->getNodeId()) {
 982           CurDAG->RepositionNode(X.getNode(), Eight.getNode());
 983           Eight.getNode()->setNodeId(X.getNode()->getNodeId());
 984         }
 985         if (Mask.getNode()->getNodeId() == -1 ||
 986             Mask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
 987           CurDAG->RepositionNode(X.getNode(), Mask.getNode());
 988           Mask.getNode()->setNodeId(X.getNode()->getNodeId());
 989         }
 990         if (Srl.getNode()->getNodeId() == -1 ||
 991             Srl.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
 992           CurDAG->RepositionNode(Shift.getNode(), Srl.getNode());
 993           Srl.getNode()->setNodeId(Shift.getNode()->getNodeId());
 994         }
 995         if (And.getNode()->getNodeId() == -1 ||
 996             And.getNode()->getNodeId() > N.getNode()->getNodeId()) {
 997           CurDAG->RepositionNode(N.getNode(), And.getNode());
 998           And.getNode()->setNodeId(N.getNode()->getNodeId());
 999         }
1000         if (ShlCount.getNode()->getNodeId() == -1 ||
1001             ShlCount.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1002           CurDAG->RepositionNode(X.getNode(), ShlCount.getNode());
1003           ShlCount.getNode()->setNodeId(N.getNode()->getNodeId());
1004         }
1005         if (Shl.getNode()->getNodeId() == -1 ||
1006             Shl.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1007           CurDAG->RepositionNode(N.getNode(), Shl.getNode());
1008           Shl.getNode()->setNodeId(N.getNode()->getNodeId());
1009         }
1010         CurDAG->ReplaceAllUsesWith(N, Shl);
1011         AM.IndexReg = And;
1012         AM.Scale = (1 << ScaleLog);
1013         return false;
1014       }
1015     }
1016
1017     // Handle "(X << C1) & C2" as "(X & (C2>>C1)) << C1" if safe and if this
1018     // allows us to fold the shift into this addressing mode.
1019     if (Shift.getOpcode() != ISD::SHL) break;
1020
1021     // Not likely to be profitable if either the AND or SHIFT node has more
1022     // than one use (unless all uses are for address computation). Besides,
1023     // isel mechanism requires their node ids to be reused.
1024     if (!N.hasOneUse() || !Shift.hasOneUse())
1025       break;
1026
1027     // Verify that the shift amount is something we can fold.
1028     unsigned ShiftCst = C1->getZExtValue();
1029     if (ShiftCst != 1 && ShiftCst != 2 && ShiftCst != 3)
1030       break;
1031
1032     // Get the new AND mask, this folds to a constant.
1033     SDValue NewANDMask = CurDAG->getNode(ISD::SRL, dl, N.getValueType(),
1034                                          SDValue(C2, 0), SDValue(C1, 0));
1035     SDValue NewAND = CurDAG->getNode(ISD::AND, dl, N.getValueType(), X,
1036                                      NewANDMask);
1037     SDValue NewSHIFT = CurDAG->getNode(ISD::SHL, dl, N.getValueType(),
1038                                        NewAND, SDValue(C1, 0));
1039
1040     // Insert the new nodes into the topological ordering.
1041     if (C1->getNodeId() > X.getNode()->getNodeId()) {
1042       CurDAG->RepositionNode(X.getNode(), C1);
1043       C1->setNodeId(X.getNode()->getNodeId());
1044     }
1045     if (NewANDMask.getNode()->getNodeId() == -1 ||
1046         NewANDMask.getNode()->getNodeId() > X.getNode()->getNodeId()) {
1047       CurDAG->RepositionNode(X.getNode(), NewANDMask.getNode());
1048       NewANDMask.getNode()->setNodeId(X.getNode()->getNodeId());
1049     }
1050     if (NewAND.getNode()->getNodeId() == -1 ||
1051         NewAND.getNode()->getNodeId() > Shift.getNode()->getNodeId()) {
1052       CurDAG->RepositionNode(Shift.getNode(), NewAND.getNode());
1053       NewAND.getNode()->setNodeId(Shift.getNode()->getNodeId());
1054     }
1055     if (NewSHIFT.getNode()->getNodeId() == -1 ||
1056         NewSHIFT.getNode()->getNodeId() > N.getNode()->getNodeId()) {
1057       CurDAG->RepositionNode(N.getNode(), NewSHIFT.getNode());
1058       NewSHIFT.getNode()->setNodeId(N.getNode()->getNodeId());
1059     }
1060
1061     CurDAG->ReplaceAllUsesWith(N, NewSHIFT);
1062
1063     AM.Scale = 1 << ShiftCst;
1064     AM.IndexReg = NewAND;
1065     return false;
1066   }
1067   }
1068
1069   return MatchAddressBase(N, AM);
1070 }
1071
1072 /// MatchAddressBase - Helper for MatchAddress. Add the specified node to the
1073 /// specified addressing mode without any further recursion.
1074 bool X86DAGToDAGISel::MatchAddressBase(SDValue N, X86ISelAddressMode &AM) {
1075   // Is the base register already occupied?
1076   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base.Reg.getNode()) {
1077     // If so, check to see if the scale index register is set.
1078     if (AM.IndexReg.getNode() == 0) {
1079       AM.IndexReg = N;
1080       AM.Scale = 1;
1081       return false;
1082     }
1083
1084     // Otherwise, we cannot select it.
1085     return true;
1086   }
1087
1088   // Default, generate it as a register.
1089   AM.BaseType = X86ISelAddressMode::RegBase;
1090   AM.Base.Reg = N;
1091   return false;
1092 }
1093
1094 /// SelectAddr - returns true if it is able pattern match an addressing mode.
1095 /// It returns the operands which make up the maximal addressing mode it can
1096 /// match by reference.
1097 bool X86DAGToDAGISel::SelectAddr(SDNode *Op, SDValue N, SDValue &Base,
1098                                  SDValue &Scale, SDValue &Index,
1099                                  SDValue &Disp, SDValue &Segment) {
1100   X86ISelAddressMode AM;
1101   if (MatchAddress(N, AM))
1102     return false;
1103
1104   EVT VT = N.getValueType();
1105   if (AM.BaseType == X86ISelAddressMode::RegBase) {
1106     if (!AM.Base.Reg.getNode())
1107       AM.Base.Reg = CurDAG->getRegister(0, VT);
1108   }
1109
1110   if (!AM.IndexReg.getNode())
1111     AM.IndexReg = CurDAG->getRegister(0, VT);
1112
1113   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1114   return true;
1115 }
1116
1117 /// SelectScalarSSELoad - Match a scalar SSE load.  In particular, we want to
1118 /// match a load whose top elements are either undef or zeros.  The load flavor
1119 /// is derived from the type of N, which is either v4f32 or v2f64.
1120 ///
1121 /// We also return:
1122 ///   PatternChainNode: this is the matched node that has a chain input and
1123 ///   output.
1124 bool X86DAGToDAGISel::SelectScalarSSELoad(SDNode *Root,
1125                                           SDValue N, SDValue &Base,
1126                                           SDValue &Scale, SDValue &Index,
1127                                           SDValue &Disp, SDValue &Segment,
1128                                           SDValue &PatternNodeWithChain) {
1129   if (N.getOpcode() == ISD::SCALAR_TO_VECTOR) {
1130     PatternNodeWithChain = N.getOperand(0);
1131     if (ISD::isNON_EXTLoad(PatternNodeWithChain.getNode()) &&
1132         PatternNodeWithChain.hasOneUse() &&
1133         IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1134         IsLegalToFold(N.getOperand(0), N.getNode(), Root)) {
1135       LoadSDNode *LD = cast<LoadSDNode>(PatternNodeWithChain);
1136       if (!SelectAddr(Root, LD->getBasePtr(), Base, Scale, Index, Disp,Segment))
1137         return false;
1138       return true;
1139     }
1140   }
1141
1142   // Also handle the case where we explicitly require zeros in the top
1143   // elements.  This is a vector shuffle from the zero vector.
1144   if (N.getOpcode() == X86ISD::VZEXT_MOVL && N.getNode()->hasOneUse() &&
1145       // Check to see if the top elements are all zeros (or bitcast of zeros).
1146       N.getOperand(0).getOpcode() == ISD::SCALAR_TO_VECTOR &&
1147       N.getOperand(0).getNode()->hasOneUse() &&
1148       ISD::isNON_EXTLoad(N.getOperand(0).getOperand(0).getNode()) &&
1149       N.getOperand(0).getOperand(0).hasOneUse() &&
1150       IsProfitableToFold(N.getOperand(0), N.getNode(), Root) &&
1151       IsLegalToFold(N.getOperand(0), N.getNode(), Root)) {
1152     // Okay, this is a zero extending load.  Fold it.
1153     LoadSDNode *LD = cast<LoadSDNode>(N.getOperand(0).getOperand(0));
1154     if (!SelectAddr(Root, LD->getBasePtr(), Base, Scale, Index, Disp, Segment))
1155       return false;
1156     PatternNodeWithChain = SDValue(LD, 0);
1157     return true;
1158   }
1159   return false;
1160 }
1161
1162
1163 /// SelectLEAAddr - it calls SelectAddr and determines if the maximal addressing
1164 /// mode it matches can be cost effectively emitted as an LEA instruction.
1165 bool X86DAGToDAGISel::SelectLEAAddr(SDNode *Op, SDValue N,
1166                                     SDValue &Base, SDValue &Scale,
1167                                     SDValue &Index, SDValue &Disp) {
1168   X86ISelAddressMode AM;
1169
1170   // Set AM.Segment to prevent MatchAddress from using one. LEA doesn't support
1171   // segments.
1172   SDValue Copy = AM.Segment;
1173   SDValue T = CurDAG->getRegister(0, MVT::i32);
1174   AM.Segment = T;
1175   if (MatchAddress(N, AM))
1176     return false;
1177   assert (T == AM.Segment);
1178   AM.Segment = Copy;
1179
1180   EVT VT = N.getValueType();
1181   unsigned Complexity = 0;
1182   if (AM.BaseType == X86ISelAddressMode::RegBase)
1183     if (AM.Base.Reg.getNode())
1184       Complexity = 1;
1185     else
1186       AM.Base.Reg = CurDAG->getRegister(0, VT);
1187   else if (AM.BaseType == X86ISelAddressMode::FrameIndexBase)
1188     Complexity = 4;
1189
1190   if (AM.IndexReg.getNode())
1191     Complexity++;
1192   else
1193     AM.IndexReg = CurDAG->getRegister(0, VT);
1194
1195   // Don't match just leal(,%reg,2). It's cheaper to do addl %reg, %reg, or with
1196   // a simple shift.
1197   if (AM.Scale > 1)
1198     Complexity++;
1199
1200   // FIXME: We are artificially lowering the criteria to turn ADD %reg, $GA
1201   // to a LEA. This is determined with some expermentation but is by no means
1202   // optimal (especially for code size consideration). LEA is nice because of
1203   // its three-address nature. Tweak the cost function again when we can run
1204   // convertToThreeAddress() at register allocation time.
1205   if (AM.hasSymbolicDisplacement()) {
1206     // For X86-64, we should always use lea to materialize RIP relative
1207     // addresses.
1208     if (Subtarget->is64Bit())
1209       Complexity = 4;
1210     else
1211       Complexity += 2;
1212   }
1213
1214   if (AM.Disp && (AM.Base.Reg.getNode() || AM.IndexReg.getNode()))
1215     Complexity++;
1216
1217   // If it isn't worth using an LEA, reject it.
1218   if (Complexity <= 2)
1219     return false;
1220
1221   SDValue Segment;
1222   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1223   return true;
1224 }
1225
1226 /// SelectTLSADDRAddr - This is only run on TargetGlobalTLSAddress nodes.
1227 bool X86DAGToDAGISel::SelectTLSADDRAddr(SDNode *Op, SDValue N, SDValue &Base,
1228                                         SDValue &Scale, SDValue &Index,
1229                                         SDValue &Disp) {
1230   assert(N.getOpcode() == ISD::TargetGlobalTLSAddress);
1231   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(N);
1232
1233   X86ISelAddressMode AM;
1234   AM.GV = GA->getGlobal();
1235   AM.Disp += GA->getOffset();
1236   AM.Base.Reg = CurDAG->getRegister(0, N.getValueType());
1237   AM.SymbolFlags = GA->getTargetFlags();
1238
1239   if (N.getValueType() == MVT::i32) {
1240     AM.Scale = 1;
1241     AM.IndexReg = CurDAG->getRegister(X86::EBX, MVT::i32);
1242   } else {
1243     AM.IndexReg = CurDAG->getRegister(0, MVT::i64);
1244   }
1245
1246   SDValue Segment;
1247   getAddressOperands(AM, Base, Scale, Index, Disp, Segment);
1248   return true;
1249 }
1250
1251
1252 bool X86DAGToDAGISel::TryFoldLoad(SDNode *P, SDValue N,
1253                                   SDValue &Base, SDValue &Scale,
1254                                   SDValue &Index, SDValue &Disp,
1255                                   SDValue &Segment) {
1256   if (!ISD::isNON_EXTLoad(N.getNode()) ||
1257       !IsProfitableToFold(N, P, P) ||
1258       !IsLegalToFold(N, P, P))
1259     return false;
1260
1261   return SelectAddr(P, N.getOperand(1), Base, Scale, Index, Disp, Segment);
1262 }
1263
1264 /// getGlobalBaseReg - Return an SDNode that returns the value of
1265 /// the global base register. Output instructions required to
1266 /// initialize the global base register, if necessary.
1267 ///
1268 SDNode *X86DAGToDAGISel::getGlobalBaseReg() {
1269   unsigned GlobalBaseReg = getInstrInfo()->getGlobalBaseReg(MF);
1270   return CurDAG->getRegister(GlobalBaseReg, TLI.getPointerTy()).getNode();
1271 }
1272
1273 static SDNode *FindCallStartFromCall(SDNode *Node) {
1274   if (Node->getOpcode() == ISD::CALLSEQ_START) return Node;
1275     assert(Node->getOperand(0).getValueType() == MVT::Other &&
1276          "Node doesn't have a token chain argument!");
1277   return FindCallStartFromCall(Node->getOperand(0).getNode());
1278 }
1279
1280 SDNode *X86DAGToDAGISel::SelectAtomic64(SDNode *Node, unsigned Opc) {
1281   SDValue Chain = Node->getOperand(0);
1282   SDValue In1 = Node->getOperand(1);
1283   SDValue In2L = Node->getOperand(2);
1284   SDValue In2H = Node->getOperand(3);
1285   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1286   if (!SelectAddr(In1.getNode(), In1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1287     return NULL;
1288   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1289   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1290   const SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, In2L, In2H, Chain};
1291   SDNode *ResNode = CurDAG->getMachineNode(Opc, Node->getDebugLoc(),
1292                                            MVT::i32, MVT::i32, MVT::Other, Ops,
1293                                            array_lengthof(Ops));
1294   cast<MachineSDNode>(ResNode)->setMemRefs(MemOp, MemOp + 1);
1295   return ResNode;
1296 }
1297
1298 SDNode *X86DAGToDAGISel::SelectAtomicLoadAdd(SDNode *Node, EVT NVT) {
1299   if (Node->hasAnyUseOfValue(0))
1300     return 0;
1301
1302   // Optimize common patterns for __sync_add_and_fetch and
1303   // __sync_sub_and_fetch where the result is not used. This allows us
1304   // to use "lock" version of add, sub, inc, dec instructions.
1305   // FIXME: Do not use special instructions but instead add the "lock"
1306   // prefix to the target node somehow. The extra information will then be
1307   // transferred to machine instruction and it denotes the prefix.
1308   SDValue Chain = Node->getOperand(0);
1309   SDValue Ptr = Node->getOperand(1);
1310   SDValue Val = Node->getOperand(2);
1311   SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1312   if (!SelectAddr(Ptr.getNode(), Ptr, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4))
1313     return 0;
1314
1315   bool isInc = false, isDec = false, isSub = false, isCN = false;
1316   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Val);
1317   if (CN) {
1318     isCN = true;
1319     int64_t CNVal = CN->getSExtValue();
1320     if (CNVal == 1)
1321       isInc = true;
1322     else if (CNVal == -1)
1323       isDec = true;
1324     else if (CNVal >= 0)
1325       Val = CurDAG->getTargetConstant(CNVal, NVT);
1326     else {
1327       isSub = true;
1328       Val = CurDAG->getTargetConstant(-CNVal, NVT);
1329     }
1330   } else if (Val.hasOneUse() &&
1331              Val.getOpcode() == ISD::SUB &&
1332              X86::isZeroNode(Val.getOperand(0))) {
1333     isSub = true;
1334     Val = Val.getOperand(1);
1335   }
1336
1337   unsigned Opc = 0;
1338   switch (NVT.getSimpleVT().SimpleTy) {
1339   default: return 0;
1340   case MVT::i8:
1341     if (isInc)
1342       Opc = X86::LOCK_INC8m;
1343     else if (isDec)
1344       Opc = X86::LOCK_DEC8m;
1345     else if (isSub) {
1346       if (isCN)
1347         Opc = X86::LOCK_SUB8mi;
1348       else
1349         Opc = X86::LOCK_SUB8mr;
1350     } else {
1351       if (isCN)
1352         Opc = X86::LOCK_ADD8mi;
1353       else
1354         Opc = X86::LOCK_ADD8mr;
1355     }
1356     break;
1357   case MVT::i16:
1358     if (isInc)
1359       Opc = X86::LOCK_INC16m;
1360     else if (isDec)
1361       Opc = X86::LOCK_DEC16m;
1362     else if (isSub) {
1363       if (isCN) {
1364         if (Predicate_i16immSExt8(Val.getNode()))
1365           Opc = X86::LOCK_SUB16mi8;
1366         else
1367           Opc = X86::LOCK_SUB16mi;
1368       } else
1369         Opc = X86::LOCK_SUB16mr;
1370     } else {
1371       if (isCN) {
1372         if (Predicate_i16immSExt8(Val.getNode()))
1373           Opc = X86::LOCK_ADD16mi8;
1374         else
1375           Opc = X86::LOCK_ADD16mi;
1376       } else
1377         Opc = X86::LOCK_ADD16mr;
1378     }
1379     break;
1380   case MVT::i32:
1381     if (isInc)
1382       Opc = X86::LOCK_INC32m;
1383     else if (isDec)
1384       Opc = X86::LOCK_DEC32m;
1385     else if (isSub) {
1386       if (isCN) {
1387         if (Predicate_i32immSExt8(Val.getNode()))
1388           Opc = X86::LOCK_SUB32mi8;
1389         else
1390           Opc = X86::LOCK_SUB32mi;
1391       } else
1392         Opc = X86::LOCK_SUB32mr;
1393     } else {
1394       if (isCN) {
1395         if (Predicate_i32immSExt8(Val.getNode()))
1396           Opc = X86::LOCK_ADD32mi8;
1397         else
1398           Opc = X86::LOCK_ADD32mi;
1399       } else
1400         Opc = X86::LOCK_ADD32mr;
1401     }
1402     break;
1403   case MVT::i64:
1404     if (isInc)
1405       Opc = X86::LOCK_INC64m;
1406     else if (isDec)
1407       Opc = X86::LOCK_DEC64m;
1408     else if (isSub) {
1409       Opc = X86::LOCK_SUB64mr;
1410       if (isCN) {
1411         if (Predicate_i64immSExt8(Val.getNode()))
1412           Opc = X86::LOCK_SUB64mi8;
1413         else if (Predicate_i64immSExt32(Val.getNode()))
1414           Opc = X86::LOCK_SUB64mi32;
1415       }
1416     } else {
1417       Opc = X86::LOCK_ADD64mr;
1418       if (isCN) {
1419         if (Predicate_i64immSExt8(Val.getNode()))
1420           Opc = X86::LOCK_ADD64mi8;
1421         else if (Predicate_i64immSExt32(Val.getNode()))
1422           Opc = X86::LOCK_ADD64mi32;
1423       }
1424     }
1425     break;
1426   }
1427
1428   DebugLoc dl = Node->getDebugLoc();
1429   SDValue Undef = SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
1430                                                  dl, NVT), 0);
1431   MachineSDNode::mmo_iterator MemOp = MF->allocateMemRefsArray(1);
1432   MemOp[0] = cast<MemSDNode>(Node)->getMemOperand();
1433   if (isInc || isDec) {
1434     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Chain };
1435     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 6), 0);
1436     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1437     SDValue RetVals[] = { Undef, Ret };
1438     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1439   } else {
1440     SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Val, Chain };
1441     SDValue Ret = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops, 7), 0);
1442     cast<MachineSDNode>(Ret)->setMemRefs(MemOp, MemOp + 1);
1443     SDValue RetVals[] = { Undef, Ret };
1444     return CurDAG->getMergeValues(RetVals, 2, dl).getNode();
1445   }
1446 }
1447
1448 /// HasNoSignedComparisonUses - Test whether the given X86ISD::CMP node has
1449 /// any uses which require the SF or OF bits to be accurate.
1450 static bool HasNoSignedComparisonUses(SDNode *N) {
1451   // Examine each user of the node.
1452   for (SDNode::use_iterator UI = N->use_begin(),
1453          UE = N->use_end(); UI != UE; ++UI) {
1454     // Only examine CopyToReg uses.
1455     if (UI->getOpcode() != ISD::CopyToReg)
1456       return false;
1457     // Only examine CopyToReg uses that copy to EFLAGS.
1458     if (cast<RegisterSDNode>(UI->getOperand(1))->getReg() !=
1459           X86::EFLAGS)
1460       return false;
1461     // Examine each user of the CopyToReg use.
1462     for (SDNode::use_iterator FlagUI = UI->use_begin(),
1463            FlagUE = UI->use_end(); FlagUI != FlagUE; ++FlagUI) {
1464       // Only examine the Flag result.
1465       if (FlagUI.getUse().getResNo() != 1) continue;
1466       // Anything unusual: assume conservatively.
1467       if (!FlagUI->isMachineOpcode()) return false;
1468       // Examine the opcode of the user.
1469       switch (FlagUI->getMachineOpcode()) {
1470       // These comparisons don't treat the most significant bit specially.
1471       case X86::SETAr: case X86::SETAEr: case X86::SETBr: case X86::SETBEr:
1472       case X86::SETEr: case X86::SETNEr: case X86::SETPr: case X86::SETNPr:
1473       case X86::SETAm: case X86::SETAEm: case X86::SETBm: case X86::SETBEm:
1474       case X86::SETEm: case X86::SETNEm: case X86::SETPm: case X86::SETNPm:
1475       case X86::JA_4: case X86::JAE_4: case X86::JB_4: case X86::JBE_4:
1476       case X86::JE_4: case X86::JNE_4: case X86::JP_4: case X86::JNP_4:
1477       case X86::CMOVA16rr: case X86::CMOVA16rm:
1478       case X86::CMOVA32rr: case X86::CMOVA32rm:
1479       case X86::CMOVA64rr: case X86::CMOVA64rm:
1480       case X86::CMOVAE16rr: case X86::CMOVAE16rm:
1481       case X86::CMOVAE32rr: case X86::CMOVAE32rm:
1482       case X86::CMOVAE64rr: case X86::CMOVAE64rm:
1483       case X86::CMOVB16rr: case X86::CMOVB16rm:
1484       case X86::CMOVB32rr: case X86::CMOVB32rm:
1485       case X86::CMOVB64rr: case X86::CMOVB64rm:
1486       case X86::CMOVBE16rr: case X86::CMOVBE16rm:
1487       case X86::CMOVBE32rr: case X86::CMOVBE32rm:
1488       case X86::CMOVBE64rr: case X86::CMOVBE64rm:
1489       case X86::CMOVE16rr: case X86::CMOVE16rm:
1490       case X86::CMOVE32rr: case X86::CMOVE32rm:
1491       case X86::CMOVE64rr: case X86::CMOVE64rm:
1492       case X86::CMOVNE16rr: case X86::CMOVNE16rm:
1493       case X86::CMOVNE32rr: case X86::CMOVNE32rm:
1494       case X86::CMOVNE64rr: case X86::CMOVNE64rm:
1495       case X86::CMOVNP16rr: case X86::CMOVNP16rm:
1496       case X86::CMOVNP32rr: case X86::CMOVNP32rm:
1497       case X86::CMOVNP64rr: case X86::CMOVNP64rm:
1498       case X86::CMOVP16rr: case X86::CMOVP16rm:
1499       case X86::CMOVP32rr: case X86::CMOVP32rm:
1500       case X86::CMOVP64rr: case X86::CMOVP64rm:
1501         continue;
1502       // Anything else: assume conservatively.
1503       default: return false;
1504       }
1505     }
1506   }
1507   return true;
1508 }
1509
1510 SDNode *X86DAGToDAGISel::Select(SDNode *Node) {
1511   EVT NVT = Node->getValueType(0);
1512   unsigned Opc, MOpc;
1513   unsigned Opcode = Node->getOpcode();
1514   DebugLoc dl = Node->getDebugLoc();
1515
1516   DEBUG(dbgs() << "Selecting: "; Node->dump(CurDAG); dbgs() << '\n');
1517
1518   if (Node->isMachineOpcode()) {
1519     DEBUG(dbgs() << "== ";  Node->dump(CurDAG); dbgs() << '\n');
1520     return NULL;   // Already selected.
1521   }
1522
1523   switch (Opcode) {
1524   default: break;
1525   case X86ISD::GlobalBaseReg:
1526     return getGlobalBaseReg();
1527
1528   case X86ISD::ATOMOR64_DAG:
1529     return SelectAtomic64(Node, X86::ATOMOR6432);
1530   case X86ISD::ATOMXOR64_DAG:
1531     return SelectAtomic64(Node, X86::ATOMXOR6432);
1532   case X86ISD::ATOMADD64_DAG:
1533     return SelectAtomic64(Node, X86::ATOMADD6432);
1534   case X86ISD::ATOMSUB64_DAG:
1535     return SelectAtomic64(Node, X86::ATOMSUB6432);
1536   case X86ISD::ATOMNAND64_DAG:
1537     return SelectAtomic64(Node, X86::ATOMNAND6432);
1538   case X86ISD::ATOMAND64_DAG:
1539     return SelectAtomic64(Node, X86::ATOMAND6432);
1540   case X86ISD::ATOMSWAP64_DAG:
1541     return SelectAtomic64(Node, X86::ATOMSWAP6432);
1542
1543   case ISD::ATOMIC_LOAD_ADD: {
1544     SDNode *RetVal = SelectAtomicLoadAdd(Node, NVT);
1545     if (RetVal)
1546       return RetVal;
1547     break;
1548   }
1549
1550   case ISD::SMUL_LOHI:
1551   case ISD::UMUL_LOHI: {
1552     SDValue N0 = Node->getOperand(0);
1553     SDValue N1 = Node->getOperand(1);
1554
1555     bool isSigned = Opcode == ISD::SMUL_LOHI;
1556     if (!isSigned) {
1557       switch (NVT.getSimpleVT().SimpleTy) {
1558       default: llvm_unreachable("Unsupported VT!");
1559       case MVT::i8:  Opc = X86::MUL8r;  MOpc = X86::MUL8m;  break;
1560       case MVT::i16: Opc = X86::MUL16r; MOpc = X86::MUL16m; break;
1561       case MVT::i32: Opc = X86::MUL32r; MOpc = X86::MUL32m; break;
1562       case MVT::i64: Opc = X86::MUL64r; MOpc = X86::MUL64m; break;
1563       }
1564     } else {
1565       switch (NVT.getSimpleVT().SimpleTy) {
1566       default: llvm_unreachable("Unsupported VT!");
1567       case MVT::i8:  Opc = X86::IMUL8r;  MOpc = X86::IMUL8m;  break;
1568       case MVT::i16: Opc = X86::IMUL16r; MOpc = X86::IMUL16m; break;
1569       case MVT::i32: Opc = X86::IMUL32r; MOpc = X86::IMUL32m; break;
1570       case MVT::i64: Opc = X86::IMUL64r; MOpc = X86::IMUL64m; break;
1571       }
1572     }
1573
1574     unsigned LoReg, HiReg;
1575     switch (NVT.getSimpleVT().SimpleTy) {
1576     default: llvm_unreachable("Unsupported VT!");
1577     case MVT::i8:  LoReg = X86::AL;  HiReg = X86::AH;  break;
1578     case MVT::i16: LoReg = X86::AX;  HiReg = X86::DX;  break;
1579     case MVT::i32: LoReg = X86::EAX; HiReg = X86::EDX; break;
1580     case MVT::i64: LoReg = X86::RAX; HiReg = X86::RDX; break;
1581     }
1582
1583     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1584     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1585     // Multiply is commmutative.
1586     if (!foldedLoad) {
1587       foldedLoad = TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1588       if (foldedLoad)
1589         std::swap(N0, N1);
1590     }
1591
1592     SDValue InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, LoReg,
1593                                             N0, SDValue()).getValue(1);
1594
1595     if (foldedLoad) {
1596       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1597                         InFlag };
1598       SDNode *CNode =
1599         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Flag, Ops,
1600                                array_lengthof(Ops));
1601       InFlag = SDValue(CNode, 1);
1602       // Update the chain.
1603       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1604     } else {
1605       InFlag =
1606         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1607     }
1608
1609     // Copy the low half of the result, if it is needed.
1610     if (!SDValue(Node, 0).use_empty()) {
1611       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1612                                                 LoReg, NVT, InFlag);
1613       InFlag = Result.getValue(2);
1614       ReplaceUses(SDValue(Node, 0), Result);
1615       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1616     }
1617     // Copy the high half of the result, if it is needed.
1618     if (!SDValue(Node, 1).use_empty()) {
1619       SDValue Result;
1620       if (HiReg == X86::AH && Subtarget->is64Bit()) {
1621         // Prevent use of AH in a REX instruction by referencing AX instead.
1622         // Shift it down 8 bits.
1623         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1624                                         X86::AX, MVT::i16, InFlag);
1625         InFlag = Result.getValue(2);
1626         Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
1627                                                 Result,
1628                                    CurDAG->getTargetConstant(8, MVT::i8)), 0);
1629         // Then truncate it down to i8.
1630         Result = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT, dl,
1631                                                 MVT::i8, Result);
1632       } else {
1633         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1634                                         HiReg, NVT, InFlag);
1635         InFlag = Result.getValue(2);
1636       }
1637       ReplaceUses(SDValue(Node, 1), Result);
1638       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1639     }
1640
1641     return NULL;
1642   }
1643
1644   case ISD::SDIVREM:
1645   case ISD::UDIVREM: {
1646     SDValue N0 = Node->getOperand(0);
1647     SDValue N1 = Node->getOperand(1);
1648
1649     bool isSigned = Opcode == ISD::SDIVREM;
1650     if (!isSigned) {
1651       switch (NVT.getSimpleVT().SimpleTy) {
1652       default: llvm_unreachable("Unsupported VT!");
1653       case MVT::i8:  Opc = X86::DIV8r;  MOpc = X86::DIV8m;  break;
1654       case MVT::i16: Opc = X86::DIV16r; MOpc = X86::DIV16m; break;
1655       case MVT::i32: Opc = X86::DIV32r; MOpc = X86::DIV32m; break;
1656       case MVT::i64: Opc = X86::DIV64r; MOpc = X86::DIV64m; break;
1657       }
1658     } else {
1659       switch (NVT.getSimpleVT().SimpleTy) {
1660       default: llvm_unreachable("Unsupported VT!");
1661       case MVT::i8:  Opc = X86::IDIV8r;  MOpc = X86::IDIV8m;  break;
1662       case MVT::i16: Opc = X86::IDIV16r; MOpc = X86::IDIV16m; break;
1663       case MVT::i32: Opc = X86::IDIV32r; MOpc = X86::IDIV32m; break;
1664       case MVT::i64: Opc = X86::IDIV64r; MOpc = X86::IDIV64m; break;
1665       }
1666     }
1667
1668     unsigned LoReg, HiReg, ClrReg;
1669     unsigned ClrOpcode, SExtOpcode;
1670     switch (NVT.getSimpleVT().SimpleTy) {
1671     default: llvm_unreachable("Unsupported VT!");
1672     case MVT::i8:
1673       LoReg = X86::AL;  ClrReg = HiReg = X86::AH;
1674       ClrOpcode  = 0;
1675       SExtOpcode = X86::CBW;
1676       break;
1677     case MVT::i16:
1678       LoReg = X86::AX;  HiReg = X86::DX;
1679       ClrOpcode  = X86::MOV16r0; ClrReg = X86::DX;
1680       SExtOpcode = X86::CWD;
1681       break;
1682     case MVT::i32:
1683       LoReg = X86::EAX; ClrReg = HiReg = X86::EDX;
1684       ClrOpcode  = X86::MOV32r0;
1685       SExtOpcode = X86::CDQ;
1686       break;
1687     case MVT::i64:
1688       LoReg = X86::RAX; ClrReg = HiReg = X86::RDX;
1689       ClrOpcode  = X86::MOV64r0;
1690       SExtOpcode = X86::CQO;
1691       break;
1692     }
1693
1694     SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4;
1695     bool foldedLoad = TryFoldLoad(Node, N1, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4);
1696     bool signBitIsZero = CurDAG->SignBitIsZero(N0);
1697
1698     SDValue InFlag;
1699     if (NVT == MVT::i8 && (!isSigned || signBitIsZero)) {
1700       // Special case for div8, just use a move with zero extension to AX to
1701       // clear the upper 8 bits (AH).
1702       SDValue Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, Move, Chain;
1703       if (TryFoldLoad(Node, N0, Tmp0, Tmp1, Tmp2, Tmp3, Tmp4)) {
1704         SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N0.getOperand(0) };
1705         Move =
1706           SDValue(CurDAG->getMachineNode(X86::MOVZX16rm8, dl, MVT::i16,
1707                                          MVT::Other, Ops,
1708                                          array_lengthof(Ops)), 0);
1709         Chain = Move.getValue(1);
1710         ReplaceUses(N0.getValue(1), Chain);
1711       } else {
1712         Move =
1713           SDValue(CurDAG->getMachineNode(X86::MOVZX16rr8, dl, MVT::i16, N0),0);
1714         Chain = CurDAG->getEntryNode();
1715       }
1716       Chain  = CurDAG->getCopyToReg(Chain, dl, X86::AX, Move, SDValue());
1717       InFlag = Chain.getValue(1);
1718     } else {
1719       InFlag =
1720         CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl,
1721                              LoReg, N0, SDValue()).getValue(1);
1722       if (isSigned && !signBitIsZero) {
1723         // Sign extend the low part into the high part.
1724         InFlag =
1725           SDValue(CurDAG->getMachineNode(SExtOpcode, dl, MVT::Flag, InFlag),0);
1726       } else {
1727         // Zero out the high part, effectively zero extending the input.
1728         SDValue ClrNode =
1729           SDValue(CurDAG->getMachineNode(ClrOpcode, dl, NVT), 0);
1730         InFlag = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, ClrReg,
1731                                       ClrNode, InFlag).getValue(1);
1732       }
1733     }
1734
1735     if (foldedLoad) {
1736       SDValue Ops[] = { Tmp0, Tmp1, Tmp2, Tmp3, Tmp4, N1.getOperand(0),
1737                         InFlag };
1738       SDNode *CNode =
1739         CurDAG->getMachineNode(MOpc, dl, MVT::Other, MVT::Flag, Ops,
1740                                array_lengthof(Ops));
1741       InFlag = SDValue(CNode, 1);
1742       // Update the chain.
1743       ReplaceUses(N1.getValue(1), SDValue(CNode, 0));
1744     } else {
1745       InFlag =
1746         SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Flag, N1, InFlag), 0);
1747     }
1748
1749     // Copy the division (low) result, if it is needed.
1750     if (!SDValue(Node, 0).use_empty()) {
1751       SDValue Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1752                                                 LoReg, NVT, InFlag);
1753       InFlag = Result.getValue(2);
1754       ReplaceUses(SDValue(Node, 0), Result);
1755       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1756     }
1757     // Copy the remainder (high) result, if it is needed.
1758     if (!SDValue(Node, 1).use_empty()) {
1759       SDValue Result;
1760       if (HiReg == X86::AH && Subtarget->is64Bit()) {
1761         // Prevent use of AH in a REX instruction by referencing AX instead.
1762         // Shift it down 8 bits.
1763         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1764                                         X86::AX, MVT::i16, InFlag);
1765         InFlag = Result.getValue(2);
1766         Result = SDValue(CurDAG->getMachineNode(X86::SHR16ri, dl, MVT::i16,
1767                                       Result,
1768                                       CurDAG->getTargetConstant(8, MVT::i8)),
1769                          0);
1770         // Then truncate it down to i8.
1771         Result = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT, dl,
1772                                                 MVT::i8, Result);
1773       } else {
1774         Result = CurDAG->getCopyFromReg(CurDAG->getEntryNode(), dl,
1775                                         HiReg, NVT, InFlag);
1776         InFlag = Result.getValue(2);
1777       }
1778       ReplaceUses(SDValue(Node, 1), Result);
1779       DEBUG(dbgs() << "=> "; Result.getNode()->dump(CurDAG); dbgs() << '\n');
1780     }
1781     return NULL;
1782   }
1783
1784   case X86ISD::CMP: {
1785     SDValue N0 = Node->getOperand(0);
1786     SDValue N1 = Node->getOperand(1);
1787
1788     // Look for (X86cmp (and $op, $imm), 0) and see if we can convert it to
1789     // use a smaller encoding.
1790     if (N0.getNode()->getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
1791         N0.getValueType() != MVT::i8 &&
1792         X86::isZeroNode(N1)) {
1793       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getNode()->getOperand(1));
1794       if (!C) break;
1795
1796       // For example, convert "testl %eax, $8" to "testb %al, $8"
1797       if ((C->getZExtValue() & ~UINT64_C(0xff)) == 0 &&
1798           (!(C->getZExtValue() & 0x80) ||
1799            HasNoSignedComparisonUses(Node))) {
1800         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i8);
1801         SDValue Reg = N0.getNode()->getOperand(0);
1802
1803         // On x86-32, only the ABCD registers have 8-bit subregisters.
1804         if (!Subtarget->is64Bit()) {
1805           TargetRegisterClass *TRC = 0;
1806           switch (N0.getValueType().getSimpleVT().SimpleTy) {
1807           case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
1808           case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
1809           default: llvm_unreachable("Unsupported TEST operand type!");
1810           }
1811           SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
1812           Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
1813                                                Reg.getValueType(), Reg, RC), 0);
1814         }
1815
1816         // Extract the l-register.
1817         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT, dl,
1818                                                         MVT::i8, Reg);
1819
1820         // Emit a testb.
1821         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32, Subreg, Imm);
1822       }
1823
1824       // For example, "testl %eax, $2048" to "testb %ah, $8".
1825       if ((C->getZExtValue() & ~UINT64_C(0xff00)) == 0 &&
1826           (!(C->getZExtValue() & 0x8000) ||
1827            HasNoSignedComparisonUses(Node))) {
1828         // Shift the immediate right by 8 bits.
1829         SDValue ShiftedImm = CurDAG->getTargetConstant(C->getZExtValue() >> 8,
1830                                                        MVT::i8);
1831         SDValue Reg = N0.getNode()->getOperand(0);
1832
1833         // Put the value in an ABCD register.
1834         TargetRegisterClass *TRC = 0;
1835         switch (N0.getValueType().getSimpleVT().SimpleTy) {
1836         case MVT::i64: TRC = &X86::GR64_ABCDRegClass; break;
1837         case MVT::i32: TRC = &X86::GR32_ABCDRegClass; break;
1838         case MVT::i16: TRC = &X86::GR16_ABCDRegClass; break;
1839         default: llvm_unreachable("Unsupported TEST operand type!");
1840         }
1841         SDValue RC = CurDAG->getTargetConstant(TRC->getID(), MVT::i32);
1842         Reg = SDValue(CurDAG->getMachineNode(X86::COPY_TO_REGCLASS, dl,
1843                                              Reg.getValueType(), Reg, RC), 0);
1844
1845         // Extract the h-register.
1846         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_8BIT_HI, dl,
1847                                                         MVT::i8, Reg);
1848
1849         // Emit a testb. No special NOREX tricks are needed since there's
1850         // only one GPR operand!
1851         return CurDAG->getMachineNode(X86::TEST8ri, dl, MVT::i32,
1852                                       Subreg, ShiftedImm);
1853       }
1854
1855       // For example, "testl %eax, $32776" to "testw %ax, $32776".
1856       if ((C->getZExtValue() & ~UINT64_C(0xffff)) == 0 &&
1857           N0.getValueType() != MVT::i16 &&
1858           (!(C->getZExtValue() & 0x8000) ||
1859            HasNoSignedComparisonUses(Node))) {
1860         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i16);
1861         SDValue Reg = N0.getNode()->getOperand(0);
1862
1863         // Extract the 16-bit subregister.
1864         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_16BIT, dl,
1865                                                         MVT::i16, Reg);
1866
1867         // Emit a testw.
1868         return CurDAG->getMachineNode(X86::TEST16ri, dl, MVT::i32, Subreg, Imm);
1869       }
1870
1871       // For example, "testq %rax, $268468232" to "testl %eax, $268468232".
1872       if ((C->getZExtValue() & ~UINT64_C(0xffffffff)) == 0 &&
1873           N0.getValueType() == MVT::i64 &&
1874           (!(C->getZExtValue() & 0x80000000) ||
1875            HasNoSignedComparisonUses(Node))) {
1876         SDValue Imm = CurDAG->getTargetConstant(C->getZExtValue(), MVT::i32);
1877         SDValue Reg = N0.getNode()->getOperand(0);
1878
1879         // Extract the 32-bit subregister.
1880         SDValue Subreg = CurDAG->getTargetExtractSubreg(X86::SUBREG_32BIT, dl,
1881                                                         MVT::i32, Reg);
1882
1883         // Emit a testl.
1884         return CurDAG->getMachineNode(X86::TEST32ri, dl, MVT::i32, Subreg, Imm);
1885       }
1886     }
1887     break;
1888   }
1889   }
1890
1891   SDNode *ResNode = SelectCode(Node);
1892
1893   DEBUG(dbgs() << "=> ";
1894         if (ResNode == NULL || ResNode == Node)
1895           Node->dump(CurDAG);
1896         else
1897           ResNode->dump(CurDAG);
1898         dbgs() << '\n');
1899
1900   return ResNode;
1901 }
1902
1903 bool X86DAGToDAGISel::
1904 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
1905                              std::vector<SDValue> &OutOps) {
1906   SDValue Op0, Op1, Op2, Op3, Op4;
1907   switch (ConstraintCode) {
1908   case 'o':   // offsetable        ??
1909   case 'v':   // not offsetable    ??
1910   default: return true;
1911   case 'm':   // memory
1912     if (!SelectAddr(Op.getNode(), Op, Op0, Op1, Op2, Op3, Op4))
1913       return true;
1914     break;
1915   }
1916
1917   OutOps.push_back(Op0);
1918   OutOps.push_back(Op1);
1919   OutOps.push_back(Op2);
1920   OutOps.push_back(Op3);
1921   OutOps.push_back(Op4);
1922   return false;
1923 }
1924
1925 /// createX86ISelDag - This pass converts a legalized DAG into a
1926 /// X86-specific DAG, ready for instruction scheduling.
1927 ///
1928 FunctionPass *llvm::createX86ISelDag(X86TargetMachine &TM,
1929                                      llvm::CodeGenOpt::Level OptLevel) {
1930   return new X86DAGToDAGISel(TM, OptLevel);
1931 }