lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "X86TargetObjectFile.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalAlias.h"
  24 #include "llvm/GlobalVariable.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/Instructions.h"
  27 #include "llvm/Intrinsics.h"
  28 #include "llvm/LLVMContext.h"
  29 #include "llvm/ADT/BitVector.h"
  30 #include "llvm/ADT/VectorExtras.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/Support/MathExtras.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/SmallSet.h"
  42 #include "llvm/ADT/StringExtras.h"
  43 #include "llvm/Support/CommandLine.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 using namespace llvm;
  46
  47 static cl::opt<bool>
  48 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  49
  50 // Disable16Bit - 16-bit operations typically have a larger encoding than
  51 // corresponding 32-bit instructions, and 16-bit code is slow on some
  52 // processors. This is an experimental flag to disable 16-bit operations
  53 // (which forces them to be Legalized to 32-bit operations).
  54 static cl::opt<bool>
  55 Disable16Bit("disable-16bit", cl::Hidden,
  56              cl::desc("Disable use of 16-bit instructions"));
  57
  58 // Forward declarations.
  59 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  60                        SDValue V2);
  61
  62 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  63   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  64   default: llvm_unreachable("unknown subtarget type");
  65   case X86Subtarget::isDarwin:
  66     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  67       return new X8664_MachoTargetObjectFile();
  68     return new X8632_MachoTargetObjectFile();
  69   case X86Subtarget::isELF:
  70     return new TargetLoweringObjectFileELF();
  71   case X86Subtarget::isMingw:
  72   case X86Subtarget::isCygwin:
  73   case X86Subtarget::isWindows:
  74     return new TargetLoweringObjectFileCOFF();
  75   }
  76
  77 }
  78
  79 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  80   : TargetLowering(TM, createTLOF(TM)) {
  81   Subtarget = &TM.getSubtarget<X86Subtarget>();
  82   X86ScalarSSEf64 = Subtarget->hasSSE2();
  83   X86ScalarSSEf32 = Subtarget->hasSSE1();
  84   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  85
  86   RegInfo = TM.getRegisterInfo();
  87   TD = getTargetData();
  88
  89   // Set up the TargetLowering object.
  90
  91   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  92   setShiftAmountType(MVT::i8);
  93   setBooleanContents(ZeroOrOneBooleanContent);
  94   setSchedulingPreference(SchedulingForRegPressure);
  95   setStackPointerRegisterToSaveRestore(X86StackPtr);
  96
  97   if (Subtarget->isTargetDarwin()) {
  98     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  99     setUseUnderscoreSetJmp(false);
 100     setUseUnderscoreLongJmp(false);
 101   } else if (Subtarget->isTargetMingw()) {
 102     // MS runtime is weird: it exports _setjmp, but longjmp!
 103     setUseUnderscoreSetJmp(true);
 104     setUseUnderscoreLongJmp(false);
 105   } else {
 106     setUseUnderscoreSetJmp(true);
 107     setUseUnderscoreLongJmp(true);
 108   }
 109
 110   // Set up the register classes.
 111   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 112   if (!Disable16Bit)
 113     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   if (!Disable16Bit)
 123     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 125   if (!Disable16Bit)
 126     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 127   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 128   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 129
 130   // SETOEQ and SETUNE require checking two conditions.
 131   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 133   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 136   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 137
 138   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 139   // operation.
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 142   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 143
 144   if (Subtarget->is64Bit()) {
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 146     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 147   } else if (!UseSoftFloat) {
 148     if (X86ScalarSSEf64) {
 149       // We have an impenetrably clever algorithm for ui64->double only.
 150       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 151     }
 152     // We have an algorithm for SSE2, and we turn this into a 64-bit
 153     // FILD for other targets.
 154     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 155   }
 156
 157   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 158   // this operation.
 159   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 160   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 161
 162   if (!UseSoftFloat) {
 163     // SSE has no i16 to fp conversion, only i32
 164     if (X86ScalarSSEf32) {
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 166       // f32 and f64 cases are Legal, f80 case is not
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     } else {
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 170       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 171     }
 172   } else {
 173     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 175   }
 176
 177   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 178   // are Legal, f80 is custom lowered.
 179   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 180   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 181
 182   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 185   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 186
 187   if (X86ScalarSSEf32) {
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 189     // f32 and f64 cases are Legal, f80 case is not
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   } else {
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 193     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 194   }
 195
 196   // Handle FP_TO_UINT by promoting the destination to a larger signed
 197   // conversion.
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 199   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 200   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 201
 202   if (Subtarget->is64Bit()) {
 203     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 204     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 205   } else if (!UseSoftFloat) {
 206     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 207       // Expand FP_TO_UINT into a select.
 208       // FIXME: We would like to use a Custom expander here eventually to do
 209       // the optimal thing for SSE vs. the default expansion in the legalizer.
 210       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 211     else
 212       // With SSE3 we can use fisttpll to convert to a signed i64; without
 213       // SSE, we're stuck with a fistpll.
 214       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 215   }
 216
 217   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 218   if (!X86ScalarSSEf64) {
 219     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 220     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 221   }
 222
 223   // Scalar integer divide and remainder are lowered to use operations that
 224   // produce two results, to match the available instructions. This exposes
 225   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 226   // into a single instruction.
 227   //
 228   // Scalar integer multiply-high is also lowered to use two-result
 229   // operations, to match the available instructions. However, plain multiply
 230   // (low) operations are left as Legal, as there are single-result
 231   // instructions for this in x86. Using the two-result multiply instructions
 232   // when both high and low results are needed must be arranged by dagcombine.
 233   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 234   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 235   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 236   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 237   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 238   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 240   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 241   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 242   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 243   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 244   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 246   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 247   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 248   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 249   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 250   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 252   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 253   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 254   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 255   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 256   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 257
 258   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 259   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 260   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 261   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 262   if (Subtarget->is64Bit())
 263     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 264   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 265   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 266   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 267   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 268   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 269   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 270   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 271   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 272
 273   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 274   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 275   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 276   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 277   if (Disable16Bit) {
 278     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 279     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 280   } else {
 281     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 282     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 283   }
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   if (Disable16Bit)
 301     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 302   else
 303     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 307   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 309   if (Disable16Bit)
 310     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 311   else
 312     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 313   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 314   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 315   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 317   if (Subtarget->is64Bit()) {
 318     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 319     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 320   }
 321   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 322
 323   // Darwin ABI issue.
 324   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 325   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 326   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 327   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 328   if (Subtarget->is64Bit())
 329     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 330   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 331   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 332   if (Subtarget->is64Bit()) {
 333     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 334     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 335     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 336     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 337     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 338   }
 339   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 340   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 341   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 342   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 343   if (Subtarget->is64Bit()) {
 344     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 345     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 346     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 347   }
 348
 349   if (Subtarget->hasSSE1())
 350     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 351
 352   if (!Subtarget->hasSSE2())
 353     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 354
 355   // Expand certain atomics
 356   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 360
 361   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 365
 366   if (!Subtarget->is64Bit()) {
 367     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 374   }
 375
 376   // FIXME - use subtarget debug flags
 377   if (!Subtarget->isTargetDarwin() &&
 378       !Subtarget->isTargetELF() &&
 379       !Subtarget->isTargetCygMing()) {
 380     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 381   }
 382
 383   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 384   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 387   if (Subtarget->is64Bit()) {
 388     setExceptionPointerRegister(X86::RAX);
 389     setExceptionSelectorRegister(X86::RDX);
 390   } else {
 391     setExceptionPointerRegister(X86::EAX);
 392     setExceptionSelectorRegister(X86::EDX);
 393   }
 394   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 396
 397   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 398
 399   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 400
 401   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 402   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 403   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 404   if (Subtarget->is64Bit()) {
 405     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 406     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 407   } else {
 408     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 409     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 410   }
 411
 412   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 413   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 414   if (Subtarget->is64Bit())
 415     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 416   if (Subtarget->isTargetCygMing())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 418   else
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 420
 421   if (!UseSoftFloat && X86ScalarSSEf64) {
 422     // f32 and f64 use SSE.
 423     // Set up the FP register classes.
 424     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 425     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 426
 427     // Use ANDPD to simulate FABS.
 428     setOperationAction(ISD::FABS , MVT::f64, Custom);
 429     setOperationAction(ISD::FABS , MVT::f32, Custom);
 430
 431     // Use XORP to simulate FNEG.
 432     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 433     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 434
 435     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 436     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 438
 439     // We don't support sin/cos/fmod
 440     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 441     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 442     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 444
 445     // Expand FP immediates into loads from the stack, except for the special
 446     // cases we handle.
 447     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 448     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 449   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 450     // Use SSE for f32, x87 for f64.
 451     // Set up the FP register classes.
 452     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 453     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 454
 455     // Use ANDPS to simulate FABS.
 456     setOperationAction(ISD::FABS , MVT::f32, Custom);
 457
 458     // Use XORP to simulate FNEG.
 459     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 460
 461     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 462
 463     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 464     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 466
 467     // We don't support sin/cos/fmod
 468     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 469     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 470
 471     // Special cases we handle for FP constants.
 472     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 473     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 474     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 475     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 476     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 477
 478     if (!UnsafeFPMath) {
 479       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 480       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 481     }
 482   } else if (!UseSoftFloat) {
 483     // f32 and f64 in x87.
 484     // Set up the FP register classes.
 485     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 486     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 487
 488     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 489     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 490     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 492
 493     if (!UnsafeFPMath) {
 494       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 495       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 496     }
 497     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 498     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 499     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 500     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 501     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 502     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 503     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 504     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 505   }
 506
 507   // Long double always uses X87.
 508   if (!UseSoftFloat) {
 509     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 510     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 511     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 512     {
 513       bool ignored;
 514       APFloat TmpFlt(+0.0);
 515       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 516                      &ignored);
 517       addLegalFPImmediate(TmpFlt);  // FLD0
 518       TmpFlt.changeSign();
 519       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 520       APFloat TmpFlt2(+1.0);
 521       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 522                       &ignored);
 523       addLegalFPImmediate(TmpFlt2);  // FLD1
 524       TmpFlt2.changeSign();
 525       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 526     }
 527
 528     if (!UnsafeFPMath) {
 529       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 530       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 531     }
 532   }
 533
 534   // Always use a library call for pow.
 535   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 536   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 538
 539   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 540   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 542   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 544
 545   // First set operation action for all vector types to either promote
 546   // (for widening) or expand (for scalarization). Then we will selectively
 547   // turn on ones that can be effectively codegen'd.
 548   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 549        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 550     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 565     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 599     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 604          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 605       setTruncStoreAction((MVT::SimpleValueType)VT,
 606                           (MVT::SimpleValueType)InnerVT, Expand);
 607     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 608     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610   }
 611
 612   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 613   // with -msoft-float, disable use of MMX as well.
 614   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 615     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 616     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 617     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 618     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 619     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 620
 621     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 622     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 623     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 625
 626     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 627     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 628     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 630
 631     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 632     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 633
 634     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 635     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 636     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 637     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 638     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 639     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 640     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 641
 642     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 643     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 644     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 645     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 646     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 647     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 648     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 649
 650     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 651     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 652     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 653     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 654     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 655     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 656     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 657
 658     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 659     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 660     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 661     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 662     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 663     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 664     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 665     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 666     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 667
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 671     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 673
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 676     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 677     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 678
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 680     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 681     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 682     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 683
 684     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 685
 686     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 687     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 688     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 689     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 690     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 691     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 692     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 693   }
 694
 695   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 696     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 697
 698     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 699     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 700     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 701     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 702     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 703     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 704     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 706     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 707     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 708     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 709     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 710   }
 711
 712   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 713     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 714
 715     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 716     // registers cannot be used even for integer operations.
 717     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 718     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 719     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 720     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 721
 722     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 723     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 724     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 725     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 726     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 727     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 728     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 729     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 730     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 731     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 733     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 734     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 735     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 736     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 737     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 738
 739     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 740     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 741     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 742     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 743
 744     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 745     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 746     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 747     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 748     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 749
 750     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 751     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 752     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 753     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 755
 756     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 757     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 758       EVT VT = (MVT::SimpleValueType)i;
 759       // Do not attempt to custom lower non-power-of-2 vectors
 760       if (!isPowerOf2_32(VT.getVectorNumElements()))
 761         continue;
 762       // Do not attempt to custom lower non-128-bit vectors
 763       if (!VT.is128BitVector())
 764         continue;
 765       setOperationAction(ISD::BUILD_VECTOR,
 766                          VT.getSimpleVT().SimpleTy, Custom);
 767       setOperationAction(ISD::VECTOR_SHUFFLE,
 768                          VT.getSimpleVT().SimpleTy, Custom);
 769       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 770                          VT.getSimpleVT().SimpleTy, Custom);
 771     }
 772
 773     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 774     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 775     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 776     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 777     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 778     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 779
 780     if (Subtarget->is64Bit()) {
 781       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 782       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 783     }
 784
 785     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 786     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 787       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 788       EVT VT = SVT;
 789
 790       // Do not attempt to promote non-128-bit vectors
 791       if (!VT.is128BitVector()) {
 792         continue;
 793       }
 794       setOperationAction(ISD::AND,    SVT, Promote);
 795       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 796       setOperationAction(ISD::OR,     SVT, Promote);
 797       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 798       setOperationAction(ISD::XOR,    SVT, Promote);
 799       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 800       setOperationAction(ISD::LOAD,   SVT, Promote);
 801       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 802       setOperationAction(ISD::SELECT, SVT, Promote);
 803       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 804     }
 805
 806     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 807
 808     // Custom lower v2i64 and v2f64 selects.
 809     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 810     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 811     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 812     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 813
 814     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 815     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 816     if (!DisableMMX && Subtarget->hasMMX()) {
 817       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 818       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 819     }
 820   }
 821
 822   if (Subtarget->hasSSE41()) {
 823     // FIXME: Do we need to handle scalar-to-vector here?
 824     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 825
 826     // i8 and i16 vectors are custom , because the source register and source
 827     // source memory operand types are not the same width.  f32 vectors are
 828     // custom since the immediate controlling the insert encodes additional
 829     // information.
 830     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 831     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 832     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 833     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 834
 835     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 836     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 837     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 838     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 839
 840     if (Subtarget->is64Bit()) {
 841       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 842       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 843     }
 844   }
 845
 846   if (Subtarget->hasSSE42()) {
 847     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 848   }
 849
 850   if (!UseSoftFloat && Subtarget->hasAVX()) {
 851     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 852     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 853     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 854     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 855
 856     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 857     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 858     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 859     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 860     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 861     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 862     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 863     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 864     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 865     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 866     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 867     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 868     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 869     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 870     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 871
 872     // Operations to consider commented out -v16i16 v32i8
 873     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 874     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 875     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 876     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 877     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 878     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 879     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 880     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 881     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 882     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 883     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 884     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 885     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 886     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 887
 888     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 889     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 890     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 891     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 892
 893     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 894     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 895     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 896     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 897     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 898
 899     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 900     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 901     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 902     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 903     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 904     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 905
 906 #if 0
 907     // Not sure we want to do this since there are no 256-bit integer
 908     // operations in AVX
 909
 910     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 911     // This includes 256-bit vectors
 912     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 913       EVT VT = (MVT::SimpleValueType)i;
 914
 915       // Do not attempt to custom lower non-power-of-2 vectors
 916       if (!isPowerOf2_32(VT.getVectorNumElements()))
 917         continue;
 918
 919       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 920       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 921       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 922     }
 923
 924     if (Subtarget->is64Bit()) {
 925       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 926       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 927     }
 928 #endif
 929
 930 #if 0
 931     // Not sure we want to do this since there are no 256-bit integer
 932     // operations in AVX
 933
 934     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 935     // Including 256-bit vectors
 936     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 937       EVT VT = (MVT::SimpleValueType)i;
 938
 939       if (!VT.is256BitVector()) {
 940         continue;
 941       }
 942       setOperationAction(ISD::AND,    VT, Promote);
 943       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 944       setOperationAction(ISD::OR,     VT, Promote);
 945       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 946       setOperationAction(ISD::XOR,    VT, Promote);
 947       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 948       setOperationAction(ISD::LOAD,   VT, Promote);
 949       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 950       setOperationAction(ISD::SELECT, VT, Promote);
 951       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 952     }
 953
 954     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 955 #endif
 956   }
 957
 958   // We want to custom lower some of our intrinsics.
 959   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 960
 961   // Add/Sub/Mul with overflow operations are custom lowered.
 962   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 963   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 964   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 965   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 966   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 967   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 968   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 969   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 970   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 971   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 972
 973   if (!Subtarget->is64Bit()) {
 974     // These libcalls are not available in 32-bit.
 975     setLibcallName(RTLIB::SHL_I128, 0);
 976     setLibcallName(RTLIB::SRL_I128, 0);
 977     setLibcallName(RTLIB::SRA_I128, 0);
 978   }
 979
 980   // We have target-specific dag combine patterns for the following nodes:
 981   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 982   setTargetDAGCombine(ISD::BUILD_VECTOR);
 983   setTargetDAGCombine(ISD::SELECT);
 984   setTargetDAGCombine(ISD::SHL);
 985   setTargetDAGCombine(ISD::SRA);
 986   setTargetDAGCombine(ISD::SRL);
 987   setTargetDAGCombine(ISD::OR);
 988   setTargetDAGCombine(ISD::STORE);
 989   setTargetDAGCombine(ISD::MEMBARRIER);
 990   setTargetDAGCombine(ISD::ZERO_EXTEND);
 991   if (Subtarget->is64Bit())
 992     setTargetDAGCombine(ISD::MUL);
 993
 994   computeRegisterProperties();
 995
 996   // Divide and reminder operations have no vector equivalent and can
 997   // trap. Do a custom widening for these operations in which we never
 998   // generate more divides/remainder than the original vector width.
 999   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1000        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
1001     if (!isTypeLegal((MVT::SimpleValueType)VT)) {
1002       setOperationAction(ISD::SDIV, (MVT::SimpleValueType) VT, Custom);
1003       setOperationAction(ISD::UDIV, (MVT::SimpleValueType) VT, Custom);
1004       setOperationAction(ISD::SREM, (MVT::SimpleValueType) VT, Custom);
1005       setOperationAction(ISD::UREM, (MVT::SimpleValueType) VT, Custom);
1006     }
1007   }
1008
1009   // FIXME: These should be based on subtarget info. Plus, the values should
1010   // be smaller when we are in optimizing for size mode.
1011   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1012   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1013   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1014   setPrefLoopAlignment(16);
1015   benefitFromCodePlacementOpt = true;
1016 }
1017
1018
1019 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1020   return MVT::i8;
1021 }
1022
1023
1024 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1025 /// the desired ByVal argument alignment.
1026 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1027   if (MaxAlign == 16)
1028     return;
1029   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1030     if (VTy->getBitWidth() == 128)
1031       MaxAlign = 16;
1032   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1033     unsigned EltAlign = 0;
1034     getMaxByValAlign(ATy->getElementType(), EltAlign);
1035     if (EltAlign > MaxAlign)
1036       MaxAlign = EltAlign;
1037   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1038     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1039       unsigned EltAlign = 0;
1040       getMaxByValAlign(STy->getElementType(i), EltAlign);
1041       if (EltAlign > MaxAlign)
1042         MaxAlign = EltAlign;
1043       if (MaxAlign == 16)
1044         break;
1045     }
1046   }
1047   return;
1048 }
1049
1050 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1051 /// function arguments in the caller parameter area. For X86, aggregates
1052 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1053 /// are at 4-byte boundaries.
1054 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1055   if (Subtarget->is64Bit()) {
1056     // Max of 8 and alignment of type.
1057     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1058     if (TyAlign > 8)
1059       return TyAlign;
1060     return 8;
1061   }
1062
1063   unsigned Align = 4;
1064   if (Subtarget->hasSSE1())
1065     getMaxByValAlign(Ty, Align);
1066   return Align;
1067 }
1068
1069 /// getOptimalMemOpType - Returns the target specific optimal type for load
1070 /// and store operations as a result of memset, memcpy, and memmove
1071 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1072 /// determining it.
1073 EVT
1074 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1075                                        bool isSrcConst, bool isSrcStr,
1076                                        SelectionDAG &DAG) const {
1077   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1078   // linux.  This is because the stack realignment code can't handle certain
1079   // cases like PR2962.  This should be removed when PR2962 is fixed.
1080   const Function *F = DAG.getMachineFunction().getFunction();
1081   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1082   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1083     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1084       return MVT::v4i32;
1085     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1086       return MVT::v4f32;
1087   }
1088   if (Subtarget->is64Bit() && Size >= 8)
1089     return MVT::i64;
1090   return MVT::i32;
1091 }
1092
1093 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1094 /// jumptable.
1095 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1096                                                       SelectionDAG &DAG) const {
1097   if (!Subtarget->is64Bit())
1098     // This doesn't have DebugLoc associated with it, but is not really the
1099     // same as a Register.
1100     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1101                        getPointerTy());
1102   return Table;
1103 }
1104
1105 /// getFunctionAlignment - Return the Log2 alignment of this function.
1106 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1107   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1108 }
1109
1110 //===----------------------------------------------------------------------===//
1111 //               Return Value Calling Convention Implementation
1112 //===----------------------------------------------------------------------===//
1113
1114 #include "X86GenCallingConv.inc"
1115
1116 bool
1117 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1118                         const SmallVectorImpl<EVT> &OutTys,
1119                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1120                         SelectionDAG &DAG) {
1121   SmallVector<CCValAssign, 16> RVLocs;
1122   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1123                  RVLocs, *DAG.getContext());
1124   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1125 }
1126
1127 SDValue
1128 X86TargetLowering::LowerReturn(SDValue Chain,
1129                                CallingConv::ID CallConv, bool isVarArg,
1130                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1131                                DebugLoc dl, SelectionDAG &DAG) {
1132
1133   SmallVector<CCValAssign, 16> RVLocs;
1134   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1135                  RVLocs, *DAG.getContext());
1136   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1137
1138   // If this is the first return lowered for this function, add the regs to the
1139   // liveout set for the function.
1140   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1141     for (unsigned i = 0; i != RVLocs.size(); ++i)
1142       if (RVLocs[i].isRegLoc())
1143         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1144   }
1145
1146   SDValue Flag;
1147
1148   SmallVector<SDValue, 6> RetOps;
1149   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1150   // Operand #1 = Bytes To Pop
1151   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1152
1153   // Copy the result values into the output registers.
1154   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1155     CCValAssign &VA = RVLocs[i];
1156     assert(VA.isRegLoc() && "Can only return in registers!");
1157     SDValue ValToCopy = Outs[i].Val;
1158
1159     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1160     // the RET instruction and handled by the FP Stackifier.
1161     if (VA.getLocReg() == X86::ST0 ||
1162         VA.getLocReg() == X86::ST1) {
1163       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1164       // change the value to the FP stack register class.
1165       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1166         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1167       RetOps.push_back(ValToCopy);
1168       // Don't emit a copytoreg.
1169       continue;
1170     }
1171
1172     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1173     // which is returned in RAX / RDX.
1174     if (Subtarget->is64Bit()) {
1175       EVT ValVT = ValToCopy.getValueType();
1176       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1177         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1178         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1179           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1180       }
1181     }
1182
1183     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1184     Flag = Chain.getValue(1);
1185   }
1186
1187   // The x86-64 ABI for returning structs by value requires that we copy
1188   // the sret argument into %rax for the return. We saved the argument into
1189   // a virtual register in the entry block, so now we copy the value out
1190   // and into %rax.
1191   if (Subtarget->is64Bit() &&
1192       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1193     MachineFunction &MF = DAG.getMachineFunction();
1194     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1195     unsigned Reg = FuncInfo->getSRetReturnReg();
1196     if (!Reg) {
1197       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1198       FuncInfo->setSRetReturnReg(Reg);
1199     }
1200     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1201
1202     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1203     Flag = Chain.getValue(1);
1204
1205     // RAX now acts like a return value.
1206     MF.getRegInfo().addLiveOut(X86::RAX);
1207   }
1208
1209   RetOps[0] = Chain;  // Update chain.
1210
1211   // Add the flag if we have it.
1212   if (Flag.getNode())
1213     RetOps.push_back(Flag);
1214
1215   return DAG.getNode(X86ISD::RET_FLAG, dl,
1216                      MVT::Other, &RetOps[0], RetOps.size());
1217 }
1218
1219 /// LowerCallResult - Lower the result values of a call into the
1220 /// appropriate copies out of appropriate physical registers.
1221 ///
1222 SDValue
1223 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1224                                    CallingConv::ID CallConv, bool isVarArg,
1225                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1226                                    DebugLoc dl, SelectionDAG &DAG,
1227                                    SmallVectorImpl<SDValue> &InVals) {
1228
1229   // Assign locations to each value returned by this call.
1230   SmallVector<CCValAssign, 16> RVLocs;
1231   bool Is64Bit = Subtarget->is64Bit();
1232   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1233                  RVLocs, *DAG.getContext());
1234   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1235
1236   // Copy all of the result registers out of their specified physreg.
1237   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1238     CCValAssign &VA = RVLocs[i];
1239     EVT CopyVT = VA.getValVT();
1240
1241     // If this is x86-64, and we disabled SSE, we can't return FP values
1242     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1243         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1244       llvm_report_error("SSE register return with SSE disabled");
1245     }
1246
1247     // If this is a call to a function that returns an fp value on the floating
1248     // point stack, but where we prefer to use the value in xmm registers, copy
1249     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1250     if ((VA.getLocReg() == X86::ST0 ||
1251          VA.getLocReg() == X86::ST1) &&
1252         isScalarFPTypeInSSEReg(VA.getValVT())) {
1253       CopyVT = MVT::f80;
1254     }
1255
1256     SDValue Val;
1257     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1258       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1259       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1260         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1261                                    MVT::v2i64, InFlag).getValue(1);
1262         Val = Chain.getValue(0);
1263         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1264                           Val, DAG.getConstant(0, MVT::i64));
1265       } else {
1266         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1267                                    MVT::i64, InFlag).getValue(1);
1268         Val = Chain.getValue(0);
1269       }
1270       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1271     } else {
1272       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1273                                  CopyVT, InFlag).getValue(1);
1274       Val = Chain.getValue(0);
1275     }
1276     InFlag = Chain.getValue(2);
1277
1278     if (CopyVT != VA.getValVT()) {
1279       // Round the F80 the right size, which also moves to the appropriate xmm
1280       // register.
1281       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1282                         // This truncation won't change the value.
1283                         DAG.getIntPtrConstant(1));
1284     }
1285
1286     InVals.push_back(Val);
1287   }
1288
1289   return Chain;
1290 }
1291
1292
1293 //===----------------------------------------------------------------------===//
1294 //                C & StdCall & Fast Calling Convention implementation
1295 //===----------------------------------------------------------------------===//
1296 //  StdCall calling convention seems to be standard for many Windows' API
1297 //  routines and around. It differs from C calling convention just a little:
1298 //  callee should clean up the stack, not caller. Symbols should be also
1299 //  decorated in some fancy way :) It doesn't support any vector arguments.
1300 //  For info on fast calling convention see Fast Calling Convention (tail call)
1301 //  implementation LowerX86_32FastCCCallTo.
1302
1303 /// CallIsStructReturn - Determines whether a call uses struct return
1304 /// semantics.
1305 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1306   if (Outs.empty())
1307     return false;
1308
1309   return Outs[0].Flags.isSRet();
1310 }
1311
1312 /// ArgsAreStructReturn - Determines whether a function uses struct
1313 /// return semantics.
1314 static bool
1315 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1316   if (Ins.empty())
1317     return false;
1318
1319   return Ins[0].Flags.isSRet();
1320 }
1321
1322 /// IsCalleePop - Determines whether the callee is required to pop its
1323 /// own arguments. Callee pop is necessary to support tail calls.
1324 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1325   if (IsVarArg)
1326     return false;
1327
1328   switch (CallingConv) {
1329   default:
1330     return false;
1331   case CallingConv::X86_StdCall:
1332     return !Subtarget->is64Bit();
1333   case CallingConv::X86_FastCall:
1334     return !Subtarget->is64Bit();
1335   case CallingConv::Fast:
1336     return PerformTailCallOpt;
1337   }
1338 }
1339
1340 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1341 /// given CallingConvention value.
1342 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1343   if (Subtarget->is64Bit()) {
1344     if (Subtarget->isTargetWin64())
1345       return CC_X86_Win64_C;
1346     else
1347       return CC_X86_64_C;
1348   }
1349
1350   if (CC == CallingConv::X86_FastCall)
1351     return CC_X86_32_FastCall;
1352   else if (CC == CallingConv::Fast)
1353     return CC_X86_32_FastCC;
1354   else
1355     return CC_X86_32_C;
1356 }
1357
1358 /// NameDecorationForCallConv - Selects the appropriate decoration to
1359 /// apply to a MachineFunction containing a given calling convention.
1360 NameDecorationStyle
1361 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1362   if (CallConv == CallingConv::X86_FastCall)
1363     return FastCall;
1364   else if (CallConv == CallingConv::X86_StdCall)
1365     return StdCall;
1366   return None;
1367 }
1368
1369
1370 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1371 /// by "Src" to address "Dst" with size and alignment information specified by
1372 /// the specific parameter attribute. The copy will be passed as a byval
1373 /// function parameter.
1374 static SDValue
1375 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1376                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1377                           DebugLoc dl) {
1378   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1379   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1380                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1381 }
1382
1383 SDValue
1384 X86TargetLowering::LowerMemArgument(SDValue Chain,
1385                                     CallingConv::ID CallConv,
1386                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1387                                     DebugLoc dl, SelectionDAG &DAG,
1388                                     const CCValAssign &VA,
1389                                     MachineFrameInfo *MFI,
1390                                     unsigned i) {
1391
1392   // Create the nodes corresponding to a load from this parameter slot.
1393   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1394   bool AlwaysUseMutable = (CallConv==CallingConv::Fast) && PerformTailCallOpt;
1395   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1396   EVT ValVT;
1397
1398   // If value is passed by pointer we have address passed instead of the value
1399   // itself.
1400   if (VA.getLocInfo() == CCValAssign::Indirect)
1401     ValVT = VA.getLocVT();
1402   else
1403     ValVT = VA.getValVT();
1404
1405   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1406   // changed with more analysis.
1407   // In case of tail call optimization mark all arguments mutable. Since they
1408   // could be overwritten by lowering of arguments in case of a tail call.
1409   int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1410                                   VA.getLocMemOffset(), isImmutable, false);
1411   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1412   if (Flags.isByVal())
1413     return FIN;
1414   return DAG.getLoad(ValVT, dl, Chain, FIN,
1415                      PseudoSourceValue::getFixedStack(FI), 0);
1416 }
1417
1418 SDValue
1419 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1420                                         CallingConv::ID CallConv,
1421                                         bool isVarArg,
1422                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1423                                         DebugLoc dl,
1424                                         SelectionDAG &DAG,
1425                                         SmallVectorImpl<SDValue> &InVals) {
1426
1427   MachineFunction &MF = DAG.getMachineFunction();
1428   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1429
1430   const Function* Fn = MF.getFunction();
1431   if (Fn->hasExternalLinkage() &&
1432       Subtarget->isTargetCygMing() &&
1433       Fn->getName() == "main")
1434     FuncInfo->setForceFramePointer(true);
1435
1436   // Decorate the function name.
1437   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1438
1439   MachineFrameInfo *MFI = MF.getFrameInfo();
1440   bool Is64Bit = Subtarget->is64Bit();
1441   bool IsWin64 = Subtarget->isTargetWin64();
1442
1443   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1444          "Var args not supported with calling convention fastcc");
1445
1446   // Assign locations to all of the incoming arguments.
1447   SmallVector<CCValAssign, 16> ArgLocs;
1448   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1449                  ArgLocs, *DAG.getContext());
1450   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1451
1452   unsigned LastVal = ~0U;
1453   SDValue ArgValue;
1454   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1455     CCValAssign &VA = ArgLocs[i];
1456     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1457     // places.
1458     assert(VA.getValNo() != LastVal &&
1459            "Don't support value assigned to multiple locs yet");
1460     LastVal = VA.getValNo();
1461
1462     if (VA.isRegLoc()) {
1463       EVT RegVT = VA.getLocVT();
1464       TargetRegisterClass *RC = NULL;
1465       if (RegVT == MVT::i32)
1466         RC = X86::GR32RegisterClass;
1467       else if (Is64Bit && RegVT == MVT::i64)
1468         RC = X86::GR64RegisterClass;
1469       else if (RegVT == MVT::f32)
1470         RC = X86::FR32RegisterClass;
1471       else if (RegVT == MVT::f64)
1472         RC = X86::FR64RegisterClass;
1473       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1474         RC = X86::VR128RegisterClass;
1475       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1476         RC = X86::VR64RegisterClass;
1477       else
1478         llvm_unreachable("Unknown argument type!");
1479
1480       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1481       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1482
1483       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1484       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1485       // right size.
1486       if (VA.getLocInfo() == CCValAssign::SExt)
1487         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1488                                DAG.getValueType(VA.getValVT()));
1489       else if (VA.getLocInfo() == CCValAssign::ZExt)
1490         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1491                                DAG.getValueType(VA.getValVT()));
1492       else if (VA.getLocInfo() == CCValAssign::BCvt)
1493         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1494
1495       if (VA.isExtInLoc()) {
1496         // Handle MMX values passed in XMM regs.
1497         if (RegVT.isVector()) {
1498           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1499                                  ArgValue, DAG.getConstant(0, MVT::i64));
1500           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1501         } else
1502           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1503       }
1504     } else {
1505       assert(VA.isMemLoc());
1506       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1507     }
1508
1509     // If value is passed via pointer - do a load.
1510     if (VA.getLocInfo() == CCValAssign::Indirect)
1511       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1512
1513     InVals.push_back(ArgValue);
1514   }
1515
1516   // The x86-64 ABI for returning structs by value requires that we copy
1517   // the sret argument into %rax for the return. Save the argument into
1518   // a virtual register so that we can access it from the return points.
1519   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1520     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1521     unsigned Reg = FuncInfo->getSRetReturnReg();
1522     if (!Reg) {
1523       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1524       FuncInfo->setSRetReturnReg(Reg);
1525     }
1526     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1527     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1528   }
1529
1530   unsigned StackSize = CCInfo.getNextStackOffset();
1531   // align stack specially for tail calls
1532   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1533     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1534
1535   // If the function takes variable number of arguments, make a frame index for
1536   // the start of the first vararg value... for expansion of llvm.va_start.
1537   if (isVarArg) {
1538     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1539       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1540     }
1541     if (Is64Bit) {
1542       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1543
1544       // FIXME: We should really autogenerate these arrays
1545       static const unsigned GPR64ArgRegsWin64[] = {
1546         X86::RCX, X86::RDX, X86::R8,  X86::R9
1547       };
1548       static const unsigned XMMArgRegsWin64[] = {
1549         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1550       };
1551       static const unsigned GPR64ArgRegs64Bit[] = {
1552         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1553       };
1554       static const unsigned XMMArgRegs64Bit[] = {
1555         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1556         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1557       };
1558       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1559
1560       if (IsWin64) {
1561         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1562         GPR64ArgRegs = GPR64ArgRegsWin64;
1563         XMMArgRegs = XMMArgRegsWin64;
1564       } else {
1565         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1566         GPR64ArgRegs = GPR64ArgRegs64Bit;
1567         XMMArgRegs = XMMArgRegs64Bit;
1568       }
1569       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1570                                                        TotalNumIntRegs);
1571       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1572                                                        TotalNumXMMRegs);
1573
1574       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1575       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1576              "SSE register cannot be used when SSE is disabled!");
1577       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1578              "SSE register cannot be used when SSE is disabled!");
1579       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1580         // Kernel mode asks for SSE to be disabled, so don't push them
1581         // on the stack.
1582         TotalNumXMMRegs = 0;
1583
1584       // For X86-64, if there are vararg parameters that are passed via
1585       // registers, then we must store them to their spots on the stack so they
1586       // may be loaded by deferencing the result of va_next.
1587       VarArgsGPOffset = NumIntRegs * 8;
1588       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1589       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1590                                                  TotalNumXMMRegs * 16, 16,
1591                                                  false);
1592
1593       // Store the integer parameter registers.
1594       SmallVector<SDValue, 8> MemOps;
1595       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1596       unsigned Offset = VarArgsGPOffset;
1597       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1598         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1599                                   DAG.getIntPtrConstant(Offset));
1600         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1601                                      X86::GR64RegisterClass);
1602         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1603         SDValue Store =
1604           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1605                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1606                        Offset);
1607         MemOps.push_back(Store);
1608         Offset += 8;
1609       }
1610
1611       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1612         // Now store the XMM (fp + vector) parameter registers.
1613         SmallVector<SDValue, 11> SaveXMMOps;
1614         SaveXMMOps.push_back(Chain);
1615
1616         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1617         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1618         SaveXMMOps.push_back(ALVal);
1619
1620         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1621         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1622
1623         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1624           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1625                                        X86::VR128RegisterClass);
1626           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1627           SaveXMMOps.push_back(Val);
1628         }
1629         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1630                                      MVT::Other,
1631                                      &SaveXMMOps[0], SaveXMMOps.size()));
1632       }
1633
1634       if (!MemOps.empty())
1635         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1636                             &MemOps[0], MemOps.size());
1637     }
1638   }
1639
1640   // Some CCs need callee pop.
1641   if (IsCalleePop(isVarArg, CallConv)) {
1642     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1643     BytesCallerReserves = 0;
1644   } else {
1645     BytesToPopOnReturn  = 0; // Callee pops nothing.
1646     // If this is an sret function, the return should pop the hidden pointer.
1647     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1648       BytesToPopOnReturn = 4;
1649     BytesCallerReserves = StackSize;
1650   }
1651
1652   if (!Is64Bit) {
1653     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1654     if (CallConv == CallingConv::X86_FastCall)
1655       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1656   }
1657
1658   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1659
1660   return Chain;
1661 }
1662
1663 SDValue
1664 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1665                                     SDValue StackPtr, SDValue Arg,
1666                                     DebugLoc dl, SelectionDAG &DAG,
1667                                     const CCValAssign &VA,
1668                                     ISD::ArgFlagsTy Flags) {
1669   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1670   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1671   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1672   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1673   if (Flags.isByVal()) {
1674     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1675   }
1676   return DAG.getStore(Chain, dl, Arg, PtrOff,
1677                       PseudoSourceValue::getStack(), LocMemOffset);
1678 }
1679
1680 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1681 /// optimization is performed and it is required.
1682 SDValue
1683 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1684                                            SDValue &OutRetAddr,
1685                                            SDValue Chain,
1686                                            bool IsTailCall,
1687                                            bool Is64Bit,
1688                                            int FPDiff,
1689                                            DebugLoc dl) {
1690   if (!IsTailCall || FPDiff==0) return Chain;
1691
1692   // Adjust the Return address stack slot.
1693   EVT VT = getPointerTy();
1694   OutRetAddr = getReturnAddressFrameIndex(DAG);
1695
1696   // Load the "old" Return address.
1697   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1698   return SDValue(OutRetAddr.getNode(), 1);
1699 }
1700
1701 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1702 /// optimization is performed and it is required (FPDiff!=0).
1703 static SDValue
1704 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1705                          SDValue Chain, SDValue RetAddrFrIdx,
1706                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1707   // Store the return address to the appropriate stack slot.
1708   if (!FPDiff) return Chain;
1709   // Calculate the new stack slot for the return address.
1710   int SlotSize = Is64Bit ? 8 : 4;
1711   int NewReturnAddrFI =
1712     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize,
1713                                          true, false);
1714   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1715   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1716   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1717                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1718   return Chain;
1719 }
1720
1721 SDValue
1722 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1723                              CallingConv::ID CallConv, bool isVarArg,
1724                              bool isTailCall,
1725                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1726                              const SmallVectorImpl<ISD::InputArg> &Ins,
1727                              DebugLoc dl, SelectionDAG &DAG,
1728                              SmallVectorImpl<SDValue> &InVals) {
1729
1730   MachineFunction &MF = DAG.getMachineFunction();
1731   bool Is64Bit        = Subtarget->is64Bit();
1732   bool IsStructRet    = CallIsStructReturn(Outs);
1733
1734   assert((!isTailCall ||
1735           (CallConv == CallingConv::Fast && PerformTailCallOpt)) &&
1736          "IsEligibleForTailCallOptimization missed a case!");
1737   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1738          "Var args not supported with calling convention fastcc");
1739
1740   // Analyze operands of the call, assigning locations to each operand.
1741   SmallVector<CCValAssign, 16> ArgLocs;
1742   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1743                  ArgLocs, *DAG.getContext());
1744   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1745
1746   // Get a count of how many bytes are to be pushed on the stack.
1747   unsigned NumBytes = CCInfo.getNextStackOffset();
1748   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1749     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1750
1751   int FPDiff = 0;
1752   if (isTailCall) {
1753     // Lower arguments at fp - stackoffset + fpdiff.
1754     unsigned NumBytesCallerPushed =
1755       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1756     FPDiff = NumBytesCallerPushed - NumBytes;
1757
1758     // Set the delta of movement of the returnaddr stackslot.
1759     // But only set if delta is greater than previous delta.
1760     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1761       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1762   }
1763
1764   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1765
1766   SDValue RetAddrFrIdx;
1767   // Load return adress for tail calls.
1768   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1769                                   FPDiff, dl);
1770
1771   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1772   SmallVector<SDValue, 8> MemOpChains;
1773   SDValue StackPtr;
1774
1775   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1776   // of tail call optimization arguments are handle later.
1777   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1778     CCValAssign &VA = ArgLocs[i];
1779     EVT RegVT = VA.getLocVT();
1780     SDValue Arg = Outs[i].Val;
1781     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1782     bool isByVal = Flags.isByVal();
1783
1784     // Promote the value if needed.
1785     switch (VA.getLocInfo()) {
1786     default: llvm_unreachable("Unknown loc info!");
1787     case CCValAssign::Full: break;
1788     case CCValAssign::SExt:
1789       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1790       break;
1791     case CCValAssign::ZExt:
1792       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1793       break;
1794     case CCValAssign::AExt:
1795       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1796         // Special case: passing MMX values in XMM registers.
1797         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1798         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1799         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1800       } else
1801         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1802       break;
1803     case CCValAssign::BCvt:
1804       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1805       break;
1806     case CCValAssign::Indirect: {
1807       // Store the argument.
1808       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1809       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1810       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1811                            PseudoSourceValue::getFixedStack(FI), 0);
1812       Arg = SpillSlot;
1813       break;
1814     }
1815     }
1816
1817     if (VA.isRegLoc()) {
1818       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1819     } else {
1820       if (!isTailCall || (isTailCall && isByVal)) {
1821         assert(VA.isMemLoc());
1822         if (StackPtr.getNode() == 0)
1823           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1824
1825         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1826                                                dl, DAG, VA, Flags));
1827       }
1828     }
1829   }
1830
1831   if (!MemOpChains.empty())
1832     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1833                         &MemOpChains[0], MemOpChains.size());
1834
1835   // Build a sequence of copy-to-reg nodes chained together with token chain
1836   // and flag operands which copy the outgoing args into registers.
1837   SDValue InFlag;
1838   // Tail call byval lowering might overwrite argument registers so in case of
1839   // tail call optimization the copies to registers are lowered later.
1840   if (!isTailCall)
1841     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1842       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1843                                RegsToPass[i].second, InFlag);
1844       InFlag = Chain.getValue(1);
1845     }
1846
1847
1848   if (Subtarget->isPICStyleGOT()) {
1849     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1850     // GOT pointer.
1851     if (!isTailCall) {
1852       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1853                                DAG.getNode(X86ISD::GlobalBaseReg,
1854                                            DebugLoc::getUnknownLoc(),
1855                                            getPointerTy()),
1856                                InFlag);
1857       InFlag = Chain.getValue(1);
1858     } else {
1859       // If we are tail calling and generating PIC/GOT style code load the
1860       // address of the callee into ECX. The value in ecx is used as target of
1861       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1862       // for tail calls on PIC/GOT architectures. Normally we would just put the
1863       // address of GOT into ebx and then call target@PLT. But for tail calls
1864       // ebx would be restored (since ebx is callee saved) before jumping to the
1865       // target@PLT.
1866
1867       // Note: The actual moving to ECX is done further down.
1868       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1869       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1870           !G->getGlobal()->hasProtectedVisibility())
1871         Callee = LowerGlobalAddress(Callee, DAG);
1872       else if (isa<ExternalSymbolSDNode>(Callee))
1873         Callee = LowerExternalSymbol(Callee, DAG);
1874     }
1875   }
1876
1877   if (Is64Bit && isVarArg) {
1878     // From AMD64 ABI document:
1879     // For calls that may call functions that use varargs or stdargs
1880     // (prototype-less calls or calls to functions containing ellipsis (...) in
1881     // the declaration) %al is used as hidden argument to specify the number
1882     // of SSE registers used. The contents of %al do not need to match exactly
1883     // the number of registers, but must be an ubound on the number of SSE
1884     // registers used and is in the range 0 - 8 inclusive.
1885
1886     // FIXME: Verify this on Win64
1887     // Count the number of XMM registers allocated.
1888     static const unsigned XMMArgRegs[] = {
1889       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1890       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1891     };
1892     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1893     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1894            && "SSE registers cannot be used when SSE is disabled");
1895
1896     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1897                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1898     InFlag = Chain.getValue(1);
1899   }
1900
1901
1902   // For tail calls lower the arguments to the 'real' stack slot.
1903   if (isTailCall) {
1904     // Force all the incoming stack arguments to be loaded from the stack
1905     // before any new outgoing arguments are stored to the stack, because the
1906     // outgoing stack slots may alias the incoming argument stack slots, and
1907     // the alias isn't otherwise explicit. This is slightly more conservative
1908     // than necessary, because it means that each store effectively depends
1909     // on every argument instead of just those arguments it would clobber.
1910     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1911
1912     SmallVector<SDValue, 8> MemOpChains2;
1913     SDValue FIN;
1914     int FI = 0;
1915     // Do not flag preceeding copytoreg stuff together with the following stuff.
1916     InFlag = SDValue();
1917     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1918       CCValAssign &VA = ArgLocs[i];
1919       if (!VA.isRegLoc()) {
1920         assert(VA.isMemLoc());
1921         SDValue Arg = Outs[i].Val;
1922         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1923         // Create frame index.
1924         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1925         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1926         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1927         FIN = DAG.getFrameIndex(FI, getPointerTy());
1928
1929         if (Flags.isByVal()) {
1930           // Copy relative to framepointer.
1931           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1932           if (StackPtr.getNode() == 0)
1933             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1934                                           getPointerTy());
1935           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1936
1937           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
1938                                                            ArgChain,
1939                                                            Flags, DAG, dl));
1940         } else {
1941           // Store relative to framepointer.
1942           MemOpChains2.push_back(
1943             DAG.getStore(ArgChain, dl, Arg, FIN,
1944                          PseudoSourceValue::getFixedStack(FI), 0));
1945         }
1946       }
1947     }
1948
1949     if (!MemOpChains2.empty())
1950       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1951                           &MemOpChains2[0], MemOpChains2.size());
1952
1953     // Copy arguments to their registers.
1954     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1955       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1956                                RegsToPass[i].second, InFlag);
1957       InFlag = Chain.getValue(1);
1958     }
1959     InFlag =SDValue();
1960
1961     // Store the return address to the appropriate stack slot.
1962     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1963                                      FPDiff, dl);
1964   }
1965
1966   bool WasGlobalOrExternal = false;
1967   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
1968     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
1969     // In the 64-bit large code model, we have to make all calls
1970     // through a register, since the call instruction's 32-bit
1971     // pc-relative offset may not be large enough to hold the whole
1972     // address.
1973   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1974     WasGlobalOrExternal = true;
1975     // If the callee is a GlobalAddress node (quite common, every direct call
1976     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
1977     // it.
1978
1979     // We should use extra load for direct calls to dllimported functions in
1980     // non-JIT mode.
1981     GlobalValue *GV = G->getGlobal();
1982     if (!GV->hasDLLImportLinkage()) {
1983       unsigned char OpFlags = 0;
1984
1985       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1986       // external symbols most go through the PLT in PIC mode.  If the symbol
1987       // has hidden or protected visibility, or if it is static or local, then
1988       // we don't need to use the PLT - we can directly call it.
1989       if (Subtarget->isTargetELF() &&
1990           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1991           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1992         OpFlags = X86II::MO_PLT;
1993       } else if (Subtarget->isPICStyleStubAny() &&
1994                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1995                Subtarget->getDarwinVers() < 9) {
1996         // PC-relative references to external symbols should go through $stub,
1997         // unless we're building with the leopard linker or later, which
1998         // automatically synthesizes these stubs.
1999         OpFlags = X86II::MO_DARWIN_STUB;
2000       }
2001
2002       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2003                                           G->getOffset(), OpFlags);
2004     }
2005   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2006     WasGlobalOrExternal = true;
2007     unsigned char OpFlags = 0;
2008
2009     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2010     // symbols should go through the PLT.
2011     if (Subtarget->isTargetELF() &&
2012         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2013       OpFlags = X86II::MO_PLT;
2014     } else if (Subtarget->isPICStyleStubAny() &&
2015              Subtarget->getDarwinVers() < 9) {
2016       // PC-relative references to external symbols should go through $stub,
2017       // unless we're building with the leopard linker or later, which
2018       // automatically synthesizes these stubs.
2019       OpFlags = X86II::MO_DARWIN_STUB;
2020     }
2021
2022     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2023                                          OpFlags);
2024   }
2025
2026   if (isTailCall && !WasGlobalOrExternal) {
2027     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
2028
2029     Chain = DAG.getCopyToReg(Chain,  dl,
2030                              DAG.getRegister(Opc, getPointerTy()),
2031                              Callee,InFlag);
2032     Callee = DAG.getRegister(Opc, getPointerTy());
2033     // Add register as live out.
2034     MF.getRegInfo().addLiveOut(Opc);
2035   }
2036
2037   // Returns a chain & a flag for retval copy to use.
2038   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2039   SmallVector<SDValue, 8> Ops;
2040
2041   if (isTailCall) {
2042     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2043                            DAG.getIntPtrConstant(0, true), InFlag);
2044     InFlag = Chain.getValue(1);
2045   }
2046
2047   Ops.push_back(Chain);
2048   Ops.push_back(Callee);
2049
2050   if (isTailCall)
2051     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2052
2053   // Add argument registers to the end of the list so that they are known live
2054   // into the call.
2055   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2056     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2057                                   RegsToPass[i].second.getValueType()));
2058
2059   // Add an implicit use GOT pointer in EBX.
2060   if (!isTailCall && Subtarget->isPICStyleGOT())
2061     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2062
2063   // Add an implicit use of AL for x86 vararg functions.
2064   if (Is64Bit && isVarArg)
2065     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2066
2067   if (InFlag.getNode())
2068     Ops.push_back(InFlag);
2069
2070   if (isTailCall) {
2071     // If this is the first return lowered for this function, add the regs
2072     // to the liveout set for the function.
2073     if (MF.getRegInfo().liveout_empty()) {
2074       SmallVector<CCValAssign, 16> RVLocs;
2075       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2076                      *DAG.getContext());
2077       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2078       for (unsigned i = 0; i != RVLocs.size(); ++i)
2079         if (RVLocs[i].isRegLoc())
2080           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2081     }
2082
2083     assert(((Callee.getOpcode() == ISD::Register &&
2084                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2085                 cast<RegisterSDNode>(Callee)->getReg() == X86::R11)) ||
2086               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2087               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2088            "Expecting a global address, external symbol, or scratch register");
2089
2090     return DAG.getNode(X86ISD::TC_RETURN, dl,
2091                        NodeTys, &Ops[0], Ops.size());
2092   }
2093
2094   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2095   InFlag = Chain.getValue(1);
2096
2097   // Create the CALLSEQ_END node.
2098   unsigned NumBytesForCalleeToPush;
2099   if (IsCalleePop(isVarArg, CallConv))
2100     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2101   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2102     // If this is is a call to a struct-return function, the callee
2103     // pops the hidden struct pointer, so we have to push it back.
2104     // This is common for Darwin/X86, Linux & Mingw32 targets.
2105     NumBytesForCalleeToPush = 4;
2106   else
2107     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2108
2109   // Returns a flag for retval copy to use.
2110   Chain = DAG.getCALLSEQ_END(Chain,
2111                              DAG.getIntPtrConstant(NumBytes, true),
2112                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2113                                                    true),
2114                              InFlag);
2115   InFlag = Chain.getValue(1);
2116
2117   // Handle result values, copying them out of physregs into vregs that we
2118   // return.
2119   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2120                          Ins, dl, DAG, InVals);
2121 }
2122
2123
2124 //===----------------------------------------------------------------------===//
2125 //                Fast Calling Convention (tail call) implementation
2126 //===----------------------------------------------------------------------===//
2127
2128 //  Like std call, callee cleans arguments, convention except that ECX is
2129 //  reserved for storing the tail called function address. Only 2 registers are
2130 //  free for argument passing (inreg). Tail call optimization is performed
2131 //  provided:
2132 //                * tailcallopt is enabled
2133 //                * caller/callee are fastcc
2134 //  On X86_64 architecture with GOT-style position independent code only local
2135 //  (within module) calls are supported at the moment.
2136 //  To keep the stack aligned according to platform abi the function
2137 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2138 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2139 //  If a tail called function callee has more arguments than the caller the
2140 //  caller needs to make sure that there is room to move the RETADDR to. This is
2141 //  achieved by reserving an area the size of the argument delta right after the
2142 //  original REtADDR, but before the saved framepointer or the spilled registers
2143 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2144 //  stack layout:
2145 //    arg1
2146 //    arg2
2147 //    RETADDR
2148 //    [ new RETADDR
2149 //      move area ]
2150 //    (possible EBP)
2151 //    ESI
2152 //    EDI
2153 //    local1 ..
2154
2155 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2156 /// for a 16 byte align requirement.
2157 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2158                                                         SelectionDAG& DAG) {
2159   MachineFunction &MF = DAG.getMachineFunction();
2160   const TargetMachine &TM = MF.getTarget();
2161   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2162   unsigned StackAlignment = TFI.getStackAlignment();
2163   uint64_t AlignMask = StackAlignment - 1;
2164   int64_t Offset = StackSize;
2165   uint64_t SlotSize = TD->getPointerSize();
2166   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2167     // Number smaller than 12 so just add the difference.
2168     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2169   } else {
2170     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2171     Offset = ((~AlignMask) & Offset) + StackAlignment +
2172       (StackAlignment-SlotSize);
2173   }
2174   return Offset;
2175 }
2176
2177 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2178 /// for tail call optimization. Targets which want to do tail call
2179 /// optimization should implement this function.
2180 bool
2181 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2182                                                      CallingConv::ID CalleeCC,
2183                                                      bool isVarArg,
2184                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2185                                                      SelectionDAG& DAG) const {
2186   MachineFunction &MF = DAG.getMachineFunction();
2187   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2188   return CalleeCC == CallingConv::Fast && CallerCC == CalleeCC;
2189 }
2190
2191 FastISel *
2192 X86TargetLowering::createFastISel(MachineFunction &mf,
2193                                   MachineModuleInfo *mmo,
2194                                   DwarfWriter *dw,
2195                                   DenseMap<const Value *, unsigned> &vm,
2196                                   DenseMap<const BasicBlock *,
2197                                            MachineBasicBlock *> &bm,
2198                                   DenseMap<const AllocaInst *, int> &am
2199 #ifndef NDEBUG
2200                                   , SmallSet<Instruction*, 8> &cil
2201 #endif
2202                                   ) {
2203   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2204 #ifndef NDEBUG
2205                              , cil
2206 #endif
2207                              );
2208 }
2209
2210
2211 //===----------------------------------------------------------------------===//
2212 //                           Other Lowering Hooks
2213 //===----------------------------------------------------------------------===//
2214
2215
2216 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2217   MachineFunction &MF = DAG.getMachineFunction();
2218   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2219   int ReturnAddrIndex = FuncInfo->getRAIndex();
2220
2221   if (ReturnAddrIndex == 0) {
2222     // Set up a frame object for the return address.
2223     uint64_t SlotSize = TD->getPointerSize();
2224     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2225                                                            true, false);
2226     FuncInfo->setRAIndex(ReturnAddrIndex);
2227   }
2228
2229   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2230 }
2231
2232
2233 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2234                                        bool hasSymbolicDisplacement) {
2235   // Offset should fit into 32 bit immediate field.
2236   if (!isInt32(Offset))
2237     return false;
2238
2239   // If we don't have a symbolic displacement - we don't have any extra
2240   // restrictions.
2241   if (!hasSymbolicDisplacement)
2242     return true;
2243
2244   // FIXME: Some tweaks might be needed for medium code model.
2245   if (M != CodeModel::Small && M != CodeModel::Kernel)
2246     return false;
2247
2248   // For small code model we assume that latest object is 16MB before end of 31
2249   // bits boundary. We may also accept pretty large negative constants knowing
2250   // that all objects are in the positive half of address space.
2251   if (M == CodeModel::Small && Offset < 16*1024*1024)
2252     return true;
2253
2254   // For kernel code model we know that all object resist in the negative half
2255   // of 32bits address space. We may not accept negative offsets, since they may
2256   // be just off and we may accept pretty large positive ones.
2257   if (M == CodeModel::Kernel && Offset > 0)
2258     return true;
2259
2260   return false;
2261 }
2262
2263 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2264 /// specific condition code, returning the condition code and the LHS/RHS of the
2265 /// comparison to make.
2266 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2267                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2268   if (!isFP) {
2269     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2270       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2271         // X > -1   -> X == 0, jump !sign.
2272         RHS = DAG.getConstant(0, RHS.getValueType());
2273         return X86::COND_NS;
2274       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2275         // X < 0   -> X == 0, jump on sign.
2276         return X86::COND_S;
2277       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2278         // X < 1   -> X <= 0
2279         RHS = DAG.getConstant(0, RHS.getValueType());
2280         return X86::COND_LE;
2281       }
2282     }
2283
2284     switch (SetCCOpcode) {
2285     default: llvm_unreachable("Invalid integer condition!");
2286     case ISD::SETEQ:  return X86::COND_E;
2287     case ISD::SETGT:  return X86::COND_G;
2288     case ISD::SETGE:  return X86::COND_GE;
2289     case ISD::SETLT:  return X86::COND_L;
2290     case ISD::SETLE:  return X86::COND_LE;
2291     case ISD::SETNE:  return X86::COND_NE;
2292     case ISD::SETULT: return X86::COND_B;
2293     case ISD::SETUGT: return X86::COND_A;
2294     case ISD::SETULE: return X86::COND_BE;
2295     case ISD::SETUGE: return X86::COND_AE;
2296     }
2297   }
2298
2299   // First determine if it is required or is profitable to flip the operands.
2300
2301   // If LHS is a foldable load, but RHS is not, flip the condition.
2302   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2303       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2304     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2305     std::swap(LHS, RHS);
2306   }
2307
2308   switch (SetCCOpcode) {
2309   default: break;
2310   case ISD::SETOLT:
2311   case ISD::SETOLE:
2312   case ISD::SETUGT:
2313   case ISD::SETUGE:
2314     std::swap(LHS, RHS);
2315     break;
2316   }
2317
2318   // On a floating point condition, the flags are set as follows:
2319   // ZF  PF  CF   op
2320   //  0 | 0 | 0 | X > Y
2321   //  0 | 0 | 1 | X < Y
2322   //  1 | 0 | 0 | X == Y
2323   //  1 | 1 | 1 | unordered
2324   switch (SetCCOpcode) {
2325   default: llvm_unreachable("Condcode should be pre-legalized away");
2326   case ISD::SETUEQ:
2327   case ISD::SETEQ:   return X86::COND_E;
2328   case ISD::SETOLT:              // flipped
2329   case ISD::SETOGT:
2330   case ISD::SETGT:   return X86::COND_A;
2331   case ISD::SETOLE:              // flipped
2332   case ISD::SETOGE:
2333   case ISD::SETGE:   return X86::COND_AE;
2334   case ISD::SETUGT:              // flipped
2335   case ISD::SETULT:
2336   case ISD::SETLT:   return X86::COND_B;
2337   case ISD::SETUGE:              // flipped
2338   case ISD::SETULE:
2339   case ISD::SETLE:   return X86::COND_BE;
2340   case ISD::SETONE:
2341   case ISD::SETNE:   return X86::COND_NE;
2342   case ISD::SETUO:   return X86::COND_P;
2343   case ISD::SETO:    return X86::COND_NP;
2344   case ISD::SETOEQ:
2345   case ISD::SETUNE:  return X86::COND_INVALID;
2346   }
2347 }
2348
2349 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2350 /// code. Current x86 isa includes the following FP cmov instructions:
2351 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2352 static bool hasFPCMov(unsigned X86CC) {
2353   switch (X86CC) {
2354   default:
2355     return false;
2356   case X86::COND_B:
2357   case X86::COND_BE:
2358   case X86::COND_E:
2359   case X86::COND_P:
2360   case X86::COND_A:
2361   case X86::COND_AE:
2362   case X86::COND_NE:
2363   case X86::COND_NP:
2364     return true;
2365   }
2366 }
2367
2368 /// isFPImmLegal - Returns true if the target can instruction select the
2369 /// specified FP immediate natively. If false, the legalizer will
2370 /// materialize the FP immediate as a load from a constant pool.
2371 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2372   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2373     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2374       return true;
2375   }
2376   return false;
2377 }
2378
2379 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2380 /// the specified range (L, H].
2381 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2382   return (Val < 0) || (Val >= Low && Val < Hi);
2383 }
2384
2385 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2386 /// specified value.
2387 static bool isUndefOrEqual(int Val, int CmpVal) {
2388   if (Val < 0 || Val == CmpVal)
2389     return true;
2390   return false;
2391 }
2392
2393 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2394 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2395 /// the second operand.
2396 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2397   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2398     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2399   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2400     return (Mask[0] < 2 && Mask[1] < 2);
2401   return false;
2402 }
2403
2404 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2405   SmallVector<int, 8> M;
2406   N->getMask(M);
2407   return ::isPSHUFDMask(M, N->getValueType(0));
2408 }
2409
2410 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2411 /// is suitable for input to PSHUFHW.
2412 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2413   if (VT != MVT::v8i16)
2414     return false;
2415
2416   // Lower quadword copied in order or undef.
2417   for (int i = 0; i != 4; ++i)
2418     if (Mask[i] >= 0 && Mask[i] != i)
2419       return false;
2420
2421   // Upper quadword shuffled.
2422   for (int i = 4; i != 8; ++i)
2423     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2424       return false;
2425
2426   return true;
2427 }
2428
2429 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2430   SmallVector<int, 8> M;
2431   N->getMask(M);
2432   return ::isPSHUFHWMask(M, N->getValueType(0));
2433 }
2434
2435 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2436 /// is suitable for input to PSHUFLW.
2437 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2438   if (VT != MVT::v8i16)
2439     return false;
2440
2441   // Upper quadword copied in order.
2442   for (int i = 4; i != 8; ++i)
2443     if (Mask[i] >= 0 && Mask[i] != i)
2444       return false;
2445
2446   // Lower quadword shuffled.
2447   for (int i = 0; i != 4; ++i)
2448     if (Mask[i] >= 4)
2449       return false;
2450
2451   return true;
2452 }
2453
2454 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2455   SmallVector<int, 8> M;
2456   N->getMask(M);
2457   return ::isPSHUFLWMask(M, N->getValueType(0));
2458 }
2459
2460 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2461 /// is suitable for input to PALIGNR.
2462 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2463                           bool hasSSSE3) {
2464   int i, e = VT.getVectorNumElements();
2465
2466   // Do not handle v2i64 / v2f64 shuffles with palignr.
2467   if (e < 4 || !hasSSSE3)
2468     return false;
2469
2470   for (i = 0; i != e; ++i)
2471     if (Mask[i] >= 0)
2472       break;
2473
2474   // All undef, not a palignr.
2475   if (i == e)
2476     return false;
2477
2478   // Determine if it's ok to perform a palignr with only the LHS, since we
2479   // don't have access to the actual shuffle elements to see if RHS is undef.
2480   bool Unary = Mask[i] < (int)e;
2481   bool NeedsUnary = false;
2482
2483   int s = Mask[i] - i;
2484
2485   // Check the rest of the elements to see if they are consecutive.
2486   for (++i; i != e; ++i) {
2487     int m = Mask[i];
2488     if (m < 0)
2489       continue;
2490
2491     Unary = Unary && (m < (int)e);
2492     NeedsUnary = NeedsUnary || (m < s);
2493
2494     if (NeedsUnary && !Unary)
2495       return false;
2496     if (Unary && m != ((s+i) & (e-1)))
2497       return false;
2498     if (!Unary && m != (s+i))
2499       return false;
2500   }
2501   return true;
2502 }
2503
2504 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2505   SmallVector<int, 8> M;
2506   N->getMask(M);
2507   return ::isPALIGNRMask(M, N->getValueType(0), true);
2508 }
2509
2510 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2511 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2512 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2513   int NumElems = VT.getVectorNumElements();
2514   if (NumElems != 2 && NumElems != 4)
2515     return false;
2516
2517   int Half = NumElems / 2;
2518   for (int i = 0; i < Half; ++i)
2519     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2520       return false;
2521   for (int i = Half; i < NumElems; ++i)
2522     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2523       return false;
2524
2525   return true;
2526 }
2527
2528 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2529   SmallVector<int, 8> M;
2530   N->getMask(M);
2531   return ::isSHUFPMask(M, N->getValueType(0));
2532 }
2533
2534 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2535 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2536 /// half elements to come from vector 1 (which would equal the dest.) and
2537 /// the upper half to come from vector 2.
2538 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2539   int NumElems = VT.getVectorNumElements();
2540
2541   if (NumElems != 2 && NumElems != 4)
2542     return false;
2543
2544   int Half = NumElems / 2;
2545   for (int i = 0; i < Half; ++i)
2546     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2547       return false;
2548   for (int i = Half; i < NumElems; ++i)
2549     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2550       return false;
2551   return true;
2552 }
2553
2554 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2555   SmallVector<int, 8> M;
2556   N->getMask(M);
2557   return isCommutedSHUFPMask(M, N->getValueType(0));
2558 }
2559
2560 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2561 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2562 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2563   if (N->getValueType(0).getVectorNumElements() != 4)
2564     return false;
2565
2566   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2567   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2568          isUndefOrEqual(N->getMaskElt(1), 7) &&
2569          isUndefOrEqual(N->getMaskElt(2), 2) &&
2570          isUndefOrEqual(N->getMaskElt(3), 3);
2571 }
2572
2573 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2574 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2575 /// <2, 3, 2, 3>
2576 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2577   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2578
2579   if (NumElems != 4)
2580     return false;
2581
2582   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2583   isUndefOrEqual(N->getMaskElt(1), 3) &&
2584   isUndefOrEqual(N->getMaskElt(2), 2) &&
2585   isUndefOrEqual(N->getMaskElt(3), 3);
2586 }
2587
2588 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2589 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2590 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2591   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2592
2593   if (NumElems != 2 && NumElems != 4)
2594     return false;
2595
2596   for (unsigned i = 0; i < NumElems/2; ++i)
2597     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2598       return false;
2599
2600   for (unsigned i = NumElems/2; i < NumElems; ++i)
2601     if (!isUndefOrEqual(N->getMaskElt(i), i))
2602       return false;
2603
2604   return true;
2605 }
2606
2607 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2608 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2609 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2610   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2611
2612   if (NumElems != 2 && NumElems != 4)
2613     return false;
2614
2615   for (unsigned i = 0; i < NumElems/2; ++i)
2616     if (!isUndefOrEqual(N->getMaskElt(i), i))
2617       return false;
2618
2619   for (unsigned i = 0; i < NumElems/2; ++i)
2620     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2621       return false;
2622
2623   return true;
2624 }
2625
2626 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2627 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2628 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2629                          bool V2IsSplat = false) {
2630   int NumElts = VT.getVectorNumElements();
2631   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2632     return false;
2633
2634   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2635     int BitI  = Mask[i];
2636     int BitI1 = Mask[i+1];
2637     if (!isUndefOrEqual(BitI, j))
2638       return false;
2639     if (V2IsSplat) {
2640       if (!isUndefOrEqual(BitI1, NumElts))
2641         return false;
2642     } else {
2643       if (!isUndefOrEqual(BitI1, j + NumElts))
2644         return false;
2645     }
2646   }
2647   return true;
2648 }
2649
2650 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2651   SmallVector<int, 8> M;
2652   N->getMask(M);
2653   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2654 }
2655
2656 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2657 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2658 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2659                          bool V2IsSplat = false) {
2660   int NumElts = VT.getVectorNumElements();
2661   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2662     return false;
2663
2664   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2665     int BitI  = Mask[i];
2666     int BitI1 = Mask[i+1];
2667     if (!isUndefOrEqual(BitI, j + NumElts/2))
2668       return false;
2669     if (V2IsSplat) {
2670       if (isUndefOrEqual(BitI1, NumElts))
2671         return false;
2672     } else {
2673       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2674         return false;
2675     }
2676   }
2677   return true;
2678 }
2679
2680 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2681   SmallVector<int, 8> M;
2682   N->getMask(M);
2683   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2684 }
2685
2686 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2687 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2688 /// <0, 0, 1, 1>
2689 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2690   int NumElems = VT.getVectorNumElements();
2691   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2692     return false;
2693
2694   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2695     int BitI  = Mask[i];
2696     int BitI1 = Mask[i+1];
2697     if (!isUndefOrEqual(BitI, j))
2698       return false;
2699     if (!isUndefOrEqual(BitI1, j))
2700       return false;
2701   }
2702   return true;
2703 }
2704
2705 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2706   SmallVector<int, 8> M;
2707   N->getMask(M);
2708   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2709 }
2710
2711 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2712 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2713 /// <2, 2, 3, 3>
2714 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2715   int NumElems = VT.getVectorNumElements();
2716   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2717     return false;
2718
2719   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2720     int BitI  = Mask[i];
2721     int BitI1 = Mask[i+1];
2722     if (!isUndefOrEqual(BitI, j))
2723       return false;
2724     if (!isUndefOrEqual(BitI1, j))
2725       return false;
2726   }
2727   return true;
2728 }
2729
2730 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2731   SmallVector<int, 8> M;
2732   N->getMask(M);
2733   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2734 }
2735
2736 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2737 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2738 /// MOVSD, and MOVD, i.e. setting the lowest element.
2739 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2740   if (VT.getVectorElementType().getSizeInBits() < 32)
2741     return false;
2742
2743   int NumElts = VT.getVectorNumElements();
2744
2745   if (!isUndefOrEqual(Mask[0], NumElts))
2746     return false;
2747
2748   for (int i = 1; i < NumElts; ++i)
2749     if (!isUndefOrEqual(Mask[i], i))
2750       return false;
2751
2752   return true;
2753 }
2754
2755 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2756   SmallVector<int, 8> M;
2757   N->getMask(M);
2758   return ::isMOVLMask(M, N->getValueType(0));
2759 }
2760
2761 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2762 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2763 /// element of vector 2 and the other elements to come from vector 1 in order.
2764 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2765                                bool V2IsSplat = false, bool V2IsUndef = false) {
2766   int NumOps = VT.getVectorNumElements();
2767   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2768     return false;
2769
2770   if (!isUndefOrEqual(Mask[0], 0))
2771     return false;
2772
2773   for (int i = 1; i < NumOps; ++i)
2774     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2775           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2776           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2777       return false;
2778
2779   return true;
2780 }
2781
2782 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2783                            bool V2IsUndef = false) {
2784   SmallVector<int, 8> M;
2785   N->getMask(M);
2786   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2787 }
2788
2789 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2790 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2791 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2792   if (N->getValueType(0).getVectorNumElements() != 4)
2793     return false;
2794
2795   // Expect 1, 1, 3, 3
2796   for (unsigned i = 0; i < 2; ++i) {
2797     int Elt = N->getMaskElt(i);
2798     if (Elt >= 0 && Elt != 1)
2799       return false;
2800   }
2801
2802   bool HasHi = false;
2803   for (unsigned i = 2; i < 4; ++i) {
2804     int Elt = N->getMaskElt(i);
2805     if (Elt >= 0 && Elt != 3)
2806       return false;
2807     if (Elt == 3)
2808       HasHi = true;
2809   }
2810   // Don't use movshdup if it can be done with a shufps.
2811   // FIXME: verify that matching u, u, 3, 3 is what we want.
2812   return HasHi;
2813 }
2814
2815 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2816 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2817 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2818   if (N->getValueType(0).getVectorNumElements() != 4)
2819     return false;
2820
2821   // Expect 0, 0, 2, 2
2822   for (unsigned i = 0; i < 2; ++i)
2823     if (N->getMaskElt(i) > 0)
2824       return false;
2825
2826   bool HasHi = false;
2827   for (unsigned i = 2; i < 4; ++i) {
2828     int Elt = N->getMaskElt(i);
2829     if (Elt >= 0 && Elt != 2)
2830       return false;
2831     if (Elt == 2)
2832       HasHi = true;
2833   }
2834   // Don't use movsldup if it can be done with a shufps.
2835   return HasHi;
2836 }
2837
2838 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2839 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2840 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2841   int e = N->getValueType(0).getVectorNumElements() / 2;
2842
2843   for (int i = 0; i < e; ++i)
2844     if (!isUndefOrEqual(N->getMaskElt(i), i))
2845       return false;
2846   for (int i = 0; i < e; ++i)
2847     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2848       return false;
2849   return true;
2850 }
2851
2852 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2853 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
2854 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2855   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2856   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2857
2858   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2859   unsigned Mask = 0;
2860   for (int i = 0; i < NumOperands; ++i) {
2861     int Val = SVOp->getMaskElt(NumOperands-i-1);
2862     if (Val < 0) Val = 0;
2863     if (Val >= NumOperands) Val -= NumOperands;
2864     Mask |= Val;
2865     if (i != NumOperands - 1)
2866       Mask <<= Shift;
2867   }
2868   return Mask;
2869 }
2870
2871 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2872 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
2873 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2874   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2875   unsigned Mask = 0;
2876   // 8 nodes, but we only care about the last 4.
2877   for (unsigned i = 7; i >= 4; --i) {
2878     int Val = SVOp->getMaskElt(i);
2879     if (Val >= 0)
2880       Mask |= (Val - 4);
2881     if (i != 4)
2882       Mask <<= 2;
2883   }
2884   return Mask;
2885 }
2886
2887 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2888 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
2889 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2890   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2891   unsigned Mask = 0;
2892   // 8 nodes, but we only care about the first 4.
2893   for (int i = 3; i >= 0; --i) {
2894     int Val = SVOp->getMaskElt(i);
2895     if (Val >= 0)
2896       Mask |= Val;
2897     if (i != 0)
2898       Mask <<= 2;
2899   }
2900   return Mask;
2901 }
2902
2903 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
2904 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
2905 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
2906   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2907   EVT VVT = N->getValueType(0);
2908   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
2909   int Val = 0;
2910
2911   unsigned i, e;
2912   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
2913     Val = SVOp->getMaskElt(i);
2914     if (Val >= 0)
2915       break;
2916   }
2917   return (Val - i) * EltSize;
2918 }
2919
2920 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2921 /// constant +0.0.
2922 bool X86::isZeroNode(SDValue Elt) {
2923   return ((isa<ConstantSDNode>(Elt) &&
2924            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2925           (isa<ConstantFPSDNode>(Elt) &&
2926            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2927 }
2928
2929 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2930 /// their permute mask.
2931 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2932                                     SelectionDAG &DAG) {
2933   EVT VT = SVOp->getValueType(0);
2934   unsigned NumElems = VT.getVectorNumElements();
2935   SmallVector<int, 8> MaskVec;
2936
2937   for (unsigned i = 0; i != NumElems; ++i) {
2938     int idx = SVOp->getMaskElt(i);
2939     if (idx < 0)
2940       MaskVec.push_back(idx);
2941     else if (idx < (int)NumElems)
2942       MaskVec.push_back(idx + NumElems);
2943     else
2944       MaskVec.push_back(idx - NumElems);
2945   }
2946   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2947                               SVOp->getOperand(0), &MaskVec[0]);
2948 }
2949
2950 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2951 /// the two vector operands have swapped position.
2952 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
2953   unsigned NumElems = VT.getVectorNumElements();
2954   for (unsigned i = 0; i != NumElems; ++i) {
2955     int idx = Mask[i];
2956     if (idx < 0)
2957       continue;
2958     else if (idx < (int)NumElems)
2959       Mask[i] = idx + NumElems;
2960     else
2961       Mask[i] = idx - NumElems;
2962   }
2963 }
2964
2965 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2966 /// match movhlps. The lower half elements should come from upper half of
2967 /// V1 (and in order), and the upper half elements should come from the upper
2968 /// half of V2 (and in order).
2969 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2970   if (Op->getValueType(0).getVectorNumElements() != 4)
2971     return false;
2972   for (unsigned i = 0, e = 2; i != e; ++i)
2973     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2974       return false;
2975   for (unsigned i = 2; i != 4; ++i)
2976     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2977       return false;
2978   return true;
2979 }
2980
2981 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2982 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2983 /// required.
2984 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2985   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2986     return false;
2987   N = N->getOperand(0).getNode();
2988   if (!ISD::isNON_EXTLoad(N))
2989     return false;
2990   if (LD)
2991     *LD = cast<LoadSDNode>(N);
2992   return true;
2993 }
2994
2995 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2996 /// match movlp{s|d}. The lower half elements should come from lower half of
2997 /// V1 (and in order), and the upper half elements should come from the upper
2998 /// half of V2 (and in order). And since V1 will become the source of the
2999 /// MOVLP, it must be either a vector load or a scalar load to vector.
3000 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3001                                ShuffleVectorSDNode *Op) {
3002   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3003     return false;
3004   // Is V2 is a vector load, don't do this transformation. We will try to use
3005   // load folding shufps op.
3006   if (ISD::isNON_EXTLoad(V2))
3007     return false;
3008
3009   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3010
3011   if (NumElems != 2 && NumElems != 4)
3012     return false;
3013   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3014     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3015       return false;
3016   for (unsigned i = NumElems/2; i != NumElems; ++i)
3017     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3018       return false;
3019   return true;
3020 }
3021
3022 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3023 /// all the same.
3024 static bool isSplatVector(SDNode *N) {
3025   if (N->getOpcode() != ISD::BUILD_VECTOR)
3026     return false;
3027
3028   SDValue SplatValue = N->getOperand(0);
3029   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3030     if (N->getOperand(i) != SplatValue)
3031       return false;
3032   return true;
3033 }
3034
3035 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3036 /// to an zero vector.
3037 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3038 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3039   SDValue V1 = N->getOperand(0);
3040   SDValue V2 = N->getOperand(1);
3041   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3042   for (unsigned i = 0; i != NumElems; ++i) {
3043     int Idx = N->getMaskElt(i);
3044     if (Idx >= (int)NumElems) {
3045       unsigned Opc = V2.getOpcode();
3046       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3047         continue;
3048       if (Opc != ISD::BUILD_VECTOR ||
3049           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3050         return false;
3051     } else if (Idx >= 0) {
3052       unsigned Opc = V1.getOpcode();
3053       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3054         continue;
3055       if (Opc != ISD::BUILD_VECTOR ||
3056           !X86::isZeroNode(V1.getOperand(Idx)))
3057         return false;
3058     }
3059   }
3060   return true;
3061 }
3062
3063 /// getZeroVector - Returns a vector of specified type with all zero elements.
3064 ///
3065 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3066                              DebugLoc dl) {
3067   assert(VT.isVector() && "Expected a vector type");
3068
3069   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3070   // type.  This ensures they get CSE'd.
3071   SDValue Vec;
3072   if (VT.getSizeInBits() == 64) { // MMX
3073     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3074     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3075   } else if (HasSSE2) {  // SSE2
3076     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3077     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3078   } else { // SSE1
3079     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3080     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3081   }
3082   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3083 }
3084
3085 /// getOnesVector - Returns a vector of specified type with all bits set.
3086 ///
3087 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3088   assert(VT.isVector() && "Expected a vector type");
3089
3090   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3091   // type.  This ensures they get CSE'd.
3092   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3093   SDValue Vec;
3094   if (VT.getSizeInBits() == 64)  // MMX
3095     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3096   else                                              // SSE
3097     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3098   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3099 }
3100
3101
3102 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3103 /// that point to V2 points to its first element.
3104 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3105   EVT VT = SVOp->getValueType(0);
3106   unsigned NumElems = VT.getVectorNumElements();
3107
3108   bool Changed = false;
3109   SmallVector<int, 8> MaskVec;
3110   SVOp->getMask(MaskVec);
3111
3112   for (unsigned i = 0; i != NumElems; ++i) {
3113     if (MaskVec[i] > (int)NumElems) {
3114       MaskVec[i] = NumElems;
3115       Changed = true;
3116     }
3117   }
3118   if (Changed)
3119     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3120                                 SVOp->getOperand(1), &MaskVec[0]);
3121   return SDValue(SVOp, 0);
3122 }
3123
3124 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3125 /// operation of specified width.
3126 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3127                        SDValue V2) {
3128   unsigned NumElems = VT.getVectorNumElements();
3129   SmallVector<int, 8> Mask;
3130   Mask.push_back(NumElems);
3131   for (unsigned i = 1; i != NumElems; ++i)
3132     Mask.push_back(i);
3133   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3134 }
3135
3136 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3137 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3138                           SDValue V2) {
3139   unsigned NumElems = VT.getVectorNumElements();
3140   SmallVector<int, 8> Mask;
3141   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3142     Mask.push_back(i);
3143     Mask.push_back(i + NumElems);
3144   }
3145   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3146 }
3147
3148 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3149 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3150                           SDValue V2) {
3151   unsigned NumElems = VT.getVectorNumElements();
3152   unsigned Half = NumElems/2;
3153   SmallVector<int, 8> Mask;
3154   for (unsigned i = 0; i != Half; ++i) {
3155     Mask.push_back(i + Half);
3156     Mask.push_back(i + NumElems + Half);
3157   }
3158   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3159 }
3160
3161 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3162 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3163                             bool HasSSE2) {
3164   if (SV->getValueType(0).getVectorNumElements() <= 4)
3165     return SDValue(SV, 0);
3166
3167   EVT PVT = MVT::v4f32;
3168   EVT VT = SV->getValueType(0);
3169   DebugLoc dl = SV->getDebugLoc();
3170   SDValue V1 = SV->getOperand(0);
3171   int NumElems = VT.getVectorNumElements();
3172   int EltNo = SV->getSplatIndex();
3173
3174   // unpack elements to the correct location
3175   while (NumElems > 4) {
3176     if (EltNo < NumElems/2) {
3177       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3178     } else {
3179       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3180       EltNo -= NumElems/2;
3181     }
3182     NumElems >>= 1;
3183   }
3184
3185   // Perform the splat.
3186   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3187   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3188   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3189   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3190 }
3191
3192 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3193 /// vector of zero or undef vector.  This produces a shuffle where the low
3194 /// element of V2 is swizzled into the zero/undef vector, landing at element
3195 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3196 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3197                                              bool isZero, bool HasSSE2,
3198                                              SelectionDAG &DAG) {
3199   EVT VT = V2.getValueType();
3200   SDValue V1 = isZero
3201     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3202   unsigned NumElems = VT.getVectorNumElements();
3203   SmallVector<int, 16> MaskVec;
3204   for (unsigned i = 0; i != NumElems; ++i)
3205     // If this is the insertion idx, put the low elt of V2 here.
3206     MaskVec.push_back(i == Idx ? NumElems : i);
3207   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3208 }
3209
3210 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3211 /// a shuffle that is zero.
3212 static
3213 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3214                                   bool Low, SelectionDAG &DAG) {
3215   unsigned NumZeros = 0;
3216   for (int i = 0; i < NumElems; ++i) {
3217     unsigned Index = Low ? i : NumElems-i-1;
3218     int Idx = SVOp->getMaskElt(Index);
3219     if (Idx < 0) {
3220       ++NumZeros;
3221       continue;
3222     }
3223     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3224     if (Elt.getNode() && X86::isZeroNode(Elt))
3225       ++NumZeros;
3226     else
3227       break;
3228   }
3229   return NumZeros;
3230 }
3231
3232 /// isVectorShift - Returns true if the shuffle can be implemented as a
3233 /// logical left or right shift of a vector.
3234 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3235 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3236                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3237   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3238
3239   isLeft = true;
3240   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3241   if (!NumZeros) {
3242     isLeft = false;
3243     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3244     if (!NumZeros)
3245       return false;
3246   }
3247   bool SeenV1 = false;
3248   bool SeenV2 = false;
3249   for (int i = NumZeros; i < NumElems; ++i) {
3250     int Val = isLeft ? (i - NumZeros) : i;
3251     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3252     if (Idx < 0)
3253       continue;
3254     if (Idx < NumElems)
3255       SeenV1 = true;
3256     else {
3257       Idx -= NumElems;
3258       SeenV2 = true;
3259     }
3260     if (Idx != Val)
3261       return false;
3262   }
3263   if (SeenV1 && SeenV2)
3264     return false;
3265
3266   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3267   ShAmt = NumZeros;
3268   return true;
3269 }
3270
3271
3272 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3273 ///
3274 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3275                                        unsigned NumNonZero, unsigned NumZero,
3276                                        SelectionDAG &DAG, TargetLowering &TLI) {
3277   if (NumNonZero > 8)
3278     return SDValue();
3279
3280   DebugLoc dl = Op.getDebugLoc();
3281   SDValue V(0, 0);
3282   bool First = true;
3283   for (unsigned i = 0; i < 16; ++i) {
3284     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3285     if (ThisIsNonZero && First) {
3286       if (NumZero)
3287         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3288       else
3289         V = DAG.getUNDEF(MVT::v8i16);
3290       First = false;
3291     }
3292
3293     if ((i & 1) != 0) {
3294       SDValue ThisElt(0, 0), LastElt(0, 0);
3295       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3296       if (LastIsNonZero) {
3297         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3298                               MVT::i16, Op.getOperand(i-1));
3299       }
3300       if (ThisIsNonZero) {
3301         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3302         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3303                               ThisElt, DAG.getConstant(8, MVT::i8));
3304         if (LastIsNonZero)
3305           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3306       } else
3307         ThisElt = LastElt;
3308
3309       if (ThisElt.getNode())
3310         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3311                         DAG.getIntPtrConstant(i/2));
3312     }
3313   }
3314
3315   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3316 }
3317
3318 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3319 ///
3320 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3321                                        unsigned NumNonZero, unsigned NumZero,
3322                                        SelectionDAG &DAG, TargetLowering &TLI) {
3323   if (NumNonZero > 4)
3324     return SDValue();
3325
3326   DebugLoc dl = Op.getDebugLoc();
3327   SDValue V(0, 0);
3328   bool First = true;
3329   for (unsigned i = 0; i < 8; ++i) {
3330     bool isNonZero = (NonZeros & (1 << i)) != 0;
3331     if (isNonZero) {
3332       if (First) {
3333         if (NumZero)
3334           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3335         else
3336           V = DAG.getUNDEF(MVT::v8i16);
3337         First = false;
3338       }
3339       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3340                       MVT::v8i16, V, Op.getOperand(i),
3341                       DAG.getIntPtrConstant(i));
3342     }
3343   }
3344
3345   return V;
3346 }
3347
3348 /// getVShift - Return a vector logical shift node.
3349 ///
3350 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3351                          unsigned NumBits, SelectionDAG &DAG,
3352                          const TargetLowering &TLI, DebugLoc dl) {
3353   bool isMMX = VT.getSizeInBits() == 64;
3354   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3355   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3356   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3357   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3358                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3359                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3360 }
3361
3362 SDValue
3363 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3364                                           SelectionDAG &DAG) {
3365
3366   // Check if the scalar load can be widened into a vector load. And if
3367   // the address is "base + cst" see if the cst can be "absorbed" into
3368   // the shuffle mask.
3369   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3370     SDValue Ptr = LD->getBasePtr();
3371     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3372       return SDValue();
3373     EVT PVT = LD->getValueType(0);
3374     if (PVT != MVT::i32 && PVT != MVT::f32)
3375       return SDValue();
3376
3377     int FI = -1;
3378     int64_t Offset = 0;
3379     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3380       FI = FINode->getIndex();
3381       Offset = 0;
3382     } else if (Ptr.getOpcode() == ISD::ADD &&
3383                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3384                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3385       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3386       Offset = Ptr.getConstantOperandVal(1);
3387       Ptr = Ptr.getOperand(0);
3388     } else {
3389       return SDValue();
3390     }
3391
3392     SDValue Chain = LD->getChain();
3393     // Make sure the stack object alignment is at least 16.
3394     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3395     if (DAG.InferPtrAlignment(Ptr) < 16) {
3396       if (MFI->isFixedObjectIndex(FI)) {
3397         // Can't change the alignment. FIXME: It's possible to compute
3398         // the exact stack offset and reference FI + adjust offset instead.
3399         // If someone *really* cares about this. That's the way to implement it.
3400         return SDValue();
3401       } else {
3402         MFI->setObjectAlignment(FI, 16);
3403       }
3404     }
3405
3406     // (Offset % 16) must be multiple of 4. Then address is then
3407     // Ptr + (Offset & ~15).
3408     if (Offset < 0)
3409       return SDValue();
3410     if ((Offset % 16) & 3)
3411       return SDValue();
3412     int64_t StartOffset = Offset & ~15;
3413     if (StartOffset)
3414       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3415                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3416
3417     int EltNo = (Offset - StartOffset) >> 2;
3418     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3419     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3420     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0);
3421     // Canonicalize it to a v4i32 shuffle.
3422     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3423     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3424                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3425                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3426   }
3427
3428   return SDValue();
3429 }
3430
3431 SDValue
3432 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3433   DebugLoc dl = Op.getDebugLoc();
3434   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3435   if (ISD::isBuildVectorAllZeros(Op.getNode())
3436       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3437     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3438     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3439     // eliminated on x86-32 hosts.
3440     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3441       return Op;
3442
3443     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3444       return getOnesVector(Op.getValueType(), DAG, dl);
3445     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3446   }
3447
3448   EVT VT = Op.getValueType();
3449   EVT ExtVT = VT.getVectorElementType();
3450   unsigned EVTBits = ExtVT.getSizeInBits();
3451
3452   unsigned NumElems = Op.getNumOperands();
3453   unsigned NumZero  = 0;
3454   unsigned NumNonZero = 0;
3455   unsigned NonZeros = 0;
3456   bool IsAllConstants = true;
3457   SmallSet<SDValue, 8> Values;
3458   for (unsigned i = 0; i < NumElems; ++i) {
3459     SDValue Elt = Op.getOperand(i);
3460     if (Elt.getOpcode() == ISD::UNDEF)
3461       continue;
3462     Values.insert(Elt);
3463     if (Elt.getOpcode() != ISD::Constant &&
3464         Elt.getOpcode() != ISD::ConstantFP)
3465       IsAllConstants = false;
3466     if (X86::isZeroNode(Elt))
3467       NumZero++;
3468     else {
3469       NonZeros |= (1 << i);
3470       NumNonZero++;
3471     }
3472   }
3473
3474   if (NumNonZero == 0) {
3475     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3476     return DAG.getUNDEF(VT);
3477   }
3478
3479   // Special case for single non-zero, non-undef, element.
3480   if (NumNonZero == 1) {
3481     unsigned Idx = CountTrailingZeros_32(NonZeros);
3482     SDValue Item = Op.getOperand(Idx);
3483
3484     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3485     // the value are obviously zero, truncate the value to i32 and do the
3486     // insertion that way.  Only do this if the value is non-constant or if the
3487     // value is a constant being inserted into element 0.  It is cheaper to do
3488     // a constant pool load than it is to do a movd + shuffle.
3489     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3490         (!IsAllConstants || Idx == 0)) {
3491       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3492         // Handle MMX and SSE both.
3493         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3494         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3495
3496         // Truncate the value (which may itself be a constant) to i32, and
3497         // convert it to a vector with movd (S2V+shuffle to zero extend).
3498         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3499         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3500         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3501                                            Subtarget->hasSSE2(), DAG);
3502
3503         // Now we have our 32-bit value zero extended in the low element of
3504         // a vector.  If Idx != 0, swizzle it into place.
3505         if (Idx != 0) {
3506           SmallVector<int, 4> Mask;
3507           Mask.push_back(Idx);
3508           for (unsigned i = 1; i != VecElts; ++i)
3509             Mask.push_back(i);
3510           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3511                                       DAG.getUNDEF(Item.getValueType()),
3512                                       &Mask[0]);
3513         }
3514         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3515       }
3516     }
3517
3518     // If we have a constant or non-constant insertion into the low element of
3519     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3520     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3521     // depending on what the source datatype is.
3522     if (Idx == 0) {
3523       if (NumZero == 0) {
3524         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3525       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3526           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3527         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3528         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3529         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3530                                            DAG);
3531       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3532         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3533         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3534         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3535         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3536                                            Subtarget->hasSSE2(), DAG);
3537         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3538       }
3539     }
3540
3541     // Is it a vector logical left shift?
3542     if (NumElems == 2 && Idx == 1 &&
3543         X86::isZeroNode(Op.getOperand(0)) &&
3544         !X86::isZeroNode(Op.getOperand(1))) {
3545       unsigned NumBits = VT.getSizeInBits();
3546       return getVShift(true, VT,
3547                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3548                                    VT, Op.getOperand(1)),
3549                        NumBits/2, DAG, *this, dl);
3550     }
3551
3552     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3553       return SDValue();
3554
3555     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3556     // is a non-constant being inserted into an element other than the low one,
3557     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3558     // movd/movss) to move this into the low element, then shuffle it into
3559     // place.
3560     if (EVTBits == 32) {
3561       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3562
3563       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3564       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3565                                          Subtarget->hasSSE2(), DAG);
3566       SmallVector<int, 8> MaskVec;
3567       for (unsigned i = 0; i < NumElems; i++)
3568         MaskVec.push_back(i == Idx ? 0 : 1);
3569       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3570     }
3571   }
3572
3573   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3574   if (Values.size() == 1) {
3575     if (EVTBits == 32) {
3576       // Instead of a shuffle like this:
3577       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3578       // Check if it's possible to issue this instead.
3579       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3580       unsigned Idx = CountTrailingZeros_32(NonZeros);
3581       SDValue Item = Op.getOperand(Idx);
3582       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3583         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3584     }
3585     return SDValue();
3586   }
3587
3588   // A vector full of immediates; various special cases are already
3589   // handled, so this is best done with a single constant-pool load.
3590   if (IsAllConstants)
3591     return SDValue();
3592
3593   // Let legalizer expand 2-wide build_vectors.
3594   if (EVTBits == 64) {
3595     if (NumNonZero == 1) {
3596       // One half is zero or undef.
3597       unsigned Idx = CountTrailingZeros_32(NonZeros);
3598       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3599                                  Op.getOperand(Idx));
3600       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3601                                          Subtarget->hasSSE2(), DAG);
3602     }
3603     return SDValue();
3604   }
3605
3606   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3607   if (EVTBits == 8 && NumElems == 16) {
3608     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3609                                         *this);
3610     if (V.getNode()) return V;
3611   }
3612
3613   if (EVTBits == 16 && NumElems == 8) {
3614     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3615                                         *this);
3616     if (V.getNode()) return V;
3617   }
3618
3619   // If element VT is == 32 bits, turn it into a number of shuffles.
3620   SmallVector<SDValue, 8> V;
3621   V.resize(NumElems);
3622   if (NumElems == 4 && NumZero > 0) {
3623     for (unsigned i = 0; i < 4; ++i) {
3624       bool isZero = !(NonZeros & (1 << i));
3625       if (isZero)
3626         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3627       else
3628         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3629     }
3630
3631     for (unsigned i = 0; i < 2; ++i) {
3632       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3633         default: break;
3634         case 0:
3635           V[i] = V[i*2];  // Must be a zero vector.
3636           break;
3637         case 1:
3638           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3639           break;
3640         case 2:
3641           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3642           break;
3643         case 3:
3644           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3645           break;
3646       }
3647     }
3648
3649     SmallVector<int, 8> MaskVec;
3650     bool Reverse = (NonZeros & 0x3) == 2;
3651     for (unsigned i = 0; i < 2; ++i)
3652       MaskVec.push_back(Reverse ? 1-i : i);
3653     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3654     for (unsigned i = 0; i < 2; ++i)
3655       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3656     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3657   }
3658
3659   if (Values.size() > 2) {
3660     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3661     // values to be inserted is equal to the number of elements, in which case
3662     // use the unpack code below in the hopes of matching the consecutive elts
3663     // load merge pattern for shuffles.
3664     // FIXME: We could probably just check that here directly.
3665     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3666         getSubtarget()->hasSSE41()) {
3667       V[0] = DAG.getUNDEF(VT);
3668       for (unsigned i = 0; i < NumElems; ++i)
3669         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3670           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3671                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3672       return V[0];
3673     }
3674     // Expand into a number of unpckl*.
3675     // e.g. for v4f32
3676     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3677     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3678     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3679     for (unsigned i = 0; i < NumElems; ++i)
3680       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3681     NumElems >>= 1;
3682     while (NumElems != 0) {
3683       for (unsigned i = 0; i < NumElems; ++i)
3684         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3685       NumElems >>= 1;
3686     }
3687     return V[0];
3688   }
3689
3690   return SDValue();
3691 }
3692
3693 SDValue
3694 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3695   // We support concatenate two MMX registers and place them in a MMX
3696   // register.  This is better than doing a stack convert.
3697   DebugLoc dl = Op.getDebugLoc();
3698   EVT ResVT = Op.getValueType();
3699   assert(Op.getNumOperands() == 2);
3700   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3701          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3702   int Mask[2];
3703   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3704   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3705   InVec = Op.getOperand(1);
3706   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3707     unsigned NumElts = ResVT.getVectorNumElements();
3708     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3709     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3710                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3711   } else {
3712     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3713     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3714     Mask[0] = 0; Mask[1] = 2;
3715     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3716   }
3717   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3718 }
3719
3720 // v8i16 shuffles - Prefer shuffles in the following order:
3721 // 1. [all]   pshuflw, pshufhw, optional move
3722 // 2. [ssse3] 1 x pshufb
3723 // 3. [ssse3] 2 x pshufb + 1 x por
3724 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3725 static
3726 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3727                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3728   SDValue V1 = SVOp->getOperand(0);
3729   SDValue V2 = SVOp->getOperand(1);
3730   DebugLoc dl = SVOp->getDebugLoc();
3731   SmallVector<int, 8> MaskVals;
3732
3733   // Determine if more than 1 of the words in each of the low and high quadwords
3734   // of the result come from the same quadword of one of the two inputs.  Undef
3735   // mask values count as coming from any quadword, for better codegen.
3736   SmallVector<unsigned, 4> LoQuad(4);
3737   SmallVector<unsigned, 4> HiQuad(4);
3738   BitVector InputQuads(4);
3739   for (unsigned i = 0; i < 8; ++i) {
3740     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3741     int EltIdx = SVOp->getMaskElt(i);
3742     MaskVals.push_back(EltIdx);
3743     if (EltIdx < 0) {
3744       ++Quad[0];
3745       ++Quad[1];
3746       ++Quad[2];
3747       ++Quad[3];
3748       continue;
3749     }
3750     ++Quad[EltIdx / 4];
3751     InputQuads.set(EltIdx / 4);
3752   }
3753
3754   int BestLoQuad = -1;
3755   unsigned MaxQuad = 1;
3756   for (unsigned i = 0; i < 4; ++i) {
3757     if (LoQuad[i] > MaxQuad) {
3758       BestLoQuad = i;
3759       MaxQuad = LoQuad[i];
3760     }
3761   }
3762
3763   int BestHiQuad = -1;
3764   MaxQuad = 1;
3765   for (unsigned i = 0; i < 4; ++i) {
3766     if (HiQuad[i] > MaxQuad) {
3767       BestHiQuad = i;
3768       MaxQuad = HiQuad[i];
3769     }
3770   }
3771
3772   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3773   // of the two input vectors, shuffle them into one input vector so only a
3774   // single pshufb instruction is necessary. If There are more than 2 input
3775   // quads, disable the next transformation since it does not help SSSE3.
3776   bool V1Used = InputQuads[0] || InputQuads[1];
3777   bool V2Used = InputQuads[2] || InputQuads[3];
3778   if (TLI.getSubtarget()->hasSSSE3()) {
3779     if (InputQuads.count() == 2 && V1Used && V2Used) {
3780       BestLoQuad = InputQuads.find_first();
3781       BestHiQuad = InputQuads.find_next(BestLoQuad);
3782     }
3783     if (InputQuads.count() > 2) {
3784       BestLoQuad = -1;
3785       BestHiQuad = -1;
3786     }
3787   }
3788
3789   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3790   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3791   // words from all 4 input quadwords.
3792   SDValue NewV;
3793   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3794     SmallVector<int, 8> MaskV;
3795     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3796     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3797     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3798                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3799                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3800     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3801
3802     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3803     // source words for the shuffle, to aid later transformations.
3804     bool AllWordsInNewV = true;
3805     bool InOrder[2] = { true, true };
3806     for (unsigned i = 0; i != 8; ++i) {
3807       int idx = MaskVals[i];
3808       if (idx != (int)i)
3809         InOrder[i/4] = false;
3810       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3811         continue;
3812       AllWordsInNewV = false;
3813       break;
3814     }
3815
3816     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3817     if (AllWordsInNewV) {
3818       for (int i = 0; i != 8; ++i) {
3819         int idx = MaskVals[i];
3820         if (idx < 0)
3821           continue;
3822         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3823         if ((idx != i) && idx < 4)
3824           pshufhw = false;
3825         if ((idx != i) && idx > 3)
3826           pshuflw = false;
3827       }
3828       V1 = NewV;
3829       V2Used = false;
3830       BestLoQuad = 0;
3831       BestHiQuad = 1;
3832     }
3833
3834     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3835     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3836     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3837       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3838                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3839     }
3840   }
3841
3842   // If we have SSSE3, and all words of the result are from 1 input vector,
3843   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3844   // is present, fall back to case 4.
3845   if (TLI.getSubtarget()->hasSSSE3()) {
3846     SmallVector<SDValue,16> pshufbMask;
3847
3848     // If we have elements from both input vectors, set the high bit of the
3849     // shuffle mask element to zero out elements that come from V2 in the V1
3850     // mask, and elements that come from V1 in the V2 mask, so that the two
3851     // results can be OR'd together.
3852     bool TwoInputs = V1Used && V2Used;
3853     for (unsigned i = 0; i != 8; ++i) {
3854       int EltIdx = MaskVals[i] * 2;
3855       if (TwoInputs && (EltIdx >= 16)) {
3856         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3857         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3858         continue;
3859       }
3860       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3861       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3862     }
3863     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3864     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3865                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3866                                  MVT::v16i8, &pshufbMask[0], 16));
3867     if (!TwoInputs)
3868       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3869
3870     // Calculate the shuffle mask for the second input, shuffle it, and
3871     // OR it with the first shuffled input.
3872     pshufbMask.clear();
3873     for (unsigned i = 0; i != 8; ++i) {
3874       int EltIdx = MaskVals[i] * 2;
3875       if (EltIdx < 16) {
3876         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3877         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3878         continue;
3879       }
3880       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3881       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3882     }
3883     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3884     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3885                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3886                                  MVT::v16i8, &pshufbMask[0], 16));
3887     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3888     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3889   }
3890
3891   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3892   // and update MaskVals with new element order.
3893   BitVector InOrder(8);
3894   if (BestLoQuad >= 0) {
3895     SmallVector<int, 8> MaskV;
3896     for (int i = 0; i != 4; ++i) {
3897       int idx = MaskVals[i];
3898       if (idx < 0) {
3899         MaskV.push_back(-1);
3900         InOrder.set(i);
3901       } else if ((idx / 4) == BestLoQuad) {
3902         MaskV.push_back(idx & 3);
3903         InOrder.set(i);
3904       } else {
3905         MaskV.push_back(-1);
3906       }
3907     }
3908     for (unsigned i = 4; i != 8; ++i)
3909       MaskV.push_back(i);
3910     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3911                                 &MaskV[0]);
3912   }
3913
3914   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3915   // and update MaskVals with the new element order.
3916   if (BestHiQuad >= 0) {
3917     SmallVector<int, 8> MaskV;
3918     for (unsigned i = 0; i != 4; ++i)
3919       MaskV.push_back(i);
3920     for (unsigned i = 4; i != 8; ++i) {
3921       int idx = MaskVals[i];
3922       if (idx < 0) {
3923         MaskV.push_back(-1);
3924         InOrder.set(i);
3925       } else if ((idx / 4) == BestHiQuad) {
3926         MaskV.push_back((idx & 3) + 4);
3927         InOrder.set(i);
3928       } else {
3929         MaskV.push_back(-1);
3930       }
3931     }
3932     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3933                                 &MaskV[0]);
3934   }
3935
3936   // In case BestHi & BestLo were both -1, which means each quadword has a word
3937   // from each of the four input quadwords, calculate the InOrder bitvector now
3938   // before falling through to the insert/extract cleanup.
3939   if (BestLoQuad == -1 && BestHiQuad == -1) {
3940     NewV = V1;
3941     for (int i = 0; i != 8; ++i)
3942       if (MaskVals[i] < 0 || MaskVals[i] == i)
3943         InOrder.set(i);
3944   }
3945
3946   // The other elements are put in the right place using pextrw and pinsrw.
3947   for (unsigned i = 0; i != 8; ++i) {
3948     if (InOrder[i])
3949       continue;
3950     int EltIdx = MaskVals[i];
3951     if (EltIdx < 0)
3952       continue;
3953     SDValue ExtOp = (EltIdx < 8)
3954     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3955                   DAG.getIntPtrConstant(EltIdx))
3956     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3957                   DAG.getIntPtrConstant(EltIdx - 8));
3958     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3959                        DAG.getIntPtrConstant(i));
3960   }
3961   return NewV;
3962 }
3963
3964 // v16i8 shuffles - Prefer shuffles in the following order:
3965 // 1. [ssse3] 1 x pshufb
3966 // 2. [ssse3] 2 x pshufb + 1 x por
3967 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3968 static
3969 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3970                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3971   SDValue V1 = SVOp->getOperand(0);
3972   SDValue V2 = SVOp->getOperand(1);
3973   DebugLoc dl = SVOp->getDebugLoc();
3974   SmallVector<int, 16> MaskVals;
3975   SVOp->getMask(MaskVals);
3976
3977   // If we have SSSE3, case 1 is generated when all result bytes come from
3978   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3979   // present, fall back to case 3.
3980   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3981   bool V1Only = true;
3982   bool V2Only = true;
3983   for (unsigned i = 0; i < 16; ++i) {
3984     int EltIdx = MaskVals[i];
3985     if (EltIdx < 0)
3986       continue;
3987     if (EltIdx < 16)
3988       V2Only = false;
3989     else
3990       V1Only = false;
3991   }
3992
3993   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3994   if (TLI.getSubtarget()->hasSSSE3()) {
3995     SmallVector<SDValue,16> pshufbMask;
3996
3997     // If all result elements are from one input vector, then only translate
3998     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3999     //
4000     // Otherwise, we have elements from both input vectors, and must zero out
4001     // elements that come from V2 in the first mask, and V1 in the second mask
4002     // so that we can OR them together.
4003     bool TwoInputs = !(V1Only || V2Only);
4004     for (unsigned i = 0; i != 16; ++i) {
4005       int EltIdx = MaskVals[i];
4006       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4007         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4008         continue;
4009       }
4010       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4011     }
4012     // If all the elements are from V2, assign it to V1 and return after
4013     // building the first pshufb.
4014     if (V2Only)
4015       V1 = V2;
4016     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4017                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4018                                  MVT::v16i8, &pshufbMask[0], 16));
4019     if (!TwoInputs)
4020       return V1;
4021
4022     // Calculate the shuffle mask for the second input, shuffle it, and
4023     // OR it with the first shuffled input.
4024     pshufbMask.clear();
4025     for (unsigned i = 0; i != 16; ++i) {
4026       int EltIdx = MaskVals[i];
4027       if (EltIdx < 16) {
4028         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4029         continue;
4030       }
4031       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4032     }
4033     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4034                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4035                                  MVT::v16i8, &pshufbMask[0], 16));
4036     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4037   }
4038
4039   // No SSSE3 - Calculate in place words and then fix all out of place words
4040   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4041   // the 16 different words that comprise the two doublequadword input vectors.
4042   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4043   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4044   SDValue NewV = V2Only ? V2 : V1;
4045   for (int i = 0; i != 8; ++i) {
4046     int Elt0 = MaskVals[i*2];
4047     int Elt1 = MaskVals[i*2+1];
4048
4049     // This word of the result is all undef, skip it.
4050     if (Elt0 < 0 && Elt1 < 0)
4051       continue;
4052
4053     // This word of the result is already in the correct place, skip it.
4054     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4055       continue;
4056     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4057       continue;
4058
4059     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4060     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4061     SDValue InsElt;
4062
4063     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4064     // using a single extract together, load it and store it.
4065     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4066       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4067                            DAG.getIntPtrConstant(Elt1 / 2));
4068       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4069                         DAG.getIntPtrConstant(i));
4070       continue;
4071     }
4072
4073     // If Elt1 is defined, extract it from the appropriate source.  If the
4074     // source byte is not also odd, shift the extracted word left 8 bits
4075     // otherwise clear the bottom 8 bits if we need to do an or.
4076     if (Elt1 >= 0) {
4077       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4078                            DAG.getIntPtrConstant(Elt1 / 2));
4079       if ((Elt1 & 1) == 0)
4080         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4081                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4082       else if (Elt0 >= 0)
4083         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4084                              DAG.getConstant(0xFF00, MVT::i16));
4085     }
4086     // If Elt0 is defined, extract it from the appropriate source.  If the
4087     // source byte is not also even, shift the extracted word right 8 bits. If
4088     // Elt1 was also defined, OR the extracted values together before
4089     // inserting them in the result.
4090     if (Elt0 >= 0) {
4091       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4092                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4093       if ((Elt0 & 1) != 0)
4094         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4095                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4096       else if (Elt1 >= 0)
4097         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4098                              DAG.getConstant(0x00FF, MVT::i16));
4099       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4100                          : InsElt0;
4101     }
4102     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4103                        DAG.getIntPtrConstant(i));
4104   }
4105   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4106 }
4107
4108 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4109 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4110 /// done when every pair / quad of shuffle mask elements point to elements in
4111 /// the right sequence. e.g.
4112 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4113 static
4114 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4115                                  SelectionDAG &DAG,
4116                                  TargetLowering &TLI, DebugLoc dl) {
4117   EVT VT = SVOp->getValueType(0);
4118   SDValue V1 = SVOp->getOperand(0);
4119   SDValue V2 = SVOp->getOperand(1);
4120   unsigned NumElems = VT.getVectorNumElements();
4121   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4122   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4123   EVT MaskEltVT = MaskVT.getVectorElementType();
4124   EVT NewVT = MaskVT;
4125   switch (VT.getSimpleVT().SimpleTy) {
4126   default: assert(false && "Unexpected!");
4127   case MVT::v4f32: NewVT = MVT::v2f64; break;
4128   case MVT::v4i32: NewVT = MVT::v2i64; break;
4129   case MVT::v8i16: NewVT = MVT::v4i32; break;
4130   case MVT::v16i8: NewVT = MVT::v4i32; break;
4131   }
4132
4133   if (NewWidth == 2) {
4134     if (VT.isInteger())
4135       NewVT = MVT::v2i64;
4136     else
4137       NewVT = MVT::v2f64;
4138   }
4139   int Scale = NumElems / NewWidth;
4140   SmallVector<int, 8> MaskVec;
4141   for (unsigned i = 0; i < NumElems; i += Scale) {
4142     int StartIdx = -1;
4143     for (int j = 0; j < Scale; ++j) {
4144       int EltIdx = SVOp->getMaskElt(i+j);
4145       if (EltIdx < 0)
4146         continue;
4147       if (StartIdx == -1)
4148         StartIdx = EltIdx - (EltIdx % Scale);
4149       if (EltIdx != StartIdx + j)
4150         return SDValue();
4151     }
4152     if (StartIdx == -1)
4153       MaskVec.push_back(-1);
4154     else
4155       MaskVec.push_back(StartIdx / Scale);
4156   }
4157
4158   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4159   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4160   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4161 }
4162
4163 /// getVZextMovL - Return a zero-extending vector move low node.
4164 ///
4165 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4166                             SDValue SrcOp, SelectionDAG &DAG,
4167                             const X86Subtarget *Subtarget, DebugLoc dl) {
4168   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4169     LoadSDNode *LD = NULL;
4170     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4171       LD = dyn_cast<LoadSDNode>(SrcOp);
4172     if (!LD) {
4173       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4174       // instead.
4175       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4176       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4177           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4178           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4179           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4180         // PR2108
4181         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4182         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4183                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4184                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4185                                                    OpVT,
4186                                                    SrcOp.getOperand(0)
4187                                                           .getOperand(0))));
4188       }
4189     }
4190   }
4191
4192   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4193                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4194                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4195                                              OpVT, SrcOp)));
4196 }
4197
4198 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4199 /// shuffles.
4200 static SDValue
4201 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4202   SDValue V1 = SVOp->getOperand(0);
4203   SDValue V2 = SVOp->getOperand(1);
4204   DebugLoc dl = SVOp->getDebugLoc();
4205   EVT VT = SVOp->getValueType(0);
4206
4207   SmallVector<std::pair<int, int>, 8> Locs;
4208   Locs.resize(4);
4209   SmallVector<int, 8> Mask1(4U, -1);
4210   SmallVector<int, 8> PermMask;
4211   SVOp->getMask(PermMask);
4212
4213   unsigned NumHi = 0;
4214   unsigned NumLo = 0;
4215   for (unsigned i = 0; i != 4; ++i) {
4216     int Idx = PermMask[i];
4217     if (Idx < 0) {
4218       Locs[i] = std::make_pair(-1, -1);
4219     } else {
4220       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4221       if (Idx < 4) {
4222         Locs[i] = std::make_pair(0, NumLo);
4223         Mask1[NumLo] = Idx;
4224         NumLo++;
4225       } else {
4226         Locs[i] = std::make_pair(1, NumHi);
4227         if (2+NumHi < 4)
4228           Mask1[2+NumHi] = Idx;
4229         NumHi++;
4230       }
4231     }
4232   }
4233
4234   if (NumLo <= 2 && NumHi <= 2) {
4235     // If no more than two elements come from either vector. This can be
4236     // implemented with two shuffles. First shuffle gather the elements.
4237     // The second shuffle, which takes the first shuffle as both of its
4238     // vector operands, put the elements into the right order.
4239     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4240
4241     SmallVector<int, 8> Mask2(4U, -1);
4242
4243     for (unsigned i = 0; i != 4; ++i) {
4244       if (Locs[i].first == -1)
4245         continue;
4246       else {
4247         unsigned Idx = (i < 2) ? 0 : 4;
4248         Idx += Locs[i].first * 2 + Locs[i].second;
4249         Mask2[i] = Idx;
4250       }
4251     }
4252
4253     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4254   } else if (NumLo == 3 || NumHi == 3) {
4255     // Otherwise, we must have three elements from one vector, call it X, and
4256     // one element from the other, call it Y.  First, use a shufps to build an
4257     // intermediate vector with the one element from Y and the element from X
4258     // that will be in the same half in the final destination (the indexes don't
4259     // matter). Then, use a shufps to build the final vector, taking the half
4260     // containing the element from Y from the intermediate, and the other half
4261     // from X.
4262     if (NumHi == 3) {
4263       // Normalize it so the 3 elements come from V1.
4264       CommuteVectorShuffleMask(PermMask, VT);
4265       std::swap(V1, V2);
4266     }
4267
4268     // Find the element from V2.
4269     unsigned HiIndex;
4270     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4271       int Val = PermMask[HiIndex];
4272       if (Val < 0)
4273         continue;
4274       if (Val >= 4)
4275         break;
4276     }
4277
4278     Mask1[0] = PermMask[HiIndex];
4279     Mask1[1] = -1;
4280     Mask1[2] = PermMask[HiIndex^1];
4281     Mask1[3] = -1;
4282     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4283
4284     if (HiIndex >= 2) {
4285       Mask1[0] = PermMask[0];
4286       Mask1[1] = PermMask[1];
4287       Mask1[2] = HiIndex & 1 ? 6 : 4;
4288       Mask1[3] = HiIndex & 1 ? 4 : 6;
4289       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4290     } else {
4291       Mask1[0] = HiIndex & 1 ? 2 : 0;
4292       Mask1[1] = HiIndex & 1 ? 0 : 2;
4293       Mask1[2] = PermMask[2];
4294       Mask1[3] = PermMask[3];
4295       if (Mask1[2] >= 0)
4296         Mask1[2] += 4;
4297       if (Mask1[3] >= 0)
4298         Mask1[3] += 4;
4299       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4300     }
4301   }
4302
4303   // Break it into (shuffle shuffle_hi, shuffle_lo).
4304   Locs.clear();
4305   SmallVector<int,8> LoMask(4U, -1);
4306   SmallVector<int,8> HiMask(4U, -1);
4307
4308   SmallVector<int,8> *MaskPtr = &LoMask;
4309   unsigned MaskIdx = 0;
4310   unsigned LoIdx = 0;
4311   unsigned HiIdx = 2;
4312   for (unsigned i = 0; i != 4; ++i) {
4313     if (i == 2) {
4314       MaskPtr = &HiMask;
4315       MaskIdx = 1;
4316       LoIdx = 0;
4317       HiIdx = 2;
4318     }
4319     int Idx = PermMask[i];
4320     if (Idx < 0) {
4321       Locs[i] = std::make_pair(-1, -1);
4322     } else if (Idx < 4) {
4323       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4324       (*MaskPtr)[LoIdx] = Idx;
4325       LoIdx++;
4326     } else {
4327       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4328       (*MaskPtr)[HiIdx] = Idx;
4329       HiIdx++;
4330     }
4331   }
4332
4333   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4334   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4335   SmallVector<int, 8> MaskOps;
4336   for (unsigned i = 0; i != 4; ++i) {
4337     if (Locs[i].first == -1) {
4338       MaskOps.push_back(-1);
4339     } else {
4340       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4341       MaskOps.push_back(Idx);
4342     }
4343   }
4344   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4345 }
4346
4347 SDValue
4348 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4349   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4350   SDValue V1 = Op.getOperand(0);
4351   SDValue V2 = Op.getOperand(1);
4352   EVT VT = Op.getValueType();
4353   DebugLoc dl = Op.getDebugLoc();
4354   unsigned NumElems = VT.getVectorNumElements();
4355   bool isMMX = VT.getSizeInBits() == 64;
4356   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4357   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4358   bool V1IsSplat = false;
4359   bool V2IsSplat = false;
4360
4361   if (isZeroShuffle(SVOp))
4362     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4363
4364   // Promote splats to v4f32.
4365   if (SVOp->isSplat()) {
4366     if (isMMX || NumElems < 4)
4367       return Op;
4368     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4369   }
4370
4371   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4372   // do it!
4373   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4374     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4375     if (NewOp.getNode())
4376       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4377                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4378   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4379     // FIXME: Figure out a cleaner way to do this.
4380     // Try to make use of movq to zero out the top part.
4381     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4382       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4383       if (NewOp.getNode()) {
4384         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4385           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4386                               DAG, Subtarget, dl);
4387       }
4388     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4389       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4390       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4391         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4392                             DAG, Subtarget, dl);
4393     }
4394   }
4395
4396   if (X86::isPSHUFDMask(SVOp))
4397     return Op;
4398
4399   // Check if this can be converted into a logical shift.
4400   bool isLeft = false;
4401   unsigned ShAmt = 0;
4402   SDValue ShVal;
4403   bool isShift = getSubtarget()->hasSSE2() &&
4404     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4405   if (isShift && ShVal.hasOneUse()) {
4406     // If the shifted value has multiple uses, it may be cheaper to use
4407     // v_set0 + movlhps or movhlps, etc.
4408     EVT EltVT = VT.getVectorElementType();
4409     ShAmt *= EltVT.getSizeInBits();
4410     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4411   }
4412
4413   if (X86::isMOVLMask(SVOp)) {
4414     if (V1IsUndef)
4415       return V2;
4416     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4417       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4418     if (!isMMX)
4419       return Op;
4420   }
4421
4422   // FIXME: fold these into legal mask.
4423   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4424                  X86::isMOVSLDUPMask(SVOp) ||
4425                  X86::isMOVHLPSMask(SVOp) ||
4426                  X86::isMOVLHPSMask(SVOp) ||
4427                  X86::isMOVLPMask(SVOp)))
4428     return Op;
4429
4430   if (ShouldXformToMOVHLPS(SVOp) ||
4431       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4432     return CommuteVectorShuffle(SVOp, DAG);
4433
4434   if (isShift) {
4435     // No better options. Use a vshl / vsrl.
4436     EVT EltVT = VT.getVectorElementType();
4437     ShAmt *= EltVT.getSizeInBits();
4438     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4439   }
4440
4441   bool Commuted = false;
4442   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4443   // 1,1,1,1 -> v8i16 though.
4444   V1IsSplat = isSplatVector(V1.getNode());
4445   V2IsSplat = isSplatVector(V2.getNode());
4446
4447   // Canonicalize the splat or undef, if present, to be on the RHS.
4448   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4449     Op = CommuteVectorShuffle(SVOp, DAG);
4450     SVOp = cast<ShuffleVectorSDNode>(Op);
4451     V1 = SVOp->getOperand(0);
4452     V2 = SVOp->getOperand(1);
4453     std::swap(V1IsSplat, V2IsSplat);
4454     std::swap(V1IsUndef, V2IsUndef);
4455     Commuted = true;
4456   }
4457
4458   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4459     // Shuffling low element of v1 into undef, just return v1.
4460     if (V2IsUndef)
4461       return V1;
4462     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4463     // the instruction selector will not match, so get a canonical MOVL with
4464     // swapped operands to undo the commute.
4465     return getMOVL(DAG, dl, VT, V2, V1);
4466   }
4467
4468   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4469       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4470       X86::isUNPCKLMask(SVOp) ||
4471       X86::isUNPCKHMask(SVOp))
4472     return Op;
4473
4474   if (V2IsSplat) {
4475     // Normalize mask so all entries that point to V2 points to its first
4476     // element then try to match unpck{h|l} again. If match, return a
4477     // new vector_shuffle with the corrected mask.
4478     SDValue NewMask = NormalizeMask(SVOp, DAG);
4479     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4480     if (NSVOp != SVOp) {
4481       if (X86::isUNPCKLMask(NSVOp, true)) {
4482         return NewMask;
4483       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4484         return NewMask;
4485       }
4486     }
4487   }
4488
4489   if (Commuted) {
4490     // Commute is back and try unpck* again.
4491     // FIXME: this seems wrong.
4492     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4493     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4494     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4495         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4496         X86::isUNPCKLMask(NewSVOp) ||
4497         X86::isUNPCKHMask(NewSVOp))
4498       return NewOp;
4499   }
4500
4501   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4502
4503   // Normalize the node to match x86 shuffle ops if needed
4504   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4505     return CommuteVectorShuffle(SVOp, DAG);
4506
4507   // Check for legal shuffle and return?
4508   SmallVector<int, 16> PermMask;
4509   SVOp->getMask(PermMask);
4510   if (isShuffleMaskLegal(PermMask, VT))
4511     return Op;
4512
4513   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4514   if (VT == MVT::v8i16) {
4515     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4516     if (NewOp.getNode())
4517       return NewOp;
4518   }
4519
4520   if (VT == MVT::v16i8) {
4521     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4522     if (NewOp.getNode())
4523       return NewOp;
4524   }
4525
4526   // Handle all 4 wide cases with a number of shuffles except for MMX.
4527   if (NumElems == 4 && !isMMX)
4528     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4529
4530   return SDValue();
4531 }
4532
4533 SDValue
4534 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4535                                                 SelectionDAG &DAG) {
4536   EVT VT = Op.getValueType();
4537   DebugLoc dl = Op.getDebugLoc();
4538   if (VT.getSizeInBits() == 8) {
4539     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4540                                     Op.getOperand(0), Op.getOperand(1));
4541     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4542                                     DAG.getValueType(VT));
4543     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4544   } else if (VT.getSizeInBits() == 16) {
4545     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4546     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4547     if (Idx == 0)
4548       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4549                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4550                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4551                                                  MVT::v4i32,
4552                                                  Op.getOperand(0)),
4553                                      Op.getOperand(1)));
4554     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4555                                     Op.getOperand(0), Op.getOperand(1));
4556     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4557                                     DAG.getValueType(VT));
4558     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4559   } else if (VT == MVT::f32) {
4560     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4561     // the result back to FR32 register. It's only worth matching if the
4562     // result has a single use which is a store or a bitcast to i32.  And in
4563     // the case of a store, it's not worth it if the index is a constant 0,
4564     // because a MOVSSmr can be used instead, which is smaller and faster.
4565     if (!Op.hasOneUse())
4566       return SDValue();
4567     SDNode *User = *Op.getNode()->use_begin();
4568     if ((User->getOpcode() != ISD::STORE ||
4569          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4570           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4571         (User->getOpcode() != ISD::BIT_CONVERT ||
4572          User->getValueType(0) != MVT::i32))
4573       return SDValue();
4574     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4575                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4576                                               Op.getOperand(0)),
4577                                               Op.getOperand(1));
4578     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4579   } else if (VT == MVT::i32) {
4580     // ExtractPS works with constant index.
4581     if (isa<ConstantSDNode>(Op.getOperand(1)))
4582       return Op;
4583   }
4584   return SDValue();
4585 }
4586
4587
4588 SDValue
4589 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4590   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4591     return SDValue();
4592
4593   if (Subtarget->hasSSE41()) {
4594     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4595     if (Res.getNode())
4596       return Res;
4597   }
4598
4599   EVT VT = Op.getValueType();
4600   DebugLoc dl = Op.getDebugLoc();
4601   // TODO: handle v16i8.
4602   if (VT.getSizeInBits() == 16) {
4603     SDValue Vec = Op.getOperand(0);
4604     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4605     if (Idx == 0)
4606       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4607                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4608                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4609                                                  MVT::v4i32, Vec),
4610                                      Op.getOperand(1)));
4611     // Transform it so it match pextrw which produces a 32-bit result.
4612     EVT EltVT = MVT::i32;
4613     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4614                                     Op.getOperand(0), Op.getOperand(1));
4615     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4616                                     DAG.getValueType(VT));
4617     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4618   } else if (VT.getSizeInBits() == 32) {
4619     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4620     if (Idx == 0)
4621       return Op;
4622
4623     // SHUFPS the element to the lowest double word, then movss.
4624     int Mask[4] = { Idx, -1, -1, -1 };
4625     EVT VVT = Op.getOperand(0).getValueType();
4626     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4627                                        DAG.getUNDEF(VVT), Mask);
4628     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4629                        DAG.getIntPtrConstant(0));
4630   } else if (VT.getSizeInBits() == 64) {
4631     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4632     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4633     //        to match extract_elt for f64.
4634     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4635     if (Idx == 0)
4636       return Op;
4637
4638     // UNPCKHPD the element to the lowest double word, then movsd.
4639     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4640     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4641     int Mask[2] = { 1, -1 };
4642     EVT VVT = Op.getOperand(0).getValueType();
4643     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4644                                        DAG.getUNDEF(VVT), Mask);
4645     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4646                        DAG.getIntPtrConstant(0));
4647   }
4648
4649   return SDValue();
4650 }
4651
4652 SDValue
4653 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4654   EVT VT = Op.getValueType();
4655   EVT EltVT = VT.getVectorElementType();
4656   DebugLoc dl = Op.getDebugLoc();
4657
4658   SDValue N0 = Op.getOperand(0);
4659   SDValue N1 = Op.getOperand(1);
4660   SDValue N2 = Op.getOperand(2);
4661
4662   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4663       isa<ConstantSDNode>(N2)) {
4664     unsigned Opc = (EltVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4665                                                 : X86ISD::PINSRW;
4666     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4667     // argument.
4668     if (N1.getValueType() != MVT::i32)
4669       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4670     if (N2.getValueType() != MVT::i32)
4671       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4672     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4673   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4674     // Bits [7:6] of the constant are the source select.  This will always be
4675     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4676     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4677     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4678     // Bits [5:4] of the constant are the destination select.  This is the
4679     //  value of the incoming immediate.
4680     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4681     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4682     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4683     // Create this as a scalar to vector..
4684     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4685     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4686   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4687     // PINSR* works with constant index.
4688     return Op;
4689   }
4690   return SDValue();
4691 }
4692
4693 SDValue
4694 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4695   EVT VT = Op.getValueType();
4696   EVT EltVT = VT.getVectorElementType();
4697
4698   if (Subtarget->hasSSE41())
4699     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4700
4701   if (EltVT == MVT::i8)
4702     return SDValue();
4703
4704   DebugLoc dl = Op.getDebugLoc();
4705   SDValue N0 = Op.getOperand(0);
4706   SDValue N1 = Op.getOperand(1);
4707   SDValue N2 = Op.getOperand(2);
4708
4709   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4710     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4711     // as its second argument.
4712     if (N1.getValueType() != MVT::i32)
4713       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4714     if (N2.getValueType() != MVT::i32)
4715       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4716     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4717   }
4718   return SDValue();
4719 }
4720
4721 SDValue
4722 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4723   DebugLoc dl = Op.getDebugLoc();
4724   if (Op.getValueType() == MVT::v2f32)
4725     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4726                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4727                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4728                                                Op.getOperand(0))));
4729
4730   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4731     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4732
4733   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4734   EVT VT = MVT::v2i32;
4735   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4736   default: break;
4737   case MVT::v16i8:
4738   case MVT::v8i16:
4739     VT = MVT::v4i32;
4740     break;
4741   }
4742   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4743                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4744 }
4745
4746 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4747 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4748 // one of the above mentioned nodes. It has to be wrapped because otherwise
4749 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4750 // be used to form addressing mode. These wrapped nodes will be selected
4751 // into MOV32ri.
4752 SDValue
4753 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4754   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4755
4756   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4757   // global base reg.
4758   unsigned char OpFlag = 0;
4759   unsigned WrapperKind = X86ISD::Wrapper;
4760   CodeModel::Model M = getTargetMachine().getCodeModel();
4761
4762   if (Subtarget->isPICStyleRIPRel() &&
4763       (M == CodeModel::Small || M == CodeModel::Kernel))
4764     WrapperKind = X86ISD::WrapperRIP;
4765   else if (Subtarget->isPICStyleGOT())
4766     OpFlag = X86II::MO_GOTOFF;
4767   else if (Subtarget->isPICStyleStubPIC())
4768     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4769
4770   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4771                                              CP->getAlignment(),
4772                                              CP->getOffset(), OpFlag);
4773   DebugLoc DL = CP->getDebugLoc();
4774   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4775   // With PIC, the address is actually $g + Offset.
4776   if (OpFlag) {
4777     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4778                          DAG.getNode(X86ISD::GlobalBaseReg,
4779                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4780                          Result);
4781   }
4782
4783   return Result;
4784 }
4785
4786 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4787   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4788
4789   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4790   // global base reg.
4791   unsigned char OpFlag = 0;
4792   unsigned WrapperKind = X86ISD::Wrapper;
4793   CodeModel::Model M = getTargetMachine().getCodeModel();
4794
4795   if (Subtarget->isPICStyleRIPRel() &&
4796       (M == CodeModel::Small || M == CodeModel::Kernel))
4797     WrapperKind = X86ISD::WrapperRIP;
4798   else if (Subtarget->isPICStyleGOT())
4799     OpFlag = X86II::MO_GOTOFF;
4800   else if (Subtarget->isPICStyleStubPIC())
4801     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4802
4803   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4804                                           OpFlag);
4805   DebugLoc DL = JT->getDebugLoc();
4806   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4807
4808   // With PIC, the address is actually $g + Offset.
4809   if (OpFlag) {
4810     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4811                          DAG.getNode(X86ISD::GlobalBaseReg,
4812                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4813                          Result);
4814   }
4815
4816   return Result;
4817 }
4818
4819 SDValue
4820 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4821   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4822
4823   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4824   // global base reg.
4825   unsigned char OpFlag = 0;
4826   unsigned WrapperKind = X86ISD::Wrapper;
4827   CodeModel::Model M = getTargetMachine().getCodeModel();
4828
4829   if (Subtarget->isPICStyleRIPRel() &&
4830       (M == CodeModel::Small || M == CodeModel::Kernel))
4831     WrapperKind = X86ISD::WrapperRIP;
4832   else if (Subtarget->isPICStyleGOT())
4833     OpFlag = X86II::MO_GOTOFF;
4834   else if (Subtarget->isPICStyleStubPIC())
4835     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4836
4837   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4838
4839   DebugLoc DL = Op.getDebugLoc();
4840   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4841
4842
4843   // With PIC, the address is actually $g + Offset.
4844   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4845       !Subtarget->is64Bit()) {
4846     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4847                          DAG.getNode(X86ISD::GlobalBaseReg,
4848                                      DebugLoc::getUnknownLoc(),
4849                                      getPointerTy()),
4850                          Result);
4851   }
4852
4853   return Result;
4854 }
4855
4856 SDValue
4857 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
4858   // Create the TargetBlockAddressAddress node.
4859   unsigned char OpFlags =
4860     Subtarget->ClassifyBlockAddressReference();
4861   CodeModel::Model M = getTargetMachine().getCodeModel();
4862   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
4863   DebugLoc dl = Op.getDebugLoc();
4864   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
4865                                        /*isTarget=*/true, OpFlags);
4866
4867   if (Subtarget->isPICStyleRIPRel() &&
4868       (M == CodeModel::Small || M == CodeModel::Kernel))
4869     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4870   else
4871     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4872
4873   // With PIC, the address is actually $g + Offset.
4874   if (isGlobalRelativeToPICBase(OpFlags)) {
4875     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4876                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4877                          Result);
4878   }
4879
4880   return Result;
4881 }
4882
4883 SDValue
4884 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4885                                       int64_t Offset,
4886                                       SelectionDAG &DAG) const {
4887   // Create the TargetGlobalAddress node, folding in the constant
4888   // offset if it is legal.
4889   unsigned char OpFlags =
4890     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4891   CodeModel::Model M = getTargetMachine().getCodeModel();
4892   SDValue Result;
4893   if (OpFlags == X86II::MO_NO_FLAG &&
4894       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4895     // A direct static reference to a global.
4896     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4897     Offset = 0;
4898   } else {
4899     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4900   }
4901
4902   if (Subtarget->isPICStyleRIPRel() &&
4903       (M == CodeModel::Small || M == CodeModel::Kernel))
4904     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4905   else
4906     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4907
4908   // With PIC, the address is actually $g + Offset.
4909   if (isGlobalRelativeToPICBase(OpFlags)) {
4910     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4911                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4912                          Result);
4913   }
4914
4915   // For globals that require a load from a stub to get the address, emit the
4916   // load.
4917   if (isGlobalStubReference(OpFlags))
4918     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4919                          PseudoSourceValue::getGOT(), 0);
4920
4921   // If there was a non-zero offset that we didn't fold, create an explicit
4922   // addition for it.
4923   if (Offset != 0)
4924     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4925                          DAG.getConstant(Offset, getPointerTy()));
4926
4927   return Result;
4928 }
4929
4930 SDValue
4931 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4932   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4933   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4934   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4935 }
4936
4937 static SDValue
4938 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4939            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
4940            unsigned char OperandFlags) {
4941   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4942   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4943   DebugLoc dl = GA->getDebugLoc();
4944   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4945                                            GA->getValueType(0),
4946                                            GA->getOffset(),
4947                                            OperandFlags);
4948   if (InFlag) {
4949     SDValue Ops[] = { Chain,  TGA, *InFlag };
4950     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4951   } else {
4952     SDValue Ops[]  = { Chain, TGA };
4953     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4954   }
4955
4956   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
4957   MFI->setHasCalls(true);
4958
4959   SDValue Flag = Chain.getValue(1);
4960   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4961 }
4962
4963 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4964 static SDValue
4965 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4966                                 const EVT PtrVT) {
4967   SDValue InFlag;
4968   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4969   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4970                                      DAG.getNode(X86ISD::GlobalBaseReg,
4971                                                  DebugLoc::getUnknownLoc(),
4972                                                  PtrVT), InFlag);
4973   InFlag = Chain.getValue(1);
4974
4975   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4976 }
4977
4978 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4979 static SDValue
4980 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4981                                 const EVT PtrVT) {
4982   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4983                     X86::RAX, X86II::MO_TLSGD);
4984 }
4985
4986 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4987 // "local exec" model.
4988 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4989                                    const EVT PtrVT, TLSModel::Model model,
4990                                    bool is64Bit) {
4991   DebugLoc dl = GA->getDebugLoc();
4992   // Get the Thread Pointer
4993   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4994                              DebugLoc::getUnknownLoc(), PtrVT,
4995                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4996                                              MVT::i32));
4997
4998   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4999                                       NULL, 0);
5000
5001   unsigned char OperandFlags = 0;
5002   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5003   // initialexec.
5004   unsigned WrapperKind = X86ISD::Wrapper;
5005   if (model == TLSModel::LocalExec) {
5006     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5007   } else if (is64Bit) {
5008     assert(model == TLSModel::InitialExec);
5009     OperandFlags = X86II::MO_GOTTPOFF;
5010     WrapperKind = X86ISD::WrapperRIP;
5011   } else {
5012     assert(model == TLSModel::InitialExec);
5013     OperandFlags = X86II::MO_INDNTPOFF;
5014   }
5015
5016   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5017   // exec)
5018   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5019                                            GA->getOffset(), OperandFlags);
5020   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5021
5022   if (model == TLSModel::InitialExec)
5023     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5024                          PseudoSourceValue::getGOT(), 0);
5025
5026   // The address of the thread local variable is the add of the thread
5027   // pointer with the offset of the variable.
5028   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5029 }
5030
5031 SDValue
5032 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5033   // TODO: implement the "local dynamic" model
5034   // TODO: implement the "initial exec"model for pic executables
5035   assert(Subtarget->isTargetELF() &&
5036          "TLS not implemented for non-ELF targets");
5037   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5038   const GlobalValue *GV = GA->getGlobal();
5039
5040   // If GV is an alias then use the aliasee for determining
5041   // thread-localness.
5042   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5043     GV = GA->resolveAliasedGlobal(false);
5044
5045   TLSModel::Model model = getTLSModel(GV,
5046                                       getTargetMachine().getRelocationModel());
5047
5048   switch (model) {
5049   case TLSModel::GeneralDynamic:
5050   case TLSModel::LocalDynamic: // not implemented
5051     if (Subtarget->is64Bit())
5052       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5053     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5054
5055   case TLSModel::InitialExec:
5056   case TLSModel::LocalExec:
5057     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5058                                Subtarget->is64Bit());
5059   }
5060
5061   llvm_unreachable("Unreachable");
5062   return SDValue();
5063 }
5064
5065
5066 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5067 /// take a 2 x i32 value to shift plus a shift amount.
5068 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5069   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5070   EVT VT = Op.getValueType();
5071   unsigned VTBits = VT.getSizeInBits();
5072   DebugLoc dl = Op.getDebugLoc();
5073   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5074   SDValue ShOpLo = Op.getOperand(0);
5075   SDValue ShOpHi = Op.getOperand(1);
5076   SDValue ShAmt  = Op.getOperand(2);
5077   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5078                                      DAG.getConstant(VTBits - 1, MVT::i8))
5079                        : DAG.getConstant(0, VT);
5080
5081   SDValue Tmp2, Tmp3;
5082   if (Op.getOpcode() == ISD::SHL_PARTS) {
5083     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5084     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5085   } else {
5086     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5087     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5088   }
5089
5090   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5091                                 DAG.getConstant(VTBits, MVT::i8));
5092   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
5093                              AndNode, DAG.getConstant(0, MVT::i8));
5094
5095   SDValue Hi, Lo;
5096   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5097   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5098   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5099
5100   if (Op.getOpcode() == ISD::SHL_PARTS) {
5101     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5102     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5103   } else {
5104     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5105     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5106   }
5107
5108   SDValue Ops[2] = { Lo, Hi };
5109   return DAG.getMergeValues(Ops, 2, dl);
5110 }
5111
5112 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5113   EVT SrcVT = Op.getOperand(0).getValueType();
5114
5115   if (SrcVT.isVector()) {
5116     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5117       return Op;
5118     }
5119     return SDValue();
5120   }
5121
5122   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5123          "Unknown SINT_TO_FP to lower!");
5124
5125   // These are really Legal; return the operand so the caller accepts it as
5126   // Legal.
5127   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5128     return Op;
5129   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5130       Subtarget->is64Bit()) {
5131     return Op;
5132   }
5133
5134   DebugLoc dl = Op.getDebugLoc();
5135   unsigned Size = SrcVT.getSizeInBits()/8;
5136   MachineFunction &MF = DAG.getMachineFunction();
5137   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5138   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5139   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5140                                StackSlot,
5141                                PseudoSourceValue::getFixedStack(SSFI), 0);
5142   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5143 }
5144
5145 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5146                                      SDValue StackSlot,
5147                                      SelectionDAG &DAG) {
5148   // Build the FILD
5149   DebugLoc dl = Op.getDebugLoc();
5150   SDVTList Tys;
5151   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5152   if (useSSE)
5153     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5154   else
5155     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5156   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5157   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5158                                Tys, Ops, array_lengthof(Ops));
5159
5160   if (useSSE) {
5161     Chain = Result.getValue(1);
5162     SDValue InFlag = Result.getValue(2);
5163
5164     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5165     // shouldn't be necessary except that RFP cannot be live across
5166     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5167     MachineFunction &MF = DAG.getMachineFunction();
5168     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5169     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5170     Tys = DAG.getVTList(MVT::Other);
5171     SDValue Ops[] = {
5172       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5173     };
5174     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5175     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5176                          PseudoSourceValue::getFixedStack(SSFI), 0);
5177   }
5178
5179   return Result;
5180 }
5181
5182 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5183 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5184   // This algorithm is not obvious. Here it is in C code, more or less:
5185   /*
5186     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5187       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5188       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5189
5190       // Copy ints to xmm registers.
5191       __m128i xh = _mm_cvtsi32_si128( hi );
5192       __m128i xl = _mm_cvtsi32_si128( lo );
5193
5194       // Combine into low half of a single xmm register.
5195       __m128i x = _mm_unpacklo_epi32( xh, xl );
5196       __m128d d;
5197       double sd;
5198
5199       // Merge in appropriate exponents to give the integer bits the right
5200       // magnitude.
5201       x = _mm_unpacklo_epi32( x, exp );
5202
5203       // Subtract away the biases to deal with the IEEE-754 double precision
5204       // implicit 1.
5205       d = _mm_sub_pd( (__m128d) x, bias );
5206
5207       // All conversions up to here are exact. The correctly rounded result is
5208       // calculated using the current rounding mode using the following
5209       // horizontal add.
5210       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5211       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5212                                 // store doesn't really need to be here (except
5213                                 // maybe to zero the other double)
5214       return sd;
5215     }
5216   */
5217
5218   DebugLoc dl = Op.getDebugLoc();
5219   LLVMContext *Context = DAG.getContext();
5220
5221   // Build some magic constants.
5222   std::vector<Constant*> CV0;
5223   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5224   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5225   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5226   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5227   Constant *C0 = ConstantVector::get(CV0);
5228   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5229
5230   std::vector<Constant*> CV1;
5231   CV1.push_back(
5232     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5233   CV1.push_back(
5234     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5235   Constant *C1 = ConstantVector::get(CV1);
5236   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5237
5238   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5239                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5240                                         Op.getOperand(0),
5241                                         DAG.getIntPtrConstant(1)));
5242   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5243                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5244                                         Op.getOperand(0),
5245                                         DAG.getIntPtrConstant(0)));
5246   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5247   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5248                               PseudoSourceValue::getConstantPool(), 0,
5249                               false, 16);
5250   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5251   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5252   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5253                               PseudoSourceValue::getConstantPool(), 0,
5254                               false, 16);
5255   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5256
5257   // Add the halves; easiest way is to swap them into another reg first.
5258   int ShufMask[2] = { 1, -1 };
5259   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5260                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5261   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5262   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5263                      DAG.getIntPtrConstant(0));
5264 }
5265
5266 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5267 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5268   DebugLoc dl = Op.getDebugLoc();
5269   // FP constant to bias correct the final result.
5270   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5271                                    MVT::f64);
5272
5273   // Load the 32-bit value into an XMM register.
5274   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5275                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5276                                          Op.getOperand(0),
5277                                          DAG.getIntPtrConstant(0)));
5278
5279   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5280                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5281                      DAG.getIntPtrConstant(0));
5282
5283   // Or the load with the bias.
5284   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5285                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5286                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5287                                                    MVT::v2f64, Load)),
5288                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5289                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5290                                                    MVT::v2f64, Bias)));
5291   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5292                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5293                    DAG.getIntPtrConstant(0));
5294
5295   // Subtract the bias.
5296   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5297
5298   // Handle final rounding.
5299   EVT DestVT = Op.getValueType();
5300
5301   if (DestVT.bitsLT(MVT::f64)) {
5302     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5303                        DAG.getIntPtrConstant(0));
5304   } else if (DestVT.bitsGT(MVT::f64)) {
5305     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5306   }
5307
5308   // Handle final rounding.
5309   return Sub;
5310 }
5311
5312 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5313   SDValue N0 = Op.getOperand(0);
5314   DebugLoc dl = Op.getDebugLoc();
5315
5316   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5317   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5318   // the optimization here.
5319   if (DAG.SignBitIsZero(N0))
5320     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5321
5322   EVT SrcVT = N0.getValueType();
5323   if (SrcVT == MVT::i64) {
5324     // We only handle SSE2 f64 target here; caller can expand the rest.
5325     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5326       return SDValue();
5327
5328     return LowerUINT_TO_FP_i64(Op, DAG);
5329   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5330     return LowerUINT_TO_FP_i32(Op, DAG);
5331   }
5332
5333   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5334
5335   // Make a 64-bit buffer, and use it to build an FILD.
5336   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5337   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5338   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5339                                    getPointerTy(), StackSlot, WordOff);
5340   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5341                                 StackSlot, NULL, 0);
5342   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5343                                 OffsetSlot, NULL, 0);
5344   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5345 }
5346
5347 std::pair<SDValue,SDValue> X86TargetLowering::
5348 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5349   DebugLoc dl = Op.getDebugLoc();
5350
5351   EVT DstTy = Op.getValueType();
5352
5353   if (!IsSigned) {
5354     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5355     DstTy = MVT::i64;
5356   }
5357
5358   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5359          DstTy.getSimpleVT() >= MVT::i16 &&
5360          "Unknown FP_TO_SINT to lower!");
5361
5362   // These are really Legal.
5363   if (DstTy == MVT::i32 &&
5364       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5365     return std::make_pair(SDValue(), SDValue());
5366   if (Subtarget->is64Bit() &&
5367       DstTy == MVT::i64 &&
5368       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5369     return std::make_pair(SDValue(), SDValue());
5370
5371   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5372   // stack slot.
5373   MachineFunction &MF = DAG.getMachineFunction();
5374   unsigned MemSize = DstTy.getSizeInBits()/8;
5375   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5376   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5377
5378   unsigned Opc;
5379   switch (DstTy.getSimpleVT().SimpleTy) {
5380   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5381   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5382   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5383   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5384   }
5385
5386   SDValue Chain = DAG.getEntryNode();
5387   SDValue Value = Op.getOperand(0);
5388   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5389     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5390     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5391                          PseudoSourceValue::getFixedStack(SSFI), 0);
5392     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5393     SDValue Ops[] = {
5394       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5395     };
5396     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5397     Chain = Value.getValue(1);
5398     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5399     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5400   }
5401
5402   // Build the FP_TO_INT*_IN_MEM
5403   SDValue Ops[] = { Chain, Value, StackSlot };
5404   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5405
5406   return std::make_pair(FIST, StackSlot);
5407 }
5408
5409 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5410   if (Op.getValueType().isVector()) {
5411     if (Op.getValueType() == MVT::v2i32 &&
5412         Op.getOperand(0).getValueType() == MVT::v2f64) {
5413       return Op;
5414     }
5415     return SDValue();
5416   }
5417
5418   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5419   SDValue FIST = Vals.first, StackSlot = Vals.second;
5420   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5421   if (FIST.getNode() == 0) return Op;
5422
5423   // Load the result.
5424   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5425                      FIST, StackSlot, NULL, 0);
5426 }
5427
5428 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5429   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5430   SDValue FIST = Vals.first, StackSlot = Vals.second;
5431   assert(FIST.getNode() && "Unexpected failure");
5432
5433   // Load the result.
5434   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5435                      FIST, StackSlot, NULL, 0);
5436 }
5437
5438 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5439   LLVMContext *Context = DAG.getContext();
5440   DebugLoc dl = Op.getDebugLoc();
5441   EVT VT = Op.getValueType();
5442   EVT EltVT = VT;
5443   if (VT.isVector())
5444     EltVT = VT.getVectorElementType();
5445   std::vector<Constant*> CV;
5446   if (EltVT == MVT::f64) {
5447     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5448     CV.push_back(C);
5449     CV.push_back(C);
5450   } else {
5451     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5452     CV.push_back(C);
5453     CV.push_back(C);
5454     CV.push_back(C);
5455     CV.push_back(C);
5456   }
5457   Constant *C = ConstantVector::get(CV);
5458   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5459   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5460                                PseudoSourceValue::getConstantPool(), 0,
5461                                false, 16);
5462   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5463 }
5464
5465 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5466   LLVMContext *Context = DAG.getContext();
5467   DebugLoc dl = Op.getDebugLoc();
5468   EVT VT = Op.getValueType();
5469   EVT EltVT = VT;
5470   if (VT.isVector())
5471     EltVT = VT.getVectorElementType();
5472   std::vector<Constant*> CV;
5473   if (EltVT == MVT::f64) {
5474     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5475     CV.push_back(C);
5476     CV.push_back(C);
5477   } else {
5478     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5479     CV.push_back(C);
5480     CV.push_back(C);
5481     CV.push_back(C);
5482     CV.push_back(C);
5483   }
5484   Constant *C = ConstantVector::get(CV);
5485   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5486   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5487                                PseudoSourceValue::getConstantPool(), 0,
5488                                false, 16);
5489   if (VT.isVector()) {
5490     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5491                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5492                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5493                                 Op.getOperand(0)),
5494                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5495   } else {
5496     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5497   }
5498 }
5499
5500 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5501   LLVMContext *Context = DAG.getContext();
5502   SDValue Op0 = Op.getOperand(0);
5503   SDValue Op1 = Op.getOperand(1);
5504   DebugLoc dl = Op.getDebugLoc();
5505   EVT VT = Op.getValueType();
5506   EVT SrcVT = Op1.getValueType();
5507
5508   // If second operand is smaller, extend it first.
5509   if (SrcVT.bitsLT(VT)) {
5510     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5511     SrcVT = VT;
5512   }
5513   // And if it is bigger, shrink it first.
5514   if (SrcVT.bitsGT(VT)) {
5515     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5516     SrcVT = VT;
5517   }
5518
5519   // At this point the operands and the result should have the same
5520   // type, and that won't be f80 since that is not custom lowered.
5521
5522   // First get the sign bit of second operand.
5523   std::vector<Constant*> CV;
5524   if (SrcVT == MVT::f64) {
5525     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5526     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5527   } else {
5528     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5529     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5530     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5531     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5532   }
5533   Constant *C = ConstantVector::get(CV);
5534   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5535   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5536                                 PseudoSourceValue::getConstantPool(), 0,
5537                                 false, 16);
5538   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5539
5540   // Shift sign bit right or left if the two operands have different types.
5541   if (SrcVT.bitsGT(VT)) {
5542     // Op0 is MVT::f32, Op1 is MVT::f64.
5543     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5544     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5545                           DAG.getConstant(32, MVT::i32));
5546     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5547     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5548                           DAG.getIntPtrConstant(0));
5549   }
5550
5551   // Clear first operand sign bit.
5552   CV.clear();
5553   if (VT == MVT::f64) {
5554     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5555     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5556   } else {
5557     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5558     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5559     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5560     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5561   }
5562   C = ConstantVector::get(CV);
5563   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5564   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5565                                 PseudoSourceValue::getConstantPool(), 0,
5566                                 false, 16);
5567   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5568
5569   // Or the value with the sign bit.
5570   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5571 }
5572
5573 /// Emit nodes that will be selected as "test Op0,Op0", or something
5574 /// equivalent.
5575 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5576                                     SelectionDAG &DAG) {
5577   DebugLoc dl = Op.getDebugLoc();
5578
5579   // CF and OF aren't always set the way we want. Determine which
5580   // of these we need.
5581   bool NeedCF = false;
5582   bool NeedOF = false;
5583   switch (X86CC) {
5584   case X86::COND_A: case X86::COND_AE:
5585   case X86::COND_B: case X86::COND_BE:
5586     NeedCF = true;
5587     break;
5588   case X86::COND_G: case X86::COND_GE:
5589   case X86::COND_L: case X86::COND_LE:
5590   case X86::COND_O: case X86::COND_NO:
5591     NeedOF = true;
5592     break;
5593   default: break;
5594   }
5595
5596   // See if we can use the EFLAGS value from the operand instead of
5597   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5598   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5599   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5600     unsigned Opcode = 0;
5601     unsigned NumOperands = 0;
5602     switch (Op.getNode()->getOpcode()) {
5603     case ISD::ADD:
5604       // Due to an isel shortcoming, be conservative if this add is likely to
5605       // be selected as part of a load-modify-store instruction. When the root
5606       // node in a match is a store, isel doesn't know how to remap non-chain
5607       // non-flag uses of other nodes in the match, such as the ADD in this
5608       // case. This leads to the ADD being left around and reselected, with
5609       // the result being two adds in the output.
5610       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5611            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5612         if (UI->getOpcode() == ISD::STORE)
5613           goto default_case;
5614       if (ConstantSDNode *C =
5615             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5616         // An add of one will be selected as an INC.
5617         if (C->getAPIntValue() == 1) {
5618           Opcode = X86ISD::INC;
5619           NumOperands = 1;
5620           break;
5621         }
5622         // An add of negative one (subtract of one) will be selected as a DEC.
5623         if (C->getAPIntValue().isAllOnesValue()) {
5624           Opcode = X86ISD::DEC;
5625           NumOperands = 1;
5626           break;
5627         }
5628       }
5629       // Otherwise use a regular EFLAGS-setting add.
5630       Opcode = X86ISD::ADD;
5631       NumOperands = 2;
5632       break;
5633     case ISD::AND: {
5634       // If the primary and result isn't used, don't bother using X86ISD::AND,
5635       // because a TEST instruction will be better.
5636       bool NonFlagUse = false;
5637       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5638              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5639         SDNode *User = *UI;
5640         unsigned UOpNo = UI.getOperandNo();
5641         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5642           // Look pass truncate.
5643           UOpNo = User->use_begin().getOperandNo();
5644           User = *User->use_begin();
5645         }
5646         if (User->getOpcode() != ISD::BRCOND &&
5647             User->getOpcode() != ISD::SETCC &&
5648             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5649           NonFlagUse = true;
5650           break;
5651         }
5652       }
5653       if (!NonFlagUse)
5654         break;
5655     }
5656     // FALL THROUGH
5657     case ISD::SUB:
5658     case ISD::OR:
5659     case ISD::XOR:
5660       // Due to the ISEL shortcoming noted above, be conservative if this op is
5661       // likely to be selected as part of a load-modify-store instruction.
5662       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5663            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5664         if (UI->getOpcode() == ISD::STORE)
5665           goto default_case;
5666       // Otherwise use a regular EFLAGS-setting instruction.
5667       switch (Op.getNode()->getOpcode()) {
5668       case ISD::SUB: Opcode = X86ISD::SUB; break;
5669       case ISD::OR:  Opcode = X86ISD::OR;  break;
5670       case ISD::XOR: Opcode = X86ISD::XOR; break;
5671       case ISD::AND: Opcode = X86ISD::AND; break;
5672       default: llvm_unreachable("unexpected operator!");
5673       }
5674       NumOperands = 2;
5675       break;
5676     case X86ISD::ADD:
5677     case X86ISD::SUB:
5678     case X86ISD::INC:
5679     case X86ISD::DEC:
5680     case X86ISD::OR:
5681     case X86ISD::XOR:
5682     case X86ISD::AND:
5683       return SDValue(Op.getNode(), 1);
5684     default:
5685     default_case:
5686       break;
5687     }
5688     if (Opcode != 0) {
5689       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5690       SmallVector<SDValue, 4> Ops;
5691       for (unsigned i = 0; i != NumOperands; ++i)
5692         Ops.push_back(Op.getOperand(i));
5693       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5694       DAG.ReplaceAllUsesWith(Op, New);
5695       return SDValue(New.getNode(), 1);
5696     }
5697   }
5698
5699   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5700   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5701                      DAG.getConstant(0, Op.getValueType()));
5702 }
5703
5704 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5705 /// equivalent.
5706 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5707                                    SelectionDAG &DAG) {
5708   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5709     if (C->getAPIntValue() == 0)
5710       return EmitTest(Op0, X86CC, DAG);
5711
5712   DebugLoc dl = Op0.getDebugLoc();
5713   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5714 }
5715
5716 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5717 /// if it's possible.
5718 static SDValue LowerToBT(SDValue Op0, ISD::CondCode CC,
5719                          DebugLoc dl, SelectionDAG &DAG) {
5720   SDValue LHS, RHS;
5721   if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5722     if (ConstantSDNode *Op010C =
5723         dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5724       if (Op010C->getZExtValue() == 1) {
5725         LHS = Op0.getOperand(0);
5726         RHS = Op0.getOperand(1).getOperand(1);
5727       }
5728   } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5729     if (ConstantSDNode *Op000C =
5730         dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5731       if (Op000C->getZExtValue() == 1) {
5732         LHS = Op0.getOperand(1);
5733         RHS = Op0.getOperand(0).getOperand(1);
5734       }
5735   } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5736     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5737     SDValue AndLHS = Op0.getOperand(0);
5738     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5739       LHS = AndLHS.getOperand(0);
5740       RHS = AndLHS.getOperand(1);
5741     }
5742   }
5743
5744   if (LHS.getNode()) {
5745     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5746     // instruction.  Since the shift amount is in-range-or-undefined, we know
5747     // that doing a bittest on the i16 value is ok.  We extend to i32 because
5748     // the encoding for the i16 version is larger than the i32 version.
5749     if (LHS.getValueType() == MVT::i8)
5750       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5751
5752     // If the operand types disagree, extend the shift amount to match.  Since
5753     // BT ignores high bits (like shifts) we can use anyextend.
5754     if (LHS.getValueType() != RHS.getValueType())
5755       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5756
5757     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5758     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5759     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5760                        DAG.getConstant(Cond, MVT::i8), BT);
5761   }
5762
5763   return SDValue();
5764 }
5765
5766 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5767   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5768   SDValue Op0 = Op.getOperand(0);
5769   SDValue Op1 = Op.getOperand(1);
5770   DebugLoc dl = Op.getDebugLoc();
5771   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5772
5773   // Optimize to BT if possible.
5774   // Lower (X & (1 << N)) == 0 to BT(X, N).
5775   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5776   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5777   if (Op0.getOpcode() == ISD::AND &&
5778       Op0.hasOneUse() &&
5779       Op1.getOpcode() == ISD::Constant &&
5780       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5781       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5782     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
5783     if (NewSetCC.getNode())
5784       return NewSetCC;
5785   }
5786
5787   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5788   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5789   if (X86CC == X86::COND_INVALID)
5790     return SDValue();
5791
5792   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5793
5794   // Use sbb x, x to materialize carry bit into a GPR.
5795   if (X86CC == X86::COND_B)
5796     return DAG.getNode(ISD::AND, dl, MVT::i8,
5797                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
5798                                    DAG.getConstant(X86CC, MVT::i8), Cond),
5799                        DAG.getConstant(1, MVT::i8));
5800
5801   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5802                      DAG.getConstant(X86CC, MVT::i8), Cond);
5803 }
5804
5805 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5806   SDValue Cond;
5807   SDValue Op0 = Op.getOperand(0);
5808   SDValue Op1 = Op.getOperand(1);
5809   SDValue CC = Op.getOperand(2);
5810   EVT VT = Op.getValueType();
5811   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5812   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5813   DebugLoc dl = Op.getDebugLoc();
5814
5815   if (isFP) {
5816     unsigned SSECC = 8;
5817     EVT VT0 = Op0.getValueType();
5818     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5819     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5820     bool Swap = false;
5821
5822     switch (SetCCOpcode) {
5823     default: break;
5824     case ISD::SETOEQ:
5825     case ISD::SETEQ:  SSECC = 0; break;
5826     case ISD::SETOGT:
5827     case ISD::SETGT: Swap = true; // Fallthrough
5828     case ISD::SETLT:
5829     case ISD::SETOLT: SSECC = 1; break;
5830     case ISD::SETOGE:
5831     case ISD::SETGE: Swap = true; // Fallthrough
5832     case ISD::SETLE:
5833     case ISD::SETOLE: SSECC = 2; break;
5834     case ISD::SETUO:  SSECC = 3; break;
5835     case ISD::SETUNE:
5836     case ISD::SETNE:  SSECC = 4; break;
5837     case ISD::SETULE: Swap = true;
5838     case ISD::SETUGE: SSECC = 5; break;
5839     case ISD::SETULT: Swap = true;
5840     case ISD::SETUGT: SSECC = 6; break;
5841     case ISD::SETO:   SSECC = 7; break;
5842     }
5843     if (Swap)
5844       std::swap(Op0, Op1);
5845
5846     // In the two special cases we can't handle, emit two comparisons.
5847     if (SSECC == 8) {
5848       if (SetCCOpcode == ISD::SETUEQ) {
5849         SDValue UNORD, EQ;
5850         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5851         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5852         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5853       }
5854       else if (SetCCOpcode == ISD::SETONE) {
5855         SDValue ORD, NEQ;
5856         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5857         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5858         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5859       }
5860       llvm_unreachable("Illegal FP comparison");
5861     }
5862     // Handle all other FP comparisons here.
5863     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5864   }
5865
5866   // We are handling one of the integer comparisons here.  Since SSE only has
5867   // GT and EQ comparisons for integer, swapping operands and multiple
5868   // operations may be required for some comparisons.
5869   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5870   bool Swap = false, Invert = false, FlipSigns = false;
5871
5872   switch (VT.getSimpleVT().SimpleTy) {
5873   default: break;
5874   case MVT::v8i8:
5875   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5876   case MVT::v4i16:
5877   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5878   case MVT::v2i32:
5879   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5880   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5881   }
5882
5883   switch (SetCCOpcode) {
5884   default: break;
5885   case ISD::SETNE:  Invert = true;
5886   case ISD::SETEQ:  Opc = EQOpc; break;
5887   case ISD::SETLT:  Swap = true;
5888   case ISD::SETGT:  Opc = GTOpc; break;
5889   case ISD::SETGE:  Swap = true;
5890   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5891   case ISD::SETULT: Swap = true;
5892   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5893   case ISD::SETUGE: Swap = true;
5894   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5895   }
5896   if (Swap)
5897     std::swap(Op0, Op1);
5898
5899   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5900   // bits of the inputs before performing those operations.
5901   if (FlipSigns) {
5902     EVT EltVT = VT.getVectorElementType();
5903     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5904                                       EltVT);
5905     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5906     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5907                                     SignBits.size());
5908     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5909     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5910   }
5911
5912   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5913
5914   // If the logical-not of the result is required, perform that now.
5915   if (Invert)
5916     Result = DAG.getNOT(dl, Result, VT);
5917
5918   return Result;
5919 }
5920
5921 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5922 static bool isX86LogicalCmp(SDValue Op) {
5923   unsigned Opc = Op.getNode()->getOpcode();
5924   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5925     return true;
5926   if (Op.getResNo() == 1 &&
5927       (Opc == X86ISD::ADD ||
5928        Opc == X86ISD::SUB ||
5929        Opc == X86ISD::SMUL ||
5930        Opc == X86ISD::UMUL ||
5931        Opc == X86ISD::INC ||
5932        Opc == X86ISD::DEC ||
5933        Opc == X86ISD::OR ||
5934        Opc == X86ISD::XOR ||
5935        Opc == X86ISD::AND))
5936     return true;
5937
5938   return false;
5939 }
5940
5941 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5942   bool addTest = true;
5943   SDValue Cond  = Op.getOperand(0);
5944   DebugLoc dl = Op.getDebugLoc();
5945   SDValue CC;
5946
5947   if (Cond.getOpcode() == ISD::SETCC) {
5948     SDValue NewCond = LowerSETCC(Cond, DAG);
5949     if (NewCond.getNode())
5950       Cond = NewCond;
5951   }
5952
5953   // Look pass (and (setcc_carry (cmp ...)), 1).
5954   if (Cond.getOpcode() == ISD::AND &&
5955       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
5956     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
5957     if (C && C->getAPIntValue() == 1)
5958       Cond = Cond.getOperand(0);
5959   }
5960
5961   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5962   // setting operand in place of the X86ISD::SETCC.
5963   if (Cond.getOpcode() == X86ISD::SETCC ||
5964       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
5965     CC = Cond.getOperand(0);
5966
5967     SDValue Cmp = Cond.getOperand(1);
5968     unsigned Opc = Cmp.getOpcode();
5969     EVT VT = Op.getValueType();
5970
5971     bool IllegalFPCMov = false;
5972     if (VT.isFloatingPoint() && !VT.isVector() &&
5973         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5974       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5975
5976     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5977         Opc == X86ISD::BT) { // FIXME
5978       Cond = Cmp;
5979       addTest = false;
5980     }
5981   }
5982
5983   if (addTest) {
5984     // Look pass the truncate.
5985     if (Cond.getOpcode() == ISD::TRUNCATE)
5986       Cond = Cond.getOperand(0);
5987
5988     // We know the result of AND is compared against zero. Try to match
5989     // it to BT.
5990     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
5991       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
5992       if (NewSetCC.getNode()) {
5993         CC = NewSetCC.getOperand(0);
5994         Cond = NewSetCC.getOperand(1);
5995         addTest = false;
5996       }
5997     }
5998   }
5999
6000   if (addTest) {
6001     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6002     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6003   }
6004
6005   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6006   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6007   // condition is true.
6008   SDValue Ops[] = { Op.getOperand(2), Op.getOperand(1), CC, Cond };
6009   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6010 }
6011
6012 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6013 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6014 // from the AND / OR.
6015 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6016   Opc = Op.getOpcode();
6017   if (Opc != ISD::OR && Opc != ISD::AND)
6018     return false;
6019   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6020           Op.getOperand(0).hasOneUse() &&
6021           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6022           Op.getOperand(1).hasOneUse());
6023 }
6024
6025 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6026 // 1 and that the SETCC node has a single use.
6027 static bool isXor1OfSetCC(SDValue Op) {
6028   if (Op.getOpcode() != ISD::XOR)
6029     return false;
6030   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6031   if (N1C && N1C->getAPIntValue() == 1) {
6032     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6033       Op.getOperand(0).hasOneUse();
6034   }
6035   return false;
6036 }
6037
6038 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6039   bool addTest = true;
6040   SDValue Chain = Op.getOperand(0);
6041   SDValue Cond  = Op.getOperand(1);
6042   SDValue Dest  = Op.getOperand(2);
6043   DebugLoc dl = Op.getDebugLoc();
6044   SDValue CC;
6045
6046   if (Cond.getOpcode() == ISD::SETCC) {
6047     SDValue NewCond = LowerSETCC(Cond, DAG);
6048     if (NewCond.getNode())
6049       Cond = NewCond;
6050   }
6051 #if 0
6052   // FIXME: LowerXALUO doesn't handle these!!
6053   else if (Cond.getOpcode() == X86ISD::ADD  ||
6054            Cond.getOpcode() == X86ISD::SUB  ||
6055            Cond.getOpcode() == X86ISD::SMUL ||
6056            Cond.getOpcode() == X86ISD::UMUL)
6057     Cond = LowerXALUO(Cond, DAG);
6058 #endif
6059
6060   // Look pass (and (setcc_carry (cmp ...)), 1).
6061   if (Cond.getOpcode() == ISD::AND &&
6062       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6063     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6064     if (C && C->getAPIntValue() == 1)
6065       Cond = Cond.getOperand(0);
6066   }
6067
6068   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6069   // setting operand in place of the X86ISD::SETCC.
6070   if (Cond.getOpcode() == X86ISD::SETCC ||
6071       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6072     CC = Cond.getOperand(0);
6073
6074     SDValue Cmp = Cond.getOperand(1);
6075     unsigned Opc = Cmp.getOpcode();
6076     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6077     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6078       Cond = Cmp;
6079       addTest = false;
6080     } else {
6081       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6082       default: break;
6083       case X86::COND_O:
6084       case X86::COND_B:
6085         // These can only come from an arithmetic instruction with overflow,
6086         // e.g. SADDO, UADDO.
6087         Cond = Cond.getNode()->getOperand(1);
6088         addTest = false;
6089         break;
6090       }
6091     }
6092   } else {
6093     unsigned CondOpc;
6094     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6095       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6096       if (CondOpc == ISD::OR) {
6097         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6098         // two branches instead of an explicit OR instruction with a
6099         // separate test.
6100         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6101             isX86LogicalCmp(Cmp)) {
6102           CC = Cond.getOperand(0).getOperand(0);
6103           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6104                               Chain, Dest, CC, Cmp);
6105           CC = Cond.getOperand(1).getOperand(0);
6106           Cond = Cmp;
6107           addTest = false;
6108         }
6109       } else { // ISD::AND
6110         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6111         // two branches instead of an explicit AND instruction with a
6112         // separate test. However, we only do this if this block doesn't
6113         // have a fall-through edge, because this requires an explicit
6114         // jmp when the condition is false.
6115         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6116             isX86LogicalCmp(Cmp) &&
6117             Op.getNode()->hasOneUse()) {
6118           X86::CondCode CCode =
6119             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6120           CCode = X86::GetOppositeBranchCondition(CCode);
6121           CC = DAG.getConstant(CCode, MVT::i8);
6122           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6123           // Look for an unconditional branch following this conditional branch.
6124           // We need this because we need to reverse the successors in order
6125           // to implement FCMP_OEQ.
6126           if (User.getOpcode() == ISD::BR) {
6127             SDValue FalseBB = User.getOperand(1);
6128             SDValue NewBR =
6129               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6130             assert(NewBR == User);
6131             Dest = FalseBB;
6132
6133             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6134                                 Chain, Dest, CC, Cmp);
6135             X86::CondCode CCode =
6136               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6137             CCode = X86::GetOppositeBranchCondition(CCode);
6138             CC = DAG.getConstant(CCode, MVT::i8);
6139             Cond = Cmp;
6140             addTest = false;
6141           }
6142         }
6143       }
6144     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6145       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6146       // It should be transformed during dag combiner except when the condition
6147       // is set by a arithmetics with overflow node.
6148       X86::CondCode CCode =
6149         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6150       CCode = X86::GetOppositeBranchCondition(CCode);
6151       CC = DAG.getConstant(CCode, MVT::i8);
6152       Cond = Cond.getOperand(0).getOperand(1);
6153       addTest = false;
6154     }
6155   }
6156
6157   if (addTest) {
6158     // Look pass the truncate.
6159     if (Cond.getOpcode() == ISD::TRUNCATE)
6160       Cond = Cond.getOperand(0);
6161
6162     // We know the result of AND is compared against zero. Try to match
6163     // it to BT.
6164     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6165       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6166       if (NewSetCC.getNode()) {
6167         CC = NewSetCC.getOperand(0);
6168         Cond = NewSetCC.getOperand(1);
6169         addTest = false;
6170       }
6171     }
6172   }
6173
6174   if (addTest) {
6175     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6176     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6177   }
6178   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6179                      Chain, Dest, CC, Cond);
6180 }
6181
6182
6183 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6184 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6185 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6186 // that the guard pages used by the OS virtual memory manager are allocated in
6187 // correct sequence.
6188 SDValue
6189 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6190                                            SelectionDAG &DAG) {
6191   assert(Subtarget->isTargetCygMing() &&
6192          "This should be used only on Cygwin/Mingw targets");
6193   DebugLoc dl = Op.getDebugLoc();
6194
6195   // Get the inputs.
6196   SDValue Chain = Op.getOperand(0);
6197   SDValue Size  = Op.getOperand(1);
6198   // FIXME: Ensure alignment here
6199
6200   SDValue Flag;
6201
6202   EVT IntPtr = getPointerTy();
6203   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6204
6205   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
6206
6207   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6208   Flag = Chain.getValue(1);
6209
6210   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6211   SDValue Ops[] = { Chain,
6212                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
6213                       DAG.getRegister(X86::EAX, IntPtr),
6214                       DAG.getRegister(X86StackPtr, SPTy),
6215                       Flag };
6216   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
6217   Flag = Chain.getValue(1);
6218
6219   Chain = DAG.getCALLSEQ_END(Chain,
6220                              DAG.getIntPtrConstant(0, true),
6221                              DAG.getIntPtrConstant(0, true),
6222                              Flag);
6223
6224   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6225
6226   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6227   return DAG.getMergeValues(Ops1, 2, dl);
6228 }
6229
6230 SDValue
6231 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6232                                            SDValue Chain,
6233                                            SDValue Dst, SDValue Src,
6234                                            SDValue Size, unsigned Align,
6235                                            const Value *DstSV,
6236                                            uint64_t DstSVOff) {
6237   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6238
6239   // If not DWORD aligned or size is more than the threshold, call the library.
6240   // The libc version is likely to be faster for these cases. It can use the
6241   // address value and run time information about the CPU.
6242   if ((Align & 3) != 0 ||
6243       !ConstantSize ||
6244       ConstantSize->getZExtValue() >
6245         getSubtarget()->getMaxInlineSizeThreshold()) {
6246     SDValue InFlag(0, 0);
6247
6248     // Check to see if there is a specialized entry-point for memory zeroing.
6249     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6250
6251     if (const char *bzeroEntry =  V &&
6252         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6253       EVT IntPtr = getPointerTy();
6254       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6255       TargetLowering::ArgListTy Args;
6256       TargetLowering::ArgListEntry Entry;
6257       Entry.Node = Dst;
6258       Entry.Ty = IntPtrTy;
6259       Args.push_back(Entry);
6260       Entry.Node = Size;
6261       Args.push_back(Entry);
6262       std::pair<SDValue,SDValue> CallResult =
6263         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6264                     false, false, false, false,
6265                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6266                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl,
6267                     DAG.GetOrdering(Chain.getNode()));
6268       return CallResult.second;
6269     }
6270
6271     // Otherwise have the target-independent code call memset.
6272     return SDValue();
6273   }
6274
6275   uint64_t SizeVal = ConstantSize->getZExtValue();
6276   SDValue InFlag(0, 0);
6277   EVT AVT;
6278   SDValue Count;
6279   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6280   unsigned BytesLeft = 0;
6281   bool TwoRepStos = false;
6282   if (ValC) {
6283     unsigned ValReg;
6284     uint64_t Val = ValC->getZExtValue() & 255;
6285
6286     // If the value is a constant, then we can potentially use larger sets.
6287     switch (Align & 3) {
6288     case 2:   // WORD aligned
6289       AVT = MVT::i16;
6290       ValReg = X86::AX;
6291       Val = (Val << 8) | Val;
6292       break;
6293     case 0:  // DWORD aligned
6294       AVT = MVT::i32;
6295       ValReg = X86::EAX;
6296       Val = (Val << 8)  | Val;
6297       Val = (Val << 16) | Val;
6298       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6299         AVT = MVT::i64;
6300         ValReg = X86::RAX;
6301         Val = (Val << 32) | Val;
6302       }
6303       break;
6304     default:  // Byte aligned
6305       AVT = MVT::i8;
6306       ValReg = X86::AL;
6307       Count = DAG.getIntPtrConstant(SizeVal);
6308       break;
6309     }
6310
6311     if (AVT.bitsGT(MVT::i8)) {
6312       unsigned UBytes = AVT.getSizeInBits() / 8;
6313       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6314       BytesLeft = SizeVal % UBytes;
6315     }
6316
6317     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6318                               InFlag);
6319     InFlag = Chain.getValue(1);
6320   } else {
6321     AVT = MVT::i8;
6322     Count  = DAG.getIntPtrConstant(SizeVal);
6323     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6324     InFlag = Chain.getValue(1);
6325   }
6326
6327   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6328                                                               X86::ECX,
6329                             Count, InFlag);
6330   InFlag = Chain.getValue(1);
6331   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6332                                                               X86::EDI,
6333                             Dst, InFlag);
6334   InFlag = Chain.getValue(1);
6335
6336   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6337   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6338   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6339
6340   if (TwoRepStos) {
6341     InFlag = Chain.getValue(1);
6342     Count  = Size;
6343     EVT CVT = Count.getValueType();
6344     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6345                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6346     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6347                                                              X86::ECX,
6348                               Left, InFlag);
6349     InFlag = Chain.getValue(1);
6350     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6351     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6352     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6353   } else if (BytesLeft) {
6354     // Handle the last 1 - 7 bytes.
6355     unsigned Offset = SizeVal - BytesLeft;
6356     EVT AddrVT = Dst.getValueType();
6357     EVT SizeVT = Size.getValueType();
6358
6359     Chain = DAG.getMemset(Chain, dl,
6360                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6361                                       DAG.getConstant(Offset, AddrVT)),
6362                           Src,
6363                           DAG.getConstant(BytesLeft, SizeVT),
6364                           Align, DstSV, DstSVOff + Offset);
6365   }
6366
6367   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6368   return Chain;
6369 }
6370
6371 SDValue
6372 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6373                                       SDValue Chain, SDValue Dst, SDValue Src,
6374                                       SDValue Size, unsigned Align,
6375                                       bool AlwaysInline,
6376                                       const Value *DstSV, uint64_t DstSVOff,
6377                                       const Value *SrcSV, uint64_t SrcSVOff) {
6378   // This requires the copy size to be a constant, preferrably
6379   // within a subtarget-specific limit.
6380   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6381   if (!ConstantSize)
6382     return SDValue();
6383   uint64_t SizeVal = ConstantSize->getZExtValue();
6384   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6385     return SDValue();
6386
6387   /// If not DWORD aligned, call the library.
6388   if ((Align & 3) != 0)
6389     return SDValue();
6390
6391   // DWORD aligned
6392   EVT AVT = MVT::i32;
6393   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6394     AVT = MVT::i64;
6395
6396   unsigned UBytes = AVT.getSizeInBits() / 8;
6397   unsigned CountVal = SizeVal / UBytes;
6398   SDValue Count = DAG.getIntPtrConstant(CountVal);
6399   unsigned BytesLeft = SizeVal % UBytes;
6400
6401   SDValue InFlag(0, 0);
6402   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6403                                                               X86::ECX,
6404                             Count, InFlag);
6405   InFlag = Chain.getValue(1);
6406   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6407                                                              X86::EDI,
6408                             Dst, InFlag);
6409   InFlag = Chain.getValue(1);
6410   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6411                                                               X86::ESI,
6412                             Src, InFlag);
6413   InFlag = Chain.getValue(1);
6414
6415   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6416   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6417   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6418                                 array_lengthof(Ops));
6419
6420   SmallVector<SDValue, 4> Results;
6421   Results.push_back(RepMovs);
6422   if (BytesLeft) {
6423     // Handle the last 1 - 7 bytes.
6424     unsigned Offset = SizeVal - BytesLeft;
6425     EVT DstVT = Dst.getValueType();
6426     EVT SrcVT = Src.getValueType();
6427     EVT SizeVT = Size.getValueType();
6428     Results.push_back(DAG.getMemcpy(Chain, dl,
6429                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6430                                                 DAG.getConstant(Offset, DstVT)),
6431                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6432                                                 DAG.getConstant(Offset, SrcVT)),
6433                                     DAG.getConstant(BytesLeft, SizeVT),
6434                                     Align, AlwaysInline,
6435                                     DstSV, DstSVOff + Offset,
6436                                     SrcSV, SrcSVOff + Offset));
6437   }
6438
6439   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6440                      &Results[0], Results.size());
6441 }
6442
6443 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6444   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6445   DebugLoc dl = Op.getDebugLoc();
6446
6447   if (!Subtarget->is64Bit()) {
6448     // vastart just stores the address of the VarArgsFrameIndex slot into the
6449     // memory location argument.
6450     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6451     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6452   }
6453
6454   // __va_list_tag:
6455   //   gp_offset         (0 - 6 * 8)
6456   //   fp_offset         (48 - 48 + 8 * 16)
6457   //   overflow_arg_area (point to parameters coming in memory).
6458   //   reg_save_area
6459   SmallVector<SDValue, 8> MemOps;
6460   SDValue FIN = Op.getOperand(1);
6461   // Store gp_offset
6462   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6463                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6464                                  FIN, SV, 0);
6465   MemOps.push_back(Store);
6466
6467   // Store fp_offset
6468   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6469                     FIN, DAG.getIntPtrConstant(4));
6470   Store = DAG.getStore(Op.getOperand(0), dl,
6471                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6472                        FIN, SV, 0);
6473   MemOps.push_back(Store);
6474
6475   // Store ptr to overflow_arg_area
6476   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6477                     FIN, DAG.getIntPtrConstant(4));
6478   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6479   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6480   MemOps.push_back(Store);
6481
6482   // Store ptr to reg_save_area.
6483   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6484                     FIN, DAG.getIntPtrConstant(8));
6485   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6486   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6487   MemOps.push_back(Store);
6488   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6489                      &MemOps[0], MemOps.size());
6490 }
6491
6492 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6493   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6494   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6495   SDValue Chain = Op.getOperand(0);
6496   SDValue SrcPtr = Op.getOperand(1);
6497   SDValue SrcSV = Op.getOperand(2);
6498
6499   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6500   return SDValue();
6501 }
6502
6503 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6504   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6505   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6506   SDValue Chain = Op.getOperand(0);
6507   SDValue DstPtr = Op.getOperand(1);
6508   SDValue SrcPtr = Op.getOperand(2);
6509   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6510   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6511   DebugLoc dl = Op.getDebugLoc();
6512
6513   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6514                        DAG.getIntPtrConstant(24), 8, false,
6515                        DstSV, 0, SrcSV, 0);
6516 }
6517
6518 SDValue
6519 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6520   DebugLoc dl = Op.getDebugLoc();
6521   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6522   switch (IntNo) {
6523   default: return SDValue();    // Don't custom lower most intrinsics.
6524   // Comparison intrinsics.
6525   case Intrinsic::x86_sse_comieq_ss:
6526   case Intrinsic::x86_sse_comilt_ss:
6527   case Intrinsic::x86_sse_comile_ss:
6528   case Intrinsic::x86_sse_comigt_ss:
6529   case Intrinsic::x86_sse_comige_ss:
6530   case Intrinsic::x86_sse_comineq_ss:
6531   case Intrinsic::x86_sse_ucomieq_ss:
6532   case Intrinsic::x86_sse_ucomilt_ss:
6533   case Intrinsic::x86_sse_ucomile_ss:
6534   case Intrinsic::x86_sse_ucomigt_ss:
6535   case Intrinsic::x86_sse_ucomige_ss:
6536   case Intrinsic::x86_sse_ucomineq_ss:
6537   case Intrinsic::x86_sse2_comieq_sd:
6538   case Intrinsic::x86_sse2_comilt_sd:
6539   case Intrinsic::x86_sse2_comile_sd:
6540   case Intrinsic::x86_sse2_comigt_sd:
6541   case Intrinsic::x86_sse2_comige_sd:
6542   case Intrinsic::x86_sse2_comineq_sd:
6543   case Intrinsic::x86_sse2_ucomieq_sd:
6544   case Intrinsic::x86_sse2_ucomilt_sd:
6545   case Intrinsic::x86_sse2_ucomile_sd:
6546   case Intrinsic::x86_sse2_ucomigt_sd:
6547   case Intrinsic::x86_sse2_ucomige_sd:
6548   case Intrinsic::x86_sse2_ucomineq_sd: {
6549     unsigned Opc = 0;
6550     ISD::CondCode CC = ISD::SETCC_INVALID;
6551     switch (IntNo) {
6552     default: break;
6553     case Intrinsic::x86_sse_comieq_ss:
6554     case Intrinsic::x86_sse2_comieq_sd:
6555       Opc = X86ISD::COMI;
6556       CC = ISD::SETEQ;
6557       break;
6558     case Intrinsic::x86_sse_comilt_ss:
6559     case Intrinsic::x86_sse2_comilt_sd:
6560       Opc = X86ISD::COMI;
6561       CC = ISD::SETLT;
6562       break;
6563     case Intrinsic::x86_sse_comile_ss:
6564     case Intrinsic::x86_sse2_comile_sd:
6565       Opc = X86ISD::COMI;
6566       CC = ISD::SETLE;
6567       break;
6568     case Intrinsic::x86_sse_comigt_ss:
6569     case Intrinsic::x86_sse2_comigt_sd:
6570       Opc = X86ISD::COMI;
6571       CC = ISD::SETGT;
6572       break;
6573     case Intrinsic::x86_sse_comige_ss:
6574     case Intrinsic::x86_sse2_comige_sd:
6575       Opc = X86ISD::COMI;
6576       CC = ISD::SETGE;
6577       break;
6578     case Intrinsic::x86_sse_comineq_ss:
6579     case Intrinsic::x86_sse2_comineq_sd:
6580       Opc = X86ISD::COMI;
6581       CC = ISD::SETNE;
6582       break;
6583     case Intrinsic::x86_sse_ucomieq_ss:
6584     case Intrinsic::x86_sse2_ucomieq_sd:
6585       Opc = X86ISD::UCOMI;
6586       CC = ISD::SETEQ;
6587       break;
6588     case Intrinsic::x86_sse_ucomilt_ss:
6589     case Intrinsic::x86_sse2_ucomilt_sd:
6590       Opc = X86ISD::UCOMI;
6591       CC = ISD::SETLT;
6592       break;
6593     case Intrinsic::x86_sse_ucomile_ss:
6594     case Intrinsic::x86_sse2_ucomile_sd:
6595       Opc = X86ISD::UCOMI;
6596       CC = ISD::SETLE;
6597       break;
6598     case Intrinsic::x86_sse_ucomigt_ss:
6599     case Intrinsic::x86_sse2_ucomigt_sd:
6600       Opc = X86ISD::UCOMI;
6601       CC = ISD::SETGT;
6602       break;
6603     case Intrinsic::x86_sse_ucomige_ss:
6604     case Intrinsic::x86_sse2_ucomige_sd:
6605       Opc = X86ISD::UCOMI;
6606       CC = ISD::SETGE;
6607       break;
6608     case Intrinsic::x86_sse_ucomineq_ss:
6609     case Intrinsic::x86_sse2_ucomineq_sd:
6610       Opc = X86ISD::UCOMI;
6611       CC = ISD::SETNE;
6612       break;
6613     }
6614
6615     SDValue LHS = Op.getOperand(1);
6616     SDValue RHS = Op.getOperand(2);
6617     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6618     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6619     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6620     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6621                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6622     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6623   }
6624   // ptest intrinsics. The intrinsic these come from are designed to return
6625   // an integer value, not just an instruction so lower it to the ptest
6626   // pattern and a setcc for the result.
6627   case Intrinsic::x86_sse41_ptestz:
6628   case Intrinsic::x86_sse41_ptestc:
6629   case Intrinsic::x86_sse41_ptestnzc:{
6630     unsigned X86CC = 0;
6631     switch (IntNo) {
6632     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6633     case Intrinsic::x86_sse41_ptestz:
6634       // ZF = 1
6635       X86CC = X86::COND_E;
6636       break;
6637     case Intrinsic::x86_sse41_ptestc:
6638       // CF = 1
6639       X86CC = X86::COND_B;
6640       break;
6641     case Intrinsic::x86_sse41_ptestnzc:
6642       // ZF and CF = 0
6643       X86CC = X86::COND_A;
6644       break;
6645     }
6646
6647     SDValue LHS = Op.getOperand(1);
6648     SDValue RHS = Op.getOperand(2);
6649     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6650     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6651     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6652     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6653   }
6654
6655   // Fix vector shift instructions where the last operand is a non-immediate
6656   // i32 value.
6657   case Intrinsic::x86_sse2_pslli_w:
6658   case Intrinsic::x86_sse2_pslli_d:
6659   case Intrinsic::x86_sse2_pslli_q:
6660   case Intrinsic::x86_sse2_psrli_w:
6661   case Intrinsic::x86_sse2_psrli_d:
6662   case Intrinsic::x86_sse2_psrli_q:
6663   case Intrinsic::x86_sse2_psrai_w:
6664   case Intrinsic::x86_sse2_psrai_d:
6665   case Intrinsic::x86_mmx_pslli_w:
6666   case Intrinsic::x86_mmx_pslli_d:
6667   case Intrinsic::x86_mmx_pslli_q:
6668   case Intrinsic::x86_mmx_psrli_w:
6669   case Intrinsic::x86_mmx_psrli_d:
6670   case Intrinsic::x86_mmx_psrli_q:
6671   case Intrinsic::x86_mmx_psrai_w:
6672   case Intrinsic::x86_mmx_psrai_d: {
6673     SDValue ShAmt = Op.getOperand(2);
6674     if (isa<ConstantSDNode>(ShAmt))
6675       return SDValue();
6676
6677     unsigned NewIntNo = 0;
6678     EVT ShAmtVT = MVT::v4i32;
6679     switch (IntNo) {
6680     case Intrinsic::x86_sse2_pslli_w:
6681       NewIntNo = Intrinsic::x86_sse2_psll_w;
6682       break;
6683     case Intrinsic::x86_sse2_pslli_d:
6684       NewIntNo = Intrinsic::x86_sse2_psll_d;
6685       break;
6686     case Intrinsic::x86_sse2_pslli_q:
6687       NewIntNo = Intrinsic::x86_sse2_psll_q;
6688       break;
6689     case Intrinsic::x86_sse2_psrli_w:
6690       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6691       break;
6692     case Intrinsic::x86_sse2_psrli_d:
6693       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6694       break;
6695     case Intrinsic::x86_sse2_psrli_q:
6696       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6697       break;
6698     case Intrinsic::x86_sse2_psrai_w:
6699       NewIntNo = Intrinsic::x86_sse2_psra_w;
6700       break;
6701     case Intrinsic::x86_sse2_psrai_d:
6702       NewIntNo = Intrinsic::x86_sse2_psra_d;
6703       break;
6704     default: {
6705       ShAmtVT = MVT::v2i32;
6706       switch (IntNo) {
6707       case Intrinsic::x86_mmx_pslli_w:
6708         NewIntNo = Intrinsic::x86_mmx_psll_w;
6709         break;
6710       case Intrinsic::x86_mmx_pslli_d:
6711         NewIntNo = Intrinsic::x86_mmx_psll_d;
6712         break;
6713       case Intrinsic::x86_mmx_pslli_q:
6714         NewIntNo = Intrinsic::x86_mmx_psll_q;
6715         break;
6716       case Intrinsic::x86_mmx_psrli_w:
6717         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6718         break;
6719       case Intrinsic::x86_mmx_psrli_d:
6720         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6721         break;
6722       case Intrinsic::x86_mmx_psrli_q:
6723         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6724         break;
6725       case Intrinsic::x86_mmx_psrai_w:
6726         NewIntNo = Intrinsic::x86_mmx_psra_w;
6727         break;
6728       case Intrinsic::x86_mmx_psrai_d:
6729         NewIntNo = Intrinsic::x86_mmx_psra_d;
6730         break;
6731       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6732       }
6733       break;
6734     }
6735     }
6736
6737     // The vector shift intrinsics with scalars uses 32b shift amounts but
6738     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6739     // to be zero.
6740     SDValue ShOps[4];
6741     ShOps[0] = ShAmt;
6742     ShOps[1] = DAG.getConstant(0, MVT::i32);
6743     if (ShAmtVT == MVT::v4i32) {
6744       ShOps[2] = DAG.getUNDEF(MVT::i32);
6745       ShOps[3] = DAG.getUNDEF(MVT::i32);
6746       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6747     } else {
6748       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6749     }
6750
6751     EVT VT = Op.getValueType();
6752     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6753     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6754                        DAG.getConstant(NewIntNo, MVT::i32),
6755                        Op.getOperand(1), ShAmt);
6756   }
6757   }
6758 }
6759
6760 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6761   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6762   DebugLoc dl = Op.getDebugLoc();
6763
6764   if (Depth > 0) {
6765     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6766     SDValue Offset =
6767       DAG.getConstant(TD->getPointerSize(),
6768                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6769     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6770                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6771                                    FrameAddr, Offset),
6772                        NULL, 0);
6773   }
6774
6775   // Just load the return address.
6776   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6777   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6778                      RetAddrFI, NULL, 0);
6779 }
6780
6781 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6782   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6783   MFI->setFrameAddressIsTaken(true);
6784   EVT VT = Op.getValueType();
6785   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6786   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6787   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6788   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6789   while (Depth--)
6790     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6791   return FrameAddr;
6792 }
6793
6794 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6795                                                      SelectionDAG &DAG) {
6796   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6797 }
6798
6799 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6800 {
6801   MachineFunction &MF = DAG.getMachineFunction();
6802   SDValue Chain     = Op.getOperand(0);
6803   SDValue Offset    = Op.getOperand(1);
6804   SDValue Handler   = Op.getOperand(2);
6805   DebugLoc dl       = Op.getDebugLoc();
6806
6807   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6808                                   getPointerTy());
6809   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6810
6811   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6812                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6813   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6814   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6815   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6816   MF.getRegInfo().addLiveOut(StoreAddrReg);
6817
6818   return DAG.getNode(X86ISD::EH_RETURN, dl,
6819                      MVT::Other,
6820                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6821 }
6822
6823 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6824                                              SelectionDAG &DAG) {
6825   SDValue Root = Op.getOperand(0);
6826   SDValue Trmp = Op.getOperand(1); // trampoline
6827   SDValue FPtr = Op.getOperand(2); // nested function
6828   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6829   DebugLoc dl  = Op.getDebugLoc();
6830
6831   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6832
6833   const X86InstrInfo *TII =
6834     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6835
6836   if (Subtarget->is64Bit()) {
6837     SDValue OutChains[6];
6838
6839     // Large code-model.
6840
6841     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6842     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6843
6844     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6845     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6846
6847     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6848
6849     // Load the pointer to the nested function into R11.
6850     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6851     SDValue Addr = Trmp;
6852     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6853                                 Addr, TrmpAddr, 0);
6854
6855     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6856                        DAG.getConstant(2, MVT::i64));
6857     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6858
6859     // Load the 'nest' parameter value into R10.
6860     // R10 is specified in X86CallingConv.td
6861     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6862     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6863                        DAG.getConstant(10, MVT::i64));
6864     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6865                                 Addr, TrmpAddr, 10);
6866
6867     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6868                        DAG.getConstant(12, MVT::i64));
6869     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6870
6871     // Jump to the nested function.
6872     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6873     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6874                        DAG.getConstant(20, MVT::i64));
6875     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6876                                 Addr, TrmpAddr, 20);
6877
6878     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6879     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6880                        DAG.getConstant(22, MVT::i64));
6881     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6882                                 TrmpAddr, 22);
6883
6884     SDValue Ops[] =
6885       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6886     return DAG.getMergeValues(Ops, 2, dl);
6887   } else {
6888     const Function *Func =
6889       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6890     CallingConv::ID CC = Func->getCallingConv();
6891     unsigned NestReg;
6892
6893     switch (CC) {
6894     default:
6895       llvm_unreachable("Unsupported calling convention");
6896     case CallingConv::C:
6897     case CallingConv::X86_StdCall: {
6898       // Pass 'nest' parameter in ECX.
6899       // Must be kept in sync with X86CallingConv.td
6900       NestReg = X86::ECX;
6901
6902       // Check that ECX wasn't needed by an 'inreg' parameter.
6903       const FunctionType *FTy = Func->getFunctionType();
6904       const AttrListPtr &Attrs = Func->getAttributes();
6905
6906       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6907         unsigned InRegCount = 0;
6908         unsigned Idx = 1;
6909
6910         for (FunctionType::param_iterator I = FTy->param_begin(),
6911              E = FTy->param_end(); I != E; ++I, ++Idx)
6912           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6913             // FIXME: should only count parameters that are lowered to integers.
6914             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6915
6916         if (InRegCount > 2) {
6917           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6918         }
6919       }
6920       break;
6921     }
6922     case CallingConv::X86_FastCall:
6923     case CallingConv::Fast:
6924       // Pass 'nest' parameter in EAX.
6925       // Must be kept in sync with X86CallingConv.td
6926       NestReg = X86::EAX;
6927       break;
6928     }
6929
6930     SDValue OutChains[4];
6931     SDValue Addr, Disp;
6932
6933     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6934                        DAG.getConstant(10, MVT::i32));
6935     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6936
6937     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6938     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6939     OutChains[0] = DAG.getStore(Root, dl,
6940                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6941                                 Trmp, TrmpAddr, 0);
6942
6943     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6944                        DAG.getConstant(1, MVT::i32));
6945     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6946
6947     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6948     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6949                        DAG.getConstant(5, MVT::i32));
6950     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6951                                 TrmpAddr, 5, false, 1);
6952
6953     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6954                        DAG.getConstant(6, MVT::i32));
6955     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6956
6957     SDValue Ops[] =
6958       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6959     return DAG.getMergeValues(Ops, 2, dl);
6960   }
6961 }
6962
6963 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6964   /*
6965    The rounding mode is in bits 11:10 of FPSR, and has the following
6966    settings:
6967      00 Round to nearest
6968      01 Round to -inf
6969      10 Round to +inf
6970      11 Round to 0
6971
6972   FLT_ROUNDS, on the other hand, expects the following:
6973     -1 Undefined
6974      0 Round to 0
6975      1 Round to nearest
6976      2 Round to +inf
6977      3 Round to -inf
6978
6979   To perform the conversion, we do:
6980     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6981   */
6982
6983   MachineFunction &MF = DAG.getMachineFunction();
6984   const TargetMachine &TM = MF.getTarget();
6985   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6986   unsigned StackAlignment = TFI.getStackAlignment();
6987   EVT VT = Op.getValueType();
6988   DebugLoc dl = Op.getDebugLoc();
6989
6990   // Save FP Control Word to stack slot
6991   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
6992   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6993
6994   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6995                               DAG.getEntryNode(), StackSlot);
6996
6997   // Load FP Control Word from stack slot
6998   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6999
7000   // Transform as necessary
7001   SDValue CWD1 =
7002     DAG.getNode(ISD::SRL, dl, MVT::i16,
7003                 DAG.getNode(ISD::AND, dl, MVT::i16,
7004                             CWD, DAG.getConstant(0x800, MVT::i16)),
7005                 DAG.getConstant(11, MVT::i8));
7006   SDValue CWD2 =
7007     DAG.getNode(ISD::SRL, dl, MVT::i16,
7008                 DAG.getNode(ISD::AND, dl, MVT::i16,
7009                             CWD, DAG.getConstant(0x400, MVT::i16)),
7010                 DAG.getConstant(9, MVT::i8));
7011
7012   SDValue RetVal =
7013     DAG.getNode(ISD::AND, dl, MVT::i16,
7014                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7015                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7016                             DAG.getConstant(1, MVT::i16)),
7017                 DAG.getConstant(3, MVT::i16));
7018
7019
7020   return DAG.getNode((VT.getSizeInBits() < 16 ?
7021                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7022 }
7023
7024 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7025   EVT VT = Op.getValueType();
7026   EVT OpVT = VT;
7027   unsigned NumBits = VT.getSizeInBits();
7028   DebugLoc dl = Op.getDebugLoc();
7029
7030   Op = Op.getOperand(0);
7031   if (VT == MVT::i8) {
7032     // Zero extend to i32 since there is not an i8 bsr.
7033     OpVT = MVT::i32;
7034     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7035   }
7036
7037   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7038   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7039   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7040
7041   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7042   SDValue Ops[] = {
7043     Op,
7044     DAG.getConstant(NumBits+NumBits-1, OpVT),
7045     DAG.getConstant(X86::COND_E, MVT::i8),
7046     Op.getValue(1)
7047   };
7048   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7049
7050   // Finally xor with NumBits-1.
7051   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7052
7053   if (VT == MVT::i8)
7054     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7055   return Op;
7056 }
7057
7058 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7059   EVT VT = Op.getValueType();
7060   EVT OpVT = VT;
7061   unsigned NumBits = VT.getSizeInBits();
7062   DebugLoc dl = Op.getDebugLoc();
7063
7064   Op = Op.getOperand(0);
7065   if (VT == MVT::i8) {
7066     OpVT = MVT::i32;
7067     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7068   }
7069
7070   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7071   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7072   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7073
7074   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7075   SDValue Ops[] = {
7076     Op,
7077     DAG.getConstant(NumBits, OpVT),
7078     DAG.getConstant(X86::COND_E, MVT::i8),
7079     Op.getValue(1)
7080   };
7081   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7082
7083   if (VT == MVT::i8)
7084     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7085   return Op;
7086 }
7087
7088 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7089   EVT VT = Op.getValueType();
7090   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7091   DebugLoc dl = Op.getDebugLoc();
7092
7093   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7094   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7095   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7096   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7097   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7098   //
7099   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7100   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7101   //  return AloBlo + AloBhi + AhiBlo;
7102
7103   SDValue A = Op.getOperand(0);
7104   SDValue B = Op.getOperand(1);
7105
7106   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7107                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7108                        A, DAG.getConstant(32, MVT::i32));
7109   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7110                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7111                        B, DAG.getConstant(32, MVT::i32));
7112   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7113                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7114                        A, B);
7115   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7116                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7117                        A, Bhi);
7118   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7119                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7120                        Ahi, B);
7121   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7122                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7123                        AloBhi, DAG.getConstant(32, MVT::i32));
7124   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7125                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7126                        AhiBlo, DAG.getConstant(32, MVT::i32));
7127   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7128   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7129   return Res;
7130 }
7131
7132
7133 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7134   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7135   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7136   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7137   // has only one use.
7138   SDNode *N = Op.getNode();
7139   SDValue LHS = N->getOperand(0);
7140   SDValue RHS = N->getOperand(1);
7141   unsigned BaseOp = 0;
7142   unsigned Cond = 0;
7143   DebugLoc dl = Op.getDebugLoc();
7144
7145   switch (Op.getOpcode()) {
7146   default: llvm_unreachable("Unknown ovf instruction!");
7147   case ISD::SADDO:
7148     // A subtract of one will be selected as a INC. Note that INC doesn't
7149     // set CF, so we can't do this for UADDO.
7150     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7151       if (C->getAPIntValue() == 1) {
7152         BaseOp = X86ISD::INC;
7153         Cond = X86::COND_O;
7154         break;
7155       }
7156     BaseOp = X86ISD::ADD;
7157     Cond = X86::COND_O;
7158     break;
7159   case ISD::UADDO:
7160     BaseOp = X86ISD::ADD;
7161     Cond = X86::COND_B;
7162     break;
7163   case ISD::SSUBO:
7164     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7165     // set CF, so we can't do this for USUBO.
7166     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7167       if (C->getAPIntValue() == 1) {
7168         BaseOp = X86ISD::DEC;
7169         Cond = X86::COND_O;
7170         break;
7171       }
7172     BaseOp = X86ISD::SUB;
7173     Cond = X86::COND_O;
7174     break;
7175   case ISD::USUBO:
7176     BaseOp = X86ISD::SUB;
7177     Cond = X86::COND_B;
7178     break;
7179   case ISD::SMULO:
7180     BaseOp = X86ISD::SMUL;
7181     Cond = X86::COND_O;
7182     break;
7183   case ISD::UMULO:
7184     BaseOp = X86ISD::UMUL;
7185     Cond = X86::COND_B;
7186     break;
7187   }
7188
7189   // Also sets EFLAGS.
7190   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7191   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7192
7193   SDValue SetCC =
7194     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7195                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7196
7197   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7198   return Sum;
7199 }
7200
7201 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7202   EVT T = Op.getValueType();
7203   DebugLoc dl = Op.getDebugLoc();
7204   unsigned Reg = 0;
7205   unsigned size = 0;
7206   switch(T.getSimpleVT().SimpleTy) {
7207   default:
7208     assert(false && "Invalid value type!");
7209   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7210   case MVT::i16: Reg = X86::AX;  size = 2; break;
7211   case MVT::i32: Reg = X86::EAX; size = 4; break;
7212   case MVT::i64:
7213     assert(Subtarget->is64Bit() && "Node not type legal!");
7214     Reg = X86::RAX; size = 8;
7215     break;
7216   }
7217   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7218                                     Op.getOperand(2), SDValue());
7219   SDValue Ops[] = { cpIn.getValue(0),
7220                     Op.getOperand(1),
7221                     Op.getOperand(3),
7222                     DAG.getTargetConstant(size, MVT::i8),
7223                     cpIn.getValue(1) };
7224   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7225   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7226   SDValue cpOut =
7227     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7228   return cpOut;
7229 }
7230
7231 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7232                                                  SelectionDAG &DAG) {
7233   assert(Subtarget->is64Bit() && "Result not type legalized?");
7234   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7235   SDValue TheChain = Op.getOperand(0);
7236   DebugLoc dl = Op.getDebugLoc();
7237   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7238   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7239   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7240                                    rax.getValue(2));
7241   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7242                             DAG.getConstant(32, MVT::i8));
7243   SDValue Ops[] = {
7244     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7245     rdx.getValue(1)
7246   };
7247   return DAG.getMergeValues(Ops, 2, dl);
7248 }
7249
7250 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7251   SDNode *Node = Op.getNode();
7252   DebugLoc dl = Node->getDebugLoc();
7253   EVT T = Node->getValueType(0);
7254   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7255                               DAG.getConstant(0, T), Node->getOperand(2));
7256   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7257                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7258                        Node->getOperand(0),
7259                        Node->getOperand(1), negOp,
7260                        cast<AtomicSDNode>(Node)->getSrcValue(),
7261                        cast<AtomicSDNode>(Node)->getAlignment());
7262 }
7263
7264 /// LowerOperation - Provide custom lowering hooks for some operations.
7265 ///
7266 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7267   switch (Op.getOpcode()) {
7268   default: llvm_unreachable("Should not custom lower this!");
7269   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7270   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7271   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7272   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7273   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7274   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7275   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7276   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7277   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7278   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7279   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7280   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7281   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7282   case ISD::SHL_PARTS:
7283   case ISD::SRA_PARTS:
7284   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7285   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7286   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7287   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7288   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7289   case ISD::FABS:               return LowerFABS(Op, DAG);
7290   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7291   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7292   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7293   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7294   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7295   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7296   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7297   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7298   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7299   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7300   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7301   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7302   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7303   case ISD::FRAME_TO_ARGS_OFFSET:
7304                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7305   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7306   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7307   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7308   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7309   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7310   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7311   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7312   case ISD::SADDO:
7313   case ISD::UADDO:
7314   case ISD::SSUBO:
7315   case ISD::USUBO:
7316   case ISD::SMULO:
7317   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7318   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7319   }
7320 }
7321
7322 void X86TargetLowering::
7323 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7324                         SelectionDAG &DAG, unsigned NewOp) {
7325   EVT T = Node->getValueType(0);
7326   DebugLoc dl = Node->getDebugLoc();
7327   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7328
7329   SDValue Chain = Node->getOperand(0);
7330   SDValue In1 = Node->getOperand(1);
7331   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7332                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7333   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7334                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7335   SDValue Ops[] = { Chain, In1, In2L, In2H };
7336   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7337   SDValue Result =
7338     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7339                             cast<MemSDNode>(Node)->getMemOperand());
7340   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7341   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7342   Results.push_back(Result.getValue(2));
7343 }
7344
7345 /// ReplaceNodeResults - Replace a node with an illegal result type
7346 /// with a new node built out of custom code.
7347 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7348                                            SmallVectorImpl<SDValue>&Results,
7349                                            SelectionDAG &DAG) {
7350   DebugLoc dl = N->getDebugLoc();
7351   switch (N->getOpcode()) {
7352   default:
7353     assert(false && "Do not know how to custom type legalize this operation!");
7354     return;
7355   case ISD::FP_TO_SINT: {
7356     std::pair<SDValue,SDValue> Vals =
7357         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7358     SDValue FIST = Vals.first, StackSlot = Vals.second;
7359     if (FIST.getNode() != 0) {
7360       EVT VT = N->getValueType(0);
7361       // Return a load from the stack slot.
7362       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
7363     }
7364     return;
7365   }
7366   case ISD::READCYCLECOUNTER: {
7367     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7368     SDValue TheChain = N->getOperand(0);
7369     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7370     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7371                                      rd.getValue(1));
7372     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7373                                      eax.getValue(2));
7374     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7375     SDValue Ops[] = { eax, edx };
7376     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7377     Results.push_back(edx.getValue(1));
7378     return;
7379   }
7380   case ISD::SDIV:
7381   case ISD::UDIV:
7382   case ISD::SREM:
7383   case ISD::UREM: {
7384     EVT WidenVT = getTypeToTransformTo(*DAG.getContext(), N->getValueType(0));
7385     Results.push_back(DAG.UnrollVectorOp(N, WidenVT.getVectorNumElements()));
7386     return;
7387   }
7388   case ISD::ATOMIC_CMP_SWAP: {
7389     EVT T = N->getValueType(0);
7390     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7391     SDValue cpInL, cpInH;
7392     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7393                         DAG.getConstant(0, MVT::i32));
7394     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7395                         DAG.getConstant(1, MVT::i32));
7396     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7397     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7398                              cpInL.getValue(1));
7399     SDValue swapInL, swapInH;
7400     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7401                           DAG.getConstant(0, MVT::i32));
7402     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7403                           DAG.getConstant(1, MVT::i32));
7404     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7405                                cpInH.getValue(1));
7406     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7407                                swapInL.getValue(1));
7408     SDValue Ops[] = { swapInH.getValue(0),
7409                       N->getOperand(1),
7410                       swapInH.getValue(1) };
7411     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7412     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7413     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7414                                         MVT::i32, Result.getValue(1));
7415     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7416                                         MVT::i32, cpOutL.getValue(2));
7417     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7418     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7419     Results.push_back(cpOutH.getValue(1));
7420     return;
7421   }
7422   case ISD::ATOMIC_LOAD_ADD:
7423     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7424     return;
7425   case ISD::ATOMIC_LOAD_AND:
7426     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7427     return;
7428   case ISD::ATOMIC_LOAD_NAND:
7429     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7430     return;
7431   case ISD::ATOMIC_LOAD_OR:
7432     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7433     return;
7434   case ISD::ATOMIC_LOAD_SUB:
7435     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7436     return;
7437   case ISD::ATOMIC_LOAD_XOR:
7438     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7439     return;
7440   case ISD::ATOMIC_SWAP:
7441     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7442     return;
7443   }
7444 }
7445
7446 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7447   switch (Opcode) {
7448   default: return NULL;
7449   case X86ISD::BSF:                return "X86ISD::BSF";
7450   case X86ISD::BSR:                return "X86ISD::BSR";
7451   case X86ISD::SHLD:               return "X86ISD::SHLD";
7452   case X86ISD::SHRD:               return "X86ISD::SHRD";
7453   case X86ISD::FAND:               return "X86ISD::FAND";
7454   case X86ISD::FOR:                return "X86ISD::FOR";
7455   case X86ISD::FXOR:               return "X86ISD::FXOR";
7456   case X86ISD::FSRL:               return "X86ISD::FSRL";
7457   case X86ISD::FILD:               return "X86ISD::FILD";
7458   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7459   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7460   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7461   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7462   case X86ISD::FLD:                return "X86ISD::FLD";
7463   case X86ISD::FST:                return "X86ISD::FST";
7464   case X86ISD::CALL:               return "X86ISD::CALL";
7465   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7466   case X86ISD::BT:                 return "X86ISD::BT";
7467   case X86ISD::CMP:                return "X86ISD::CMP";
7468   case X86ISD::COMI:               return "X86ISD::COMI";
7469   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7470   case X86ISD::SETCC:              return "X86ISD::SETCC";
7471   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7472   case X86ISD::CMOV:               return "X86ISD::CMOV";
7473   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7474   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7475   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7476   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7477   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7478   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7479   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7480   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7481   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7482   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7483   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7484   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7485   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7486   case X86ISD::FMAX:               return "X86ISD::FMAX";
7487   case X86ISD::FMIN:               return "X86ISD::FMIN";
7488   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7489   case X86ISD::FRCP:               return "X86ISD::FRCP";
7490   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7491   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7492   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7493   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7494   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7495   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7496   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7497   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7498   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7499   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7500   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7501   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7502   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7503   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7504   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7505   case X86ISD::VSHL:               return "X86ISD::VSHL";
7506   case X86ISD::VSRL:               return "X86ISD::VSRL";
7507   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7508   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7509   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7510   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7511   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7512   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7513   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7514   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7515   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7516   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7517   case X86ISD::ADD:                return "X86ISD::ADD";
7518   case X86ISD::SUB:                return "X86ISD::SUB";
7519   case X86ISD::SMUL:               return "X86ISD::SMUL";
7520   case X86ISD::UMUL:               return "X86ISD::UMUL";
7521   case X86ISD::INC:                return "X86ISD::INC";
7522   case X86ISD::DEC:                return "X86ISD::DEC";
7523   case X86ISD::OR:                 return "X86ISD::OR";
7524   case X86ISD::XOR:                return "X86ISD::XOR";
7525   case X86ISD::AND:                return "X86ISD::AND";
7526   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7527   case X86ISD::PTEST:              return "X86ISD::PTEST";
7528   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7529   }
7530 }
7531
7532 // isLegalAddressingMode - Return true if the addressing mode represented
7533 // by AM is legal for this target, for a load/store of the specified type.
7534 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7535                                               const Type *Ty) const {
7536   // X86 supports extremely general addressing modes.
7537   CodeModel::Model M = getTargetMachine().getCodeModel();
7538
7539   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7540   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7541     return false;
7542
7543   if (AM.BaseGV) {
7544     unsigned GVFlags =
7545       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7546
7547     // If a reference to this global requires an extra load, we can't fold it.
7548     if (isGlobalStubReference(GVFlags))
7549       return false;
7550
7551     // If BaseGV requires a register for the PIC base, we cannot also have a
7552     // BaseReg specified.
7553     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7554       return false;
7555
7556     // If lower 4G is not available, then we must use rip-relative addressing.
7557     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7558       return false;
7559   }
7560
7561   switch (AM.Scale) {
7562   case 0:
7563   case 1:
7564   case 2:
7565   case 4:
7566   case 8:
7567     // These scales always work.
7568     break;
7569   case 3:
7570   case 5:
7571   case 9:
7572     // These scales are formed with basereg+scalereg.  Only accept if there is
7573     // no basereg yet.
7574     if (AM.HasBaseReg)
7575       return false;
7576     break;
7577   default:  // Other stuff never works.
7578     return false;
7579   }
7580
7581   return true;
7582 }
7583
7584
7585 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7586   if (!Ty1->isInteger() || !Ty2->isInteger())
7587     return false;
7588   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7589   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7590   if (NumBits1 <= NumBits2)
7591     return false;
7592   return Subtarget->is64Bit() || NumBits1 < 64;
7593 }
7594
7595 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7596   if (!VT1.isInteger() || !VT2.isInteger())
7597     return false;
7598   unsigned NumBits1 = VT1.getSizeInBits();
7599   unsigned NumBits2 = VT2.getSizeInBits();
7600   if (NumBits1 <= NumBits2)
7601     return false;
7602   return Subtarget->is64Bit() || NumBits1 < 64;
7603 }
7604
7605 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7606   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7607   return Ty1->isInteger(32) && Ty2->isInteger(64) && Subtarget->is64Bit();
7608 }
7609
7610 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7611   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7612   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7613 }
7614
7615 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7616   // i16 instructions are longer (0x66 prefix) and potentially slower.
7617   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7618 }
7619
7620 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7621 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7622 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7623 /// are assumed to be legal.
7624 bool
7625 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7626                                       EVT VT) const {
7627   // Only do shuffles on 128-bit vector types for now.
7628   if (VT.getSizeInBits() == 64)
7629     return false;
7630
7631   // FIXME: pshufb, blends, shifts.
7632   return (VT.getVectorNumElements() == 2 ||
7633           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7634           isMOVLMask(M, VT) ||
7635           isSHUFPMask(M, VT) ||
7636           isPSHUFDMask(M, VT) ||
7637           isPSHUFHWMask(M, VT) ||
7638           isPSHUFLWMask(M, VT) ||
7639           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7640           isUNPCKLMask(M, VT) ||
7641           isUNPCKHMask(M, VT) ||
7642           isUNPCKL_v_undef_Mask(M, VT) ||
7643           isUNPCKH_v_undef_Mask(M, VT));
7644 }
7645
7646 bool
7647 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7648                                           EVT VT) const {
7649   unsigned NumElts = VT.getVectorNumElements();
7650   // FIXME: This collection of masks seems suspect.
7651   if (NumElts == 2)
7652     return true;
7653   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7654     return (isMOVLMask(Mask, VT)  ||
7655             isCommutedMOVLMask(Mask, VT, true) ||
7656             isSHUFPMask(Mask, VT) ||
7657             isCommutedSHUFPMask(Mask, VT));
7658   }
7659   return false;
7660 }
7661
7662 //===----------------------------------------------------------------------===//
7663 //                           X86 Scheduler Hooks
7664 //===----------------------------------------------------------------------===//
7665
7666 // private utility function
7667 MachineBasicBlock *
7668 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7669                                                        MachineBasicBlock *MBB,
7670                                                        unsigned regOpc,
7671                                                        unsigned immOpc,
7672                                                        unsigned LoadOpc,
7673                                                        unsigned CXchgOpc,
7674                                                        unsigned copyOpc,
7675                                                        unsigned notOpc,
7676                                                        unsigned EAXreg,
7677                                                        TargetRegisterClass *RC,
7678                                                        bool invSrc) const {
7679   // For the atomic bitwise operator, we generate
7680   //   thisMBB:
7681   //   newMBB:
7682   //     ld  t1 = [bitinstr.addr]
7683   //     op  t2 = t1, [bitinstr.val]
7684   //     mov EAX = t1
7685   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7686   //     bz  newMBB
7687   //     fallthrough -->nextMBB
7688   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7689   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7690   MachineFunction::iterator MBBIter = MBB;
7691   ++MBBIter;
7692
7693   /// First build the CFG
7694   MachineFunction *F = MBB->getParent();
7695   MachineBasicBlock *thisMBB = MBB;
7696   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7697   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7698   F->insert(MBBIter, newMBB);
7699   F->insert(MBBIter, nextMBB);
7700
7701   // Move all successors to thisMBB to nextMBB
7702   nextMBB->transferSuccessors(thisMBB);
7703
7704   // Update thisMBB to fall through to newMBB
7705   thisMBB->addSuccessor(newMBB);
7706
7707   // newMBB jumps to itself and fall through to nextMBB
7708   newMBB->addSuccessor(nextMBB);
7709   newMBB->addSuccessor(newMBB);
7710
7711   // Insert instructions into newMBB based on incoming instruction
7712   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7713          "unexpected number of operands");
7714   DebugLoc dl = bInstr->getDebugLoc();
7715   MachineOperand& destOper = bInstr->getOperand(0);
7716   MachineOperand* argOpers[2 + X86AddrNumOperands];
7717   int numArgs = bInstr->getNumOperands() - 1;
7718   for (int i=0; i < numArgs; ++i)
7719     argOpers[i] = &bInstr->getOperand(i+1);
7720
7721   // x86 address has 4 operands: base, index, scale, and displacement
7722   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7723   int valArgIndx = lastAddrIndx + 1;
7724
7725   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7726   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7727   for (int i=0; i <= lastAddrIndx; ++i)
7728     (*MIB).addOperand(*argOpers[i]);
7729
7730   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7731   if (invSrc) {
7732     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7733   }
7734   else
7735     tt = t1;
7736
7737   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7738   assert((argOpers[valArgIndx]->isReg() ||
7739           argOpers[valArgIndx]->isImm()) &&
7740          "invalid operand");
7741   if (argOpers[valArgIndx]->isReg())
7742     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7743   else
7744     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7745   MIB.addReg(tt);
7746   (*MIB).addOperand(*argOpers[valArgIndx]);
7747
7748   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7749   MIB.addReg(t1);
7750
7751   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7752   for (int i=0; i <= lastAddrIndx; ++i)
7753     (*MIB).addOperand(*argOpers[i]);
7754   MIB.addReg(t2);
7755   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7756   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7757                     bInstr->memoperands_end());
7758
7759   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7760   MIB.addReg(EAXreg);
7761
7762   // insert branch
7763   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7764
7765   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7766   return nextMBB;
7767 }
7768
7769 // private utility function:  64 bit atomics on 32 bit host.
7770 MachineBasicBlock *
7771 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7772                                                        MachineBasicBlock *MBB,
7773                                                        unsigned regOpcL,
7774                                                        unsigned regOpcH,
7775                                                        unsigned immOpcL,
7776                                                        unsigned immOpcH,
7777                                                        bool invSrc) const {
7778   // For the atomic bitwise operator, we generate
7779   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7780   //     ld t1,t2 = [bitinstr.addr]
7781   //   newMBB:
7782   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7783   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7784   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7785   //     mov ECX, EBX <- t5, t6
7786   //     mov EAX, EDX <- t1, t2
7787   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7788   //     mov t3, t4 <- EAX, EDX
7789   //     bz  newMBB
7790   //     result in out1, out2
7791   //     fallthrough -->nextMBB
7792
7793   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7794   const unsigned LoadOpc = X86::MOV32rm;
7795   const unsigned copyOpc = X86::MOV32rr;
7796   const unsigned NotOpc = X86::NOT32r;
7797   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7798   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7799   MachineFunction::iterator MBBIter = MBB;
7800   ++MBBIter;
7801
7802   /// First build the CFG
7803   MachineFunction *F = MBB->getParent();
7804   MachineBasicBlock *thisMBB = MBB;
7805   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7806   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7807   F->insert(MBBIter, newMBB);
7808   F->insert(MBBIter, nextMBB);
7809
7810   // Move all successors to thisMBB to nextMBB
7811   nextMBB->transferSuccessors(thisMBB);
7812
7813   // Update thisMBB to fall through to newMBB
7814   thisMBB->addSuccessor(newMBB);
7815
7816   // newMBB jumps to itself and fall through to nextMBB
7817   newMBB->addSuccessor(nextMBB);
7818   newMBB->addSuccessor(newMBB);
7819
7820   DebugLoc dl = bInstr->getDebugLoc();
7821   // Insert instructions into newMBB based on incoming instruction
7822   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7823   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7824          "unexpected number of operands");
7825   MachineOperand& dest1Oper = bInstr->getOperand(0);
7826   MachineOperand& dest2Oper = bInstr->getOperand(1);
7827   MachineOperand* argOpers[2 + X86AddrNumOperands];
7828   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7829     argOpers[i] = &bInstr->getOperand(i+2);
7830
7831   // x86 address has 5 operands: base, index, scale, displacement, and segment.
7832   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7833
7834   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7835   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7836   for (int i=0; i <= lastAddrIndx; ++i)
7837     (*MIB).addOperand(*argOpers[i]);
7838   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7839   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7840   // add 4 to displacement.
7841   for (int i=0; i <= lastAddrIndx-2; ++i)
7842     (*MIB).addOperand(*argOpers[i]);
7843   MachineOperand newOp3 = *(argOpers[3]);
7844   if (newOp3.isImm())
7845     newOp3.setImm(newOp3.getImm()+4);
7846   else
7847     newOp3.setOffset(newOp3.getOffset()+4);
7848   (*MIB).addOperand(newOp3);
7849   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7850
7851   // t3/4 are defined later, at the bottom of the loop
7852   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7853   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7854   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7855     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7856   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7857     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7858
7859   // The subsequent operations should be using the destination registers of
7860   //the PHI instructions.
7861   if (invSrc) {
7862     t1 = F->getRegInfo().createVirtualRegister(RC);
7863     t2 = F->getRegInfo().createVirtualRegister(RC);
7864     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
7865     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
7866   } else {
7867     t1 = dest1Oper.getReg();
7868     t2 = dest2Oper.getReg();
7869   }
7870
7871   int valArgIndx = lastAddrIndx + 1;
7872   assert((argOpers[valArgIndx]->isReg() ||
7873           argOpers[valArgIndx]->isImm()) &&
7874          "invalid operand");
7875   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7876   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7877   if (argOpers[valArgIndx]->isReg())
7878     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7879   else
7880     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7881   if (regOpcL != X86::MOV32rr)
7882     MIB.addReg(t1);
7883   (*MIB).addOperand(*argOpers[valArgIndx]);
7884   assert(argOpers[valArgIndx + 1]->isReg() ==
7885          argOpers[valArgIndx]->isReg());
7886   assert(argOpers[valArgIndx + 1]->isImm() ==
7887          argOpers[valArgIndx]->isImm());
7888   if (argOpers[valArgIndx + 1]->isReg())
7889     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7890   else
7891     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7892   if (regOpcH != X86::MOV32rr)
7893     MIB.addReg(t2);
7894   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7895
7896   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7897   MIB.addReg(t1);
7898   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7899   MIB.addReg(t2);
7900
7901   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7902   MIB.addReg(t5);
7903   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7904   MIB.addReg(t6);
7905
7906   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7907   for (int i=0; i <= lastAddrIndx; ++i)
7908     (*MIB).addOperand(*argOpers[i]);
7909
7910   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7911   (*MIB).setMemRefs(bInstr->memoperands_begin(),
7912                     bInstr->memoperands_end());
7913
7914   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7915   MIB.addReg(X86::EAX);
7916   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7917   MIB.addReg(X86::EDX);
7918
7919   // insert branch
7920   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7921
7922   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7923   return nextMBB;
7924 }
7925
7926 // private utility function
7927 MachineBasicBlock *
7928 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7929                                                       MachineBasicBlock *MBB,
7930                                                       unsigned cmovOpc) const {
7931   // For the atomic min/max operator, we generate
7932   //   thisMBB:
7933   //   newMBB:
7934   //     ld t1 = [min/max.addr]
7935   //     mov t2 = [min/max.val]
7936   //     cmp  t1, t2
7937   //     cmov[cond] t2 = t1
7938   //     mov EAX = t1
7939   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7940   //     bz   newMBB
7941   //     fallthrough -->nextMBB
7942   //
7943   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7944   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7945   MachineFunction::iterator MBBIter = MBB;
7946   ++MBBIter;
7947
7948   /// First build the CFG
7949   MachineFunction *F = MBB->getParent();
7950   MachineBasicBlock *thisMBB = MBB;
7951   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7952   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7953   F->insert(MBBIter, newMBB);
7954   F->insert(MBBIter, nextMBB);
7955
7956   // Move all successors of thisMBB to nextMBB
7957   nextMBB->transferSuccessors(thisMBB);
7958
7959   // Update thisMBB to fall through to newMBB
7960   thisMBB->addSuccessor(newMBB);
7961
7962   // newMBB jumps to newMBB and fall through to nextMBB
7963   newMBB->addSuccessor(nextMBB);
7964   newMBB->addSuccessor(newMBB);
7965
7966   DebugLoc dl = mInstr->getDebugLoc();
7967   // Insert instructions into newMBB based on incoming instruction
7968   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7969          "unexpected number of operands");
7970   MachineOperand& destOper = mInstr->getOperand(0);
7971   MachineOperand* argOpers[2 + X86AddrNumOperands];
7972   int numArgs = mInstr->getNumOperands() - 1;
7973   for (int i=0; i < numArgs; ++i)
7974     argOpers[i] = &mInstr->getOperand(i+1);
7975
7976   // x86 address has 4 operands: base, index, scale, and displacement
7977   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7978   int valArgIndx = lastAddrIndx + 1;
7979
7980   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7981   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7982   for (int i=0; i <= lastAddrIndx; ++i)
7983     (*MIB).addOperand(*argOpers[i]);
7984
7985   // We only support register and immediate values
7986   assert((argOpers[valArgIndx]->isReg() ||
7987           argOpers[valArgIndx]->isImm()) &&
7988          "invalid operand");
7989
7990   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7991   if (argOpers[valArgIndx]->isReg())
7992     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7993   else
7994     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7995   (*MIB).addOperand(*argOpers[valArgIndx]);
7996
7997   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7998   MIB.addReg(t1);
7999
8000   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8001   MIB.addReg(t1);
8002   MIB.addReg(t2);
8003
8004   // Generate movc
8005   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8006   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8007   MIB.addReg(t2);
8008   MIB.addReg(t1);
8009
8010   // Cmp and exchange if none has modified the memory location
8011   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8012   for (int i=0; i <= lastAddrIndx; ++i)
8013     (*MIB).addOperand(*argOpers[i]);
8014   MIB.addReg(t3);
8015   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8016   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8017                     mInstr->memoperands_end());
8018
8019   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8020   MIB.addReg(X86::EAX);
8021
8022   // insert branch
8023   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
8024
8025   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8026   return nextMBB;
8027 }
8028
8029 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8030 // all of this code can be replaced with that in the .td file.
8031 MachineBasicBlock *
8032 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8033                             unsigned numArgs, bool memArg) const {
8034
8035   MachineFunction *F = BB->getParent();
8036   DebugLoc dl = MI->getDebugLoc();
8037   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8038
8039   unsigned Opc;
8040   if (memArg)
8041     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8042   else
8043     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8044
8045   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8046
8047   for (unsigned i = 0; i < numArgs; ++i) {
8048     MachineOperand &Op = MI->getOperand(i+1);
8049
8050     if (!(Op.isReg() && Op.isImplicit()))
8051       MIB.addOperand(Op);
8052   }
8053
8054   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8055     .addReg(X86::XMM0);
8056
8057   F->DeleteMachineInstr(MI);
8058
8059   return BB;
8060 }
8061
8062 MachineBasicBlock *
8063 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8064                                                  MachineInstr *MI,
8065                                                  MachineBasicBlock *MBB) const {
8066   // Emit code to save XMM registers to the stack. The ABI says that the
8067   // number of registers to save is given in %al, so it's theoretically
8068   // possible to do an indirect jump trick to avoid saving all of them,
8069   // however this code takes a simpler approach and just executes all
8070   // of the stores if %al is non-zero. It's less code, and it's probably
8071   // easier on the hardware branch predictor, and stores aren't all that
8072   // expensive anyway.
8073
8074   // Create the new basic blocks. One block contains all the XMM stores,
8075   // and one block is the final destination regardless of whether any
8076   // stores were performed.
8077   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8078   MachineFunction *F = MBB->getParent();
8079   MachineFunction::iterator MBBIter = MBB;
8080   ++MBBIter;
8081   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8082   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8083   F->insert(MBBIter, XMMSaveMBB);
8084   F->insert(MBBIter, EndMBB);
8085
8086   // Set up the CFG.
8087   // Move any original successors of MBB to the end block.
8088   EndMBB->transferSuccessors(MBB);
8089   // The original block will now fall through to the XMM save block.
8090   MBB->addSuccessor(XMMSaveMBB);
8091   // The XMMSaveMBB will fall through to the end block.
8092   XMMSaveMBB->addSuccessor(EndMBB);
8093
8094   // Now add the instructions.
8095   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8096   DebugLoc DL = MI->getDebugLoc();
8097
8098   unsigned CountReg = MI->getOperand(0).getReg();
8099   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8100   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8101
8102   if (!Subtarget->isTargetWin64()) {
8103     // If %al is 0, branch around the XMM save block.
8104     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8105     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
8106     MBB->addSuccessor(EndMBB);
8107   }
8108
8109   // In the XMM save block, save all the XMM argument registers.
8110   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8111     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8112     MachineMemOperand *MMO =
8113       F->getMachineMemOperand(
8114         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8115         MachineMemOperand::MOStore, Offset,
8116         /*Size=*/16, /*Align=*/16);
8117     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8118       .addFrameIndex(RegSaveFrameIndex)
8119       .addImm(/*Scale=*/1)
8120       .addReg(/*IndexReg=*/0)
8121       .addImm(/*Disp=*/Offset)
8122       .addReg(/*Segment=*/0)
8123       .addReg(MI->getOperand(i).getReg())
8124       .addMemOperand(MMO);
8125   }
8126
8127   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8128
8129   return EndMBB;
8130 }
8131
8132 MachineBasicBlock *
8133 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8134                                      MachineBasicBlock *BB,
8135                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8136   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8137   DebugLoc DL = MI->getDebugLoc();
8138
8139   // To "insert" a SELECT_CC instruction, we actually have to insert the
8140   // diamond control-flow pattern.  The incoming instruction knows the
8141   // destination vreg to set, the condition code register to branch on, the
8142   // true/false values to select between, and a branch opcode to use.
8143   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8144   MachineFunction::iterator It = BB;
8145   ++It;
8146
8147   //  thisMBB:
8148   //  ...
8149   //   TrueVal = ...
8150   //   cmpTY ccX, r1, r2
8151   //   bCC copy1MBB
8152   //   fallthrough --> copy0MBB
8153   MachineBasicBlock *thisMBB = BB;
8154   MachineFunction *F = BB->getParent();
8155   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8156   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8157   unsigned Opc =
8158     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8159   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8160   F->insert(It, copy0MBB);
8161   F->insert(It, sinkMBB);
8162   // Update machine-CFG edges by first adding all successors of the current
8163   // block to the new block which will contain the Phi node for the select.
8164   // Also inform sdisel of the edge changes.
8165   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8166          E = BB->succ_end(); I != E; ++I) {
8167     EM->insert(std::make_pair(*I, sinkMBB));
8168     sinkMBB->addSuccessor(*I);
8169   }
8170   // Next, remove all successors of the current block, and add the true
8171   // and fallthrough blocks as its successors.
8172   while (!BB->succ_empty())
8173     BB->removeSuccessor(BB->succ_begin());
8174   // Add the true and fallthrough blocks as its successors.
8175   BB->addSuccessor(copy0MBB);
8176   BB->addSuccessor(sinkMBB);
8177
8178   //  copy0MBB:
8179   //   %FalseValue = ...
8180   //   # fallthrough to sinkMBB
8181   BB = copy0MBB;
8182
8183   // Update machine-CFG edges
8184   BB->addSuccessor(sinkMBB);
8185
8186   //  sinkMBB:
8187   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8188   //  ...
8189   BB = sinkMBB;
8190   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8191     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8192     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8193
8194   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8195   return BB;
8196 }
8197
8198
8199 MachineBasicBlock *
8200 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8201                                                MachineBasicBlock *BB,
8202                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8203   switch (MI->getOpcode()) {
8204   default: assert(false && "Unexpected instr type to insert");
8205   case X86::CMOV_GR8:
8206   case X86::CMOV_V1I64:
8207   case X86::CMOV_FR32:
8208   case X86::CMOV_FR64:
8209   case X86::CMOV_V4F32:
8210   case X86::CMOV_V2F64:
8211   case X86::CMOV_V2I64:
8212     return EmitLoweredSelect(MI, BB, EM);
8213
8214   case X86::FP32_TO_INT16_IN_MEM:
8215   case X86::FP32_TO_INT32_IN_MEM:
8216   case X86::FP32_TO_INT64_IN_MEM:
8217   case X86::FP64_TO_INT16_IN_MEM:
8218   case X86::FP64_TO_INT32_IN_MEM:
8219   case X86::FP64_TO_INT64_IN_MEM:
8220   case X86::FP80_TO_INT16_IN_MEM:
8221   case X86::FP80_TO_INT32_IN_MEM:
8222   case X86::FP80_TO_INT64_IN_MEM: {
8223     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8224     DebugLoc DL = MI->getDebugLoc();
8225
8226     // Change the floating point control register to use "round towards zero"
8227     // mode when truncating to an integer value.
8228     MachineFunction *F = BB->getParent();
8229     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8230     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8231
8232     // Load the old value of the high byte of the control word...
8233     unsigned OldCW =
8234       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8235     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8236                       CWFrameIdx);
8237
8238     // Set the high part to be round to zero...
8239     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8240       .addImm(0xC7F);
8241
8242     // Reload the modified control word now...
8243     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8244
8245     // Restore the memory image of control word to original value
8246     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8247       .addReg(OldCW);
8248
8249     // Get the X86 opcode to use.
8250     unsigned Opc;
8251     switch (MI->getOpcode()) {
8252     default: llvm_unreachable("illegal opcode!");
8253     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8254     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8255     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8256     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8257     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8258     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8259     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8260     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8261     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8262     }
8263
8264     X86AddressMode AM;
8265     MachineOperand &Op = MI->getOperand(0);
8266     if (Op.isReg()) {
8267       AM.BaseType = X86AddressMode::RegBase;
8268       AM.Base.Reg = Op.getReg();
8269     } else {
8270       AM.BaseType = X86AddressMode::FrameIndexBase;
8271       AM.Base.FrameIndex = Op.getIndex();
8272     }
8273     Op = MI->getOperand(1);
8274     if (Op.isImm())
8275       AM.Scale = Op.getImm();
8276     Op = MI->getOperand(2);
8277     if (Op.isImm())
8278       AM.IndexReg = Op.getImm();
8279     Op = MI->getOperand(3);
8280     if (Op.isGlobal()) {
8281       AM.GV = Op.getGlobal();
8282     } else {
8283       AM.Disp = Op.getImm();
8284     }
8285     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8286                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8287
8288     // Reload the original control word now.
8289     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8290
8291     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8292     return BB;
8293   }
8294     // String/text processing lowering.
8295   case X86::PCMPISTRM128REG:
8296     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8297   case X86::PCMPISTRM128MEM:
8298     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8299   case X86::PCMPESTRM128REG:
8300     return EmitPCMP(MI, BB, 5, false /* in mem */);
8301   case X86::PCMPESTRM128MEM:
8302     return EmitPCMP(MI, BB, 5, true /* in mem */);
8303
8304     // Atomic Lowering.
8305   case X86::ATOMAND32:
8306     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8307                                                X86::AND32ri, X86::MOV32rm,
8308                                                X86::LCMPXCHG32, X86::MOV32rr,
8309                                                X86::NOT32r, X86::EAX,
8310                                                X86::GR32RegisterClass);
8311   case X86::ATOMOR32:
8312     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8313                                                X86::OR32ri, X86::MOV32rm,
8314                                                X86::LCMPXCHG32, X86::MOV32rr,
8315                                                X86::NOT32r, X86::EAX,
8316                                                X86::GR32RegisterClass);
8317   case X86::ATOMXOR32:
8318     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8319                                                X86::XOR32ri, X86::MOV32rm,
8320                                                X86::LCMPXCHG32, X86::MOV32rr,
8321                                                X86::NOT32r, X86::EAX,
8322                                                X86::GR32RegisterClass);
8323   case X86::ATOMNAND32:
8324     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8325                                                X86::AND32ri, X86::MOV32rm,
8326                                                X86::LCMPXCHG32, X86::MOV32rr,
8327                                                X86::NOT32r, X86::EAX,
8328                                                X86::GR32RegisterClass, true);
8329   case X86::ATOMMIN32:
8330     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8331   case X86::ATOMMAX32:
8332     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8333   case X86::ATOMUMIN32:
8334     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8335   case X86::ATOMUMAX32:
8336     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8337
8338   case X86::ATOMAND16:
8339     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8340                                                X86::AND16ri, X86::MOV16rm,
8341                                                X86::LCMPXCHG16, X86::MOV16rr,
8342                                                X86::NOT16r, X86::AX,
8343                                                X86::GR16RegisterClass);
8344   case X86::ATOMOR16:
8345     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8346                                                X86::OR16ri, X86::MOV16rm,
8347                                                X86::LCMPXCHG16, X86::MOV16rr,
8348                                                X86::NOT16r, X86::AX,
8349                                                X86::GR16RegisterClass);
8350   case X86::ATOMXOR16:
8351     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8352                                                X86::XOR16ri, X86::MOV16rm,
8353                                                X86::LCMPXCHG16, X86::MOV16rr,
8354                                                X86::NOT16r, X86::AX,
8355                                                X86::GR16RegisterClass);
8356   case X86::ATOMNAND16:
8357     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8358                                                X86::AND16ri, X86::MOV16rm,
8359                                                X86::LCMPXCHG16, X86::MOV16rr,
8360                                                X86::NOT16r, X86::AX,
8361                                                X86::GR16RegisterClass, true);
8362   case X86::ATOMMIN16:
8363     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8364   case X86::ATOMMAX16:
8365     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8366   case X86::ATOMUMIN16:
8367     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8368   case X86::ATOMUMAX16:
8369     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8370
8371   case X86::ATOMAND8:
8372     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8373                                                X86::AND8ri, X86::MOV8rm,
8374                                                X86::LCMPXCHG8, X86::MOV8rr,
8375                                                X86::NOT8r, X86::AL,
8376                                                X86::GR8RegisterClass);
8377   case X86::ATOMOR8:
8378     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8379                                                X86::OR8ri, X86::MOV8rm,
8380                                                X86::LCMPXCHG8, X86::MOV8rr,
8381                                                X86::NOT8r, X86::AL,
8382                                                X86::GR8RegisterClass);
8383   case X86::ATOMXOR8:
8384     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8385                                                X86::XOR8ri, X86::MOV8rm,
8386                                                X86::LCMPXCHG8, X86::MOV8rr,
8387                                                X86::NOT8r, X86::AL,
8388                                                X86::GR8RegisterClass);
8389   case X86::ATOMNAND8:
8390     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8391                                                X86::AND8ri, X86::MOV8rm,
8392                                                X86::LCMPXCHG8, X86::MOV8rr,
8393                                                X86::NOT8r, X86::AL,
8394                                                X86::GR8RegisterClass, true);
8395   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8396   // This group is for 64-bit host.
8397   case X86::ATOMAND64:
8398     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8399                                                X86::AND64ri32, X86::MOV64rm,
8400                                                X86::LCMPXCHG64, X86::MOV64rr,
8401                                                X86::NOT64r, X86::RAX,
8402                                                X86::GR64RegisterClass);
8403   case X86::ATOMOR64:
8404     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8405                                                X86::OR64ri32, X86::MOV64rm,
8406                                                X86::LCMPXCHG64, X86::MOV64rr,
8407                                                X86::NOT64r, X86::RAX,
8408                                                X86::GR64RegisterClass);
8409   case X86::ATOMXOR64:
8410     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8411                                                X86::XOR64ri32, X86::MOV64rm,
8412                                                X86::LCMPXCHG64, X86::MOV64rr,
8413                                                X86::NOT64r, X86::RAX,
8414                                                X86::GR64RegisterClass);
8415   case X86::ATOMNAND64:
8416     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8417                                                X86::AND64ri32, X86::MOV64rm,
8418                                                X86::LCMPXCHG64, X86::MOV64rr,
8419                                                X86::NOT64r, X86::RAX,
8420                                                X86::GR64RegisterClass, true);
8421   case X86::ATOMMIN64:
8422     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8423   case X86::ATOMMAX64:
8424     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8425   case X86::ATOMUMIN64:
8426     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8427   case X86::ATOMUMAX64:
8428     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8429
8430   // This group does 64-bit operations on a 32-bit host.
8431   case X86::ATOMAND6432:
8432     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8433                                                X86::AND32rr, X86::AND32rr,
8434                                                X86::AND32ri, X86::AND32ri,
8435                                                false);
8436   case X86::ATOMOR6432:
8437     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8438                                                X86::OR32rr, X86::OR32rr,
8439                                                X86::OR32ri, X86::OR32ri,
8440                                                false);
8441   case X86::ATOMXOR6432:
8442     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8443                                                X86::XOR32rr, X86::XOR32rr,
8444                                                X86::XOR32ri, X86::XOR32ri,
8445                                                false);
8446   case X86::ATOMNAND6432:
8447     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8448                                                X86::AND32rr, X86::AND32rr,
8449                                                X86::AND32ri, X86::AND32ri,
8450                                                true);
8451   case X86::ATOMADD6432:
8452     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8453                                                X86::ADD32rr, X86::ADC32rr,
8454                                                X86::ADD32ri, X86::ADC32ri,
8455                                                false);
8456   case X86::ATOMSUB6432:
8457     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8458                                                X86::SUB32rr, X86::SBB32rr,
8459                                                X86::SUB32ri, X86::SBB32ri,
8460                                                false);
8461   case X86::ATOMSWAP6432:
8462     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8463                                                X86::MOV32rr, X86::MOV32rr,
8464                                                X86::MOV32ri, X86::MOV32ri,
8465                                                false);
8466   case X86::VASTART_SAVE_XMM_REGS:
8467     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8468   }
8469 }
8470
8471 //===----------------------------------------------------------------------===//
8472 //                           X86 Optimization Hooks
8473 //===----------------------------------------------------------------------===//
8474
8475 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8476                                                        const APInt &Mask,
8477                                                        APInt &KnownZero,
8478                                                        APInt &KnownOne,
8479                                                        const SelectionDAG &DAG,
8480                                                        unsigned Depth) const {
8481   unsigned Opc = Op.getOpcode();
8482   assert((Opc >= ISD::BUILTIN_OP_END ||
8483           Opc == ISD::INTRINSIC_WO_CHAIN ||
8484           Opc == ISD::INTRINSIC_W_CHAIN ||
8485           Opc == ISD::INTRINSIC_VOID) &&
8486          "Should use MaskedValueIsZero if you don't know whether Op"
8487          " is a target node!");
8488
8489   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8490   switch (Opc) {
8491   default: break;
8492   case X86ISD::ADD:
8493   case X86ISD::SUB:
8494   case X86ISD::SMUL:
8495   case X86ISD::UMUL:
8496   case X86ISD::INC:
8497   case X86ISD::DEC:
8498   case X86ISD::OR:
8499   case X86ISD::XOR:
8500   case X86ISD::AND:
8501     // These nodes' second result is a boolean.
8502     if (Op.getResNo() == 0)
8503       break;
8504     // Fallthrough
8505   case X86ISD::SETCC:
8506     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8507                                        Mask.getBitWidth() - 1);
8508     break;
8509   }
8510 }
8511
8512 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8513 /// node is a GlobalAddress + offset.
8514 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8515                                        GlobalValue* &GA, int64_t &Offset) const{
8516   if (N->getOpcode() == X86ISD::Wrapper) {
8517     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8518       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8519       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8520       return true;
8521     }
8522   }
8523   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8524 }
8525
8526 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8527                                      EVT EltVT, LoadSDNode *&LDBase,
8528                                      unsigned &LastLoadedElt,
8529                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8530                                      const TargetLowering &TLI) {
8531   LDBase = NULL;
8532   LastLoadedElt = -1U;
8533   for (unsigned i = 0; i < NumElems; ++i) {
8534     if (N->getMaskElt(i) < 0) {
8535       if (!LDBase)
8536         return false;
8537       continue;
8538     }
8539
8540     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8541     if (!Elt.getNode() ||
8542         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8543       return false;
8544     if (!LDBase) {
8545       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8546         return false;
8547       LDBase = cast<LoadSDNode>(Elt.getNode());
8548       LastLoadedElt = i;
8549       continue;
8550     }
8551     if (Elt.getOpcode() == ISD::UNDEF)
8552       continue;
8553
8554     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8555     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
8556       return false;
8557     LastLoadedElt = i;
8558   }
8559   return true;
8560 }
8561
8562 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8563 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8564 /// if the load addresses are consecutive, non-overlapping, and in the right
8565 /// order.  In the case of v2i64, it will see if it can rewrite the
8566 /// shuffle to be an appropriate build vector so it can take advantage of
8567 // performBuildVectorCombine.
8568 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8569                                      const TargetLowering &TLI) {
8570   DebugLoc dl = N->getDebugLoc();
8571   EVT VT = N->getValueType(0);
8572   EVT EltVT = VT.getVectorElementType();
8573   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8574   unsigned NumElems = VT.getVectorNumElements();
8575
8576   if (VT.getSizeInBits() != 128)
8577     return SDValue();
8578
8579   // Try to combine a vector_shuffle into a 128-bit load.
8580   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8581   LoadSDNode *LD = NULL;
8582   unsigned LastLoadedElt;
8583   if (!EltsFromConsecutiveLoads(SVN, NumElems, EltVT, LD, LastLoadedElt, DAG,
8584                                 MFI, TLI))
8585     return SDValue();
8586
8587   if (LastLoadedElt == NumElems - 1) {
8588     if (DAG.InferPtrAlignment(LD->getBasePtr()) >= 16)
8589       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8590                          LD->getSrcValue(), LD->getSrcValueOffset(),
8591                          LD->isVolatile());
8592     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8593                        LD->getSrcValue(), LD->getSrcValueOffset(),
8594                        LD->isVolatile(), LD->getAlignment());
8595   } else if (NumElems == 4 && LastLoadedElt == 1) {
8596     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8597     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8598     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8599     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8600   }
8601   return SDValue();
8602 }
8603
8604 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8605 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8606                                     const X86Subtarget *Subtarget) {
8607   DebugLoc DL = N->getDebugLoc();
8608   SDValue Cond = N->getOperand(0);
8609   // Get the LHS/RHS of the select.
8610   SDValue LHS = N->getOperand(1);
8611   SDValue RHS = N->getOperand(2);
8612
8613   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8614   // instructions have the peculiarity that if either operand is a NaN,
8615   // they chose what we call the RHS operand (and as such are not symmetric).
8616   // It happens that this matches the semantics of the common C idiom
8617   // x<y?x:y and related forms, so we can recognize these cases.
8618   if (Subtarget->hasSSE2() &&
8619       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8620       Cond.getOpcode() == ISD::SETCC) {
8621     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8622
8623     unsigned Opcode = 0;
8624     // Check for x CC y ? x : y.
8625     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8626       switch (CC) {
8627       default: break;
8628       case ISD::SETULT:
8629         // This can be a min if we can prove that at least one of the operands
8630         // is not a nan.
8631         if (!FiniteOnlyFPMath()) {
8632           if (DAG.isKnownNeverNaN(RHS)) {
8633             // Put the potential NaN in the RHS so that SSE will preserve it.
8634             std::swap(LHS, RHS);
8635           } else if (!DAG.isKnownNeverNaN(LHS))
8636             break;
8637         }
8638         Opcode = X86ISD::FMIN;
8639         break;
8640       case ISD::SETOLE:
8641         // This can be a min if we can prove that at least one of the operands
8642         // is not a nan.
8643         if (!FiniteOnlyFPMath()) {
8644           if (DAG.isKnownNeverNaN(LHS)) {
8645             // Put the potential NaN in the RHS so that SSE will preserve it.
8646             std::swap(LHS, RHS);
8647           } else if (!DAG.isKnownNeverNaN(RHS))
8648             break;
8649         }
8650         Opcode = X86ISD::FMIN;
8651         break;
8652       case ISD::SETULE:
8653         // This can be a min, but if either operand is a NaN we need it to
8654         // preserve the original LHS.
8655         std::swap(LHS, RHS);
8656       case ISD::SETOLT:
8657       case ISD::SETLT:
8658       case ISD::SETLE:
8659         Opcode = X86ISD::FMIN;
8660         break;
8661
8662       case ISD::SETOGE:
8663         // This can be a max if we can prove that at least one of the operands
8664         // is not a nan.
8665         if (!FiniteOnlyFPMath()) {
8666           if (DAG.isKnownNeverNaN(LHS)) {
8667             // Put the potential NaN in the RHS so that SSE will preserve it.
8668             std::swap(LHS, RHS);
8669           } else if (!DAG.isKnownNeverNaN(RHS))
8670             break;
8671         }
8672         Opcode = X86ISD::FMAX;
8673         break;
8674       case ISD::SETUGT:
8675         // This can be a max if we can prove that at least one of the operands
8676         // is not a nan.
8677         if (!FiniteOnlyFPMath()) {
8678           if (DAG.isKnownNeverNaN(RHS)) {
8679             // Put the potential NaN in the RHS so that SSE will preserve it.
8680             std::swap(LHS, RHS);
8681           } else if (!DAG.isKnownNeverNaN(LHS))
8682             break;
8683         }
8684         Opcode = X86ISD::FMAX;
8685         break;
8686       case ISD::SETUGE:
8687         // This can be a max, but if either operand is a NaN we need it to
8688         // preserve the original LHS.
8689         std::swap(LHS, RHS);
8690       case ISD::SETOGT:
8691       case ISD::SETGT:
8692       case ISD::SETGE:
8693         Opcode = X86ISD::FMAX;
8694         break;
8695       }
8696     // Check for x CC y ? y : x -- a min/max with reversed arms.
8697     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8698       switch (CC) {
8699       default: break;
8700       case ISD::SETOGE:
8701         // This can be a min if we can prove that at least one of the operands
8702         // is not a nan.
8703         if (!FiniteOnlyFPMath()) {
8704           if (DAG.isKnownNeverNaN(RHS)) {
8705             // Put the potential NaN in the RHS so that SSE will preserve it.
8706             std::swap(LHS, RHS);
8707           } else if (!DAG.isKnownNeverNaN(LHS))
8708             break;
8709         }
8710         Opcode = X86ISD::FMIN;
8711         break;
8712       case ISD::SETUGT:
8713         // This can be a min if we can prove that at least one of the operands
8714         // is not a nan.
8715         if (!FiniteOnlyFPMath()) {
8716           if (DAG.isKnownNeverNaN(LHS)) {
8717             // Put the potential NaN in the RHS so that SSE will preserve it.
8718             std::swap(LHS, RHS);
8719           } else if (!DAG.isKnownNeverNaN(RHS))
8720             break;
8721         }
8722         Opcode = X86ISD::FMIN;
8723         break;
8724       case ISD::SETUGE:
8725         // This can be a min, but if either operand is a NaN we need it to
8726         // preserve the original LHS.
8727         std::swap(LHS, RHS);
8728       case ISD::SETOGT:
8729       case ISD::SETGT:
8730       case ISD::SETGE:
8731         Opcode = X86ISD::FMIN;
8732         break;
8733
8734       case ISD::SETULT:
8735         // This can be a max if we can prove that at least one of the operands
8736         // is not a nan.
8737         if (!FiniteOnlyFPMath()) {
8738           if (DAG.isKnownNeverNaN(LHS)) {
8739             // Put the potential NaN in the RHS so that SSE will preserve it.
8740             std::swap(LHS, RHS);
8741           } else if (!DAG.isKnownNeverNaN(RHS))
8742             break;
8743         }
8744         Opcode = X86ISD::FMAX;
8745         break;
8746       case ISD::SETOLE:
8747         // This can be a max if we can prove that at least one of the operands
8748         // is not a nan.
8749         if (!FiniteOnlyFPMath()) {
8750           if (DAG.isKnownNeverNaN(RHS)) {
8751             // Put the potential NaN in the RHS so that SSE will preserve it.
8752             std::swap(LHS, RHS);
8753           } else if (!DAG.isKnownNeverNaN(LHS))
8754             break;
8755         }
8756         Opcode = X86ISD::FMAX;
8757         break;
8758       case ISD::SETULE:
8759         // This can be a max, but if either operand is a NaN we need it to
8760         // preserve the original LHS.
8761         std::swap(LHS, RHS);
8762       case ISD::SETOLT:
8763       case ISD::SETLT:
8764       case ISD::SETLE:
8765         Opcode = X86ISD::FMAX;
8766         break;
8767       }
8768     }
8769
8770     if (Opcode)
8771       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8772   }
8773
8774   // If this is a select between two integer constants, try to do some
8775   // optimizations.
8776   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8777     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8778       // Don't do this for crazy integer types.
8779       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8780         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8781         // so that TrueC (the true value) is larger than FalseC.
8782         bool NeedsCondInvert = false;
8783
8784         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8785             // Efficiently invertible.
8786             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8787              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8788               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8789           NeedsCondInvert = true;
8790           std::swap(TrueC, FalseC);
8791         }
8792
8793         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8794         if (FalseC->getAPIntValue() == 0 &&
8795             TrueC->getAPIntValue().isPowerOf2()) {
8796           if (NeedsCondInvert) // Invert the condition if needed.
8797             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8798                                DAG.getConstant(1, Cond.getValueType()));
8799
8800           // Zero extend the condition if needed.
8801           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8802
8803           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8804           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8805                              DAG.getConstant(ShAmt, MVT::i8));
8806         }
8807
8808         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8809         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8810           if (NeedsCondInvert) // Invert the condition if needed.
8811             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8812                                DAG.getConstant(1, Cond.getValueType()));
8813
8814           // Zero extend the condition if needed.
8815           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8816                              FalseC->getValueType(0), Cond);
8817           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8818                              SDValue(FalseC, 0));
8819         }
8820
8821         // Optimize cases that will turn into an LEA instruction.  This requires
8822         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8823         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8824           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8825           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8826
8827           bool isFastMultiplier = false;
8828           if (Diff < 10) {
8829             switch ((unsigned char)Diff) {
8830               default: break;
8831               case 1:  // result = add base, cond
8832               case 2:  // result = lea base(    , cond*2)
8833               case 3:  // result = lea base(cond, cond*2)
8834               case 4:  // result = lea base(    , cond*4)
8835               case 5:  // result = lea base(cond, cond*4)
8836               case 8:  // result = lea base(    , cond*8)
8837               case 9:  // result = lea base(cond, cond*8)
8838                 isFastMultiplier = true;
8839                 break;
8840             }
8841           }
8842
8843           if (isFastMultiplier) {
8844             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8845             if (NeedsCondInvert) // Invert the condition if needed.
8846               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8847                                  DAG.getConstant(1, Cond.getValueType()));
8848
8849             // Zero extend the condition if needed.
8850             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8851                                Cond);
8852             // Scale the condition by the difference.
8853             if (Diff != 1)
8854               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8855                                  DAG.getConstant(Diff, Cond.getValueType()));
8856
8857             // Add the base if non-zero.
8858             if (FalseC->getAPIntValue() != 0)
8859               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8860                                  SDValue(FalseC, 0));
8861             return Cond;
8862           }
8863         }
8864       }
8865   }
8866
8867   return SDValue();
8868 }
8869
8870 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8871 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8872                                   TargetLowering::DAGCombinerInfo &DCI) {
8873   DebugLoc DL = N->getDebugLoc();
8874
8875   // If the flag operand isn't dead, don't touch this CMOV.
8876   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8877     return SDValue();
8878
8879   // If this is a select between two integer constants, try to do some
8880   // optimizations.  Note that the operands are ordered the opposite of SELECT
8881   // operands.
8882   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8883     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8884       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8885       // larger than FalseC (the false value).
8886       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8887
8888       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8889         CC = X86::GetOppositeBranchCondition(CC);
8890         std::swap(TrueC, FalseC);
8891       }
8892
8893       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8894       // This is efficient for any integer data type (including i8/i16) and
8895       // shift amount.
8896       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8897         SDValue Cond = N->getOperand(3);
8898         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8899                            DAG.getConstant(CC, MVT::i8), Cond);
8900
8901         // Zero extend the condition if needed.
8902         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8903
8904         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8905         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8906                            DAG.getConstant(ShAmt, MVT::i8));
8907         if (N->getNumValues() == 2)  // Dead flag value?
8908           return DCI.CombineTo(N, Cond, SDValue());
8909         return Cond;
8910       }
8911
8912       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8913       // for any integer data type, including i8/i16.
8914       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8915         SDValue Cond = N->getOperand(3);
8916         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8917                            DAG.getConstant(CC, MVT::i8), Cond);
8918
8919         // Zero extend the condition if needed.
8920         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8921                            FalseC->getValueType(0), Cond);
8922         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8923                            SDValue(FalseC, 0));
8924
8925         if (N->getNumValues() == 2)  // Dead flag value?
8926           return DCI.CombineTo(N, Cond, SDValue());
8927         return Cond;
8928       }
8929
8930       // Optimize cases that will turn into an LEA instruction.  This requires
8931       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8932       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8933         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8934         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8935
8936         bool isFastMultiplier = false;
8937         if (Diff < 10) {
8938           switch ((unsigned char)Diff) {
8939           default: break;
8940           case 1:  // result = add base, cond
8941           case 2:  // result = lea base(    , cond*2)
8942           case 3:  // result = lea base(cond, cond*2)
8943           case 4:  // result = lea base(    , cond*4)
8944           case 5:  // result = lea base(cond, cond*4)
8945           case 8:  // result = lea base(    , cond*8)
8946           case 9:  // result = lea base(cond, cond*8)
8947             isFastMultiplier = true;
8948             break;
8949           }
8950         }
8951
8952         if (isFastMultiplier) {
8953           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8954           SDValue Cond = N->getOperand(3);
8955           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8956                              DAG.getConstant(CC, MVT::i8), Cond);
8957           // Zero extend the condition if needed.
8958           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8959                              Cond);
8960           // Scale the condition by the difference.
8961           if (Diff != 1)
8962             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8963                                DAG.getConstant(Diff, Cond.getValueType()));
8964
8965           // Add the base if non-zero.
8966           if (FalseC->getAPIntValue() != 0)
8967             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8968                                SDValue(FalseC, 0));
8969           if (N->getNumValues() == 2)  // Dead flag value?
8970             return DCI.CombineTo(N, Cond, SDValue());
8971           return Cond;
8972         }
8973       }
8974     }
8975   }
8976   return SDValue();
8977 }
8978
8979
8980 /// PerformMulCombine - Optimize a single multiply with constant into two
8981 /// in order to implement it with two cheaper instructions, e.g.
8982 /// LEA + SHL, LEA + LEA.
8983 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8984                                  TargetLowering::DAGCombinerInfo &DCI) {
8985   if (DAG.getMachineFunction().
8986       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8987     return SDValue();
8988
8989   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8990     return SDValue();
8991
8992   EVT VT = N->getValueType(0);
8993   if (VT != MVT::i64)
8994     return SDValue();
8995
8996   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8997   if (!C)
8998     return SDValue();
8999   uint64_t MulAmt = C->getZExtValue();
9000   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9001     return SDValue();
9002
9003   uint64_t MulAmt1 = 0;
9004   uint64_t MulAmt2 = 0;
9005   if ((MulAmt % 9) == 0) {
9006     MulAmt1 = 9;
9007     MulAmt2 = MulAmt / 9;
9008   } else if ((MulAmt % 5) == 0) {
9009     MulAmt1 = 5;
9010     MulAmt2 = MulAmt / 5;
9011   } else if ((MulAmt % 3) == 0) {
9012     MulAmt1 = 3;
9013     MulAmt2 = MulAmt / 3;
9014   }
9015   if (MulAmt2 &&
9016       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9017     DebugLoc DL = N->getDebugLoc();
9018
9019     if (isPowerOf2_64(MulAmt2) &&
9020         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9021       // If second multiplifer is pow2, issue it first. We want the multiply by
9022       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9023       // is an add.
9024       std::swap(MulAmt1, MulAmt2);
9025
9026     SDValue NewMul;
9027     if (isPowerOf2_64(MulAmt1))
9028       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9029                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9030     else
9031       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9032                            DAG.getConstant(MulAmt1, VT));
9033
9034     if (isPowerOf2_64(MulAmt2))
9035       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9036                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9037     else
9038       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9039                            DAG.getConstant(MulAmt2, VT));
9040
9041     // Do not add new nodes to DAG combiner worklist.
9042     DCI.CombineTo(N, NewMul, false);
9043   }
9044   return SDValue();
9045 }
9046
9047 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9048   SDValue N0 = N->getOperand(0);
9049   SDValue N1 = N->getOperand(1);
9050   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9051   EVT VT = N0.getValueType();
9052
9053   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9054   // since the result of setcc_c is all zero's or all ones.
9055   if (N1C && N0.getOpcode() == ISD::AND &&
9056       N0.getOperand(1).getOpcode() == ISD::Constant) {
9057     SDValue N00 = N0.getOperand(0);
9058     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9059         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9060           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9061          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9062       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9063       APInt ShAmt = N1C->getAPIntValue();
9064       Mask = Mask.shl(ShAmt);
9065       if (Mask != 0)
9066         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9067                            N00, DAG.getConstant(Mask, VT));
9068     }
9069   }
9070
9071   return SDValue();
9072 }
9073
9074 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9075 ///                       when possible.
9076 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9077                                    const X86Subtarget *Subtarget) {
9078   EVT VT = N->getValueType(0);
9079   if (!VT.isVector() && VT.isInteger() &&
9080       N->getOpcode() == ISD::SHL)
9081     return PerformSHLCombine(N, DAG);
9082
9083   // On X86 with SSE2 support, we can transform this to a vector shift if
9084   // all elements are shifted by the same amount.  We can't do this in legalize
9085   // because the a constant vector is typically transformed to a constant pool
9086   // so we have no knowledge of the shift amount.
9087   if (!Subtarget->hasSSE2())
9088     return SDValue();
9089
9090   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9091     return SDValue();
9092
9093   SDValue ShAmtOp = N->getOperand(1);
9094   EVT EltVT = VT.getVectorElementType();
9095   DebugLoc DL = N->getDebugLoc();
9096   SDValue BaseShAmt = SDValue();
9097   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9098     unsigned NumElts = VT.getVectorNumElements();
9099     unsigned i = 0;
9100     for (; i != NumElts; ++i) {
9101       SDValue Arg = ShAmtOp.getOperand(i);
9102       if (Arg.getOpcode() == ISD::UNDEF) continue;
9103       BaseShAmt = Arg;
9104       break;
9105     }
9106     for (; i != NumElts; ++i) {
9107       SDValue Arg = ShAmtOp.getOperand(i);
9108       if (Arg.getOpcode() == ISD::UNDEF) continue;
9109       if (Arg != BaseShAmt) {
9110         return SDValue();
9111       }
9112     }
9113   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9114              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9115     SDValue InVec = ShAmtOp.getOperand(0);
9116     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9117       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9118       unsigned i = 0;
9119       for (; i != NumElts; ++i) {
9120         SDValue Arg = InVec.getOperand(i);
9121         if (Arg.getOpcode() == ISD::UNDEF) continue;
9122         BaseShAmt = Arg;
9123         break;
9124       }
9125     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9126        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9127          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9128          if (C->getZExtValue() == SplatIdx)
9129            BaseShAmt = InVec.getOperand(1);
9130        }
9131     }
9132     if (BaseShAmt.getNode() == 0)
9133       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9134                               DAG.getIntPtrConstant(0));
9135   } else
9136     return SDValue();
9137
9138   // The shift amount is an i32.
9139   if (EltVT.bitsGT(MVT::i32))
9140     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9141   else if (EltVT.bitsLT(MVT::i32))
9142     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9143
9144   // The shift amount is identical so we can do a vector shift.
9145   SDValue  ValOp = N->getOperand(0);
9146   switch (N->getOpcode()) {
9147   default:
9148     llvm_unreachable("Unknown shift opcode!");
9149     break;
9150   case ISD::SHL:
9151     if (VT == MVT::v2i64)
9152       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9153                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9154                          ValOp, BaseShAmt);
9155     if (VT == MVT::v4i32)
9156       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9157                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9158                          ValOp, BaseShAmt);
9159     if (VT == MVT::v8i16)
9160       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9161                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9162                          ValOp, BaseShAmt);
9163     break;
9164   case ISD::SRA:
9165     if (VT == MVT::v4i32)
9166       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9167                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9168                          ValOp, BaseShAmt);
9169     if (VT == MVT::v8i16)
9170       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9171                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9172                          ValOp, BaseShAmt);
9173     break;
9174   case ISD::SRL:
9175     if (VT == MVT::v2i64)
9176       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9177                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9178                          ValOp, BaseShAmt);
9179     if (VT == MVT::v4i32)
9180       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9181                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9182                          ValOp, BaseShAmt);
9183     if (VT ==  MVT::v8i16)
9184       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9185                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9186                          ValOp, BaseShAmt);
9187     break;
9188   }
9189   return SDValue();
9190 }
9191
9192 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9193                                 const X86Subtarget *Subtarget) {
9194   EVT VT = N->getValueType(0);
9195   if (VT != MVT::i64 || !Subtarget->is64Bit())
9196     return SDValue();
9197
9198   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9199   SDValue N0 = N->getOperand(0);
9200   SDValue N1 = N->getOperand(1);
9201   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9202     std::swap(N0, N1);
9203   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9204     return SDValue();
9205
9206   SDValue ShAmt0 = N0.getOperand(1);
9207   if (ShAmt0.getValueType() != MVT::i8)
9208     return SDValue();
9209   SDValue ShAmt1 = N1.getOperand(1);
9210   if (ShAmt1.getValueType() != MVT::i8)
9211     return SDValue();
9212   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9213     ShAmt0 = ShAmt0.getOperand(0);
9214   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9215     ShAmt1 = ShAmt1.getOperand(0);
9216
9217   DebugLoc DL = N->getDebugLoc();
9218   unsigned Opc = X86ISD::SHLD;
9219   SDValue Op0 = N0.getOperand(0);
9220   SDValue Op1 = N1.getOperand(0);
9221   if (ShAmt0.getOpcode() == ISD::SUB) {
9222     Opc = X86ISD::SHRD;
9223     std::swap(Op0, Op1);
9224     std::swap(ShAmt0, ShAmt1);
9225   }
9226
9227   if (ShAmt1.getOpcode() == ISD::SUB) {
9228     SDValue Sum = ShAmt1.getOperand(0);
9229     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9230       if (SumC->getSExtValue() == 64 &&
9231           ShAmt1.getOperand(1) == ShAmt0)
9232         return DAG.getNode(Opc, DL, VT,
9233                            Op0, Op1,
9234                            DAG.getNode(ISD::TRUNCATE, DL,
9235                                        MVT::i8, ShAmt0));
9236     }
9237   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9238     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9239     if (ShAmt0C &&
9240         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9241       return DAG.getNode(Opc, DL, VT,
9242                          N0.getOperand(0), N1.getOperand(0),
9243                          DAG.getNode(ISD::TRUNCATE, DL,
9244                                        MVT::i8, ShAmt0));
9245   }
9246
9247   return SDValue();
9248 }
9249
9250 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9251 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9252                                    const X86Subtarget *Subtarget) {
9253   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9254   // the FP state in cases where an emms may be missing.
9255   // A preferable solution to the general problem is to figure out the right
9256   // places to insert EMMS.  This qualifies as a quick hack.
9257
9258   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9259   StoreSDNode *St = cast<StoreSDNode>(N);
9260   EVT VT = St->getValue().getValueType();
9261   if (VT.getSizeInBits() != 64)
9262     return SDValue();
9263
9264   const Function *F = DAG.getMachineFunction().getFunction();
9265   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9266   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9267     && Subtarget->hasSSE2();
9268   if ((VT.isVector() ||
9269        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9270       isa<LoadSDNode>(St->getValue()) &&
9271       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9272       St->getChain().hasOneUse() && !St->isVolatile()) {
9273     SDNode* LdVal = St->getValue().getNode();
9274     LoadSDNode *Ld = 0;
9275     int TokenFactorIndex = -1;
9276     SmallVector<SDValue, 8> Ops;
9277     SDNode* ChainVal = St->getChain().getNode();
9278     // Must be a store of a load.  We currently handle two cases:  the load
9279     // is a direct child, and it's under an intervening TokenFactor.  It is
9280     // possible to dig deeper under nested TokenFactors.
9281     if (ChainVal == LdVal)
9282       Ld = cast<LoadSDNode>(St->getChain());
9283     else if (St->getValue().hasOneUse() &&
9284              ChainVal->getOpcode() == ISD::TokenFactor) {
9285       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9286         if (ChainVal->getOperand(i).getNode() == LdVal) {
9287           TokenFactorIndex = i;
9288           Ld = cast<LoadSDNode>(St->getValue());
9289         } else
9290           Ops.push_back(ChainVal->getOperand(i));
9291       }
9292     }
9293
9294     if (!Ld || !ISD::isNormalLoad(Ld))
9295       return SDValue();
9296
9297     // If this is not the MMX case, i.e. we are just turning i64 load/store
9298     // into f64 load/store, avoid the transformation if there are multiple
9299     // uses of the loaded value.
9300     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9301       return SDValue();
9302
9303     DebugLoc LdDL = Ld->getDebugLoc();
9304     DebugLoc StDL = N->getDebugLoc();
9305     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9306     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9307     // pair instead.
9308     if (Subtarget->is64Bit() || F64IsLegal) {
9309       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9310       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9311                                   Ld->getBasePtr(), Ld->getSrcValue(),
9312                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9313                                   Ld->getAlignment());
9314       SDValue NewChain = NewLd.getValue(1);
9315       if (TokenFactorIndex != -1) {
9316         Ops.push_back(NewChain);
9317         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9318                                Ops.size());
9319       }
9320       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9321                           St->getSrcValue(), St->getSrcValueOffset(),
9322                           St->isVolatile(), St->getAlignment());
9323     }
9324
9325     // Otherwise, lower to two pairs of 32-bit loads / stores.
9326     SDValue LoAddr = Ld->getBasePtr();
9327     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9328                                  DAG.getConstant(4, MVT::i32));
9329
9330     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9331                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9332                                Ld->isVolatile(), Ld->getAlignment());
9333     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9334                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9335                                Ld->isVolatile(),
9336                                MinAlign(Ld->getAlignment(), 4));
9337
9338     SDValue NewChain = LoLd.getValue(1);
9339     if (TokenFactorIndex != -1) {
9340       Ops.push_back(LoLd);
9341       Ops.push_back(HiLd);
9342       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9343                              Ops.size());
9344     }
9345
9346     LoAddr = St->getBasePtr();
9347     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9348                          DAG.getConstant(4, MVT::i32));
9349
9350     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9351                                 St->getSrcValue(), St->getSrcValueOffset(),
9352                                 St->isVolatile(), St->getAlignment());
9353     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9354                                 St->getSrcValue(),
9355                                 St->getSrcValueOffset() + 4,
9356                                 St->isVolatile(),
9357                                 MinAlign(St->getAlignment(), 4));
9358     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9359   }
9360   return SDValue();
9361 }
9362
9363 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9364 /// X86ISD::FXOR nodes.
9365 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9366   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9367   // F[X]OR(0.0, x) -> x
9368   // F[X]OR(x, 0.0) -> x
9369   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9370     if (C->getValueAPF().isPosZero())
9371       return N->getOperand(1);
9372   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9373     if (C->getValueAPF().isPosZero())
9374       return N->getOperand(0);
9375   return SDValue();
9376 }
9377
9378 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9379 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9380   // FAND(0.0, x) -> 0.0
9381   // FAND(x, 0.0) -> 0.0
9382   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9383     if (C->getValueAPF().isPosZero())
9384       return N->getOperand(0);
9385   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9386     if (C->getValueAPF().isPosZero())
9387       return N->getOperand(1);
9388   return SDValue();
9389 }
9390
9391 static SDValue PerformBTCombine(SDNode *N,
9392                                 SelectionDAG &DAG,
9393                                 TargetLowering::DAGCombinerInfo &DCI) {
9394   // BT ignores high bits in the bit index operand.
9395   SDValue Op1 = N->getOperand(1);
9396   if (Op1.hasOneUse()) {
9397     unsigned BitWidth = Op1.getValueSizeInBits();
9398     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9399     APInt KnownZero, KnownOne;
9400     TargetLowering::TargetLoweringOpt TLO(DAG);
9401     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9402     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9403         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9404       DCI.CommitTargetLoweringOpt(TLO);
9405   }
9406   return SDValue();
9407 }
9408
9409 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9410   SDValue Op = N->getOperand(0);
9411   if (Op.getOpcode() == ISD::BIT_CONVERT)
9412     Op = Op.getOperand(0);
9413   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9414   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9415       VT.getVectorElementType().getSizeInBits() ==
9416       OpVT.getVectorElementType().getSizeInBits()) {
9417     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9418   }
9419   return SDValue();
9420 }
9421
9422 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9423 // Locked instructions, in turn, have implicit fence semantics (all memory
9424 // operations are flushed before issuing the locked instruction, and the
9425 // are not buffered), so we can fold away the common pattern of
9426 // fence-atomic-fence.
9427 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9428   SDValue atomic = N->getOperand(0);
9429   switch (atomic.getOpcode()) {
9430     case ISD::ATOMIC_CMP_SWAP:
9431     case ISD::ATOMIC_SWAP:
9432     case ISD::ATOMIC_LOAD_ADD:
9433     case ISD::ATOMIC_LOAD_SUB:
9434     case ISD::ATOMIC_LOAD_AND:
9435     case ISD::ATOMIC_LOAD_OR:
9436     case ISD::ATOMIC_LOAD_XOR:
9437     case ISD::ATOMIC_LOAD_NAND:
9438     case ISD::ATOMIC_LOAD_MIN:
9439     case ISD::ATOMIC_LOAD_MAX:
9440     case ISD::ATOMIC_LOAD_UMIN:
9441     case ISD::ATOMIC_LOAD_UMAX:
9442       break;
9443     default:
9444       return SDValue();
9445   }
9446
9447   SDValue fence = atomic.getOperand(0);
9448   if (fence.getOpcode() != ISD::MEMBARRIER)
9449     return SDValue();
9450
9451   switch (atomic.getOpcode()) {
9452     case ISD::ATOMIC_CMP_SWAP:
9453       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9454                                     atomic.getOperand(1), atomic.getOperand(2),
9455                                     atomic.getOperand(3));
9456     case ISD::ATOMIC_SWAP:
9457     case ISD::ATOMIC_LOAD_ADD:
9458     case ISD::ATOMIC_LOAD_SUB:
9459     case ISD::ATOMIC_LOAD_AND:
9460     case ISD::ATOMIC_LOAD_OR:
9461     case ISD::ATOMIC_LOAD_XOR:
9462     case ISD::ATOMIC_LOAD_NAND:
9463     case ISD::ATOMIC_LOAD_MIN:
9464     case ISD::ATOMIC_LOAD_MAX:
9465     case ISD::ATOMIC_LOAD_UMIN:
9466     case ISD::ATOMIC_LOAD_UMAX:
9467       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9468                                     atomic.getOperand(1), atomic.getOperand(2));
9469     default:
9470       return SDValue();
9471   }
9472 }
9473
9474 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9475   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9476   //           (and (i32 x86isd::setcc_carry), 1)
9477   // This eliminates the zext. This transformation is necessary because
9478   // ISD::SETCC is always legalized to i8.
9479   DebugLoc dl = N->getDebugLoc();
9480   SDValue N0 = N->getOperand(0);
9481   EVT VT = N->getValueType(0);
9482   if (N0.getOpcode() == ISD::AND &&
9483       N0.hasOneUse() &&
9484       N0.getOperand(0).hasOneUse()) {
9485     SDValue N00 = N0.getOperand(0);
9486     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9487       return SDValue();
9488     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9489     if (!C || C->getZExtValue() != 1)
9490       return SDValue();
9491     return DAG.getNode(ISD::AND, dl, VT,
9492                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9493                                    N00.getOperand(0), N00.getOperand(1)),
9494                        DAG.getConstant(1, VT));
9495   }
9496
9497   return SDValue();
9498 }
9499
9500 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9501                                              DAGCombinerInfo &DCI) const {
9502   SelectionDAG &DAG = DCI.DAG;
9503   switch (N->getOpcode()) {
9504   default: break;
9505   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9506   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9507   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9508   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9509   case ISD::SHL:
9510   case ISD::SRA:
9511   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9512   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9513   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9514   case X86ISD::FXOR:
9515   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9516   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9517   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9518   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9519   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9520   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9521   }
9522
9523   return SDValue();
9524 }
9525
9526 //===----------------------------------------------------------------------===//
9527 //                           X86 Inline Assembly Support
9528 //===----------------------------------------------------------------------===//
9529
9530 static bool LowerToBSwap(CallInst *CI) {
9531   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9532   // we will turn this bswap into something that will be lowered to logical ops
9533   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9534   // so don't worry about this.
9535
9536   // Verify this is a simple bswap.
9537   if (CI->getNumOperands() != 2 ||
9538       CI->getType() != CI->getOperand(1)->getType() ||
9539       !CI->getType()->isInteger())
9540     return false;
9541
9542   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9543   if (!Ty || Ty->getBitWidth() % 16 != 0)
9544     return false;
9545
9546   // Okay, we can do this xform, do so now.
9547   const Type *Tys[] = { Ty };
9548   Module *M = CI->getParent()->getParent()->getParent();
9549   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9550
9551   Value *Op = CI->getOperand(1);
9552   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9553
9554   CI->replaceAllUsesWith(Op);
9555   CI->eraseFromParent();
9556   return true;
9557 }
9558
9559 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9560   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9561   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9562
9563   std::string AsmStr = IA->getAsmString();
9564
9565   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9566   SmallVector<StringRef, 4> AsmPieces;
9567   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9568
9569   switch (AsmPieces.size()) {
9570   default: return false;
9571   case 1:
9572     AsmStr = AsmPieces[0];
9573     AsmPieces.clear();
9574     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9575
9576     // bswap $0
9577     if (AsmPieces.size() == 2 &&
9578         (AsmPieces[0] == "bswap" ||
9579          AsmPieces[0] == "bswapq" ||
9580          AsmPieces[0] == "bswapl") &&
9581         (AsmPieces[1] == "$0" ||
9582          AsmPieces[1] == "${0:q}")) {
9583       // No need to check constraints, nothing other than the equivalent of
9584       // "=r,0" would be valid here.
9585       return LowerToBSwap(CI);
9586     }
9587     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9588     if (CI->getType()->isInteger(16) &&
9589         AsmPieces.size() == 3 &&
9590         AsmPieces[0] == "rorw" &&
9591         AsmPieces[1] == "$$8," &&
9592         AsmPieces[2] == "${0:w}" &&
9593         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9594       return LowerToBSwap(CI);
9595     }
9596     break;
9597   case 3:
9598     if (CI->getType()->isInteger(64) &&
9599         Constraints.size() >= 2 &&
9600         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9601         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9602       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9603       SmallVector<StringRef, 4> Words;
9604       SplitString(AsmPieces[0], Words, " \t");
9605       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9606         Words.clear();
9607         SplitString(AsmPieces[1], Words, " \t");
9608         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9609           Words.clear();
9610           SplitString(AsmPieces[2], Words, " \t,");
9611           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9612               Words[2] == "%edx") {
9613             return LowerToBSwap(CI);
9614           }
9615         }
9616       }
9617     }
9618     break;
9619   }
9620   return false;
9621 }
9622
9623
9624
9625 /// getConstraintType - Given a constraint letter, return the type of
9626 /// constraint it is for this target.
9627 X86TargetLowering::ConstraintType
9628 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9629   if (Constraint.size() == 1) {
9630     switch (Constraint[0]) {
9631     case 'A':
9632       return C_Register;
9633     case 'f':
9634     case 'r':
9635     case 'R':
9636     case 'l':
9637     case 'q':
9638     case 'Q':
9639     case 'x':
9640     case 'y':
9641     case 'Y':
9642       return C_RegisterClass;
9643     case 'e':
9644     case 'Z':
9645       return C_Other;
9646     default:
9647       break;
9648     }
9649   }
9650   return TargetLowering::getConstraintType(Constraint);
9651 }
9652
9653 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9654 /// with another that has more specific requirements based on the type of the
9655 /// corresponding operand.
9656 const char *X86TargetLowering::
9657 LowerXConstraint(EVT ConstraintVT) const {
9658   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9659   // 'f' like normal targets.
9660   if (ConstraintVT.isFloatingPoint()) {
9661     if (Subtarget->hasSSE2())
9662       return "Y";
9663     if (Subtarget->hasSSE1())
9664       return "x";
9665   }
9666
9667   return TargetLowering::LowerXConstraint(ConstraintVT);
9668 }
9669
9670 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9671 /// vector.  If it is invalid, don't add anything to Ops.
9672 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9673                                                      char Constraint,
9674                                                      bool hasMemory,
9675                                                      std::vector<SDValue>&Ops,
9676                                                      SelectionDAG &DAG) const {
9677   SDValue Result(0, 0);
9678
9679   switch (Constraint) {
9680   default: break;
9681   case 'I':
9682     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9683       if (C->getZExtValue() <= 31) {
9684         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9685         break;
9686       }
9687     }
9688     return;
9689   case 'J':
9690     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9691       if (C->getZExtValue() <= 63) {
9692         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9693         break;
9694       }
9695     }
9696     return;
9697   case 'K':
9698     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9699       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9700         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9701         break;
9702       }
9703     }
9704     return;
9705   case 'N':
9706     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9707       if (C->getZExtValue() <= 255) {
9708         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9709         break;
9710       }
9711     }
9712     return;
9713   case 'e': {
9714     // 32-bit signed value
9715     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9716       const ConstantInt *CI = C->getConstantIntValue();
9717       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9718                                   C->getSExtValue())) {
9719         // Widen to 64 bits here to get it sign extended.
9720         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9721         break;
9722       }
9723     // FIXME gcc accepts some relocatable values here too, but only in certain
9724     // memory models; it's complicated.
9725     }
9726     return;
9727   }
9728   case 'Z': {
9729     // 32-bit unsigned value
9730     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9731       const ConstantInt *CI = C->getConstantIntValue();
9732       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9733                                   C->getZExtValue())) {
9734         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9735         break;
9736       }
9737     }
9738     // FIXME gcc accepts some relocatable values here too, but only in certain
9739     // memory models; it's complicated.
9740     return;
9741   }
9742   case 'i': {
9743     // Literal immediates are always ok.
9744     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9745       // Widen to 64 bits here to get it sign extended.
9746       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9747       break;
9748     }
9749
9750     // If we are in non-pic codegen mode, we allow the address of a global (with
9751     // an optional displacement) to be used with 'i'.
9752     GlobalAddressSDNode *GA = 0;
9753     int64_t Offset = 0;
9754
9755     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9756     while (1) {
9757       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9758         Offset += GA->getOffset();
9759         break;
9760       } else if (Op.getOpcode() == ISD::ADD) {
9761         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9762           Offset += C->getZExtValue();
9763           Op = Op.getOperand(0);
9764           continue;
9765         }
9766       } else if (Op.getOpcode() == ISD::SUB) {
9767         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9768           Offset += -C->getZExtValue();
9769           Op = Op.getOperand(0);
9770           continue;
9771         }
9772       }
9773
9774       // Otherwise, this isn't something we can handle, reject it.
9775       return;
9776     }
9777
9778     GlobalValue *GV = GA->getGlobal();
9779     // If we require an extra load to get this address, as in PIC mode, we
9780     // can't accept it.
9781     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9782                                                         getTargetMachine())))
9783       return;
9784
9785     if (hasMemory)
9786       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9787     else
9788       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9789     Result = Op;
9790     break;
9791   }
9792   }
9793
9794   if (Result.getNode()) {
9795     Ops.push_back(Result);
9796     return;
9797   }
9798   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9799                                                       Ops, DAG);
9800 }
9801
9802 std::vector<unsigned> X86TargetLowering::
9803 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9804                                   EVT VT) const {
9805   if (Constraint.size() == 1) {
9806     // FIXME: not handling fp-stack yet!
9807     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9808     default: break;  // Unknown constraint letter
9809     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9810       if (Subtarget->is64Bit()) {
9811         if (VT == MVT::i32)
9812           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9813                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9814                                        X86::R10D,X86::R11D,X86::R12D,
9815                                        X86::R13D,X86::R14D,X86::R15D,
9816                                        X86::EBP, X86::ESP, 0);
9817         else if (VT == MVT::i16)
9818           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9819                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9820                                        X86::R10W,X86::R11W,X86::R12W,
9821                                        X86::R13W,X86::R14W,X86::R15W,
9822                                        X86::BP,  X86::SP, 0);
9823         else if (VT == MVT::i8)
9824           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9825                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9826                                        X86::R10B,X86::R11B,X86::R12B,
9827                                        X86::R13B,X86::R14B,X86::R15B,
9828                                        X86::BPL, X86::SPL, 0);
9829
9830         else if (VT == MVT::i64)
9831           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9832                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9833                                        X86::R10, X86::R11, X86::R12,
9834                                        X86::R13, X86::R14, X86::R15,
9835                                        X86::RBP, X86::RSP, 0);
9836
9837         break;
9838       }
9839       // 32-bit fallthrough
9840     case 'Q':   // Q_REGS
9841       if (VT == MVT::i32)
9842         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9843       else if (VT == MVT::i16)
9844         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9845       else if (VT == MVT::i8)
9846         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9847       else if (VT == MVT::i64)
9848         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9849       break;
9850     }
9851   }
9852
9853   return std::vector<unsigned>();
9854 }
9855
9856 std::pair<unsigned, const TargetRegisterClass*>
9857 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9858                                                 EVT VT) const {
9859   // First, see if this is a constraint that directly corresponds to an LLVM
9860   // register class.
9861   if (Constraint.size() == 1) {
9862     // GCC Constraint Letters
9863     switch (Constraint[0]) {
9864     default: break;
9865     case 'r':   // GENERAL_REGS
9866     case 'l':   // INDEX_REGS
9867       if (VT == MVT::i8)
9868         return std::make_pair(0U, X86::GR8RegisterClass);
9869       if (VT == MVT::i16)
9870         return std::make_pair(0U, X86::GR16RegisterClass);
9871       if (VT == MVT::i32 || !Subtarget->is64Bit())
9872         return std::make_pair(0U, X86::GR32RegisterClass);
9873       return std::make_pair(0U, X86::GR64RegisterClass);
9874     case 'R':   // LEGACY_REGS
9875       if (VT == MVT::i8)
9876         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
9877       if (VT == MVT::i16)
9878         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
9879       if (VT == MVT::i32 || !Subtarget->is64Bit())
9880         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
9881       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
9882     case 'f':  // FP Stack registers.
9883       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9884       // value to the correct fpstack register class.
9885       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9886         return std::make_pair(0U, X86::RFP32RegisterClass);
9887       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9888         return std::make_pair(0U, X86::RFP64RegisterClass);
9889       return std::make_pair(0U, X86::RFP80RegisterClass);
9890     case 'y':   // MMX_REGS if MMX allowed.
9891       if (!Subtarget->hasMMX()) break;
9892       return std::make_pair(0U, X86::VR64RegisterClass);
9893     case 'Y':   // SSE_REGS if SSE2 allowed
9894       if (!Subtarget->hasSSE2()) break;
9895       // FALL THROUGH.
9896     case 'x':   // SSE_REGS if SSE1 allowed
9897       if (!Subtarget->hasSSE1()) break;
9898
9899       switch (VT.getSimpleVT().SimpleTy) {
9900       default: break;
9901       // Scalar SSE types.
9902       case MVT::f32:
9903       case MVT::i32:
9904         return std::make_pair(0U, X86::FR32RegisterClass);
9905       case MVT::f64:
9906       case MVT::i64:
9907         return std::make_pair(0U, X86::FR64RegisterClass);
9908       // Vector types.
9909       case MVT::v16i8:
9910       case MVT::v8i16:
9911       case MVT::v4i32:
9912       case MVT::v2i64:
9913       case MVT::v4f32:
9914       case MVT::v2f64:
9915         return std::make_pair(0U, X86::VR128RegisterClass);
9916       }
9917       break;
9918     }
9919   }
9920
9921   // Use the default implementation in TargetLowering to convert the register
9922   // constraint into a member of a register class.
9923   std::pair<unsigned, const TargetRegisterClass*> Res;
9924   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9925
9926   // Not found as a standard register?
9927   if (Res.second == 0) {
9928     // Map st(0) -> st(7) -> ST0
9929     if (Constraint.size() == 7 && Constraint[0] == '{' &&
9930         tolower(Constraint[1]) == 's' &&
9931         tolower(Constraint[2]) == 't' &&
9932         Constraint[3] == '(' &&
9933         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
9934         Constraint[5] == ')' &&
9935         Constraint[6] == '}') {
9936
9937       Res.first = X86::ST0+Constraint[4]-'0';
9938       Res.second = X86::RFP80RegisterClass;
9939       return Res;
9940     }
9941
9942     // GCC allows "st(0)" to be called just plain "st".
9943     if (StringRef("{st}").equals_lower(Constraint)) {
9944       Res.first = X86::ST0;
9945       Res.second = X86::RFP80RegisterClass;
9946       return Res;
9947     }
9948
9949     // flags -> EFLAGS
9950     if (StringRef("{flags}").equals_lower(Constraint)) {
9951       Res.first = X86::EFLAGS;
9952       Res.second = X86::CCRRegisterClass;
9953       return Res;
9954     }
9955
9956     // 'A' means EAX + EDX.
9957     if (Constraint == "A") {
9958       Res.first = X86::EAX;
9959       Res.second = X86::GR32_ADRegisterClass;
9960       return Res;
9961     }
9962     return Res;
9963   }
9964
9965   // Otherwise, check to see if this is a register class of the wrong value
9966   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9967   // turn into {ax},{dx}.
9968   if (Res.second->hasType(VT))
9969     return Res;   // Correct type already, nothing to do.
9970
9971   // All of the single-register GCC register classes map their values onto
9972   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9973   // really want an 8-bit or 32-bit register, map to the appropriate register
9974   // class and return the appropriate register.
9975   if (Res.second == X86::GR16RegisterClass) {
9976     if (VT == MVT::i8) {
9977       unsigned DestReg = 0;
9978       switch (Res.first) {
9979       default: break;
9980       case X86::AX: DestReg = X86::AL; break;
9981       case X86::DX: DestReg = X86::DL; break;
9982       case X86::CX: DestReg = X86::CL; break;
9983       case X86::BX: DestReg = X86::BL; break;
9984       }
9985       if (DestReg) {
9986         Res.first = DestReg;
9987         Res.second = X86::GR8RegisterClass;
9988       }
9989     } else if (VT == MVT::i32) {
9990       unsigned DestReg = 0;
9991       switch (Res.first) {
9992       default: break;
9993       case X86::AX: DestReg = X86::EAX; break;
9994       case X86::DX: DestReg = X86::EDX; break;
9995       case X86::CX: DestReg = X86::ECX; break;
9996       case X86::BX: DestReg = X86::EBX; break;
9997       case X86::SI: DestReg = X86::ESI; break;
9998       case X86::DI: DestReg = X86::EDI; break;
9999       case X86::BP: DestReg = X86::EBP; break;
10000       case X86::SP: DestReg = X86::ESP; break;
10001       }
10002       if (DestReg) {
10003         Res.first = DestReg;
10004         Res.second = X86::GR32RegisterClass;
10005       }
10006     } else if (VT == MVT::i64) {
10007       unsigned DestReg = 0;
10008       switch (Res.first) {
10009       default: break;
10010       case X86::AX: DestReg = X86::RAX; break;
10011       case X86::DX: DestReg = X86::RDX; break;
10012       case X86::CX: DestReg = X86::RCX; break;
10013       case X86::BX: DestReg = X86::RBX; break;
10014       case X86::SI: DestReg = X86::RSI; break;
10015       case X86::DI: DestReg = X86::RDI; break;
10016       case X86::BP: DestReg = X86::RBP; break;
10017       case X86::SP: DestReg = X86::RSP; break;
10018       }
10019       if (DestReg) {
10020         Res.first = DestReg;
10021         Res.second = X86::GR64RegisterClass;
10022       }
10023     }
10024   } else if (Res.second == X86::FR32RegisterClass ||
10025              Res.second == X86::FR64RegisterClass ||
10026              Res.second == X86::VR128RegisterClass) {
10027     // Handle references to XMM physical registers that got mapped into the
10028     // wrong class.  This can happen with constraints like {xmm0} where the
10029     // target independent register mapper will just pick the first match it can
10030     // find, ignoring the required type.
10031     if (VT == MVT::f32)
10032       Res.second = X86::FR32RegisterClass;
10033     else if (VT == MVT::f64)
10034       Res.second = X86::FR64RegisterClass;
10035     else if (X86::VR128RegisterClass->hasType(VT))
10036       Res.second = X86::VR128RegisterClass;
10037   }
10038
10039   return Res;
10040 }
10041
10042 //===----------------------------------------------------------------------===//
10043 //                           X86 Widen vector type
10044 //===----------------------------------------------------------------------===//
10045
10046 /// getWidenVectorType: given a vector type, returns the type to widen
10047 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
10048 /// If there is no vector type that we want to widen to, returns MVT::Other
10049 /// When and where to widen is target dependent based on the cost of
10050 /// scalarizing vs using the wider vector type.
10051
10052 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
10053   assert(VT.isVector());
10054   if (isTypeLegal(VT))
10055     return VT;
10056
10057   // TODO: In computeRegisterProperty, we can compute the list of legal vector
10058   //       type based on element type.  This would speed up our search (though
10059   //       it may not be worth it since the size of the list is relatively
10060   //       small).
10061   EVT EltVT = VT.getVectorElementType();
10062   unsigned NElts = VT.getVectorNumElements();
10063
10064   // On X86, it make sense to widen any vector wider than 1
10065   if (NElts <= 1)
10066     return MVT::Other;
10067
10068   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
10069        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
10070     EVT SVT = (MVT::SimpleValueType)nVT;
10071
10072     if (isTypeLegal(SVT) &&
10073         SVT.getVectorElementType() == EltVT &&
10074         SVT.getVectorNumElements() > NElts)
10075       return SVT;
10076   }
10077   return MVT::Other;
10078 }