lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ShuffleDecode.h"
  19 #include "X86ISelLowering.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCExpr.h"
  41 #include "llvm/MC/MCSymbol.h"
  42 #include "llvm/ADT/BitVector.h"
  43 #include "llvm/ADT/SmallSet.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/ADT/StringExtras.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/Dwarf.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 using namespace llvm;
  54 using namespace dwarf;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57
  58 static cl::opt<bool>
  59 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  60
  61 // Forward declarations.
  62 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  63                        SDValue V2);
  64
  65 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  66
  67   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  68
  69   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  70     if (is64Bit) return new X8664_MachoTargetObjectFile();
  71     return new TargetLoweringObjectFileMachO();
  72   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  73     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  76     return new TargetLoweringObjectFileCOFF();
  77   }
  78   llvm_unreachable("unknown subtarget type");
  79 }
  80
  81 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  82   : TargetLowering(TM, createTLOF(TM)) {
  83   Subtarget = &TM.getSubtarget<X86Subtarget>();
  84   X86ScalarSSEf64 = Subtarget->hasSSE2();
  85   X86ScalarSSEf32 = Subtarget->hasSSE1();
  86   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  87
  88   RegInfo = TM.getRegisterInfo();
  89   TD = getTargetData();
  90
  91   // Set up the TargetLowering object.
  92
  93   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  94   setShiftAmountType(MVT::i8);
  95   setBooleanContents(ZeroOrOneBooleanContent);
  96   setSchedulingPreference(Sched::RegPressure);
  97   setStackPointerRegisterToSaveRestore(X86StackPtr);
  98
  99   if (Subtarget->isTargetDarwin()) {
 100     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 101     setUseUnderscoreSetJmp(false);
 102     setUseUnderscoreLongJmp(false);
 103   } else if (Subtarget->isTargetMingw()) {
 104     // MS runtime is weird: it exports _setjmp, but longjmp!
 105     setUseUnderscoreSetJmp(true);
 106     setUseUnderscoreLongJmp(false);
 107   } else {
 108     setUseUnderscoreSetJmp(true);
 109     setUseUnderscoreLongJmp(true);
 110   }
 111
 112   // Set up the register classes.
 113   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 114   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 115   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 116   if (Subtarget->is64Bit())
 117     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 118
 119   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 120
 121   // We don't accept any truncstore of integer registers.
 122   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 126   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 127   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 128
 129   // SETOEQ and SETUNE require checking two conditions.
 130   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 136
 137   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 138   // operation.
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 142
 143   if (Subtarget->is64Bit()) {
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 146   } else if (!UseSoftFloat) {
 147     // We have an algorithm for SSE2->double, and we turn this into a
 148     // 64-bit FILD followed by conditional FADD for other targets.
 149     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 150     // We have an algorithm for SSE2, and we turn this into a 64-bit
 151     // FILD for other targets.
 152     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 153   }
 154
 155   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 156   // this operation.
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 158   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 159
 160   if (!UseSoftFloat) {
 161     // SSE has no i16 to fp conversion, only i32
 162     if (X86ScalarSSEf32) {
 163       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 164       // f32 and f64 cases are Legal, f80 case is not
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 166     } else {
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 168       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 169     }
 170   } else {
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 172     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 173   }
 174
 175   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 176   // are Legal, f80 is custom lowered.
 177   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 178   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 179
 180   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 181   // this operation.
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 183   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 184
 185   if (X86ScalarSSEf32) {
 186     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 187     // f32 and f64 cases are Legal, f80 case is not
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 189   } else {
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 191     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 192   }
 193
 194   // Handle FP_TO_UINT by promoting the destination to a larger signed
 195   // conversion.
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 199
 200   if (Subtarget->is64Bit()) {
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 202     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 203   } else if (!UseSoftFloat) {
 204     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 205       // Expand FP_TO_UINT into a select.
 206       // FIXME: We would like to use a Custom expander here eventually to do
 207       // the optimal thing for SSE vs. the default expansion in the legalizer.
 208       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 209     else
 210       // With SSE3 we can use fisttpll to convert to a signed i64; without
 211       // SSE, we're stuck with a fistpll.
 212       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 213   }
 214
 215   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 216   if (!X86ScalarSSEf64) {
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 218     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 219     if (Subtarget->is64Bit()) {
 220       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 221       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 222       if (Subtarget->hasMMX() && !DisableMMX)
 223         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 224       else
 225         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 226     }
 227   }
 228
 229   // Scalar integer divide and remainder are lowered to use operations that
 230   // produce two results, to match the available instructions. This exposes
 231   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 232   // into a single instruction.
 233   //
 234   // Scalar integer multiply-high is also lowered to use two-result
 235   // operations, to match the available instructions. However, plain multiply
 236   // (low) operations are left as Legal, as there are single-result
 237   // instructions for this in x86. Using the two-result multiply instructions
 238   // when both high and low results are needed must be arranged by dagcombine.
 239   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 240   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 241   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 243   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 245   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 246   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 247   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 249   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 251   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 252   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 253   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 255   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 257   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 258   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 259   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 261   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 262   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 263
 264   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 265   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 266   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 267   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 268   if (Subtarget->is64Bit())
 269     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 273   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 277   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 278
 279   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 280   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 282   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 283   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 285   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 286   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 287   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 288   if (Subtarget->is64Bit()) {
 289     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 290     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 291     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 292   }
 293
 294   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 295   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 296
 297   // These should be promoted to a larger select which is supported.
 298   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 299   // X86 wants to expand cmov itself.
 300   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 301   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 311   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 312   if (Subtarget->is64Bit()) {
 313     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 314     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 315   }
 316   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 317
 318   // Darwin ABI issue.
 319   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 320   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 322   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 323   if (Subtarget->is64Bit())
 324     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 325   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 326   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 327   if (Subtarget->is64Bit()) {
 328     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 329     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 330     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 331     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 332     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 333   }
 334   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 335   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 337   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 338   if (Subtarget->is64Bit()) {
 339     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 341     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasSSE1())
 345     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 346
 347   // We may not have a libcall for MEMBARRIER so we should lower this.
 348   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 349
 350   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 351   // Locked instructions, in turn, have implicit fence semantics (all memory
 352   // operations are flushed before issuing the locked instruction, and they
 353   // are not buffered), so we can fold away the common pattern of
 354   // fence-atomic-fence.
 355   setShouldFoldAtomicFences(true);
 356
 357   // Expand certain atomics
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 361   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 362
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 366   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 367
 368   if (!Subtarget->is64Bit()) {
 369     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 375     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 376   }
 377
 378   // FIXME - use subtarget debug flags
 379   if (!Subtarget->isTargetDarwin() &&
 380       !Subtarget->isTargetELF() &&
 381       !Subtarget->isTargetCygMing()) {
 382     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 383   }
 384
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 387   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 388   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 389   if (Subtarget->is64Bit()) {
 390     setExceptionPointerRegister(X86::RAX);
 391     setExceptionSelectorRegister(X86::RDX);
 392   } else {
 393     setExceptionPointerRegister(X86::EAX);
 394     setExceptionSelectorRegister(X86::EDX);
 395   }
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 397   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 398
 399   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 400
 401   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 402
 403   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 404   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 405   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 406   if (Subtarget->is64Bit()) {
 407     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 408     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 409   } else {
 410     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 411     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 412   }
 413
 414   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 415   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 416   if (Subtarget->is64Bit())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 418   if (Subtarget->isTargetCygMing())
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 420   else
 421     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 422
 423   if (!UseSoftFloat && X86ScalarSSEf64) {
 424     // f32 and f64 use SSE.
 425     // Set up the FP register classes.
 426     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 427     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 428
 429     // Use ANDPD to simulate FABS.
 430     setOperationAction(ISD::FABS , MVT::f64, Custom);
 431     setOperationAction(ISD::FABS , MVT::f32, Custom);
 432
 433     // Use XORP to simulate FNEG.
 434     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 435     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 436
 437     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 439     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 440
 441     // We don't support sin/cos/fmod
 442     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 444     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 445     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 446
 447     // Expand FP immediates into loads from the stack, except for the special
 448     // cases we handle.
 449     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 450     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 451   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 452     // Use SSE for f32, x87 for f64.
 453     // Set up the FP register classes.
 454     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 455     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 456
 457     // Use ANDPS to simulate FABS.
 458     setOperationAction(ISD::FABS , MVT::f32, Custom);
 459
 460     // Use XORP to simulate FNEG.
 461     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 462
 463     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 464
 465     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 467     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 468
 469     // We don't support sin/cos/fmod
 470     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 471     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 472
 473     // Special cases we handle for FP constants.
 474     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 475     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 476     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 477     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 478     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 479
 480     if (!UnsafeFPMath) {
 481       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 482       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 483     }
 484   } else if (!UseSoftFloat) {
 485     // f32 and f64 in x87.
 486     // Set up the FP register classes.
 487     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 488     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 489
 490     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 491     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 493     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 494
 495     if (!UnsafeFPMath) {
 496       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 497       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 498     }
 499     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 500     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 501     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 502     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 503     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 504     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 505     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 506     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 507   }
 508
 509   // Long double always uses X87.
 510   if (!UseSoftFloat) {
 511     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 512     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 513     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 514     {
 515       bool ignored;
 516       APFloat TmpFlt(+0.0);
 517       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 518                      &ignored);
 519       addLegalFPImmediate(TmpFlt);  // FLD0
 520       TmpFlt.changeSign();
 521       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 522       APFloat TmpFlt2(+1.0);
 523       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                       &ignored);
 525       addLegalFPImmediate(TmpFlt2);  // FLD1
 526       TmpFlt2.changeSign();
 527       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 528     }
 529
 530     if (!UnsafeFPMath) {
 531       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 532       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 533     }
 534   }
 535
 536   // Always use a library call for pow.
 537   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 539   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 540
 541   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 543   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 545   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 546
 547   // First set operation action for all vector types to either promote
 548   // (for widening) or expand (for scalarization). Then we will selectively
 549   // turn on ones that can be effectively codegen'd.
 550   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 551        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 552     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 568     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 601     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 605     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 606          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 607       setTruncStoreAction((MVT::SimpleValueType)VT,
 608                           (MVT::SimpleValueType)InnerVT, Expand);
 609     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 612   }
 613
 614   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 615   // with -msoft-float, disable use of MMX as well.
 616   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 617     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 619     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 620
 621     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 622
 623     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 624     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 625     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 626     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 627
 628     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 629     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 630     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 631     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 632
 633     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 634     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 635
 636     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 637     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 638     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 639     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 640     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 641     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 642     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 643
 644     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 645     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 646     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 647     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 648     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 649     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 650     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 651
 652     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 653     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 654     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 655     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 656     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 657     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 658     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 659
 660     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 661     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 662     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 663     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 664     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 665     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 666     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 667
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 671     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 672
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 676     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 677
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 680     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 681
 682     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 683
 684     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 686     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 687     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 690     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 691
 692     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 696       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 697     }
 698   }
 699
 700   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 701     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 702
 703     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 707     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 708     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 709     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 711     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 712     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 713     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 714     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 715   }
 716
 717   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 718     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 719
 720     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 721     // registers cannot be used even for integer operations.
 722     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 725     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 726
 727     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 730     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 731     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 732     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 735     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 736     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 737     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 741     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 742     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 743
 744     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 747     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 748
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 750     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 753     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 754
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 760
 761     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 762     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 763       EVT VT = (MVT::SimpleValueType)i;
 764       // Do not attempt to custom lower non-power-of-2 vectors
 765       if (!isPowerOf2_32(VT.getVectorNumElements()))
 766         continue;
 767       // Do not attempt to custom lower non-128-bit vectors
 768       if (!VT.is128BitVector())
 769         continue;
 770       setOperationAction(ISD::BUILD_VECTOR,
 771                          VT.getSimpleVT().SimpleTy, Custom);
 772       setOperationAction(ISD::VECTOR_SHUFFLE,
 773                          VT.getSimpleVT().SimpleTy, Custom);
 774       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 775                          VT.getSimpleVT().SimpleTy, Custom);
 776     }
 777
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 779     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 781     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 782     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 783     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 784
 785     if (Subtarget->is64Bit()) {
 786       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 787       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 788     }
 789
 790     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 791     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 792       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 793       EVT VT = SVT;
 794
 795       // Do not attempt to promote non-128-bit vectors
 796       if (!VT.is128BitVector())
 797         continue;
 798
 799       setOperationAction(ISD::AND,    SVT, Promote);
 800       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 801       setOperationAction(ISD::OR,     SVT, Promote);
 802       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 803       setOperationAction(ISD::XOR,    SVT, Promote);
 804       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 805       setOperationAction(ISD::LOAD,   SVT, Promote);
 806       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 807       setOperationAction(ISD::SELECT, SVT, Promote);
 808       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 809     }
 810
 811     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 812
 813     // Custom lower v2i64 and v2f64 selects.
 814     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 815     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 816     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 817     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 818
 819     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 820     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 821     if (!DisableMMX && Subtarget->hasMMX()) {
 822       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 823       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 824     }
 825   }
 826
 827   if (Subtarget->hasSSE41()) {
 828     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 829     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 830     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 831     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 832     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 833     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 834     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 835     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 836     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 837     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 838
 839     // FIXME: Do we need to handle scalar-to-vector here?
 840     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 841
 842     // Can turn SHL into an integer multiply.
 843     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 844     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 845
 846     // i8 and i16 vectors are custom , because the source register and source
 847     // source memory operand types are not the same width.  f32 vectors are
 848     // custom since the immediate controlling the insert encodes additional
 849     // information.
 850     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 851     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 852     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 853     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 854
 855     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 856     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 857     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 858     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 859
 860     if (Subtarget->is64Bit()) {
 861       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 862       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 863     }
 864   }
 865
 866   if (Subtarget->hasSSE42()) {
 867     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 868   }
 869
 870   if (!UseSoftFloat && Subtarget->hasAVX()) {
 871     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 872     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 873     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 874     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 875     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 876
 877     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 879     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 880     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 881     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 882     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 883     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 884     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 885     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 886     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 887     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 888     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 889     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 890     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 891     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 892
 893     // Operations to consider commented out -v16i16 v32i8
 894     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 895     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 896     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 897     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 898     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 899     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 900     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 901     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 902     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 903     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 904     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 905     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 906     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 907     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 908
 909     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 910     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 911     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 912     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 913
 914     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 915     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 916     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 918     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 919
 920     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 921     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 922     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 923     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 924     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 925     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 926
 927 #if 0
 928     // Not sure we want to do this since there are no 256-bit integer
 929     // operations in AVX
 930
 931     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 932     // This includes 256-bit vectors
 933     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 934       EVT VT = (MVT::SimpleValueType)i;
 935
 936       // Do not attempt to custom lower non-power-of-2 vectors
 937       if (!isPowerOf2_32(VT.getVectorNumElements()))
 938         continue;
 939
 940       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 941       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 942       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 943     }
 944
 945     if (Subtarget->is64Bit()) {
 946       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 947       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 948     }
 949 #endif
 950
 951 #if 0
 952     // Not sure we want to do this since there are no 256-bit integer
 953     // operations in AVX
 954
 955     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 956     // Including 256-bit vectors
 957     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 958       EVT VT = (MVT::SimpleValueType)i;
 959
 960       if (!VT.is256BitVector()) {
 961         continue;
 962       }
 963       setOperationAction(ISD::AND,    VT, Promote);
 964       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 965       setOperationAction(ISD::OR,     VT, Promote);
 966       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 967       setOperationAction(ISD::XOR,    VT, Promote);
 968       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 969       setOperationAction(ISD::LOAD,   VT, Promote);
 970       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 971       setOperationAction(ISD::SELECT, VT, Promote);
 972       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 973     }
 974
 975     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 976 #endif
 977   }
 978
 979   // We want to custom lower some of our intrinsics.
 980   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 981
 982   // Add/Sub/Mul with overflow operations are custom lowered.
 983   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 984   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 985   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 986   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 987   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 988
 989   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 990   // handle type legalization for these operations here.
 991   //
 992   // FIXME: We really should do custom legalization for addition and
 993   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 994   // than generic legalization for 64-bit multiplication-with-overflow, though.
 995   if (Subtarget->is64Bit()) {
 996     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 997     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 998     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 999     setOperationAction(ISD::USUBO, MVT::i64, Custom);
1000     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1001   }
1002
1003   if (!Subtarget->is64Bit()) {
1004     // These libcalls are not available in 32-bit.
1005     setLibcallName(RTLIB::SHL_I128, 0);
1006     setLibcallName(RTLIB::SRL_I128, 0);
1007     setLibcallName(RTLIB::SRA_I128, 0);
1008   }
1009
1010   // We have target-specific dag combine patterns for the following nodes:
1011   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1012   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1013   setTargetDAGCombine(ISD::BUILD_VECTOR);
1014   setTargetDAGCombine(ISD::SELECT);
1015   setTargetDAGCombine(ISD::SHL);
1016   setTargetDAGCombine(ISD::SRA);
1017   setTargetDAGCombine(ISD::SRL);
1018   setTargetDAGCombine(ISD::OR);
1019   setTargetDAGCombine(ISD::STORE);
1020   setTargetDAGCombine(ISD::ZERO_EXTEND);
1021   if (Subtarget->is64Bit())
1022     setTargetDAGCombine(ISD::MUL);
1023
1024   computeRegisterProperties();
1025
1026   // FIXME: These should be based on subtarget info. Plus, the values should
1027   // be smaller when we are in optimizing for size mode.
1028   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1029   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1030   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1031   setPrefLoopAlignment(16);
1032   benefitFromCodePlacementOpt = true;
1033 }
1034
1035
1036 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1037   return MVT::i8;
1038 }
1039
1040
1041 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1042 /// the desired ByVal argument alignment.
1043 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1044   if (MaxAlign == 16)
1045     return;
1046   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1047     if (VTy->getBitWidth() == 128)
1048       MaxAlign = 16;
1049   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1050     unsigned EltAlign = 0;
1051     getMaxByValAlign(ATy->getElementType(), EltAlign);
1052     if (EltAlign > MaxAlign)
1053       MaxAlign = EltAlign;
1054   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1055     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1056       unsigned EltAlign = 0;
1057       getMaxByValAlign(STy->getElementType(i), EltAlign);
1058       if (EltAlign > MaxAlign)
1059         MaxAlign = EltAlign;
1060       if (MaxAlign == 16)
1061         break;
1062     }
1063   }
1064   return;
1065 }
1066
1067 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1068 /// function arguments in the caller parameter area. For X86, aggregates
1069 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1070 /// are at 4-byte boundaries.
1071 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1072   if (Subtarget->is64Bit()) {
1073     // Max of 8 and alignment of type.
1074     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1075     if (TyAlign > 8)
1076       return TyAlign;
1077     return 8;
1078   }
1079
1080   unsigned Align = 4;
1081   if (Subtarget->hasSSE1())
1082     getMaxByValAlign(Ty, Align);
1083   return Align;
1084 }
1085
1086 /// getOptimalMemOpType - Returns the target specific optimal type for load
1087 /// and store operations as a result of memset, memcpy, and memmove
1088 /// lowering. If DstAlign is zero that means it's safe to destination
1089 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1090 /// means there isn't a need to check it against alignment requirement,
1091 /// probably because the source does not need to be loaded. If
1092 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1093 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1094 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1095 /// constant so it does not need to be loaded.
1096 /// It returns EVT::Other if the type should be determined using generic
1097 /// target-independent logic.
1098 EVT
1099 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1100                                        unsigned DstAlign, unsigned SrcAlign,
1101                                        bool NonScalarIntSafe,
1102                                        bool MemcpyStrSrc,
1103                                        MachineFunction &MF) const {
1104   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1105   // linux.  This is because the stack realignment code can't handle certain
1106   // cases like PR2962.  This should be removed when PR2962 is fixed.
1107   const Function *F = MF.getFunction();
1108   if (NonScalarIntSafe &&
1109       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1110     if (Size >= 16 &&
1111         (Subtarget->isUnalignedMemAccessFast() ||
1112          ((DstAlign == 0 || DstAlign >= 16) &&
1113           (SrcAlign == 0 || SrcAlign >= 16))) &&
1114         Subtarget->getStackAlignment() >= 16) {
1115       if (Subtarget->hasSSE2())
1116         return MVT::v4i32;
1117       if (Subtarget->hasSSE1())
1118         return MVT::v4f32;
1119     } else if (!MemcpyStrSrc && Size >= 8 &&
1120                !Subtarget->is64Bit() &&
1121                Subtarget->getStackAlignment() >= 8 &&
1122                Subtarget->hasSSE2()) {
1123       // Do not use f64 to lower memcpy if source is string constant. It's
1124       // better to use i32 to avoid the loads.
1125       return MVT::f64;
1126     }
1127   }
1128   if (Subtarget->is64Bit() && Size >= 8)
1129     return MVT::i64;
1130   return MVT::i32;
1131 }
1132
1133 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1134 /// current function.  The returned value is a member of the
1135 /// MachineJumpTableInfo::JTEntryKind enum.
1136 unsigned X86TargetLowering::getJumpTableEncoding() const {
1137   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1138   // symbol.
1139   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1140       Subtarget->isPICStyleGOT())
1141     return MachineJumpTableInfo::EK_Custom32;
1142
1143   // Otherwise, use the normal jump table encoding heuristics.
1144   return TargetLowering::getJumpTableEncoding();
1145 }
1146
1147 /// getPICBaseSymbol - Return the X86-32 PIC base.
1148 MCSymbol *
1149 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1150                                     MCContext &Ctx) const {
1151   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1152   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1153                                Twine(MF->getFunctionNumber())+"$pb");
1154 }
1155
1156
1157 const MCExpr *
1158 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1159                                              const MachineBasicBlock *MBB,
1160                                              unsigned uid,MCContext &Ctx) const{
1161   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1162          Subtarget->isPICStyleGOT());
1163   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1164   // entries.
1165   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1166                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1167 }
1168
1169 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1170 /// jumptable.
1171 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1172                                                     SelectionDAG &DAG) const {
1173   if (!Subtarget->is64Bit())
1174     // This doesn't have DebugLoc associated with it, but is not really the
1175     // same as a Register.
1176     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1177   return Table;
1178 }
1179
1180 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1181 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1182 /// MCExpr.
1183 const MCExpr *X86TargetLowering::
1184 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1185                              MCContext &Ctx) const {
1186   // X86-64 uses RIP relative addressing based on the jump table label.
1187   if (Subtarget->isPICStyleRIPRel())
1188     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1189
1190   // Otherwise, the reference is relative to the PIC base.
1191   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1192 }
1193
1194 /// getFunctionAlignment - Return the Log2 alignment of this function.
1195 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1196   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1197 }
1198
1199 std::pair<const TargetRegisterClass*, uint8_t>
1200 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1201   const TargetRegisterClass *RRC = 0;
1202   uint8_t Cost = 1;
1203   switch (VT.getSimpleVT().SimpleTy) {
1204   default:
1205     return TargetLowering::findRepresentativeClass(VT);
1206   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1207     RRC = (Subtarget->is64Bit()
1208            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1209     break;
1210   case MVT::v8i8: case MVT::v4i16:
1211   case MVT::v2i32: case MVT::v1i64:
1212     RRC = X86::VR64RegisterClass;
1213     break;
1214   case MVT::f32: case MVT::f64:
1215   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1216   case MVT::v4f32: case MVT::v2f64:
1217   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1218   case MVT::v4f64:
1219     RRC = X86::VR128RegisterClass;
1220     break;
1221   }
1222   return std::make_pair(RRC, Cost);
1223 }
1224
1225 unsigned
1226 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1227                                        MachineFunction &MF) const {
1228   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1229   switch (RC->getID()) {
1230   default:
1231     return 0;
1232   case X86::GR32RegClassID:
1233     return 4 - FPDiff;
1234   case X86::GR64RegClassID:
1235     return 8 - FPDiff;
1236   case X86::VR128RegClassID:
1237     return Subtarget->is64Bit() ? 10 : 4;
1238   case X86::VR64RegClassID:
1239     return 4;
1240   }
1241 }
1242
1243 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1244                                                unsigned &Offset) const {
1245   if (!Subtarget->isTargetLinux())
1246     return false;
1247
1248   if (Subtarget->is64Bit()) {
1249     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1250     Offset = 0x28;
1251     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1252       AddressSpace = 256;
1253     else
1254       AddressSpace = 257;
1255   } else {
1256     // %gs:0x14 on i386
1257     Offset = 0x14;
1258     AddressSpace = 256;
1259   }
1260   return true;
1261 }
1262
1263
1264 //===----------------------------------------------------------------------===//
1265 //               Return Value Calling Convention Implementation
1266 //===----------------------------------------------------------------------===//
1267
1268 #include "X86GenCallingConv.inc"
1269
1270 bool
1271 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1272                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1273                         LLVMContext &Context) const {
1274   SmallVector<CCValAssign, 16> RVLocs;
1275   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1276                  RVLocs, Context);
1277   return CCInfo.CheckReturn(Outs, RetCC_X86);
1278 }
1279
1280 SDValue
1281 X86TargetLowering::LowerReturn(SDValue Chain,
1282                                CallingConv::ID CallConv, bool isVarArg,
1283                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1284                                const SmallVectorImpl<SDValue> &OutVals,
1285                                DebugLoc dl, SelectionDAG &DAG) const {
1286   MachineFunction &MF = DAG.getMachineFunction();
1287   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1288
1289   SmallVector<CCValAssign, 16> RVLocs;
1290   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1291                  RVLocs, *DAG.getContext());
1292   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1293
1294   // Add the regs to the liveout set for the function.
1295   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1296   for (unsigned i = 0; i != RVLocs.size(); ++i)
1297     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1298       MRI.addLiveOut(RVLocs[i].getLocReg());
1299
1300   SDValue Flag;
1301
1302   SmallVector<SDValue, 6> RetOps;
1303   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1304   // Operand #1 = Bytes To Pop
1305   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1306                    MVT::i16));
1307
1308   // Copy the result values into the output registers.
1309   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1310     CCValAssign &VA = RVLocs[i];
1311     assert(VA.isRegLoc() && "Can only return in registers!");
1312     SDValue ValToCopy = OutVals[i];
1313     EVT ValVT = ValToCopy.getValueType();
1314
1315     // If this is x86-64, and we disabled SSE, we can't return FP values
1316     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1317         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1318       report_fatal_error("SSE register return with SSE disabled");
1319     }
1320     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1321     // llvm-gcc has never done it right and no one has noticed, so this
1322     // should be OK for now.
1323     if (ValVT == MVT::f64 &&
1324         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1325       report_fatal_error("SSE2 register return with SSE2 disabled");
1326
1327     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1328     // the RET instruction and handled by the FP Stackifier.
1329     if (VA.getLocReg() == X86::ST0 ||
1330         VA.getLocReg() == X86::ST1) {
1331       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1332       // change the value to the FP stack register class.
1333       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1334         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1335       RetOps.push_back(ValToCopy);
1336       // Don't emit a copytoreg.
1337       continue;
1338     }
1339
1340     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1341     // which is returned in RAX / RDX.
1342     if (Subtarget->is64Bit()) {
1343       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1344         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1345         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1346           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1347                                   ValToCopy);
1348
1349           // If we don't have SSE2 available, convert to v4f32 so the generated
1350           // register is legal.
1351           if (!Subtarget->hasSSE2())
1352             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1353         }
1354       }
1355     }
1356
1357     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1358     Flag = Chain.getValue(1);
1359   }
1360
1361   // The x86-64 ABI for returning structs by value requires that we copy
1362   // the sret argument into %rax for the return. We saved the argument into
1363   // a virtual register in the entry block, so now we copy the value out
1364   // and into %rax.
1365   if (Subtarget->is64Bit() &&
1366       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1367     MachineFunction &MF = DAG.getMachineFunction();
1368     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1369     unsigned Reg = FuncInfo->getSRetReturnReg();
1370     assert(Reg &&
1371            "SRetReturnReg should have been set in LowerFormalArguments().");
1372     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1373
1374     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1375     Flag = Chain.getValue(1);
1376
1377     // RAX now acts like a return value.
1378     MRI.addLiveOut(X86::RAX);
1379   }
1380
1381   RetOps[0] = Chain;  // Update chain.
1382
1383   // Add the flag if we have it.
1384   if (Flag.getNode())
1385     RetOps.push_back(Flag);
1386
1387   return DAG.getNode(X86ISD::RET_FLAG, dl,
1388                      MVT::Other, &RetOps[0], RetOps.size());
1389 }
1390
1391 /// LowerCallResult - Lower the result values of a call into the
1392 /// appropriate copies out of appropriate physical registers.
1393 ///
1394 SDValue
1395 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1396                                    CallingConv::ID CallConv, bool isVarArg,
1397                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1398                                    DebugLoc dl, SelectionDAG &DAG,
1399                                    SmallVectorImpl<SDValue> &InVals) const {
1400
1401   // Assign locations to each value returned by this call.
1402   SmallVector<CCValAssign, 16> RVLocs;
1403   bool Is64Bit = Subtarget->is64Bit();
1404   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1405                  RVLocs, *DAG.getContext());
1406   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1407
1408   // Copy all of the result registers out of their specified physreg.
1409   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1410     CCValAssign &VA = RVLocs[i];
1411     EVT CopyVT = VA.getValVT();
1412
1413     // If this is x86-64, and we disabled SSE, we can't return FP values
1414     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1415         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1416       report_fatal_error("SSE register return with SSE disabled");
1417     }
1418
1419     SDValue Val;
1420
1421     // If this is a call to a function that returns an fp value on the floating
1422     // point stack, we must guarantee the the value is popped from the stack, so
1423     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1424     // if the return value is not used. We use the FpGET_ST0 instructions
1425     // instead.
1426     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1427       // If we prefer to use the value in xmm registers, copy it out as f80 and
1428       // use a truncate to move it from fp stack reg to xmm reg.
1429       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1430       bool isST0 = VA.getLocReg() == X86::ST0;
1431       unsigned Opc = 0;
1432       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1433       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1434       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1435       SDValue Ops[] = { Chain, InFlag };
1436       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1437                                          Ops, 2), 1);
1438       Val = Chain.getValue(0);
1439
1440       // Round the f80 to the right size, which also moves it to the appropriate
1441       // xmm register.
1442       if (CopyVT != VA.getValVT())
1443         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1444                           // This truncation won't change the value.
1445                           DAG.getIntPtrConstant(1));
1446     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1447       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1448       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1449         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1450                                    MVT::v2i64, InFlag).getValue(1);
1451         Val = Chain.getValue(0);
1452         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1453                           Val, DAG.getConstant(0, MVT::i64));
1454       } else {
1455         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1456                                    MVT::i64, InFlag).getValue(1);
1457         Val = Chain.getValue(0);
1458       }
1459       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1460     } else {
1461       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1462                                  CopyVT, InFlag).getValue(1);
1463       Val = Chain.getValue(0);
1464     }
1465     InFlag = Chain.getValue(2);
1466     InVals.push_back(Val);
1467   }
1468
1469   return Chain;
1470 }
1471
1472
1473 //===----------------------------------------------------------------------===//
1474 //                C & StdCall & Fast Calling Convention implementation
1475 //===----------------------------------------------------------------------===//
1476 //  StdCall calling convention seems to be standard for many Windows' API
1477 //  routines and around. It differs from C calling convention just a little:
1478 //  callee should clean up the stack, not caller. Symbols should be also
1479 //  decorated in some fancy way :) It doesn't support any vector arguments.
1480 //  For info on fast calling convention see Fast Calling Convention (tail call)
1481 //  implementation LowerX86_32FastCCCallTo.
1482
1483 /// CallIsStructReturn - Determines whether a call uses struct return
1484 /// semantics.
1485 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1486   if (Outs.empty())
1487     return false;
1488
1489   return Outs[0].Flags.isSRet();
1490 }
1491
1492 /// ArgsAreStructReturn - Determines whether a function uses struct
1493 /// return semantics.
1494 static bool
1495 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1496   if (Ins.empty())
1497     return false;
1498
1499   return Ins[0].Flags.isSRet();
1500 }
1501
1502 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1503 /// given CallingConvention value.
1504 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1505   if (Subtarget->is64Bit()) {
1506     if (CC == CallingConv::GHC)
1507       return CC_X86_64_GHC;
1508     else if (Subtarget->isTargetWin64())
1509       return CC_X86_Win64_C;
1510     else
1511       return CC_X86_64_C;
1512   }
1513
1514   if (CC == CallingConv::X86_FastCall)
1515     return CC_X86_32_FastCall;
1516   else if (CC == CallingConv::X86_ThisCall)
1517     return CC_X86_32_ThisCall;
1518   else if (CC == CallingConv::Fast)
1519     return CC_X86_32_FastCC;
1520   else if (CC == CallingConv::GHC)
1521     return CC_X86_32_GHC;
1522   else
1523     return CC_X86_32_C;
1524 }
1525
1526 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1527 /// by "Src" to address "Dst" with size and alignment information specified by
1528 /// the specific parameter attribute. The copy will be passed as a byval
1529 /// function parameter.
1530 static SDValue
1531 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1532                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1533                           DebugLoc dl) {
1534   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1535   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1536                        /*isVolatile*/false, /*AlwaysInline=*/true,
1537                        NULL, 0, NULL, 0);
1538 }
1539
1540 /// IsTailCallConvention - Return true if the calling convention is one that
1541 /// supports tail call optimization.
1542 static bool IsTailCallConvention(CallingConv::ID CC) {
1543   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1544 }
1545
1546 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1547 /// a tailcall target by changing its ABI.
1548 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1549   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1550 }
1551
1552 SDValue
1553 X86TargetLowering::LowerMemArgument(SDValue Chain,
1554                                     CallingConv::ID CallConv,
1555                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1556                                     DebugLoc dl, SelectionDAG &DAG,
1557                                     const CCValAssign &VA,
1558                                     MachineFrameInfo *MFI,
1559                                     unsigned i) const {
1560   // Create the nodes corresponding to a load from this parameter slot.
1561   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1562   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1563   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1564   EVT ValVT;
1565
1566   // If value is passed by pointer we have address passed instead of the value
1567   // itself.
1568   if (VA.getLocInfo() == CCValAssign::Indirect)
1569     ValVT = VA.getLocVT();
1570   else
1571     ValVT = VA.getValVT();
1572
1573   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1574   // changed with more analysis.
1575   // In case of tail call optimization mark all arguments mutable. Since they
1576   // could be overwritten by lowering of arguments in case of a tail call.
1577   if (Flags.isByVal()) {
1578     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1579                                     VA.getLocMemOffset(), isImmutable);
1580     return DAG.getFrameIndex(FI, getPointerTy());
1581   } else {
1582     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1583                                     VA.getLocMemOffset(), isImmutable);
1584     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1585     return DAG.getLoad(ValVT, dl, Chain, FIN,
1586                        PseudoSourceValue::getFixedStack(FI), 0,
1587                        false, false, 0);
1588   }
1589 }
1590
1591 SDValue
1592 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1593                                         CallingConv::ID CallConv,
1594                                         bool isVarArg,
1595                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1596                                         DebugLoc dl,
1597                                         SelectionDAG &DAG,
1598                                         SmallVectorImpl<SDValue> &InVals)
1599                                           const {
1600   MachineFunction &MF = DAG.getMachineFunction();
1601   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1602
1603   const Function* Fn = MF.getFunction();
1604   if (Fn->hasExternalLinkage() &&
1605       Subtarget->isTargetCygMing() &&
1606       Fn->getName() == "main")
1607     FuncInfo->setForceFramePointer(true);
1608
1609   MachineFrameInfo *MFI = MF.getFrameInfo();
1610   bool Is64Bit = Subtarget->is64Bit();
1611   bool IsWin64 = Subtarget->isTargetWin64();
1612
1613   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1614          "Var args not supported with calling convention fastcc or ghc");
1615
1616   // Assign locations to all of the incoming arguments.
1617   SmallVector<CCValAssign, 16> ArgLocs;
1618   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1619                  ArgLocs, *DAG.getContext());
1620   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1621
1622   unsigned LastVal = ~0U;
1623   SDValue ArgValue;
1624   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1625     CCValAssign &VA = ArgLocs[i];
1626     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1627     // places.
1628     assert(VA.getValNo() != LastVal &&
1629            "Don't support value assigned to multiple locs yet");
1630     LastVal = VA.getValNo();
1631
1632     if (VA.isRegLoc()) {
1633       EVT RegVT = VA.getLocVT();
1634       TargetRegisterClass *RC = NULL;
1635       if (RegVT == MVT::i32)
1636         RC = X86::GR32RegisterClass;
1637       else if (Is64Bit && RegVT == MVT::i64)
1638         RC = X86::GR64RegisterClass;
1639       else if (RegVT == MVT::f32)
1640         RC = X86::FR32RegisterClass;
1641       else if (RegVT == MVT::f64)
1642         RC = X86::FR64RegisterClass;
1643       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1644         RC = X86::VR256RegisterClass;
1645       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1646         RC = X86::VR128RegisterClass;
1647       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1648         RC = X86::VR64RegisterClass;
1649       else
1650         llvm_unreachable("Unknown argument type!");
1651
1652       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1653       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1654
1655       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1656       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1657       // right size.
1658       if (VA.getLocInfo() == CCValAssign::SExt)
1659         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1660                                DAG.getValueType(VA.getValVT()));
1661       else if (VA.getLocInfo() == CCValAssign::ZExt)
1662         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1663                                DAG.getValueType(VA.getValVT()));
1664       else if (VA.getLocInfo() == CCValAssign::BCvt)
1665         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1666
1667       if (VA.isExtInLoc()) {
1668         // Handle MMX values passed in XMM regs.
1669         if (RegVT.isVector()) {
1670           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1671                                  ArgValue, DAG.getConstant(0, MVT::i64));
1672           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1673         } else
1674           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1675       }
1676     } else {
1677       assert(VA.isMemLoc());
1678       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1679     }
1680
1681     // If value is passed via pointer - do a load.
1682     if (VA.getLocInfo() == CCValAssign::Indirect)
1683       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1684                              false, false, 0);
1685
1686     InVals.push_back(ArgValue);
1687   }
1688
1689   // The x86-64 ABI for returning structs by value requires that we copy
1690   // the sret argument into %rax for the return. Save the argument into
1691   // a virtual register so that we can access it from the return points.
1692   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1693     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1694     unsigned Reg = FuncInfo->getSRetReturnReg();
1695     if (!Reg) {
1696       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1697       FuncInfo->setSRetReturnReg(Reg);
1698     }
1699     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1700     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1701   }
1702
1703   unsigned StackSize = CCInfo.getNextStackOffset();
1704   // Align stack specially for tail calls.
1705   if (FuncIsMadeTailCallSafe(CallConv))
1706     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1707
1708   // If the function takes variable number of arguments, make a frame index for
1709   // the start of the first vararg value... for expansion of llvm.va_start.
1710   if (isVarArg) {
1711     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1712                     CallConv != CallingConv::X86_ThisCall)) {
1713       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1714     }
1715     if (Is64Bit) {
1716       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1717
1718       // FIXME: We should really autogenerate these arrays
1719       static const unsigned GPR64ArgRegsWin64[] = {
1720         X86::RCX, X86::RDX, X86::R8,  X86::R9
1721       };
1722       static const unsigned XMMArgRegsWin64[] = {
1723         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1724       };
1725       static const unsigned GPR64ArgRegs64Bit[] = {
1726         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1727       };
1728       static const unsigned XMMArgRegs64Bit[] = {
1729         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1730         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1731       };
1732       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1733
1734       if (IsWin64) {
1735         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1736         GPR64ArgRegs = GPR64ArgRegsWin64;
1737         XMMArgRegs = XMMArgRegsWin64;
1738       } else {
1739         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1740         GPR64ArgRegs = GPR64ArgRegs64Bit;
1741         XMMArgRegs = XMMArgRegs64Bit;
1742       }
1743       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1744                                                        TotalNumIntRegs);
1745       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1746                                                        TotalNumXMMRegs);
1747
1748       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1749       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1750              "SSE register cannot be used when SSE is disabled!");
1751       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1752              "SSE register cannot be used when SSE is disabled!");
1753       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1754         // Kernel mode asks for SSE to be disabled, so don't push them
1755         // on the stack.
1756         TotalNumXMMRegs = 0;
1757
1758       // For X86-64, if there are vararg parameters that are passed via
1759       // registers, then we must store them to their spots on the stack so they
1760       // may be loaded by deferencing the result of va_next.
1761       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1762       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1763       FuncInfo->setRegSaveFrameIndex(
1764         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1765                                false));
1766
1767       // Store the integer parameter registers.
1768       SmallVector<SDValue, 8> MemOps;
1769       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1770                                         getPointerTy());
1771       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1772       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1773         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1774                                   DAG.getIntPtrConstant(Offset));
1775         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1776                                      X86::GR64RegisterClass);
1777         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1778         SDValue Store =
1779           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1780                        PseudoSourceValue::getFixedStack(
1781                          FuncInfo->getRegSaveFrameIndex()),
1782                        Offset, false, false, 0);
1783         MemOps.push_back(Store);
1784         Offset += 8;
1785       }
1786
1787       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1788         // Now store the XMM (fp + vector) parameter registers.
1789         SmallVector<SDValue, 11> SaveXMMOps;
1790         SaveXMMOps.push_back(Chain);
1791
1792         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1793         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1794         SaveXMMOps.push_back(ALVal);
1795
1796         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1797                                FuncInfo->getRegSaveFrameIndex()));
1798         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1799                                FuncInfo->getVarArgsFPOffset()));
1800
1801         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1802           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1803                                        X86::VR128RegisterClass);
1804           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1805           SaveXMMOps.push_back(Val);
1806         }
1807         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1808                                      MVT::Other,
1809                                      &SaveXMMOps[0], SaveXMMOps.size()));
1810       }
1811
1812       if (!MemOps.empty())
1813         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1814                             &MemOps[0], MemOps.size());
1815     }
1816   }
1817
1818   // Some CCs need callee pop.
1819   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1820     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1821   } else {
1822     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1823     // If this is an sret function, the return should pop the hidden pointer.
1824     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1825       FuncInfo->setBytesToPopOnReturn(4);
1826   }
1827
1828   if (!Is64Bit) {
1829     // RegSaveFrameIndex is X86-64 only.
1830     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1831     if (CallConv == CallingConv::X86_FastCall ||
1832         CallConv == CallingConv::X86_ThisCall)
1833       // fastcc functions can't have varargs.
1834       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1835   }
1836
1837   return Chain;
1838 }
1839
1840 SDValue
1841 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1842                                     SDValue StackPtr, SDValue Arg,
1843                                     DebugLoc dl, SelectionDAG &DAG,
1844                                     const CCValAssign &VA,
1845                                     ISD::ArgFlagsTy Flags) const {
1846   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1847   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1848   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1849   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1850   if (Flags.isByVal()) {
1851     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1852   }
1853   return DAG.getStore(Chain, dl, Arg, PtrOff,
1854                       PseudoSourceValue::getStack(), LocMemOffset,
1855                       false, false, 0);
1856 }
1857
1858 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1859 /// optimization is performed and it is required.
1860 SDValue
1861 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1862                                            SDValue &OutRetAddr, SDValue Chain,
1863                                            bool IsTailCall, bool Is64Bit,
1864                                            int FPDiff, DebugLoc dl) const {
1865   // Adjust the Return address stack slot.
1866   EVT VT = getPointerTy();
1867   OutRetAddr = getReturnAddressFrameIndex(DAG);
1868
1869   // Load the "old" Return address.
1870   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1871   return SDValue(OutRetAddr.getNode(), 1);
1872 }
1873
1874 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1875 /// optimization is performed and it is required (FPDiff!=0).
1876 static SDValue
1877 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1878                          SDValue Chain, SDValue RetAddrFrIdx,
1879                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1880   // Store the return address to the appropriate stack slot.
1881   if (!FPDiff) return Chain;
1882   // Calculate the new stack slot for the return address.
1883   int SlotSize = Is64Bit ? 8 : 4;
1884   int NewReturnAddrFI =
1885     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1886   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1887   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1888   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1889                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1890                        false, false, 0);
1891   return Chain;
1892 }
1893
1894 SDValue
1895 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1896                              CallingConv::ID CallConv, bool isVarArg,
1897                              bool &isTailCall,
1898                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1899                              const SmallVectorImpl<SDValue> &OutVals,
1900                              const SmallVectorImpl<ISD::InputArg> &Ins,
1901                              DebugLoc dl, SelectionDAG &DAG,
1902                              SmallVectorImpl<SDValue> &InVals) const {
1903   MachineFunction &MF = DAG.getMachineFunction();
1904   bool Is64Bit        = Subtarget->is64Bit();
1905   bool IsStructRet    = CallIsStructReturn(Outs);
1906   bool IsSibcall      = false;
1907
1908   if (isTailCall) {
1909     // Check if it's really possible to do a tail call.
1910     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1911                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1912                                                    Outs, OutVals, Ins, DAG);
1913
1914     // Sibcalls are automatically detected tailcalls which do not require
1915     // ABI changes.
1916     if (!GuaranteedTailCallOpt && isTailCall)
1917       IsSibcall = true;
1918
1919     if (isTailCall)
1920       ++NumTailCalls;
1921   }
1922
1923   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1924          "Var args not supported with calling convention fastcc or ghc");
1925
1926   // Analyze operands of the call, assigning locations to each operand.
1927   SmallVector<CCValAssign, 16> ArgLocs;
1928   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1929                  ArgLocs, *DAG.getContext());
1930   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1931
1932   // Get a count of how many bytes are to be pushed on the stack.
1933   unsigned NumBytes = CCInfo.getNextStackOffset();
1934   if (IsSibcall)
1935     // This is a sibcall. The memory operands are available in caller's
1936     // own caller's stack.
1937     NumBytes = 0;
1938   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1939     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1940
1941   int FPDiff = 0;
1942   if (isTailCall && !IsSibcall) {
1943     // Lower arguments at fp - stackoffset + fpdiff.
1944     unsigned NumBytesCallerPushed =
1945       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1946     FPDiff = NumBytesCallerPushed - NumBytes;
1947
1948     // Set the delta of movement of the returnaddr stackslot.
1949     // But only set if delta is greater than previous delta.
1950     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1951       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1952   }
1953
1954   if (!IsSibcall)
1955     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1956
1957   SDValue RetAddrFrIdx;
1958   // Load return adress for tail calls.
1959   if (isTailCall && FPDiff)
1960     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1961                                     Is64Bit, FPDiff, dl);
1962
1963   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1964   SmallVector<SDValue, 8> MemOpChains;
1965   SDValue StackPtr;
1966
1967   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1968   // of tail call optimization arguments are handle later.
1969   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1970     CCValAssign &VA = ArgLocs[i];
1971     EVT RegVT = VA.getLocVT();
1972     SDValue Arg = OutVals[i];
1973     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1974     bool isByVal = Flags.isByVal();
1975
1976     // Promote the value if needed.
1977     switch (VA.getLocInfo()) {
1978     default: llvm_unreachable("Unknown loc info!");
1979     case CCValAssign::Full: break;
1980     case CCValAssign::SExt:
1981       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1982       break;
1983     case CCValAssign::ZExt:
1984       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1985       break;
1986     case CCValAssign::AExt:
1987       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1988         // Special case: passing MMX values in XMM registers.
1989         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1990         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1991         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1992       } else
1993         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1994       break;
1995     case CCValAssign::BCvt:
1996       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1997       break;
1998     case CCValAssign::Indirect: {
1999       // Store the argument.
2000       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2001       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2002       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2003                            PseudoSourceValue::getFixedStack(FI), 0,
2004                            false, false, 0);
2005       Arg = SpillSlot;
2006       break;
2007     }
2008     }
2009
2010     if (VA.isRegLoc()) {
2011       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2012       if (isVarArg && Subtarget->isTargetWin64()) {
2013         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2014         // shadow reg if callee is a varargs function.
2015         unsigned ShadowReg = 0;
2016         switch (VA.getLocReg()) {
2017         case X86::XMM0: ShadowReg = X86::RCX; break;
2018         case X86::XMM1: ShadowReg = X86::RDX; break;
2019         case X86::XMM2: ShadowReg = X86::R8; break;
2020         case X86::XMM3: ShadowReg = X86::R9; break;
2021         }
2022         if (ShadowReg)
2023           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2024       }
2025     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2026       assert(VA.isMemLoc());
2027       if (StackPtr.getNode() == 0)
2028         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2029       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2030                                              dl, DAG, VA, Flags));
2031     }
2032   }
2033
2034   if (!MemOpChains.empty())
2035     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2036                         &MemOpChains[0], MemOpChains.size());
2037
2038   // Build a sequence of copy-to-reg nodes chained together with token chain
2039   // and flag operands which copy the outgoing args into registers.
2040   SDValue InFlag;
2041   // Tail call byval lowering might overwrite argument registers so in case of
2042   // tail call optimization the copies to registers are lowered later.
2043   if (!isTailCall)
2044     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2045       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2046                                RegsToPass[i].second, InFlag);
2047       InFlag = Chain.getValue(1);
2048     }
2049
2050   if (Subtarget->isPICStyleGOT()) {
2051     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2052     // GOT pointer.
2053     if (!isTailCall) {
2054       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2055                                DAG.getNode(X86ISD::GlobalBaseReg,
2056                                            DebugLoc(), getPointerTy()),
2057                                InFlag);
2058       InFlag = Chain.getValue(1);
2059     } else {
2060       // If we are tail calling and generating PIC/GOT style code load the
2061       // address of the callee into ECX. The value in ecx is used as target of
2062       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2063       // for tail calls on PIC/GOT architectures. Normally we would just put the
2064       // address of GOT into ebx and then call target@PLT. But for tail calls
2065       // ebx would be restored (since ebx is callee saved) before jumping to the
2066       // target@PLT.
2067
2068       // Note: The actual moving to ECX is done further down.
2069       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2070       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2071           !G->getGlobal()->hasProtectedVisibility())
2072         Callee = LowerGlobalAddress(Callee, DAG);
2073       else if (isa<ExternalSymbolSDNode>(Callee))
2074         Callee = LowerExternalSymbol(Callee, DAG);
2075     }
2076   }
2077
2078   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2079     // From AMD64 ABI document:
2080     // For calls that may call functions that use varargs or stdargs
2081     // (prototype-less calls or calls to functions containing ellipsis (...) in
2082     // the declaration) %al is used as hidden argument to specify the number
2083     // of SSE registers used. The contents of %al do not need to match exactly
2084     // the number of registers, but must be an ubound on the number of SSE
2085     // registers used and is in the range 0 - 8 inclusive.
2086
2087     // Count the number of XMM registers allocated.
2088     static const unsigned XMMArgRegs[] = {
2089       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2090       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2091     };
2092     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2093     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2094            && "SSE registers cannot be used when SSE is disabled");
2095
2096     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2097                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2098     InFlag = Chain.getValue(1);
2099   }
2100
2101
2102   // For tail calls lower the arguments to the 'real' stack slot.
2103   if (isTailCall) {
2104     // Force all the incoming stack arguments to be loaded from the stack
2105     // before any new outgoing arguments are stored to the stack, because the
2106     // outgoing stack slots may alias the incoming argument stack slots, and
2107     // the alias isn't otherwise explicit. This is slightly more conservative
2108     // than necessary, because it means that each store effectively depends
2109     // on every argument instead of just those arguments it would clobber.
2110     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2111
2112     SmallVector<SDValue, 8> MemOpChains2;
2113     SDValue FIN;
2114     int FI = 0;
2115     // Do not flag preceeding copytoreg stuff together with the following stuff.
2116     InFlag = SDValue();
2117     if (GuaranteedTailCallOpt) {
2118       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2119         CCValAssign &VA = ArgLocs[i];
2120         if (VA.isRegLoc())
2121           continue;
2122         assert(VA.isMemLoc());
2123         SDValue Arg = OutVals[i];
2124         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2125         // Create frame index.
2126         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2127         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2128         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2129         FIN = DAG.getFrameIndex(FI, getPointerTy());
2130
2131         if (Flags.isByVal()) {
2132           // Copy relative to framepointer.
2133           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2134           if (StackPtr.getNode() == 0)
2135             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2136                                           getPointerTy());
2137           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2138
2139           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2140                                                            ArgChain,
2141                                                            Flags, DAG, dl));
2142         } else {
2143           // Store relative to framepointer.
2144           MemOpChains2.push_back(
2145             DAG.getStore(ArgChain, dl, Arg, FIN,
2146                          PseudoSourceValue::getFixedStack(FI), 0,
2147                          false, false, 0));
2148         }
2149       }
2150     }
2151
2152     if (!MemOpChains2.empty())
2153       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2154                           &MemOpChains2[0], MemOpChains2.size());
2155
2156     // Copy arguments to their registers.
2157     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2158       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2159                                RegsToPass[i].second, InFlag);
2160       InFlag = Chain.getValue(1);
2161     }
2162     InFlag =SDValue();
2163
2164     // Store the return address to the appropriate stack slot.
2165     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2166                                      FPDiff, dl);
2167   }
2168
2169   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2170     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2171     // In the 64-bit large code model, we have to make all calls
2172     // through a register, since the call instruction's 32-bit
2173     // pc-relative offset may not be large enough to hold the whole
2174     // address.
2175   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2176     // If the callee is a GlobalAddress node (quite common, every direct call
2177     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2178     // it.
2179
2180     // We should use extra load for direct calls to dllimported functions in
2181     // non-JIT mode.
2182     const GlobalValue *GV = G->getGlobal();
2183     if (!GV->hasDLLImportLinkage()) {
2184       unsigned char OpFlags = 0;
2185
2186       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2187       // external symbols most go through the PLT in PIC mode.  If the symbol
2188       // has hidden or protected visibility, or if it is static or local, then
2189       // we don't need to use the PLT - we can directly call it.
2190       if (Subtarget->isTargetELF() &&
2191           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2192           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2193         OpFlags = X86II::MO_PLT;
2194       } else if (Subtarget->isPICStyleStubAny() &&
2195                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2196                Subtarget->getDarwinVers() < 9) {
2197         // PC-relative references to external symbols should go through $stub,
2198         // unless we're building with the leopard linker or later, which
2199         // automatically synthesizes these stubs.
2200         OpFlags = X86II::MO_DARWIN_STUB;
2201       }
2202
2203       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2204                                           G->getOffset(), OpFlags);
2205     }
2206   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2207     unsigned char OpFlags = 0;
2208
2209     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2210     // symbols should go through the PLT.
2211     if (Subtarget->isTargetELF() &&
2212         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2213       OpFlags = X86II::MO_PLT;
2214     } else if (Subtarget->isPICStyleStubAny() &&
2215              Subtarget->getDarwinVers() < 9) {
2216       // PC-relative references to external symbols should go through $stub,
2217       // unless we're building with the leopard linker or later, which
2218       // automatically synthesizes these stubs.
2219       OpFlags = X86II::MO_DARWIN_STUB;
2220     }
2221
2222     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2223                                          OpFlags);
2224   }
2225
2226   // Returns a chain & a flag for retval copy to use.
2227   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2228   SmallVector<SDValue, 8> Ops;
2229
2230   if (!IsSibcall && isTailCall) {
2231     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2232                            DAG.getIntPtrConstant(0, true), InFlag);
2233     InFlag = Chain.getValue(1);
2234   }
2235
2236   Ops.push_back(Chain);
2237   Ops.push_back(Callee);
2238
2239   if (isTailCall)
2240     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2241
2242   // Add argument registers to the end of the list so that they are known live
2243   // into the call.
2244   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2245     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2246                                   RegsToPass[i].second.getValueType()));
2247
2248   // Add an implicit use GOT pointer in EBX.
2249   if (!isTailCall && Subtarget->isPICStyleGOT())
2250     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2251
2252   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2253   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2254     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2255
2256   if (InFlag.getNode())
2257     Ops.push_back(InFlag);
2258
2259   if (isTailCall) {
2260     // We used to do:
2261     //// If this is the first return lowered for this function, add the regs
2262     //// to the liveout set for the function.
2263     // This isn't right, although it's probably harmless on x86; liveouts
2264     // should be computed from returns not tail calls.  Consider a void
2265     // function making a tail call to a function returning int.
2266     return DAG.getNode(X86ISD::TC_RETURN, dl,
2267                        NodeTys, &Ops[0], Ops.size());
2268   }
2269
2270   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2271   InFlag = Chain.getValue(1);
2272
2273   // Create the CALLSEQ_END node.
2274   unsigned NumBytesForCalleeToPush;
2275   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2276     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2277   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2278     // If this is a call to a struct-return function, the callee
2279     // pops the hidden struct pointer, so we have to push it back.
2280     // This is common for Darwin/X86, Linux & Mingw32 targets.
2281     NumBytesForCalleeToPush = 4;
2282   else
2283     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2284
2285   // Returns a flag for retval copy to use.
2286   if (!IsSibcall) {
2287     Chain = DAG.getCALLSEQ_END(Chain,
2288                                DAG.getIntPtrConstant(NumBytes, true),
2289                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2290                                                      true),
2291                                InFlag);
2292     InFlag = Chain.getValue(1);
2293   }
2294
2295   // Handle result values, copying them out of physregs into vregs that we
2296   // return.
2297   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2298                          Ins, dl, DAG, InVals);
2299 }
2300
2301
2302 //===----------------------------------------------------------------------===//
2303 //                Fast Calling Convention (tail call) implementation
2304 //===----------------------------------------------------------------------===//
2305
2306 //  Like std call, callee cleans arguments, convention except that ECX is
2307 //  reserved for storing the tail called function address. Only 2 registers are
2308 //  free for argument passing (inreg). Tail call optimization is performed
2309 //  provided:
2310 //                * tailcallopt is enabled
2311 //                * caller/callee are fastcc
2312 //  On X86_64 architecture with GOT-style position independent code only local
2313 //  (within module) calls are supported at the moment.
2314 //  To keep the stack aligned according to platform abi the function
2315 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2316 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2317 //  If a tail called function callee has more arguments than the caller the
2318 //  caller needs to make sure that there is room to move the RETADDR to. This is
2319 //  achieved by reserving an area the size of the argument delta right after the
2320 //  original REtADDR, but before the saved framepointer or the spilled registers
2321 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2322 //  stack layout:
2323 //    arg1
2324 //    arg2
2325 //    RETADDR
2326 //    [ new RETADDR
2327 //      move area ]
2328 //    (possible EBP)
2329 //    ESI
2330 //    EDI
2331 //    local1 ..
2332
2333 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2334 /// for a 16 byte align requirement.
2335 unsigned
2336 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2337                                                SelectionDAG& DAG) const {
2338   MachineFunction &MF = DAG.getMachineFunction();
2339   const TargetMachine &TM = MF.getTarget();
2340   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2341   unsigned StackAlignment = TFI.getStackAlignment();
2342   uint64_t AlignMask = StackAlignment - 1;
2343   int64_t Offset = StackSize;
2344   uint64_t SlotSize = TD->getPointerSize();
2345   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2346     // Number smaller than 12 so just add the difference.
2347     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2348   } else {
2349     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2350     Offset = ((~AlignMask) & Offset) + StackAlignment +
2351       (StackAlignment-SlotSize);
2352   }
2353   return Offset;
2354 }
2355
2356 /// MatchingStackOffset - Return true if the given stack call argument is
2357 /// already available in the same position (relatively) of the caller's
2358 /// incoming argument stack.
2359 static
2360 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2361                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2362                          const X86InstrInfo *TII) {
2363   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2364   int FI = INT_MAX;
2365   if (Arg.getOpcode() == ISD::CopyFromReg) {
2366     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2367     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2368       return false;
2369     MachineInstr *Def = MRI->getVRegDef(VR);
2370     if (!Def)
2371       return false;
2372     if (!Flags.isByVal()) {
2373       if (!TII->isLoadFromStackSlot(Def, FI))
2374         return false;
2375     } else {
2376       unsigned Opcode = Def->getOpcode();
2377       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2378           Def->getOperand(1).isFI()) {
2379         FI = Def->getOperand(1).getIndex();
2380         Bytes = Flags.getByValSize();
2381       } else
2382         return false;
2383     }
2384   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2385     if (Flags.isByVal())
2386       // ByVal argument is passed in as a pointer but it's now being
2387       // dereferenced. e.g.
2388       // define @foo(%struct.X* %A) {
2389       //   tail call @bar(%struct.X* byval %A)
2390       // }
2391       return false;
2392     SDValue Ptr = Ld->getBasePtr();
2393     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2394     if (!FINode)
2395       return false;
2396     FI = FINode->getIndex();
2397   } else
2398     return false;
2399
2400   assert(FI != INT_MAX);
2401   if (!MFI->isFixedObjectIndex(FI))
2402     return false;
2403   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2404 }
2405
2406 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2407 /// for tail call optimization. Targets which want to do tail call
2408 /// optimization should implement this function.
2409 bool
2410 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2411                                                      CallingConv::ID CalleeCC,
2412                                                      bool isVarArg,
2413                                                      bool isCalleeStructRet,
2414                                                      bool isCallerStructRet,
2415                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2416                                     const SmallVectorImpl<SDValue> &OutVals,
2417                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2418                                                      SelectionDAG& DAG) const {
2419   if (!IsTailCallConvention(CalleeCC) &&
2420       CalleeCC != CallingConv::C)
2421     return false;
2422
2423   // If -tailcallopt is specified, make fastcc functions tail-callable.
2424   const MachineFunction &MF = DAG.getMachineFunction();
2425   const Function *CallerF = DAG.getMachineFunction().getFunction();
2426   CallingConv::ID CallerCC = CallerF->getCallingConv();
2427   bool CCMatch = CallerCC == CalleeCC;
2428
2429   if (GuaranteedTailCallOpt) {
2430     if (IsTailCallConvention(CalleeCC) && CCMatch)
2431       return true;
2432     return false;
2433   }
2434
2435   // Look for obvious safe cases to perform tail call optimization that do not
2436   // require ABI changes. This is what gcc calls sibcall.
2437
2438   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2439   // emit a special epilogue.
2440   if (RegInfo->needsStackRealignment(MF))
2441     return false;
2442
2443   // Do not sibcall optimize vararg calls unless the call site is not passing
2444   // any arguments.
2445   if (isVarArg && !Outs.empty())
2446     return false;
2447
2448   // Also avoid sibcall optimization if either caller or callee uses struct
2449   // return semantics.
2450   if (isCalleeStructRet || isCallerStructRet)
2451     return false;
2452
2453   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2454   // Therefore if it's not used by the call it is not safe to optimize this into
2455   // a sibcall.
2456   bool Unused = false;
2457   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2458     if (!Ins[i].Used) {
2459       Unused = true;
2460       break;
2461     }
2462   }
2463   if (Unused) {
2464     SmallVector<CCValAssign, 16> RVLocs;
2465     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2466                    RVLocs, *DAG.getContext());
2467     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2468     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2469       CCValAssign &VA = RVLocs[i];
2470       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2471         return false;
2472     }
2473   }
2474
2475   // If the calling conventions do not match, then we'd better make sure the
2476   // results are returned in the same way as what the caller expects.
2477   if (!CCMatch) {
2478     SmallVector<CCValAssign, 16> RVLocs1;
2479     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2480                     RVLocs1, *DAG.getContext());
2481     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2482
2483     SmallVector<CCValAssign, 16> RVLocs2;
2484     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2485                     RVLocs2, *DAG.getContext());
2486     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2487
2488     if (RVLocs1.size() != RVLocs2.size())
2489       return false;
2490     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2491       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2492         return false;
2493       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2494         return false;
2495       if (RVLocs1[i].isRegLoc()) {
2496         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2497           return false;
2498       } else {
2499         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2500           return false;
2501       }
2502     }
2503   }
2504
2505   // If the callee takes no arguments then go on to check the results of the
2506   // call.
2507   if (!Outs.empty()) {
2508     // Check if stack adjustment is needed. For now, do not do this if any
2509     // argument is passed on the stack.
2510     SmallVector<CCValAssign, 16> ArgLocs;
2511     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2512                    ArgLocs, *DAG.getContext());
2513     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2514     if (CCInfo.getNextStackOffset()) {
2515       MachineFunction &MF = DAG.getMachineFunction();
2516       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2517         return false;
2518       if (Subtarget->isTargetWin64())
2519         // Win64 ABI has additional complications.
2520         return false;
2521
2522       // Check if the arguments are already laid out in the right way as
2523       // the caller's fixed stack objects.
2524       MachineFrameInfo *MFI = MF.getFrameInfo();
2525       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2526       const X86InstrInfo *TII =
2527         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2528       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2529         CCValAssign &VA = ArgLocs[i];
2530         SDValue Arg = OutVals[i];
2531         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2532         if (VA.getLocInfo() == CCValAssign::Indirect)
2533           return false;
2534         if (!VA.isRegLoc()) {
2535           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2536                                    MFI, MRI, TII))
2537             return false;
2538         }
2539       }
2540     }
2541
2542     // If the tailcall address may be in a register, then make sure it's
2543     // possible to register allocate for it. In 32-bit, the call address can
2544     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2545     // callee-saved registers are restored. These happen to be the same
2546     // registers used to pass 'inreg' arguments so watch out for those.
2547     if (!Subtarget->is64Bit() &&
2548         !isa<GlobalAddressSDNode>(Callee) &&
2549         !isa<ExternalSymbolSDNode>(Callee)) {
2550       unsigned NumInRegs = 0;
2551       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2552         CCValAssign &VA = ArgLocs[i];
2553         if (!VA.isRegLoc())
2554           continue;
2555         unsigned Reg = VA.getLocReg();
2556         switch (Reg) {
2557         default: break;
2558         case X86::EAX: case X86::EDX: case X86::ECX:
2559           if (++NumInRegs == 3)
2560             return false;
2561           break;
2562         }
2563       }
2564     }
2565   }
2566
2567   return true;
2568 }
2569
2570 FastISel *
2571 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2572   return X86::createFastISel(funcInfo);
2573 }
2574
2575
2576 //===----------------------------------------------------------------------===//
2577 //                           Other Lowering Hooks
2578 //===----------------------------------------------------------------------===//
2579
2580 static bool MayFoldLoad(SDValue Op) {
2581   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2582 }
2583
2584 static bool MayFoldIntoStore(SDValue Op) {
2585   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2586 }
2587
2588 static bool isTargetShuffle(unsigned Opcode) {
2589   switch(Opcode) {
2590   default: return false;
2591   case X86ISD::PSHUFD:
2592   case X86ISD::PSHUFHW:
2593   case X86ISD::PSHUFLW:
2594   case X86ISD::SHUFPD:
2595   case X86ISD::SHUFPS:
2596   case X86ISD::MOVLHPS:
2597   case X86ISD::MOVLHPD:
2598   case X86ISD::MOVHLPS:
2599   case X86ISD::MOVLPS:
2600   case X86ISD::MOVLPD:
2601   case X86ISD::MOVSHDUP:
2602   case X86ISD::MOVSLDUP:
2603   case X86ISD::MOVSS:
2604   case X86ISD::MOVSD:
2605   case X86ISD::UNPCKLPS:
2606   case X86ISD::UNPCKLPD:
2607   case X86ISD::PUNPCKLWD:
2608   case X86ISD::PUNPCKLBW:
2609   case X86ISD::PUNPCKLDQ:
2610   case X86ISD::PUNPCKLQDQ:
2611   case X86ISD::UNPCKHPS:
2612   case X86ISD::PUNPCKHWD:
2613   case X86ISD::PUNPCKHBW:
2614   case X86ISD::PUNPCKHDQ:
2615     return true;
2616   }
2617   return false;
2618 }
2619
2620 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2621                                                SDValue V1, SelectionDAG &DAG) {
2622   switch(Opc) {
2623   default: llvm_unreachable("Unknown x86 shuffle node");
2624   case X86ISD::MOVSHDUP:
2625   case X86ISD::MOVSLDUP:
2626     return DAG.getNode(Opc, dl, VT, V1);
2627   }
2628
2629   return SDValue();
2630 }
2631
2632 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2633                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2634   switch(Opc) {
2635   default: llvm_unreachable("Unknown x86 shuffle node");
2636   case X86ISD::PSHUFD:
2637   case X86ISD::PSHUFHW:
2638   case X86ISD::PSHUFLW:
2639     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2640   }
2641
2642   return SDValue();
2643 }
2644
2645 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2646                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2647   switch(Opc) {
2648   default: llvm_unreachable("Unknown x86 shuffle node");
2649   case X86ISD::SHUFPD:
2650   case X86ISD::SHUFPS:
2651     return DAG.getNode(Opc, dl, VT, V1, V2,
2652                        DAG.getConstant(TargetMask, MVT::i8));
2653   }
2654   return SDValue();
2655 }
2656
2657 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2658                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2659   switch(Opc) {
2660   default: llvm_unreachable("Unknown x86 shuffle node");
2661   case X86ISD::MOVLHPS:
2662   case X86ISD::MOVLHPD:
2663   case X86ISD::MOVHLPS:
2664   case X86ISD::MOVLPS:
2665   case X86ISD::MOVLPD:
2666   case X86ISD::MOVSS:
2667   case X86ISD::MOVSD:
2668   case X86ISD::UNPCKLPS:
2669   case X86ISD::UNPCKLPD:
2670   case X86ISD::PUNPCKLWD:
2671   case X86ISD::PUNPCKLBW:
2672   case X86ISD::PUNPCKLDQ:
2673   case X86ISD::PUNPCKLQDQ:
2674   case X86ISD::UNPCKHPS:
2675   case X86ISD::PUNPCKHWD:
2676   case X86ISD::PUNPCKHBW:
2677   case X86ISD::PUNPCKHDQ:
2678     return DAG.getNode(Opc, dl, VT, V1, V2);
2679   }
2680   return SDValue();
2681 }
2682
2683 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2684   MachineFunction &MF = DAG.getMachineFunction();
2685   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2686   int ReturnAddrIndex = FuncInfo->getRAIndex();
2687
2688   if (ReturnAddrIndex == 0) {
2689     // Set up a frame object for the return address.
2690     uint64_t SlotSize = TD->getPointerSize();
2691     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2692                                                            false);
2693     FuncInfo->setRAIndex(ReturnAddrIndex);
2694   }
2695
2696   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2697 }
2698
2699
2700 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2701                                        bool hasSymbolicDisplacement) {
2702   // Offset should fit into 32 bit immediate field.
2703   if (!isInt<32>(Offset))
2704     return false;
2705
2706   // If we don't have a symbolic displacement - we don't have any extra
2707   // restrictions.
2708   if (!hasSymbolicDisplacement)
2709     return true;
2710
2711   // FIXME: Some tweaks might be needed for medium code model.
2712   if (M != CodeModel::Small && M != CodeModel::Kernel)
2713     return false;
2714
2715   // For small code model we assume that latest object is 16MB before end of 31
2716   // bits boundary. We may also accept pretty large negative constants knowing
2717   // that all objects are in the positive half of address space.
2718   if (M == CodeModel::Small && Offset < 16*1024*1024)
2719     return true;
2720
2721   // For kernel code model we know that all object resist in the negative half
2722   // of 32bits address space. We may not accept negative offsets, since they may
2723   // be just off and we may accept pretty large positive ones.
2724   if (M == CodeModel::Kernel && Offset > 0)
2725     return true;
2726
2727   return false;
2728 }
2729
2730 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2731 /// specific condition code, returning the condition code and the LHS/RHS of the
2732 /// comparison to make.
2733 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2734                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2735   if (!isFP) {
2736     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2737       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2738         // X > -1   -> X == 0, jump !sign.
2739         RHS = DAG.getConstant(0, RHS.getValueType());
2740         return X86::COND_NS;
2741       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2742         // X < 0   -> X == 0, jump on sign.
2743         return X86::COND_S;
2744       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2745         // X < 1   -> X <= 0
2746         RHS = DAG.getConstant(0, RHS.getValueType());
2747         return X86::COND_LE;
2748       }
2749     }
2750
2751     switch (SetCCOpcode) {
2752     default: llvm_unreachable("Invalid integer condition!");
2753     case ISD::SETEQ:  return X86::COND_E;
2754     case ISD::SETGT:  return X86::COND_G;
2755     case ISD::SETGE:  return X86::COND_GE;
2756     case ISD::SETLT:  return X86::COND_L;
2757     case ISD::SETLE:  return X86::COND_LE;
2758     case ISD::SETNE:  return X86::COND_NE;
2759     case ISD::SETULT: return X86::COND_B;
2760     case ISD::SETUGT: return X86::COND_A;
2761     case ISD::SETULE: return X86::COND_BE;
2762     case ISD::SETUGE: return X86::COND_AE;
2763     }
2764   }
2765
2766   // First determine if it is required or is profitable to flip the operands.
2767
2768   // If LHS is a foldable load, but RHS is not, flip the condition.
2769   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2770       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2771     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2772     std::swap(LHS, RHS);
2773   }
2774
2775   switch (SetCCOpcode) {
2776   default: break;
2777   case ISD::SETOLT:
2778   case ISD::SETOLE:
2779   case ISD::SETUGT:
2780   case ISD::SETUGE:
2781     std::swap(LHS, RHS);
2782     break;
2783   }
2784
2785   // On a floating point condition, the flags are set as follows:
2786   // ZF  PF  CF   op
2787   //  0 | 0 | 0 | X > Y
2788   //  0 | 0 | 1 | X < Y
2789   //  1 | 0 | 0 | X == Y
2790   //  1 | 1 | 1 | unordered
2791   switch (SetCCOpcode) {
2792   default: llvm_unreachable("Condcode should be pre-legalized away");
2793   case ISD::SETUEQ:
2794   case ISD::SETEQ:   return X86::COND_E;
2795   case ISD::SETOLT:              // flipped
2796   case ISD::SETOGT:
2797   case ISD::SETGT:   return X86::COND_A;
2798   case ISD::SETOLE:              // flipped
2799   case ISD::SETOGE:
2800   case ISD::SETGE:   return X86::COND_AE;
2801   case ISD::SETUGT:              // flipped
2802   case ISD::SETULT:
2803   case ISD::SETLT:   return X86::COND_B;
2804   case ISD::SETUGE:              // flipped
2805   case ISD::SETULE:
2806   case ISD::SETLE:   return X86::COND_BE;
2807   case ISD::SETONE:
2808   case ISD::SETNE:   return X86::COND_NE;
2809   case ISD::SETUO:   return X86::COND_P;
2810   case ISD::SETO:    return X86::COND_NP;
2811   case ISD::SETOEQ:
2812   case ISD::SETUNE:  return X86::COND_INVALID;
2813   }
2814 }
2815
2816 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2817 /// code. Current x86 isa includes the following FP cmov instructions:
2818 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2819 static bool hasFPCMov(unsigned X86CC) {
2820   switch (X86CC) {
2821   default:
2822     return false;
2823   case X86::COND_B:
2824   case X86::COND_BE:
2825   case X86::COND_E:
2826   case X86::COND_P:
2827   case X86::COND_A:
2828   case X86::COND_AE:
2829   case X86::COND_NE:
2830   case X86::COND_NP:
2831     return true;
2832   }
2833 }
2834
2835 /// isFPImmLegal - Returns true if the target can instruction select the
2836 /// specified FP immediate natively. If false, the legalizer will
2837 /// materialize the FP immediate as a load from a constant pool.
2838 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2839   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2840     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2841       return true;
2842   }
2843   return false;
2844 }
2845
2846 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2847 /// the specified range (L, H].
2848 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2849   return (Val < 0) || (Val >= Low && Val < Hi);
2850 }
2851
2852 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2853 /// specified value.
2854 static bool isUndefOrEqual(int Val, int CmpVal) {
2855   if (Val < 0 || Val == CmpVal)
2856     return true;
2857   return false;
2858 }
2859
2860 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2861 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2862 /// the second operand.
2863 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2864   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2865     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2866   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2867     return (Mask[0] < 2 && Mask[1] < 2);
2868   return false;
2869 }
2870
2871 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2872   SmallVector<int, 8> M;
2873   N->getMask(M);
2874   return ::isPSHUFDMask(M, N->getValueType(0));
2875 }
2876
2877 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2878 /// is suitable for input to PSHUFHW.
2879 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2880   if (VT != MVT::v8i16)
2881     return false;
2882
2883   // Lower quadword copied in order or undef.
2884   for (int i = 0; i != 4; ++i)
2885     if (Mask[i] >= 0 && Mask[i] != i)
2886       return false;
2887
2888   // Upper quadword shuffled.
2889   for (int i = 4; i != 8; ++i)
2890     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2891       return false;
2892
2893   return true;
2894 }
2895
2896 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2897   SmallVector<int, 8> M;
2898   N->getMask(M);
2899   return ::isPSHUFHWMask(M, N->getValueType(0));
2900 }
2901
2902 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2903 /// is suitable for input to PSHUFLW.
2904 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2905   if (VT != MVT::v8i16)
2906     return false;
2907
2908   // Upper quadword copied in order.
2909   for (int i = 4; i != 8; ++i)
2910     if (Mask[i] >= 0 && Mask[i] != i)
2911       return false;
2912
2913   // Lower quadword shuffled.
2914   for (int i = 0; i != 4; ++i)
2915     if (Mask[i] >= 4)
2916       return false;
2917
2918   return true;
2919 }
2920
2921 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2922   SmallVector<int, 8> M;
2923   N->getMask(M);
2924   return ::isPSHUFLWMask(M, N->getValueType(0));
2925 }
2926
2927 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2928 /// is suitable for input to PALIGNR.
2929 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2930                           bool hasSSSE3) {
2931   int i, e = VT.getVectorNumElements();
2932
2933   // Do not handle v2i64 / v2f64 shuffles with palignr.
2934   if (e < 4 || !hasSSSE3)
2935     return false;
2936
2937   for (i = 0; i != e; ++i)
2938     if (Mask[i] >= 0)
2939       break;
2940
2941   // All undef, not a palignr.
2942   if (i == e)
2943     return false;
2944
2945   // Determine if it's ok to perform a palignr with only the LHS, since we
2946   // don't have access to the actual shuffle elements to see if RHS is undef.
2947   bool Unary = Mask[i] < (int)e;
2948   bool NeedsUnary = false;
2949
2950   int s = Mask[i] - i;
2951
2952   // Check the rest of the elements to see if they are consecutive.
2953   for (++i; i != e; ++i) {
2954     int m = Mask[i];
2955     if (m < 0)
2956       continue;
2957
2958     Unary = Unary && (m < (int)e);
2959     NeedsUnary = NeedsUnary || (m < s);
2960
2961     if (NeedsUnary && !Unary)
2962       return false;
2963     if (Unary && m != ((s+i) & (e-1)))
2964       return false;
2965     if (!Unary && m != (s+i))
2966       return false;
2967   }
2968   return true;
2969 }
2970
2971 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2972   SmallVector<int, 8> M;
2973   N->getMask(M);
2974   return ::isPALIGNRMask(M, N->getValueType(0), true);
2975 }
2976
2977 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2978 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2979 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2980   int NumElems = VT.getVectorNumElements();
2981   if (NumElems != 2 && NumElems != 4)
2982     return false;
2983
2984   int Half = NumElems / 2;
2985   for (int i = 0; i < Half; ++i)
2986     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2987       return false;
2988   for (int i = Half; i < NumElems; ++i)
2989     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2990       return false;
2991
2992   return true;
2993 }
2994
2995 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2996   SmallVector<int, 8> M;
2997   N->getMask(M);
2998   return ::isSHUFPMask(M, N->getValueType(0));
2999 }
3000
3001 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3002 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3003 /// half elements to come from vector 1 (which would equal the dest.) and
3004 /// the upper half to come from vector 2.
3005 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3006   int NumElems = VT.getVectorNumElements();
3007
3008   if (NumElems != 2 && NumElems != 4)
3009     return false;
3010
3011   int Half = NumElems / 2;
3012   for (int i = 0; i < Half; ++i)
3013     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3014       return false;
3015   for (int i = Half; i < NumElems; ++i)
3016     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3017       return false;
3018   return true;
3019 }
3020
3021 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3022   SmallVector<int, 8> M;
3023   N->getMask(M);
3024   return isCommutedSHUFPMask(M, N->getValueType(0));
3025 }
3026
3027 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3028 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3029 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3030   if (N->getValueType(0).getVectorNumElements() != 4)
3031     return false;
3032
3033   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3034   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3035          isUndefOrEqual(N->getMaskElt(1), 7) &&
3036          isUndefOrEqual(N->getMaskElt(2), 2) &&
3037          isUndefOrEqual(N->getMaskElt(3), 3);
3038 }
3039
3040 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3041 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3042 /// <2, 3, 2, 3>
3043 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3044   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3045
3046   if (NumElems != 4)
3047     return false;
3048
3049   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3050   isUndefOrEqual(N->getMaskElt(1), 3) &&
3051   isUndefOrEqual(N->getMaskElt(2), 2) &&
3052   isUndefOrEqual(N->getMaskElt(3), 3);
3053 }
3054
3055 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3056 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3057 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3058   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3059
3060   if (NumElems != 2 && NumElems != 4)
3061     return false;
3062
3063   for (unsigned i = 0; i < NumElems/2; ++i)
3064     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3065       return false;
3066
3067   for (unsigned i = NumElems/2; i < NumElems; ++i)
3068     if (!isUndefOrEqual(N->getMaskElt(i), i))
3069       return false;
3070
3071   return true;
3072 }
3073
3074 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3075 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3076 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3077   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3078
3079   if (NumElems != 2 && NumElems != 4)
3080     return false;
3081
3082   for (unsigned i = 0; i < NumElems/2; ++i)
3083     if (!isUndefOrEqual(N->getMaskElt(i), i))
3084       return false;
3085
3086   for (unsigned i = 0; i < NumElems/2; ++i)
3087     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3088       return false;
3089
3090   return true;
3091 }
3092
3093 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3094 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3095 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3096                          bool V2IsSplat = false) {
3097   int NumElts = VT.getVectorNumElements();
3098   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3099     return false;
3100
3101   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3102     int BitI  = Mask[i];
3103     int BitI1 = Mask[i+1];
3104     if (!isUndefOrEqual(BitI, j))
3105       return false;
3106     if (V2IsSplat) {
3107       if (!isUndefOrEqual(BitI1, NumElts))
3108         return false;
3109     } else {
3110       if (!isUndefOrEqual(BitI1, j + NumElts))
3111         return false;
3112     }
3113   }
3114   return true;
3115 }
3116
3117 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3118   SmallVector<int, 8> M;
3119   N->getMask(M);
3120   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3121 }
3122
3123 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3124 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3125 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3126                          bool V2IsSplat = false) {
3127   int NumElts = VT.getVectorNumElements();
3128   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3129     return false;
3130
3131   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3132     int BitI  = Mask[i];
3133     int BitI1 = Mask[i+1];
3134     if (!isUndefOrEqual(BitI, j + NumElts/2))
3135       return false;
3136     if (V2IsSplat) {
3137       if (isUndefOrEqual(BitI1, NumElts))
3138         return false;
3139     } else {
3140       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3141         return false;
3142     }
3143   }
3144   return true;
3145 }
3146
3147 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3148   SmallVector<int, 8> M;
3149   N->getMask(M);
3150   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3151 }
3152
3153 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3154 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3155 /// <0, 0, 1, 1>
3156 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3157   int NumElems = VT.getVectorNumElements();
3158   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3159     return false;
3160
3161   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3162     int BitI  = Mask[i];
3163     int BitI1 = Mask[i+1];
3164     if (!isUndefOrEqual(BitI, j))
3165       return false;
3166     if (!isUndefOrEqual(BitI1, j))
3167       return false;
3168   }
3169   return true;
3170 }
3171
3172 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3173   SmallVector<int, 8> M;
3174   N->getMask(M);
3175   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3176 }
3177
3178 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3179 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3180 /// <2, 2, 3, 3>
3181 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3182   int NumElems = VT.getVectorNumElements();
3183   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3184     return false;
3185
3186   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3187     int BitI  = Mask[i];
3188     int BitI1 = Mask[i+1];
3189     if (!isUndefOrEqual(BitI, j))
3190       return false;
3191     if (!isUndefOrEqual(BitI1, j))
3192       return false;
3193   }
3194   return true;
3195 }
3196
3197 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3198   SmallVector<int, 8> M;
3199   N->getMask(M);
3200   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3201 }
3202
3203 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3204 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3205 /// MOVSD, and MOVD, i.e. setting the lowest element.
3206 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3207   if (VT.getVectorElementType().getSizeInBits() < 32)
3208     return false;
3209
3210   int NumElts = VT.getVectorNumElements();
3211
3212   if (!isUndefOrEqual(Mask[0], NumElts))
3213     return false;
3214
3215   for (int i = 1; i < NumElts; ++i)
3216     if (!isUndefOrEqual(Mask[i], i))
3217       return false;
3218
3219   return true;
3220 }
3221
3222 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3223   SmallVector<int, 8> M;
3224   N->getMask(M);
3225   return ::isMOVLMask(M, N->getValueType(0));
3226 }
3227
3228 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3229 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3230 /// element of vector 2 and the other elements to come from vector 1 in order.
3231 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3232                                bool V2IsSplat = false, bool V2IsUndef = false) {
3233   int NumOps = VT.getVectorNumElements();
3234   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3235     return false;
3236
3237   if (!isUndefOrEqual(Mask[0], 0))
3238     return false;
3239
3240   for (int i = 1; i < NumOps; ++i)
3241     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3242           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3243           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3244       return false;
3245
3246   return true;
3247 }
3248
3249 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3250                            bool V2IsUndef = false) {
3251   SmallVector<int, 8> M;
3252   N->getMask(M);
3253   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3254 }
3255
3256 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3257 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3258 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3259   if (N->getValueType(0).getVectorNumElements() != 4)
3260     return false;
3261
3262   // Expect 1, 1, 3, 3
3263   for (unsigned i = 0; i < 2; ++i) {
3264     int Elt = N->getMaskElt(i);
3265     if (Elt >= 0 && Elt != 1)
3266       return false;
3267   }
3268
3269   bool HasHi = false;
3270   for (unsigned i = 2; i < 4; ++i) {
3271     int Elt = N->getMaskElt(i);
3272     if (Elt >= 0 && Elt != 3)
3273       return false;
3274     if (Elt == 3)
3275       HasHi = true;
3276   }
3277   // Don't use movshdup if it can be done with a shufps.
3278   // FIXME: verify that matching u, u, 3, 3 is what we want.
3279   return HasHi;
3280 }
3281
3282 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3283 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3284 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3285   if (N->getValueType(0).getVectorNumElements() != 4)
3286     return false;
3287
3288   // Expect 0, 0, 2, 2
3289   for (unsigned i = 0; i < 2; ++i)
3290     if (N->getMaskElt(i) > 0)
3291       return false;
3292
3293   bool HasHi = false;
3294   for (unsigned i = 2; i < 4; ++i) {
3295     int Elt = N->getMaskElt(i);
3296     if (Elt >= 0 && Elt != 2)
3297       return false;
3298     if (Elt == 2)
3299       HasHi = true;
3300   }
3301   // Don't use movsldup if it can be done with a shufps.
3302   return HasHi;
3303 }
3304
3305 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3306 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3307 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3308   int e = N->getValueType(0).getVectorNumElements() / 2;
3309
3310   for (int i = 0; i < e; ++i)
3311     if (!isUndefOrEqual(N->getMaskElt(i), i))
3312       return false;
3313   for (int i = 0; i < e; ++i)
3314     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3315       return false;
3316   return true;
3317 }
3318
3319 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3320 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3321 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3322   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3323   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3324
3325   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3326   unsigned Mask = 0;
3327   for (int i = 0; i < NumOperands; ++i) {
3328     int Val = SVOp->getMaskElt(NumOperands-i-1);
3329     if (Val < 0) Val = 0;
3330     if (Val >= NumOperands) Val -= NumOperands;
3331     Mask |= Val;
3332     if (i != NumOperands - 1)
3333       Mask <<= Shift;
3334   }
3335   return Mask;
3336 }
3337
3338 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3339 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3340 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3341   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3342   unsigned Mask = 0;
3343   // 8 nodes, but we only care about the last 4.
3344   for (unsigned i = 7; i >= 4; --i) {
3345     int Val = SVOp->getMaskElt(i);
3346     if (Val >= 0)
3347       Mask |= (Val - 4);
3348     if (i != 4)
3349       Mask <<= 2;
3350   }
3351   return Mask;
3352 }
3353
3354 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3355 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3356 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3357   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3358   unsigned Mask = 0;
3359   // 8 nodes, but we only care about the first 4.
3360   for (int i = 3; i >= 0; --i) {
3361     int Val = SVOp->getMaskElt(i);
3362     if (Val >= 0)
3363       Mask |= Val;
3364     if (i != 0)
3365       Mask <<= 2;
3366   }
3367   return Mask;
3368 }
3369
3370 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3371 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3372 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3373   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3374   EVT VVT = N->getValueType(0);
3375   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3376   int Val = 0;
3377
3378   unsigned i, e;
3379   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3380     Val = SVOp->getMaskElt(i);
3381     if (Val >= 0)
3382       break;
3383   }
3384   return (Val - i) * EltSize;
3385 }
3386
3387 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3388 /// constant +0.0.
3389 bool X86::isZeroNode(SDValue Elt) {
3390   return ((isa<ConstantSDNode>(Elt) &&
3391            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3392           (isa<ConstantFPSDNode>(Elt) &&
3393            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3394 }
3395
3396 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3397 /// their permute mask.
3398 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3399                                     SelectionDAG &DAG) {
3400   EVT VT = SVOp->getValueType(0);
3401   unsigned NumElems = VT.getVectorNumElements();
3402   SmallVector<int, 8> MaskVec;
3403
3404   for (unsigned i = 0; i != NumElems; ++i) {
3405     int idx = SVOp->getMaskElt(i);
3406     if (idx < 0)
3407       MaskVec.push_back(idx);
3408     else if (idx < (int)NumElems)
3409       MaskVec.push_back(idx + NumElems);
3410     else
3411       MaskVec.push_back(idx - NumElems);
3412   }
3413   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3414                               SVOp->getOperand(0), &MaskVec[0]);
3415 }
3416
3417 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3418 /// the two vector operands have swapped position.
3419 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3420   unsigned NumElems = VT.getVectorNumElements();
3421   for (unsigned i = 0; i != NumElems; ++i) {
3422     int idx = Mask[i];
3423     if (idx < 0)
3424       continue;
3425     else if (idx < (int)NumElems)
3426       Mask[i] = idx + NumElems;
3427     else
3428       Mask[i] = idx - NumElems;
3429   }
3430 }
3431
3432 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3433 /// match movhlps. The lower half elements should come from upper half of
3434 /// V1 (and in order), and the upper half elements should come from the upper
3435 /// half of V2 (and in order).
3436 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3437   if (Op->getValueType(0).getVectorNumElements() != 4)
3438     return false;
3439   for (unsigned i = 0, e = 2; i != e; ++i)
3440     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3441       return false;
3442   for (unsigned i = 2; i != 4; ++i)
3443     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3444       return false;
3445   return true;
3446 }
3447
3448 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3449 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3450 /// required.
3451 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3452   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3453     return false;
3454   N = N->getOperand(0).getNode();
3455   if (!ISD::isNON_EXTLoad(N))
3456     return false;
3457   if (LD)
3458     *LD = cast<LoadSDNode>(N);
3459   return true;
3460 }
3461
3462 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3463 /// match movlp{s|d}. The lower half elements should come from lower half of
3464 /// V1 (and in order), and the upper half elements should come from the upper
3465 /// half of V2 (and in order). And since V1 will become the source of the
3466 /// MOVLP, it must be either a vector load or a scalar load to vector.
3467 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3468                                ShuffleVectorSDNode *Op) {
3469   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3470     return false;
3471   // Is V2 is a vector load, don't do this transformation. We will try to use
3472   // load folding shufps op.
3473   if (ISD::isNON_EXTLoad(V2))
3474     return false;
3475
3476   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3477
3478   if (NumElems != 2 && NumElems != 4)
3479     return false;
3480   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3481     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3482       return false;
3483   for (unsigned i = NumElems/2; i != NumElems; ++i)
3484     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3485       return false;
3486   return true;
3487 }
3488
3489 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3490 /// all the same.
3491 static bool isSplatVector(SDNode *N) {
3492   if (N->getOpcode() != ISD::BUILD_VECTOR)
3493     return false;
3494
3495   SDValue SplatValue = N->getOperand(0);
3496   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3497     if (N->getOperand(i) != SplatValue)
3498       return false;
3499   return true;
3500 }
3501
3502 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3503 /// to an zero vector.
3504 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3505 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3506   SDValue V1 = N->getOperand(0);
3507   SDValue V2 = N->getOperand(1);
3508   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3509   for (unsigned i = 0; i != NumElems; ++i) {
3510     int Idx = N->getMaskElt(i);
3511     if (Idx >= (int)NumElems) {
3512       unsigned Opc = V2.getOpcode();
3513       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3514         continue;
3515       if (Opc != ISD::BUILD_VECTOR ||
3516           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3517         return false;
3518     } else if (Idx >= 0) {
3519       unsigned Opc = V1.getOpcode();
3520       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3521         continue;
3522       if (Opc != ISD::BUILD_VECTOR ||
3523           !X86::isZeroNode(V1.getOperand(Idx)))
3524         return false;
3525     }
3526   }
3527   return true;
3528 }
3529
3530 /// getZeroVector - Returns a vector of specified type with all zero elements.
3531 ///
3532 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3533                              DebugLoc dl) {
3534   assert(VT.isVector() && "Expected a vector type");
3535
3536   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3537   // to their dest type. This ensures they get CSE'd.
3538   SDValue Vec;
3539   if (VT.getSizeInBits() == 64) { // MMX
3540     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3541     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3542   } else if (VT.getSizeInBits() == 128) {
3543     if (HasSSE2) {  // SSE2
3544       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3545       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3546     } else { // SSE1
3547       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3548       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3549     }
3550   } else if (VT.getSizeInBits() == 256) { // AVX
3551     // 256-bit logic and arithmetic instructions in AVX are
3552     // all floating-point, no support for integer ops. Default
3553     // to emitting fp zeroed vectors then.
3554     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3555     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3556     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3557   }
3558   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3559 }
3560
3561 /// getOnesVector - Returns a vector of specified type with all bits set.
3562 ///
3563 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3564   assert(VT.isVector() && "Expected a vector type");
3565
3566   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3567   // type.  This ensures they get CSE'd.
3568   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3569   SDValue Vec;
3570   if (VT.getSizeInBits() == 64) // MMX
3571     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3572   else // SSE
3573     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3574   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3575 }
3576
3577
3578 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3579 /// that point to V2 points to its first element.
3580 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3581   EVT VT = SVOp->getValueType(0);
3582   unsigned NumElems = VT.getVectorNumElements();
3583
3584   bool Changed = false;
3585   SmallVector<int, 8> MaskVec;
3586   SVOp->getMask(MaskVec);
3587
3588   for (unsigned i = 0; i != NumElems; ++i) {
3589     if (MaskVec[i] > (int)NumElems) {
3590       MaskVec[i] = NumElems;
3591       Changed = true;
3592     }
3593   }
3594   if (Changed)
3595     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3596                                 SVOp->getOperand(1), &MaskVec[0]);
3597   return SDValue(SVOp, 0);
3598 }
3599
3600 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3601 /// operation of specified width.
3602 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3603                        SDValue V2) {
3604   unsigned NumElems = VT.getVectorNumElements();
3605   SmallVector<int, 8> Mask;
3606   Mask.push_back(NumElems);
3607   for (unsigned i = 1; i != NumElems; ++i)
3608     Mask.push_back(i);
3609   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3610 }
3611
3612 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3613 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3614                           SDValue V2) {
3615   unsigned NumElems = VT.getVectorNumElements();
3616   SmallVector<int, 8> Mask;
3617   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3618     Mask.push_back(i);
3619     Mask.push_back(i + NumElems);
3620   }
3621   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3622 }
3623
3624 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3625 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3626                           SDValue V2) {
3627   unsigned NumElems = VT.getVectorNumElements();
3628   unsigned Half = NumElems/2;
3629   SmallVector<int, 8> Mask;
3630   for (unsigned i = 0; i != Half; ++i) {
3631     Mask.push_back(i + Half);
3632     Mask.push_back(i + NumElems + Half);
3633   }
3634   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3635 }
3636
3637 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3638 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3639   if (SV->getValueType(0).getVectorNumElements() <= 4)
3640     return SDValue(SV, 0);
3641
3642   EVT PVT = MVT::v4f32;
3643   EVT VT = SV->getValueType(0);
3644   DebugLoc dl = SV->getDebugLoc();
3645   SDValue V1 = SV->getOperand(0);
3646   int NumElems = VT.getVectorNumElements();
3647   int EltNo = SV->getSplatIndex();
3648
3649   // unpack elements to the correct location
3650   while (NumElems > 4) {
3651     if (EltNo < NumElems/2) {
3652       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3653     } else {
3654       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3655       EltNo -= NumElems/2;
3656     }
3657     NumElems >>= 1;
3658   }
3659
3660   // Perform the splat.
3661   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3662   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3663   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3664   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3665 }
3666
3667 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3668 /// vector of zero or undef vector.  This produces a shuffle where the low
3669 /// element of V2 is swizzled into the zero/undef vector, landing at element
3670 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3671 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3672                                              bool isZero, bool HasSSE2,
3673                                              SelectionDAG &DAG) {
3674   EVT VT = V2.getValueType();
3675   SDValue V1 = isZero
3676     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3677   unsigned NumElems = VT.getVectorNumElements();
3678   SmallVector<int, 16> MaskVec;
3679   for (unsigned i = 0; i != NumElems; ++i)
3680     // If this is the insertion idx, put the low elt of V2 here.
3681     MaskVec.push_back(i == Idx ? NumElems : i);
3682   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3683 }
3684
3685 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3686 /// element of the result of the vector shuffle.
3687 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG) {
3688   SDValue V = SDValue(N, 0);
3689   EVT VT = V.getValueType();
3690   unsigned Opcode = V.getOpcode();
3691
3692   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3693   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3694     Index = SV->getMaskElt(Index);
3695
3696     if (Index < 0)
3697       return DAG.getUNDEF(VT.getVectorElementType());
3698
3699     int NumElems = VT.getVectorNumElements();
3700     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3701     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG);
3702   }
3703
3704   // Recurse into target specific vector shuffles to find scalars.
3705   if (isTargetShuffle(Opcode)) {
3706     int NumElems = VT.getVectorNumElements();
3707     SmallVector<unsigned, 16> ShuffleMask;
3708     SDValue ImmN;
3709
3710     switch(Opcode) {
3711     case X86ISD::SHUFPS:
3712     case X86ISD::SHUFPD:
3713       ImmN = N->getOperand(N->getNumOperands()-1);
3714       DecodeSHUFPSMask(NumElems,
3715                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3716                        ShuffleMask);
3717       break;
3718     case X86ISD::PUNPCKHBW:
3719     case X86ISD::PUNPCKHWD:
3720     case X86ISD::PUNPCKHDQ:
3721     case X86ISD::PUNPCKHQDQ:
3722       DecodePUNPCKHMask(NumElems, ShuffleMask);
3723       break;
3724     case X86ISD::UNPCKHPS:
3725     case X86ISD::UNPCKHPD:
3726       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3727       break;
3728     case X86ISD::PUNPCKLBW:
3729     case X86ISD::PUNPCKLWD:
3730     case X86ISD::PUNPCKLDQ:
3731     case X86ISD::PUNPCKLQDQ:
3732       DecodePUNPCKLMask(NumElems, ShuffleMask);
3733       break;
3734     case X86ISD::UNPCKLPS:
3735     case X86ISD::UNPCKLPD:
3736       DecodeUNPCKLPMask(NumElems, ShuffleMask);
3737       break;
3738     case X86ISD::MOVHLPS:
3739       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3740       break;
3741     case X86ISD::MOVLHPS:
3742       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3743       break;
3744     case X86ISD::PSHUFD:
3745       ImmN = N->getOperand(N->getNumOperands()-1);
3746       DecodePSHUFMask(NumElems,
3747                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3748                       ShuffleMask);
3749       break;
3750     case X86ISD::PSHUFHW:
3751       ImmN = N->getOperand(N->getNumOperands()-1);
3752       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3753                         ShuffleMask);
3754       break;
3755     case X86ISD::PSHUFLW:
3756       ImmN = N->getOperand(N->getNumOperands()-1);
3757       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3758                         ShuffleMask);
3759       break;
3760     case X86ISD::MOVSS:
3761     case X86ISD::MOVSD: {
3762       // The index 0 always comes from the first element of the second source,
3763       // this is why MOVSS and MOVSD are used in the first place. The other
3764       // elements come from the other positions of the first source vector.
3765       unsigned OpNum = (Index == 0) ? 1 : 0;
3766       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG);
3767     }
3768     default:
3769       assert("not implemented for target shuffle node");
3770       return SDValue();
3771     }
3772
3773     Index = ShuffleMask[Index];
3774     if (Index < 0)
3775       return DAG.getUNDEF(VT.getVectorElementType());
3776
3777     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
3778     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG);
3779   }
3780
3781   // Actual nodes that may contain scalar elements
3782   if (Opcode == ISD::BIT_CONVERT) {
3783     V = V.getOperand(0);
3784     EVT SrcVT = V.getValueType();
3785     unsigned NumElems = VT.getVectorNumElements();
3786
3787     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3788       return SDValue();
3789   }
3790
3791   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3792     return (Index == 0) ? V.getOperand(0)
3793                           : DAG.getUNDEF(VT.getVectorElementType());
3794
3795   if (V.getOpcode() == ISD::BUILD_VECTOR)
3796     return V.getOperand(Index);
3797
3798   return SDValue();
3799 }
3800
3801 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3802 /// shuffle operation which come from a consecutively from a zero. The
3803 /// search can start in two diferent directions, from left or right.
3804 static
3805 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3806                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3807   int i = 0;
3808
3809   while (i < NumElems) {
3810     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3811     SDValue Elt = getShuffleScalarElt(N, Index, DAG);
3812     if (!(Elt.getNode() &&
3813          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3814       break;
3815     ++i;
3816   }
3817
3818   return i;
3819 }
3820
3821 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3822 /// MaskE correspond consecutively to elements from one of the vector operands,
3823 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3824 static
3825 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3826                               int OpIdx, int NumElems, unsigned &OpNum) {
3827   bool SeenV1 = false;
3828   bool SeenV2 = false;
3829
3830   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3831     int Idx = SVOp->getMaskElt(i);
3832     // Ignore undef indicies
3833     if (Idx < 0)
3834       continue;
3835
3836     if (Idx < NumElems)
3837       SeenV1 = true;
3838     else
3839       SeenV2 = true;
3840
3841     // Only accept consecutive elements from the same vector
3842     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3843       return false;
3844   }
3845
3846   OpNum = SeenV1 ? 0 : 1;
3847   return true;
3848 }
3849
3850 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3851 /// logical left shift of a vector.
3852 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3853                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3854   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3855   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3856               false /* check zeros from right */, DAG);
3857   unsigned OpSrc;
3858
3859   if (!NumZeros)
3860     return false;
3861
3862   // Considering the elements in the mask that are not consecutive zeros,
3863   // check if they consecutively come from only one of the source vectors.
3864   //
3865   //               V1 = {X, A, B, C}     0
3866   //                         \  \  \    /
3867   //   vector_shuffle V1, V2 <1, 2, 3, X>
3868   //
3869   if (!isShuffleMaskConsecutive(SVOp,
3870             0,                   // Mask Start Index
3871             NumElems-NumZeros-1, // Mask End Index
3872             NumZeros,            // Where to start looking in the src vector
3873             NumElems,            // Number of elements in vector
3874             OpSrc))              // Which source operand ?
3875     return false;
3876
3877   isLeft = false;
3878   ShAmt = NumZeros;
3879   ShVal = SVOp->getOperand(OpSrc);
3880   return true;
3881 }
3882
3883 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3884 /// logical left shift of a vector.
3885 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3886                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3887   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3888   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3889               true /* check zeros from left */, DAG);
3890   unsigned OpSrc;
3891
3892   if (!NumZeros)
3893     return false;
3894
3895   // Considering the elements in the mask that are not consecutive zeros,
3896   // check if they consecutively come from only one of the source vectors.
3897   //
3898   //                           0    { A, B, X, X } = V2
3899   //                          / \    /  /
3900   //   vector_shuffle V1, V2 <X, X, 4, 5>
3901   //
3902   if (!isShuffleMaskConsecutive(SVOp,
3903             NumZeros,     // Mask Start Index
3904             NumElems-1,   // Mask End Index
3905             0,            // Where to start looking in the src vector
3906             NumElems,     // Number of elements in vector
3907             OpSrc))       // Which source operand ?
3908     return false;
3909
3910   isLeft = true;
3911   ShAmt = NumZeros;
3912   ShVal = SVOp->getOperand(OpSrc);
3913   return true;
3914 }
3915
3916 /// isVectorShift - Returns true if the shuffle can be implemented as a
3917 /// logical left or right shift of a vector.
3918 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3919                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3920   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3921       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3922     return true;
3923
3924   return false;
3925 }
3926
3927 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3928 ///
3929 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3930                                        unsigned NumNonZero, unsigned NumZero,
3931                                        SelectionDAG &DAG,
3932                                        const TargetLowering &TLI) {
3933   if (NumNonZero > 8)
3934     return SDValue();
3935
3936   DebugLoc dl = Op.getDebugLoc();
3937   SDValue V(0, 0);
3938   bool First = true;
3939   for (unsigned i = 0; i < 16; ++i) {
3940     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3941     if (ThisIsNonZero && First) {
3942       if (NumZero)
3943         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3944       else
3945         V = DAG.getUNDEF(MVT::v8i16);
3946       First = false;
3947     }
3948
3949     if ((i & 1) != 0) {
3950       SDValue ThisElt(0, 0), LastElt(0, 0);
3951       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3952       if (LastIsNonZero) {
3953         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3954                               MVT::i16, Op.getOperand(i-1));
3955       }
3956       if (ThisIsNonZero) {
3957         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3958         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3959                               ThisElt, DAG.getConstant(8, MVT::i8));
3960         if (LastIsNonZero)
3961           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3962       } else
3963         ThisElt = LastElt;
3964
3965       if (ThisElt.getNode())
3966         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3967                         DAG.getIntPtrConstant(i/2));
3968     }
3969   }
3970
3971   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3972 }
3973
3974 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3975 ///
3976 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3977                                      unsigned NumNonZero, unsigned NumZero,
3978                                      SelectionDAG &DAG,
3979                                      const TargetLowering &TLI) {
3980   if (NumNonZero > 4)
3981     return SDValue();
3982
3983   DebugLoc dl = Op.getDebugLoc();
3984   SDValue V(0, 0);
3985   bool First = true;
3986   for (unsigned i = 0; i < 8; ++i) {
3987     bool isNonZero = (NonZeros & (1 << i)) != 0;
3988     if (isNonZero) {
3989       if (First) {
3990         if (NumZero)
3991           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3992         else
3993           V = DAG.getUNDEF(MVT::v8i16);
3994         First = false;
3995       }
3996       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3997                       MVT::v8i16, V, Op.getOperand(i),
3998                       DAG.getIntPtrConstant(i));
3999     }
4000   }
4001
4002   return V;
4003 }
4004
4005 /// getVShift - Return a vector logical shift node.
4006 ///
4007 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4008                          unsigned NumBits, SelectionDAG &DAG,
4009                          const TargetLowering &TLI, DebugLoc dl) {
4010   bool isMMX = VT.getSizeInBits() == 64;
4011   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
4012   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4013   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
4014   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4015                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4016                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
4017 }
4018
4019 SDValue
4020 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4021                                           SelectionDAG &DAG) const {
4022
4023   // Check if the scalar load can be widened into a vector load. And if
4024   // the address is "base + cst" see if the cst can be "absorbed" into
4025   // the shuffle mask.
4026   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4027     SDValue Ptr = LD->getBasePtr();
4028     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4029       return SDValue();
4030     EVT PVT = LD->getValueType(0);
4031     if (PVT != MVT::i32 && PVT != MVT::f32)
4032       return SDValue();
4033
4034     int FI = -1;
4035     int64_t Offset = 0;
4036     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4037       FI = FINode->getIndex();
4038       Offset = 0;
4039     } else if (Ptr.getOpcode() == ISD::ADD &&
4040                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
4041                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4042       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4043       Offset = Ptr.getConstantOperandVal(1);
4044       Ptr = Ptr.getOperand(0);
4045     } else {
4046       return SDValue();
4047     }
4048
4049     SDValue Chain = LD->getChain();
4050     // Make sure the stack object alignment is at least 16.
4051     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4052     if (DAG.InferPtrAlignment(Ptr) < 16) {
4053       if (MFI->isFixedObjectIndex(FI)) {
4054         // Can't change the alignment. FIXME: It's possible to compute
4055         // the exact stack offset and reference FI + adjust offset instead.
4056         // If someone *really* cares about this. That's the way to implement it.
4057         return SDValue();
4058       } else {
4059         MFI->setObjectAlignment(FI, 16);
4060       }
4061     }
4062
4063     // (Offset % 16) must be multiple of 4. Then address is then
4064     // Ptr + (Offset & ~15).
4065     if (Offset < 0)
4066       return SDValue();
4067     if ((Offset % 16) & 3)
4068       return SDValue();
4069     int64_t StartOffset = Offset & ~15;
4070     if (StartOffset)
4071       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4072                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4073
4074     int EltNo = (Offset - StartOffset) >> 2;
4075     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4076     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4077     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
4078                              false, false, 0);
4079     // Canonicalize it to a v4i32 shuffle.
4080     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
4081     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4082                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4083                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
4084   }
4085
4086   return SDValue();
4087 }
4088
4089 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4090 /// vector of type 'VT', see if the elements can be replaced by a single large
4091 /// load which has the same value as a build_vector whose operands are 'elts'.
4092 ///
4093 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4094 ///
4095 /// FIXME: we'd also like to handle the case where the last elements are zero
4096 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4097 /// There's even a handy isZeroNode for that purpose.
4098 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4099                                         DebugLoc &dl, SelectionDAG &DAG) {
4100   EVT EltVT = VT.getVectorElementType();
4101   unsigned NumElems = Elts.size();
4102
4103   LoadSDNode *LDBase = NULL;
4104   unsigned LastLoadedElt = -1U;
4105
4106   // For each element in the initializer, see if we've found a load or an undef.
4107   // If we don't find an initial load element, or later load elements are
4108   // non-consecutive, bail out.
4109   for (unsigned i = 0; i < NumElems; ++i) {
4110     SDValue Elt = Elts[i];
4111
4112     if (!Elt.getNode() ||
4113         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4114       return SDValue();
4115     if (!LDBase) {
4116       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4117         return SDValue();
4118       LDBase = cast<LoadSDNode>(Elt.getNode());
4119       LastLoadedElt = i;
4120       continue;
4121     }
4122     if (Elt.getOpcode() == ISD::UNDEF)
4123       continue;
4124
4125     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4126     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4127       return SDValue();
4128     LastLoadedElt = i;
4129   }
4130
4131   // If we have found an entire vector of loads and undefs, then return a large
4132   // load of the entire vector width starting at the base pointer.  If we found
4133   // consecutive loads for the low half, generate a vzext_load node.
4134   if (LastLoadedElt == NumElems - 1) {
4135     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4136       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4137                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4138                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4139     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4140                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4141                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4142                        LDBase->getAlignment());
4143   } else if (NumElems == 4 && LastLoadedElt == 1) {
4144     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4145     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4146     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
4147     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
4148   }
4149   return SDValue();
4150 }
4151
4152 SDValue
4153 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4154   DebugLoc dl = Op.getDebugLoc();
4155   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4156   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4157   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4158   // is present, so AllOnes is ignored.
4159   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4160       (Op.getValueType().getSizeInBits() != 256 &&
4161        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4162     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
4163     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4164     // eliminated on x86-32 hosts.
4165     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
4166       return Op;
4167
4168     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4169       return getOnesVector(Op.getValueType(), DAG, dl);
4170     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4171   }
4172
4173   EVT VT = Op.getValueType();
4174   EVT ExtVT = VT.getVectorElementType();
4175   unsigned EVTBits = ExtVT.getSizeInBits();
4176
4177   unsigned NumElems = Op.getNumOperands();
4178   unsigned NumZero  = 0;
4179   unsigned NumNonZero = 0;
4180   unsigned NonZeros = 0;
4181   bool IsAllConstants = true;
4182   SmallSet<SDValue, 8> Values;
4183   for (unsigned i = 0; i < NumElems; ++i) {
4184     SDValue Elt = Op.getOperand(i);
4185     if (Elt.getOpcode() == ISD::UNDEF)
4186       continue;
4187     Values.insert(Elt);
4188     if (Elt.getOpcode() != ISD::Constant &&
4189         Elt.getOpcode() != ISD::ConstantFP)
4190       IsAllConstants = false;
4191     if (X86::isZeroNode(Elt))
4192       NumZero++;
4193     else {
4194       NonZeros |= (1 << i);
4195       NumNonZero++;
4196     }
4197   }
4198
4199   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4200   if (NumNonZero == 0)
4201     return DAG.getUNDEF(VT);
4202
4203   // Special case for single non-zero, non-undef, element.
4204   if (NumNonZero == 1) {
4205     unsigned Idx = CountTrailingZeros_32(NonZeros);
4206     SDValue Item = Op.getOperand(Idx);
4207
4208     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4209     // the value are obviously zero, truncate the value to i32 and do the
4210     // insertion that way.  Only do this if the value is non-constant or if the
4211     // value is a constant being inserted into element 0.  It is cheaper to do
4212     // a constant pool load than it is to do a movd + shuffle.
4213     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4214         (!IsAllConstants || Idx == 0)) {
4215       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4216         // Handle MMX and SSE both.
4217         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
4218         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
4219
4220         // Truncate the value (which may itself be a constant) to i32, and
4221         // convert it to a vector with movd (S2V+shuffle to zero extend).
4222         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4223         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4224         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4225                                            Subtarget->hasSSE2(), DAG);
4226
4227         // Now we have our 32-bit value zero extended in the low element of
4228         // a vector.  If Idx != 0, swizzle it into place.
4229         if (Idx != 0) {
4230           SmallVector<int, 4> Mask;
4231           Mask.push_back(Idx);
4232           for (unsigned i = 1; i != VecElts; ++i)
4233             Mask.push_back(i);
4234           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4235                                       DAG.getUNDEF(Item.getValueType()),
4236                                       &Mask[0]);
4237         }
4238         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4239       }
4240     }
4241
4242     // If we have a constant or non-constant insertion into the low element of
4243     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4244     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4245     // depending on what the source datatype is.
4246     if (Idx == 0) {
4247       if (NumZero == 0) {
4248         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4249       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4250           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4251         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4252         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4253         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4254                                            DAG);
4255       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4256         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4257         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
4258         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4259         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4260                                            Subtarget->hasSSE2(), DAG);
4261         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4262       }
4263     }
4264
4265     // Is it a vector logical left shift?
4266     if (NumElems == 2 && Idx == 1 &&
4267         X86::isZeroNode(Op.getOperand(0)) &&
4268         !X86::isZeroNode(Op.getOperand(1))) {
4269       unsigned NumBits = VT.getSizeInBits();
4270       return getVShift(true, VT,
4271                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4272                                    VT, Op.getOperand(1)),
4273                        NumBits/2, DAG, *this, dl);
4274     }
4275
4276     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4277       return SDValue();
4278
4279     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4280     // is a non-constant being inserted into an element other than the low one,
4281     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4282     // movd/movss) to move this into the low element, then shuffle it into
4283     // place.
4284     if (EVTBits == 32) {
4285       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4286
4287       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4288       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4289                                          Subtarget->hasSSE2(), DAG);
4290       SmallVector<int, 8> MaskVec;
4291       for (unsigned i = 0; i < NumElems; i++)
4292         MaskVec.push_back(i == Idx ? 0 : 1);
4293       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4294     }
4295   }
4296
4297   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4298   if (Values.size() == 1) {
4299     if (EVTBits == 32) {
4300       // Instead of a shuffle like this:
4301       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4302       // Check if it's possible to issue this instead.
4303       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4304       unsigned Idx = CountTrailingZeros_32(NonZeros);
4305       SDValue Item = Op.getOperand(Idx);
4306       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4307         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4308     }
4309     return SDValue();
4310   }
4311
4312   // A vector full of immediates; various special cases are already
4313   // handled, so this is best done with a single constant-pool load.
4314   if (IsAllConstants)
4315     return SDValue();
4316
4317   // Let legalizer expand 2-wide build_vectors.
4318   if (EVTBits == 64) {
4319     if (NumNonZero == 1) {
4320       // One half is zero or undef.
4321       unsigned Idx = CountTrailingZeros_32(NonZeros);
4322       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4323                                  Op.getOperand(Idx));
4324       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4325                                          Subtarget->hasSSE2(), DAG);
4326     }
4327     return SDValue();
4328   }
4329
4330   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4331   if (EVTBits == 8 && NumElems == 16) {
4332     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4333                                         *this);
4334     if (V.getNode()) return V;
4335   }
4336
4337   if (EVTBits == 16 && NumElems == 8) {
4338     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4339                                       *this);
4340     if (V.getNode()) return V;
4341   }
4342
4343   // If element VT is == 32 bits, turn it into a number of shuffles.
4344   SmallVector<SDValue, 8> V;
4345   V.resize(NumElems);
4346   if (NumElems == 4 && NumZero > 0) {
4347     for (unsigned i = 0; i < 4; ++i) {
4348       bool isZero = !(NonZeros & (1 << i));
4349       if (isZero)
4350         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4351       else
4352         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4353     }
4354
4355     for (unsigned i = 0; i < 2; ++i) {
4356       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4357         default: break;
4358         case 0:
4359           V[i] = V[i*2];  // Must be a zero vector.
4360           break;
4361         case 1:
4362           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4363           break;
4364         case 2:
4365           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4366           break;
4367         case 3:
4368           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4369           break;
4370       }
4371     }
4372
4373     SmallVector<int, 8> MaskVec;
4374     bool Reverse = (NonZeros & 0x3) == 2;
4375     for (unsigned i = 0; i < 2; ++i)
4376       MaskVec.push_back(Reverse ? 1-i : i);
4377     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4378     for (unsigned i = 0; i < 2; ++i)
4379       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4380     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4381   }
4382
4383   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4384     // Check for a build vector of consecutive loads.
4385     for (unsigned i = 0; i < NumElems; ++i)
4386       V[i] = Op.getOperand(i);
4387
4388     // Check for elements which are consecutive loads.
4389     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4390     if (LD.getNode())
4391       return LD;
4392
4393     // For SSE 4.1, use insertps to put the high elements into the low element.
4394     if (getSubtarget()->hasSSE41()) {
4395       SDValue Result;
4396       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4397         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4398       else
4399         Result = DAG.getUNDEF(VT);
4400
4401       for (unsigned i = 1; i < NumElems; ++i) {
4402         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4403         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4404                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4405       }
4406       return Result;
4407     }
4408
4409     // Otherwise, expand into a number of unpckl*, start by extending each of
4410     // our (non-undef) elements to the full vector width with the element in the
4411     // bottom slot of the vector (which generates no code for SSE).
4412     for (unsigned i = 0; i < NumElems; ++i) {
4413       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4414         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4415       else
4416         V[i] = DAG.getUNDEF(VT);
4417     }
4418
4419     // Next, we iteratively mix elements, e.g. for v4f32:
4420     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4421     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4422     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4423     unsigned EltStride = NumElems >> 1;
4424     while (EltStride != 0) {
4425       for (unsigned i = 0; i < EltStride; ++i) {
4426         // If V[i+EltStride] is undef and this is the first round of mixing,
4427         // then it is safe to just drop this shuffle: V[i] is already in the
4428         // right place, the one element (since it's the first round) being
4429         // inserted as undef can be dropped.  This isn't safe for successive
4430         // rounds because they will permute elements within both vectors.
4431         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4432             EltStride == NumElems/2)
4433           continue;
4434
4435         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4436       }
4437       EltStride >>= 1;
4438     }
4439     return V[0];
4440   }
4441   return SDValue();
4442 }
4443
4444 SDValue
4445 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4446   // We support concatenate two MMX registers and place them in a MMX
4447   // register.  This is better than doing a stack convert.
4448   DebugLoc dl = Op.getDebugLoc();
4449   EVT ResVT = Op.getValueType();
4450   assert(Op.getNumOperands() == 2);
4451   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4452          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4453   int Mask[2];
4454   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4455   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4456   InVec = Op.getOperand(1);
4457   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4458     unsigned NumElts = ResVT.getVectorNumElements();
4459     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4460     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4461                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4462   } else {
4463     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4464     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4465     Mask[0] = 0; Mask[1] = 2;
4466     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4467   }
4468   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4469 }
4470
4471 // v8i16 shuffles - Prefer shuffles in the following order:
4472 // 1. [all]   pshuflw, pshufhw, optional move
4473 // 2. [ssse3] 1 x pshufb
4474 // 3. [ssse3] 2 x pshufb + 1 x por
4475 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4476 SDValue
4477 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4478                                             SelectionDAG &DAG) const {
4479   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4480   SDValue V1 = SVOp->getOperand(0);
4481   SDValue V2 = SVOp->getOperand(1);
4482   DebugLoc dl = SVOp->getDebugLoc();
4483   SmallVector<int, 8> MaskVals;
4484
4485   // Determine if more than 1 of the words in each of the low and high quadwords
4486   // of the result come from the same quadword of one of the two inputs.  Undef
4487   // mask values count as coming from any quadword, for better codegen.
4488   SmallVector<unsigned, 4> LoQuad(4);
4489   SmallVector<unsigned, 4> HiQuad(4);
4490   BitVector InputQuads(4);
4491   for (unsigned i = 0; i < 8; ++i) {
4492     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4493     int EltIdx = SVOp->getMaskElt(i);
4494     MaskVals.push_back(EltIdx);
4495     if (EltIdx < 0) {
4496       ++Quad[0];
4497       ++Quad[1];
4498       ++Quad[2];
4499       ++Quad[3];
4500       continue;
4501     }
4502     ++Quad[EltIdx / 4];
4503     InputQuads.set(EltIdx / 4);
4504   }
4505
4506   int BestLoQuad = -1;
4507   unsigned MaxQuad = 1;
4508   for (unsigned i = 0; i < 4; ++i) {
4509     if (LoQuad[i] > MaxQuad) {
4510       BestLoQuad = i;
4511       MaxQuad = LoQuad[i];
4512     }
4513   }
4514
4515   int BestHiQuad = -1;
4516   MaxQuad = 1;
4517   for (unsigned i = 0; i < 4; ++i) {
4518     if (HiQuad[i] > MaxQuad) {
4519       BestHiQuad = i;
4520       MaxQuad = HiQuad[i];
4521     }
4522   }
4523
4524   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4525   // of the two input vectors, shuffle them into one input vector so only a
4526   // single pshufb instruction is necessary. If There are more than 2 input
4527   // quads, disable the next transformation since it does not help SSSE3.
4528   bool V1Used = InputQuads[0] || InputQuads[1];
4529   bool V2Used = InputQuads[2] || InputQuads[3];
4530   if (Subtarget->hasSSSE3()) {
4531     if (InputQuads.count() == 2 && V1Used && V2Used) {
4532       BestLoQuad = InputQuads.find_first();
4533       BestHiQuad = InputQuads.find_next(BestLoQuad);
4534     }
4535     if (InputQuads.count() > 2) {
4536       BestLoQuad = -1;
4537       BestHiQuad = -1;
4538     }
4539   }
4540
4541   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4542   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4543   // words from all 4 input quadwords.
4544   SDValue NewV;
4545   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4546     SmallVector<int, 8> MaskV;
4547     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4548     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4549     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4550                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4551                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4552     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4553
4554     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4555     // source words for the shuffle, to aid later transformations.
4556     bool AllWordsInNewV = true;
4557     bool InOrder[2] = { true, true };
4558     for (unsigned i = 0; i != 8; ++i) {
4559       int idx = MaskVals[i];
4560       if (idx != (int)i)
4561         InOrder[i/4] = false;
4562       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4563         continue;
4564       AllWordsInNewV = false;
4565       break;
4566     }
4567
4568     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4569     if (AllWordsInNewV) {
4570       for (int i = 0; i != 8; ++i) {
4571         int idx = MaskVals[i];
4572         if (idx < 0)
4573           continue;
4574         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4575         if ((idx != i) && idx < 4)
4576           pshufhw = false;
4577         if ((idx != i) && idx > 3)
4578           pshuflw = false;
4579       }
4580       V1 = NewV;
4581       V2Used = false;
4582       BestLoQuad = 0;
4583       BestHiQuad = 1;
4584     }
4585
4586     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4587     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4588     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4589       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4590       unsigned TargetMask = 0;
4591       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4592                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4593       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4594                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4595       V1 = NewV.getOperand(0);
4596       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4597     }
4598   }
4599
4600   // If we have SSSE3, and all words of the result are from 1 input vector,
4601   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4602   // is present, fall back to case 4.
4603   if (Subtarget->hasSSSE3()) {
4604     SmallVector<SDValue,16> pshufbMask;
4605
4606     // If we have elements from both input vectors, set the high bit of the
4607     // shuffle mask element to zero out elements that come from V2 in the V1
4608     // mask, and elements that come from V1 in the V2 mask, so that the two
4609     // results can be OR'd together.
4610     bool TwoInputs = V1Used && V2Used;
4611     for (unsigned i = 0; i != 8; ++i) {
4612       int EltIdx = MaskVals[i] * 2;
4613       if (TwoInputs && (EltIdx >= 16)) {
4614         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4615         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4616         continue;
4617       }
4618       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4619       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4620     }
4621     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4622     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4623                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4624                                  MVT::v16i8, &pshufbMask[0], 16));
4625     if (!TwoInputs)
4626       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4627
4628     // Calculate the shuffle mask for the second input, shuffle it, and
4629     // OR it with the first shuffled input.
4630     pshufbMask.clear();
4631     for (unsigned i = 0; i != 8; ++i) {
4632       int EltIdx = MaskVals[i] * 2;
4633       if (EltIdx < 16) {
4634         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4635         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4636         continue;
4637       }
4638       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4639       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4640     }
4641     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4642     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4643                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4644                                  MVT::v16i8, &pshufbMask[0], 16));
4645     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4646     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4647   }
4648
4649   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4650   // and update MaskVals with new element order.
4651   BitVector InOrder(8);
4652   if (BestLoQuad >= 0) {
4653     SmallVector<int, 8> MaskV;
4654     for (int i = 0; i != 4; ++i) {
4655       int idx = MaskVals[i];
4656       if (idx < 0) {
4657         MaskV.push_back(-1);
4658         InOrder.set(i);
4659       } else if ((idx / 4) == BestLoQuad) {
4660         MaskV.push_back(idx & 3);
4661         InOrder.set(i);
4662       } else {
4663         MaskV.push_back(-1);
4664       }
4665     }
4666     for (unsigned i = 4; i != 8; ++i)
4667       MaskV.push_back(i);
4668     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4669                                 &MaskV[0]);
4670
4671     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4672       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4673                                NewV.getOperand(0),
4674                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4675                                DAG);
4676   }
4677
4678   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4679   // and update MaskVals with the new element order.
4680   if (BestHiQuad >= 0) {
4681     SmallVector<int, 8> MaskV;
4682     for (unsigned i = 0; i != 4; ++i)
4683       MaskV.push_back(i);
4684     for (unsigned i = 4; i != 8; ++i) {
4685       int idx = MaskVals[i];
4686       if (idx < 0) {
4687         MaskV.push_back(-1);
4688         InOrder.set(i);
4689       } else if ((idx / 4) == BestHiQuad) {
4690         MaskV.push_back((idx & 3) + 4);
4691         InOrder.set(i);
4692       } else {
4693         MaskV.push_back(-1);
4694       }
4695     }
4696     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4697                                 &MaskV[0]);
4698
4699     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4700       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4701                               NewV.getOperand(0),
4702                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4703                               DAG);
4704   }
4705
4706   // In case BestHi & BestLo were both -1, which means each quadword has a word
4707   // from each of the four input quadwords, calculate the InOrder bitvector now
4708   // before falling through to the insert/extract cleanup.
4709   if (BestLoQuad == -1 && BestHiQuad == -1) {
4710     NewV = V1;
4711     for (int i = 0; i != 8; ++i)
4712       if (MaskVals[i] < 0 || MaskVals[i] == i)
4713         InOrder.set(i);
4714   }
4715
4716   // The other elements are put in the right place using pextrw and pinsrw.
4717   for (unsigned i = 0; i != 8; ++i) {
4718     if (InOrder[i])
4719       continue;
4720     int EltIdx = MaskVals[i];
4721     if (EltIdx < 0)
4722       continue;
4723     SDValue ExtOp = (EltIdx < 8)
4724     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4725                   DAG.getIntPtrConstant(EltIdx))
4726     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4727                   DAG.getIntPtrConstant(EltIdx - 8));
4728     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4729                        DAG.getIntPtrConstant(i));
4730   }
4731   return NewV;
4732 }
4733
4734 // v16i8 shuffles - Prefer shuffles in the following order:
4735 // 1. [ssse3] 1 x pshufb
4736 // 2. [ssse3] 2 x pshufb + 1 x por
4737 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4738 static
4739 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4740                                  SelectionDAG &DAG,
4741                                  const X86TargetLowering &TLI) {
4742   SDValue V1 = SVOp->getOperand(0);
4743   SDValue V2 = SVOp->getOperand(1);
4744   DebugLoc dl = SVOp->getDebugLoc();
4745   SmallVector<int, 16> MaskVals;
4746   SVOp->getMask(MaskVals);
4747
4748   // If we have SSSE3, case 1 is generated when all result bytes come from
4749   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4750   // present, fall back to case 3.
4751   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4752   bool V1Only = true;
4753   bool V2Only = true;
4754   for (unsigned i = 0; i < 16; ++i) {
4755     int EltIdx = MaskVals[i];
4756     if (EltIdx < 0)
4757       continue;
4758     if (EltIdx < 16)
4759       V2Only = false;
4760     else
4761       V1Only = false;
4762   }
4763
4764   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4765   if (TLI.getSubtarget()->hasSSSE3()) {
4766     SmallVector<SDValue,16> pshufbMask;
4767
4768     // If all result elements are from one input vector, then only translate
4769     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4770     //
4771     // Otherwise, we have elements from both input vectors, and must zero out
4772     // elements that come from V2 in the first mask, and V1 in the second mask
4773     // so that we can OR them together.
4774     bool TwoInputs = !(V1Only || V2Only);
4775     for (unsigned i = 0; i != 16; ++i) {
4776       int EltIdx = MaskVals[i];
4777       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4778         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4779         continue;
4780       }
4781       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4782     }
4783     // If all the elements are from V2, assign it to V1 and return after
4784     // building the first pshufb.
4785     if (V2Only)
4786       V1 = V2;
4787     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4788                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4789                                  MVT::v16i8, &pshufbMask[0], 16));
4790     if (!TwoInputs)
4791       return V1;
4792
4793     // Calculate the shuffle mask for the second input, shuffle it, and
4794     // OR it with the first shuffled input.
4795     pshufbMask.clear();
4796     for (unsigned i = 0; i != 16; ++i) {
4797       int EltIdx = MaskVals[i];
4798       if (EltIdx < 16) {
4799         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4800         continue;
4801       }
4802       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4803     }
4804     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4805                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4806                                  MVT::v16i8, &pshufbMask[0], 16));
4807     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4808   }
4809
4810   // No SSSE3 - Calculate in place words and then fix all out of place words
4811   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4812   // the 16 different words that comprise the two doublequadword input vectors.
4813   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4814   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4815   SDValue NewV = V2Only ? V2 : V1;
4816   for (int i = 0; i != 8; ++i) {
4817     int Elt0 = MaskVals[i*2];
4818     int Elt1 = MaskVals[i*2+1];
4819
4820     // This word of the result is all undef, skip it.
4821     if (Elt0 < 0 && Elt1 < 0)
4822       continue;
4823
4824     // This word of the result is already in the correct place, skip it.
4825     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4826       continue;
4827     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4828       continue;
4829
4830     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4831     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4832     SDValue InsElt;
4833
4834     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4835     // using a single extract together, load it and store it.
4836     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4837       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4838                            DAG.getIntPtrConstant(Elt1 / 2));
4839       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4840                         DAG.getIntPtrConstant(i));
4841       continue;
4842     }
4843
4844     // If Elt1 is defined, extract it from the appropriate source.  If the
4845     // source byte is not also odd, shift the extracted word left 8 bits
4846     // otherwise clear the bottom 8 bits if we need to do an or.
4847     if (Elt1 >= 0) {
4848       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4849                            DAG.getIntPtrConstant(Elt1 / 2));
4850       if ((Elt1 & 1) == 0)
4851         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4852                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4853       else if (Elt0 >= 0)
4854         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4855                              DAG.getConstant(0xFF00, MVT::i16));
4856     }
4857     // If Elt0 is defined, extract it from the appropriate source.  If the
4858     // source byte is not also even, shift the extracted word right 8 bits. If
4859     // Elt1 was also defined, OR the extracted values together before
4860     // inserting them in the result.
4861     if (Elt0 >= 0) {
4862       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4863                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4864       if ((Elt0 & 1) != 0)
4865         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4866                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4867       else if (Elt1 >= 0)
4868         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4869                              DAG.getConstant(0x00FF, MVT::i16));
4870       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4871                          : InsElt0;
4872     }
4873     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4874                        DAG.getIntPtrConstant(i));
4875   }
4876   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4877 }
4878
4879 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4880 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4881 /// done when every pair / quad of shuffle mask elements point to elements in
4882 /// the right sequence. e.g.
4883 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4884 static
4885 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4886                                  SelectionDAG &DAG,
4887                                  const TargetLowering &TLI, DebugLoc dl) {
4888   EVT VT = SVOp->getValueType(0);
4889   SDValue V1 = SVOp->getOperand(0);
4890   SDValue V2 = SVOp->getOperand(1);
4891   unsigned NumElems = VT.getVectorNumElements();
4892   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4893   EVT MaskVT = (NewWidth == 4) ? MVT::v4i16 : MVT::v2i32;
4894   EVT NewVT = MaskVT;
4895   switch (VT.getSimpleVT().SimpleTy) {
4896   default: assert(false && "Unexpected!");
4897   case MVT::v4f32: NewVT = MVT::v2f64; break;
4898   case MVT::v4i32: NewVT = MVT::v2i64; break;
4899   case MVT::v8i16: NewVT = MVT::v4i32; break;
4900   case MVT::v16i8: NewVT = MVT::v4i32; break;
4901   }
4902
4903   if (NewWidth == 2) {
4904     if (VT.isInteger())
4905       NewVT = MVT::v2i64;
4906     else
4907       NewVT = MVT::v2f64;
4908   }
4909   int Scale = NumElems / NewWidth;
4910   SmallVector<int, 8> MaskVec;
4911   for (unsigned i = 0; i < NumElems; i += Scale) {
4912     int StartIdx = -1;
4913     for (int j = 0; j < Scale; ++j) {
4914       int EltIdx = SVOp->getMaskElt(i+j);
4915       if (EltIdx < 0)
4916         continue;
4917       if (StartIdx == -1)
4918         StartIdx = EltIdx - (EltIdx % Scale);
4919       if (EltIdx != StartIdx + j)
4920         return SDValue();
4921     }
4922     if (StartIdx == -1)
4923       MaskVec.push_back(-1);
4924     else
4925       MaskVec.push_back(StartIdx / Scale);
4926   }
4927
4928   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4929   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4930   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4931 }
4932
4933 /// getVZextMovL - Return a zero-extending vector move low node.
4934 ///
4935 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4936                             SDValue SrcOp, SelectionDAG &DAG,
4937                             const X86Subtarget *Subtarget, DebugLoc dl) {
4938   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4939     LoadSDNode *LD = NULL;
4940     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4941       LD = dyn_cast<LoadSDNode>(SrcOp);
4942     if (!LD) {
4943       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4944       // instead.
4945       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4946       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4947           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4948           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4949           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4950         // PR2108
4951         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4952         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4953                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4954                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4955                                                    OpVT,
4956                                                    SrcOp.getOperand(0)
4957                                                           .getOperand(0))));
4958       }
4959     }
4960   }
4961
4962   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4963                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4964                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4965                                              OpVT, SrcOp)));
4966 }
4967
4968 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4969 /// shuffles.
4970 static SDValue
4971 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4972   SDValue V1 = SVOp->getOperand(0);
4973   SDValue V2 = SVOp->getOperand(1);
4974   DebugLoc dl = SVOp->getDebugLoc();
4975   EVT VT = SVOp->getValueType(0);
4976
4977   SmallVector<std::pair<int, int>, 8> Locs;
4978   Locs.resize(4);
4979   SmallVector<int, 8> Mask1(4U, -1);
4980   SmallVector<int, 8> PermMask;
4981   SVOp->getMask(PermMask);
4982
4983   unsigned NumHi = 0;
4984   unsigned NumLo = 0;
4985   for (unsigned i = 0; i != 4; ++i) {
4986     int Idx = PermMask[i];
4987     if (Idx < 0) {
4988       Locs[i] = std::make_pair(-1, -1);
4989     } else {
4990       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4991       if (Idx < 4) {
4992         Locs[i] = std::make_pair(0, NumLo);
4993         Mask1[NumLo] = Idx;
4994         NumLo++;
4995       } else {
4996         Locs[i] = std::make_pair(1, NumHi);
4997         if (2+NumHi < 4)
4998           Mask1[2+NumHi] = Idx;
4999         NumHi++;
5000       }
5001     }
5002   }
5003
5004   if (NumLo <= 2 && NumHi <= 2) {
5005     // If no more than two elements come from either vector. This can be
5006     // implemented with two shuffles. First shuffle gather the elements.
5007     // The second shuffle, which takes the first shuffle as both of its
5008     // vector operands, put the elements into the right order.
5009     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5010
5011     SmallVector<int, 8> Mask2(4U, -1);
5012
5013     for (unsigned i = 0; i != 4; ++i) {
5014       if (Locs[i].first == -1)
5015         continue;
5016       else {
5017         unsigned Idx = (i < 2) ? 0 : 4;
5018         Idx += Locs[i].first * 2 + Locs[i].second;
5019         Mask2[i] = Idx;
5020       }
5021     }
5022
5023     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5024   } else if (NumLo == 3 || NumHi == 3) {
5025     // Otherwise, we must have three elements from one vector, call it X, and
5026     // one element from the other, call it Y.  First, use a shufps to build an
5027     // intermediate vector with the one element from Y and the element from X
5028     // that will be in the same half in the final destination (the indexes don't
5029     // matter). Then, use a shufps to build the final vector, taking the half
5030     // containing the element from Y from the intermediate, and the other half
5031     // from X.
5032     if (NumHi == 3) {
5033       // Normalize it so the 3 elements come from V1.
5034       CommuteVectorShuffleMask(PermMask, VT);
5035       std::swap(V1, V2);
5036     }
5037
5038     // Find the element from V2.
5039     unsigned HiIndex;
5040     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5041       int Val = PermMask[HiIndex];
5042       if (Val < 0)
5043         continue;
5044       if (Val >= 4)
5045         break;
5046     }
5047
5048     Mask1[0] = PermMask[HiIndex];
5049     Mask1[1] = -1;
5050     Mask1[2] = PermMask[HiIndex^1];
5051     Mask1[3] = -1;
5052     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5053
5054     if (HiIndex >= 2) {
5055       Mask1[0] = PermMask[0];
5056       Mask1[1] = PermMask[1];
5057       Mask1[2] = HiIndex & 1 ? 6 : 4;
5058       Mask1[3] = HiIndex & 1 ? 4 : 6;
5059       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5060     } else {
5061       Mask1[0] = HiIndex & 1 ? 2 : 0;
5062       Mask1[1] = HiIndex & 1 ? 0 : 2;
5063       Mask1[2] = PermMask[2];
5064       Mask1[3] = PermMask[3];
5065       if (Mask1[2] >= 0)
5066         Mask1[2] += 4;
5067       if (Mask1[3] >= 0)
5068         Mask1[3] += 4;
5069       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5070     }
5071   }
5072
5073   // Break it into (shuffle shuffle_hi, shuffle_lo).
5074   Locs.clear();
5075   SmallVector<int,8> LoMask(4U, -1);
5076   SmallVector<int,8> HiMask(4U, -1);
5077
5078   SmallVector<int,8> *MaskPtr = &LoMask;
5079   unsigned MaskIdx = 0;
5080   unsigned LoIdx = 0;
5081   unsigned HiIdx = 2;
5082   for (unsigned i = 0; i != 4; ++i) {
5083     if (i == 2) {
5084       MaskPtr = &HiMask;
5085       MaskIdx = 1;
5086       LoIdx = 0;
5087       HiIdx = 2;
5088     }
5089     int Idx = PermMask[i];
5090     if (Idx < 0) {
5091       Locs[i] = std::make_pair(-1, -1);
5092     } else if (Idx < 4) {
5093       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5094       (*MaskPtr)[LoIdx] = Idx;
5095       LoIdx++;
5096     } else {
5097       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5098       (*MaskPtr)[HiIdx] = Idx;
5099       HiIdx++;
5100     }
5101   }
5102
5103   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5104   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5105   SmallVector<int, 8> MaskOps;
5106   for (unsigned i = 0; i != 4; ++i) {
5107     if (Locs[i].first == -1) {
5108       MaskOps.push_back(-1);
5109     } else {
5110       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5111       MaskOps.push_back(Idx);
5112     }
5113   }
5114   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5115 }
5116
5117 static bool MayFoldVectorLoad(SDValue V) {
5118   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5119     V = V.getOperand(0);
5120   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5121     V = V.getOperand(0);
5122   if (MayFoldLoad(V))
5123     return true;
5124   return false;
5125 }
5126
5127 static
5128 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5129                         bool HasSSE2) {
5130   SDValue V1 = Op.getOperand(0);
5131   SDValue V2 = Op.getOperand(1);
5132   EVT VT = Op.getValueType();
5133
5134   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5135
5136   if (HasSSE2 && VT == MVT::v2f64)
5137     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5138
5139   // v4f32 or v4i32
5140   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5141 }
5142
5143 static
5144 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5145   SDValue V1 = Op.getOperand(0);
5146   SDValue V2 = Op.getOperand(1);
5147   EVT VT = Op.getValueType();
5148
5149   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5150          "unsupported shuffle type");
5151
5152   if (V2.getOpcode() == ISD::UNDEF)
5153     V2 = V1;
5154
5155   // v4i32 or v4f32
5156   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5157 }
5158
5159 static
5160 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5161   SDValue V1 = Op.getOperand(0);
5162   SDValue V2 = Op.getOperand(1);
5163   EVT VT = Op.getValueType();
5164   unsigned NumElems = VT.getVectorNumElements();
5165
5166   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5167   // operand of these instructions is only memory, so check if there's a
5168   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5169   // same masks.
5170   bool CanFoldLoad = false;
5171
5172   // Trivial case, when V2 comes from a load.
5173   if (MayFoldVectorLoad(V2))
5174     CanFoldLoad = true;
5175
5176   // When V1 is a load, it can be folded later into a store in isel, example:
5177   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5178   //    turns into:
5179   //  (MOVLPSmr addr:$src1, VR128:$src2)
5180   // So, recognize this potential and also use MOVLPS or MOVLPD
5181   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5182     CanFoldLoad = true;
5183
5184   if (CanFoldLoad) {
5185     if (HasSSE2 && NumElems == 2)
5186       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5187
5188     if (NumElems == 4)
5189       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5190   }
5191
5192   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5193   // movl and movlp will both match v2i64, but v2i64 is never matched by
5194   // movl earlier because we make it strict to avoid messing with the movlp load
5195   // folding logic (see the code above getMOVLP call). Match it here then,
5196   // this is horrible, but will stay like this until we move all shuffle
5197   // matching to x86 specific nodes. Note that for the 1st condition all
5198   // types are matched with movsd.
5199   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5200     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5201   else if (HasSSE2)
5202     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5203
5204
5205   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5206
5207   // Invert the operand order and use SHUFPS to match it.
5208   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5209                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5210 }
5211
5212 static unsigned getUNPCKLOpcode(EVT VT) {
5213   switch(VT.getSimpleVT().SimpleTy) {
5214   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5215   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5216   case MVT::v4f32: return X86ISD::UNPCKLPS;
5217   case MVT::v2f64: return X86ISD::UNPCKLPD;
5218   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5219   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5220   default:
5221     llvm_unreachable("Unknow type for unpckl");
5222   }
5223   return 0;
5224 }
5225
5226 SDValue
5227 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5228   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5229   SDValue V1 = Op.getOperand(0);
5230   SDValue V2 = Op.getOperand(1);
5231   EVT VT = Op.getValueType();
5232   DebugLoc dl = Op.getDebugLoc();
5233   unsigned NumElems = VT.getVectorNumElements();
5234   bool isMMX = VT.getSizeInBits() == 64;
5235   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5236   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5237   bool V1IsSplat = false;
5238   bool V2IsSplat = false;
5239   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5240   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5241   MachineFunction &MF = DAG.getMachineFunction();
5242   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5243
5244   if (isZeroShuffle(SVOp))
5245     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5246
5247   // Promote splats to v4f32.
5248   if (SVOp->isSplat()) {
5249     if (isMMX || NumElems < 4)
5250       return Op;
5251     return PromoteSplat(SVOp, DAG);
5252   }
5253
5254   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5255   // do it!
5256   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5257     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5258     if (NewOp.getNode())
5259       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5260                          LowerVECTOR_SHUFFLE(NewOp, DAG));
5261   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5262     // FIXME: Figure out a cleaner way to do this.
5263     // Try to make use of movq to zero out the top part.
5264     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5265       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5266       if (NewOp.getNode()) {
5267         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5268           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5269                               DAG, Subtarget, dl);
5270       }
5271     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5272       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5273       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5274         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5275                             DAG, Subtarget, dl);
5276     }
5277   }
5278
5279   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp)) {
5280     // NOTE: isPSHUFDMask can also match this mask, if speed is more
5281     // important than size here, this will be matched by pshufd
5282     if (VT == MVT::v4f32)
5283       return getTargetShuffleNode(X86ISD::UNPCKLPS, dl, VT, V1, V1, DAG);
5284     if (HasSSE2 && VT == MVT::v16i8)
5285       return getTargetShuffleNode(X86ISD::PUNPCKLBW, dl, VT, V1, V1, DAG);
5286     if (HasSSE2 && VT == MVT::v8i16)
5287       return getTargetShuffleNode(X86ISD::PUNPCKLWD, dl, VT, V1, V1, DAG);
5288     if (HasSSE2 && VT == MVT::v4i32)
5289       return getTargetShuffleNode(X86ISD::PUNPCKLDQ, dl, VT, V1, V1, DAG);
5290   }
5291
5292   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp)) {
5293     // NOTE: isPSHUFDMask can also match this mask, if speed is more
5294     // important than size here, this will be matched by pshufd
5295     if (VT == MVT::v4f32)
5296       return getTargetShuffleNode(X86ISD::UNPCKHPS, dl, VT, V1, V1, DAG);
5297     if (HasSSE2 && VT == MVT::v16i8)
5298       return getTargetShuffleNode(X86ISD::PUNPCKHBW, dl, VT, V1, V1, DAG);
5299     if (HasSSE2 && VT == MVT::v8i16)
5300       return getTargetShuffleNode(X86ISD::PUNPCKHWD, dl, VT, V1, V1, DAG);
5301     if (HasSSE2 && VT == MVT::v4i32)
5302       return getTargetShuffleNode(X86ISD::PUNPCKHDQ, dl, VT, V1, V1, DAG);
5303   }
5304
5305   if (X86::isPSHUFDMask(SVOp)) {
5306     // The actual implementation will match the mask in the if above and then
5307     // during isel it can match several different instructions, not only pshufd
5308     // as its name says, sad but true, emulate the behavior for now...
5309     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5310         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5311
5312     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5313
5314     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5315       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5316
5317     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5318       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5319                                   TargetMask, DAG);
5320
5321     if (VT == MVT::v4f32)
5322       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5323                                   TargetMask, DAG);
5324   }
5325
5326   // Check if this can be converted into a logical shift.
5327   bool isLeft = false;
5328   unsigned ShAmt = 0;
5329   SDValue ShVal;
5330   bool isShift = getSubtarget()->hasSSE2() &&
5331     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5332   if (isShift && ShVal.hasOneUse()) {
5333     // If the shifted value has multiple uses, it may be cheaper to use
5334     // v_set0 + movlhps or movhlps, etc.
5335     EVT EltVT = VT.getVectorElementType();
5336     ShAmt *= EltVT.getSizeInBits();
5337     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5338   }
5339
5340   if (X86::isMOVLMask(SVOp)) {
5341     if (V1IsUndef)
5342       return V2;
5343     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5344       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5345     if (!isMMX && !X86::isMOVLPMask(SVOp)) {
5346       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5347         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5348
5349       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5350         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5351     }
5352   }
5353
5354   // FIXME: fold these into legal mask.
5355   if (!isMMX) {
5356     if (X86::isMOVLHPSMask(SVOp) &&
5357        (!X86::isUNPCKLMask(SVOp) || MayFoldVectorLoad(V2)))
5358       return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5359
5360     if (X86::isMOVHLPSMask(SVOp))
5361       return getMOVHighToLow(Op, dl, DAG);
5362
5363     if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5364       return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5365
5366     if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5367       return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5368
5369     if (X86::isMOVLPMask(SVOp))
5370       return getMOVLP(Op, dl, DAG, HasSSE2);
5371   }
5372
5373   if (ShouldXformToMOVHLPS(SVOp) ||
5374       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5375     return CommuteVectorShuffle(SVOp, DAG);
5376
5377   if (isShift) {
5378     // No better options. Use a vshl / vsrl.
5379     EVT EltVT = VT.getVectorElementType();
5380     ShAmt *= EltVT.getSizeInBits();
5381     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5382   }
5383
5384   bool Commuted = false;
5385   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5386   // 1,1,1,1 -> v8i16 though.
5387   V1IsSplat = isSplatVector(V1.getNode());
5388   V2IsSplat = isSplatVector(V2.getNode());
5389
5390   // Canonicalize the splat or undef, if present, to be on the RHS.
5391   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5392     Op = CommuteVectorShuffle(SVOp, DAG);
5393     SVOp = cast<ShuffleVectorSDNode>(Op);
5394     V1 = SVOp->getOperand(0);
5395     V2 = SVOp->getOperand(1);
5396     std::swap(V1IsSplat, V2IsSplat);
5397     std::swap(V1IsUndef, V2IsUndef);
5398     Commuted = true;
5399   }
5400
5401   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5402     // Shuffling low element of v1 into undef, just return v1.
5403     if (V2IsUndef)
5404       return V1;
5405     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5406     // the instruction selector will not match, so get a canonical MOVL with
5407     // swapped operands to undo the commute.
5408     return getMOVL(DAG, dl, VT, V2, V1);
5409   }
5410
5411   if (X86::isUNPCKLMask(SVOp))
5412     return (isMMX) ?
5413       Op : getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5414
5415   if (X86::isUNPCKHMask(SVOp))
5416     return Op;
5417
5418   if (V2IsSplat) {
5419     // Normalize mask so all entries that point to V2 points to its first
5420     // element then try to match unpck{h|l} again. If match, return a
5421     // new vector_shuffle with the corrected mask.
5422     SDValue NewMask = NormalizeMask(SVOp, DAG);
5423     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5424     if (NSVOp != SVOp) {
5425       if (X86::isUNPCKLMask(NSVOp, true)) {
5426         return NewMask;
5427       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5428         return NewMask;
5429       }
5430     }
5431   }
5432
5433   if (Commuted) {
5434     // Commute is back and try unpck* again.
5435     // FIXME: this seems wrong.
5436     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5437     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5438
5439     if (X86::isUNPCKLMask(NewSVOp))
5440       return (isMMX) ?
5441         Op : getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
5442
5443     if (X86::isUNPCKHMask(NewSVOp))
5444       return NewOp;
5445   }
5446
5447   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
5448
5449   // Normalize the node to match x86 shuffle ops if needed
5450   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5451     return CommuteVectorShuffle(SVOp, DAG);
5452
5453   // Check for legal shuffle and return?
5454   SmallVector<int, 16> PermMask;
5455   SVOp->getMask(PermMask);
5456   if (isShuffleMaskLegal(PermMask, VT))
5457     return Op;
5458
5459   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5460   if (VT == MVT::v8i16) {
5461     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5462     if (NewOp.getNode())
5463       return NewOp;
5464   }
5465
5466   if (VT == MVT::v16i8) {
5467     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5468     if (NewOp.getNode())
5469       return NewOp;
5470   }
5471
5472   // Handle all 4 wide cases with a number of shuffles except for MMX.
5473   if (NumElems == 4 && !isMMX)
5474     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5475
5476   return SDValue();
5477 }
5478
5479 SDValue
5480 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5481                                                 SelectionDAG &DAG) const {
5482   EVT VT = Op.getValueType();
5483   DebugLoc dl = Op.getDebugLoc();
5484   if (VT.getSizeInBits() == 8) {
5485     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5486                                     Op.getOperand(0), Op.getOperand(1));
5487     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5488                                     DAG.getValueType(VT));
5489     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5490   } else if (VT.getSizeInBits() == 16) {
5491     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5492     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5493     if (Idx == 0)
5494       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5495                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5496                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5497                                                  MVT::v4i32,
5498                                                  Op.getOperand(0)),
5499                                      Op.getOperand(1)));
5500     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5501                                     Op.getOperand(0), Op.getOperand(1));
5502     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5503                                     DAG.getValueType(VT));
5504     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5505   } else if (VT == MVT::f32) {
5506     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5507     // the result back to FR32 register. It's only worth matching if the
5508     // result has a single use which is a store or a bitcast to i32.  And in
5509     // the case of a store, it's not worth it if the index is a constant 0,
5510     // because a MOVSSmr can be used instead, which is smaller and faster.
5511     if (!Op.hasOneUse())
5512       return SDValue();
5513     SDNode *User = *Op.getNode()->use_begin();
5514     if ((User->getOpcode() != ISD::STORE ||
5515          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5516           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5517         (User->getOpcode() != ISD::BIT_CONVERT ||
5518          User->getValueType(0) != MVT::i32))
5519       return SDValue();
5520     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5521                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5522                                               Op.getOperand(0)),
5523                                               Op.getOperand(1));
5524     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5525   } else if (VT == MVT::i32) {
5526     // ExtractPS works with constant index.
5527     if (isa<ConstantSDNode>(Op.getOperand(1)))
5528       return Op;
5529   }
5530   return SDValue();
5531 }
5532
5533
5534 SDValue
5535 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5536                                            SelectionDAG &DAG) const {
5537   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5538     return SDValue();
5539
5540   if (Subtarget->hasSSE41()) {
5541     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5542     if (Res.getNode())
5543       return Res;
5544   }
5545
5546   EVT VT = Op.getValueType();
5547   DebugLoc dl = Op.getDebugLoc();
5548   // TODO: handle v16i8.
5549   if (VT.getSizeInBits() == 16) {
5550     SDValue Vec = Op.getOperand(0);
5551     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5552     if (Idx == 0)
5553       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5554                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5555                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5556                                                  MVT::v4i32, Vec),
5557                                      Op.getOperand(1)));
5558     // Transform it so it match pextrw which produces a 32-bit result.
5559     EVT EltVT = MVT::i32;
5560     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5561                                     Op.getOperand(0), Op.getOperand(1));
5562     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5563                                     DAG.getValueType(VT));
5564     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5565   } else if (VT.getSizeInBits() == 32) {
5566     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5567     if (Idx == 0)
5568       return Op;
5569
5570     // SHUFPS the element to the lowest double word, then movss.
5571     int Mask[4] = { Idx, -1, -1, -1 };
5572     EVT VVT = Op.getOperand(0).getValueType();
5573     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5574                                        DAG.getUNDEF(VVT), Mask);
5575     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5576                        DAG.getIntPtrConstant(0));
5577   } else if (VT.getSizeInBits() == 64) {
5578     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5579     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5580     //        to match extract_elt for f64.
5581     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5582     if (Idx == 0)
5583       return Op;
5584
5585     // UNPCKHPD the element to the lowest double word, then movsd.
5586     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5587     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5588     int Mask[2] = { 1, -1 };
5589     EVT VVT = Op.getOperand(0).getValueType();
5590     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5591                                        DAG.getUNDEF(VVT), Mask);
5592     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5593                        DAG.getIntPtrConstant(0));
5594   }
5595
5596   return SDValue();
5597 }
5598
5599 SDValue
5600 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5601                                                SelectionDAG &DAG) const {
5602   EVT VT = Op.getValueType();
5603   EVT EltVT = VT.getVectorElementType();
5604   DebugLoc dl = Op.getDebugLoc();
5605
5606   SDValue N0 = Op.getOperand(0);
5607   SDValue N1 = Op.getOperand(1);
5608   SDValue N2 = Op.getOperand(2);
5609
5610   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5611       isa<ConstantSDNode>(N2)) {
5612     unsigned Opc;
5613     if (VT == MVT::v8i16)
5614       Opc = X86ISD::PINSRW;
5615     else if (VT == MVT::v4i16)
5616       Opc = X86ISD::MMX_PINSRW;
5617     else if (VT == MVT::v16i8)
5618       Opc = X86ISD::PINSRB;
5619     else
5620       Opc = X86ISD::PINSRB;
5621
5622     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5623     // argument.
5624     if (N1.getValueType() != MVT::i32)
5625       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5626     if (N2.getValueType() != MVT::i32)
5627       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5628     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5629   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5630     // Bits [7:6] of the constant are the source select.  This will always be
5631     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5632     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5633     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5634     // Bits [5:4] of the constant are the destination select.  This is the
5635     //  value of the incoming immediate.
5636     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5637     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5638     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5639     // Create this as a scalar to vector..
5640     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5641     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5642   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5643     // PINSR* works with constant index.
5644     return Op;
5645   }
5646   return SDValue();
5647 }
5648
5649 SDValue
5650 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5651   EVT VT = Op.getValueType();
5652   EVT EltVT = VT.getVectorElementType();
5653
5654   if (Subtarget->hasSSE41())
5655     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5656
5657   if (EltVT == MVT::i8)
5658     return SDValue();
5659
5660   DebugLoc dl = Op.getDebugLoc();
5661   SDValue N0 = Op.getOperand(0);
5662   SDValue N1 = Op.getOperand(1);
5663   SDValue N2 = Op.getOperand(2);
5664
5665   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5666     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5667     // as its second argument.
5668     if (N1.getValueType() != MVT::i32)
5669       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5670     if (N2.getValueType() != MVT::i32)
5671       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5672     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5673                        dl, VT, N0, N1, N2);
5674   }
5675   return SDValue();
5676 }
5677
5678 SDValue
5679 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5680   DebugLoc dl = Op.getDebugLoc();
5681
5682   if (Op.getValueType() == MVT::v1i64 &&
5683       Op.getOperand(0).getValueType() == MVT::i64)
5684     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5685
5686   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5687   EVT VT = MVT::v2i32;
5688   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5689   default: break;
5690   case MVT::v16i8:
5691   case MVT::v8i16:
5692     VT = MVT::v4i32;
5693     break;
5694   }
5695   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5696                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5697 }
5698
5699 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5700 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5701 // one of the above mentioned nodes. It has to be wrapped because otherwise
5702 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5703 // be used to form addressing mode. These wrapped nodes will be selected
5704 // into MOV32ri.
5705 SDValue
5706 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5707   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5708
5709   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5710   // global base reg.
5711   unsigned char OpFlag = 0;
5712   unsigned WrapperKind = X86ISD::Wrapper;
5713   CodeModel::Model M = getTargetMachine().getCodeModel();
5714
5715   if (Subtarget->isPICStyleRIPRel() &&
5716       (M == CodeModel::Small || M == CodeModel::Kernel))
5717     WrapperKind = X86ISD::WrapperRIP;
5718   else if (Subtarget->isPICStyleGOT())
5719     OpFlag = X86II::MO_GOTOFF;
5720   else if (Subtarget->isPICStyleStubPIC())
5721     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5722
5723   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5724                                              CP->getAlignment(),
5725                                              CP->getOffset(), OpFlag);
5726   DebugLoc DL = CP->getDebugLoc();
5727   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5728   // With PIC, the address is actually $g + Offset.
5729   if (OpFlag) {
5730     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5731                          DAG.getNode(X86ISD::GlobalBaseReg,
5732                                      DebugLoc(), getPointerTy()),
5733                          Result);
5734   }
5735
5736   return Result;
5737 }
5738
5739 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5740   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5741
5742   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5743   // global base reg.
5744   unsigned char OpFlag = 0;
5745   unsigned WrapperKind = X86ISD::Wrapper;
5746   CodeModel::Model M = getTargetMachine().getCodeModel();
5747
5748   if (Subtarget->isPICStyleRIPRel() &&
5749       (M == CodeModel::Small || M == CodeModel::Kernel))
5750     WrapperKind = X86ISD::WrapperRIP;
5751   else if (Subtarget->isPICStyleGOT())
5752     OpFlag = X86II::MO_GOTOFF;
5753   else if (Subtarget->isPICStyleStubPIC())
5754     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5755
5756   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5757                                           OpFlag);
5758   DebugLoc DL = JT->getDebugLoc();
5759   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5760
5761   // With PIC, the address is actually $g + Offset.
5762   if (OpFlag) {
5763     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5764                          DAG.getNode(X86ISD::GlobalBaseReg,
5765                                      DebugLoc(), getPointerTy()),
5766                          Result);
5767   }
5768
5769   return Result;
5770 }
5771
5772 SDValue
5773 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5774   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5775
5776   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5777   // global base reg.
5778   unsigned char OpFlag = 0;
5779   unsigned WrapperKind = X86ISD::Wrapper;
5780   CodeModel::Model M = getTargetMachine().getCodeModel();
5781
5782   if (Subtarget->isPICStyleRIPRel() &&
5783       (M == CodeModel::Small || M == CodeModel::Kernel))
5784     WrapperKind = X86ISD::WrapperRIP;
5785   else if (Subtarget->isPICStyleGOT())
5786     OpFlag = X86II::MO_GOTOFF;
5787   else if (Subtarget->isPICStyleStubPIC())
5788     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5789
5790   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5791
5792   DebugLoc DL = Op.getDebugLoc();
5793   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5794
5795
5796   // With PIC, the address is actually $g + Offset.
5797   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5798       !Subtarget->is64Bit()) {
5799     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5800                          DAG.getNode(X86ISD::GlobalBaseReg,
5801                                      DebugLoc(), getPointerTy()),
5802                          Result);
5803   }
5804
5805   return Result;
5806 }
5807
5808 SDValue
5809 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5810   // Create the TargetBlockAddressAddress node.
5811   unsigned char OpFlags =
5812     Subtarget->ClassifyBlockAddressReference();
5813   CodeModel::Model M = getTargetMachine().getCodeModel();
5814   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5815   DebugLoc dl = Op.getDebugLoc();
5816   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5817                                        /*isTarget=*/true, OpFlags);
5818
5819   if (Subtarget->isPICStyleRIPRel() &&
5820       (M == CodeModel::Small || M == CodeModel::Kernel))
5821     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5822   else
5823     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5824
5825   // With PIC, the address is actually $g + Offset.
5826   if (isGlobalRelativeToPICBase(OpFlags)) {
5827     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5828                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5829                          Result);
5830   }
5831
5832   return Result;
5833 }
5834
5835 SDValue
5836 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5837                                       int64_t Offset,
5838                                       SelectionDAG &DAG) const {
5839   // Create the TargetGlobalAddress node, folding in the constant
5840   // offset if it is legal.
5841   unsigned char OpFlags =
5842     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5843   CodeModel::Model M = getTargetMachine().getCodeModel();
5844   SDValue Result;
5845   if (OpFlags == X86II::MO_NO_FLAG &&
5846       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5847     // A direct static reference to a global.
5848     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5849     Offset = 0;
5850   } else {
5851     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5852   }
5853
5854   if (Subtarget->isPICStyleRIPRel() &&
5855       (M == CodeModel::Small || M == CodeModel::Kernel))
5856     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5857   else
5858     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5859
5860   // With PIC, the address is actually $g + Offset.
5861   if (isGlobalRelativeToPICBase(OpFlags)) {
5862     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5863                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5864                          Result);
5865   }
5866
5867   // For globals that require a load from a stub to get the address, emit the
5868   // load.
5869   if (isGlobalStubReference(OpFlags))
5870     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5871                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5872
5873   // If there was a non-zero offset that we didn't fold, create an explicit
5874   // addition for it.
5875   if (Offset != 0)
5876     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5877                          DAG.getConstant(Offset, getPointerTy()));
5878
5879   return Result;
5880 }
5881
5882 SDValue
5883 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5884   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5885   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5886   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5887 }
5888
5889 static SDValue
5890 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5891            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5892            unsigned char OperandFlags) {
5893   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5894   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5895   DebugLoc dl = GA->getDebugLoc();
5896   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5897                                            GA->getValueType(0),
5898                                            GA->getOffset(),
5899                                            OperandFlags);
5900   if (InFlag) {
5901     SDValue Ops[] = { Chain,  TGA, *InFlag };
5902     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5903   } else {
5904     SDValue Ops[]  = { Chain, TGA };
5905     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5906   }
5907
5908   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5909   MFI->setAdjustsStack(true);
5910
5911   SDValue Flag = Chain.getValue(1);
5912   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5913 }
5914
5915 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5916 static SDValue
5917 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5918                                 const EVT PtrVT) {
5919   SDValue InFlag;
5920   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5921   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5922                                      DAG.getNode(X86ISD::GlobalBaseReg,
5923                                                  DebugLoc(), PtrVT), InFlag);
5924   InFlag = Chain.getValue(1);
5925
5926   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5927 }
5928
5929 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5930 static SDValue
5931 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5932                                 const EVT PtrVT) {
5933   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5934                     X86::RAX, X86II::MO_TLSGD);
5935 }
5936
5937 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5938 // "local exec" model.
5939 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5940                                    const EVT PtrVT, TLSModel::Model model,
5941                                    bool is64Bit) {
5942   DebugLoc dl = GA->getDebugLoc();
5943   // Get the Thread Pointer
5944   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5945                              DebugLoc(), PtrVT,
5946                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5947                                              MVT::i32));
5948
5949   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5950                                       NULL, 0, false, false, 0);
5951
5952   unsigned char OperandFlags = 0;
5953   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5954   // initialexec.
5955   unsigned WrapperKind = X86ISD::Wrapper;
5956   if (model == TLSModel::LocalExec) {
5957     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5958   } else if (is64Bit) {
5959     assert(model == TLSModel::InitialExec);
5960     OperandFlags = X86II::MO_GOTTPOFF;
5961     WrapperKind = X86ISD::WrapperRIP;
5962   } else {
5963     assert(model == TLSModel::InitialExec);
5964     OperandFlags = X86II::MO_INDNTPOFF;
5965   }
5966
5967   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5968   // exec)
5969   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5970                                            GA->getValueType(0),
5971                                            GA->getOffset(), OperandFlags);
5972   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5973
5974   if (model == TLSModel::InitialExec)
5975     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5976                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5977
5978   // The address of the thread local variable is the add of the thread
5979   // pointer with the offset of the variable.
5980   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5981 }
5982
5983 SDValue
5984 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5985
5986   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5987   const GlobalValue *GV = GA->getGlobal();
5988
5989   if (Subtarget->isTargetELF()) {
5990     // TODO: implement the "local dynamic" model
5991     // TODO: implement the "initial exec"model for pic executables
5992
5993     // If GV is an alias then use the aliasee for determining
5994     // thread-localness.
5995     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5996       GV = GA->resolveAliasedGlobal(false);
5997
5998     TLSModel::Model model
5999       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6000
6001     switch (model) {
6002       case TLSModel::GeneralDynamic:
6003       case TLSModel::LocalDynamic: // not implemented
6004         if (Subtarget->is64Bit())
6005           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6006         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6007
6008       case TLSModel::InitialExec:
6009       case TLSModel::LocalExec:
6010         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6011                                    Subtarget->is64Bit());
6012     }
6013   } else if (Subtarget->isTargetDarwin()) {
6014     // Darwin only has one model of TLS.  Lower to that.
6015     unsigned char OpFlag = 0;
6016     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6017                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6018
6019     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6020     // global base reg.
6021     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6022                   !Subtarget->is64Bit();
6023     if (PIC32)
6024       OpFlag = X86II::MO_TLVP_PIC_BASE;
6025     else
6026       OpFlag = X86II::MO_TLVP;
6027     DebugLoc DL = Op.getDebugLoc();
6028     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6029                                                 getPointerTy(),
6030                                                 GA->getOffset(), OpFlag);
6031     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6032
6033     // With PIC32, the address is actually $g + Offset.
6034     if (PIC32)
6035       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6036                            DAG.getNode(X86ISD::GlobalBaseReg,
6037                                        DebugLoc(), getPointerTy()),
6038                            Offset);
6039
6040     // Lowering the machine isd will make sure everything is in the right
6041     // location.
6042     SDValue Args[] = { Offset };
6043     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
6044
6045     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6046     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6047     MFI->setAdjustsStack(true);
6048
6049     // And our return value (tls address) is in the standard call return value
6050     // location.
6051     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6052     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6053   }
6054
6055   assert(false &&
6056          "TLS not implemented for this target.");
6057
6058   llvm_unreachable("Unreachable");
6059   return SDValue();
6060 }
6061
6062
6063 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6064 /// take a 2 x i32 value to shift plus a shift amount.
6065 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6066   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6067   EVT VT = Op.getValueType();
6068   unsigned VTBits = VT.getSizeInBits();
6069   DebugLoc dl = Op.getDebugLoc();
6070   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6071   SDValue ShOpLo = Op.getOperand(0);
6072   SDValue ShOpHi = Op.getOperand(1);
6073   SDValue ShAmt  = Op.getOperand(2);
6074   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6075                                      DAG.getConstant(VTBits - 1, MVT::i8))
6076                        : DAG.getConstant(0, VT);
6077
6078   SDValue Tmp2, Tmp3;
6079   if (Op.getOpcode() == ISD::SHL_PARTS) {
6080     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6081     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6082   } else {
6083     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6084     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6085   }
6086
6087   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6088                                 DAG.getConstant(VTBits, MVT::i8));
6089   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6090                              AndNode, DAG.getConstant(0, MVT::i8));
6091
6092   SDValue Hi, Lo;
6093   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6094   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6095   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6096
6097   if (Op.getOpcode() == ISD::SHL_PARTS) {
6098     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6099     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6100   } else {
6101     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6102     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6103   }
6104
6105   SDValue Ops[2] = { Lo, Hi };
6106   return DAG.getMergeValues(Ops, 2, dl);
6107 }
6108
6109 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6110                                            SelectionDAG &DAG) const {
6111   EVT SrcVT = Op.getOperand(0).getValueType();
6112
6113   if (SrcVT.isVector()) {
6114     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
6115       return Op;
6116     }
6117     return SDValue();
6118   }
6119
6120   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6121          "Unknown SINT_TO_FP to lower!");
6122
6123   // These are really Legal; return the operand so the caller accepts it as
6124   // Legal.
6125   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6126     return Op;
6127   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6128       Subtarget->is64Bit()) {
6129     return Op;
6130   }
6131
6132   DebugLoc dl = Op.getDebugLoc();
6133   unsigned Size = SrcVT.getSizeInBits()/8;
6134   MachineFunction &MF = DAG.getMachineFunction();
6135   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6136   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6137   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6138                                StackSlot,
6139                                PseudoSourceValue::getFixedStack(SSFI), 0,
6140                                false, false, 0);
6141   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6142 }
6143
6144 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6145                                      SDValue StackSlot,
6146                                      SelectionDAG &DAG) const {
6147   // Build the FILD
6148   DebugLoc dl = Op.getDebugLoc();
6149   SDVTList Tys;
6150   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6151   if (useSSE)
6152     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
6153   else
6154     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6155   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6156   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
6157                                Tys, Ops, array_lengthof(Ops));
6158
6159   if (useSSE) {
6160     Chain = Result.getValue(1);
6161     SDValue InFlag = Result.getValue(2);
6162
6163     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6164     // shouldn't be necessary except that RFP cannot be live across
6165     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6166     MachineFunction &MF = DAG.getMachineFunction();
6167     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
6168     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6169     Tys = DAG.getVTList(MVT::Other);
6170     SDValue Ops[] = {
6171       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6172     };
6173     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
6174     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
6175                          PseudoSourceValue::getFixedStack(SSFI), 0,
6176                          false, false, 0);
6177   }
6178
6179   return Result;
6180 }
6181
6182 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6183 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6184                                                SelectionDAG &DAG) const {
6185   // This algorithm is not obvious. Here it is in C code, more or less:
6186   /*
6187     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6188       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6189       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6190
6191       // Copy ints to xmm registers.
6192       __m128i xh = _mm_cvtsi32_si128( hi );
6193       __m128i xl = _mm_cvtsi32_si128( lo );
6194
6195       // Combine into low half of a single xmm register.
6196       __m128i x = _mm_unpacklo_epi32( xh, xl );
6197       __m128d d;
6198       double sd;
6199
6200       // Merge in appropriate exponents to give the integer bits the right
6201       // magnitude.
6202       x = _mm_unpacklo_epi32( x, exp );
6203
6204       // Subtract away the biases to deal with the IEEE-754 double precision
6205       // implicit 1.
6206       d = _mm_sub_pd( (__m128d) x, bias );
6207
6208       // All conversions up to here are exact. The correctly rounded result is
6209       // calculated using the current rounding mode using the following
6210       // horizontal add.
6211       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6212       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6213                                 // store doesn't really need to be here (except
6214                                 // maybe to zero the other double)
6215       return sd;
6216     }
6217   */
6218
6219   DebugLoc dl = Op.getDebugLoc();
6220   LLVMContext *Context = DAG.getContext();
6221
6222   // Build some magic constants.
6223   std::vector<Constant*> CV0;
6224   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6225   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6226   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6227   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6228   Constant *C0 = ConstantVector::get(CV0);
6229   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6230
6231   std::vector<Constant*> CV1;
6232   CV1.push_back(
6233     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6234   CV1.push_back(
6235     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6236   Constant *C1 = ConstantVector::get(CV1);
6237   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6238
6239   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6240                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6241                                         Op.getOperand(0),
6242                                         DAG.getIntPtrConstant(1)));
6243   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6244                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6245                                         Op.getOperand(0),
6246                                         DAG.getIntPtrConstant(0)));
6247   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6248   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6249                               PseudoSourceValue::getConstantPool(), 0,
6250                               false, false, 16);
6251   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6252   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6253   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6254                               PseudoSourceValue::getConstantPool(), 0,
6255                               false, false, 16);
6256   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6257
6258   // Add the halves; easiest way is to swap them into another reg first.
6259   int ShufMask[2] = { 1, -1 };
6260   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6261                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6262   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6263   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6264                      DAG.getIntPtrConstant(0));
6265 }
6266
6267 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6268 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6269                                                SelectionDAG &DAG) const {
6270   DebugLoc dl = Op.getDebugLoc();
6271   // FP constant to bias correct the final result.
6272   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6273                                    MVT::f64);
6274
6275   // Load the 32-bit value into an XMM register.
6276   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6277                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6278                                          Op.getOperand(0),
6279                                          DAG.getIntPtrConstant(0)));
6280
6281   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6282                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6283                      DAG.getIntPtrConstant(0));
6284
6285   // Or the load with the bias.
6286   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6287                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6288                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6289                                                    MVT::v2f64, Load)),
6290                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6291                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6292                                                    MVT::v2f64, Bias)));
6293   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6294                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6295                    DAG.getIntPtrConstant(0));
6296
6297   // Subtract the bias.
6298   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6299
6300   // Handle final rounding.
6301   EVT DestVT = Op.getValueType();
6302
6303   if (DestVT.bitsLT(MVT::f64)) {
6304     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6305                        DAG.getIntPtrConstant(0));
6306   } else if (DestVT.bitsGT(MVT::f64)) {
6307     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6308   }
6309
6310   // Handle final rounding.
6311   return Sub;
6312 }
6313
6314 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6315                                            SelectionDAG &DAG) const {
6316   SDValue N0 = Op.getOperand(0);
6317   DebugLoc dl = Op.getDebugLoc();
6318
6319   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6320   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6321   // the optimization here.
6322   if (DAG.SignBitIsZero(N0))
6323     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6324
6325   EVT SrcVT = N0.getValueType();
6326   EVT DstVT = Op.getValueType();
6327   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6328     return LowerUINT_TO_FP_i64(Op, DAG);
6329   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6330     return LowerUINT_TO_FP_i32(Op, DAG);
6331
6332   // Make a 64-bit buffer, and use it to build an FILD.
6333   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6334   if (SrcVT == MVT::i32) {
6335     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6336     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6337                                      getPointerTy(), StackSlot, WordOff);
6338     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6339                                   StackSlot, NULL, 0, false, false, 0);
6340     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6341                                   OffsetSlot, NULL, 0, false, false, 0);
6342     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6343     return Fild;
6344   }
6345
6346   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6347   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6348                                 StackSlot, NULL, 0, false, false, 0);
6349   // For i64 source, we need to add the appropriate power of 2 if the input
6350   // was negative.  This is the same as the optimization in
6351   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6352   // we must be careful to do the computation in x87 extended precision, not
6353   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6354   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6355   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6356   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
6357
6358   APInt FF(32, 0x5F800000ULL);
6359
6360   // Check whether the sign bit is set.
6361   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6362                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6363                                  ISD::SETLT);
6364
6365   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6366   SDValue FudgePtr = DAG.getConstantPool(
6367                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6368                                          getPointerTy());
6369
6370   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6371   SDValue Zero = DAG.getIntPtrConstant(0);
6372   SDValue Four = DAG.getIntPtrConstant(4);
6373   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6374                                Zero, Four);
6375   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6376
6377   // Load the value out, extending it from f32 to f80.
6378   // FIXME: Avoid the extend by constructing the right constant pool?
6379   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6380                                  FudgePtr, PseudoSourceValue::getConstantPool(),
6381                                  0, MVT::f32, false, false, 4);
6382   // Extend everything to 80 bits to force it to be done on x87.
6383   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6384   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6385 }
6386
6387 std::pair<SDValue,SDValue> X86TargetLowering::
6388 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6389   DebugLoc dl = Op.getDebugLoc();
6390
6391   EVT DstTy = Op.getValueType();
6392
6393   if (!IsSigned) {
6394     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6395     DstTy = MVT::i64;
6396   }
6397
6398   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6399          DstTy.getSimpleVT() >= MVT::i16 &&
6400          "Unknown FP_TO_SINT to lower!");
6401
6402   // These are really Legal.
6403   if (DstTy == MVT::i32 &&
6404       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6405     return std::make_pair(SDValue(), SDValue());
6406   if (Subtarget->is64Bit() &&
6407       DstTy == MVT::i64 &&
6408       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6409     return std::make_pair(SDValue(), SDValue());
6410
6411   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6412   // stack slot.
6413   MachineFunction &MF = DAG.getMachineFunction();
6414   unsigned MemSize = DstTy.getSizeInBits()/8;
6415   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6416   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6417
6418   unsigned Opc;
6419   switch (DstTy.getSimpleVT().SimpleTy) {
6420   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6421   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6422   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6423   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6424   }
6425
6426   SDValue Chain = DAG.getEntryNode();
6427   SDValue Value = Op.getOperand(0);
6428   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
6429     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6430     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
6431                          PseudoSourceValue::getFixedStack(SSFI), 0,
6432                          false, false, 0);
6433     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6434     SDValue Ops[] = {
6435       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
6436     };
6437     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
6438     Chain = Value.getValue(1);
6439     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6440     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6441   }
6442
6443   // Build the FP_TO_INT*_IN_MEM
6444   SDValue Ops[] = { Chain, Value, StackSlot };
6445   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
6446
6447   return std::make_pair(FIST, StackSlot);
6448 }
6449
6450 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6451                                            SelectionDAG &DAG) const {
6452   if (Op.getValueType().isVector()) {
6453     if (Op.getValueType() == MVT::v2i32 &&
6454         Op.getOperand(0).getValueType() == MVT::v2f64) {
6455       return Op;
6456     }
6457     return SDValue();
6458   }
6459
6460   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6461   SDValue FIST = Vals.first, StackSlot = Vals.second;
6462   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6463   if (FIST.getNode() == 0) return Op;
6464
6465   // Load the result.
6466   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6467                      FIST, StackSlot, NULL, 0, false, false, 0);
6468 }
6469
6470 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6471                                            SelectionDAG &DAG) const {
6472   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6473   SDValue FIST = Vals.first, StackSlot = Vals.second;
6474   assert(FIST.getNode() && "Unexpected failure");
6475
6476   // Load the result.
6477   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6478                      FIST, StackSlot, NULL, 0, false, false, 0);
6479 }
6480
6481 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6482                                      SelectionDAG &DAG) const {
6483   LLVMContext *Context = DAG.getContext();
6484   DebugLoc dl = Op.getDebugLoc();
6485   EVT VT = Op.getValueType();
6486   EVT EltVT = VT;
6487   if (VT.isVector())
6488     EltVT = VT.getVectorElementType();
6489   std::vector<Constant*> CV;
6490   if (EltVT == MVT::f64) {
6491     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6492     CV.push_back(C);
6493     CV.push_back(C);
6494   } else {
6495     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6496     CV.push_back(C);
6497     CV.push_back(C);
6498     CV.push_back(C);
6499     CV.push_back(C);
6500   }
6501   Constant *C = ConstantVector::get(CV);
6502   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6503   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6504                              PseudoSourceValue::getConstantPool(), 0,
6505                              false, false, 16);
6506   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6507 }
6508
6509 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6510   LLVMContext *Context = DAG.getContext();
6511   DebugLoc dl = Op.getDebugLoc();
6512   EVT VT = Op.getValueType();
6513   EVT EltVT = VT;
6514   if (VT.isVector())
6515     EltVT = VT.getVectorElementType();
6516   std::vector<Constant*> CV;
6517   if (EltVT == MVT::f64) {
6518     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6519     CV.push_back(C);
6520     CV.push_back(C);
6521   } else {
6522     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6523     CV.push_back(C);
6524     CV.push_back(C);
6525     CV.push_back(C);
6526     CV.push_back(C);
6527   }
6528   Constant *C = ConstantVector::get(CV);
6529   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6530   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6531                              PseudoSourceValue::getConstantPool(), 0,
6532                              false, false, 16);
6533   if (VT.isVector()) {
6534     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6535                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6536                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6537                                 Op.getOperand(0)),
6538                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6539   } else {
6540     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6541   }
6542 }
6543
6544 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6545   LLVMContext *Context = DAG.getContext();
6546   SDValue Op0 = Op.getOperand(0);
6547   SDValue Op1 = Op.getOperand(1);
6548   DebugLoc dl = Op.getDebugLoc();
6549   EVT VT = Op.getValueType();
6550   EVT SrcVT = Op1.getValueType();
6551
6552   // If second operand is smaller, extend it first.
6553   if (SrcVT.bitsLT(VT)) {
6554     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6555     SrcVT = VT;
6556   }
6557   // And if it is bigger, shrink it first.
6558   if (SrcVT.bitsGT(VT)) {
6559     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6560     SrcVT = VT;
6561   }
6562
6563   // At this point the operands and the result should have the same
6564   // type, and that won't be f80 since that is not custom lowered.
6565
6566   // First get the sign bit of second operand.
6567   std::vector<Constant*> CV;
6568   if (SrcVT == MVT::f64) {
6569     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6570     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6571   } else {
6572     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6573     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6574     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6575     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6576   }
6577   Constant *C = ConstantVector::get(CV);
6578   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6579   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6580                               PseudoSourceValue::getConstantPool(), 0,
6581                               false, false, 16);
6582   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6583
6584   // Shift sign bit right or left if the two operands have different types.
6585   if (SrcVT.bitsGT(VT)) {
6586     // Op0 is MVT::f32, Op1 is MVT::f64.
6587     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6588     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6589                           DAG.getConstant(32, MVT::i32));
6590     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6591     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6592                           DAG.getIntPtrConstant(0));
6593   }
6594
6595   // Clear first operand sign bit.
6596   CV.clear();
6597   if (VT == MVT::f64) {
6598     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6599     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6600   } else {
6601     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6602     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6603     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6604     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6605   }
6606   C = ConstantVector::get(CV);
6607   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6608   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6609                               PseudoSourceValue::getConstantPool(), 0,
6610                               false, false, 16);
6611   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6612
6613   // Or the value with the sign bit.
6614   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6615 }
6616
6617 /// Emit nodes that will be selected as "test Op0,Op0", or something
6618 /// equivalent.
6619 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6620                                     SelectionDAG &DAG) const {
6621   DebugLoc dl = Op.getDebugLoc();
6622
6623   // CF and OF aren't always set the way we want. Determine which
6624   // of these we need.
6625   bool NeedCF = false;
6626   bool NeedOF = false;
6627   switch (X86CC) {
6628   default: break;
6629   case X86::COND_A: case X86::COND_AE:
6630   case X86::COND_B: case X86::COND_BE:
6631     NeedCF = true;
6632     break;
6633   case X86::COND_G: case X86::COND_GE:
6634   case X86::COND_L: case X86::COND_LE:
6635   case X86::COND_O: case X86::COND_NO:
6636     NeedOF = true;
6637     break;
6638   }
6639
6640   // See if we can use the EFLAGS value from the operand instead of
6641   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6642   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6643   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6644     // Emit a CMP with 0, which is the TEST pattern.
6645     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6646                        DAG.getConstant(0, Op.getValueType()));
6647
6648   unsigned Opcode = 0;
6649   unsigned NumOperands = 0;
6650   switch (Op.getNode()->getOpcode()) {
6651   case ISD::ADD:
6652     // Due to an isel shortcoming, be conservative if this add is likely to be
6653     // selected as part of a load-modify-store instruction. When the root node
6654     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6655     // uses of other nodes in the match, such as the ADD in this case. This
6656     // leads to the ADD being left around and reselected, with the result being
6657     // two adds in the output.  Alas, even if none our users are stores, that
6658     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6659     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6660     // climbing the DAG back to the root, and it doesn't seem to be worth the
6661     // effort.
6662     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6663            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6664       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6665         goto default_case;
6666
6667     if (ConstantSDNode *C =
6668         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6669       // An add of one will be selected as an INC.
6670       if (C->getAPIntValue() == 1) {
6671         Opcode = X86ISD::INC;
6672         NumOperands = 1;
6673         break;
6674       }
6675
6676       // An add of negative one (subtract of one) will be selected as a DEC.
6677       if (C->getAPIntValue().isAllOnesValue()) {
6678         Opcode = X86ISD::DEC;
6679         NumOperands = 1;
6680         break;
6681       }
6682     }
6683
6684     // Otherwise use a regular EFLAGS-setting add.
6685     Opcode = X86ISD::ADD;
6686     NumOperands = 2;
6687     break;
6688   case ISD::AND: {
6689     // If the primary and result isn't used, don't bother using X86ISD::AND,
6690     // because a TEST instruction will be better.
6691     bool NonFlagUse = false;
6692     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6693            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6694       SDNode *User = *UI;
6695       unsigned UOpNo = UI.getOperandNo();
6696       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6697         // Look pass truncate.
6698         UOpNo = User->use_begin().getOperandNo();
6699         User = *User->use_begin();
6700       }
6701
6702       if (User->getOpcode() != ISD::BRCOND &&
6703           User->getOpcode() != ISD::SETCC &&
6704           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6705         NonFlagUse = true;
6706         break;
6707       }
6708     }
6709
6710     if (!NonFlagUse)
6711       break;
6712   }
6713     // FALL THROUGH
6714   case ISD::SUB:
6715   case ISD::OR:
6716   case ISD::XOR:
6717     // Due to the ISEL shortcoming noted above, be conservative if this op is
6718     // likely to be selected as part of a load-modify-store instruction.
6719     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6720            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6721       if (UI->getOpcode() == ISD::STORE)
6722         goto default_case;
6723
6724     // Otherwise use a regular EFLAGS-setting instruction.
6725     switch (Op.getNode()->getOpcode()) {
6726     default: llvm_unreachable("unexpected operator!");
6727     case ISD::SUB: Opcode = X86ISD::SUB; break;
6728     case ISD::OR:  Opcode = X86ISD::OR;  break;
6729     case ISD::XOR: Opcode = X86ISD::XOR; break;
6730     case ISD::AND: Opcode = X86ISD::AND; break;
6731     }
6732
6733     NumOperands = 2;
6734     break;
6735   case X86ISD::ADD:
6736   case X86ISD::SUB:
6737   case X86ISD::INC:
6738   case X86ISD::DEC:
6739   case X86ISD::OR:
6740   case X86ISD::XOR:
6741   case X86ISD::AND:
6742     return SDValue(Op.getNode(), 1);
6743   default:
6744   default_case:
6745     break;
6746   }
6747
6748   if (Opcode == 0)
6749     // Emit a CMP with 0, which is the TEST pattern.
6750     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6751                        DAG.getConstant(0, Op.getValueType()));
6752
6753   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6754   SmallVector<SDValue, 4> Ops;
6755   for (unsigned i = 0; i != NumOperands; ++i)
6756     Ops.push_back(Op.getOperand(i));
6757
6758   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6759   DAG.ReplaceAllUsesWith(Op, New);
6760   return SDValue(New.getNode(), 1);
6761 }
6762
6763 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6764 /// equivalent.
6765 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6766                                    SelectionDAG &DAG) const {
6767   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6768     if (C->getAPIntValue() == 0)
6769       return EmitTest(Op0, X86CC, DAG);
6770
6771   DebugLoc dl = Op0.getDebugLoc();
6772   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6773 }
6774
6775 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6776 /// if it's possible.
6777 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6778                                      DebugLoc dl, SelectionDAG &DAG) const {
6779   SDValue Op0 = And.getOperand(0);
6780   SDValue Op1 = And.getOperand(1);
6781   if (Op0.getOpcode() == ISD::TRUNCATE)
6782     Op0 = Op0.getOperand(0);
6783   if (Op1.getOpcode() == ISD::TRUNCATE)
6784     Op1 = Op1.getOperand(0);
6785
6786   SDValue LHS, RHS;
6787   if (Op1.getOpcode() == ISD::SHL)
6788     std::swap(Op0, Op1);
6789   if (Op0.getOpcode() == ISD::SHL) {
6790     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6791       if (And00C->getZExtValue() == 1) {
6792         // If we looked past a truncate, check that it's only truncating away
6793         // known zeros.
6794         unsigned BitWidth = Op0.getValueSizeInBits();
6795         unsigned AndBitWidth = And.getValueSizeInBits();
6796         if (BitWidth > AndBitWidth) {
6797           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6798           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6799           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6800             return SDValue();
6801         }
6802         LHS = Op1;
6803         RHS = Op0.getOperand(1);
6804       }
6805   } else if (Op1.getOpcode() == ISD::Constant) {
6806     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6807     SDValue AndLHS = Op0;
6808     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6809       LHS = AndLHS.getOperand(0);
6810       RHS = AndLHS.getOperand(1);
6811     }
6812   }
6813
6814   if (LHS.getNode()) {
6815     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6816     // instruction.  Since the shift amount is in-range-or-undefined, we know
6817     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6818     // the encoding for the i16 version is larger than the i32 version.
6819     // Also promote i16 to i32 for performance / code size reason.
6820     if (LHS.getValueType() == MVT::i8 ||
6821         LHS.getValueType() == MVT::i16)
6822       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6823
6824     // If the operand types disagree, extend the shift amount to match.  Since
6825     // BT ignores high bits (like shifts) we can use anyextend.
6826     if (LHS.getValueType() != RHS.getValueType())
6827       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6828
6829     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6830     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6831     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6832                        DAG.getConstant(Cond, MVT::i8), BT);
6833   }
6834
6835   return SDValue();
6836 }
6837
6838 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6839   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6840   SDValue Op0 = Op.getOperand(0);
6841   SDValue Op1 = Op.getOperand(1);
6842   DebugLoc dl = Op.getDebugLoc();
6843   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6844
6845   // Optimize to BT if possible.
6846   // Lower (X & (1 << N)) == 0 to BT(X, N).
6847   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6848   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6849   if (Op0.getOpcode() == ISD::AND &&
6850       Op0.hasOneUse() &&
6851       Op1.getOpcode() == ISD::Constant &&
6852       cast<ConstantSDNode>(Op1)->isNullValue() &&
6853       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6854     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6855     if (NewSetCC.getNode())
6856       return NewSetCC;
6857   }
6858
6859   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6860   if (Op0.getOpcode() == X86ISD::SETCC &&
6861       Op1.getOpcode() == ISD::Constant &&
6862       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6863        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6864       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6865     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6866     bool Invert = (CC == ISD::SETNE) ^
6867       cast<ConstantSDNode>(Op1)->isNullValue();
6868     if (Invert)
6869       CCode = X86::GetOppositeBranchCondition(CCode);
6870     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6871                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6872   }
6873
6874   bool isFP = Op1.getValueType().isFloatingPoint();
6875   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6876   if (X86CC == X86::COND_INVALID)
6877     return SDValue();
6878
6879   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6880
6881   // Use sbb x, x to materialize carry bit into a GPR.
6882   if (X86CC == X86::COND_B)
6883     return DAG.getNode(ISD::AND, dl, MVT::i8,
6884                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6885                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6886                        DAG.getConstant(1, MVT::i8));
6887
6888   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6889                      DAG.getConstant(X86CC, MVT::i8), Cond);
6890 }
6891
6892 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6893   SDValue Cond;
6894   SDValue Op0 = Op.getOperand(0);
6895   SDValue Op1 = Op.getOperand(1);
6896   SDValue CC = Op.getOperand(2);
6897   EVT VT = Op.getValueType();
6898   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6899   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6900   DebugLoc dl = Op.getDebugLoc();
6901
6902   if (isFP) {
6903     unsigned SSECC = 8;
6904     EVT VT0 = Op0.getValueType();
6905     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6906     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6907     bool Swap = false;
6908
6909     switch (SetCCOpcode) {
6910     default: break;
6911     case ISD::SETOEQ:
6912     case ISD::SETEQ:  SSECC = 0; break;
6913     case ISD::SETOGT:
6914     case ISD::SETGT: Swap = true; // Fallthrough
6915     case ISD::SETLT:
6916     case ISD::SETOLT: SSECC = 1; break;
6917     case ISD::SETOGE:
6918     case ISD::SETGE: Swap = true; // Fallthrough
6919     case ISD::SETLE:
6920     case ISD::SETOLE: SSECC = 2; break;
6921     case ISD::SETUO:  SSECC = 3; break;
6922     case ISD::SETUNE:
6923     case ISD::SETNE:  SSECC = 4; break;
6924     case ISD::SETULE: Swap = true;
6925     case ISD::SETUGE: SSECC = 5; break;
6926     case ISD::SETULT: Swap = true;
6927     case ISD::SETUGT: SSECC = 6; break;
6928     case ISD::SETO:   SSECC = 7; break;
6929     }
6930     if (Swap)
6931       std::swap(Op0, Op1);
6932
6933     // In the two special cases we can't handle, emit two comparisons.
6934     if (SSECC == 8) {
6935       if (SetCCOpcode == ISD::SETUEQ) {
6936         SDValue UNORD, EQ;
6937         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6938         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6939         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6940       }
6941       else if (SetCCOpcode == ISD::SETONE) {
6942         SDValue ORD, NEQ;
6943         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6944         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6945         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6946       }
6947       llvm_unreachable("Illegal FP comparison");
6948     }
6949     // Handle all other FP comparisons here.
6950     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6951   }
6952
6953   // We are handling one of the integer comparisons here.  Since SSE only has
6954   // GT and EQ comparisons for integer, swapping operands and multiple
6955   // operations may be required for some comparisons.
6956   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6957   bool Swap = false, Invert = false, FlipSigns = false;
6958
6959   switch (VT.getSimpleVT().SimpleTy) {
6960   default: break;
6961   case MVT::v8i8:
6962   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6963   case MVT::v4i16:
6964   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6965   case MVT::v2i32:
6966   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6967   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6968   }
6969
6970   switch (SetCCOpcode) {
6971   default: break;
6972   case ISD::SETNE:  Invert = true;
6973   case ISD::SETEQ:  Opc = EQOpc; break;
6974   case ISD::SETLT:  Swap = true;
6975   case ISD::SETGT:  Opc = GTOpc; break;
6976   case ISD::SETGE:  Swap = true;
6977   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6978   case ISD::SETULT: Swap = true;
6979   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6980   case ISD::SETUGE: Swap = true;
6981   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6982   }
6983   if (Swap)
6984     std::swap(Op0, Op1);
6985
6986   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6987   // bits of the inputs before performing those operations.
6988   if (FlipSigns) {
6989     EVT EltVT = VT.getVectorElementType();
6990     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6991                                       EltVT);
6992     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6993     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6994                                     SignBits.size());
6995     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6996     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6997   }
6998
6999   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7000
7001   // If the logical-not of the result is required, perform that now.
7002   if (Invert)
7003     Result = DAG.getNOT(dl, Result, VT);
7004
7005   return Result;
7006 }
7007
7008 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7009 static bool isX86LogicalCmp(SDValue Op) {
7010   unsigned Opc = Op.getNode()->getOpcode();
7011   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7012     return true;
7013   if (Op.getResNo() == 1 &&
7014       (Opc == X86ISD::ADD ||
7015        Opc == X86ISD::SUB ||
7016        Opc == X86ISD::SMUL ||
7017        Opc == X86ISD::UMUL ||
7018        Opc == X86ISD::INC ||
7019        Opc == X86ISD::DEC ||
7020        Opc == X86ISD::OR ||
7021        Opc == X86ISD::XOR ||
7022        Opc == X86ISD::AND))
7023     return true;
7024
7025   return false;
7026 }
7027
7028 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7029   bool addTest = true;
7030   SDValue Cond  = Op.getOperand(0);
7031   DebugLoc dl = Op.getDebugLoc();
7032   SDValue CC;
7033
7034   if (Cond.getOpcode() == ISD::SETCC) {
7035     SDValue NewCond = LowerSETCC(Cond, DAG);
7036     if (NewCond.getNode())
7037       Cond = NewCond;
7038   }
7039
7040   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
7041   SDValue Op1 = Op.getOperand(1);
7042   SDValue Op2 = Op.getOperand(2);
7043   if (Cond.getOpcode() == X86ISD::SETCC &&
7044       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
7045     SDValue Cmp = Cond.getOperand(1);
7046     if (Cmp.getOpcode() == X86ISD::CMP) {
7047       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
7048       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7049       ConstantSDNode *RHSC =
7050         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
7051       if (N1C && N1C->isAllOnesValue() &&
7052           N2C && N2C->isNullValue() &&
7053           RHSC && RHSC->isNullValue()) {
7054         SDValue CmpOp0 = Cmp.getOperand(0);
7055         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7056                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7057         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
7058                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7059       }
7060     }
7061   }
7062
7063   // Look pass (and (setcc_carry (cmp ...)), 1).
7064   if (Cond.getOpcode() == ISD::AND &&
7065       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7066     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7067     if (C && C->getAPIntValue() == 1)
7068       Cond = Cond.getOperand(0);
7069   }
7070
7071   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7072   // setting operand in place of the X86ISD::SETCC.
7073   if (Cond.getOpcode() == X86ISD::SETCC ||
7074       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7075     CC = Cond.getOperand(0);
7076
7077     SDValue Cmp = Cond.getOperand(1);
7078     unsigned Opc = Cmp.getOpcode();
7079     EVT VT = Op.getValueType();
7080
7081     bool IllegalFPCMov = false;
7082     if (VT.isFloatingPoint() && !VT.isVector() &&
7083         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7084       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7085
7086     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7087         Opc == X86ISD::BT) { // FIXME
7088       Cond = Cmp;
7089       addTest = false;
7090     }
7091   }
7092
7093   if (addTest) {
7094     // Look pass the truncate.
7095     if (Cond.getOpcode() == ISD::TRUNCATE)
7096       Cond = Cond.getOperand(0);
7097
7098     // We know the result of AND is compared against zero. Try to match
7099     // it to BT.
7100     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7101       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7102       if (NewSetCC.getNode()) {
7103         CC = NewSetCC.getOperand(0);
7104         Cond = NewSetCC.getOperand(1);
7105         addTest = false;
7106       }
7107     }
7108   }
7109
7110   if (addTest) {
7111     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7112     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7113   }
7114
7115   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7116   // condition is true.
7117   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
7118   SDValue Ops[] = { Op2, Op1, CC, Cond };
7119   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
7120 }
7121
7122 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7123 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7124 // from the AND / OR.
7125 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7126   Opc = Op.getOpcode();
7127   if (Opc != ISD::OR && Opc != ISD::AND)
7128     return false;
7129   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7130           Op.getOperand(0).hasOneUse() &&
7131           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7132           Op.getOperand(1).hasOneUse());
7133 }
7134
7135 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7136 // 1 and that the SETCC node has a single use.
7137 static bool isXor1OfSetCC(SDValue Op) {
7138   if (Op.getOpcode() != ISD::XOR)
7139     return false;
7140   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7141   if (N1C && N1C->getAPIntValue() == 1) {
7142     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7143       Op.getOperand(0).hasOneUse();
7144   }
7145   return false;
7146 }
7147
7148 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7149   bool addTest = true;
7150   SDValue Chain = Op.getOperand(0);
7151   SDValue Cond  = Op.getOperand(1);
7152   SDValue Dest  = Op.getOperand(2);
7153   DebugLoc dl = Op.getDebugLoc();
7154   SDValue CC;
7155
7156   if (Cond.getOpcode() == ISD::SETCC) {
7157     SDValue NewCond = LowerSETCC(Cond, DAG);
7158     if (NewCond.getNode())
7159       Cond = NewCond;
7160   }
7161 #if 0
7162   // FIXME: LowerXALUO doesn't handle these!!
7163   else if (Cond.getOpcode() == X86ISD::ADD  ||
7164            Cond.getOpcode() == X86ISD::SUB  ||
7165            Cond.getOpcode() == X86ISD::SMUL ||
7166            Cond.getOpcode() == X86ISD::UMUL)
7167     Cond = LowerXALUO(Cond, DAG);
7168 #endif
7169
7170   // Look pass (and (setcc_carry (cmp ...)), 1).
7171   if (Cond.getOpcode() == ISD::AND &&
7172       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7173     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7174     if (C && C->getAPIntValue() == 1)
7175       Cond = Cond.getOperand(0);
7176   }
7177
7178   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7179   // setting operand in place of the X86ISD::SETCC.
7180   if (Cond.getOpcode() == X86ISD::SETCC ||
7181       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7182     CC = Cond.getOperand(0);
7183
7184     SDValue Cmp = Cond.getOperand(1);
7185     unsigned Opc = Cmp.getOpcode();
7186     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7187     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7188       Cond = Cmp;
7189       addTest = false;
7190     } else {
7191       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7192       default: break;
7193       case X86::COND_O:
7194       case X86::COND_B:
7195         // These can only come from an arithmetic instruction with overflow,
7196         // e.g. SADDO, UADDO.
7197         Cond = Cond.getNode()->getOperand(1);
7198         addTest = false;
7199         break;
7200       }
7201     }
7202   } else {
7203     unsigned CondOpc;
7204     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7205       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7206       if (CondOpc == ISD::OR) {
7207         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7208         // two branches instead of an explicit OR instruction with a
7209         // separate test.
7210         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7211             isX86LogicalCmp(Cmp)) {
7212           CC = Cond.getOperand(0).getOperand(0);
7213           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7214                               Chain, Dest, CC, Cmp);
7215           CC = Cond.getOperand(1).getOperand(0);
7216           Cond = Cmp;
7217           addTest = false;
7218         }
7219       } else { // ISD::AND
7220         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7221         // two branches instead of an explicit AND instruction with a
7222         // separate test. However, we only do this if this block doesn't
7223         // have a fall-through edge, because this requires an explicit
7224         // jmp when the condition is false.
7225         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7226             isX86LogicalCmp(Cmp) &&
7227             Op.getNode()->hasOneUse()) {
7228           X86::CondCode CCode =
7229             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7230           CCode = X86::GetOppositeBranchCondition(CCode);
7231           CC = DAG.getConstant(CCode, MVT::i8);
7232           SDNode *User = *Op.getNode()->use_begin();
7233           // Look for an unconditional branch following this conditional branch.
7234           // We need this because we need to reverse the successors in order
7235           // to implement FCMP_OEQ.
7236           if (User->getOpcode() == ISD::BR) {
7237             SDValue FalseBB = User->getOperand(1);
7238             SDNode *NewBR =
7239               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7240             assert(NewBR == User);
7241             (void)NewBR;
7242             Dest = FalseBB;
7243
7244             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7245                                 Chain, Dest, CC, Cmp);
7246             X86::CondCode CCode =
7247               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7248             CCode = X86::GetOppositeBranchCondition(CCode);
7249             CC = DAG.getConstant(CCode, MVT::i8);
7250             Cond = Cmp;
7251             addTest = false;
7252           }
7253         }
7254       }
7255     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7256       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7257       // It should be transformed during dag combiner except when the condition
7258       // is set by a arithmetics with overflow node.
7259       X86::CondCode CCode =
7260         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7261       CCode = X86::GetOppositeBranchCondition(CCode);
7262       CC = DAG.getConstant(CCode, MVT::i8);
7263       Cond = Cond.getOperand(0).getOperand(1);
7264       addTest = false;
7265     }
7266   }
7267
7268   if (addTest) {
7269     // Look pass the truncate.
7270     if (Cond.getOpcode() == ISD::TRUNCATE)
7271       Cond = Cond.getOperand(0);
7272
7273     // We know the result of AND is compared against zero. Try to match
7274     // it to BT.
7275     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7276       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7277       if (NewSetCC.getNode()) {
7278         CC = NewSetCC.getOperand(0);
7279         Cond = NewSetCC.getOperand(1);
7280         addTest = false;
7281       }
7282     }
7283   }
7284
7285   if (addTest) {
7286     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7287     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7288   }
7289   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7290                      Chain, Dest, CC, Cond);
7291 }
7292
7293
7294 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7295 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7296 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7297 // that the guard pages used by the OS virtual memory manager are allocated in
7298 // correct sequence.
7299 SDValue
7300 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7301                                            SelectionDAG &DAG) const {
7302   assert(Subtarget->isTargetCygMing() &&
7303          "This should be used only on Cygwin/Mingw targets");
7304   DebugLoc dl = Op.getDebugLoc();
7305
7306   // Get the inputs.
7307   SDValue Chain = Op.getOperand(0);
7308   SDValue Size  = Op.getOperand(1);
7309   // FIXME: Ensure alignment here
7310
7311   SDValue Flag;
7312
7313   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7314
7315   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7316   Flag = Chain.getValue(1);
7317
7318   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7319
7320   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7321   Flag = Chain.getValue(1);
7322
7323   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7324
7325   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7326   return DAG.getMergeValues(Ops1, 2, dl);
7327 }
7328
7329 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7330   MachineFunction &MF = DAG.getMachineFunction();
7331   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7332
7333   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7334   DebugLoc dl = Op.getDebugLoc();
7335
7336   if (!Subtarget->is64Bit()) {
7337     // vastart just stores the address of the VarArgsFrameIndex slot into the
7338     // memory location argument.
7339     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7340                                    getPointerTy());
7341     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
7342                         false, false, 0);
7343   }
7344
7345   // __va_list_tag:
7346   //   gp_offset         (0 - 6 * 8)
7347   //   fp_offset         (48 - 48 + 8 * 16)
7348   //   overflow_arg_area (point to parameters coming in memory).
7349   //   reg_save_area
7350   SmallVector<SDValue, 8> MemOps;
7351   SDValue FIN = Op.getOperand(1);
7352   // Store gp_offset
7353   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
7354                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7355                                                MVT::i32),
7356                                FIN, SV, 0, false, false, 0);
7357   MemOps.push_back(Store);
7358
7359   // Store fp_offset
7360   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7361                     FIN, DAG.getIntPtrConstant(4));
7362   Store = DAG.getStore(Op.getOperand(0), dl,
7363                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7364                                        MVT::i32),
7365                        FIN, SV, 4, false, false, 0);
7366   MemOps.push_back(Store);
7367
7368   // Store ptr to overflow_arg_area
7369   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7370                     FIN, DAG.getIntPtrConstant(4));
7371   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7372                                     getPointerTy());
7373   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 8,
7374                        false, false, 0);
7375   MemOps.push_back(Store);
7376
7377   // Store ptr to reg_save_area.
7378   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7379                     FIN, DAG.getIntPtrConstant(8));
7380   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7381                                     getPointerTy());
7382   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 16,
7383                        false, false, 0);
7384   MemOps.push_back(Store);
7385   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
7386                      &MemOps[0], MemOps.size());
7387 }
7388
7389 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7390   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7391   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
7392
7393   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
7394   return SDValue();
7395 }
7396
7397 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7398   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7399   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7400   SDValue Chain = Op.getOperand(0);
7401   SDValue DstPtr = Op.getOperand(1);
7402   SDValue SrcPtr = Op.getOperand(2);
7403   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7404   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7405   DebugLoc dl = Op.getDebugLoc();
7406
7407   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
7408                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7409                        false, DstSV, 0, SrcSV, 0);
7410 }
7411
7412 SDValue
7413 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7414   DebugLoc dl = Op.getDebugLoc();
7415   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7416   switch (IntNo) {
7417   default: return SDValue();    // Don't custom lower most intrinsics.
7418   // Comparison intrinsics.
7419   case Intrinsic::x86_sse_comieq_ss:
7420   case Intrinsic::x86_sse_comilt_ss:
7421   case Intrinsic::x86_sse_comile_ss:
7422   case Intrinsic::x86_sse_comigt_ss:
7423   case Intrinsic::x86_sse_comige_ss:
7424   case Intrinsic::x86_sse_comineq_ss:
7425   case Intrinsic::x86_sse_ucomieq_ss:
7426   case Intrinsic::x86_sse_ucomilt_ss:
7427   case Intrinsic::x86_sse_ucomile_ss:
7428   case Intrinsic::x86_sse_ucomigt_ss:
7429   case Intrinsic::x86_sse_ucomige_ss:
7430   case Intrinsic::x86_sse_ucomineq_ss:
7431   case Intrinsic::x86_sse2_comieq_sd:
7432   case Intrinsic::x86_sse2_comilt_sd:
7433   case Intrinsic::x86_sse2_comile_sd:
7434   case Intrinsic::x86_sse2_comigt_sd:
7435   case Intrinsic::x86_sse2_comige_sd:
7436   case Intrinsic::x86_sse2_comineq_sd:
7437   case Intrinsic::x86_sse2_ucomieq_sd:
7438   case Intrinsic::x86_sse2_ucomilt_sd:
7439   case Intrinsic::x86_sse2_ucomile_sd:
7440   case Intrinsic::x86_sse2_ucomigt_sd:
7441   case Intrinsic::x86_sse2_ucomige_sd:
7442   case Intrinsic::x86_sse2_ucomineq_sd: {
7443     unsigned Opc = 0;
7444     ISD::CondCode CC = ISD::SETCC_INVALID;
7445     switch (IntNo) {
7446     default: break;
7447     case Intrinsic::x86_sse_comieq_ss:
7448     case Intrinsic::x86_sse2_comieq_sd:
7449       Opc = X86ISD::COMI;
7450       CC = ISD::SETEQ;
7451       break;
7452     case Intrinsic::x86_sse_comilt_ss:
7453     case Intrinsic::x86_sse2_comilt_sd:
7454       Opc = X86ISD::COMI;
7455       CC = ISD::SETLT;
7456       break;
7457     case Intrinsic::x86_sse_comile_ss:
7458     case Intrinsic::x86_sse2_comile_sd:
7459       Opc = X86ISD::COMI;
7460       CC = ISD::SETLE;
7461       break;
7462     case Intrinsic::x86_sse_comigt_ss:
7463     case Intrinsic::x86_sse2_comigt_sd:
7464       Opc = X86ISD::COMI;
7465       CC = ISD::SETGT;
7466       break;
7467     case Intrinsic::x86_sse_comige_ss:
7468     case Intrinsic::x86_sse2_comige_sd:
7469       Opc = X86ISD::COMI;
7470       CC = ISD::SETGE;
7471       break;
7472     case Intrinsic::x86_sse_comineq_ss:
7473     case Intrinsic::x86_sse2_comineq_sd:
7474       Opc = X86ISD::COMI;
7475       CC = ISD::SETNE;
7476       break;
7477     case Intrinsic::x86_sse_ucomieq_ss:
7478     case Intrinsic::x86_sse2_ucomieq_sd:
7479       Opc = X86ISD::UCOMI;
7480       CC = ISD::SETEQ;
7481       break;
7482     case Intrinsic::x86_sse_ucomilt_ss:
7483     case Intrinsic::x86_sse2_ucomilt_sd:
7484       Opc = X86ISD::UCOMI;
7485       CC = ISD::SETLT;
7486       break;
7487     case Intrinsic::x86_sse_ucomile_ss:
7488     case Intrinsic::x86_sse2_ucomile_sd:
7489       Opc = X86ISD::UCOMI;
7490       CC = ISD::SETLE;
7491       break;
7492     case Intrinsic::x86_sse_ucomigt_ss:
7493     case Intrinsic::x86_sse2_ucomigt_sd:
7494       Opc = X86ISD::UCOMI;
7495       CC = ISD::SETGT;
7496       break;
7497     case Intrinsic::x86_sse_ucomige_ss:
7498     case Intrinsic::x86_sse2_ucomige_sd:
7499       Opc = X86ISD::UCOMI;
7500       CC = ISD::SETGE;
7501       break;
7502     case Intrinsic::x86_sse_ucomineq_ss:
7503     case Intrinsic::x86_sse2_ucomineq_sd:
7504       Opc = X86ISD::UCOMI;
7505       CC = ISD::SETNE;
7506       break;
7507     }
7508
7509     SDValue LHS = Op.getOperand(1);
7510     SDValue RHS = Op.getOperand(2);
7511     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7512     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7513     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7514     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7515                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7516     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7517   }
7518   // ptest and testp intrinsics. The intrinsic these come from are designed to
7519   // return an integer value, not just an instruction so lower it to the ptest
7520   // or testp pattern and a setcc for the result.
7521   case Intrinsic::x86_sse41_ptestz:
7522   case Intrinsic::x86_sse41_ptestc:
7523   case Intrinsic::x86_sse41_ptestnzc:
7524   case Intrinsic::x86_avx_ptestz_256:
7525   case Intrinsic::x86_avx_ptestc_256:
7526   case Intrinsic::x86_avx_ptestnzc_256:
7527   case Intrinsic::x86_avx_vtestz_ps:
7528   case Intrinsic::x86_avx_vtestc_ps:
7529   case Intrinsic::x86_avx_vtestnzc_ps:
7530   case Intrinsic::x86_avx_vtestz_pd:
7531   case Intrinsic::x86_avx_vtestc_pd:
7532   case Intrinsic::x86_avx_vtestnzc_pd:
7533   case Intrinsic::x86_avx_vtestz_ps_256:
7534   case Intrinsic::x86_avx_vtestc_ps_256:
7535   case Intrinsic::x86_avx_vtestnzc_ps_256:
7536   case Intrinsic::x86_avx_vtestz_pd_256:
7537   case Intrinsic::x86_avx_vtestc_pd_256:
7538   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7539     bool IsTestPacked = false;
7540     unsigned X86CC = 0;
7541     switch (IntNo) {
7542     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7543     case Intrinsic::x86_avx_vtestz_ps:
7544     case Intrinsic::x86_avx_vtestz_pd:
7545     case Intrinsic::x86_avx_vtestz_ps_256:
7546     case Intrinsic::x86_avx_vtestz_pd_256:
7547       IsTestPacked = true; // Fallthrough
7548     case Intrinsic::x86_sse41_ptestz:
7549     case Intrinsic::x86_avx_ptestz_256:
7550       // ZF = 1
7551       X86CC = X86::COND_E;
7552       break;
7553     case Intrinsic::x86_avx_vtestc_ps:
7554     case Intrinsic::x86_avx_vtestc_pd:
7555     case Intrinsic::x86_avx_vtestc_ps_256:
7556     case Intrinsic::x86_avx_vtestc_pd_256:
7557       IsTestPacked = true; // Fallthrough
7558     case Intrinsic::x86_sse41_ptestc:
7559     case Intrinsic::x86_avx_ptestc_256:
7560       // CF = 1
7561       X86CC = X86::COND_B;
7562       break;
7563     case Intrinsic::x86_avx_vtestnzc_ps:
7564     case Intrinsic::x86_avx_vtestnzc_pd:
7565     case Intrinsic::x86_avx_vtestnzc_ps_256:
7566     case Intrinsic::x86_avx_vtestnzc_pd_256:
7567       IsTestPacked = true; // Fallthrough
7568     case Intrinsic::x86_sse41_ptestnzc:
7569     case Intrinsic::x86_avx_ptestnzc_256:
7570       // ZF and CF = 0
7571       X86CC = X86::COND_A;
7572       break;
7573     }
7574
7575     SDValue LHS = Op.getOperand(1);
7576     SDValue RHS = Op.getOperand(2);
7577     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7578     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7579     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7580     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7581     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7582   }
7583
7584   // Fix vector shift instructions where the last operand is a non-immediate
7585   // i32 value.
7586   case Intrinsic::x86_sse2_pslli_w:
7587   case Intrinsic::x86_sse2_pslli_d:
7588   case Intrinsic::x86_sse2_pslli_q:
7589   case Intrinsic::x86_sse2_psrli_w:
7590   case Intrinsic::x86_sse2_psrli_d:
7591   case Intrinsic::x86_sse2_psrli_q:
7592   case Intrinsic::x86_sse2_psrai_w:
7593   case Intrinsic::x86_sse2_psrai_d:
7594   case Intrinsic::x86_mmx_pslli_w:
7595   case Intrinsic::x86_mmx_pslli_d:
7596   case Intrinsic::x86_mmx_pslli_q:
7597   case Intrinsic::x86_mmx_psrli_w:
7598   case Intrinsic::x86_mmx_psrli_d:
7599   case Intrinsic::x86_mmx_psrli_q:
7600   case Intrinsic::x86_mmx_psrai_w:
7601   case Intrinsic::x86_mmx_psrai_d: {
7602     SDValue ShAmt = Op.getOperand(2);
7603     if (isa<ConstantSDNode>(ShAmt))
7604       return SDValue();
7605
7606     unsigned NewIntNo = 0;
7607     EVT ShAmtVT = MVT::v4i32;
7608     switch (IntNo) {
7609     case Intrinsic::x86_sse2_pslli_w:
7610       NewIntNo = Intrinsic::x86_sse2_psll_w;
7611       break;
7612     case Intrinsic::x86_sse2_pslli_d:
7613       NewIntNo = Intrinsic::x86_sse2_psll_d;
7614       break;
7615     case Intrinsic::x86_sse2_pslli_q:
7616       NewIntNo = Intrinsic::x86_sse2_psll_q;
7617       break;
7618     case Intrinsic::x86_sse2_psrli_w:
7619       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7620       break;
7621     case Intrinsic::x86_sse2_psrli_d:
7622       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7623       break;
7624     case Intrinsic::x86_sse2_psrli_q:
7625       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7626       break;
7627     case Intrinsic::x86_sse2_psrai_w:
7628       NewIntNo = Intrinsic::x86_sse2_psra_w;
7629       break;
7630     case Intrinsic::x86_sse2_psrai_d:
7631       NewIntNo = Intrinsic::x86_sse2_psra_d;
7632       break;
7633     default: {
7634       ShAmtVT = MVT::v2i32;
7635       switch (IntNo) {
7636       case Intrinsic::x86_mmx_pslli_w:
7637         NewIntNo = Intrinsic::x86_mmx_psll_w;
7638         break;
7639       case Intrinsic::x86_mmx_pslli_d:
7640         NewIntNo = Intrinsic::x86_mmx_psll_d;
7641         break;
7642       case Intrinsic::x86_mmx_pslli_q:
7643         NewIntNo = Intrinsic::x86_mmx_psll_q;
7644         break;
7645       case Intrinsic::x86_mmx_psrli_w:
7646         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7647         break;
7648       case Intrinsic::x86_mmx_psrli_d:
7649         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7650         break;
7651       case Intrinsic::x86_mmx_psrli_q:
7652         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7653         break;
7654       case Intrinsic::x86_mmx_psrai_w:
7655         NewIntNo = Intrinsic::x86_mmx_psra_w;
7656         break;
7657       case Intrinsic::x86_mmx_psrai_d:
7658         NewIntNo = Intrinsic::x86_mmx_psra_d;
7659         break;
7660       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7661       }
7662       break;
7663     }
7664     }
7665
7666     // The vector shift intrinsics with scalars uses 32b shift amounts but
7667     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7668     // to be zero.
7669     SDValue ShOps[4];
7670     ShOps[0] = ShAmt;
7671     ShOps[1] = DAG.getConstant(0, MVT::i32);
7672     if (ShAmtVT == MVT::v4i32) {
7673       ShOps[2] = DAG.getUNDEF(MVT::i32);
7674       ShOps[3] = DAG.getUNDEF(MVT::i32);
7675       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7676     } else {
7677       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7678     }
7679
7680     EVT VT = Op.getValueType();
7681     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7682     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7683                        DAG.getConstant(NewIntNo, MVT::i32),
7684                        Op.getOperand(1), ShAmt);
7685   }
7686   }
7687 }
7688
7689 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7690                                            SelectionDAG &DAG) const {
7691   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7692   MFI->setReturnAddressIsTaken(true);
7693
7694   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7695   DebugLoc dl = Op.getDebugLoc();
7696
7697   if (Depth > 0) {
7698     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7699     SDValue Offset =
7700       DAG.getConstant(TD->getPointerSize(),
7701                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7702     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7703                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7704                                    FrameAddr, Offset),
7705                        NULL, 0, false, false, 0);
7706   }
7707
7708   // Just load the return address.
7709   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7710   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7711                      RetAddrFI, NULL, 0, false, false, 0);
7712 }
7713
7714 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7715   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7716   MFI->setFrameAddressIsTaken(true);
7717
7718   EVT VT = Op.getValueType();
7719   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7720   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7721   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7722   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7723   while (Depth--)
7724     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7725                             false, false, 0);
7726   return FrameAddr;
7727 }
7728
7729 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7730                                                      SelectionDAG &DAG) const {
7731   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7732 }
7733
7734 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7735   MachineFunction &MF = DAG.getMachineFunction();
7736   SDValue Chain     = Op.getOperand(0);
7737   SDValue Offset    = Op.getOperand(1);
7738   SDValue Handler   = Op.getOperand(2);
7739   DebugLoc dl       = Op.getDebugLoc();
7740
7741   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7742                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7743                                      getPointerTy());
7744   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7745
7746   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7747                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7748   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7749   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7750   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7751   MF.getRegInfo().addLiveOut(StoreAddrReg);
7752
7753   return DAG.getNode(X86ISD::EH_RETURN, dl,
7754                      MVT::Other,
7755                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7756 }
7757
7758 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7759                                              SelectionDAG &DAG) const {
7760   SDValue Root = Op.getOperand(0);
7761   SDValue Trmp = Op.getOperand(1); // trampoline
7762   SDValue FPtr = Op.getOperand(2); // nested function
7763   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7764   DebugLoc dl  = Op.getDebugLoc();
7765
7766   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7767
7768   if (Subtarget->is64Bit()) {
7769     SDValue OutChains[6];
7770
7771     // Large code-model.
7772     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7773     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7774
7775     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7776     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7777
7778     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7779
7780     // Load the pointer to the nested function into R11.
7781     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7782     SDValue Addr = Trmp;
7783     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7784                                 Addr, TrmpAddr, 0, false, false, 0);
7785
7786     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7787                        DAG.getConstant(2, MVT::i64));
7788     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7789                                 false, false, 2);
7790
7791     // Load the 'nest' parameter value into R10.
7792     // R10 is specified in X86CallingConv.td
7793     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7794     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7795                        DAG.getConstant(10, MVT::i64));
7796     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7797                                 Addr, TrmpAddr, 10, false, false, 0);
7798
7799     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7800                        DAG.getConstant(12, MVT::i64));
7801     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7802                                 false, false, 2);
7803
7804     // Jump to the nested function.
7805     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7806     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7807                        DAG.getConstant(20, MVT::i64));
7808     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7809                                 Addr, TrmpAddr, 20, false, false, 0);
7810
7811     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7812     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7813                        DAG.getConstant(22, MVT::i64));
7814     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7815                                 TrmpAddr, 22, false, false, 0);
7816
7817     SDValue Ops[] =
7818       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7819     return DAG.getMergeValues(Ops, 2, dl);
7820   } else {
7821     const Function *Func =
7822       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7823     CallingConv::ID CC = Func->getCallingConv();
7824     unsigned NestReg;
7825
7826     switch (CC) {
7827     default:
7828       llvm_unreachable("Unsupported calling convention");
7829     case CallingConv::C:
7830     case CallingConv::X86_StdCall: {
7831       // Pass 'nest' parameter in ECX.
7832       // Must be kept in sync with X86CallingConv.td
7833       NestReg = X86::ECX;
7834
7835       // Check that ECX wasn't needed by an 'inreg' parameter.
7836       const FunctionType *FTy = Func->getFunctionType();
7837       const AttrListPtr &Attrs = Func->getAttributes();
7838
7839       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7840         unsigned InRegCount = 0;
7841         unsigned Idx = 1;
7842
7843         for (FunctionType::param_iterator I = FTy->param_begin(),
7844              E = FTy->param_end(); I != E; ++I, ++Idx)
7845           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7846             // FIXME: should only count parameters that are lowered to integers.
7847             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7848
7849         if (InRegCount > 2) {
7850           report_fatal_error("Nest register in use - reduce number of inreg"
7851                              " parameters!");
7852         }
7853       }
7854       break;
7855     }
7856     case CallingConv::X86_FastCall:
7857     case CallingConv::X86_ThisCall:
7858     case CallingConv::Fast:
7859       // Pass 'nest' parameter in EAX.
7860       // Must be kept in sync with X86CallingConv.td
7861       NestReg = X86::EAX;
7862       break;
7863     }
7864
7865     SDValue OutChains[4];
7866     SDValue Addr, Disp;
7867
7868     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7869                        DAG.getConstant(10, MVT::i32));
7870     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7871
7872     // This is storing the opcode for MOV32ri.
7873     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7874     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7875     OutChains[0] = DAG.getStore(Root, dl,
7876                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7877                                 Trmp, TrmpAddr, 0, false, false, 0);
7878
7879     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7880                        DAG.getConstant(1, MVT::i32));
7881     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7882                                 false, false, 1);
7883
7884     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7885     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7886                        DAG.getConstant(5, MVT::i32));
7887     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7888                                 TrmpAddr, 5, false, false, 1);
7889
7890     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7891                        DAG.getConstant(6, MVT::i32));
7892     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7893                                 false, false, 1);
7894
7895     SDValue Ops[] =
7896       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7897     return DAG.getMergeValues(Ops, 2, dl);
7898   }
7899 }
7900
7901 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7902                                             SelectionDAG &DAG) const {
7903   /*
7904    The rounding mode is in bits 11:10 of FPSR, and has the following
7905    settings:
7906      00 Round to nearest
7907      01 Round to -inf
7908      10 Round to +inf
7909      11 Round to 0
7910
7911   FLT_ROUNDS, on the other hand, expects the following:
7912     -1 Undefined
7913      0 Round to 0
7914      1 Round to nearest
7915      2 Round to +inf
7916      3 Round to -inf
7917
7918   To perform the conversion, we do:
7919     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7920   */
7921
7922   MachineFunction &MF = DAG.getMachineFunction();
7923   const TargetMachine &TM = MF.getTarget();
7924   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7925   unsigned StackAlignment = TFI.getStackAlignment();
7926   EVT VT = Op.getValueType();
7927   DebugLoc dl = Op.getDebugLoc();
7928
7929   // Save FP Control Word to stack slot
7930   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7931   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7932
7933   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7934                               DAG.getEntryNode(), StackSlot);
7935
7936   // Load FP Control Word from stack slot
7937   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7938                             false, false, 0);
7939
7940   // Transform as necessary
7941   SDValue CWD1 =
7942     DAG.getNode(ISD::SRL, dl, MVT::i16,
7943                 DAG.getNode(ISD::AND, dl, MVT::i16,
7944                             CWD, DAG.getConstant(0x800, MVT::i16)),
7945                 DAG.getConstant(11, MVT::i8));
7946   SDValue CWD2 =
7947     DAG.getNode(ISD::SRL, dl, MVT::i16,
7948                 DAG.getNode(ISD::AND, dl, MVT::i16,
7949                             CWD, DAG.getConstant(0x400, MVT::i16)),
7950                 DAG.getConstant(9, MVT::i8));
7951
7952   SDValue RetVal =
7953     DAG.getNode(ISD::AND, dl, MVT::i16,
7954                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7955                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7956                             DAG.getConstant(1, MVT::i16)),
7957                 DAG.getConstant(3, MVT::i16));
7958
7959
7960   return DAG.getNode((VT.getSizeInBits() < 16 ?
7961                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7962 }
7963
7964 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7965   EVT VT = Op.getValueType();
7966   EVT OpVT = VT;
7967   unsigned NumBits = VT.getSizeInBits();
7968   DebugLoc dl = Op.getDebugLoc();
7969
7970   Op = Op.getOperand(0);
7971   if (VT == MVT::i8) {
7972     // Zero extend to i32 since there is not an i8 bsr.
7973     OpVT = MVT::i32;
7974     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7975   }
7976
7977   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7978   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7979   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7980
7981   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7982   SDValue Ops[] = {
7983     Op,
7984     DAG.getConstant(NumBits+NumBits-1, OpVT),
7985     DAG.getConstant(X86::COND_E, MVT::i8),
7986     Op.getValue(1)
7987   };
7988   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7989
7990   // Finally xor with NumBits-1.
7991   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7992
7993   if (VT == MVT::i8)
7994     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7995   return Op;
7996 }
7997
7998 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7999   EVT VT = Op.getValueType();
8000   EVT OpVT = VT;
8001   unsigned NumBits = VT.getSizeInBits();
8002   DebugLoc dl = Op.getDebugLoc();
8003
8004   Op = Op.getOperand(0);
8005   if (VT == MVT::i8) {
8006     OpVT = MVT::i32;
8007     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8008   }
8009
8010   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8011   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8012   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8013
8014   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8015   SDValue Ops[] = {
8016     Op,
8017     DAG.getConstant(NumBits, OpVT),
8018     DAG.getConstant(X86::COND_E, MVT::i8),
8019     Op.getValue(1)
8020   };
8021   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8022
8023   if (VT == MVT::i8)
8024     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8025   return Op;
8026 }
8027
8028 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8029   EVT VT = Op.getValueType();
8030   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8031   DebugLoc dl = Op.getDebugLoc();
8032
8033   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8034   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8035   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8036   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8037   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8038   //
8039   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8040   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8041   //  return AloBlo + AloBhi + AhiBlo;
8042
8043   SDValue A = Op.getOperand(0);
8044   SDValue B = Op.getOperand(1);
8045
8046   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8047                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8048                        A, DAG.getConstant(32, MVT::i32));
8049   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8050                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8051                        B, DAG.getConstant(32, MVT::i32));
8052   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8053                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8054                        A, B);
8055   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8056                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8057                        A, Bhi);
8058   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8059                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8060                        Ahi, B);
8061   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8062                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8063                        AloBhi, DAG.getConstant(32, MVT::i32));
8064   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8065                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8066                        AhiBlo, DAG.getConstant(32, MVT::i32));
8067   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8068   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8069   return Res;
8070 }
8071
8072 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8073   EVT VT = Op.getValueType();
8074   DebugLoc dl = Op.getDebugLoc();
8075   SDValue R = Op.getOperand(0);
8076
8077   LLVMContext *Context = DAG.getContext();
8078
8079   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8080
8081   if (VT == MVT::v4i32) {
8082     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8083                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8084                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8085
8086     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8087
8088     std::vector<Constant*> CV(4, CI);
8089     Constant *C = ConstantVector::get(CV);
8090     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8091     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8092                                  PseudoSourceValue::getConstantPool(), 0,
8093                                  false, false, 16);
8094
8095     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8096     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
8097     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8098     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8099   }
8100   if (VT == MVT::v16i8) {
8101     // a = a << 5;
8102     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8103                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8104                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8105
8106     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8107     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8108
8109     std::vector<Constant*> CVM1(16, CM1);
8110     std::vector<Constant*> CVM2(16, CM2);
8111     Constant *C = ConstantVector::get(CVM1);
8112     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8113     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8114                             PseudoSourceValue::getConstantPool(), 0,
8115                             false, false, 16);
8116
8117     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8118     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8119     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8120                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8121                     DAG.getConstant(4, MVT::i32));
8122     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8123                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8124                     R, M, Op);
8125     // a += a
8126     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8127
8128     C = ConstantVector::get(CVM2);
8129     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8130     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8131                     PseudoSourceValue::getConstantPool(), 0, false, false, 16);
8132
8133     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8134     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8135     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8136                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8137                     DAG.getConstant(2, MVT::i32));
8138     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8139                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8140                     R, M, Op);
8141     // a += a
8142     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8143
8144     // return pblendv(r, r+r, a);
8145     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8146                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8147                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8148     return R;
8149   }
8150   return SDValue();
8151 }
8152
8153 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8154   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8155   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8156   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8157   // has only one use.
8158   SDNode *N = Op.getNode();
8159   SDValue LHS = N->getOperand(0);
8160   SDValue RHS = N->getOperand(1);
8161   unsigned BaseOp = 0;
8162   unsigned Cond = 0;
8163   DebugLoc dl = Op.getDebugLoc();
8164
8165   switch (Op.getOpcode()) {
8166   default: llvm_unreachable("Unknown ovf instruction!");
8167   case ISD::SADDO:
8168     // A subtract of one will be selected as a INC. Note that INC doesn't
8169     // set CF, so we can't do this for UADDO.
8170     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8171       if (C->getAPIntValue() == 1) {
8172         BaseOp = X86ISD::INC;
8173         Cond = X86::COND_O;
8174         break;
8175       }
8176     BaseOp = X86ISD::ADD;
8177     Cond = X86::COND_O;
8178     break;
8179   case ISD::UADDO:
8180     BaseOp = X86ISD::ADD;
8181     Cond = X86::COND_B;
8182     break;
8183   case ISD::SSUBO:
8184     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8185     // set CF, so we can't do this for USUBO.
8186     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8187       if (C->getAPIntValue() == 1) {
8188         BaseOp = X86ISD::DEC;
8189         Cond = X86::COND_O;
8190         break;
8191       }
8192     BaseOp = X86ISD::SUB;
8193     Cond = X86::COND_O;
8194     break;
8195   case ISD::USUBO:
8196     BaseOp = X86ISD::SUB;
8197     Cond = X86::COND_B;
8198     break;
8199   case ISD::SMULO:
8200     BaseOp = X86ISD::SMUL;
8201     Cond = X86::COND_O;
8202     break;
8203   case ISD::UMULO:
8204     BaseOp = X86ISD::UMUL;
8205     Cond = X86::COND_B;
8206     break;
8207   }
8208
8209   // Also sets EFLAGS.
8210   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8211   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8212
8213   SDValue SetCC =
8214     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8215                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8216
8217   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8218   return Sum;
8219 }
8220
8221 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8222   DebugLoc dl = Op.getDebugLoc();
8223
8224   if (!Subtarget->hasSSE2()) {
8225     SDValue Chain = Op.getOperand(0);
8226     SDValue Zero = DAG.getConstant(0,
8227                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8228     SDValue Ops[] = {
8229       DAG.getRegister(X86::ESP, MVT::i32), // Base
8230       DAG.getTargetConstant(1, MVT::i8),   // Scale
8231       DAG.getRegister(0, MVT::i32),        // Index
8232       DAG.getTargetConstant(0, MVT::i32),  // Disp
8233       DAG.getRegister(0, MVT::i32),        // Segment.
8234       Zero,
8235       Chain
8236     };
8237     SDNode *Res =
8238       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8239                           array_lengthof(Ops));
8240     return SDValue(Res, 0);
8241   }
8242
8243   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8244   if (!isDev)
8245     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8246
8247   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8248   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8249   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8250   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8251
8252   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8253   if (!Op1 && !Op2 && !Op3 && Op4)
8254     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8255
8256   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8257   if (Op1 && !Op2 && !Op3 && !Op4)
8258     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8259
8260   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8261   //           (MFENCE)>;
8262   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8263 }
8264
8265 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8266   EVT T = Op.getValueType();
8267   DebugLoc dl = Op.getDebugLoc();
8268   unsigned Reg = 0;
8269   unsigned size = 0;
8270   switch(T.getSimpleVT().SimpleTy) {
8271   default:
8272     assert(false && "Invalid value type!");
8273   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8274   case MVT::i16: Reg = X86::AX;  size = 2; break;
8275   case MVT::i32: Reg = X86::EAX; size = 4; break;
8276   case MVT::i64:
8277     assert(Subtarget->is64Bit() && "Node not type legal!");
8278     Reg = X86::RAX; size = 8;
8279     break;
8280   }
8281   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
8282                                     Op.getOperand(2), SDValue());
8283   SDValue Ops[] = { cpIn.getValue(0),
8284                     Op.getOperand(1),
8285                     Op.getOperand(3),
8286                     DAG.getTargetConstant(size, MVT::i8),
8287                     cpIn.getValue(1) };
8288   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8289   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
8290   SDValue cpOut =
8291     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
8292   return cpOut;
8293 }
8294
8295 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8296                                                  SelectionDAG &DAG) const {
8297   assert(Subtarget->is64Bit() && "Result not type legalized?");
8298   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8299   SDValue TheChain = Op.getOperand(0);
8300   DebugLoc dl = Op.getDebugLoc();
8301   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8302   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8303   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8304                                    rax.getValue(2));
8305   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8306                             DAG.getConstant(32, MVT::i8));
8307   SDValue Ops[] = {
8308     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8309     rdx.getValue(1)
8310   };
8311   return DAG.getMergeValues(Ops, 2, dl);
8312 }
8313
8314 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8315                                             SelectionDAG &DAG) const {
8316   EVT SrcVT = Op.getOperand(0).getValueType();
8317   EVT DstVT = Op.getValueType();
8318   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8319           Subtarget->hasMMX() && !DisableMMX) &&
8320          "Unexpected custom BIT_CONVERT");
8321   assert((DstVT == MVT::i64 ||
8322           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8323          "Unexpected custom BIT_CONVERT");
8324   // i64 <=> MMX conversions are Legal.
8325   if (SrcVT==MVT::i64 && DstVT.isVector())
8326     return Op;
8327   if (DstVT==MVT::i64 && SrcVT.isVector())
8328     return Op;
8329   // MMX <=> MMX conversions are Legal.
8330   if (SrcVT.isVector() && DstVT.isVector())
8331     return Op;
8332   // All other conversions need to be expanded.
8333   return SDValue();
8334 }
8335 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8336   SDNode *Node = Op.getNode();
8337   DebugLoc dl = Node->getDebugLoc();
8338   EVT T = Node->getValueType(0);
8339   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8340                               DAG.getConstant(0, T), Node->getOperand(2));
8341   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8342                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8343                        Node->getOperand(0),
8344                        Node->getOperand(1), negOp,
8345                        cast<AtomicSDNode>(Node)->getSrcValue(),
8346                        cast<AtomicSDNode>(Node)->getAlignment());
8347 }
8348
8349 /// LowerOperation - Provide custom lowering hooks for some operations.
8350 ///
8351 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8352   switch (Op.getOpcode()) {
8353   default: llvm_unreachable("Should not custom lower this!");
8354   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8355   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8356   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8357   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8358   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8359   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8360   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8361   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8362   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8363   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8364   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8365   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8366   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8367   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8368   case ISD::SHL_PARTS:
8369   case ISD::SRA_PARTS:
8370   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8371   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8372   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8373   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8374   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8375   case ISD::FABS:               return LowerFABS(Op, DAG);
8376   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8377   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8378   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8379   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8380   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8381   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8382   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8383   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8384   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8385   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8386   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8387   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8388   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8389   case ISD::FRAME_TO_ARGS_OFFSET:
8390                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8391   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8392   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8393   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8394   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8395   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8396   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8397   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8398   case ISD::SHL:                return LowerSHL(Op, DAG);
8399   case ISD::SADDO:
8400   case ISD::UADDO:
8401   case ISD::SSUBO:
8402   case ISD::USUBO:
8403   case ISD::SMULO:
8404   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8405   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8406   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8407   }
8408 }
8409
8410 void X86TargetLowering::
8411 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8412                         SelectionDAG &DAG, unsigned NewOp) const {
8413   EVT T = Node->getValueType(0);
8414   DebugLoc dl = Node->getDebugLoc();
8415   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8416
8417   SDValue Chain = Node->getOperand(0);
8418   SDValue In1 = Node->getOperand(1);
8419   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8420                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8421   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8422                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8423   SDValue Ops[] = { Chain, In1, In2L, In2H };
8424   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8425   SDValue Result =
8426     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8427                             cast<MemSDNode>(Node)->getMemOperand());
8428   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8429   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8430   Results.push_back(Result.getValue(2));
8431 }
8432
8433 /// ReplaceNodeResults - Replace a node with an illegal result type
8434 /// with a new node built out of custom code.
8435 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8436                                            SmallVectorImpl<SDValue>&Results,
8437                                            SelectionDAG &DAG) const {
8438   DebugLoc dl = N->getDebugLoc();
8439   switch (N->getOpcode()) {
8440   default:
8441     assert(false && "Do not know how to custom type legalize this operation!");
8442     return;
8443   case ISD::FP_TO_SINT: {
8444     std::pair<SDValue,SDValue> Vals =
8445         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8446     SDValue FIST = Vals.first, StackSlot = Vals.second;
8447     if (FIST.getNode() != 0) {
8448       EVT VT = N->getValueType(0);
8449       // Return a load from the stack slot.
8450       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
8451                                     false, false, 0));
8452     }
8453     return;
8454   }
8455   case ISD::READCYCLECOUNTER: {
8456     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8457     SDValue TheChain = N->getOperand(0);
8458     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8459     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8460                                      rd.getValue(1));
8461     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8462                                      eax.getValue(2));
8463     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8464     SDValue Ops[] = { eax, edx };
8465     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8466     Results.push_back(edx.getValue(1));
8467     return;
8468   }
8469   case ISD::ATOMIC_CMP_SWAP: {
8470     EVT T = N->getValueType(0);
8471     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8472     SDValue cpInL, cpInH;
8473     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8474                         DAG.getConstant(0, MVT::i32));
8475     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8476                         DAG.getConstant(1, MVT::i32));
8477     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8478     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8479                              cpInL.getValue(1));
8480     SDValue swapInL, swapInH;
8481     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8482                           DAG.getConstant(0, MVT::i32));
8483     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8484                           DAG.getConstant(1, MVT::i32));
8485     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8486                                cpInH.getValue(1));
8487     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8488                                swapInL.getValue(1));
8489     SDValue Ops[] = { swapInH.getValue(0),
8490                       N->getOperand(1),
8491                       swapInH.getValue(1) };
8492     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8493     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8494     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8495                                         MVT::i32, Result.getValue(1));
8496     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8497                                         MVT::i32, cpOutL.getValue(2));
8498     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8499     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8500     Results.push_back(cpOutH.getValue(1));
8501     return;
8502   }
8503   case ISD::ATOMIC_LOAD_ADD:
8504     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8505     return;
8506   case ISD::ATOMIC_LOAD_AND:
8507     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8508     return;
8509   case ISD::ATOMIC_LOAD_NAND:
8510     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8511     return;
8512   case ISD::ATOMIC_LOAD_OR:
8513     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8514     return;
8515   case ISD::ATOMIC_LOAD_SUB:
8516     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8517     return;
8518   case ISD::ATOMIC_LOAD_XOR:
8519     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8520     return;
8521   case ISD::ATOMIC_SWAP:
8522     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8523     return;
8524   }
8525 }
8526
8527 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8528   switch (Opcode) {
8529   default: return NULL;
8530   case X86ISD::BSF:                return "X86ISD::BSF";
8531   case X86ISD::BSR:                return "X86ISD::BSR";
8532   case X86ISD::SHLD:               return "X86ISD::SHLD";
8533   case X86ISD::SHRD:               return "X86ISD::SHRD";
8534   case X86ISD::FAND:               return "X86ISD::FAND";
8535   case X86ISD::FOR:                return "X86ISD::FOR";
8536   case X86ISD::FXOR:               return "X86ISD::FXOR";
8537   case X86ISD::FSRL:               return "X86ISD::FSRL";
8538   case X86ISD::FILD:               return "X86ISD::FILD";
8539   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8540   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8541   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8542   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8543   case X86ISD::FLD:                return "X86ISD::FLD";
8544   case X86ISD::FST:                return "X86ISD::FST";
8545   case X86ISD::CALL:               return "X86ISD::CALL";
8546   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8547   case X86ISD::BT:                 return "X86ISD::BT";
8548   case X86ISD::CMP:                return "X86ISD::CMP";
8549   case X86ISD::COMI:               return "X86ISD::COMI";
8550   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8551   case X86ISD::SETCC:              return "X86ISD::SETCC";
8552   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8553   case X86ISD::CMOV:               return "X86ISD::CMOV";
8554   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8555   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8556   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8557   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8558   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8559   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8560   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8561   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8562   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8563   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8564   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8565   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8566   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8567   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8568   case X86ISD::FMAX:               return "X86ISD::FMAX";
8569   case X86ISD::FMIN:               return "X86ISD::FMIN";
8570   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8571   case X86ISD::FRCP:               return "X86ISD::FRCP";
8572   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8573   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8574   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8575   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8576   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8577   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8578   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8579   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8580   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8581   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8582   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8583   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8584   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8585   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8586   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8587   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8588   case X86ISD::VSHL:               return "X86ISD::VSHL";
8589   case X86ISD::VSRL:               return "X86ISD::VSRL";
8590   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8591   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8592   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8593   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8594   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8595   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8596   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8597   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8598   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8599   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8600   case X86ISD::ADD:                return "X86ISD::ADD";
8601   case X86ISD::SUB:                return "X86ISD::SUB";
8602   case X86ISD::SMUL:               return "X86ISD::SMUL";
8603   case X86ISD::UMUL:               return "X86ISD::UMUL";
8604   case X86ISD::INC:                return "X86ISD::INC";
8605   case X86ISD::DEC:                return "X86ISD::DEC";
8606   case X86ISD::OR:                 return "X86ISD::OR";
8607   case X86ISD::XOR:                return "X86ISD::XOR";
8608   case X86ISD::AND:                return "X86ISD::AND";
8609   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8610   case X86ISD::PTEST:              return "X86ISD::PTEST";
8611   case X86ISD::TESTP:              return "X86ISD::TESTP";
8612   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8613   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8614   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8615   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8616   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8617   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8618   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8619   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8620   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8621   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8622   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8623   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8624   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8625   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8626   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8627   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8628   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8629   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8630   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8631   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8632   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8633   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8634   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8635   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8636   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8637   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8638   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8639   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8640   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8641   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8642   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8643   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8644   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8645   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8646   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8647   }
8648 }
8649
8650 // isLegalAddressingMode - Return true if the addressing mode represented
8651 // by AM is legal for this target, for a load/store of the specified type.
8652 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8653                                               const Type *Ty) const {
8654   // X86 supports extremely general addressing modes.
8655   CodeModel::Model M = getTargetMachine().getCodeModel();
8656   Reloc::Model R = getTargetMachine().getRelocationModel();
8657
8658   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8659   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8660     return false;
8661
8662   if (AM.BaseGV) {
8663     unsigned GVFlags =
8664       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8665
8666     // If a reference to this global requires an extra load, we can't fold it.
8667     if (isGlobalStubReference(GVFlags))
8668       return false;
8669
8670     // If BaseGV requires a register for the PIC base, we cannot also have a
8671     // BaseReg specified.
8672     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8673       return false;
8674
8675     // If lower 4G is not available, then we must use rip-relative addressing.
8676     if ((M != CodeModel::Small || R != Reloc::Static) &&
8677         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8678       return false;
8679   }
8680
8681   switch (AM.Scale) {
8682   case 0:
8683   case 1:
8684   case 2:
8685   case 4:
8686   case 8:
8687     // These scales always work.
8688     break;
8689   case 3:
8690   case 5:
8691   case 9:
8692     // These scales are formed with basereg+scalereg.  Only accept if there is
8693     // no basereg yet.
8694     if (AM.HasBaseReg)
8695       return false;
8696     break;
8697   default:  // Other stuff never works.
8698     return false;
8699   }
8700
8701   return true;
8702 }
8703
8704
8705 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8706   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8707     return false;
8708   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8709   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8710   if (NumBits1 <= NumBits2)
8711     return false;
8712   return true;
8713 }
8714
8715 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8716   if (!VT1.isInteger() || !VT2.isInteger())
8717     return false;
8718   unsigned NumBits1 = VT1.getSizeInBits();
8719   unsigned NumBits2 = VT2.getSizeInBits();
8720   if (NumBits1 <= NumBits2)
8721     return false;
8722   return true;
8723 }
8724
8725 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8726   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8727   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8728 }
8729
8730 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8731   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8732   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8733 }
8734
8735 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8736   // i16 instructions are longer (0x66 prefix) and potentially slower.
8737   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8738 }
8739
8740 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8741 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8742 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8743 /// are assumed to be legal.
8744 bool
8745 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8746                                       EVT VT) const {
8747   // Very little shuffling can be done for 64-bit vectors right now.
8748   if (VT.getSizeInBits() == 64)
8749     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8750
8751   // FIXME: pshufb, blends, shifts.
8752   return (VT.getVectorNumElements() == 2 ||
8753           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8754           isMOVLMask(M, VT) ||
8755           isSHUFPMask(M, VT) ||
8756           isPSHUFDMask(M, VT) ||
8757           isPSHUFHWMask(M, VT) ||
8758           isPSHUFLWMask(M, VT) ||
8759           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8760           isUNPCKLMask(M, VT) ||
8761           isUNPCKHMask(M, VT) ||
8762           isUNPCKL_v_undef_Mask(M, VT) ||
8763           isUNPCKH_v_undef_Mask(M, VT));
8764 }
8765
8766 bool
8767 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8768                                           EVT VT) const {
8769   unsigned NumElts = VT.getVectorNumElements();
8770   // FIXME: This collection of masks seems suspect.
8771   if (NumElts == 2)
8772     return true;
8773   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8774     return (isMOVLMask(Mask, VT)  ||
8775             isCommutedMOVLMask(Mask, VT, true) ||
8776             isSHUFPMask(Mask, VT) ||
8777             isCommutedSHUFPMask(Mask, VT));
8778   }
8779   return false;
8780 }
8781
8782 //===----------------------------------------------------------------------===//
8783 //                           X86 Scheduler Hooks
8784 //===----------------------------------------------------------------------===//
8785
8786 // private utility function
8787 MachineBasicBlock *
8788 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
8789                                                        MachineBasicBlock *MBB,
8790                                                        unsigned regOpc,
8791                                                        unsigned immOpc,
8792                                                        unsigned LoadOpc,
8793                                                        unsigned CXchgOpc,
8794                                                        unsigned notOpc,
8795                                                        unsigned EAXreg,
8796                                                        TargetRegisterClass *RC,
8797                                                        bool invSrc) const {
8798   // For the atomic bitwise operator, we generate
8799   //   thisMBB:
8800   //   newMBB:
8801   //     ld  t1 = [bitinstr.addr]
8802   //     op  t2 = t1, [bitinstr.val]
8803   //     mov EAX = t1
8804   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8805   //     bz  newMBB
8806   //     fallthrough -->nextMBB
8807   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8808   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8809   MachineFunction::iterator MBBIter = MBB;
8810   ++MBBIter;
8811
8812   /// First build the CFG
8813   MachineFunction *F = MBB->getParent();
8814   MachineBasicBlock *thisMBB = MBB;
8815   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8816   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8817   F->insert(MBBIter, newMBB);
8818   F->insert(MBBIter, nextMBB);
8819
8820   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8821   nextMBB->splice(nextMBB->begin(), thisMBB,
8822                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8823                   thisMBB->end());
8824   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8825
8826   // Update thisMBB to fall through to newMBB
8827   thisMBB->addSuccessor(newMBB);
8828
8829   // newMBB jumps to itself and fall through to nextMBB
8830   newMBB->addSuccessor(nextMBB);
8831   newMBB->addSuccessor(newMBB);
8832
8833   // Insert instructions into newMBB based on incoming instruction
8834   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8835          "unexpected number of operands");
8836   DebugLoc dl = bInstr->getDebugLoc();
8837   MachineOperand& destOper = bInstr->getOperand(0);
8838   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8839   int numArgs = bInstr->getNumOperands() - 1;
8840   for (int i=0; i < numArgs; ++i)
8841     argOpers[i] = &bInstr->getOperand(i+1);
8842
8843   // x86 address has 4 operands: base, index, scale, and displacement
8844   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8845   int valArgIndx = lastAddrIndx + 1;
8846
8847   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8848   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8849   for (int i=0; i <= lastAddrIndx; ++i)
8850     (*MIB).addOperand(*argOpers[i]);
8851
8852   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8853   if (invSrc) {
8854     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8855   }
8856   else
8857     tt = t1;
8858
8859   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8860   assert((argOpers[valArgIndx]->isReg() ||
8861           argOpers[valArgIndx]->isImm()) &&
8862          "invalid operand");
8863   if (argOpers[valArgIndx]->isReg())
8864     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8865   else
8866     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8867   MIB.addReg(tt);
8868   (*MIB).addOperand(*argOpers[valArgIndx]);
8869
8870   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
8871   MIB.addReg(t1);
8872
8873   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8874   for (int i=0; i <= lastAddrIndx; ++i)
8875     (*MIB).addOperand(*argOpers[i]);
8876   MIB.addReg(t2);
8877   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8878   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8879                     bInstr->memoperands_end());
8880
8881   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8882   MIB.addReg(EAXreg);
8883
8884   // insert branch
8885   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8886
8887   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8888   return nextMBB;
8889 }
8890
8891 // private utility function:  64 bit atomics on 32 bit host.
8892 MachineBasicBlock *
8893 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8894                                                        MachineBasicBlock *MBB,
8895                                                        unsigned regOpcL,
8896                                                        unsigned regOpcH,
8897                                                        unsigned immOpcL,
8898                                                        unsigned immOpcH,
8899                                                        bool invSrc) const {
8900   // For the atomic bitwise operator, we generate
8901   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8902   //     ld t1,t2 = [bitinstr.addr]
8903   //   newMBB:
8904   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8905   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8906   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8907   //     mov ECX, EBX <- t5, t6
8908   //     mov EAX, EDX <- t1, t2
8909   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8910   //     mov t3, t4 <- EAX, EDX
8911   //     bz  newMBB
8912   //     result in out1, out2
8913   //     fallthrough -->nextMBB
8914
8915   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8916   const unsigned LoadOpc = X86::MOV32rm;
8917   const unsigned NotOpc = X86::NOT32r;
8918   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8919   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8920   MachineFunction::iterator MBBIter = MBB;
8921   ++MBBIter;
8922
8923   /// First build the CFG
8924   MachineFunction *F = MBB->getParent();
8925   MachineBasicBlock *thisMBB = MBB;
8926   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8927   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8928   F->insert(MBBIter, newMBB);
8929   F->insert(MBBIter, nextMBB);
8930
8931   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8932   nextMBB->splice(nextMBB->begin(), thisMBB,
8933                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8934                   thisMBB->end());
8935   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8936
8937   // Update thisMBB to fall through to newMBB
8938   thisMBB->addSuccessor(newMBB);
8939
8940   // newMBB jumps to itself and fall through to nextMBB
8941   newMBB->addSuccessor(nextMBB);
8942   newMBB->addSuccessor(newMBB);
8943
8944   DebugLoc dl = bInstr->getDebugLoc();
8945   // Insert instructions into newMBB based on incoming instruction
8946   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8947   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
8948          "unexpected number of operands");
8949   MachineOperand& dest1Oper = bInstr->getOperand(0);
8950   MachineOperand& dest2Oper = bInstr->getOperand(1);
8951   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8952   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
8953     argOpers[i] = &bInstr->getOperand(i+2);
8954
8955     // We use some of the operands multiple times, so conservatively just
8956     // clear any kill flags that might be present.
8957     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8958       argOpers[i]->setIsKill(false);
8959   }
8960
8961   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8962   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8963
8964   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8965   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8966   for (int i=0; i <= lastAddrIndx; ++i)
8967     (*MIB).addOperand(*argOpers[i]);
8968   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8969   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8970   // add 4 to displacement.
8971   for (int i=0; i <= lastAddrIndx-2; ++i)
8972     (*MIB).addOperand(*argOpers[i]);
8973   MachineOperand newOp3 = *(argOpers[3]);
8974   if (newOp3.isImm())
8975     newOp3.setImm(newOp3.getImm()+4);
8976   else
8977     newOp3.setOffset(newOp3.getOffset()+4);
8978   (*MIB).addOperand(newOp3);
8979   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8980
8981   // t3/4 are defined later, at the bottom of the loop
8982   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8983   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8984   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8985     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8986   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8987     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8988
8989   // The subsequent operations should be using the destination registers of
8990   //the PHI instructions.
8991   if (invSrc) {
8992     t1 = F->getRegInfo().createVirtualRegister(RC);
8993     t2 = F->getRegInfo().createVirtualRegister(RC);
8994     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8995     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8996   } else {
8997     t1 = dest1Oper.getReg();
8998     t2 = dest2Oper.getReg();
8999   }
9000
9001   int valArgIndx = lastAddrIndx + 1;
9002   assert((argOpers[valArgIndx]->isReg() ||
9003           argOpers[valArgIndx]->isImm()) &&
9004          "invalid operand");
9005   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9006   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9007   if (argOpers[valArgIndx]->isReg())
9008     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9009   else
9010     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9011   if (regOpcL != X86::MOV32rr)
9012     MIB.addReg(t1);
9013   (*MIB).addOperand(*argOpers[valArgIndx]);
9014   assert(argOpers[valArgIndx + 1]->isReg() ==
9015          argOpers[valArgIndx]->isReg());
9016   assert(argOpers[valArgIndx + 1]->isImm() ==
9017          argOpers[valArgIndx]->isImm());
9018   if (argOpers[valArgIndx + 1]->isReg())
9019     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9020   else
9021     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9022   if (regOpcH != X86::MOV32rr)
9023     MIB.addReg(t2);
9024   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9025
9026   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9027   MIB.addReg(t1);
9028   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9029   MIB.addReg(t2);
9030
9031   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9032   MIB.addReg(t5);
9033   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9034   MIB.addReg(t6);
9035
9036   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9037   for (int i=0; i <= lastAddrIndx; ++i)
9038     (*MIB).addOperand(*argOpers[i]);
9039
9040   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9041   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9042                     bInstr->memoperands_end());
9043
9044   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9045   MIB.addReg(X86::EAX);
9046   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9047   MIB.addReg(X86::EDX);
9048
9049   // insert branch
9050   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9051
9052   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9053   return nextMBB;
9054 }
9055
9056 // private utility function
9057 MachineBasicBlock *
9058 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9059                                                       MachineBasicBlock *MBB,
9060                                                       unsigned cmovOpc) const {
9061   // For the atomic min/max operator, we generate
9062   //   thisMBB:
9063   //   newMBB:
9064   //     ld t1 = [min/max.addr]
9065   //     mov t2 = [min/max.val]
9066   //     cmp  t1, t2
9067   //     cmov[cond] t2 = t1
9068   //     mov EAX = t1
9069   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9070   //     bz   newMBB
9071   //     fallthrough -->nextMBB
9072   //
9073   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9074   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9075   MachineFunction::iterator MBBIter = MBB;
9076   ++MBBIter;
9077
9078   /// First build the CFG
9079   MachineFunction *F = MBB->getParent();
9080   MachineBasicBlock *thisMBB = MBB;
9081   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9082   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9083   F->insert(MBBIter, newMBB);
9084   F->insert(MBBIter, nextMBB);
9085
9086   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9087   nextMBB->splice(nextMBB->begin(), thisMBB,
9088                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9089                   thisMBB->end());
9090   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9091
9092   // Update thisMBB to fall through to newMBB
9093   thisMBB->addSuccessor(newMBB);
9094
9095   // newMBB jumps to newMBB and fall through to nextMBB
9096   newMBB->addSuccessor(nextMBB);
9097   newMBB->addSuccessor(newMBB);
9098
9099   DebugLoc dl = mInstr->getDebugLoc();
9100   // Insert instructions into newMBB based on incoming instruction
9101   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9102          "unexpected number of operands");
9103   MachineOperand& destOper = mInstr->getOperand(0);
9104   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9105   int numArgs = mInstr->getNumOperands() - 1;
9106   for (int i=0; i < numArgs; ++i)
9107     argOpers[i] = &mInstr->getOperand(i+1);
9108
9109   // x86 address has 4 operands: base, index, scale, and displacement
9110   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9111   int valArgIndx = lastAddrIndx + 1;
9112
9113   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9114   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9115   for (int i=0; i <= lastAddrIndx; ++i)
9116     (*MIB).addOperand(*argOpers[i]);
9117
9118   // We only support register and immediate values
9119   assert((argOpers[valArgIndx]->isReg() ||
9120           argOpers[valArgIndx]->isImm()) &&
9121          "invalid operand");
9122
9123   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9124   if (argOpers[valArgIndx]->isReg())
9125     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9126   else
9127     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9128   (*MIB).addOperand(*argOpers[valArgIndx]);
9129
9130   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9131   MIB.addReg(t1);
9132
9133   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9134   MIB.addReg(t1);
9135   MIB.addReg(t2);
9136
9137   // Generate movc
9138   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9139   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9140   MIB.addReg(t2);
9141   MIB.addReg(t1);
9142
9143   // Cmp and exchange if none has modified the memory location
9144   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9145   for (int i=0; i <= lastAddrIndx; ++i)
9146     (*MIB).addOperand(*argOpers[i]);
9147   MIB.addReg(t3);
9148   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9149   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9150                     mInstr->memoperands_end());
9151
9152   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9153   MIB.addReg(X86::EAX);
9154
9155   // insert branch
9156   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9157
9158   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9159   return nextMBB;
9160 }
9161
9162 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9163 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9164 // in the .td file.
9165 MachineBasicBlock *
9166 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9167                             unsigned numArgs, bool memArg) const {
9168
9169   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9170          "Target must have SSE4.2 or AVX features enabled");
9171
9172   DebugLoc dl = MI->getDebugLoc();
9173   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9174
9175   unsigned Opc;
9176
9177   if (!Subtarget->hasAVX()) {
9178     if (memArg)
9179       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9180     else
9181       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9182   } else {
9183     if (memArg)
9184       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9185     else
9186       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9187   }
9188
9189   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
9190
9191   for (unsigned i = 0; i < numArgs; ++i) {
9192     MachineOperand &Op = MI->getOperand(i+1);
9193
9194     if (!(Op.isReg() && Op.isImplicit()))
9195       MIB.addOperand(Op);
9196   }
9197
9198   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9199     .addReg(X86::XMM0);
9200
9201   MI->eraseFromParent();
9202
9203   return BB;
9204 }
9205
9206 MachineBasicBlock *
9207 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9208                                                  MachineInstr *MI,
9209                                                  MachineBasicBlock *MBB) const {
9210   // Emit code to save XMM registers to the stack. The ABI says that the
9211   // number of registers to save is given in %al, so it's theoretically
9212   // possible to do an indirect jump trick to avoid saving all of them,
9213   // however this code takes a simpler approach and just executes all
9214   // of the stores if %al is non-zero. It's less code, and it's probably
9215   // easier on the hardware branch predictor, and stores aren't all that
9216   // expensive anyway.
9217
9218   // Create the new basic blocks. One block contains all the XMM stores,
9219   // and one block is the final destination regardless of whether any
9220   // stores were performed.
9221   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9222   MachineFunction *F = MBB->getParent();
9223   MachineFunction::iterator MBBIter = MBB;
9224   ++MBBIter;
9225   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9226   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9227   F->insert(MBBIter, XMMSaveMBB);
9228   F->insert(MBBIter, EndMBB);
9229
9230   // Transfer the remainder of MBB and its successor edges to EndMBB.
9231   EndMBB->splice(EndMBB->begin(), MBB,
9232                  llvm::next(MachineBasicBlock::iterator(MI)),
9233                  MBB->end());
9234   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9235
9236   // The original block will now fall through to the XMM save block.
9237   MBB->addSuccessor(XMMSaveMBB);
9238   // The XMMSaveMBB will fall through to the end block.
9239   XMMSaveMBB->addSuccessor(EndMBB);
9240
9241   // Now add the instructions.
9242   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9243   DebugLoc DL = MI->getDebugLoc();
9244
9245   unsigned CountReg = MI->getOperand(0).getReg();
9246   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9247   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9248
9249   if (!Subtarget->isTargetWin64()) {
9250     // If %al is 0, branch around the XMM save block.
9251     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9252     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9253     MBB->addSuccessor(EndMBB);
9254   }
9255
9256   // In the XMM save block, save all the XMM argument registers.
9257   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9258     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9259     MachineMemOperand *MMO =
9260       F->getMachineMemOperand(
9261         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
9262         MachineMemOperand::MOStore, Offset,
9263         /*Size=*/16, /*Align=*/16);
9264     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9265       .addFrameIndex(RegSaveFrameIndex)
9266       .addImm(/*Scale=*/1)
9267       .addReg(/*IndexReg=*/0)
9268       .addImm(/*Disp=*/Offset)
9269       .addReg(/*Segment=*/0)
9270       .addReg(MI->getOperand(i).getReg())
9271       .addMemOperand(MMO);
9272   }
9273
9274   MI->eraseFromParent();   // The pseudo instruction is gone now.
9275
9276   return EndMBB;
9277 }
9278
9279 MachineBasicBlock *
9280 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9281                                      MachineBasicBlock *BB) const {
9282   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9283   DebugLoc DL = MI->getDebugLoc();
9284
9285   // To "insert" a SELECT_CC instruction, we actually have to insert the
9286   // diamond control-flow pattern.  The incoming instruction knows the
9287   // destination vreg to set, the condition code register to branch on, the
9288   // true/false values to select between, and a branch opcode to use.
9289   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9290   MachineFunction::iterator It = BB;
9291   ++It;
9292
9293   //  thisMBB:
9294   //  ...
9295   //   TrueVal = ...
9296   //   cmpTY ccX, r1, r2
9297   //   bCC copy1MBB
9298   //   fallthrough --> copy0MBB
9299   MachineBasicBlock *thisMBB = BB;
9300   MachineFunction *F = BB->getParent();
9301   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9302   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9303   F->insert(It, copy0MBB);
9304   F->insert(It, sinkMBB);
9305
9306   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9307   // live into the sink and copy blocks.
9308   const MachineFunction *MF = BB->getParent();
9309   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9310   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9311
9312   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9313     const MachineOperand &MO = MI->getOperand(I);
9314     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9315     unsigned Reg = MO.getReg();
9316     if (Reg != X86::EFLAGS) continue;
9317     copy0MBB->addLiveIn(Reg);
9318     sinkMBB->addLiveIn(Reg);
9319   }
9320
9321   // Transfer the remainder of BB and its successor edges to sinkMBB.
9322   sinkMBB->splice(sinkMBB->begin(), BB,
9323                   llvm::next(MachineBasicBlock::iterator(MI)),
9324                   BB->end());
9325   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9326
9327   // Add the true and fallthrough blocks as its successors.
9328   BB->addSuccessor(copy0MBB);
9329   BB->addSuccessor(sinkMBB);
9330
9331   // Create the conditional branch instruction.
9332   unsigned Opc =
9333     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9334   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9335
9336   //  copy0MBB:
9337   //   %FalseValue = ...
9338   //   # fallthrough to sinkMBB
9339   copy0MBB->addSuccessor(sinkMBB);
9340
9341   //  sinkMBB:
9342   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9343   //  ...
9344   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9345           TII->get(X86::PHI), MI->getOperand(0).getReg())
9346     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9347     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9348
9349   MI->eraseFromParent();   // The pseudo instruction is gone now.
9350   return sinkMBB;
9351 }
9352
9353 MachineBasicBlock *
9354 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9355                                           MachineBasicBlock *BB) const {
9356   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9357   DebugLoc DL = MI->getDebugLoc();
9358
9359   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9360   // non-trivial part is impdef of ESP.
9361   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9362   // mingw-w64.
9363
9364   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9365     .addExternalSymbol("_alloca")
9366     .addReg(X86::EAX, RegState::Implicit)
9367     .addReg(X86::ESP, RegState::Implicit)
9368     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9369     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9370     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9371
9372   MI->eraseFromParent();   // The pseudo instruction is gone now.
9373   return BB;
9374 }
9375
9376 MachineBasicBlock *
9377 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9378                                       MachineBasicBlock *BB) const {
9379   // This is pretty easy.  We're taking the value that we received from
9380   // our load from the relocation, sticking it in either RDI (x86-64)
9381   // or EAX and doing an indirect call.  The return value will then
9382   // be in the normal return register.
9383   const X86InstrInfo *TII
9384     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9385   DebugLoc DL = MI->getDebugLoc();
9386   MachineFunction *F = BB->getParent();
9387   bool IsWin64 = Subtarget->isTargetWin64();
9388
9389   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9390
9391   if (Subtarget->is64Bit()) {
9392     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9393                                       TII->get(X86::MOV64rm), X86::RDI)
9394     .addReg(X86::RIP)
9395     .addImm(0).addReg(0)
9396     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9397                       MI->getOperand(3).getTargetFlags())
9398     .addReg(0);
9399     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
9400     addDirectMem(MIB, X86::RDI);
9401   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9402     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9403                                       TII->get(X86::MOV32rm), X86::EAX)
9404     .addReg(0)
9405     .addImm(0).addReg(0)
9406     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9407                       MI->getOperand(3).getTargetFlags())
9408     .addReg(0);
9409     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9410     addDirectMem(MIB, X86::EAX);
9411   } else {
9412     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9413                                       TII->get(X86::MOV32rm), X86::EAX)
9414     .addReg(TII->getGlobalBaseReg(F))
9415     .addImm(0).addReg(0)
9416     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9417                       MI->getOperand(3).getTargetFlags())
9418     .addReg(0);
9419     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9420     addDirectMem(MIB, X86::EAX);
9421   }
9422
9423   MI->eraseFromParent(); // The pseudo instruction is gone now.
9424   return BB;
9425 }
9426
9427 MachineBasicBlock *
9428 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9429                                                MachineBasicBlock *BB) const {
9430   switch (MI->getOpcode()) {
9431   default: assert(false && "Unexpected instr type to insert");
9432   case X86::MINGW_ALLOCA:
9433     return EmitLoweredMingwAlloca(MI, BB);
9434   case X86::TLSCall_32:
9435   case X86::TLSCall_64:
9436     return EmitLoweredTLSCall(MI, BB);
9437   case X86::CMOV_GR8:
9438   case X86::CMOV_V1I64:
9439   case X86::CMOV_FR32:
9440   case X86::CMOV_FR64:
9441   case X86::CMOV_V4F32:
9442   case X86::CMOV_V2F64:
9443   case X86::CMOV_V2I64:
9444   case X86::CMOV_GR16:
9445   case X86::CMOV_GR32:
9446   case X86::CMOV_RFP32:
9447   case X86::CMOV_RFP64:
9448   case X86::CMOV_RFP80:
9449     return EmitLoweredSelect(MI, BB);
9450
9451   case X86::FP32_TO_INT16_IN_MEM:
9452   case X86::FP32_TO_INT32_IN_MEM:
9453   case X86::FP32_TO_INT64_IN_MEM:
9454   case X86::FP64_TO_INT16_IN_MEM:
9455   case X86::FP64_TO_INT32_IN_MEM:
9456   case X86::FP64_TO_INT64_IN_MEM:
9457   case X86::FP80_TO_INT16_IN_MEM:
9458   case X86::FP80_TO_INT32_IN_MEM:
9459   case X86::FP80_TO_INT64_IN_MEM: {
9460     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9461     DebugLoc DL = MI->getDebugLoc();
9462
9463     // Change the floating point control register to use "round towards zero"
9464     // mode when truncating to an integer value.
9465     MachineFunction *F = BB->getParent();
9466     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9467     addFrameReference(BuildMI(*BB, MI, DL,
9468                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9469
9470     // Load the old value of the high byte of the control word...
9471     unsigned OldCW =
9472       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9473     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9474                       CWFrameIdx);
9475
9476     // Set the high part to be round to zero...
9477     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9478       .addImm(0xC7F);
9479
9480     // Reload the modified control word now...
9481     addFrameReference(BuildMI(*BB, MI, DL,
9482                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9483
9484     // Restore the memory image of control word to original value
9485     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9486       .addReg(OldCW);
9487
9488     // Get the X86 opcode to use.
9489     unsigned Opc;
9490     switch (MI->getOpcode()) {
9491     default: llvm_unreachable("illegal opcode!");
9492     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9493     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9494     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9495     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9496     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9497     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9498     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9499     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9500     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9501     }
9502
9503     X86AddressMode AM;
9504     MachineOperand &Op = MI->getOperand(0);
9505     if (Op.isReg()) {
9506       AM.BaseType = X86AddressMode::RegBase;
9507       AM.Base.Reg = Op.getReg();
9508     } else {
9509       AM.BaseType = X86AddressMode::FrameIndexBase;
9510       AM.Base.FrameIndex = Op.getIndex();
9511     }
9512     Op = MI->getOperand(1);
9513     if (Op.isImm())
9514       AM.Scale = Op.getImm();
9515     Op = MI->getOperand(2);
9516     if (Op.isImm())
9517       AM.IndexReg = Op.getImm();
9518     Op = MI->getOperand(3);
9519     if (Op.isGlobal()) {
9520       AM.GV = Op.getGlobal();
9521     } else {
9522       AM.Disp = Op.getImm();
9523     }
9524     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9525                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9526
9527     // Reload the original control word now.
9528     addFrameReference(BuildMI(*BB, MI, DL,
9529                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9530
9531     MI->eraseFromParent();   // The pseudo instruction is gone now.
9532     return BB;
9533   }
9534     // String/text processing lowering.
9535   case X86::PCMPISTRM128REG:
9536   case X86::VPCMPISTRM128REG:
9537     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9538   case X86::PCMPISTRM128MEM:
9539   case X86::VPCMPISTRM128MEM:
9540     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9541   case X86::PCMPESTRM128REG:
9542   case X86::VPCMPESTRM128REG:
9543     return EmitPCMP(MI, BB, 5, false /* in mem */);
9544   case X86::PCMPESTRM128MEM:
9545   case X86::VPCMPESTRM128MEM:
9546     return EmitPCMP(MI, BB, 5, true /* in mem */);
9547
9548     // Atomic Lowering.
9549   case X86::ATOMAND32:
9550     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9551                                                X86::AND32ri, X86::MOV32rm,
9552                                                X86::LCMPXCHG32,
9553                                                X86::NOT32r, X86::EAX,
9554                                                X86::GR32RegisterClass);
9555   case X86::ATOMOR32:
9556     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9557                                                X86::OR32ri, X86::MOV32rm,
9558                                                X86::LCMPXCHG32,
9559                                                X86::NOT32r, X86::EAX,
9560                                                X86::GR32RegisterClass);
9561   case X86::ATOMXOR32:
9562     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9563                                                X86::XOR32ri, X86::MOV32rm,
9564                                                X86::LCMPXCHG32,
9565                                                X86::NOT32r, X86::EAX,
9566                                                X86::GR32RegisterClass);
9567   case X86::ATOMNAND32:
9568     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9569                                                X86::AND32ri, X86::MOV32rm,
9570                                                X86::LCMPXCHG32,
9571                                                X86::NOT32r, X86::EAX,
9572                                                X86::GR32RegisterClass, true);
9573   case X86::ATOMMIN32:
9574     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9575   case X86::ATOMMAX32:
9576     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9577   case X86::ATOMUMIN32:
9578     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9579   case X86::ATOMUMAX32:
9580     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9581
9582   case X86::ATOMAND16:
9583     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9584                                                X86::AND16ri, X86::MOV16rm,
9585                                                X86::LCMPXCHG16,
9586                                                X86::NOT16r, X86::AX,
9587                                                X86::GR16RegisterClass);
9588   case X86::ATOMOR16:
9589     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9590                                                X86::OR16ri, X86::MOV16rm,
9591                                                X86::LCMPXCHG16,
9592                                                X86::NOT16r, X86::AX,
9593                                                X86::GR16RegisterClass);
9594   case X86::ATOMXOR16:
9595     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9596                                                X86::XOR16ri, X86::MOV16rm,
9597                                                X86::LCMPXCHG16,
9598                                                X86::NOT16r, X86::AX,
9599                                                X86::GR16RegisterClass);
9600   case X86::ATOMNAND16:
9601     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9602                                                X86::AND16ri, X86::MOV16rm,
9603                                                X86::LCMPXCHG16,
9604                                                X86::NOT16r, X86::AX,
9605                                                X86::GR16RegisterClass, true);
9606   case X86::ATOMMIN16:
9607     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9608   case X86::ATOMMAX16:
9609     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9610   case X86::ATOMUMIN16:
9611     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9612   case X86::ATOMUMAX16:
9613     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9614
9615   case X86::ATOMAND8:
9616     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9617                                                X86::AND8ri, X86::MOV8rm,
9618                                                X86::LCMPXCHG8,
9619                                                X86::NOT8r, X86::AL,
9620                                                X86::GR8RegisterClass);
9621   case X86::ATOMOR8:
9622     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9623                                                X86::OR8ri, X86::MOV8rm,
9624                                                X86::LCMPXCHG8,
9625                                                X86::NOT8r, X86::AL,
9626                                                X86::GR8RegisterClass);
9627   case X86::ATOMXOR8:
9628     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9629                                                X86::XOR8ri, X86::MOV8rm,
9630                                                X86::LCMPXCHG8,
9631                                                X86::NOT8r, X86::AL,
9632                                                X86::GR8RegisterClass);
9633   case X86::ATOMNAND8:
9634     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9635                                                X86::AND8ri, X86::MOV8rm,
9636                                                X86::LCMPXCHG8,
9637                                                X86::NOT8r, X86::AL,
9638                                                X86::GR8RegisterClass, true);
9639   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9640   // This group is for 64-bit host.
9641   case X86::ATOMAND64:
9642     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9643                                                X86::AND64ri32, X86::MOV64rm,
9644                                                X86::LCMPXCHG64,
9645                                                X86::NOT64r, X86::RAX,
9646                                                X86::GR64RegisterClass);
9647   case X86::ATOMOR64:
9648     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9649                                                X86::OR64ri32, X86::MOV64rm,
9650                                                X86::LCMPXCHG64,
9651                                                X86::NOT64r, X86::RAX,
9652                                                X86::GR64RegisterClass);
9653   case X86::ATOMXOR64:
9654     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9655                                                X86::XOR64ri32, X86::MOV64rm,
9656                                                X86::LCMPXCHG64,
9657                                                X86::NOT64r, X86::RAX,
9658                                                X86::GR64RegisterClass);
9659   case X86::ATOMNAND64:
9660     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9661                                                X86::AND64ri32, X86::MOV64rm,
9662                                                X86::LCMPXCHG64,
9663                                                X86::NOT64r, X86::RAX,
9664                                                X86::GR64RegisterClass, true);
9665   case X86::ATOMMIN64:
9666     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9667   case X86::ATOMMAX64:
9668     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9669   case X86::ATOMUMIN64:
9670     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9671   case X86::ATOMUMAX64:
9672     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9673
9674   // This group does 64-bit operations on a 32-bit host.
9675   case X86::ATOMAND6432:
9676     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9677                                                X86::AND32rr, X86::AND32rr,
9678                                                X86::AND32ri, X86::AND32ri,
9679                                                false);
9680   case X86::ATOMOR6432:
9681     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9682                                                X86::OR32rr, X86::OR32rr,
9683                                                X86::OR32ri, X86::OR32ri,
9684                                                false);
9685   case X86::ATOMXOR6432:
9686     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9687                                                X86::XOR32rr, X86::XOR32rr,
9688                                                X86::XOR32ri, X86::XOR32ri,
9689                                                false);
9690   case X86::ATOMNAND6432:
9691     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9692                                                X86::AND32rr, X86::AND32rr,
9693                                                X86::AND32ri, X86::AND32ri,
9694                                                true);
9695   case X86::ATOMADD6432:
9696     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9697                                                X86::ADD32rr, X86::ADC32rr,
9698                                                X86::ADD32ri, X86::ADC32ri,
9699                                                false);
9700   case X86::ATOMSUB6432:
9701     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9702                                                X86::SUB32rr, X86::SBB32rr,
9703                                                X86::SUB32ri, X86::SBB32ri,
9704                                                false);
9705   case X86::ATOMSWAP6432:
9706     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9707                                                X86::MOV32rr, X86::MOV32rr,
9708                                                X86::MOV32ri, X86::MOV32ri,
9709                                                false);
9710   case X86::VASTART_SAVE_XMM_REGS:
9711     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9712   }
9713 }
9714
9715 //===----------------------------------------------------------------------===//
9716 //                           X86 Optimization Hooks
9717 //===----------------------------------------------------------------------===//
9718
9719 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9720                                                        const APInt &Mask,
9721                                                        APInt &KnownZero,
9722                                                        APInt &KnownOne,
9723                                                        const SelectionDAG &DAG,
9724                                                        unsigned Depth) const {
9725   unsigned Opc = Op.getOpcode();
9726   assert((Opc >= ISD::BUILTIN_OP_END ||
9727           Opc == ISD::INTRINSIC_WO_CHAIN ||
9728           Opc == ISD::INTRINSIC_W_CHAIN ||
9729           Opc == ISD::INTRINSIC_VOID) &&
9730          "Should use MaskedValueIsZero if you don't know whether Op"
9731          " is a target node!");
9732
9733   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9734   switch (Opc) {
9735   default: break;
9736   case X86ISD::ADD:
9737   case X86ISD::SUB:
9738   case X86ISD::SMUL:
9739   case X86ISD::UMUL:
9740   case X86ISD::INC:
9741   case X86ISD::DEC:
9742   case X86ISD::OR:
9743   case X86ISD::XOR:
9744   case X86ISD::AND:
9745     // These nodes' second result is a boolean.
9746     if (Op.getResNo() == 0)
9747       break;
9748     // Fallthrough
9749   case X86ISD::SETCC:
9750     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9751                                        Mask.getBitWidth() - 1);
9752     break;
9753   }
9754 }
9755
9756 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9757 /// node is a GlobalAddress + offset.
9758 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9759                                        const GlobalValue* &GA,
9760                                        int64_t &Offset) const {
9761   if (N->getOpcode() == X86ISD::Wrapper) {
9762     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9763       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
9764       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
9765       return true;
9766     }
9767   }
9768   return TargetLowering::isGAPlusOffset(N, GA, Offset);
9769 }
9770
9771 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
9772 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
9773 /// if the load addresses are consecutive, non-overlapping, and in the right
9774 /// order.
9775 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
9776                                      const TargetLowering &TLI) {
9777   DebugLoc dl = N->getDebugLoc();
9778   EVT VT = N->getValueType(0);
9779
9780   if (VT.getSizeInBits() != 128)
9781     return SDValue();
9782
9783   SmallVector<SDValue, 16> Elts;
9784   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
9785     Elts.push_back(getShuffleScalarElt(N, i, DAG));
9786
9787   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
9788 }
9789
9790 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
9791 /// generation and convert it from being a bunch of shuffles and extracts
9792 /// to a simple store and scalar loads to extract the elements.
9793 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
9794                                                 const TargetLowering &TLI) {
9795   SDValue InputVector = N->getOperand(0);
9796
9797   // Only operate on vectors of 4 elements, where the alternative shuffling
9798   // gets to be more expensive.
9799   if (InputVector.getValueType() != MVT::v4i32)
9800     return SDValue();
9801
9802   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
9803   // single use which is a sign-extend or zero-extend, and all elements are
9804   // used.
9805   SmallVector<SDNode *, 4> Uses;
9806   unsigned ExtractedElements = 0;
9807   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
9808        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
9809     if (UI.getUse().getResNo() != InputVector.getResNo())
9810       return SDValue();
9811
9812     SDNode *Extract = *UI;
9813     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
9814       return SDValue();
9815
9816     if (Extract->getValueType(0) != MVT::i32)
9817       return SDValue();
9818     if (!Extract->hasOneUse())
9819       return SDValue();
9820     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9821         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9822       return SDValue();
9823     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9824       return SDValue();
9825
9826     // Record which element was extracted.
9827     ExtractedElements |=
9828       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9829
9830     Uses.push_back(Extract);
9831   }
9832
9833   // If not all the elements were used, this may not be worthwhile.
9834   if (ExtractedElements != 15)
9835     return SDValue();
9836
9837   // Ok, we've now decided to do the transformation.
9838   DebugLoc dl = InputVector.getDebugLoc();
9839
9840   // Store the value to a temporary stack slot.
9841   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9842   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL,
9843                             0, false, false, 0);
9844
9845   // Replace each use (extract) with a load of the appropriate element.
9846   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9847        UE = Uses.end(); UI != UE; ++UI) {
9848     SDNode *Extract = *UI;
9849
9850     // Compute the element's address.
9851     SDValue Idx = Extract->getOperand(1);
9852     unsigned EltSize =
9853         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9854     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9855     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9856
9857     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
9858                                      OffsetVal, StackPtr);
9859
9860     // Load the scalar.
9861     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
9862                                      ScalarAddr, NULL, 0, false, false, 0);
9863
9864     // Replace the exact with the load.
9865     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9866   }
9867
9868   // The replacement was made in place; don't return anything.
9869   return SDValue();
9870 }
9871
9872 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9873 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9874                                     const X86Subtarget *Subtarget) {
9875   DebugLoc DL = N->getDebugLoc();
9876   SDValue Cond = N->getOperand(0);
9877   // Get the LHS/RHS of the select.
9878   SDValue LHS = N->getOperand(1);
9879   SDValue RHS = N->getOperand(2);
9880
9881   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9882   // instructions match the semantics of the common C idiom x<y?x:y but not
9883   // x<=y?x:y, because of how they handle negative zero (which can be
9884   // ignored in unsafe-math mode).
9885   if (Subtarget->hasSSE2() &&
9886       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9887       Cond.getOpcode() == ISD::SETCC) {
9888     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9889
9890     unsigned Opcode = 0;
9891     // Check for x CC y ? x : y.
9892     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9893         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9894       switch (CC) {
9895       default: break;
9896       case ISD::SETULT:
9897         // Converting this to a min would handle NaNs incorrectly, and swapping
9898         // the operands would cause it to handle comparisons between positive
9899         // and negative zero incorrectly.
9900         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9901           if (!UnsafeFPMath &&
9902               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9903             break;
9904           std::swap(LHS, RHS);
9905         }
9906         Opcode = X86ISD::FMIN;
9907         break;
9908       case ISD::SETOLE:
9909         // Converting this to a min would handle comparisons between positive
9910         // and negative zero incorrectly.
9911         if (!UnsafeFPMath &&
9912             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9913           break;
9914         Opcode = X86ISD::FMIN;
9915         break;
9916       case ISD::SETULE:
9917         // Converting this to a min would handle both negative zeros and NaNs
9918         // incorrectly, but we can swap the operands to fix both.
9919         std::swap(LHS, RHS);
9920       case ISD::SETOLT:
9921       case ISD::SETLT:
9922       case ISD::SETLE:
9923         Opcode = X86ISD::FMIN;
9924         break;
9925
9926       case ISD::SETOGE:
9927         // Converting this to a max would handle comparisons between positive
9928         // and negative zero incorrectly.
9929         if (!UnsafeFPMath &&
9930             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9931           break;
9932         Opcode = X86ISD::FMAX;
9933         break;
9934       case ISD::SETUGT:
9935         // Converting this to a max would handle NaNs incorrectly, and swapping
9936         // the operands would cause it to handle comparisons between positive
9937         // and negative zero incorrectly.
9938         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9939           if (!UnsafeFPMath &&
9940               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9941             break;
9942           std::swap(LHS, RHS);
9943         }
9944         Opcode = X86ISD::FMAX;
9945         break;
9946       case ISD::SETUGE:
9947         // Converting this to a max would handle both negative zeros and NaNs
9948         // incorrectly, but we can swap the operands to fix both.
9949         std::swap(LHS, RHS);
9950       case ISD::SETOGT:
9951       case ISD::SETGT:
9952       case ISD::SETGE:
9953         Opcode = X86ISD::FMAX;
9954         break;
9955       }
9956     // Check for x CC y ? y : x -- a min/max with reversed arms.
9957     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9958                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9959       switch (CC) {
9960       default: break;
9961       case ISD::SETOGE:
9962         // Converting this to a min would handle comparisons between positive
9963         // and negative zero incorrectly, and swapping the operands would
9964         // cause it to handle NaNs incorrectly.
9965         if (!UnsafeFPMath &&
9966             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9967           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9968             break;
9969           std::swap(LHS, RHS);
9970         }
9971         Opcode = X86ISD::FMIN;
9972         break;
9973       case ISD::SETUGT:
9974         // Converting this to a min would handle NaNs incorrectly.
9975         if (!UnsafeFPMath &&
9976             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9977           break;
9978         Opcode = X86ISD::FMIN;
9979         break;
9980       case ISD::SETUGE:
9981         // Converting this to a min would handle both negative zeros and NaNs
9982         // incorrectly, but we can swap the operands to fix both.
9983         std::swap(LHS, RHS);
9984       case ISD::SETOGT:
9985       case ISD::SETGT:
9986       case ISD::SETGE:
9987         Opcode = X86ISD::FMIN;
9988         break;
9989
9990       case ISD::SETULT:
9991         // Converting this to a max would handle NaNs incorrectly.
9992         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9993           break;
9994         Opcode = X86ISD::FMAX;
9995         break;
9996       case ISD::SETOLE:
9997         // Converting this to a max would handle comparisons between positive
9998         // and negative zero incorrectly, and swapping the operands would
9999         // cause it to handle NaNs incorrectly.
10000         if (!UnsafeFPMath &&
10001             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
10002           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10003             break;
10004           std::swap(LHS, RHS);
10005         }
10006         Opcode = X86ISD::FMAX;
10007         break;
10008       case ISD::SETULE:
10009         // Converting this to a max would handle both negative zeros and NaNs
10010         // incorrectly, but we can swap the operands to fix both.
10011         std::swap(LHS, RHS);
10012       case ISD::SETOLT:
10013       case ISD::SETLT:
10014       case ISD::SETLE:
10015         Opcode = X86ISD::FMAX;
10016         break;
10017       }
10018     }
10019
10020     if (Opcode)
10021       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
10022   }
10023
10024   // If this is a select between two integer constants, try to do some
10025   // optimizations.
10026   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
10027     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
10028       // Don't do this for crazy integer types.
10029       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
10030         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
10031         // so that TrueC (the true value) is larger than FalseC.
10032         bool NeedsCondInvert = false;
10033
10034         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
10035             // Efficiently invertible.
10036             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
10037              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
10038               isa<ConstantSDNode>(Cond.getOperand(1))))) {
10039           NeedsCondInvert = true;
10040           std::swap(TrueC, FalseC);
10041         }
10042
10043         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
10044         if (FalseC->getAPIntValue() == 0 &&
10045             TrueC->getAPIntValue().isPowerOf2()) {
10046           if (NeedsCondInvert) // Invert the condition if needed.
10047             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10048                                DAG.getConstant(1, Cond.getValueType()));
10049
10050           // Zero extend the condition if needed.
10051           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
10052
10053           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10054           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
10055                              DAG.getConstant(ShAmt, MVT::i8));
10056         }
10057
10058         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
10059         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10060           if (NeedsCondInvert) // Invert the condition if needed.
10061             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10062                                DAG.getConstant(1, Cond.getValueType()));
10063
10064           // Zero extend the condition if needed.
10065           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10066                              FalseC->getValueType(0), Cond);
10067           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10068                              SDValue(FalseC, 0));
10069         }
10070
10071         // Optimize cases that will turn into an LEA instruction.  This requires
10072         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10073         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10074           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10075           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10076
10077           bool isFastMultiplier = false;
10078           if (Diff < 10) {
10079             switch ((unsigned char)Diff) {
10080               default: break;
10081               case 1:  // result = add base, cond
10082               case 2:  // result = lea base(    , cond*2)
10083               case 3:  // result = lea base(cond, cond*2)
10084               case 4:  // result = lea base(    , cond*4)
10085               case 5:  // result = lea base(cond, cond*4)
10086               case 8:  // result = lea base(    , cond*8)
10087               case 9:  // result = lea base(cond, cond*8)
10088                 isFastMultiplier = true;
10089                 break;
10090             }
10091           }
10092
10093           if (isFastMultiplier) {
10094             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10095             if (NeedsCondInvert) // Invert the condition if needed.
10096               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10097                                  DAG.getConstant(1, Cond.getValueType()));
10098
10099             // Zero extend the condition if needed.
10100             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10101                                Cond);
10102             // Scale the condition by the difference.
10103             if (Diff != 1)
10104               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10105                                  DAG.getConstant(Diff, Cond.getValueType()));
10106
10107             // Add the base if non-zero.
10108             if (FalseC->getAPIntValue() != 0)
10109               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10110                                  SDValue(FalseC, 0));
10111             return Cond;
10112           }
10113         }
10114       }
10115   }
10116
10117   return SDValue();
10118 }
10119
10120 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
10121 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
10122                                   TargetLowering::DAGCombinerInfo &DCI) {
10123   DebugLoc DL = N->getDebugLoc();
10124
10125   // If the flag operand isn't dead, don't touch this CMOV.
10126   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
10127     return SDValue();
10128
10129   // If this is a select between two integer constants, try to do some
10130   // optimizations.  Note that the operands are ordered the opposite of SELECT
10131   // operands.
10132   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
10133     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
10134       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
10135       // larger than FalseC (the false value).
10136       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
10137
10138       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
10139         CC = X86::GetOppositeBranchCondition(CC);
10140         std::swap(TrueC, FalseC);
10141       }
10142
10143       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
10144       // This is efficient for any integer data type (including i8/i16) and
10145       // shift amount.
10146       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
10147         SDValue Cond = N->getOperand(3);
10148         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10149                            DAG.getConstant(CC, MVT::i8), Cond);
10150
10151         // Zero extend the condition if needed.
10152         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
10153
10154         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10155         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
10156                            DAG.getConstant(ShAmt, MVT::i8));
10157         if (N->getNumValues() == 2)  // Dead flag value?
10158           return DCI.CombineTo(N, Cond, SDValue());
10159         return Cond;
10160       }
10161
10162       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
10163       // for any integer data type, including i8/i16.
10164       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10165         SDValue Cond = N->getOperand(3);
10166         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10167                            DAG.getConstant(CC, MVT::i8), Cond);
10168
10169         // Zero extend the condition if needed.
10170         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10171                            FalseC->getValueType(0), Cond);
10172         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10173                            SDValue(FalseC, 0));
10174
10175         if (N->getNumValues() == 2)  // Dead flag value?
10176           return DCI.CombineTo(N, Cond, SDValue());
10177         return Cond;
10178       }
10179
10180       // Optimize cases that will turn into an LEA instruction.  This requires
10181       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10182       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10183         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10184         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10185
10186         bool isFastMultiplier = false;
10187         if (Diff < 10) {
10188           switch ((unsigned char)Diff) {
10189           default: break;
10190           case 1:  // result = add base, cond
10191           case 2:  // result = lea base(    , cond*2)
10192           case 3:  // result = lea base(cond, cond*2)
10193           case 4:  // result = lea base(    , cond*4)
10194           case 5:  // result = lea base(cond, cond*4)
10195           case 8:  // result = lea base(    , cond*8)
10196           case 9:  // result = lea base(cond, cond*8)
10197             isFastMultiplier = true;
10198             break;
10199           }
10200         }
10201
10202         if (isFastMultiplier) {
10203           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10204           SDValue Cond = N->getOperand(3);
10205           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10206                              DAG.getConstant(CC, MVT::i8), Cond);
10207           // Zero extend the condition if needed.
10208           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10209                              Cond);
10210           // Scale the condition by the difference.
10211           if (Diff != 1)
10212             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10213                                DAG.getConstant(Diff, Cond.getValueType()));
10214
10215           // Add the base if non-zero.
10216           if (FalseC->getAPIntValue() != 0)
10217             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10218                                SDValue(FalseC, 0));
10219           if (N->getNumValues() == 2)  // Dead flag value?
10220             return DCI.CombineTo(N, Cond, SDValue());
10221           return Cond;
10222         }
10223       }
10224     }
10225   }
10226   return SDValue();
10227 }
10228
10229
10230 /// PerformMulCombine - Optimize a single multiply with constant into two
10231 /// in order to implement it with two cheaper instructions, e.g.
10232 /// LEA + SHL, LEA + LEA.
10233 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10234                                  TargetLowering::DAGCombinerInfo &DCI) {
10235   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10236     return SDValue();
10237
10238   EVT VT = N->getValueType(0);
10239   if (VT != MVT::i64)
10240     return SDValue();
10241
10242   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10243   if (!C)
10244     return SDValue();
10245   uint64_t MulAmt = C->getZExtValue();
10246   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10247     return SDValue();
10248
10249   uint64_t MulAmt1 = 0;
10250   uint64_t MulAmt2 = 0;
10251   if ((MulAmt % 9) == 0) {
10252     MulAmt1 = 9;
10253     MulAmt2 = MulAmt / 9;
10254   } else if ((MulAmt % 5) == 0) {
10255     MulAmt1 = 5;
10256     MulAmt2 = MulAmt / 5;
10257   } else if ((MulAmt % 3) == 0) {
10258     MulAmt1 = 3;
10259     MulAmt2 = MulAmt / 3;
10260   }
10261   if (MulAmt2 &&
10262       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10263     DebugLoc DL = N->getDebugLoc();
10264
10265     if (isPowerOf2_64(MulAmt2) &&
10266         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10267       // If second multiplifer is pow2, issue it first. We want the multiply by
10268       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10269       // is an add.
10270       std::swap(MulAmt1, MulAmt2);
10271
10272     SDValue NewMul;
10273     if (isPowerOf2_64(MulAmt1))
10274       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10275                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10276     else
10277       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10278                            DAG.getConstant(MulAmt1, VT));
10279
10280     if (isPowerOf2_64(MulAmt2))
10281       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10282                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10283     else
10284       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10285                            DAG.getConstant(MulAmt2, VT));
10286
10287     // Do not add new nodes to DAG combiner worklist.
10288     DCI.CombineTo(N, NewMul, false);
10289   }
10290   return SDValue();
10291 }
10292
10293 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10294   SDValue N0 = N->getOperand(0);
10295   SDValue N1 = N->getOperand(1);
10296   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10297   EVT VT = N0.getValueType();
10298
10299   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10300   // since the result of setcc_c is all zero's or all ones.
10301   if (N1C && N0.getOpcode() == ISD::AND &&
10302       N0.getOperand(1).getOpcode() == ISD::Constant) {
10303     SDValue N00 = N0.getOperand(0);
10304     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10305         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10306           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10307          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10308       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10309       APInt ShAmt = N1C->getAPIntValue();
10310       Mask = Mask.shl(ShAmt);
10311       if (Mask != 0)
10312         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10313                            N00, DAG.getConstant(Mask, VT));
10314     }
10315   }
10316
10317   return SDValue();
10318 }
10319
10320 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10321 ///                       when possible.
10322 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10323                                    const X86Subtarget *Subtarget) {
10324   EVT VT = N->getValueType(0);
10325   if (!VT.isVector() && VT.isInteger() &&
10326       N->getOpcode() == ISD::SHL)
10327     return PerformSHLCombine(N, DAG);
10328
10329   // On X86 with SSE2 support, we can transform this to a vector shift if
10330   // all elements are shifted by the same amount.  We can't do this in legalize
10331   // because the a constant vector is typically transformed to a constant pool
10332   // so we have no knowledge of the shift amount.
10333   if (!Subtarget->hasSSE2())
10334     return SDValue();
10335
10336   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10337     return SDValue();
10338
10339   SDValue ShAmtOp = N->getOperand(1);
10340   EVT EltVT = VT.getVectorElementType();
10341   DebugLoc DL = N->getDebugLoc();
10342   SDValue BaseShAmt = SDValue();
10343   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10344     unsigned NumElts = VT.getVectorNumElements();
10345     unsigned i = 0;
10346     for (; i != NumElts; ++i) {
10347       SDValue Arg = ShAmtOp.getOperand(i);
10348       if (Arg.getOpcode() == ISD::UNDEF) continue;
10349       BaseShAmt = Arg;
10350       break;
10351     }
10352     for (; i != NumElts; ++i) {
10353       SDValue Arg = ShAmtOp.getOperand(i);
10354       if (Arg.getOpcode() == ISD::UNDEF) continue;
10355       if (Arg != BaseShAmt) {
10356         return SDValue();
10357       }
10358     }
10359   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10360              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10361     SDValue InVec = ShAmtOp.getOperand(0);
10362     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10363       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10364       unsigned i = 0;
10365       for (; i != NumElts; ++i) {
10366         SDValue Arg = InVec.getOperand(i);
10367         if (Arg.getOpcode() == ISD::UNDEF) continue;
10368         BaseShAmt = Arg;
10369         break;
10370       }
10371     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10372        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10373          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10374          if (C->getZExtValue() == SplatIdx)
10375            BaseShAmt = InVec.getOperand(1);
10376        }
10377     }
10378     if (BaseShAmt.getNode() == 0)
10379       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10380                               DAG.getIntPtrConstant(0));
10381   } else
10382     return SDValue();
10383
10384   // The shift amount is an i32.
10385   if (EltVT.bitsGT(MVT::i32))
10386     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10387   else if (EltVT.bitsLT(MVT::i32))
10388     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10389
10390   // The shift amount is identical so we can do a vector shift.
10391   SDValue  ValOp = N->getOperand(0);
10392   switch (N->getOpcode()) {
10393   default:
10394     llvm_unreachable("Unknown shift opcode!");
10395     break;
10396   case ISD::SHL:
10397     if (VT == MVT::v2i64)
10398       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10399                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10400                          ValOp, BaseShAmt);
10401     if (VT == MVT::v4i32)
10402       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10403                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10404                          ValOp, BaseShAmt);
10405     if (VT == MVT::v8i16)
10406       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10407                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10408                          ValOp, BaseShAmt);
10409     break;
10410   case ISD::SRA:
10411     if (VT == MVT::v4i32)
10412       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10413                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10414                          ValOp, BaseShAmt);
10415     if (VT == MVT::v8i16)
10416       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10417                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10418                          ValOp, BaseShAmt);
10419     break;
10420   case ISD::SRL:
10421     if (VT == MVT::v2i64)
10422       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10423                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10424                          ValOp, BaseShAmt);
10425     if (VT == MVT::v4i32)
10426       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10427                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10428                          ValOp, BaseShAmt);
10429     if (VT ==  MVT::v8i16)
10430       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10431                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10432                          ValOp, BaseShAmt);
10433     break;
10434   }
10435   return SDValue();
10436 }
10437
10438 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10439                                 TargetLowering::DAGCombinerInfo &DCI,
10440                                 const X86Subtarget *Subtarget) {
10441   if (DCI.isBeforeLegalizeOps())
10442     return SDValue();
10443
10444   EVT VT = N->getValueType(0);
10445   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10446     return SDValue();
10447
10448   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10449   SDValue N0 = N->getOperand(0);
10450   SDValue N1 = N->getOperand(1);
10451   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10452     std::swap(N0, N1);
10453   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10454     return SDValue();
10455   if (!N0.hasOneUse() || !N1.hasOneUse())
10456     return SDValue();
10457
10458   SDValue ShAmt0 = N0.getOperand(1);
10459   if (ShAmt0.getValueType() != MVT::i8)
10460     return SDValue();
10461   SDValue ShAmt1 = N1.getOperand(1);
10462   if (ShAmt1.getValueType() != MVT::i8)
10463     return SDValue();
10464   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10465     ShAmt0 = ShAmt0.getOperand(0);
10466   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10467     ShAmt1 = ShAmt1.getOperand(0);
10468
10469   DebugLoc DL = N->getDebugLoc();
10470   unsigned Opc = X86ISD::SHLD;
10471   SDValue Op0 = N0.getOperand(0);
10472   SDValue Op1 = N1.getOperand(0);
10473   if (ShAmt0.getOpcode() == ISD::SUB) {
10474     Opc = X86ISD::SHRD;
10475     std::swap(Op0, Op1);
10476     std::swap(ShAmt0, ShAmt1);
10477   }
10478
10479   unsigned Bits = VT.getSizeInBits();
10480   if (ShAmt1.getOpcode() == ISD::SUB) {
10481     SDValue Sum = ShAmt1.getOperand(0);
10482     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10483       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10484       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10485         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10486       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10487         return DAG.getNode(Opc, DL, VT,
10488                            Op0, Op1,
10489                            DAG.getNode(ISD::TRUNCATE, DL,
10490                                        MVT::i8, ShAmt0));
10491     }
10492   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10493     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10494     if (ShAmt0C &&
10495         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10496       return DAG.getNode(Opc, DL, VT,
10497                          N0.getOperand(0), N1.getOperand(0),
10498                          DAG.getNode(ISD::TRUNCATE, DL,
10499                                        MVT::i8, ShAmt0));
10500   }
10501
10502   return SDValue();
10503 }
10504
10505 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10506 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10507                                    const X86Subtarget *Subtarget) {
10508   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10509   // the FP state in cases where an emms may be missing.
10510   // A preferable solution to the general problem is to figure out the right
10511   // places to insert EMMS.  This qualifies as a quick hack.
10512
10513   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10514   StoreSDNode *St = cast<StoreSDNode>(N);
10515   EVT VT = St->getValue().getValueType();
10516   if (VT.getSizeInBits() != 64)
10517     return SDValue();
10518
10519   const Function *F = DAG.getMachineFunction().getFunction();
10520   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10521   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10522     && Subtarget->hasSSE2();
10523   if ((VT.isVector() ||
10524        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10525       isa<LoadSDNode>(St->getValue()) &&
10526       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10527       St->getChain().hasOneUse() && !St->isVolatile()) {
10528     SDNode* LdVal = St->getValue().getNode();
10529     LoadSDNode *Ld = 0;
10530     int TokenFactorIndex = -1;
10531     SmallVector<SDValue, 8> Ops;
10532     SDNode* ChainVal = St->getChain().getNode();
10533     // Must be a store of a load.  We currently handle two cases:  the load
10534     // is a direct child, and it's under an intervening TokenFactor.  It is
10535     // possible to dig deeper under nested TokenFactors.
10536     if (ChainVal == LdVal)
10537       Ld = cast<LoadSDNode>(St->getChain());
10538     else if (St->getValue().hasOneUse() &&
10539              ChainVal->getOpcode() == ISD::TokenFactor) {
10540       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10541         if (ChainVal->getOperand(i).getNode() == LdVal) {
10542           TokenFactorIndex = i;
10543           Ld = cast<LoadSDNode>(St->getValue());
10544         } else
10545           Ops.push_back(ChainVal->getOperand(i));
10546       }
10547     }
10548
10549     if (!Ld || !ISD::isNormalLoad(Ld))
10550       return SDValue();
10551
10552     // If this is not the MMX case, i.e. we are just turning i64 load/store
10553     // into f64 load/store, avoid the transformation if there are multiple
10554     // uses of the loaded value.
10555     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10556       return SDValue();
10557
10558     DebugLoc LdDL = Ld->getDebugLoc();
10559     DebugLoc StDL = N->getDebugLoc();
10560     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10561     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10562     // pair instead.
10563     if (Subtarget->is64Bit() || F64IsLegal) {
10564       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10565       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
10566                                   Ld->getBasePtr(), Ld->getSrcValue(),
10567                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
10568                                   Ld->isNonTemporal(), Ld->getAlignment());
10569       SDValue NewChain = NewLd.getValue(1);
10570       if (TokenFactorIndex != -1) {
10571         Ops.push_back(NewChain);
10572         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10573                                Ops.size());
10574       }
10575       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10576                           St->getSrcValue(), St->getSrcValueOffset(),
10577                           St->isVolatile(), St->isNonTemporal(),
10578                           St->getAlignment());
10579     }
10580
10581     // Otherwise, lower to two pairs of 32-bit loads / stores.
10582     SDValue LoAddr = Ld->getBasePtr();
10583     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10584                                  DAG.getConstant(4, MVT::i32));
10585
10586     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10587                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
10588                                Ld->isVolatile(), Ld->isNonTemporal(),
10589                                Ld->getAlignment());
10590     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10591                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
10592                                Ld->isVolatile(), Ld->isNonTemporal(),
10593                                MinAlign(Ld->getAlignment(), 4));
10594
10595     SDValue NewChain = LoLd.getValue(1);
10596     if (TokenFactorIndex != -1) {
10597       Ops.push_back(LoLd);
10598       Ops.push_back(HiLd);
10599       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10600                              Ops.size());
10601     }
10602
10603     LoAddr = St->getBasePtr();
10604     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10605                          DAG.getConstant(4, MVT::i32));
10606
10607     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10608                                 St->getSrcValue(), St->getSrcValueOffset(),
10609                                 St->isVolatile(), St->isNonTemporal(),
10610                                 St->getAlignment());
10611     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10612                                 St->getSrcValue(),
10613                                 St->getSrcValueOffset() + 4,
10614                                 St->isVolatile(),
10615                                 St->isNonTemporal(),
10616                                 MinAlign(St->getAlignment(), 4));
10617     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10618   }
10619   return SDValue();
10620 }
10621
10622 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10623 /// X86ISD::FXOR nodes.
10624 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10625   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10626   // F[X]OR(0.0, x) -> x
10627   // F[X]OR(x, 0.0) -> x
10628   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10629     if (C->getValueAPF().isPosZero())
10630       return N->getOperand(1);
10631   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10632     if (C->getValueAPF().isPosZero())
10633       return N->getOperand(0);
10634   return SDValue();
10635 }
10636
10637 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10638 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10639   // FAND(0.0, x) -> 0.0
10640   // FAND(x, 0.0) -> 0.0
10641   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10642     if (C->getValueAPF().isPosZero())
10643       return N->getOperand(0);
10644   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10645     if (C->getValueAPF().isPosZero())
10646       return N->getOperand(1);
10647   return SDValue();
10648 }
10649
10650 static SDValue PerformBTCombine(SDNode *N,
10651                                 SelectionDAG &DAG,
10652                                 TargetLowering::DAGCombinerInfo &DCI) {
10653   // BT ignores high bits in the bit index operand.
10654   SDValue Op1 = N->getOperand(1);
10655   if (Op1.hasOneUse()) {
10656     unsigned BitWidth = Op1.getValueSizeInBits();
10657     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10658     APInt KnownZero, KnownOne;
10659     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10660                                           !DCI.isBeforeLegalizeOps());
10661     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10662     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10663         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10664       DCI.CommitTargetLoweringOpt(TLO);
10665   }
10666   return SDValue();
10667 }
10668
10669 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10670   SDValue Op = N->getOperand(0);
10671   if (Op.getOpcode() == ISD::BIT_CONVERT)
10672     Op = Op.getOperand(0);
10673   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10674   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10675       VT.getVectorElementType().getSizeInBits() ==
10676       OpVT.getVectorElementType().getSizeInBits()) {
10677     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10678   }
10679   return SDValue();
10680 }
10681
10682 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10683   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10684   //           (and (i32 x86isd::setcc_carry), 1)
10685   // This eliminates the zext. This transformation is necessary because
10686   // ISD::SETCC is always legalized to i8.
10687   DebugLoc dl = N->getDebugLoc();
10688   SDValue N0 = N->getOperand(0);
10689   EVT VT = N->getValueType(0);
10690   if (N0.getOpcode() == ISD::AND &&
10691       N0.hasOneUse() &&
10692       N0.getOperand(0).hasOneUse()) {
10693     SDValue N00 = N0.getOperand(0);
10694     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10695       return SDValue();
10696     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10697     if (!C || C->getZExtValue() != 1)
10698       return SDValue();
10699     return DAG.getNode(ISD::AND, dl, VT,
10700                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10701                                    N00.getOperand(0), N00.getOperand(1)),
10702                        DAG.getConstant(1, VT));
10703   }
10704
10705   return SDValue();
10706 }
10707
10708 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10709                                              DAGCombinerInfo &DCI) const {
10710   SelectionDAG &DAG = DCI.DAG;
10711   switch (N->getOpcode()) {
10712   default: break;
10713   case ISD::EXTRACT_VECTOR_ELT:
10714                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10715   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10716   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10717   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10718   case ISD::SHL:
10719   case ISD::SRA:
10720   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10721   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10722   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10723   case X86ISD::FXOR:
10724   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10725   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10726   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10727   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10728   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10729   case X86ISD::SHUFPS:      // Handle all target specific shuffles
10730   case X86ISD::SHUFPD:
10731   case X86ISD::PUNPCKHBW:
10732   case X86ISD::PUNPCKHWD:
10733   case X86ISD::PUNPCKHDQ:
10734   case X86ISD::PUNPCKHQDQ:
10735   case X86ISD::UNPCKHPS:
10736   case X86ISD::UNPCKHPD:
10737   case X86ISD::PUNPCKLBW:
10738   case X86ISD::PUNPCKLWD:
10739   case X86ISD::PUNPCKLDQ:
10740   case X86ISD::PUNPCKLQDQ:
10741   case X86ISD::UNPCKLPS:
10742   case X86ISD::UNPCKLPD:
10743   case X86ISD::MOVHLPS:
10744   case X86ISD::MOVLHPS:
10745   case X86ISD::PSHUFD:
10746   case X86ISD::PSHUFHW:
10747   case X86ISD::PSHUFLW:
10748   case X86ISD::MOVSS:
10749   case X86ISD::MOVSD:
10750   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10751   }
10752
10753   return SDValue();
10754 }
10755
10756 /// isTypeDesirableForOp - Return true if the target has native support for
10757 /// the specified value type and it is 'desirable' to use the type for the
10758 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10759 /// instruction encodings are longer and some i16 instructions are slow.
10760 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10761   if (!isTypeLegal(VT))
10762     return false;
10763   if (VT != MVT::i16)
10764     return true;
10765
10766   switch (Opc) {
10767   default:
10768     return true;
10769   case ISD::LOAD:
10770   case ISD::SIGN_EXTEND:
10771   case ISD::ZERO_EXTEND:
10772   case ISD::ANY_EXTEND:
10773   case ISD::SHL:
10774   case ISD::SRL:
10775   case ISD::SUB:
10776   case ISD::ADD:
10777   case ISD::MUL:
10778   case ISD::AND:
10779   case ISD::OR:
10780   case ISD::XOR:
10781     return false;
10782   }
10783 }
10784
10785 /// IsDesirableToPromoteOp - This method query the target whether it is
10786 /// beneficial for dag combiner to promote the specified node. If true, it
10787 /// should return the desired promotion type by reference.
10788 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
10789   EVT VT = Op.getValueType();
10790   if (VT != MVT::i16)
10791     return false;
10792
10793   bool Promote = false;
10794   bool Commute = false;
10795   switch (Op.getOpcode()) {
10796   default: break;
10797   case ISD::LOAD: {
10798     LoadSDNode *LD = cast<LoadSDNode>(Op);
10799     // If the non-extending load has a single use and it's not live out, then it
10800     // might be folded.
10801     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
10802                                                      Op.hasOneUse()*/) {
10803       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
10804              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
10805         // The only case where we'd want to promote LOAD (rather then it being
10806         // promoted as an operand is when it's only use is liveout.
10807         if (UI->getOpcode() != ISD::CopyToReg)
10808           return false;
10809       }
10810     }
10811     Promote = true;
10812     break;
10813   }
10814   case ISD::SIGN_EXTEND:
10815   case ISD::ZERO_EXTEND:
10816   case ISD::ANY_EXTEND:
10817     Promote = true;
10818     break;
10819   case ISD::SHL:
10820   case ISD::SRL: {
10821     SDValue N0 = Op.getOperand(0);
10822     // Look out for (store (shl (load), x)).
10823     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
10824       return false;
10825     Promote = true;
10826     break;
10827   }
10828   case ISD::ADD:
10829   case ISD::MUL:
10830   case ISD::AND:
10831   case ISD::OR:
10832   case ISD::XOR:
10833     Commute = true;
10834     // fallthrough
10835   case ISD::SUB: {
10836     SDValue N0 = Op.getOperand(0);
10837     SDValue N1 = Op.getOperand(1);
10838     if (!Commute && MayFoldLoad(N1))
10839       return false;
10840     // Avoid disabling potential load folding opportunities.
10841     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10842       return false;
10843     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10844       return false;
10845     Promote = true;
10846   }
10847   }
10848
10849   PVT = MVT::i32;
10850   return Promote;
10851 }
10852
10853 //===----------------------------------------------------------------------===//
10854 //                           X86 Inline Assembly Support
10855 //===----------------------------------------------------------------------===//
10856
10857 static bool LowerToBSwap(CallInst *CI) {
10858   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10859   // we will turn this bswap into something that will be lowered to logical ops
10860   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10861   // so don't worry about this.
10862
10863   // Verify this is a simple bswap.
10864   if (CI->getNumArgOperands() != 1 ||
10865       CI->getType() != CI->getArgOperand(0)->getType() ||
10866       !CI->getType()->isIntegerTy())
10867     return false;
10868
10869   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10870   if (!Ty || Ty->getBitWidth() % 16 != 0)
10871     return false;
10872
10873   // Okay, we can do this xform, do so now.
10874   const Type *Tys[] = { Ty };
10875   Module *M = CI->getParent()->getParent()->getParent();
10876   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10877
10878   Value *Op = CI->getArgOperand(0);
10879   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10880
10881   CI->replaceAllUsesWith(Op);
10882   CI->eraseFromParent();
10883   return true;
10884 }
10885
10886 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10887   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10888   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10889
10890   std::string AsmStr = IA->getAsmString();
10891
10892   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10893   SmallVector<StringRef, 4> AsmPieces;
10894   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10895
10896   switch (AsmPieces.size()) {
10897   default: return false;
10898   case 1:
10899     AsmStr = AsmPieces[0];
10900     AsmPieces.clear();
10901     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10902
10903     // bswap $0
10904     if (AsmPieces.size() == 2 &&
10905         (AsmPieces[0] == "bswap" ||
10906          AsmPieces[0] == "bswapq" ||
10907          AsmPieces[0] == "bswapl") &&
10908         (AsmPieces[1] == "$0" ||
10909          AsmPieces[1] == "${0:q}")) {
10910       // No need to check constraints, nothing other than the equivalent of
10911       // "=r,0" would be valid here.
10912       return LowerToBSwap(CI);
10913     }
10914     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10915     if (CI->getType()->isIntegerTy(16) &&
10916         AsmPieces.size() == 3 &&
10917         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10918         AsmPieces[1] == "$$8," &&
10919         AsmPieces[2] == "${0:w}" &&
10920         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10921       AsmPieces.clear();
10922       const std::string &Constraints = IA->getConstraintString();
10923       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10924       std::sort(AsmPieces.begin(), AsmPieces.end());
10925       if (AsmPieces.size() == 4 &&
10926           AsmPieces[0] == "~{cc}" &&
10927           AsmPieces[1] == "~{dirflag}" &&
10928           AsmPieces[2] == "~{flags}" &&
10929           AsmPieces[3] == "~{fpsr}") {
10930         return LowerToBSwap(CI);
10931       }
10932     }
10933     break;
10934   case 3:
10935     if (CI->getType()->isIntegerTy(64) &&
10936         Constraints.size() >= 2 &&
10937         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10938         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10939       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10940       SmallVector<StringRef, 4> Words;
10941       SplitString(AsmPieces[0], Words, " \t");
10942       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10943         Words.clear();
10944         SplitString(AsmPieces[1], Words, " \t");
10945         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10946           Words.clear();
10947           SplitString(AsmPieces[2], Words, " \t,");
10948           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10949               Words[2] == "%edx") {
10950             return LowerToBSwap(CI);
10951           }
10952         }
10953       }
10954     }
10955     break;
10956   }
10957   return false;
10958 }
10959
10960
10961
10962 /// getConstraintType - Given a constraint letter, return the type of
10963 /// constraint it is for this target.
10964 X86TargetLowering::ConstraintType
10965 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10966   if (Constraint.size() == 1) {
10967     switch (Constraint[0]) {
10968     case 'A':
10969       return C_Register;
10970     case 'f':
10971     case 'r':
10972     case 'R':
10973     case 'l':
10974     case 'q':
10975     case 'Q':
10976     case 'x':
10977     case 'y':
10978     case 'Y':
10979       return C_RegisterClass;
10980     case 'e':
10981     case 'Z':
10982       return C_Other;
10983     default:
10984       break;
10985     }
10986   }
10987   return TargetLowering::getConstraintType(Constraint);
10988 }
10989
10990 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10991 /// with another that has more specific requirements based on the type of the
10992 /// corresponding operand.
10993 const char *X86TargetLowering::
10994 LowerXConstraint(EVT ConstraintVT) const {
10995   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10996   // 'f' like normal targets.
10997   if (ConstraintVT.isFloatingPoint()) {
10998     if (Subtarget->hasSSE2())
10999       return "Y";
11000     if (Subtarget->hasSSE1())
11001       return "x";
11002   }
11003
11004   return TargetLowering::LowerXConstraint(ConstraintVT);
11005 }
11006
11007 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
11008 /// vector.  If it is invalid, don't add anything to Ops.
11009 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
11010                                                      char Constraint,
11011                                                      std::vector<SDValue>&Ops,
11012                                                      SelectionDAG &DAG) const {
11013   SDValue Result(0, 0);
11014
11015   switch (Constraint) {
11016   default: break;
11017   case 'I':
11018     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11019       if (C->getZExtValue() <= 31) {
11020         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11021         break;
11022       }
11023     }
11024     return;
11025   case 'J':
11026     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11027       if (C->getZExtValue() <= 63) {
11028         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11029         break;
11030       }
11031     }
11032     return;
11033   case 'K':
11034     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11035       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
11036         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11037         break;
11038       }
11039     }
11040     return;
11041   case 'N':
11042     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11043       if (C->getZExtValue() <= 255) {
11044         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11045         break;
11046       }
11047     }
11048     return;
11049   case 'e': {
11050     // 32-bit signed value
11051     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11052       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11053                                            C->getSExtValue())) {
11054         // Widen to 64 bits here to get it sign extended.
11055         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
11056         break;
11057       }
11058     // FIXME gcc accepts some relocatable values here too, but only in certain
11059     // memory models; it's complicated.
11060     }
11061     return;
11062   }
11063   case 'Z': {
11064     // 32-bit unsigned value
11065     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11066       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11067                                            C->getZExtValue())) {
11068         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11069         break;
11070       }
11071     }
11072     // FIXME gcc accepts some relocatable values here too, but only in certain
11073     // memory models; it's complicated.
11074     return;
11075   }
11076   case 'i': {
11077     // Literal immediates are always ok.
11078     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
11079       // Widen to 64 bits here to get it sign extended.
11080       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
11081       break;
11082     }
11083
11084     // In any sort of PIC mode addresses need to be computed at runtime by
11085     // adding in a register or some sort of table lookup.  These can't
11086     // be used as immediates.
11087     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
11088       return;
11089
11090     // If we are in non-pic codegen mode, we allow the address of a global (with
11091     // an optional displacement) to be used with 'i'.
11092     GlobalAddressSDNode *GA = 0;
11093     int64_t Offset = 0;
11094
11095     // Match either (GA), (GA+C), (GA+C1+C2), etc.
11096     while (1) {
11097       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
11098         Offset += GA->getOffset();
11099         break;
11100       } else if (Op.getOpcode() == ISD::ADD) {
11101         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11102           Offset += C->getZExtValue();
11103           Op = Op.getOperand(0);
11104           continue;
11105         }
11106       } else if (Op.getOpcode() == ISD::SUB) {
11107         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11108           Offset += -C->getZExtValue();
11109           Op = Op.getOperand(0);
11110           continue;
11111         }
11112       }
11113
11114       // Otherwise, this isn't something we can handle, reject it.
11115       return;
11116     }
11117
11118     const GlobalValue *GV = GA->getGlobal();
11119     // If we require an extra load to get this address, as in PIC mode, we
11120     // can't accept it.
11121     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
11122                                                         getTargetMachine())))
11123       return;
11124
11125     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
11126                                         GA->getValueType(0), Offset);
11127     break;
11128   }
11129   }
11130
11131   if (Result.getNode()) {
11132     Ops.push_back(Result);
11133     return;
11134   }
11135   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
11136 }
11137
11138 std::vector<unsigned> X86TargetLowering::
11139 getRegClassForInlineAsmConstraint(const std::string &Constraint,
11140                                   EVT VT) const {
11141   if (Constraint.size() == 1) {
11142     // FIXME: not handling fp-stack yet!
11143     switch (Constraint[0]) {      // GCC X86 Constraint Letters
11144     default: break;  // Unknown constraint letter
11145     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
11146       if (Subtarget->is64Bit()) {
11147         if (VT == MVT::i32)
11148           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
11149                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
11150                                        X86::R10D,X86::R11D,X86::R12D,
11151                                        X86::R13D,X86::R14D,X86::R15D,
11152                                        X86::EBP, X86::ESP, 0);
11153         else if (VT == MVT::i16)
11154           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
11155                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
11156                                        X86::R10W,X86::R11W,X86::R12W,
11157                                        X86::R13W,X86::R14W,X86::R15W,
11158                                        X86::BP,  X86::SP, 0);
11159         else if (VT == MVT::i8)
11160           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
11161                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
11162                                        X86::R10B,X86::R11B,X86::R12B,
11163                                        X86::R13B,X86::R14B,X86::R15B,
11164                                        X86::BPL, X86::SPL, 0);
11165
11166         else if (VT == MVT::i64)
11167           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
11168                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
11169                                        X86::R10, X86::R11, X86::R12,
11170                                        X86::R13, X86::R14, X86::R15,
11171                                        X86::RBP, X86::RSP, 0);
11172
11173         break;
11174       }
11175       // 32-bit fallthrough
11176     case 'Q':   // Q_REGS
11177       if (VT == MVT::i32)
11178         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
11179       else if (VT == MVT::i16)
11180         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
11181       else if (VT == MVT::i8)
11182         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
11183       else if (VT == MVT::i64)
11184         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
11185       break;
11186     }
11187   }
11188
11189   return std::vector<unsigned>();
11190 }
11191
11192 std::pair<unsigned, const TargetRegisterClass*>
11193 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
11194                                                 EVT VT) const {
11195   // First, see if this is a constraint that directly corresponds to an LLVM
11196   // register class.
11197   if (Constraint.size() == 1) {
11198     // GCC Constraint Letters
11199     switch (Constraint[0]) {
11200     default: break;
11201     case 'r':   // GENERAL_REGS
11202     case 'l':   // INDEX_REGS
11203       if (VT == MVT::i8)
11204         return std::make_pair(0U, X86::GR8RegisterClass);
11205       if (VT == MVT::i16)
11206         return std::make_pair(0U, X86::GR16RegisterClass);
11207       if (VT == MVT::i32 || !Subtarget->is64Bit())
11208         return std::make_pair(0U, X86::GR32RegisterClass);
11209       return std::make_pair(0U, X86::GR64RegisterClass);
11210     case 'R':   // LEGACY_REGS
11211       if (VT == MVT::i8)
11212         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11213       if (VT == MVT::i16)
11214         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11215       if (VT == MVT::i32 || !Subtarget->is64Bit())
11216         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11217       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11218     case 'f':  // FP Stack registers.
11219       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11220       // value to the correct fpstack register class.
11221       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11222         return std::make_pair(0U, X86::RFP32RegisterClass);
11223       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11224         return std::make_pair(0U, X86::RFP64RegisterClass);
11225       return std::make_pair(0U, X86::RFP80RegisterClass);
11226     case 'y':   // MMX_REGS if MMX allowed.
11227       if (!Subtarget->hasMMX()) break;
11228       return std::make_pair(0U, X86::VR64RegisterClass);
11229     case 'Y':   // SSE_REGS if SSE2 allowed
11230       if (!Subtarget->hasSSE2()) break;
11231       // FALL THROUGH.
11232     case 'x':   // SSE_REGS if SSE1 allowed
11233       if (!Subtarget->hasSSE1()) break;
11234
11235       switch (VT.getSimpleVT().SimpleTy) {
11236       default: break;
11237       // Scalar SSE types.
11238       case MVT::f32:
11239       case MVT::i32:
11240         return std::make_pair(0U, X86::FR32RegisterClass);
11241       case MVT::f64:
11242       case MVT::i64:
11243         return std::make_pair(0U, X86::FR64RegisterClass);
11244       // Vector types.
11245       case MVT::v16i8:
11246       case MVT::v8i16:
11247       case MVT::v4i32:
11248       case MVT::v2i64:
11249       case MVT::v4f32:
11250       case MVT::v2f64:
11251         return std::make_pair(0U, X86::VR128RegisterClass);
11252       }
11253       break;
11254     }
11255   }
11256
11257   // Use the default implementation in TargetLowering to convert the register
11258   // constraint into a member of a register class.
11259   std::pair<unsigned, const TargetRegisterClass*> Res;
11260   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11261
11262   // Not found as a standard register?
11263   if (Res.second == 0) {
11264     // Map st(0) -> st(7) -> ST0
11265     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11266         tolower(Constraint[1]) == 's' &&
11267         tolower(Constraint[2]) == 't' &&
11268         Constraint[3] == '(' &&
11269         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11270         Constraint[5] == ')' &&
11271         Constraint[6] == '}') {
11272
11273       Res.first = X86::ST0+Constraint[4]-'0';
11274       Res.second = X86::RFP80RegisterClass;
11275       return Res;
11276     }
11277
11278     // GCC allows "st(0)" to be called just plain "st".
11279     if (StringRef("{st}").equals_lower(Constraint)) {
11280       Res.first = X86::ST0;
11281       Res.second = X86::RFP80RegisterClass;
11282       return Res;
11283     }
11284
11285     // flags -> EFLAGS
11286     if (StringRef("{flags}").equals_lower(Constraint)) {
11287       Res.first = X86::EFLAGS;
11288       Res.second = X86::CCRRegisterClass;
11289       return Res;
11290     }
11291
11292     // 'A' means EAX + EDX.
11293     if (Constraint == "A") {
11294       Res.first = X86::EAX;
11295       Res.second = X86::GR32_ADRegisterClass;
11296       return Res;
11297     }
11298     return Res;
11299   }
11300
11301   // Otherwise, check to see if this is a register class of the wrong value
11302   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11303   // turn into {ax},{dx}.
11304   if (Res.second->hasType(VT))
11305     return Res;   // Correct type already, nothing to do.
11306
11307   // All of the single-register GCC register classes map their values onto
11308   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11309   // really want an 8-bit or 32-bit register, map to the appropriate register
11310   // class and return the appropriate register.
11311   if (Res.second == X86::GR16RegisterClass) {
11312     if (VT == MVT::i8) {
11313       unsigned DestReg = 0;
11314       switch (Res.first) {
11315       default: break;
11316       case X86::AX: DestReg = X86::AL; break;
11317       case X86::DX: DestReg = X86::DL; break;
11318       case X86::CX: DestReg = X86::CL; break;
11319       case X86::BX: DestReg = X86::BL; break;
11320       }
11321       if (DestReg) {
11322         Res.first = DestReg;
11323         Res.second = X86::GR8RegisterClass;
11324       }
11325     } else if (VT == MVT::i32) {
11326       unsigned DestReg = 0;
11327       switch (Res.first) {
11328       default: break;
11329       case X86::AX: DestReg = X86::EAX; break;
11330       case X86::DX: DestReg = X86::EDX; break;
11331       case X86::CX: DestReg = X86::ECX; break;
11332       case X86::BX: DestReg = X86::EBX; break;
11333       case X86::SI: DestReg = X86::ESI; break;
11334       case X86::DI: DestReg = X86::EDI; break;
11335       case X86::BP: DestReg = X86::EBP; break;
11336       case X86::SP: DestReg = X86::ESP; break;
11337       }
11338       if (DestReg) {
11339         Res.first = DestReg;
11340         Res.second = X86::GR32RegisterClass;
11341       }
11342     } else if (VT == MVT::i64) {
11343       unsigned DestReg = 0;
11344       switch (Res.first) {
11345       default: break;
11346       case X86::AX: DestReg = X86::RAX; break;
11347       case X86::DX: DestReg = X86::RDX; break;
11348       case X86::CX: DestReg = X86::RCX; break;
11349       case X86::BX: DestReg = X86::RBX; break;
11350       case X86::SI: DestReg = X86::RSI; break;
11351       case X86::DI: DestReg = X86::RDI; break;
11352       case X86::BP: DestReg = X86::RBP; break;
11353       case X86::SP: DestReg = X86::RSP; break;
11354       }
11355       if (DestReg) {
11356         Res.first = DestReg;
11357         Res.second = X86::GR64RegisterClass;
11358       }
11359     }
11360   } else if (Res.second == X86::FR32RegisterClass ||
11361              Res.second == X86::FR64RegisterClass ||
11362              Res.second == X86::VR128RegisterClass) {
11363     // Handle references to XMM physical registers that got mapped into the
11364     // wrong class.  This can happen with constraints like {xmm0} where the
11365     // target independent register mapper will just pick the first match it can
11366     // find, ignoring the required type.
11367     if (VT == MVT::f32)
11368       Res.second = X86::FR32RegisterClass;
11369     else if (VT == MVT::f64)
11370       Res.second = X86::FR64RegisterClass;
11371     else if (X86::VR128RegisterClass->hasType(VT))
11372       Res.second = X86::VR128RegisterClass;
11373   }
11374
11375   return Res;
11376 }