lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86ShuffleDecode.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCExpr.h"
  41 #include "llvm/MC/MCSymbol.h"
  42 #include "llvm/ADT/BitVector.h"
  43 #include "llvm/ADT/SmallSet.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/ADT/StringExtras.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/Dwarf.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 using namespace llvm;
  54 using namespace dwarf;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57
  58 static cl::opt<bool>
  59 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  60
  61 // Forward declarations.
  62 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  63                        SDValue V2);
  64
  65 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  66
  67   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  68
  69   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  70     if (is64Bit) return new X8664_MachoTargetObjectFile();
  71     return new TargetLoweringObjectFileMachO();
  72   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  73     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  76     return new TargetLoweringObjectFileCOFF();
  77   }
  78   llvm_unreachable("unknown subtarget type");
  79 }
  80
  81 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  82   : TargetLowering(TM, createTLOF(TM)) {
  83   Subtarget = &TM.getSubtarget<X86Subtarget>();
  84   X86ScalarSSEf64 = Subtarget->hasSSE2();
  85   X86ScalarSSEf32 = Subtarget->hasSSE1();
  86   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  87
  88   RegInfo = TM.getRegisterInfo();
  89   TD = getTargetData();
  90
  91   // Set up the TargetLowering object.
  92
  93   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  94   setShiftAmountType(MVT::i8);
  95   setBooleanContents(ZeroOrOneBooleanContent);
  96   setSchedulingPreference(Sched::RegPressure);
  97   setStackPointerRegisterToSaveRestore(X86StackPtr);
  98
  99   if (Subtarget->isTargetDarwin()) {
 100     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 101     setUseUnderscoreSetJmp(false);
 102     setUseUnderscoreLongJmp(false);
 103   } else if (Subtarget->isTargetMingw()) {
 104     // MS runtime is weird: it exports _setjmp, but longjmp!
 105     setUseUnderscoreSetJmp(true);
 106     setUseUnderscoreLongJmp(false);
 107   } else {
 108     setUseUnderscoreSetJmp(true);
 109     setUseUnderscoreLongJmp(true);
 110   }
 111
 112   // Set up the register classes.
 113   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 114   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 115   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 116   if (Subtarget->is64Bit())
 117     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 118
 119   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 120
 121   // We don't accept any truncstore of integer registers.
 122   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 126   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 127   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 128
 129   // SETOEQ and SETUNE require checking two conditions.
 130   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 136
 137   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 138   // operation.
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 142
 143   if (Subtarget->is64Bit()) {
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 146   } else if (!UseSoftFloat) {
 147     // We have an algorithm for SSE2->double, and we turn this into a
 148     // 64-bit FILD followed by conditional FADD for other targets.
 149     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 150     // We have an algorithm for SSE2, and we turn this into a 64-bit
 151     // FILD for other targets.
 152     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 153   }
 154
 155   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 156   // this operation.
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 158   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 159
 160   if (!UseSoftFloat) {
 161     // SSE has no i16 to fp conversion, only i32
 162     if (X86ScalarSSEf32) {
 163       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 164       // f32 and f64 cases are Legal, f80 case is not
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 166     } else {
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 168       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 169     }
 170   } else {
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 172     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 173   }
 174
 175   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 176   // are Legal, f80 is custom lowered.
 177   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 178   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 179
 180   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 181   // this operation.
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 183   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 184
 185   if (X86ScalarSSEf32) {
 186     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 187     // f32 and f64 cases are Legal, f80 case is not
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 189   } else {
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 191     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 192   }
 193
 194   // Handle FP_TO_UINT by promoting the destination to a larger signed
 195   // conversion.
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 199
 200   if (Subtarget->is64Bit()) {
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 202     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 203   } else if (!UseSoftFloat) {
 204     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 205       // Expand FP_TO_UINT into a select.
 206       // FIXME: We would like to use a Custom expander here eventually to do
 207       // the optimal thing for SSE vs. the default expansion in the legalizer.
 208       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 209     else
 210       // With SSE3 we can use fisttpll to convert to a signed i64; without
 211       // SSE, we're stuck with a fistpll.
 212       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 213   }
 214
 215   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 216   if (!X86ScalarSSEf64) {
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 218     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 219     if (Subtarget->is64Bit()) {
 220       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 221       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 222       if (Subtarget->hasMMX() && !DisableMMX)
 223         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 224       else
 225         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 226     }
 227   }
 228
 229   // Scalar integer divide and remainder are lowered to use operations that
 230   // produce two results, to match the available instructions. This exposes
 231   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 232   // into a single instruction.
 233   //
 234   // Scalar integer multiply-high is also lowered to use two-result
 235   // operations, to match the available instructions. However, plain multiply
 236   // (low) operations are left as Legal, as there are single-result
 237   // instructions for this in x86. Using the two-result multiply instructions
 238   // when both high and low results are needed must be arranged by dagcombine.
 239   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 240   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 241   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 243   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 245   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 246   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 247   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 249   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 251   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 252   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 253   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 255   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 257   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 258   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 259   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 261   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 262   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 263
 264   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 265   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 266   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 267   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 268   if (Subtarget->is64Bit())
 269     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 273   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 277   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 278
 279   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 280   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 282   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 283   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 285   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 286   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 287   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 288   if (Subtarget->is64Bit()) {
 289     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 290     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 291     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 292   }
 293
 294   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 295   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 296
 297   // These should be promoted to a larger select which is supported.
 298   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 299   // X86 wants to expand cmov itself.
 300   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 301   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 311   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 312   if (Subtarget->is64Bit()) {
 313     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 314     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 315   }
 316   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 317
 318   // Darwin ABI issue.
 319   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 320   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 322   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 323   if (Subtarget->is64Bit())
 324     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 325   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 326   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 327   if (Subtarget->is64Bit()) {
 328     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 329     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 330     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 331     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 332     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 333   }
 334   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 335   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 337   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 338   if (Subtarget->is64Bit()) {
 339     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 341     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasSSE1())
 345     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 346
 347   // We may not have a libcall for MEMBARRIER so we should lower this.
 348   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 349
 350   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 351   // Locked instructions, in turn, have implicit fence semantics (all memory
 352   // operations are flushed before issuing the locked instruction, and they
 353   // are not buffered), so we can fold away the common pattern of
 354   // fence-atomic-fence.
 355   setShouldFoldAtomicFences(true);
 356
 357   // Expand certain atomics
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 361   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 362
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 366   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 367
 368   if (!Subtarget->is64Bit()) {
 369     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 375     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 376   }
 377
 378   // FIXME - use subtarget debug flags
 379   if (!Subtarget->isTargetDarwin() &&
 380       !Subtarget->isTargetELF() &&
 381       !Subtarget->isTargetCygMing()) {
 382     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 383   }
 384
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 387   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 388   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 389   if (Subtarget->is64Bit()) {
 390     setExceptionPointerRegister(X86::RAX);
 391     setExceptionSelectorRegister(X86::RDX);
 392   } else {
 393     setExceptionPointerRegister(X86::EAX);
 394     setExceptionSelectorRegister(X86::EDX);
 395   }
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 397   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 398
 399   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 400
 401   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 402
 403   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 404   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 405   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 406   if (Subtarget->is64Bit()) {
 407     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 408     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 409   } else {
 410     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 411     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 412   }
 413
 414   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 415   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 416   if (Subtarget->is64Bit())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 418   if (Subtarget->isTargetCygMing())
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 420   else
 421     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 422
 423   if (!UseSoftFloat && X86ScalarSSEf64) {
 424     // f32 and f64 use SSE.
 425     // Set up the FP register classes.
 426     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 427     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 428
 429     // Use ANDPD to simulate FABS.
 430     setOperationAction(ISD::FABS , MVT::f64, Custom);
 431     setOperationAction(ISD::FABS , MVT::f32, Custom);
 432
 433     // Use XORP to simulate FNEG.
 434     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 435     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 436
 437     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 439     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 440
 441     // We don't support sin/cos/fmod
 442     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 444     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 445     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 446
 447     // Expand FP immediates into loads from the stack, except for the special
 448     // cases we handle.
 449     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 450     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 451   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 452     // Use SSE for f32, x87 for f64.
 453     // Set up the FP register classes.
 454     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 455     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 456
 457     // Use ANDPS to simulate FABS.
 458     setOperationAction(ISD::FABS , MVT::f32, Custom);
 459
 460     // Use XORP to simulate FNEG.
 461     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 462
 463     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 464
 465     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 467     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 468
 469     // We don't support sin/cos/fmod
 470     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 471     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 472
 473     // Special cases we handle for FP constants.
 474     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 475     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 476     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 477     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 478     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 479
 480     if (!UnsafeFPMath) {
 481       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 482       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 483     }
 484   } else if (!UseSoftFloat) {
 485     // f32 and f64 in x87.
 486     // Set up the FP register classes.
 487     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 488     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 489
 490     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 491     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 493     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 494
 495     if (!UnsafeFPMath) {
 496       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 497       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 498     }
 499     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 500     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 501     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 502     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 503     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 504     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 505     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 506     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 507   }
 508
 509   // Long double always uses X87.
 510   if (!UseSoftFloat) {
 511     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 512     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 513     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 514     {
 515       bool ignored;
 516       APFloat TmpFlt(+0.0);
 517       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 518                      &ignored);
 519       addLegalFPImmediate(TmpFlt);  // FLD0
 520       TmpFlt.changeSign();
 521       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 522       APFloat TmpFlt2(+1.0);
 523       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                       &ignored);
 525       addLegalFPImmediate(TmpFlt2);  // FLD1
 526       TmpFlt2.changeSign();
 527       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 528     }
 529
 530     if (!UnsafeFPMath) {
 531       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 532       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 533     }
 534   }
 535
 536   // Always use a library call for pow.
 537   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 539   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 540
 541   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 543   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 545   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 546
 547   // First set operation action for all vector types to either promote
 548   // (for widening) or expand (for scalarization). Then we will selectively
 549   // turn on ones that can be effectively codegen'd.
 550   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 551        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 552     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 568     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 601     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 605     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 606          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 607       setTruncStoreAction((MVT::SimpleValueType)VT,
 608                           (MVT::SimpleValueType)InnerVT, Expand);
 609     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 612   }
 613
 614   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 615   // with -msoft-float, disable use of MMX as well.
 616   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 617     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass, false);
 618
 619     // FIXME: Remove the rest of this stuff.
 620     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 621     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 622     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 623
 624     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 625
 626     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 627     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 628     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 629     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 630
 631     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 632     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 633     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 634     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 635
 636     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 637     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 638
 639     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 640     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 641     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 642     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 643     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 644     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 645     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 646
 647     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 648     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 649     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 650     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 651     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 652     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 653     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 654
 655     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 656     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 657     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 658     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 659     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 660     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 661     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 662
 663     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 664     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 665     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 666     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 667     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 668     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 669     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 670
 671     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 673     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 674     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 675
 676     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 677     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 678     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 679     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 680
 681     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 682     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 683     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 684
 685     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 686
 687     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 688     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 689     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 690     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 691     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 692     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 693     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 694
 695     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 696       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 697       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 698       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 699       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 700     }
 701   }
 702
 703   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 704     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 705
 706     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 707     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 711     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 712     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 714     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 715     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 716     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 717     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 718   }
 719
 720   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 721     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 722
 723     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 724     // registers cannot be used even for integer operations.
 725     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 726     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 727     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 728     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 729
 730     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 731     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 733     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 734     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 735     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 736     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 737     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 738     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 739     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 740     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 741     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 742     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 743     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 745     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 746
 747     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 748     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 749     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 750     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 751
 752     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 753     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 754     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 755     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 757
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 763
 764     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 765     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 766       EVT VT = (MVT::SimpleValueType)i;
 767       // Do not attempt to custom lower non-power-of-2 vectors
 768       if (!isPowerOf2_32(VT.getVectorNumElements()))
 769         continue;
 770       // Do not attempt to custom lower non-128-bit vectors
 771       if (!VT.is128BitVector())
 772         continue;
 773       setOperationAction(ISD::BUILD_VECTOR,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775       setOperationAction(ISD::VECTOR_SHUFFLE,
 776                          VT.getSimpleVT().SimpleTy, Custom);
 777       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 778                          VT.getSimpleVT().SimpleTy, Custom);
 779     }
 780
 781     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 783     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 785     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 787
 788     if (Subtarget->is64Bit()) {
 789       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 790       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 791     }
 792
 793     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 794     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 795       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 796       EVT VT = SVT;
 797
 798       // Do not attempt to promote non-128-bit vectors
 799       if (!VT.is128BitVector())
 800         continue;
 801
 802       setOperationAction(ISD::AND,    SVT, Promote);
 803       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::OR,     SVT, Promote);
 805       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 806       setOperationAction(ISD::XOR,    SVT, Promote);
 807       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 808       setOperationAction(ISD::LOAD,   SVT, Promote);
 809       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 810       setOperationAction(ISD::SELECT, SVT, Promote);
 811       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 812     }
 813
 814     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 815
 816     // Custom lower v2i64 and v2f64 selects.
 817     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 819     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 820     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 821
 822     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 823     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 824     if (!DisableMMX && Subtarget->hasMMX()) {
 825       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 826       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 827     }
 828   }
 829
 830   if (Subtarget->hasSSE41()) {
 831     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 832     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 833     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 834     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 835     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 836     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 837     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 838     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 839     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 840     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 841
 842     // FIXME: Do we need to handle scalar-to-vector here?
 843     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 844
 845     // Can turn SHL into an integer multiply.
 846     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 847     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 848
 849     // i8 and i16 vectors are custom , because the source register and source
 850     // source memory operand types are not the same width.  f32 vectors are
 851     // custom since the immediate controlling the insert encodes additional
 852     // information.
 853     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 854     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 855     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 856     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 857
 858     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 859     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 860     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 861     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 862
 863     if (Subtarget->is64Bit()) {
 864       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 866     }
 867   }
 868
 869   if (Subtarget->hasSSE42()) {
 870     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 871   }
 872
 873   if (!UseSoftFloat && Subtarget->hasAVX()) {
 874     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 875     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 876     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 877     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 878     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 879
 880     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 882     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 883     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 884     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 885     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 886     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 887     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 888     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 889     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 890     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 891     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 892     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 893     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 894     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 895
 896     // Operations to consider commented out -v16i16 v32i8
 897     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 899     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 900     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 901     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 902     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 903     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 904     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 905     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 906     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 907     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 908     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 909     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 910     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 911
 912     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 913     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 914     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 915     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 916
 917     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 918     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 919     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 920     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 921     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 922
 923     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 924     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 925     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 926     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 927     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 928     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 929
 930 #if 0
 931     // Not sure we want to do this since there are no 256-bit integer
 932     // operations in AVX
 933
 934     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 935     // This includes 256-bit vectors
 936     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 937       EVT VT = (MVT::SimpleValueType)i;
 938
 939       // Do not attempt to custom lower non-power-of-2 vectors
 940       if (!isPowerOf2_32(VT.getVectorNumElements()))
 941         continue;
 942
 943       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 944       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 945       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 946     }
 947
 948     if (Subtarget->is64Bit()) {
 949       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 950       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 951     }
 952 #endif
 953
 954 #if 0
 955     // Not sure we want to do this since there are no 256-bit integer
 956     // operations in AVX
 957
 958     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 959     // Including 256-bit vectors
 960     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 961       EVT VT = (MVT::SimpleValueType)i;
 962
 963       if (!VT.is256BitVector()) {
 964         continue;
 965       }
 966       setOperationAction(ISD::AND,    VT, Promote);
 967       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 968       setOperationAction(ISD::OR,     VT, Promote);
 969       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 970       setOperationAction(ISD::XOR,    VT, Promote);
 971       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 972       setOperationAction(ISD::LOAD,   VT, Promote);
 973       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 974       setOperationAction(ISD::SELECT, VT, Promote);
 975       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 976     }
 977
 978     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 979 #endif
 980   }
 981
 982   // We want to custom lower some of our intrinsics.
 983   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 984
 985   // Add/Sub/Mul with overflow operations are custom lowered.
 986   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 987   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 988   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 989   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 990   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 991
 992   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 993   // handle type legalization for these operations here.
 994   //
 995   // FIXME: We really should do custom legalization for addition and
 996   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 997   // than generic legalization for 64-bit multiplication-with-overflow, though.
 998   if (Subtarget->is64Bit()) {
 999     setOperationAction(ISD::SADDO, MVT::i64, Custom);
1000     setOperationAction(ISD::UADDO, MVT::i64, Custom);
1001     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
1002     setOperationAction(ISD::USUBO, MVT::i64, Custom);
1003     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1004   }
1005
1006   if (!Subtarget->is64Bit()) {
1007     // These libcalls are not available in 32-bit.
1008     setLibcallName(RTLIB::SHL_I128, 0);
1009     setLibcallName(RTLIB::SRL_I128, 0);
1010     setLibcallName(RTLIB::SRA_I128, 0);
1011   }
1012
1013   // We have target-specific dag combine patterns for the following nodes:
1014   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1015   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1016   setTargetDAGCombine(ISD::BUILD_VECTOR);
1017   setTargetDAGCombine(ISD::SELECT);
1018   setTargetDAGCombine(ISD::SHL);
1019   setTargetDAGCombine(ISD::SRA);
1020   setTargetDAGCombine(ISD::SRL);
1021   setTargetDAGCombine(ISD::OR);
1022   setTargetDAGCombine(ISD::STORE);
1023   setTargetDAGCombine(ISD::ZERO_EXTEND);
1024   if (Subtarget->is64Bit())
1025     setTargetDAGCombine(ISD::MUL);
1026
1027   computeRegisterProperties();
1028
1029   // FIXME: These should be based on subtarget info. Plus, the values should
1030   // be smaller when we are in optimizing for size mode.
1031   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1032   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1033   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1034   setPrefLoopAlignment(16);
1035   benefitFromCodePlacementOpt = true;
1036 }
1037
1038
1039 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1040   return MVT::i8;
1041 }
1042
1043
1044 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1045 /// the desired ByVal argument alignment.
1046 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1047   if (MaxAlign == 16)
1048     return;
1049   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1050     if (VTy->getBitWidth() == 128)
1051       MaxAlign = 16;
1052   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1053     unsigned EltAlign = 0;
1054     getMaxByValAlign(ATy->getElementType(), EltAlign);
1055     if (EltAlign > MaxAlign)
1056       MaxAlign = EltAlign;
1057   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1058     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1059       unsigned EltAlign = 0;
1060       getMaxByValAlign(STy->getElementType(i), EltAlign);
1061       if (EltAlign > MaxAlign)
1062         MaxAlign = EltAlign;
1063       if (MaxAlign == 16)
1064         break;
1065     }
1066   }
1067   return;
1068 }
1069
1070 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1071 /// function arguments in the caller parameter area. For X86, aggregates
1072 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1073 /// are at 4-byte boundaries.
1074 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1075   if (Subtarget->is64Bit()) {
1076     // Max of 8 and alignment of type.
1077     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1078     if (TyAlign > 8)
1079       return TyAlign;
1080     return 8;
1081   }
1082
1083   unsigned Align = 4;
1084   if (Subtarget->hasSSE1())
1085     getMaxByValAlign(Ty, Align);
1086   return Align;
1087 }
1088
1089 /// getOptimalMemOpType - Returns the target specific optimal type for load
1090 /// and store operations as a result of memset, memcpy, and memmove
1091 /// lowering. If DstAlign is zero that means it's safe to destination
1092 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1093 /// means there isn't a need to check it against alignment requirement,
1094 /// probably because the source does not need to be loaded. If
1095 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1096 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1097 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1098 /// constant so it does not need to be loaded.
1099 /// It returns EVT::Other if the type should be determined using generic
1100 /// target-independent logic.
1101 EVT
1102 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1103                                        unsigned DstAlign, unsigned SrcAlign,
1104                                        bool NonScalarIntSafe,
1105                                        bool MemcpyStrSrc,
1106                                        MachineFunction &MF) const {
1107   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1108   // linux.  This is because the stack realignment code can't handle certain
1109   // cases like PR2962.  This should be removed when PR2962 is fixed.
1110   const Function *F = MF.getFunction();
1111   if (NonScalarIntSafe &&
1112       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1113     if (Size >= 16 &&
1114         (Subtarget->isUnalignedMemAccessFast() ||
1115          ((DstAlign == 0 || DstAlign >= 16) &&
1116           (SrcAlign == 0 || SrcAlign >= 16))) &&
1117         Subtarget->getStackAlignment() >= 16) {
1118       if (Subtarget->hasSSE2())
1119         return MVT::v4i32;
1120       if (Subtarget->hasSSE1())
1121         return MVT::v4f32;
1122     } else if (!MemcpyStrSrc && Size >= 8 &&
1123                !Subtarget->is64Bit() &&
1124                Subtarget->getStackAlignment() >= 8 &&
1125                Subtarget->hasSSE2()) {
1126       // Do not use f64 to lower memcpy if source is string constant. It's
1127       // better to use i32 to avoid the loads.
1128       return MVT::f64;
1129     }
1130   }
1131   if (Subtarget->is64Bit() && Size >= 8)
1132     return MVT::i64;
1133   return MVT::i32;
1134 }
1135
1136 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1137 /// current function.  The returned value is a member of the
1138 /// MachineJumpTableInfo::JTEntryKind enum.
1139 unsigned X86TargetLowering::getJumpTableEncoding() const {
1140   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1141   // symbol.
1142   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1143       Subtarget->isPICStyleGOT())
1144     return MachineJumpTableInfo::EK_Custom32;
1145
1146   // Otherwise, use the normal jump table encoding heuristics.
1147   return TargetLowering::getJumpTableEncoding();
1148 }
1149
1150 /// getPICBaseSymbol - Return the X86-32 PIC base.
1151 MCSymbol *
1152 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1153                                     MCContext &Ctx) const {
1154   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1155   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1156                                Twine(MF->getFunctionNumber())+"$pb");
1157 }
1158
1159
1160 const MCExpr *
1161 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1162                                              const MachineBasicBlock *MBB,
1163                                              unsigned uid,MCContext &Ctx) const{
1164   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1165          Subtarget->isPICStyleGOT());
1166   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1167   // entries.
1168   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1169                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1170 }
1171
1172 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1173 /// jumptable.
1174 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1175                                                     SelectionDAG &DAG) const {
1176   if (!Subtarget->is64Bit())
1177     // This doesn't have DebugLoc associated with it, but is not really the
1178     // same as a Register.
1179     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1180   return Table;
1181 }
1182
1183 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1184 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1185 /// MCExpr.
1186 const MCExpr *X86TargetLowering::
1187 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1188                              MCContext &Ctx) const {
1189   // X86-64 uses RIP relative addressing based on the jump table label.
1190   if (Subtarget->isPICStyleRIPRel())
1191     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1192
1193   // Otherwise, the reference is relative to the PIC base.
1194   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1195 }
1196
1197 /// getFunctionAlignment - Return the Log2 alignment of this function.
1198 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1199   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1200 }
1201
1202 std::pair<const TargetRegisterClass*, uint8_t>
1203 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1204   const TargetRegisterClass *RRC = 0;
1205   uint8_t Cost = 1;
1206   switch (VT.getSimpleVT().SimpleTy) {
1207   default:
1208     return TargetLowering::findRepresentativeClass(VT);
1209   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1210     RRC = (Subtarget->is64Bit()
1211            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1212     break;
1213   case MVT::v8i8: case MVT::v4i16:
1214   case MVT::v2i32: case MVT::v1i64:
1215     RRC = X86::VR64RegisterClass;
1216     break;
1217   case MVT::f32: case MVT::f64:
1218   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1219   case MVT::v4f32: case MVT::v2f64:
1220   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1221   case MVT::v4f64:
1222     RRC = X86::VR128RegisterClass;
1223     break;
1224   }
1225   return std::make_pair(RRC, Cost);
1226 }
1227
1228 unsigned
1229 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1230                                        MachineFunction &MF) const {
1231   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1232   switch (RC->getID()) {
1233   default:
1234     return 0;
1235   case X86::GR32RegClassID:
1236     return 4 - FPDiff;
1237   case X86::GR64RegClassID:
1238     return 8 - FPDiff;
1239   case X86::VR128RegClassID:
1240     return Subtarget->is64Bit() ? 10 : 4;
1241   case X86::VR64RegClassID:
1242     return 4;
1243   }
1244 }
1245
1246 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1247                                                unsigned &Offset) const {
1248   if (!Subtarget->isTargetLinux())
1249     return false;
1250
1251   if (Subtarget->is64Bit()) {
1252     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1253     Offset = 0x28;
1254     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1255       AddressSpace = 256;
1256     else
1257       AddressSpace = 257;
1258   } else {
1259     // %gs:0x14 on i386
1260     Offset = 0x14;
1261     AddressSpace = 256;
1262   }
1263   return true;
1264 }
1265
1266
1267 //===----------------------------------------------------------------------===//
1268 //               Return Value Calling Convention Implementation
1269 //===----------------------------------------------------------------------===//
1270
1271 #include "X86GenCallingConv.inc"
1272
1273 bool
1274 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1275                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1276                         LLVMContext &Context) const {
1277   SmallVector<CCValAssign, 16> RVLocs;
1278   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1279                  RVLocs, Context);
1280   return CCInfo.CheckReturn(Outs, RetCC_X86);
1281 }
1282
1283 SDValue
1284 X86TargetLowering::LowerReturn(SDValue Chain,
1285                                CallingConv::ID CallConv, bool isVarArg,
1286                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1287                                const SmallVectorImpl<SDValue> &OutVals,
1288                                DebugLoc dl, SelectionDAG &DAG) const {
1289   MachineFunction &MF = DAG.getMachineFunction();
1290   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1291
1292   SmallVector<CCValAssign, 16> RVLocs;
1293   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1294                  RVLocs, *DAG.getContext());
1295   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1296
1297   // Add the regs to the liveout set for the function.
1298   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1299   for (unsigned i = 0; i != RVLocs.size(); ++i)
1300     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1301       MRI.addLiveOut(RVLocs[i].getLocReg());
1302
1303   SDValue Flag;
1304
1305   SmallVector<SDValue, 6> RetOps;
1306   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1307   // Operand #1 = Bytes To Pop
1308   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1309                    MVT::i16));
1310
1311   // Copy the result values into the output registers.
1312   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1313     CCValAssign &VA = RVLocs[i];
1314     assert(VA.isRegLoc() && "Can only return in registers!");
1315     SDValue ValToCopy = OutVals[i];
1316     EVT ValVT = ValToCopy.getValueType();
1317
1318     // If this is x86-64, and we disabled SSE, we can't return FP values
1319     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1320         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1321       report_fatal_error("SSE register return with SSE disabled");
1322     }
1323     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1324     // llvm-gcc has never done it right and no one has noticed, so this
1325     // should be OK for now.
1326     if (ValVT == MVT::f64 &&
1327         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1328       report_fatal_error("SSE2 register return with SSE2 disabled");
1329
1330     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1331     // the RET instruction and handled by the FP Stackifier.
1332     if (VA.getLocReg() == X86::ST0 ||
1333         VA.getLocReg() == X86::ST1) {
1334       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1335       // change the value to the FP stack register class.
1336       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1337         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1338       RetOps.push_back(ValToCopy);
1339       // Don't emit a copytoreg.
1340       continue;
1341     }
1342
1343     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1344     // which is returned in RAX / RDX.
1345     if (Subtarget->is64Bit()) {
1346       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1347         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1348         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1349           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1350                                   ValToCopy);
1351
1352           // If we don't have SSE2 available, convert to v4f32 so the generated
1353           // register is legal.
1354           if (!Subtarget->hasSSE2())
1355             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1356         }
1357       }
1358     }
1359
1360     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1361     Flag = Chain.getValue(1);
1362   }
1363
1364   // The x86-64 ABI for returning structs by value requires that we copy
1365   // the sret argument into %rax for the return. We saved the argument into
1366   // a virtual register in the entry block, so now we copy the value out
1367   // and into %rax.
1368   if (Subtarget->is64Bit() &&
1369       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1370     MachineFunction &MF = DAG.getMachineFunction();
1371     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1372     unsigned Reg = FuncInfo->getSRetReturnReg();
1373     assert(Reg &&
1374            "SRetReturnReg should have been set in LowerFormalArguments().");
1375     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1376
1377     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1378     Flag = Chain.getValue(1);
1379
1380     // RAX now acts like a return value.
1381     MRI.addLiveOut(X86::RAX);
1382   }
1383
1384   RetOps[0] = Chain;  // Update chain.
1385
1386   // Add the flag if we have it.
1387   if (Flag.getNode())
1388     RetOps.push_back(Flag);
1389
1390   return DAG.getNode(X86ISD::RET_FLAG, dl,
1391                      MVT::Other, &RetOps[0], RetOps.size());
1392 }
1393
1394 /// LowerCallResult - Lower the result values of a call into the
1395 /// appropriate copies out of appropriate physical registers.
1396 ///
1397 SDValue
1398 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1399                                    CallingConv::ID CallConv, bool isVarArg,
1400                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1401                                    DebugLoc dl, SelectionDAG &DAG,
1402                                    SmallVectorImpl<SDValue> &InVals) const {
1403
1404   // Assign locations to each value returned by this call.
1405   SmallVector<CCValAssign, 16> RVLocs;
1406   bool Is64Bit = Subtarget->is64Bit();
1407   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1408                  RVLocs, *DAG.getContext());
1409   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1410
1411   // Copy all of the result registers out of their specified physreg.
1412   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1413     CCValAssign &VA = RVLocs[i];
1414     EVT CopyVT = VA.getValVT();
1415
1416     // If this is x86-64, and we disabled SSE, we can't return FP values
1417     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1418         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1419       report_fatal_error("SSE register return with SSE disabled");
1420     }
1421
1422     SDValue Val;
1423
1424     // If this is a call to a function that returns an fp value on the floating
1425     // point stack, we must guarantee the the value is popped from the stack, so
1426     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1427     // if the return value is not used. We use the FpGET_ST0 instructions
1428     // instead.
1429     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1430       // If we prefer to use the value in xmm registers, copy it out as f80 and
1431       // use a truncate to move it from fp stack reg to xmm reg.
1432       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1433       bool isST0 = VA.getLocReg() == X86::ST0;
1434       unsigned Opc = 0;
1435       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1436       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1437       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1438       SDValue Ops[] = { Chain, InFlag };
1439       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1440                                          Ops, 2), 1);
1441       Val = Chain.getValue(0);
1442
1443       // Round the f80 to the right size, which also moves it to the appropriate
1444       // xmm register.
1445       if (CopyVT != VA.getValVT())
1446         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1447                           // This truncation won't change the value.
1448                           DAG.getIntPtrConstant(1));
1449     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1450       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1451       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1452         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1453                                    MVT::v2i64, InFlag).getValue(1);
1454         Val = Chain.getValue(0);
1455         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1456                           Val, DAG.getConstant(0, MVT::i64));
1457       } else {
1458         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1459                                    MVT::i64, InFlag).getValue(1);
1460         Val = Chain.getValue(0);
1461       }
1462       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1463     } else {
1464       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1465                                  CopyVT, InFlag).getValue(1);
1466       Val = Chain.getValue(0);
1467     }
1468     InFlag = Chain.getValue(2);
1469     InVals.push_back(Val);
1470   }
1471
1472   return Chain;
1473 }
1474
1475
1476 //===----------------------------------------------------------------------===//
1477 //                C & StdCall & Fast Calling Convention implementation
1478 //===----------------------------------------------------------------------===//
1479 //  StdCall calling convention seems to be standard for many Windows' API
1480 //  routines and around. It differs from C calling convention just a little:
1481 //  callee should clean up the stack, not caller. Symbols should be also
1482 //  decorated in some fancy way :) It doesn't support any vector arguments.
1483 //  For info on fast calling convention see Fast Calling Convention (tail call)
1484 //  implementation LowerX86_32FastCCCallTo.
1485
1486 /// CallIsStructReturn - Determines whether a call uses struct return
1487 /// semantics.
1488 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1489   if (Outs.empty())
1490     return false;
1491
1492   return Outs[0].Flags.isSRet();
1493 }
1494
1495 /// ArgsAreStructReturn - Determines whether a function uses struct
1496 /// return semantics.
1497 static bool
1498 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1499   if (Ins.empty())
1500     return false;
1501
1502   return Ins[0].Flags.isSRet();
1503 }
1504
1505 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1506 /// given CallingConvention value.
1507 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1508   if (Subtarget->is64Bit()) {
1509     if (CC == CallingConv::GHC)
1510       return CC_X86_64_GHC;
1511     else if (Subtarget->isTargetWin64())
1512       return CC_X86_Win64_C;
1513     else
1514       return CC_X86_64_C;
1515   }
1516
1517   if (CC == CallingConv::X86_FastCall)
1518     return CC_X86_32_FastCall;
1519   else if (CC == CallingConv::X86_ThisCall)
1520     return CC_X86_32_ThisCall;
1521   else if (CC == CallingConv::Fast)
1522     return CC_X86_32_FastCC;
1523   else if (CC == CallingConv::GHC)
1524     return CC_X86_32_GHC;
1525   else
1526     return CC_X86_32_C;
1527 }
1528
1529 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1530 /// by "Src" to address "Dst" with size and alignment information specified by
1531 /// the specific parameter attribute. The copy will be passed as a byval
1532 /// function parameter.
1533 static SDValue
1534 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1535                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1536                           DebugLoc dl) {
1537   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1538
1539   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1540                        /*isVolatile*/false, /*AlwaysInline=*/true,
1541                        MachinePointerInfo(0), MachinePointerInfo(0));
1542 }
1543
1544 /// IsTailCallConvention - Return true if the calling convention is one that
1545 /// supports tail call optimization.
1546 static bool IsTailCallConvention(CallingConv::ID CC) {
1547   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1548 }
1549
1550 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1551 /// a tailcall target by changing its ABI.
1552 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1553   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1554 }
1555
1556 SDValue
1557 X86TargetLowering::LowerMemArgument(SDValue Chain,
1558                                     CallingConv::ID CallConv,
1559                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1560                                     DebugLoc dl, SelectionDAG &DAG,
1561                                     const CCValAssign &VA,
1562                                     MachineFrameInfo *MFI,
1563                                     unsigned i) const {
1564   // Create the nodes corresponding to a load from this parameter slot.
1565   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1566   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1567   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1568   EVT ValVT;
1569
1570   // If value is passed by pointer we have address passed instead of the value
1571   // itself.
1572   if (VA.getLocInfo() == CCValAssign::Indirect)
1573     ValVT = VA.getLocVT();
1574   else
1575     ValVT = VA.getValVT();
1576
1577   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1578   // changed with more analysis.
1579   // In case of tail call optimization mark all arguments mutable. Since they
1580   // could be overwritten by lowering of arguments in case of a tail call.
1581   if (Flags.isByVal()) {
1582     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1583                                     VA.getLocMemOffset(), isImmutable);
1584     return DAG.getFrameIndex(FI, getPointerTy());
1585   } else {
1586     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1587                                     VA.getLocMemOffset(), isImmutable);
1588     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1589     return DAG.getLoad(ValVT, dl, Chain, FIN,
1590                        MachinePointerInfo::getFixedStack(FI),
1591                        false, false, 0);
1592   }
1593 }
1594
1595 SDValue
1596 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1597                                         CallingConv::ID CallConv,
1598                                         bool isVarArg,
1599                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1600                                         DebugLoc dl,
1601                                         SelectionDAG &DAG,
1602                                         SmallVectorImpl<SDValue> &InVals)
1603                                           const {
1604   MachineFunction &MF = DAG.getMachineFunction();
1605   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1606
1607   const Function* Fn = MF.getFunction();
1608   if (Fn->hasExternalLinkage() &&
1609       Subtarget->isTargetCygMing() &&
1610       Fn->getName() == "main")
1611     FuncInfo->setForceFramePointer(true);
1612
1613   MachineFrameInfo *MFI = MF.getFrameInfo();
1614   bool Is64Bit = Subtarget->is64Bit();
1615   bool IsWin64 = Subtarget->isTargetWin64();
1616
1617   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1618          "Var args not supported with calling convention fastcc or ghc");
1619
1620   // Assign locations to all of the incoming arguments.
1621   SmallVector<CCValAssign, 16> ArgLocs;
1622   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1623                  ArgLocs, *DAG.getContext());
1624   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1625
1626   unsigned LastVal = ~0U;
1627   SDValue ArgValue;
1628   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1629     CCValAssign &VA = ArgLocs[i];
1630     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1631     // places.
1632     assert(VA.getValNo() != LastVal &&
1633            "Don't support value assigned to multiple locs yet");
1634     LastVal = VA.getValNo();
1635
1636     if (VA.isRegLoc()) {
1637       EVT RegVT = VA.getLocVT();
1638       TargetRegisterClass *RC = NULL;
1639       if (RegVT == MVT::i32)
1640         RC = X86::GR32RegisterClass;
1641       else if (Is64Bit && RegVT == MVT::i64)
1642         RC = X86::GR64RegisterClass;
1643       else if (RegVT == MVT::f32)
1644         RC = X86::FR32RegisterClass;
1645       else if (RegVT == MVT::f64)
1646         RC = X86::FR64RegisterClass;
1647       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1648         RC = X86::VR256RegisterClass;
1649       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1650         RC = X86::VR128RegisterClass;
1651       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1652         RC = X86::VR64RegisterClass;
1653       else
1654         llvm_unreachable("Unknown argument type!");
1655
1656       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1657       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1658
1659       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1660       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1661       // right size.
1662       if (VA.getLocInfo() == CCValAssign::SExt)
1663         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1664                                DAG.getValueType(VA.getValVT()));
1665       else if (VA.getLocInfo() == CCValAssign::ZExt)
1666         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1667                                DAG.getValueType(VA.getValVT()));
1668       else if (VA.getLocInfo() == CCValAssign::BCvt)
1669         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1670
1671       if (VA.isExtInLoc()) {
1672         // Handle MMX values passed in XMM regs.
1673         if (RegVT.isVector()) {
1674           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1675                                  ArgValue, DAG.getConstant(0, MVT::i64));
1676           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1677         } else
1678           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1679       }
1680     } else {
1681       assert(VA.isMemLoc());
1682       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1683     }
1684
1685     // If value is passed via pointer - do a load.
1686     if (VA.getLocInfo() == CCValAssign::Indirect)
1687       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1688                              MachinePointerInfo(), false, false, 0);
1689
1690     InVals.push_back(ArgValue);
1691   }
1692
1693   // The x86-64 ABI for returning structs by value requires that we copy
1694   // the sret argument into %rax for the return. Save the argument into
1695   // a virtual register so that we can access it from the return points.
1696   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1697     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1698     unsigned Reg = FuncInfo->getSRetReturnReg();
1699     if (!Reg) {
1700       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1701       FuncInfo->setSRetReturnReg(Reg);
1702     }
1703     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1704     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1705   }
1706
1707   unsigned StackSize = CCInfo.getNextStackOffset();
1708   // Align stack specially for tail calls.
1709   if (FuncIsMadeTailCallSafe(CallConv))
1710     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1711
1712   // If the function takes variable number of arguments, make a frame index for
1713   // the start of the first vararg value... for expansion of llvm.va_start.
1714   if (isVarArg) {
1715     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1716                     CallConv != CallingConv::X86_ThisCall)) {
1717       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1718     }
1719     if (Is64Bit) {
1720       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1721
1722       // FIXME: We should really autogenerate these arrays
1723       static const unsigned GPR64ArgRegsWin64[] = {
1724         X86::RCX, X86::RDX, X86::R8,  X86::R9
1725       };
1726       static const unsigned XMMArgRegsWin64[] = {
1727         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1728       };
1729       static const unsigned GPR64ArgRegs64Bit[] = {
1730         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1731       };
1732       static const unsigned XMMArgRegs64Bit[] = {
1733         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1734         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1735       };
1736       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1737
1738       if (IsWin64) {
1739         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1740         GPR64ArgRegs = GPR64ArgRegsWin64;
1741         XMMArgRegs = XMMArgRegsWin64;
1742       } else {
1743         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1744         GPR64ArgRegs = GPR64ArgRegs64Bit;
1745         XMMArgRegs = XMMArgRegs64Bit;
1746       }
1747       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1748                                                        TotalNumIntRegs);
1749       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1750                                                        TotalNumXMMRegs);
1751
1752       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1753       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1754              "SSE register cannot be used when SSE is disabled!");
1755       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1756              "SSE register cannot be used when SSE is disabled!");
1757       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1758         // Kernel mode asks for SSE to be disabled, so don't push them
1759         // on the stack.
1760         TotalNumXMMRegs = 0;
1761
1762       // For X86-64, if there are vararg parameters that are passed via
1763       // registers, then we must store them to their spots on the stack so they
1764       // may be loaded by deferencing the result of va_next.
1765       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1766       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1767       FuncInfo->setRegSaveFrameIndex(
1768         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1769                                false));
1770
1771       // Store the integer parameter registers.
1772       SmallVector<SDValue, 8> MemOps;
1773       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1774                                         getPointerTy());
1775       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1776       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1777         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1778                                   DAG.getIntPtrConstant(Offset));
1779         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1780                                      X86::GR64RegisterClass);
1781         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1782         SDValue Store =
1783           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1784                        MachinePointerInfo::getFixedStack(
1785                          FuncInfo->getRegSaveFrameIndex(), Offset),
1786                        false, false, 0);
1787         MemOps.push_back(Store);
1788         Offset += 8;
1789       }
1790
1791       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1792         // Now store the XMM (fp + vector) parameter registers.
1793         SmallVector<SDValue, 11> SaveXMMOps;
1794         SaveXMMOps.push_back(Chain);
1795
1796         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1797         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1798         SaveXMMOps.push_back(ALVal);
1799
1800         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1801                                FuncInfo->getRegSaveFrameIndex()));
1802         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1803                                FuncInfo->getVarArgsFPOffset()));
1804
1805         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1806           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1807                                        X86::VR128RegisterClass);
1808           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1809           SaveXMMOps.push_back(Val);
1810         }
1811         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1812                                      MVT::Other,
1813                                      &SaveXMMOps[0], SaveXMMOps.size()));
1814       }
1815
1816       if (!MemOps.empty())
1817         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1818                             &MemOps[0], MemOps.size());
1819     }
1820   }
1821
1822   // Some CCs need callee pop.
1823   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1824     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1825   } else {
1826     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1827     // If this is an sret function, the return should pop the hidden pointer.
1828     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1829       FuncInfo->setBytesToPopOnReturn(4);
1830   }
1831
1832   if (!Is64Bit) {
1833     // RegSaveFrameIndex is X86-64 only.
1834     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1835     if (CallConv == CallingConv::X86_FastCall ||
1836         CallConv == CallingConv::X86_ThisCall)
1837       // fastcc functions can't have varargs.
1838       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1839   }
1840
1841   return Chain;
1842 }
1843
1844 SDValue
1845 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1846                                     SDValue StackPtr, SDValue Arg,
1847                                     DebugLoc dl, SelectionDAG &DAG,
1848                                     const CCValAssign &VA,
1849                                     ISD::ArgFlagsTy Flags) const {
1850   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1851   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1852   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1853   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1854   if (Flags.isByVal()) {
1855     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1856   }
1857   return DAG.getStore(Chain, dl, Arg, PtrOff,
1858                       PseudoSourceValue::getStack(), LocMemOffset,
1859                       false, false, 0);
1860 }
1861
1862 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1863 /// optimization is performed and it is required.
1864 SDValue
1865 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1866                                            SDValue &OutRetAddr, SDValue Chain,
1867                                            bool IsTailCall, bool Is64Bit,
1868                                            int FPDiff, DebugLoc dl) const {
1869   // Adjust the Return address stack slot.
1870   EVT VT = getPointerTy();
1871   OutRetAddr = getReturnAddressFrameIndex(DAG);
1872
1873   // Load the "old" Return address.
1874   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1875                            false, false, 0);
1876   return SDValue(OutRetAddr.getNode(), 1);
1877 }
1878
1879 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1880 /// optimization is performed and it is required (FPDiff!=0).
1881 static SDValue
1882 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1883                          SDValue Chain, SDValue RetAddrFrIdx,
1884                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1885   // Store the return address to the appropriate stack slot.
1886   if (!FPDiff) return Chain;
1887   // Calculate the new stack slot for the return address.
1888   int SlotSize = Is64Bit ? 8 : 4;
1889   int NewReturnAddrFI =
1890     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1891   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1892   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1893   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1894                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1895                        false, false, 0);
1896   return Chain;
1897 }
1898
1899 SDValue
1900 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1901                              CallingConv::ID CallConv, bool isVarArg,
1902                              bool &isTailCall,
1903                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1904                              const SmallVectorImpl<SDValue> &OutVals,
1905                              const SmallVectorImpl<ISD::InputArg> &Ins,
1906                              DebugLoc dl, SelectionDAG &DAG,
1907                              SmallVectorImpl<SDValue> &InVals) const {
1908   MachineFunction &MF = DAG.getMachineFunction();
1909   bool Is64Bit        = Subtarget->is64Bit();
1910   bool IsStructRet    = CallIsStructReturn(Outs);
1911   bool IsSibcall      = false;
1912
1913   if (isTailCall) {
1914     // Check if it's really possible to do a tail call.
1915     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1916                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1917                                                    Outs, OutVals, Ins, DAG);
1918
1919     // Sibcalls are automatically detected tailcalls which do not require
1920     // ABI changes.
1921     if (!GuaranteedTailCallOpt && isTailCall)
1922       IsSibcall = true;
1923
1924     if (isTailCall)
1925       ++NumTailCalls;
1926   }
1927
1928   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1929          "Var args not supported with calling convention fastcc or ghc");
1930
1931   // Analyze operands of the call, assigning locations to each operand.
1932   SmallVector<CCValAssign, 16> ArgLocs;
1933   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1934                  ArgLocs, *DAG.getContext());
1935   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1936
1937   // Get a count of how many bytes are to be pushed on the stack.
1938   unsigned NumBytes = CCInfo.getNextStackOffset();
1939   if (IsSibcall)
1940     // This is a sibcall. The memory operands are available in caller's
1941     // own caller's stack.
1942     NumBytes = 0;
1943   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1944     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1945
1946   int FPDiff = 0;
1947   if (isTailCall && !IsSibcall) {
1948     // Lower arguments at fp - stackoffset + fpdiff.
1949     unsigned NumBytesCallerPushed =
1950       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1951     FPDiff = NumBytesCallerPushed - NumBytes;
1952
1953     // Set the delta of movement of the returnaddr stackslot.
1954     // But only set if delta is greater than previous delta.
1955     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1956       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1957   }
1958
1959   if (!IsSibcall)
1960     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1961
1962   SDValue RetAddrFrIdx;
1963   // Load return adress for tail calls.
1964   if (isTailCall && FPDiff)
1965     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1966                                     Is64Bit, FPDiff, dl);
1967
1968   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1969   SmallVector<SDValue, 8> MemOpChains;
1970   SDValue StackPtr;
1971
1972   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1973   // of tail call optimization arguments are handle later.
1974   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1975     CCValAssign &VA = ArgLocs[i];
1976     EVT RegVT = VA.getLocVT();
1977     SDValue Arg = OutVals[i];
1978     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1979     bool isByVal = Flags.isByVal();
1980
1981     // Promote the value if needed.
1982     switch (VA.getLocInfo()) {
1983     default: llvm_unreachable("Unknown loc info!");
1984     case CCValAssign::Full: break;
1985     case CCValAssign::SExt:
1986       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1987       break;
1988     case CCValAssign::ZExt:
1989       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1990       break;
1991     case CCValAssign::AExt:
1992       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1993         // Special case: passing MMX values in XMM registers.
1994         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1995         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1996         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1997       } else
1998         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1999       break;
2000     case CCValAssign::BCvt:
2001       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
2002       break;
2003     case CCValAssign::Indirect: {
2004       // Store the argument.
2005       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2006       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2007       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2008                            MachinePointerInfo::getFixedStack(FI),
2009                            false, false, 0);
2010       Arg = SpillSlot;
2011       break;
2012     }
2013     }
2014
2015     if (VA.isRegLoc()) {
2016       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2017       if (isVarArg && Subtarget->isTargetWin64()) {
2018         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2019         // shadow reg if callee is a varargs function.
2020         unsigned ShadowReg = 0;
2021         switch (VA.getLocReg()) {
2022         case X86::XMM0: ShadowReg = X86::RCX; break;
2023         case X86::XMM1: ShadowReg = X86::RDX; break;
2024         case X86::XMM2: ShadowReg = X86::R8; break;
2025         case X86::XMM3: ShadowReg = X86::R9; break;
2026         }
2027         if (ShadowReg)
2028           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2029       }
2030     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2031       assert(VA.isMemLoc());
2032       if (StackPtr.getNode() == 0)
2033         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2034       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2035                                              dl, DAG, VA, Flags));
2036     }
2037   }
2038
2039   if (!MemOpChains.empty())
2040     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2041                         &MemOpChains[0], MemOpChains.size());
2042
2043   // Build a sequence of copy-to-reg nodes chained together with token chain
2044   // and flag operands which copy the outgoing args into registers.
2045   SDValue InFlag;
2046   // Tail call byval lowering might overwrite argument registers so in case of
2047   // tail call optimization the copies to registers are lowered later.
2048   if (!isTailCall)
2049     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2050       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2051                                RegsToPass[i].second, InFlag);
2052       InFlag = Chain.getValue(1);
2053     }
2054
2055   if (Subtarget->isPICStyleGOT()) {
2056     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2057     // GOT pointer.
2058     if (!isTailCall) {
2059       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2060                                DAG.getNode(X86ISD::GlobalBaseReg,
2061                                            DebugLoc(), getPointerTy()),
2062                                InFlag);
2063       InFlag = Chain.getValue(1);
2064     } else {
2065       // If we are tail calling and generating PIC/GOT style code load the
2066       // address of the callee into ECX. The value in ecx is used as target of
2067       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2068       // for tail calls on PIC/GOT architectures. Normally we would just put the
2069       // address of GOT into ebx and then call target@PLT. But for tail calls
2070       // ebx would be restored (since ebx is callee saved) before jumping to the
2071       // target@PLT.
2072
2073       // Note: The actual moving to ECX is done further down.
2074       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2075       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2076           !G->getGlobal()->hasProtectedVisibility())
2077         Callee = LowerGlobalAddress(Callee, DAG);
2078       else if (isa<ExternalSymbolSDNode>(Callee))
2079         Callee = LowerExternalSymbol(Callee, DAG);
2080     }
2081   }
2082
2083   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2084     // From AMD64 ABI document:
2085     // For calls that may call functions that use varargs or stdargs
2086     // (prototype-less calls or calls to functions containing ellipsis (...) in
2087     // the declaration) %al is used as hidden argument to specify the number
2088     // of SSE registers used. The contents of %al do not need to match exactly
2089     // the number of registers, but must be an ubound on the number of SSE
2090     // registers used and is in the range 0 - 8 inclusive.
2091
2092     // Count the number of XMM registers allocated.
2093     static const unsigned XMMArgRegs[] = {
2094       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2095       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2096     };
2097     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2098     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2099            && "SSE registers cannot be used when SSE is disabled");
2100
2101     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2102                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2103     InFlag = Chain.getValue(1);
2104   }
2105
2106
2107   // For tail calls lower the arguments to the 'real' stack slot.
2108   if (isTailCall) {
2109     // Force all the incoming stack arguments to be loaded from the stack
2110     // before any new outgoing arguments are stored to the stack, because the
2111     // outgoing stack slots may alias the incoming argument stack slots, and
2112     // the alias isn't otherwise explicit. This is slightly more conservative
2113     // than necessary, because it means that each store effectively depends
2114     // on every argument instead of just those arguments it would clobber.
2115     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2116
2117     SmallVector<SDValue, 8> MemOpChains2;
2118     SDValue FIN;
2119     int FI = 0;
2120     // Do not flag preceeding copytoreg stuff together with the following stuff.
2121     InFlag = SDValue();
2122     if (GuaranteedTailCallOpt) {
2123       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2124         CCValAssign &VA = ArgLocs[i];
2125         if (VA.isRegLoc())
2126           continue;
2127         assert(VA.isMemLoc());
2128         SDValue Arg = OutVals[i];
2129         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2130         // Create frame index.
2131         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2132         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2133         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2134         FIN = DAG.getFrameIndex(FI, getPointerTy());
2135
2136         if (Flags.isByVal()) {
2137           // Copy relative to framepointer.
2138           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2139           if (StackPtr.getNode() == 0)
2140             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2141                                           getPointerTy());
2142           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2143
2144           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2145                                                            ArgChain,
2146                                                            Flags, DAG, dl));
2147         } else {
2148           // Store relative to framepointer.
2149           MemOpChains2.push_back(
2150             DAG.getStore(ArgChain, dl, Arg, FIN,
2151                          MachinePointerInfo::getFixedStack(FI),
2152                          false, false, 0));
2153         }
2154       }
2155     }
2156
2157     if (!MemOpChains2.empty())
2158       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2159                           &MemOpChains2[0], MemOpChains2.size());
2160
2161     // Copy arguments to their registers.
2162     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2163       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2164                                RegsToPass[i].second, InFlag);
2165       InFlag = Chain.getValue(1);
2166     }
2167     InFlag =SDValue();
2168
2169     // Store the return address to the appropriate stack slot.
2170     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2171                                      FPDiff, dl);
2172   }
2173
2174   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2175     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2176     // In the 64-bit large code model, we have to make all calls
2177     // through a register, since the call instruction's 32-bit
2178     // pc-relative offset may not be large enough to hold the whole
2179     // address.
2180   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2181     // If the callee is a GlobalAddress node (quite common, every direct call
2182     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2183     // it.
2184
2185     // We should use extra load for direct calls to dllimported functions in
2186     // non-JIT mode.
2187     const GlobalValue *GV = G->getGlobal();
2188     if (!GV->hasDLLImportLinkage()) {
2189       unsigned char OpFlags = 0;
2190
2191       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2192       // external symbols most go through the PLT in PIC mode.  If the symbol
2193       // has hidden or protected visibility, or if it is static or local, then
2194       // we don't need to use the PLT - we can directly call it.
2195       if (Subtarget->isTargetELF() &&
2196           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2197           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2198         OpFlags = X86II::MO_PLT;
2199       } else if (Subtarget->isPICStyleStubAny() &&
2200                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2201                Subtarget->getDarwinVers() < 9) {
2202         // PC-relative references to external symbols should go through $stub,
2203         // unless we're building with the leopard linker or later, which
2204         // automatically synthesizes these stubs.
2205         OpFlags = X86II::MO_DARWIN_STUB;
2206       }
2207
2208       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2209                                           G->getOffset(), OpFlags);
2210     }
2211   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2212     unsigned char OpFlags = 0;
2213
2214     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2215     // symbols should go through the PLT.
2216     if (Subtarget->isTargetELF() &&
2217         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2218       OpFlags = X86II::MO_PLT;
2219     } else if (Subtarget->isPICStyleStubAny() &&
2220              Subtarget->getDarwinVers() < 9) {
2221       // PC-relative references to external symbols should go through $stub,
2222       // unless we're building with the leopard linker or later, which
2223       // automatically synthesizes these stubs.
2224       OpFlags = X86II::MO_DARWIN_STUB;
2225     }
2226
2227     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2228                                          OpFlags);
2229   }
2230
2231   // Returns a chain & a flag for retval copy to use.
2232   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2233   SmallVector<SDValue, 8> Ops;
2234
2235   if (!IsSibcall && isTailCall) {
2236     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2237                            DAG.getIntPtrConstant(0, true), InFlag);
2238     InFlag = Chain.getValue(1);
2239   }
2240
2241   Ops.push_back(Chain);
2242   Ops.push_back(Callee);
2243
2244   if (isTailCall)
2245     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2246
2247   // Add argument registers to the end of the list so that they are known live
2248   // into the call.
2249   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2250     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2251                                   RegsToPass[i].second.getValueType()));
2252
2253   // Add an implicit use GOT pointer in EBX.
2254   if (!isTailCall && Subtarget->isPICStyleGOT())
2255     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2256
2257   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2258   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2259     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2260
2261   if (InFlag.getNode())
2262     Ops.push_back(InFlag);
2263
2264   if (isTailCall) {
2265     // We used to do:
2266     //// If this is the first return lowered for this function, add the regs
2267     //// to the liveout set for the function.
2268     // This isn't right, although it's probably harmless on x86; liveouts
2269     // should be computed from returns not tail calls.  Consider a void
2270     // function making a tail call to a function returning int.
2271     return DAG.getNode(X86ISD::TC_RETURN, dl,
2272                        NodeTys, &Ops[0], Ops.size());
2273   }
2274
2275   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2276   InFlag = Chain.getValue(1);
2277
2278   // Create the CALLSEQ_END node.
2279   unsigned NumBytesForCalleeToPush;
2280   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2281     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2282   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2283     // If this is a call to a struct-return function, the callee
2284     // pops the hidden struct pointer, so we have to push it back.
2285     // This is common for Darwin/X86, Linux & Mingw32 targets.
2286     NumBytesForCalleeToPush = 4;
2287   else
2288     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2289
2290   // Returns a flag for retval copy to use.
2291   if (!IsSibcall) {
2292     Chain = DAG.getCALLSEQ_END(Chain,
2293                                DAG.getIntPtrConstant(NumBytes, true),
2294                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2295                                                      true),
2296                                InFlag);
2297     InFlag = Chain.getValue(1);
2298   }
2299
2300   // Handle result values, copying them out of physregs into vregs that we
2301   // return.
2302   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2303                          Ins, dl, DAG, InVals);
2304 }
2305
2306
2307 //===----------------------------------------------------------------------===//
2308 //                Fast Calling Convention (tail call) implementation
2309 //===----------------------------------------------------------------------===//
2310
2311 //  Like std call, callee cleans arguments, convention except that ECX is
2312 //  reserved for storing the tail called function address. Only 2 registers are
2313 //  free for argument passing (inreg). Tail call optimization is performed
2314 //  provided:
2315 //                * tailcallopt is enabled
2316 //                * caller/callee are fastcc
2317 //  On X86_64 architecture with GOT-style position independent code only local
2318 //  (within module) calls are supported at the moment.
2319 //  To keep the stack aligned according to platform abi the function
2320 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2321 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2322 //  If a tail called function callee has more arguments than the caller the
2323 //  caller needs to make sure that there is room to move the RETADDR to. This is
2324 //  achieved by reserving an area the size of the argument delta right after the
2325 //  original REtADDR, but before the saved framepointer or the spilled registers
2326 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2327 //  stack layout:
2328 //    arg1
2329 //    arg2
2330 //    RETADDR
2331 //    [ new RETADDR
2332 //      move area ]
2333 //    (possible EBP)
2334 //    ESI
2335 //    EDI
2336 //    local1 ..
2337
2338 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2339 /// for a 16 byte align requirement.
2340 unsigned
2341 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2342                                                SelectionDAG& DAG) const {
2343   MachineFunction &MF = DAG.getMachineFunction();
2344   const TargetMachine &TM = MF.getTarget();
2345   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2346   unsigned StackAlignment = TFI.getStackAlignment();
2347   uint64_t AlignMask = StackAlignment - 1;
2348   int64_t Offset = StackSize;
2349   uint64_t SlotSize = TD->getPointerSize();
2350   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2351     // Number smaller than 12 so just add the difference.
2352     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2353   } else {
2354     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2355     Offset = ((~AlignMask) & Offset) + StackAlignment +
2356       (StackAlignment-SlotSize);
2357   }
2358   return Offset;
2359 }
2360
2361 /// MatchingStackOffset - Return true if the given stack call argument is
2362 /// already available in the same position (relatively) of the caller's
2363 /// incoming argument stack.
2364 static
2365 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2366                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2367                          const X86InstrInfo *TII) {
2368   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2369   int FI = INT_MAX;
2370   if (Arg.getOpcode() == ISD::CopyFromReg) {
2371     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2372     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2373       return false;
2374     MachineInstr *Def = MRI->getVRegDef(VR);
2375     if (!Def)
2376       return false;
2377     if (!Flags.isByVal()) {
2378       if (!TII->isLoadFromStackSlot(Def, FI))
2379         return false;
2380     } else {
2381       unsigned Opcode = Def->getOpcode();
2382       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2383           Def->getOperand(1).isFI()) {
2384         FI = Def->getOperand(1).getIndex();
2385         Bytes = Flags.getByValSize();
2386       } else
2387         return false;
2388     }
2389   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2390     if (Flags.isByVal())
2391       // ByVal argument is passed in as a pointer but it's now being
2392       // dereferenced. e.g.
2393       // define @foo(%struct.X* %A) {
2394       //   tail call @bar(%struct.X* byval %A)
2395       // }
2396       return false;
2397     SDValue Ptr = Ld->getBasePtr();
2398     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2399     if (!FINode)
2400       return false;
2401     FI = FINode->getIndex();
2402   } else
2403     return false;
2404
2405   assert(FI != INT_MAX);
2406   if (!MFI->isFixedObjectIndex(FI))
2407     return false;
2408   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2409 }
2410
2411 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2412 /// for tail call optimization. Targets which want to do tail call
2413 /// optimization should implement this function.
2414 bool
2415 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2416                                                      CallingConv::ID CalleeCC,
2417                                                      bool isVarArg,
2418                                                      bool isCalleeStructRet,
2419                                                      bool isCallerStructRet,
2420                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2421                                     const SmallVectorImpl<SDValue> &OutVals,
2422                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2423                                                      SelectionDAG& DAG) const {
2424   if (!IsTailCallConvention(CalleeCC) &&
2425       CalleeCC != CallingConv::C)
2426     return false;
2427
2428   // If -tailcallopt is specified, make fastcc functions tail-callable.
2429   const MachineFunction &MF = DAG.getMachineFunction();
2430   const Function *CallerF = DAG.getMachineFunction().getFunction();
2431   CallingConv::ID CallerCC = CallerF->getCallingConv();
2432   bool CCMatch = CallerCC == CalleeCC;
2433
2434   if (GuaranteedTailCallOpt) {
2435     if (IsTailCallConvention(CalleeCC) && CCMatch)
2436       return true;
2437     return false;
2438   }
2439
2440   // Look for obvious safe cases to perform tail call optimization that do not
2441   // require ABI changes. This is what gcc calls sibcall.
2442
2443   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2444   // emit a special epilogue.
2445   if (RegInfo->needsStackRealignment(MF))
2446     return false;
2447
2448   // Do not sibcall optimize vararg calls unless the call site is not passing
2449   // any arguments.
2450   if (isVarArg && !Outs.empty())
2451     return false;
2452
2453   // Also avoid sibcall optimization if either caller or callee uses struct
2454   // return semantics.
2455   if (isCalleeStructRet || isCallerStructRet)
2456     return false;
2457
2458   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2459   // Therefore if it's not used by the call it is not safe to optimize this into
2460   // a sibcall.
2461   bool Unused = false;
2462   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2463     if (!Ins[i].Used) {
2464       Unused = true;
2465       break;
2466     }
2467   }
2468   if (Unused) {
2469     SmallVector<CCValAssign, 16> RVLocs;
2470     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2471                    RVLocs, *DAG.getContext());
2472     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2473     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2474       CCValAssign &VA = RVLocs[i];
2475       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2476         return false;
2477     }
2478   }
2479
2480   // If the calling conventions do not match, then we'd better make sure the
2481   // results are returned in the same way as what the caller expects.
2482   if (!CCMatch) {
2483     SmallVector<CCValAssign, 16> RVLocs1;
2484     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2485                     RVLocs1, *DAG.getContext());
2486     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2487
2488     SmallVector<CCValAssign, 16> RVLocs2;
2489     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2490                     RVLocs2, *DAG.getContext());
2491     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2492
2493     if (RVLocs1.size() != RVLocs2.size())
2494       return false;
2495     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2496       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2497         return false;
2498       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2499         return false;
2500       if (RVLocs1[i].isRegLoc()) {
2501         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2502           return false;
2503       } else {
2504         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2505           return false;
2506       }
2507     }
2508   }
2509
2510   // If the callee takes no arguments then go on to check the results of the
2511   // call.
2512   if (!Outs.empty()) {
2513     // Check if stack adjustment is needed. For now, do not do this if any
2514     // argument is passed on the stack.
2515     SmallVector<CCValAssign, 16> ArgLocs;
2516     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2517                    ArgLocs, *DAG.getContext());
2518     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2519     if (CCInfo.getNextStackOffset()) {
2520       MachineFunction &MF = DAG.getMachineFunction();
2521       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2522         return false;
2523       if (Subtarget->isTargetWin64())
2524         // Win64 ABI has additional complications.
2525         return false;
2526
2527       // Check if the arguments are already laid out in the right way as
2528       // the caller's fixed stack objects.
2529       MachineFrameInfo *MFI = MF.getFrameInfo();
2530       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2531       const X86InstrInfo *TII =
2532         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2533       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2534         CCValAssign &VA = ArgLocs[i];
2535         SDValue Arg = OutVals[i];
2536         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2537         if (VA.getLocInfo() == CCValAssign::Indirect)
2538           return false;
2539         if (!VA.isRegLoc()) {
2540           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2541                                    MFI, MRI, TII))
2542             return false;
2543         }
2544       }
2545     }
2546
2547     // If the tailcall address may be in a register, then make sure it's
2548     // possible to register allocate for it. In 32-bit, the call address can
2549     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2550     // callee-saved registers are restored. These happen to be the same
2551     // registers used to pass 'inreg' arguments so watch out for those.
2552     if (!Subtarget->is64Bit() &&
2553         !isa<GlobalAddressSDNode>(Callee) &&
2554         !isa<ExternalSymbolSDNode>(Callee)) {
2555       unsigned NumInRegs = 0;
2556       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2557         CCValAssign &VA = ArgLocs[i];
2558         if (!VA.isRegLoc())
2559           continue;
2560         unsigned Reg = VA.getLocReg();
2561         switch (Reg) {
2562         default: break;
2563         case X86::EAX: case X86::EDX: case X86::ECX:
2564           if (++NumInRegs == 3)
2565             return false;
2566           break;
2567         }
2568       }
2569     }
2570   }
2571
2572   return true;
2573 }
2574
2575 FastISel *
2576 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2577   return X86::createFastISel(funcInfo);
2578 }
2579
2580
2581 //===----------------------------------------------------------------------===//
2582 //                           Other Lowering Hooks
2583 //===----------------------------------------------------------------------===//
2584
2585 static bool MayFoldLoad(SDValue Op) {
2586   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2587 }
2588
2589 static bool MayFoldIntoStore(SDValue Op) {
2590   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2591 }
2592
2593 static bool isTargetShuffle(unsigned Opcode) {
2594   switch(Opcode) {
2595   default: return false;
2596   case X86ISD::PSHUFD:
2597   case X86ISD::PSHUFHW:
2598   case X86ISD::PSHUFLW:
2599   case X86ISD::SHUFPD:
2600   case X86ISD::PALIGN:
2601   case X86ISD::SHUFPS:
2602   case X86ISD::MOVLHPS:
2603   case X86ISD::MOVLHPD:
2604   case X86ISD::MOVHLPS:
2605   case X86ISD::MOVLPS:
2606   case X86ISD::MOVLPD:
2607   case X86ISD::MOVSHDUP:
2608   case X86ISD::MOVSLDUP:
2609   case X86ISD::MOVDDUP:
2610   case X86ISD::MOVSS:
2611   case X86ISD::MOVSD:
2612   case X86ISD::UNPCKLPS:
2613   case X86ISD::UNPCKLPD:
2614   case X86ISD::PUNPCKLWD:
2615   case X86ISD::PUNPCKLBW:
2616   case X86ISD::PUNPCKLDQ:
2617   case X86ISD::PUNPCKLQDQ:
2618   case X86ISD::UNPCKHPS:
2619   case X86ISD::UNPCKHPD:
2620   case X86ISD::PUNPCKHWD:
2621   case X86ISD::PUNPCKHBW:
2622   case X86ISD::PUNPCKHDQ:
2623   case X86ISD::PUNPCKHQDQ:
2624     return true;
2625   }
2626   return false;
2627 }
2628
2629 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2630                                                SDValue V1, SelectionDAG &DAG) {
2631   switch(Opc) {
2632   default: llvm_unreachable("Unknown x86 shuffle node");
2633   case X86ISD::MOVSHDUP:
2634   case X86ISD::MOVSLDUP:
2635   case X86ISD::MOVDDUP:
2636     return DAG.getNode(Opc, dl, VT, V1);
2637   }
2638
2639   return SDValue();
2640 }
2641
2642 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2643                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2644   switch(Opc) {
2645   default: llvm_unreachable("Unknown x86 shuffle node");
2646   case X86ISD::PSHUFD:
2647   case X86ISD::PSHUFHW:
2648   case X86ISD::PSHUFLW:
2649     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2650   }
2651
2652   return SDValue();
2653 }
2654
2655 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2656                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2657   switch(Opc) {
2658   default: llvm_unreachable("Unknown x86 shuffle node");
2659   case X86ISD::PALIGN:
2660   case X86ISD::SHUFPD:
2661   case X86ISD::SHUFPS:
2662     return DAG.getNode(Opc, dl, VT, V1, V2,
2663                        DAG.getConstant(TargetMask, MVT::i8));
2664   }
2665   return SDValue();
2666 }
2667
2668 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2669                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2670   switch(Opc) {
2671   default: llvm_unreachable("Unknown x86 shuffle node");
2672   case X86ISD::MOVLHPS:
2673   case X86ISD::MOVLHPD:
2674   case X86ISD::MOVHLPS:
2675   case X86ISD::MOVLPS:
2676   case X86ISD::MOVLPD:
2677   case X86ISD::MOVSS:
2678   case X86ISD::MOVSD:
2679   case X86ISD::UNPCKLPS:
2680   case X86ISD::UNPCKLPD:
2681   case X86ISD::PUNPCKLWD:
2682   case X86ISD::PUNPCKLBW:
2683   case X86ISD::PUNPCKLDQ:
2684   case X86ISD::PUNPCKLQDQ:
2685   case X86ISD::UNPCKHPS:
2686   case X86ISD::UNPCKHPD:
2687   case X86ISD::PUNPCKHWD:
2688   case X86ISD::PUNPCKHBW:
2689   case X86ISD::PUNPCKHDQ:
2690   case X86ISD::PUNPCKHQDQ:
2691     return DAG.getNode(Opc, dl, VT, V1, V2);
2692   }
2693   return SDValue();
2694 }
2695
2696 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2697   MachineFunction &MF = DAG.getMachineFunction();
2698   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2699   int ReturnAddrIndex = FuncInfo->getRAIndex();
2700
2701   if (ReturnAddrIndex == 0) {
2702     // Set up a frame object for the return address.
2703     uint64_t SlotSize = TD->getPointerSize();
2704     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2705                                                            false);
2706     FuncInfo->setRAIndex(ReturnAddrIndex);
2707   }
2708
2709   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2710 }
2711
2712
2713 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2714                                        bool hasSymbolicDisplacement) {
2715   // Offset should fit into 32 bit immediate field.
2716   if (!isInt<32>(Offset))
2717     return false;
2718
2719   // If we don't have a symbolic displacement - we don't have any extra
2720   // restrictions.
2721   if (!hasSymbolicDisplacement)
2722     return true;
2723
2724   // FIXME: Some tweaks might be needed for medium code model.
2725   if (M != CodeModel::Small && M != CodeModel::Kernel)
2726     return false;
2727
2728   // For small code model we assume that latest object is 16MB before end of 31
2729   // bits boundary. We may also accept pretty large negative constants knowing
2730   // that all objects are in the positive half of address space.
2731   if (M == CodeModel::Small && Offset < 16*1024*1024)
2732     return true;
2733
2734   // For kernel code model we know that all object resist in the negative half
2735   // of 32bits address space. We may not accept negative offsets, since they may
2736   // be just off and we may accept pretty large positive ones.
2737   if (M == CodeModel::Kernel && Offset > 0)
2738     return true;
2739
2740   return false;
2741 }
2742
2743 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2744 /// specific condition code, returning the condition code and the LHS/RHS of the
2745 /// comparison to make.
2746 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2747                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2748   if (!isFP) {
2749     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2750       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2751         // X > -1   -> X == 0, jump !sign.
2752         RHS = DAG.getConstant(0, RHS.getValueType());
2753         return X86::COND_NS;
2754       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2755         // X < 0   -> X == 0, jump on sign.
2756         return X86::COND_S;
2757       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2758         // X < 1   -> X <= 0
2759         RHS = DAG.getConstant(0, RHS.getValueType());
2760         return X86::COND_LE;
2761       }
2762     }
2763
2764     switch (SetCCOpcode) {
2765     default: llvm_unreachable("Invalid integer condition!");
2766     case ISD::SETEQ:  return X86::COND_E;
2767     case ISD::SETGT:  return X86::COND_G;
2768     case ISD::SETGE:  return X86::COND_GE;
2769     case ISD::SETLT:  return X86::COND_L;
2770     case ISD::SETLE:  return X86::COND_LE;
2771     case ISD::SETNE:  return X86::COND_NE;
2772     case ISD::SETULT: return X86::COND_B;
2773     case ISD::SETUGT: return X86::COND_A;
2774     case ISD::SETULE: return X86::COND_BE;
2775     case ISD::SETUGE: return X86::COND_AE;
2776     }
2777   }
2778
2779   // First determine if it is required or is profitable to flip the operands.
2780
2781   // If LHS is a foldable load, but RHS is not, flip the condition.
2782   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2783       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2784     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2785     std::swap(LHS, RHS);
2786   }
2787
2788   switch (SetCCOpcode) {
2789   default: break;
2790   case ISD::SETOLT:
2791   case ISD::SETOLE:
2792   case ISD::SETUGT:
2793   case ISD::SETUGE:
2794     std::swap(LHS, RHS);
2795     break;
2796   }
2797
2798   // On a floating point condition, the flags are set as follows:
2799   // ZF  PF  CF   op
2800   //  0 | 0 | 0 | X > Y
2801   //  0 | 0 | 1 | X < Y
2802   //  1 | 0 | 0 | X == Y
2803   //  1 | 1 | 1 | unordered
2804   switch (SetCCOpcode) {
2805   default: llvm_unreachable("Condcode should be pre-legalized away");
2806   case ISD::SETUEQ:
2807   case ISD::SETEQ:   return X86::COND_E;
2808   case ISD::SETOLT:              // flipped
2809   case ISD::SETOGT:
2810   case ISD::SETGT:   return X86::COND_A;
2811   case ISD::SETOLE:              // flipped
2812   case ISD::SETOGE:
2813   case ISD::SETGE:   return X86::COND_AE;
2814   case ISD::SETUGT:              // flipped
2815   case ISD::SETULT:
2816   case ISD::SETLT:   return X86::COND_B;
2817   case ISD::SETUGE:              // flipped
2818   case ISD::SETULE:
2819   case ISD::SETLE:   return X86::COND_BE;
2820   case ISD::SETONE:
2821   case ISD::SETNE:   return X86::COND_NE;
2822   case ISD::SETUO:   return X86::COND_P;
2823   case ISD::SETO:    return X86::COND_NP;
2824   case ISD::SETOEQ:
2825   case ISD::SETUNE:  return X86::COND_INVALID;
2826   }
2827 }
2828
2829 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2830 /// code. Current x86 isa includes the following FP cmov instructions:
2831 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2832 static bool hasFPCMov(unsigned X86CC) {
2833   switch (X86CC) {
2834   default:
2835     return false;
2836   case X86::COND_B:
2837   case X86::COND_BE:
2838   case X86::COND_E:
2839   case X86::COND_P:
2840   case X86::COND_A:
2841   case X86::COND_AE:
2842   case X86::COND_NE:
2843   case X86::COND_NP:
2844     return true;
2845   }
2846 }
2847
2848 /// isFPImmLegal - Returns true if the target can instruction select the
2849 /// specified FP immediate natively. If false, the legalizer will
2850 /// materialize the FP immediate as a load from a constant pool.
2851 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2852   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2853     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2854       return true;
2855   }
2856   return false;
2857 }
2858
2859 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2860 /// the specified range (L, H].
2861 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2862   return (Val < 0) || (Val >= Low && Val < Hi);
2863 }
2864
2865 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2866 /// specified value.
2867 static bool isUndefOrEqual(int Val, int CmpVal) {
2868   if (Val < 0 || Val == CmpVal)
2869     return true;
2870   return false;
2871 }
2872
2873 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2874 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2875 /// the second operand.
2876 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2877   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2878     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2879   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2880     return (Mask[0] < 2 && Mask[1] < 2);
2881   return false;
2882 }
2883
2884 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2885   SmallVector<int, 8> M;
2886   N->getMask(M);
2887   return ::isPSHUFDMask(M, N->getValueType(0));
2888 }
2889
2890 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2891 /// is suitable for input to PSHUFHW.
2892 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2893   if (VT != MVT::v8i16)
2894     return false;
2895
2896   // Lower quadword copied in order or undef.
2897   for (int i = 0; i != 4; ++i)
2898     if (Mask[i] >= 0 && Mask[i] != i)
2899       return false;
2900
2901   // Upper quadword shuffled.
2902   for (int i = 4; i != 8; ++i)
2903     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2904       return false;
2905
2906   return true;
2907 }
2908
2909 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2910   SmallVector<int, 8> M;
2911   N->getMask(M);
2912   return ::isPSHUFHWMask(M, N->getValueType(0));
2913 }
2914
2915 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2916 /// is suitable for input to PSHUFLW.
2917 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2918   if (VT != MVT::v8i16)
2919     return false;
2920
2921   // Upper quadword copied in order.
2922   for (int i = 4; i != 8; ++i)
2923     if (Mask[i] >= 0 && Mask[i] != i)
2924       return false;
2925
2926   // Lower quadword shuffled.
2927   for (int i = 0; i != 4; ++i)
2928     if (Mask[i] >= 4)
2929       return false;
2930
2931   return true;
2932 }
2933
2934 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2935   SmallVector<int, 8> M;
2936   N->getMask(M);
2937   return ::isPSHUFLWMask(M, N->getValueType(0));
2938 }
2939
2940 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2941 /// is suitable for input to PALIGNR.
2942 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2943                           bool hasSSSE3) {
2944   int i, e = VT.getVectorNumElements();
2945
2946   // Do not handle v2i64 / v2f64 shuffles with palignr.
2947   if (e < 4 || !hasSSSE3)
2948     return false;
2949
2950   for (i = 0; i != e; ++i)
2951     if (Mask[i] >= 0)
2952       break;
2953
2954   // All undef, not a palignr.
2955   if (i == e)
2956     return false;
2957
2958   // Determine if it's ok to perform a palignr with only the LHS, since we
2959   // don't have access to the actual shuffle elements to see if RHS is undef.
2960   bool Unary = Mask[i] < (int)e;
2961   bool NeedsUnary = false;
2962
2963   int s = Mask[i] - i;
2964
2965   // Check the rest of the elements to see if they are consecutive.
2966   for (++i; i != e; ++i) {
2967     int m = Mask[i];
2968     if (m < 0)
2969       continue;
2970
2971     Unary = Unary && (m < (int)e);
2972     NeedsUnary = NeedsUnary || (m < s);
2973
2974     if (NeedsUnary && !Unary)
2975       return false;
2976     if (Unary && m != ((s+i) & (e-1)))
2977       return false;
2978     if (!Unary && m != (s+i))
2979       return false;
2980   }
2981   return true;
2982 }
2983
2984 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2985   SmallVector<int, 8> M;
2986   N->getMask(M);
2987   return ::isPALIGNRMask(M, N->getValueType(0), true);
2988 }
2989
2990 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2991 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2992 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2993   int NumElems = VT.getVectorNumElements();
2994   if (NumElems != 2 && NumElems != 4)
2995     return false;
2996
2997   int Half = NumElems / 2;
2998   for (int i = 0; i < Half; ++i)
2999     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3000       return false;
3001   for (int i = Half; i < NumElems; ++i)
3002     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3003       return false;
3004
3005   return true;
3006 }
3007
3008 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3009   SmallVector<int, 8> M;
3010   N->getMask(M);
3011   return ::isSHUFPMask(M, N->getValueType(0));
3012 }
3013
3014 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3015 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3016 /// half elements to come from vector 1 (which would equal the dest.) and
3017 /// the upper half to come from vector 2.
3018 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3019   int NumElems = VT.getVectorNumElements();
3020
3021   if (NumElems != 2 && NumElems != 4)
3022     return false;
3023
3024   int Half = NumElems / 2;
3025   for (int i = 0; i < Half; ++i)
3026     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3027       return false;
3028   for (int i = Half; i < NumElems; ++i)
3029     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3030       return false;
3031   return true;
3032 }
3033
3034 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3035   SmallVector<int, 8> M;
3036   N->getMask(M);
3037   return isCommutedSHUFPMask(M, N->getValueType(0));
3038 }
3039
3040 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3041 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3042 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3043   if (N->getValueType(0).getVectorNumElements() != 4)
3044     return false;
3045
3046   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3047   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3048          isUndefOrEqual(N->getMaskElt(1), 7) &&
3049          isUndefOrEqual(N->getMaskElt(2), 2) &&
3050          isUndefOrEqual(N->getMaskElt(3), 3);
3051 }
3052
3053 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3054 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3055 /// <2, 3, 2, 3>
3056 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3057   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3058
3059   if (NumElems != 4)
3060     return false;
3061
3062   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3063   isUndefOrEqual(N->getMaskElt(1), 3) &&
3064   isUndefOrEqual(N->getMaskElt(2), 2) &&
3065   isUndefOrEqual(N->getMaskElt(3), 3);
3066 }
3067
3068 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3069 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3070 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3071   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3072
3073   if (NumElems != 2 && NumElems != 4)
3074     return false;
3075
3076   for (unsigned i = 0; i < NumElems/2; ++i)
3077     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3078       return false;
3079
3080   for (unsigned i = NumElems/2; i < NumElems; ++i)
3081     if (!isUndefOrEqual(N->getMaskElt(i), i))
3082       return false;
3083
3084   return true;
3085 }
3086
3087 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3088 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3089 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3090   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3091
3092   if (NumElems != 2 && NumElems != 4)
3093     return false;
3094
3095   for (unsigned i = 0; i < NumElems/2; ++i)
3096     if (!isUndefOrEqual(N->getMaskElt(i), i))
3097       return false;
3098
3099   for (unsigned i = 0; i < NumElems/2; ++i)
3100     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3101       return false;
3102
3103   return true;
3104 }
3105
3106 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3107 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3108 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3109                          bool V2IsSplat = false) {
3110   int NumElts = VT.getVectorNumElements();
3111   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3112     return false;
3113
3114   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3115     int BitI  = Mask[i];
3116     int BitI1 = Mask[i+1];
3117     if (!isUndefOrEqual(BitI, j))
3118       return false;
3119     if (V2IsSplat) {
3120       if (!isUndefOrEqual(BitI1, NumElts))
3121         return false;
3122     } else {
3123       if (!isUndefOrEqual(BitI1, j + NumElts))
3124         return false;
3125     }
3126   }
3127   return true;
3128 }
3129
3130 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3131   SmallVector<int, 8> M;
3132   N->getMask(M);
3133   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3134 }
3135
3136 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3137 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3138 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3139                          bool V2IsSplat = false) {
3140   int NumElts = VT.getVectorNumElements();
3141   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3142     return false;
3143
3144   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3145     int BitI  = Mask[i];
3146     int BitI1 = Mask[i+1];
3147     if (!isUndefOrEqual(BitI, j + NumElts/2))
3148       return false;
3149     if (V2IsSplat) {
3150       if (isUndefOrEqual(BitI1, NumElts))
3151         return false;
3152     } else {
3153       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3154         return false;
3155     }
3156   }
3157   return true;
3158 }
3159
3160 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3161   SmallVector<int, 8> M;
3162   N->getMask(M);
3163   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3164 }
3165
3166 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3167 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3168 /// <0, 0, 1, 1>
3169 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3170   int NumElems = VT.getVectorNumElements();
3171   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3172     return false;
3173
3174   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3175     int BitI  = Mask[i];
3176     int BitI1 = Mask[i+1];
3177     if (!isUndefOrEqual(BitI, j))
3178       return false;
3179     if (!isUndefOrEqual(BitI1, j))
3180       return false;
3181   }
3182   return true;
3183 }
3184
3185 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3186   SmallVector<int, 8> M;
3187   N->getMask(M);
3188   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3189 }
3190
3191 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3192 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3193 /// <2, 2, 3, 3>
3194 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3195   int NumElems = VT.getVectorNumElements();
3196   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3197     return false;
3198
3199   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3200     int BitI  = Mask[i];
3201     int BitI1 = Mask[i+1];
3202     if (!isUndefOrEqual(BitI, j))
3203       return false;
3204     if (!isUndefOrEqual(BitI1, j))
3205       return false;
3206   }
3207   return true;
3208 }
3209
3210 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3211   SmallVector<int, 8> M;
3212   N->getMask(M);
3213   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3214 }
3215
3216 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3217 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3218 /// MOVSD, and MOVD, i.e. setting the lowest element.
3219 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3220   if (VT.getVectorElementType().getSizeInBits() < 32)
3221     return false;
3222
3223   int NumElts = VT.getVectorNumElements();
3224
3225   if (!isUndefOrEqual(Mask[0], NumElts))
3226     return false;
3227
3228   for (int i = 1; i < NumElts; ++i)
3229     if (!isUndefOrEqual(Mask[i], i))
3230       return false;
3231
3232   return true;
3233 }
3234
3235 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3236   SmallVector<int, 8> M;
3237   N->getMask(M);
3238   return ::isMOVLMask(M, N->getValueType(0));
3239 }
3240
3241 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3242 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3243 /// element of vector 2 and the other elements to come from vector 1 in order.
3244 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3245                                bool V2IsSplat = false, bool V2IsUndef = false) {
3246   int NumOps = VT.getVectorNumElements();
3247   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3248     return false;
3249
3250   if (!isUndefOrEqual(Mask[0], 0))
3251     return false;
3252
3253   for (int i = 1; i < NumOps; ++i)
3254     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3255           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3256           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3257       return false;
3258
3259   return true;
3260 }
3261
3262 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3263                            bool V2IsUndef = false) {
3264   SmallVector<int, 8> M;
3265   N->getMask(M);
3266   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3267 }
3268
3269 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3270 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3271 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3272   if (N->getValueType(0).getVectorNumElements() != 4)
3273     return false;
3274
3275   // Expect 1, 1, 3, 3
3276   for (unsigned i = 0; i < 2; ++i) {
3277     int Elt = N->getMaskElt(i);
3278     if (Elt >= 0 && Elt != 1)
3279       return false;
3280   }
3281
3282   bool HasHi = false;
3283   for (unsigned i = 2; i < 4; ++i) {
3284     int Elt = N->getMaskElt(i);
3285     if (Elt >= 0 && Elt != 3)
3286       return false;
3287     if (Elt == 3)
3288       HasHi = true;
3289   }
3290   // Don't use movshdup if it can be done with a shufps.
3291   // FIXME: verify that matching u, u, 3, 3 is what we want.
3292   return HasHi;
3293 }
3294
3295 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3296 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3297 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3298   if (N->getValueType(0).getVectorNumElements() != 4)
3299     return false;
3300
3301   // Expect 0, 0, 2, 2
3302   for (unsigned i = 0; i < 2; ++i)
3303     if (N->getMaskElt(i) > 0)
3304       return false;
3305
3306   bool HasHi = false;
3307   for (unsigned i = 2; i < 4; ++i) {
3308     int Elt = N->getMaskElt(i);
3309     if (Elt >= 0 && Elt != 2)
3310       return false;
3311     if (Elt == 2)
3312       HasHi = true;
3313   }
3314   // Don't use movsldup if it can be done with a shufps.
3315   return HasHi;
3316 }
3317
3318 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3319 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3320 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3321   int e = N->getValueType(0).getVectorNumElements() / 2;
3322
3323   for (int i = 0; i < e; ++i)
3324     if (!isUndefOrEqual(N->getMaskElt(i), i))
3325       return false;
3326   for (int i = 0; i < e; ++i)
3327     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3328       return false;
3329   return true;
3330 }
3331
3332 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3333 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3334 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3335   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3336   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3337
3338   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3339   unsigned Mask = 0;
3340   for (int i = 0; i < NumOperands; ++i) {
3341     int Val = SVOp->getMaskElt(NumOperands-i-1);
3342     if (Val < 0) Val = 0;
3343     if (Val >= NumOperands) Val -= NumOperands;
3344     Mask |= Val;
3345     if (i != NumOperands - 1)
3346       Mask <<= Shift;
3347   }
3348   return Mask;
3349 }
3350
3351 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3352 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3353 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3354   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3355   unsigned Mask = 0;
3356   // 8 nodes, but we only care about the last 4.
3357   for (unsigned i = 7; i >= 4; --i) {
3358     int Val = SVOp->getMaskElt(i);
3359     if (Val >= 0)
3360       Mask |= (Val - 4);
3361     if (i != 4)
3362       Mask <<= 2;
3363   }
3364   return Mask;
3365 }
3366
3367 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3368 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3369 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3370   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3371   unsigned Mask = 0;
3372   // 8 nodes, but we only care about the first 4.
3373   for (int i = 3; i >= 0; --i) {
3374     int Val = SVOp->getMaskElt(i);
3375     if (Val >= 0)
3376       Mask |= Val;
3377     if (i != 0)
3378       Mask <<= 2;
3379   }
3380   return Mask;
3381 }
3382
3383 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3384 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3385 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3386   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3387   EVT VVT = N->getValueType(0);
3388   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3389   int Val = 0;
3390
3391   unsigned i, e;
3392   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3393     Val = SVOp->getMaskElt(i);
3394     if (Val >= 0)
3395       break;
3396   }
3397   return (Val - i) * EltSize;
3398 }
3399
3400 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3401 /// constant +0.0.
3402 bool X86::isZeroNode(SDValue Elt) {
3403   return ((isa<ConstantSDNode>(Elt) &&
3404            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3405           (isa<ConstantFPSDNode>(Elt) &&
3406            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3407 }
3408
3409 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3410 /// their permute mask.
3411 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3412                                     SelectionDAG &DAG) {
3413   EVT VT = SVOp->getValueType(0);
3414   unsigned NumElems = VT.getVectorNumElements();
3415   SmallVector<int, 8> MaskVec;
3416
3417   for (unsigned i = 0; i != NumElems; ++i) {
3418     int idx = SVOp->getMaskElt(i);
3419     if (idx < 0)
3420       MaskVec.push_back(idx);
3421     else if (idx < (int)NumElems)
3422       MaskVec.push_back(idx + NumElems);
3423     else
3424       MaskVec.push_back(idx - NumElems);
3425   }
3426   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3427                               SVOp->getOperand(0), &MaskVec[0]);
3428 }
3429
3430 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3431 /// the two vector operands have swapped position.
3432 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3433   unsigned NumElems = VT.getVectorNumElements();
3434   for (unsigned i = 0; i != NumElems; ++i) {
3435     int idx = Mask[i];
3436     if (idx < 0)
3437       continue;
3438     else if (idx < (int)NumElems)
3439       Mask[i] = idx + NumElems;
3440     else
3441       Mask[i] = idx - NumElems;
3442   }
3443 }
3444
3445 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3446 /// match movhlps. The lower half elements should come from upper half of
3447 /// V1 (and in order), and the upper half elements should come from the upper
3448 /// half of V2 (and in order).
3449 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3450   if (Op->getValueType(0).getVectorNumElements() != 4)
3451     return false;
3452   for (unsigned i = 0, e = 2; i != e; ++i)
3453     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3454       return false;
3455   for (unsigned i = 2; i != 4; ++i)
3456     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3457       return false;
3458   return true;
3459 }
3460
3461 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3462 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3463 /// required.
3464 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3465   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3466     return false;
3467   N = N->getOperand(0).getNode();
3468   if (!ISD::isNON_EXTLoad(N))
3469     return false;
3470   if (LD)
3471     *LD = cast<LoadSDNode>(N);
3472   return true;
3473 }
3474
3475 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3476 /// match movlp{s|d}. The lower half elements should come from lower half of
3477 /// V1 (and in order), and the upper half elements should come from the upper
3478 /// half of V2 (and in order). And since V1 will become the source of the
3479 /// MOVLP, it must be either a vector load or a scalar load to vector.
3480 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3481                                ShuffleVectorSDNode *Op) {
3482   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3483     return false;
3484   // Is V2 is a vector load, don't do this transformation. We will try to use
3485   // load folding shufps op.
3486   if (ISD::isNON_EXTLoad(V2))
3487     return false;
3488
3489   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3490
3491   if (NumElems != 2 && NumElems != 4)
3492     return false;
3493   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3494     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3495       return false;
3496   for (unsigned i = NumElems/2; i != NumElems; ++i)
3497     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3498       return false;
3499   return true;
3500 }
3501
3502 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3503 /// all the same.
3504 static bool isSplatVector(SDNode *N) {
3505   if (N->getOpcode() != ISD::BUILD_VECTOR)
3506     return false;
3507
3508   SDValue SplatValue = N->getOperand(0);
3509   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3510     if (N->getOperand(i) != SplatValue)
3511       return false;
3512   return true;
3513 }
3514
3515 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3516 /// to an zero vector.
3517 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3518 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3519   SDValue V1 = N->getOperand(0);
3520   SDValue V2 = N->getOperand(1);
3521   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3522   for (unsigned i = 0; i != NumElems; ++i) {
3523     int Idx = N->getMaskElt(i);
3524     if (Idx >= (int)NumElems) {
3525       unsigned Opc = V2.getOpcode();
3526       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3527         continue;
3528       if (Opc != ISD::BUILD_VECTOR ||
3529           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3530         return false;
3531     } else if (Idx >= 0) {
3532       unsigned Opc = V1.getOpcode();
3533       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3534         continue;
3535       if (Opc != ISD::BUILD_VECTOR ||
3536           !X86::isZeroNode(V1.getOperand(Idx)))
3537         return false;
3538     }
3539   }
3540   return true;
3541 }
3542
3543 /// getZeroVector - Returns a vector of specified type with all zero elements.
3544 ///
3545 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3546                              DebugLoc dl) {
3547   assert(VT.isVector() && "Expected a vector type");
3548
3549   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3550   // to their dest type. This ensures they get CSE'd.
3551   SDValue Vec;
3552   if (VT.getSizeInBits() == 64) { // MMX
3553     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3554     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3555   } else if (VT.getSizeInBits() == 128) {
3556     if (HasSSE2) {  // SSE2
3557       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3558       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3559     } else { // SSE1
3560       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3561       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3562     }
3563   } else if (VT.getSizeInBits() == 256) { // AVX
3564     // 256-bit logic and arithmetic instructions in AVX are
3565     // all floating-point, no support for integer ops. Default
3566     // to emitting fp zeroed vectors then.
3567     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3568     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3569     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3570   }
3571   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3572 }
3573
3574 /// getOnesVector - Returns a vector of specified type with all bits set.
3575 ///
3576 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3577   assert(VT.isVector() && "Expected a vector type");
3578
3579   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3580   // type.  This ensures they get CSE'd.
3581   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3582   SDValue Vec;
3583   if (VT.getSizeInBits() == 64) // MMX
3584     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3585   else // SSE
3586     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3587   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3588 }
3589
3590
3591 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3592 /// that point to V2 points to its first element.
3593 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3594   EVT VT = SVOp->getValueType(0);
3595   unsigned NumElems = VT.getVectorNumElements();
3596
3597   bool Changed = false;
3598   SmallVector<int, 8> MaskVec;
3599   SVOp->getMask(MaskVec);
3600
3601   for (unsigned i = 0; i != NumElems; ++i) {
3602     if (MaskVec[i] > (int)NumElems) {
3603       MaskVec[i] = NumElems;
3604       Changed = true;
3605     }
3606   }
3607   if (Changed)
3608     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3609                                 SVOp->getOperand(1), &MaskVec[0]);
3610   return SDValue(SVOp, 0);
3611 }
3612
3613 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3614 /// operation of specified width.
3615 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3616                        SDValue V2) {
3617   unsigned NumElems = VT.getVectorNumElements();
3618   SmallVector<int, 8> Mask;
3619   Mask.push_back(NumElems);
3620   for (unsigned i = 1; i != NumElems; ++i)
3621     Mask.push_back(i);
3622   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3623 }
3624
3625 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3626 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3627                           SDValue V2) {
3628   unsigned NumElems = VT.getVectorNumElements();
3629   SmallVector<int, 8> Mask;
3630   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3631     Mask.push_back(i);
3632     Mask.push_back(i + NumElems);
3633   }
3634   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3635 }
3636
3637 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3638 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3639                           SDValue V2) {
3640   unsigned NumElems = VT.getVectorNumElements();
3641   unsigned Half = NumElems/2;
3642   SmallVector<int, 8> Mask;
3643   for (unsigned i = 0; i != Half; ++i) {
3644     Mask.push_back(i + Half);
3645     Mask.push_back(i + NumElems + Half);
3646   }
3647   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3648 }
3649
3650 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3651 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3652   EVT PVT = MVT::v4f32;
3653   EVT VT = SV->getValueType(0);
3654   DebugLoc dl = SV->getDebugLoc();
3655   SDValue V1 = SV->getOperand(0);
3656   int NumElems = VT.getVectorNumElements();
3657   int EltNo = SV->getSplatIndex();
3658
3659   // unpack elements to the correct location
3660   while (NumElems > 4) {
3661     if (EltNo < NumElems/2) {
3662       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3663     } else {
3664       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3665       EltNo -= NumElems/2;
3666     }
3667     NumElems >>= 1;
3668   }
3669
3670   // Perform the splat.
3671   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3672   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3673   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3674   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3675 }
3676
3677 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3678 /// vector of zero or undef vector.  This produces a shuffle where the low
3679 /// element of V2 is swizzled into the zero/undef vector, landing at element
3680 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3681 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3682                                              bool isZero, bool HasSSE2,
3683                                              SelectionDAG &DAG) {
3684   EVT VT = V2.getValueType();
3685   SDValue V1 = isZero
3686     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3687   unsigned NumElems = VT.getVectorNumElements();
3688   SmallVector<int, 16> MaskVec;
3689   for (unsigned i = 0; i != NumElems; ++i)
3690     // If this is the insertion idx, put the low elt of V2 here.
3691     MaskVec.push_back(i == Idx ? NumElems : i);
3692   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3693 }
3694
3695 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3696 /// element of the result of the vector shuffle.
3697 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
3698                             unsigned Depth) {
3699   if (Depth == 6)
3700     return SDValue();  // Limit search depth.
3701
3702   SDValue V = SDValue(N, 0);
3703   EVT VT = V.getValueType();
3704   unsigned Opcode = V.getOpcode();
3705
3706   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3707   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3708     Index = SV->getMaskElt(Index);
3709
3710     if (Index < 0)
3711       return DAG.getUNDEF(VT.getVectorElementType());
3712
3713     int NumElems = VT.getVectorNumElements();
3714     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3715     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
3716   }
3717
3718   // Recurse into target specific vector shuffles to find scalars.
3719   if (isTargetShuffle(Opcode)) {
3720     int NumElems = VT.getVectorNumElements();
3721     SmallVector<unsigned, 16> ShuffleMask;
3722     SDValue ImmN;
3723
3724     switch(Opcode) {
3725     case X86ISD::SHUFPS:
3726     case X86ISD::SHUFPD:
3727       ImmN = N->getOperand(N->getNumOperands()-1);
3728       DecodeSHUFPSMask(NumElems,
3729                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3730                        ShuffleMask);
3731       break;
3732     case X86ISD::PUNPCKHBW:
3733     case X86ISD::PUNPCKHWD:
3734     case X86ISD::PUNPCKHDQ:
3735     case X86ISD::PUNPCKHQDQ:
3736       DecodePUNPCKHMask(NumElems, ShuffleMask);
3737       break;
3738     case X86ISD::UNPCKHPS:
3739     case X86ISD::UNPCKHPD:
3740       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3741       break;
3742     case X86ISD::PUNPCKLBW:
3743     case X86ISD::PUNPCKLWD:
3744     case X86ISD::PUNPCKLDQ:
3745     case X86ISD::PUNPCKLQDQ:
3746       DecodePUNPCKLMask(NumElems, ShuffleMask);
3747       break;
3748     case X86ISD::UNPCKLPS:
3749     case X86ISD::UNPCKLPD:
3750       DecodeUNPCKLPMask(NumElems, ShuffleMask);
3751       break;
3752     case X86ISD::MOVHLPS:
3753       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3754       break;
3755     case X86ISD::MOVLHPS:
3756       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3757       break;
3758     case X86ISD::PSHUFD:
3759       ImmN = N->getOperand(N->getNumOperands()-1);
3760       DecodePSHUFMask(NumElems,
3761                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3762                       ShuffleMask);
3763       break;
3764     case X86ISD::PSHUFHW:
3765       ImmN = N->getOperand(N->getNumOperands()-1);
3766       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3767                         ShuffleMask);
3768       break;
3769     case X86ISD::PSHUFLW:
3770       ImmN = N->getOperand(N->getNumOperands()-1);
3771       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3772                         ShuffleMask);
3773       break;
3774     case X86ISD::MOVSS:
3775     case X86ISD::MOVSD: {
3776       // The index 0 always comes from the first element of the second source,
3777       // this is why MOVSS and MOVSD are used in the first place. The other
3778       // elements come from the other positions of the first source vector.
3779       unsigned OpNum = (Index == 0) ? 1 : 0;
3780       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
3781                                  Depth+1);
3782     }
3783     default:
3784       assert("not implemented for target shuffle node");
3785       return SDValue();
3786     }
3787
3788     Index = ShuffleMask[Index];
3789     if (Index < 0)
3790       return DAG.getUNDEF(VT.getVectorElementType());
3791
3792     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
3793     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
3794                                Depth+1);
3795   }
3796
3797   // Actual nodes that may contain scalar elements
3798   if (Opcode == ISD::BIT_CONVERT) {
3799     V = V.getOperand(0);
3800     EVT SrcVT = V.getValueType();
3801     unsigned NumElems = VT.getVectorNumElements();
3802
3803     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3804       return SDValue();
3805   }
3806
3807   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3808     return (Index == 0) ? V.getOperand(0)
3809                           : DAG.getUNDEF(VT.getVectorElementType());
3810
3811   if (V.getOpcode() == ISD::BUILD_VECTOR)
3812     return V.getOperand(Index);
3813
3814   return SDValue();
3815 }
3816
3817 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3818 /// shuffle operation which come from a consecutively from a zero. The
3819 /// search can start in two diferent directions, from left or right.
3820 static
3821 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3822                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3823   int i = 0;
3824
3825   while (i < NumElems) {
3826     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3827     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
3828     if (!(Elt.getNode() &&
3829          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3830       break;
3831     ++i;
3832   }
3833
3834   return i;
3835 }
3836
3837 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3838 /// MaskE correspond consecutively to elements from one of the vector operands,
3839 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3840 static
3841 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3842                               int OpIdx, int NumElems, unsigned &OpNum) {
3843   bool SeenV1 = false;
3844   bool SeenV2 = false;
3845
3846   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3847     int Idx = SVOp->getMaskElt(i);
3848     // Ignore undef indicies
3849     if (Idx < 0)
3850       continue;
3851
3852     if (Idx < NumElems)
3853       SeenV1 = true;
3854     else
3855       SeenV2 = true;
3856
3857     // Only accept consecutive elements from the same vector
3858     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3859       return false;
3860   }
3861
3862   OpNum = SeenV1 ? 0 : 1;
3863   return true;
3864 }
3865
3866 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3867 /// logical left shift of a vector.
3868 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3869                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3870   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3871   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3872               false /* check zeros from right */, DAG);
3873   unsigned OpSrc;
3874
3875   if (!NumZeros)
3876     return false;
3877
3878   // Considering the elements in the mask that are not consecutive zeros,
3879   // check if they consecutively come from only one of the source vectors.
3880   //
3881   //               V1 = {X, A, B, C}     0
3882   //                         \  \  \    /
3883   //   vector_shuffle V1, V2 <1, 2, 3, X>
3884   //
3885   if (!isShuffleMaskConsecutive(SVOp,
3886             0,                   // Mask Start Index
3887             NumElems-NumZeros-1, // Mask End Index
3888             NumZeros,            // Where to start looking in the src vector
3889             NumElems,            // Number of elements in vector
3890             OpSrc))              // Which source operand ?
3891     return false;
3892
3893   isLeft = false;
3894   ShAmt = NumZeros;
3895   ShVal = SVOp->getOperand(OpSrc);
3896   return true;
3897 }
3898
3899 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3900 /// logical left shift of a vector.
3901 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3902                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3903   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3904   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3905               true /* check zeros from left */, DAG);
3906   unsigned OpSrc;
3907
3908   if (!NumZeros)
3909     return false;
3910
3911   // Considering the elements in the mask that are not consecutive zeros,
3912   // check if they consecutively come from only one of the source vectors.
3913   //
3914   //                           0    { A, B, X, X } = V2
3915   //                          / \    /  /
3916   //   vector_shuffle V1, V2 <X, X, 4, 5>
3917   //
3918   if (!isShuffleMaskConsecutive(SVOp,
3919             NumZeros,     // Mask Start Index
3920             NumElems-1,   // Mask End Index
3921             0,            // Where to start looking in the src vector
3922             NumElems,     // Number of elements in vector
3923             OpSrc))       // Which source operand ?
3924     return false;
3925
3926   isLeft = true;
3927   ShAmt = NumZeros;
3928   ShVal = SVOp->getOperand(OpSrc);
3929   return true;
3930 }
3931
3932 /// isVectorShift - Returns true if the shuffle can be implemented as a
3933 /// logical left or right shift of a vector.
3934 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3935                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3936   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3937       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3938     return true;
3939
3940   return false;
3941 }
3942
3943 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3944 ///
3945 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3946                                        unsigned NumNonZero, unsigned NumZero,
3947                                        SelectionDAG &DAG,
3948                                        const TargetLowering &TLI) {
3949   if (NumNonZero > 8)
3950     return SDValue();
3951
3952   DebugLoc dl = Op.getDebugLoc();
3953   SDValue V(0, 0);
3954   bool First = true;
3955   for (unsigned i = 0; i < 16; ++i) {
3956     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3957     if (ThisIsNonZero && First) {
3958       if (NumZero)
3959         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3960       else
3961         V = DAG.getUNDEF(MVT::v8i16);
3962       First = false;
3963     }
3964
3965     if ((i & 1) != 0) {
3966       SDValue ThisElt(0, 0), LastElt(0, 0);
3967       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3968       if (LastIsNonZero) {
3969         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3970                               MVT::i16, Op.getOperand(i-1));
3971       }
3972       if (ThisIsNonZero) {
3973         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3974         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3975                               ThisElt, DAG.getConstant(8, MVT::i8));
3976         if (LastIsNonZero)
3977           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3978       } else
3979         ThisElt = LastElt;
3980
3981       if (ThisElt.getNode())
3982         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3983                         DAG.getIntPtrConstant(i/2));
3984     }
3985   }
3986
3987   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3988 }
3989
3990 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3991 ///
3992 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3993                                      unsigned NumNonZero, unsigned NumZero,
3994                                      SelectionDAG &DAG,
3995                                      const TargetLowering &TLI) {
3996   if (NumNonZero > 4)
3997     return SDValue();
3998
3999   DebugLoc dl = Op.getDebugLoc();
4000   SDValue V(0, 0);
4001   bool First = true;
4002   for (unsigned i = 0; i < 8; ++i) {
4003     bool isNonZero = (NonZeros & (1 << i)) != 0;
4004     if (isNonZero) {
4005       if (First) {
4006         if (NumZero)
4007           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4008         else
4009           V = DAG.getUNDEF(MVT::v8i16);
4010         First = false;
4011       }
4012       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4013                       MVT::v8i16, V, Op.getOperand(i),
4014                       DAG.getIntPtrConstant(i));
4015     }
4016   }
4017
4018   return V;
4019 }
4020
4021 /// getVShift - Return a vector logical shift node.
4022 ///
4023 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4024                          unsigned NumBits, SelectionDAG &DAG,
4025                          const TargetLowering &TLI, DebugLoc dl) {
4026   bool isMMX = VT.getSizeInBits() == 64;
4027   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
4028   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4029   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
4030   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4031                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4032                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
4033 }
4034
4035 SDValue
4036 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4037                                           SelectionDAG &DAG) const {
4038
4039   // Check if the scalar load can be widened into a vector load. And if
4040   // the address is "base + cst" see if the cst can be "absorbed" into
4041   // the shuffle mask.
4042   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4043     SDValue Ptr = LD->getBasePtr();
4044     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4045       return SDValue();
4046     EVT PVT = LD->getValueType(0);
4047     if (PVT != MVT::i32 && PVT != MVT::f32)
4048       return SDValue();
4049
4050     int FI = -1;
4051     int64_t Offset = 0;
4052     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4053       FI = FINode->getIndex();
4054       Offset = 0;
4055     } else if (Ptr.getOpcode() == ISD::ADD &&
4056                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
4057                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4058       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4059       Offset = Ptr.getConstantOperandVal(1);
4060       Ptr = Ptr.getOperand(0);
4061     } else {
4062       return SDValue();
4063     }
4064
4065     SDValue Chain = LD->getChain();
4066     // Make sure the stack object alignment is at least 16.
4067     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4068     if (DAG.InferPtrAlignment(Ptr) < 16) {
4069       if (MFI->isFixedObjectIndex(FI)) {
4070         // Can't change the alignment. FIXME: It's possible to compute
4071         // the exact stack offset and reference FI + adjust offset instead.
4072         // If someone *really* cares about this. That's the way to implement it.
4073         return SDValue();
4074       } else {
4075         MFI->setObjectAlignment(FI, 16);
4076       }
4077     }
4078
4079     // (Offset % 16) must be multiple of 4. Then address is then
4080     // Ptr + (Offset & ~15).
4081     if (Offset < 0)
4082       return SDValue();
4083     if ((Offset % 16) & 3)
4084       return SDValue();
4085     int64_t StartOffset = Offset & ~15;
4086     if (StartOffset)
4087       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4088                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4089
4090     int EltNo = (Offset - StartOffset) >> 2;
4091     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4092     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4093     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4094                              LD->getPointerInfo().getWithOffset(StartOffset),
4095                              false, false, 0);
4096     // Canonicalize it to a v4i32 shuffle.
4097     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
4098     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4099                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4100                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4101   }
4102
4103   return SDValue();
4104 }
4105
4106 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4107 /// vector of type 'VT', see if the elements can be replaced by a single large
4108 /// load which has the same value as a build_vector whose operands are 'elts'.
4109 ///
4110 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4111 ///
4112 /// FIXME: we'd also like to handle the case where the last elements are zero
4113 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4114 /// There's even a handy isZeroNode for that purpose.
4115 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4116                                         DebugLoc &dl, SelectionDAG &DAG) {
4117   EVT EltVT = VT.getVectorElementType();
4118   unsigned NumElems = Elts.size();
4119
4120   LoadSDNode *LDBase = NULL;
4121   unsigned LastLoadedElt = -1U;
4122
4123   // For each element in the initializer, see if we've found a load or an undef.
4124   // If we don't find an initial load element, or later load elements are
4125   // non-consecutive, bail out.
4126   for (unsigned i = 0; i < NumElems; ++i) {
4127     SDValue Elt = Elts[i];
4128
4129     if (!Elt.getNode() ||
4130         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4131       return SDValue();
4132     if (!LDBase) {
4133       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4134         return SDValue();
4135       LDBase = cast<LoadSDNode>(Elt.getNode());
4136       LastLoadedElt = i;
4137       continue;
4138     }
4139     if (Elt.getOpcode() == ISD::UNDEF)
4140       continue;
4141
4142     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4143     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4144       return SDValue();
4145     LastLoadedElt = i;
4146   }
4147
4148   // If we have found an entire vector of loads and undefs, then return a large
4149   // load of the entire vector width starting at the base pointer.  If we found
4150   // consecutive loads for the low half, generate a vzext_load node.
4151   if (LastLoadedElt == NumElems - 1) {
4152     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4153       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4154                          LDBase->getPointerInfo(),
4155                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4156     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4157                        LDBase->getPointerInfo(),
4158                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4159                        LDBase->getAlignment());
4160   } else if (NumElems == 4 && LastLoadedElt == 1) {
4161     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4162     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4163     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
4164     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
4165   }
4166   return SDValue();
4167 }
4168
4169 SDValue
4170 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4171   DebugLoc dl = Op.getDebugLoc();
4172   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4173   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4174   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4175   // is present, so AllOnes is ignored.
4176   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4177       (Op.getValueType().getSizeInBits() != 256 &&
4178        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4179     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
4180     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4181     // eliminated on x86-32 hosts.
4182     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
4183       return Op;
4184
4185     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4186       return getOnesVector(Op.getValueType(), DAG, dl);
4187     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4188   }
4189
4190   EVT VT = Op.getValueType();
4191   EVT ExtVT = VT.getVectorElementType();
4192   unsigned EVTBits = ExtVT.getSizeInBits();
4193
4194   unsigned NumElems = Op.getNumOperands();
4195   unsigned NumZero  = 0;
4196   unsigned NumNonZero = 0;
4197   unsigned NonZeros = 0;
4198   bool IsAllConstants = true;
4199   SmallSet<SDValue, 8> Values;
4200   for (unsigned i = 0; i < NumElems; ++i) {
4201     SDValue Elt = Op.getOperand(i);
4202     if (Elt.getOpcode() == ISD::UNDEF)
4203       continue;
4204     Values.insert(Elt);
4205     if (Elt.getOpcode() != ISD::Constant &&
4206         Elt.getOpcode() != ISD::ConstantFP)
4207       IsAllConstants = false;
4208     if (X86::isZeroNode(Elt))
4209       NumZero++;
4210     else {
4211       NonZeros |= (1 << i);
4212       NumNonZero++;
4213     }
4214   }
4215
4216   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4217   if (NumNonZero == 0)
4218     return DAG.getUNDEF(VT);
4219
4220   // Special case for single non-zero, non-undef, element.
4221   if (NumNonZero == 1) {
4222     unsigned Idx = CountTrailingZeros_32(NonZeros);
4223     SDValue Item = Op.getOperand(Idx);
4224
4225     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4226     // the value are obviously zero, truncate the value to i32 and do the
4227     // insertion that way.  Only do this if the value is non-constant or if the
4228     // value is a constant being inserted into element 0.  It is cheaper to do
4229     // a constant pool load than it is to do a movd + shuffle.
4230     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4231         (!IsAllConstants || Idx == 0)) {
4232       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4233         // Handle MMX and SSE both.
4234         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
4235         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
4236
4237         // Truncate the value (which may itself be a constant) to i32, and
4238         // convert it to a vector with movd (S2V+shuffle to zero extend).
4239         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4240         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4241         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4242                                            Subtarget->hasSSE2(), DAG);
4243
4244         // Now we have our 32-bit value zero extended in the low element of
4245         // a vector.  If Idx != 0, swizzle it into place.
4246         if (Idx != 0) {
4247           SmallVector<int, 4> Mask;
4248           Mask.push_back(Idx);
4249           for (unsigned i = 1; i != VecElts; ++i)
4250             Mask.push_back(i);
4251           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4252                                       DAG.getUNDEF(Item.getValueType()),
4253                                       &Mask[0]);
4254         }
4255         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4256       }
4257     }
4258
4259     // If we have a constant or non-constant insertion into the low element of
4260     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4261     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4262     // depending on what the source datatype is.
4263     if (Idx == 0) {
4264       if (NumZero == 0) {
4265         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4266       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4267           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4268         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4269         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4270         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4271                                            DAG);
4272       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4273         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4274         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
4275         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4276         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4277                                            Subtarget->hasSSE2(), DAG);
4278         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4279       }
4280     }
4281
4282     // Is it a vector logical left shift?
4283     if (NumElems == 2 && Idx == 1 &&
4284         X86::isZeroNode(Op.getOperand(0)) &&
4285         !X86::isZeroNode(Op.getOperand(1))) {
4286       unsigned NumBits = VT.getSizeInBits();
4287       return getVShift(true, VT,
4288                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4289                                    VT, Op.getOperand(1)),
4290                        NumBits/2, DAG, *this, dl);
4291     }
4292
4293     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4294       return SDValue();
4295
4296     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4297     // is a non-constant being inserted into an element other than the low one,
4298     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4299     // movd/movss) to move this into the low element, then shuffle it into
4300     // place.
4301     if (EVTBits == 32) {
4302       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4303
4304       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4305       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4306                                          Subtarget->hasSSE2(), DAG);
4307       SmallVector<int, 8> MaskVec;
4308       for (unsigned i = 0; i < NumElems; i++)
4309         MaskVec.push_back(i == Idx ? 0 : 1);
4310       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4311     }
4312   }
4313
4314   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4315   if (Values.size() == 1) {
4316     if (EVTBits == 32) {
4317       // Instead of a shuffle like this:
4318       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4319       // Check if it's possible to issue this instead.
4320       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4321       unsigned Idx = CountTrailingZeros_32(NonZeros);
4322       SDValue Item = Op.getOperand(Idx);
4323       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4324         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4325     }
4326     return SDValue();
4327   }
4328
4329   // A vector full of immediates; various special cases are already
4330   // handled, so this is best done with a single constant-pool load.
4331   if (IsAllConstants)
4332     return SDValue();
4333
4334   // Let legalizer expand 2-wide build_vectors.
4335   if (EVTBits == 64) {
4336     if (NumNonZero == 1) {
4337       // One half is zero or undef.
4338       unsigned Idx = CountTrailingZeros_32(NonZeros);
4339       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4340                                  Op.getOperand(Idx));
4341       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4342                                          Subtarget->hasSSE2(), DAG);
4343     }
4344     return SDValue();
4345   }
4346
4347   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4348   if (EVTBits == 8 && NumElems == 16) {
4349     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4350                                         *this);
4351     if (V.getNode()) return V;
4352   }
4353
4354   if (EVTBits == 16 && NumElems == 8) {
4355     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4356                                       *this);
4357     if (V.getNode()) return V;
4358   }
4359
4360   // If element VT is == 32 bits, turn it into a number of shuffles.
4361   SmallVector<SDValue, 8> V;
4362   V.resize(NumElems);
4363   if (NumElems == 4 && NumZero > 0) {
4364     for (unsigned i = 0; i < 4; ++i) {
4365       bool isZero = !(NonZeros & (1 << i));
4366       if (isZero)
4367         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4368       else
4369         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4370     }
4371
4372     for (unsigned i = 0; i < 2; ++i) {
4373       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4374         default: break;
4375         case 0:
4376           V[i] = V[i*2];  // Must be a zero vector.
4377           break;
4378         case 1:
4379           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4380           break;
4381         case 2:
4382           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4383           break;
4384         case 3:
4385           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4386           break;
4387       }
4388     }
4389
4390     SmallVector<int, 8> MaskVec;
4391     bool Reverse = (NonZeros & 0x3) == 2;
4392     for (unsigned i = 0; i < 2; ++i)
4393       MaskVec.push_back(Reverse ? 1-i : i);
4394     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4395     for (unsigned i = 0; i < 2; ++i)
4396       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4397     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4398   }
4399
4400   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4401     // Check for a build vector of consecutive loads.
4402     for (unsigned i = 0; i < NumElems; ++i)
4403       V[i] = Op.getOperand(i);
4404
4405     // Check for elements which are consecutive loads.
4406     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4407     if (LD.getNode())
4408       return LD;
4409
4410     // For SSE 4.1, use insertps to put the high elements into the low element.
4411     if (getSubtarget()->hasSSE41()) {
4412       SDValue Result;
4413       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4414         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4415       else
4416         Result = DAG.getUNDEF(VT);
4417
4418       for (unsigned i = 1; i < NumElems; ++i) {
4419         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4420         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4421                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4422       }
4423       return Result;
4424     }
4425
4426     // Otherwise, expand into a number of unpckl*, start by extending each of
4427     // our (non-undef) elements to the full vector width with the element in the
4428     // bottom slot of the vector (which generates no code for SSE).
4429     for (unsigned i = 0; i < NumElems; ++i) {
4430       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4431         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4432       else
4433         V[i] = DAG.getUNDEF(VT);
4434     }
4435
4436     // Next, we iteratively mix elements, e.g. for v4f32:
4437     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4438     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4439     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4440     unsigned EltStride = NumElems >> 1;
4441     while (EltStride != 0) {
4442       for (unsigned i = 0; i < EltStride; ++i) {
4443         // If V[i+EltStride] is undef and this is the first round of mixing,
4444         // then it is safe to just drop this shuffle: V[i] is already in the
4445         // right place, the one element (since it's the first round) being
4446         // inserted as undef can be dropped.  This isn't safe for successive
4447         // rounds because they will permute elements within both vectors.
4448         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4449             EltStride == NumElems/2)
4450           continue;
4451
4452         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4453       }
4454       EltStride >>= 1;
4455     }
4456     return V[0];
4457   }
4458   return SDValue();
4459 }
4460
4461 SDValue
4462 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4463   // We support concatenate two MMX registers and place them in a MMX
4464   // register.  This is better than doing a stack convert.
4465   DebugLoc dl = Op.getDebugLoc();
4466   EVT ResVT = Op.getValueType();
4467   assert(Op.getNumOperands() == 2);
4468   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4469          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4470   int Mask[2];
4471   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4472   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4473   InVec = Op.getOperand(1);
4474   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4475     unsigned NumElts = ResVT.getVectorNumElements();
4476     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4477     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4478                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4479   } else {
4480     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4481     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4482     Mask[0] = 0; Mask[1] = 2;
4483     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4484   }
4485   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4486 }
4487
4488 // v8i16 shuffles - Prefer shuffles in the following order:
4489 // 1. [all]   pshuflw, pshufhw, optional move
4490 // 2. [ssse3] 1 x pshufb
4491 // 3. [ssse3] 2 x pshufb + 1 x por
4492 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4493 SDValue
4494 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4495                                             SelectionDAG &DAG) const {
4496   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4497   SDValue V1 = SVOp->getOperand(0);
4498   SDValue V2 = SVOp->getOperand(1);
4499   DebugLoc dl = SVOp->getDebugLoc();
4500   SmallVector<int, 8> MaskVals;
4501
4502   // Determine if more than 1 of the words in each of the low and high quadwords
4503   // of the result come from the same quadword of one of the two inputs.  Undef
4504   // mask values count as coming from any quadword, for better codegen.
4505   SmallVector<unsigned, 4> LoQuad(4);
4506   SmallVector<unsigned, 4> HiQuad(4);
4507   BitVector InputQuads(4);
4508   for (unsigned i = 0; i < 8; ++i) {
4509     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4510     int EltIdx = SVOp->getMaskElt(i);
4511     MaskVals.push_back(EltIdx);
4512     if (EltIdx < 0) {
4513       ++Quad[0];
4514       ++Quad[1];
4515       ++Quad[2];
4516       ++Quad[3];
4517       continue;
4518     }
4519     ++Quad[EltIdx / 4];
4520     InputQuads.set(EltIdx / 4);
4521   }
4522
4523   int BestLoQuad = -1;
4524   unsigned MaxQuad = 1;
4525   for (unsigned i = 0; i < 4; ++i) {
4526     if (LoQuad[i] > MaxQuad) {
4527       BestLoQuad = i;
4528       MaxQuad = LoQuad[i];
4529     }
4530   }
4531
4532   int BestHiQuad = -1;
4533   MaxQuad = 1;
4534   for (unsigned i = 0; i < 4; ++i) {
4535     if (HiQuad[i] > MaxQuad) {
4536       BestHiQuad = i;
4537       MaxQuad = HiQuad[i];
4538     }
4539   }
4540
4541   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4542   // of the two input vectors, shuffle them into one input vector so only a
4543   // single pshufb instruction is necessary. If There are more than 2 input
4544   // quads, disable the next transformation since it does not help SSSE3.
4545   bool V1Used = InputQuads[0] || InputQuads[1];
4546   bool V2Used = InputQuads[2] || InputQuads[3];
4547   if (Subtarget->hasSSSE3()) {
4548     if (InputQuads.count() == 2 && V1Used && V2Used) {
4549       BestLoQuad = InputQuads.find_first();
4550       BestHiQuad = InputQuads.find_next(BestLoQuad);
4551     }
4552     if (InputQuads.count() > 2) {
4553       BestLoQuad = -1;
4554       BestHiQuad = -1;
4555     }
4556   }
4557
4558   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4559   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4560   // words from all 4 input quadwords.
4561   SDValue NewV;
4562   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4563     SmallVector<int, 8> MaskV;
4564     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4565     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4566     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4567                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4568                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4569     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4570
4571     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4572     // source words for the shuffle, to aid later transformations.
4573     bool AllWordsInNewV = true;
4574     bool InOrder[2] = { true, true };
4575     for (unsigned i = 0; i != 8; ++i) {
4576       int idx = MaskVals[i];
4577       if (idx != (int)i)
4578         InOrder[i/4] = false;
4579       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4580         continue;
4581       AllWordsInNewV = false;
4582       break;
4583     }
4584
4585     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4586     if (AllWordsInNewV) {
4587       for (int i = 0; i != 8; ++i) {
4588         int idx = MaskVals[i];
4589         if (idx < 0)
4590           continue;
4591         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4592         if ((idx != i) && idx < 4)
4593           pshufhw = false;
4594         if ((idx != i) && idx > 3)
4595           pshuflw = false;
4596       }
4597       V1 = NewV;
4598       V2Used = false;
4599       BestLoQuad = 0;
4600       BestHiQuad = 1;
4601     }
4602
4603     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4604     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4605     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4606       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4607       unsigned TargetMask = 0;
4608       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4609                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4610       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4611                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4612       V1 = NewV.getOperand(0);
4613       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4614     }
4615   }
4616
4617   // If we have SSSE3, and all words of the result are from 1 input vector,
4618   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4619   // is present, fall back to case 4.
4620   if (Subtarget->hasSSSE3()) {
4621     SmallVector<SDValue,16> pshufbMask;
4622
4623     // If we have elements from both input vectors, set the high bit of the
4624     // shuffle mask element to zero out elements that come from V2 in the V1
4625     // mask, and elements that come from V1 in the V2 mask, so that the two
4626     // results can be OR'd together.
4627     bool TwoInputs = V1Used && V2Used;
4628     for (unsigned i = 0; i != 8; ++i) {
4629       int EltIdx = MaskVals[i] * 2;
4630       if (TwoInputs && (EltIdx >= 16)) {
4631         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4632         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4633         continue;
4634       }
4635       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4636       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4637     }
4638     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4639     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4640                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4641                                  MVT::v16i8, &pshufbMask[0], 16));
4642     if (!TwoInputs)
4643       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4644
4645     // Calculate the shuffle mask for the second input, shuffle it, and
4646     // OR it with the first shuffled input.
4647     pshufbMask.clear();
4648     for (unsigned i = 0; i != 8; ++i) {
4649       int EltIdx = MaskVals[i] * 2;
4650       if (EltIdx < 16) {
4651         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4652         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4653         continue;
4654       }
4655       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4656       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4657     }
4658     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4659     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4660                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4661                                  MVT::v16i8, &pshufbMask[0], 16));
4662     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4663     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4664   }
4665
4666   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4667   // and update MaskVals with new element order.
4668   BitVector InOrder(8);
4669   if (BestLoQuad >= 0) {
4670     SmallVector<int, 8> MaskV;
4671     for (int i = 0; i != 4; ++i) {
4672       int idx = MaskVals[i];
4673       if (idx < 0) {
4674         MaskV.push_back(-1);
4675         InOrder.set(i);
4676       } else if ((idx / 4) == BestLoQuad) {
4677         MaskV.push_back(idx & 3);
4678         InOrder.set(i);
4679       } else {
4680         MaskV.push_back(-1);
4681       }
4682     }
4683     for (unsigned i = 4; i != 8; ++i)
4684       MaskV.push_back(i);
4685     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4686                                 &MaskV[0]);
4687
4688     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4689       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4690                                NewV.getOperand(0),
4691                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4692                                DAG);
4693   }
4694
4695   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4696   // and update MaskVals with the new element order.
4697   if (BestHiQuad >= 0) {
4698     SmallVector<int, 8> MaskV;
4699     for (unsigned i = 0; i != 4; ++i)
4700       MaskV.push_back(i);
4701     for (unsigned i = 4; i != 8; ++i) {
4702       int idx = MaskVals[i];
4703       if (idx < 0) {
4704         MaskV.push_back(-1);
4705         InOrder.set(i);
4706       } else if ((idx / 4) == BestHiQuad) {
4707         MaskV.push_back((idx & 3) + 4);
4708         InOrder.set(i);
4709       } else {
4710         MaskV.push_back(-1);
4711       }
4712     }
4713     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4714                                 &MaskV[0]);
4715
4716     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4717       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4718                               NewV.getOperand(0),
4719                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4720                               DAG);
4721   }
4722
4723   // In case BestHi & BestLo were both -1, which means each quadword has a word
4724   // from each of the four input quadwords, calculate the InOrder bitvector now
4725   // before falling through to the insert/extract cleanup.
4726   if (BestLoQuad == -1 && BestHiQuad == -1) {
4727     NewV = V1;
4728     for (int i = 0; i != 8; ++i)
4729       if (MaskVals[i] < 0 || MaskVals[i] == i)
4730         InOrder.set(i);
4731   }
4732
4733   // The other elements are put in the right place using pextrw and pinsrw.
4734   for (unsigned i = 0; i != 8; ++i) {
4735     if (InOrder[i])
4736       continue;
4737     int EltIdx = MaskVals[i];
4738     if (EltIdx < 0)
4739       continue;
4740     SDValue ExtOp = (EltIdx < 8)
4741     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4742                   DAG.getIntPtrConstant(EltIdx))
4743     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4744                   DAG.getIntPtrConstant(EltIdx - 8));
4745     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4746                        DAG.getIntPtrConstant(i));
4747   }
4748   return NewV;
4749 }
4750
4751 // v16i8 shuffles - Prefer shuffles in the following order:
4752 // 1. [ssse3] 1 x pshufb
4753 // 2. [ssse3] 2 x pshufb + 1 x por
4754 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4755 static
4756 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4757                                  SelectionDAG &DAG,
4758                                  const X86TargetLowering &TLI) {
4759   SDValue V1 = SVOp->getOperand(0);
4760   SDValue V2 = SVOp->getOperand(1);
4761   DebugLoc dl = SVOp->getDebugLoc();
4762   SmallVector<int, 16> MaskVals;
4763   SVOp->getMask(MaskVals);
4764
4765   // If we have SSSE3, case 1 is generated when all result bytes come from
4766   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4767   // present, fall back to case 3.
4768   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4769   bool V1Only = true;
4770   bool V2Only = true;
4771   for (unsigned i = 0; i < 16; ++i) {
4772     int EltIdx = MaskVals[i];
4773     if (EltIdx < 0)
4774       continue;
4775     if (EltIdx < 16)
4776       V2Only = false;
4777     else
4778       V1Only = false;
4779   }
4780
4781   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4782   if (TLI.getSubtarget()->hasSSSE3()) {
4783     SmallVector<SDValue,16> pshufbMask;
4784
4785     // If all result elements are from one input vector, then only translate
4786     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4787     //
4788     // Otherwise, we have elements from both input vectors, and must zero out
4789     // elements that come from V2 in the first mask, and V1 in the second mask
4790     // so that we can OR them together.
4791     bool TwoInputs = !(V1Only || V2Only);
4792     for (unsigned i = 0; i != 16; ++i) {
4793       int EltIdx = MaskVals[i];
4794       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4795         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4796         continue;
4797       }
4798       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4799     }
4800     // If all the elements are from V2, assign it to V1 and return after
4801     // building the first pshufb.
4802     if (V2Only)
4803       V1 = V2;
4804     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4805                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4806                                  MVT::v16i8, &pshufbMask[0], 16));
4807     if (!TwoInputs)
4808       return V1;
4809
4810     // Calculate the shuffle mask for the second input, shuffle it, and
4811     // OR it with the first shuffled input.
4812     pshufbMask.clear();
4813     for (unsigned i = 0; i != 16; ++i) {
4814       int EltIdx = MaskVals[i];
4815       if (EltIdx < 16) {
4816         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4817         continue;
4818       }
4819       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4820     }
4821     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4822                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4823                                  MVT::v16i8, &pshufbMask[0], 16));
4824     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4825   }
4826
4827   // No SSSE3 - Calculate in place words and then fix all out of place words
4828   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4829   // the 16 different words that comprise the two doublequadword input vectors.
4830   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4831   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4832   SDValue NewV = V2Only ? V2 : V1;
4833   for (int i = 0; i != 8; ++i) {
4834     int Elt0 = MaskVals[i*2];
4835     int Elt1 = MaskVals[i*2+1];
4836
4837     // This word of the result is all undef, skip it.
4838     if (Elt0 < 0 && Elt1 < 0)
4839       continue;
4840
4841     // This word of the result is already in the correct place, skip it.
4842     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4843       continue;
4844     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4845       continue;
4846
4847     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4848     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4849     SDValue InsElt;
4850
4851     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4852     // using a single extract together, load it and store it.
4853     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4854       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4855                            DAG.getIntPtrConstant(Elt1 / 2));
4856       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4857                         DAG.getIntPtrConstant(i));
4858       continue;
4859     }
4860
4861     // If Elt1 is defined, extract it from the appropriate source.  If the
4862     // source byte is not also odd, shift the extracted word left 8 bits
4863     // otherwise clear the bottom 8 bits if we need to do an or.
4864     if (Elt1 >= 0) {
4865       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4866                            DAG.getIntPtrConstant(Elt1 / 2));
4867       if ((Elt1 & 1) == 0)
4868         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4869                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4870       else if (Elt0 >= 0)
4871         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4872                              DAG.getConstant(0xFF00, MVT::i16));
4873     }
4874     // If Elt0 is defined, extract it from the appropriate source.  If the
4875     // source byte is not also even, shift the extracted word right 8 bits. If
4876     // Elt1 was also defined, OR the extracted values together before
4877     // inserting them in the result.
4878     if (Elt0 >= 0) {
4879       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4880                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4881       if ((Elt0 & 1) != 0)
4882         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4883                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4884       else if (Elt1 >= 0)
4885         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4886                              DAG.getConstant(0x00FF, MVT::i16));
4887       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4888                          : InsElt0;
4889     }
4890     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4891                        DAG.getIntPtrConstant(i));
4892   }
4893   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4894 }
4895
4896 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4897 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
4898 /// done when every pair / quad of shuffle mask elements point to elements in
4899 /// the right sequence. e.g.
4900 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
4901 static
4902 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4903                                  SelectionDAG &DAG, DebugLoc dl) {
4904   EVT VT = SVOp->getValueType(0);
4905   SDValue V1 = SVOp->getOperand(0);
4906   SDValue V2 = SVOp->getOperand(1);
4907   unsigned NumElems = VT.getVectorNumElements();
4908   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4909   EVT NewVT;
4910   switch (VT.getSimpleVT().SimpleTy) {
4911   default: assert(false && "Unexpected!");
4912   case MVT::v4f32: NewVT = MVT::v2f64; break;
4913   case MVT::v4i32: NewVT = MVT::v2i64; break;
4914   case MVT::v8i16: NewVT = MVT::v4i32; break;
4915   case MVT::v16i8: NewVT = MVT::v4i32; break;
4916   }
4917
4918   int Scale = NumElems / NewWidth;
4919   SmallVector<int, 8> MaskVec;
4920   for (unsigned i = 0; i < NumElems; i += Scale) {
4921     int StartIdx = -1;
4922     for (int j = 0; j < Scale; ++j) {
4923       int EltIdx = SVOp->getMaskElt(i+j);
4924       if (EltIdx < 0)
4925         continue;
4926       if (StartIdx == -1)
4927         StartIdx = EltIdx - (EltIdx % Scale);
4928       if (EltIdx != StartIdx + j)
4929         return SDValue();
4930     }
4931     if (StartIdx == -1)
4932       MaskVec.push_back(-1);
4933     else
4934       MaskVec.push_back(StartIdx / Scale);
4935   }
4936
4937   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4938   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4939   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4940 }
4941
4942 /// getVZextMovL - Return a zero-extending vector move low node.
4943 ///
4944 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4945                             SDValue SrcOp, SelectionDAG &DAG,
4946                             const X86Subtarget *Subtarget, DebugLoc dl) {
4947   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4948     LoadSDNode *LD = NULL;
4949     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4950       LD = dyn_cast<LoadSDNode>(SrcOp);
4951     if (!LD) {
4952       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4953       // instead.
4954       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4955       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4956           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4957           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4958           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4959         // PR2108
4960         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4961         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4962                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4963                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4964                                                    OpVT,
4965                                                    SrcOp.getOperand(0)
4966                                                           .getOperand(0))));
4967       }
4968     }
4969   }
4970
4971   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4972                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4973                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4974                                              OpVT, SrcOp)));
4975 }
4976
4977 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4978 /// shuffles.
4979 static SDValue
4980 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4981   SDValue V1 = SVOp->getOperand(0);
4982   SDValue V2 = SVOp->getOperand(1);
4983   DebugLoc dl = SVOp->getDebugLoc();
4984   EVT VT = SVOp->getValueType(0);
4985
4986   SmallVector<std::pair<int, int>, 8> Locs;
4987   Locs.resize(4);
4988   SmallVector<int, 8> Mask1(4U, -1);
4989   SmallVector<int, 8> PermMask;
4990   SVOp->getMask(PermMask);
4991
4992   unsigned NumHi = 0;
4993   unsigned NumLo = 0;
4994   for (unsigned i = 0; i != 4; ++i) {
4995     int Idx = PermMask[i];
4996     if (Idx < 0) {
4997       Locs[i] = std::make_pair(-1, -1);
4998     } else {
4999       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5000       if (Idx < 4) {
5001         Locs[i] = std::make_pair(0, NumLo);
5002         Mask1[NumLo] = Idx;
5003         NumLo++;
5004       } else {
5005         Locs[i] = std::make_pair(1, NumHi);
5006         if (2+NumHi < 4)
5007           Mask1[2+NumHi] = Idx;
5008         NumHi++;
5009       }
5010     }
5011   }
5012
5013   if (NumLo <= 2 && NumHi <= 2) {
5014     // If no more than two elements come from either vector. This can be
5015     // implemented with two shuffles. First shuffle gather the elements.
5016     // The second shuffle, which takes the first shuffle as both of its
5017     // vector operands, put the elements into the right order.
5018     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5019
5020     SmallVector<int, 8> Mask2(4U, -1);
5021
5022     for (unsigned i = 0; i != 4; ++i) {
5023       if (Locs[i].first == -1)
5024         continue;
5025       else {
5026         unsigned Idx = (i < 2) ? 0 : 4;
5027         Idx += Locs[i].first * 2 + Locs[i].second;
5028         Mask2[i] = Idx;
5029       }
5030     }
5031
5032     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5033   } else if (NumLo == 3 || NumHi == 3) {
5034     // Otherwise, we must have three elements from one vector, call it X, and
5035     // one element from the other, call it Y.  First, use a shufps to build an
5036     // intermediate vector with the one element from Y and the element from X
5037     // that will be in the same half in the final destination (the indexes don't
5038     // matter). Then, use a shufps to build the final vector, taking the half
5039     // containing the element from Y from the intermediate, and the other half
5040     // from X.
5041     if (NumHi == 3) {
5042       // Normalize it so the 3 elements come from V1.
5043       CommuteVectorShuffleMask(PermMask, VT);
5044       std::swap(V1, V2);
5045     }
5046
5047     // Find the element from V2.
5048     unsigned HiIndex;
5049     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5050       int Val = PermMask[HiIndex];
5051       if (Val < 0)
5052         continue;
5053       if (Val >= 4)
5054         break;
5055     }
5056
5057     Mask1[0] = PermMask[HiIndex];
5058     Mask1[1] = -1;
5059     Mask1[2] = PermMask[HiIndex^1];
5060     Mask1[3] = -1;
5061     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5062
5063     if (HiIndex >= 2) {
5064       Mask1[0] = PermMask[0];
5065       Mask1[1] = PermMask[1];
5066       Mask1[2] = HiIndex & 1 ? 6 : 4;
5067       Mask1[3] = HiIndex & 1 ? 4 : 6;
5068       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5069     } else {
5070       Mask1[0] = HiIndex & 1 ? 2 : 0;
5071       Mask1[1] = HiIndex & 1 ? 0 : 2;
5072       Mask1[2] = PermMask[2];
5073       Mask1[3] = PermMask[3];
5074       if (Mask1[2] >= 0)
5075         Mask1[2] += 4;
5076       if (Mask1[3] >= 0)
5077         Mask1[3] += 4;
5078       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5079     }
5080   }
5081
5082   // Break it into (shuffle shuffle_hi, shuffle_lo).
5083   Locs.clear();
5084   SmallVector<int,8> LoMask(4U, -1);
5085   SmallVector<int,8> HiMask(4U, -1);
5086
5087   SmallVector<int,8> *MaskPtr = &LoMask;
5088   unsigned MaskIdx = 0;
5089   unsigned LoIdx = 0;
5090   unsigned HiIdx = 2;
5091   for (unsigned i = 0; i != 4; ++i) {
5092     if (i == 2) {
5093       MaskPtr = &HiMask;
5094       MaskIdx = 1;
5095       LoIdx = 0;
5096       HiIdx = 2;
5097     }
5098     int Idx = PermMask[i];
5099     if (Idx < 0) {
5100       Locs[i] = std::make_pair(-1, -1);
5101     } else if (Idx < 4) {
5102       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5103       (*MaskPtr)[LoIdx] = Idx;
5104       LoIdx++;
5105     } else {
5106       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5107       (*MaskPtr)[HiIdx] = Idx;
5108       HiIdx++;
5109     }
5110   }
5111
5112   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5113   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5114   SmallVector<int, 8> MaskOps;
5115   for (unsigned i = 0; i != 4; ++i) {
5116     if (Locs[i].first == -1) {
5117       MaskOps.push_back(-1);
5118     } else {
5119       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5120       MaskOps.push_back(Idx);
5121     }
5122   }
5123   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5124 }
5125
5126 static bool MayFoldVectorLoad(SDValue V) {
5127   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5128     V = V.getOperand(0);
5129   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5130     V = V.getOperand(0);
5131   if (MayFoldLoad(V))
5132     return true;
5133   return false;
5134 }
5135
5136 // FIXME: the version above should always be used. Since there's
5137 // a bug where several vector shuffles can't be folded because the
5138 // DAG is not updated during lowering and a node claims to have two
5139 // uses while it only has one, use this version, and let isel match
5140 // another instruction if the load really happens to have more than
5141 // one use. Remove this version after this bug get fixed.
5142 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5143   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5144     V = V.getOperand(0);
5145   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5146     V = V.getOperand(0);
5147   if (ISD::isNormalLoad(V.getNode()))
5148     return true;
5149   return false;
5150 }
5151
5152 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5153 /// a vector extract, and if both can be later optimized into a single load.
5154 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5155 /// here because otherwise a target specific shuffle node is going to be
5156 /// emitted for this shuffle, and the optimization not done.
5157 /// FIXME: This is probably not the best approach, but fix the problem
5158 /// until the right path is decided.
5159 static
5160 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5161                                          const TargetLowering &TLI) {
5162   EVT VT = V.getValueType();
5163   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5164
5165   // Be sure that the vector shuffle is present in a pattern like this:
5166   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5167   if (!V.hasOneUse())
5168     return false;
5169
5170   SDNode *N = *V.getNode()->use_begin();
5171   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5172     return false;
5173
5174   SDValue EltNo = N->getOperand(1);
5175   if (!isa<ConstantSDNode>(EltNo))
5176     return false;
5177
5178   // If the bit convert changed the number of elements, it is unsafe
5179   // to examine the mask.
5180   bool HasShuffleIntoBitcast = false;
5181   if (V.getOpcode() == ISD::BIT_CONVERT) {
5182     EVT SrcVT = V.getOperand(0).getValueType();
5183     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5184       return false;
5185     V = V.getOperand(0);
5186     HasShuffleIntoBitcast = true;
5187   }
5188
5189   // Select the input vector, guarding against out of range extract vector.
5190   unsigned NumElems = VT.getVectorNumElements();
5191   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5192   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5193   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5194
5195   // Skip one more bit_convert if necessary
5196   if (V.getOpcode() == ISD::BIT_CONVERT)
5197     V = V.getOperand(0);
5198
5199   if (ISD::isNormalLoad(V.getNode())) {
5200     // Is the original load suitable?
5201     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5202
5203     // FIXME: avoid the multi-use bug that is preventing lots of
5204     // of foldings to be detected, this is still wrong of course, but
5205     // give the temporary desired behavior, and if it happens that
5206     // the load has real more uses, during isel it will not fold, and
5207     // will generate poor code.
5208     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5209       return false;
5210
5211     if (!HasShuffleIntoBitcast)
5212       return true;
5213
5214     // If there's a bitcast before the shuffle, check if the load type and
5215     // alignment is valid.
5216     unsigned Align = LN0->getAlignment();
5217     unsigned NewAlign =
5218       TLI.getTargetData()->getABITypeAlignment(
5219                                     VT.getTypeForEVT(*DAG.getContext()));
5220
5221     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5222       return false;
5223   }
5224
5225   return true;
5226 }
5227
5228 static
5229 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5230                         bool HasSSE2) {
5231   SDValue V1 = Op.getOperand(0);
5232   SDValue V2 = Op.getOperand(1);
5233   EVT VT = Op.getValueType();
5234
5235   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5236
5237   if (HasSSE2 && VT == MVT::v2f64)
5238     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5239
5240   // v4f32 or v4i32
5241   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5242 }
5243
5244 static
5245 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5246   SDValue V1 = Op.getOperand(0);
5247   SDValue V2 = Op.getOperand(1);
5248   EVT VT = Op.getValueType();
5249
5250   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5251          "unsupported shuffle type");
5252
5253   if (V2.getOpcode() == ISD::UNDEF)
5254     V2 = V1;
5255
5256   // v4i32 or v4f32
5257   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5258 }
5259
5260 static
5261 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5262   SDValue V1 = Op.getOperand(0);
5263   SDValue V2 = Op.getOperand(1);
5264   EVT VT = Op.getValueType();
5265   unsigned NumElems = VT.getVectorNumElements();
5266
5267   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5268   // operand of these instructions is only memory, so check if there's a
5269   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5270   // same masks.
5271   bool CanFoldLoad = false;
5272
5273   // Trivial case, when V2 comes from a load.
5274   if (MayFoldVectorLoad(V2))
5275     CanFoldLoad = true;
5276
5277   // When V1 is a load, it can be folded later into a store in isel, example:
5278   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5279   //    turns into:
5280   //  (MOVLPSmr addr:$src1, VR128:$src2)
5281   // So, recognize this potential and also use MOVLPS or MOVLPD
5282   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5283     CanFoldLoad = true;
5284
5285   if (CanFoldLoad) {
5286     if (HasSSE2 && NumElems == 2)
5287       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5288
5289     if (NumElems == 4)
5290       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5291   }
5292
5293   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5294   // movl and movlp will both match v2i64, but v2i64 is never matched by
5295   // movl earlier because we make it strict to avoid messing with the movlp load
5296   // folding logic (see the code above getMOVLP call). Match it here then,
5297   // this is horrible, but will stay like this until we move all shuffle
5298   // matching to x86 specific nodes. Note that for the 1st condition all
5299   // types are matched with movsd.
5300   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5301     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5302   else if (HasSSE2)
5303     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5304
5305
5306   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5307
5308   // Invert the operand order and use SHUFPS to match it.
5309   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5310                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5311 }
5312
5313 static inline unsigned getUNPCKLOpcode(EVT VT) {
5314   switch(VT.getSimpleVT().SimpleTy) {
5315   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5316   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5317   case MVT::v4f32: return X86ISD::UNPCKLPS;
5318   case MVT::v2f64: return X86ISD::UNPCKLPD;
5319   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5320   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5321   default:
5322     llvm_unreachable("Unknow type for unpckl");
5323   }
5324   return 0;
5325 }
5326
5327 static inline unsigned getUNPCKHOpcode(EVT VT) {
5328   switch(VT.getSimpleVT().SimpleTy) {
5329   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5330   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5331   case MVT::v4f32: return X86ISD::UNPCKHPS;
5332   case MVT::v2f64: return X86ISD::UNPCKHPD;
5333   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5334   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5335   default:
5336     llvm_unreachable("Unknow type for unpckh");
5337   }
5338   return 0;
5339 }
5340
5341 static
5342 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5343                                const TargetLowering &TLI,
5344                                const X86Subtarget *Subtarget) {
5345   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5346   EVT VT = Op.getValueType();
5347   DebugLoc dl = Op.getDebugLoc();
5348   SDValue V1 = Op.getOperand(0);
5349   SDValue V2 = Op.getOperand(1);
5350
5351   if (isZeroShuffle(SVOp))
5352     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5353
5354   // Handle splat operations
5355   if (SVOp->isSplat()) {
5356     // Special case, this is the only place now where it's
5357     // allowed to return a vector_shuffle operation without
5358     // using a target specific node, because *hopefully* it
5359     // will be optimized away by the dag combiner.
5360     if (VT.getVectorNumElements() <= 4 &&
5361         CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5362       return Op;
5363
5364     // Handle splats by matching through known masks
5365     if (VT.getVectorNumElements() <= 4)
5366       return SDValue();
5367
5368     // Canonize all of the remaining to v4f32.
5369     return PromoteSplat(SVOp, DAG);
5370   }
5371
5372   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5373   // do it!
5374   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5375     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5376     if (NewOp.getNode())
5377       return DAG.getNode(ISD::BIT_CONVERT, dl, VT, NewOp);
5378   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5379     // FIXME: Figure out a cleaner way to do this.
5380     // Try to make use of movq to zero out the top part.
5381     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5382       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5383       if (NewOp.getNode()) {
5384         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5385           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5386                               DAG, Subtarget, dl);
5387       }
5388     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5389       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5390       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5391         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5392                             DAG, Subtarget, dl);
5393     }
5394   }
5395   return SDValue();
5396 }
5397
5398 SDValue
5399 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5400   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5401   SDValue V1 = Op.getOperand(0);
5402   SDValue V2 = Op.getOperand(1);
5403   EVT VT = Op.getValueType();
5404   DebugLoc dl = Op.getDebugLoc();
5405   unsigned NumElems = VT.getVectorNumElements();
5406   bool isMMX = VT.getSizeInBits() == 64;
5407   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5408   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5409   bool V1IsSplat = false;
5410   bool V2IsSplat = false;
5411   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5412   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5413   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5414   MachineFunction &MF = DAG.getMachineFunction();
5415   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5416
5417   // FIXME: this is somehow handled during isel by MMX pattern fragments. Remove
5418   // the check or come up with another solution when all MMX move to intrinsics,
5419   // but don't allow this to be considered legal, we don't want vector_shuffle
5420   // operations to be matched during isel anymore.
5421   if (isMMX && SVOp->isSplat())
5422     return Op;
5423
5424   // Vector shuffle lowering takes 3 steps:
5425   //
5426   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5427   //    narrowing and commutation of operands should be handled.
5428   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5429   //    shuffle nodes.
5430   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5431   //    so the shuffle can be broken into other shuffles and the legalizer can
5432   //    try the lowering again.
5433   //
5434   // The general ideia is that no vector_shuffle operation should be left to
5435   // be matched during isel, all of them must be converted to a target specific
5436   // node here.
5437
5438   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5439   // narrowing and commutation of operands should be handled. The actual code
5440   // doesn't include all of those, work in progress...
5441   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5442   if (NewOp.getNode())
5443     return NewOp;
5444
5445   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5446   // unpckh_undef). Only use pshufd if speed is more important than size.
5447   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5448     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5449       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5450   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5451     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5452       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5453
5454   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
5455       RelaxedMayFoldVectorLoad(V1) && !isMMX)
5456     return getTargetShuffleNode(X86ISD::MOVDDUP, dl, VT, V1, DAG);
5457
5458   if (!isMMX && X86::isMOVHLPS_v_undef_Mask(SVOp))
5459     return getMOVHighToLow(Op, dl, DAG);
5460
5461   // Use to match splats
5462   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
5463       (VT == MVT::v2f64 || VT == MVT::v2i64))
5464     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5465
5466   if (X86::isPSHUFDMask(SVOp)) {
5467     // The actual implementation will match the mask in the if above and then
5468     // during isel it can match several different instructions, not only pshufd
5469     // as its name says, sad but true, emulate the behavior for now...
5470     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5471         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5472
5473     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5474
5475     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5476       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5477
5478     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5479       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5480                                   TargetMask, DAG);
5481
5482     if (VT == MVT::v4f32)
5483       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5484                                   TargetMask, DAG);
5485   }
5486
5487   // Check if this can be converted into a logical shift.
5488   bool isLeft = false;
5489   unsigned ShAmt = 0;
5490   SDValue ShVal;
5491   bool isShift = getSubtarget()->hasSSE2() &&
5492     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5493   if (isShift && ShVal.hasOneUse()) {
5494     // If the shifted value has multiple uses, it may be cheaper to use
5495     // v_set0 + movlhps or movhlps, etc.
5496     EVT EltVT = VT.getVectorElementType();
5497     ShAmt *= EltVT.getSizeInBits();
5498     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5499   }
5500
5501   if (X86::isMOVLMask(SVOp)) {
5502     if (V1IsUndef)
5503       return V2;
5504     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5505       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5506     if (!isMMX && !X86::isMOVLPMask(SVOp)) {
5507       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5508         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5509
5510       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5511         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5512     }
5513   }
5514
5515   // FIXME: fold these into legal mask.
5516   if (!isMMX) {
5517     if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5518       return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5519
5520     if (X86::isMOVHLPSMask(SVOp))
5521       return getMOVHighToLow(Op, dl, DAG);
5522
5523     if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5524       return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5525
5526     if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5527       return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5528
5529     if (X86::isMOVLPMask(SVOp))
5530       return getMOVLP(Op, dl, DAG, HasSSE2);
5531   }
5532
5533   if (ShouldXformToMOVHLPS(SVOp) ||
5534       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5535     return CommuteVectorShuffle(SVOp, DAG);
5536
5537   if (isShift) {
5538     // No better options. Use a vshl / vsrl.
5539     EVT EltVT = VT.getVectorElementType();
5540     ShAmt *= EltVT.getSizeInBits();
5541     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5542   }
5543
5544   bool Commuted = false;
5545   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5546   // 1,1,1,1 -> v8i16 though.
5547   V1IsSplat = isSplatVector(V1.getNode());
5548   V2IsSplat = isSplatVector(V2.getNode());
5549
5550   // Canonicalize the splat or undef, if present, to be on the RHS.
5551   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5552     Op = CommuteVectorShuffle(SVOp, DAG);
5553     SVOp = cast<ShuffleVectorSDNode>(Op);
5554     V1 = SVOp->getOperand(0);
5555     V2 = SVOp->getOperand(1);
5556     std::swap(V1IsSplat, V2IsSplat);
5557     std::swap(V1IsUndef, V2IsUndef);
5558     Commuted = true;
5559   }
5560
5561   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5562     // Shuffling low element of v1 into undef, just return v1.
5563     if (V2IsUndef)
5564       return V1;
5565     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5566     // the instruction selector will not match, so get a canonical MOVL with
5567     // swapped operands to undo the commute.
5568     return getMOVL(DAG, dl, VT, V2, V1);
5569   }
5570
5571   if (X86::isUNPCKLMask(SVOp))
5572     return (isMMX) ?
5573       Op : getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5574
5575   if (X86::isUNPCKHMask(SVOp))
5576     return (isMMX) ?
5577       Op : getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5578
5579   if (V2IsSplat) {
5580     // Normalize mask so all entries that point to V2 points to its first
5581     // element then try to match unpck{h|l} again. If match, return a
5582     // new vector_shuffle with the corrected mask.
5583     SDValue NewMask = NormalizeMask(SVOp, DAG);
5584     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5585     if (NSVOp != SVOp) {
5586       if (X86::isUNPCKLMask(NSVOp, true)) {
5587         return NewMask;
5588       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5589         return NewMask;
5590       }
5591     }
5592   }
5593
5594   if (Commuted) {
5595     // Commute is back and try unpck* again.
5596     // FIXME: this seems wrong.
5597     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5598     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5599
5600     if (X86::isUNPCKLMask(NewSVOp))
5601       return (isMMX) ?
5602         NewOp : getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
5603
5604     if (X86::isUNPCKHMask(NewSVOp))
5605       return (isMMX) ?
5606         NewOp : getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
5607   }
5608
5609   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
5610
5611   // Normalize the node to match x86 shuffle ops if needed
5612   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5613     return CommuteVectorShuffle(SVOp, DAG);
5614
5615   // The checks below are all present in isShuffleMaskLegal, but they are
5616   // inlined here right now to enable us to directly emit target specific
5617   // nodes, and remove one by one until they don't return Op anymore.
5618   SmallVector<int, 16> M;
5619   SVOp->getMask(M);
5620
5621   if (isPALIGNRMask(M, VT, HasSSSE3))
5622     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
5623                                 X86::getShufflePALIGNRImmediate(SVOp),
5624                                 DAG);
5625
5626   // Only a few shuffle masks are handled for 64-bit vectors (MMX), and
5627   // 64-bit vectors which made to this point can't be handled, they are
5628   // expanded.
5629   if (isMMX)
5630     return SDValue();
5631
5632   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
5633       SVOp->getSplatIndex() == 0 && V2IsUndef) {
5634     if (VT == MVT::v2f64)
5635       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
5636     if (VT == MVT::v2i64)
5637       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
5638   }
5639
5640   if (isPSHUFHWMask(M, VT))
5641     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
5642                                 X86::getShufflePSHUFHWImmediate(SVOp),
5643                                 DAG);
5644
5645   if (isPSHUFLWMask(M, VT))
5646     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
5647                                 X86::getShufflePSHUFLWImmediate(SVOp),
5648                                 DAG);
5649
5650   if (isSHUFPMask(M, VT)) {
5651     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5652     if (VT == MVT::v4f32 || VT == MVT::v4i32)
5653       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
5654                                   TargetMask, DAG);
5655     if (VT == MVT::v2f64 || VT == MVT::v2i64)
5656       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
5657                                   TargetMask, DAG);
5658   }
5659
5660   if (X86::isUNPCKL_v_undef_Mask(SVOp))
5661     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5662       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5663   if (X86::isUNPCKH_v_undef_Mask(SVOp))
5664     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5665       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5666
5667   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5668   if (VT == MVT::v8i16) {
5669     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5670     if (NewOp.getNode())
5671       return NewOp;
5672   }
5673
5674   if (VT == MVT::v16i8) {
5675     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5676     if (NewOp.getNode())
5677       return NewOp;
5678   }
5679
5680   // Handle all 4 wide cases with a number of shuffles except for MMX.
5681   if (NumElems == 4 && !isMMX)
5682     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5683
5684   return SDValue();
5685 }
5686
5687 SDValue
5688 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5689                                                 SelectionDAG &DAG) const {
5690   EVT VT = Op.getValueType();
5691   DebugLoc dl = Op.getDebugLoc();
5692   if (VT.getSizeInBits() == 8) {
5693     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5694                                     Op.getOperand(0), Op.getOperand(1));
5695     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5696                                     DAG.getValueType(VT));
5697     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5698   } else if (VT.getSizeInBits() == 16) {
5699     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5700     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5701     if (Idx == 0)
5702       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5703                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5704                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5705                                                  MVT::v4i32,
5706                                                  Op.getOperand(0)),
5707                                      Op.getOperand(1)));
5708     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5709                                     Op.getOperand(0), Op.getOperand(1));
5710     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5711                                     DAG.getValueType(VT));
5712     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5713   } else if (VT == MVT::f32) {
5714     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5715     // the result back to FR32 register. It's only worth matching if the
5716     // result has a single use which is a store or a bitcast to i32.  And in
5717     // the case of a store, it's not worth it if the index is a constant 0,
5718     // because a MOVSSmr can be used instead, which is smaller and faster.
5719     if (!Op.hasOneUse())
5720       return SDValue();
5721     SDNode *User = *Op.getNode()->use_begin();
5722     if ((User->getOpcode() != ISD::STORE ||
5723          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5724           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5725         (User->getOpcode() != ISD::BIT_CONVERT ||
5726          User->getValueType(0) != MVT::i32))
5727       return SDValue();
5728     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5729                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5730                                               Op.getOperand(0)),
5731                                               Op.getOperand(1));
5732     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5733   } else if (VT == MVT::i32) {
5734     // ExtractPS works with constant index.
5735     if (isa<ConstantSDNode>(Op.getOperand(1)))
5736       return Op;
5737   }
5738   return SDValue();
5739 }
5740
5741
5742 SDValue
5743 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5744                                            SelectionDAG &DAG) const {
5745   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5746     return SDValue();
5747
5748   if (Subtarget->hasSSE41()) {
5749     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5750     if (Res.getNode())
5751       return Res;
5752   }
5753
5754   EVT VT = Op.getValueType();
5755   DebugLoc dl = Op.getDebugLoc();
5756   // TODO: handle v16i8.
5757   if (VT.getSizeInBits() == 16) {
5758     SDValue Vec = Op.getOperand(0);
5759     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5760     if (Idx == 0)
5761       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5762                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5763                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5764                                                  MVT::v4i32, Vec),
5765                                      Op.getOperand(1)));
5766     // Transform it so it match pextrw which produces a 32-bit result.
5767     EVT EltVT = MVT::i32;
5768     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5769                                     Op.getOperand(0), Op.getOperand(1));
5770     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5771                                     DAG.getValueType(VT));
5772     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5773   } else if (VT.getSizeInBits() == 32) {
5774     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5775     if (Idx == 0)
5776       return Op;
5777
5778     // SHUFPS the element to the lowest double word, then movss.
5779     int Mask[4] = { Idx, -1, -1, -1 };
5780     EVT VVT = Op.getOperand(0).getValueType();
5781     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5782                                        DAG.getUNDEF(VVT), Mask);
5783     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5784                        DAG.getIntPtrConstant(0));
5785   } else if (VT.getSizeInBits() == 64) {
5786     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5787     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5788     //        to match extract_elt for f64.
5789     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5790     if (Idx == 0)
5791       return Op;
5792
5793     // UNPCKHPD the element to the lowest double word, then movsd.
5794     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5795     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5796     int Mask[2] = { 1, -1 };
5797     EVT VVT = Op.getOperand(0).getValueType();
5798     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5799                                        DAG.getUNDEF(VVT), Mask);
5800     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5801                        DAG.getIntPtrConstant(0));
5802   }
5803
5804   return SDValue();
5805 }
5806
5807 SDValue
5808 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5809                                                SelectionDAG &DAG) const {
5810   EVT VT = Op.getValueType();
5811   EVT EltVT = VT.getVectorElementType();
5812   DebugLoc dl = Op.getDebugLoc();
5813
5814   SDValue N0 = Op.getOperand(0);
5815   SDValue N1 = Op.getOperand(1);
5816   SDValue N2 = Op.getOperand(2);
5817
5818   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5819       isa<ConstantSDNode>(N2)) {
5820     unsigned Opc;
5821     if (VT == MVT::v8i16)
5822       Opc = X86ISD::PINSRW;
5823     else if (VT == MVT::v4i16)
5824       Opc = X86ISD::MMX_PINSRW;
5825     else if (VT == MVT::v16i8)
5826       Opc = X86ISD::PINSRB;
5827     else
5828       Opc = X86ISD::PINSRB;
5829
5830     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5831     // argument.
5832     if (N1.getValueType() != MVT::i32)
5833       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5834     if (N2.getValueType() != MVT::i32)
5835       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5836     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5837   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5838     // Bits [7:6] of the constant are the source select.  This will always be
5839     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5840     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5841     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5842     // Bits [5:4] of the constant are the destination select.  This is the
5843     //  value of the incoming immediate.
5844     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5845     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5846     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5847     // Create this as a scalar to vector..
5848     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5849     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5850   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5851     // PINSR* works with constant index.
5852     return Op;
5853   }
5854   return SDValue();
5855 }
5856
5857 SDValue
5858 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5859   EVT VT = Op.getValueType();
5860   EVT EltVT = VT.getVectorElementType();
5861
5862   if (Subtarget->hasSSE41())
5863     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5864
5865   if (EltVT == MVT::i8)
5866     return SDValue();
5867
5868   DebugLoc dl = Op.getDebugLoc();
5869   SDValue N0 = Op.getOperand(0);
5870   SDValue N1 = Op.getOperand(1);
5871   SDValue N2 = Op.getOperand(2);
5872
5873   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5874     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5875     // as its second argument.
5876     if (N1.getValueType() != MVT::i32)
5877       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5878     if (N2.getValueType() != MVT::i32)
5879       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5880     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5881                        dl, VT, N0, N1, N2);
5882   }
5883   return SDValue();
5884 }
5885
5886 SDValue
5887 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5888   DebugLoc dl = Op.getDebugLoc();
5889
5890   if (Op.getValueType() == MVT::v1i64 &&
5891       Op.getOperand(0).getValueType() == MVT::i64)
5892     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5893
5894   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5895   EVT VT = MVT::v2i32;
5896   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5897   default: break;
5898   case MVT::v16i8:
5899   case MVT::v8i16:
5900     VT = MVT::v4i32;
5901     break;
5902   }
5903   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5904                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5905 }
5906
5907 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5908 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5909 // one of the above mentioned nodes. It has to be wrapped because otherwise
5910 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5911 // be used to form addressing mode. These wrapped nodes will be selected
5912 // into MOV32ri.
5913 SDValue
5914 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5915   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5916
5917   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5918   // global base reg.
5919   unsigned char OpFlag = 0;
5920   unsigned WrapperKind = X86ISD::Wrapper;
5921   CodeModel::Model M = getTargetMachine().getCodeModel();
5922
5923   if (Subtarget->isPICStyleRIPRel() &&
5924       (M == CodeModel::Small || M == CodeModel::Kernel))
5925     WrapperKind = X86ISD::WrapperRIP;
5926   else if (Subtarget->isPICStyleGOT())
5927     OpFlag = X86II::MO_GOTOFF;
5928   else if (Subtarget->isPICStyleStubPIC())
5929     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5930
5931   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5932                                              CP->getAlignment(),
5933                                              CP->getOffset(), OpFlag);
5934   DebugLoc DL = CP->getDebugLoc();
5935   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5936   // With PIC, the address is actually $g + Offset.
5937   if (OpFlag) {
5938     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5939                          DAG.getNode(X86ISD::GlobalBaseReg,
5940                                      DebugLoc(), getPointerTy()),
5941                          Result);
5942   }
5943
5944   return Result;
5945 }
5946
5947 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5948   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5949
5950   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5951   // global base reg.
5952   unsigned char OpFlag = 0;
5953   unsigned WrapperKind = X86ISD::Wrapper;
5954   CodeModel::Model M = getTargetMachine().getCodeModel();
5955
5956   if (Subtarget->isPICStyleRIPRel() &&
5957       (M == CodeModel::Small || M == CodeModel::Kernel))
5958     WrapperKind = X86ISD::WrapperRIP;
5959   else if (Subtarget->isPICStyleGOT())
5960     OpFlag = X86II::MO_GOTOFF;
5961   else if (Subtarget->isPICStyleStubPIC())
5962     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5963
5964   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5965                                           OpFlag);
5966   DebugLoc DL = JT->getDebugLoc();
5967   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5968
5969   // With PIC, the address is actually $g + Offset.
5970   if (OpFlag) {
5971     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5972                          DAG.getNode(X86ISD::GlobalBaseReg,
5973                                      DebugLoc(), getPointerTy()),
5974                          Result);
5975   }
5976
5977   return Result;
5978 }
5979
5980 SDValue
5981 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5982   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5983
5984   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5985   // global base reg.
5986   unsigned char OpFlag = 0;
5987   unsigned WrapperKind = X86ISD::Wrapper;
5988   CodeModel::Model M = getTargetMachine().getCodeModel();
5989
5990   if (Subtarget->isPICStyleRIPRel() &&
5991       (M == CodeModel::Small || M == CodeModel::Kernel))
5992     WrapperKind = X86ISD::WrapperRIP;
5993   else if (Subtarget->isPICStyleGOT())
5994     OpFlag = X86II::MO_GOTOFF;
5995   else if (Subtarget->isPICStyleStubPIC())
5996     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5997
5998   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5999
6000   DebugLoc DL = Op.getDebugLoc();
6001   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6002
6003
6004   // With PIC, the address is actually $g + Offset.
6005   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
6006       !Subtarget->is64Bit()) {
6007     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6008                          DAG.getNode(X86ISD::GlobalBaseReg,
6009                                      DebugLoc(), getPointerTy()),
6010                          Result);
6011   }
6012
6013   return Result;
6014 }
6015
6016 SDValue
6017 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
6018   // Create the TargetBlockAddressAddress node.
6019   unsigned char OpFlags =
6020     Subtarget->ClassifyBlockAddressReference();
6021   CodeModel::Model M = getTargetMachine().getCodeModel();
6022   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
6023   DebugLoc dl = Op.getDebugLoc();
6024   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
6025                                        /*isTarget=*/true, OpFlags);
6026
6027   if (Subtarget->isPICStyleRIPRel() &&
6028       (M == CodeModel::Small || M == CodeModel::Kernel))
6029     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6030   else
6031     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6032
6033   // With PIC, the address is actually $g + Offset.
6034   if (isGlobalRelativeToPICBase(OpFlags)) {
6035     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6036                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6037                          Result);
6038   }
6039
6040   return Result;
6041 }
6042
6043 SDValue
6044 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
6045                                       int64_t Offset,
6046                                       SelectionDAG &DAG) const {
6047   // Create the TargetGlobalAddress node, folding in the constant
6048   // offset if it is legal.
6049   unsigned char OpFlags =
6050     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
6051   CodeModel::Model M = getTargetMachine().getCodeModel();
6052   SDValue Result;
6053   if (OpFlags == X86II::MO_NO_FLAG &&
6054       X86::isOffsetSuitableForCodeModel(Offset, M)) {
6055     // A direct static reference to a global.
6056     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6057     Offset = 0;
6058   } else {
6059     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6060   }
6061
6062   if (Subtarget->isPICStyleRIPRel() &&
6063       (M == CodeModel::Small || M == CodeModel::Kernel))
6064     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6065   else
6066     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6067
6068   // With PIC, the address is actually $g + Offset.
6069   if (isGlobalRelativeToPICBase(OpFlags)) {
6070     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6071                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6072                          Result);
6073   }
6074
6075   // For globals that require a load from a stub to get the address, emit the
6076   // load.
6077   if (isGlobalStubReference(OpFlags))
6078     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6079                          MachinePointerInfo::getGOT(), false, false, 0);
6080
6081   // If there was a non-zero offset that we didn't fold, create an explicit
6082   // addition for it.
6083   if (Offset != 0)
6084     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6085                          DAG.getConstant(Offset, getPointerTy()));
6086
6087   return Result;
6088 }
6089
6090 SDValue
6091 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6092   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6093   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6094   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6095 }
6096
6097 static SDValue
6098 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6099            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6100            unsigned char OperandFlags) {
6101   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6102   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6103   DebugLoc dl = GA->getDebugLoc();
6104   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6105                                            GA->getValueType(0),
6106                                            GA->getOffset(),
6107                                            OperandFlags);
6108   if (InFlag) {
6109     SDValue Ops[] = { Chain,  TGA, *InFlag };
6110     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6111   } else {
6112     SDValue Ops[]  = { Chain, TGA };
6113     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6114   }
6115
6116   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6117   MFI->setAdjustsStack(true);
6118
6119   SDValue Flag = Chain.getValue(1);
6120   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6121 }
6122
6123 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6124 static SDValue
6125 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6126                                 const EVT PtrVT) {
6127   SDValue InFlag;
6128   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6129   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6130                                      DAG.getNode(X86ISD::GlobalBaseReg,
6131                                                  DebugLoc(), PtrVT), InFlag);
6132   InFlag = Chain.getValue(1);
6133
6134   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6135 }
6136
6137 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6138 static SDValue
6139 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6140                                 const EVT PtrVT) {
6141   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6142                     X86::RAX, X86II::MO_TLSGD);
6143 }
6144
6145 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6146 // "local exec" model.
6147 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6148                                    const EVT PtrVT, TLSModel::Model model,
6149                                    bool is64Bit) {
6150   DebugLoc dl = GA->getDebugLoc();
6151   // Get the Thread Pointer
6152   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
6153                              DebugLoc(), PtrVT,
6154                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
6155                                              MVT::i32));
6156
6157   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
6158                                       MachinePointerInfo(), false, false, 0);
6159
6160   unsigned char OperandFlags = 0;
6161   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6162   // initialexec.
6163   unsigned WrapperKind = X86ISD::Wrapper;
6164   if (model == TLSModel::LocalExec) {
6165     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6166   } else if (is64Bit) {
6167     assert(model == TLSModel::InitialExec);
6168     OperandFlags = X86II::MO_GOTTPOFF;
6169     WrapperKind = X86ISD::WrapperRIP;
6170   } else {
6171     assert(model == TLSModel::InitialExec);
6172     OperandFlags = X86II::MO_INDNTPOFF;
6173   }
6174
6175   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6176   // exec)
6177   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6178                                            GA->getValueType(0),
6179                                            GA->getOffset(), OperandFlags);
6180   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6181
6182   if (model == TLSModel::InitialExec)
6183     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6184                          MachinePointerInfo::getGOT(), false, false, 0);
6185
6186   // The address of the thread local variable is the add of the thread
6187   // pointer with the offset of the variable.
6188   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6189 }
6190
6191 SDValue
6192 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6193
6194   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6195   const GlobalValue *GV = GA->getGlobal();
6196
6197   if (Subtarget->isTargetELF()) {
6198     // TODO: implement the "local dynamic" model
6199     // TODO: implement the "initial exec"model for pic executables
6200
6201     // If GV is an alias then use the aliasee for determining
6202     // thread-localness.
6203     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6204       GV = GA->resolveAliasedGlobal(false);
6205
6206     TLSModel::Model model
6207       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6208
6209     switch (model) {
6210       case TLSModel::GeneralDynamic:
6211       case TLSModel::LocalDynamic: // not implemented
6212         if (Subtarget->is64Bit())
6213           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6214         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6215
6216       case TLSModel::InitialExec:
6217       case TLSModel::LocalExec:
6218         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6219                                    Subtarget->is64Bit());
6220     }
6221   } else if (Subtarget->isTargetDarwin()) {
6222     // Darwin only has one model of TLS.  Lower to that.
6223     unsigned char OpFlag = 0;
6224     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6225                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6226
6227     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6228     // global base reg.
6229     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6230                   !Subtarget->is64Bit();
6231     if (PIC32)
6232       OpFlag = X86II::MO_TLVP_PIC_BASE;
6233     else
6234       OpFlag = X86II::MO_TLVP;
6235     DebugLoc DL = Op.getDebugLoc();
6236     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6237                                                 getPointerTy(),
6238                                                 GA->getOffset(), OpFlag);
6239     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6240
6241     // With PIC32, the address is actually $g + Offset.
6242     if (PIC32)
6243       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6244                            DAG.getNode(X86ISD::GlobalBaseReg,
6245                                        DebugLoc(), getPointerTy()),
6246                            Offset);
6247
6248     // Lowering the machine isd will make sure everything is in the right
6249     // location.
6250     SDValue Args[] = { Offset };
6251     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
6252
6253     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6254     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6255     MFI->setAdjustsStack(true);
6256
6257     // And our return value (tls address) is in the standard call return value
6258     // location.
6259     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6260     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6261   }
6262
6263   assert(false &&
6264          "TLS not implemented for this target.");
6265
6266   llvm_unreachable("Unreachable");
6267   return SDValue();
6268 }
6269
6270
6271 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6272 /// take a 2 x i32 value to shift plus a shift amount.
6273 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6274   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6275   EVT VT = Op.getValueType();
6276   unsigned VTBits = VT.getSizeInBits();
6277   DebugLoc dl = Op.getDebugLoc();
6278   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6279   SDValue ShOpLo = Op.getOperand(0);
6280   SDValue ShOpHi = Op.getOperand(1);
6281   SDValue ShAmt  = Op.getOperand(2);
6282   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6283                                      DAG.getConstant(VTBits - 1, MVT::i8))
6284                        : DAG.getConstant(0, VT);
6285
6286   SDValue Tmp2, Tmp3;
6287   if (Op.getOpcode() == ISD::SHL_PARTS) {
6288     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6289     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6290   } else {
6291     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6292     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6293   }
6294
6295   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6296                                 DAG.getConstant(VTBits, MVT::i8));
6297   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6298                              AndNode, DAG.getConstant(0, MVT::i8));
6299
6300   SDValue Hi, Lo;
6301   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6302   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6303   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6304
6305   if (Op.getOpcode() == ISD::SHL_PARTS) {
6306     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6307     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6308   } else {
6309     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6310     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6311   }
6312
6313   SDValue Ops[2] = { Lo, Hi };
6314   return DAG.getMergeValues(Ops, 2, dl);
6315 }
6316
6317 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6318                                            SelectionDAG &DAG) const {
6319   EVT SrcVT = Op.getOperand(0).getValueType();
6320
6321   if (SrcVT.isVector()) {
6322     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
6323       return Op;
6324     }
6325     return SDValue();
6326   }
6327
6328   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6329          "Unknown SINT_TO_FP to lower!");
6330
6331   // These are really Legal; return the operand so the caller accepts it as
6332   // Legal.
6333   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6334     return Op;
6335   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6336       Subtarget->is64Bit()) {
6337     return Op;
6338   }
6339
6340   DebugLoc dl = Op.getDebugLoc();
6341   unsigned Size = SrcVT.getSizeInBits()/8;
6342   MachineFunction &MF = DAG.getMachineFunction();
6343   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6344   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6345   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6346                                StackSlot,
6347                                MachinePointerInfo::getFixedStack(SSFI),
6348                                false, false, 0);
6349   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6350 }
6351
6352 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6353                                      SDValue StackSlot,
6354                                      SelectionDAG &DAG) const {
6355   // Build the FILD
6356   DebugLoc dl = Op.getDebugLoc();
6357   SDVTList Tys;
6358   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6359   if (useSSE)
6360     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
6361   else
6362     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6363   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6364   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
6365                                Tys, Ops, array_lengthof(Ops));
6366
6367   if (useSSE) {
6368     Chain = Result.getValue(1);
6369     SDValue InFlag = Result.getValue(2);
6370
6371     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6372     // shouldn't be necessary except that RFP cannot be live across
6373     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6374     MachineFunction &MF = DAG.getMachineFunction();
6375     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
6376     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6377     Tys = DAG.getVTList(MVT::Other);
6378     SDValue Ops[] = {
6379       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6380     };
6381     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
6382     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
6383                          MachinePointerInfo::getFixedStack(SSFI),
6384                          false, false, 0);
6385   }
6386
6387   return Result;
6388 }
6389
6390 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6391 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6392                                                SelectionDAG &DAG) const {
6393   // This algorithm is not obvious. Here it is in C code, more or less:
6394   /*
6395     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6396       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6397       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6398
6399       // Copy ints to xmm registers.
6400       __m128i xh = _mm_cvtsi32_si128( hi );
6401       __m128i xl = _mm_cvtsi32_si128( lo );
6402
6403       // Combine into low half of a single xmm register.
6404       __m128i x = _mm_unpacklo_epi32( xh, xl );
6405       __m128d d;
6406       double sd;
6407
6408       // Merge in appropriate exponents to give the integer bits the right
6409       // magnitude.
6410       x = _mm_unpacklo_epi32( x, exp );
6411
6412       // Subtract away the biases to deal with the IEEE-754 double precision
6413       // implicit 1.
6414       d = _mm_sub_pd( (__m128d) x, bias );
6415
6416       // All conversions up to here are exact. The correctly rounded result is
6417       // calculated using the current rounding mode using the following
6418       // horizontal add.
6419       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6420       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6421                                 // store doesn't really need to be here (except
6422                                 // maybe to zero the other double)
6423       return sd;
6424     }
6425   */
6426
6427   DebugLoc dl = Op.getDebugLoc();
6428   LLVMContext *Context = DAG.getContext();
6429
6430   // Build some magic constants.
6431   std::vector<Constant*> CV0;
6432   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6433   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6434   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6435   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6436   Constant *C0 = ConstantVector::get(CV0);
6437   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6438
6439   std::vector<Constant*> CV1;
6440   CV1.push_back(
6441     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6442   CV1.push_back(
6443     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6444   Constant *C1 = ConstantVector::get(CV1);
6445   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6446
6447   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6448                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6449                                         Op.getOperand(0),
6450                                         DAG.getIntPtrConstant(1)));
6451   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6452                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6453                                         Op.getOperand(0),
6454                                         DAG.getIntPtrConstant(0)));
6455   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6456   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6457                               MachinePointerInfo::getConstantPool(),
6458                               false, false, 16);
6459   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6460   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6461   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6462                               MachinePointerInfo::getConstantPool(),
6463                               false, false, 16);
6464   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6465
6466   // Add the halves; easiest way is to swap them into another reg first.
6467   int ShufMask[2] = { 1, -1 };
6468   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6469                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6470   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6471   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6472                      DAG.getIntPtrConstant(0));
6473 }
6474
6475 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6476 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6477                                                SelectionDAG &DAG) const {
6478   DebugLoc dl = Op.getDebugLoc();
6479   // FP constant to bias correct the final result.
6480   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6481                                    MVT::f64);
6482
6483   // Load the 32-bit value into an XMM register.
6484   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6485                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6486                                          Op.getOperand(0),
6487                                          DAG.getIntPtrConstant(0)));
6488
6489   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6490                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6491                      DAG.getIntPtrConstant(0));
6492
6493   // Or the load with the bias.
6494   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6495                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6496                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6497                                                    MVT::v2f64, Load)),
6498                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6499                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6500                                                    MVT::v2f64, Bias)));
6501   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6502                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6503                    DAG.getIntPtrConstant(0));
6504
6505   // Subtract the bias.
6506   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6507
6508   // Handle final rounding.
6509   EVT DestVT = Op.getValueType();
6510
6511   if (DestVT.bitsLT(MVT::f64)) {
6512     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6513                        DAG.getIntPtrConstant(0));
6514   } else if (DestVT.bitsGT(MVT::f64)) {
6515     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6516   }
6517
6518   // Handle final rounding.
6519   return Sub;
6520 }
6521
6522 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6523                                            SelectionDAG &DAG) const {
6524   SDValue N0 = Op.getOperand(0);
6525   DebugLoc dl = Op.getDebugLoc();
6526
6527   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6528   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6529   // the optimization here.
6530   if (DAG.SignBitIsZero(N0))
6531     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6532
6533   EVT SrcVT = N0.getValueType();
6534   EVT DstVT = Op.getValueType();
6535   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6536     return LowerUINT_TO_FP_i64(Op, DAG);
6537   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6538     return LowerUINT_TO_FP_i32(Op, DAG);
6539
6540   // Make a 64-bit buffer, and use it to build an FILD.
6541   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6542   if (SrcVT == MVT::i32) {
6543     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6544     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6545                                      getPointerTy(), StackSlot, WordOff);
6546     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6547                                   StackSlot, NULL, 0, false, false, 0);
6548     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6549                                   OffsetSlot, NULL, 0, false, false, 0);
6550     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6551     return Fild;
6552   }
6553
6554   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6555   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6556                                 StackSlot, NULL, 0, false, false, 0);
6557   // For i64 source, we need to add the appropriate power of 2 if the input
6558   // was negative.  This is the same as the optimization in
6559   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6560   // we must be careful to do the computation in x87 extended precision, not
6561   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6562   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6563   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6564   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
6565
6566   APInt FF(32, 0x5F800000ULL);
6567
6568   // Check whether the sign bit is set.
6569   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6570                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6571                                  ISD::SETLT);
6572
6573   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6574   SDValue FudgePtr = DAG.getConstantPool(
6575                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6576                                          getPointerTy());
6577
6578   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6579   SDValue Zero = DAG.getIntPtrConstant(0);
6580   SDValue Four = DAG.getIntPtrConstant(4);
6581   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6582                                Zero, Four);
6583   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6584
6585   // Load the value out, extending it from f32 to f80.
6586   // FIXME: Avoid the extend by constructing the right constant pool?
6587   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6588                                  FudgePtr, MachinePointerInfo::getConstantPool(),
6589                                  MVT::f32, false, false, 4);
6590   // Extend everything to 80 bits to force it to be done on x87.
6591   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6592   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6593 }
6594
6595 std::pair<SDValue,SDValue> X86TargetLowering::
6596 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6597   DebugLoc dl = Op.getDebugLoc();
6598
6599   EVT DstTy = Op.getValueType();
6600
6601   if (!IsSigned) {
6602     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6603     DstTy = MVT::i64;
6604   }
6605
6606   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6607          DstTy.getSimpleVT() >= MVT::i16 &&
6608          "Unknown FP_TO_SINT to lower!");
6609
6610   // These are really Legal.
6611   if (DstTy == MVT::i32 &&
6612       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6613     return std::make_pair(SDValue(), SDValue());
6614   if (Subtarget->is64Bit() &&
6615       DstTy == MVT::i64 &&
6616       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6617     return std::make_pair(SDValue(), SDValue());
6618
6619   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6620   // stack slot.
6621   MachineFunction &MF = DAG.getMachineFunction();
6622   unsigned MemSize = DstTy.getSizeInBits()/8;
6623   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6624   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6625
6626   unsigned Opc;
6627   switch (DstTy.getSimpleVT().SimpleTy) {
6628   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6629   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6630   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6631   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6632   }
6633
6634   SDValue Chain = DAG.getEntryNode();
6635   SDValue Value = Op.getOperand(0);
6636   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
6637     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6638     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
6639                          MachinePointerInfo::getFixedStack(SSFI),
6640                          false, false, 0);
6641     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6642     SDValue Ops[] = {
6643       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
6644     };
6645     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
6646     Chain = Value.getValue(1);
6647     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6648     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6649   }
6650
6651   // Build the FP_TO_INT*_IN_MEM
6652   SDValue Ops[] = { Chain, Value, StackSlot };
6653   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
6654
6655   return std::make_pair(FIST, StackSlot);
6656 }
6657
6658 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6659                                            SelectionDAG &DAG) const {
6660   if (Op.getValueType().isVector()) {
6661     if (Op.getValueType() == MVT::v2i32 &&
6662         Op.getOperand(0).getValueType() == MVT::v2f64) {
6663       return Op;
6664     }
6665     return SDValue();
6666   }
6667
6668   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6669   SDValue FIST = Vals.first, StackSlot = Vals.second;
6670   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6671   if (FIST.getNode() == 0) return Op;
6672
6673   // Load the result.
6674   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6675                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6676 }
6677
6678 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6679                                            SelectionDAG &DAG) const {
6680   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6681   SDValue FIST = Vals.first, StackSlot = Vals.second;
6682   assert(FIST.getNode() && "Unexpected failure");
6683
6684   // Load the result.
6685   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6686                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6687 }
6688
6689 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6690                                      SelectionDAG &DAG) const {
6691   LLVMContext *Context = DAG.getContext();
6692   DebugLoc dl = Op.getDebugLoc();
6693   EVT VT = Op.getValueType();
6694   EVT EltVT = VT;
6695   if (VT.isVector())
6696     EltVT = VT.getVectorElementType();
6697   std::vector<Constant*> CV;
6698   if (EltVT == MVT::f64) {
6699     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6700     CV.push_back(C);
6701     CV.push_back(C);
6702   } else {
6703     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6704     CV.push_back(C);
6705     CV.push_back(C);
6706     CV.push_back(C);
6707     CV.push_back(C);
6708   }
6709   Constant *C = ConstantVector::get(CV);
6710   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6711   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6712                              MachinePointerInfo::getConstantPool(),
6713                              false, false, 16);
6714   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6715 }
6716
6717 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6718   LLVMContext *Context = DAG.getContext();
6719   DebugLoc dl = Op.getDebugLoc();
6720   EVT VT = Op.getValueType();
6721   EVT EltVT = VT;
6722   if (VT.isVector())
6723     EltVT = VT.getVectorElementType();
6724   std::vector<Constant*> CV;
6725   if (EltVT == MVT::f64) {
6726     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6727     CV.push_back(C);
6728     CV.push_back(C);
6729   } else {
6730     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6731     CV.push_back(C);
6732     CV.push_back(C);
6733     CV.push_back(C);
6734     CV.push_back(C);
6735   }
6736   Constant *C = ConstantVector::get(CV);
6737   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6738   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6739                              MachinePointerInfo::getConstantPool(),
6740                              false, false, 16);
6741   if (VT.isVector()) {
6742     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6743                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6744                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6745                                 Op.getOperand(0)),
6746                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6747   } else {
6748     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6749   }
6750 }
6751
6752 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6753   LLVMContext *Context = DAG.getContext();
6754   SDValue Op0 = Op.getOperand(0);
6755   SDValue Op1 = Op.getOperand(1);
6756   DebugLoc dl = Op.getDebugLoc();
6757   EVT VT = Op.getValueType();
6758   EVT SrcVT = Op1.getValueType();
6759
6760   // If second operand is smaller, extend it first.
6761   if (SrcVT.bitsLT(VT)) {
6762     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6763     SrcVT = VT;
6764   }
6765   // And if it is bigger, shrink it first.
6766   if (SrcVT.bitsGT(VT)) {
6767     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6768     SrcVT = VT;
6769   }
6770
6771   // At this point the operands and the result should have the same
6772   // type, and that won't be f80 since that is not custom lowered.
6773
6774   // First get the sign bit of second operand.
6775   std::vector<Constant*> CV;
6776   if (SrcVT == MVT::f64) {
6777     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6778     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6779   } else {
6780     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6781     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6782     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6783     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6784   }
6785   Constant *C = ConstantVector::get(CV);
6786   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6787   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6788                               MachinePointerInfo::getConstantPool(),
6789                               false, false, 16);
6790   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6791
6792   // Shift sign bit right or left if the two operands have different types.
6793   if (SrcVT.bitsGT(VT)) {
6794     // Op0 is MVT::f32, Op1 is MVT::f64.
6795     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6796     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6797                           DAG.getConstant(32, MVT::i32));
6798     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6799     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6800                           DAG.getIntPtrConstant(0));
6801   }
6802
6803   // Clear first operand sign bit.
6804   CV.clear();
6805   if (VT == MVT::f64) {
6806     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6807     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6808   } else {
6809     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6810     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6811     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6812     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6813   }
6814   C = ConstantVector::get(CV);
6815   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6816   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6817                               MachinePointerInfo::getConstantPool(),
6818                               false, false, 16);
6819   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6820
6821   // Or the value with the sign bit.
6822   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6823 }
6824
6825 /// Emit nodes that will be selected as "test Op0,Op0", or something
6826 /// equivalent.
6827 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6828                                     SelectionDAG &DAG) const {
6829   DebugLoc dl = Op.getDebugLoc();
6830
6831   // CF and OF aren't always set the way we want. Determine which
6832   // of these we need.
6833   bool NeedCF = false;
6834   bool NeedOF = false;
6835   switch (X86CC) {
6836   default: break;
6837   case X86::COND_A: case X86::COND_AE:
6838   case X86::COND_B: case X86::COND_BE:
6839     NeedCF = true;
6840     break;
6841   case X86::COND_G: case X86::COND_GE:
6842   case X86::COND_L: case X86::COND_LE:
6843   case X86::COND_O: case X86::COND_NO:
6844     NeedOF = true;
6845     break;
6846   }
6847
6848   // See if we can use the EFLAGS value from the operand instead of
6849   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6850   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6851   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6852     // Emit a CMP with 0, which is the TEST pattern.
6853     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6854                        DAG.getConstant(0, Op.getValueType()));
6855
6856   unsigned Opcode = 0;
6857   unsigned NumOperands = 0;
6858   switch (Op.getNode()->getOpcode()) {
6859   case ISD::ADD:
6860     // Due to an isel shortcoming, be conservative if this add is likely to be
6861     // selected as part of a load-modify-store instruction. When the root node
6862     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6863     // uses of other nodes in the match, such as the ADD in this case. This
6864     // leads to the ADD being left around and reselected, with the result being
6865     // two adds in the output.  Alas, even if none our users are stores, that
6866     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6867     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6868     // climbing the DAG back to the root, and it doesn't seem to be worth the
6869     // effort.
6870     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6871            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6872       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6873         goto default_case;
6874
6875     if (ConstantSDNode *C =
6876         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6877       // An add of one will be selected as an INC.
6878       if (C->getAPIntValue() == 1) {
6879         Opcode = X86ISD::INC;
6880         NumOperands = 1;
6881         break;
6882       }
6883
6884       // An add of negative one (subtract of one) will be selected as a DEC.
6885       if (C->getAPIntValue().isAllOnesValue()) {
6886         Opcode = X86ISD::DEC;
6887         NumOperands = 1;
6888         break;
6889       }
6890     }
6891
6892     // Otherwise use a regular EFLAGS-setting add.
6893     Opcode = X86ISD::ADD;
6894     NumOperands = 2;
6895     break;
6896   case ISD::AND: {
6897     // If the primary and result isn't used, don't bother using X86ISD::AND,
6898     // because a TEST instruction will be better.
6899     bool NonFlagUse = false;
6900     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6901            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6902       SDNode *User = *UI;
6903       unsigned UOpNo = UI.getOperandNo();
6904       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6905         // Look pass truncate.
6906         UOpNo = User->use_begin().getOperandNo();
6907         User = *User->use_begin();
6908       }
6909
6910       if (User->getOpcode() != ISD::BRCOND &&
6911           User->getOpcode() != ISD::SETCC &&
6912           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6913         NonFlagUse = true;
6914         break;
6915       }
6916     }
6917
6918     if (!NonFlagUse)
6919       break;
6920   }
6921     // FALL THROUGH
6922   case ISD::SUB:
6923   case ISD::OR:
6924   case ISD::XOR:
6925     // Due to the ISEL shortcoming noted above, be conservative if this op is
6926     // likely to be selected as part of a load-modify-store instruction.
6927     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6928            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6929       if (UI->getOpcode() == ISD::STORE)
6930         goto default_case;
6931
6932     // Otherwise use a regular EFLAGS-setting instruction.
6933     switch (Op.getNode()->getOpcode()) {
6934     default: llvm_unreachable("unexpected operator!");
6935     case ISD::SUB: Opcode = X86ISD::SUB; break;
6936     case ISD::OR:  Opcode = X86ISD::OR;  break;
6937     case ISD::XOR: Opcode = X86ISD::XOR; break;
6938     case ISD::AND: Opcode = X86ISD::AND; break;
6939     }
6940
6941     NumOperands = 2;
6942     break;
6943   case X86ISD::ADD:
6944   case X86ISD::SUB:
6945   case X86ISD::INC:
6946   case X86ISD::DEC:
6947   case X86ISD::OR:
6948   case X86ISD::XOR:
6949   case X86ISD::AND:
6950     return SDValue(Op.getNode(), 1);
6951   default:
6952   default_case:
6953     break;
6954   }
6955
6956   if (Opcode == 0)
6957     // Emit a CMP with 0, which is the TEST pattern.
6958     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6959                        DAG.getConstant(0, Op.getValueType()));
6960
6961   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6962   SmallVector<SDValue, 4> Ops;
6963   for (unsigned i = 0; i != NumOperands; ++i)
6964     Ops.push_back(Op.getOperand(i));
6965
6966   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6967   DAG.ReplaceAllUsesWith(Op, New);
6968   return SDValue(New.getNode(), 1);
6969 }
6970
6971 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6972 /// equivalent.
6973 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6974                                    SelectionDAG &DAG) const {
6975   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6976     if (C->getAPIntValue() == 0)
6977       return EmitTest(Op0, X86CC, DAG);
6978
6979   DebugLoc dl = Op0.getDebugLoc();
6980   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6981 }
6982
6983 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6984 /// if it's possible.
6985 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6986                                      DebugLoc dl, SelectionDAG &DAG) const {
6987   SDValue Op0 = And.getOperand(0);
6988   SDValue Op1 = And.getOperand(1);
6989   if (Op0.getOpcode() == ISD::TRUNCATE)
6990     Op0 = Op0.getOperand(0);
6991   if (Op1.getOpcode() == ISD::TRUNCATE)
6992     Op1 = Op1.getOperand(0);
6993
6994   SDValue LHS, RHS;
6995   if (Op1.getOpcode() == ISD::SHL)
6996     std::swap(Op0, Op1);
6997   if (Op0.getOpcode() == ISD::SHL) {
6998     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6999       if (And00C->getZExtValue() == 1) {
7000         // If we looked past a truncate, check that it's only truncating away
7001         // known zeros.
7002         unsigned BitWidth = Op0.getValueSizeInBits();
7003         unsigned AndBitWidth = And.getValueSizeInBits();
7004         if (BitWidth > AndBitWidth) {
7005           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
7006           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
7007           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
7008             return SDValue();
7009         }
7010         LHS = Op1;
7011         RHS = Op0.getOperand(1);
7012       }
7013   } else if (Op1.getOpcode() == ISD::Constant) {
7014     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
7015     SDValue AndLHS = Op0;
7016     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
7017       LHS = AndLHS.getOperand(0);
7018       RHS = AndLHS.getOperand(1);
7019     }
7020   }
7021
7022   if (LHS.getNode()) {
7023     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
7024     // instruction.  Since the shift amount is in-range-or-undefined, we know
7025     // that doing a bittest on the i32 value is ok.  We extend to i32 because
7026     // the encoding for the i16 version is larger than the i32 version.
7027     // Also promote i16 to i32 for performance / code size reason.
7028     if (LHS.getValueType() == MVT::i8 ||
7029         LHS.getValueType() == MVT::i16)
7030       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7031
7032     // If the operand types disagree, extend the shift amount to match.  Since
7033     // BT ignores high bits (like shifts) we can use anyextend.
7034     if (LHS.getValueType() != RHS.getValueType())
7035       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7036
7037     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7038     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7039     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7040                        DAG.getConstant(Cond, MVT::i8), BT);
7041   }
7042
7043   return SDValue();
7044 }
7045
7046 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7047   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7048   SDValue Op0 = Op.getOperand(0);
7049   SDValue Op1 = Op.getOperand(1);
7050   DebugLoc dl = Op.getDebugLoc();
7051   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7052
7053   // Optimize to BT if possible.
7054   // Lower (X & (1 << N)) == 0 to BT(X, N).
7055   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7056   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7057   if (Op0.getOpcode() == ISD::AND &&
7058       Op0.hasOneUse() &&
7059       Op1.getOpcode() == ISD::Constant &&
7060       cast<ConstantSDNode>(Op1)->isNullValue() &&
7061       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7062     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7063     if (NewSetCC.getNode())
7064       return NewSetCC;
7065   }
7066
7067   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
7068   if (Op0.getOpcode() == X86ISD::SETCC &&
7069       Op1.getOpcode() == ISD::Constant &&
7070       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7071        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7072       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7073     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7074     bool Invert = (CC == ISD::SETNE) ^
7075       cast<ConstantSDNode>(Op1)->isNullValue();
7076     if (Invert)
7077       CCode = X86::GetOppositeBranchCondition(CCode);
7078     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7079                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7080   }
7081
7082   bool isFP = Op1.getValueType().isFloatingPoint();
7083   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7084   if (X86CC == X86::COND_INVALID)
7085     return SDValue();
7086
7087   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
7088
7089   // Use sbb x, x to materialize carry bit into a GPR.
7090   if (X86CC == X86::COND_B)
7091     return DAG.getNode(ISD::AND, dl, MVT::i8,
7092                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
7093                                    DAG.getConstant(X86CC, MVT::i8), Cond),
7094                        DAG.getConstant(1, MVT::i8));
7095
7096   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7097                      DAG.getConstant(X86CC, MVT::i8), Cond);
7098 }
7099
7100 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7101   SDValue Cond;
7102   SDValue Op0 = Op.getOperand(0);
7103   SDValue Op1 = Op.getOperand(1);
7104   SDValue CC = Op.getOperand(2);
7105   EVT VT = Op.getValueType();
7106   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7107   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7108   DebugLoc dl = Op.getDebugLoc();
7109
7110   if (isFP) {
7111     unsigned SSECC = 8;
7112     EVT VT0 = Op0.getValueType();
7113     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7114     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7115     bool Swap = false;
7116
7117     switch (SetCCOpcode) {
7118     default: break;
7119     case ISD::SETOEQ:
7120     case ISD::SETEQ:  SSECC = 0; break;
7121     case ISD::SETOGT:
7122     case ISD::SETGT: Swap = true; // Fallthrough
7123     case ISD::SETLT:
7124     case ISD::SETOLT: SSECC = 1; break;
7125     case ISD::SETOGE:
7126     case ISD::SETGE: Swap = true; // Fallthrough
7127     case ISD::SETLE:
7128     case ISD::SETOLE: SSECC = 2; break;
7129     case ISD::SETUO:  SSECC = 3; break;
7130     case ISD::SETUNE:
7131     case ISD::SETNE:  SSECC = 4; break;
7132     case ISD::SETULE: Swap = true;
7133     case ISD::SETUGE: SSECC = 5; break;
7134     case ISD::SETULT: Swap = true;
7135     case ISD::SETUGT: SSECC = 6; break;
7136     case ISD::SETO:   SSECC = 7; break;
7137     }
7138     if (Swap)
7139       std::swap(Op0, Op1);
7140
7141     // In the two special cases we can't handle, emit two comparisons.
7142     if (SSECC == 8) {
7143       if (SetCCOpcode == ISD::SETUEQ) {
7144         SDValue UNORD, EQ;
7145         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7146         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7147         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7148       }
7149       else if (SetCCOpcode == ISD::SETONE) {
7150         SDValue ORD, NEQ;
7151         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7152         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7153         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7154       }
7155       llvm_unreachable("Illegal FP comparison");
7156     }
7157     // Handle all other FP comparisons here.
7158     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7159   }
7160
7161   // We are handling one of the integer comparisons here.  Since SSE only has
7162   // GT and EQ comparisons for integer, swapping operands and multiple
7163   // operations may be required for some comparisons.
7164   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7165   bool Swap = false, Invert = false, FlipSigns = false;
7166
7167   switch (VT.getSimpleVT().SimpleTy) {
7168   default: break;
7169   case MVT::v8i8:
7170   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7171   case MVT::v4i16:
7172   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7173   case MVT::v2i32:
7174   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7175   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7176   }
7177
7178   switch (SetCCOpcode) {
7179   default: break;
7180   case ISD::SETNE:  Invert = true;
7181   case ISD::SETEQ:  Opc = EQOpc; break;
7182   case ISD::SETLT:  Swap = true;
7183   case ISD::SETGT:  Opc = GTOpc; break;
7184   case ISD::SETGE:  Swap = true;
7185   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7186   case ISD::SETULT: Swap = true;
7187   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7188   case ISD::SETUGE: Swap = true;
7189   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7190   }
7191   if (Swap)
7192     std::swap(Op0, Op1);
7193
7194   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7195   // bits of the inputs before performing those operations.
7196   if (FlipSigns) {
7197     EVT EltVT = VT.getVectorElementType();
7198     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7199                                       EltVT);
7200     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7201     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7202                                     SignBits.size());
7203     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7204     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7205   }
7206
7207   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7208
7209   // If the logical-not of the result is required, perform that now.
7210   if (Invert)
7211     Result = DAG.getNOT(dl, Result, VT);
7212
7213   return Result;
7214 }
7215
7216 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7217 static bool isX86LogicalCmp(SDValue Op) {
7218   unsigned Opc = Op.getNode()->getOpcode();
7219   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7220     return true;
7221   if (Op.getResNo() == 1 &&
7222       (Opc == X86ISD::ADD ||
7223        Opc == X86ISD::SUB ||
7224        Opc == X86ISD::SMUL ||
7225        Opc == X86ISD::UMUL ||
7226        Opc == X86ISD::INC ||
7227        Opc == X86ISD::DEC ||
7228        Opc == X86ISD::OR ||
7229        Opc == X86ISD::XOR ||
7230        Opc == X86ISD::AND))
7231     return true;
7232
7233   return false;
7234 }
7235
7236 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7237   bool addTest = true;
7238   SDValue Cond  = Op.getOperand(0);
7239   DebugLoc dl = Op.getDebugLoc();
7240   SDValue CC;
7241
7242   if (Cond.getOpcode() == ISD::SETCC) {
7243     SDValue NewCond = LowerSETCC(Cond, DAG);
7244     if (NewCond.getNode())
7245       Cond = NewCond;
7246   }
7247
7248   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
7249   SDValue Op1 = Op.getOperand(1);
7250   SDValue Op2 = Op.getOperand(2);
7251   if (Cond.getOpcode() == X86ISD::SETCC &&
7252       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
7253     SDValue Cmp = Cond.getOperand(1);
7254     if (Cmp.getOpcode() == X86ISD::CMP) {
7255       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
7256       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7257       ConstantSDNode *RHSC =
7258         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
7259       if (N1C && N1C->isAllOnesValue() &&
7260           N2C && N2C->isNullValue() &&
7261           RHSC && RHSC->isNullValue()) {
7262         SDValue CmpOp0 = Cmp.getOperand(0);
7263         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7264                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7265         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
7266                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7267       }
7268     }
7269   }
7270
7271   // Look pass (and (setcc_carry (cmp ...)), 1).
7272   if (Cond.getOpcode() == ISD::AND &&
7273       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7274     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7275     if (C && C->getAPIntValue() == 1)
7276       Cond = Cond.getOperand(0);
7277   }
7278
7279   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7280   // setting operand in place of the X86ISD::SETCC.
7281   if (Cond.getOpcode() == X86ISD::SETCC ||
7282       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7283     CC = Cond.getOperand(0);
7284
7285     SDValue Cmp = Cond.getOperand(1);
7286     unsigned Opc = Cmp.getOpcode();
7287     EVT VT = Op.getValueType();
7288
7289     bool IllegalFPCMov = false;
7290     if (VT.isFloatingPoint() && !VT.isVector() &&
7291         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7292       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7293
7294     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7295         Opc == X86ISD::BT) { // FIXME
7296       Cond = Cmp;
7297       addTest = false;
7298     }
7299   }
7300
7301   if (addTest) {
7302     // Look pass the truncate.
7303     if (Cond.getOpcode() == ISD::TRUNCATE)
7304       Cond = Cond.getOperand(0);
7305
7306     // We know the result of AND is compared against zero. Try to match
7307     // it to BT.
7308     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7309       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7310       if (NewSetCC.getNode()) {
7311         CC = NewSetCC.getOperand(0);
7312         Cond = NewSetCC.getOperand(1);
7313         addTest = false;
7314       }
7315     }
7316   }
7317
7318   if (addTest) {
7319     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7320     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7321   }
7322
7323   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7324   // condition is true.
7325   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
7326   SDValue Ops[] = { Op2, Op1, CC, Cond };
7327   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
7328 }
7329
7330 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7331 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7332 // from the AND / OR.
7333 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7334   Opc = Op.getOpcode();
7335   if (Opc != ISD::OR && Opc != ISD::AND)
7336     return false;
7337   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7338           Op.getOperand(0).hasOneUse() &&
7339           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7340           Op.getOperand(1).hasOneUse());
7341 }
7342
7343 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7344 // 1 and that the SETCC node has a single use.
7345 static bool isXor1OfSetCC(SDValue Op) {
7346   if (Op.getOpcode() != ISD::XOR)
7347     return false;
7348   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7349   if (N1C && N1C->getAPIntValue() == 1) {
7350     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7351       Op.getOperand(0).hasOneUse();
7352   }
7353   return false;
7354 }
7355
7356 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7357   bool addTest = true;
7358   SDValue Chain = Op.getOperand(0);
7359   SDValue Cond  = Op.getOperand(1);
7360   SDValue Dest  = Op.getOperand(2);
7361   DebugLoc dl = Op.getDebugLoc();
7362   SDValue CC;
7363
7364   if (Cond.getOpcode() == ISD::SETCC) {
7365     SDValue NewCond = LowerSETCC(Cond, DAG);
7366     if (NewCond.getNode())
7367       Cond = NewCond;
7368   }
7369 #if 0
7370   // FIXME: LowerXALUO doesn't handle these!!
7371   else if (Cond.getOpcode() == X86ISD::ADD  ||
7372            Cond.getOpcode() == X86ISD::SUB  ||
7373            Cond.getOpcode() == X86ISD::SMUL ||
7374            Cond.getOpcode() == X86ISD::UMUL)
7375     Cond = LowerXALUO(Cond, DAG);
7376 #endif
7377
7378   // Look pass (and (setcc_carry (cmp ...)), 1).
7379   if (Cond.getOpcode() == ISD::AND &&
7380       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7381     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7382     if (C && C->getAPIntValue() == 1)
7383       Cond = Cond.getOperand(0);
7384   }
7385
7386   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7387   // setting operand in place of the X86ISD::SETCC.
7388   if (Cond.getOpcode() == X86ISD::SETCC ||
7389       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7390     CC = Cond.getOperand(0);
7391
7392     SDValue Cmp = Cond.getOperand(1);
7393     unsigned Opc = Cmp.getOpcode();
7394     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7395     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7396       Cond = Cmp;
7397       addTest = false;
7398     } else {
7399       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7400       default: break;
7401       case X86::COND_O:
7402       case X86::COND_B:
7403         // These can only come from an arithmetic instruction with overflow,
7404         // e.g. SADDO, UADDO.
7405         Cond = Cond.getNode()->getOperand(1);
7406         addTest = false;
7407         break;
7408       }
7409     }
7410   } else {
7411     unsigned CondOpc;
7412     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7413       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7414       if (CondOpc == ISD::OR) {
7415         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7416         // two branches instead of an explicit OR instruction with a
7417         // separate test.
7418         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7419             isX86LogicalCmp(Cmp)) {
7420           CC = Cond.getOperand(0).getOperand(0);
7421           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7422                               Chain, Dest, CC, Cmp);
7423           CC = Cond.getOperand(1).getOperand(0);
7424           Cond = Cmp;
7425           addTest = false;
7426         }
7427       } else { // ISD::AND
7428         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7429         // two branches instead of an explicit AND instruction with a
7430         // separate test. However, we only do this if this block doesn't
7431         // have a fall-through edge, because this requires an explicit
7432         // jmp when the condition is false.
7433         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7434             isX86LogicalCmp(Cmp) &&
7435             Op.getNode()->hasOneUse()) {
7436           X86::CondCode CCode =
7437             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7438           CCode = X86::GetOppositeBranchCondition(CCode);
7439           CC = DAG.getConstant(CCode, MVT::i8);
7440           SDNode *User = *Op.getNode()->use_begin();
7441           // Look for an unconditional branch following this conditional branch.
7442           // We need this because we need to reverse the successors in order
7443           // to implement FCMP_OEQ.
7444           if (User->getOpcode() == ISD::BR) {
7445             SDValue FalseBB = User->getOperand(1);
7446             SDNode *NewBR =
7447               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7448             assert(NewBR == User);
7449             (void)NewBR;
7450             Dest = FalseBB;
7451
7452             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7453                                 Chain, Dest, CC, Cmp);
7454             X86::CondCode CCode =
7455               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7456             CCode = X86::GetOppositeBranchCondition(CCode);
7457             CC = DAG.getConstant(CCode, MVT::i8);
7458             Cond = Cmp;
7459             addTest = false;
7460           }
7461         }
7462       }
7463     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7464       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7465       // It should be transformed during dag combiner except when the condition
7466       // is set by a arithmetics with overflow node.
7467       X86::CondCode CCode =
7468         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7469       CCode = X86::GetOppositeBranchCondition(CCode);
7470       CC = DAG.getConstant(CCode, MVT::i8);
7471       Cond = Cond.getOperand(0).getOperand(1);
7472       addTest = false;
7473     }
7474   }
7475
7476   if (addTest) {
7477     // Look pass the truncate.
7478     if (Cond.getOpcode() == ISD::TRUNCATE)
7479       Cond = Cond.getOperand(0);
7480
7481     // We know the result of AND is compared against zero. Try to match
7482     // it to BT.
7483     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7484       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7485       if (NewSetCC.getNode()) {
7486         CC = NewSetCC.getOperand(0);
7487         Cond = NewSetCC.getOperand(1);
7488         addTest = false;
7489       }
7490     }
7491   }
7492
7493   if (addTest) {
7494     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7495     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7496   }
7497   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7498                      Chain, Dest, CC, Cond);
7499 }
7500
7501
7502 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7503 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7504 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7505 // that the guard pages used by the OS virtual memory manager are allocated in
7506 // correct sequence.
7507 SDValue
7508 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7509                                            SelectionDAG &DAG) const {
7510   assert(Subtarget->isTargetCygMing() &&
7511          "This should be used only on Cygwin/Mingw targets");
7512   DebugLoc dl = Op.getDebugLoc();
7513
7514   // Get the inputs.
7515   SDValue Chain = Op.getOperand(0);
7516   SDValue Size  = Op.getOperand(1);
7517   // FIXME: Ensure alignment here
7518
7519   SDValue Flag;
7520
7521   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7522
7523   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7524   Flag = Chain.getValue(1);
7525
7526   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7527
7528   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7529   Flag = Chain.getValue(1);
7530
7531   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7532
7533   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7534   return DAG.getMergeValues(Ops1, 2, dl);
7535 }
7536
7537 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7538   MachineFunction &MF = DAG.getMachineFunction();
7539   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7540
7541   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7542   DebugLoc dl = Op.getDebugLoc();
7543
7544   if (!Subtarget->is64Bit()) {
7545     // vastart just stores the address of the VarArgsFrameIndex slot into the
7546     // memory location argument.
7547     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7548                                    getPointerTy());
7549     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
7550                         false, false, 0);
7551   }
7552
7553   // __va_list_tag:
7554   //   gp_offset         (0 - 6 * 8)
7555   //   fp_offset         (48 - 48 + 8 * 16)
7556   //   overflow_arg_area (point to parameters coming in memory).
7557   //   reg_save_area
7558   SmallVector<SDValue, 8> MemOps;
7559   SDValue FIN = Op.getOperand(1);
7560   // Store gp_offset
7561   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
7562                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7563                                                MVT::i32),
7564                                FIN, SV, 0, false, false, 0);
7565   MemOps.push_back(Store);
7566
7567   // Store fp_offset
7568   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7569                     FIN, DAG.getIntPtrConstant(4));
7570   Store = DAG.getStore(Op.getOperand(0), dl,
7571                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7572                                        MVT::i32),
7573                        FIN, SV, 4, false, false, 0);
7574   MemOps.push_back(Store);
7575
7576   // Store ptr to overflow_arg_area
7577   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7578                     FIN, DAG.getIntPtrConstant(4));
7579   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7580                                     getPointerTy());
7581   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 8,
7582                        false, false, 0);
7583   MemOps.push_back(Store);
7584
7585   // Store ptr to reg_save_area.
7586   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7587                     FIN, DAG.getIntPtrConstant(8));
7588   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7589                                     getPointerTy());
7590   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 16,
7591                        false, false, 0);
7592   MemOps.push_back(Store);
7593   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
7594                      &MemOps[0], MemOps.size());
7595 }
7596
7597 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7598   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7599   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
7600
7601   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
7602   return SDValue();
7603 }
7604
7605 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7606   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7607   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7608   SDValue Chain = Op.getOperand(0);
7609   SDValue DstPtr = Op.getOperand(1);
7610   SDValue SrcPtr = Op.getOperand(2);
7611   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7612   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7613   DebugLoc DL = Op.getDebugLoc();
7614
7615   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
7616                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7617                        false,
7618                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
7619 }
7620
7621 SDValue
7622 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7623   DebugLoc dl = Op.getDebugLoc();
7624   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7625   switch (IntNo) {
7626   default: return SDValue();    // Don't custom lower most intrinsics.
7627   // Comparison intrinsics.
7628   case Intrinsic::x86_sse_comieq_ss:
7629   case Intrinsic::x86_sse_comilt_ss:
7630   case Intrinsic::x86_sse_comile_ss:
7631   case Intrinsic::x86_sse_comigt_ss:
7632   case Intrinsic::x86_sse_comige_ss:
7633   case Intrinsic::x86_sse_comineq_ss:
7634   case Intrinsic::x86_sse_ucomieq_ss:
7635   case Intrinsic::x86_sse_ucomilt_ss:
7636   case Intrinsic::x86_sse_ucomile_ss:
7637   case Intrinsic::x86_sse_ucomigt_ss:
7638   case Intrinsic::x86_sse_ucomige_ss:
7639   case Intrinsic::x86_sse_ucomineq_ss:
7640   case Intrinsic::x86_sse2_comieq_sd:
7641   case Intrinsic::x86_sse2_comilt_sd:
7642   case Intrinsic::x86_sse2_comile_sd:
7643   case Intrinsic::x86_sse2_comigt_sd:
7644   case Intrinsic::x86_sse2_comige_sd:
7645   case Intrinsic::x86_sse2_comineq_sd:
7646   case Intrinsic::x86_sse2_ucomieq_sd:
7647   case Intrinsic::x86_sse2_ucomilt_sd:
7648   case Intrinsic::x86_sse2_ucomile_sd:
7649   case Intrinsic::x86_sse2_ucomigt_sd:
7650   case Intrinsic::x86_sse2_ucomige_sd:
7651   case Intrinsic::x86_sse2_ucomineq_sd: {
7652     unsigned Opc = 0;
7653     ISD::CondCode CC = ISD::SETCC_INVALID;
7654     switch (IntNo) {
7655     default: break;
7656     case Intrinsic::x86_sse_comieq_ss:
7657     case Intrinsic::x86_sse2_comieq_sd:
7658       Opc = X86ISD::COMI;
7659       CC = ISD::SETEQ;
7660       break;
7661     case Intrinsic::x86_sse_comilt_ss:
7662     case Intrinsic::x86_sse2_comilt_sd:
7663       Opc = X86ISD::COMI;
7664       CC = ISD::SETLT;
7665       break;
7666     case Intrinsic::x86_sse_comile_ss:
7667     case Intrinsic::x86_sse2_comile_sd:
7668       Opc = X86ISD::COMI;
7669       CC = ISD::SETLE;
7670       break;
7671     case Intrinsic::x86_sse_comigt_ss:
7672     case Intrinsic::x86_sse2_comigt_sd:
7673       Opc = X86ISD::COMI;
7674       CC = ISD::SETGT;
7675       break;
7676     case Intrinsic::x86_sse_comige_ss:
7677     case Intrinsic::x86_sse2_comige_sd:
7678       Opc = X86ISD::COMI;
7679       CC = ISD::SETGE;
7680       break;
7681     case Intrinsic::x86_sse_comineq_ss:
7682     case Intrinsic::x86_sse2_comineq_sd:
7683       Opc = X86ISD::COMI;
7684       CC = ISD::SETNE;
7685       break;
7686     case Intrinsic::x86_sse_ucomieq_ss:
7687     case Intrinsic::x86_sse2_ucomieq_sd:
7688       Opc = X86ISD::UCOMI;
7689       CC = ISD::SETEQ;
7690       break;
7691     case Intrinsic::x86_sse_ucomilt_ss:
7692     case Intrinsic::x86_sse2_ucomilt_sd:
7693       Opc = X86ISD::UCOMI;
7694       CC = ISD::SETLT;
7695       break;
7696     case Intrinsic::x86_sse_ucomile_ss:
7697     case Intrinsic::x86_sse2_ucomile_sd:
7698       Opc = X86ISD::UCOMI;
7699       CC = ISD::SETLE;
7700       break;
7701     case Intrinsic::x86_sse_ucomigt_ss:
7702     case Intrinsic::x86_sse2_ucomigt_sd:
7703       Opc = X86ISD::UCOMI;
7704       CC = ISD::SETGT;
7705       break;
7706     case Intrinsic::x86_sse_ucomige_ss:
7707     case Intrinsic::x86_sse2_ucomige_sd:
7708       Opc = X86ISD::UCOMI;
7709       CC = ISD::SETGE;
7710       break;
7711     case Intrinsic::x86_sse_ucomineq_ss:
7712     case Intrinsic::x86_sse2_ucomineq_sd:
7713       Opc = X86ISD::UCOMI;
7714       CC = ISD::SETNE;
7715       break;
7716     }
7717
7718     SDValue LHS = Op.getOperand(1);
7719     SDValue RHS = Op.getOperand(2);
7720     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7721     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7722     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7723     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7724                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7725     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7726   }
7727   // ptest and testp intrinsics. The intrinsic these come from are designed to
7728   // return an integer value, not just an instruction so lower it to the ptest
7729   // or testp pattern and a setcc for the result.
7730   case Intrinsic::x86_sse41_ptestz:
7731   case Intrinsic::x86_sse41_ptestc:
7732   case Intrinsic::x86_sse41_ptestnzc:
7733   case Intrinsic::x86_avx_ptestz_256:
7734   case Intrinsic::x86_avx_ptestc_256:
7735   case Intrinsic::x86_avx_ptestnzc_256:
7736   case Intrinsic::x86_avx_vtestz_ps:
7737   case Intrinsic::x86_avx_vtestc_ps:
7738   case Intrinsic::x86_avx_vtestnzc_ps:
7739   case Intrinsic::x86_avx_vtestz_pd:
7740   case Intrinsic::x86_avx_vtestc_pd:
7741   case Intrinsic::x86_avx_vtestnzc_pd:
7742   case Intrinsic::x86_avx_vtestz_ps_256:
7743   case Intrinsic::x86_avx_vtestc_ps_256:
7744   case Intrinsic::x86_avx_vtestnzc_ps_256:
7745   case Intrinsic::x86_avx_vtestz_pd_256:
7746   case Intrinsic::x86_avx_vtestc_pd_256:
7747   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7748     bool IsTestPacked = false;
7749     unsigned X86CC = 0;
7750     switch (IntNo) {
7751     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7752     case Intrinsic::x86_avx_vtestz_ps:
7753     case Intrinsic::x86_avx_vtestz_pd:
7754     case Intrinsic::x86_avx_vtestz_ps_256:
7755     case Intrinsic::x86_avx_vtestz_pd_256:
7756       IsTestPacked = true; // Fallthrough
7757     case Intrinsic::x86_sse41_ptestz:
7758     case Intrinsic::x86_avx_ptestz_256:
7759       // ZF = 1
7760       X86CC = X86::COND_E;
7761       break;
7762     case Intrinsic::x86_avx_vtestc_ps:
7763     case Intrinsic::x86_avx_vtestc_pd:
7764     case Intrinsic::x86_avx_vtestc_ps_256:
7765     case Intrinsic::x86_avx_vtestc_pd_256:
7766       IsTestPacked = true; // Fallthrough
7767     case Intrinsic::x86_sse41_ptestc:
7768     case Intrinsic::x86_avx_ptestc_256:
7769       // CF = 1
7770       X86CC = X86::COND_B;
7771       break;
7772     case Intrinsic::x86_avx_vtestnzc_ps:
7773     case Intrinsic::x86_avx_vtestnzc_pd:
7774     case Intrinsic::x86_avx_vtestnzc_ps_256:
7775     case Intrinsic::x86_avx_vtestnzc_pd_256:
7776       IsTestPacked = true; // Fallthrough
7777     case Intrinsic::x86_sse41_ptestnzc:
7778     case Intrinsic::x86_avx_ptestnzc_256:
7779       // ZF and CF = 0
7780       X86CC = X86::COND_A;
7781       break;
7782     }
7783
7784     SDValue LHS = Op.getOperand(1);
7785     SDValue RHS = Op.getOperand(2);
7786     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7787     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7788     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7789     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7790     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7791   }
7792
7793   // Fix vector shift instructions where the last operand is a non-immediate
7794   // i32 value.
7795   case Intrinsic::x86_sse2_pslli_w:
7796   case Intrinsic::x86_sse2_pslli_d:
7797   case Intrinsic::x86_sse2_pslli_q:
7798   case Intrinsic::x86_sse2_psrli_w:
7799   case Intrinsic::x86_sse2_psrli_d:
7800   case Intrinsic::x86_sse2_psrli_q:
7801   case Intrinsic::x86_sse2_psrai_w:
7802   case Intrinsic::x86_sse2_psrai_d:
7803   case Intrinsic::x86_mmx_pslli_w:
7804   case Intrinsic::x86_mmx_pslli_d:
7805   case Intrinsic::x86_mmx_pslli_q:
7806   case Intrinsic::x86_mmx_psrli_w:
7807   case Intrinsic::x86_mmx_psrli_d:
7808   case Intrinsic::x86_mmx_psrli_q:
7809   case Intrinsic::x86_mmx_psrai_w:
7810   case Intrinsic::x86_mmx_psrai_d: {
7811     SDValue ShAmt = Op.getOperand(2);
7812     if (isa<ConstantSDNode>(ShAmt))
7813       return SDValue();
7814
7815     unsigned NewIntNo = 0;
7816     EVT ShAmtVT = MVT::v4i32;
7817     switch (IntNo) {
7818     case Intrinsic::x86_sse2_pslli_w:
7819       NewIntNo = Intrinsic::x86_sse2_psll_w;
7820       break;
7821     case Intrinsic::x86_sse2_pslli_d:
7822       NewIntNo = Intrinsic::x86_sse2_psll_d;
7823       break;
7824     case Intrinsic::x86_sse2_pslli_q:
7825       NewIntNo = Intrinsic::x86_sse2_psll_q;
7826       break;
7827     case Intrinsic::x86_sse2_psrli_w:
7828       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7829       break;
7830     case Intrinsic::x86_sse2_psrli_d:
7831       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7832       break;
7833     case Intrinsic::x86_sse2_psrli_q:
7834       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7835       break;
7836     case Intrinsic::x86_sse2_psrai_w:
7837       NewIntNo = Intrinsic::x86_sse2_psra_w;
7838       break;
7839     case Intrinsic::x86_sse2_psrai_d:
7840       NewIntNo = Intrinsic::x86_sse2_psra_d;
7841       break;
7842     default: {
7843       ShAmtVT = MVT::v2i32;
7844       switch (IntNo) {
7845       case Intrinsic::x86_mmx_pslli_w:
7846         NewIntNo = Intrinsic::x86_mmx_psll_w;
7847         break;
7848       case Intrinsic::x86_mmx_pslli_d:
7849         NewIntNo = Intrinsic::x86_mmx_psll_d;
7850         break;
7851       case Intrinsic::x86_mmx_pslli_q:
7852         NewIntNo = Intrinsic::x86_mmx_psll_q;
7853         break;
7854       case Intrinsic::x86_mmx_psrli_w:
7855         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7856         break;
7857       case Intrinsic::x86_mmx_psrli_d:
7858         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7859         break;
7860       case Intrinsic::x86_mmx_psrli_q:
7861         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7862         break;
7863       case Intrinsic::x86_mmx_psrai_w:
7864         NewIntNo = Intrinsic::x86_mmx_psra_w;
7865         break;
7866       case Intrinsic::x86_mmx_psrai_d:
7867         NewIntNo = Intrinsic::x86_mmx_psra_d;
7868         break;
7869       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7870       }
7871       break;
7872     }
7873     }
7874
7875     // The vector shift intrinsics with scalars uses 32b shift amounts but
7876     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7877     // to be zero.
7878     SDValue ShOps[4];
7879     ShOps[0] = ShAmt;
7880     ShOps[1] = DAG.getConstant(0, MVT::i32);
7881     if (ShAmtVT == MVT::v4i32) {
7882       ShOps[2] = DAG.getUNDEF(MVT::i32);
7883       ShOps[3] = DAG.getUNDEF(MVT::i32);
7884       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7885     } else {
7886       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7887     }
7888
7889     EVT VT = Op.getValueType();
7890     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7891     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7892                        DAG.getConstant(NewIntNo, MVT::i32),
7893                        Op.getOperand(1), ShAmt);
7894   }
7895   }
7896 }
7897
7898 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7899                                            SelectionDAG &DAG) const {
7900   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7901   MFI->setReturnAddressIsTaken(true);
7902
7903   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7904   DebugLoc dl = Op.getDebugLoc();
7905
7906   if (Depth > 0) {
7907     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7908     SDValue Offset =
7909       DAG.getConstant(TD->getPointerSize(),
7910                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7911     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7912                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7913                                    FrameAddr, Offset),
7914                        MachinePointerInfo(), false, false, 0);
7915   }
7916
7917   // Just load the return address.
7918   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7919   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7920                      RetAddrFI, MachinePointerInfo(), false, false, 0);
7921 }
7922
7923 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7924   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7925   MFI->setFrameAddressIsTaken(true);
7926
7927   EVT VT = Op.getValueType();
7928   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7929   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7930   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7931   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7932   while (Depth--)
7933     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
7934                             MachinePointerInfo(),
7935                             false, false, 0);
7936   return FrameAddr;
7937 }
7938
7939 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7940                                                      SelectionDAG &DAG) const {
7941   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7942 }
7943
7944 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7945   MachineFunction &MF = DAG.getMachineFunction();
7946   SDValue Chain     = Op.getOperand(0);
7947   SDValue Offset    = Op.getOperand(1);
7948   SDValue Handler   = Op.getOperand(2);
7949   DebugLoc dl       = Op.getDebugLoc();
7950
7951   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7952                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7953                                      getPointerTy());
7954   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7955
7956   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7957                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7958   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7959   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7960   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7961   MF.getRegInfo().addLiveOut(StoreAddrReg);
7962
7963   return DAG.getNode(X86ISD::EH_RETURN, dl,
7964                      MVT::Other,
7965                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7966 }
7967
7968 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7969                                              SelectionDAG &DAG) const {
7970   SDValue Root = Op.getOperand(0);
7971   SDValue Trmp = Op.getOperand(1); // trampoline
7972   SDValue FPtr = Op.getOperand(2); // nested function
7973   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7974   DebugLoc dl  = Op.getDebugLoc();
7975
7976   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7977
7978   if (Subtarget->is64Bit()) {
7979     SDValue OutChains[6];
7980
7981     // Large code-model.
7982     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7983     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7984
7985     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7986     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7987
7988     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7989
7990     // Load the pointer to the nested function into R11.
7991     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7992     SDValue Addr = Trmp;
7993     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7994                                 Addr, TrmpAddr, 0, false, false, 0);
7995
7996     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7997                        DAG.getConstant(2, MVT::i64));
7998     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7999                                 false, false, 2);
8000
8001     // Load the 'nest' parameter value into R10.
8002     // R10 is specified in X86CallingConv.td
8003     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8004     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8005                        DAG.getConstant(10, MVT::i64));
8006     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8007                                 Addr, TrmpAddr, 10, false, false, 0);
8008
8009     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8010                        DAG.getConstant(12, MVT::i64));
8011     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
8012                                 false, false, 2);
8013
8014     // Jump to the nested function.
8015     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8016     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8017                        DAG.getConstant(20, MVT::i64));
8018     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8019                                 Addr, TrmpAddr, 20, false, false, 0);
8020
8021     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8022     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8023                        DAG.getConstant(22, MVT::i64));
8024     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8025                                 TrmpAddr, 22, false, false, 0);
8026
8027     SDValue Ops[] =
8028       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8029     return DAG.getMergeValues(Ops, 2, dl);
8030   } else {
8031     const Function *Func =
8032       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8033     CallingConv::ID CC = Func->getCallingConv();
8034     unsigned NestReg;
8035
8036     switch (CC) {
8037     default:
8038       llvm_unreachable("Unsupported calling convention");
8039     case CallingConv::C:
8040     case CallingConv::X86_StdCall: {
8041       // Pass 'nest' parameter in ECX.
8042       // Must be kept in sync with X86CallingConv.td
8043       NestReg = X86::ECX;
8044
8045       // Check that ECX wasn't needed by an 'inreg' parameter.
8046       const FunctionType *FTy = Func->getFunctionType();
8047       const AttrListPtr &Attrs = Func->getAttributes();
8048
8049       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8050         unsigned InRegCount = 0;
8051         unsigned Idx = 1;
8052
8053         for (FunctionType::param_iterator I = FTy->param_begin(),
8054              E = FTy->param_end(); I != E; ++I, ++Idx)
8055           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8056             // FIXME: should only count parameters that are lowered to integers.
8057             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8058
8059         if (InRegCount > 2) {
8060           report_fatal_error("Nest register in use - reduce number of inreg"
8061                              " parameters!");
8062         }
8063       }
8064       break;
8065     }
8066     case CallingConv::X86_FastCall:
8067     case CallingConv::X86_ThisCall:
8068     case CallingConv::Fast:
8069       // Pass 'nest' parameter in EAX.
8070       // Must be kept in sync with X86CallingConv.td
8071       NestReg = X86::EAX;
8072       break;
8073     }
8074
8075     SDValue OutChains[4];
8076     SDValue Addr, Disp;
8077
8078     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8079                        DAG.getConstant(10, MVT::i32));
8080     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8081
8082     // This is storing the opcode for MOV32ri.
8083     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8084     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
8085     OutChains[0] = DAG.getStore(Root, dl,
8086                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8087                                 Trmp, TrmpAddr, 0, false, false, 0);
8088
8089     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8090                        DAG.getConstant(1, MVT::i32));
8091     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
8092                                 false, false, 1);
8093
8094     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8095     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8096                        DAG.getConstant(5, MVT::i32));
8097     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8098                                 TrmpAddr, 5, false, false, 1);
8099
8100     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8101                        DAG.getConstant(6, MVT::i32));
8102     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
8103                                 false, false, 1);
8104
8105     SDValue Ops[] =
8106       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8107     return DAG.getMergeValues(Ops, 2, dl);
8108   }
8109 }
8110
8111 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8112                                             SelectionDAG &DAG) const {
8113   /*
8114    The rounding mode is in bits 11:10 of FPSR, and has the following
8115    settings:
8116      00 Round to nearest
8117      01 Round to -inf
8118      10 Round to +inf
8119      11 Round to 0
8120
8121   FLT_ROUNDS, on the other hand, expects the following:
8122     -1 Undefined
8123      0 Round to 0
8124      1 Round to nearest
8125      2 Round to +inf
8126      3 Round to -inf
8127
8128   To perform the conversion, we do:
8129     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8130   */
8131
8132   MachineFunction &MF = DAG.getMachineFunction();
8133   const TargetMachine &TM = MF.getTarget();
8134   const TargetFrameInfo &TFI = *TM.getFrameInfo();
8135   unsigned StackAlignment = TFI.getStackAlignment();
8136   EVT VT = Op.getValueType();
8137   DebugLoc dl = Op.getDebugLoc();
8138
8139   // Save FP Control Word to stack slot
8140   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8141   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8142
8143   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
8144                               DAG.getEntryNode(), StackSlot);
8145
8146   // Load FP Control Word from stack slot
8147   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot,
8148                             MachinePointerInfo(), false, false, 0);
8149
8150   // Transform as necessary
8151   SDValue CWD1 =
8152     DAG.getNode(ISD::SRL, dl, MVT::i16,
8153                 DAG.getNode(ISD::AND, dl, MVT::i16,
8154                             CWD, DAG.getConstant(0x800, MVT::i16)),
8155                 DAG.getConstant(11, MVT::i8));
8156   SDValue CWD2 =
8157     DAG.getNode(ISD::SRL, dl, MVT::i16,
8158                 DAG.getNode(ISD::AND, dl, MVT::i16,
8159                             CWD, DAG.getConstant(0x400, MVT::i16)),
8160                 DAG.getConstant(9, MVT::i8));
8161
8162   SDValue RetVal =
8163     DAG.getNode(ISD::AND, dl, MVT::i16,
8164                 DAG.getNode(ISD::ADD, dl, MVT::i16,
8165                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
8166                             DAG.getConstant(1, MVT::i16)),
8167                 DAG.getConstant(3, MVT::i16));
8168
8169
8170   return DAG.getNode((VT.getSizeInBits() < 16 ?
8171                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
8172 }
8173
8174 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8175   EVT VT = Op.getValueType();
8176   EVT OpVT = VT;
8177   unsigned NumBits = VT.getSizeInBits();
8178   DebugLoc dl = Op.getDebugLoc();
8179
8180   Op = Op.getOperand(0);
8181   if (VT == MVT::i8) {
8182     // Zero extend to i32 since there is not an i8 bsr.
8183     OpVT = MVT::i32;
8184     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8185   }
8186
8187   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8188   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8189   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8190
8191   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8192   SDValue Ops[] = {
8193     Op,
8194     DAG.getConstant(NumBits+NumBits-1, OpVT),
8195     DAG.getConstant(X86::COND_E, MVT::i8),
8196     Op.getValue(1)
8197   };
8198   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8199
8200   // Finally xor with NumBits-1.
8201   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8202
8203   if (VT == MVT::i8)
8204     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8205   return Op;
8206 }
8207
8208 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8209   EVT VT = Op.getValueType();
8210   EVT OpVT = VT;
8211   unsigned NumBits = VT.getSizeInBits();
8212   DebugLoc dl = Op.getDebugLoc();
8213
8214   Op = Op.getOperand(0);
8215   if (VT == MVT::i8) {
8216     OpVT = MVT::i32;
8217     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8218   }
8219
8220   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8221   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8222   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8223
8224   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8225   SDValue Ops[] = {
8226     Op,
8227     DAG.getConstant(NumBits, OpVT),
8228     DAG.getConstant(X86::COND_E, MVT::i8),
8229     Op.getValue(1)
8230   };
8231   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8232
8233   if (VT == MVT::i8)
8234     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8235   return Op;
8236 }
8237
8238 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8239   EVT VT = Op.getValueType();
8240   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8241   DebugLoc dl = Op.getDebugLoc();
8242
8243   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8244   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8245   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8246   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8247   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8248   //
8249   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8250   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8251   //  return AloBlo + AloBhi + AhiBlo;
8252
8253   SDValue A = Op.getOperand(0);
8254   SDValue B = Op.getOperand(1);
8255
8256   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8257                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8258                        A, DAG.getConstant(32, MVT::i32));
8259   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8260                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8261                        B, DAG.getConstant(32, MVT::i32));
8262   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8263                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8264                        A, B);
8265   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8266                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8267                        A, Bhi);
8268   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8269                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8270                        Ahi, B);
8271   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8272                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8273                        AloBhi, DAG.getConstant(32, MVT::i32));
8274   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8275                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8276                        AhiBlo, DAG.getConstant(32, MVT::i32));
8277   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8278   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8279   return Res;
8280 }
8281
8282 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8283   EVT VT = Op.getValueType();
8284   DebugLoc dl = Op.getDebugLoc();
8285   SDValue R = Op.getOperand(0);
8286
8287   LLVMContext *Context = DAG.getContext();
8288
8289   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8290
8291   if (VT == MVT::v4i32) {
8292     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8293                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8294                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8295
8296     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8297
8298     std::vector<Constant*> CV(4, CI);
8299     Constant *C = ConstantVector::get(CV);
8300     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8301     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8302                                  MachinePointerInfo::getConstantPool(),
8303                                  false, false, 16);
8304
8305     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8306     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
8307     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8308     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8309   }
8310   if (VT == MVT::v16i8) {
8311     // a = a << 5;
8312     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8313                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8314                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8315
8316     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8317     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8318
8319     std::vector<Constant*> CVM1(16, CM1);
8320     std::vector<Constant*> CVM2(16, CM2);
8321     Constant *C = ConstantVector::get(CVM1);
8322     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8323     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8324                             MachinePointerInfo::getConstantPool(),
8325                             false, false, 16);
8326
8327     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8328     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8329     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8330                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8331                     DAG.getConstant(4, MVT::i32));
8332     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8333                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8334                     R, M, Op);
8335     // a += a
8336     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8337
8338     C = ConstantVector::get(CVM2);
8339     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8340     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8341                     MachinePointerInfo::getConstantPool(),
8342                     false, false, 16);
8343
8344     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8345     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8346     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8347                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8348                     DAG.getConstant(2, MVT::i32));
8349     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8350                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8351                     R, M, Op);
8352     // a += a
8353     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8354
8355     // return pblendv(r, r+r, a);
8356     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8357                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8358                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8359     return R;
8360   }
8361   return SDValue();
8362 }
8363
8364 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8365   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8366   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8367   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8368   // has only one use.
8369   SDNode *N = Op.getNode();
8370   SDValue LHS = N->getOperand(0);
8371   SDValue RHS = N->getOperand(1);
8372   unsigned BaseOp = 0;
8373   unsigned Cond = 0;
8374   DebugLoc dl = Op.getDebugLoc();
8375
8376   switch (Op.getOpcode()) {
8377   default: llvm_unreachable("Unknown ovf instruction!");
8378   case ISD::SADDO:
8379     // A subtract of one will be selected as a INC. Note that INC doesn't
8380     // set CF, so we can't do this for UADDO.
8381     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8382       if (C->getAPIntValue() == 1) {
8383         BaseOp = X86ISD::INC;
8384         Cond = X86::COND_O;
8385         break;
8386       }
8387     BaseOp = X86ISD::ADD;
8388     Cond = X86::COND_O;
8389     break;
8390   case ISD::UADDO:
8391     BaseOp = X86ISD::ADD;
8392     Cond = X86::COND_B;
8393     break;
8394   case ISD::SSUBO:
8395     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8396     // set CF, so we can't do this for USUBO.
8397     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8398       if (C->getAPIntValue() == 1) {
8399         BaseOp = X86ISD::DEC;
8400         Cond = X86::COND_O;
8401         break;
8402       }
8403     BaseOp = X86ISD::SUB;
8404     Cond = X86::COND_O;
8405     break;
8406   case ISD::USUBO:
8407     BaseOp = X86ISD::SUB;
8408     Cond = X86::COND_B;
8409     break;
8410   case ISD::SMULO:
8411     BaseOp = X86ISD::SMUL;
8412     Cond = X86::COND_O;
8413     break;
8414   case ISD::UMULO:
8415     BaseOp = X86ISD::UMUL;
8416     Cond = X86::COND_B;
8417     break;
8418   }
8419
8420   // Also sets EFLAGS.
8421   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8422   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8423
8424   SDValue SetCC =
8425     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8426                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8427
8428   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8429   return Sum;
8430 }
8431
8432 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8433   DebugLoc dl = Op.getDebugLoc();
8434
8435   if (!Subtarget->hasSSE2()) {
8436     SDValue Chain = Op.getOperand(0);
8437     SDValue Zero = DAG.getConstant(0,
8438                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8439     SDValue Ops[] = {
8440       DAG.getRegister(X86::ESP, MVT::i32), // Base
8441       DAG.getTargetConstant(1, MVT::i8),   // Scale
8442       DAG.getRegister(0, MVT::i32),        // Index
8443       DAG.getTargetConstant(0, MVT::i32),  // Disp
8444       DAG.getRegister(0, MVT::i32),        // Segment.
8445       Zero,
8446       Chain
8447     };
8448     SDNode *Res =
8449       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8450                           array_lengthof(Ops));
8451     return SDValue(Res, 0);
8452   }
8453
8454   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8455   if (!isDev)
8456     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8457
8458   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8459   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8460   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8461   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8462
8463   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8464   if (!Op1 && !Op2 && !Op3 && Op4)
8465     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8466
8467   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8468   if (Op1 && !Op2 && !Op3 && !Op4)
8469     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8470
8471   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8472   //           (MFENCE)>;
8473   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8474 }
8475
8476 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8477   EVT T = Op.getValueType();
8478   DebugLoc dl = Op.getDebugLoc();
8479   unsigned Reg = 0;
8480   unsigned size = 0;
8481   switch(T.getSimpleVT().SimpleTy) {
8482   default:
8483     assert(false && "Invalid value type!");
8484   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8485   case MVT::i16: Reg = X86::AX;  size = 2; break;
8486   case MVT::i32: Reg = X86::EAX; size = 4; break;
8487   case MVT::i64:
8488     assert(Subtarget->is64Bit() && "Node not type legal!");
8489     Reg = X86::RAX; size = 8;
8490     break;
8491   }
8492   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
8493                                     Op.getOperand(2), SDValue());
8494   SDValue Ops[] = { cpIn.getValue(0),
8495                     Op.getOperand(1),
8496                     Op.getOperand(3),
8497                     DAG.getTargetConstant(size, MVT::i8),
8498                     cpIn.getValue(1) };
8499   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8500   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
8501   SDValue cpOut =
8502     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
8503   return cpOut;
8504 }
8505
8506 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8507                                                  SelectionDAG &DAG) const {
8508   assert(Subtarget->is64Bit() && "Result not type legalized?");
8509   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8510   SDValue TheChain = Op.getOperand(0);
8511   DebugLoc dl = Op.getDebugLoc();
8512   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8513   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8514   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8515                                    rax.getValue(2));
8516   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8517                             DAG.getConstant(32, MVT::i8));
8518   SDValue Ops[] = {
8519     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8520     rdx.getValue(1)
8521   };
8522   return DAG.getMergeValues(Ops, 2, dl);
8523 }
8524
8525 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8526                                             SelectionDAG &DAG) const {
8527   EVT SrcVT = Op.getOperand(0).getValueType();
8528   EVT DstVT = Op.getValueType();
8529   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8530           Subtarget->hasMMX() && !DisableMMX) &&
8531          "Unexpected custom BIT_CONVERT");
8532   assert((DstVT == MVT::i64 ||
8533           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8534          "Unexpected custom BIT_CONVERT");
8535   // i64 <=> MMX conversions are Legal.
8536   if (SrcVT==MVT::i64 && DstVT.isVector())
8537     return Op;
8538   if (DstVT==MVT::i64 && SrcVT.isVector())
8539     return Op;
8540   // MMX <=> MMX conversions are Legal.
8541   if (SrcVT.isVector() && DstVT.isVector())
8542     return Op;
8543   // All other conversions need to be expanded.
8544   return SDValue();
8545 }
8546 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8547   SDNode *Node = Op.getNode();
8548   DebugLoc dl = Node->getDebugLoc();
8549   EVT T = Node->getValueType(0);
8550   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8551                               DAG.getConstant(0, T), Node->getOperand(2));
8552   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8553                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8554                        Node->getOperand(0),
8555                        Node->getOperand(1), negOp,
8556                        cast<AtomicSDNode>(Node)->getSrcValue(),
8557                        cast<AtomicSDNode>(Node)->getAlignment());
8558 }
8559
8560 /// LowerOperation - Provide custom lowering hooks for some operations.
8561 ///
8562 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8563   switch (Op.getOpcode()) {
8564   default: llvm_unreachable("Should not custom lower this!");
8565   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8566   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8567   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8568   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8569   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8570   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8571   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8572   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8573   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8574   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8575   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8576   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8577   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8578   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8579   case ISD::SHL_PARTS:
8580   case ISD::SRA_PARTS:
8581   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8582   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8583   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8584   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8585   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8586   case ISD::FABS:               return LowerFABS(Op, DAG);
8587   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8588   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8589   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8590   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8591   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8592   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8593   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8594   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8595   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8596   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8597   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8598   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8599   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8600   case ISD::FRAME_TO_ARGS_OFFSET:
8601                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8602   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8603   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8604   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8605   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8606   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8607   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8608   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8609   case ISD::SHL:                return LowerSHL(Op, DAG);
8610   case ISD::SADDO:
8611   case ISD::UADDO:
8612   case ISD::SSUBO:
8613   case ISD::USUBO:
8614   case ISD::SMULO:
8615   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8616   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8617   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8618   }
8619 }
8620
8621 void X86TargetLowering::
8622 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8623                         SelectionDAG &DAG, unsigned NewOp) const {
8624   EVT T = Node->getValueType(0);
8625   DebugLoc dl = Node->getDebugLoc();
8626   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8627
8628   SDValue Chain = Node->getOperand(0);
8629   SDValue In1 = Node->getOperand(1);
8630   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8631                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8632   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8633                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8634   SDValue Ops[] = { Chain, In1, In2L, In2H };
8635   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8636   SDValue Result =
8637     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8638                             cast<MemSDNode>(Node)->getMemOperand());
8639   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8640   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8641   Results.push_back(Result.getValue(2));
8642 }
8643
8644 /// ReplaceNodeResults - Replace a node with an illegal result type
8645 /// with a new node built out of custom code.
8646 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8647                                            SmallVectorImpl<SDValue>&Results,
8648                                            SelectionDAG &DAG) const {
8649   DebugLoc dl = N->getDebugLoc();
8650   switch (N->getOpcode()) {
8651   default:
8652     assert(false && "Do not know how to custom type legalize this operation!");
8653     return;
8654   case ISD::FP_TO_SINT: {
8655     std::pair<SDValue,SDValue> Vals =
8656         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8657     SDValue FIST = Vals.first, StackSlot = Vals.second;
8658     if (FIST.getNode() != 0) {
8659       EVT VT = N->getValueType(0);
8660       // Return a load from the stack slot.
8661       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
8662                                     MachinePointerInfo(), false, false, 0));
8663     }
8664     return;
8665   }
8666   case ISD::READCYCLECOUNTER: {
8667     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8668     SDValue TheChain = N->getOperand(0);
8669     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8670     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8671                                      rd.getValue(1));
8672     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8673                                      eax.getValue(2));
8674     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8675     SDValue Ops[] = { eax, edx };
8676     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8677     Results.push_back(edx.getValue(1));
8678     return;
8679   }
8680   case ISD::ATOMIC_CMP_SWAP: {
8681     EVT T = N->getValueType(0);
8682     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8683     SDValue cpInL, cpInH;
8684     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8685                         DAG.getConstant(0, MVT::i32));
8686     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8687                         DAG.getConstant(1, MVT::i32));
8688     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8689     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8690                              cpInL.getValue(1));
8691     SDValue swapInL, swapInH;
8692     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8693                           DAG.getConstant(0, MVT::i32));
8694     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8695                           DAG.getConstant(1, MVT::i32));
8696     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8697                                cpInH.getValue(1));
8698     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8699                                swapInL.getValue(1));
8700     SDValue Ops[] = { swapInH.getValue(0),
8701                       N->getOperand(1),
8702                       swapInH.getValue(1) };
8703     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8704     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8705     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8706                                         MVT::i32, Result.getValue(1));
8707     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8708                                         MVT::i32, cpOutL.getValue(2));
8709     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8710     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8711     Results.push_back(cpOutH.getValue(1));
8712     return;
8713   }
8714   case ISD::ATOMIC_LOAD_ADD:
8715     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8716     return;
8717   case ISD::ATOMIC_LOAD_AND:
8718     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8719     return;
8720   case ISD::ATOMIC_LOAD_NAND:
8721     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8722     return;
8723   case ISD::ATOMIC_LOAD_OR:
8724     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8725     return;
8726   case ISD::ATOMIC_LOAD_SUB:
8727     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8728     return;
8729   case ISD::ATOMIC_LOAD_XOR:
8730     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8731     return;
8732   case ISD::ATOMIC_SWAP:
8733     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8734     return;
8735   }
8736 }
8737
8738 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8739   switch (Opcode) {
8740   default: return NULL;
8741   case X86ISD::BSF:                return "X86ISD::BSF";
8742   case X86ISD::BSR:                return "X86ISD::BSR";
8743   case X86ISD::SHLD:               return "X86ISD::SHLD";
8744   case X86ISD::SHRD:               return "X86ISD::SHRD";
8745   case X86ISD::FAND:               return "X86ISD::FAND";
8746   case X86ISD::FOR:                return "X86ISD::FOR";
8747   case X86ISD::FXOR:               return "X86ISD::FXOR";
8748   case X86ISD::FSRL:               return "X86ISD::FSRL";
8749   case X86ISD::FILD:               return "X86ISD::FILD";
8750   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8751   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8752   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8753   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8754   case X86ISD::FLD:                return "X86ISD::FLD";
8755   case X86ISD::FST:                return "X86ISD::FST";
8756   case X86ISD::CALL:               return "X86ISD::CALL";
8757   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8758   case X86ISD::BT:                 return "X86ISD::BT";
8759   case X86ISD::CMP:                return "X86ISD::CMP";
8760   case X86ISD::COMI:               return "X86ISD::COMI";
8761   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8762   case X86ISD::SETCC:              return "X86ISD::SETCC";
8763   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8764   case X86ISD::CMOV:               return "X86ISD::CMOV";
8765   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8766   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8767   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8768   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8769   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8770   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8771   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8772   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8773   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8774   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8775   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8776   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8777   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8778   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8779   case X86ISD::FMAX:               return "X86ISD::FMAX";
8780   case X86ISD::FMIN:               return "X86ISD::FMIN";
8781   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8782   case X86ISD::FRCP:               return "X86ISD::FRCP";
8783   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8784   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8785   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8786   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8787   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8788   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8789   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8790   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8791   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8792   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8793   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8794   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8795   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8796   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8797   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8798   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8799   case X86ISD::VSHL:               return "X86ISD::VSHL";
8800   case X86ISD::VSRL:               return "X86ISD::VSRL";
8801   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8802   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8803   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8804   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8805   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8806   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8807   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8808   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8809   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8810   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8811   case X86ISD::ADD:                return "X86ISD::ADD";
8812   case X86ISD::SUB:                return "X86ISD::SUB";
8813   case X86ISD::SMUL:               return "X86ISD::SMUL";
8814   case X86ISD::UMUL:               return "X86ISD::UMUL";
8815   case X86ISD::INC:                return "X86ISD::INC";
8816   case X86ISD::DEC:                return "X86ISD::DEC";
8817   case X86ISD::OR:                 return "X86ISD::OR";
8818   case X86ISD::XOR:                return "X86ISD::XOR";
8819   case X86ISD::AND:                return "X86ISD::AND";
8820   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8821   case X86ISD::PTEST:              return "X86ISD::PTEST";
8822   case X86ISD::TESTP:              return "X86ISD::TESTP";
8823   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8824   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8825   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8826   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8827   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8828   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8829   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8830   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8831   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8832   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8833   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8834   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8835   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8836   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8837   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8838   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8839   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8840   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8841   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8842   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8843   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8844   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8845   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8846   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8847   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8848   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8849   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8850   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8851   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8852   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8853   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8854   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8855   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8856   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8857   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8858   }
8859 }
8860
8861 // isLegalAddressingMode - Return true if the addressing mode represented
8862 // by AM is legal for this target, for a load/store of the specified type.
8863 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8864                                               const Type *Ty) const {
8865   // X86 supports extremely general addressing modes.
8866   CodeModel::Model M = getTargetMachine().getCodeModel();
8867   Reloc::Model R = getTargetMachine().getRelocationModel();
8868
8869   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8870   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8871     return false;
8872
8873   if (AM.BaseGV) {
8874     unsigned GVFlags =
8875       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8876
8877     // If a reference to this global requires an extra load, we can't fold it.
8878     if (isGlobalStubReference(GVFlags))
8879       return false;
8880
8881     // If BaseGV requires a register for the PIC base, we cannot also have a
8882     // BaseReg specified.
8883     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8884       return false;
8885
8886     // If lower 4G is not available, then we must use rip-relative addressing.
8887     if ((M != CodeModel::Small || R != Reloc::Static) &&
8888         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8889       return false;
8890   }
8891
8892   switch (AM.Scale) {
8893   case 0:
8894   case 1:
8895   case 2:
8896   case 4:
8897   case 8:
8898     // These scales always work.
8899     break;
8900   case 3:
8901   case 5:
8902   case 9:
8903     // These scales are formed with basereg+scalereg.  Only accept if there is
8904     // no basereg yet.
8905     if (AM.HasBaseReg)
8906       return false;
8907     break;
8908   default:  // Other stuff never works.
8909     return false;
8910   }
8911
8912   return true;
8913 }
8914
8915
8916 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8917   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8918     return false;
8919   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8920   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8921   if (NumBits1 <= NumBits2)
8922     return false;
8923   return true;
8924 }
8925
8926 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8927   if (!VT1.isInteger() || !VT2.isInteger())
8928     return false;
8929   unsigned NumBits1 = VT1.getSizeInBits();
8930   unsigned NumBits2 = VT2.getSizeInBits();
8931   if (NumBits1 <= NumBits2)
8932     return false;
8933   return true;
8934 }
8935
8936 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8937   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8938   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8939 }
8940
8941 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8942   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8943   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8944 }
8945
8946 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8947   // i16 instructions are longer (0x66 prefix) and potentially slower.
8948   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8949 }
8950
8951 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8952 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8953 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8954 /// are assumed to be legal.
8955 bool
8956 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8957                                       EVT VT) const {
8958   // Very little shuffling can be done for 64-bit vectors right now.
8959   if (VT.getSizeInBits() == 64)
8960     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8961
8962   // FIXME: pshufb, blends, shifts.
8963   return (VT.getVectorNumElements() == 2 ||
8964           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8965           isMOVLMask(M, VT) ||
8966           isSHUFPMask(M, VT) ||
8967           isPSHUFDMask(M, VT) ||
8968           isPSHUFHWMask(M, VT) ||
8969           isPSHUFLWMask(M, VT) ||
8970           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8971           isUNPCKLMask(M, VT) ||
8972           isUNPCKHMask(M, VT) ||
8973           isUNPCKL_v_undef_Mask(M, VT) ||
8974           isUNPCKH_v_undef_Mask(M, VT));
8975 }
8976
8977 bool
8978 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8979                                           EVT VT) const {
8980   unsigned NumElts = VT.getVectorNumElements();
8981   // FIXME: This collection of masks seems suspect.
8982   if (NumElts == 2)
8983     return true;
8984   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8985     return (isMOVLMask(Mask, VT)  ||
8986             isCommutedMOVLMask(Mask, VT, true) ||
8987             isSHUFPMask(Mask, VT) ||
8988             isCommutedSHUFPMask(Mask, VT));
8989   }
8990   return false;
8991 }
8992
8993 //===----------------------------------------------------------------------===//
8994 //                           X86 Scheduler Hooks
8995 //===----------------------------------------------------------------------===//
8996
8997 // private utility function
8998 MachineBasicBlock *
8999 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
9000                                                        MachineBasicBlock *MBB,
9001                                                        unsigned regOpc,
9002                                                        unsigned immOpc,
9003                                                        unsigned LoadOpc,
9004                                                        unsigned CXchgOpc,
9005                                                        unsigned notOpc,
9006                                                        unsigned EAXreg,
9007                                                        TargetRegisterClass *RC,
9008                                                        bool invSrc) const {
9009   // For the atomic bitwise operator, we generate
9010   //   thisMBB:
9011   //   newMBB:
9012   //     ld  t1 = [bitinstr.addr]
9013   //     op  t2 = t1, [bitinstr.val]
9014   //     mov EAX = t1
9015   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9016   //     bz  newMBB
9017   //     fallthrough -->nextMBB
9018   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9019   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9020   MachineFunction::iterator MBBIter = MBB;
9021   ++MBBIter;
9022
9023   /// First build the CFG
9024   MachineFunction *F = MBB->getParent();
9025   MachineBasicBlock *thisMBB = MBB;
9026   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9027   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9028   F->insert(MBBIter, newMBB);
9029   F->insert(MBBIter, nextMBB);
9030
9031   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9032   nextMBB->splice(nextMBB->begin(), thisMBB,
9033                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9034                   thisMBB->end());
9035   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9036
9037   // Update thisMBB to fall through to newMBB
9038   thisMBB->addSuccessor(newMBB);
9039
9040   // newMBB jumps to itself and fall through to nextMBB
9041   newMBB->addSuccessor(nextMBB);
9042   newMBB->addSuccessor(newMBB);
9043
9044   // Insert instructions into newMBB based on incoming instruction
9045   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9046          "unexpected number of operands");
9047   DebugLoc dl = bInstr->getDebugLoc();
9048   MachineOperand& destOper = bInstr->getOperand(0);
9049   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9050   int numArgs = bInstr->getNumOperands() - 1;
9051   for (int i=0; i < numArgs; ++i)
9052     argOpers[i] = &bInstr->getOperand(i+1);
9053
9054   // x86 address has 4 operands: base, index, scale, and displacement
9055   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9056   int valArgIndx = lastAddrIndx + 1;
9057
9058   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9059   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
9060   for (int i=0; i <= lastAddrIndx; ++i)
9061     (*MIB).addOperand(*argOpers[i]);
9062
9063   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
9064   if (invSrc) {
9065     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
9066   }
9067   else
9068     tt = t1;
9069
9070   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9071   assert((argOpers[valArgIndx]->isReg() ||
9072           argOpers[valArgIndx]->isImm()) &&
9073          "invalid operand");
9074   if (argOpers[valArgIndx]->isReg())
9075     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
9076   else
9077     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
9078   MIB.addReg(tt);
9079   (*MIB).addOperand(*argOpers[valArgIndx]);
9080
9081   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
9082   MIB.addReg(t1);
9083
9084   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
9085   for (int i=0; i <= lastAddrIndx; ++i)
9086     (*MIB).addOperand(*argOpers[i]);
9087   MIB.addReg(t2);
9088   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9089   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9090                     bInstr->memoperands_end());
9091
9092   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9093   MIB.addReg(EAXreg);
9094
9095   // insert branch
9096   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9097
9098   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9099   return nextMBB;
9100 }
9101
9102 // private utility function:  64 bit atomics on 32 bit host.
9103 MachineBasicBlock *
9104 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
9105                                                        MachineBasicBlock *MBB,
9106                                                        unsigned regOpcL,
9107                                                        unsigned regOpcH,
9108                                                        unsigned immOpcL,
9109                                                        unsigned immOpcH,
9110                                                        bool invSrc) const {
9111   // For the atomic bitwise operator, we generate
9112   //   thisMBB (instructions are in pairs, except cmpxchg8b)
9113   //     ld t1,t2 = [bitinstr.addr]
9114   //   newMBB:
9115   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
9116   //     op  t5, t6 <- out1, out2, [bitinstr.val]
9117   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
9118   //     mov ECX, EBX <- t5, t6
9119   //     mov EAX, EDX <- t1, t2
9120   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
9121   //     mov t3, t4 <- EAX, EDX
9122   //     bz  newMBB
9123   //     result in out1, out2
9124   //     fallthrough -->nextMBB
9125
9126   const TargetRegisterClass *RC = X86::GR32RegisterClass;
9127   const unsigned LoadOpc = X86::MOV32rm;
9128   const unsigned NotOpc = X86::NOT32r;
9129   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9130   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9131   MachineFunction::iterator MBBIter = MBB;
9132   ++MBBIter;
9133
9134   /// First build the CFG
9135   MachineFunction *F = MBB->getParent();
9136   MachineBasicBlock *thisMBB = MBB;
9137   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9138   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9139   F->insert(MBBIter, newMBB);
9140   F->insert(MBBIter, nextMBB);
9141
9142   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9143   nextMBB->splice(nextMBB->begin(), thisMBB,
9144                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9145                   thisMBB->end());
9146   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9147
9148   // Update thisMBB to fall through to newMBB
9149   thisMBB->addSuccessor(newMBB);
9150
9151   // newMBB jumps to itself and fall through to nextMBB
9152   newMBB->addSuccessor(nextMBB);
9153   newMBB->addSuccessor(newMBB);
9154
9155   DebugLoc dl = bInstr->getDebugLoc();
9156   // Insert instructions into newMBB based on incoming instruction
9157   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
9158   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
9159          "unexpected number of operands");
9160   MachineOperand& dest1Oper = bInstr->getOperand(0);
9161   MachineOperand& dest2Oper = bInstr->getOperand(1);
9162   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9163   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
9164     argOpers[i] = &bInstr->getOperand(i+2);
9165
9166     // We use some of the operands multiple times, so conservatively just
9167     // clear any kill flags that might be present.
9168     if (argOpers[i]->isReg() && argOpers[i]->isUse())
9169       argOpers[i]->setIsKill(false);
9170   }
9171
9172   // x86 address has 5 operands: base, index, scale, displacement, and segment.
9173   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9174
9175   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9176   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
9177   for (int i=0; i <= lastAddrIndx; ++i)
9178     (*MIB).addOperand(*argOpers[i]);
9179   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9180   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
9181   // add 4 to displacement.
9182   for (int i=0; i <= lastAddrIndx-2; ++i)
9183     (*MIB).addOperand(*argOpers[i]);
9184   MachineOperand newOp3 = *(argOpers[3]);
9185   if (newOp3.isImm())
9186     newOp3.setImm(newOp3.getImm()+4);
9187   else
9188     newOp3.setOffset(newOp3.getOffset()+4);
9189   (*MIB).addOperand(newOp3);
9190   (*MIB).addOperand(*argOpers[lastAddrIndx]);
9191
9192   // t3/4 are defined later, at the bottom of the loop
9193   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
9194   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
9195   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
9196     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
9197   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
9198     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
9199
9200   // The subsequent operations should be using the destination registers of
9201   //the PHI instructions.
9202   if (invSrc) {
9203     t1 = F->getRegInfo().createVirtualRegister(RC);
9204     t2 = F->getRegInfo().createVirtualRegister(RC);
9205     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
9206     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
9207   } else {
9208     t1 = dest1Oper.getReg();
9209     t2 = dest2Oper.getReg();
9210   }
9211
9212   int valArgIndx = lastAddrIndx + 1;
9213   assert((argOpers[valArgIndx]->isReg() ||
9214           argOpers[valArgIndx]->isImm()) &&
9215          "invalid operand");
9216   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9217   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9218   if (argOpers[valArgIndx]->isReg())
9219     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9220   else
9221     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9222   if (regOpcL != X86::MOV32rr)
9223     MIB.addReg(t1);
9224   (*MIB).addOperand(*argOpers[valArgIndx]);
9225   assert(argOpers[valArgIndx + 1]->isReg() ==
9226          argOpers[valArgIndx]->isReg());
9227   assert(argOpers[valArgIndx + 1]->isImm() ==
9228          argOpers[valArgIndx]->isImm());
9229   if (argOpers[valArgIndx + 1]->isReg())
9230     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9231   else
9232     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9233   if (regOpcH != X86::MOV32rr)
9234     MIB.addReg(t2);
9235   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9236
9237   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9238   MIB.addReg(t1);
9239   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9240   MIB.addReg(t2);
9241
9242   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9243   MIB.addReg(t5);
9244   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9245   MIB.addReg(t6);
9246
9247   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9248   for (int i=0; i <= lastAddrIndx; ++i)
9249     (*MIB).addOperand(*argOpers[i]);
9250
9251   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9252   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9253                     bInstr->memoperands_end());
9254
9255   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9256   MIB.addReg(X86::EAX);
9257   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9258   MIB.addReg(X86::EDX);
9259
9260   // insert branch
9261   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9262
9263   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9264   return nextMBB;
9265 }
9266
9267 // private utility function
9268 MachineBasicBlock *
9269 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9270                                                       MachineBasicBlock *MBB,
9271                                                       unsigned cmovOpc) const {
9272   // For the atomic min/max operator, we generate
9273   //   thisMBB:
9274   //   newMBB:
9275   //     ld t1 = [min/max.addr]
9276   //     mov t2 = [min/max.val]
9277   //     cmp  t1, t2
9278   //     cmov[cond] t2 = t1
9279   //     mov EAX = t1
9280   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9281   //     bz   newMBB
9282   //     fallthrough -->nextMBB
9283   //
9284   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9285   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9286   MachineFunction::iterator MBBIter = MBB;
9287   ++MBBIter;
9288
9289   /// First build the CFG
9290   MachineFunction *F = MBB->getParent();
9291   MachineBasicBlock *thisMBB = MBB;
9292   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9293   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9294   F->insert(MBBIter, newMBB);
9295   F->insert(MBBIter, nextMBB);
9296
9297   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9298   nextMBB->splice(nextMBB->begin(), thisMBB,
9299                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9300                   thisMBB->end());
9301   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9302
9303   // Update thisMBB to fall through to newMBB
9304   thisMBB->addSuccessor(newMBB);
9305
9306   // newMBB jumps to newMBB and fall through to nextMBB
9307   newMBB->addSuccessor(nextMBB);
9308   newMBB->addSuccessor(newMBB);
9309
9310   DebugLoc dl = mInstr->getDebugLoc();
9311   // Insert instructions into newMBB based on incoming instruction
9312   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9313          "unexpected number of operands");
9314   MachineOperand& destOper = mInstr->getOperand(0);
9315   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9316   int numArgs = mInstr->getNumOperands() - 1;
9317   for (int i=0; i < numArgs; ++i)
9318     argOpers[i] = &mInstr->getOperand(i+1);
9319
9320   // x86 address has 4 operands: base, index, scale, and displacement
9321   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9322   int valArgIndx = lastAddrIndx + 1;
9323
9324   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9325   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9326   for (int i=0; i <= lastAddrIndx; ++i)
9327     (*MIB).addOperand(*argOpers[i]);
9328
9329   // We only support register and immediate values
9330   assert((argOpers[valArgIndx]->isReg() ||
9331           argOpers[valArgIndx]->isImm()) &&
9332          "invalid operand");
9333
9334   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9335   if (argOpers[valArgIndx]->isReg())
9336     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9337   else
9338     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9339   (*MIB).addOperand(*argOpers[valArgIndx]);
9340
9341   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9342   MIB.addReg(t1);
9343
9344   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9345   MIB.addReg(t1);
9346   MIB.addReg(t2);
9347
9348   // Generate movc
9349   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9350   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9351   MIB.addReg(t2);
9352   MIB.addReg(t1);
9353
9354   // Cmp and exchange if none has modified the memory location
9355   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9356   for (int i=0; i <= lastAddrIndx; ++i)
9357     (*MIB).addOperand(*argOpers[i]);
9358   MIB.addReg(t3);
9359   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9360   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9361                     mInstr->memoperands_end());
9362
9363   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9364   MIB.addReg(X86::EAX);
9365
9366   // insert branch
9367   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9368
9369   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9370   return nextMBB;
9371 }
9372
9373 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9374 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9375 // in the .td file.
9376 MachineBasicBlock *
9377 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9378                             unsigned numArgs, bool memArg) const {
9379
9380   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9381          "Target must have SSE4.2 or AVX features enabled");
9382
9383   DebugLoc dl = MI->getDebugLoc();
9384   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9385
9386   unsigned Opc;
9387
9388   if (!Subtarget->hasAVX()) {
9389     if (memArg)
9390       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9391     else
9392       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9393   } else {
9394     if (memArg)
9395       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9396     else
9397       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9398   }
9399
9400   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
9401
9402   for (unsigned i = 0; i < numArgs; ++i) {
9403     MachineOperand &Op = MI->getOperand(i+1);
9404
9405     if (!(Op.isReg() && Op.isImplicit()))
9406       MIB.addOperand(Op);
9407   }
9408
9409   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9410     .addReg(X86::XMM0);
9411
9412   MI->eraseFromParent();
9413
9414   return BB;
9415 }
9416
9417 MachineBasicBlock *
9418 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9419                                                  MachineInstr *MI,
9420                                                  MachineBasicBlock *MBB) const {
9421   // Emit code to save XMM registers to the stack. The ABI says that the
9422   // number of registers to save is given in %al, so it's theoretically
9423   // possible to do an indirect jump trick to avoid saving all of them,
9424   // however this code takes a simpler approach and just executes all
9425   // of the stores if %al is non-zero. It's less code, and it's probably
9426   // easier on the hardware branch predictor, and stores aren't all that
9427   // expensive anyway.
9428
9429   // Create the new basic blocks. One block contains all the XMM stores,
9430   // and one block is the final destination regardless of whether any
9431   // stores were performed.
9432   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9433   MachineFunction *F = MBB->getParent();
9434   MachineFunction::iterator MBBIter = MBB;
9435   ++MBBIter;
9436   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9437   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9438   F->insert(MBBIter, XMMSaveMBB);
9439   F->insert(MBBIter, EndMBB);
9440
9441   // Transfer the remainder of MBB and its successor edges to EndMBB.
9442   EndMBB->splice(EndMBB->begin(), MBB,
9443                  llvm::next(MachineBasicBlock::iterator(MI)),
9444                  MBB->end());
9445   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9446
9447   // The original block will now fall through to the XMM save block.
9448   MBB->addSuccessor(XMMSaveMBB);
9449   // The XMMSaveMBB will fall through to the end block.
9450   XMMSaveMBB->addSuccessor(EndMBB);
9451
9452   // Now add the instructions.
9453   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9454   DebugLoc DL = MI->getDebugLoc();
9455
9456   unsigned CountReg = MI->getOperand(0).getReg();
9457   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9458   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9459
9460   if (!Subtarget->isTargetWin64()) {
9461     // If %al is 0, branch around the XMM save block.
9462     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9463     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9464     MBB->addSuccessor(EndMBB);
9465   }
9466
9467   // In the XMM save block, save all the XMM argument registers.
9468   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9469     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9470     MachineMemOperand *MMO =
9471       F->getMachineMemOperand(
9472           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
9473         MachineMemOperand::MOStore,
9474         /*Size=*/16, /*Align=*/16);
9475     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9476       .addFrameIndex(RegSaveFrameIndex)
9477       .addImm(/*Scale=*/1)
9478       .addReg(/*IndexReg=*/0)
9479       .addImm(/*Disp=*/Offset)
9480       .addReg(/*Segment=*/0)
9481       .addReg(MI->getOperand(i).getReg())
9482       .addMemOperand(MMO);
9483   }
9484
9485   MI->eraseFromParent();   // The pseudo instruction is gone now.
9486
9487   return EndMBB;
9488 }
9489
9490 MachineBasicBlock *
9491 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9492                                      MachineBasicBlock *BB) const {
9493   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9494   DebugLoc DL = MI->getDebugLoc();
9495
9496   // To "insert" a SELECT_CC instruction, we actually have to insert the
9497   // diamond control-flow pattern.  The incoming instruction knows the
9498   // destination vreg to set, the condition code register to branch on, the
9499   // true/false values to select between, and a branch opcode to use.
9500   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9501   MachineFunction::iterator It = BB;
9502   ++It;
9503
9504   //  thisMBB:
9505   //  ...
9506   //   TrueVal = ...
9507   //   cmpTY ccX, r1, r2
9508   //   bCC copy1MBB
9509   //   fallthrough --> copy0MBB
9510   MachineBasicBlock *thisMBB = BB;
9511   MachineFunction *F = BB->getParent();
9512   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9513   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9514   F->insert(It, copy0MBB);
9515   F->insert(It, sinkMBB);
9516
9517   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9518   // live into the sink and copy blocks.
9519   const MachineFunction *MF = BB->getParent();
9520   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9521   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9522
9523   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9524     const MachineOperand &MO = MI->getOperand(I);
9525     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9526     unsigned Reg = MO.getReg();
9527     if (Reg != X86::EFLAGS) continue;
9528     copy0MBB->addLiveIn(Reg);
9529     sinkMBB->addLiveIn(Reg);
9530   }
9531
9532   // Transfer the remainder of BB and its successor edges to sinkMBB.
9533   sinkMBB->splice(sinkMBB->begin(), BB,
9534                   llvm::next(MachineBasicBlock::iterator(MI)),
9535                   BB->end());
9536   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9537
9538   // Add the true and fallthrough blocks as its successors.
9539   BB->addSuccessor(copy0MBB);
9540   BB->addSuccessor(sinkMBB);
9541
9542   // Create the conditional branch instruction.
9543   unsigned Opc =
9544     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9545   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9546
9547   //  copy0MBB:
9548   //   %FalseValue = ...
9549   //   # fallthrough to sinkMBB
9550   copy0MBB->addSuccessor(sinkMBB);
9551
9552   //  sinkMBB:
9553   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9554   //  ...
9555   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9556           TII->get(X86::PHI), MI->getOperand(0).getReg())
9557     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9558     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9559
9560   MI->eraseFromParent();   // The pseudo instruction is gone now.
9561   return sinkMBB;
9562 }
9563
9564 MachineBasicBlock *
9565 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9566                                           MachineBasicBlock *BB) const {
9567   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9568   DebugLoc DL = MI->getDebugLoc();
9569
9570   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9571   // non-trivial part is impdef of ESP.
9572   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9573   // mingw-w64.
9574
9575   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9576     .addExternalSymbol("_alloca")
9577     .addReg(X86::EAX, RegState::Implicit)
9578     .addReg(X86::ESP, RegState::Implicit)
9579     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9580     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9581     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9582
9583   MI->eraseFromParent();   // The pseudo instruction is gone now.
9584   return BB;
9585 }
9586
9587 MachineBasicBlock *
9588 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9589                                       MachineBasicBlock *BB) const {
9590   // This is pretty easy.  We're taking the value that we received from
9591   // our load from the relocation, sticking it in either RDI (x86-64)
9592   // or EAX and doing an indirect call.  The return value will then
9593   // be in the normal return register.
9594   const X86InstrInfo *TII
9595     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9596   DebugLoc DL = MI->getDebugLoc();
9597   MachineFunction *F = BB->getParent();
9598   bool IsWin64 = Subtarget->isTargetWin64();
9599
9600   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9601
9602   if (Subtarget->is64Bit()) {
9603     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9604                                       TII->get(X86::MOV64rm), X86::RDI)
9605     .addReg(X86::RIP)
9606     .addImm(0).addReg(0)
9607     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9608                       MI->getOperand(3).getTargetFlags())
9609     .addReg(0);
9610     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
9611     addDirectMem(MIB, X86::RDI);
9612   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9613     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9614                                       TII->get(X86::MOV32rm), X86::EAX)
9615     .addReg(0)
9616     .addImm(0).addReg(0)
9617     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9618                       MI->getOperand(3).getTargetFlags())
9619     .addReg(0);
9620     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9621     addDirectMem(MIB, X86::EAX);
9622   } else {
9623     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9624                                       TII->get(X86::MOV32rm), X86::EAX)
9625     .addReg(TII->getGlobalBaseReg(F))
9626     .addImm(0).addReg(0)
9627     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9628                       MI->getOperand(3).getTargetFlags())
9629     .addReg(0);
9630     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9631     addDirectMem(MIB, X86::EAX);
9632   }
9633
9634   MI->eraseFromParent(); // The pseudo instruction is gone now.
9635   return BB;
9636 }
9637
9638 MachineBasicBlock *
9639 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9640                                                MachineBasicBlock *BB) const {
9641   switch (MI->getOpcode()) {
9642   default: assert(false && "Unexpected instr type to insert");
9643   case X86::MINGW_ALLOCA:
9644     return EmitLoweredMingwAlloca(MI, BB);
9645   case X86::TLSCall_32:
9646   case X86::TLSCall_64:
9647     return EmitLoweredTLSCall(MI, BB);
9648   case X86::CMOV_GR8:
9649   case X86::CMOV_V1I64:
9650   case X86::CMOV_FR32:
9651   case X86::CMOV_FR64:
9652   case X86::CMOV_V4F32:
9653   case X86::CMOV_V2F64:
9654   case X86::CMOV_V2I64:
9655   case X86::CMOV_GR16:
9656   case X86::CMOV_GR32:
9657   case X86::CMOV_RFP32:
9658   case X86::CMOV_RFP64:
9659   case X86::CMOV_RFP80:
9660     return EmitLoweredSelect(MI, BB);
9661
9662   case X86::FP32_TO_INT16_IN_MEM:
9663   case X86::FP32_TO_INT32_IN_MEM:
9664   case X86::FP32_TO_INT64_IN_MEM:
9665   case X86::FP64_TO_INT16_IN_MEM:
9666   case X86::FP64_TO_INT32_IN_MEM:
9667   case X86::FP64_TO_INT64_IN_MEM:
9668   case X86::FP80_TO_INT16_IN_MEM:
9669   case X86::FP80_TO_INT32_IN_MEM:
9670   case X86::FP80_TO_INT64_IN_MEM: {
9671     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9672     DebugLoc DL = MI->getDebugLoc();
9673
9674     // Change the floating point control register to use "round towards zero"
9675     // mode when truncating to an integer value.
9676     MachineFunction *F = BB->getParent();
9677     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9678     addFrameReference(BuildMI(*BB, MI, DL,
9679                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9680
9681     // Load the old value of the high byte of the control word...
9682     unsigned OldCW =
9683       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9684     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9685                       CWFrameIdx);
9686
9687     // Set the high part to be round to zero...
9688     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9689       .addImm(0xC7F);
9690
9691     // Reload the modified control word now...
9692     addFrameReference(BuildMI(*BB, MI, DL,
9693                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9694
9695     // Restore the memory image of control word to original value
9696     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9697       .addReg(OldCW);
9698
9699     // Get the X86 opcode to use.
9700     unsigned Opc;
9701     switch (MI->getOpcode()) {
9702     default: llvm_unreachable("illegal opcode!");
9703     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9704     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9705     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9706     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9707     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9708     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9709     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9710     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9711     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9712     }
9713
9714     X86AddressMode AM;
9715     MachineOperand &Op = MI->getOperand(0);
9716     if (Op.isReg()) {
9717       AM.BaseType = X86AddressMode::RegBase;
9718       AM.Base.Reg = Op.getReg();
9719     } else {
9720       AM.BaseType = X86AddressMode::FrameIndexBase;
9721       AM.Base.FrameIndex = Op.getIndex();
9722     }
9723     Op = MI->getOperand(1);
9724     if (Op.isImm())
9725       AM.Scale = Op.getImm();
9726     Op = MI->getOperand(2);
9727     if (Op.isImm())
9728       AM.IndexReg = Op.getImm();
9729     Op = MI->getOperand(3);
9730     if (Op.isGlobal()) {
9731       AM.GV = Op.getGlobal();
9732     } else {
9733       AM.Disp = Op.getImm();
9734     }
9735     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9736                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9737
9738     // Reload the original control word now.
9739     addFrameReference(BuildMI(*BB, MI, DL,
9740                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9741
9742     MI->eraseFromParent();   // The pseudo instruction is gone now.
9743     return BB;
9744   }
9745     // String/text processing lowering.
9746   case X86::PCMPISTRM128REG:
9747   case X86::VPCMPISTRM128REG:
9748     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9749   case X86::PCMPISTRM128MEM:
9750   case X86::VPCMPISTRM128MEM:
9751     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9752   case X86::PCMPESTRM128REG:
9753   case X86::VPCMPESTRM128REG:
9754     return EmitPCMP(MI, BB, 5, false /* in mem */);
9755   case X86::PCMPESTRM128MEM:
9756   case X86::VPCMPESTRM128MEM:
9757     return EmitPCMP(MI, BB, 5, true /* in mem */);
9758
9759     // Atomic Lowering.
9760   case X86::ATOMAND32:
9761     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9762                                                X86::AND32ri, X86::MOV32rm,
9763                                                X86::LCMPXCHG32,
9764                                                X86::NOT32r, X86::EAX,
9765                                                X86::GR32RegisterClass);
9766   case X86::ATOMOR32:
9767     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9768                                                X86::OR32ri, X86::MOV32rm,
9769                                                X86::LCMPXCHG32,
9770                                                X86::NOT32r, X86::EAX,
9771                                                X86::GR32RegisterClass);
9772   case X86::ATOMXOR32:
9773     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9774                                                X86::XOR32ri, X86::MOV32rm,
9775                                                X86::LCMPXCHG32,
9776                                                X86::NOT32r, X86::EAX,
9777                                                X86::GR32RegisterClass);
9778   case X86::ATOMNAND32:
9779     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9780                                                X86::AND32ri, X86::MOV32rm,
9781                                                X86::LCMPXCHG32,
9782                                                X86::NOT32r, X86::EAX,
9783                                                X86::GR32RegisterClass, true);
9784   case X86::ATOMMIN32:
9785     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9786   case X86::ATOMMAX32:
9787     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9788   case X86::ATOMUMIN32:
9789     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9790   case X86::ATOMUMAX32:
9791     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9792
9793   case X86::ATOMAND16:
9794     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9795                                                X86::AND16ri, X86::MOV16rm,
9796                                                X86::LCMPXCHG16,
9797                                                X86::NOT16r, X86::AX,
9798                                                X86::GR16RegisterClass);
9799   case X86::ATOMOR16:
9800     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9801                                                X86::OR16ri, X86::MOV16rm,
9802                                                X86::LCMPXCHG16,
9803                                                X86::NOT16r, X86::AX,
9804                                                X86::GR16RegisterClass);
9805   case X86::ATOMXOR16:
9806     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9807                                                X86::XOR16ri, X86::MOV16rm,
9808                                                X86::LCMPXCHG16,
9809                                                X86::NOT16r, X86::AX,
9810                                                X86::GR16RegisterClass);
9811   case X86::ATOMNAND16:
9812     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9813                                                X86::AND16ri, X86::MOV16rm,
9814                                                X86::LCMPXCHG16,
9815                                                X86::NOT16r, X86::AX,
9816                                                X86::GR16RegisterClass, true);
9817   case X86::ATOMMIN16:
9818     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9819   case X86::ATOMMAX16:
9820     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9821   case X86::ATOMUMIN16:
9822     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9823   case X86::ATOMUMAX16:
9824     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9825
9826   case X86::ATOMAND8:
9827     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9828                                                X86::AND8ri, X86::MOV8rm,
9829                                                X86::LCMPXCHG8,
9830                                                X86::NOT8r, X86::AL,
9831                                                X86::GR8RegisterClass);
9832   case X86::ATOMOR8:
9833     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9834                                                X86::OR8ri, X86::MOV8rm,
9835                                                X86::LCMPXCHG8,
9836                                                X86::NOT8r, X86::AL,
9837                                                X86::GR8RegisterClass);
9838   case X86::ATOMXOR8:
9839     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9840                                                X86::XOR8ri, X86::MOV8rm,
9841                                                X86::LCMPXCHG8,
9842                                                X86::NOT8r, X86::AL,
9843                                                X86::GR8RegisterClass);
9844   case X86::ATOMNAND8:
9845     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9846                                                X86::AND8ri, X86::MOV8rm,
9847                                                X86::LCMPXCHG8,
9848                                                X86::NOT8r, X86::AL,
9849                                                X86::GR8RegisterClass, true);
9850   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9851   // This group is for 64-bit host.
9852   case X86::ATOMAND64:
9853     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9854                                                X86::AND64ri32, X86::MOV64rm,
9855                                                X86::LCMPXCHG64,
9856                                                X86::NOT64r, X86::RAX,
9857                                                X86::GR64RegisterClass);
9858   case X86::ATOMOR64:
9859     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9860                                                X86::OR64ri32, X86::MOV64rm,
9861                                                X86::LCMPXCHG64,
9862                                                X86::NOT64r, X86::RAX,
9863                                                X86::GR64RegisterClass);
9864   case X86::ATOMXOR64:
9865     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9866                                                X86::XOR64ri32, X86::MOV64rm,
9867                                                X86::LCMPXCHG64,
9868                                                X86::NOT64r, X86::RAX,
9869                                                X86::GR64RegisterClass);
9870   case X86::ATOMNAND64:
9871     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9872                                                X86::AND64ri32, X86::MOV64rm,
9873                                                X86::LCMPXCHG64,
9874                                                X86::NOT64r, X86::RAX,
9875                                                X86::GR64RegisterClass, true);
9876   case X86::ATOMMIN64:
9877     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9878   case X86::ATOMMAX64:
9879     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9880   case X86::ATOMUMIN64:
9881     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9882   case X86::ATOMUMAX64:
9883     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9884
9885   // This group does 64-bit operations on a 32-bit host.
9886   case X86::ATOMAND6432:
9887     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9888                                                X86::AND32rr, X86::AND32rr,
9889                                                X86::AND32ri, X86::AND32ri,
9890                                                false);
9891   case X86::ATOMOR6432:
9892     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9893                                                X86::OR32rr, X86::OR32rr,
9894                                                X86::OR32ri, X86::OR32ri,
9895                                                false);
9896   case X86::ATOMXOR6432:
9897     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9898                                                X86::XOR32rr, X86::XOR32rr,
9899                                                X86::XOR32ri, X86::XOR32ri,
9900                                                false);
9901   case X86::ATOMNAND6432:
9902     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9903                                                X86::AND32rr, X86::AND32rr,
9904                                                X86::AND32ri, X86::AND32ri,
9905                                                true);
9906   case X86::ATOMADD6432:
9907     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9908                                                X86::ADD32rr, X86::ADC32rr,
9909                                                X86::ADD32ri, X86::ADC32ri,
9910                                                false);
9911   case X86::ATOMSUB6432:
9912     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9913                                                X86::SUB32rr, X86::SBB32rr,
9914                                                X86::SUB32ri, X86::SBB32ri,
9915                                                false);
9916   case X86::ATOMSWAP6432:
9917     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9918                                                X86::MOV32rr, X86::MOV32rr,
9919                                                X86::MOV32ri, X86::MOV32ri,
9920                                                false);
9921   case X86::VASTART_SAVE_XMM_REGS:
9922     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9923   }
9924 }
9925
9926 //===----------------------------------------------------------------------===//
9927 //                           X86 Optimization Hooks
9928 //===----------------------------------------------------------------------===//
9929
9930 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9931                                                        const APInt &Mask,
9932                                                        APInt &KnownZero,
9933                                                        APInt &KnownOne,
9934                                                        const SelectionDAG &DAG,
9935                                                        unsigned Depth) const {
9936   unsigned Opc = Op.getOpcode();
9937   assert((Opc >= ISD::BUILTIN_OP_END ||
9938           Opc == ISD::INTRINSIC_WO_CHAIN ||
9939           Opc == ISD::INTRINSIC_W_CHAIN ||
9940           Opc == ISD::INTRINSIC_VOID) &&
9941          "Should use MaskedValueIsZero if you don't know whether Op"
9942          " is a target node!");
9943
9944   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9945   switch (Opc) {
9946   default: break;
9947   case X86ISD::ADD:
9948   case X86ISD::SUB:
9949   case X86ISD::SMUL:
9950   case X86ISD::UMUL:
9951   case X86ISD::INC:
9952   case X86ISD::DEC:
9953   case X86ISD::OR:
9954   case X86ISD::XOR:
9955   case X86ISD::AND:
9956     // These nodes' second result is a boolean.
9957     if (Op.getResNo() == 0)
9958       break;
9959     // Fallthrough
9960   case X86ISD::SETCC:
9961     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9962                                        Mask.getBitWidth() - 1);
9963     break;
9964   }
9965 }
9966
9967 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9968 /// node is a GlobalAddress + offset.
9969 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9970                                        const GlobalValue* &GA,
9971                                        int64_t &Offset) const {
9972   if (N->getOpcode() == X86ISD::Wrapper) {
9973     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9974       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
9975       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
9976       return true;
9977     }
9978   }
9979   return TargetLowering::isGAPlusOffset(N, GA, Offset);
9980 }
9981
9982 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
9983 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
9984 /// if the load addresses are consecutive, non-overlapping, and in the right
9985 /// order.
9986 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
9987                                      const TargetLowering &TLI) {
9988   DebugLoc dl = N->getDebugLoc();
9989   EVT VT = N->getValueType(0);
9990
9991   if (VT.getSizeInBits() != 128)
9992     return SDValue();
9993
9994   SmallVector<SDValue, 16> Elts;
9995   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
9996     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
9997
9998   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
9999 }
10000
10001 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
10002 /// generation and convert it from being a bunch of shuffles and extracts
10003 /// to a simple store and scalar loads to extract the elements.
10004 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
10005                                                 const TargetLowering &TLI) {
10006   SDValue InputVector = N->getOperand(0);
10007
10008   // Only operate on vectors of 4 elements, where the alternative shuffling
10009   // gets to be more expensive.
10010   if (InputVector.getValueType() != MVT::v4i32)
10011     return SDValue();
10012
10013   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
10014   // single use which is a sign-extend or zero-extend, and all elements are
10015   // used.
10016   SmallVector<SDNode *, 4> Uses;
10017   unsigned ExtractedElements = 0;
10018   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
10019        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
10020     if (UI.getUse().getResNo() != InputVector.getResNo())
10021       return SDValue();
10022
10023     SDNode *Extract = *UI;
10024     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10025       return SDValue();
10026
10027     if (Extract->getValueType(0) != MVT::i32)
10028       return SDValue();
10029     if (!Extract->hasOneUse())
10030       return SDValue();
10031     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
10032         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
10033       return SDValue();
10034     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
10035       return SDValue();
10036
10037     // Record which element was extracted.
10038     ExtractedElements |=
10039       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
10040
10041     Uses.push_back(Extract);
10042   }
10043
10044   // If not all the elements were used, this may not be worthwhile.
10045   if (ExtractedElements != 15)
10046     return SDValue();
10047
10048   // Ok, we've now decided to do the transformation.
10049   DebugLoc dl = InputVector.getDebugLoc();
10050
10051   // Store the value to a temporary stack slot.
10052   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
10053   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL,
10054                             0, false, false, 0);
10055
10056   // Replace each use (extract) with a load of the appropriate element.
10057   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
10058        UE = Uses.end(); UI != UE; ++UI) {
10059     SDNode *Extract = *UI;
10060
10061     // Compute the element's address.
10062     SDValue Idx = Extract->getOperand(1);
10063     unsigned EltSize =
10064         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
10065     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
10066     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
10067
10068     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
10069                                      StackPtr, OffsetVal);
10070
10071     // Load the scalar.
10072     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
10073                                      ScalarAddr, MachinePointerInfo(),
10074                                      false, false, 0);
10075
10076     // Replace the exact with the load.
10077     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
10078   }
10079
10080   // The replacement was made in place; don't return anything.
10081   return SDValue();
10082 }
10083
10084 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
10085 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
10086                                     const X86Subtarget *Subtarget) {
10087   DebugLoc DL = N->getDebugLoc();
10088   SDValue Cond = N->getOperand(0);
10089   // Get the LHS/RHS of the select.
10090   SDValue LHS = N->getOperand(1);
10091   SDValue RHS = N->getOperand(2);
10092
10093   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
10094   // instructions match the semantics of the common C idiom x<y?x:y but not
10095   // x<=y?x:y, because of how they handle negative zero (which can be
10096   // ignored in unsafe-math mode).
10097   if (Subtarget->hasSSE2() &&
10098       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
10099       Cond.getOpcode() == ISD::SETCC) {
10100     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
10101
10102     unsigned Opcode = 0;
10103     // Check for x CC y ? x : y.
10104     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
10105         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
10106       switch (CC) {
10107       default: break;
10108       case ISD::SETULT:
10109         // Converting this to a min would handle NaNs incorrectly, and swapping
10110         // the operands would cause it to handle comparisons between positive
10111         // and negative zero incorrectly.
10112         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10113           if (!UnsafeFPMath &&
10114               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10115             break;
10116           std::swap(LHS, RHS);
10117         }
10118         Opcode = X86ISD::FMIN;
10119         break;
10120       case ISD::SETOLE:
10121         // Converting this to a min would handle comparisons between positive
10122         // and negative zero incorrectly.
10123         if (!UnsafeFPMath &&
10124             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
10125           break;
10126         Opcode = X86ISD::FMIN;
10127         break;
10128       case ISD::SETULE:
10129         // Converting this to a min would handle both negative zeros and NaNs
10130         // incorrectly, but we can swap the operands to fix both.
10131         std::swap(LHS, RHS);
10132       case ISD::SETOLT:
10133       case ISD::SETLT:
10134       case ISD::SETLE:
10135         Opcode = X86ISD::FMIN;
10136         break;
10137
10138       case ISD::SETOGE:
10139         // Converting this to a max would handle comparisons between positive
10140         // and negative zero incorrectly.
10141         if (!UnsafeFPMath &&
10142             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
10143           break;
10144         Opcode = X86ISD::FMAX;
10145         break;
10146       case ISD::SETUGT:
10147         // Converting this to a max would handle NaNs incorrectly, and swapping
10148         // the operands would cause it to handle comparisons between positive
10149         // and negative zero incorrectly.
10150         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10151           if (!UnsafeFPMath &&
10152               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10153             break;
10154           std::swap(LHS, RHS);
10155         }
10156         Opcode = X86ISD::FMAX;
10157         break;
10158       case ISD::SETUGE:
10159         // Converting this to a max would handle both negative zeros and NaNs
10160         // incorrectly, but we can swap the operands to fix both.
10161         std::swap(LHS, RHS);
10162       case ISD::SETOGT:
10163       case ISD::SETGT:
10164       case ISD::SETGE:
10165         Opcode = X86ISD::FMAX;
10166         break;
10167       }
10168     // Check for x CC y ? y : x -- a min/max with reversed arms.
10169     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
10170                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
10171       switch (CC) {
10172       default: break;
10173       case ISD::SETOGE:
10174         // Converting this to a min would handle comparisons between positive
10175         // and negative zero incorrectly, and swapping the operands would
10176         // cause it to handle NaNs incorrectly.
10177         if (!UnsafeFPMath &&
10178             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
10179           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10180             break;
10181           std::swap(LHS, RHS);
10182         }
10183         Opcode = X86ISD::FMIN;
10184         break;
10185       case ISD::SETUGT:
10186         // Converting this to a min would handle NaNs incorrectly.
10187         if (!UnsafeFPMath &&
10188             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
10189           break;
10190         Opcode = X86ISD::FMIN;
10191         break;
10192       case ISD::SETUGE:
10193         // Converting this to a min would handle both negative zeros and NaNs
10194         // incorrectly, but we can swap the operands to fix both.
10195         std::swap(LHS, RHS);
10196       case ISD::SETOGT:
10197       case ISD::SETGT:
10198       case ISD::SETGE:
10199         Opcode = X86ISD::FMIN;
10200         break;
10201
10202       case ISD::SETULT:
10203         // Converting this to a max would handle NaNs incorrectly.
10204         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10205           break;
10206         Opcode = X86ISD::FMAX;
10207         break;
10208       case ISD::SETOLE:
10209         // Converting this to a max would handle comparisons between positive
10210         // and negative zero incorrectly, and swapping the operands would
10211         // cause it to handle NaNs incorrectly.
10212         if (!UnsafeFPMath &&
10213             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
10214           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10215             break;
10216           std::swap(LHS, RHS);
10217         }
10218         Opcode = X86ISD::FMAX;
10219         break;
10220       case ISD::SETULE:
10221         // Converting this to a max would handle both negative zeros and NaNs
10222         // incorrectly, but we can swap the operands to fix both.
10223         std::swap(LHS, RHS);
10224       case ISD::SETOLT:
10225       case ISD::SETLT:
10226       case ISD::SETLE:
10227         Opcode = X86ISD::FMAX;
10228         break;
10229       }
10230     }
10231
10232     if (Opcode)
10233       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
10234   }
10235
10236   // If this is a select between two integer constants, try to do some
10237   // optimizations.
10238   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
10239     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
10240       // Don't do this for crazy integer types.
10241       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
10242         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
10243         // so that TrueC (the true value) is larger than FalseC.
10244         bool NeedsCondInvert = false;
10245
10246         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
10247             // Efficiently invertible.
10248             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
10249              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
10250               isa<ConstantSDNode>(Cond.getOperand(1))))) {
10251           NeedsCondInvert = true;
10252           std::swap(TrueC, FalseC);
10253         }
10254
10255         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
10256         if (FalseC->getAPIntValue() == 0 &&
10257             TrueC->getAPIntValue().isPowerOf2()) {
10258           if (NeedsCondInvert) // Invert the condition if needed.
10259             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10260                                DAG.getConstant(1, Cond.getValueType()));
10261
10262           // Zero extend the condition if needed.
10263           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
10264
10265           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10266           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
10267                              DAG.getConstant(ShAmt, MVT::i8));
10268         }
10269
10270         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
10271         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10272           if (NeedsCondInvert) // Invert the condition if needed.
10273             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10274                                DAG.getConstant(1, Cond.getValueType()));
10275
10276           // Zero extend the condition if needed.
10277           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10278                              FalseC->getValueType(0), Cond);
10279           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10280                              SDValue(FalseC, 0));
10281         }
10282
10283         // Optimize cases that will turn into an LEA instruction.  This requires
10284         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10285         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10286           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10287           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10288
10289           bool isFastMultiplier = false;
10290           if (Diff < 10) {
10291             switch ((unsigned char)Diff) {
10292               default: break;
10293               case 1:  // result = add base, cond
10294               case 2:  // result = lea base(    , cond*2)
10295               case 3:  // result = lea base(cond, cond*2)
10296               case 4:  // result = lea base(    , cond*4)
10297               case 5:  // result = lea base(cond, cond*4)
10298               case 8:  // result = lea base(    , cond*8)
10299               case 9:  // result = lea base(cond, cond*8)
10300                 isFastMultiplier = true;
10301                 break;
10302             }
10303           }
10304
10305           if (isFastMultiplier) {
10306             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10307             if (NeedsCondInvert) // Invert the condition if needed.
10308               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10309                                  DAG.getConstant(1, Cond.getValueType()));
10310
10311             // Zero extend the condition if needed.
10312             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10313                                Cond);
10314             // Scale the condition by the difference.
10315             if (Diff != 1)
10316               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10317                                  DAG.getConstant(Diff, Cond.getValueType()));
10318
10319             // Add the base if non-zero.
10320             if (FalseC->getAPIntValue() != 0)
10321               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10322                                  SDValue(FalseC, 0));
10323             return Cond;
10324           }
10325         }
10326       }
10327   }
10328
10329   return SDValue();
10330 }
10331
10332 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
10333 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
10334                                   TargetLowering::DAGCombinerInfo &DCI) {
10335   DebugLoc DL = N->getDebugLoc();
10336
10337   // If the flag operand isn't dead, don't touch this CMOV.
10338   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
10339     return SDValue();
10340
10341   // If this is a select between two integer constants, try to do some
10342   // optimizations.  Note that the operands are ordered the opposite of SELECT
10343   // operands.
10344   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
10345     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
10346       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
10347       // larger than FalseC (the false value).
10348       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
10349
10350       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
10351         CC = X86::GetOppositeBranchCondition(CC);
10352         std::swap(TrueC, FalseC);
10353       }
10354
10355       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
10356       // This is efficient for any integer data type (including i8/i16) and
10357       // shift amount.
10358       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
10359         SDValue Cond = N->getOperand(3);
10360         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10361                            DAG.getConstant(CC, MVT::i8), Cond);
10362
10363         // Zero extend the condition if needed.
10364         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
10365
10366         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10367         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
10368                            DAG.getConstant(ShAmt, MVT::i8));
10369         if (N->getNumValues() == 2)  // Dead flag value?
10370           return DCI.CombineTo(N, Cond, SDValue());
10371         return Cond;
10372       }
10373
10374       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
10375       // for any integer data type, including i8/i16.
10376       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10377         SDValue Cond = N->getOperand(3);
10378         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10379                            DAG.getConstant(CC, MVT::i8), Cond);
10380
10381         // Zero extend the condition if needed.
10382         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10383                            FalseC->getValueType(0), Cond);
10384         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10385                            SDValue(FalseC, 0));
10386
10387         if (N->getNumValues() == 2)  // Dead flag value?
10388           return DCI.CombineTo(N, Cond, SDValue());
10389         return Cond;
10390       }
10391
10392       // Optimize cases that will turn into an LEA instruction.  This requires
10393       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10394       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10395         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10396         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10397
10398         bool isFastMultiplier = false;
10399         if (Diff < 10) {
10400           switch ((unsigned char)Diff) {
10401           default: break;
10402           case 1:  // result = add base, cond
10403           case 2:  // result = lea base(    , cond*2)
10404           case 3:  // result = lea base(cond, cond*2)
10405           case 4:  // result = lea base(    , cond*4)
10406           case 5:  // result = lea base(cond, cond*4)
10407           case 8:  // result = lea base(    , cond*8)
10408           case 9:  // result = lea base(cond, cond*8)
10409             isFastMultiplier = true;
10410             break;
10411           }
10412         }
10413
10414         if (isFastMultiplier) {
10415           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10416           SDValue Cond = N->getOperand(3);
10417           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10418                              DAG.getConstant(CC, MVT::i8), Cond);
10419           // Zero extend the condition if needed.
10420           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10421                              Cond);
10422           // Scale the condition by the difference.
10423           if (Diff != 1)
10424             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10425                                DAG.getConstant(Diff, Cond.getValueType()));
10426
10427           // Add the base if non-zero.
10428           if (FalseC->getAPIntValue() != 0)
10429             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10430                                SDValue(FalseC, 0));
10431           if (N->getNumValues() == 2)  // Dead flag value?
10432             return DCI.CombineTo(N, Cond, SDValue());
10433           return Cond;
10434         }
10435       }
10436     }
10437   }
10438   return SDValue();
10439 }
10440
10441
10442 /// PerformMulCombine - Optimize a single multiply with constant into two
10443 /// in order to implement it with two cheaper instructions, e.g.
10444 /// LEA + SHL, LEA + LEA.
10445 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10446                                  TargetLowering::DAGCombinerInfo &DCI) {
10447   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10448     return SDValue();
10449
10450   EVT VT = N->getValueType(0);
10451   if (VT != MVT::i64)
10452     return SDValue();
10453
10454   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10455   if (!C)
10456     return SDValue();
10457   uint64_t MulAmt = C->getZExtValue();
10458   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10459     return SDValue();
10460
10461   uint64_t MulAmt1 = 0;
10462   uint64_t MulAmt2 = 0;
10463   if ((MulAmt % 9) == 0) {
10464     MulAmt1 = 9;
10465     MulAmt2 = MulAmt / 9;
10466   } else if ((MulAmt % 5) == 0) {
10467     MulAmt1 = 5;
10468     MulAmt2 = MulAmt / 5;
10469   } else if ((MulAmt % 3) == 0) {
10470     MulAmt1 = 3;
10471     MulAmt2 = MulAmt / 3;
10472   }
10473   if (MulAmt2 &&
10474       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10475     DebugLoc DL = N->getDebugLoc();
10476
10477     if (isPowerOf2_64(MulAmt2) &&
10478         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10479       // If second multiplifer is pow2, issue it first. We want the multiply by
10480       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10481       // is an add.
10482       std::swap(MulAmt1, MulAmt2);
10483
10484     SDValue NewMul;
10485     if (isPowerOf2_64(MulAmt1))
10486       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10487                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10488     else
10489       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10490                            DAG.getConstant(MulAmt1, VT));
10491
10492     if (isPowerOf2_64(MulAmt2))
10493       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10494                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10495     else
10496       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10497                            DAG.getConstant(MulAmt2, VT));
10498
10499     // Do not add new nodes to DAG combiner worklist.
10500     DCI.CombineTo(N, NewMul, false);
10501   }
10502   return SDValue();
10503 }
10504
10505 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10506   SDValue N0 = N->getOperand(0);
10507   SDValue N1 = N->getOperand(1);
10508   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10509   EVT VT = N0.getValueType();
10510
10511   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10512   // since the result of setcc_c is all zero's or all ones.
10513   if (N1C && N0.getOpcode() == ISD::AND &&
10514       N0.getOperand(1).getOpcode() == ISD::Constant) {
10515     SDValue N00 = N0.getOperand(0);
10516     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10517         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10518           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10519          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10520       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10521       APInt ShAmt = N1C->getAPIntValue();
10522       Mask = Mask.shl(ShAmt);
10523       if (Mask != 0)
10524         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10525                            N00, DAG.getConstant(Mask, VT));
10526     }
10527   }
10528
10529   return SDValue();
10530 }
10531
10532 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10533 ///                       when possible.
10534 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10535                                    const X86Subtarget *Subtarget) {
10536   EVT VT = N->getValueType(0);
10537   if (!VT.isVector() && VT.isInteger() &&
10538       N->getOpcode() == ISD::SHL)
10539     return PerformSHLCombine(N, DAG);
10540
10541   // On X86 with SSE2 support, we can transform this to a vector shift if
10542   // all elements are shifted by the same amount.  We can't do this in legalize
10543   // because the a constant vector is typically transformed to a constant pool
10544   // so we have no knowledge of the shift amount.
10545   if (!Subtarget->hasSSE2())
10546     return SDValue();
10547
10548   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10549     return SDValue();
10550
10551   SDValue ShAmtOp = N->getOperand(1);
10552   EVT EltVT = VT.getVectorElementType();
10553   DebugLoc DL = N->getDebugLoc();
10554   SDValue BaseShAmt = SDValue();
10555   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10556     unsigned NumElts = VT.getVectorNumElements();
10557     unsigned i = 0;
10558     for (; i != NumElts; ++i) {
10559       SDValue Arg = ShAmtOp.getOperand(i);
10560       if (Arg.getOpcode() == ISD::UNDEF) continue;
10561       BaseShAmt = Arg;
10562       break;
10563     }
10564     for (; i != NumElts; ++i) {
10565       SDValue Arg = ShAmtOp.getOperand(i);
10566       if (Arg.getOpcode() == ISD::UNDEF) continue;
10567       if (Arg != BaseShAmt) {
10568         return SDValue();
10569       }
10570     }
10571   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10572              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10573     SDValue InVec = ShAmtOp.getOperand(0);
10574     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10575       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10576       unsigned i = 0;
10577       for (; i != NumElts; ++i) {
10578         SDValue Arg = InVec.getOperand(i);
10579         if (Arg.getOpcode() == ISD::UNDEF) continue;
10580         BaseShAmt = Arg;
10581         break;
10582       }
10583     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10584        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10585          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10586          if (C->getZExtValue() == SplatIdx)
10587            BaseShAmt = InVec.getOperand(1);
10588        }
10589     }
10590     if (BaseShAmt.getNode() == 0)
10591       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10592                               DAG.getIntPtrConstant(0));
10593   } else
10594     return SDValue();
10595
10596   // The shift amount is an i32.
10597   if (EltVT.bitsGT(MVT::i32))
10598     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10599   else if (EltVT.bitsLT(MVT::i32))
10600     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10601
10602   // The shift amount is identical so we can do a vector shift.
10603   SDValue  ValOp = N->getOperand(0);
10604   switch (N->getOpcode()) {
10605   default:
10606     llvm_unreachable("Unknown shift opcode!");
10607     break;
10608   case ISD::SHL:
10609     if (VT == MVT::v2i64)
10610       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10611                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10612                          ValOp, BaseShAmt);
10613     if (VT == MVT::v4i32)
10614       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10615                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10616                          ValOp, BaseShAmt);
10617     if (VT == MVT::v8i16)
10618       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10619                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10620                          ValOp, BaseShAmt);
10621     break;
10622   case ISD::SRA:
10623     if (VT == MVT::v4i32)
10624       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10625                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10626                          ValOp, BaseShAmt);
10627     if (VT == MVT::v8i16)
10628       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10629                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10630                          ValOp, BaseShAmt);
10631     break;
10632   case ISD::SRL:
10633     if (VT == MVT::v2i64)
10634       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10635                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10636                          ValOp, BaseShAmt);
10637     if (VT == MVT::v4i32)
10638       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10639                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10640                          ValOp, BaseShAmt);
10641     if (VT ==  MVT::v8i16)
10642       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10643                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10644                          ValOp, BaseShAmt);
10645     break;
10646   }
10647   return SDValue();
10648 }
10649
10650 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10651                                 TargetLowering::DAGCombinerInfo &DCI,
10652                                 const X86Subtarget *Subtarget) {
10653   if (DCI.isBeforeLegalizeOps())
10654     return SDValue();
10655
10656   EVT VT = N->getValueType(0);
10657   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10658     return SDValue();
10659
10660   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10661   SDValue N0 = N->getOperand(0);
10662   SDValue N1 = N->getOperand(1);
10663   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10664     std::swap(N0, N1);
10665   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10666     return SDValue();
10667   if (!N0.hasOneUse() || !N1.hasOneUse())
10668     return SDValue();
10669
10670   SDValue ShAmt0 = N0.getOperand(1);
10671   if (ShAmt0.getValueType() != MVT::i8)
10672     return SDValue();
10673   SDValue ShAmt1 = N1.getOperand(1);
10674   if (ShAmt1.getValueType() != MVT::i8)
10675     return SDValue();
10676   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10677     ShAmt0 = ShAmt0.getOperand(0);
10678   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10679     ShAmt1 = ShAmt1.getOperand(0);
10680
10681   DebugLoc DL = N->getDebugLoc();
10682   unsigned Opc = X86ISD::SHLD;
10683   SDValue Op0 = N0.getOperand(0);
10684   SDValue Op1 = N1.getOperand(0);
10685   if (ShAmt0.getOpcode() == ISD::SUB) {
10686     Opc = X86ISD::SHRD;
10687     std::swap(Op0, Op1);
10688     std::swap(ShAmt0, ShAmt1);
10689   }
10690
10691   unsigned Bits = VT.getSizeInBits();
10692   if (ShAmt1.getOpcode() == ISD::SUB) {
10693     SDValue Sum = ShAmt1.getOperand(0);
10694     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10695       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10696       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10697         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10698       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10699         return DAG.getNode(Opc, DL, VT,
10700                            Op0, Op1,
10701                            DAG.getNode(ISD::TRUNCATE, DL,
10702                                        MVT::i8, ShAmt0));
10703     }
10704   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10705     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10706     if (ShAmt0C &&
10707         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10708       return DAG.getNode(Opc, DL, VT,
10709                          N0.getOperand(0), N1.getOperand(0),
10710                          DAG.getNode(ISD::TRUNCATE, DL,
10711                                        MVT::i8, ShAmt0));
10712   }
10713
10714   return SDValue();
10715 }
10716
10717 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10718 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10719                                    const X86Subtarget *Subtarget) {
10720   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10721   // the FP state in cases where an emms may be missing.
10722   // A preferable solution to the general problem is to figure out the right
10723   // places to insert EMMS.  This qualifies as a quick hack.
10724
10725   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10726   StoreSDNode *St = cast<StoreSDNode>(N);
10727   EVT VT = St->getValue().getValueType();
10728   if (VT.getSizeInBits() != 64)
10729     return SDValue();
10730
10731   const Function *F = DAG.getMachineFunction().getFunction();
10732   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10733   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10734     && Subtarget->hasSSE2();
10735   if ((VT.isVector() ||
10736        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10737       isa<LoadSDNode>(St->getValue()) &&
10738       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10739       St->getChain().hasOneUse() && !St->isVolatile()) {
10740     SDNode* LdVal = St->getValue().getNode();
10741     LoadSDNode *Ld = 0;
10742     int TokenFactorIndex = -1;
10743     SmallVector<SDValue, 8> Ops;
10744     SDNode* ChainVal = St->getChain().getNode();
10745     // Must be a store of a load.  We currently handle two cases:  the load
10746     // is a direct child, and it's under an intervening TokenFactor.  It is
10747     // possible to dig deeper under nested TokenFactors.
10748     if (ChainVal == LdVal)
10749       Ld = cast<LoadSDNode>(St->getChain());
10750     else if (St->getValue().hasOneUse() &&
10751              ChainVal->getOpcode() == ISD::TokenFactor) {
10752       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10753         if (ChainVal->getOperand(i).getNode() == LdVal) {
10754           TokenFactorIndex = i;
10755           Ld = cast<LoadSDNode>(St->getValue());
10756         } else
10757           Ops.push_back(ChainVal->getOperand(i));
10758       }
10759     }
10760
10761     if (!Ld || !ISD::isNormalLoad(Ld))
10762       return SDValue();
10763
10764     // If this is not the MMX case, i.e. we are just turning i64 load/store
10765     // into f64 load/store, avoid the transformation if there are multiple
10766     // uses of the loaded value.
10767     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10768       return SDValue();
10769
10770     DebugLoc LdDL = Ld->getDebugLoc();
10771     DebugLoc StDL = N->getDebugLoc();
10772     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10773     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10774     // pair instead.
10775     if (Subtarget->is64Bit() || F64IsLegal) {
10776       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10777       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
10778                                   Ld->getPointerInfo(), Ld->isVolatile(),
10779                                   Ld->isNonTemporal(), Ld->getAlignment());
10780       SDValue NewChain = NewLd.getValue(1);
10781       if (TokenFactorIndex != -1) {
10782         Ops.push_back(NewChain);
10783         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10784                                Ops.size());
10785       }
10786       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10787                           St->getPointerInfo(),
10788                           St->isVolatile(), St->isNonTemporal(),
10789                           St->getAlignment());
10790     }
10791
10792     // Otherwise, lower to two pairs of 32-bit loads / stores.
10793     SDValue LoAddr = Ld->getBasePtr();
10794     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10795                                  DAG.getConstant(4, MVT::i32));
10796
10797     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10798                                Ld->getPointerInfo(),
10799                                Ld->isVolatile(), Ld->isNonTemporal(),
10800                                Ld->getAlignment());
10801     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10802                                Ld->getPointerInfo().getWithOffset(4),
10803                                Ld->isVolatile(), Ld->isNonTemporal(),
10804                                MinAlign(Ld->getAlignment(), 4));
10805
10806     SDValue NewChain = LoLd.getValue(1);
10807     if (TokenFactorIndex != -1) {
10808       Ops.push_back(LoLd);
10809       Ops.push_back(HiLd);
10810       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10811                              Ops.size());
10812     }
10813
10814     LoAddr = St->getBasePtr();
10815     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10816                          DAG.getConstant(4, MVT::i32));
10817
10818     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10819                                 St->getSrcValue(), St->getSrcValueOffset(),
10820                                 St->isVolatile(), St->isNonTemporal(),
10821                                 St->getAlignment());
10822     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10823                                 St->getSrcValue(),
10824                                 St->getSrcValueOffset() + 4,
10825                                 St->isVolatile(),
10826                                 St->isNonTemporal(),
10827                                 MinAlign(St->getAlignment(), 4));
10828     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10829   }
10830   return SDValue();
10831 }
10832
10833 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10834 /// X86ISD::FXOR nodes.
10835 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10836   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10837   // F[X]OR(0.0, x) -> x
10838   // F[X]OR(x, 0.0) -> x
10839   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10840     if (C->getValueAPF().isPosZero())
10841       return N->getOperand(1);
10842   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10843     if (C->getValueAPF().isPosZero())
10844       return N->getOperand(0);
10845   return SDValue();
10846 }
10847
10848 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10849 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10850   // FAND(0.0, x) -> 0.0
10851   // FAND(x, 0.0) -> 0.0
10852   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10853     if (C->getValueAPF().isPosZero())
10854       return N->getOperand(0);
10855   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10856     if (C->getValueAPF().isPosZero())
10857       return N->getOperand(1);
10858   return SDValue();
10859 }
10860
10861 static SDValue PerformBTCombine(SDNode *N,
10862                                 SelectionDAG &DAG,
10863                                 TargetLowering::DAGCombinerInfo &DCI) {
10864   // BT ignores high bits in the bit index operand.
10865   SDValue Op1 = N->getOperand(1);
10866   if (Op1.hasOneUse()) {
10867     unsigned BitWidth = Op1.getValueSizeInBits();
10868     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10869     APInt KnownZero, KnownOne;
10870     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10871                                           !DCI.isBeforeLegalizeOps());
10872     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10873     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10874         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10875       DCI.CommitTargetLoweringOpt(TLO);
10876   }
10877   return SDValue();
10878 }
10879
10880 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10881   SDValue Op = N->getOperand(0);
10882   if (Op.getOpcode() == ISD::BIT_CONVERT)
10883     Op = Op.getOperand(0);
10884   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10885   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10886       VT.getVectorElementType().getSizeInBits() ==
10887       OpVT.getVectorElementType().getSizeInBits()) {
10888     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10889   }
10890   return SDValue();
10891 }
10892
10893 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10894   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10895   //           (and (i32 x86isd::setcc_carry), 1)
10896   // This eliminates the zext. This transformation is necessary because
10897   // ISD::SETCC is always legalized to i8.
10898   DebugLoc dl = N->getDebugLoc();
10899   SDValue N0 = N->getOperand(0);
10900   EVT VT = N->getValueType(0);
10901   if (N0.getOpcode() == ISD::AND &&
10902       N0.hasOneUse() &&
10903       N0.getOperand(0).hasOneUse()) {
10904     SDValue N00 = N0.getOperand(0);
10905     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10906       return SDValue();
10907     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10908     if (!C || C->getZExtValue() != 1)
10909       return SDValue();
10910     return DAG.getNode(ISD::AND, dl, VT,
10911                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10912                                    N00.getOperand(0), N00.getOperand(1)),
10913                        DAG.getConstant(1, VT));
10914   }
10915
10916   return SDValue();
10917 }
10918
10919 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10920                                              DAGCombinerInfo &DCI) const {
10921   SelectionDAG &DAG = DCI.DAG;
10922   switch (N->getOpcode()) {
10923   default: break;
10924   case ISD::EXTRACT_VECTOR_ELT:
10925                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10926   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10927   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10928   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10929   case ISD::SHL:
10930   case ISD::SRA:
10931   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10932   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10933   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10934   case X86ISD::FXOR:
10935   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10936   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10937   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10938   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10939   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10940   case X86ISD::SHUFPS:      // Handle all target specific shuffles
10941   case X86ISD::SHUFPD:
10942   case X86ISD::PALIGN:
10943   case X86ISD::PUNPCKHBW:
10944   case X86ISD::PUNPCKHWD:
10945   case X86ISD::PUNPCKHDQ:
10946   case X86ISD::PUNPCKHQDQ:
10947   case X86ISD::UNPCKHPS:
10948   case X86ISD::UNPCKHPD:
10949   case X86ISD::PUNPCKLBW:
10950   case X86ISD::PUNPCKLWD:
10951   case X86ISD::PUNPCKLDQ:
10952   case X86ISD::PUNPCKLQDQ:
10953   case X86ISD::UNPCKLPS:
10954   case X86ISD::UNPCKLPD:
10955   case X86ISD::MOVHLPS:
10956   case X86ISD::MOVLHPS:
10957   case X86ISD::PSHUFD:
10958   case X86ISD::PSHUFHW:
10959   case X86ISD::PSHUFLW:
10960   case X86ISD::MOVSS:
10961   case X86ISD::MOVSD:
10962   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10963   }
10964
10965   return SDValue();
10966 }
10967
10968 /// isTypeDesirableForOp - Return true if the target has native support for
10969 /// the specified value type and it is 'desirable' to use the type for the
10970 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10971 /// instruction encodings are longer and some i16 instructions are slow.
10972 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10973   if (!isTypeLegal(VT))
10974     return false;
10975   if (VT != MVT::i16)
10976     return true;
10977
10978   switch (Opc) {
10979   default:
10980     return true;
10981   case ISD::LOAD:
10982   case ISD::SIGN_EXTEND:
10983   case ISD::ZERO_EXTEND:
10984   case ISD::ANY_EXTEND:
10985   case ISD::SHL:
10986   case ISD::SRL:
10987   case ISD::SUB:
10988   case ISD::ADD:
10989   case ISD::MUL:
10990   case ISD::AND:
10991   case ISD::OR:
10992   case ISD::XOR:
10993     return false;
10994   }
10995 }
10996
10997 /// IsDesirableToPromoteOp - This method query the target whether it is
10998 /// beneficial for dag combiner to promote the specified node. If true, it
10999 /// should return the desired promotion type by reference.
11000 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
11001   EVT VT = Op.getValueType();
11002   if (VT != MVT::i16)
11003     return false;
11004
11005   bool Promote = false;
11006   bool Commute = false;
11007   switch (Op.getOpcode()) {
11008   default: break;
11009   case ISD::LOAD: {
11010     LoadSDNode *LD = cast<LoadSDNode>(Op);
11011     // If the non-extending load has a single use and it's not live out, then it
11012     // might be folded.
11013     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
11014                                                      Op.hasOneUse()*/) {
11015       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
11016              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
11017         // The only case where we'd want to promote LOAD (rather then it being
11018         // promoted as an operand is when it's only use is liveout.
11019         if (UI->getOpcode() != ISD::CopyToReg)
11020           return false;
11021       }
11022     }
11023     Promote = true;
11024     break;
11025   }
11026   case ISD::SIGN_EXTEND:
11027   case ISD::ZERO_EXTEND:
11028   case ISD::ANY_EXTEND:
11029     Promote = true;
11030     break;
11031   case ISD::SHL:
11032   case ISD::SRL: {
11033     SDValue N0 = Op.getOperand(0);
11034     // Look out for (store (shl (load), x)).
11035     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
11036       return false;
11037     Promote = true;
11038     break;
11039   }
11040   case ISD::ADD:
11041   case ISD::MUL:
11042   case ISD::AND:
11043   case ISD::OR:
11044   case ISD::XOR:
11045     Commute = true;
11046     // fallthrough
11047   case ISD::SUB: {
11048     SDValue N0 = Op.getOperand(0);
11049     SDValue N1 = Op.getOperand(1);
11050     if (!Commute && MayFoldLoad(N1))
11051       return false;
11052     // Avoid disabling potential load folding opportunities.
11053     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
11054       return false;
11055     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
11056       return false;
11057     Promote = true;
11058   }
11059   }
11060
11061   PVT = MVT::i32;
11062   return Promote;
11063 }
11064
11065 //===----------------------------------------------------------------------===//
11066 //                           X86 Inline Assembly Support
11067 //===----------------------------------------------------------------------===//
11068
11069 static bool LowerToBSwap(CallInst *CI) {
11070   // FIXME: this should verify that we are targetting a 486 or better.  If not,
11071   // we will turn this bswap into something that will be lowered to logical ops
11072   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
11073   // so don't worry about this.
11074
11075   // Verify this is a simple bswap.
11076   if (CI->getNumArgOperands() != 1 ||
11077       CI->getType() != CI->getArgOperand(0)->getType() ||
11078       !CI->getType()->isIntegerTy())
11079     return false;
11080
11081   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
11082   if (!Ty || Ty->getBitWidth() % 16 != 0)
11083     return false;
11084
11085   // Okay, we can do this xform, do so now.
11086   const Type *Tys[] = { Ty };
11087   Module *M = CI->getParent()->getParent()->getParent();
11088   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
11089
11090   Value *Op = CI->getArgOperand(0);
11091   Op = CallInst::Create(Int, Op, CI->getName(), CI);
11092
11093   CI->replaceAllUsesWith(Op);
11094   CI->eraseFromParent();
11095   return true;
11096 }
11097
11098 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
11099   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
11100   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
11101
11102   std::string AsmStr = IA->getAsmString();
11103
11104   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
11105   SmallVector<StringRef, 4> AsmPieces;
11106   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
11107
11108   switch (AsmPieces.size()) {
11109   default: return false;
11110   case 1:
11111     AsmStr = AsmPieces[0];
11112     AsmPieces.clear();
11113     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
11114
11115     // bswap $0
11116     if (AsmPieces.size() == 2 &&
11117         (AsmPieces[0] == "bswap" ||
11118          AsmPieces[0] == "bswapq" ||
11119          AsmPieces[0] == "bswapl") &&
11120         (AsmPieces[1] == "$0" ||
11121          AsmPieces[1] == "${0:q}")) {
11122       // No need to check constraints, nothing other than the equivalent of
11123       // "=r,0" would be valid here.
11124       return LowerToBSwap(CI);
11125     }
11126     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
11127     if (CI->getType()->isIntegerTy(16) &&
11128         AsmPieces.size() == 3 &&
11129         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
11130         AsmPieces[1] == "$$8," &&
11131         AsmPieces[2] == "${0:w}" &&
11132         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
11133       AsmPieces.clear();
11134       const std::string &Constraints = IA->getConstraintString();
11135       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
11136       std::sort(AsmPieces.begin(), AsmPieces.end());
11137       if (AsmPieces.size() == 4 &&
11138           AsmPieces[0] == "~{cc}" &&
11139           AsmPieces[1] == "~{dirflag}" &&
11140           AsmPieces[2] == "~{flags}" &&
11141           AsmPieces[3] == "~{fpsr}") {
11142         return LowerToBSwap(CI);
11143       }
11144     }
11145     break;
11146   case 3:
11147     if (CI->getType()->isIntegerTy(64) &&
11148         Constraints.size() >= 2 &&
11149         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
11150         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
11151       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
11152       SmallVector<StringRef, 4> Words;
11153       SplitString(AsmPieces[0], Words, " \t");
11154       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
11155         Words.clear();
11156         SplitString(AsmPieces[1], Words, " \t");
11157         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
11158           Words.clear();
11159           SplitString(AsmPieces[2], Words, " \t,");
11160           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
11161               Words[2] == "%edx") {
11162             return LowerToBSwap(CI);
11163           }
11164         }
11165       }
11166     }
11167     break;
11168   }
11169   return false;
11170 }
11171
11172
11173
11174 /// getConstraintType - Given a constraint letter, return the type of
11175 /// constraint it is for this target.
11176 X86TargetLowering::ConstraintType
11177 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
11178   if (Constraint.size() == 1) {
11179     switch (Constraint[0]) {
11180     case 'A':
11181       return C_Register;
11182     case 'f':
11183     case 'r':
11184     case 'R':
11185     case 'l':
11186     case 'q':
11187     case 'Q':
11188     case 'x':
11189     case 'y':
11190     case 'Y':
11191       return C_RegisterClass;
11192     case 'e':
11193     case 'Z':
11194       return C_Other;
11195     default:
11196       break;
11197     }
11198   }
11199   return TargetLowering::getConstraintType(Constraint);
11200 }
11201
11202 /// Examine constraint type and operand type and determine a weight value,
11203 /// where: -1 = invalid match, and 0 = so-so match to 3 = good match.
11204 /// This object must already have been set up with the operand type
11205 /// and the current alternative constraint selected.
11206 int X86TargetLowering::getSingleConstraintMatchWeight(
11207     AsmOperandInfo &info, const char *constraint) const {
11208   int weight = -1;
11209   Value *CallOperandVal = info.CallOperandVal;
11210     // If we don't have a value, we can't do a match,
11211     // but allow it at the lowest weight.
11212   if (CallOperandVal == NULL)
11213     return 0;
11214   // Look at the constraint type.
11215   switch (*constraint) {
11216   default:
11217     return TargetLowering::getSingleConstraintMatchWeight(info, constraint);
11218     break;
11219   case 'I':
11220     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
11221       if (C->getZExtValue() <= 31)
11222         weight = 3;
11223     }
11224     break;
11225   // etc.
11226   }
11227   return weight;
11228 }
11229
11230 /// LowerXConstraint - try to replace an X constraint, which matches anything,
11231 /// with another that has more specific requirements based on the type of the
11232 /// corresponding operand.
11233 const char *X86TargetLowering::
11234 LowerXConstraint(EVT ConstraintVT) const {
11235   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
11236   // 'f' like normal targets.
11237   if (ConstraintVT.isFloatingPoint()) {
11238     if (Subtarget->hasSSE2())
11239       return "Y";
11240     if (Subtarget->hasSSE1())
11241       return "x";
11242   }
11243
11244   return TargetLowering::LowerXConstraint(ConstraintVT);
11245 }
11246
11247 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
11248 /// vector.  If it is invalid, don't add anything to Ops.
11249 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
11250                                                      char Constraint,
11251                                                      std::vector<SDValue>&Ops,
11252                                                      SelectionDAG &DAG) const {
11253   SDValue Result(0, 0);
11254
11255   switch (Constraint) {
11256   default: break;
11257   case 'I':
11258     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11259       if (C->getZExtValue() <= 31) {
11260         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11261         break;
11262       }
11263     }
11264     return;
11265   case 'J':
11266     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11267       if (C->getZExtValue() <= 63) {
11268         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11269         break;
11270       }
11271     }
11272     return;
11273   case 'K':
11274     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11275       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
11276         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11277         break;
11278       }
11279     }
11280     return;
11281   case 'N':
11282     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11283       if (C->getZExtValue() <= 255) {
11284         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11285         break;
11286       }
11287     }
11288     return;
11289   case 'e': {
11290     // 32-bit signed value
11291     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11292       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11293                                            C->getSExtValue())) {
11294         // Widen to 64 bits here to get it sign extended.
11295         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
11296         break;
11297       }
11298     // FIXME gcc accepts some relocatable values here too, but only in certain
11299     // memory models; it's complicated.
11300     }
11301     return;
11302   }
11303   case 'Z': {
11304     // 32-bit unsigned value
11305     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11306       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11307                                            C->getZExtValue())) {
11308         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11309         break;
11310       }
11311     }
11312     // FIXME gcc accepts some relocatable values here too, but only in certain
11313     // memory models; it's complicated.
11314     return;
11315   }
11316   case 'i': {
11317     // Literal immediates are always ok.
11318     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
11319       // Widen to 64 bits here to get it sign extended.
11320       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
11321       break;
11322     }
11323
11324     // In any sort of PIC mode addresses need to be computed at runtime by
11325     // adding in a register or some sort of table lookup.  These can't
11326     // be used as immediates.
11327     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
11328       return;
11329
11330     // If we are in non-pic codegen mode, we allow the address of a global (with
11331     // an optional displacement) to be used with 'i'.
11332     GlobalAddressSDNode *GA = 0;
11333     int64_t Offset = 0;
11334
11335     // Match either (GA), (GA+C), (GA+C1+C2), etc.
11336     while (1) {
11337       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
11338         Offset += GA->getOffset();
11339         break;
11340       } else if (Op.getOpcode() == ISD::ADD) {
11341         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11342           Offset += C->getZExtValue();
11343           Op = Op.getOperand(0);
11344           continue;
11345         }
11346       } else if (Op.getOpcode() == ISD::SUB) {
11347         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11348           Offset += -C->getZExtValue();
11349           Op = Op.getOperand(0);
11350           continue;
11351         }
11352       }
11353
11354       // Otherwise, this isn't something we can handle, reject it.
11355       return;
11356     }
11357
11358     const GlobalValue *GV = GA->getGlobal();
11359     // If we require an extra load to get this address, as in PIC mode, we
11360     // can't accept it.
11361     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
11362                                                         getTargetMachine())))
11363       return;
11364
11365     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
11366                                         GA->getValueType(0), Offset);
11367     break;
11368   }
11369   }
11370
11371   if (Result.getNode()) {
11372     Ops.push_back(Result);
11373     return;
11374   }
11375   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
11376 }
11377
11378 std::vector<unsigned> X86TargetLowering::
11379 getRegClassForInlineAsmConstraint(const std::string &Constraint,
11380                                   EVT VT) const {
11381   if (Constraint.size() == 1) {
11382     // FIXME: not handling fp-stack yet!
11383     switch (Constraint[0]) {      // GCC X86 Constraint Letters
11384     default: break;  // Unknown constraint letter
11385     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
11386       if (Subtarget->is64Bit()) {
11387         if (VT == MVT::i32)
11388           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
11389                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
11390                                        X86::R10D,X86::R11D,X86::R12D,
11391                                        X86::R13D,X86::R14D,X86::R15D,
11392                                        X86::EBP, X86::ESP, 0);
11393         else if (VT == MVT::i16)
11394           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
11395                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
11396                                        X86::R10W,X86::R11W,X86::R12W,
11397                                        X86::R13W,X86::R14W,X86::R15W,
11398                                        X86::BP,  X86::SP, 0);
11399         else if (VT == MVT::i8)
11400           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
11401                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
11402                                        X86::R10B,X86::R11B,X86::R12B,
11403                                        X86::R13B,X86::R14B,X86::R15B,
11404                                        X86::BPL, X86::SPL, 0);
11405
11406         else if (VT == MVT::i64)
11407           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
11408                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
11409                                        X86::R10, X86::R11, X86::R12,
11410                                        X86::R13, X86::R14, X86::R15,
11411                                        X86::RBP, X86::RSP, 0);
11412
11413         break;
11414       }
11415       // 32-bit fallthrough
11416     case 'Q':   // Q_REGS
11417       if (VT == MVT::i32)
11418         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
11419       else if (VT == MVT::i16)
11420         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
11421       else if (VT == MVT::i8)
11422         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
11423       else if (VT == MVT::i64)
11424         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
11425       break;
11426     }
11427   }
11428
11429   return std::vector<unsigned>();
11430 }
11431
11432 std::pair<unsigned, const TargetRegisterClass*>
11433 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
11434                                                 EVT VT) const {
11435   // First, see if this is a constraint that directly corresponds to an LLVM
11436   // register class.
11437   if (Constraint.size() == 1) {
11438     // GCC Constraint Letters
11439     switch (Constraint[0]) {
11440     default: break;
11441     case 'r':   // GENERAL_REGS
11442     case 'l':   // INDEX_REGS
11443       if (VT == MVT::i8)
11444         return std::make_pair(0U, X86::GR8RegisterClass);
11445       if (VT == MVT::i16)
11446         return std::make_pair(0U, X86::GR16RegisterClass);
11447       if (VT == MVT::i32 || !Subtarget->is64Bit())
11448         return std::make_pair(0U, X86::GR32RegisterClass);
11449       return std::make_pair(0U, X86::GR64RegisterClass);
11450     case 'R':   // LEGACY_REGS
11451       if (VT == MVT::i8)
11452         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11453       if (VT == MVT::i16)
11454         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11455       if (VT == MVT::i32 || !Subtarget->is64Bit())
11456         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11457       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11458     case 'f':  // FP Stack registers.
11459       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11460       // value to the correct fpstack register class.
11461       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11462         return std::make_pair(0U, X86::RFP32RegisterClass);
11463       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11464         return std::make_pair(0U, X86::RFP64RegisterClass);
11465       return std::make_pair(0U, X86::RFP80RegisterClass);
11466     case 'y':   // MMX_REGS if MMX allowed.
11467       if (!Subtarget->hasMMX()) break;
11468       return std::make_pair(0U, X86::VR64RegisterClass);
11469     case 'Y':   // SSE_REGS if SSE2 allowed
11470       if (!Subtarget->hasSSE2()) break;
11471       // FALL THROUGH.
11472     case 'x':   // SSE_REGS if SSE1 allowed
11473       if (!Subtarget->hasSSE1()) break;
11474
11475       switch (VT.getSimpleVT().SimpleTy) {
11476       default: break;
11477       // Scalar SSE types.
11478       case MVT::f32:
11479       case MVT::i32:
11480         return std::make_pair(0U, X86::FR32RegisterClass);
11481       case MVT::f64:
11482       case MVT::i64:
11483         return std::make_pair(0U, X86::FR64RegisterClass);
11484       // Vector types.
11485       case MVT::v16i8:
11486       case MVT::v8i16:
11487       case MVT::v4i32:
11488       case MVT::v2i64:
11489       case MVT::v4f32:
11490       case MVT::v2f64:
11491         return std::make_pair(0U, X86::VR128RegisterClass);
11492       }
11493       break;
11494     }
11495   }
11496
11497   // Use the default implementation in TargetLowering to convert the register
11498   // constraint into a member of a register class.
11499   std::pair<unsigned, const TargetRegisterClass*> Res;
11500   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11501
11502   // Not found as a standard register?
11503   if (Res.second == 0) {
11504     // Map st(0) -> st(7) -> ST0
11505     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11506         tolower(Constraint[1]) == 's' &&
11507         tolower(Constraint[2]) == 't' &&
11508         Constraint[3] == '(' &&
11509         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11510         Constraint[5] == ')' &&
11511         Constraint[6] == '}') {
11512
11513       Res.first = X86::ST0+Constraint[4]-'0';
11514       Res.second = X86::RFP80RegisterClass;
11515       return Res;
11516     }
11517
11518     // GCC allows "st(0)" to be called just plain "st".
11519     if (StringRef("{st}").equals_lower(Constraint)) {
11520       Res.first = X86::ST0;
11521       Res.second = X86::RFP80RegisterClass;
11522       return Res;
11523     }
11524
11525     // flags -> EFLAGS
11526     if (StringRef("{flags}").equals_lower(Constraint)) {
11527       Res.first = X86::EFLAGS;
11528       Res.second = X86::CCRRegisterClass;
11529       return Res;
11530     }
11531
11532     // 'A' means EAX + EDX.
11533     if (Constraint == "A") {
11534       Res.first = X86::EAX;
11535       Res.second = X86::GR32_ADRegisterClass;
11536       return Res;
11537     }
11538     return Res;
11539   }
11540
11541   // Otherwise, check to see if this is a register class of the wrong value
11542   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11543   // turn into {ax},{dx}.
11544   if (Res.second->hasType(VT))
11545     return Res;   // Correct type already, nothing to do.
11546
11547   // All of the single-register GCC register classes map their values onto
11548   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11549   // really want an 8-bit or 32-bit register, map to the appropriate register
11550   // class and return the appropriate register.
11551   if (Res.second == X86::GR16RegisterClass) {
11552     if (VT == MVT::i8) {
11553       unsigned DestReg = 0;
11554       switch (Res.first) {
11555       default: break;
11556       case X86::AX: DestReg = X86::AL; break;
11557       case X86::DX: DestReg = X86::DL; break;
11558       case X86::CX: DestReg = X86::CL; break;
11559       case X86::BX: DestReg = X86::BL; break;
11560       }
11561       if (DestReg) {
11562         Res.first = DestReg;
11563         Res.second = X86::GR8RegisterClass;
11564       }
11565     } else if (VT == MVT::i32) {
11566       unsigned DestReg = 0;
11567       switch (Res.first) {
11568       default: break;
11569       case X86::AX: DestReg = X86::EAX; break;
11570       case X86::DX: DestReg = X86::EDX; break;
11571       case X86::CX: DestReg = X86::ECX; break;
11572       case X86::BX: DestReg = X86::EBX; break;
11573       case X86::SI: DestReg = X86::ESI; break;
11574       case X86::DI: DestReg = X86::EDI; break;
11575       case X86::BP: DestReg = X86::EBP; break;
11576       case X86::SP: DestReg = X86::ESP; break;
11577       }
11578       if (DestReg) {
11579         Res.first = DestReg;
11580         Res.second = X86::GR32RegisterClass;
11581       }
11582     } else if (VT == MVT::i64) {
11583       unsigned DestReg = 0;
11584       switch (Res.first) {
11585       default: break;
11586       case X86::AX: DestReg = X86::RAX; break;
11587       case X86::DX: DestReg = X86::RDX; break;
11588       case X86::CX: DestReg = X86::RCX; break;
11589       case X86::BX: DestReg = X86::RBX; break;
11590       case X86::SI: DestReg = X86::RSI; break;
11591       case X86::DI: DestReg = X86::RDI; break;
11592       case X86::BP: DestReg = X86::RBP; break;
11593       case X86::SP: DestReg = X86::RSP; break;
11594       }
11595       if (DestReg) {
11596         Res.first = DestReg;
11597         Res.second = X86::GR64RegisterClass;
11598       }
11599     }
11600   } else if (Res.second == X86::FR32RegisterClass ||
11601              Res.second == X86::FR64RegisterClass ||
11602              Res.second == X86::VR128RegisterClass) {
11603     // Handle references to XMM physical registers that got mapped into the
11604     // wrong class.  This can happen with constraints like {xmm0} where the
11605     // target independent register mapper will just pick the first match it can
11606     // find, ignoring the required type.
11607     if (VT == MVT::f32)
11608       Res.second = X86::FR32RegisterClass;
11609     else if (VT == MVT::f64)
11610       Res.second = X86::FR64RegisterClass;
11611     else if (X86::VR128RegisterClass->hasType(VT))
11612       Res.second = X86::VR128RegisterClass;
11613   }
11614
11615   return Res;
11616 }