lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86ShuffleDecode.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCExpr.h"
  41 #include "llvm/MC/MCSymbol.h"
  42 #include "llvm/ADT/BitVector.h"
  43 #include "llvm/ADT/SmallSet.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/ADT/StringExtras.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/Dwarf.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 using namespace llvm;
  54 using namespace dwarf;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57
  58 static cl::opt<bool>
  59 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  60
  61 // Forward declarations.
  62 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  63                        SDValue V2);
  64
  65 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  66
  67   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  68
  69   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  70     if (is64Bit) return new X8664_MachoTargetObjectFile();
  71     return new TargetLoweringObjectFileMachO();
  72   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  73     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  76     return new TargetLoweringObjectFileCOFF();
  77   }
  78   llvm_unreachable("unknown subtarget type");
  79 }
  80
  81 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  82   : TargetLowering(TM, createTLOF(TM)) {
  83   Subtarget = &TM.getSubtarget<X86Subtarget>();
  84   X86ScalarSSEf64 = Subtarget->hasSSE2();
  85   X86ScalarSSEf32 = Subtarget->hasSSE1();
  86   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  87
  88   RegInfo = TM.getRegisterInfo();
  89   TD = getTargetData();
  90
  91   // Set up the TargetLowering object.
  92
  93   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  94   setShiftAmountType(MVT::i8);
  95   setBooleanContents(ZeroOrOneBooleanContent);
  96   setSchedulingPreference(Sched::RegPressure);
  97   setStackPointerRegisterToSaveRestore(X86StackPtr);
  98
  99   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 100     // Setup Windows compiler runtime calls.
 101     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 102     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 103     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 104     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 105     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 106     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::X86_StdCall);
 107   }
 108
 109   if (Subtarget->isTargetDarwin()) {
 110     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 111     setUseUnderscoreSetJmp(false);
 112     setUseUnderscoreLongJmp(false);
 113   } else if (Subtarget->isTargetMingw()) {
 114     // MS runtime is weird: it exports _setjmp, but longjmp!
 115     setUseUnderscoreSetJmp(true);
 116     setUseUnderscoreLongJmp(false);
 117   } else {
 118     setUseUnderscoreSetJmp(true);
 119     setUseUnderscoreLongJmp(true);
 120   }
 121
 122   // Set up the register classes.
 123   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 124   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 125   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 126   if (Subtarget->is64Bit())
 127     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 128
 129   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 130
 131   // We don't accept any truncstore of integer registers.
 132   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 133   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 134   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 135   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 136   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 137   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 138
 139   // SETOEQ and SETUNE require checking two conditions.
 140   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 141   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 142   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 143   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 144   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 145   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 146
 147   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 148   // operation.
 149   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 150   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 151   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 152
 153   if (Subtarget->is64Bit()) {
 154     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 155     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 156   } else if (!UseSoftFloat) {
 157     // We have an algorithm for SSE2->double, and we turn this into a
 158     // 64-bit FILD followed by conditional FADD for other targets.
 159     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 160     // We have an algorithm for SSE2, and we turn this into a 64-bit
 161     // FILD for other targets.
 162     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 163   }
 164
 165   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 166   // this operation.
 167   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 168   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 169
 170   if (!UseSoftFloat) {
 171     // SSE has no i16 to fp conversion, only i32
 172     if (X86ScalarSSEf32) {
 173       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 174       // f32 and f64 cases are Legal, f80 case is not
 175       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 176     } else {
 177       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 178       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 179     }
 180   } else {
 181     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 182     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 183   }
 184
 185   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 186   // are Legal, f80 is custom lowered.
 187   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 188   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 189
 190   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 191   // this operation.
 192   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 193   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 194
 195   if (X86ScalarSSEf32) {
 196     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 197     // f32 and f64 cases are Legal, f80 case is not
 198     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 199   } else {
 200     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 201     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 202   }
 203
 204   // Handle FP_TO_UINT by promoting the destination to a larger signed
 205   // conversion.
 206   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 207   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 208   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 209
 210   if (Subtarget->is64Bit()) {
 211     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 212     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 213   } else if (!UseSoftFloat) {
 214     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 215       // Expand FP_TO_UINT into a select.
 216       // FIXME: We would like to use a Custom expander here eventually to do
 217       // the optimal thing for SSE vs. the default expansion in the legalizer.
 218       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 219     else
 220       // With SSE3 we can use fisttpll to convert to a signed i64; without
 221       // SSE, we're stuck with a fistpll.
 222       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 223   }
 224
 225   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 226   if (!X86ScalarSSEf64) {
 227     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 228     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 229     if (Subtarget->is64Bit()) {
 230       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 231       // Without SSE, i64->f64 goes through memory.
 232       setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 233     }
 234   }
 235
 236   // Scalar integer divide and remainder are lowered to use operations that
 237   // produce two results, to match the available instructions. This exposes
 238   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 239   // into a single instruction.
 240   //
 241   // Scalar integer multiply-high is also lowered to use two-result
 242   // operations, to match the available instructions. However, plain multiply
 243   // (low) operations are left as Legal, as there are single-result
 244   // instructions for this in x86. Using the two-result multiply instructions
 245   // when both high and low results are needed must be arranged by dagcombine.
 246   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 247   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 248   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 249   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 250   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 251   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 252   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 253   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 254   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 255   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 256   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 257   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 258   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 259   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 260   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 261   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 262   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 263   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 264   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 265   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 266   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 267   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 268   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 269   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 270
 271   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 272   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 273   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 274   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 275   if (Subtarget->is64Bit())
 276     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 277   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 278   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 279   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 280   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 281   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 282   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 283   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 284   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 285
 286   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 287   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 288   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 289   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 290   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 291   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 292   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 293   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 294   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 295   if (Subtarget->is64Bit()) {
 296     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 297     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 298     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 299   }
 300
 301   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 302   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 303
 304   // These should be promoted to a larger select which is supported.
 305   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 306   // X86 wants to expand cmov itself.
 307   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 308   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 309   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 310   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 311   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 312   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 313   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 314   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 315   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 316   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 317   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 318   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 319   if (Subtarget->is64Bit()) {
 320     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 321     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 322   }
 323   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 324
 325   // Darwin ABI issue.
 326   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 327   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 328   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 329   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 330   if (Subtarget->is64Bit())
 331     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 332   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 333   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 334   if (Subtarget->is64Bit()) {
 335     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 336     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 337     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 338     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 339     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 340   }
 341   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 342   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 343   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 344   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 345   if (Subtarget->is64Bit()) {
 346     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 347     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 348     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 349   }
 350
 351   if (Subtarget->hasSSE1())
 352     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 353
 354   // We may not have a libcall for MEMBARRIER so we should lower this.
 355   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 356
 357   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 358   // Locked instructions, in turn, have implicit fence semantics (all memory
 359   // operations are flushed before issuing the locked instruction, and they
 360   // are not buffered), so we can fold away the common pattern of
 361   // fence-atomic-fence.
 362   setShouldFoldAtomicFences(true);
 363
 364   // Expand certain atomics
 365   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 366   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 368   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 369
 370   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 371   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 373   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 374
 375   if (!Subtarget->is64Bit()) {
 376     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 377     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 378     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 382     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 383   }
 384
 385   // FIXME - use subtarget debug flags
 386   if (!Subtarget->isTargetDarwin() &&
 387       !Subtarget->isTargetELF() &&
 388       !Subtarget->isTargetCygMing()) {
 389     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 390   }
 391
 392   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 393   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 394   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 395   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 396   if (Subtarget->is64Bit()) {
 397     setExceptionPointerRegister(X86::RAX);
 398     setExceptionSelectorRegister(X86::RDX);
 399   } else {
 400     setExceptionPointerRegister(X86::EAX);
 401     setExceptionSelectorRegister(X86::EDX);
 402   }
 403   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 404   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 405
 406   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 407
 408   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 409
 410   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 411   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 412   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 413   if (Subtarget->is64Bit()) {
 414     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 415     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 416   } else {
 417     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 418     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 419   }
 420
 421   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 422   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 423   if (Subtarget->is64Bit())
 424     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 425   if (Subtarget->isTargetCygMing())
 426     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 427   else
 428     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 429
 430   if (!UseSoftFloat && X86ScalarSSEf64) {
 431     // f32 and f64 use SSE.
 432     // Set up the FP register classes.
 433     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 434     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 435
 436     // Use ANDPD to simulate FABS.
 437     setOperationAction(ISD::FABS , MVT::f64, Custom);
 438     setOperationAction(ISD::FABS , MVT::f32, Custom);
 439
 440     // Use XORP to simulate FNEG.
 441     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 442     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 443
 444     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 445     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 446     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 447
 448     // We don't support sin/cos/fmod
 449     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 450     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 451     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 452     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 453
 454     // Expand FP immediates into loads from the stack, except for the special
 455     // cases we handle.
 456     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 457     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 458   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 459     // Use SSE for f32, x87 for f64.
 460     // Set up the FP register classes.
 461     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 462     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 463
 464     // Use ANDPS to simulate FABS.
 465     setOperationAction(ISD::FABS , MVT::f32, Custom);
 466
 467     // Use XORP to simulate FNEG.
 468     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 469
 470     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 471
 472     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 474     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 475
 476     // We don't support sin/cos/fmod
 477     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 478     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 479
 480     // Special cases we handle for FP constants.
 481     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 482     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 483     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 484     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 485     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 486
 487     if (!UnsafeFPMath) {
 488       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 489       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 490     }
 491   } else if (!UseSoftFloat) {
 492     // f32 and f64 in x87.
 493     // Set up the FP register classes.
 494     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 495     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 496
 497     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 498     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 500     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 501
 502     if (!UnsafeFPMath) {
 503       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 504       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 505     }
 506     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 507     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 508     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 509     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 510     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 511     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 512     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 513     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 514   }
 515
 516   // Long double always uses X87.
 517   if (!UseSoftFloat) {
 518     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 519     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 520     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 521     {
 522       bool ignored;
 523       APFloat TmpFlt(+0.0);
 524       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 525                      &ignored);
 526       addLegalFPImmediate(TmpFlt);  // FLD0
 527       TmpFlt.changeSign();
 528       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 529       APFloat TmpFlt2(+1.0);
 530       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 531                       &ignored);
 532       addLegalFPImmediate(TmpFlt2);  // FLD1
 533       TmpFlt2.changeSign();
 534       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 535     }
 536
 537     if (!UnsafeFPMath) {
 538       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 539       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 540     }
 541   }
 542
 543   // Always use a library call for pow.
 544   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 545   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 546   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 547
 548   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 549   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 550   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 551   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 552   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 553
 554   // First set operation action for all vector types to either promote
 555   // (for widening) or expand (for scalarization). Then we will selectively
 556   // turn on ones that can be effectively codegen'd.
 557   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 558        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 559     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 574     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 575     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 607     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 608     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 610     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 611     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 612     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 613          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 614       setTruncStoreAction((MVT::SimpleValueType)VT,
 615                           (MVT::SimpleValueType)InnerVT, Expand);
 616     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 617     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 618     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 619   }
 620
 621   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 622   // with -msoft-float, disable use of MMX as well.
 623   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 624     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass, false);
 625     // No operations on x86mmx supported, everything uses intrinsics.
 626   }
 627
 628   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 629   // into smaller operations.
 630   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 631   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 632   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 633   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 634   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 635   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 636   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 637   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 638   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 639   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 640   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 641   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 642   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 643   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 644   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 645   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 646   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 647   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 648   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 649   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 650   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 651   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 652   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 653   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 654   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 655   setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Expand);
 656   setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Expand);
 657   setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Expand);
 658   setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Expand);
 659
 660   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 661     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 662
 663     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 664     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 665     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 666     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 667     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 668     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 669     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 671     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 672     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 673     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 674     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 675   }
 676
 677   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 678     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 679
 680     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 681     // registers cannot be used even for integer operations.
 682     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 683     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 684     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 685     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 686
 687     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 688     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 689     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 690     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 691     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 692     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 693     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 694     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 695     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 696     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 697     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 698     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 699     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 700     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 701     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 702     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 703
 704     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 705     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 706     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 707     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 708
 709     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 710     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 711     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 712     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 713     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 714
 715     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 716     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 717     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 718     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 719     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 720
 721     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 722     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 723       EVT VT = (MVT::SimpleValueType)i;
 724       // Do not attempt to custom lower non-power-of-2 vectors
 725       if (!isPowerOf2_32(VT.getVectorNumElements()))
 726         continue;
 727       // Do not attempt to custom lower non-128-bit vectors
 728       if (!VT.is128BitVector())
 729         continue;
 730       setOperationAction(ISD::BUILD_VECTOR,
 731                          VT.getSimpleVT().SimpleTy, Custom);
 732       setOperationAction(ISD::VECTOR_SHUFFLE,
 733                          VT.getSimpleVT().SimpleTy, Custom);
 734       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 735                          VT.getSimpleVT().SimpleTy, Custom);
 736     }
 737
 738     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 739     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 740     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 741     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 742     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 743     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 744
 745     if (Subtarget->is64Bit()) {
 746       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 747       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 748     }
 749
 750     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 751     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 752       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 753       EVT VT = SVT;
 754
 755       // Do not attempt to promote non-128-bit vectors
 756       if (!VT.is128BitVector())
 757         continue;
 758
 759       setOperationAction(ISD::AND,    SVT, Promote);
 760       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 761       setOperationAction(ISD::OR,     SVT, Promote);
 762       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 763       setOperationAction(ISD::XOR,    SVT, Promote);
 764       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 765       setOperationAction(ISD::LOAD,   SVT, Promote);
 766       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 767       setOperationAction(ISD::SELECT, SVT, Promote);
 768       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 769     }
 770
 771     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 772
 773     // Custom lower v2i64 and v2f64 selects.
 774     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 775     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 776     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 777     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 778
 779     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 780     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 781   }
 782
 783   if (Subtarget->hasSSE41()) {
 784     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 785     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 786     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 787     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 788     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 789     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 790     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 791     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 792     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 793     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 794
 795     // FIXME: Do we need to handle scalar-to-vector here?
 796     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 797
 798     // Can turn SHL into an integer multiply.
 799     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 800     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 801
 802     // i8 and i16 vectors are custom , because the source register and source
 803     // source memory operand types are not the same width.  f32 vectors are
 804     // custom since the immediate controlling the insert encodes additional
 805     // information.
 806     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 807     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 808     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 809     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 810
 811     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 812     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 813     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 814     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 815
 816     if (Subtarget->is64Bit()) {
 817       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 818       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 819     }
 820   }
 821
 822   if (Subtarget->hasSSE42()) {
 823     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 824   }
 825
 826   if (!UseSoftFloat && Subtarget->hasAVX()) {
 827     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 828     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 829     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 830     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 831     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 832
 833     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 834     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 835     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 836     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 837     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 838     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 839     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 840     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 841     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 842     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 843     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 844     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 845     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 846     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 847     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 848
 849     // Operations to consider commented out -v16i16 v32i8
 850     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 851     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 852     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 853     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 854     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 855     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 856     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 857     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 858     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 859     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 860     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 861     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 862     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 863     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 864
 865     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 866     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 867     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 868     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 869
 870     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 871     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 872     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 873     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 874     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 875
 876     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 877     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 878     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 879     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 880     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 881     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 882
 883 #if 0
 884     // Not sure we want to do this since there are no 256-bit integer
 885     // operations in AVX
 886
 887     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 888     // This includes 256-bit vectors
 889     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 890       EVT VT = (MVT::SimpleValueType)i;
 891
 892       // Do not attempt to custom lower non-power-of-2 vectors
 893       if (!isPowerOf2_32(VT.getVectorNumElements()))
 894         continue;
 895
 896       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 897       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 898       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 899     }
 900
 901     if (Subtarget->is64Bit()) {
 902       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 903       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 904     }
 905 #endif
 906
 907 #if 0
 908     // Not sure we want to do this since there are no 256-bit integer
 909     // operations in AVX
 910
 911     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 912     // Including 256-bit vectors
 913     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 914       EVT VT = (MVT::SimpleValueType)i;
 915
 916       if (!VT.is256BitVector()) {
 917         continue;
 918       }
 919       setOperationAction(ISD::AND,    VT, Promote);
 920       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 921       setOperationAction(ISD::OR,     VT, Promote);
 922       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 923       setOperationAction(ISD::XOR,    VT, Promote);
 924       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 925       setOperationAction(ISD::LOAD,   VT, Promote);
 926       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 927       setOperationAction(ISD::SELECT, VT, Promote);
 928       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 929     }
 930
 931     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 932 #endif
 933   }
 934
 935   // We want to custom lower some of our intrinsics.
 936   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 937
 938   // Add/Sub/Mul with overflow operations are custom lowered.
 939   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 940   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 941   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 942   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 943   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 944
 945   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 946   // handle type legalization for these operations here.
 947   //
 948   // FIXME: We really should do custom legalization for addition and
 949   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 950   // than generic legalization for 64-bit multiplication-with-overflow, though.
 951   if (Subtarget->is64Bit()) {
 952     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 953     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 954     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 955     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 956     setOperationAction(ISD::SMULO, MVT::i64, Custom);
 957   }
 958
 959   if (!Subtarget->is64Bit()) {
 960     // These libcalls are not available in 32-bit.
 961     setLibcallName(RTLIB::SHL_I128, 0);
 962     setLibcallName(RTLIB::SRL_I128, 0);
 963     setLibcallName(RTLIB::SRA_I128, 0);
 964   }
 965
 966   // We have target-specific dag combine patterns for the following nodes:
 967   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 968   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
 969   setTargetDAGCombine(ISD::BUILD_VECTOR);
 970   setTargetDAGCombine(ISD::SELECT);
 971   setTargetDAGCombine(ISD::SHL);
 972   setTargetDAGCombine(ISD::SRA);
 973   setTargetDAGCombine(ISD::SRL);
 974   setTargetDAGCombine(ISD::OR);
 975   setTargetDAGCombine(ISD::STORE);
 976   setTargetDAGCombine(ISD::ZERO_EXTEND);
 977   if (Subtarget->is64Bit())
 978     setTargetDAGCombine(ISD::MUL);
 979
 980   computeRegisterProperties();
 981
 982   // FIXME: These should be based on subtarget info. Plus, the values should
 983   // be smaller when we are in optimizing for size mode.
 984   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 985   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
 986   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 987   setPrefLoopAlignment(16);
 988   benefitFromCodePlacementOpt = true;
 989 }
 990
 991
 992 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
 993   return MVT::i8;
 994 }
 995
 996
 997 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 998 /// the desired ByVal argument alignment.
 999 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1000   if (MaxAlign == 16)
1001     return;
1002   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1003     if (VTy->getBitWidth() == 128)
1004       MaxAlign = 16;
1005   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1006     unsigned EltAlign = 0;
1007     getMaxByValAlign(ATy->getElementType(), EltAlign);
1008     if (EltAlign > MaxAlign)
1009       MaxAlign = EltAlign;
1010   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1011     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1012       unsigned EltAlign = 0;
1013       getMaxByValAlign(STy->getElementType(i), EltAlign);
1014       if (EltAlign > MaxAlign)
1015         MaxAlign = EltAlign;
1016       if (MaxAlign == 16)
1017         break;
1018     }
1019   }
1020   return;
1021 }
1022
1023 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1024 /// function arguments in the caller parameter area. For X86, aggregates
1025 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1026 /// are at 4-byte boundaries.
1027 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1028   if (Subtarget->is64Bit()) {
1029     // Max of 8 and alignment of type.
1030     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1031     if (TyAlign > 8)
1032       return TyAlign;
1033     return 8;
1034   }
1035
1036   unsigned Align = 4;
1037   if (Subtarget->hasSSE1())
1038     getMaxByValAlign(Ty, Align);
1039   return Align;
1040 }
1041
1042 /// getOptimalMemOpType - Returns the target specific optimal type for load
1043 /// and store operations as a result of memset, memcpy, and memmove
1044 /// lowering. If DstAlign is zero that means it's safe to destination
1045 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1046 /// means there isn't a need to check it against alignment requirement,
1047 /// probably because the source does not need to be loaded. If
1048 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1049 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1050 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1051 /// constant so it does not need to be loaded.
1052 /// It returns EVT::Other if the type should be determined using generic
1053 /// target-independent logic.
1054 EVT
1055 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1056                                        unsigned DstAlign, unsigned SrcAlign,
1057                                        bool NonScalarIntSafe,
1058                                        bool MemcpyStrSrc,
1059                                        MachineFunction &MF) const {
1060   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1061   // linux.  This is because the stack realignment code can't handle certain
1062   // cases like PR2962.  This should be removed when PR2962 is fixed.
1063   const Function *F = MF.getFunction();
1064   if (NonScalarIntSafe &&
1065       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1066     if (Size >= 16 &&
1067         (Subtarget->isUnalignedMemAccessFast() ||
1068          ((DstAlign == 0 || DstAlign >= 16) &&
1069           (SrcAlign == 0 || SrcAlign >= 16))) &&
1070         Subtarget->getStackAlignment() >= 16) {
1071       if (Subtarget->hasSSE2())
1072         return MVT::v4i32;
1073       if (Subtarget->hasSSE1())
1074         return MVT::v4f32;
1075     } else if (!MemcpyStrSrc && Size >= 8 &&
1076                !Subtarget->is64Bit() &&
1077                Subtarget->getStackAlignment() >= 8 &&
1078                Subtarget->hasSSE2()) {
1079       // Do not use f64 to lower memcpy if source is string constant. It's
1080       // better to use i32 to avoid the loads.
1081       return MVT::f64;
1082     }
1083   }
1084   if (Subtarget->is64Bit() && Size >= 8)
1085     return MVT::i64;
1086   return MVT::i32;
1087 }
1088
1089 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1090 /// current function.  The returned value is a member of the
1091 /// MachineJumpTableInfo::JTEntryKind enum.
1092 unsigned X86TargetLowering::getJumpTableEncoding() const {
1093   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1094   // symbol.
1095   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1096       Subtarget->isPICStyleGOT())
1097     return MachineJumpTableInfo::EK_Custom32;
1098
1099   // Otherwise, use the normal jump table encoding heuristics.
1100   return TargetLowering::getJumpTableEncoding();
1101 }
1102
1103 /// getPICBaseSymbol - Return the X86-32 PIC base.
1104 MCSymbol *
1105 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1106                                     MCContext &Ctx) const {
1107   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1108   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1109                                Twine(MF->getFunctionNumber())+"$pb");
1110 }
1111
1112
1113 const MCExpr *
1114 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1115                                              const MachineBasicBlock *MBB,
1116                                              unsigned uid,MCContext &Ctx) const{
1117   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1118          Subtarget->isPICStyleGOT());
1119   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1120   // entries.
1121   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1122                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1123 }
1124
1125 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1126 /// jumptable.
1127 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1128                                                     SelectionDAG &DAG) const {
1129   if (!Subtarget->is64Bit())
1130     // This doesn't have DebugLoc associated with it, but is not really the
1131     // same as a Register.
1132     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1133   return Table;
1134 }
1135
1136 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1137 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1138 /// MCExpr.
1139 const MCExpr *X86TargetLowering::
1140 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1141                              MCContext &Ctx) const {
1142   // X86-64 uses RIP relative addressing based on the jump table label.
1143   if (Subtarget->isPICStyleRIPRel())
1144     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1145
1146   // Otherwise, the reference is relative to the PIC base.
1147   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1148 }
1149
1150 /// getFunctionAlignment - Return the Log2 alignment of this function.
1151 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1152   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1153 }
1154
1155 std::pair<const TargetRegisterClass*, uint8_t>
1156 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1157   const TargetRegisterClass *RRC = 0;
1158   uint8_t Cost = 1;
1159   switch (VT.getSimpleVT().SimpleTy) {
1160   default:
1161     return TargetLowering::findRepresentativeClass(VT);
1162   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1163     RRC = (Subtarget->is64Bit()
1164            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1165     break;
1166   case MVT::x86mmx:
1167     RRC = X86::VR64RegisterClass;
1168     break;
1169   case MVT::f32: case MVT::f64:
1170   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1171   case MVT::v4f32: case MVT::v2f64:
1172   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1173   case MVT::v4f64:
1174     RRC = X86::VR128RegisterClass;
1175     break;
1176   }
1177   return std::make_pair(RRC, Cost);
1178 }
1179
1180 unsigned
1181 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1182                                        MachineFunction &MF) const {
1183   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1184   switch (RC->getID()) {
1185   default:
1186     return 0;
1187   case X86::GR32RegClassID:
1188     return 4 - FPDiff;
1189   case X86::GR64RegClassID:
1190     return 8 - FPDiff;
1191   case X86::VR128RegClassID:
1192     return Subtarget->is64Bit() ? 10 : 4;
1193   case X86::VR64RegClassID:
1194     return 4;
1195   }
1196 }
1197
1198 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1199                                                unsigned &Offset) const {
1200   if (!Subtarget->isTargetLinux())
1201     return false;
1202
1203   if (Subtarget->is64Bit()) {
1204     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1205     Offset = 0x28;
1206     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1207       AddressSpace = 256;
1208     else
1209       AddressSpace = 257;
1210   } else {
1211     // %gs:0x14 on i386
1212     Offset = 0x14;
1213     AddressSpace = 256;
1214   }
1215   return true;
1216 }
1217
1218
1219 //===----------------------------------------------------------------------===//
1220 //               Return Value Calling Convention Implementation
1221 //===----------------------------------------------------------------------===//
1222
1223 #include "X86GenCallingConv.inc"
1224
1225 bool
1226 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1227                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1228                         LLVMContext &Context) const {
1229   SmallVector<CCValAssign, 16> RVLocs;
1230   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1231                  RVLocs, Context);
1232   return CCInfo.CheckReturn(Outs, RetCC_X86);
1233 }
1234
1235 SDValue
1236 X86TargetLowering::LowerReturn(SDValue Chain,
1237                                CallingConv::ID CallConv, bool isVarArg,
1238                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1239                                const SmallVectorImpl<SDValue> &OutVals,
1240                                DebugLoc dl, SelectionDAG &DAG) const {
1241   MachineFunction &MF = DAG.getMachineFunction();
1242   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1243
1244   SmallVector<CCValAssign, 16> RVLocs;
1245   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1246                  RVLocs, *DAG.getContext());
1247   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1248
1249   // Add the regs to the liveout set for the function.
1250   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1251   for (unsigned i = 0; i != RVLocs.size(); ++i)
1252     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1253       MRI.addLiveOut(RVLocs[i].getLocReg());
1254
1255   SDValue Flag;
1256
1257   SmallVector<SDValue, 6> RetOps;
1258   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1259   // Operand #1 = Bytes To Pop
1260   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1261                    MVT::i16));
1262
1263   // Copy the result values into the output registers.
1264   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1265     CCValAssign &VA = RVLocs[i];
1266     assert(VA.isRegLoc() && "Can only return in registers!");
1267     SDValue ValToCopy = OutVals[i];
1268     EVT ValVT = ValToCopy.getValueType();
1269
1270     // If this is x86-64, and we disabled SSE, we can't return FP values,
1271     // or SSE or MMX vectors.
1272     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1273          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1274           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1275       report_fatal_error("SSE register return with SSE disabled");
1276     }
1277     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1278     // llvm-gcc has never done it right and no one has noticed, so this
1279     // should be OK for now.
1280     if (ValVT == MVT::f64 &&
1281         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1282       report_fatal_error("SSE2 register return with SSE2 disabled");
1283
1284     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1285     // the RET instruction and handled by the FP Stackifier.
1286     if (VA.getLocReg() == X86::ST0 ||
1287         VA.getLocReg() == X86::ST1) {
1288       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1289       // change the value to the FP stack register class.
1290       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1291         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1292       RetOps.push_back(ValToCopy);
1293       // Don't emit a copytoreg.
1294       continue;
1295     }
1296
1297     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1298     // which is returned in RAX / RDX.
1299     if (Subtarget->is64Bit()) {
1300       if (ValVT == MVT::x86mmx) {
1301         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1302           ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1303           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1304                                   ValToCopy);
1305           // If we don't have SSE2 available, convert to v4f32 so the generated
1306           // register is legal.
1307           if (!Subtarget->hasSSE2())
1308             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1309         }
1310       }
1311     }
1312
1313     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1314     Flag = Chain.getValue(1);
1315   }
1316
1317   // The x86-64 ABI for returning structs by value requires that we copy
1318   // the sret argument into %rax for the return. We saved the argument into
1319   // a virtual register in the entry block, so now we copy the value out
1320   // and into %rax.
1321   if (Subtarget->is64Bit() &&
1322       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1323     MachineFunction &MF = DAG.getMachineFunction();
1324     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1325     unsigned Reg = FuncInfo->getSRetReturnReg();
1326     assert(Reg &&
1327            "SRetReturnReg should have been set in LowerFormalArguments().");
1328     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1329
1330     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1331     Flag = Chain.getValue(1);
1332
1333     // RAX now acts like a return value.
1334     MRI.addLiveOut(X86::RAX);
1335   }
1336
1337   RetOps[0] = Chain;  // Update chain.
1338
1339   // Add the flag if we have it.
1340   if (Flag.getNode())
1341     RetOps.push_back(Flag);
1342
1343   return DAG.getNode(X86ISD::RET_FLAG, dl,
1344                      MVT::Other, &RetOps[0], RetOps.size());
1345 }
1346
1347 /// LowerCallResult - Lower the result values of a call into the
1348 /// appropriate copies out of appropriate physical registers.
1349 ///
1350 SDValue
1351 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1352                                    CallingConv::ID CallConv, bool isVarArg,
1353                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1354                                    DebugLoc dl, SelectionDAG &DAG,
1355                                    SmallVectorImpl<SDValue> &InVals) const {
1356
1357   // Assign locations to each value returned by this call.
1358   SmallVector<CCValAssign, 16> RVLocs;
1359   bool Is64Bit = Subtarget->is64Bit();
1360   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1361                  RVLocs, *DAG.getContext());
1362   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1363
1364   // Copy all of the result registers out of their specified physreg.
1365   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1366     CCValAssign &VA = RVLocs[i];
1367     EVT CopyVT = VA.getValVT();
1368
1369     // If this is x86-64, and we disabled SSE, we can't return FP values
1370     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1371         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1372       report_fatal_error("SSE register return with SSE disabled");
1373     }
1374
1375     SDValue Val;
1376
1377     // If this is a call to a function that returns an fp value on the floating
1378     // point stack, we must guarantee the the value is popped from the stack, so
1379     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1380     // if the return value is not used. We use the FpGET_ST0 instructions
1381     // instead.
1382     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1383       // If we prefer to use the value in xmm registers, copy it out as f80 and
1384       // use a truncate to move it from fp stack reg to xmm reg.
1385       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1386       bool isST0 = VA.getLocReg() == X86::ST0;
1387       unsigned Opc = 0;
1388       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1389       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1390       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1391       SDValue Ops[] = { Chain, InFlag };
1392       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1393                                          Ops, 2), 1);
1394       Val = Chain.getValue(0);
1395
1396       // Round the f80 to the right size, which also moves it to the appropriate
1397       // xmm register.
1398       if (CopyVT != VA.getValVT())
1399         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1400                           // This truncation won't change the value.
1401                           DAG.getIntPtrConstant(1));
1402     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1403       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1404       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1405         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1406                                    MVT::v2i64, InFlag).getValue(1);
1407         Val = Chain.getValue(0);
1408         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1409                           Val, DAG.getConstant(0, MVT::i64));
1410       } else {
1411         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1412                                    MVT::i64, InFlag).getValue(1);
1413         Val = Chain.getValue(0);
1414       }
1415       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1416     } else {
1417       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1418                                  CopyVT, InFlag).getValue(1);
1419       Val = Chain.getValue(0);
1420     }
1421     InFlag = Chain.getValue(2);
1422     InVals.push_back(Val);
1423   }
1424
1425   return Chain;
1426 }
1427
1428
1429 //===----------------------------------------------------------------------===//
1430 //                C & StdCall & Fast Calling Convention implementation
1431 //===----------------------------------------------------------------------===//
1432 //  StdCall calling convention seems to be standard for many Windows' API
1433 //  routines and around. It differs from C calling convention just a little:
1434 //  callee should clean up the stack, not caller. Symbols should be also
1435 //  decorated in some fancy way :) It doesn't support any vector arguments.
1436 //  For info on fast calling convention see Fast Calling Convention (tail call)
1437 //  implementation LowerX86_32FastCCCallTo.
1438
1439 /// CallIsStructReturn - Determines whether a call uses struct return
1440 /// semantics.
1441 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1442   if (Outs.empty())
1443     return false;
1444
1445   return Outs[0].Flags.isSRet();
1446 }
1447
1448 /// ArgsAreStructReturn - Determines whether a function uses struct
1449 /// return semantics.
1450 static bool
1451 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1452   if (Ins.empty())
1453     return false;
1454
1455   return Ins[0].Flags.isSRet();
1456 }
1457
1458 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1459 /// given CallingConvention value.
1460 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1461   if (Subtarget->is64Bit()) {
1462     if (CC == CallingConv::GHC)
1463       return CC_X86_64_GHC;
1464     else if (Subtarget->isTargetWin64())
1465       return CC_X86_Win64_C;
1466     else
1467       return CC_X86_64_C;
1468   }
1469
1470   if (CC == CallingConv::X86_FastCall)
1471     return CC_X86_32_FastCall;
1472   else if (CC == CallingConv::X86_ThisCall)
1473     return CC_X86_32_ThisCall;
1474   else if (CC == CallingConv::Fast)
1475     return CC_X86_32_FastCC;
1476   else if (CC == CallingConv::GHC)
1477     return CC_X86_32_GHC;
1478   else
1479     return CC_X86_32_C;
1480 }
1481
1482 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1483 /// by "Src" to address "Dst" with size and alignment information specified by
1484 /// the specific parameter attribute. The copy will be passed as a byval
1485 /// function parameter.
1486 static SDValue
1487 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1488                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1489                           DebugLoc dl) {
1490   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1491
1492   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1493                        /*isVolatile*/false, /*AlwaysInline=*/true,
1494                        MachinePointerInfo(), MachinePointerInfo());
1495 }
1496
1497 /// IsTailCallConvention - Return true if the calling convention is one that
1498 /// supports tail call optimization.
1499 static bool IsTailCallConvention(CallingConv::ID CC) {
1500   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1501 }
1502
1503 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1504 /// a tailcall target by changing its ABI.
1505 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1506   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1507 }
1508
1509 SDValue
1510 X86TargetLowering::LowerMemArgument(SDValue Chain,
1511                                     CallingConv::ID CallConv,
1512                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1513                                     DebugLoc dl, SelectionDAG &DAG,
1514                                     const CCValAssign &VA,
1515                                     MachineFrameInfo *MFI,
1516                                     unsigned i) const {
1517   // Create the nodes corresponding to a load from this parameter slot.
1518   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1519   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1520   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1521   EVT ValVT;
1522
1523   // If value is passed by pointer we have address passed instead of the value
1524   // itself.
1525   if (VA.getLocInfo() == CCValAssign::Indirect)
1526     ValVT = VA.getLocVT();
1527   else
1528     ValVT = VA.getValVT();
1529
1530   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1531   // changed with more analysis.
1532   // In case of tail call optimization mark all arguments mutable. Since they
1533   // could be overwritten by lowering of arguments in case of a tail call.
1534   if (Flags.isByVal()) {
1535     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1536                                     VA.getLocMemOffset(), isImmutable);
1537     return DAG.getFrameIndex(FI, getPointerTy());
1538   } else {
1539     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1540                                     VA.getLocMemOffset(), isImmutable);
1541     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1542     return DAG.getLoad(ValVT, dl, Chain, FIN,
1543                        MachinePointerInfo::getFixedStack(FI),
1544                        false, false, 0);
1545   }
1546 }
1547
1548 SDValue
1549 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1550                                         CallingConv::ID CallConv,
1551                                         bool isVarArg,
1552                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1553                                         DebugLoc dl,
1554                                         SelectionDAG &DAG,
1555                                         SmallVectorImpl<SDValue> &InVals)
1556                                           const {
1557   MachineFunction &MF = DAG.getMachineFunction();
1558   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1559
1560   const Function* Fn = MF.getFunction();
1561   if (Fn->hasExternalLinkage() &&
1562       Subtarget->isTargetCygMing() &&
1563       Fn->getName() == "main")
1564     FuncInfo->setForceFramePointer(true);
1565
1566   MachineFrameInfo *MFI = MF.getFrameInfo();
1567   bool Is64Bit = Subtarget->is64Bit();
1568   bool IsWin64 = Subtarget->isTargetWin64();
1569
1570   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1571          "Var args not supported with calling convention fastcc or ghc");
1572
1573   // Assign locations to all of the incoming arguments.
1574   SmallVector<CCValAssign, 16> ArgLocs;
1575   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1576                  ArgLocs, *DAG.getContext());
1577   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1578
1579   unsigned LastVal = ~0U;
1580   SDValue ArgValue;
1581   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1582     CCValAssign &VA = ArgLocs[i];
1583     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1584     // places.
1585     assert(VA.getValNo() != LastVal &&
1586            "Don't support value assigned to multiple locs yet");
1587     LastVal = VA.getValNo();
1588
1589     if (VA.isRegLoc()) {
1590       EVT RegVT = VA.getLocVT();
1591       TargetRegisterClass *RC = NULL;
1592       if (RegVT == MVT::i32)
1593         RC = X86::GR32RegisterClass;
1594       else if (Is64Bit && RegVT == MVT::i64)
1595         RC = X86::GR64RegisterClass;
1596       else if (RegVT == MVT::f32)
1597         RC = X86::FR32RegisterClass;
1598       else if (RegVT == MVT::f64)
1599         RC = X86::FR64RegisterClass;
1600       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1601         RC = X86::VR256RegisterClass;
1602       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1603         RC = X86::VR128RegisterClass;
1604       else if (RegVT == MVT::x86mmx)
1605         RC = X86::VR64RegisterClass;
1606       else
1607         llvm_unreachable("Unknown argument type!");
1608
1609       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1610       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1611
1612       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1613       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1614       // right size.
1615       if (VA.getLocInfo() == CCValAssign::SExt)
1616         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1617                                DAG.getValueType(VA.getValVT()));
1618       else if (VA.getLocInfo() == CCValAssign::ZExt)
1619         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1620                                DAG.getValueType(VA.getValVT()));
1621       else if (VA.getLocInfo() == CCValAssign::BCvt)
1622         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1623
1624       if (VA.isExtInLoc()) {
1625         // Handle MMX values passed in XMM regs.
1626         if (RegVT.isVector()) {
1627           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1628                                  ArgValue);
1629         } else
1630           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1631       }
1632     } else {
1633       assert(VA.isMemLoc());
1634       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1635     }
1636
1637     // If value is passed via pointer - do a load.
1638     if (VA.getLocInfo() == CCValAssign::Indirect)
1639       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1640                              MachinePointerInfo(), false, false, 0);
1641
1642     InVals.push_back(ArgValue);
1643   }
1644
1645   // The x86-64 ABI for returning structs by value requires that we copy
1646   // the sret argument into %rax for the return. Save the argument into
1647   // a virtual register so that we can access it from the return points.
1648   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1649     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1650     unsigned Reg = FuncInfo->getSRetReturnReg();
1651     if (!Reg) {
1652       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1653       FuncInfo->setSRetReturnReg(Reg);
1654     }
1655     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1656     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1657   }
1658
1659   unsigned StackSize = CCInfo.getNextStackOffset();
1660   // Align stack specially for tail calls.
1661   if (FuncIsMadeTailCallSafe(CallConv))
1662     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1663
1664   // If the function takes variable number of arguments, make a frame index for
1665   // the start of the first vararg value... for expansion of llvm.va_start.
1666   if (isVarArg) {
1667     if (!IsWin64 && (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1668                     CallConv != CallingConv::X86_ThisCall))) {
1669       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1670     }
1671     if (Is64Bit) {
1672       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1673
1674       // FIXME: We should really autogenerate these arrays
1675       static const unsigned GPR64ArgRegsWin64[] = {
1676         X86::RCX, X86::RDX, X86::R8,  X86::R9
1677       };
1678       static const unsigned GPR64ArgRegs64Bit[] = {
1679         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1680       };
1681       static const unsigned XMMArgRegs64Bit[] = {
1682         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1683         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1684       };
1685       const unsigned *GPR64ArgRegs;
1686       unsigned NumXMMRegs = 0;
1687
1688       if (IsWin64) {
1689         // The XMM registers which might contain var arg parameters are shadowed
1690         // in their paired GPR.  So we only need to save the GPR to their home
1691         // slots.
1692         TotalNumIntRegs = 4;
1693         GPR64ArgRegs = GPR64ArgRegsWin64;
1694       } else {
1695         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1696         GPR64ArgRegs = GPR64ArgRegs64Bit;
1697
1698         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1699       }
1700       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1701                                                        TotalNumIntRegs);
1702
1703       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1704       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1705              "SSE register cannot be used when SSE is disabled!");
1706       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1707              "SSE register cannot be used when SSE is disabled!");
1708       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1709         // Kernel mode asks for SSE to be disabled, so don't push them
1710         // on the stack.
1711         TotalNumXMMRegs = 0;
1712
1713       if (IsWin64) {
1714         const TargetFrameInfo &TFI = *getTargetMachine().getFrameInfo();
1715         // Get to the caller-allocated home save location.  Add 8 to account
1716         // for the return address.
1717         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1718         FuncInfo->setRegSaveFrameIndex(
1719           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1720         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1721       } else {
1722         // For X86-64, if there are vararg parameters that are passed via
1723         // registers, then we must store them to their spots on the stack so they
1724         // may be loaded by deferencing the result of va_next.
1725         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1726         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1727         FuncInfo->setRegSaveFrameIndex(
1728           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1729                                false));
1730       }
1731
1732       // Store the integer parameter registers.
1733       SmallVector<SDValue, 8> MemOps;
1734       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1735                                         getPointerTy());
1736       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1737       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1738         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1739                                   DAG.getIntPtrConstant(Offset));
1740         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1741                                      X86::GR64RegisterClass);
1742         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1743         SDValue Store =
1744           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1745                        MachinePointerInfo::getFixedStack(
1746                          FuncInfo->getRegSaveFrameIndex(), Offset),
1747                        false, false, 0);
1748         MemOps.push_back(Store);
1749         Offset += 8;
1750       }
1751
1752       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1753         // Now store the XMM (fp + vector) parameter registers.
1754         SmallVector<SDValue, 11> SaveXMMOps;
1755         SaveXMMOps.push_back(Chain);
1756
1757         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1758         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1759         SaveXMMOps.push_back(ALVal);
1760
1761         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1762                                FuncInfo->getRegSaveFrameIndex()));
1763         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1764                                FuncInfo->getVarArgsFPOffset()));
1765
1766         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1767           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1768                                        X86::VR128RegisterClass);
1769           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1770           SaveXMMOps.push_back(Val);
1771         }
1772         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1773                                      MVT::Other,
1774                                      &SaveXMMOps[0], SaveXMMOps.size()));
1775       }
1776
1777       if (!MemOps.empty())
1778         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1779                             &MemOps[0], MemOps.size());
1780     }
1781   }
1782
1783   // Some CCs need callee pop.
1784   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1785     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1786   } else {
1787     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1788     // If this is an sret function, the return should pop the hidden pointer.
1789     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1790       FuncInfo->setBytesToPopOnReturn(4);
1791   }
1792
1793   if (!Is64Bit) {
1794     // RegSaveFrameIndex is X86-64 only.
1795     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1796     if (CallConv == CallingConv::X86_FastCall ||
1797         CallConv == CallingConv::X86_ThisCall)
1798       // fastcc functions can't have varargs.
1799       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1800   }
1801
1802   return Chain;
1803 }
1804
1805 SDValue
1806 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1807                                     SDValue StackPtr, SDValue Arg,
1808                                     DebugLoc dl, SelectionDAG &DAG,
1809                                     const CCValAssign &VA,
1810                                     ISD::ArgFlagsTy Flags) const {
1811   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1812   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1813   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1814   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1815   if (Flags.isByVal())
1816     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1817
1818   return DAG.getStore(Chain, dl, Arg, PtrOff,
1819                       MachinePointerInfo::getStack(LocMemOffset),
1820                       false, false, 0);
1821 }
1822
1823 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1824 /// optimization is performed and it is required.
1825 SDValue
1826 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1827                                            SDValue &OutRetAddr, SDValue Chain,
1828                                            bool IsTailCall, bool Is64Bit,
1829                                            int FPDiff, DebugLoc dl) const {
1830   // Adjust the Return address stack slot.
1831   EVT VT = getPointerTy();
1832   OutRetAddr = getReturnAddressFrameIndex(DAG);
1833
1834   // Load the "old" Return address.
1835   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1836                            false, false, 0);
1837   return SDValue(OutRetAddr.getNode(), 1);
1838 }
1839
1840 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1841 /// optimization is performed and it is required (FPDiff!=0).
1842 static SDValue
1843 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1844                          SDValue Chain, SDValue RetAddrFrIdx,
1845                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1846   // Store the return address to the appropriate stack slot.
1847   if (!FPDiff) return Chain;
1848   // Calculate the new stack slot for the return address.
1849   int SlotSize = Is64Bit ? 8 : 4;
1850   int NewReturnAddrFI =
1851     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1852   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1853   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1854   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1855                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1856                        false, false, 0);
1857   return Chain;
1858 }
1859
1860 SDValue
1861 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1862                              CallingConv::ID CallConv, bool isVarArg,
1863                              bool &isTailCall,
1864                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1865                              const SmallVectorImpl<SDValue> &OutVals,
1866                              const SmallVectorImpl<ISD::InputArg> &Ins,
1867                              DebugLoc dl, SelectionDAG &DAG,
1868                              SmallVectorImpl<SDValue> &InVals) const {
1869   MachineFunction &MF = DAG.getMachineFunction();
1870   bool Is64Bit        = Subtarget->is64Bit();
1871   bool IsStructRet    = CallIsStructReturn(Outs);
1872   bool IsSibcall      = false;
1873
1874   if (isTailCall) {
1875     // Check if it's really possible to do a tail call.
1876     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1877                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1878                                                    Outs, OutVals, Ins, DAG);
1879
1880     // Sibcalls are automatically detected tailcalls which do not require
1881     // ABI changes.
1882     if (!GuaranteedTailCallOpt && isTailCall)
1883       IsSibcall = true;
1884
1885     if (isTailCall)
1886       ++NumTailCalls;
1887   }
1888
1889   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1890          "Var args not supported with calling convention fastcc or ghc");
1891
1892   // Analyze operands of the call, assigning locations to each operand.
1893   SmallVector<CCValAssign, 16> ArgLocs;
1894   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1895                  ArgLocs, *DAG.getContext());
1896   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1897
1898   // Get a count of how many bytes are to be pushed on the stack.
1899   unsigned NumBytes = CCInfo.getNextStackOffset();
1900   if (IsSibcall)
1901     // This is a sibcall. The memory operands are available in caller's
1902     // own caller's stack.
1903     NumBytes = 0;
1904   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1905     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1906
1907   int FPDiff = 0;
1908   if (isTailCall && !IsSibcall) {
1909     // Lower arguments at fp - stackoffset + fpdiff.
1910     unsigned NumBytesCallerPushed =
1911       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1912     FPDiff = NumBytesCallerPushed - NumBytes;
1913
1914     // Set the delta of movement of the returnaddr stackslot.
1915     // But only set if delta is greater than previous delta.
1916     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1917       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1918   }
1919
1920   if (!IsSibcall)
1921     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1922
1923   SDValue RetAddrFrIdx;
1924   // Load return adress for tail calls.
1925   if (isTailCall && FPDiff)
1926     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1927                                     Is64Bit, FPDiff, dl);
1928
1929   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1930   SmallVector<SDValue, 8> MemOpChains;
1931   SDValue StackPtr;
1932
1933   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1934   // of tail call optimization arguments are handle later.
1935   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1936     CCValAssign &VA = ArgLocs[i];
1937     EVT RegVT = VA.getLocVT();
1938     SDValue Arg = OutVals[i];
1939     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1940     bool isByVal = Flags.isByVal();
1941
1942     // Promote the value if needed.
1943     switch (VA.getLocInfo()) {
1944     default: llvm_unreachable("Unknown loc info!");
1945     case CCValAssign::Full: break;
1946     case CCValAssign::SExt:
1947       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1948       break;
1949     case CCValAssign::ZExt:
1950       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1951       break;
1952     case CCValAssign::AExt:
1953       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1954         // Special case: passing MMX values in XMM registers.
1955         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1956         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1957         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1958       } else
1959         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1960       break;
1961     case CCValAssign::BCvt:
1962       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1963       break;
1964     case CCValAssign::Indirect: {
1965       // Store the argument.
1966       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1967       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1968       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1969                            MachinePointerInfo::getFixedStack(FI),
1970                            false, false, 0);
1971       Arg = SpillSlot;
1972       break;
1973     }
1974     }
1975
1976     if (VA.isRegLoc()) {
1977       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1978       if (isVarArg && Subtarget->isTargetWin64()) {
1979         // Win64 ABI requires argument XMM reg to be copied to the corresponding
1980         // shadow reg if callee is a varargs function.
1981         unsigned ShadowReg = 0;
1982         switch (VA.getLocReg()) {
1983         case X86::XMM0: ShadowReg = X86::RCX; break;
1984         case X86::XMM1: ShadowReg = X86::RDX; break;
1985         case X86::XMM2: ShadowReg = X86::R8; break;
1986         case X86::XMM3: ShadowReg = X86::R9; break;
1987         }
1988         if (ShadowReg)
1989           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
1990       }
1991     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1992       assert(VA.isMemLoc());
1993       if (StackPtr.getNode() == 0)
1994         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1995       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1996                                              dl, DAG, VA, Flags));
1997     }
1998   }
1999
2000   if (!MemOpChains.empty())
2001     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2002                         &MemOpChains[0], MemOpChains.size());
2003
2004   // Build a sequence of copy-to-reg nodes chained together with token chain
2005   // and flag operands which copy the outgoing args into registers.
2006   SDValue InFlag;
2007   // Tail call byval lowering might overwrite argument registers so in case of
2008   // tail call optimization the copies to registers are lowered later.
2009   if (!isTailCall)
2010     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2011       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2012                                RegsToPass[i].second, InFlag);
2013       InFlag = Chain.getValue(1);
2014     }
2015
2016   if (Subtarget->isPICStyleGOT()) {
2017     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2018     // GOT pointer.
2019     if (!isTailCall) {
2020       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2021                                DAG.getNode(X86ISD::GlobalBaseReg,
2022                                            DebugLoc(), getPointerTy()),
2023                                InFlag);
2024       InFlag = Chain.getValue(1);
2025     } else {
2026       // If we are tail calling and generating PIC/GOT style code load the
2027       // address of the callee into ECX. The value in ecx is used as target of
2028       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2029       // for tail calls on PIC/GOT architectures. Normally we would just put the
2030       // address of GOT into ebx and then call target@PLT. But for tail calls
2031       // ebx would be restored (since ebx is callee saved) before jumping to the
2032       // target@PLT.
2033
2034       // Note: The actual moving to ECX is done further down.
2035       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2036       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2037           !G->getGlobal()->hasProtectedVisibility())
2038         Callee = LowerGlobalAddress(Callee, DAG);
2039       else if (isa<ExternalSymbolSDNode>(Callee))
2040         Callee = LowerExternalSymbol(Callee, DAG);
2041     }
2042   }
2043
2044   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2045     // From AMD64 ABI document:
2046     // For calls that may call functions that use varargs or stdargs
2047     // (prototype-less calls or calls to functions containing ellipsis (...) in
2048     // the declaration) %al is used as hidden argument to specify the number
2049     // of SSE registers used. The contents of %al do not need to match exactly
2050     // the number of registers, but must be an ubound on the number of SSE
2051     // registers used and is in the range 0 - 8 inclusive.
2052
2053     // Count the number of XMM registers allocated.
2054     static const unsigned XMMArgRegs[] = {
2055       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2056       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2057     };
2058     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2059     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2060            && "SSE registers cannot be used when SSE is disabled");
2061
2062     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2063                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2064     InFlag = Chain.getValue(1);
2065   }
2066
2067
2068   // For tail calls lower the arguments to the 'real' stack slot.
2069   if (isTailCall) {
2070     // Force all the incoming stack arguments to be loaded from the stack
2071     // before any new outgoing arguments are stored to the stack, because the
2072     // outgoing stack slots may alias the incoming argument stack slots, and
2073     // the alias isn't otherwise explicit. This is slightly more conservative
2074     // than necessary, because it means that each store effectively depends
2075     // on every argument instead of just those arguments it would clobber.
2076     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2077
2078     SmallVector<SDValue, 8> MemOpChains2;
2079     SDValue FIN;
2080     int FI = 0;
2081     // Do not flag preceeding copytoreg stuff together with the following stuff.
2082     InFlag = SDValue();
2083     if (GuaranteedTailCallOpt) {
2084       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2085         CCValAssign &VA = ArgLocs[i];
2086         if (VA.isRegLoc())
2087           continue;
2088         assert(VA.isMemLoc());
2089         SDValue Arg = OutVals[i];
2090         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2091         // Create frame index.
2092         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2093         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2094         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2095         FIN = DAG.getFrameIndex(FI, getPointerTy());
2096
2097         if (Flags.isByVal()) {
2098           // Copy relative to framepointer.
2099           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2100           if (StackPtr.getNode() == 0)
2101             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2102                                           getPointerTy());
2103           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2104
2105           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2106                                                            ArgChain,
2107                                                            Flags, DAG, dl));
2108         } else {
2109           // Store relative to framepointer.
2110           MemOpChains2.push_back(
2111             DAG.getStore(ArgChain, dl, Arg, FIN,
2112                          MachinePointerInfo::getFixedStack(FI),
2113                          false, false, 0));
2114         }
2115       }
2116     }
2117
2118     if (!MemOpChains2.empty())
2119       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2120                           &MemOpChains2[0], MemOpChains2.size());
2121
2122     // Copy arguments to their registers.
2123     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2124       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2125                                RegsToPass[i].second, InFlag);
2126       InFlag = Chain.getValue(1);
2127     }
2128     InFlag =SDValue();
2129
2130     // Store the return address to the appropriate stack slot.
2131     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2132                                      FPDiff, dl);
2133   }
2134
2135   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2136     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2137     // In the 64-bit large code model, we have to make all calls
2138     // through a register, since the call instruction's 32-bit
2139     // pc-relative offset may not be large enough to hold the whole
2140     // address.
2141   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2142     // If the callee is a GlobalAddress node (quite common, every direct call
2143     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2144     // it.
2145
2146     // We should use extra load for direct calls to dllimported functions in
2147     // non-JIT mode.
2148     const GlobalValue *GV = G->getGlobal();
2149     if (!GV->hasDLLImportLinkage()) {
2150       unsigned char OpFlags = 0;
2151
2152       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2153       // external symbols most go through the PLT in PIC mode.  If the symbol
2154       // has hidden or protected visibility, or if it is static or local, then
2155       // we don't need to use the PLT - we can directly call it.
2156       if (Subtarget->isTargetELF() &&
2157           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2158           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2159         OpFlags = X86II::MO_PLT;
2160       } else if (Subtarget->isPICStyleStubAny() &&
2161                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2162                  Subtarget->getDarwinVers() < 9) {
2163         // PC-relative references to external symbols should go through $stub,
2164         // unless we're building with the leopard linker or later, which
2165         // automatically synthesizes these stubs.
2166         OpFlags = X86II::MO_DARWIN_STUB;
2167       }
2168
2169       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2170                                           G->getOffset(), OpFlags);
2171     }
2172   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2173     unsigned char OpFlags = 0;
2174
2175     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2176     // symbols should go through the PLT.
2177     if (Subtarget->isTargetELF() &&
2178         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2179       OpFlags = X86II::MO_PLT;
2180     } else if (Subtarget->isPICStyleStubAny() &&
2181                Subtarget->getDarwinVers() < 9) {
2182       // PC-relative references to external symbols should go through $stub,
2183       // unless we're building with the leopard linker or later, which
2184       // automatically synthesizes these stubs.
2185       OpFlags = X86II::MO_DARWIN_STUB;
2186     }
2187
2188     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2189                                          OpFlags);
2190   }
2191
2192   // Returns a chain & a flag for retval copy to use.
2193   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2194   SmallVector<SDValue, 8> Ops;
2195
2196   if (!IsSibcall && isTailCall) {
2197     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2198                            DAG.getIntPtrConstant(0, true), InFlag);
2199     InFlag = Chain.getValue(1);
2200   }
2201
2202   Ops.push_back(Chain);
2203   Ops.push_back(Callee);
2204
2205   if (isTailCall)
2206     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2207
2208   // Add argument registers to the end of the list so that they are known live
2209   // into the call.
2210   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2211     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2212                                   RegsToPass[i].second.getValueType()));
2213
2214   // Add an implicit use GOT pointer in EBX.
2215   if (!isTailCall && Subtarget->isPICStyleGOT())
2216     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2217
2218   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2219   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2220     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2221
2222   if (InFlag.getNode())
2223     Ops.push_back(InFlag);
2224
2225   if (isTailCall) {
2226     // We used to do:
2227     //// If this is the first return lowered for this function, add the regs
2228     //// to the liveout set for the function.
2229     // This isn't right, although it's probably harmless on x86; liveouts
2230     // should be computed from returns not tail calls.  Consider a void
2231     // function making a tail call to a function returning int.
2232     return DAG.getNode(X86ISD::TC_RETURN, dl,
2233                        NodeTys, &Ops[0], Ops.size());
2234   }
2235
2236   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2237   InFlag = Chain.getValue(1);
2238
2239   // Create the CALLSEQ_END node.
2240   unsigned NumBytesForCalleeToPush;
2241   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2242     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2243   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2244     // If this is a call to a struct-return function, the callee
2245     // pops the hidden struct pointer, so we have to push it back.
2246     // This is common for Darwin/X86, Linux & Mingw32 targets.
2247     NumBytesForCalleeToPush = 4;
2248   else
2249     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2250
2251   // Returns a flag for retval copy to use.
2252   if (!IsSibcall) {
2253     Chain = DAG.getCALLSEQ_END(Chain,
2254                                DAG.getIntPtrConstant(NumBytes, true),
2255                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2256                                                      true),
2257                                InFlag);
2258     InFlag = Chain.getValue(1);
2259   }
2260
2261   // Handle result values, copying them out of physregs into vregs that we
2262   // return.
2263   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2264                          Ins, dl, DAG, InVals);
2265 }
2266
2267
2268 //===----------------------------------------------------------------------===//
2269 //                Fast Calling Convention (tail call) implementation
2270 //===----------------------------------------------------------------------===//
2271
2272 //  Like std call, callee cleans arguments, convention except that ECX is
2273 //  reserved for storing the tail called function address. Only 2 registers are
2274 //  free for argument passing (inreg). Tail call optimization is performed
2275 //  provided:
2276 //                * tailcallopt is enabled
2277 //                * caller/callee are fastcc
2278 //  On X86_64 architecture with GOT-style position independent code only local
2279 //  (within module) calls are supported at the moment.
2280 //  To keep the stack aligned according to platform abi the function
2281 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2282 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2283 //  If a tail called function callee has more arguments than the caller the
2284 //  caller needs to make sure that there is room to move the RETADDR to. This is
2285 //  achieved by reserving an area the size of the argument delta right after the
2286 //  original REtADDR, but before the saved framepointer or the spilled registers
2287 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2288 //  stack layout:
2289 //    arg1
2290 //    arg2
2291 //    RETADDR
2292 //    [ new RETADDR
2293 //      move area ]
2294 //    (possible EBP)
2295 //    ESI
2296 //    EDI
2297 //    local1 ..
2298
2299 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2300 /// for a 16 byte align requirement.
2301 unsigned
2302 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2303                                                SelectionDAG& DAG) const {
2304   MachineFunction &MF = DAG.getMachineFunction();
2305   const TargetMachine &TM = MF.getTarget();
2306   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2307   unsigned StackAlignment = TFI.getStackAlignment();
2308   uint64_t AlignMask = StackAlignment - 1;
2309   int64_t Offset = StackSize;
2310   uint64_t SlotSize = TD->getPointerSize();
2311   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2312     // Number smaller than 12 so just add the difference.
2313     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2314   } else {
2315     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2316     Offset = ((~AlignMask) & Offset) + StackAlignment +
2317       (StackAlignment-SlotSize);
2318   }
2319   return Offset;
2320 }
2321
2322 /// MatchingStackOffset - Return true if the given stack call argument is
2323 /// already available in the same position (relatively) of the caller's
2324 /// incoming argument stack.
2325 static
2326 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2327                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2328                          const X86InstrInfo *TII) {
2329   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2330   int FI = INT_MAX;
2331   if (Arg.getOpcode() == ISD::CopyFromReg) {
2332     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2333     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2334       return false;
2335     MachineInstr *Def = MRI->getVRegDef(VR);
2336     if (!Def)
2337       return false;
2338     if (!Flags.isByVal()) {
2339       if (!TII->isLoadFromStackSlot(Def, FI))
2340         return false;
2341     } else {
2342       unsigned Opcode = Def->getOpcode();
2343       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2344           Def->getOperand(1).isFI()) {
2345         FI = Def->getOperand(1).getIndex();
2346         Bytes = Flags.getByValSize();
2347       } else
2348         return false;
2349     }
2350   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2351     if (Flags.isByVal())
2352       // ByVal argument is passed in as a pointer but it's now being
2353       // dereferenced. e.g.
2354       // define @foo(%struct.X* %A) {
2355       //   tail call @bar(%struct.X* byval %A)
2356       // }
2357       return false;
2358     SDValue Ptr = Ld->getBasePtr();
2359     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2360     if (!FINode)
2361       return false;
2362     FI = FINode->getIndex();
2363   } else
2364     return false;
2365
2366   assert(FI != INT_MAX);
2367   if (!MFI->isFixedObjectIndex(FI))
2368     return false;
2369   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2370 }
2371
2372 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2373 /// for tail call optimization. Targets which want to do tail call
2374 /// optimization should implement this function.
2375 bool
2376 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2377                                                      CallingConv::ID CalleeCC,
2378                                                      bool isVarArg,
2379                                                      bool isCalleeStructRet,
2380                                                      bool isCallerStructRet,
2381                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2382                                     const SmallVectorImpl<SDValue> &OutVals,
2383                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2384                                                      SelectionDAG& DAG) const {
2385   if (!IsTailCallConvention(CalleeCC) &&
2386       CalleeCC != CallingConv::C)
2387     return false;
2388
2389   // If -tailcallopt is specified, make fastcc functions tail-callable.
2390   const MachineFunction &MF = DAG.getMachineFunction();
2391   const Function *CallerF = DAG.getMachineFunction().getFunction();
2392   CallingConv::ID CallerCC = CallerF->getCallingConv();
2393   bool CCMatch = CallerCC == CalleeCC;
2394
2395   if (GuaranteedTailCallOpt) {
2396     if (IsTailCallConvention(CalleeCC) && CCMatch)
2397       return true;
2398     return false;
2399   }
2400
2401   // Look for obvious safe cases to perform tail call optimization that do not
2402   // require ABI changes. This is what gcc calls sibcall.
2403
2404   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2405   // emit a special epilogue.
2406   if (RegInfo->needsStackRealignment(MF))
2407     return false;
2408
2409   // Do not sibcall optimize vararg calls unless the call site is not passing
2410   // any arguments.
2411   if (isVarArg && !Outs.empty())
2412     return false;
2413
2414   // Also avoid sibcall optimization if either caller or callee uses struct
2415   // return semantics.
2416   if (isCalleeStructRet || isCallerStructRet)
2417     return false;
2418
2419   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2420   // Therefore if it's not used by the call it is not safe to optimize this into
2421   // a sibcall.
2422   bool Unused = false;
2423   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2424     if (!Ins[i].Used) {
2425       Unused = true;
2426       break;
2427     }
2428   }
2429   if (Unused) {
2430     SmallVector<CCValAssign, 16> RVLocs;
2431     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2432                    RVLocs, *DAG.getContext());
2433     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2434     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2435       CCValAssign &VA = RVLocs[i];
2436       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2437         return false;
2438     }
2439   }
2440
2441   // If the calling conventions do not match, then we'd better make sure the
2442   // results are returned in the same way as what the caller expects.
2443   if (!CCMatch) {
2444     SmallVector<CCValAssign, 16> RVLocs1;
2445     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2446                     RVLocs1, *DAG.getContext());
2447     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2448
2449     SmallVector<CCValAssign, 16> RVLocs2;
2450     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2451                     RVLocs2, *DAG.getContext());
2452     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2453
2454     if (RVLocs1.size() != RVLocs2.size())
2455       return false;
2456     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2457       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2458         return false;
2459       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2460         return false;
2461       if (RVLocs1[i].isRegLoc()) {
2462         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2463           return false;
2464       } else {
2465         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2466           return false;
2467       }
2468     }
2469   }
2470
2471   // If the callee takes no arguments then go on to check the results of the
2472   // call.
2473   if (!Outs.empty()) {
2474     // Check if stack adjustment is needed. For now, do not do this if any
2475     // argument is passed on the stack.
2476     SmallVector<CCValAssign, 16> ArgLocs;
2477     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2478                    ArgLocs, *DAG.getContext());
2479     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2480     if (CCInfo.getNextStackOffset()) {
2481       MachineFunction &MF = DAG.getMachineFunction();
2482       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2483         return false;
2484       if (Subtarget->isTargetWin64())
2485         // Win64 ABI has additional complications.
2486         return false;
2487
2488       // Check if the arguments are already laid out in the right way as
2489       // the caller's fixed stack objects.
2490       MachineFrameInfo *MFI = MF.getFrameInfo();
2491       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2492       const X86InstrInfo *TII =
2493         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2494       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2495         CCValAssign &VA = ArgLocs[i];
2496         SDValue Arg = OutVals[i];
2497         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2498         if (VA.getLocInfo() == CCValAssign::Indirect)
2499           return false;
2500         if (!VA.isRegLoc()) {
2501           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2502                                    MFI, MRI, TII))
2503             return false;
2504         }
2505       }
2506     }
2507
2508     // If the tailcall address may be in a register, then make sure it's
2509     // possible to register allocate for it. In 32-bit, the call address can
2510     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2511     // callee-saved registers are restored. These happen to be the same
2512     // registers used to pass 'inreg' arguments so watch out for those.
2513     if (!Subtarget->is64Bit() &&
2514         !isa<GlobalAddressSDNode>(Callee) &&
2515         !isa<ExternalSymbolSDNode>(Callee)) {
2516       unsigned NumInRegs = 0;
2517       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2518         CCValAssign &VA = ArgLocs[i];
2519         if (!VA.isRegLoc())
2520           continue;
2521         unsigned Reg = VA.getLocReg();
2522         switch (Reg) {
2523         default: break;
2524         case X86::EAX: case X86::EDX: case X86::ECX:
2525           if (++NumInRegs == 3)
2526             return false;
2527           break;
2528         }
2529       }
2530     }
2531   }
2532
2533   return true;
2534 }
2535
2536 FastISel *
2537 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2538   return X86::createFastISel(funcInfo);
2539 }
2540
2541
2542 //===----------------------------------------------------------------------===//
2543 //                           Other Lowering Hooks
2544 //===----------------------------------------------------------------------===//
2545
2546 static bool MayFoldLoad(SDValue Op) {
2547   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2548 }
2549
2550 static bool MayFoldIntoStore(SDValue Op) {
2551   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2552 }
2553
2554 static bool isTargetShuffle(unsigned Opcode) {
2555   switch(Opcode) {
2556   default: return false;
2557   case X86ISD::PSHUFD:
2558   case X86ISD::PSHUFHW:
2559   case X86ISD::PSHUFLW:
2560   case X86ISD::SHUFPD:
2561   case X86ISD::PALIGN:
2562   case X86ISD::SHUFPS:
2563   case X86ISD::MOVLHPS:
2564   case X86ISD::MOVLHPD:
2565   case X86ISD::MOVHLPS:
2566   case X86ISD::MOVLPS:
2567   case X86ISD::MOVLPD:
2568   case X86ISD::MOVSHDUP:
2569   case X86ISD::MOVSLDUP:
2570   case X86ISD::MOVDDUP:
2571   case X86ISD::MOVSS:
2572   case X86ISD::MOVSD:
2573   case X86ISD::UNPCKLPS:
2574   case X86ISD::UNPCKLPD:
2575   case X86ISD::PUNPCKLWD:
2576   case X86ISD::PUNPCKLBW:
2577   case X86ISD::PUNPCKLDQ:
2578   case X86ISD::PUNPCKLQDQ:
2579   case X86ISD::UNPCKHPS:
2580   case X86ISD::UNPCKHPD:
2581   case X86ISD::PUNPCKHWD:
2582   case X86ISD::PUNPCKHBW:
2583   case X86ISD::PUNPCKHDQ:
2584   case X86ISD::PUNPCKHQDQ:
2585     return true;
2586   }
2587   return false;
2588 }
2589
2590 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2591                                                SDValue V1, SelectionDAG &DAG) {
2592   switch(Opc) {
2593   default: llvm_unreachable("Unknown x86 shuffle node");
2594   case X86ISD::MOVSHDUP:
2595   case X86ISD::MOVSLDUP:
2596   case X86ISD::MOVDDUP:
2597     return DAG.getNode(Opc, dl, VT, V1);
2598   }
2599
2600   return SDValue();
2601 }
2602
2603 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2604                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2605   switch(Opc) {
2606   default: llvm_unreachable("Unknown x86 shuffle node");
2607   case X86ISD::PSHUFD:
2608   case X86ISD::PSHUFHW:
2609   case X86ISD::PSHUFLW:
2610     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2611   }
2612
2613   return SDValue();
2614 }
2615
2616 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2617                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2618   switch(Opc) {
2619   default: llvm_unreachable("Unknown x86 shuffle node");
2620   case X86ISD::PALIGN:
2621   case X86ISD::SHUFPD:
2622   case X86ISD::SHUFPS:
2623     return DAG.getNode(Opc, dl, VT, V1, V2,
2624                        DAG.getConstant(TargetMask, MVT::i8));
2625   }
2626   return SDValue();
2627 }
2628
2629 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2630                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2631   switch(Opc) {
2632   default: llvm_unreachable("Unknown x86 shuffle node");
2633   case X86ISD::MOVLHPS:
2634   case X86ISD::MOVLHPD:
2635   case X86ISD::MOVHLPS:
2636   case X86ISD::MOVLPS:
2637   case X86ISD::MOVLPD:
2638   case X86ISD::MOVSS:
2639   case X86ISD::MOVSD:
2640   case X86ISD::UNPCKLPS:
2641   case X86ISD::UNPCKLPD:
2642   case X86ISD::PUNPCKLWD:
2643   case X86ISD::PUNPCKLBW:
2644   case X86ISD::PUNPCKLDQ:
2645   case X86ISD::PUNPCKLQDQ:
2646   case X86ISD::UNPCKHPS:
2647   case X86ISD::UNPCKHPD:
2648   case X86ISD::PUNPCKHWD:
2649   case X86ISD::PUNPCKHBW:
2650   case X86ISD::PUNPCKHDQ:
2651   case X86ISD::PUNPCKHQDQ:
2652     return DAG.getNode(Opc, dl, VT, V1, V2);
2653   }
2654   return SDValue();
2655 }
2656
2657 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2658   MachineFunction &MF = DAG.getMachineFunction();
2659   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2660   int ReturnAddrIndex = FuncInfo->getRAIndex();
2661
2662   if (ReturnAddrIndex == 0) {
2663     // Set up a frame object for the return address.
2664     uint64_t SlotSize = TD->getPointerSize();
2665     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2666                                                            false);
2667     FuncInfo->setRAIndex(ReturnAddrIndex);
2668   }
2669
2670   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2671 }
2672
2673
2674 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2675                                        bool hasSymbolicDisplacement) {
2676   // Offset should fit into 32 bit immediate field.
2677   if (!isInt<32>(Offset))
2678     return false;
2679
2680   // If we don't have a symbolic displacement - we don't have any extra
2681   // restrictions.
2682   if (!hasSymbolicDisplacement)
2683     return true;
2684
2685   // FIXME: Some tweaks might be needed for medium code model.
2686   if (M != CodeModel::Small && M != CodeModel::Kernel)
2687     return false;
2688
2689   // For small code model we assume that latest object is 16MB before end of 31
2690   // bits boundary. We may also accept pretty large negative constants knowing
2691   // that all objects are in the positive half of address space.
2692   if (M == CodeModel::Small && Offset < 16*1024*1024)
2693     return true;
2694
2695   // For kernel code model we know that all object resist in the negative half
2696   // of 32bits address space. We may not accept negative offsets, since they may
2697   // be just off and we may accept pretty large positive ones.
2698   if (M == CodeModel::Kernel && Offset > 0)
2699     return true;
2700
2701   return false;
2702 }
2703
2704 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2705 /// specific condition code, returning the condition code and the LHS/RHS of the
2706 /// comparison to make.
2707 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2708                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2709   if (!isFP) {
2710     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2711       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2712         // X > -1   -> X == 0, jump !sign.
2713         RHS = DAG.getConstant(0, RHS.getValueType());
2714         return X86::COND_NS;
2715       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2716         // X < 0   -> X == 0, jump on sign.
2717         return X86::COND_S;
2718       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2719         // X < 1   -> X <= 0
2720         RHS = DAG.getConstant(0, RHS.getValueType());
2721         return X86::COND_LE;
2722       }
2723     }
2724
2725     switch (SetCCOpcode) {
2726     default: llvm_unreachable("Invalid integer condition!");
2727     case ISD::SETEQ:  return X86::COND_E;
2728     case ISD::SETGT:  return X86::COND_G;
2729     case ISD::SETGE:  return X86::COND_GE;
2730     case ISD::SETLT:  return X86::COND_L;
2731     case ISD::SETLE:  return X86::COND_LE;
2732     case ISD::SETNE:  return X86::COND_NE;
2733     case ISD::SETULT: return X86::COND_B;
2734     case ISD::SETUGT: return X86::COND_A;
2735     case ISD::SETULE: return X86::COND_BE;
2736     case ISD::SETUGE: return X86::COND_AE;
2737     }
2738   }
2739
2740   // First determine if it is required or is profitable to flip the operands.
2741
2742   // If LHS is a foldable load, but RHS is not, flip the condition.
2743   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2744       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2745     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2746     std::swap(LHS, RHS);
2747   }
2748
2749   switch (SetCCOpcode) {
2750   default: break;
2751   case ISD::SETOLT:
2752   case ISD::SETOLE:
2753   case ISD::SETUGT:
2754   case ISD::SETUGE:
2755     std::swap(LHS, RHS);
2756     break;
2757   }
2758
2759   // On a floating point condition, the flags are set as follows:
2760   // ZF  PF  CF   op
2761   //  0 | 0 | 0 | X > Y
2762   //  0 | 0 | 1 | X < Y
2763   //  1 | 0 | 0 | X == Y
2764   //  1 | 1 | 1 | unordered
2765   switch (SetCCOpcode) {
2766   default: llvm_unreachable("Condcode should be pre-legalized away");
2767   case ISD::SETUEQ:
2768   case ISD::SETEQ:   return X86::COND_E;
2769   case ISD::SETOLT:              // flipped
2770   case ISD::SETOGT:
2771   case ISD::SETGT:   return X86::COND_A;
2772   case ISD::SETOLE:              // flipped
2773   case ISD::SETOGE:
2774   case ISD::SETGE:   return X86::COND_AE;
2775   case ISD::SETUGT:              // flipped
2776   case ISD::SETULT:
2777   case ISD::SETLT:   return X86::COND_B;
2778   case ISD::SETUGE:              // flipped
2779   case ISD::SETULE:
2780   case ISD::SETLE:   return X86::COND_BE;
2781   case ISD::SETONE:
2782   case ISD::SETNE:   return X86::COND_NE;
2783   case ISD::SETUO:   return X86::COND_P;
2784   case ISD::SETO:    return X86::COND_NP;
2785   case ISD::SETOEQ:
2786   case ISD::SETUNE:  return X86::COND_INVALID;
2787   }
2788 }
2789
2790 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2791 /// code. Current x86 isa includes the following FP cmov instructions:
2792 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2793 static bool hasFPCMov(unsigned X86CC) {
2794   switch (X86CC) {
2795   default:
2796     return false;
2797   case X86::COND_B:
2798   case X86::COND_BE:
2799   case X86::COND_E:
2800   case X86::COND_P:
2801   case X86::COND_A:
2802   case X86::COND_AE:
2803   case X86::COND_NE:
2804   case X86::COND_NP:
2805     return true;
2806   }
2807 }
2808
2809 /// isFPImmLegal - Returns true if the target can instruction select the
2810 /// specified FP immediate natively. If false, the legalizer will
2811 /// materialize the FP immediate as a load from a constant pool.
2812 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2813   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2814     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2815       return true;
2816   }
2817   return false;
2818 }
2819
2820 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2821 /// the specified range (L, H].
2822 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2823   return (Val < 0) || (Val >= Low && Val < Hi);
2824 }
2825
2826 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2827 /// specified value.
2828 static bool isUndefOrEqual(int Val, int CmpVal) {
2829   if (Val < 0 || Val == CmpVal)
2830     return true;
2831   return false;
2832 }
2833
2834 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2835 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2836 /// the second operand.
2837 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2838   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
2839     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2840   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2841     return (Mask[0] < 2 && Mask[1] < 2);
2842   return false;
2843 }
2844
2845 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2846   SmallVector<int, 8> M;
2847   N->getMask(M);
2848   return ::isPSHUFDMask(M, N->getValueType(0));
2849 }
2850
2851 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2852 /// is suitable for input to PSHUFHW.
2853 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2854   if (VT != MVT::v8i16)
2855     return false;
2856
2857   // Lower quadword copied in order or undef.
2858   for (int i = 0; i != 4; ++i)
2859     if (Mask[i] >= 0 && Mask[i] != i)
2860       return false;
2861
2862   // Upper quadword shuffled.
2863   for (int i = 4; i != 8; ++i)
2864     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2865       return false;
2866
2867   return true;
2868 }
2869
2870 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2871   SmallVector<int, 8> M;
2872   N->getMask(M);
2873   return ::isPSHUFHWMask(M, N->getValueType(0));
2874 }
2875
2876 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2877 /// is suitable for input to PSHUFLW.
2878 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2879   if (VT != MVT::v8i16)
2880     return false;
2881
2882   // Upper quadword copied in order.
2883   for (int i = 4; i != 8; ++i)
2884     if (Mask[i] >= 0 && Mask[i] != i)
2885       return false;
2886
2887   // Lower quadword shuffled.
2888   for (int i = 0; i != 4; ++i)
2889     if (Mask[i] >= 4)
2890       return false;
2891
2892   return true;
2893 }
2894
2895 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2896   SmallVector<int, 8> M;
2897   N->getMask(M);
2898   return ::isPSHUFLWMask(M, N->getValueType(0));
2899 }
2900
2901 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2902 /// is suitable for input to PALIGNR.
2903 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2904                           bool hasSSSE3) {
2905   int i, e = VT.getVectorNumElements();
2906
2907   // Do not handle v2i64 / v2f64 shuffles with palignr.
2908   if (e < 4 || !hasSSSE3)
2909     return false;
2910
2911   for (i = 0; i != e; ++i)
2912     if (Mask[i] >= 0)
2913       break;
2914
2915   // All undef, not a palignr.
2916   if (i == e)
2917     return false;
2918
2919   // Determine if it's ok to perform a palignr with only the LHS, since we
2920   // don't have access to the actual shuffle elements to see if RHS is undef.
2921   bool Unary = Mask[i] < (int)e;
2922   bool NeedsUnary = false;
2923
2924   int s = Mask[i] - i;
2925
2926   // Check the rest of the elements to see if they are consecutive.
2927   for (++i; i != e; ++i) {
2928     int m = Mask[i];
2929     if (m < 0)
2930       continue;
2931
2932     Unary = Unary && (m < (int)e);
2933     NeedsUnary = NeedsUnary || (m < s);
2934
2935     if (NeedsUnary && !Unary)
2936       return false;
2937     if (Unary && m != ((s+i) & (e-1)))
2938       return false;
2939     if (!Unary && m != (s+i))
2940       return false;
2941   }
2942   return true;
2943 }
2944
2945 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2946   SmallVector<int, 8> M;
2947   N->getMask(M);
2948   return ::isPALIGNRMask(M, N->getValueType(0), true);
2949 }
2950
2951 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2952 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2953 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2954   int NumElems = VT.getVectorNumElements();
2955   if (NumElems != 2 && NumElems != 4)
2956     return false;
2957
2958   int Half = NumElems / 2;
2959   for (int i = 0; i < Half; ++i)
2960     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2961       return false;
2962   for (int i = Half; i < NumElems; ++i)
2963     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2964       return false;
2965
2966   return true;
2967 }
2968
2969 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2970   SmallVector<int, 8> M;
2971   N->getMask(M);
2972   return ::isSHUFPMask(M, N->getValueType(0));
2973 }
2974
2975 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2976 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2977 /// half elements to come from vector 1 (which would equal the dest.) and
2978 /// the upper half to come from vector 2.
2979 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2980   int NumElems = VT.getVectorNumElements();
2981
2982   if (NumElems != 2 && NumElems != 4)
2983     return false;
2984
2985   int Half = NumElems / 2;
2986   for (int i = 0; i < Half; ++i)
2987     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2988       return false;
2989   for (int i = Half; i < NumElems; ++i)
2990     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2991       return false;
2992   return true;
2993 }
2994
2995 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2996   SmallVector<int, 8> M;
2997   N->getMask(M);
2998   return isCommutedSHUFPMask(M, N->getValueType(0));
2999 }
3000
3001 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3002 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3003 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3004   if (N->getValueType(0).getVectorNumElements() != 4)
3005     return false;
3006
3007   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3008   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3009          isUndefOrEqual(N->getMaskElt(1), 7) &&
3010          isUndefOrEqual(N->getMaskElt(2), 2) &&
3011          isUndefOrEqual(N->getMaskElt(3), 3);
3012 }
3013
3014 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3015 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3016 /// <2, 3, 2, 3>
3017 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3018   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3019
3020   if (NumElems != 4)
3021     return false;
3022
3023   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3024   isUndefOrEqual(N->getMaskElt(1), 3) &&
3025   isUndefOrEqual(N->getMaskElt(2), 2) &&
3026   isUndefOrEqual(N->getMaskElt(3), 3);
3027 }
3028
3029 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3030 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3031 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3032   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3033
3034   if (NumElems != 2 && NumElems != 4)
3035     return false;
3036
3037   for (unsigned i = 0; i < NumElems/2; ++i)
3038     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3039       return false;
3040
3041   for (unsigned i = NumElems/2; i < NumElems; ++i)
3042     if (!isUndefOrEqual(N->getMaskElt(i), i))
3043       return false;
3044
3045   return true;
3046 }
3047
3048 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3049 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3050 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3051   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3052
3053   if (NumElems != 2 && NumElems != 4)
3054     return false;
3055
3056   for (unsigned i = 0; i < NumElems/2; ++i)
3057     if (!isUndefOrEqual(N->getMaskElt(i), i))
3058       return false;
3059
3060   for (unsigned i = 0; i < NumElems/2; ++i)
3061     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3062       return false;
3063
3064   return true;
3065 }
3066
3067 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3068 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3069 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3070                          bool V2IsSplat = false) {
3071   int NumElts = VT.getVectorNumElements();
3072   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3073     return false;
3074
3075   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3076     int BitI  = Mask[i];
3077     int BitI1 = Mask[i+1];
3078     if (!isUndefOrEqual(BitI, j))
3079       return false;
3080     if (V2IsSplat) {
3081       if (!isUndefOrEqual(BitI1, NumElts))
3082         return false;
3083     } else {
3084       if (!isUndefOrEqual(BitI1, j + NumElts))
3085         return false;
3086     }
3087   }
3088   return true;
3089 }
3090
3091 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3092   SmallVector<int, 8> M;
3093   N->getMask(M);
3094   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3095 }
3096
3097 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3098 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3099 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3100                          bool V2IsSplat = false) {
3101   int NumElts = VT.getVectorNumElements();
3102   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3103     return false;
3104
3105   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3106     int BitI  = Mask[i];
3107     int BitI1 = Mask[i+1];
3108     if (!isUndefOrEqual(BitI, j + NumElts/2))
3109       return false;
3110     if (V2IsSplat) {
3111       if (isUndefOrEqual(BitI1, NumElts))
3112         return false;
3113     } else {
3114       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3115         return false;
3116     }
3117   }
3118   return true;
3119 }
3120
3121 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3122   SmallVector<int, 8> M;
3123   N->getMask(M);
3124   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3125 }
3126
3127 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3128 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3129 /// <0, 0, 1, 1>
3130 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3131   int NumElems = VT.getVectorNumElements();
3132   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3133     return false;
3134
3135   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3136     int BitI  = Mask[i];
3137     int BitI1 = Mask[i+1];
3138     if (!isUndefOrEqual(BitI, j))
3139       return false;
3140     if (!isUndefOrEqual(BitI1, j))
3141       return false;
3142   }
3143   return true;
3144 }
3145
3146 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3147   SmallVector<int, 8> M;
3148   N->getMask(M);
3149   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3150 }
3151
3152 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3153 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3154 /// <2, 2, 3, 3>
3155 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3156   int NumElems = VT.getVectorNumElements();
3157   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3158     return false;
3159
3160   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3161     int BitI  = Mask[i];
3162     int BitI1 = Mask[i+1];
3163     if (!isUndefOrEqual(BitI, j))
3164       return false;
3165     if (!isUndefOrEqual(BitI1, j))
3166       return false;
3167   }
3168   return true;
3169 }
3170
3171 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3172   SmallVector<int, 8> M;
3173   N->getMask(M);
3174   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3175 }
3176
3177 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3178 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3179 /// MOVSD, and MOVD, i.e. setting the lowest element.
3180 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3181   if (VT.getVectorElementType().getSizeInBits() < 32)
3182     return false;
3183
3184   int NumElts = VT.getVectorNumElements();
3185
3186   if (!isUndefOrEqual(Mask[0], NumElts))
3187     return false;
3188
3189   for (int i = 1; i < NumElts; ++i)
3190     if (!isUndefOrEqual(Mask[i], i))
3191       return false;
3192
3193   return true;
3194 }
3195
3196 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3197   SmallVector<int, 8> M;
3198   N->getMask(M);
3199   return ::isMOVLMask(M, N->getValueType(0));
3200 }
3201
3202 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3203 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3204 /// element of vector 2 and the other elements to come from vector 1 in order.
3205 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3206                                bool V2IsSplat = false, bool V2IsUndef = false) {
3207   int NumOps = VT.getVectorNumElements();
3208   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3209     return false;
3210
3211   if (!isUndefOrEqual(Mask[0], 0))
3212     return false;
3213
3214   for (int i = 1; i < NumOps; ++i)
3215     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3216           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3217           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3218       return false;
3219
3220   return true;
3221 }
3222
3223 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3224                            bool V2IsUndef = false) {
3225   SmallVector<int, 8> M;
3226   N->getMask(M);
3227   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3228 }
3229
3230 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3231 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3232 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3233   if (N->getValueType(0).getVectorNumElements() != 4)
3234     return false;
3235
3236   // Expect 1, 1, 3, 3
3237   for (unsigned i = 0; i < 2; ++i) {
3238     int Elt = N->getMaskElt(i);
3239     if (Elt >= 0 && Elt != 1)
3240       return false;
3241   }
3242
3243   bool HasHi = false;
3244   for (unsigned i = 2; i < 4; ++i) {
3245     int Elt = N->getMaskElt(i);
3246     if (Elt >= 0 && Elt != 3)
3247       return false;
3248     if (Elt == 3)
3249       HasHi = true;
3250   }
3251   // Don't use movshdup if it can be done with a shufps.
3252   // FIXME: verify that matching u, u, 3, 3 is what we want.
3253   return HasHi;
3254 }
3255
3256 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3257 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3258 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3259   if (N->getValueType(0).getVectorNumElements() != 4)
3260     return false;
3261
3262   // Expect 0, 0, 2, 2
3263   for (unsigned i = 0; i < 2; ++i)
3264     if (N->getMaskElt(i) > 0)
3265       return false;
3266
3267   bool HasHi = false;
3268   for (unsigned i = 2; i < 4; ++i) {
3269     int Elt = N->getMaskElt(i);
3270     if (Elt >= 0 && Elt != 2)
3271       return false;
3272     if (Elt == 2)
3273       HasHi = true;
3274   }
3275   // Don't use movsldup if it can be done with a shufps.
3276   return HasHi;
3277 }
3278
3279 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3280 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3281 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3282   int e = N->getValueType(0).getVectorNumElements() / 2;
3283
3284   for (int i = 0; i < e; ++i)
3285     if (!isUndefOrEqual(N->getMaskElt(i), i))
3286       return false;
3287   for (int i = 0; i < e; ++i)
3288     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3289       return false;
3290   return true;
3291 }
3292
3293 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3294 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3295 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3296   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3297   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3298
3299   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3300   unsigned Mask = 0;
3301   for (int i = 0; i < NumOperands; ++i) {
3302     int Val = SVOp->getMaskElt(NumOperands-i-1);
3303     if (Val < 0) Val = 0;
3304     if (Val >= NumOperands) Val -= NumOperands;
3305     Mask |= Val;
3306     if (i != NumOperands - 1)
3307       Mask <<= Shift;
3308   }
3309   return Mask;
3310 }
3311
3312 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3313 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3314 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3315   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3316   unsigned Mask = 0;
3317   // 8 nodes, but we only care about the last 4.
3318   for (unsigned i = 7; i >= 4; --i) {
3319     int Val = SVOp->getMaskElt(i);
3320     if (Val >= 0)
3321       Mask |= (Val - 4);
3322     if (i != 4)
3323       Mask <<= 2;
3324   }
3325   return Mask;
3326 }
3327
3328 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3329 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3330 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3331   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3332   unsigned Mask = 0;
3333   // 8 nodes, but we only care about the first 4.
3334   for (int i = 3; i >= 0; --i) {
3335     int Val = SVOp->getMaskElt(i);
3336     if (Val >= 0)
3337       Mask |= Val;
3338     if (i != 0)
3339       Mask <<= 2;
3340   }
3341   return Mask;
3342 }
3343
3344 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3345 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3346 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3347   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3348   EVT VVT = N->getValueType(0);
3349   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3350   int Val = 0;
3351
3352   unsigned i, e;
3353   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3354     Val = SVOp->getMaskElt(i);
3355     if (Val >= 0)
3356       break;
3357   }
3358   return (Val - i) * EltSize;
3359 }
3360
3361 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3362 /// constant +0.0.
3363 bool X86::isZeroNode(SDValue Elt) {
3364   return ((isa<ConstantSDNode>(Elt) &&
3365            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3366           (isa<ConstantFPSDNode>(Elt) &&
3367            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3368 }
3369
3370 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3371 /// their permute mask.
3372 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3373                                     SelectionDAG &DAG) {
3374   EVT VT = SVOp->getValueType(0);
3375   unsigned NumElems = VT.getVectorNumElements();
3376   SmallVector<int, 8> MaskVec;
3377
3378   for (unsigned i = 0; i != NumElems; ++i) {
3379     int idx = SVOp->getMaskElt(i);
3380     if (idx < 0)
3381       MaskVec.push_back(idx);
3382     else if (idx < (int)NumElems)
3383       MaskVec.push_back(idx + NumElems);
3384     else
3385       MaskVec.push_back(idx - NumElems);
3386   }
3387   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3388                               SVOp->getOperand(0), &MaskVec[0]);
3389 }
3390
3391 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3392 /// the two vector operands have swapped position.
3393 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3394   unsigned NumElems = VT.getVectorNumElements();
3395   for (unsigned i = 0; i != NumElems; ++i) {
3396     int idx = Mask[i];
3397     if (idx < 0)
3398       continue;
3399     else if (idx < (int)NumElems)
3400       Mask[i] = idx + NumElems;
3401     else
3402       Mask[i] = idx - NumElems;
3403   }
3404 }
3405
3406 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3407 /// match movhlps. The lower half elements should come from upper half of
3408 /// V1 (and in order), and the upper half elements should come from the upper
3409 /// half of V2 (and in order).
3410 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3411   if (Op->getValueType(0).getVectorNumElements() != 4)
3412     return false;
3413   for (unsigned i = 0, e = 2; i != e; ++i)
3414     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3415       return false;
3416   for (unsigned i = 2; i != 4; ++i)
3417     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3418       return false;
3419   return true;
3420 }
3421
3422 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3423 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3424 /// required.
3425 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3426   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3427     return false;
3428   N = N->getOperand(0).getNode();
3429   if (!ISD::isNON_EXTLoad(N))
3430     return false;
3431   if (LD)
3432     *LD = cast<LoadSDNode>(N);
3433   return true;
3434 }
3435
3436 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3437 /// match movlp{s|d}. The lower half elements should come from lower half of
3438 /// V1 (and in order), and the upper half elements should come from the upper
3439 /// half of V2 (and in order). And since V1 will become the source of the
3440 /// MOVLP, it must be either a vector load or a scalar load to vector.
3441 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3442                                ShuffleVectorSDNode *Op) {
3443   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3444     return false;
3445   // Is V2 is a vector load, don't do this transformation. We will try to use
3446   // load folding shufps op.
3447   if (ISD::isNON_EXTLoad(V2))
3448     return false;
3449
3450   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3451
3452   if (NumElems != 2 && NumElems != 4)
3453     return false;
3454   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3455     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3456       return false;
3457   for (unsigned i = NumElems/2; i != NumElems; ++i)
3458     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3459       return false;
3460   return true;
3461 }
3462
3463 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3464 /// all the same.
3465 static bool isSplatVector(SDNode *N) {
3466   if (N->getOpcode() != ISD::BUILD_VECTOR)
3467     return false;
3468
3469   SDValue SplatValue = N->getOperand(0);
3470   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3471     if (N->getOperand(i) != SplatValue)
3472       return false;
3473   return true;
3474 }
3475
3476 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3477 /// to an zero vector.
3478 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3479 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3480   SDValue V1 = N->getOperand(0);
3481   SDValue V2 = N->getOperand(1);
3482   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3483   for (unsigned i = 0; i != NumElems; ++i) {
3484     int Idx = N->getMaskElt(i);
3485     if (Idx >= (int)NumElems) {
3486       unsigned Opc = V2.getOpcode();
3487       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3488         continue;
3489       if (Opc != ISD::BUILD_VECTOR ||
3490           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3491         return false;
3492     } else if (Idx >= 0) {
3493       unsigned Opc = V1.getOpcode();
3494       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3495         continue;
3496       if (Opc != ISD::BUILD_VECTOR ||
3497           !X86::isZeroNode(V1.getOperand(Idx)))
3498         return false;
3499     }
3500   }
3501   return true;
3502 }
3503
3504 /// getZeroVector - Returns a vector of specified type with all zero elements.
3505 ///
3506 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3507                              DebugLoc dl) {
3508   assert(VT.isVector() && "Expected a vector type");
3509
3510   // Always build SSE zero vectors as <4 x i32> bitcasted
3511   // to their dest type. This ensures they get CSE'd.
3512   SDValue Vec;
3513   if (VT.getSizeInBits() == 128) {  // SSE
3514     if (HasSSE2) {  // SSE2
3515       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3516       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3517     } else { // SSE1
3518       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3519       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3520     }
3521   } else if (VT.getSizeInBits() == 256) { // AVX
3522     // 256-bit logic and arithmetic instructions in AVX are
3523     // all floating-point, no support for integer ops. Default
3524     // to emitting fp zeroed vectors then.
3525     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3526     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3527     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3528   }
3529   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3530 }
3531
3532 /// getOnesVector - Returns a vector of specified type with all bits set.
3533 ///
3534 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3535   assert(VT.isVector() && "Expected a vector type");
3536
3537   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3538   // type.  This ensures they get CSE'd.
3539   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3540   SDValue Vec;
3541   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3542   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3543 }
3544
3545
3546 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3547 /// that point to V2 points to its first element.
3548 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3549   EVT VT = SVOp->getValueType(0);
3550   unsigned NumElems = VT.getVectorNumElements();
3551
3552   bool Changed = false;
3553   SmallVector<int, 8> MaskVec;
3554   SVOp->getMask(MaskVec);
3555
3556   for (unsigned i = 0; i != NumElems; ++i) {
3557     if (MaskVec[i] > (int)NumElems) {
3558       MaskVec[i] = NumElems;
3559       Changed = true;
3560     }
3561   }
3562   if (Changed)
3563     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3564                                 SVOp->getOperand(1), &MaskVec[0]);
3565   return SDValue(SVOp, 0);
3566 }
3567
3568 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3569 /// operation of specified width.
3570 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3571                        SDValue V2) {
3572   unsigned NumElems = VT.getVectorNumElements();
3573   SmallVector<int, 8> Mask;
3574   Mask.push_back(NumElems);
3575   for (unsigned i = 1; i != NumElems; ++i)
3576     Mask.push_back(i);
3577   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3578 }
3579
3580 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3581 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3582                           SDValue V2) {
3583   unsigned NumElems = VT.getVectorNumElements();
3584   SmallVector<int, 8> Mask;
3585   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3586     Mask.push_back(i);
3587     Mask.push_back(i + NumElems);
3588   }
3589   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3590 }
3591
3592 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3593 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3594                           SDValue V2) {
3595   unsigned NumElems = VT.getVectorNumElements();
3596   unsigned Half = NumElems/2;
3597   SmallVector<int, 8> Mask;
3598   for (unsigned i = 0; i != Half; ++i) {
3599     Mask.push_back(i + Half);
3600     Mask.push_back(i + NumElems + Half);
3601   }
3602   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3603 }
3604
3605 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3606 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3607   EVT PVT = MVT::v4f32;
3608   EVT VT = SV->getValueType(0);
3609   DebugLoc dl = SV->getDebugLoc();
3610   SDValue V1 = SV->getOperand(0);
3611   int NumElems = VT.getVectorNumElements();
3612   int EltNo = SV->getSplatIndex();
3613
3614   // unpack elements to the correct location
3615   while (NumElems > 4) {
3616     if (EltNo < NumElems/2) {
3617       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3618     } else {
3619       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3620       EltNo -= NumElems/2;
3621     }
3622     NumElems >>= 1;
3623   }
3624
3625   // Perform the splat.
3626   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3627   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3628   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3629   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3630 }
3631
3632 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3633 /// vector of zero or undef vector.  This produces a shuffle where the low
3634 /// element of V2 is swizzled into the zero/undef vector, landing at element
3635 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3636 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3637                                              bool isZero, bool HasSSE2,
3638                                              SelectionDAG &DAG) {
3639   EVT VT = V2.getValueType();
3640   SDValue V1 = isZero
3641     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3642   unsigned NumElems = VT.getVectorNumElements();
3643   SmallVector<int, 16> MaskVec;
3644   for (unsigned i = 0; i != NumElems; ++i)
3645     // If this is the insertion idx, put the low elt of V2 here.
3646     MaskVec.push_back(i == Idx ? NumElems : i);
3647   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3648 }
3649
3650 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3651 /// element of the result of the vector shuffle.
3652 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
3653                             unsigned Depth) {
3654   if (Depth == 6)
3655     return SDValue();  // Limit search depth.
3656
3657   SDValue V = SDValue(N, 0);
3658   EVT VT = V.getValueType();
3659   unsigned Opcode = V.getOpcode();
3660
3661   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3662   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3663     Index = SV->getMaskElt(Index);
3664
3665     if (Index < 0)
3666       return DAG.getUNDEF(VT.getVectorElementType());
3667
3668     int NumElems = VT.getVectorNumElements();
3669     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3670     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
3671   }
3672
3673   // Recurse into target specific vector shuffles to find scalars.
3674   if (isTargetShuffle(Opcode)) {
3675     int NumElems = VT.getVectorNumElements();
3676     SmallVector<unsigned, 16> ShuffleMask;
3677     SDValue ImmN;
3678
3679     switch(Opcode) {
3680     case X86ISD::SHUFPS:
3681     case X86ISD::SHUFPD:
3682       ImmN = N->getOperand(N->getNumOperands()-1);
3683       DecodeSHUFPSMask(NumElems,
3684                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3685                        ShuffleMask);
3686       break;
3687     case X86ISD::PUNPCKHBW:
3688     case X86ISD::PUNPCKHWD:
3689     case X86ISD::PUNPCKHDQ:
3690     case X86ISD::PUNPCKHQDQ:
3691       DecodePUNPCKHMask(NumElems, ShuffleMask);
3692       break;
3693     case X86ISD::UNPCKHPS:
3694     case X86ISD::UNPCKHPD:
3695       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3696       break;
3697     case X86ISD::PUNPCKLBW:
3698     case X86ISD::PUNPCKLWD:
3699     case X86ISD::PUNPCKLDQ:
3700     case X86ISD::PUNPCKLQDQ:
3701       DecodePUNPCKLMask(NumElems, ShuffleMask);
3702       break;
3703     case X86ISD::UNPCKLPS:
3704     case X86ISD::UNPCKLPD:
3705       DecodeUNPCKLPMask(NumElems, ShuffleMask);
3706       break;
3707     case X86ISD::MOVHLPS:
3708       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3709       break;
3710     case X86ISD::MOVLHPS:
3711       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3712       break;
3713     case X86ISD::PSHUFD:
3714       ImmN = N->getOperand(N->getNumOperands()-1);
3715       DecodePSHUFMask(NumElems,
3716                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3717                       ShuffleMask);
3718       break;
3719     case X86ISD::PSHUFHW:
3720       ImmN = N->getOperand(N->getNumOperands()-1);
3721       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3722                         ShuffleMask);
3723       break;
3724     case X86ISD::PSHUFLW:
3725       ImmN = N->getOperand(N->getNumOperands()-1);
3726       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3727                         ShuffleMask);
3728       break;
3729     case X86ISD::MOVSS:
3730     case X86ISD::MOVSD: {
3731       // The index 0 always comes from the first element of the second source,
3732       // this is why MOVSS and MOVSD are used in the first place. The other
3733       // elements come from the other positions of the first source vector.
3734       unsigned OpNum = (Index == 0) ? 1 : 0;
3735       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
3736                                  Depth+1);
3737     }
3738     default:
3739       assert("not implemented for target shuffle node");
3740       return SDValue();
3741     }
3742
3743     Index = ShuffleMask[Index];
3744     if (Index < 0)
3745       return DAG.getUNDEF(VT.getVectorElementType());
3746
3747     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
3748     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
3749                                Depth+1);
3750   }
3751
3752   // Actual nodes that may contain scalar elements
3753   if (Opcode == ISD::BIT_CONVERT) {
3754     V = V.getOperand(0);
3755     EVT SrcVT = V.getValueType();
3756     unsigned NumElems = VT.getVectorNumElements();
3757
3758     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3759       return SDValue();
3760   }
3761
3762   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3763     return (Index == 0) ? V.getOperand(0)
3764                           : DAG.getUNDEF(VT.getVectorElementType());
3765
3766   if (V.getOpcode() == ISD::BUILD_VECTOR)
3767     return V.getOperand(Index);
3768
3769   return SDValue();
3770 }
3771
3772 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3773 /// shuffle operation which come from a consecutively from a zero. The
3774 /// search can start in two diferent directions, from left or right.
3775 static
3776 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3777                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3778   int i = 0;
3779
3780   while (i < NumElems) {
3781     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3782     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
3783     if (!(Elt.getNode() &&
3784          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3785       break;
3786     ++i;
3787   }
3788
3789   return i;
3790 }
3791
3792 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3793 /// MaskE correspond consecutively to elements from one of the vector operands,
3794 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3795 static
3796 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3797                               int OpIdx, int NumElems, unsigned &OpNum) {
3798   bool SeenV1 = false;
3799   bool SeenV2 = false;
3800
3801   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3802     int Idx = SVOp->getMaskElt(i);
3803     // Ignore undef indicies
3804     if (Idx < 0)
3805       continue;
3806
3807     if (Idx < NumElems)
3808       SeenV1 = true;
3809     else
3810       SeenV2 = true;
3811
3812     // Only accept consecutive elements from the same vector
3813     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3814       return false;
3815   }
3816
3817   OpNum = SeenV1 ? 0 : 1;
3818   return true;
3819 }
3820
3821 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3822 /// logical left shift of a vector.
3823 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3824                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3825   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3826   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3827               false /* check zeros from right */, DAG);
3828   unsigned OpSrc;
3829
3830   if (!NumZeros)
3831     return false;
3832
3833   // Considering the elements in the mask that are not consecutive zeros,
3834   // check if they consecutively come from only one of the source vectors.
3835   //
3836   //               V1 = {X, A, B, C}     0
3837   //                         \  \  \    /
3838   //   vector_shuffle V1, V2 <1, 2, 3, X>
3839   //
3840   if (!isShuffleMaskConsecutive(SVOp,
3841             0,                   // Mask Start Index
3842             NumElems-NumZeros-1, // Mask End Index
3843             NumZeros,            // Where to start looking in the src vector
3844             NumElems,            // Number of elements in vector
3845             OpSrc))              // Which source operand ?
3846     return false;
3847
3848   isLeft = false;
3849   ShAmt = NumZeros;
3850   ShVal = SVOp->getOperand(OpSrc);
3851   return true;
3852 }
3853
3854 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3855 /// logical left shift of a vector.
3856 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3857                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3858   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3859   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3860               true /* check zeros from left */, DAG);
3861   unsigned OpSrc;
3862
3863   if (!NumZeros)
3864     return false;
3865
3866   // Considering the elements in the mask that are not consecutive zeros,
3867   // check if they consecutively come from only one of the source vectors.
3868   //
3869   //                           0    { A, B, X, X } = V2
3870   //                          / \    /  /
3871   //   vector_shuffle V1, V2 <X, X, 4, 5>
3872   //
3873   if (!isShuffleMaskConsecutive(SVOp,
3874             NumZeros,     // Mask Start Index
3875             NumElems-1,   // Mask End Index
3876             0,            // Where to start looking in the src vector
3877             NumElems,     // Number of elements in vector
3878             OpSrc))       // Which source operand ?
3879     return false;
3880
3881   isLeft = true;
3882   ShAmt = NumZeros;
3883   ShVal = SVOp->getOperand(OpSrc);
3884   return true;
3885 }
3886
3887 /// isVectorShift - Returns true if the shuffle can be implemented as a
3888 /// logical left or right shift of a vector.
3889 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3890                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3891   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3892       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3893     return true;
3894
3895   return false;
3896 }
3897
3898 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3899 ///
3900 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3901                                        unsigned NumNonZero, unsigned NumZero,
3902                                        SelectionDAG &DAG,
3903                                        const TargetLowering &TLI) {
3904   if (NumNonZero > 8)
3905     return SDValue();
3906
3907   DebugLoc dl = Op.getDebugLoc();
3908   SDValue V(0, 0);
3909   bool First = true;
3910   for (unsigned i = 0; i < 16; ++i) {
3911     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3912     if (ThisIsNonZero && First) {
3913       if (NumZero)
3914         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3915       else
3916         V = DAG.getUNDEF(MVT::v8i16);
3917       First = false;
3918     }
3919
3920     if ((i & 1) != 0) {
3921       SDValue ThisElt(0, 0), LastElt(0, 0);
3922       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3923       if (LastIsNonZero) {
3924         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3925                               MVT::i16, Op.getOperand(i-1));
3926       }
3927       if (ThisIsNonZero) {
3928         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3929         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3930                               ThisElt, DAG.getConstant(8, MVT::i8));
3931         if (LastIsNonZero)
3932           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3933       } else
3934         ThisElt = LastElt;
3935
3936       if (ThisElt.getNode())
3937         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3938                         DAG.getIntPtrConstant(i/2));
3939     }
3940   }
3941
3942   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3943 }
3944
3945 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3946 ///
3947 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3948                                      unsigned NumNonZero, unsigned NumZero,
3949                                      SelectionDAG &DAG,
3950                                      const TargetLowering &TLI) {
3951   if (NumNonZero > 4)
3952     return SDValue();
3953
3954   DebugLoc dl = Op.getDebugLoc();
3955   SDValue V(0, 0);
3956   bool First = true;
3957   for (unsigned i = 0; i < 8; ++i) {
3958     bool isNonZero = (NonZeros & (1 << i)) != 0;
3959     if (isNonZero) {
3960       if (First) {
3961         if (NumZero)
3962           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3963         else
3964           V = DAG.getUNDEF(MVT::v8i16);
3965         First = false;
3966       }
3967       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3968                       MVT::v8i16, V, Op.getOperand(i),
3969                       DAG.getIntPtrConstant(i));
3970     }
3971   }
3972
3973   return V;
3974 }
3975
3976 /// getVShift - Return a vector logical shift node.
3977 ///
3978 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3979                          unsigned NumBits, SelectionDAG &DAG,
3980                          const TargetLowering &TLI, DebugLoc dl) {
3981   EVT ShVT = MVT::v2i64;
3982   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3983   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3984   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3985                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3986                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3987 }
3988
3989 SDValue
3990 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3991                                           SelectionDAG &DAG) const {
3992
3993   // Check if the scalar load can be widened into a vector load. And if
3994   // the address is "base + cst" see if the cst can be "absorbed" into
3995   // the shuffle mask.
3996   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3997     SDValue Ptr = LD->getBasePtr();
3998     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3999       return SDValue();
4000     EVT PVT = LD->getValueType(0);
4001     if (PVT != MVT::i32 && PVT != MVT::f32)
4002       return SDValue();
4003
4004     int FI = -1;
4005     int64_t Offset = 0;
4006     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4007       FI = FINode->getIndex();
4008       Offset = 0;
4009     } else if (Ptr.getOpcode() == ISD::ADD &&
4010                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
4011                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4012       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4013       Offset = Ptr.getConstantOperandVal(1);
4014       Ptr = Ptr.getOperand(0);
4015     } else {
4016       return SDValue();
4017     }
4018
4019     SDValue Chain = LD->getChain();
4020     // Make sure the stack object alignment is at least 16.
4021     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4022     if (DAG.InferPtrAlignment(Ptr) < 16) {
4023       if (MFI->isFixedObjectIndex(FI)) {
4024         // Can't change the alignment. FIXME: It's possible to compute
4025         // the exact stack offset and reference FI + adjust offset instead.
4026         // If someone *really* cares about this. That's the way to implement it.
4027         return SDValue();
4028       } else {
4029         MFI->setObjectAlignment(FI, 16);
4030       }
4031     }
4032
4033     // (Offset % 16) must be multiple of 4. Then address is then
4034     // Ptr + (Offset & ~15).
4035     if (Offset < 0)
4036       return SDValue();
4037     if ((Offset % 16) & 3)
4038       return SDValue();
4039     int64_t StartOffset = Offset & ~15;
4040     if (StartOffset)
4041       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4042                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4043
4044     int EltNo = (Offset - StartOffset) >> 2;
4045     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4046     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4047     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4048                              LD->getPointerInfo().getWithOffset(StartOffset),
4049                              false, false, 0);
4050     // Canonicalize it to a v4i32 shuffle.
4051     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
4052     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4053                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4054                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4055   }
4056
4057   return SDValue();
4058 }
4059
4060 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4061 /// vector of type 'VT', see if the elements can be replaced by a single large
4062 /// load which has the same value as a build_vector whose operands are 'elts'.
4063 ///
4064 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4065 ///
4066 /// FIXME: we'd also like to handle the case where the last elements are zero
4067 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4068 /// There's even a handy isZeroNode for that purpose.
4069 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4070                                         DebugLoc &DL, SelectionDAG &DAG) {
4071   EVT EltVT = VT.getVectorElementType();
4072   unsigned NumElems = Elts.size();
4073
4074   LoadSDNode *LDBase = NULL;
4075   unsigned LastLoadedElt = -1U;
4076
4077   // For each element in the initializer, see if we've found a load or an undef.
4078   // If we don't find an initial load element, or later load elements are
4079   // non-consecutive, bail out.
4080   for (unsigned i = 0; i < NumElems; ++i) {
4081     SDValue Elt = Elts[i];
4082
4083     if (!Elt.getNode() ||
4084         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4085       return SDValue();
4086     if (!LDBase) {
4087       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4088         return SDValue();
4089       LDBase = cast<LoadSDNode>(Elt.getNode());
4090       LastLoadedElt = i;
4091       continue;
4092     }
4093     if (Elt.getOpcode() == ISD::UNDEF)
4094       continue;
4095
4096     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4097     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4098       return SDValue();
4099     LastLoadedElt = i;
4100   }
4101
4102   // If we have found an entire vector of loads and undefs, then return a large
4103   // load of the entire vector width starting at the base pointer.  If we found
4104   // consecutive loads for the low half, generate a vzext_load node.
4105   if (LastLoadedElt == NumElems - 1) {
4106     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4107       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4108                          LDBase->getPointerInfo(),
4109                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4110     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4111                        LDBase->getPointerInfo(),
4112                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4113                        LDBase->getAlignment());
4114   } else if (NumElems == 4 && LastLoadedElt == 1) {
4115     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4116     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4117     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4118                                               Ops, 2, MVT::i32,
4119                                               LDBase->getMemOperand());
4120     return DAG.getNode(ISD::BIT_CONVERT, DL, VT, ResNode);
4121   }
4122   return SDValue();
4123 }
4124
4125 SDValue
4126 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4127   DebugLoc dl = Op.getDebugLoc();
4128   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4129   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4130   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4131   // is present, so AllOnes is ignored.
4132   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4133       (Op.getValueType().getSizeInBits() != 256 &&
4134        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4135     // Canonicalize this to <4 x i32> (SSE) to
4136     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4137     // eliminated on x86-32 hosts.
4138     if (Op.getValueType() == MVT::v4i32)
4139       return Op;
4140
4141     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4142       return getOnesVector(Op.getValueType(), DAG, dl);
4143     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4144   }
4145
4146   EVT VT = Op.getValueType();
4147   EVT ExtVT = VT.getVectorElementType();
4148   unsigned EVTBits = ExtVT.getSizeInBits();
4149
4150   unsigned NumElems = Op.getNumOperands();
4151   unsigned NumZero  = 0;
4152   unsigned NumNonZero = 0;
4153   unsigned NonZeros = 0;
4154   bool IsAllConstants = true;
4155   SmallSet<SDValue, 8> Values;
4156   for (unsigned i = 0; i < NumElems; ++i) {
4157     SDValue Elt = Op.getOperand(i);
4158     if (Elt.getOpcode() == ISD::UNDEF)
4159       continue;
4160     Values.insert(Elt);
4161     if (Elt.getOpcode() != ISD::Constant &&
4162         Elt.getOpcode() != ISD::ConstantFP)
4163       IsAllConstants = false;
4164     if (X86::isZeroNode(Elt))
4165       NumZero++;
4166     else {
4167       NonZeros |= (1 << i);
4168       NumNonZero++;
4169     }
4170   }
4171
4172   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4173   if (NumNonZero == 0)
4174     return DAG.getUNDEF(VT);
4175
4176   // Special case for single non-zero, non-undef, element.
4177   if (NumNonZero == 1) {
4178     unsigned Idx = CountTrailingZeros_32(NonZeros);
4179     SDValue Item = Op.getOperand(Idx);
4180
4181     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4182     // the value are obviously zero, truncate the value to i32 and do the
4183     // insertion that way.  Only do this if the value is non-constant or if the
4184     // value is a constant being inserted into element 0.  It is cheaper to do
4185     // a constant pool load than it is to do a movd + shuffle.
4186     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4187         (!IsAllConstants || Idx == 0)) {
4188       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4189         // Handle SSE only.
4190         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4191         EVT VecVT = MVT::v4i32;
4192         unsigned VecElts = 4;
4193
4194         // Truncate the value (which may itself be a constant) to i32, and
4195         // convert it to a vector with movd (S2V+shuffle to zero extend).
4196         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4197         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4198         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4199                                            Subtarget->hasSSE2(), DAG);
4200
4201         // Now we have our 32-bit value zero extended in the low element of
4202         // a vector.  If Idx != 0, swizzle it into place.
4203         if (Idx != 0) {
4204           SmallVector<int, 4> Mask;
4205           Mask.push_back(Idx);
4206           for (unsigned i = 1; i != VecElts; ++i)
4207             Mask.push_back(i);
4208           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4209                                       DAG.getUNDEF(Item.getValueType()),
4210                                       &Mask[0]);
4211         }
4212         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4213       }
4214     }
4215
4216     // If we have a constant or non-constant insertion into the low element of
4217     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4218     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4219     // depending on what the source datatype is.
4220     if (Idx == 0) {
4221       if (NumZero == 0) {
4222         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4223       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4224           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4225         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4226         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4227         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4228                                            DAG);
4229       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4230         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4231         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4232         EVT MiddleVT = MVT::v4i32;
4233         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4234         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4235                                            Subtarget->hasSSE2(), DAG);
4236         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4237       }
4238     }
4239
4240     // Is it a vector logical left shift?
4241     if (NumElems == 2 && Idx == 1 &&
4242         X86::isZeroNode(Op.getOperand(0)) &&
4243         !X86::isZeroNode(Op.getOperand(1))) {
4244       unsigned NumBits = VT.getSizeInBits();
4245       return getVShift(true, VT,
4246                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4247                                    VT, Op.getOperand(1)),
4248                        NumBits/2, DAG, *this, dl);
4249     }
4250
4251     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4252       return SDValue();
4253
4254     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4255     // is a non-constant being inserted into an element other than the low one,
4256     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4257     // movd/movss) to move this into the low element, then shuffle it into
4258     // place.
4259     if (EVTBits == 32) {
4260       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4261
4262       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4263       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4264                                          Subtarget->hasSSE2(), DAG);
4265       SmallVector<int, 8> MaskVec;
4266       for (unsigned i = 0; i < NumElems; i++)
4267         MaskVec.push_back(i == Idx ? 0 : 1);
4268       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4269     }
4270   }
4271
4272   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4273   if (Values.size() == 1) {
4274     if (EVTBits == 32) {
4275       // Instead of a shuffle like this:
4276       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4277       // Check if it's possible to issue this instead.
4278       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4279       unsigned Idx = CountTrailingZeros_32(NonZeros);
4280       SDValue Item = Op.getOperand(Idx);
4281       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4282         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4283     }
4284     return SDValue();
4285   }
4286
4287   // A vector full of immediates; various special cases are already
4288   // handled, so this is best done with a single constant-pool load.
4289   if (IsAllConstants)
4290     return SDValue();
4291
4292   // Let legalizer expand 2-wide build_vectors.
4293   if (EVTBits == 64) {
4294     if (NumNonZero == 1) {
4295       // One half is zero or undef.
4296       unsigned Idx = CountTrailingZeros_32(NonZeros);
4297       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4298                                  Op.getOperand(Idx));
4299       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4300                                          Subtarget->hasSSE2(), DAG);
4301     }
4302     return SDValue();
4303   }
4304
4305   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4306   if (EVTBits == 8 && NumElems == 16) {
4307     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4308                                         *this);
4309     if (V.getNode()) return V;
4310   }
4311
4312   if (EVTBits == 16 && NumElems == 8) {
4313     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4314                                       *this);
4315     if (V.getNode()) return V;
4316   }
4317
4318   // If element VT is == 32 bits, turn it into a number of shuffles.
4319   SmallVector<SDValue, 8> V;
4320   V.resize(NumElems);
4321   if (NumElems == 4 && NumZero > 0) {
4322     for (unsigned i = 0; i < 4; ++i) {
4323       bool isZero = !(NonZeros & (1 << i));
4324       if (isZero)
4325         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4326       else
4327         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4328     }
4329
4330     for (unsigned i = 0; i < 2; ++i) {
4331       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4332         default: break;
4333         case 0:
4334           V[i] = V[i*2];  // Must be a zero vector.
4335           break;
4336         case 1:
4337           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4338           break;
4339         case 2:
4340           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4341           break;
4342         case 3:
4343           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4344           break;
4345       }
4346     }
4347
4348     SmallVector<int, 8> MaskVec;
4349     bool Reverse = (NonZeros & 0x3) == 2;
4350     for (unsigned i = 0; i < 2; ++i)
4351       MaskVec.push_back(Reverse ? 1-i : i);
4352     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4353     for (unsigned i = 0; i < 2; ++i)
4354       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4355     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4356   }
4357
4358   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4359     // Check for a build vector of consecutive loads.
4360     for (unsigned i = 0; i < NumElems; ++i)
4361       V[i] = Op.getOperand(i);
4362
4363     // Check for elements which are consecutive loads.
4364     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4365     if (LD.getNode())
4366       return LD;
4367
4368     // For SSE 4.1, use insertps to put the high elements into the low element.
4369     if (getSubtarget()->hasSSE41()) {
4370       SDValue Result;
4371       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4372         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4373       else
4374         Result = DAG.getUNDEF(VT);
4375
4376       for (unsigned i = 1; i < NumElems; ++i) {
4377         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4378         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4379                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4380       }
4381       return Result;
4382     }
4383
4384     // Otherwise, expand into a number of unpckl*, start by extending each of
4385     // our (non-undef) elements to the full vector width with the element in the
4386     // bottom slot of the vector (which generates no code for SSE).
4387     for (unsigned i = 0; i < NumElems; ++i) {
4388       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4389         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4390       else
4391         V[i] = DAG.getUNDEF(VT);
4392     }
4393
4394     // Next, we iteratively mix elements, e.g. for v4f32:
4395     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4396     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4397     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4398     unsigned EltStride = NumElems >> 1;
4399     while (EltStride != 0) {
4400       for (unsigned i = 0; i < EltStride; ++i) {
4401         // If V[i+EltStride] is undef and this is the first round of mixing,
4402         // then it is safe to just drop this shuffle: V[i] is already in the
4403         // right place, the one element (since it's the first round) being
4404         // inserted as undef can be dropped.  This isn't safe for successive
4405         // rounds because they will permute elements within both vectors.
4406         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4407             EltStride == NumElems/2)
4408           continue;
4409
4410         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4411       }
4412       EltStride >>= 1;
4413     }
4414     return V[0];
4415   }
4416   return SDValue();
4417 }
4418
4419 SDValue
4420 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4421   // We support concatenate two MMX registers and place them in a MMX
4422   // register.  This is better than doing a stack convert.
4423   DebugLoc dl = Op.getDebugLoc();
4424   EVT ResVT = Op.getValueType();
4425   assert(Op.getNumOperands() == 2);
4426   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4427          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4428   int Mask[2];
4429   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4430   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4431   InVec = Op.getOperand(1);
4432   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4433     unsigned NumElts = ResVT.getVectorNumElements();
4434     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4435     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4436                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4437   } else {
4438     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4439     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4440     Mask[0] = 0; Mask[1] = 2;
4441     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4442   }
4443   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4444 }
4445
4446 // v8i16 shuffles - Prefer shuffles in the following order:
4447 // 1. [all]   pshuflw, pshufhw, optional move
4448 // 2. [ssse3] 1 x pshufb
4449 // 3. [ssse3] 2 x pshufb + 1 x por
4450 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4451 SDValue
4452 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4453                                             SelectionDAG &DAG) const {
4454   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4455   SDValue V1 = SVOp->getOperand(0);
4456   SDValue V2 = SVOp->getOperand(1);
4457   DebugLoc dl = SVOp->getDebugLoc();
4458   SmallVector<int, 8> MaskVals;
4459
4460   // Determine if more than 1 of the words in each of the low and high quadwords
4461   // of the result come from the same quadword of one of the two inputs.  Undef
4462   // mask values count as coming from any quadword, for better codegen.
4463   SmallVector<unsigned, 4> LoQuad(4);
4464   SmallVector<unsigned, 4> HiQuad(4);
4465   BitVector InputQuads(4);
4466   for (unsigned i = 0; i < 8; ++i) {
4467     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4468     int EltIdx = SVOp->getMaskElt(i);
4469     MaskVals.push_back(EltIdx);
4470     if (EltIdx < 0) {
4471       ++Quad[0];
4472       ++Quad[1];
4473       ++Quad[2];
4474       ++Quad[3];
4475       continue;
4476     }
4477     ++Quad[EltIdx / 4];
4478     InputQuads.set(EltIdx / 4);
4479   }
4480
4481   int BestLoQuad = -1;
4482   unsigned MaxQuad = 1;
4483   for (unsigned i = 0; i < 4; ++i) {
4484     if (LoQuad[i] > MaxQuad) {
4485       BestLoQuad = i;
4486       MaxQuad = LoQuad[i];
4487     }
4488   }
4489
4490   int BestHiQuad = -1;
4491   MaxQuad = 1;
4492   for (unsigned i = 0; i < 4; ++i) {
4493     if (HiQuad[i] > MaxQuad) {
4494       BestHiQuad = i;
4495       MaxQuad = HiQuad[i];
4496     }
4497   }
4498
4499   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4500   // of the two input vectors, shuffle them into one input vector so only a
4501   // single pshufb instruction is necessary. If There are more than 2 input
4502   // quads, disable the next transformation since it does not help SSSE3.
4503   bool V1Used = InputQuads[0] || InputQuads[1];
4504   bool V2Used = InputQuads[2] || InputQuads[3];
4505   if (Subtarget->hasSSSE3()) {
4506     if (InputQuads.count() == 2 && V1Used && V2Used) {
4507       BestLoQuad = InputQuads.find_first();
4508       BestHiQuad = InputQuads.find_next(BestLoQuad);
4509     }
4510     if (InputQuads.count() > 2) {
4511       BestLoQuad = -1;
4512       BestHiQuad = -1;
4513     }
4514   }
4515
4516   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4517   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4518   // words from all 4 input quadwords.
4519   SDValue NewV;
4520   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4521     SmallVector<int, 8> MaskV;
4522     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4523     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4524     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4525                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4526                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4527     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4528
4529     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4530     // source words for the shuffle, to aid later transformations.
4531     bool AllWordsInNewV = true;
4532     bool InOrder[2] = { true, true };
4533     for (unsigned i = 0; i != 8; ++i) {
4534       int idx = MaskVals[i];
4535       if (idx != (int)i)
4536         InOrder[i/4] = false;
4537       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4538         continue;
4539       AllWordsInNewV = false;
4540       break;
4541     }
4542
4543     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4544     if (AllWordsInNewV) {
4545       for (int i = 0; i != 8; ++i) {
4546         int idx = MaskVals[i];
4547         if (idx < 0)
4548           continue;
4549         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4550         if ((idx != i) && idx < 4)
4551           pshufhw = false;
4552         if ((idx != i) && idx > 3)
4553           pshuflw = false;
4554       }
4555       V1 = NewV;
4556       V2Used = false;
4557       BestLoQuad = 0;
4558       BestHiQuad = 1;
4559     }
4560
4561     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4562     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4563     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4564       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4565       unsigned TargetMask = 0;
4566       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4567                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4568       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4569                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4570       V1 = NewV.getOperand(0);
4571       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4572     }
4573   }
4574
4575   // If we have SSSE3, and all words of the result are from 1 input vector,
4576   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4577   // is present, fall back to case 4.
4578   if (Subtarget->hasSSSE3()) {
4579     SmallVector<SDValue,16> pshufbMask;
4580
4581     // If we have elements from both input vectors, set the high bit of the
4582     // shuffle mask element to zero out elements that come from V2 in the V1
4583     // mask, and elements that come from V1 in the V2 mask, so that the two
4584     // results can be OR'd together.
4585     bool TwoInputs = V1Used && V2Used;
4586     for (unsigned i = 0; i != 8; ++i) {
4587       int EltIdx = MaskVals[i] * 2;
4588       if (TwoInputs && (EltIdx >= 16)) {
4589         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4590         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4591         continue;
4592       }
4593       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4594       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4595     }
4596     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4597     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4598                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4599                                  MVT::v16i8, &pshufbMask[0], 16));
4600     if (!TwoInputs)
4601       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4602
4603     // Calculate the shuffle mask for the second input, shuffle it, and
4604     // OR it with the first shuffled input.
4605     pshufbMask.clear();
4606     for (unsigned i = 0; i != 8; ++i) {
4607       int EltIdx = MaskVals[i] * 2;
4608       if (EltIdx < 16) {
4609         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4610         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4611         continue;
4612       }
4613       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4614       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4615     }
4616     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4617     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4618                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4619                                  MVT::v16i8, &pshufbMask[0], 16));
4620     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4621     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4622   }
4623
4624   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4625   // and update MaskVals with new element order.
4626   BitVector InOrder(8);
4627   if (BestLoQuad >= 0) {
4628     SmallVector<int, 8> MaskV;
4629     for (int i = 0; i != 4; ++i) {
4630       int idx = MaskVals[i];
4631       if (idx < 0) {
4632         MaskV.push_back(-1);
4633         InOrder.set(i);
4634       } else if ((idx / 4) == BestLoQuad) {
4635         MaskV.push_back(idx & 3);
4636         InOrder.set(i);
4637       } else {
4638         MaskV.push_back(-1);
4639       }
4640     }
4641     for (unsigned i = 4; i != 8; ++i)
4642       MaskV.push_back(i);
4643     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4644                                 &MaskV[0]);
4645
4646     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4647       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4648                                NewV.getOperand(0),
4649                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4650                                DAG);
4651   }
4652
4653   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4654   // and update MaskVals with the new element order.
4655   if (BestHiQuad >= 0) {
4656     SmallVector<int, 8> MaskV;
4657     for (unsigned i = 0; i != 4; ++i)
4658       MaskV.push_back(i);
4659     for (unsigned i = 4; i != 8; ++i) {
4660       int idx = MaskVals[i];
4661       if (idx < 0) {
4662         MaskV.push_back(-1);
4663         InOrder.set(i);
4664       } else if ((idx / 4) == BestHiQuad) {
4665         MaskV.push_back((idx & 3) + 4);
4666         InOrder.set(i);
4667       } else {
4668         MaskV.push_back(-1);
4669       }
4670     }
4671     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4672                                 &MaskV[0]);
4673
4674     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4675       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4676                               NewV.getOperand(0),
4677                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4678                               DAG);
4679   }
4680
4681   // In case BestHi & BestLo were both -1, which means each quadword has a word
4682   // from each of the four input quadwords, calculate the InOrder bitvector now
4683   // before falling through to the insert/extract cleanup.
4684   if (BestLoQuad == -1 && BestHiQuad == -1) {
4685     NewV = V1;
4686     for (int i = 0; i != 8; ++i)
4687       if (MaskVals[i] < 0 || MaskVals[i] == i)
4688         InOrder.set(i);
4689   }
4690
4691   // The other elements are put in the right place using pextrw and pinsrw.
4692   for (unsigned i = 0; i != 8; ++i) {
4693     if (InOrder[i])
4694       continue;
4695     int EltIdx = MaskVals[i];
4696     if (EltIdx < 0)
4697       continue;
4698     SDValue ExtOp = (EltIdx < 8)
4699     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4700                   DAG.getIntPtrConstant(EltIdx))
4701     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4702                   DAG.getIntPtrConstant(EltIdx - 8));
4703     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4704                        DAG.getIntPtrConstant(i));
4705   }
4706   return NewV;
4707 }
4708
4709 // v16i8 shuffles - Prefer shuffles in the following order:
4710 // 1. [ssse3] 1 x pshufb
4711 // 2. [ssse3] 2 x pshufb + 1 x por
4712 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4713 static
4714 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4715                                  SelectionDAG &DAG,
4716                                  const X86TargetLowering &TLI) {
4717   SDValue V1 = SVOp->getOperand(0);
4718   SDValue V2 = SVOp->getOperand(1);
4719   DebugLoc dl = SVOp->getDebugLoc();
4720   SmallVector<int, 16> MaskVals;
4721   SVOp->getMask(MaskVals);
4722
4723   // If we have SSSE3, case 1 is generated when all result bytes come from
4724   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4725   // present, fall back to case 3.
4726   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4727   bool V1Only = true;
4728   bool V2Only = true;
4729   for (unsigned i = 0; i < 16; ++i) {
4730     int EltIdx = MaskVals[i];
4731     if (EltIdx < 0)
4732       continue;
4733     if (EltIdx < 16)
4734       V2Only = false;
4735     else
4736       V1Only = false;
4737   }
4738
4739   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4740   if (TLI.getSubtarget()->hasSSSE3()) {
4741     SmallVector<SDValue,16> pshufbMask;
4742
4743     // If all result elements are from one input vector, then only translate
4744     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4745     //
4746     // Otherwise, we have elements from both input vectors, and must zero out
4747     // elements that come from V2 in the first mask, and V1 in the second mask
4748     // so that we can OR them together.
4749     bool TwoInputs = !(V1Only || V2Only);
4750     for (unsigned i = 0; i != 16; ++i) {
4751       int EltIdx = MaskVals[i];
4752       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4753         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4754         continue;
4755       }
4756       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4757     }
4758     // If all the elements are from V2, assign it to V1 and return after
4759     // building the first pshufb.
4760     if (V2Only)
4761       V1 = V2;
4762     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4763                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4764                                  MVT::v16i8, &pshufbMask[0], 16));
4765     if (!TwoInputs)
4766       return V1;
4767
4768     // Calculate the shuffle mask for the second input, shuffle it, and
4769     // OR it with the first shuffled input.
4770     pshufbMask.clear();
4771     for (unsigned i = 0; i != 16; ++i) {
4772       int EltIdx = MaskVals[i];
4773       if (EltIdx < 16) {
4774         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4775         continue;
4776       }
4777       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4778     }
4779     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4780                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4781                                  MVT::v16i8, &pshufbMask[0], 16));
4782     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4783   }
4784
4785   // No SSSE3 - Calculate in place words and then fix all out of place words
4786   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4787   // the 16 different words that comprise the two doublequadword input vectors.
4788   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4789   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4790   SDValue NewV = V2Only ? V2 : V1;
4791   for (int i = 0; i != 8; ++i) {
4792     int Elt0 = MaskVals[i*2];
4793     int Elt1 = MaskVals[i*2+1];
4794
4795     // This word of the result is all undef, skip it.
4796     if (Elt0 < 0 && Elt1 < 0)
4797       continue;
4798
4799     // This word of the result is already in the correct place, skip it.
4800     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4801       continue;
4802     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4803       continue;
4804
4805     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4806     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4807     SDValue InsElt;
4808
4809     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4810     // using a single extract together, load it and store it.
4811     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4812       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4813                            DAG.getIntPtrConstant(Elt1 / 2));
4814       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4815                         DAG.getIntPtrConstant(i));
4816       continue;
4817     }
4818
4819     // If Elt1 is defined, extract it from the appropriate source.  If the
4820     // source byte is not also odd, shift the extracted word left 8 bits
4821     // otherwise clear the bottom 8 bits if we need to do an or.
4822     if (Elt1 >= 0) {
4823       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4824                            DAG.getIntPtrConstant(Elt1 / 2));
4825       if ((Elt1 & 1) == 0)
4826         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4827                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4828       else if (Elt0 >= 0)
4829         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4830                              DAG.getConstant(0xFF00, MVT::i16));
4831     }
4832     // If Elt0 is defined, extract it from the appropriate source.  If the
4833     // source byte is not also even, shift the extracted word right 8 bits. If
4834     // Elt1 was also defined, OR the extracted values together before
4835     // inserting them in the result.
4836     if (Elt0 >= 0) {
4837       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4838                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4839       if ((Elt0 & 1) != 0)
4840         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4841                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4842       else if (Elt1 >= 0)
4843         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4844                              DAG.getConstant(0x00FF, MVT::i16));
4845       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4846                          : InsElt0;
4847     }
4848     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4849                        DAG.getIntPtrConstant(i));
4850   }
4851   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4852 }
4853
4854 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4855 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
4856 /// done when every pair / quad of shuffle mask elements point to elements in
4857 /// the right sequence. e.g.
4858 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
4859 static
4860 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4861                                  SelectionDAG &DAG, DebugLoc dl) {
4862   EVT VT = SVOp->getValueType(0);
4863   SDValue V1 = SVOp->getOperand(0);
4864   SDValue V2 = SVOp->getOperand(1);
4865   unsigned NumElems = VT.getVectorNumElements();
4866   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4867   EVT NewVT;
4868   switch (VT.getSimpleVT().SimpleTy) {
4869   default: assert(false && "Unexpected!");
4870   case MVT::v4f32: NewVT = MVT::v2f64; break;
4871   case MVT::v4i32: NewVT = MVT::v2i64; break;
4872   case MVT::v8i16: NewVT = MVT::v4i32; break;
4873   case MVT::v16i8: NewVT = MVT::v4i32; break;
4874   }
4875
4876   int Scale = NumElems / NewWidth;
4877   SmallVector<int, 8> MaskVec;
4878   for (unsigned i = 0; i < NumElems; i += Scale) {
4879     int StartIdx = -1;
4880     for (int j = 0; j < Scale; ++j) {
4881       int EltIdx = SVOp->getMaskElt(i+j);
4882       if (EltIdx < 0)
4883         continue;
4884       if (StartIdx == -1)
4885         StartIdx = EltIdx - (EltIdx % Scale);
4886       if (EltIdx != StartIdx + j)
4887         return SDValue();
4888     }
4889     if (StartIdx == -1)
4890       MaskVec.push_back(-1);
4891     else
4892       MaskVec.push_back(StartIdx / Scale);
4893   }
4894
4895   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4896   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4897   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4898 }
4899
4900 /// getVZextMovL - Return a zero-extending vector move low node.
4901 ///
4902 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4903                             SDValue SrcOp, SelectionDAG &DAG,
4904                             const X86Subtarget *Subtarget, DebugLoc dl) {
4905   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4906     LoadSDNode *LD = NULL;
4907     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4908       LD = dyn_cast<LoadSDNode>(SrcOp);
4909     if (!LD) {
4910       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4911       // instead.
4912       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4913       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4914           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4915           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4916           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4917         // PR2108
4918         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4919         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4920                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4921                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4922                                                    OpVT,
4923                                                    SrcOp.getOperand(0)
4924                                                           .getOperand(0))));
4925       }
4926     }
4927   }
4928
4929   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4930                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4931                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4932                                              OpVT, SrcOp)));
4933 }
4934
4935 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4936 /// shuffles.
4937 static SDValue
4938 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4939   SDValue V1 = SVOp->getOperand(0);
4940   SDValue V2 = SVOp->getOperand(1);
4941   DebugLoc dl = SVOp->getDebugLoc();
4942   EVT VT = SVOp->getValueType(0);
4943
4944   SmallVector<std::pair<int, int>, 8> Locs;
4945   Locs.resize(4);
4946   SmallVector<int, 8> Mask1(4U, -1);
4947   SmallVector<int, 8> PermMask;
4948   SVOp->getMask(PermMask);
4949
4950   unsigned NumHi = 0;
4951   unsigned NumLo = 0;
4952   for (unsigned i = 0; i != 4; ++i) {
4953     int Idx = PermMask[i];
4954     if (Idx < 0) {
4955       Locs[i] = std::make_pair(-1, -1);
4956     } else {
4957       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4958       if (Idx < 4) {
4959         Locs[i] = std::make_pair(0, NumLo);
4960         Mask1[NumLo] = Idx;
4961         NumLo++;
4962       } else {
4963         Locs[i] = std::make_pair(1, NumHi);
4964         if (2+NumHi < 4)
4965           Mask1[2+NumHi] = Idx;
4966         NumHi++;
4967       }
4968     }
4969   }
4970
4971   if (NumLo <= 2 && NumHi <= 2) {
4972     // If no more than two elements come from either vector. This can be
4973     // implemented with two shuffles. First shuffle gather the elements.
4974     // The second shuffle, which takes the first shuffle as both of its
4975     // vector operands, put the elements into the right order.
4976     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4977
4978     SmallVector<int, 8> Mask2(4U, -1);
4979
4980     for (unsigned i = 0; i != 4; ++i) {
4981       if (Locs[i].first == -1)
4982         continue;
4983       else {
4984         unsigned Idx = (i < 2) ? 0 : 4;
4985         Idx += Locs[i].first * 2 + Locs[i].second;
4986         Mask2[i] = Idx;
4987       }
4988     }
4989
4990     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4991   } else if (NumLo == 3 || NumHi == 3) {
4992     // Otherwise, we must have three elements from one vector, call it X, and
4993     // one element from the other, call it Y.  First, use a shufps to build an
4994     // intermediate vector with the one element from Y and the element from X
4995     // that will be in the same half in the final destination (the indexes don't
4996     // matter). Then, use a shufps to build the final vector, taking the half
4997     // containing the element from Y from the intermediate, and the other half
4998     // from X.
4999     if (NumHi == 3) {
5000       // Normalize it so the 3 elements come from V1.
5001       CommuteVectorShuffleMask(PermMask, VT);
5002       std::swap(V1, V2);
5003     }
5004
5005     // Find the element from V2.
5006     unsigned HiIndex;
5007     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5008       int Val = PermMask[HiIndex];
5009       if (Val < 0)
5010         continue;
5011       if (Val >= 4)
5012         break;
5013     }
5014
5015     Mask1[0] = PermMask[HiIndex];
5016     Mask1[1] = -1;
5017     Mask1[2] = PermMask[HiIndex^1];
5018     Mask1[3] = -1;
5019     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5020
5021     if (HiIndex >= 2) {
5022       Mask1[0] = PermMask[0];
5023       Mask1[1] = PermMask[1];
5024       Mask1[2] = HiIndex & 1 ? 6 : 4;
5025       Mask1[3] = HiIndex & 1 ? 4 : 6;
5026       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5027     } else {
5028       Mask1[0] = HiIndex & 1 ? 2 : 0;
5029       Mask1[1] = HiIndex & 1 ? 0 : 2;
5030       Mask1[2] = PermMask[2];
5031       Mask1[3] = PermMask[3];
5032       if (Mask1[2] >= 0)
5033         Mask1[2] += 4;
5034       if (Mask1[3] >= 0)
5035         Mask1[3] += 4;
5036       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5037     }
5038   }
5039
5040   // Break it into (shuffle shuffle_hi, shuffle_lo).
5041   Locs.clear();
5042   SmallVector<int,8> LoMask(4U, -1);
5043   SmallVector<int,8> HiMask(4U, -1);
5044
5045   SmallVector<int,8> *MaskPtr = &LoMask;
5046   unsigned MaskIdx = 0;
5047   unsigned LoIdx = 0;
5048   unsigned HiIdx = 2;
5049   for (unsigned i = 0; i != 4; ++i) {
5050     if (i == 2) {
5051       MaskPtr = &HiMask;
5052       MaskIdx = 1;
5053       LoIdx = 0;
5054       HiIdx = 2;
5055     }
5056     int Idx = PermMask[i];
5057     if (Idx < 0) {
5058       Locs[i] = std::make_pair(-1, -1);
5059     } else if (Idx < 4) {
5060       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5061       (*MaskPtr)[LoIdx] = Idx;
5062       LoIdx++;
5063     } else {
5064       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5065       (*MaskPtr)[HiIdx] = Idx;
5066       HiIdx++;
5067     }
5068   }
5069
5070   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5071   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5072   SmallVector<int, 8> MaskOps;
5073   for (unsigned i = 0; i != 4; ++i) {
5074     if (Locs[i].first == -1) {
5075       MaskOps.push_back(-1);
5076     } else {
5077       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5078       MaskOps.push_back(Idx);
5079     }
5080   }
5081   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5082 }
5083
5084 static bool MayFoldVectorLoad(SDValue V) {
5085   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5086     V = V.getOperand(0);
5087   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5088     V = V.getOperand(0);
5089   if (MayFoldLoad(V))
5090     return true;
5091   return false;
5092 }
5093
5094 // FIXME: the version above should always be used. Since there's
5095 // a bug where several vector shuffles can't be folded because the
5096 // DAG is not updated during lowering and a node claims to have two
5097 // uses while it only has one, use this version, and let isel match
5098 // another instruction if the load really happens to have more than
5099 // one use. Remove this version after this bug get fixed.
5100 // rdar://8434668, PR8156
5101 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5102   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5103     V = V.getOperand(0);
5104   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5105     V = V.getOperand(0);
5106   if (ISD::isNormalLoad(V.getNode()))
5107     return true;
5108   return false;
5109 }
5110
5111 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5112 /// a vector extract, and if both can be later optimized into a single load.
5113 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5114 /// here because otherwise a target specific shuffle node is going to be
5115 /// emitted for this shuffle, and the optimization not done.
5116 /// FIXME: This is probably not the best approach, but fix the problem
5117 /// until the right path is decided.
5118 static
5119 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5120                                          const TargetLowering &TLI) {
5121   EVT VT = V.getValueType();
5122   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5123
5124   // Be sure that the vector shuffle is present in a pattern like this:
5125   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5126   if (!V.hasOneUse())
5127     return false;
5128
5129   SDNode *N = *V.getNode()->use_begin();
5130   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5131     return false;
5132
5133   SDValue EltNo = N->getOperand(1);
5134   if (!isa<ConstantSDNode>(EltNo))
5135     return false;
5136
5137   // If the bit convert changed the number of elements, it is unsafe
5138   // to examine the mask.
5139   bool HasShuffleIntoBitcast = false;
5140   if (V.getOpcode() == ISD::BIT_CONVERT) {
5141     EVT SrcVT = V.getOperand(0).getValueType();
5142     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5143       return false;
5144     V = V.getOperand(0);
5145     HasShuffleIntoBitcast = true;
5146   }
5147
5148   // Select the input vector, guarding against out of range extract vector.
5149   unsigned NumElems = VT.getVectorNumElements();
5150   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5151   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5152   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5153
5154   // Skip one more bit_convert if necessary
5155   if (V.getOpcode() == ISD::BIT_CONVERT)
5156     V = V.getOperand(0);
5157
5158   if (ISD::isNormalLoad(V.getNode())) {
5159     // Is the original load suitable?
5160     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5161
5162     // FIXME: avoid the multi-use bug that is preventing lots of
5163     // of foldings to be detected, this is still wrong of course, but
5164     // give the temporary desired behavior, and if it happens that
5165     // the load has real more uses, during isel it will not fold, and
5166     // will generate poor code.
5167     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5168       return false;
5169
5170     if (!HasShuffleIntoBitcast)
5171       return true;
5172
5173     // If there's a bitcast before the shuffle, check if the load type and
5174     // alignment is valid.
5175     unsigned Align = LN0->getAlignment();
5176     unsigned NewAlign =
5177       TLI.getTargetData()->getABITypeAlignment(
5178                                     VT.getTypeForEVT(*DAG.getContext()));
5179
5180     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5181       return false;
5182   }
5183
5184   return true;
5185 }
5186
5187 static
5188 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
5189   EVT VT = Op.getValueType();
5190
5191   // Canonizalize to v2f64.
5192   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, V1);
5193   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5194                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
5195                                           V1, DAG));
5196 }
5197
5198 static
5199 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5200                         bool HasSSE2) {
5201   SDValue V1 = Op.getOperand(0);
5202   SDValue V2 = Op.getOperand(1);
5203   EVT VT = Op.getValueType();
5204
5205   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5206
5207   if (HasSSE2 && VT == MVT::v2f64)
5208     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5209
5210   // v4f32 or v4i32
5211   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5212 }
5213
5214 static
5215 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5216   SDValue V1 = Op.getOperand(0);
5217   SDValue V2 = Op.getOperand(1);
5218   EVT VT = Op.getValueType();
5219
5220   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5221          "unsupported shuffle type");
5222
5223   if (V2.getOpcode() == ISD::UNDEF)
5224     V2 = V1;
5225
5226   // v4i32 or v4f32
5227   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5228 }
5229
5230 static
5231 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5232   SDValue V1 = Op.getOperand(0);
5233   SDValue V2 = Op.getOperand(1);
5234   EVT VT = Op.getValueType();
5235   unsigned NumElems = VT.getVectorNumElements();
5236
5237   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5238   // operand of these instructions is only memory, so check if there's a
5239   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5240   // same masks.
5241   bool CanFoldLoad = false;
5242
5243   // Trivial case, when V2 comes from a load.
5244   if (MayFoldVectorLoad(V2))
5245     CanFoldLoad = true;
5246
5247   // When V1 is a load, it can be folded later into a store in isel, example:
5248   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5249   //    turns into:
5250   //  (MOVLPSmr addr:$src1, VR128:$src2)
5251   // So, recognize this potential and also use MOVLPS or MOVLPD
5252   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5253     CanFoldLoad = true;
5254
5255   if (CanFoldLoad) {
5256     if (HasSSE2 && NumElems == 2)
5257       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5258
5259     if (NumElems == 4)
5260       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5261   }
5262
5263   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5264   // movl and movlp will both match v2i64, but v2i64 is never matched by
5265   // movl earlier because we make it strict to avoid messing with the movlp load
5266   // folding logic (see the code above getMOVLP call). Match it here then,
5267   // this is horrible, but will stay like this until we move all shuffle
5268   // matching to x86 specific nodes. Note that for the 1st condition all
5269   // types are matched with movsd.
5270   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5271     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5272   else if (HasSSE2)
5273     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5274
5275
5276   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5277
5278   // Invert the operand order and use SHUFPS to match it.
5279   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5280                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5281 }
5282
5283 static inline unsigned getUNPCKLOpcode(EVT VT) {
5284   switch(VT.getSimpleVT().SimpleTy) {
5285   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5286   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5287   case MVT::v4f32: return X86ISD::UNPCKLPS;
5288   case MVT::v2f64: return X86ISD::UNPCKLPD;
5289   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5290   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5291   default:
5292     llvm_unreachable("Unknow type for unpckl");
5293   }
5294   return 0;
5295 }
5296
5297 static inline unsigned getUNPCKHOpcode(EVT VT) {
5298   switch(VT.getSimpleVT().SimpleTy) {
5299   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5300   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5301   case MVT::v4f32: return X86ISD::UNPCKHPS;
5302   case MVT::v2f64: return X86ISD::UNPCKHPD;
5303   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5304   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5305   default:
5306     llvm_unreachable("Unknow type for unpckh");
5307   }
5308   return 0;
5309 }
5310
5311 static
5312 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5313                                const TargetLowering &TLI,
5314                                const X86Subtarget *Subtarget) {
5315   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5316   EVT VT = Op.getValueType();
5317   DebugLoc dl = Op.getDebugLoc();
5318   SDValue V1 = Op.getOperand(0);
5319   SDValue V2 = Op.getOperand(1);
5320
5321   if (isZeroShuffle(SVOp))
5322     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5323
5324   // Handle splat operations
5325   if (SVOp->isSplat()) {
5326     // Special case, this is the only place now where it's
5327     // allowed to return a vector_shuffle operation without
5328     // using a target specific node, because *hopefully* it
5329     // will be optimized away by the dag combiner.
5330     if (VT.getVectorNumElements() <= 4 &&
5331         CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5332       return Op;
5333
5334     // Handle splats by matching through known masks
5335     if (VT.getVectorNumElements() <= 4)
5336       return SDValue();
5337
5338     // Canonicalize all of the remaining to v4f32.
5339     return PromoteSplat(SVOp, DAG);
5340   }
5341
5342   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5343   // do it!
5344   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5345     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5346     if (NewOp.getNode())
5347       return DAG.getNode(ISD::BIT_CONVERT, dl, VT, NewOp);
5348   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5349     // FIXME: Figure out a cleaner way to do this.
5350     // Try to make use of movq to zero out the top part.
5351     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5352       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5353       if (NewOp.getNode()) {
5354         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5355           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5356                               DAG, Subtarget, dl);
5357       }
5358     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5359       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5360       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5361         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5362                             DAG, Subtarget, dl);
5363     }
5364   }
5365   return SDValue();
5366 }
5367
5368 SDValue
5369 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5370   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5371   SDValue V1 = Op.getOperand(0);
5372   SDValue V2 = Op.getOperand(1);
5373   EVT VT = Op.getValueType();
5374   DebugLoc dl = Op.getDebugLoc();
5375   unsigned NumElems = VT.getVectorNumElements();
5376   bool isMMX = VT.getSizeInBits() == 64;
5377   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5378   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5379   bool V1IsSplat = false;
5380   bool V2IsSplat = false;
5381   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5382   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5383   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5384   MachineFunction &MF = DAG.getMachineFunction();
5385   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5386
5387   // Shuffle operations on MMX not supported.
5388   if (isMMX)
5389     return Op;
5390
5391   // Vector shuffle lowering takes 3 steps:
5392   //
5393   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5394   //    narrowing and commutation of operands should be handled.
5395   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5396   //    shuffle nodes.
5397   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5398   //    so the shuffle can be broken into other shuffles and the legalizer can
5399   //    try the lowering again.
5400   //
5401   // The general ideia is that no vector_shuffle operation should be left to
5402   // be matched during isel, all of them must be converted to a target specific
5403   // node here.
5404
5405   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5406   // narrowing and commutation of operands should be handled. The actual code
5407   // doesn't include all of those, work in progress...
5408   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5409   if (NewOp.getNode())
5410     return NewOp;
5411
5412   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5413   // unpckh_undef). Only use pshufd if speed is more important than size.
5414   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5415     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5416       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5417   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5418     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5419       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5420
5421   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
5422       RelaxedMayFoldVectorLoad(V1))
5423     return getMOVDDup(Op, dl, V1, DAG);
5424
5425   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
5426     return getMOVHighToLow(Op, dl, DAG);
5427
5428   // Use to match splats
5429   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
5430       (VT == MVT::v2f64 || VT == MVT::v2i64))
5431     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5432
5433   if (X86::isPSHUFDMask(SVOp)) {
5434     // The actual implementation will match the mask in the if above and then
5435     // during isel it can match several different instructions, not only pshufd
5436     // as its name says, sad but true, emulate the behavior for now...
5437     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5438         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5439
5440     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5441
5442     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5443       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5444
5445     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5446       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5447                                   TargetMask, DAG);
5448
5449     if (VT == MVT::v4f32)
5450       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5451                                   TargetMask, DAG);
5452   }
5453
5454   // Check if this can be converted into a logical shift.
5455   bool isLeft = false;
5456   unsigned ShAmt = 0;
5457   SDValue ShVal;
5458   bool isShift = getSubtarget()->hasSSE2() &&
5459     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5460   if (isShift && ShVal.hasOneUse()) {
5461     // If the shifted value has multiple uses, it may be cheaper to use
5462     // v_set0 + movlhps or movhlps, etc.
5463     EVT EltVT = VT.getVectorElementType();
5464     ShAmt *= EltVT.getSizeInBits();
5465     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5466   }
5467
5468   if (X86::isMOVLMask(SVOp)) {
5469     if (V1IsUndef)
5470       return V2;
5471     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5472       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5473     if (!X86::isMOVLPMask(SVOp)) {
5474       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5475         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5476
5477       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5478         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5479     }
5480   }
5481
5482   // FIXME: fold these into legal mask.
5483   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5484     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5485
5486   if (X86::isMOVHLPSMask(SVOp))
5487     return getMOVHighToLow(Op, dl, DAG);
5488
5489   if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5490     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5491
5492   if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5493     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5494
5495   if (X86::isMOVLPMask(SVOp))
5496     return getMOVLP(Op, dl, DAG, HasSSE2);
5497
5498   if (ShouldXformToMOVHLPS(SVOp) ||
5499       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5500     return CommuteVectorShuffle(SVOp, DAG);
5501
5502   if (isShift) {
5503     // No better options. Use a vshl / vsrl.
5504     EVT EltVT = VT.getVectorElementType();
5505     ShAmt *= EltVT.getSizeInBits();
5506     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5507   }
5508
5509   bool Commuted = false;
5510   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5511   // 1,1,1,1 -> v8i16 though.
5512   V1IsSplat = isSplatVector(V1.getNode());
5513   V2IsSplat = isSplatVector(V2.getNode());
5514
5515   // Canonicalize the splat or undef, if present, to be on the RHS.
5516   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5517     Op = CommuteVectorShuffle(SVOp, DAG);
5518     SVOp = cast<ShuffleVectorSDNode>(Op);
5519     V1 = SVOp->getOperand(0);
5520     V2 = SVOp->getOperand(1);
5521     std::swap(V1IsSplat, V2IsSplat);
5522     std::swap(V1IsUndef, V2IsUndef);
5523     Commuted = true;
5524   }
5525
5526   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5527     // Shuffling low element of v1 into undef, just return v1.
5528     if (V2IsUndef)
5529       return V1;
5530     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5531     // the instruction selector will not match, so get a canonical MOVL with
5532     // swapped operands to undo the commute.
5533     return getMOVL(DAG, dl, VT, V2, V1);
5534   }
5535
5536   if (X86::isUNPCKLMask(SVOp))
5537     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5538
5539   if (X86::isUNPCKHMask(SVOp))
5540     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5541
5542   if (V2IsSplat) {
5543     // Normalize mask so all entries that point to V2 points to its first
5544     // element then try to match unpck{h|l} again. If match, return a
5545     // new vector_shuffle with the corrected mask.
5546     SDValue NewMask = NormalizeMask(SVOp, DAG);
5547     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5548     if (NSVOp != SVOp) {
5549       if (X86::isUNPCKLMask(NSVOp, true)) {
5550         return NewMask;
5551       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5552         return NewMask;
5553       }
5554     }
5555   }
5556
5557   if (Commuted) {
5558     // Commute is back and try unpck* again.
5559     // FIXME: this seems wrong.
5560     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5561     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5562
5563     if (X86::isUNPCKLMask(NewSVOp))
5564       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
5565
5566     if (X86::isUNPCKHMask(NewSVOp))
5567       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
5568   }
5569
5570   // Normalize the node to match x86 shuffle ops if needed
5571   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5572     return CommuteVectorShuffle(SVOp, DAG);
5573
5574   // The checks below are all present in isShuffleMaskLegal, but they are
5575   // inlined here right now to enable us to directly emit target specific
5576   // nodes, and remove one by one until they don't return Op anymore.
5577   SmallVector<int, 16> M;
5578   SVOp->getMask(M);
5579
5580   if (isPALIGNRMask(M, VT, HasSSSE3))
5581     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
5582                                 X86::getShufflePALIGNRImmediate(SVOp),
5583                                 DAG);
5584
5585   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
5586       SVOp->getSplatIndex() == 0 && V2IsUndef) {
5587     if (VT == MVT::v2f64)
5588       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
5589     if (VT == MVT::v2i64)
5590       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
5591   }
5592
5593   if (isPSHUFHWMask(M, VT))
5594     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
5595                                 X86::getShufflePSHUFHWImmediate(SVOp),
5596                                 DAG);
5597
5598   if (isPSHUFLWMask(M, VT))
5599     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
5600                                 X86::getShufflePSHUFLWImmediate(SVOp),
5601                                 DAG);
5602
5603   if (isSHUFPMask(M, VT)) {
5604     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5605     if (VT == MVT::v4f32 || VT == MVT::v4i32)
5606       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
5607                                   TargetMask, DAG);
5608     if (VT == MVT::v2f64 || VT == MVT::v2i64)
5609       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
5610                                   TargetMask, DAG);
5611   }
5612
5613   if (X86::isUNPCKL_v_undef_Mask(SVOp))
5614     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5615       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5616   if (X86::isUNPCKH_v_undef_Mask(SVOp))
5617     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5618       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5619
5620   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5621   if (VT == MVT::v8i16) {
5622     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5623     if (NewOp.getNode())
5624       return NewOp;
5625   }
5626
5627   if (VT == MVT::v16i8) {
5628     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5629     if (NewOp.getNode())
5630       return NewOp;
5631   }
5632
5633   // Handle all 4 wide cases with a number of shuffles.
5634   if (NumElems == 4)
5635     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5636
5637   return SDValue();
5638 }
5639
5640 SDValue
5641 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5642                                                 SelectionDAG &DAG) const {
5643   EVT VT = Op.getValueType();
5644   DebugLoc dl = Op.getDebugLoc();
5645   if (VT.getSizeInBits() == 8) {
5646     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5647                                     Op.getOperand(0), Op.getOperand(1));
5648     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5649                                     DAG.getValueType(VT));
5650     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5651   } else if (VT.getSizeInBits() == 16) {
5652     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5653     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5654     if (Idx == 0)
5655       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5656                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5657                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5658                                                  MVT::v4i32,
5659                                                  Op.getOperand(0)),
5660                                      Op.getOperand(1)));
5661     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5662                                     Op.getOperand(0), Op.getOperand(1));
5663     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5664                                     DAG.getValueType(VT));
5665     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5666   } else if (VT == MVT::f32) {
5667     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5668     // the result back to FR32 register. It's only worth matching if the
5669     // result has a single use which is a store or a bitcast to i32.  And in
5670     // the case of a store, it's not worth it if the index is a constant 0,
5671     // because a MOVSSmr can be used instead, which is smaller and faster.
5672     if (!Op.hasOneUse())
5673       return SDValue();
5674     SDNode *User = *Op.getNode()->use_begin();
5675     if ((User->getOpcode() != ISD::STORE ||
5676          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5677           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5678         (User->getOpcode() != ISD::BIT_CONVERT ||
5679          User->getValueType(0) != MVT::i32))
5680       return SDValue();
5681     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5682                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5683                                               Op.getOperand(0)),
5684                                               Op.getOperand(1));
5685     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5686   } else if (VT == MVT::i32) {
5687     // ExtractPS works with constant index.
5688     if (isa<ConstantSDNode>(Op.getOperand(1)))
5689       return Op;
5690   }
5691   return SDValue();
5692 }
5693
5694
5695 SDValue
5696 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5697                                            SelectionDAG &DAG) const {
5698   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5699     return SDValue();
5700
5701   if (Subtarget->hasSSE41()) {
5702     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5703     if (Res.getNode())
5704       return Res;
5705   }
5706
5707   EVT VT = Op.getValueType();
5708   DebugLoc dl = Op.getDebugLoc();
5709   // TODO: handle v16i8.
5710   if (VT.getSizeInBits() == 16) {
5711     SDValue Vec = Op.getOperand(0);
5712     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5713     if (Idx == 0)
5714       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5715                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5716                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5717                                                  MVT::v4i32, Vec),
5718                                      Op.getOperand(1)));
5719     // Transform it so it match pextrw which produces a 32-bit result.
5720     EVT EltVT = MVT::i32;
5721     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5722                                     Op.getOperand(0), Op.getOperand(1));
5723     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5724                                     DAG.getValueType(VT));
5725     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5726   } else if (VT.getSizeInBits() == 32) {
5727     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5728     if (Idx == 0)
5729       return Op;
5730
5731     // SHUFPS the element to the lowest double word, then movss.
5732     int Mask[4] = { Idx, -1, -1, -1 };
5733     EVT VVT = Op.getOperand(0).getValueType();
5734     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5735                                        DAG.getUNDEF(VVT), Mask);
5736     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5737                        DAG.getIntPtrConstant(0));
5738   } else if (VT.getSizeInBits() == 64) {
5739     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5740     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5741     //        to match extract_elt for f64.
5742     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5743     if (Idx == 0)
5744       return Op;
5745
5746     // UNPCKHPD the element to the lowest double word, then movsd.
5747     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5748     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5749     int Mask[2] = { 1, -1 };
5750     EVT VVT = Op.getOperand(0).getValueType();
5751     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5752                                        DAG.getUNDEF(VVT), Mask);
5753     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5754                        DAG.getIntPtrConstant(0));
5755   }
5756
5757   return SDValue();
5758 }
5759
5760 SDValue
5761 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5762                                                SelectionDAG &DAG) const {
5763   EVT VT = Op.getValueType();
5764   EVT EltVT = VT.getVectorElementType();
5765   DebugLoc dl = Op.getDebugLoc();
5766
5767   SDValue N0 = Op.getOperand(0);
5768   SDValue N1 = Op.getOperand(1);
5769   SDValue N2 = Op.getOperand(2);
5770
5771   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5772       isa<ConstantSDNode>(N2)) {
5773     unsigned Opc;
5774     if (VT == MVT::v8i16)
5775       Opc = X86ISD::PINSRW;
5776     else if (VT == MVT::v16i8)
5777       Opc = X86ISD::PINSRB;
5778     else
5779       Opc = X86ISD::PINSRB;
5780
5781     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5782     // argument.
5783     if (N1.getValueType() != MVT::i32)
5784       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5785     if (N2.getValueType() != MVT::i32)
5786       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5787     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5788   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5789     // Bits [7:6] of the constant are the source select.  This will always be
5790     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5791     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5792     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5793     // Bits [5:4] of the constant are the destination select.  This is the
5794     //  value of the incoming immediate.
5795     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5796     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5797     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5798     // Create this as a scalar to vector..
5799     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5800     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5801   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5802     // PINSR* works with constant index.
5803     return Op;
5804   }
5805   return SDValue();
5806 }
5807
5808 SDValue
5809 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5810   EVT VT = Op.getValueType();
5811   EVT EltVT = VT.getVectorElementType();
5812
5813   if (Subtarget->hasSSE41())
5814     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5815
5816   if (EltVT == MVT::i8)
5817     return SDValue();
5818
5819   DebugLoc dl = Op.getDebugLoc();
5820   SDValue N0 = Op.getOperand(0);
5821   SDValue N1 = Op.getOperand(1);
5822   SDValue N2 = Op.getOperand(2);
5823
5824   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5825     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5826     // as its second argument.
5827     if (N1.getValueType() != MVT::i32)
5828       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5829     if (N2.getValueType() != MVT::i32)
5830       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5831     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
5832   }
5833   return SDValue();
5834 }
5835
5836 SDValue
5837 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5838   DebugLoc dl = Op.getDebugLoc();
5839
5840   if (Op.getValueType() == MVT::v1i64 &&
5841       Op.getOperand(0).getValueType() == MVT::i64)
5842     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5843
5844   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5845   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
5846          "Expected an SSE type!");
5847   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5848                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
5849 }
5850
5851 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5852 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5853 // one of the above mentioned nodes. It has to be wrapped because otherwise
5854 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5855 // be used to form addressing mode. These wrapped nodes will be selected
5856 // into MOV32ri.
5857 SDValue
5858 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5859   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5860
5861   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5862   // global base reg.
5863   unsigned char OpFlag = 0;
5864   unsigned WrapperKind = X86ISD::Wrapper;
5865   CodeModel::Model M = getTargetMachine().getCodeModel();
5866
5867   if (Subtarget->isPICStyleRIPRel() &&
5868       (M == CodeModel::Small || M == CodeModel::Kernel))
5869     WrapperKind = X86ISD::WrapperRIP;
5870   else if (Subtarget->isPICStyleGOT())
5871     OpFlag = X86II::MO_GOTOFF;
5872   else if (Subtarget->isPICStyleStubPIC())
5873     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5874
5875   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5876                                              CP->getAlignment(),
5877                                              CP->getOffset(), OpFlag);
5878   DebugLoc DL = CP->getDebugLoc();
5879   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5880   // With PIC, the address is actually $g + Offset.
5881   if (OpFlag) {
5882     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5883                          DAG.getNode(X86ISD::GlobalBaseReg,
5884                                      DebugLoc(), getPointerTy()),
5885                          Result);
5886   }
5887
5888   return Result;
5889 }
5890
5891 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5892   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5893
5894   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5895   // global base reg.
5896   unsigned char OpFlag = 0;
5897   unsigned WrapperKind = X86ISD::Wrapper;
5898   CodeModel::Model M = getTargetMachine().getCodeModel();
5899
5900   if (Subtarget->isPICStyleRIPRel() &&
5901       (M == CodeModel::Small || M == CodeModel::Kernel))
5902     WrapperKind = X86ISD::WrapperRIP;
5903   else if (Subtarget->isPICStyleGOT())
5904     OpFlag = X86II::MO_GOTOFF;
5905   else if (Subtarget->isPICStyleStubPIC())
5906     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5907
5908   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5909                                           OpFlag);
5910   DebugLoc DL = JT->getDebugLoc();
5911   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5912
5913   // With PIC, the address is actually $g + Offset.
5914   if (OpFlag) {
5915     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5916                          DAG.getNode(X86ISD::GlobalBaseReg,
5917                                      DebugLoc(), getPointerTy()),
5918                          Result);
5919   }
5920
5921   return Result;
5922 }
5923
5924 SDValue
5925 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5926   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5927
5928   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5929   // global base reg.
5930   unsigned char OpFlag = 0;
5931   unsigned WrapperKind = X86ISD::Wrapper;
5932   CodeModel::Model M = getTargetMachine().getCodeModel();
5933
5934   if (Subtarget->isPICStyleRIPRel() &&
5935       (M == CodeModel::Small || M == CodeModel::Kernel))
5936     WrapperKind = X86ISD::WrapperRIP;
5937   else if (Subtarget->isPICStyleGOT())
5938     OpFlag = X86II::MO_GOTOFF;
5939   else if (Subtarget->isPICStyleStubPIC())
5940     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5941
5942   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5943
5944   DebugLoc DL = Op.getDebugLoc();
5945   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5946
5947
5948   // With PIC, the address is actually $g + Offset.
5949   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5950       !Subtarget->is64Bit()) {
5951     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5952                          DAG.getNode(X86ISD::GlobalBaseReg,
5953                                      DebugLoc(), getPointerTy()),
5954                          Result);
5955   }
5956
5957   return Result;
5958 }
5959
5960 SDValue
5961 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5962   // Create the TargetBlockAddressAddress node.
5963   unsigned char OpFlags =
5964     Subtarget->ClassifyBlockAddressReference();
5965   CodeModel::Model M = getTargetMachine().getCodeModel();
5966   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5967   DebugLoc dl = Op.getDebugLoc();
5968   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5969                                        /*isTarget=*/true, OpFlags);
5970
5971   if (Subtarget->isPICStyleRIPRel() &&
5972       (M == CodeModel::Small || M == CodeModel::Kernel))
5973     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5974   else
5975     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5976
5977   // With PIC, the address is actually $g + Offset.
5978   if (isGlobalRelativeToPICBase(OpFlags)) {
5979     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5980                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5981                          Result);
5982   }
5983
5984   return Result;
5985 }
5986
5987 SDValue
5988 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5989                                       int64_t Offset,
5990                                       SelectionDAG &DAG) const {
5991   // Create the TargetGlobalAddress node, folding in the constant
5992   // offset if it is legal.
5993   unsigned char OpFlags =
5994     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5995   CodeModel::Model M = getTargetMachine().getCodeModel();
5996   SDValue Result;
5997   if (OpFlags == X86II::MO_NO_FLAG &&
5998       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5999     // A direct static reference to a global.
6000     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6001     Offset = 0;
6002   } else {
6003     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6004   }
6005
6006   if (Subtarget->isPICStyleRIPRel() &&
6007       (M == CodeModel::Small || M == CodeModel::Kernel))
6008     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6009   else
6010     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6011
6012   // With PIC, the address is actually $g + Offset.
6013   if (isGlobalRelativeToPICBase(OpFlags)) {
6014     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6015                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6016                          Result);
6017   }
6018
6019   // For globals that require a load from a stub to get the address, emit the
6020   // load.
6021   if (isGlobalStubReference(OpFlags))
6022     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6023                          MachinePointerInfo::getGOT(), false, false, 0);
6024
6025   // If there was a non-zero offset that we didn't fold, create an explicit
6026   // addition for it.
6027   if (Offset != 0)
6028     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6029                          DAG.getConstant(Offset, getPointerTy()));
6030
6031   return Result;
6032 }
6033
6034 SDValue
6035 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6036   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6037   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6038   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6039 }
6040
6041 static SDValue
6042 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6043            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6044            unsigned char OperandFlags) {
6045   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6046   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6047   DebugLoc dl = GA->getDebugLoc();
6048   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6049                                            GA->getValueType(0),
6050                                            GA->getOffset(),
6051                                            OperandFlags);
6052   if (InFlag) {
6053     SDValue Ops[] = { Chain,  TGA, *InFlag };
6054     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6055   } else {
6056     SDValue Ops[]  = { Chain, TGA };
6057     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6058   }
6059
6060   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6061   MFI->setAdjustsStack(true);
6062
6063   SDValue Flag = Chain.getValue(1);
6064   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6065 }
6066
6067 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6068 static SDValue
6069 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6070                                 const EVT PtrVT) {
6071   SDValue InFlag;
6072   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6073   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6074                                      DAG.getNode(X86ISD::GlobalBaseReg,
6075                                                  DebugLoc(), PtrVT), InFlag);
6076   InFlag = Chain.getValue(1);
6077
6078   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6079 }
6080
6081 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6082 static SDValue
6083 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6084                                 const EVT PtrVT) {
6085   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6086                     X86::RAX, X86II::MO_TLSGD);
6087 }
6088
6089 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6090 // "local exec" model.
6091 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6092                                    const EVT PtrVT, TLSModel::Model model,
6093                                    bool is64Bit) {
6094   DebugLoc dl = GA->getDebugLoc();
6095
6096   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
6097   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
6098                                                          is64Bit ? 257 : 256));
6099
6100   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
6101                                       DAG.getIntPtrConstant(0),
6102                                       MachinePointerInfo(Ptr), false, false, 0);
6103
6104   unsigned char OperandFlags = 0;
6105   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6106   // initialexec.
6107   unsigned WrapperKind = X86ISD::Wrapper;
6108   if (model == TLSModel::LocalExec) {
6109     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6110   } else if (is64Bit) {
6111     assert(model == TLSModel::InitialExec);
6112     OperandFlags = X86II::MO_GOTTPOFF;
6113     WrapperKind = X86ISD::WrapperRIP;
6114   } else {
6115     assert(model == TLSModel::InitialExec);
6116     OperandFlags = X86II::MO_INDNTPOFF;
6117   }
6118
6119   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6120   // exec)
6121   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6122                                            GA->getValueType(0),
6123                                            GA->getOffset(), OperandFlags);
6124   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6125
6126   if (model == TLSModel::InitialExec)
6127     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6128                          MachinePointerInfo::getGOT(), false, false, 0);
6129
6130   // The address of the thread local variable is the add of the thread
6131   // pointer with the offset of the variable.
6132   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6133 }
6134
6135 SDValue
6136 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6137
6138   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6139   const GlobalValue *GV = GA->getGlobal();
6140
6141   if (Subtarget->isTargetELF()) {
6142     // TODO: implement the "local dynamic" model
6143     // TODO: implement the "initial exec"model for pic executables
6144
6145     // If GV is an alias then use the aliasee for determining
6146     // thread-localness.
6147     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6148       GV = GA->resolveAliasedGlobal(false);
6149
6150     TLSModel::Model model
6151       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6152
6153     switch (model) {
6154       case TLSModel::GeneralDynamic:
6155       case TLSModel::LocalDynamic: // not implemented
6156         if (Subtarget->is64Bit())
6157           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6158         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6159
6160       case TLSModel::InitialExec:
6161       case TLSModel::LocalExec:
6162         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6163                                    Subtarget->is64Bit());
6164     }
6165   } else if (Subtarget->isTargetDarwin()) {
6166     // Darwin only has one model of TLS.  Lower to that.
6167     unsigned char OpFlag = 0;
6168     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6169                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6170
6171     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6172     // global base reg.
6173     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6174                   !Subtarget->is64Bit();
6175     if (PIC32)
6176       OpFlag = X86II::MO_TLVP_PIC_BASE;
6177     else
6178       OpFlag = X86II::MO_TLVP;
6179     DebugLoc DL = Op.getDebugLoc();
6180     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6181                                                 getPointerTy(),
6182                                                 GA->getOffset(), OpFlag);
6183     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6184
6185     // With PIC32, the address is actually $g + Offset.
6186     if (PIC32)
6187       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6188                            DAG.getNode(X86ISD::GlobalBaseReg,
6189                                        DebugLoc(), getPointerTy()),
6190                            Offset);
6191
6192     // Lowering the machine isd will make sure everything is in the right
6193     // location.
6194     SDValue Args[] = { Offset };
6195     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
6196
6197     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6198     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6199     MFI->setAdjustsStack(true);
6200
6201     // And our return value (tls address) is in the standard call return value
6202     // location.
6203     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6204     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6205   }
6206
6207   assert(false &&
6208          "TLS not implemented for this target.");
6209
6210   llvm_unreachable("Unreachable");
6211   return SDValue();
6212 }
6213
6214
6215 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6216 /// take a 2 x i32 value to shift plus a shift amount.
6217 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6218   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6219   EVT VT = Op.getValueType();
6220   unsigned VTBits = VT.getSizeInBits();
6221   DebugLoc dl = Op.getDebugLoc();
6222   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6223   SDValue ShOpLo = Op.getOperand(0);
6224   SDValue ShOpHi = Op.getOperand(1);
6225   SDValue ShAmt  = Op.getOperand(2);
6226   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6227                                      DAG.getConstant(VTBits - 1, MVT::i8))
6228                        : DAG.getConstant(0, VT);
6229
6230   SDValue Tmp2, Tmp3;
6231   if (Op.getOpcode() == ISD::SHL_PARTS) {
6232     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6233     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6234   } else {
6235     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6236     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6237   }
6238
6239   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6240                                 DAG.getConstant(VTBits, MVT::i8));
6241   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6242                              AndNode, DAG.getConstant(0, MVT::i8));
6243
6244   SDValue Hi, Lo;
6245   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6246   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6247   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6248
6249   if (Op.getOpcode() == ISD::SHL_PARTS) {
6250     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6251     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6252   } else {
6253     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6254     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6255   }
6256
6257   SDValue Ops[2] = { Lo, Hi };
6258   return DAG.getMergeValues(Ops, 2, dl);
6259 }
6260
6261 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6262                                            SelectionDAG &DAG) const {
6263   EVT SrcVT = Op.getOperand(0).getValueType();
6264
6265   if (SrcVT.isVector())
6266     return SDValue();
6267
6268   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6269          "Unknown SINT_TO_FP to lower!");
6270
6271   // These are really Legal; return the operand so the caller accepts it as
6272   // Legal.
6273   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6274     return Op;
6275   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6276       Subtarget->is64Bit()) {
6277     return Op;
6278   }
6279
6280   DebugLoc dl = Op.getDebugLoc();
6281   unsigned Size = SrcVT.getSizeInBits()/8;
6282   MachineFunction &MF = DAG.getMachineFunction();
6283   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6284   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6285   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6286                                StackSlot,
6287                                MachinePointerInfo::getFixedStack(SSFI),
6288                                false, false, 0);
6289   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6290 }
6291
6292 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6293                                      SDValue StackSlot,
6294                                      SelectionDAG &DAG) const {
6295   // Build the FILD
6296   DebugLoc DL = Op.getDebugLoc();
6297   SDVTList Tys;
6298   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6299   if (useSSE)
6300     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
6301   else
6302     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6303
6304   unsigned ByteSize = SrcVT.getSizeInBits()/8;
6305
6306   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6307   MachineMemOperand *MMO =
6308     DAG.getMachineFunction()
6309     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6310                           MachineMemOperand::MOLoad, ByteSize, ByteSize);
6311
6312   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6313   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
6314                                            X86ISD::FILD, DL,
6315                                            Tys, Ops, array_lengthof(Ops),
6316                                            SrcVT, MMO);
6317
6318   if (useSSE) {
6319     Chain = Result.getValue(1);
6320     SDValue InFlag = Result.getValue(2);
6321
6322     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6323     // shouldn't be necessary except that RFP cannot be live across
6324     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6325     MachineFunction &MF = DAG.getMachineFunction();
6326     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
6327     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
6328     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6329     Tys = DAG.getVTList(MVT::Other);
6330     SDValue Ops[] = {
6331       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6332     };
6333     MachineMemOperand *MMO =
6334       DAG.getMachineFunction()
6335       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6336                             MachineMemOperand::MOStore, SSFISize, SSFISize);
6337
6338     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
6339                                     Ops, array_lengthof(Ops),
6340                                     Op.getValueType(), MMO);
6341     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
6342                          MachinePointerInfo::getFixedStack(SSFI),
6343                          false, false, 0);
6344   }
6345
6346   return Result;
6347 }
6348
6349 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6350 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6351                                                SelectionDAG &DAG) const {
6352   // This algorithm is not obvious. Here it is in C code, more or less:
6353   /*
6354     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6355       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6356       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6357
6358       // Copy ints to xmm registers.
6359       __m128i xh = _mm_cvtsi32_si128( hi );
6360       __m128i xl = _mm_cvtsi32_si128( lo );
6361
6362       // Combine into low half of a single xmm register.
6363       __m128i x = _mm_unpacklo_epi32( xh, xl );
6364       __m128d d;
6365       double sd;
6366
6367       // Merge in appropriate exponents to give the integer bits the right
6368       // magnitude.
6369       x = _mm_unpacklo_epi32( x, exp );
6370
6371       // Subtract away the biases to deal with the IEEE-754 double precision
6372       // implicit 1.
6373       d = _mm_sub_pd( (__m128d) x, bias );
6374
6375       // All conversions up to here are exact. The correctly rounded result is
6376       // calculated using the current rounding mode using the following
6377       // horizontal add.
6378       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6379       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6380                                 // store doesn't really need to be here (except
6381                                 // maybe to zero the other double)
6382       return sd;
6383     }
6384   */
6385
6386   DebugLoc dl = Op.getDebugLoc();
6387   LLVMContext *Context = DAG.getContext();
6388
6389   // Build some magic constants.
6390   std::vector<Constant*> CV0;
6391   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6392   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6393   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6394   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6395   Constant *C0 = ConstantVector::get(CV0);
6396   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6397
6398   std::vector<Constant*> CV1;
6399   CV1.push_back(
6400     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6401   CV1.push_back(
6402     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6403   Constant *C1 = ConstantVector::get(CV1);
6404   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6405
6406   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6407                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6408                                         Op.getOperand(0),
6409                                         DAG.getIntPtrConstant(1)));
6410   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6411                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6412                                         Op.getOperand(0),
6413                                         DAG.getIntPtrConstant(0)));
6414   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6415   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6416                               MachinePointerInfo::getConstantPool(),
6417                               false, false, 16);
6418   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6419   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6420   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6421                               MachinePointerInfo::getConstantPool(),
6422                               false, false, 16);
6423   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6424
6425   // Add the halves; easiest way is to swap them into another reg first.
6426   int ShufMask[2] = { 1, -1 };
6427   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6428                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6429   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6430   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6431                      DAG.getIntPtrConstant(0));
6432 }
6433
6434 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6435 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6436                                                SelectionDAG &DAG) const {
6437   DebugLoc dl = Op.getDebugLoc();
6438   // FP constant to bias correct the final result.
6439   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6440                                    MVT::f64);
6441
6442   // Load the 32-bit value into an XMM register.
6443   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6444                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6445                                          Op.getOperand(0),
6446                                          DAG.getIntPtrConstant(0)));
6447
6448   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6449                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6450                      DAG.getIntPtrConstant(0));
6451
6452   // Or the load with the bias.
6453   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6454                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6455                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6456                                                    MVT::v2f64, Load)),
6457                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6458                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6459                                                    MVT::v2f64, Bias)));
6460   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6461                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6462                    DAG.getIntPtrConstant(0));
6463
6464   // Subtract the bias.
6465   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6466
6467   // Handle final rounding.
6468   EVT DestVT = Op.getValueType();
6469
6470   if (DestVT.bitsLT(MVT::f64)) {
6471     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6472                        DAG.getIntPtrConstant(0));
6473   } else if (DestVT.bitsGT(MVT::f64)) {
6474     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6475   }
6476
6477   // Handle final rounding.
6478   return Sub;
6479 }
6480
6481 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6482                                            SelectionDAG &DAG) const {
6483   SDValue N0 = Op.getOperand(0);
6484   DebugLoc dl = Op.getDebugLoc();
6485
6486   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6487   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6488   // the optimization here.
6489   if (DAG.SignBitIsZero(N0))
6490     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6491
6492   EVT SrcVT = N0.getValueType();
6493   EVT DstVT = Op.getValueType();
6494   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6495     return LowerUINT_TO_FP_i64(Op, DAG);
6496   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6497     return LowerUINT_TO_FP_i32(Op, DAG);
6498
6499   // Make a 64-bit buffer, and use it to build an FILD.
6500   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6501   if (SrcVT == MVT::i32) {
6502     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6503     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6504                                      getPointerTy(), StackSlot, WordOff);
6505     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6506                                   StackSlot, MachinePointerInfo(),
6507                                   false, false, 0);
6508     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6509                                   OffsetSlot, MachinePointerInfo(),
6510                                   false, false, 0);
6511     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6512     return Fild;
6513   }
6514
6515   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6516   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6517                                 StackSlot, MachinePointerInfo(),
6518                                false, false, 0);
6519   // For i64 source, we need to add the appropriate power of 2 if the input
6520   // was negative.  This is the same as the optimization in
6521   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6522   // we must be careful to do the computation in x87 extended precision, not
6523   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6524   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6525   MachineMemOperand *MMO =
6526     DAG.getMachineFunction()
6527     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6528                           MachineMemOperand::MOLoad, 8, 8);
6529
6530   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6531   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6532   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
6533                                          MVT::i64, MMO);
6534
6535   APInt FF(32, 0x5F800000ULL);
6536
6537   // Check whether the sign bit is set.
6538   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6539                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6540                                  ISD::SETLT);
6541
6542   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6543   SDValue FudgePtr = DAG.getConstantPool(
6544                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6545                                          getPointerTy());
6546
6547   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6548   SDValue Zero = DAG.getIntPtrConstant(0);
6549   SDValue Four = DAG.getIntPtrConstant(4);
6550   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6551                                Zero, Four);
6552   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6553
6554   // Load the value out, extending it from f32 to f80.
6555   // FIXME: Avoid the extend by constructing the right constant pool?
6556   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6557                                  FudgePtr, MachinePointerInfo::getConstantPool(),
6558                                  MVT::f32, false, false, 4);
6559   // Extend everything to 80 bits to force it to be done on x87.
6560   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6561   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6562 }
6563
6564 std::pair<SDValue,SDValue> X86TargetLowering::
6565 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6566   DebugLoc DL = Op.getDebugLoc();
6567
6568   EVT DstTy = Op.getValueType();
6569
6570   if (!IsSigned) {
6571     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6572     DstTy = MVT::i64;
6573   }
6574
6575   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6576          DstTy.getSimpleVT() >= MVT::i16 &&
6577          "Unknown FP_TO_SINT to lower!");
6578
6579   // These are really Legal.
6580   if (DstTy == MVT::i32 &&
6581       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6582     return std::make_pair(SDValue(), SDValue());
6583   if (Subtarget->is64Bit() &&
6584       DstTy == MVT::i64 &&
6585       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6586     return std::make_pair(SDValue(), SDValue());
6587
6588   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6589   // stack slot.
6590   MachineFunction &MF = DAG.getMachineFunction();
6591   unsigned MemSize = DstTy.getSizeInBits()/8;
6592   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6593   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6594
6595
6596
6597   unsigned Opc;
6598   switch (DstTy.getSimpleVT().SimpleTy) {
6599   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6600   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6601   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6602   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6603   }
6604
6605   SDValue Chain = DAG.getEntryNode();
6606   SDValue Value = Op.getOperand(0);
6607   EVT TheVT = Op.getOperand(0).getValueType();
6608   if (isScalarFPTypeInSSEReg(TheVT)) {
6609     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6610     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
6611                          MachinePointerInfo::getFixedStack(SSFI),
6612                          false, false, 0);
6613     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6614     SDValue Ops[] = {
6615       Chain, StackSlot, DAG.getValueType(TheVT)
6616     };
6617
6618     MachineMemOperand *MMO =
6619       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6620                               MachineMemOperand::MOLoad, MemSize, MemSize);
6621     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
6622                                     DstTy, MMO);
6623     Chain = Value.getValue(1);
6624     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6625     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6626   }
6627
6628   MachineMemOperand *MMO =
6629     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6630                             MachineMemOperand::MOStore, MemSize, MemSize);
6631
6632   // Build the FP_TO_INT*_IN_MEM
6633   SDValue Ops[] = { Chain, Value, StackSlot };
6634   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
6635                                          Ops, 3, DstTy, MMO);
6636
6637   return std::make_pair(FIST, StackSlot);
6638 }
6639
6640 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6641                                            SelectionDAG &DAG) const {
6642   if (Op.getValueType().isVector())
6643     return SDValue();
6644
6645   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6646   SDValue FIST = Vals.first, StackSlot = Vals.second;
6647   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6648   if (FIST.getNode() == 0) return Op;
6649
6650   // Load the result.
6651   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6652                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6653 }
6654
6655 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6656                                            SelectionDAG &DAG) const {
6657   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6658   SDValue FIST = Vals.first, StackSlot = Vals.second;
6659   assert(FIST.getNode() && "Unexpected failure");
6660
6661   // Load the result.
6662   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6663                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6664 }
6665
6666 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6667                                      SelectionDAG &DAG) const {
6668   LLVMContext *Context = DAG.getContext();
6669   DebugLoc dl = Op.getDebugLoc();
6670   EVT VT = Op.getValueType();
6671   EVT EltVT = VT;
6672   if (VT.isVector())
6673     EltVT = VT.getVectorElementType();
6674   std::vector<Constant*> CV;
6675   if (EltVT == MVT::f64) {
6676     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6677     CV.push_back(C);
6678     CV.push_back(C);
6679   } else {
6680     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6681     CV.push_back(C);
6682     CV.push_back(C);
6683     CV.push_back(C);
6684     CV.push_back(C);
6685   }
6686   Constant *C = ConstantVector::get(CV);
6687   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6688   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6689                              MachinePointerInfo::getConstantPool(),
6690                              false, false, 16);
6691   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6692 }
6693
6694 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6695   LLVMContext *Context = DAG.getContext();
6696   DebugLoc dl = Op.getDebugLoc();
6697   EVT VT = Op.getValueType();
6698   EVT EltVT = VT;
6699   if (VT.isVector())
6700     EltVT = VT.getVectorElementType();
6701   std::vector<Constant*> CV;
6702   if (EltVT == MVT::f64) {
6703     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6704     CV.push_back(C);
6705     CV.push_back(C);
6706   } else {
6707     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6708     CV.push_back(C);
6709     CV.push_back(C);
6710     CV.push_back(C);
6711     CV.push_back(C);
6712   }
6713   Constant *C = ConstantVector::get(CV);
6714   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6715   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6716                              MachinePointerInfo::getConstantPool(),
6717                              false, false, 16);
6718   if (VT.isVector()) {
6719     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6720                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6721                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6722                                 Op.getOperand(0)),
6723                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6724   } else {
6725     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6726   }
6727 }
6728
6729 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6730   LLVMContext *Context = DAG.getContext();
6731   SDValue Op0 = Op.getOperand(0);
6732   SDValue Op1 = Op.getOperand(1);
6733   DebugLoc dl = Op.getDebugLoc();
6734   EVT VT = Op.getValueType();
6735   EVT SrcVT = Op1.getValueType();
6736
6737   // If second operand is smaller, extend it first.
6738   if (SrcVT.bitsLT(VT)) {
6739     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6740     SrcVT = VT;
6741   }
6742   // And if it is bigger, shrink it first.
6743   if (SrcVT.bitsGT(VT)) {
6744     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6745     SrcVT = VT;
6746   }
6747
6748   // At this point the operands and the result should have the same
6749   // type, and that won't be f80 since that is not custom lowered.
6750
6751   // First get the sign bit of second operand.
6752   std::vector<Constant*> CV;
6753   if (SrcVT == MVT::f64) {
6754     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6755     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6756   } else {
6757     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6758     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6759     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6760     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6761   }
6762   Constant *C = ConstantVector::get(CV);
6763   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6764   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6765                               MachinePointerInfo::getConstantPool(),
6766                               false, false, 16);
6767   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6768
6769   // Shift sign bit right or left if the two operands have different types.
6770   if (SrcVT.bitsGT(VT)) {
6771     // Op0 is MVT::f32, Op1 is MVT::f64.
6772     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6773     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6774                           DAG.getConstant(32, MVT::i32));
6775     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6776     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6777                           DAG.getIntPtrConstant(0));
6778   }
6779
6780   // Clear first operand sign bit.
6781   CV.clear();
6782   if (VT == MVT::f64) {
6783     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6784     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6785   } else {
6786     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6787     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6788     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6789     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6790   }
6791   C = ConstantVector::get(CV);
6792   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6793   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6794                               MachinePointerInfo::getConstantPool(),
6795                               false, false, 16);
6796   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6797
6798   // Or the value with the sign bit.
6799   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6800 }
6801
6802 /// Emit nodes that will be selected as "test Op0,Op0", or something
6803 /// equivalent.
6804 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6805                                     SelectionDAG &DAG) const {
6806   DebugLoc dl = Op.getDebugLoc();
6807
6808   // CF and OF aren't always set the way we want. Determine which
6809   // of these we need.
6810   bool NeedCF = false;
6811   bool NeedOF = false;
6812   switch (X86CC) {
6813   default: break;
6814   case X86::COND_A: case X86::COND_AE:
6815   case X86::COND_B: case X86::COND_BE:
6816     NeedCF = true;
6817     break;
6818   case X86::COND_G: case X86::COND_GE:
6819   case X86::COND_L: case X86::COND_LE:
6820   case X86::COND_O: case X86::COND_NO:
6821     NeedOF = true;
6822     break;
6823   }
6824
6825   // See if we can use the EFLAGS value from the operand instead of
6826   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6827   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6828   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6829     // Emit a CMP with 0, which is the TEST pattern.
6830     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6831                        DAG.getConstant(0, Op.getValueType()));
6832
6833   unsigned Opcode = 0;
6834   unsigned NumOperands = 0;
6835   switch (Op.getNode()->getOpcode()) {
6836   case ISD::ADD:
6837     // Due to an isel shortcoming, be conservative if this add is likely to be
6838     // selected as part of a load-modify-store instruction. When the root node
6839     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6840     // uses of other nodes in the match, such as the ADD in this case. This
6841     // leads to the ADD being left around and reselected, with the result being
6842     // two adds in the output.  Alas, even if none our users are stores, that
6843     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6844     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6845     // climbing the DAG back to the root, and it doesn't seem to be worth the
6846     // effort.
6847     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6848            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6849       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6850         goto default_case;
6851
6852     if (ConstantSDNode *C =
6853         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6854       // An add of one will be selected as an INC.
6855       if (C->getAPIntValue() == 1) {
6856         Opcode = X86ISD::INC;
6857         NumOperands = 1;
6858         break;
6859       }
6860
6861       // An add of negative one (subtract of one) will be selected as a DEC.
6862       if (C->getAPIntValue().isAllOnesValue()) {
6863         Opcode = X86ISD::DEC;
6864         NumOperands = 1;
6865         break;
6866       }
6867     }
6868
6869     // Otherwise use a regular EFLAGS-setting add.
6870     Opcode = X86ISD::ADD;
6871     NumOperands = 2;
6872     break;
6873   case ISD::AND: {
6874     // If the primary and result isn't used, don't bother using X86ISD::AND,
6875     // because a TEST instruction will be better.
6876     bool NonFlagUse = false;
6877     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6878            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6879       SDNode *User = *UI;
6880       unsigned UOpNo = UI.getOperandNo();
6881       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6882         // Look pass truncate.
6883         UOpNo = User->use_begin().getOperandNo();
6884         User = *User->use_begin();
6885       }
6886
6887       if (User->getOpcode() != ISD::BRCOND &&
6888           User->getOpcode() != ISD::SETCC &&
6889           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6890         NonFlagUse = true;
6891         break;
6892       }
6893     }
6894
6895     if (!NonFlagUse)
6896       break;
6897   }
6898     // FALL THROUGH
6899   case ISD::SUB:
6900   case ISD::OR:
6901   case ISD::XOR:
6902     // Due to the ISEL shortcoming noted above, be conservative if this op is
6903     // likely to be selected as part of a load-modify-store instruction.
6904     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6905            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6906       if (UI->getOpcode() == ISD::STORE)
6907         goto default_case;
6908
6909     // Otherwise use a regular EFLAGS-setting instruction.
6910     switch (Op.getNode()->getOpcode()) {
6911     default: llvm_unreachable("unexpected operator!");
6912     case ISD::SUB: Opcode = X86ISD::SUB; break;
6913     case ISD::OR:  Opcode = X86ISD::OR;  break;
6914     case ISD::XOR: Opcode = X86ISD::XOR; break;
6915     case ISD::AND: Opcode = X86ISD::AND; break;
6916     }
6917
6918     NumOperands = 2;
6919     break;
6920   case X86ISD::ADD:
6921   case X86ISD::SUB:
6922   case X86ISD::INC:
6923   case X86ISD::DEC:
6924   case X86ISD::OR:
6925   case X86ISD::XOR:
6926   case X86ISD::AND:
6927     return SDValue(Op.getNode(), 1);
6928   default:
6929   default_case:
6930     break;
6931   }
6932
6933   if (Opcode == 0)
6934     // Emit a CMP with 0, which is the TEST pattern.
6935     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6936                        DAG.getConstant(0, Op.getValueType()));
6937
6938   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6939   SmallVector<SDValue, 4> Ops;
6940   for (unsigned i = 0; i != NumOperands; ++i)
6941     Ops.push_back(Op.getOperand(i));
6942
6943   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6944   DAG.ReplaceAllUsesWith(Op, New);
6945   return SDValue(New.getNode(), 1);
6946 }
6947
6948 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6949 /// equivalent.
6950 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6951                                    SelectionDAG &DAG) const {
6952   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6953     if (C->getAPIntValue() == 0)
6954       return EmitTest(Op0, X86CC, DAG);
6955
6956   DebugLoc dl = Op0.getDebugLoc();
6957   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6958 }
6959
6960 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6961 /// if it's possible.
6962 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6963                                      DebugLoc dl, SelectionDAG &DAG) const {
6964   SDValue Op0 = And.getOperand(0);
6965   SDValue Op1 = And.getOperand(1);
6966   if (Op0.getOpcode() == ISD::TRUNCATE)
6967     Op0 = Op0.getOperand(0);
6968   if (Op1.getOpcode() == ISD::TRUNCATE)
6969     Op1 = Op1.getOperand(0);
6970
6971   SDValue LHS, RHS;
6972   if (Op1.getOpcode() == ISD::SHL)
6973     std::swap(Op0, Op1);
6974   if (Op0.getOpcode() == ISD::SHL) {
6975     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6976       if (And00C->getZExtValue() == 1) {
6977         // If we looked past a truncate, check that it's only truncating away
6978         // known zeros.
6979         unsigned BitWidth = Op0.getValueSizeInBits();
6980         unsigned AndBitWidth = And.getValueSizeInBits();
6981         if (BitWidth > AndBitWidth) {
6982           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6983           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6984           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6985             return SDValue();
6986         }
6987         LHS = Op1;
6988         RHS = Op0.getOperand(1);
6989       }
6990   } else if (Op1.getOpcode() == ISD::Constant) {
6991     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6992     SDValue AndLHS = Op0;
6993     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6994       LHS = AndLHS.getOperand(0);
6995       RHS = AndLHS.getOperand(1);
6996     }
6997   }
6998
6999   if (LHS.getNode()) {
7000     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
7001     // instruction.  Since the shift amount is in-range-or-undefined, we know
7002     // that doing a bittest on the i32 value is ok.  We extend to i32 because
7003     // the encoding for the i16 version is larger than the i32 version.
7004     // Also promote i16 to i32 for performance / code size reason.
7005     if (LHS.getValueType() == MVT::i8 ||
7006         LHS.getValueType() == MVT::i16)
7007       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7008
7009     // If the operand types disagree, extend the shift amount to match.  Since
7010     // BT ignores high bits (like shifts) we can use anyextend.
7011     if (LHS.getValueType() != RHS.getValueType())
7012       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7013
7014     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7015     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7016     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7017                        DAG.getConstant(Cond, MVT::i8), BT);
7018   }
7019
7020   return SDValue();
7021 }
7022
7023 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7024   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7025   SDValue Op0 = Op.getOperand(0);
7026   SDValue Op1 = Op.getOperand(1);
7027   DebugLoc dl = Op.getDebugLoc();
7028   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7029
7030   // Optimize to BT if possible.
7031   // Lower (X & (1 << N)) == 0 to BT(X, N).
7032   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7033   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7034   if (Op0.getOpcode() == ISD::AND &&
7035       Op0.hasOneUse() &&
7036       Op1.getOpcode() == ISD::Constant &&
7037       cast<ConstantSDNode>(Op1)->isNullValue() &&
7038       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7039     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7040     if (NewSetCC.getNode())
7041       return NewSetCC;
7042   }
7043
7044   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
7045   if (Op0.getOpcode() == X86ISD::SETCC &&
7046       Op1.getOpcode() == ISD::Constant &&
7047       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7048        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7049       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7050     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7051     bool Invert = (CC == ISD::SETNE) ^
7052       cast<ConstantSDNode>(Op1)->isNullValue();
7053     if (Invert)
7054       CCode = X86::GetOppositeBranchCondition(CCode);
7055     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7056                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7057   }
7058
7059   bool isFP = Op1.getValueType().isFloatingPoint();
7060   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7061   if (X86CC == X86::COND_INVALID)
7062     return SDValue();
7063
7064   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
7065
7066   // Use sbb x, x to materialize carry bit into a GPR.
7067   if (X86CC == X86::COND_B)
7068     return DAG.getNode(ISD::AND, dl, MVT::i8,
7069                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
7070                                    DAG.getConstant(X86CC, MVT::i8), Cond),
7071                        DAG.getConstant(1, MVT::i8));
7072
7073   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7074                      DAG.getConstant(X86CC, MVT::i8), Cond);
7075 }
7076
7077 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7078   SDValue Cond;
7079   SDValue Op0 = Op.getOperand(0);
7080   SDValue Op1 = Op.getOperand(1);
7081   SDValue CC = Op.getOperand(2);
7082   EVT VT = Op.getValueType();
7083   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7084   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7085   DebugLoc dl = Op.getDebugLoc();
7086
7087   if (isFP) {
7088     unsigned SSECC = 8;
7089     EVT VT0 = Op0.getValueType();
7090     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7091     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7092     bool Swap = false;
7093
7094     switch (SetCCOpcode) {
7095     default: break;
7096     case ISD::SETOEQ:
7097     case ISD::SETEQ:  SSECC = 0; break;
7098     case ISD::SETOGT:
7099     case ISD::SETGT: Swap = true; // Fallthrough
7100     case ISD::SETLT:
7101     case ISD::SETOLT: SSECC = 1; break;
7102     case ISD::SETOGE:
7103     case ISD::SETGE: Swap = true; // Fallthrough
7104     case ISD::SETLE:
7105     case ISD::SETOLE: SSECC = 2; break;
7106     case ISD::SETUO:  SSECC = 3; break;
7107     case ISD::SETUNE:
7108     case ISD::SETNE:  SSECC = 4; break;
7109     case ISD::SETULE: Swap = true;
7110     case ISD::SETUGE: SSECC = 5; break;
7111     case ISD::SETULT: Swap = true;
7112     case ISD::SETUGT: SSECC = 6; break;
7113     case ISD::SETO:   SSECC = 7; break;
7114     }
7115     if (Swap)
7116       std::swap(Op0, Op1);
7117
7118     // In the two special cases we can't handle, emit two comparisons.
7119     if (SSECC == 8) {
7120       if (SetCCOpcode == ISD::SETUEQ) {
7121         SDValue UNORD, EQ;
7122         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7123         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7124         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7125       }
7126       else if (SetCCOpcode == ISD::SETONE) {
7127         SDValue ORD, NEQ;
7128         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7129         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7130         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7131       }
7132       llvm_unreachable("Illegal FP comparison");
7133     }
7134     // Handle all other FP comparisons here.
7135     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7136   }
7137
7138   // We are handling one of the integer comparisons here.  Since SSE only has
7139   // GT and EQ comparisons for integer, swapping operands and multiple
7140   // operations may be required for some comparisons.
7141   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7142   bool Swap = false, Invert = false, FlipSigns = false;
7143
7144   switch (VT.getSimpleVT().SimpleTy) {
7145   default: break;
7146   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7147   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7148   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7149   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7150   }
7151
7152   switch (SetCCOpcode) {
7153   default: break;
7154   case ISD::SETNE:  Invert = true;
7155   case ISD::SETEQ:  Opc = EQOpc; break;
7156   case ISD::SETLT:  Swap = true;
7157   case ISD::SETGT:  Opc = GTOpc; break;
7158   case ISD::SETGE:  Swap = true;
7159   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7160   case ISD::SETULT: Swap = true;
7161   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7162   case ISD::SETUGE: Swap = true;
7163   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7164   }
7165   if (Swap)
7166     std::swap(Op0, Op1);
7167
7168   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7169   // bits of the inputs before performing those operations.
7170   if (FlipSigns) {
7171     EVT EltVT = VT.getVectorElementType();
7172     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7173                                       EltVT);
7174     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7175     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7176                                     SignBits.size());
7177     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7178     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7179   }
7180
7181   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7182
7183   // If the logical-not of the result is required, perform that now.
7184   if (Invert)
7185     Result = DAG.getNOT(dl, Result, VT);
7186
7187   return Result;
7188 }
7189
7190 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7191 static bool isX86LogicalCmp(SDValue Op) {
7192   unsigned Opc = Op.getNode()->getOpcode();
7193   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7194     return true;
7195   if (Op.getResNo() == 1 &&
7196       (Opc == X86ISD::ADD ||
7197        Opc == X86ISD::SUB ||
7198        Opc == X86ISD::SMUL ||
7199        Opc == X86ISD::UMUL ||
7200        Opc == X86ISD::INC ||
7201        Opc == X86ISD::DEC ||
7202        Opc == X86ISD::OR ||
7203        Opc == X86ISD::XOR ||
7204        Opc == X86ISD::AND))
7205     return true;
7206
7207   return false;
7208 }
7209
7210 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7211   bool addTest = true;
7212   SDValue Cond  = Op.getOperand(0);
7213   DebugLoc dl = Op.getDebugLoc();
7214   SDValue CC;
7215
7216   if (Cond.getOpcode() == ISD::SETCC) {
7217     SDValue NewCond = LowerSETCC(Cond, DAG);
7218     if (NewCond.getNode())
7219       Cond = NewCond;
7220   }
7221
7222   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
7223   SDValue Op1 = Op.getOperand(1);
7224   SDValue Op2 = Op.getOperand(2);
7225   if (Cond.getOpcode() == X86ISD::SETCC &&
7226       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
7227     SDValue Cmp = Cond.getOperand(1);
7228     if (Cmp.getOpcode() == X86ISD::CMP) {
7229       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
7230       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7231       ConstantSDNode *RHSC =
7232         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
7233       if (N1C && N1C->isAllOnesValue() &&
7234           N2C && N2C->isNullValue() &&
7235           RHSC && RHSC->isNullValue()) {
7236         SDValue CmpOp0 = Cmp.getOperand(0);
7237         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7238                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7239         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
7240                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7241       }
7242     }
7243   }
7244
7245   // Look pass (and (setcc_carry (cmp ...)), 1).
7246   if (Cond.getOpcode() == ISD::AND &&
7247       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7248     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7249     if (C && C->getAPIntValue() == 1)
7250       Cond = Cond.getOperand(0);
7251   }
7252
7253   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7254   // setting operand in place of the X86ISD::SETCC.
7255   if (Cond.getOpcode() == X86ISD::SETCC ||
7256       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7257     CC = Cond.getOperand(0);
7258
7259     SDValue Cmp = Cond.getOperand(1);
7260     unsigned Opc = Cmp.getOpcode();
7261     EVT VT = Op.getValueType();
7262
7263     bool IllegalFPCMov = false;
7264     if (VT.isFloatingPoint() && !VT.isVector() &&
7265         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7266       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7267
7268     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7269         Opc == X86ISD::BT) { // FIXME
7270       Cond = Cmp;
7271       addTest = false;
7272     }
7273   }
7274
7275   if (addTest) {
7276     // Look pass the truncate.
7277     if (Cond.getOpcode() == ISD::TRUNCATE)
7278       Cond = Cond.getOperand(0);
7279
7280     // We know the result of AND is compared against zero. Try to match
7281     // it to BT.
7282     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7283       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7284       if (NewSetCC.getNode()) {
7285         CC = NewSetCC.getOperand(0);
7286         Cond = NewSetCC.getOperand(1);
7287         addTest = false;
7288       }
7289     }
7290   }
7291
7292   if (addTest) {
7293     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7294     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7295   }
7296
7297   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7298   // condition is true.
7299   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
7300   SDValue Ops[] = { Op2, Op1, CC, Cond };
7301   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
7302 }
7303
7304 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7305 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7306 // from the AND / OR.
7307 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7308   Opc = Op.getOpcode();
7309   if (Opc != ISD::OR && Opc != ISD::AND)
7310     return false;
7311   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7312           Op.getOperand(0).hasOneUse() &&
7313           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7314           Op.getOperand(1).hasOneUse());
7315 }
7316
7317 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7318 // 1 and that the SETCC node has a single use.
7319 static bool isXor1OfSetCC(SDValue Op) {
7320   if (Op.getOpcode() != ISD::XOR)
7321     return false;
7322   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7323   if (N1C && N1C->getAPIntValue() == 1) {
7324     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7325       Op.getOperand(0).hasOneUse();
7326   }
7327   return false;
7328 }
7329
7330 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7331   bool addTest = true;
7332   SDValue Chain = Op.getOperand(0);
7333   SDValue Cond  = Op.getOperand(1);
7334   SDValue Dest  = Op.getOperand(2);
7335   DebugLoc dl = Op.getDebugLoc();
7336   SDValue CC;
7337
7338   if (Cond.getOpcode() == ISD::SETCC) {
7339     SDValue NewCond = LowerSETCC(Cond, DAG);
7340     if (NewCond.getNode())
7341       Cond = NewCond;
7342   }
7343 #if 0
7344   // FIXME: LowerXALUO doesn't handle these!!
7345   else if (Cond.getOpcode() == X86ISD::ADD  ||
7346            Cond.getOpcode() == X86ISD::SUB  ||
7347            Cond.getOpcode() == X86ISD::SMUL ||
7348            Cond.getOpcode() == X86ISD::UMUL)
7349     Cond = LowerXALUO(Cond, DAG);
7350 #endif
7351
7352   // Look pass (and (setcc_carry (cmp ...)), 1).
7353   if (Cond.getOpcode() == ISD::AND &&
7354       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7355     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7356     if (C && C->getAPIntValue() == 1)
7357       Cond = Cond.getOperand(0);
7358   }
7359
7360   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7361   // setting operand in place of the X86ISD::SETCC.
7362   if (Cond.getOpcode() == X86ISD::SETCC ||
7363       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7364     CC = Cond.getOperand(0);
7365
7366     SDValue Cmp = Cond.getOperand(1);
7367     unsigned Opc = Cmp.getOpcode();
7368     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7369     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7370       Cond = Cmp;
7371       addTest = false;
7372     } else {
7373       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7374       default: break;
7375       case X86::COND_O:
7376       case X86::COND_B:
7377         // These can only come from an arithmetic instruction with overflow,
7378         // e.g. SADDO, UADDO.
7379         Cond = Cond.getNode()->getOperand(1);
7380         addTest = false;
7381         break;
7382       }
7383     }
7384   } else {
7385     unsigned CondOpc;
7386     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7387       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7388       if (CondOpc == ISD::OR) {
7389         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7390         // two branches instead of an explicit OR instruction with a
7391         // separate test.
7392         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7393             isX86LogicalCmp(Cmp)) {
7394           CC = Cond.getOperand(0).getOperand(0);
7395           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7396                               Chain, Dest, CC, Cmp);
7397           CC = Cond.getOperand(1).getOperand(0);
7398           Cond = Cmp;
7399           addTest = false;
7400         }
7401       } else { // ISD::AND
7402         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7403         // two branches instead of an explicit AND instruction with a
7404         // separate test. However, we only do this if this block doesn't
7405         // have a fall-through edge, because this requires an explicit
7406         // jmp when the condition is false.
7407         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7408             isX86LogicalCmp(Cmp) &&
7409             Op.getNode()->hasOneUse()) {
7410           X86::CondCode CCode =
7411             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7412           CCode = X86::GetOppositeBranchCondition(CCode);
7413           CC = DAG.getConstant(CCode, MVT::i8);
7414           SDNode *User = *Op.getNode()->use_begin();
7415           // Look for an unconditional branch following this conditional branch.
7416           // We need this because we need to reverse the successors in order
7417           // to implement FCMP_OEQ.
7418           if (User->getOpcode() == ISD::BR) {
7419             SDValue FalseBB = User->getOperand(1);
7420             SDNode *NewBR =
7421               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7422             assert(NewBR == User);
7423             (void)NewBR;
7424             Dest = FalseBB;
7425
7426             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7427                                 Chain, Dest, CC, Cmp);
7428             X86::CondCode CCode =
7429               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7430             CCode = X86::GetOppositeBranchCondition(CCode);
7431             CC = DAG.getConstant(CCode, MVT::i8);
7432             Cond = Cmp;
7433             addTest = false;
7434           }
7435         }
7436       }
7437     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7438       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7439       // It should be transformed during dag combiner except when the condition
7440       // is set by a arithmetics with overflow node.
7441       X86::CondCode CCode =
7442         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7443       CCode = X86::GetOppositeBranchCondition(CCode);
7444       CC = DAG.getConstant(CCode, MVT::i8);
7445       Cond = Cond.getOperand(0).getOperand(1);
7446       addTest = false;
7447     }
7448   }
7449
7450   if (addTest) {
7451     // Look pass the truncate.
7452     if (Cond.getOpcode() == ISD::TRUNCATE)
7453       Cond = Cond.getOperand(0);
7454
7455     // We know the result of AND is compared against zero. Try to match
7456     // it to BT.
7457     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7458       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7459       if (NewSetCC.getNode()) {
7460         CC = NewSetCC.getOperand(0);
7461         Cond = NewSetCC.getOperand(1);
7462         addTest = false;
7463       }
7464     }
7465   }
7466
7467   if (addTest) {
7468     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7469     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7470   }
7471   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7472                      Chain, Dest, CC, Cond);
7473 }
7474
7475
7476 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7477 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7478 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7479 // that the guard pages used by the OS virtual memory manager are allocated in
7480 // correct sequence.
7481 SDValue
7482 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7483                                            SelectionDAG &DAG) const {
7484   assert(Subtarget->isTargetCygMing() &&
7485          "This should be used only on Cygwin/Mingw targets");
7486   DebugLoc dl = Op.getDebugLoc();
7487
7488   // Get the inputs.
7489   SDValue Chain = Op.getOperand(0);
7490   SDValue Size  = Op.getOperand(1);
7491   // FIXME: Ensure alignment here
7492
7493   SDValue Flag;
7494
7495   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7496
7497   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7498   Flag = Chain.getValue(1);
7499
7500   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7501
7502   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7503   Flag = Chain.getValue(1);
7504
7505   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7506
7507   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7508   return DAG.getMergeValues(Ops1, 2, dl);
7509 }
7510
7511 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7512   MachineFunction &MF = DAG.getMachineFunction();
7513   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7514
7515   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7516   DebugLoc DL = Op.getDebugLoc();
7517
7518   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
7519     // vastart just stores the address of the VarArgsFrameIndex slot into the
7520     // memory location argument.
7521     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7522                                    getPointerTy());
7523     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
7524                         MachinePointerInfo(SV), false, false, 0);
7525   }
7526
7527   // __va_list_tag:
7528   //   gp_offset         (0 - 6 * 8)
7529   //   fp_offset         (48 - 48 + 8 * 16)
7530   //   overflow_arg_area (point to parameters coming in memory).
7531   //   reg_save_area
7532   SmallVector<SDValue, 8> MemOps;
7533   SDValue FIN = Op.getOperand(1);
7534   // Store gp_offset
7535   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
7536                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7537                                                MVT::i32),
7538                                FIN, MachinePointerInfo(SV), false, false, 0);
7539   MemOps.push_back(Store);
7540
7541   // Store fp_offset
7542   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7543                     FIN, DAG.getIntPtrConstant(4));
7544   Store = DAG.getStore(Op.getOperand(0), DL,
7545                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7546                                        MVT::i32),
7547                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
7548   MemOps.push_back(Store);
7549
7550   // Store ptr to overflow_arg_area
7551   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7552                     FIN, DAG.getIntPtrConstant(4));
7553   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7554                                     getPointerTy());
7555   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
7556                        MachinePointerInfo(SV, 8),
7557                        false, false, 0);
7558   MemOps.push_back(Store);
7559
7560   // Store ptr to reg_save_area.
7561   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7562                     FIN, DAG.getIntPtrConstant(8));
7563   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7564                                     getPointerTy());
7565   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
7566                        MachinePointerInfo(SV, 16), false, false, 0);
7567   MemOps.push_back(Store);
7568   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
7569                      &MemOps[0], MemOps.size());
7570 }
7571
7572 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7573   assert(Subtarget->is64Bit() &&
7574          "LowerVAARG only handles 64-bit va_arg!");
7575   assert((Subtarget->isTargetLinux() ||
7576           Subtarget->isTargetDarwin()) &&
7577           "Unhandled target in LowerVAARG");
7578   assert(Op.getNode()->getNumOperands() == 4);
7579   SDValue Chain = Op.getOperand(0);
7580   SDValue SrcPtr = Op.getOperand(1);
7581   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7582   unsigned Align = Op.getConstantOperandVal(3);
7583   DebugLoc dl = Op.getDebugLoc();
7584
7585   EVT ArgVT = Op.getNode()->getValueType(0);
7586   const Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
7587   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
7588   uint8_t ArgMode;
7589
7590   // Decide which area this value should be read from.
7591   // TODO: Implement the AMD64 ABI in its entirety. This simple
7592   // selection mechanism works only for the basic types.
7593   if (ArgVT == MVT::f80) {
7594     llvm_unreachable("va_arg for f80 not yet implemented");
7595   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
7596     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
7597   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
7598     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
7599   } else {
7600     llvm_unreachable("Unhandled argument type in LowerVAARG");
7601   }
7602
7603   if (ArgMode == 2) {
7604     // Sanity Check: Make sure using fp_offset makes sense.
7605     const Function *Fn = DAG.getMachineFunction().getFunction();
7606     bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
7607     assert(!UseSoftFloat && !NoImplicitFloatOps && Subtarget->hasSSE1());
7608   }
7609
7610   // Insert VAARG_64 node into the DAG
7611   // VAARG_64 returns two values: Variable Argument Address, Chain
7612   SmallVector<SDValue, 11> InstOps;
7613   InstOps.push_back(Chain);
7614   InstOps.push_back(SrcPtr);
7615   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
7616   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
7617   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
7618   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
7619   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
7620                                           VTs, &InstOps[0], InstOps.size(),
7621                                           MVT::i64,
7622                                           MachinePointerInfo(SV),
7623                                           /*Align=*/0,
7624                                           /*Volatile=*/false,
7625                                           /*ReadMem=*/true,
7626                                           /*WriteMem=*/true);
7627   Chain = VAARG.getValue(1);
7628
7629   // Load the next argument and return it
7630   return DAG.getLoad(ArgVT, dl,
7631                      Chain,
7632                      VAARG,
7633                      MachinePointerInfo(),
7634                      false, false, 0);
7635 }
7636
7637 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7638   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7639   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7640   SDValue Chain = Op.getOperand(0);
7641   SDValue DstPtr = Op.getOperand(1);
7642   SDValue SrcPtr = Op.getOperand(2);
7643   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7644   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7645   DebugLoc DL = Op.getDebugLoc();
7646
7647   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
7648                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7649                        false,
7650                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
7651 }
7652
7653 SDValue
7654 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7655   DebugLoc dl = Op.getDebugLoc();
7656   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7657   switch (IntNo) {
7658   default: return SDValue();    // Don't custom lower most intrinsics.
7659   // Comparison intrinsics.
7660   case Intrinsic::x86_sse_comieq_ss:
7661   case Intrinsic::x86_sse_comilt_ss:
7662   case Intrinsic::x86_sse_comile_ss:
7663   case Intrinsic::x86_sse_comigt_ss:
7664   case Intrinsic::x86_sse_comige_ss:
7665   case Intrinsic::x86_sse_comineq_ss:
7666   case Intrinsic::x86_sse_ucomieq_ss:
7667   case Intrinsic::x86_sse_ucomilt_ss:
7668   case Intrinsic::x86_sse_ucomile_ss:
7669   case Intrinsic::x86_sse_ucomigt_ss:
7670   case Intrinsic::x86_sse_ucomige_ss:
7671   case Intrinsic::x86_sse_ucomineq_ss:
7672   case Intrinsic::x86_sse2_comieq_sd:
7673   case Intrinsic::x86_sse2_comilt_sd:
7674   case Intrinsic::x86_sse2_comile_sd:
7675   case Intrinsic::x86_sse2_comigt_sd:
7676   case Intrinsic::x86_sse2_comige_sd:
7677   case Intrinsic::x86_sse2_comineq_sd:
7678   case Intrinsic::x86_sse2_ucomieq_sd:
7679   case Intrinsic::x86_sse2_ucomilt_sd:
7680   case Intrinsic::x86_sse2_ucomile_sd:
7681   case Intrinsic::x86_sse2_ucomigt_sd:
7682   case Intrinsic::x86_sse2_ucomige_sd:
7683   case Intrinsic::x86_sse2_ucomineq_sd: {
7684     unsigned Opc = 0;
7685     ISD::CondCode CC = ISD::SETCC_INVALID;
7686     switch (IntNo) {
7687     default: break;
7688     case Intrinsic::x86_sse_comieq_ss:
7689     case Intrinsic::x86_sse2_comieq_sd:
7690       Opc = X86ISD::COMI;
7691       CC = ISD::SETEQ;
7692       break;
7693     case Intrinsic::x86_sse_comilt_ss:
7694     case Intrinsic::x86_sse2_comilt_sd:
7695       Opc = X86ISD::COMI;
7696       CC = ISD::SETLT;
7697       break;
7698     case Intrinsic::x86_sse_comile_ss:
7699     case Intrinsic::x86_sse2_comile_sd:
7700       Opc = X86ISD::COMI;
7701       CC = ISD::SETLE;
7702       break;
7703     case Intrinsic::x86_sse_comigt_ss:
7704     case Intrinsic::x86_sse2_comigt_sd:
7705       Opc = X86ISD::COMI;
7706       CC = ISD::SETGT;
7707       break;
7708     case Intrinsic::x86_sse_comige_ss:
7709     case Intrinsic::x86_sse2_comige_sd:
7710       Opc = X86ISD::COMI;
7711       CC = ISD::SETGE;
7712       break;
7713     case Intrinsic::x86_sse_comineq_ss:
7714     case Intrinsic::x86_sse2_comineq_sd:
7715       Opc = X86ISD::COMI;
7716       CC = ISD::SETNE;
7717       break;
7718     case Intrinsic::x86_sse_ucomieq_ss:
7719     case Intrinsic::x86_sse2_ucomieq_sd:
7720       Opc = X86ISD::UCOMI;
7721       CC = ISD::SETEQ;
7722       break;
7723     case Intrinsic::x86_sse_ucomilt_ss:
7724     case Intrinsic::x86_sse2_ucomilt_sd:
7725       Opc = X86ISD::UCOMI;
7726       CC = ISD::SETLT;
7727       break;
7728     case Intrinsic::x86_sse_ucomile_ss:
7729     case Intrinsic::x86_sse2_ucomile_sd:
7730       Opc = X86ISD::UCOMI;
7731       CC = ISD::SETLE;
7732       break;
7733     case Intrinsic::x86_sse_ucomigt_ss:
7734     case Intrinsic::x86_sse2_ucomigt_sd:
7735       Opc = X86ISD::UCOMI;
7736       CC = ISD::SETGT;
7737       break;
7738     case Intrinsic::x86_sse_ucomige_ss:
7739     case Intrinsic::x86_sse2_ucomige_sd:
7740       Opc = X86ISD::UCOMI;
7741       CC = ISD::SETGE;
7742       break;
7743     case Intrinsic::x86_sse_ucomineq_ss:
7744     case Intrinsic::x86_sse2_ucomineq_sd:
7745       Opc = X86ISD::UCOMI;
7746       CC = ISD::SETNE;
7747       break;
7748     }
7749
7750     SDValue LHS = Op.getOperand(1);
7751     SDValue RHS = Op.getOperand(2);
7752     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7753     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7754     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7755     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7756                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7757     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7758   }
7759   // ptest and testp intrinsics. The intrinsic these come from are designed to
7760   // return an integer value, not just an instruction so lower it to the ptest
7761   // or testp pattern and a setcc for the result.
7762   case Intrinsic::x86_sse41_ptestz:
7763   case Intrinsic::x86_sse41_ptestc:
7764   case Intrinsic::x86_sse41_ptestnzc:
7765   case Intrinsic::x86_avx_ptestz_256:
7766   case Intrinsic::x86_avx_ptestc_256:
7767   case Intrinsic::x86_avx_ptestnzc_256:
7768   case Intrinsic::x86_avx_vtestz_ps:
7769   case Intrinsic::x86_avx_vtestc_ps:
7770   case Intrinsic::x86_avx_vtestnzc_ps:
7771   case Intrinsic::x86_avx_vtestz_pd:
7772   case Intrinsic::x86_avx_vtestc_pd:
7773   case Intrinsic::x86_avx_vtestnzc_pd:
7774   case Intrinsic::x86_avx_vtestz_ps_256:
7775   case Intrinsic::x86_avx_vtestc_ps_256:
7776   case Intrinsic::x86_avx_vtestnzc_ps_256:
7777   case Intrinsic::x86_avx_vtestz_pd_256:
7778   case Intrinsic::x86_avx_vtestc_pd_256:
7779   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7780     bool IsTestPacked = false;
7781     unsigned X86CC = 0;
7782     switch (IntNo) {
7783     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7784     case Intrinsic::x86_avx_vtestz_ps:
7785     case Intrinsic::x86_avx_vtestz_pd:
7786     case Intrinsic::x86_avx_vtestz_ps_256:
7787     case Intrinsic::x86_avx_vtestz_pd_256:
7788       IsTestPacked = true; // Fallthrough
7789     case Intrinsic::x86_sse41_ptestz:
7790     case Intrinsic::x86_avx_ptestz_256:
7791       // ZF = 1
7792       X86CC = X86::COND_E;
7793       break;
7794     case Intrinsic::x86_avx_vtestc_ps:
7795     case Intrinsic::x86_avx_vtestc_pd:
7796     case Intrinsic::x86_avx_vtestc_ps_256:
7797     case Intrinsic::x86_avx_vtestc_pd_256:
7798       IsTestPacked = true; // Fallthrough
7799     case Intrinsic::x86_sse41_ptestc:
7800     case Intrinsic::x86_avx_ptestc_256:
7801       // CF = 1
7802       X86CC = X86::COND_B;
7803       break;
7804     case Intrinsic::x86_avx_vtestnzc_ps:
7805     case Intrinsic::x86_avx_vtestnzc_pd:
7806     case Intrinsic::x86_avx_vtestnzc_ps_256:
7807     case Intrinsic::x86_avx_vtestnzc_pd_256:
7808       IsTestPacked = true; // Fallthrough
7809     case Intrinsic::x86_sse41_ptestnzc:
7810     case Intrinsic::x86_avx_ptestnzc_256:
7811       // ZF and CF = 0
7812       X86CC = X86::COND_A;
7813       break;
7814     }
7815
7816     SDValue LHS = Op.getOperand(1);
7817     SDValue RHS = Op.getOperand(2);
7818     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7819     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7820     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7821     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7822     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7823   }
7824
7825   // Fix vector shift instructions where the last operand is a non-immediate
7826   // i32 value.
7827   case Intrinsic::x86_sse2_pslli_w:
7828   case Intrinsic::x86_sse2_pslli_d:
7829   case Intrinsic::x86_sse2_pslli_q:
7830   case Intrinsic::x86_sse2_psrli_w:
7831   case Intrinsic::x86_sse2_psrli_d:
7832   case Intrinsic::x86_sse2_psrli_q:
7833   case Intrinsic::x86_sse2_psrai_w:
7834   case Intrinsic::x86_sse2_psrai_d:
7835   case Intrinsic::x86_mmx_pslli_w:
7836   case Intrinsic::x86_mmx_pslli_d:
7837   case Intrinsic::x86_mmx_pslli_q:
7838   case Intrinsic::x86_mmx_psrli_w:
7839   case Intrinsic::x86_mmx_psrli_d:
7840   case Intrinsic::x86_mmx_psrli_q:
7841   case Intrinsic::x86_mmx_psrai_w:
7842   case Intrinsic::x86_mmx_psrai_d: {
7843     SDValue ShAmt = Op.getOperand(2);
7844     if (isa<ConstantSDNode>(ShAmt))
7845       return SDValue();
7846
7847     unsigned NewIntNo = 0;
7848     EVT ShAmtVT = MVT::v4i32;
7849     switch (IntNo) {
7850     case Intrinsic::x86_sse2_pslli_w:
7851       NewIntNo = Intrinsic::x86_sse2_psll_w;
7852       break;
7853     case Intrinsic::x86_sse2_pslli_d:
7854       NewIntNo = Intrinsic::x86_sse2_psll_d;
7855       break;
7856     case Intrinsic::x86_sse2_pslli_q:
7857       NewIntNo = Intrinsic::x86_sse2_psll_q;
7858       break;
7859     case Intrinsic::x86_sse2_psrli_w:
7860       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7861       break;
7862     case Intrinsic::x86_sse2_psrli_d:
7863       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7864       break;
7865     case Intrinsic::x86_sse2_psrli_q:
7866       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7867       break;
7868     case Intrinsic::x86_sse2_psrai_w:
7869       NewIntNo = Intrinsic::x86_sse2_psra_w;
7870       break;
7871     case Intrinsic::x86_sse2_psrai_d:
7872       NewIntNo = Intrinsic::x86_sse2_psra_d;
7873       break;
7874     default: {
7875       ShAmtVT = MVT::v2i32;
7876       switch (IntNo) {
7877       case Intrinsic::x86_mmx_pslli_w:
7878         NewIntNo = Intrinsic::x86_mmx_psll_w;
7879         break;
7880       case Intrinsic::x86_mmx_pslli_d:
7881         NewIntNo = Intrinsic::x86_mmx_psll_d;
7882         break;
7883       case Intrinsic::x86_mmx_pslli_q:
7884         NewIntNo = Intrinsic::x86_mmx_psll_q;
7885         break;
7886       case Intrinsic::x86_mmx_psrli_w:
7887         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7888         break;
7889       case Intrinsic::x86_mmx_psrli_d:
7890         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7891         break;
7892       case Intrinsic::x86_mmx_psrli_q:
7893         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7894         break;
7895       case Intrinsic::x86_mmx_psrai_w:
7896         NewIntNo = Intrinsic::x86_mmx_psra_w;
7897         break;
7898       case Intrinsic::x86_mmx_psrai_d:
7899         NewIntNo = Intrinsic::x86_mmx_psra_d;
7900         break;
7901       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7902       }
7903       break;
7904     }
7905     }
7906
7907     // The vector shift intrinsics with scalars uses 32b shift amounts but
7908     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7909     // to be zero.
7910     SDValue ShOps[4];
7911     ShOps[0] = ShAmt;
7912     ShOps[1] = DAG.getConstant(0, MVT::i32);
7913     if (ShAmtVT == MVT::v4i32) {
7914       ShOps[2] = DAG.getUNDEF(MVT::i32);
7915       ShOps[3] = DAG.getUNDEF(MVT::i32);
7916       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7917     } else {
7918       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7919 // FIXME this must be lowered to get rid of the invalid type.
7920     }
7921
7922     EVT VT = Op.getValueType();
7923     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7924     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7925                        DAG.getConstant(NewIntNo, MVT::i32),
7926                        Op.getOperand(1), ShAmt);
7927   }
7928   }
7929 }
7930
7931 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7932                                            SelectionDAG &DAG) const {
7933   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7934   MFI->setReturnAddressIsTaken(true);
7935
7936   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7937   DebugLoc dl = Op.getDebugLoc();
7938
7939   if (Depth > 0) {
7940     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7941     SDValue Offset =
7942       DAG.getConstant(TD->getPointerSize(),
7943                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7944     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7945                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7946                                    FrameAddr, Offset),
7947                        MachinePointerInfo(), false, false, 0);
7948   }
7949
7950   // Just load the return address.
7951   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7952   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7953                      RetAddrFI, MachinePointerInfo(), false, false, 0);
7954 }
7955
7956 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7957   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7958   MFI->setFrameAddressIsTaken(true);
7959
7960   EVT VT = Op.getValueType();
7961   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7962   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7963   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7964   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7965   while (Depth--)
7966     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
7967                             MachinePointerInfo(),
7968                             false, false, 0);
7969   return FrameAddr;
7970 }
7971
7972 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7973                                                      SelectionDAG &DAG) const {
7974   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7975 }
7976
7977 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7978   MachineFunction &MF = DAG.getMachineFunction();
7979   SDValue Chain     = Op.getOperand(0);
7980   SDValue Offset    = Op.getOperand(1);
7981   SDValue Handler   = Op.getOperand(2);
7982   DebugLoc dl       = Op.getDebugLoc();
7983
7984   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7985                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7986                                      getPointerTy());
7987   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7988
7989   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7990                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7991   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7992   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
7993                        false, false, 0);
7994   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7995   MF.getRegInfo().addLiveOut(StoreAddrReg);
7996
7997   return DAG.getNode(X86ISD::EH_RETURN, dl,
7998                      MVT::Other,
7999                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
8000 }
8001
8002 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
8003                                              SelectionDAG &DAG) const {
8004   SDValue Root = Op.getOperand(0);
8005   SDValue Trmp = Op.getOperand(1); // trampoline
8006   SDValue FPtr = Op.getOperand(2); // nested function
8007   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
8008   DebugLoc dl  = Op.getDebugLoc();
8009
8010   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8011
8012   if (Subtarget->is64Bit()) {
8013     SDValue OutChains[6];
8014
8015     // Large code-model.
8016     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
8017     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
8018
8019     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
8020     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
8021
8022     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
8023
8024     // Load the pointer to the nested function into R11.
8025     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
8026     SDValue Addr = Trmp;
8027     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8028                                 Addr, MachinePointerInfo(TrmpAddr),
8029                                 false, false, 0);
8030
8031     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8032                        DAG.getConstant(2, MVT::i64));
8033     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8034                                 MachinePointerInfo(TrmpAddr, 2),
8035                                 false, false, 2);
8036
8037     // Load the 'nest' parameter value into R10.
8038     // R10 is specified in X86CallingConv.td
8039     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8040     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8041                        DAG.getConstant(10, MVT::i64));
8042     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8043                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8044                                 false, false, 0);
8045
8046     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8047                        DAG.getConstant(12, MVT::i64));
8048     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8049                                 MachinePointerInfo(TrmpAddr, 12),
8050                                 false, false, 2);
8051
8052     // Jump to the nested function.
8053     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8054     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8055                        DAG.getConstant(20, MVT::i64));
8056     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8057                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8058                                 false, false, 0);
8059
8060     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8061     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8062                        DAG.getConstant(22, MVT::i64));
8063     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8064                                 MachinePointerInfo(TrmpAddr, 22),
8065                                 false, false, 0);
8066
8067     SDValue Ops[] =
8068       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8069     return DAG.getMergeValues(Ops, 2, dl);
8070   } else {
8071     const Function *Func =
8072       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8073     CallingConv::ID CC = Func->getCallingConv();
8074     unsigned NestReg;
8075
8076     switch (CC) {
8077     default:
8078       llvm_unreachable("Unsupported calling convention");
8079     case CallingConv::C:
8080     case CallingConv::X86_StdCall: {
8081       // Pass 'nest' parameter in ECX.
8082       // Must be kept in sync with X86CallingConv.td
8083       NestReg = X86::ECX;
8084
8085       // Check that ECX wasn't needed by an 'inreg' parameter.
8086       const FunctionType *FTy = Func->getFunctionType();
8087       const AttrListPtr &Attrs = Func->getAttributes();
8088
8089       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8090         unsigned InRegCount = 0;
8091         unsigned Idx = 1;
8092
8093         for (FunctionType::param_iterator I = FTy->param_begin(),
8094              E = FTy->param_end(); I != E; ++I, ++Idx)
8095           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8096             // FIXME: should only count parameters that are lowered to integers.
8097             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8098
8099         if (InRegCount > 2) {
8100           report_fatal_error("Nest register in use - reduce number of inreg"
8101                              " parameters!");
8102         }
8103       }
8104       break;
8105     }
8106     case CallingConv::X86_FastCall:
8107     case CallingConv::X86_ThisCall:
8108     case CallingConv::Fast:
8109       // Pass 'nest' parameter in EAX.
8110       // Must be kept in sync with X86CallingConv.td
8111       NestReg = X86::EAX;
8112       break;
8113     }
8114
8115     SDValue OutChains[4];
8116     SDValue Addr, Disp;
8117
8118     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8119                        DAG.getConstant(10, MVT::i32));
8120     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8121
8122     // This is storing the opcode for MOV32ri.
8123     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8124     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
8125     OutChains[0] = DAG.getStore(Root, dl,
8126                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8127                                 Trmp, MachinePointerInfo(TrmpAddr),
8128                                 false, false, 0);
8129
8130     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8131                        DAG.getConstant(1, MVT::i32));
8132     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8133                                 MachinePointerInfo(TrmpAddr, 1),
8134                                 false, false, 1);
8135
8136     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8137     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8138                        DAG.getConstant(5, MVT::i32));
8139     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8140                                 MachinePointerInfo(TrmpAddr, 5),
8141                                 false, false, 1);
8142
8143     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8144                        DAG.getConstant(6, MVT::i32));
8145     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8146                                 MachinePointerInfo(TrmpAddr, 6),
8147                                 false, false, 1);
8148
8149     SDValue Ops[] =
8150       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8151     return DAG.getMergeValues(Ops, 2, dl);
8152   }
8153 }
8154
8155 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8156                                             SelectionDAG &DAG) const {
8157   /*
8158    The rounding mode is in bits 11:10 of FPSR, and has the following
8159    settings:
8160      00 Round to nearest
8161      01 Round to -inf
8162      10 Round to +inf
8163      11 Round to 0
8164
8165   FLT_ROUNDS, on the other hand, expects the following:
8166     -1 Undefined
8167      0 Round to 0
8168      1 Round to nearest
8169      2 Round to +inf
8170      3 Round to -inf
8171
8172   To perform the conversion, we do:
8173     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8174   */
8175
8176   MachineFunction &MF = DAG.getMachineFunction();
8177   const TargetMachine &TM = MF.getTarget();
8178   const TargetFrameInfo &TFI = *TM.getFrameInfo();
8179   unsigned StackAlignment = TFI.getStackAlignment();
8180   EVT VT = Op.getValueType();
8181   DebugLoc DL = Op.getDebugLoc();
8182
8183   // Save FP Control Word to stack slot
8184   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8185   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8186
8187
8188   MachineMemOperand *MMO =
8189    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
8190                            MachineMemOperand::MOStore, 2, 2);
8191
8192   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
8193   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
8194                                           DAG.getVTList(MVT::Other),
8195                                           Ops, 2, MVT::i16, MMO);
8196
8197   // Load FP Control Word from stack slot
8198   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
8199                             MachinePointerInfo(), false, false, 0);
8200
8201   // Transform as necessary
8202   SDValue CWD1 =
8203     DAG.getNode(ISD::SRL, DL, MVT::i16,
8204                 DAG.getNode(ISD::AND, DL, MVT::i16,
8205                             CWD, DAG.getConstant(0x800, MVT::i16)),
8206                 DAG.getConstant(11, MVT::i8));
8207   SDValue CWD2 =
8208     DAG.getNode(ISD::SRL, DL, MVT::i16,
8209                 DAG.getNode(ISD::AND, DL, MVT::i16,
8210                             CWD, DAG.getConstant(0x400, MVT::i16)),
8211                 DAG.getConstant(9, MVT::i8));
8212
8213   SDValue RetVal =
8214     DAG.getNode(ISD::AND, DL, MVT::i16,
8215                 DAG.getNode(ISD::ADD, DL, MVT::i16,
8216                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
8217                             DAG.getConstant(1, MVT::i16)),
8218                 DAG.getConstant(3, MVT::i16));
8219
8220
8221   return DAG.getNode((VT.getSizeInBits() < 16 ?
8222                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
8223 }
8224
8225 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8226   EVT VT = Op.getValueType();
8227   EVT OpVT = VT;
8228   unsigned NumBits = VT.getSizeInBits();
8229   DebugLoc dl = Op.getDebugLoc();
8230
8231   Op = Op.getOperand(0);
8232   if (VT == MVT::i8) {
8233     // Zero extend to i32 since there is not an i8 bsr.
8234     OpVT = MVT::i32;
8235     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8236   }
8237
8238   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8239   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8240   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8241
8242   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8243   SDValue Ops[] = {
8244     Op,
8245     DAG.getConstant(NumBits+NumBits-1, OpVT),
8246     DAG.getConstant(X86::COND_E, MVT::i8),
8247     Op.getValue(1)
8248   };
8249   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8250
8251   // Finally xor with NumBits-1.
8252   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8253
8254   if (VT == MVT::i8)
8255     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8256   return Op;
8257 }
8258
8259 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8260   EVT VT = Op.getValueType();
8261   EVT OpVT = VT;
8262   unsigned NumBits = VT.getSizeInBits();
8263   DebugLoc dl = Op.getDebugLoc();
8264
8265   Op = Op.getOperand(0);
8266   if (VT == MVT::i8) {
8267     OpVT = MVT::i32;
8268     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8269   }
8270
8271   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8272   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8273   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8274
8275   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8276   SDValue Ops[] = {
8277     Op,
8278     DAG.getConstant(NumBits, OpVT),
8279     DAG.getConstant(X86::COND_E, MVT::i8),
8280     Op.getValue(1)
8281   };
8282   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8283
8284   if (VT == MVT::i8)
8285     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8286   return Op;
8287 }
8288
8289 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8290   EVT VT = Op.getValueType();
8291   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8292   DebugLoc dl = Op.getDebugLoc();
8293
8294   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8295   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8296   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8297   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8298   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8299   //
8300   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8301   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8302   //  return AloBlo + AloBhi + AhiBlo;
8303
8304   SDValue A = Op.getOperand(0);
8305   SDValue B = Op.getOperand(1);
8306
8307   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8308                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8309                        A, DAG.getConstant(32, MVT::i32));
8310   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8311                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8312                        B, DAG.getConstant(32, MVT::i32));
8313   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8314                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8315                        A, B);
8316   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8317                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8318                        A, Bhi);
8319   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8320                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8321                        Ahi, B);
8322   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8323                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8324                        AloBhi, DAG.getConstant(32, MVT::i32));
8325   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8326                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8327                        AhiBlo, DAG.getConstant(32, MVT::i32));
8328   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8329   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8330   return Res;
8331 }
8332
8333 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8334   EVT VT = Op.getValueType();
8335   DebugLoc dl = Op.getDebugLoc();
8336   SDValue R = Op.getOperand(0);
8337
8338   LLVMContext *Context = DAG.getContext();
8339
8340   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8341
8342   if (VT == MVT::v4i32) {
8343     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8344                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8345                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8346
8347     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8348
8349     std::vector<Constant*> CV(4, CI);
8350     Constant *C = ConstantVector::get(CV);
8351     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8352     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8353                                  MachinePointerInfo::getConstantPool(),
8354                                  false, false, 16);
8355
8356     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8357     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
8358     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8359     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8360   }
8361   if (VT == MVT::v16i8) {
8362     // a = a << 5;
8363     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8364                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8365                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8366
8367     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8368     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8369
8370     std::vector<Constant*> CVM1(16, CM1);
8371     std::vector<Constant*> CVM2(16, CM2);
8372     Constant *C = ConstantVector::get(CVM1);
8373     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8374     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8375                             MachinePointerInfo::getConstantPool(),
8376                             false, false, 16);
8377
8378     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8379     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8380     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8381                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8382                     DAG.getConstant(4, MVT::i32));
8383     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8384                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8385                     R, M, Op);
8386     // a += a
8387     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8388
8389     C = ConstantVector::get(CVM2);
8390     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8391     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8392                     MachinePointerInfo::getConstantPool(),
8393                     false, false, 16);
8394
8395     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8396     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8397     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8398                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8399                     DAG.getConstant(2, MVT::i32));
8400     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8401                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8402                     R, M, Op);
8403     // a += a
8404     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8405
8406     // return pblendv(r, r+r, a);
8407     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8408                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8409                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8410     return R;
8411   }
8412   return SDValue();
8413 }
8414
8415 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8416   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8417   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8418   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8419   // has only one use.
8420   SDNode *N = Op.getNode();
8421   SDValue LHS = N->getOperand(0);
8422   SDValue RHS = N->getOperand(1);
8423   unsigned BaseOp = 0;
8424   unsigned Cond = 0;
8425   DebugLoc dl = Op.getDebugLoc();
8426
8427   switch (Op.getOpcode()) {
8428   default: llvm_unreachable("Unknown ovf instruction!");
8429   case ISD::SADDO:
8430     // A subtract of one will be selected as a INC. Note that INC doesn't
8431     // set CF, so we can't do this for UADDO.
8432     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8433       if (C->getAPIntValue() == 1) {
8434         BaseOp = X86ISD::INC;
8435         Cond = X86::COND_O;
8436         break;
8437       }
8438     BaseOp = X86ISD::ADD;
8439     Cond = X86::COND_O;
8440     break;
8441   case ISD::UADDO:
8442     BaseOp = X86ISD::ADD;
8443     Cond = X86::COND_B;
8444     break;
8445   case ISD::SSUBO:
8446     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8447     // set CF, so we can't do this for USUBO.
8448     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8449       if (C->getAPIntValue() == 1) {
8450         BaseOp = X86ISD::DEC;
8451         Cond = X86::COND_O;
8452         break;
8453       }
8454     BaseOp = X86ISD::SUB;
8455     Cond = X86::COND_O;
8456     break;
8457   case ISD::USUBO:
8458     BaseOp = X86ISD::SUB;
8459     Cond = X86::COND_B;
8460     break;
8461   case ISD::SMULO:
8462     BaseOp = X86ISD::SMUL;
8463     Cond = X86::COND_O;
8464     break;
8465   case ISD::UMULO:
8466     BaseOp = X86ISD::UMUL;
8467     Cond = X86::COND_B;
8468     break;
8469   }
8470
8471   // Also sets EFLAGS.
8472   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8473   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8474
8475   SDValue SetCC =
8476     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8477                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8478
8479   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8480   return Sum;
8481 }
8482
8483 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8484   DebugLoc dl = Op.getDebugLoc();
8485
8486   if (!Subtarget->hasSSE2()) {
8487     SDValue Chain = Op.getOperand(0);
8488     SDValue Zero = DAG.getConstant(0,
8489                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8490     SDValue Ops[] = {
8491       DAG.getRegister(X86::ESP, MVT::i32), // Base
8492       DAG.getTargetConstant(1, MVT::i8),   // Scale
8493       DAG.getRegister(0, MVT::i32),        // Index
8494       DAG.getTargetConstant(0, MVT::i32),  // Disp
8495       DAG.getRegister(0, MVT::i32),        // Segment.
8496       Zero,
8497       Chain
8498     };
8499     SDNode *Res =
8500       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8501                           array_lengthof(Ops));
8502     return SDValue(Res, 0);
8503   }
8504
8505   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8506   if (!isDev)
8507     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8508
8509   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8510   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8511   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8512   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8513
8514   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8515   if (!Op1 && !Op2 && !Op3 && Op4)
8516     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8517
8518   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8519   if (Op1 && !Op2 && !Op3 && !Op4)
8520     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8521
8522   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8523   //           (MFENCE)>;
8524   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8525 }
8526
8527 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8528   EVT T = Op.getValueType();
8529   DebugLoc DL = Op.getDebugLoc();
8530   unsigned Reg = 0;
8531   unsigned size = 0;
8532   switch(T.getSimpleVT().SimpleTy) {
8533   default:
8534     assert(false && "Invalid value type!");
8535   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8536   case MVT::i16: Reg = X86::AX;  size = 2; break;
8537   case MVT::i32: Reg = X86::EAX; size = 4; break;
8538   case MVT::i64:
8539     assert(Subtarget->is64Bit() && "Node not type legal!");
8540     Reg = X86::RAX; size = 8;
8541     break;
8542   }
8543   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
8544                                     Op.getOperand(2), SDValue());
8545   SDValue Ops[] = { cpIn.getValue(0),
8546                     Op.getOperand(1),
8547                     Op.getOperand(3),
8548                     DAG.getTargetConstant(size, MVT::i8),
8549                     cpIn.getValue(1) };
8550   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8551   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
8552   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
8553                                            Ops, 5, T, MMO);
8554   SDValue cpOut =
8555     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
8556   return cpOut;
8557 }
8558
8559 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8560                                                  SelectionDAG &DAG) const {
8561   assert(Subtarget->is64Bit() && "Result not type legalized?");
8562   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8563   SDValue TheChain = Op.getOperand(0);
8564   DebugLoc dl = Op.getDebugLoc();
8565   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8566   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8567   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8568                                    rax.getValue(2));
8569   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8570                             DAG.getConstant(32, MVT::i8));
8571   SDValue Ops[] = {
8572     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8573     rdx.getValue(1)
8574   };
8575   return DAG.getMergeValues(Ops, 2, dl);
8576 }
8577
8578 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8579                                             SelectionDAG &DAG) const {
8580   EVT SrcVT = Op.getOperand(0).getValueType();
8581   EVT DstVT = Op.getValueType();
8582   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8583           Subtarget->hasMMX() && !DisableMMX) &&
8584          "Unexpected custom BIT_CONVERT");
8585   assert((DstVT == MVT::i64 ||
8586           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8587          "Unexpected custom BIT_CONVERT");
8588   // i64 <=> MMX conversions are Legal.
8589   if (SrcVT==MVT::i64 && DstVT.isVector())
8590     return Op;
8591   if (DstVT==MVT::i64 && SrcVT.isVector())
8592     return Op;
8593   // MMX <=> MMX conversions are Legal.
8594   if (SrcVT.isVector() && DstVT.isVector())
8595     return Op;
8596   // All other conversions need to be expanded.
8597   return SDValue();
8598 }
8599 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8600   SDNode *Node = Op.getNode();
8601   DebugLoc dl = Node->getDebugLoc();
8602   EVT T = Node->getValueType(0);
8603   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8604                               DAG.getConstant(0, T), Node->getOperand(2));
8605   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8606                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8607                        Node->getOperand(0),
8608                        Node->getOperand(1), negOp,
8609                        cast<AtomicSDNode>(Node)->getSrcValue(),
8610                        cast<AtomicSDNode>(Node)->getAlignment());
8611 }
8612
8613 /// LowerOperation - Provide custom lowering hooks for some operations.
8614 ///
8615 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8616   switch (Op.getOpcode()) {
8617   default: llvm_unreachable("Should not custom lower this!");
8618   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8619   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8620   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8621   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8622   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8623   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8624   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8625   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8626   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8627   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8628   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8629   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8630   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8631   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8632   case ISD::SHL_PARTS:
8633   case ISD::SRA_PARTS:
8634   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8635   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8636   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8637   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8638   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8639   case ISD::FABS:               return LowerFABS(Op, DAG);
8640   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8641   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8642   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8643   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8644   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8645   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8646   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8647   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8648   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8649   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8650   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8651   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8652   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8653   case ISD::FRAME_TO_ARGS_OFFSET:
8654                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8655   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8656   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8657   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8658   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8659   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8660   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8661   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8662   case ISD::SHL:                return LowerSHL(Op, DAG);
8663   case ISD::SADDO:
8664   case ISD::UADDO:
8665   case ISD::SSUBO:
8666   case ISD::USUBO:
8667   case ISD::SMULO:
8668   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8669   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8670   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8671   }
8672 }
8673
8674 void X86TargetLowering::
8675 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8676                         SelectionDAG &DAG, unsigned NewOp) const {
8677   EVT T = Node->getValueType(0);
8678   DebugLoc dl = Node->getDebugLoc();
8679   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8680
8681   SDValue Chain = Node->getOperand(0);
8682   SDValue In1 = Node->getOperand(1);
8683   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8684                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8685   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8686                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8687   SDValue Ops[] = { Chain, In1, In2L, In2H };
8688   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8689   SDValue Result =
8690     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8691                             cast<MemSDNode>(Node)->getMemOperand());
8692   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8693   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8694   Results.push_back(Result.getValue(2));
8695 }
8696
8697 /// ReplaceNodeResults - Replace a node with an illegal result type
8698 /// with a new node built out of custom code.
8699 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8700                                            SmallVectorImpl<SDValue>&Results,
8701                                            SelectionDAG &DAG) const {
8702   DebugLoc dl = N->getDebugLoc();
8703   switch (N->getOpcode()) {
8704   default:
8705     assert(false && "Do not know how to custom type legalize this operation!");
8706     return;
8707   case ISD::FP_TO_SINT: {
8708     std::pair<SDValue,SDValue> Vals =
8709         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8710     SDValue FIST = Vals.first, StackSlot = Vals.second;
8711     if (FIST.getNode() != 0) {
8712       EVT VT = N->getValueType(0);
8713       // Return a load from the stack slot.
8714       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
8715                                     MachinePointerInfo(), false, false, 0));
8716     }
8717     return;
8718   }
8719   case ISD::READCYCLECOUNTER: {
8720     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8721     SDValue TheChain = N->getOperand(0);
8722     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8723     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8724                                      rd.getValue(1));
8725     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8726                                      eax.getValue(2));
8727     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8728     SDValue Ops[] = { eax, edx };
8729     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8730     Results.push_back(edx.getValue(1));
8731     return;
8732   }
8733   case ISD::ATOMIC_CMP_SWAP: {
8734     EVT T = N->getValueType(0);
8735     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8736     SDValue cpInL, cpInH;
8737     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8738                         DAG.getConstant(0, MVT::i32));
8739     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8740                         DAG.getConstant(1, MVT::i32));
8741     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8742     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8743                              cpInL.getValue(1));
8744     SDValue swapInL, swapInH;
8745     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8746                           DAG.getConstant(0, MVT::i32));
8747     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8748                           DAG.getConstant(1, MVT::i32));
8749     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8750                                cpInH.getValue(1));
8751     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8752                                swapInL.getValue(1));
8753     SDValue Ops[] = { swapInH.getValue(0),
8754                       N->getOperand(1),
8755                       swapInH.getValue(1) };
8756     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8757     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
8758     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
8759                                              Ops, 3, T, MMO);
8760     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8761                                         MVT::i32, Result.getValue(1));
8762     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8763                                         MVT::i32, cpOutL.getValue(2));
8764     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8765     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8766     Results.push_back(cpOutH.getValue(1));
8767     return;
8768   }
8769   case ISD::ATOMIC_LOAD_ADD:
8770     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8771     return;
8772   case ISD::ATOMIC_LOAD_AND:
8773     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8774     return;
8775   case ISD::ATOMIC_LOAD_NAND:
8776     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8777     return;
8778   case ISD::ATOMIC_LOAD_OR:
8779     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8780     return;
8781   case ISD::ATOMIC_LOAD_SUB:
8782     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8783     return;
8784   case ISD::ATOMIC_LOAD_XOR:
8785     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8786     return;
8787   case ISD::ATOMIC_SWAP:
8788     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8789     return;
8790   }
8791 }
8792
8793 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8794   switch (Opcode) {
8795   default: return NULL;
8796   case X86ISD::BSF:                return "X86ISD::BSF";
8797   case X86ISD::BSR:                return "X86ISD::BSR";
8798   case X86ISD::SHLD:               return "X86ISD::SHLD";
8799   case X86ISD::SHRD:               return "X86ISD::SHRD";
8800   case X86ISD::FAND:               return "X86ISD::FAND";
8801   case X86ISD::FOR:                return "X86ISD::FOR";
8802   case X86ISD::FXOR:               return "X86ISD::FXOR";
8803   case X86ISD::FSRL:               return "X86ISD::FSRL";
8804   case X86ISD::FILD:               return "X86ISD::FILD";
8805   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8806   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8807   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8808   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8809   case X86ISD::FLD:                return "X86ISD::FLD";
8810   case X86ISD::FST:                return "X86ISD::FST";
8811   case X86ISD::CALL:               return "X86ISD::CALL";
8812   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8813   case X86ISD::BT:                 return "X86ISD::BT";
8814   case X86ISD::CMP:                return "X86ISD::CMP";
8815   case X86ISD::COMI:               return "X86ISD::COMI";
8816   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8817   case X86ISD::SETCC:              return "X86ISD::SETCC";
8818   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8819   case X86ISD::CMOV:               return "X86ISD::CMOV";
8820   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8821   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8822   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8823   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8824   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8825   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8826   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8827   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8828   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8829   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8830   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8831   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8832   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8833   case X86ISD::FMAX:               return "X86ISD::FMAX";
8834   case X86ISD::FMIN:               return "X86ISD::FMIN";
8835   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8836   case X86ISD::FRCP:               return "X86ISD::FRCP";
8837   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8838   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8839   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8840   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8841   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8842   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8843   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8844   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8845   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8846   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8847   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8848   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8849   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8850   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8851   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8852   case X86ISD::VSHL:               return "X86ISD::VSHL";
8853   case X86ISD::VSRL:               return "X86ISD::VSRL";
8854   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8855   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8856   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8857   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8858   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8859   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8860   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8861   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8862   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8863   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8864   case X86ISD::ADD:                return "X86ISD::ADD";
8865   case X86ISD::SUB:                return "X86ISD::SUB";
8866   case X86ISD::SMUL:               return "X86ISD::SMUL";
8867   case X86ISD::UMUL:               return "X86ISD::UMUL";
8868   case X86ISD::INC:                return "X86ISD::INC";
8869   case X86ISD::DEC:                return "X86ISD::DEC";
8870   case X86ISD::OR:                 return "X86ISD::OR";
8871   case X86ISD::XOR:                return "X86ISD::XOR";
8872   case X86ISD::AND:                return "X86ISD::AND";
8873   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8874   case X86ISD::PTEST:              return "X86ISD::PTEST";
8875   case X86ISD::TESTP:              return "X86ISD::TESTP";
8876   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8877   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8878   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8879   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8880   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8881   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8882   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8883   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8884   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8885   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8886   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8887   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8888   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8889   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8890   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8891   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8892   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8893   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8894   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8895   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8896   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8897   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8898   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8899   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8900   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8901   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8902   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8903   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8904   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8905   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8906   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8907   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8908   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8909   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8910   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
8911   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8912   }
8913 }
8914
8915 // isLegalAddressingMode - Return true if the addressing mode represented
8916 // by AM is legal for this target, for a load/store of the specified type.
8917 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8918                                               const Type *Ty) const {
8919   // X86 supports extremely general addressing modes.
8920   CodeModel::Model M = getTargetMachine().getCodeModel();
8921   Reloc::Model R = getTargetMachine().getRelocationModel();
8922
8923   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8924   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8925     return false;
8926
8927   if (AM.BaseGV) {
8928     unsigned GVFlags =
8929       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8930
8931     // If a reference to this global requires an extra load, we can't fold it.
8932     if (isGlobalStubReference(GVFlags))
8933       return false;
8934
8935     // If BaseGV requires a register for the PIC base, we cannot also have a
8936     // BaseReg specified.
8937     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8938       return false;
8939
8940     // If lower 4G is not available, then we must use rip-relative addressing.
8941     if ((M != CodeModel::Small || R != Reloc::Static) &&
8942         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8943       return false;
8944   }
8945
8946   switch (AM.Scale) {
8947   case 0:
8948   case 1:
8949   case 2:
8950   case 4:
8951   case 8:
8952     // These scales always work.
8953     break;
8954   case 3:
8955   case 5:
8956   case 9:
8957     // These scales are formed with basereg+scalereg.  Only accept if there is
8958     // no basereg yet.
8959     if (AM.HasBaseReg)
8960       return false;
8961     break;
8962   default:  // Other stuff never works.
8963     return false;
8964   }
8965
8966   return true;
8967 }
8968
8969
8970 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8971   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8972     return false;
8973   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8974   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8975   if (NumBits1 <= NumBits2)
8976     return false;
8977   return true;
8978 }
8979
8980 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8981   if (!VT1.isInteger() || !VT2.isInteger())
8982     return false;
8983   unsigned NumBits1 = VT1.getSizeInBits();
8984   unsigned NumBits2 = VT2.getSizeInBits();
8985   if (NumBits1 <= NumBits2)
8986     return false;
8987   return true;
8988 }
8989
8990 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8991   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8992   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8993 }
8994
8995 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8996   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8997   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8998 }
8999
9000 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
9001   // i16 instructions are longer (0x66 prefix) and potentially slower.
9002   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
9003 }
9004
9005 /// isShuffleMaskLegal - Targets can use this to indicate that they only
9006 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
9007 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
9008 /// are assumed to be legal.
9009 bool
9010 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
9011                                       EVT VT) const {
9012   // Very little shuffling can be done for 64-bit vectors right now.
9013   if (VT.getSizeInBits() == 64)
9014     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
9015
9016   // FIXME: pshufb, blends, shifts.
9017   return (VT.getVectorNumElements() == 2 ||
9018           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
9019           isMOVLMask(M, VT) ||
9020           isSHUFPMask(M, VT) ||
9021           isPSHUFDMask(M, VT) ||
9022           isPSHUFHWMask(M, VT) ||
9023           isPSHUFLWMask(M, VT) ||
9024           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
9025           isUNPCKLMask(M, VT) ||
9026           isUNPCKHMask(M, VT) ||
9027           isUNPCKL_v_undef_Mask(M, VT) ||
9028           isUNPCKH_v_undef_Mask(M, VT));
9029 }
9030
9031 bool
9032 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
9033                                           EVT VT) const {
9034   unsigned NumElts = VT.getVectorNumElements();
9035   // FIXME: This collection of masks seems suspect.
9036   if (NumElts == 2)
9037     return true;
9038   if (NumElts == 4 && VT.getSizeInBits() == 128) {
9039     return (isMOVLMask(Mask, VT)  ||
9040             isCommutedMOVLMask(Mask, VT, true) ||
9041             isSHUFPMask(Mask, VT) ||
9042             isCommutedSHUFPMask(Mask, VT));
9043   }
9044   return false;
9045 }
9046
9047 //===----------------------------------------------------------------------===//
9048 //                           X86 Scheduler Hooks
9049 //===----------------------------------------------------------------------===//
9050
9051 // private utility function
9052 MachineBasicBlock *
9053 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
9054                                                        MachineBasicBlock *MBB,
9055                                                        unsigned regOpc,
9056                                                        unsigned immOpc,
9057                                                        unsigned LoadOpc,
9058                                                        unsigned CXchgOpc,
9059                                                        unsigned notOpc,
9060                                                        unsigned EAXreg,
9061                                                        TargetRegisterClass *RC,
9062                                                        bool invSrc) const {
9063   // For the atomic bitwise operator, we generate
9064   //   thisMBB:
9065   //   newMBB:
9066   //     ld  t1 = [bitinstr.addr]
9067   //     op  t2 = t1, [bitinstr.val]
9068   //     mov EAX = t1
9069   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9070   //     bz  newMBB
9071   //     fallthrough -->nextMBB
9072   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9073   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9074   MachineFunction::iterator MBBIter = MBB;
9075   ++MBBIter;
9076
9077   /// First build the CFG
9078   MachineFunction *F = MBB->getParent();
9079   MachineBasicBlock *thisMBB = MBB;
9080   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9081   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9082   F->insert(MBBIter, newMBB);
9083   F->insert(MBBIter, nextMBB);
9084
9085   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9086   nextMBB->splice(nextMBB->begin(), thisMBB,
9087                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9088                   thisMBB->end());
9089   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9090
9091   // Update thisMBB to fall through to newMBB
9092   thisMBB->addSuccessor(newMBB);
9093
9094   // newMBB jumps to itself and fall through to nextMBB
9095   newMBB->addSuccessor(nextMBB);
9096   newMBB->addSuccessor(newMBB);
9097
9098   // Insert instructions into newMBB based on incoming instruction
9099   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9100          "unexpected number of operands");
9101   DebugLoc dl = bInstr->getDebugLoc();
9102   MachineOperand& destOper = bInstr->getOperand(0);
9103   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9104   int numArgs = bInstr->getNumOperands() - 1;
9105   for (int i=0; i < numArgs; ++i)
9106     argOpers[i] = &bInstr->getOperand(i+1);
9107
9108   // x86 address has 4 operands: base, index, scale, and displacement
9109   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9110   int valArgIndx = lastAddrIndx + 1;
9111
9112   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9113   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
9114   for (int i=0; i <= lastAddrIndx; ++i)
9115     (*MIB).addOperand(*argOpers[i]);
9116
9117   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
9118   if (invSrc) {
9119     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
9120   }
9121   else
9122     tt = t1;
9123
9124   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9125   assert((argOpers[valArgIndx]->isReg() ||
9126           argOpers[valArgIndx]->isImm()) &&
9127          "invalid operand");
9128   if (argOpers[valArgIndx]->isReg())
9129     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
9130   else
9131     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
9132   MIB.addReg(tt);
9133   (*MIB).addOperand(*argOpers[valArgIndx]);
9134
9135   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
9136   MIB.addReg(t1);
9137
9138   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
9139   for (int i=0; i <= lastAddrIndx; ++i)
9140     (*MIB).addOperand(*argOpers[i]);
9141   MIB.addReg(t2);
9142   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9143   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9144                     bInstr->memoperands_end());
9145
9146   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9147   MIB.addReg(EAXreg);
9148
9149   // insert branch
9150   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9151
9152   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9153   return nextMBB;
9154 }
9155
9156 // private utility function:  64 bit atomics on 32 bit host.
9157 MachineBasicBlock *
9158 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
9159                                                        MachineBasicBlock *MBB,
9160                                                        unsigned regOpcL,
9161                                                        unsigned regOpcH,
9162                                                        unsigned immOpcL,
9163                                                        unsigned immOpcH,
9164                                                        bool invSrc) const {
9165   // For the atomic bitwise operator, we generate
9166   //   thisMBB (instructions are in pairs, except cmpxchg8b)
9167   //     ld t1,t2 = [bitinstr.addr]
9168   //   newMBB:
9169   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
9170   //     op  t5, t6 <- out1, out2, [bitinstr.val]
9171   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
9172   //     mov ECX, EBX <- t5, t6
9173   //     mov EAX, EDX <- t1, t2
9174   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
9175   //     mov t3, t4 <- EAX, EDX
9176   //     bz  newMBB
9177   //     result in out1, out2
9178   //     fallthrough -->nextMBB
9179
9180   const TargetRegisterClass *RC = X86::GR32RegisterClass;
9181   const unsigned LoadOpc = X86::MOV32rm;
9182   const unsigned NotOpc = X86::NOT32r;
9183   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9184   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9185   MachineFunction::iterator MBBIter = MBB;
9186   ++MBBIter;
9187
9188   /// First build the CFG
9189   MachineFunction *F = MBB->getParent();
9190   MachineBasicBlock *thisMBB = MBB;
9191   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9192   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9193   F->insert(MBBIter, newMBB);
9194   F->insert(MBBIter, nextMBB);
9195
9196   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9197   nextMBB->splice(nextMBB->begin(), thisMBB,
9198                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9199                   thisMBB->end());
9200   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9201
9202   // Update thisMBB to fall through to newMBB
9203   thisMBB->addSuccessor(newMBB);
9204
9205   // newMBB jumps to itself and fall through to nextMBB
9206   newMBB->addSuccessor(nextMBB);
9207   newMBB->addSuccessor(newMBB);
9208
9209   DebugLoc dl = bInstr->getDebugLoc();
9210   // Insert instructions into newMBB based on incoming instruction
9211   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
9212   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
9213          "unexpected number of operands");
9214   MachineOperand& dest1Oper = bInstr->getOperand(0);
9215   MachineOperand& dest2Oper = bInstr->getOperand(1);
9216   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9217   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
9218     argOpers[i] = &bInstr->getOperand(i+2);
9219
9220     // We use some of the operands multiple times, so conservatively just
9221     // clear any kill flags that might be present.
9222     if (argOpers[i]->isReg() && argOpers[i]->isUse())
9223       argOpers[i]->setIsKill(false);
9224   }
9225
9226   // x86 address has 5 operands: base, index, scale, displacement, and segment.
9227   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9228
9229   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9230   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
9231   for (int i=0; i <= lastAddrIndx; ++i)
9232     (*MIB).addOperand(*argOpers[i]);
9233   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9234   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
9235   // add 4 to displacement.
9236   for (int i=0; i <= lastAddrIndx-2; ++i)
9237     (*MIB).addOperand(*argOpers[i]);
9238   MachineOperand newOp3 = *(argOpers[3]);
9239   if (newOp3.isImm())
9240     newOp3.setImm(newOp3.getImm()+4);
9241   else
9242     newOp3.setOffset(newOp3.getOffset()+4);
9243   (*MIB).addOperand(newOp3);
9244   (*MIB).addOperand(*argOpers[lastAddrIndx]);
9245
9246   // t3/4 are defined later, at the bottom of the loop
9247   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
9248   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
9249   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
9250     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
9251   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
9252     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
9253
9254   // The subsequent operations should be using the destination registers of
9255   //the PHI instructions.
9256   if (invSrc) {
9257     t1 = F->getRegInfo().createVirtualRegister(RC);
9258     t2 = F->getRegInfo().createVirtualRegister(RC);
9259     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
9260     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
9261   } else {
9262     t1 = dest1Oper.getReg();
9263     t2 = dest2Oper.getReg();
9264   }
9265
9266   int valArgIndx = lastAddrIndx + 1;
9267   assert((argOpers[valArgIndx]->isReg() ||
9268           argOpers[valArgIndx]->isImm()) &&
9269          "invalid operand");
9270   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9271   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9272   if (argOpers[valArgIndx]->isReg())
9273     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9274   else
9275     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9276   if (regOpcL != X86::MOV32rr)
9277     MIB.addReg(t1);
9278   (*MIB).addOperand(*argOpers[valArgIndx]);
9279   assert(argOpers[valArgIndx + 1]->isReg() ==
9280          argOpers[valArgIndx]->isReg());
9281   assert(argOpers[valArgIndx + 1]->isImm() ==
9282          argOpers[valArgIndx]->isImm());
9283   if (argOpers[valArgIndx + 1]->isReg())
9284     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9285   else
9286     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9287   if (regOpcH != X86::MOV32rr)
9288     MIB.addReg(t2);
9289   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9290
9291   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9292   MIB.addReg(t1);
9293   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9294   MIB.addReg(t2);
9295
9296   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9297   MIB.addReg(t5);
9298   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9299   MIB.addReg(t6);
9300
9301   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9302   for (int i=0; i <= lastAddrIndx; ++i)
9303     (*MIB).addOperand(*argOpers[i]);
9304
9305   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9306   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9307                     bInstr->memoperands_end());
9308
9309   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9310   MIB.addReg(X86::EAX);
9311   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9312   MIB.addReg(X86::EDX);
9313
9314   // insert branch
9315   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9316
9317   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9318   return nextMBB;
9319 }
9320
9321 // private utility function
9322 MachineBasicBlock *
9323 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9324                                                       MachineBasicBlock *MBB,
9325                                                       unsigned cmovOpc) const {
9326   // For the atomic min/max operator, we generate
9327   //   thisMBB:
9328   //   newMBB:
9329   //     ld t1 = [min/max.addr]
9330   //     mov t2 = [min/max.val]
9331   //     cmp  t1, t2
9332   //     cmov[cond] t2 = t1
9333   //     mov EAX = t1
9334   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9335   //     bz   newMBB
9336   //     fallthrough -->nextMBB
9337   //
9338   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9339   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9340   MachineFunction::iterator MBBIter = MBB;
9341   ++MBBIter;
9342
9343   /// First build the CFG
9344   MachineFunction *F = MBB->getParent();
9345   MachineBasicBlock *thisMBB = MBB;
9346   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9347   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9348   F->insert(MBBIter, newMBB);
9349   F->insert(MBBIter, nextMBB);
9350
9351   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9352   nextMBB->splice(nextMBB->begin(), thisMBB,
9353                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9354                   thisMBB->end());
9355   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9356
9357   // Update thisMBB to fall through to newMBB
9358   thisMBB->addSuccessor(newMBB);
9359
9360   // newMBB jumps to newMBB and fall through to nextMBB
9361   newMBB->addSuccessor(nextMBB);
9362   newMBB->addSuccessor(newMBB);
9363
9364   DebugLoc dl = mInstr->getDebugLoc();
9365   // Insert instructions into newMBB based on incoming instruction
9366   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9367          "unexpected number of operands");
9368   MachineOperand& destOper = mInstr->getOperand(0);
9369   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9370   int numArgs = mInstr->getNumOperands() - 1;
9371   for (int i=0; i < numArgs; ++i)
9372     argOpers[i] = &mInstr->getOperand(i+1);
9373
9374   // x86 address has 4 operands: base, index, scale, and displacement
9375   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9376   int valArgIndx = lastAddrIndx + 1;
9377
9378   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9379   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9380   for (int i=0; i <= lastAddrIndx; ++i)
9381     (*MIB).addOperand(*argOpers[i]);
9382
9383   // We only support register and immediate values
9384   assert((argOpers[valArgIndx]->isReg() ||
9385           argOpers[valArgIndx]->isImm()) &&
9386          "invalid operand");
9387
9388   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9389   if (argOpers[valArgIndx]->isReg())
9390     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9391   else
9392     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9393   (*MIB).addOperand(*argOpers[valArgIndx]);
9394
9395   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9396   MIB.addReg(t1);
9397
9398   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9399   MIB.addReg(t1);
9400   MIB.addReg(t2);
9401
9402   // Generate movc
9403   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9404   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9405   MIB.addReg(t2);
9406   MIB.addReg(t1);
9407
9408   // Cmp and exchange if none has modified the memory location
9409   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9410   for (int i=0; i <= lastAddrIndx; ++i)
9411     (*MIB).addOperand(*argOpers[i]);
9412   MIB.addReg(t3);
9413   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9414   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9415                     mInstr->memoperands_end());
9416
9417   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9418   MIB.addReg(X86::EAX);
9419
9420   // insert branch
9421   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9422
9423   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9424   return nextMBB;
9425 }
9426
9427 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9428 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9429 // in the .td file.
9430 MachineBasicBlock *
9431 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9432                             unsigned numArgs, bool memArg) const {
9433
9434   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9435          "Target must have SSE4.2 or AVX features enabled");
9436
9437   DebugLoc dl = MI->getDebugLoc();
9438   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9439
9440   unsigned Opc;
9441
9442   if (!Subtarget->hasAVX()) {
9443     if (memArg)
9444       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9445     else
9446       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9447   } else {
9448     if (memArg)
9449       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9450     else
9451       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9452   }
9453
9454   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
9455
9456   for (unsigned i = 0; i < numArgs; ++i) {
9457     MachineOperand &Op = MI->getOperand(i+1);
9458
9459     if (!(Op.isReg() && Op.isImplicit()))
9460       MIB.addOperand(Op);
9461   }
9462
9463   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9464     .addReg(X86::XMM0);
9465
9466   MI->eraseFromParent();
9467
9468   return BB;
9469 }
9470
9471 MachineBasicBlock *
9472 X86TargetLowering::EmitVAARG64WithCustomInserter(
9473                    MachineInstr *MI,
9474                    MachineBasicBlock *MBB) const {
9475   // Emit va_arg instruction on X86-64.
9476
9477   // Operands to this pseudo-instruction:
9478   // 0  ) Output        : destination address (reg)
9479   // 1-5) Input         : va_list address (addr, i64mem)
9480   // 6  ) ArgSize       : Size (in bytes) of vararg type
9481   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
9482   // 8  ) Align         : Alignment of type
9483   // 9  ) EFLAGS (implicit-def)
9484
9485   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
9486   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
9487
9488   unsigned DestReg = MI->getOperand(0).getReg();
9489   MachineOperand &Base = MI->getOperand(1);
9490   MachineOperand &Scale = MI->getOperand(2);
9491   MachineOperand &Index = MI->getOperand(3);
9492   MachineOperand &Disp = MI->getOperand(4);
9493   MachineOperand &Segment = MI->getOperand(5);
9494   unsigned ArgSize = MI->getOperand(6).getImm();
9495   unsigned ArgMode = MI->getOperand(7).getImm();
9496   unsigned Align = MI->getOperand(8).getImm();
9497
9498   // Memory Reference
9499   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
9500   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
9501   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
9502
9503   // Machine Information
9504   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9505   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
9506   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
9507   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
9508   DebugLoc DL = MI->getDebugLoc();
9509
9510   // struct va_list {
9511   //   i32   gp_offset
9512   //   i32   fp_offset
9513   //   i64   overflow_area (address)
9514   //   i64   reg_save_area (address)
9515   // }
9516   // sizeof(va_list) = 24
9517   // alignment(va_list) = 8
9518
9519   unsigned TotalNumIntRegs = 6;
9520   unsigned TotalNumXMMRegs = 8;
9521   bool UseGPOffset = (ArgMode == 1);
9522   bool UseFPOffset = (ArgMode == 2);
9523   unsigned MaxOffset = TotalNumIntRegs * 8 +
9524                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
9525
9526   /* Align ArgSize to a multiple of 8 */
9527   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
9528   bool NeedsAlign = (Align > 8);
9529
9530   MachineBasicBlock *thisMBB = MBB;
9531   MachineBasicBlock *overflowMBB;
9532   MachineBasicBlock *offsetMBB;
9533   MachineBasicBlock *endMBB;
9534
9535   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
9536   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
9537   unsigned OffsetReg = 0;
9538
9539   if (!UseGPOffset && !UseFPOffset) {
9540     // If we only pull from the overflow region, we don't create a branch.
9541     // We don't need to alter control flow.
9542     OffsetDestReg = 0; // unused
9543     OverflowDestReg = DestReg;
9544
9545     offsetMBB = NULL;
9546     overflowMBB = thisMBB;
9547     endMBB = thisMBB;
9548   } else {
9549     // First emit code to check if gp_offset (or fp_offset) is below the bound.
9550     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
9551     // If not, pull from overflow_area. (branch to overflowMBB)
9552     //
9553     //       thisMBB
9554     //         |     .
9555     //         |        .
9556     //     offsetMBB   overflowMBB
9557     //         |        .
9558     //         |     .
9559     //        endMBB
9560
9561     // Registers for the PHI in endMBB
9562     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
9563     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
9564
9565     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9566     MachineFunction *MF = MBB->getParent();
9567     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
9568     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
9569     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
9570
9571     MachineFunction::iterator MBBIter = MBB;
9572     ++MBBIter;
9573
9574     // Insert the new basic blocks
9575     MF->insert(MBBIter, offsetMBB);
9576     MF->insert(MBBIter, overflowMBB);
9577     MF->insert(MBBIter, endMBB);
9578
9579     // Transfer the remainder of MBB and its successor edges to endMBB.
9580     endMBB->splice(endMBB->begin(), thisMBB,
9581                     llvm::next(MachineBasicBlock::iterator(MI)),
9582                     thisMBB->end());
9583     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9584
9585     // Make offsetMBB and overflowMBB successors of thisMBB
9586     thisMBB->addSuccessor(offsetMBB);
9587     thisMBB->addSuccessor(overflowMBB);
9588
9589     // endMBB is a successor of both offsetMBB and overflowMBB
9590     offsetMBB->addSuccessor(endMBB);
9591     overflowMBB->addSuccessor(endMBB);
9592
9593     // Load the offset value into a register
9594     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
9595     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
9596       .addOperand(Base)
9597       .addOperand(Scale)
9598       .addOperand(Index)
9599       .addDisp(Disp, UseFPOffset ? 4 : 0)
9600       .addOperand(Segment)
9601       .setMemRefs(MMOBegin, MMOEnd);
9602
9603     // Check if there is enough room left to pull this argument.
9604     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
9605       .addReg(OffsetReg)
9606       .addImm(MaxOffset + 8 - ArgSizeA8);
9607
9608     // Branch to "overflowMBB" if offset >= max
9609     // Fall through to "offsetMBB" otherwise
9610     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
9611       .addMBB(overflowMBB);
9612   }
9613
9614   // In offsetMBB, emit code to use the reg_save_area.
9615   if (offsetMBB) {
9616     assert(OffsetReg != 0);
9617
9618     // Read the reg_save_area address.
9619     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
9620     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
9621       .addOperand(Base)
9622       .addOperand(Scale)
9623       .addOperand(Index)
9624       .addDisp(Disp, 16)
9625       .addOperand(Segment)
9626       .setMemRefs(MMOBegin, MMOEnd);
9627
9628     // Zero-extend the offset
9629     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
9630       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
9631         .addImm(0)
9632         .addReg(OffsetReg)
9633         .addImm(X86::sub_32bit);
9634
9635     // Add the offset to the reg_save_area to get the final address.
9636     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
9637       .addReg(OffsetReg64)
9638       .addReg(RegSaveReg);
9639
9640     // Compute the offset for the next argument
9641     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
9642     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
9643       .addReg(OffsetReg)
9644       .addImm(UseFPOffset ? 16 : 8);
9645
9646     // Store it back into the va_list.
9647     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
9648       .addOperand(Base)
9649       .addOperand(Scale)
9650       .addOperand(Index)
9651       .addDisp(Disp, UseFPOffset ? 4 : 0)
9652       .addOperand(Segment)
9653       .addReg(NextOffsetReg)
9654       .setMemRefs(MMOBegin, MMOEnd);
9655
9656     // Jump to endMBB
9657     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
9658       .addMBB(endMBB);
9659   }
9660
9661   //
9662   // Emit code to use overflow area
9663   //
9664
9665   // Load the overflow_area address into a register.
9666   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
9667   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
9668     .addOperand(Base)
9669     .addOperand(Scale)
9670     .addOperand(Index)
9671     .addDisp(Disp, 8)
9672     .addOperand(Segment)
9673     .setMemRefs(MMOBegin, MMOEnd);
9674
9675   // If we need to align it, do so. Otherwise, just copy the address
9676   // to OverflowDestReg.
9677   if (NeedsAlign) {
9678     // Align the overflow address
9679     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
9680     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
9681
9682     // aligned_addr = (addr + (align-1)) & ~(align-1)
9683     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
9684       .addReg(OverflowAddrReg)
9685       .addImm(Align-1);
9686
9687     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
9688       .addReg(TmpReg)
9689       .addImm(~(uint64_t)(Align-1));
9690   } else {
9691     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
9692       .addReg(OverflowAddrReg);
9693   }
9694
9695   // Compute the next overflow address after this argument.
9696   // (the overflow address should be kept 8-byte aligned)
9697   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
9698   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
9699     .addReg(OverflowDestReg)
9700     .addImm(ArgSizeA8);
9701
9702   // Store the new overflow address.
9703   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
9704     .addOperand(Base)
9705     .addOperand(Scale)
9706     .addOperand(Index)
9707     .addDisp(Disp, 8)
9708     .addOperand(Segment)
9709     .addReg(NextAddrReg)
9710     .setMemRefs(MMOBegin, MMOEnd);
9711
9712   // If we branched, emit the PHI to the front of endMBB.
9713   if (offsetMBB) {
9714     BuildMI(*endMBB, endMBB->begin(), DL,
9715             TII->get(X86::PHI), DestReg)
9716       .addReg(OffsetDestReg).addMBB(offsetMBB)
9717       .addReg(OverflowDestReg).addMBB(overflowMBB);
9718   }
9719
9720   // Erase the pseudo instruction
9721   MI->eraseFromParent();
9722
9723   return endMBB;
9724 }
9725
9726 MachineBasicBlock *
9727 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9728                                                  MachineInstr *MI,
9729                                                  MachineBasicBlock *MBB) const {
9730   // Emit code to save XMM registers to the stack. The ABI says that the
9731   // number of registers to save is given in %al, so it's theoretically
9732   // possible to do an indirect jump trick to avoid saving all of them,
9733   // however this code takes a simpler approach and just executes all
9734   // of the stores if %al is non-zero. It's less code, and it's probably
9735   // easier on the hardware branch predictor, and stores aren't all that
9736   // expensive anyway.
9737
9738   // Create the new basic blocks. One block contains all the XMM stores,
9739   // and one block is the final destination regardless of whether any
9740   // stores were performed.
9741   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9742   MachineFunction *F = MBB->getParent();
9743   MachineFunction::iterator MBBIter = MBB;
9744   ++MBBIter;
9745   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9746   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9747   F->insert(MBBIter, XMMSaveMBB);
9748   F->insert(MBBIter, EndMBB);
9749
9750   // Transfer the remainder of MBB and its successor edges to EndMBB.
9751   EndMBB->splice(EndMBB->begin(), MBB,
9752                  llvm::next(MachineBasicBlock::iterator(MI)),
9753                  MBB->end());
9754   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9755
9756   // The original block will now fall through to the XMM save block.
9757   MBB->addSuccessor(XMMSaveMBB);
9758   // The XMMSaveMBB will fall through to the end block.
9759   XMMSaveMBB->addSuccessor(EndMBB);
9760
9761   // Now add the instructions.
9762   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9763   DebugLoc DL = MI->getDebugLoc();
9764
9765   unsigned CountReg = MI->getOperand(0).getReg();
9766   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9767   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9768
9769   if (!Subtarget->isTargetWin64()) {
9770     // If %al is 0, branch around the XMM save block.
9771     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9772     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9773     MBB->addSuccessor(EndMBB);
9774   }
9775
9776   // In the XMM save block, save all the XMM argument registers.
9777   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9778     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9779     MachineMemOperand *MMO =
9780       F->getMachineMemOperand(
9781           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
9782         MachineMemOperand::MOStore,
9783         /*Size=*/16, /*Align=*/16);
9784     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9785       .addFrameIndex(RegSaveFrameIndex)
9786       .addImm(/*Scale=*/1)
9787       .addReg(/*IndexReg=*/0)
9788       .addImm(/*Disp=*/Offset)
9789       .addReg(/*Segment=*/0)
9790       .addReg(MI->getOperand(i).getReg())
9791       .addMemOperand(MMO);
9792   }
9793
9794   MI->eraseFromParent();   // The pseudo instruction is gone now.
9795
9796   return EndMBB;
9797 }
9798
9799 MachineBasicBlock *
9800 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9801                                      MachineBasicBlock *BB) const {
9802   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9803   DebugLoc DL = MI->getDebugLoc();
9804
9805   // To "insert" a SELECT_CC instruction, we actually have to insert the
9806   // diamond control-flow pattern.  The incoming instruction knows the
9807   // destination vreg to set, the condition code register to branch on, the
9808   // true/false values to select between, and a branch opcode to use.
9809   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9810   MachineFunction::iterator It = BB;
9811   ++It;
9812
9813   //  thisMBB:
9814   //  ...
9815   //   TrueVal = ...
9816   //   cmpTY ccX, r1, r2
9817   //   bCC copy1MBB
9818   //   fallthrough --> copy0MBB
9819   MachineBasicBlock *thisMBB = BB;
9820   MachineFunction *F = BB->getParent();
9821   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9822   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9823   F->insert(It, copy0MBB);
9824   F->insert(It, sinkMBB);
9825
9826   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9827   // live into the sink and copy blocks.
9828   const MachineFunction *MF = BB->getParent();
9829   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9830   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9831
9832   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9833     const MachineOperand &MO = MI->getOperand(I);
9834     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9835     unsigned Reg = MO.getReg();
9836     if (Reg != X86::EFLAGS) continue;
9837     copy0MBB->addLiveIn(Reg);
9838     sinkMBB->addLiveIn(Reg);
9839   }
9840
9841   // Transfer the remainder of BB and its successor edges to sinkMBB.
9842   sinkMBB->splice(sinkMBB->begin(), BB,
9843                   llvm::next(MachineBasicBlock::iterator(MI)),
9844                   BB->end());
9845   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9846
9847   // Add the true and fallthrough blocks as its successors.
9848   BB->addSuccessor(copy0MBB);
9849   BB->addSuccessor(sinkMBB);
9850
9851   // Create the conditional branch instruction.
9852   unsigned Opc =
9853     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9854   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9855
9856   //  copy0MBB:
9857   //   %FalseValue = ...
9858   //   # fallthrough to sinkMBB
9859   copy0MBB->addSuccessor(sinkMBB);
9860
9861   //  sinkMBB:
9862   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9863   //  ...
9864   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9865           TII->get(X86::PHI), MI->getOperand(0).getReg())
9866     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9867     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9868
9869   MI->eraseFromParent();   // The pseudo instruction is gone now.
9870   return sinkMBB;
9871 }
9872
9873 MachineBasicBlock *
9874 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9875                                           MachineBasicBlock *BB) const {
9876   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9877   DebugLoc DL = MI->getDebugLoc();
9878
9879   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9880   // non-trivial part is impdef of ESP.
9881   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9882   // mingw-w64.
9883
9884   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9885     .addExternalSymbol("_alloca")
9886     .addReg(X86::EAX, RegState::Implicit)
9887     .addReg(X86::ESP, RegState::Implicit)
9888     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9889     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9890     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9891
9892   MI->eraseFromParent();   // The pseudo instruction is gone now.
9893   return BB;
9894 }
9895
9896 MachineBasicBlock *
9897 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9898                                       MachineBasicBlock *BB) const {
9899   // This is pretty easy.  We're taking the value that we received from
9900   // our load from the relocation, sticking it in either RDI (x86-64)
9901   // or EAX and doing an indirect call.  The return value will then
9902   // be in the normal return register.
9903   const X86InstrInfo *TII
9904     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9905   DebugLoc DL = MI->getDebugLoc();
9906   MachineFunction *F = BB->getParent();
9907
9908   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
9909   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9910
9911   if (Subtarget->is64Bit()) {
9912     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9913                                       TII->get(X86::MOV64rm), X86::RDI)
9914     .addReg(X86::RIP)
9915     .addImm(0).addReg(0)
9916     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9917                       MI->getOperand(3).getTargetFlags())
9918     .addReg(0);
9919     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
9920     addDirectMem(MIB, X86::RDI);
9921   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9922     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9923                                       TII->get(X86::MOV32rm), X86::EAX)
9924     .addReg(0)
9925     .addImm(0).addReg(0)
9926     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9927                       MI->getOperand(3).getTargetFlags())
9928     .addReg(0);
9929     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9930     addDirectMem(MIB, X86::EAX);
9931   } else {
9932     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9933                                       TII->get(X86::MOV32rm), X86::EAX)
9934     .addReg(TII->getGlobalBaseReg(F))
9935     .addImm(0).addReg(0)
9936     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9937                       MI->getOperand(3).getTargetFlags())
9938     .addReg(0);
9939     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9940     addDirectMem(MIB, X86::EAX);
9941   }
9942
9943   MI->eraseFromParent(); // The pseudo instruction is gone now.
9944   return BB;
9945 }
9946
9947 MachineBasicBlock *
9948 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9949                                                MachineBasicBlock *BB) const {
9950   switch (MI->getOpcode()) {
9951   default: assert(false && "Unexpected instr type to insert");
9952   case X86::MINGW_ALLOCA:
9953     return EmitLoweredMingwAlloca(MI, BB);
9954   case X86::TLSCall_32:
9955   case X86::TLSCall_64:
9956     return EmitLoweredTLSCall(MI, BB);
9957   case X86::CMOV_GR8:
9958   case X86::CMOV_FR32:
9959   case X86::CMOV_FR64:
9960   case X86::CMOV_V4F32:
9961   case X86::CMOV_V2F64:
9962   case X86::CMOV_V2I64:
9963   case X86::CMOV_GR16:
9964   case X86::CMOV_GR32:
9965   case X86::CMOV_RFP32:
9966   case X86::CMOV_RFP64:
9967   case X86::CMOV_RFP80:
9968     return EmitLoweredSelect(MI, BB);
9969
9970   case X86::FP32_TO_INT16_IN_MEM:
9971   case X86::FP32_TO_INT32_IN_MEM:
9972   case X86::FP32_TO_INT64_IN_MEM:
9973   case X86::FP64_TO_INT16_IN_MEM:
9974   case X86::FP64_TO_INT32_IN_MEM:
9975   case X86::FP64_TO_INT64_IN_MEM:
9976   case X86::FP80_TO_INT16_IN_MEM:
9977   case X86::FP80_TO_INT32_IN_MEM:
9978   case X86::FP80_TO_INT64_IN_MEM: {
9979     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9980     DebugLoc DL = MI->getDebugLoc();
9981
9982     // Change the floating point control register to use "round towards zero"
9983     // mode when truncating to an integer value.
9984     MachineFunction *F = BB->getParent();
9985     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9986     addFrameReference(BuildMI(*BB, MI, DL,
9987                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9988
9989     // Load the old value of the high byte of the control word...
9990     unsigned OldCW =
9991       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9992     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9993                       CWFrameIdx);
9994
9995     // Set the high part to be round to zero...
9996     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9997       .addImm(0xC7F);
9998
9999     // Reload the modified control word now...
10000     addFrameReference(BuildMI(*BB, MI, DL,
10001                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10002
10003     // Restore the memory image of control word to original value
10004     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
10005       .addReg(OldCW);
10006
10007     // Get the X86 opcode to use.
10008     unsigned Opc;
10009     switch (MI->getOpcode()) {
10010     default: llvm_unreachable("illegal opcode!");
10011     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
10012     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
10013     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
10014     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
10015     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
10016     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
10017     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
10018     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
10019     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
10020     }
10021
10022     X86AddressMode AM;
10023     MachineOperand &Op = MI->getOperand(0);
10024     if (Op.isReg()) {
10025       AM.BaseType = X86AddressMode::RegBase;
10026       AM.Base.Reg = Op.getReg();
10027     } else {
10028       AM.BaseType = X86AddressMode::FrameIndexBase;
10029       AM.Base.FrameIndex = Op.getIndex();
10030     }
10031     Op = MI->getOperand(1);
10032     if (Op.isImm())
10033       AM.Scale = Op.getImm();
10034     Op = MI->getOperand(2);
10035     if (Op.isImm())
10036       AM.IndexReg = Op.getImm();
10037     Op = MI->getOperand(3);
10038     if (Op.isGlobal()) {
10039       AM.GV = Op.getGlobal();
10040     } else {
10041       AM.Disp = Op.getImm();
10042     }
10043     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
10044                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
10045
10046     // Reload the original control word now.
10047     addFrameReference(BuildMI(*BB, MI, DL,
10048                               TII->get(X86::FLDCW16m)), CWFrameIdx);
10049
10050     MI->eraseFromParent();   // The pseudo instruction is gone now.
10051     return BB;
10052   }
10053     // String/text processing lowering.
10054   case X86::PCMPISTRM128REG:
10055   case X86::VPCMPISTRM128REG:
10056     return EmitPCMP(MI, BB, 3, false /* in-mem */);
10057   case X86::PCMPISTRM128MEM:
10058   case X86::VPCMPISTRM128MEM:
10059     return EmitPCMP(MI, BB, 3, true /* in-mem */);
10060   case X86::PCMPESTRM128REG:
10061   case X86::VPCMPESTRM128REG:
10062     return EmitPCMP(MI, BB, 5, false /* in mem */);
10063   case X86::PCMPESTRM128MEM:
10064   case X86::VPCMPESTRM128MEM:
10065     return EmitPCMP(MI, BB, 5, true /* in mem */);
10066
10067     // Atomic Lowering.
10068   case X86::ATOMAND32:
10069     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10070                                                X86::AND32ri, X86::MOV32rm,
10071                                                X86::LCMPXCHG32,
10072                                                X86::NOT32r, X86::EAX,
10073                                                X86::GR32RegisterClass);
10074   case X86::ATOMOR32:
10075     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
10076                                                X86::OR32ri, X86::MOV32rm,
10077                                                X86::LCMPXCHG32,
10078                                                X86::NOT32r, X86::EAX,
10079                                                X86::GR32RegisterClass);
10080   case X86::ATOMXOR32:
10081     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
10082                                                X86::XOR32ri, X86::MOV32rm,
10083                                                X86::LCMPXCHG32,
10084                                                X86::NOT32r, X86::EAX,
10085                                                X86::GR32RegisterClass);
10086   case X86::ATOMNAND32:
10087     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
10088                                                X86::AND32ri, X86::MOV32rm,
10089                                                X86::LCMPXCHG32,
10090                                                X86::NOT32r, X86::EAX,
10091                                                X86::GR32RegisterClass, true);
10092   case X86::ATOMMIN32:
10093     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
10094   case X86::ATOMMAX32:
10095     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
10096   case X86::ATOMUMIN32:
10097     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
10098   case X86::ATOMUMAX32:
10099     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
10100
10101   case X86::ATOMAND16:
10102     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10103                                                X86::AND16ri, X86::MOV16rm,
10104                                                X86::LCMPXCHG16,
10105                                                X86::NOT16r, X86::AX,
10106                                                X86::GR16RegisterClass);
10107   case X86::ATOMOR16:
10108     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
10109                                                X86::OR16ri, X86::MOV16rm,
10110                                                X86::LCMPXCHG16,
10111                                                X86::NOT16r, X86::AX,
10112                                                X86::GR16RegisterClass);
10113   case X86::ATOMXOR16:
10114     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
10115                                                X86::XOR16ri, X86::MOV16rm,
10116                                                X86::LCMPXCHG16,
10117                                                X86::NOT16r, X86::AX,
10118                                                X86::GR16RegisterClass);
10119   case X86::ATOMNAND16:
10120     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
10121                                                X86::AND16ri, X86::MOV16rm,
10122                                                X86::LCMPXCHG16,
10123                                                X86::NOT16r, X86::AX,
10124                                                X86::GR16RegisterClass, true);
10125   case X86::ATOMMIN16:
10126     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
10127   case X86::ATOMMAX16:
10128     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
10129   case X86::ATOMUMIN16:
10130     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
10131   case X86::ATOMUMAX16:
10132     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
10133
10134   case X86::ATOMAND8:
10135     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10136                                                X86::AND8ri, X86::MOV8rm,
10137                                                X86::LCMPXCHG8,
10138                                                X86::NOT8r, X86::AL,
10139                                                X86::GR8RegisterClass);
10140   case X86::ATOMOR8:
10141     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
10142                                                X86::OR8ri, X86::MOV8rm,
10143                                                X86::LCMPXCHG8,
10144                                                X86::NOT8r, X86::AL,
10145                                                X86::GR8RegisterClass);
10146   case X86::ATOMXOR8:
10147     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
10148                                                X86::XOR8ri, X86::MOV8rm,
10149                                                X86::LCMPXCHG8,
10150                                                X86::NOT8r, X86::AL,
10151                                                X86::GR8RegisterClass);
10152   case X86::ATOMNAND8:
10153     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
10154                                                X86::AND8ri, X86::MOV8rm,
10155                                                X86::LCMPXCHG8,
10156                                                X86::NOT8r, X86::AL,
10157                                                X86::GR8RegisterClass, true);
10158   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
10159   // This group is for 64-bit host.
10160   case X86::ATOMAND64:
10161     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10162                                                X86::AND64ri32, X86::MOV64rm,
10163                                                X86::LCMPXCHG64,
10164                                                X86::NOT64r, X86::RAX,
10165                                                X86::GR64RegisterClass);
10166   case X86::ATOMOR64:
10167     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
10168                                                X86::OR64ri32, X86::MOV64rm,
10169                                                X86::LCMPXCHG64,
10170                                                X86::NOT64r, X86::RAX,
10171                                                X86::GR64RegisterClass);
10172   case X86::ATOMXOR64:
10173     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
10174                                                X86::XOR64ri32, X86::MOV64rm,
10175                                                X86::LCMPXCHG64,
10176                                                X86::NOT64r, X86::RAX,
10177                                                X86::GR64RegisterClass);
10178   case X86::ATOMNAND64:
10179     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
10180                                                X86::AND64ri32, X86::MOV64rm,
10181                                                X86::LCMPXCHG64,
10182                                                X86::NOT64r, X86::RAX,
10183                                                X86::GR64RegisterClass, true);
10184   case X86::ATOMMIN64:
10185     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
10186   case X86::ATOMMAX64:
10187     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
10188   case X86::ATOMUMIN64:
10189     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
10190   case X86::ATOMUMAX64:
10191     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
10192
10193   // This group does 64-bit operations on a 32-bit host.
10194   case X86::ATOMAND6432:
10195     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10196                                                X86::AND32rr, X86::AND32rr,
10197                                                X86::AND32ri, X86::AND32ri,
10198                                                false);
10199   case X86::ATOMOR6432:
10200     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10201                                                X86::OR32rr, X86::OR32rr,
10202                                                X86::OR32ri, X86::OR32ri,
10203                                                false);
10204   case X86::ATOMXOR6432:
10205     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10206                                                X86::XOR32rr, X86::XOR32rr,
10207                                                X86::XOR32ri, X86::XOR32ri,
10208                                                false);
10209   case X86::ATOMNAND6432:
10210     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10211                                                X86::AND32rr, X86::AND32rr,
10212                                                X86::AND32ri, X86::AND32ri,
10213                                                true);
10214   case X86::ATOMADD6432:
10215     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10216                                                X86::ADD32rr, X86::ADC32rr,
10217                                                X86::ADD32ri, X86::ADC32ri,
10218                                                false);
10219   case X86::ATOMSUB6432:
10220     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10221                                                X86::SUB32rr, X86::SBB32rr,
10222                                                X86::SUB32ri, X86::SBB32ri,
10223                                                false);
10224   case X86::ATOMSWAP6432:
10225     return EmitAtomicBit6432WithCustomInserter(MI, BB,
10226                                                X86::MOV32rr, X86::MOV32rr,
10227                                                X86::MOV32ri, X86::MOV32ri,
10228                                                false);
10229   case X86::VASTART_SAVE_XMM_REGS:
10230     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
10231
10232   case X86::VAARG_64:
10233     return EmitVAARG64WithCustomInserter(MI, BB);
10234   }
10235 }
10236
10237 //===----------------------------------------------------------------------===//
10238 //                           X86 Optimization Hooks
10239 //===----------------------------------------------------------------------===//
10240
10241 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
10242                                                        const APInt &Mask,
10243                                                        APInt &KnownZero,
10244                                                        APInt &KnownOne,
10245                                                        const SelectionDAG &DAG,
10246                                                        unsigned Depth) const {
10247   unsigned Opc = Op.getOpcode();
10248   assert((Opc >= ISD::BUILTIN_OP_END ||
10249           Opc == ISD::INTRINSIC_WO_CHAIN ||
10250           Opc == ISD::INTRINSIC_W_CHAIN ||
10251           Opc == ISD::INTRINSIC_VOID) &&
10252          "Should use MaskedValueIsZero if you don't know whether Op"
10253          " is a target node!");
10254
10255   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
10256   switch (Opc) {
10257   default: break;
10258   case X86ISD::ADD:
10259   case X86ISD::SUB:
10260   case X86ISD::SMUL:
10261   case X86ISD::UMUL:
10262   case X86ISD::INC:
10263   case X86ISD::DEC:
10264   case X86ISD::OR:
10265   case X86ISD::XOR:
10266   case X86ISD::AND:
10267     // These nodes' second result is a boolean.
10268     if (Op.getResNo() == 0)
10269       break;
10270     // Fallthrough
10271   case X86ISD::SETCC:
10272     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
10273                                        Mask.getBitWidth() - 1);
10274     break;
10275   }
10276 }
10277
10278 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
10279                                                          unsigned Depth) const {
10280   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
10281   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
10282     return Op.getValueType().getScalarType().getSizeInBits();
10283
10284   // Fallback case.
10285   return 1;
10286 }
10287
10288 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
10289 /// node is a GlobalAddress + offset.
10290 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
10291                                        const GlobalValue* &GA,
10292                                        int64_t &Offset) const {
10293   if (N->getOpcode() == X86ISD::Wrapper) {
10294     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
10295       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
10296       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
10297       return true;
10298     }
10299   }
10300   return TargetLowering::isGAPlusOffset(N, GA, Offset);
10301 }
10302
10303 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
10304 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
10305 /// if the load addresses are consecutive, non-overlapping, and in the right
10306 /// order.
10307 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
10308                                      const TargetLowering &TLI) {
10309   DebugLoc dl = N->getDebugLoc();
10310   EVT VT = N->getValueType(0);
10311
10312   if (VT.getSizeInBits() != 128)
10313     return SDValue();
10314
10315   SmallVector<SDValue, 16> Elts;
10316   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
10317     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
10318
10319   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
10320 }
10321
10322 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
10323 /// generation and convert it from being a bunch of shuffles and extracts
10324 /// to a simple store and scalar loads to extract the elements.
10325 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
10326                                                 const TargetLowering &TLI) {
10327   SDValue InputVector = N->getOperand(0);
10328
10329   // Only operate on vectors of 4 elements, where the alternative shuffling
10330   // gets to be more expensive.
10331   if (InputVector.getValueType() != MVT::v4i32)
10332     return SDValue();
10333
10334   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
10335   // single use which is a sign-extend or zero-extend, and all elements are
10336   // used.
10337   SmallVector<SDNode *, 4> Uses;
10338   unsigned ExtractedElements = 0;
10339   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
10340        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
10341     if (UI.getUse().getResNo() != InputVector.getResNo())
10342       return SDValue();
10343
10344     SDNode *Extract = *UI;
10345     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10346       return SDValue();
10347
10348     if (Extract->getValueType(0) != MVT::i32)
10349       return SDValue();
10350     if (!Extract->hasOneUse())
10351       return SDValue();
10352     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
10353         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
10354       return SDValue();
10355     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
10356       return SDValue();
10357
10358     // Record which element was extracted.
10359     ExtractedElements |=
10360       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
10361
10362     Uses.push_back(Extract);
10363   }
10364
10365   // If not all the elements were used, this may not be worthwhile.
10366   if (ExtractedElements != 15)
10367     return SDValue();
10368
10369   // Ok, we've now decided to do the transformation.
10370   DebugLoc dl = InputVector.getDebugLoc();
10371
10372   // Store the value to a temporary stack slot.
10373   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
10374   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
10375                             MachinePointerInfo(), false, false, 0);
10376
10377   // Replace each use (extract) with a load of the appropriate element.
10378   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
10379        UE = Uses.end(); UI != UE; ++UI) {
10380     SDNode *Extract = *UI;
10381
10382     // Compute the element's address.
10383     SDValue Idx = Extract->getOperand(1);
10384     unsigned EltSize =
10385         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
10386     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
10387     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
10388
10389     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
10390                                      StackPtr, OffsetVal);
10391
10392     // Load the scalar.
10393     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
10394                                      ScalarAddr, MachinePointerInfo(),
10395                                      false, false, 0);
10396
10397     // Replace the exact with the load.
10398     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
10399   }
10400
10401   // The replacement was made in place; don't return anything.
10402   return SDValue();
10403 }
10404
10405 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
10406 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
10407                                     const X86Subtarget *Subtarget) {
10408   DebugLoc DL = N->getDebugLoc();
10409   SDValue Cond = N->getOperand(0);
10410   // Get the LHS/RHS of the select.
10411   SDValue LHS = N->getOperand(1);
10412   SDValue RHS = N->getOperand(2);
10413
10414   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
10415   // instructions match the semantics of the common C idiom x<y?x:y but not
10416   // x<=y?x:y, because of how they handle negative zero (which can be
10417   // ignored in unsafe-math mode).
10418   if (Subtarget->hasSSE2() &&
10419       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
10420       Cond.getOpcode() == ISD::SETCC) {
10421     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
10422
10423     unsigned Opcode = 0;
10424     // Check for x CC y ? x : y.
10425     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
10426         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
10427       switch (CC) {
10428       default: break;
10429       case ISD::SETULT:
10430         // Converting this to a min would handle NaNs incorrectly, and swapping
10431         // the operands would cause it to handle comparisons between positive
10432         // and negative zero incorrectly.
10433         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10434           if (!UnsafeFPMath &&
10435               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10436             break;
10437           std::swap(LHS, RHS);
10438         }
10439         Opcode = X86ISD::FMIN;
10440         break;
10441       case ISD::SETOLE:
10442         // Converting this to a min would handle comparisons between positive
10443         // and negative zero incorrectly.
10444         if (!UnsafeFPMath &&
10445             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
10446           break;
10447         Opcode = X86ISD::FMIN;
10448         break;
10449       case ISD::SETULE:
10450         // Converting this to a min would handle both negative zeros and NaNs
10451         // incorrectly, but we can swap the operands to fix both.
10452         std::swap(LHS, RHS);
10453       case ISD::SETOLT:
10454       case ISD::SETLT:
10455       case ISD::SETLE:
10456         Opcode = X86ISD::FMIN;
10457         break;
10458
10459       case ISD::SETOGE:
10460         // Converting this to a max would handle comparisons between positive
10461         // and negative zero incorrectly.
10462         if (!UnsafeFPMath &&
10463             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
10464           break;
10465         Opcode = X86ISD::FMAX;
10466         break;
10467       case ISD::SETUGT:
10468         // Converting this to a max would handle NaNs incorrectly, and swapping
10469         // the operands would cause it to handle comparisons between positive
10470         // and negative zero incorrectly.
10471         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10472           if (!UnsafeFPMath &&
10473               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10474             break;
10475           std::swap(LHS, RHS);
10476         }
10477         Opcode = X86ISD::FMAX;
10478         break;
10479       case ISD::SETUGE:
10480         // Converting this to a max would handle both negative zeros and NaNs
10481         // incorrectly, but we can swap the operands to fix both.
10482         std::swap(LHS, RHS);
10483       case ISD::SETOGT:
10484       case ISD::SETGT:
10485       case ISD::SETGE:
10486         Opcode = X86ISD::FMAX;
10487         break;
10488       }
10489     // Check for x CC y ? y : x -- a min/max with reversed arms.
10490     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
10491                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
10492       switch (CC) {
10493       default: break;
10494       case ISD::SETOGE:
10495         // Converting this to a min would handle comparisons between positive
10496         // and negative zero incorrectly, and swapping the operands would
10497         // cause it to handle NaNs incorrectly.
10498         if (!UnsafeFPMath &&
10499             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
10500           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10501             break;
10502           std::swap(LHS, RHS);
10503         }
10504         Opcode = X86ISD::FMIN;
10505         break;
10506       case ISD::SETUGT:
10507         // Converting this to a min would handle NaNs incorrectly.
10508         if (!UnsafeFPMath &&
10509             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
10510           break;
10511         Opcode = X86ISD::FMIN;
10512         break;
10513       case ISD::SETUGE:
10514         // Converting this to a min would handle both negative zeros and NaNs
10515         // incorrectly, but we can swap the operands to fix both.
10516         std::swap(LHS, RHS);
10517       case ISD::SETOGT:
10518       case ISD::SETGT:
10519       case ISD::SETGE:
10520         Opcode = X86ISD::FMIN;
10521         break;
10522
10523       case ISD::SETULT:
10524         // Converting this to a max would handle NaNs incorrectly.
10525         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10526           break;
10527         Opcode = X86ISD::FMAX;
10528         break;
10529       case ISD::SETOLE:
10530         // Converting this to a max would handle comparisons between positive
10531         // and negative zero incorrectly, and swapping the operands would
10532         // cause it to handle NaNs incorrectly.
10533         if (!UnsafeFPMath &&
10534             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
10535           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10536             break;
10537           std::swap(LHS, RHS);
10538         }
10539         Opcode = X86ISD::FMAX;
10540         break;
10541       case ISD::SETULE:
10542         // Converting this to a max would handle both negative zeros and NaNs
10543         // incorrectly, but we can swap the operands to fix both.
10544         std::swap(LHS, RHS);
10545       case ISD::SETOLT:
10546       case ISD::SETLT:
10547       case ISD::SETLE:
10548         Opcode = X86ISD::FMAX;
10549         break;
10550       }
10551     }
10552
10553     if (Opcode)
10554       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
10555   }
10556
10557   // If this is a select between two integer constants, try to do some
10558   // optimizations.
10559   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
10560     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
10561       // Don't do this for crazy integer types.
10562       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
10563         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
10564         // so that TrueC (the true value) is larger than FalseC.
10565         bool NeedsCondInvert = false;
10566
10567         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
10568             // Efficiently invertible.
10569             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
10570              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
10571               isa<ConstantSDNode>(Cond.getOperand(1))))) {
10572           NeedsCondInvert = true;
10573           std::swap(TrueC, FalseC);
10574         }
10575
10576         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
10577         if (FalseC->getAPIntValue() == 0 &&
10578             TrueC->getAPIntValue().isPowerOf2()) {
10579           if (NeedsCondInvert) // Invert the condition if needed.
10580             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10581                                DAG.getConstant(1, Cond.getValueType()));
10582
10583           // Zero extend the condition if needed.
10584           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
10585
10586           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10587           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
10588                              DAG.getConstant(ShAmt, MVT::i8));
10589         }
10590
10591         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
10592         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10593           if (NeedsCondInvert) // Invert the condition if needed.
10594             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10595                                DAG.getConstant(1, Cond.getValueType()));
10596
10597           // Zero extend the condition if needed.
10598           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10599                              FalseC->getValueType(0), Cond);
10600           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10601                              SDValue(FalseC, 0));
10602         }
10603
10604         // Optimize cases that will turn into an LEA instruction.  This requires
10605         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10606         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10607           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10608           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10609
10610           bool isFastMultiplier = false;
10611           if (Diff < 10) {
10612             switch ((unsigned char)Diff) {
10613               default: break;
10614               case 1:  // result = add base, cond
10615               case 2:  // result = lea base(    , cond*2)
10616               case 3:  // result = lea base(cond, cond*2)
10617               case 4:  // result = lea base(    , cond*4)
10618               case 5:  // result = lea base(cond, cond*4)
10619               case 8:  // result = lea base(    , cond*8)
10620               case 9:  // result = lea base(cond, cond*8)
10621                 isFastMultiplier = true;
10622                 break;
10623             }
10624           }
10625
10626           if (isFastMultiplier) {
10627             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10628             if (NeedsCondInvert) // Invert the condition if needed.
10629               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10630                                  DAG.getConstant(1, Cond.getValueType()));
10631
10632             // Zero extend the condition if needed.
10633             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10634                                Cond);
10635             // Scale the condition by the difference.
10636             if (Diff != 1)
10637               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10638                                  DAG.getConstant(Diff, Cond.getValueType()));
10639
10640             // Add the base if non-zero.
10641             if (FalseC->getAPIntValue() != 0)
10642               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10643                                  SDValue(FalseC, 0));
10644             return Cond;
10645           }
10646         }
10647       }
10648   }
10649
10650   return SDValue();
10651 }
10652
10653 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
10654 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
10655                                   TargetLowering::DAGCombinerInfo &DCI) {
10656   DebugLoc DL = N->getDebugLoc();
10657
10658   // If the flag operand isn't dead, don't touch this CMOV.
10659   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
10660     return SDValue();
10661
10662   // If this is a select between two integer constants, try to do some
10663   // optimizations.  Note that the operands are ordered the opposite of SELECT
10664   // operands.
10665   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
10666     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
10667       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
10668       // larger than FalseC (the false value).
10669       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
10670
10671       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
10672         CC = X86::GetOppositeBranchCondition(CC);
10673         std::swap(TrueC, FalseC);
10674       }
10675
10676       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
10677       // This is efficient for any integer data type (including i8/i16) and
10678       // shift amount.
10679       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
10680         SDValue Cond = N->getOperand(3);
10681         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10682                            DAG.getConstant(CC, MVT::i8), Cond);
10683
10684         // Zero extend the condition if needed.
10685         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
10686
10687         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10688         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
10689                            DAG.getConstant(ShAmt, MVT::i8));
10690         if (N->getNumValues() == 2)  // Dead flag value?
10691           return DCI.CombineTo(N, Cond, SDValue());
10692         return Cond;
10693       }
10694
10695       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
10696       // for any integer data type, including i8/i16.
10697       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10698         SDValue Cond = N->getOperand(3);
10699         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10700                            DAG.getConstant(CC, MVT::i8), Cond);
10701
10702         // Zero extend the condition if needed.
10703         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10704                            FalseC->getValueType(0), Cond);
10705         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10706                            SDValue(FalseC, 0));
10707
10708         if (N->getNumValues() == 2)  // Dead flag value?
10709           return DCI.CombineTo(N, Cond, SDValue());
10710         return Cond;
10711       }
10712
10713       // Optimize cases that will turn into an LEA instruction.  This requires
10714       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10715       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10716         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10717         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10718
10719         bool isFastMultiplier = false;
10720         if (Diff < 10) {
10721           switch ((unsigned char)Diff) {
10722           default: break;
10723           case 1:  // result = add base, cond
10724           case 2:  // result = lea base(    , cond*2)
10725           case 3:  // result = lea base(cond, cond*2)
10726           case 4:  // result = lea base(    , cond*4)
10727           case 5:  // result = lea base(cond, cond*4)
10728           case 8:  // result = lea base(    , cond*8)
10729           case 9:  // result = lea base(cond, cond*8)
10730             isFastMultiplier = true;
10731             break;
10732           }
10733         }
10734
10735         if (isFastMultiplier) {
10736           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10737           SDValue Cond = N->getOperand(3);
10738           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10739                              DAG.getConstant(CC, MVT::i8), Cond);
10740           // Zero extend the condition if needed.
10741           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10742                              Cond);
10743           // Scale the condition by the difference.
10744           if (Diff != 1)
10745             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10746                                DAG.getConstant(Diff, Cond.getValueType()));
10747
10748           // Add the base if non-zero.
10749           if (FalseC->getAPIntValue() != 0)
10750             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10751                                SDValue(FalseC, 0));
10752           if (N->getNumValues() == 2)  // Dead flag value?
10753             return DCI.CombineTo(N, Cond, SDValue());
10754           return Cond;
10755         }
10756       }
10757     }
10758   }
10759   return SDValue();
10760 }
10761
10762
10763 /// PerformMulCombine - Optimize a single multiply with constant into two
10764 /// in order to implement it with two cheaper instructions, e.g.
10765 /// LEA + SHL, LEA + LEA.
10766 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10767                                  TargetLowering::DAGCombinerInfo &DCI) {
10768   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10769     return SDValue();
10770
10771   EVT VT = N->getValueType(0);
10772   if (VT != MVT::i64)
10773     return SDValue();
10774
10775   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10776   if (!C)
10777     return SDValue();
10778   uint64_t MulAmt = C->getZExtValue();
10779   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10780     return SDValue();
10781
10782   uint64_t MulAmt1 = 0;
10783   uint64_t MulAmt2 = 0;
10784   if ((MulAmt % 9) == 0) {
10785     MulAmt1 = 9;
10786     MulAmt2 = MulAmt / 9;
10787   } else if ((MulAmt % 5) == 0) {
10788     MulAmt1 = 5;
10789     MulAmt2 = MulAmt / 5;
10790   } else if ((MulAmt % 3) == 0) {
10791     MulAmt1 = 3;
10792     MulAmt2 = MulAmt / 3;
10793   }
10794   if (MulAmt2 &&
10795       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10796     DebugLoc DL = N->getDebugLoc();
10797
10798     if (isPowerOf2_64(MulAmt2) &&
10799         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10800       // If second multiplifer is pow2, issue it first. We want the multiply by
10801       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10802       // is an add.
10803       std::swap(MulAmt1, MulAmt2);
10804
10805     SDValue NewMul;
10806     if (isPowerOf2_64(MulAmt1))
10807       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10808                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10809     else
10810       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10811                            DAG.getConstant(MulAmt1, VT));
10812
10813     if (isPowerOf2_64(MulAmt2))
10814       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10815                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10816     else
10817       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10818                            DAG.getConstant(MulAmt2, VT));
10819
10820     // Do not add new nodes to DAG combiner worklist.
10821     DCI.CombineTo(N, NewMul, false);
10822   }
10823   return SDValue();
10824 }
10825
10826 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10827   SDValue N0 = N->getOperand(0);
10828   SDValue N1 = N->getOperand(1);
10829   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10830   EVT VT = N0.getValueType();
10831
10832   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10833   // since the result of setcc_c is all zero's or all ones.
10834   if (N1C && N0.getOpcode() == ISD::AND &&
10835       N0.getOperand(1).getOpcode() == ISD::Constant) {
10836     SDValue N00 = N0.getOperand(0);
10837     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10838         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10839           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10840          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10841       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10842       APInt ShAmt = N1C->getAPIntValue();
10843       Mask = Mask.shl(ShAmt);
10844       if (Mask != 0)
10845         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10846                            N00, DAG.getConstant(Mask, VT));
10847     }
10848   }
10849
10850   return SDValue();
10851 }
10852
10853 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10854 ///                       when possible.
10855 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10856                                    const X86Subtarget *Subtarget) {
10857   EVT VT = N->getValueType(0);
10858   if (!VT.isVector() && VT.isInteger() &&
10859       N->getOpcode() == ISD::SHL)
10860     return PerformSHLCombine(N, DAG);
10861
10862   // On X86 with SSE2 support, we can transform this to a vector shift if
10863   // all elements are shifted by the same amount.  We can't do this in legalize
10864   // because the a constant vector is typically transformed to a constant pool
10865   // so we have no knowledge of the shift amount.
10866   if (!Subtarget->hasSSE2())
10867     return SDValue();
10868
10869   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10870     return SDValue();
10871
10872   SDValue ShAmtOp = N->getOperand(1);
10873   EVT EltVT = VT.getVectorElementType();
10874   DebugLoc DL = N->getDebugLoc();
10875   SDValue BaseShAmt = SDValue();
10876   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10877     unsigned NumElts = VT.getVectorNumElements();
10878     unsigned i = 0;
10879     for (; i != NumElts; ++i) {
10880       SDValue Arg = ShAmtOp.getOperand(i);
10881       if (Arg.getOpcode() == ISD::UNDEF) continue;
10882       BaseShAmt = Arg;
10883       break;
10884     }
10885     for (; i != NumElts; ++i) {
10886       SDValue Arg = ShAmtOp.getOperand(i);
10887       if (Arg.getOpcode() == ISD::UNDEF) continue;
10888       if (Arg != BaseShAmt) {
10889         return SDValue();
10890       }
10891     }
10892   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10893              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10894     SDValue InVec = ShAmtOp.getOperand(0);
10895     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10896       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10897       unsigned i = 0;
10898       for (; i != NumElts; ++i) {
10899         SDValue Arg = InVec.getOperand(i);
10900         if (Arg.getOpcode() == ISD::UNDEF) continue;
10901         BaseShAmt = Arg;
10902         break;
10903       }
10904     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10905        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10906          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10907          if (C->getZExtValue() == SplatIdx)
10908            BaseShAmt = InVec.getOperand(1);
10909        }
10910     }
10911     if (BaseShAmt.getNode() == 0)
10912       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10913                               DAG.getIntPtrConstant(0));
10914   } else
10915     return SDValue();
10916
10917   // The shift amount is an i32.
10918   if (EltVT.bitsGT(MVT::i32))
10919     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10920   else if (EltVT.bitsLT(MVT::i32))
10921     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10922
10923   // The shift amount is identical so we can do a vector shift.
10924   SDValue  ValOp = N->getOperand(0);
10925   switch (N->getOpcode()) {
10926   default:
10927     llvm_unreachable("Unknown shift opcode!");
10928     break;
10929   case ISD::SHL:
10930     if (VT == MVT::v2i64)
10931       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10932                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10933                          ValOp, BaseShAmt);
10934     if (VT == MVT::v4i32)
10935       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10936                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10937                          ValOp, BaseShAmt);
10938     if (VT == MVT::v8i16)
10939       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10940                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10941                          ValOp, BaseShAmt);
10942     break;
10943   case ISD::SRA:
10944     if (VT == MVT::v4i32)
10945       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10946                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10947                          ValOp, BaseShAmt);
10948     if (VT == MVT::v8i16)
10949       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10950                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10951                          ValOp, BaseShAmt);
10952     break;
10953   case ISD::SRL:
10954     if (VT == MVT::v2i64)
10955       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10956                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10957                          ValOp, BaseShAmt);
10958     if (VT == MVT::v4i32)
10959       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10960                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10961                          ValOp, BaseShAmt);
10962     if (VT ==  MVT::v8i16)
10963       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10964                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10965                          ValOp, BaseShAmt);
10966     break;
10967   }
10968   return SDValue();
10969 }
10970
10971 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10972                                 TargetLowering::DAGCombinerInfo &DCI,
10973                                 const X86Subtarget *Subtarget) {
10974   if (DCI.isBeforeLegalizeOps())
10975     return SDValue();
10976
10977   EVT VT = N->getValueType(0);
10978   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10979     return SDValue();
10980
10981   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10982   SDValue N0 = N->getOperand(0);
10983   SDValue N1 = N->getOperand(1);
10984   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10985     std::swap(N0, N1);
10986   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10987     return SDValue();
10988   if (!N0.hasOneUse() || !N1.hasOneUse())
10989     return SDValue();
10990
10991   SDValue ShAmt0 = N0.getOperand(1);
10992   if (ShAmt0.getValueType() != MVT::i8)
10993     return SDValue();
10994   SDValue ShAmt1 = N1.getOperand(1);
10995   if (ShAmt1.getValueType() != MVT::i8)
10996     return SDValue();
10997   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10998     ShAmt0 = ShAmt0.getOperand(0);
10999   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
11000     ShAmt1 = ShAmt1.getOperand(0);
11001
11002   DebugLoc DL = N->getDebugLoc();
11003   unsigned Opc = X86ISD::SHLD;
11004   SDValue Op0 = N0.getOperand(0);
11005   SDValue Op1 = N1.getOperand(0);
11006   if (ShAmt0.getOpcode() == ISD::SUB) {
11007     Opc = X86ISD::SHRD;
11008     std::swap(Op0, Op1);
11009     std::swap(ShAmt0, ShAmt1);
11010   }
11011
11012   unsigned Bits = VT.getSizeInBits();
11013   if (ShAmt1.getOpcode() == ISD::SUB) {
11014     SDValue Sum = ShAmt1.getOperand(0);
11015     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
11016       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
11017       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
11018         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
11019       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
11020         return DAG.getNode(Opc, DL, VT,
11021                            Op0, Op1,
11022                            DAG.getNode(ISD::TRUNCATE, DL,
11023                                        MVT::i8, ShAmt0));
11024     }
11025   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
11026     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
11027     if (ShAmt0C &&
11028         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
11029       return DAG.getNode(Opc, DL, VT,
11030                          N0.getOperand(0), N1.getOperand(0),
11031                          DAG.getNode(ISD::TRUNCATE, DL,
11032                                        MVT::i8, ShAmt0));
11033   }
11034
11035   return SDValue();
11036 }
11037
11038 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
11039 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
11040                                    const X86Subtarget *Subtarget) {
11041   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
11042   // the FP state in cases where an emms may be missing.
11043   // A preferable solution to the general problem is to figure out the right
11044   // places to insert EMMS.  This qualifies as a quick hack.
11045
11046   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
11047   StoreSDNode *St = cast<StoreSDNode>(N);
11048   EVT VT = St->getValue().getValueType();
11049   if (VT.getSizeInBits() != 64)
11050     return SDValue();
11051
11052   const Function *F = DAG.getMachineFunction().getFunction();
11053   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
11054   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
11055     && Subtarget->hasSSE2();
11056   if ((VT.isVector() ||
11057        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
11058       isa<LoadSDNode>(St->getValue()) &&
11059       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
11060       St->getChain().hasOneUse() && !St->isVolatile()) {
11061     SDNode* LdVal = St->getValue().getNode();
11062     LoadSDNode *Ld = 0;
11063     int TokenFactorIndex = -1;
11064     SmallVector<SDValue, 8> Ops;
11065     SDNode* ChainVal = St->getChain().getNode();
11066     // Must be a store of a load.  We currently handle two cases:  the load
11067     // is a direct child, and it's under an intervening TokenFactor.  It is
11068     // possible to dig deeper under nested TokenFactors.
11069     if (ChainVal == LdVal)
11070       Ld = cast<LoadSDNode>(St->getChain());
11071     else if (St->getValue().hasOneUse() &&
11072              ChainVal->getOpcode() == ISD::TokenFactor) {
11073       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
11074         if (ChainVal->getOperand(i).getNode() == LdVal) {
11075           TokenFactorIndex = i;
11076           Ld = cast<LoadSDNode>(St->getValue());
11077         } else
11078           Ops.push_back(ChainVal->getOperand(i));
11079       }
11080     }
11081
11082     if (!Ld || !ISD::isNormalLoad(Ld))
11083       return SDValue();
11084
11085     // If this is not the MMX case, i.e. we are just turning i64 load/store
11086     // into f64 load/store, avoid the transformation if there are multiple
11087     // uses of the loaded value.
11088     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
11089       return SDValue();
11090
11091     DebugLoc LdDL = Ld->getDebugLoc();
11092     DebugLoc StDL = N->getDebugLoc();
11093     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
11094     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
11095     // pair instead.
11096     if (Subtarget->is64Bit() || F64IsLegal) {
11097       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
11098       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
11099                                   Ld->getPointerInfo(), Ld->isVolatile(),
11100                                   Ld->isNonTemporal(), Ld->getAlignment());
11101       SDValue NewChain = NewLd.getValue(1);
11102       if (TokenFactorIndex != -1) {
11103         Ops.push_back(NewChain);
11104         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11105                                Ops.size());
11106       }
11107       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
11108                           St->getPointerInfo(),
11109                           St->isVolatile(), St->isNonTemporal(),
11110                           St->getAlignment());
11111     }
11112
11113     // Otherwise, lower to two pairs of 32-bit loads / stores.
11114     SDValue LoAddr = Ld->getBasePtr();
11115     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
11116                                  DAG.getConstant(4, MVT::i32));
11117
11118     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
11119                                Ld->getPointerInfo(),
11120                                Ld->isVolatile(), Ld->isNonTemporal(),
11121                                Ld->getAlignment());
11122     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
11123                                Ld->getPointerInfo().getWithOffset(4),
11124                                Ld->isVolatile(), Ld->isNonTemporal(),
11125                                MinAlign(Ld->getAlignment(), 4));
11126
11127     SDValue NewChain = LoLd.getValue(1);
11128     if (TokenFactorIndex != -1) {
11129       Ops.push_back(LoLd);
11130       Ops.push_back(HiLd);
11131       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
11132                              Ops.size());
11133     }
11134
11135     LoAddr = St->getBasePtr();
11136     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
11137                          DAG.getConstant(4, MVT::i32));
11138
11139     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
11140                                 St->getPointerInfo(),
11141                                 St->isVolatile(), St->isNonTemporal(),
11142                                 St->getAlignment());
11143     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
11144                                 St->getPointerInfo().getWithOffset(4),
11145                                 St->isVolatile(),
11146                                 St->isNonTemporal(),
11147                                 MinAlign(St->getAlignment(), 4));
11148     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
11149   }
11150   return SDValue();
11151 }
11152
11153 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
11154 /// X86ISD::FXOR nodes.
11155 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
11156   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
11157   // F[X]OR(0.0, x) -> x
11158   // F[X]OR(x, 0.0) -> x
11159   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11160     if (C->getValueAPF().isPosZero())
11161       return N->getOperand(1);
11162   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11163     if (C->getValueAPF().isPosZero())
11164       return N->getOperand(0);
11165   return SDValue();
11166 }
11167
11168 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
11169 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
11170   // FAND(0.0, x) -> 0.0
11171   // FAND(x, 0.0) -> 0.0
11172   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
11173     if (C->getValueAPF().isPosZero())
11174       return N->getOperand(0);
11175   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
11176     if (C->getValueAPF().isPosZero())
11177       return N->getOperand(1);
11178   return SDValue();
11179 }
11180
11181 static SDValue PerformBTCombine(SDNode *N,
11182                                 SelectionDAG &DAG,
11183                                 TargetLowering::DAGCombinerInfo &DCI) {
11184   // BT ignores high bits in the bit index operand.
11185   SDValue Op1 = N->getOperand(1);
11186   if (Op1.hasOneUse()) {
11187     unsigned BitWidth = Op1.getValueSizeInBits();
11188     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
11189     APInt KnownZero, KnownOne;
11190     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
11191                                           !DCI.isBeforeLegalizeOps());
11192     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11193     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
11194         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
11195       DCI.CommitTargetLoweringOpt(TLO);
11196   }
11197   return SDValue();
11198 }
11199
11200 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
11201   SDValue Op = N->getOperand(0);
11202   if (Op.getOpcode() == ISD::BIT_CONVERT)
11203     Op = Op.getOperand(0);
11204   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
11205   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
11206       VT.getVectorElementType().getSizeInBits() ==
11207       OpVT.getVectorElementType().getSizeInBits()) {
11208     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
11209   }
11210   return SDValue();
11211 }
11212
11213 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
11214   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
11215   //           (and (i32 x86isd::setcc_carry), 1)
11216   // This eliminates the zext. This transformation is necessary because
11217   // ISD::SETCC is always legalized to i8.
11218   DebugLoc dl = N->getDebugLoc();
11219   SDValue N0 = N->getOperand(0);
11220   EVT VT = N->getValueType(0);
11221   if (N0.getOpcode() == ISD::AND &&
11222       N0.hasOneUse() &&
11223       N0.getOperand(0).hasOneUse()) {
11224     SDValue N00 = N0.getOperand(0);
11225     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
11226       return SDValue();
11227     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
11228     if (!C || C->getZExtValue() != 1)
11229       return SDValue();
11230     return DAG.getNode(ISD::AND, dl, VT,
11231                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
11232                                    N00.getOperand(0), N00.getOperand(1)),
11233                        DAG.getConstant(1, VT));
11234   }
11235
11236   return SDValue();
11237 }
11238
11239 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
11240                                              DAGCombinerInfo &DCI) const {
11241   SelectionDAG &DAG = DCI.DAG;
11242   switch (N->getOpcode()) {
11243   default: break;
11244   case ISD::EXTRACT_VECTOR_ELT:
11245                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
11246   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
11247   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
11248   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
11249   case ISD::SHL:
11250   case ISD::SRA:
11251   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
11252   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
11253   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
11254   case X86ISD::FXOR:
11255   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
11256   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
11257   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
11258   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
11259   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
11260   case X86ISD::SHUFPS:      // Handle all target specific shuffles
11261   case X86ISD::SHUFPD:
11262   case X86ISD::PALIGN:
11263   case X86ISD::PUNPCKHBW:
11264   case X86ISD::PUNPCKHWD:
11265   case X86ISD::PUNPCKHDQ:
11266   case X86ISD::PUNPCKHQDQ:
11267   case X86ISD::UNPCKHPS:
11268   case X86ISD::UNPCKHPD:
11269   case X86ISD::PUNPCKLBW:
11270   case X86ISD::PUNPCKLWD:
11271   case X86ISD::PUNPCKLDQ:
11272   case X86ISD::PUNPCKLQDQ:
11273   case X86ISD::UNPCKLPS:
11274   case X86ISD::UNPCKLPD:
11275   case X86ISD::MOVHLPS:
11276   case X86ISD::MOVLHPS:
11277   case X86ISD::PSHUFD:
11278   case X86ISD::PSHUFHW:
11279   case X86ISD::PSHUFLW:
11280   case X86ISD::MOVSS:
11281   case X86ISD::MOVSD:
11282   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
11283   }
11284
11285   return SDValue();
11286 }
11287
11288 /// isTypeDesirableForOp - Return true if the target has native support for
11289 /// the specified value type and it is 'desirable' to use the type for the
11290 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
11291 /// instruction encodings are longer and some i16 instructions are slow.
11292 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
11293   if (!isTypeLegal(VT))
11294     return false;
11295   if (VT != MVT::i16)
11296     return true;
11297
11298   switch (Opc) {
11299   default:
11300     return true;
11301   case ISD::LOAD:
11302   case ISD::SIGN_EXTEND:
11303   case ISD::ZERO_EXTEND:
11304   case ISD::ANY_EXTEND:
11305   case ISD::SHL:
11306   case ISD::SRL:
11307   case ISD::SUB:
11308   case ISD::ADD:
11309   case ISD::MUL:
11310   case ISD::AND:
11311   case ISD::OR:
11312   case ISD::XOR:
11313     return false;
11314   }
11315 }
11316
11317 /// IsDesirableToPromoteOp - This method query the target whether it is
11318 /// beneficial for dag combiner to promote the specified node. If true, it
11319 /// should return the desired promotion type by reference.
11320 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
11321   EVT VT = Op.getValueType();
11322   if (VT != MVT::i16)
11323     return false;
11324
11325   bool Promote = false;
11326   bool Commute = false;
11327   switch (Op.getOpcode()) {
11328   default: break;
11329   case ISD::LOAD: {
11330     LoadSDNode *LD = cast<LoadSDNode>(Op);
11331     // If the non-extending load has a single use and it's not live out, then it
11332     // might be folded.
11333     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
11334                                                      Op.hasOneUse()*/) {
11335       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
11336              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
11337         // The only case where we'd want to promote LOAD (rather then it being
11338         // promoted as an operand is when it's only use is liveout.
11339         if (UI->getOpcode() != ISD::CopyToReg)
11340           return false;
11341       }
11342     }
11343     Promote = true;
11344     break;
11345   }
11346   case ISD::SIGN_EXTEND:
11347   case ISD::ZERO_EXTEND:
11348   case ISD::ANY_EXTEND:
11349     Promote = true;
11350     break;
11351   case ISD::SHL:
11352   case ISD::SRL: {
11353     SDValue N0 = Op.getOperand(0);
11354     // Look out for (store (shl (load), x)).
11355     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
11356       return false;
11357     Promote = true;
11358     break;
11359   }
11360   case ISD::ADD:
11361   case ISD::MUL:
11362   case ISD::AND:
11363   case ISD::OR:
11364   case ISD::XOR:
11365     Commute = true;
11366     // fallthrough
11367   case ISD::SUB: {
11368     SDValue N0 = Op.getOperand(0);
11369     SDValue N1 = Op.getOperand(1);
11370     if (!Commute && MayFoldLoad(N1))
11371       return false;
11372     // Avoid disabling potential load folding opportunities.
11373     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
11374       return false;
11375     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
11376       return false;
11377     Promote = true;
11378   }
11379   }
11380
11381   PVT = MVT::i32;
11382   return Promote;
11383 }
11384
11385 //===----------------------------------------------------------------------===//
11386 //                           X86 Inline Assembly Support
11387 //===----------------------------------------------------------------------===//
11388
11389 static bool LowerToBSwap(CallInst *CI) {
11390   // FIXME: this should verify that we are targetting a 486 or better.  If not,
11391   // we will turn this bswap into something that will be lowered to logical ops
11392   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
11393   // so don't worry about this.
11394
11395   // Verify this is a simple bswap.
11396   if (CI->getNumArgOperands() != 1 ||
11397       CI->getType() != CI->getArgOperand(0)->getType() ||
11398       !CI->getType()->isIntegerTy())
11399     return false;
11400
11401   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
11402   if (!Ty || Ty->getBitWidth() % 16 != 0)
11403     return false;
11404
11405   // Okay, we can do this xform, do so now.
11406   const Type *Tys[] = { Ty };
11407   Module *M = CI->getParent()->getParent()->getParent();
11408   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
11409
11410   Value *Op = CI->getArgOperand(0);
11411   Op = CallInst::Create(Int, Op, CI->getName(), CI);
11412
11413   CI->replaceAllUsesWith(Op);
11414   CI->eraseFromParent();
11415   return true;
11416 }
11417
11418 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
11419   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
11420   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
11421
11422   std::string AsmStr = IA->getAsmString();
11423
11424   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
11425   SmallVector<StringRef, 4> AsmPieces;
11426   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
11427
11428   switch (AsmPieces.size()) {
11429   default: return false;
11430   case 1:
11431     AsmStr = AsmPieces[0];
11432     AsmPieces.clear();
11433     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
11434
11435     // bswap $0
11436     if (AsmPieces.size() == 2 &&
11437         (AsmPieces[0] == "bswap" ||
11438          AsmPieces[0] == "bswapq" ||
11439          AsmPieces[0] == "bswapl") &&
11440         (AsmPieces[1] == "$0" ||
11441          AsmPieces[1] == "${0:q}")) {
11442       // No need to check constraints, nothing other than the equivalent of
11443       // "=r,0" would be valid here.
11444       return LowerToBSwap(CI);
11445     }
11446     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
11447     if (CI->getType()->isIntegerTy(16) &&
11448         AsmPieces.size() == 3 &&
11449         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
11450         AsmPieces[1] == "$$8," &&
11451         AsmPieces[2] == "${0:w}" &&
11452         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
11453       AsmPieces.clear();
11454       const std::string &Constraints = IA->getConstraintString();
11455       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
11456       std::sort(AsmPieces.begin(), AsmPieces.end());
11457       if (AsmPieces.size() == 4 &&
11458           AsmPieces[0] == "~{cc}" &&
11459           AsmPieces[1] == "~{dirflag}" &&
11460           AsmPieces[2] == "~{flags}" &&
11461           AsmPieces[3] == "~{fpsr}") {
11462         return LowerToBSwap(CI);
11463       }
11464     }
11465     break;
11466   case 3:
11467     if (CI->getType()->isIntegerTy(64) &&
11468         Constraints.size() >= 2 &&
11469         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
11470         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
11471       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
11472       SmallVector<StringRef, 4> Words;
11473       SplitString(AsmPieces[0], Words, " \t");
11474       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
11475         Words.clear();
11476         SplitString(AsmPieces[1], Words, " \t");
11477         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
11478           Words.clear();
11479           SplitString(AsmPieces[2], Words, " \t,");
11480           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
11481               Words[2] == "%edx") {
11482             return LowerToBSwap(CI);
11483           }
11484         }
11485       }
11486     }
11487     break;
11488   }
11489   return false;
11490 }
11491
11492
11493
11494 /// getConstraintType - Given a constraint letter, return the type of
11495 /// constraint it is for this target.
11496 X86TargetLowering::ConstraintType
11497 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
11498   if (Constraint.size() == 1) {
11499     switch (Constraint[0]) {
11500     case 'A':
11501       return C_Register;
11502     case 'f':
11503     case 'r':
11504     case 'R':
11505     case 'l':
11506     case 'q':
11507     case 'Q':
11508     case 'x':
11509     case 'y':
11510     case 'Y':
11511       return C_RegisterClass;
11512     case 'e':
11513     case 'Z':
11514       return C_Other;
11515     default:
11516       break;
11517     }
11518   }
11519   return TargetLowering::getConstraintType(Constraint);
11520 }
11521
11522 /// Examine constraint type and operand type and determine a weight value,
11523 /// where: -1 = invalid match, and 0 = so-so match to 3 = good match.
11524 /// This object must already have been set up with the operand type
11525 /// and the current alternative constraint selected.
11526 int X86TargetLowering::getSingleConstraintMatchWeight(
11527     AsmOperandInfo &info, const char *constraint) const {
11528   int weight = -1;
11529   Value *CallOperandVal = info.CallOperandVal;
11530     // If we don't have a value, we can't do a match,
11531     // but allow it at the lowest weight.
11532   if (CallOperandVal == NULL)
11533     return 0;
11534   // Look at the constraint type.
11535   switch (*constraint) {
11536   default:
11537     return TargetLowering::getSingleConstraintMatchWeight(info, constraint);
11538     break;
11539   case 'I':
11540     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
11541       if (C->getZExtValue() <= 31)
11542         weight = 3;
11543     }
11544     break;
11545   // etc.
11546   }
11547   return weight;
11548 }
11549
11550 /// LowerXConstraint - try to replace an X constraint, which matches anything,
11551 /// with another that has more specific requirements based on the type of the
11552 /// corresponding operand.
11553 const char *X86TargetLowering::
11554 LowerXConstraint(EVT ConstraintVT) const {
11555   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
11556   // 'f' like normal targets.
11557   if (ConstraintVT.isFloatingPoint()) {
11558     if (Subtarget->hasSSE2())
11559       return "Y";
11560     if (Subtarget->hasSSE1())
11561       return "x";
11562   }
11563
11564   return TargetLowering::LowerXConstraint(ConstraintVT);
11565 }
11566
11567 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
11568 /// vector.  If it is invalid, don't add anything to Ops.
11569 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
11570                                                      char Constraint,
11571                                                      std::vector<SDValue>&Ops,
11572                                                      SelectionDAG &DAG) const {
11573   SDValue Result(0, 0);
11574
11575   switch (Constraint) {
11576   default: break;
11577   case 'I':
11578     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11579       if (C->getZExtValue() <= 31) {
11580         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11581         break;
11582       }
11583     }
11584     return;
11585   case 'J':
11586     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11587       if (C->getZExtValue() <= 63) {
11588         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11589         break;
11590       }
11591     }
11592     return;
11593   case 'K':
11594     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11595       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
11596         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11597         break;
11598       }
11599     }
11600     return;
11601   case 'N':
11602     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11603       if (C->getZExtValue() <= 255) {
11604         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11605         break;
11606       }
11607     }
11608     return;
11609   case 'e': {
11610     // 32-bit signed value
11611     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11612       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11613                                            C->getSExtValue())) {
11614         // Widen to 64 bits here to get it sign extended.
11615         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
11616         break;
11617       }
11618     // FIXME gcc accepts some relocatable values here too, but only in certain
11619     // memory models; it's complicated.
11620     }
11621     return;
11622   }
11623   case 'Z': {
11624     // 32-bit unsigned value
11625     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11626       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11627                                            C->getZExtValue())) {
11628         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11629         break;
11630       }
11631     }
11632     // FIXME gcc accepts some relocatable values here too, but only in certain
11633     // memory models; it's complicated.
11634     return;
11635   }
11636   case 'i': {
11637     // Literal immediates are always ok.
11638     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
11639       // Widen to 64 bits here to get it sign extended.
11640       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
11641       break;
11642     }
11643
11644     // In any sort of PIC mode addresses need to be computed at runtime by
11645     // adding in a register or some sort of table lookup.  These can't
11646     // be used as immediates.
11647     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
11648       return;
11649
11650     // If we are in non-pic codegen mode, we allow the address of a global (with
11651     // an optional displacement) to be used with 'i'.
11652     GlobalAddressSDNode *GA = 0;
11653     int64_t Offset = 0;
11654
11655     // Match either (GA), (GA+C), (GA+C1+C2), etc.
11656     while (1) {
11657       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
11658         Offset += GA->getOffset();
11659         break;
11660       } else if (Op.getOpcode() == ISD::ADD) {
11661         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11662           Offset += C->getZExtValue();
11663           Op = Op.getOperand(0);
11664           continue;
11665         }
11666       } else if (Op.getOpcode() == ISD::SUB) {
11667         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11668           Offset += -C->getZExtValue();
11669           Op = Op.getOperand(0);
11670           continue;
11671         }
11672       }
11673
11674       // Otherwise, this isn't something we can handle, reject it.
11675       return;
11676     }
11677
11678     const GlobalValue *GV = GA->getGlobal();
11679     // If we require an extra load to get this address, as in PIC mode, we
11680     // can't accept it.
11681     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
11682                                                         getTargetMachine())))
11683       return;
11684
11685     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
11686                                         GA->getValueType(0), Offset);
11687     break;
11688   }
11689   }
11690
11691   if (Result.getNode()) {
11692     Ops.push_back(Result);
11693     return;
11694   }
11695   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
11696 }
11697
11698 std::vector<unsigned> X86TargetLowering::
11699 getRegClassForInlineAsmConstraint(const std::string &Constraint,
11700                                   EVT VT) const {
11701   if (Constraint.size() == 1) {
11702     // FIXME: not handling fp-stack yet!
11703     switch (Constraint[0]) {      // GCC X86 Constraint Letters
11704     default: break;  // Unknown constraint letter
11705     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
11706       if (Subtarget->is64Bit()) {
11707         if (VT == MVT::i32)
11708           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
11709                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
11710                                        X86::R10D,X86::R11D,X86::R12D,
11711                                        X86::R13D,X86::R14D,X86::R15D,
11712                                        X86::EBP, X86::ESP, 0);
11713         else if (VT == MVT::i16)
11714           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
11715                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
11716                                        X86::R10W,X86::R11W,X86::R12W,
11717                                        X86::R13W,X86::R14W,X86::R15W,
11718                                        X86::BP,  X86::SP, 0);
11719         else if (VT == MVT::i8)
11720           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
11721                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
11722                                        X86::R10B,X86::R11B,X86::R12B,
11723                                        X86::R13B,X86::R14B,X86::R15B,
11724                                        X86::BPL, X86::SPL, 0);
11725
11726         else if (VT == MVT::i64)
11727           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
11728                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
11729                                        X86::R10, X86::R11, X86::R12,
11730                                        X86::R13, X86::R14, X86::R15,
11731                                        X86::RBP, X86::RSP, 0);
11732
11733         break;
11734       }
11735       // 32-bit fallthrough
11736     case 'Q':   // Q_REGS
11737       if (VT == MVT::i32)
11738         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
11739       else if (VT == MVT::i16)
11740         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
11741       else if (VT == MVT::i8)
11742         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
11743       else if (VT == MVT::i64)
11744         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
11745       break;
11746     }
11747   }
11748
11749   return std::vector<unsigned>();
11750 }
11751
11752 std::pair<unsigned, const TargetRegisterClass*>
11753 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
11754                                                 EVT VT) const {
11755   // First, see if this is a constraint that directly corresponds to an LLVM
11756   // register class.
11757   if (Constraint.size() == 1) {
11758     // GCC Constraint Letters
11759     switch (Constraint[0]) {
11760     default: break;
11761     case 'r':   // GENERAL_REGS
11762     case 'l':   // INDEX_REGS
11763       if (VT == MVT::i8)
11764         return std::make_pair(0U, X86::GR8RegisterClass);
11765       if (VT == MVT::i16)
11766         return std::make_pair(0U, X86::GR16RegisterClass);
11767       if (VT == MVT::i32 || !Subtarget->is64Bit())
11768         return std::make_pair(0U, X86::GR32RegisterClass);
11769       return std::make_pair(0U, X86::GR64RegisterClass);
11770     case 'R':   // LEGACY_REGS
11771       if (VT == MVT::i8)
11772         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11773       if (VT == MVT::i16)
11774         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11775       if (VT == MVT::i32 || !Subtarget->is64Bit())
11776         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11777       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11778     case 'f':  // FP Stack registers.
11779       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11780       // value to the correct fpstack register class.
11781       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11782         return std::make_pair(0U, X86::RFP32RegisterClass);
11783       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11784         return std::make_pair(0U, X86::RFP64RegisterClass);
11785       return std::make_pair(0U, X86::RFP80RegisterClass);
11786     case 'y':   // MMX_REGS if MMX allowed.
11787       if (!Subtarget->hasMMX()) break;
11788       return std::make_pair(0U, X86::VR64RegisterClass);
11789     case 'Y':   // SSE_REGS if SSE2 allowed
11790       if (!Subtarget->hasSSE2()) break;
11791       // FALL THROUGH.
11792     case 'x':   // SSE_REGS if SSE1 allowed
11793       if (!Subtarget->hasSSE1()) break;
11794
11795       switch (VT.getSimpleVT().SimpleTy) {
11796       default: break;
11797       // Scalar SSE types.
11798       case MVT::f32:
11799       case MVT::i32:
11800         return std::make_pair(0U, X86::FR32RegisterClass);
11801       case MVT::f64:
11802       case MVT::i64:
11803         return std::make_pair(0U, X86::FR64RegisterClass);
11804       // Vector types.
11805       case MVT::v16i8:
11806       case MVT::v8i16:
11807       case MVT::v4i32:
11808       case MVT::v2i64:
11809       case MVT::v4f32:
11810       case MVT::v2f64:
11811         return std::make_pair(0U, X86::VR128RegisterClass);
11812       }
11813       break;
11814     }
11815   }
11816
11817   // Use the default implementation in TargetLowering to convert the register
11818   // constraint into a member of a register class.
11819   std::pair<unsigned, const TargetRegisterClass*> Res;
11820   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11821
11822   // Not found as a standard register?
11823   if (Res.second == 0) {
11824     // Map st(0) -> st(7) -> ST0
11825     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11826         tolower(Constraint[1]) == 's' &&
11827         tolower(Constraint[2]) == 't' &&
11828         Constraint[3] == '(' &&
11829         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11830         Constraint[5] == ')' &&
11831         Constraint[6] == '}') {
11832
11833       Res.first = X86::ST0+Constraint[4]-'0';
11834       Res.second = X86::RFP80RegisterClass;
11835       return Res;
11836     }
11837
11838     // GCC allows "st(0)" to be called just plain "st".
11839     if (StringRef("{st}").equals_lower(Constraint)) {
11840       Res.first = X86::ST0;
11841       Res.second = X86::RFP80RegisterClass;
11842       return Res;
11843     }
11844
11845     // flags -> EFLAGS
11846     if (StringRef("{flags}").equals_lower(Constraint)) {
11847       Res.first = X86::EFLAGS;
11848       Res.second = X86::CCRRegisterClass;
11849       return Res;
11850     }
11851
11852     // 'A' means EAX + EDX.
11853     if (Constraint == "A") {
11854       Res.first = X86::EAX;
11855       Res.second = X86::GR32_ADRegisterClass;
11856       return Res;
11857     }
11858     return Res;
11859   }
11860
11861   // Otherwise, check to see if this is a register class of the wrong value
11862   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11863   // turn into {ax},{dx}.
11864   if (Res.second->hasType(VT))
11865     return Res;   // Correct type already, nothing to do.
11866
11867   // All of the single-register GCC register classes map their values onto
11868   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11869   // really want an 8-bit or 32-bit register, map to the appropriate register
11870   // class and return the appropriate register.
11871   if (Res.second == X86::GR16RegisterClass) {
11872     if (VT == MVT::i8) {
11873       unsigned DestReg = 0;
11874       switch (Res.first) {
11875       default: break;
11876       case X86::AX: DestReg = X86::AL; break;
11877       case X86::DX: DestReg = X86::DL; break;
11878       case X86::CX: DestReg = X86::CL; break;
11879       case X86::BX: DestReg = X86::BL; break;
11880       }
11881       if (DestReg) {
11882         Res.first = DestReg;
11883         Res.second = X86::GR8RegisterClass;
11884       }
11885     } else if (VT == MVT::i32) {
11886       unsigned DestReg = 0;
11887       switch (Res.first) {
11888       default: break;
11889       case X86::AX: DestReg = X86::EAX; break;
11890       case X86::DX: DestReg = X86::EDX; break;
11891       case X86::CX: DestReg = X86::ECX; break;
11892       case X86::BX: DestReg = X86::EBX; break;
11893       case X86::SI: DestReg = X86::ESI; break;
11894       case X86::DI: DestReg = X86::EDI; break;
11895       case X86::BP: DestReg = X86::EBP; break;
11896       case X86::SP: DestReg = X86::ESP; break;
11897       }
11898       if (DestReg) {
11899         Res.first = DestReg;
11900         Res.second = X86::GR32RegisterClass;
11901       }
11902     } else if (VT == MVT::i64) {
11903       unsigned DestReg = 0;
11904       switch (Res.first) {
11905       default: break;
11906       case X86::AX: DestReg = X86::RAX; break;
11907       case X86::DX: DestReg = X86::RDX; break;
11908       case X86::CX: DestReg = X86::RCX; break;
11909       case X86::BX: DestReg = X86::RBX; break;
11910       case X86::SI: DestReg = X86::RSI; break;
11911       case X86::DI: DestReg = X86::RDI; break;
11912       case X86::BP: DestReg = X86::RBP; break;
11913       case X86::SP: DestReg = X86::RSP; break;
11914       }
11915       if (DestReg) {
11916         Res.first = DestReg;
11917         Res.second = X86::GR64RegisterClass;
11918       }
11919     }
11920   } else if (Res.second == X86::FR32RegisterClass ||
11921              Res.second == X86::FR64RegisterClass ||
11922              Res.second == X86::VR128RegisterClass) {
11923     // Handle references to XMM physical registers that got mapped into the
11924     // wrong class.  This can happen with constraints like {xmm0} where the
11925     // target independent register mapper will just pick the first match it can
11926     // find, ignoring the required type.
11927     if (VT == MVT::f32)
11928       Res.second = X86::FR32RegisterClass;
11929     else if (VT == MVT::f64)
11930       Res.second = X86::FR64RegisterClass;
11931     else if (X86::VR128RegisterClass->hasType(VT))
11932       Res.second = X86::VR128RegisterClass;
11933   }
11934
11935   return Res;
11936 }