lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Disable16Bit - 16-bit operations typically have a larger encoding than
  61 // corresponding 32-bit instructions, and 16-bit code is slow on some
  62 // processors. This is an experimental flag to disable 16-bit operations
  63 // (which forces them to be Legalized to 32-bit operations).
  64 static cl::opt<bool>
  65 Disable16Bit("disable-16bit", cl::Hidden,
  66              cl::desc("Disable use of 16-bit instructions"));
  67
  68 // Forward declarations.
  69 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  70                        SDValue V2);
  71
  72 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  73   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  74   default: llvm_unreachable("unknown subtarget type");
  75   case X86Subtarget::isDarwin:
  76     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  77       return new X8664_MachoTargetObjectFile();
  78     return new TargetLoweringObjectFileMachO();
  79   case X86Subtarget::isELF:
  80    if (TM.getSubtarget<X86Subtarget>().is64Bit())
  81      return new X8664_ELFTargetObjectFile(TM);
  82     return new X8632_ELFTargetObjectFile(TM);
  83   case X86Subtarget::isMingw:
  84   case X86Subtarget::isCygwin:
  85   case X86Subtarget::isWindows:
  86     return new TargetLoweringObjectFileCOFF();
  87   }
  88 }
  89
  90 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  91   : TargetLowering(TM, createTLOF(TM)) {
  92   Subtarget = &TM.getSubtarget<X86Subtarget>();
  93   X86ScalarSSEf64 = Subtarget->hasSSE2();
  94   X86ScalarSSEf32 = Subtarget->hasSSE1();
  95   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  96
  97   RegInfo = TM.getRegisterInfo();
  98   TD = getTargetData();
  99
 100   // Set up the TargetLowering object.
 101
 102   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 103   setShiftAmountType(MVT::i8);
 104   setBooleanContents(ZeroOrOneBooleanContent);
 105   setSchedulingPreference(SchedulingForRegPressure);
 106   setStackPointerRegisterToSaveRestore(X86StackPtr);
 107
 108   if (Subtarget->isTargetDarwin()) {
 109     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 110     setUseUnderscoreSetJmp(false);
 111     setUseUnderscoreLongJmp(false);
 112   } else if (Subtarget->isTargetMingw()) {
 113     // MS runtime is weird: it exports _setjmp, but longjmp!
 114     setUseUnderscoreSetJmp(true);
 115     setUseUnderscoreLongJmp(false);
 116   } else {
 117     setUseUnderscoreSetJmp(true);
 118     setUseUnderscoreLongJmp(true);
 119   }
 120
 121   // Set up the register classes.
 122   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 123   if (!Disable16Bit)
 124     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 125   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 126   if (Subtarget->is64Bit())
 127     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 128
 129   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 130
 131   // We don't accept any truncstore of integer registers.
 132   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 133   if (!Disable16Bit)
 134     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 135   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 136   if (!Disable16Bit)
 137     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 138   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 139   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 140
 141   // SETOEQ and SETUNE require checking two conditions.
 142   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 143   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 144   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 145   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 146   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 147   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 148
 149   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 150   // operation.
 151   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 152   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 153   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 154
 155   if (Subtarget->is64Bit()) {
 156     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 157     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 158   } else if (!UseSoftFloat) {
 159     if (X86ScalarSSEf64) {
 160       // We have an impenetrably clever algorithm for ui64->double only.
 161       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 162     }
 163     // We have an algorithm for SSE2, and we turn this into a 64-bit
 164     // FILD for other targets.
 165     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 166   }
 167
 168   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 169   // this operation.
 170   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 171   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 172
 173   if (!UseSoftFloat) {
 174     // SSE has no i16 to fp conversion, only i32
 175     if (X86ScalarSSEf32) {
 176       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 177       // f32 and f64 cases are Legal, f80 case is not
 178       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 179     } else {
 180       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 181       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 182     }
 183   } else {
 184     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 185     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 186   }
 187
 188   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 189   // are Legal, f80 is custom lowered.
 190   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 191   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 192
 193   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 194   // this operation.
 195   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 197
 198   if (X86ScalarSSEf32) {
 199     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 200     // f32 and f64 cases are Legal, f80 case is not
 201     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 202   } else {
 203     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 204     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 205   }
 206
 207   // Handle FP_TO_UINT by promoting the destination to a larger signed
 208   // conversion.
 209   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 210   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 211   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 212
 213   if (Subtarget->is64Bit()) {
 214     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 215     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 216   } else if (!UseSoftFloat) {
 217     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 218       // Expand FP_TO_UINT into a select.
 219       // FIXME: We would like to use a Custom expander here eventually to do
 220       // the optimal thing for SSE vs. the default expansion in the legalizer.
 221       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 222     else
 223       // With SSE3 we can use fisttpll to convert to a signed i64; without
 224       // SSE, we're stuck with a fistpll.
 225       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 226   }
 227
 228   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 229   if (!X86ScalarSSEf64) {
 230     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 231     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 232   }
 233
 234   // Scalar integer divide and remainder are lowered to use operations that
 235   // produce two results, to match the available instructions. This exposes
 236   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 237   // into a single instruction.
 238   //
 239   // Scalar integer multiply-high is also lowered to use two-result
 240   // operations, to match the available instructions. However, plain multiply
 241   // (low) operations are left as Legal, as there are single-result
 242   // instructions for this in x86. Using the two-result multiply instructions
 243   // when both high and low results are needed must be arranged by dagcombine.
 244   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 262   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 263   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 264   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 265   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 266   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 267   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 268
 269   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 270   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 271   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 272   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 273   if (Subtarget->is64Bit())
 274     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 275   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 276   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 277   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 278   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 279   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 280   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 281   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 282   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 283
 284   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 287   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 288   if (Disable16Bit) {
 289     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 290     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 291   } else {
 292     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 293     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 294   }
 295   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 296   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 297   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 298   if (Subtarget->is64Bit()) {
 299     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 300     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 301     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 302   }
 303
 304   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 305   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 306
 307   // These should be promoted to a larger select which is supported.
 308   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 309   // X86 wants to expand cmov itself.
 310   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 311   if (Disable16Bit)
 312     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 313   else
 314     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 315   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 316   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 317   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 318   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 319   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 320   if (Disable16Bit)
 321     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 322   else
 323     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 324   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 325   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 326   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 327   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 328   if (Subtarget->is64Bit()) {
 329     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 330     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 331   }
 332   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 333
 334   // Darwin ABI issue.
 335   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 336   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 337   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 338   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 339   if (Subtarget->is64Bit())
 340     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 341   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 342   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 343   if (Subtarget->is64Bit()) {
 344     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 345     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 346     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 347     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 348     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 349   }
 350   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 351   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 352   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 353   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 354   if (Subtarget->is64Bit()) {
 355     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 356     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 357     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 358   }
 359
 360   if (Subtarget->hasSSE1())
 361     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 362
 363   if (!Subtarget->hasSSE2())
 364     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 365
 366   // Expand certain atomics
 367   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 368   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 369   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 370   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 371
 372   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 373   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 374   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 375   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 376
 377   if (!Subtarget->is64Bit()) {
 378     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 379     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 380     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 381     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 382     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 383     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 384     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 385   }
 386
 387   // FIXME - use subtarget debug flags
 388   if (!Subtarget->isTargetDarwin() &&
 389       !Subtarget->isTargetELF() &&
 390       !Subtarget->isTargetCygMing()) {
 391     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 392   }
 393
 394   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 395   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 396   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 397   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 398   if (Subtarget->is64Bit()) {
 399     setExceptionPointerRegister(X86::RAX);
 400     setExceptionSelectorRegister(X86::RDX);
 401   } else {
 402     setExceptionPointerRegister(X86::EAX);
 403     setExceptionSelectorRegister(X86::EDX);
 404   }
 405   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 406   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 407
 408   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 409
 410   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 411
 412   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 413   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 414   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 415   if (Subtarget->is64Bit()) {
 416     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 417     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 418   } else {
 419     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 420     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 421   }
 422
 423   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 424   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 425   if (Subtarget->is64Bit())
 426     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 427   if (Subtarget->isTargetCygMing())
 428     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 429   else
 430     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 431
 432   if (!UseSoftFloat && X86ScalarSSEf64) {
 433     // f32 and f64 use SSE.
 434     // Set up the FP register classes.
 435     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 436     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 437
 438     // Use ANDPD to simulate FABS.
 439     setOperationAction(ISD::FABS , MVT::f64, Custom);
 440     setOperationAction(ISD::FABS , MVT::f32, Custom);
 441
 442     // Use XORP to simulate FNEG.
 443     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 444     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 445
 446     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 447     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 448     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 449
 450     // We don't support sin/cos/fmod
 451     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 452     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 453     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 454     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 455
 456     // Expand FP immediates into loads from the stack, except for the special
 457     // cases we handle.
 458     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 459     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 460   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 461     // Use SSE for f32, x87 for f64.
 462     // Set up the FP register classes.
 463     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 464     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 465
 466     // Use ANDPS to simulate FABS.
 467     setOperationAction(ISD::FABS , MVT::f32, Custom);
 468
 469     // Use XORP to simulate FNEG.
 470     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 471
 472     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 473
 474     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 475     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 476     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 477
 478     // We don't support sin/cos/fmod
 479     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 480     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 481
 482     // Special cases we handle for FP constants.
 483     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 484     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 485     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 486     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 487     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 488
 489     if (!UnsafeFPMath) {
 490       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 491       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 492     }
 493   } else if (!UseSoftFloat) {
 494     // f32 and f64 in x87.
 495     // Set up the FP register classes.
 496     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 497     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 498
 499     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 500     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 501     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 502     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 503
 504     if (!UnsafeFPMath) {
 505       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 506       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 507     }
 508     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 509     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 510     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 511     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 512     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 513     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 514     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 515     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 516   }
 517
 518   // Long double always uses X87.
 519   if (!UseSoftFloat) {
 520     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 521     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 522     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 523     {
 524       bool ignored;
 525       APFloat TmpFlt(+0.0);
 526       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 527                      &ignored);
 528       addLegalFPImmediate(TmpFlt);  // FLD0
 529       TmpFlt.changeSign();
 530       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 531       APFloat TmpFlt2(+1.0);
 532       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 533                       &ignored);
 534       addLegalFPImmediate(TmpFlt2);  // FLD1
 535       TmpFlt2.changeSign();
 536       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 537     }
 538
 539     if (!UnsafeFPMath) {
 540       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 541       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 542     }
 543   }
 544
 545   // Always use a library call for pow.
 546   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 547   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 548   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 549
 550   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 551   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 552   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 553   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 554   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 555
 556   // First set operation action for all vector types to either promote
 557   // (for widening) or expand (for scalarization). Then we will selectively
 558   // turn on ones that can be effectively codegen'd.
 559   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 560        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 561     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 576     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 577     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 607     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 608     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 609     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 610     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 611     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 612     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 613     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 614     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 615          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 616       setTruncStoreAction((MVT::SimpleValueType)VT,
 617                           (MVT::SimpleValueType)InnerVT, Expand);
 618     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 619     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 620     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 621   }
 622
 623   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 624   // with -msoft-float, disable use of MMX as well.
 625   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 626     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 627     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 628     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 629     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 630     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 631
 632     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 633     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 634     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 635     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 636
 637     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 638     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 639     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 640     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 641
 642     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 643     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 644
 645     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 646     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 647     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 648     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 649     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 650     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 651     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 652
 653     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 654     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 655     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 656     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 657     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 658     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 659     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 660
 661     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 662     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 663     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 664     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 665     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 666     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 667     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 668
 669     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 670     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 671     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 672     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 673     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 674     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 675     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 676     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 677     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 678
 679     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 680     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 681     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 682     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 683     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 684
 685     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 686     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 687     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 688     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 689
 690     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 691     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 692     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 693     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 694
 695     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 696
 697     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 698     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 699     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 700     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 701     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 702     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 703     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 704   }
 705
 706   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 707     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 708
 709     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 711     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 712     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 714     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 715     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 716     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 717     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 718     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 719     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 720     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 721   }
 722
 723   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 724     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 725
 726     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 727     // registers cannot be used even for integer operations.
 728     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 729     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 730     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 731     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 732
 733     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 734     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 735     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 736     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 737     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 738     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 739     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 740     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 741     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 742     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 743     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 745     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 746     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 747     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 748     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 749
 750     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 751     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 752     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 753     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 754
 755     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 756     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 757     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 758     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 759     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 760
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 763     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 764     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 765     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 766
 767     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 768     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 769       EVT VT = (MVT::SimpleValueType)i;
 770       // Do not attempt to custom lower non-power-of-2 vectors
 771       if (!isPowerOf2_32(VT.getVectorNumElements()))
 772         continue;
 773       // Do not attempt to custom lower non-128-bit vectors
 774       if (!VT.is128BitVector())
 775         continue;
 776       setOperationAction(ISD::BUILD_VECTOR,
 777                          VT.getSimpleVT().SimpleTy, Custom);
 778       setOperationAction(ISD::VECTOR_SHUFFLE,
 779                          VT.getSimpleVT().SimpleTy, Custom);
 780       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 781                          VT.getSimpleVT().SimpleTy, Custom);
 782     }
 783
 784     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 785     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 786     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 787     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 788     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 789     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 790
 791     if (Subtarget->is64Bit()) {
 792       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 793       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 794     }
 795
 796     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 797     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 798       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 799       EVT VT = SVT;
 800
 801       // Do not attempt to promote non-128-bit vectors
 802       if (!VT.is128BitVector()) {
 803         continue;
 804       }
 805       setOperationAction(ISD::AND,    SVT, Promote);
 806       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 807       setOperationAction(ISD::OR,     SVT, Promote);
 808       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 809       setOperationAction(ISD::XOR,    SVT, Promote);
 810       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 811       setOperationAction(ISD::LOAD,   SVT, Promote);
 812       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 813       setOperationAction(ISD::SELECT, SVT, Promote);
 814       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 815     }
 816
 817     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 818
 819     // Custom lower v2i64 and v2f64 selects.
 820     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 821     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 822     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 823     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 824
 825     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 826     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 827     if (!DisableMMX && Subtarget->hasMMX()) {
 828       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 829       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 830     }
 831   }
 832
 833   if (Subtarget->hasSSE41()) {
 834     // FIXME: Do we need to handle scalar-to-vector here?
 835     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 836
 837     // i8 and i16 vectors are custom , because the source register and source
 838     // source memory operand types are not the same width.  f32 vectors are
 839     // custom since the immediate controlling the insert encodes additional
 840     // information.
 841     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 844     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 845
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 847     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 848     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 849     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 850
 851     if (Subtarget->is64Bit()) {
 852       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 853       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 854     }
 855   }
 856
 857   if (Subtarget->hasSSE42()) {
 858     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 859   }
 860
 861   if (!UseSoftFloat && Subtarget->hasAVX()) {
 862     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 863     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 864     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 865     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 866
 867     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 868     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 869     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 870     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 871     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 872     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 873     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 874     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 875     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 876     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 877     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 878     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 879     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 880     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 881     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 882
 883     // Operations to consider commented out -v16i16 v32i8
 884     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 885     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 886     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 887     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 888     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 889     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 890     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 891     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 892     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 893     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 894     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 895     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 896     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 897     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 898
 899     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 900     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 901     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 902     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 903
 904     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 905     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 906     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 907     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 908     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 909
 910     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 911     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 912     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 913     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 914     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 915     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 916
 917 #if 0
 918     // Not sure we want to do this since there are no 256-bit integer
 919     // operations in AVX
 920
 921     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 922     // This includes 256-bit vectors
 923     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 924       EVT VT = (MVT::SimpleValueType)i;
 925
 926       // Do not attempt to custom lower non-power-of-2 vectors
 927       if (!isPowerOf2_32(VT.getVectorNumElements()))
 928         continue;
 929
 930       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 931       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 932       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 933     }
 934
 935     if (Subtarget->is64Bit()) {
 936       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 937       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 938     }
 939 #endif
 940
 941 #if 0
 942     // Not sure we want to do this since there are no 256-bit integer
 943     // operations in AVX
 944
 945     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 946     // Including 256-bit vectors
 947     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 948       EVT VT = (MVT::SimpleValueType)i;
 949
 950       if (!VT.is256BitVector()) {
 951         continue;
 952       }
 953       setOperationAction(ISD::AND,    VT, Promote);
 954       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 955       setOperationAction(ISD::OR,     VT, Promote);
 956       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 957       setOperationAction(ISD::XOR,    VT, Promote);
 958       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 959       setOperationAction(ISD::LOAD,   VT, Promote);
 960       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 961       setOperationAction(ISD::SELECT, VT, Promote);
 962       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 963     }
 964
 965     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 966 #endif
 967   }
 968
 969   // We want to custom lower some of our intrinsics.
 970   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 971
 972   // Add/Sub/Mul with overflow operations are custom lowered.
 973   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 974   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 975   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 976   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 977   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 978   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 979   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 980   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 981   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 982   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 983
 984   if (!Subtarget->is64Bit()) {
 985     // These libcalls are not available in 32-bit.
 986     setLibcallName(RTLIB::SHL_I128, 0);
 987     setLibcallName(RTLIB::SRL_I128, 0);
 988     setLibcallName(RTLIB::SRA_I128, 0);
 989   }
 990
 991   // We have target-specific dag combine patterns for the following nodes:
 992   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 993   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
 994   setTargetDAGCombine(ISD::BUILD_VECTOR);
 995   setTargetDAGCombine(ISD::SELECT);
 996   setTargetDAGCombine(ISD::SHL);
 997   setTargetDAGCombine(ISD::SRA);
 998   setTargetDAGCombine(ISD::SRL);
 999   setTargetDAGCombine(ISD::OR);
1000   setTargetDAGCombine(ISD::STORE);
1001   setTargetDAGCombine(ISD::MEMBARRIER);
1002   setTargetDAGCombine(ISD::ZERO_EXTEND);
1003   if (Subtarget->is64Bit())
1004     setTargetDAGCombine(ISD::MUL);
1005
1006   computeRegisterProperties();
1007
1008   // FIXME: These should be based on subtarget info. Plus, the values should
1009   // be smaller when we are in optimizing for size mode.
1010   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1011   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
1012   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1013   setPrefLoopAlignment(16);
1014   benefitFromCodePlacementOpt = true;
1015 }
1016
1017
1018 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1019   return MVT::i8;
1020 }
1021
1022
1023 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1024 /// the desired ByVal argument alignment.
1025 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1026   if (MaxAlign == 16)
1027     return;
1028   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1029     if (VTy->getBitWidth() == 128)
1030       MaxAlign = 16;
1031   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1032     unsigned EltAlign = 0;
1033     getMaxByValAlign(ATy->getElementType(), EltAlign);
1034     if (EltAlign > MaxAlign)
1035       MaxAlign = EltAlign;
1036   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1037     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1038       unsigned EltAlign = 0;
1039       getMaxByValAlign(STy->getElementType(i), EltAlign);
1040       if (EltAlign > MaxAlign)
1041         MaxAlign = EltAlign;
1042       if (MaxAlign == 16)
1043         break;
1044     }
1045   }
1046   return;
1047 }
1048
1049 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1050 /// function arguments in the caller parameter area. For X86, aggregates
1051 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1052 /// are at 4-byte boundaries.
1053 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1054   if (Subtarget->is64Bit()) {
1055     // Max of 8 and alignment of type.
1056     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1057     if (TyAlign > 8)
1058       return TyAlign;
1059     return 8;
1060   }
1061
1062   unsigned Align = 4;
1063   if (Subtarget->hasSSE1())
1064     getMaxByValAlign(Ty, Align);
1065   return Align;
1066 }
1067
1068 /// getOptimalMemOpType - Returns the target specific optimal type for load
1069 /// and store operations as a result of memset, memcpy, and memmove
1070 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1071 /// determining it.
1072 EVT
1073 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1074                                        bool isSrcConst, bool isSrcStr,
1075                                        SelectionDAG &DAG) const {
1076   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1077   // linux.  This is because the stack realignment code can't handle certain
1078   // cases like PR2962.  This should be removed when PR2962 is fixed.
1079   const Function *F = DAG.getMachineFunction().getFunction();
1080   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1081   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1082     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1083       return MVT::v4i32;
1084     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1085       return MVT::v4f32;
1086   }
1087   if (Subtarget->is64Bit() && Size >= 8)
1088     return MVT::i64;
1089   return MVT::i32;
1090 }
1091
1092 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1093 /// current function.  The returned value is a member of the
1094 /// MachineJumpTableInfo::JTEntryKind enum.
1095 unsigned X86TargetLowering::getJumpTableEncoding() const {
1096   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1097   // symbol.
1098   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1099       Subtarget->isPICStyleGOT())
1100     return MachineJumpTableInfo::EK_Custom32;
1101
1102   // Otherwise, use the normal jump table encoding heuristics.
1103   return TargetLowering::getJumpTableEncoding();
1104 }
1105
1106 /// getPICBaseSymbol - Return the X86-32 PIC base.
1107 MCSymbol *
1108 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1109                                     MCContext &Ctx) const {
1110   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1111   return Ctx.GetOrCreateTemporarySymbol(Twine(MAI.getPrivateGlobalPrefix())+
1112                                         Twine(MF->getFunctionNumber())+"$pb");
1113 }
1114
1115
1116 const MCExpr *
1117 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1118                                              const MachineBasicBlock *MBB,
1119                                              unsigned uid,MCContext &Ctx) const{
1120   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1121          Subtarget->isPICStyleGOT());
1122   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1123   // entries.
1124   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1125                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1126 }
1127
1128 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1129 /// jumptable.
1130 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1131                                                     SelectionDAG &DAG) const {
1132   if (!Subtarget->is64Bit())
1133     // This doesn't have DebugLoc associated with it, but is not really the
1134     // same as a Register.
1135     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1136                        getPointerTy());
1137   return Table;
1138 }
1139
1140 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1141 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1142 /// MCExpr.
1143 const MCExpr *X86TargetLowering::
1144 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1145                              MCContext &Ctx) const {
1146   // X86-64 uses RIP relative addressing based on the jump table label.
1147   if (Subtarget->isPICStyleRIPRel())
1148     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1149
1150   // Otherwise, the reference is relative to the PIC base.
1151   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1152 }
1153
1154 /// getFunctionAlignment - Return the Log2 alignment of this function.
1155 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1156   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1157 }
1158
1159 //===----------------------------------------------------------------------===//
1160 //               Return Value Calling Convention Implementation
1161 //===----------------------------------------------------------------------===//
1162
1163 #include "X86GenCallingConv.inc"
1164
1165 bool
1166 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1167                         const SmallVectorImpl<EVT> &OutTys,
1168                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1169                         SelectionDAG &DAG) {
1170   SmallVector<CCValAssign, 16> RVLocs;
1171   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1172                  RVLocs, *DAG.getContext());
1173   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1174 }
1175
1176 SDValue
1177 X86TargetLowering::LowerReturn(SDValue Chain,
1178                                CallingConv::ID CallConv, bool isVarArg,
1179                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1180                                DebugLoc dl, SelectionDAG &DAG) {
1181
1182   SmallVector<CCValAssign, 16> RVLocs;
1183   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1184                  RVLocs, *DAG.getContext());
1185   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1186
1187   // Add the regs to the liveout set for the function.
1188   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1189   for (unsigned i = 0; i != RVLocs.size(); ++i)
1190     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1191       MRI.addLiveOut(RVLocs[i].getLocReg());
1192
1193   SDValue Flag;
1194
1195   SmallVector<SDValue, 6> RetOps;
1196   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1197   // Operand #1 = Bytes To Pop
1198   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1199
1200   // Copy the result values into the output registers.
1201   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1202     CCValAssign &VA = RVLocs[i];
1203     assert(VA.isRegLoc() && "Can only return in registers!");
1204     SDValue ValToCopy = Outs[i].Val;
1205
1206     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1207     // the RET instruction and handled by the FP Stackifier.
1208     if (VA.getLocReg() == X86::ST0 ||
1209         VA.getLocReg() == X86::ST1) {
1210       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1211       // change the value to the FP stack register class.
1212       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1213         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1214       RetOps.push_back(ValToCopy);
1215       // Don't emit a copytoreg.
1216       continue;
1217     }
1218
1219     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1220     // which is returned in RAX / RDX.
1221     if (Subtarget->is64Bit()) {
1222       EVT ValVT = ValToCopy.getValueType();
1223       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1224         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1225         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1226           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1227       }
1228     }
1229
1230     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1231     Flag = Chain.getValue(1);
1232   }
1233
1234   // The x86-64 ABI for returning structs by value requires that we copy
1235   // the sret argument into %rax for the return. We saved the argument into
1236   // a virtual register in the entry block, so now we copy the value out
1237   // and into %rax.
1238   if (Subtarget->is64Bit() &&
1239       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1240     MachineFunction &MF = DAG.getMachineFunction();
1241     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1242     unsigned Reg = FuncInfo->getSRetReturnReg();
1243     if (!Reg) {
1244       Reg = MRI.createVirtualRegister(getRegClassFor(MVT::i64));
1245       FuncInfo->setSRetReturnReg(Reg);
1246     }
1247     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1248
1249     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1250     Flag = Chain.getValue(1);
1251
1252     // RAX now acts like a return value.
1253     MRI.addLiveOut(X86::RAX);
1254   }
1255
1256   RetOps[0] = Chain;  // Update chain.
1257
1258   // Add the flag if we have it.
1259   if (Flag.getNode())
1260     RetOps.push_back(Flag);
1261
1262   return DAG.getNode(X86ISD::RET_FLAG, dl,
1263                      MVT::Other, &RetOps[0], RetOps.size());
1264 }
1265
1266 /// LowerCallResult - Lower the result values of a call into the
1267 /// appropriate copies out of appropriate physical registers.
1268 ///
1269 SDValue
1270 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1271                                    CallingConv::ID CallConv, bool isVarArg,
1272                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1273                                    DebugLoc dl, SelectionDAG &DAG,
1274                                    SmallVectorImpl<SDValue> &InVals) {
1275
1276   // Assign locations to each value returned by this call.
1277   SmallVector<CCValAssign, 16> RVLocs;
1278   bool Is64Bit = Subtarget->is64Bit();
1279   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1280                  RVLocs, *DAG.getContext());
1281   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1282
1283   // Copy all of the result registers out of their specified physreg.
1284   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1285     CCValAssign &VA = RVLocs[i];
1286     EVT CopyVT = VA.getValVT();
1287
1288     // If this is x86-64, and we disabled SSE, we can't return FP values
1289     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1290         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1291       llvm_report_error("SSE register return with SSE disabled");
1292     }
1293
1294     // If this is a call to a function that returns an fp value on the floating
1295     // point stack, but where we prefer to use the value in xmm registers, copy
1296     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1297     if ((VA.getLocReg() == X86::ST0 ||
1298          VA.getLocReg() == X86::ST1) &&
1299         isScalarFPTypeInSSEReg(VA.getValVT())) {
1300       CopyVT = MVT::f80;
1301     }
1302
1303     SDValue Val;
1304     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1305       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1306       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1307         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1308                                    MVT::v2i64, InFlag).getValue(1);
1309         Val = Chain.getValue(0);
1310         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1311                           Val, DAG.getConstant(0, MVT::i64));
1312       } else {
1313         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1314                                    MVT::i64, InFlag).getValue(1);
1315         Val = Chain.getValue(0);
1316       }
1317       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1318     } else {
1319       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1320                                  CopyVT, InFlag).getValue(1);
1321       Val = Chain.getValue(0);
1322     }
1323     InFlag = Chain.getValue(2);
1324
1325     if (CopyVT != VA.getValVT()) {
1326       // Round the F80 the right size, which also moves to the appropriate xmm
1327       // register.
1328       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1329                         // This truncation won't change the value.
1330                         DAG.getIntPtrConstant(1));
1331     }
1332
1333     InVals.push_back(Val);
1334   }
1335
1336   return Chain;
1337 }
1338
1339
1340 //===----------------------------------------------------------------------===//
1341 //                C & StdCall & Fast Calling Convention implementation
1342 //===----------------------------------------------------------------------===//
1343 //  StdCall calling convention seems to be standard for many Windows' API
1344 //  routines and around. It differs from C calling convention just a little:
1345 //  callee should clean up the stack, not caller. Symbols should be also
1346 //  decorated in some fancy way :) It doesn't support any vector arguments.
1347 //  For info on fast calling convention see Fast Calling Convention (tail call)
1348 //  implementation LowerX86_32FastCCCallTo.
1349
1350 /// CallIsStructReturn - Determines whether a call uses struct return
1351 /// semantics.
1352 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1353   if (Outs.empty())
1354     return false;
1355
1356   return Outs[0].Flags.isSRet();
1357 }
1358
1359 /// ArgsAreStructReturn - Determines whether a function uses struct
1360 /// return semantics.
1361 static bool
1362 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1363   if (Ins.empty())
1364     return false;
1365
1366   return Ins[0].Flags.isSRet();
1367 }
1368
1369 /// IsCalleePop - Determines whether the callee is required to pop its
1370 /// own arguments. Callee pop is necessary to support tail calls.
1371 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1372   if (IsVarArg)
1373     return false;
1374
1375   switch (CallingConv) {
1376   default:
1377     return false;
1378   case CallingConv::X86_StdCall:
1379     return !Subtarget->is64Bit();
1380   case CallingConv::X86_FastCall:
1381     return !Subtarget->is64Bit();
1382   case CallingConv::Fast:
1383     return GuaranteedTailCallOpt;
1384   case CallingConv::GHC:
1385     return GuaranteedTailCallOpt;
1386   }
1387 }
1388
1389 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1390 /// given CallingConvention value.
1391 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1392   if (Subtarget->is64Bit()) {
1393     if (CC == CallingConv::GHC)
1394       return CC_X86_64_GHC;
1395     else if (Subtarget->isTargetWin64())
1396       return CC_X86_Win64_C;
1397     else
1398       return CC_X86_64_C;
1399   }
1400
1401   if (CC == CallingConv::X86_FastCall)
1402     return CC_X86_32_FastCall;
1403   else if (CC == CallingConv::Fast)
1404     return CC_X86_32_FastCC;
1405   else if (CC == CallingConv::GHC)
1406     return CC_X86_32_GHC;
1407   else
1408     return CC_X86_32_C;
1409 }
1410
1411 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1412 /// by "Src" to address "Dst" with size and alignment information specified by
1413 /// the specific parameter attribute. The copy will be passed as a byval
1414 /// function parameter.
1415 static SDValue
1416 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1417                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1418                           DebugLoc dl) {
1419   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1420   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1421                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1422 }
1423
1424 /// IsTailCallConvention - Return true if the calling convention is one that
1425 /// supports tail call optimization.
1426 static bool IsTailCallConvention(CallingConv::ID CC) {
1427   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1428 }
1429
1430 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1431 /// a tailcall target by changing its ABI.
1432 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1433   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1434 }
1435
1436 SDValue
1437 X86TargetLowering::LowerMemArgument(SDValue Chain,
1438                                     CallingConv::ID CallConv,
1439                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1440                                     DebugLoc dl, SelectionDAG &DAG,
1441                                     const CCValAssign &VA,
1442                                     MachineFrameInfo *MFI,
1443                                     unsigned i) {
1444   // Create the nodes corresponding to a load from this parameter slot.
1445   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1446   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1447   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1448   EVT ValVT;
1449
1450   // If value is passed by pointer we have address passed instead of the value
1451   // itself.
1452   if (VA.getLocInfo() == CCValAssign::Indirect)
1453     ValVT = VA.getLocVT();
1454   else
1455     ValVT = VA.getValVT();
1456
1457   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1458   // changed with more analysis.
1459   // In case of tail call optimization mark all arguments mutable. Since they
1460   // could be overwritten by lowering of arguments in case of a tail call.
1461   if (Flags.isByVal()) {
1462     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1463                                     VA.getLocMemOffset(), isImmutable, false);
1464     return DAG.getFrameIndex(FI, getPointerTy());
1465   } else {
1466     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1467                                     VA.getLocMemOffset(), isImmutable, false);
1468     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1469     return DAG.getLoad(ValVT, dl, Chain, FIN,
1470                        PseudoSourceValue::getFixedStack(FI), 0,
1471                        false, false, 0);
1472   }
1473 }
1474
1475 SDValue
1476 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1477                                         CallingConv::ID CallConv,
1478                                         bool isVarArg,
1479                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1480                                         DebugLoc dl,
1481                                         SelectionDAG &DAG,
1482                                         SmallVectorImpl<SDValue> &InVals) {
1483   MachineFunction &MF = DAG.getMachineFunction();
1484   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1485
1486   const Function* Fn = MF.getFunction();
1487   if (Fn->hasExternalLinkage() &&
1488       Subtarget->isTargetCygMing() &&
1489       Fn->getName() == "main")
1490     FuncInfo->setForceFramePointer(true);
1491
1492   MachineFrameInfo *MFI = MF.getFrameInfo();
1493   bool Is64Bit = Subtarget->is64Bit();
1494   bool IsWin64 = Subtarget->isTargetWin64();
1495
1496   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1497          "Var args not supported with calling convention fastcc or ghc");
1498
1499   // Assign locations to all of the incoming arguments.
1500   SmallVector<CCValAssign, 16> ArgLocs;
1501   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1502                  ArgLocs, *DAG.getContext());
1503   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1504
1505   unsigned LastVal = ~0U;
1506   SDValue ArgValue;
1507   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1508     CCValAssign &VA = ArgLocs[i];
1509     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1510     // places.
1511     assert(VA.getValNo() != LastVal &&
1512            "Don't support value assigned to multiple locs yet");
1513     LastVal = VA.getValNo();
1514
1515     if (VA.isRegLoc()) {
1516       EVT RegVT = VA.getLocVT();
1517       TargetRegisterClass *RC = NULL;
1518       if (RegVT == MVT::i32)
1519         RC = X86::GR32RegisterClass;
1520       else if (Is64Bit && RegVT == MVT::i64)
1521         RC = X86::GR64RegisterClass;
1522       else if (RegVT == MVT::f32)
1523         RC = X86::FR32RegisterClass;
1524       else if (RegVT == MVT::f64)
1525         RC = X86::FR64RegisterClass;
1526       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1527         RC = X86::VR128RegisterClass;
1528       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1529         RC = X86::VR64RegisterClass;
1530       else
1531         llvm_unreachable("Unknown argument type!");
1532
1533       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1534       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1535
1536       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1537       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1538       // right size.
1539       if (VA.getLocInfo() == CCValAssign::SExt)
1540         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1541                                DAG.getValueType(VA.getValVT()));
1542       else if (VA.getLocInfo() == CCValAssign::ZExt)
1543         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1544                                DAG.getValueType(VA.getValVT()));
1545       else if (VA.getLocInfo() == CCValAssign::BCvt)
1546         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1547
1548       if (VA.isExtInLoc()) {
1549         // Handle MMX values passed in XMM regs.
1550         if (RegVT.isVector()) {
1551           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1552                                  ArgValue, DAG.getConstant(0, MVT::i64));
1553           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1554         } else
1555           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1556       }
1557     } else {
1558       assert(VA.isMemLoc());
1559       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1560     }
1561
1562     // If value is passed via pointer - do a load.
1563     if (VA.getLocInfo() == CCValAssign::Indirect)
1564       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1565                              false, false, 0);
1566
1567     InVals.push_back(ArgValue);
1568   }
1569
1570   // The x86-64 ABI for returning structs by value requires that we copy
1571   // the sret argument into %rax for the return. Save the argument into
1572   // a virtual register so that we can access it from the return points.
1573   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1574     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1575     unsigned Reg = FuncInfo->getSRetReturnReg();
1576     if (!Reg) {
1577       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1578       FuncInfo->setSRetReturnReg(Reg);
1579     }
1580     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1581     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1582   }
1583
1584   unsigned StackSize = CCInfo.getNextStackOffset();
1585   // Align stack specially for tail calls.
1586   if (FuncIsMadeTailCallSafe(CallConv))
1587     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1588
1589   // If the function takes variable number of arguments, make a frame index for
1590   // the start of the first vararg value... for expansion of llvm.va_start.
1591   if (isVarArg) {
1592     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1593       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize, true, false);
1594     }
1595     if (Is64Bit) {
1596       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1597
1598       // FIXME: We should really autogenerate these arrays
1599       static const unsigned GPR64ArgRegsWin64[] = {
1600         X86::RCX, X86::RDX, X86::R8,  X86::R9
1601       };
1602       static const unsigned XMMArgRegsWin64[] = {
1603         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1604       };
1605       static const unsigned GPR64ArgRegs64Bit[] = {
1606         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1607       };
1608       static const unsigned XMMArgRegs64Bit[] = {
1609         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1610         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1611       };
1612       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1613
1614       if (IsWin64) {
1615         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1616         GPR64ArgRegs = GPR64ArgRegsWin64;
1617         XMMArgRegs = XMMArgRegsWin64;
1618       } else {
1619         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1620         GPR64ArgRegs = GPR64ArgRegs64Bit;
1621         XMMArgRegs = XMMArgRegs64Bit;
1622       }
1623       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1624                                                        TotalNumIntRegs);
1625       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1626                                                        TotalNumXMMRegs);
1627
1628       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1629       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1630              "SSE register cannot be used when SSE is disabled!");
1631       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1632              "SSE register cannot be used when SSE is disabled!");
1633       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1634         // Kernel mode asks for SSE to be disabled, so don't push them
1635         // on the stack.
1636         TotalNumXMMRegs = 0;
1637
1638       // For X86-64, if there are vararg parameters that are passed via
1639       // registers, then we must store them to their spots on the stack so they
1640       // may be loaded by deferencing the result of va_next.
1641       VarArgsGPOffset = NumIntRegs * 8;
1642       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1643       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1644                                                  TotalNumXMMRegs * 16, 16,
1645                                                  false);
1646
1647       // Store the integer parameter registers.
1648       SmallVector<SDValue, 8> MemOps;
1649       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1650       unsigned Offset = VarArgsGPOffset;
1651       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1652         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1653                                   DAG.getIntPtrConstant(Offset));
1654         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1655                                      X86::GR64RegisterClass);
1656         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1657         SDValue Store =
1658           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1659                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1660                        Offset, false, false, 0);
1661         MemOps.push_back(Store);
1662         Offset += 8;
1663       }
1664
1665       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1666         // Now store the XMM (fp + vector) parameter registers.
1667         SmallVector<SDValue, 11> SaveXMMOps;
1668         SaveXMMOps.push_back(Chain);
1669
1670         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1671         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1672         SaveXMMOps.push_back(ALVal);
1673
1674         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1675         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1676
1677         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1678           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1679                                        X86::VR128RegisterClass);
1680           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1681           SaveXMMOps.push_back(Val);
1682         }
1683         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1684                                      MVT::Other,
1685                                      &SaveXMMOps[0], SaveXMMOps.size()));
1686       }
1687
1688       if (!MemOps.empty())
1689         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1690                             &MemOps[0], MemOps.size());
1691     }
1692   }
1693
1694   // Some CCs need callee pop.
1695   if (IsCalleePop(isVarArg, CallConv)) {
1696     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1697   } else {
1698     BytesToPopOnReturn  = 0; // Callee pops nothing.
1699     // If this is an sret function, the return should pop the hidden pointer.
1700     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1701       BytesToPopOnReturn = 4;
1702   }
1703
1704   if (!Is64Bit) {
1705     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1706     if (CallConv == CallingConv::X86_FastCall)
1707       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1708   }
1709
1710   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1711
1712   return Chain;
1713 }
1714
1715 SDValue
1716 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1717                                     SDValue StackPtr, SDValue Arg,
1718                                     DebugLoc dl, SelectionDAG &DAG,
1719                                     const CCValAssign &VA,
1720                                     ISD::ArgFlagsTy Flags) {
1721   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1722   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1723   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1724   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1725   if (Flags.isByVal()) {
1726     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1727   }
1728   return DAG.getStore(Chain, dl, Arg, PtrOff,
1729                       PseudoSourceValue::getStack(), LocMemOffset,
1730                       false, false, 0);
1731 }
1732
1733 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1734 /// optimization is performed and it is required.
1735 SDValue
1736 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1737                                            SDValue &OutRetAddr, SDValue Chain,
1738                                            bool IsTailCall, bool Is64Bit,
1739                                            int FPDiff, DebugLoc dl) {
1740   // Adjust the Return address stack slot.
1741   EVT VT = getPointerTy();
1742   OutRetAddr = getReturnAddressFrameIndex(DAG);
1743
1744   // Load the "old" Return address.
1745   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1746   return SDValue(OutRetAddr.getNode(), 1);
1747 }
1748
1749 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1750 /// optimization is performed and it is required (FPDiff!=0).
1751 static SDValue
1752 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1753                          SDValue Chain, SDValue RetAddrFrIdx,
1754                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1755   // Store the return address to the appropriate stack slot.
1756   if (!FPDiff) return Chain;
1757   // Calculate the new stack slot for the return address.
1758   int SlotSize = Is64Bit ? 8 : 4;
1759   int NewReturnAddrFI =
1760     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false, false);
1761   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1762   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1763   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1764                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1765                        false, false, 0);
1766   return Chain;
1767 }
1768
1769 SDValue
1770 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1771                              CallingConv::ID CallConv, bool isVarArg,
1772                              bool &isTailCall,
1773                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1774                              const SmallVectorImpl<ISD::InputArg> &Ins,
1775                              DebugLoc dl, SelectionDAG &DAG,
1776                              SmallVectorImpl<SDValue> &InVals) {
1777   MachineFunction &MF = DAG.getMachineFunction();
1778   bool Is64Bit        = Subtarget->is64Bit();
1779   bool IsStructRet    = CallIsStructReturn(Outs);
1780   bool IsSibcall      = false;
1781
1782   if (isTailCall) {
1783     // Check if it's really possible to do a tail call.
1784     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1785                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1786                                                    Outs, Ins, DAG);
1787
1788     // Sibcalls are automatically detected tailcalls which do not require
1789     // ABI changes.
1790     if (!GuaranteedTailCallOpt && isTailCall)
1791       IsSibcall = true;
1792
1793     if (isTailCall)
1794       ++NumTailCalls;
1795   }
1796
1797   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1798          "Var args not supported with calling convention fastcc or ghc");
1799
1800   // Analyze operands of the call, assigning locations to each operand.
1801   SmallVector<CCValAssign, 16> ArgLocs;
1802   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1803                  ArgLocs, *DAG.getContext());
1804   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1805
1806   // Get a count of how many bytes are to be pushed on the stack.
1807   unsigned NumBytes = CCInfo.getNextStackOffset();
1808   if (IsSibcall)
1809     // This is a sibcall. The memory operands are available in caller's
1810     // own caller's stack.
1811     NumBytes = 0;
1812   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1813     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1814
1815   int FPDiff = 0;
1816   if (isTailCall && !IsSibcall) {
1817     // Lower arguments at fp - stackoffset + fpdiff.
1818     unsigned NumBytesCallerPushed =
1819       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1820     FPDiff = NumBytesCallerPushed - NumBytes;
1821
1822     // Set the delta of movement of the returnaddr stackslot.
1823     // But only set if delta is greater than previous delta.
1824     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1825       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1826   }
1827
1828   if (!IsSibcall)
1829     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1830
1831   SDValue RetAddrFrIdx;
1832   // Load return adress for tail calls.
1833   if (isTailCall && FPDiff)
1834     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1835                                     Is64Bit, FPDiff, dl);
1836
1837   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1838   SmallVector<SDValue, 8> MemOpChains;
1839   SDValue StackPtr;
1840
1841   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1842   // of tail call optimization arguments are handle later.
1843   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1844     CCValAssign &VA = ArgLocs[i];
1845     EVT RegVT = VA.getLocVT();
1846     SDValue Arg = Outs[i].Val;
1847     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1848     bool isByVal = Flags.isByVal();
1849
1850     // Promote the value if needed.
1851     switch (VA.getLocInfo()) {
1852     default: llvm_unreachable("Unknown loc info!");
1853     case CCValAssign::Full: break;
1854     case CCValAssign::SExt:
1855       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1856       break;
1857     case CCValAssign::ZExt:
1858       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1859       break;
1860     case CCValAssign::AExt:
1861       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1862         // Special case: passing MMX values in XMM registers.
1863         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1864         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1865         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1866       } else
1867         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1868       break;
1869     case CCValAssign::BCvt:
1870       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1871       break;
1872     case CCValAssign::Indirect: {
1873       // Store the argument.
1874       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1875       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1876       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1877                            PseudoSourceValue::getFixedStack(FI), 0,
1878                            false, false, 0);
1879       Arg = SpillSlot;
1880       break;
1881     }
1882     }
1883
1884     if (VA.isRegLoc()) {
1885       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1886     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1887       assert(VA.isMemLoc());
1888       if (StackPtr.getNode() == 0)
1889         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1890       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1891                                              dl, DAG, VA, Flags));
1892     }
1893   }
1894
1895   if (!MemOpChains.empty())
1896     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1897                         &MemOpChains[0], MemOpChains.size());
1898
1899   // Build a sequence of copy-to-reg nodes chained together with token chain
1900   // and flag operands which copy the outgoing args into registers.
1901   SDValue InFlag;
1902   // Tail call byval lowering might overwrite argument registers so in case of
1903   // tail call optimization the copies to registers are lowered later.
1904   if (!isTailCall)
1905     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1906       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1907                                RegsToPass[i].second, InFlag);
1908       InFlag = Chain.getValue(1);
1909     }
1910
1911   if (Subtarget->isPICStyleGOT()) {
1912     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1913     // GOT pointer.
1914     if (!isTailCall) {
1915       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1916                                DAG.getNode(X86ISD::GlobalBaseReg,
1917                                            DebugLoc::getUnknownLoc(),
1918                                            getPointerTy()),
1919                                InFlag);
1920       InFlag = Chain.getValue(1);
1921     } else {
1922       // If we are tail calling and generating PIC/GOT style code load the
1923       // address of the callee into ECX. The value in ecx is used as target of
1924       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1925       // for tail calls on PIC/GOT architectures. Normally we would just put the
1926       // address of GOT into ebx and then call target@PLT. But for tail calls
1927       // ebx would be restored (since ebx is callee saved) before jumping to the
1928       // target@PLT.
1929
1930       // Note: The actual moving to ECX is done further down.
1931       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1932       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1933           !G->getGlobal()->hasProtectedVisibility())
1934         Callee = LowerGlobalAddress(Callee, DAG);
1935       else if (isa<ExternalSymbolSDNode>(Callee))
1936         Callee = LowerExternalSymbol(Callee, DAG);
1937     }
1938   }
1939
1940   if (Is64Bit && isVarArg) {
1941     // From AMD64 ABI document:
1942     // For calls that may call functions that use varargs or stdargs
1943     // (prototype-less calls or calls to functions containing ellipsis (...) in
1944     // the declaration) %al is used as hidden argument to specify the number
1945     // of SSE registers used. The contents of %al do not need to match exactly
1946     // the number of registers, but must be an ubound on the number of SSE
1947     // registers used and is in the range 0 - 8 inclusive.
1948
1949     // FIXME: Verify this on Win64
1950     // Count the number of XMM registers allocated.
1951     static const unsigned XMMArgRegs[] = {
1952       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1953       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1954     };
1955     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1956     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1957            && "SSE registers cannot be used when SSE is disabled");
1958
1959     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1960                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1961     InFlag = Chain.getValue(1);
1962   }
1963
1964
1965   // For tail calls lower the arguments to the 'real' stack slot.
1966   if (isTailCall) {
1967     // Force all the incoming stack arguments to be loaded from the stack
1968     // before any new outgoing arguments are stored to the stack, because the
1969     // outgoing stack slots may alias the incoming argument stack slots, and
1970     // the alias isn't otherwise explicit. This is slightly more conservative
1971     // than necessary, because it means that each store effectively depends
1972     // on every argument instead of just those arguments it would clobber.
1973     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1974
1975     SmallVector<SDValue, 8> MemOpChains2;
1976     SDValue FIN;
1977     int FI = 0;
1978     // Do not flag preceeding copytoreg stuff together with the following stuff.
1979     InFlag = SDValue();
1980     if (GuaranteedTailCallOpt) {
1981       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1982         CCValAssign &VA = ArgLocs[i];
1983         if (VA.isRegLoc())
1984           continue;
1985         assert(VA.isMemLoc());
1986         SDValue Arg = Outs[i].Val;
1987         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1988         // Create frame index.
1989         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1990         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1991         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true, false);
1992         FIN = DAG.getFrameIndex(FI, getPointerTy());
1993
1994         if (Flags.isByVal()) {
1995           // Copy relative to framepointer.
1996           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1997           if (StackPtr.getNode() == 0)
1998             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1999                                           getPointerTy());
2000           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2001
2002           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2003                                                            ArgChain,
2004                                                            Flags, DAG, dl));
2005         } else {
2006           // Store relative to framepointer.
2007           MemOpChains2.push_back(
2008             DAG.getStore(ArgChain, dl, Arg, FIN,
2009                          PseudoSourceValue::getFixedStack(FI), 0,
2010                          false, false, 0));
2011         }
2012       }
2013     }
2014
2015     if (!MemOpChains2.empty())
2016       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2017                           &MemOpChains2[0], MemOpChains2.size());
2018
2019     // Copy arguments to their registers.
2020     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2021       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2022                                RegsToPass[i].second, InFlag);
2023       InFlag = Chain.getValue(1);
2024     }
2025     InFlag =SDValue();
2026
2027     // Store the return address to the appropriate stack slot.
2028     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2029                                      FPDiff, dl);
2030   }
2031
2032   bool WasGlobalOrExternal = false;
2033   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2034     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2035     // In the 64-bit large code model, we have to make all calls
2036     // through a register, since the call instruction's 32-bit
2037     // pc-relative offset may not be large enough to hold the whole
2038     // address.
2039   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2040     WasGlobalOrExternal = true;
2041     // If the callee is a GlobalAddress node (quite common, every direct call
2042     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2043     // it.
2044
2045     // We should use extra load for direct calls to dllimported functions in
2046     // non-JIT mode.
2047     GlobalValue *GV = G->getGlobal();
2048     if (!GV->hasDLLImportLinkage()) {
2049       unsigned char OpFlags = 0;
2050
2051       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2052       // external symbols most go through the PLT in PIC mode.  If the symbol
2053       // has hidden or protected visibility, or if it is static or local, then
2054       // we don't need to use the PLT - we can directly call it.
2055       if (Subtarget->isTargetELF() &&
2056           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2057           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2058         OpFlags = X86II::MO_PLT;
2059       } else if (Subtarget->isPICStyleStubAny() &&
2060                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2061                Subtarget->getDarwinVers() < 9) {
2062         // PC-relative references to external symbols should go through $stub,
2063         // unless we're building with the leopard linker or later, which
2064         // automatically synthesizes these stubs.
2065         OpFlags = X86II::MO_DARWIN_STUB;
2066       }
2067
2068       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2069                                           G->getOffset(), OpFlags);
2070     }
2071   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2072     WasGlobalOrExternal = true;
2073     unsigned char OpFlags = 0;
2074
2075     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2076     // symbols should go through the PLT.
2077     if (Subtarget->isTargetELF() &&
2078         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2079       OpFlags = X86II::MO_PLT;
2080     } else if (Subtarget->isPICStyleStubAny() &&
2081              Subtarget->getDarwinVers() < 9) {
2082       // PC-relative references to external symbols should go through $stub,
2083       // unless we're building with the leopard linker or later, which
2084       // automatically synthesizes these stubs.
2085       OpFlags = X86II::MO_DARWIN_STUB;
2086     }
2087
2088     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2089                                          OpFlags);
2090   }
2091
2092   // Returns a chain & a flag for retval copy to use.
2093   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2094   SmallVector<SDValue, 8> Ops;
2095
2096   if (!IsSibcall && isTailCall) {
2097     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2098                            DAG.getIntPtrConstant(0, true), InFlag);
2099     InFlag = Chain.getValue(1);
2100   }
2101
2102   Ops.push_back(Chain);
2103   Ops.push_back(Callee);
2104
2105   if (isTailCall)
2106     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2107
2108   // Add argument registers to the end of the list so that they are known live
2109   // into the call.
2110   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2111     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2112                                   RegsToPass[i].second.getValueType()));
2113
2114   // Add an implicit use GOT pointer in EBX.
2115   if (!isTailCall && Subtarget->isPICStyleGOT())
2116     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2117
2118   // Add an implicit use of AL for x86 vararg functions.
2119   if (Is64Bit && isVarArg)
2120     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2121
2122   if (InFlag.getNode())
2123     Ops.push_back(InFlag);
2124
2125   if (isTailCall) {
2126     // If this is the first return lowered for this function, add the regs
2127     // to the liveout set for the function.
2128     if (MF.getRegInfo().liveout_empty()) {
2129       SmallVector<CCValAssign, 16> RVLocs;
2130       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2131                      *DAG.getContext());
2132       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2133       for (unsigned i = 0; i != RVLocs.size(); ++i)
2134         if (RVLocs[i].isRegLoc())
2135           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2136     }
2137     return DAG.getNode(X86ISD::TC_RETURN, dl,
2138                        NodeTys, &Ops[0], Ops.size());
2139   }
2140
2141   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2142   InFlag = Chain.getValue(1);
2143
2144   // Create the CALLSEQ_END node.
2145   unsigned NumBytesForCalleeToPush;
2146   if (IsCalleePop(isVarArg, CallConv))
2147     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2148   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2149     // If this is a call to a struct-return function, the callee
2150     // pops the hidden struct pointer, so we have to push it back.
2151     // This is common for Darwin/X86, Linux & Mingw32 targets.
2152     NumBytesForCalleeToPush = 4;
2153   else
2154     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2155
2156   // Returns a flag for retval copy to use.
2157   if (!IsSibcall) {
2158     Chain = DAG.getCALLSEQ_END(Chain,
2159                                DAG.getIntPtrConstant(NumBytes, true),
2160                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2161                                                      true),
2162                                InFlag);
2163     InFlag = Chain.getValue(1);
2164   }
2165
2166   // Handle result values, copying them out of physregs into vregs that we
2167   // return.
2168   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2169                          Ins, dl, DAG, InVals);
2170 }
2171
2172
2173 //===----------------------------------------------------------------------===//
2174 //                Fast Calling Convention (tail call) implementation
2175 //===----------------------------------------------------------------------===//
2176
2177 //  Like std call, callee cleans arguments, convention except that ECX is
2178 //  reserved for storing the tail called function address. Only 2 registers are
2179 //  free for argument passing (inreg). Tail call optimization is performed
2180 //  provided:
2181 //                * tailcallopt is enabled
2182 //                * caller/callee are fastcc
2183 //  On X86_64 architecture with GOT-style position independent code only local
2184 //  (within module) calls are supported at the moment.
2185 //  To keep the stack aligned according to platform abi the function
2186 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2187 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2188 //  If a tail called function callee has more arguments than the caller the
2189 //  caller needs to make sure that there is room to move the RETADDR to. This is
2190 //  achieved by reserving an area the size of the argument delta right after the
2191 //  original REtADDR, but before the saved framepointer or the spilled registers
2192 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2193 //  stack layout:
2194 //    arg1
2195 //    arg2
2196 //    RETADDR
2197 //    [ new RETADDR
2198 //      move area ]
2199 //    (possible EBP)
2200 //    ESI
2201 //    EDI
2202 //    local1 ..
2203
2204 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2205 /// for a 16 byte align requirement.
2206 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2207                                                         SelectionDAG& DAG) {
2208   MachineFunction &MF = DAG.getMachineFunction();
2209   const TargetMachine &TM = MF.getTarget();
2210   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2211   unsigned StackAlignment = TFI.getStackAlignment();
2212   uint64_t AlignMask = StackAlignment - 1;
2213   int64_t Offset = StackSize;
2214   uint64_t SlotSize = TD->getPointerSize();
2215   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2216     // Number smaller than 12 so just add the difference.
2217     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2218   } else {
2219     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2220     Offset = ((~AlignMask) & Offset) + StackAlignment +
2221       (StackAlignment-SlotSize);
2222   }
2223   return Offset;
2224 }
2225
2226 /// MatchingStackOffset - Return true if the given stack call argument is
2227 /// already available in the same position (relatively) of the caller's
2228 /// incoming argument stack.
2229 static
2230 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2231                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2232                          const X86InstrInfo *TII) {
2233   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2234   int FI = INT_MAX;
2235   if (Arg.getOpcode() == ISD::CopyFromReg) {
2236     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2237     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2238       return false;
2239     MachineInstr *Def = MRI->getVRegDef(VR);
2240     if (!Def)
2241       return false;
2242     if (!Flags.isByVal()) {
2243       if (!TII->isLoadFromStackSlot(Def, FI))
2244         return false;
2245     } else {
2246       unsigned Opcode = Def->getOpcode();
2247       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2248           Def->getOperand(1).isFI()) {
2249         FI = Def->getOperand(1).getIndex();
2250         Bytes = Flags.getByValSize();
2251       } else
2252         return false;
2253     }
2254   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2255     if (Flags.isByVal())
2256       // ByVal argument is passed in as a pointer but it's now being
2257       // dereferenced. e.g.
2258       // define @foo(%struct.X* %A) {
2259       //   tail call @bar(%struct.X* byval %A)
2260       // }
2261       return false;
2262     SDValue Ptr = Ld->getBasePtr();
2263     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2264     if (!FINode)
2265       return false;
2266     FI = FINode->getIndex();
2267   } else
2268     return false;
2269
2270   assert(FI != INT_MAX);
2271   if (!MFI->isFixedObjectIndex(FI))
2272     return false;
2273   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2274 }
2275
2276 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2277 /// for tail call optimization. Targets which want to do tail call
2278 /// optimization should implement this function.
2279 bool
2280 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2281                                                      CallingConv::ID CalleeCC,
2282                                                      bool isVarArg,
2283                                                      bool isCalleeStructRet,
2284                                                      bool isCallerStructRet,
2285                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2286                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2287                                                      SelectionDAG& DAG) const {
2288   if (!IsTailCallConvention(CalleeCC) &&
2289       CalleeCC != CallingConv::C)
2290     return false;
2291
2292   // If -tailcallopt is specified, make fastcc functions tail-callable.
2293   const MachineFunction &MF = DAG.getMachineFunction();
2294   const Function *CallerF = DAG.getMachineFunction().getFunction();
2295   if (GuaranteedTailCallOpt) {
2296     if (IsTailCallConvention(CalleeCC) &&
2297         CallerF->getCallingConv() == CalleeCC)
2298       return true;
2299     return false;
2300   }
2301
2302   // Look for obvious safe cases to perform tail call optimization that does not
2303   // requite ABI changes. This is what gcc calls sibcall.
2304
2305   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2306   // emit a special epilogue.
2307   if (RegInfo->needsStackRealignment(MF))
2308     return false;
2309
2310   // Do not sibcall optimize vararg calls unless the call site is not passing any
2311   // arguments.
2312   if (isVarArg && !Outs.empty())
2313     return false;
2314
2315   // Also avoid sibcall optimization if either caller or callee uses struct
2316   // return semantics.
2317   if (isCalleeStructRet || isCallerStructRet)
2318     return false;
2319
2320   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2321   // Therefore if it's not used by the call it is not safe to optimize this into
2322   // a sibcall.
2323   bool Unused = false;
2324   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2325     if (!Ins[i].Used) {
2326       Unused = true;
2327       break;
2328     }
2329   }
2330   if (Unused) {
2331     SmallVector<CCValAssign, 16> RVLocs;
2332     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2333                    RVLocs, *DAG.getContext());
2334     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2335     for (unsigned i = 0; i != RVLocs.size(); ++i) {
2336       CCValAssign &VA = RVLocs[i];
2337       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2338         return false;
2339     }
2340   }
2341
2342   // If the callee takes no arguments then go on to check the results of the
2343   // call.
2344   if (!Outs.empty()) {
2345     // Check if stack adjustment is needed. For now, do not do this if any
2346     // argument is passed on the stack.
2347     SmallVector<CCValAssign, 16> ArgLocs;
2348     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2349                    ArgLocs, *DAG.getContext());
2350     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2351     if (CCInfo.getNextStackOffset()) {
2352       MachineFunction &MF = DAG.getMachineFunction();
2353       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2354         return false;
2355       if (Subtarget->isTargetWin64())
2356         // Win64 ABI has additional complications.
2357         return false;
2358
2359       // Check if the arguments are already laid out in the right way as
2360       // the caller's fixed stack objects.
2361       MachineFrameInfo *MFI = MF.getFrameInfo();
2362       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2363       const X86InstrInfo *TII =
2364         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2365       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2366         CCValAssign &VA = ArgLocs[i];
2367         EVT RegVT = VA.getLocVT();
2368         SDValue Arg = Outs[i].Val;
2369         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2370         if (VA.getLocInfo() == CCValAssign::Indirect)
2371           return false;
2372         if (!VA.isRegLoc()) {
2373           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2374                                    MFI, MRI, TII))
2375             return false;
2376         }
2377       }
2378     }
2379   }
2380
2381   return true;
2382 }
2383
2384 FastISel *
2385 X86TargetLowering::createFastISel(MachineFunction &mf, MachineModuleInfo *mmo,
2386                             DwarfWriter *dw,
2387                             DenseMap<const Value *, unsigned> &vm,
2388                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2389                             DenseMap<const AllocaInst *, int> &am
2390 #ifndef NDEBUG
2391                           , SmallSet<Instruction*, 8> &cil
2392 #endif
2393                                   ) {
2394   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2395 #ifndef NDEBUG
2396                              , cil
2397 #endif
2398                              );
2399 }
2400
2401
2402 //===----------------------------------------------------------------------===//
2403 //                           Other Lowering Hooks
2404 //===----------------------------------------------------------------------===//
2405
2406
2407 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2408   MachineFunction &MF = DAG.getMachineFunction();
2409   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2410   int ReturnAddrIndex = FuncInfo->getRAIndex();
2411
2412   if (ReturnAddrIndex == 0) {
2413     // Set up a frame object for the return address.
2414     uint64_t SlotSize = TD->getPointerSize();
2415     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2416                                                            false, false);
2417     FuncInfo->setRAIndex(ReturnAddrIndex);
2418   }
2419
2420   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2421 }
2422
2423
2424 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2425                                        bool hasSymbolicDisplacement) {
2426   // Offset should fit into 32 bit immediate field.
2427   if (!isInt32(Offset))
2428     return false;
2429
2430   // If we don't have a symbolic displacement - we don't have any extra
2431   // restrictions.
2432   if (!hasSymbolicDisplacement)
2433     return true;
2434
2435   // FIXME: Some tweaks might be needed for medium code model.
2436   if (M != CodeModel::Small && M != CodeModel::Kernel)
2437     return false;
2438
2439   // For small code model we assume that latest object is 16MB before end of 31
2440   // bits boundary. We may also accept pretty large negative constants knowing
2441   // that all objects are in the positive half of address space.
2442   if (M == CodeModel::Small && Offset < 16*1024*1024)
2443     return true;
2444
2445   // For kernel code model we know that all object resist in the negative half
2446   // of 32bits address space. We may not accept negative offsets, since they may
2447   // be just off and we may accept pretty large positive ones.
2448   if (M == CodeModel::Kernel && Offset > 0)
2449     return true;
2450
2451   return false;
2452 }
2453
2454 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2455 /// specific condition code, returning the condition code and the LHS/RHS of the
2456 /// comparison to make.
2457 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2458                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2459   if (!isFP) {
2460     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2461       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2462         // X > -1   -> X == 0, jump !sign.
2463         RHS = DAG.getConstant(0, RHS.getValueType());
2464         return X86::COND_NS;
2465       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2466         // X < 0   -> X == 0, jump on sign.
2467         return X86::COND_S;
2468       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2469         // X < 1   -> X <= 0
2470         RHS = DAG.getConstant(0, RHS.getValueType());
2471         return X86::COND_LE;
2472       }
2473     }
2474
2475     switch (SetCCOpcode) {
2476     default: llvm_unreachable("Invalid integer condition!");
2477     case ISD::SETEQ:  return X86::COND_E;
2478     case ISD::SETGT:  return X86::COND_G;
2479     case ISD::SETGE:  return X86::COND_GE;
2480     case ISD::SETLT:  return X86::COND_L;
2481     case ISD::SETLE:  return X86::COND_LE;
2482     case ISD::SETNE:  return X86::COND_NE;
2483     case ISD::SETULT: return X86::COND_B;
2484     case ISD::SETUGT: return X86::COND_A;
2485     case ISD::SETULE: return X86::COND_BE;
2486     case ISD::SETUGE: return X86::COND_AE;
2487     }
2488   }
2489
2490   // First determine if it is required or is profitable to flip the operands.
2491
2492   // If LHS is a foldable load, but RHS is not, flip the condition.
2493   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2494       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2495     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2496     std::swap(LHS, RHS);
2497   }
2498
2499   switch (SetCCOpcode) {
2500   default: break;
2501   case ISD::SETOLT:
2502   case ISD::SETOLE:
2503   case ISD::SETUGT:
2504   case ISD::SETUGE:
2505     std::swap(LHS, RHS);
2506     break;
2507   }
2508
2509   // On a floating point condition, the flags are set as follows:
2510   // ZF  PF  CF   op
2511   //  0 | 0 | 0 | X > Y
2512   //  0 | 0 | 1 | X < Y
2513   //  1 | 0 | 0 | X == Y
2514   //  1 | 1 | 1 | unordered
2515   switch (SetCCOpcode) {
2516   default: llvm_unreachable("Condcode should be pre-legalized away");
2517   case ISD::SETUEQ:
2518   case ISD::SETEQ:   return X86::COND_E;
2519   case ISD::SETOLT:              // flipped
2520   case ISD::SETOGT:
2521   case ISD::SETGT:   return X86::COND_A;
2522   case ISD::SETOLE:              // flipped
2523   case ISD::SETOGE:
2524   case ISD::SETGE:   return X86::COND_AE;
2525   case ISD::SETUGT:              // flipped
2526   case ISD::SETULT:
2527   case ISD::SETLT:   return X86::COND_B;
2528   case ISD::SETUGE:              // flipped
2529   case ISD::SETULE:
2530   case ISD::SETLE:   return X86::COND_BE;
2531   case ISD::SETONE:
2532   case ISD::SETNE:   return X86::COND_NE;
2533   case ISD::SETUO:   return X86::COND_P;
2534   case ISD::SETO:    return X86::COND_NP;
2535   case ISD::SETOEQ:
2536   case ISD::SETUNE:  return X86::COND_INVALID;
2537   }
2538 }
2539
2540 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2541 /// code. Current x86 isa includes the following FP cmov instructions:
2542 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2543 static bool hasFPCMov(unsigned X86CC) {
2544   switch (X86CC) {
2545   default:
2546     return false;
2547   case X86::COND_B:
2548   case X86::COND_BE:
2549   case X86::COND_E:
2550   case X86::COND_P:
2551   case X86::COND_A:
2552   case X86::COND_AE:
2553   case X86::COND_NE:
2554   case X86::COND_NP:
2555     return true;
2556   }
2557 }
2558
2559 /// isFPImmLegal - Returns true if the target can instruction select the
2560 /// specified FP immediate natively. If false, the legalizer will
2561 /// materialize the FP immediate as a load from a constant pool.
2562 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2563   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2564     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2565       return true;
2566   }
2567   return false;
2568 }
2569
2570 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2571 /// the specified range (L, H].
2572 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2573   return (Val < 0) || (Val >= Low && Val < Hi);
2574 }
2575
2576 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2577 /// specified value.
2578 static bool isUndefOrEqual(int Val, int CmpVal) {
2579   if (Val < 0 || Val == CmpVal)
2580     return true;
2581   return false;
2582 }
2583
2584 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2585 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2586 /// the second operand.
2587 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2588   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2589     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2590   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2591     return (Mask[0] < 2 && Mask[1] < 2);
2592   return false;
2593 }
2594
2595 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2596   SmallVector<int, 8> M;
2597   N->getMask(M);
2598   return ::isPSHUFDMask(M, N->getValueType(0));
2599 }
2600
2601 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2602 /// is suitable for input to PSHUFHW.
2603 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2604   if (VT != MVT::v8i16)
2605     return false;
2606
2607   // Lower quadword copied in order or undef.
2608   for (int i = 0; i != 4; ++i)
2609     if (Mask[i] >= 0 && Mask[i] != i)
2610       return false;
2611
2612   // Upper quadword shuffled.
2613   for (int i = 4; i != 8; ++i)
2614     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2615       return false;
2616
2617   return true;
2618 }
2619
2620 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2621   SmallVector<int, 8> M;
2622   N->getMask(M);
2623   return ::isPSHUFHWMask(M, N->getValueType(0));
2624 }
2625
2626 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2627 /// is suitable for input to PSHUFLW.
2628 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2629   if (VT != MVT::v8i16)
2630     return false;
2631
2632   // Upper quadword copied in order.
2633   for (int i = 4; i != 8; ++i)
2634     if (Mask[i] >= 0 && Mask[i] != i)
2635       return false;
2636
2637   // Lower quadword shuffled.
2638   for (int i = 0; i != 4; ++i)
2639     if (Mask[i] >= 4)
2640       return false;
2641
2642   return true;
2643 }
2644
2645 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2646   SmallVector<int, 8> M;
2647   N->getMask(M);
2648   return ::isPSHUFLWMask(M, N->getValueType(0));
2649 }
2650
2651 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2652 /// is suitable for input to PALIGNR.
2653 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2654                           bool hasSSSE3) {
2655   int i, e = VT.getVectorNumElements();
2656
2657   // Do not handle v2i64 / v2f64 shuffles with palignr.
2658   if (e < 4 || !hasSSSE3)
2659     return false;
2660
2661   for (i = 0; i != e; ++i)
2662     if (Mask[i] >= 0)
2663       break;
2664
2665   // All undef, not a palignr.
2666   if (i == e)
2667     return false;
2668
2669   // Determine if it's ok to perform a palignr with only the LHS, since we
2670   // don't have access to the actual shuffle elements to see if RHS is undef.
2671   bool Unary = Mask[i] < (int)e;
2672   bool NeedsUnary = false;
2673
2674   int s = Mask[i] - i;
2675
2676   // Check the rest of the elements to see if they are consecutive.
2677   for (++i; i != e; ++i) {
2678     int m = Mask[i];
2679     if (m < 0)
2680       continue;
2681
2682     Unary = Unary && (m < (int)e);
2683     NeedsUnary = NeedsUnary || (m < s);
2684
2685     if (NeedsUnary && !Unary)
2686       return false;
2687     if (Unary && m != ((s+i) & (e-1)))
2688       return false;
2689     if (!Unary && m != (s+i))
2690       return false;
2691   }
2692   return true;
2693 }
2694
2695 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2696   SmallVector<int, 8> M;
2697   N->getMask(M);
2698   return ::isPALIGNRMask(M, N->getValueType(0), true);
2699 }
2700
2701 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2702 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2703 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2704   int NumElems = VT.getVectorNumElements();
2705   if (NumElems != 2 && NumElems != 4)
2706     return false;
2707
2708   int Half = NumElems / 2;
2709   for (int i = 0; i < Half; ++i)
2710     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2711       return false;
2712   for (int i = Half; i < NumElems; ++i)
2713     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2714       return false;
2715
2716   return true;
2717 }
2718
2719 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2720   SmallVector<int, 8> M;
2721   N->getMask(M);
2722   return ::isSHUFPMask(M, N->getValueType(0));
2723 }
2724
2725 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2726 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2727 /// half elements to come from vector 1 (which would equal the dest.) and
2728 /// the upper half to come from vector 2.
2729 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2730   int NumElems = VT.getVectorNumElements();
2731
2732   if (NumElems != 2 && NumElems != 4)
2733     return false;
2734
2735   int Half = NumElems / 2;
2736   for (int i = 0; i < Half; ++i)
2737     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2738       return false;
2739   for (int i = Half; i < NumElems; ++i)
2740     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2741       return false;
2742   return true;
2743 }
2744
2745 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2746   SmallVector<int, 8> M;
2747   N->getMask(M);
2748   return isCommutedSHUFPMask(M, N->getValueType(0));
2749 }
2750
2751 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2752 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2753 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2754   if (N->getValueType(0).getVectorNumElements() != 4)
2755     return false;
2756
2757   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2758   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2759          isUndefOrEqual(N->getMaskElt(1), 7) &&
2760          isUndefOrEqual(N->getMaskElt(2), 2) &&
2761          isUndefOrEqual(N->getMaskElt(3), 3);
2762 }
2763
2764 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2765 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2766 /// <2, 3, 2, 3>
2767 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2768   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2769
2770   if (NumElems != 4)
2771     return false;
2772
2773   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2774   isUndefOrEqual(N->getMaskElt(1), 3) &&
2775   isUndefOrEqual(N->getMaskElt(2), 2) &&
2776   isUndefOrEqual(N->getMaskElt(3), 3);
2777 }
2778
2779 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2780 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2781 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2782   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2783
2784   if (NumElems != 2 && NumElems != 4)
2785     return false;
2786
2787   for (unsigned i = 0; i < NumElems/2; ++i)
2788     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2789       return false;
2790
2791   for (unsigned i = NumElems/2; i < NumElems; ++i)
2792     if (!isUndefOrEqual(N->getMaskElt(i), i))
2793       return false;
2794
2795   return true;
2796 }
2797
2798 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2799 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2800 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2801   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2802
2803   if (NumElems != 2 && NumElems != 4)
2804     return false;
2805
2806   for (unsigned i = 0; i < NumElems/2; ++i)
2807     if (!isUndefOrEqual(N->getMaskElt(i), i))
2808       return false;
2809
2810   for (unsigned i = 0; i < NumElems/2; ++i)
2811     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2812       return false;
2813
2814   return true;
2815 }
2816
2817 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2818 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2819 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2820                          bool V2IsSplat = false) {
2821   int NumElts = VT.getVectorNumElements();
2822   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2823     return false;
2824
2825   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2826     int BitI  = Mask[i];
2827     int BitI1 = Mask[i+1];
2828     if (!isUndefOrEqual(BitI, j))
2829       return false;
2830     if (V2IsSplat) {
2831       if (!isUndefOrEqual(BitI1, NumElts))
2832         return false;
2833     } else {
2834       if (!isUndefOrEqual(BitI1, j + NumElts))
2835         return false;
2836     }
2837   }
2838   return true;
2839 }
2840
2841 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2842   SmallVector<int, 8> M;
2843   N->getMask(M);
2844   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2845 }
2846
2847 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2848 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2849 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2850                          bool V2IsSplat = false) {
2851   int NumElts = VT.getVectorNumElements();
2852   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2853     return false;
2854
2855   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2856     int BitI  = Mask[i];
2857     int BitI1 = Mask[i+1];
2858     if (!isUndefOrEqual(BitI, j + NumElts/2))
2859       return false;
2860     if (V2IsSplat) {
2861       if (isUndefOrEqual(BitI1, NumElts))
2862         return false;
2863     } else {
2864       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2865         return false;
2866     }
2867   }
2868   return true;
2869 }
2870
2871 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2872   SmallVector<int, 8> M;
2873   N->getMask(M);
2874   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2875 }
2876
2877 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2878 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2879 /// <0, 0, 1, 1>
2880 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2881   int NumElems = VT.getVectorNumElements();
2882   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2883     return false;
2884
2885   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2886     int BitI  = Mask[i];
2887     int BitI1 = Mask[i+1];
2888     if (!isUndefOrEqual(BitI, j))
2889       return false;
2890     if (!isUndefOrEqual(BitI1, j))
2891       return false;
2892   }
2893   return true;
2894 }
2895
2896 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2897   SmallVector<int, 8> M;
2898   N->getMask(M);
2899   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2900 }
2901
2902 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2903 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2904 /// <2, 2, 3, 3>
2905 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2906   int NumElems = VT.getVectorNumElements();
2907   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2908     return false;
2909
2910   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2911     int BitI  = Mask[i];
2912     int BitI1 = Mask[i+1];
2913     if (!isUndefOrEqual(BitI, j))
2914       return false;
2915     if (!isUndefOrEqual(BitI1, j))
2916       return false;
2917   }
2918   return true;
2919 }
2920
2921 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2922   SmallVector<int, 8> M;
2923   N->getMask(M);
2924   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2925 }
2926
2927 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2928 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2929 /// MOVSD, and MOVD, i.e. setting the lowest element.
2930 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2931   if (VT.getVectorElementType().getSizeInBits() < 32)
2932     return false;
2933
2934   int NumElts = VT.getVectorNumElements();
2935
2936   if (!isUndefOrEqual(Mask[0], NumElts))
2937     return false;
2938
2939   for (int i = 1; i < NumElts; ++i)
2940     if (!isUndefOrEqual(Mask[i], i))
2941       return false;
2942
2943   return true;
2944 }
2945
2946 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2947   SmallVector<int, 8> M;
2948   N->getMask(M);
2949   return ::isMOVLMask(M, N->getValueType(0));
2950 }
2951
2952 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2953 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2954 /// element of vector 2 and the other elements to come from vector 1 in order.
2955 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2956                                bool V2IsSplat = false, bool V2IsUndef = false) {
2957   int NumOps = VT.getVectorNumElements();
2958   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2959     return false;
2960
2961   if (!isUndefOrEqual(Mask[0], 0))
2962     return false;
2963
2964   for (int i = 1; i < NumOps; ++i)
2965     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2966           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2967           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2968       return false;
2969
2970   return true;
2971 }
2972
2973 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2974                            bool V2IsUndef = false) {
2975   SmallVector<int, 8> M;
2976   N->getMask(M);
2977   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2978 }
2979
2980 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2981 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2982 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2983   if (N->getValueType(0).getVectorNumElements() != 4)
2984     return false;
2985
2986   // Expect 1, 1, 3, 3
2987   for (unsigned i = 0; i < 2; ++i) {
2988     int Elt = N->getMaskElt(i);
2989     if (Elt >= 0 && Elt != 1)
2990       return false;
2991   }
2992
2993   bool HasHi = false;
2994   for (unsigned i = 2; i < 4; ++i) {
2995     int Elt = N->getMaskElt(i);
2996     if (Elt >= 0 && Elt != 3)
2997       return false;
2998     if (Elt == 3)
2999       HasHi = true;
3000   }
3001   // Don't use movshdup if it can be done with a shufps.
3002   // FIXME: verify that matching u, u, 3, 3 is what we want.
3003   return HasHi;
3004 }
3005
3006 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3007 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3008 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3009   if (N->getValueType(0).getVectorNumElements() != 4)
3010     return false;
3011
3012   // Expect 0, 0, 2, 2
3013   for (unsigned i = 0; i < 2; ++i)
3014     if (N->getMaskElt(i) > 0)
3015       return false;
3016
3017   bool HasHi = false;
3018   for (unsigned i = 2; i < 4; ++i) {
3019     int Elt = N->getMaskElt(i);
3020     if (Elt >= 0 && Elt != 2)
3021       return false;
3022     if (Elt == 2)
3023       HasHi = true;
3024   }
3025   // Don't use movsldup if it can be done with a shufps.
3026   return HasHi;
3027 }
3028
3029 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3030 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3031 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3032   int e = N->getValueType(0).getVectorNumElements() / 2;
3033
3034   for (int i = 0; i < e; ++i)
3035     if (!isUndefOrEqual(N->getMaskElt(i), i))
3036       return false;
3037   for (int i = 0; i < e; ++i)
3038     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3039       return false;
3040   return true;
3041 }
3042
3043 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3044 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3045 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3046   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3047   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3048
3049   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3050   unsigned Mask = 0;
3051   for (int i = 0; i < NumOperands; ++i) {
3052     int Val = SVOp->getMaskElt(NumOperands-i-1);
3053     if (Val < 0) Val = 0;
3054     if (Val >= NumOperands) Val -= NumOperands;
3055     Mask |= Val;
3056     if (i != NumOperands - 1)
3057       Mask <<= Shift;
3058   }
3059   return Mask;
3060 }
3061
3062 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3063 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3064 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3065   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3066   unsigned Mask = 0;
3067   // 8 nodes, but we only care about the last 4.
3068   for (unsigned i = 7; i >= 4; --i) {
3069     int Val = SVOp->getMaskElt(i);
3070     if (Val >= 0)
3071       Mask |= (Val - 4);
3072     if (i != 4)
3073       Mask <<= 2;
3074   }
3075   return Mask;
3076 }
3077
3078 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3079 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3080 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3081   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3082   unsigned Mask = 0;
3083   // 8 nodes, but we only care about the first 4.
3084   for (int i = 3; i >= 0; --i) {
3085     int Val = SVOp->getMaskElt(i);
3086     if (Val >= 0)
3087       Mask |= Val;
3088     if (i != 0)
3089       Mask <<= 2;
3090   }
3091   return Mask;
3092 }
3093
3094 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3095 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3096 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3097   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3098   EVT VVT = N->getValueType(0);
3099   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3100   int Val = 0;
3101
3102   unsigned i, e;
3103   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3104     Val = SVOp->getMaskElt(i);
3105     if (Val >= 0)
3106       break;
3107   }
3108   return (Val - i) * EltSize;
3109 }
3110
3111 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3112 /// constant +0.0.
3113 bool X86::isZeroNode(SDValue Elt) {
3114   return ((isa<ConstantSDNode>(Elt) &&
3115            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
3116           (isa<ConstantFPSDNode>(Elt) &&
3117            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3118 }
3119
3120 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3121 /// their permute mask.
3122 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3123                                     SelectionDAG &DAG) {
3124   EVT VT = SVOp->getValueType(0);
3125   unsigned NumElems = VT.getVectorNumElements();
3126   SmallVector<int, 8> MaskVec;
3127
3128   for (unsigned i = 0; i != NumElems; ++i) {
3129     int idx = SVOp->getMaskElt(i);
3130     if (idx < 0)
3131       MaskVec.push_back(idx);
3132     else if (idx < (int)NumElems)
3133       MaskVec.push_back(idx + NumElems);
3134     else
3135       MaskVec.push_back(idx - NumElems);
3136   }
3137   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3138                               SVOp->getOperand(0), &MaskVec[0]);
3139 }
3140
3141 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3142 /// the two vector operands have swapped position.
3143 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3144   unsigned NumElems = VT.getVectorNumElements();
3145   for (unsigned i = 0; i != NumElems; ++i) {
3146     int idx = Mask[i];
3147     if (idx < 0)
3148       continue;
3149     else if (idx < (int)NumElems)
3150       Mask[i] = idx + NumElems;
3151     else
3152       Mask[i] = idx - NumElems;
3153   }
3154 }
3155
3156 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3157 /// match movhlps. The lower half elements should come from upper half of
3158 /// V1 (and in order), and the upper half elements should come from the upper
3159 /// half of V2 (and in order).
3160 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3161   if (Op->getValueType(0).getVectorNumElements() != 4)
3162     return false;
3163   for (unsigned i = 0, e = 2; i != e; ++i)
3164     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3165       return false;
3166   for (unsigned i = 2; i != 4; ++i)
3167     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3168       return false;
3169   return true;
3170 }
3171
3172 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3173 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3174 /// required.
3175 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3176   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3177     return false;
3178   N = N->getOperand(0).getNode();
3179   if (!ISD::isNON_EXTLoad(N))
3180     return false;
3181   if (LD)
3182     *LD = cast<LoadSDNode>(N);
3183   return true;
3184 }
3185
3186 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3187 /// match movlp{s|d}. The lower half elements should come from lower half of
3188 /// V1 (and in order), and the upper half elements should come from the upper
3189 /// half of V2 (and in order). And since V1 will become the source of the
3190 /// MOVLP, it must be either a vector load or a scalar load to vector.
3191 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3192                                ShuffleVectorSDNode *Op) {
3193   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3194     return false;
3195   // Is V2 is a vector load, don't do this transformation. We will try to use
3196   // load folding shufps op.
3197   if (ISD::isNON_EXTLoad(V2))
3198     return false;
3199
3200   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3201
3202   if (NumElems != 2 && NumElems != 4)
3203     return false;
3204   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3205     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3206       return false;
3207   for (unsigned i = NumElems/2; i != NumElems; ++i)
3208     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3209       return false;
3210   return true;
3211 }
3212
3213 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3214 /// all the same.
3215 static bool isSplatVector(SDNode *N) {
3216   if (N->getOpcode() != ISD::BUILD_VECTOR)
3217     return false;
3218
3219   SDValue SplatValue = N->getOperand(0);
3220   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3221     if (N->getOperand(i) != SplatValue)
3222       return false;
3223   return true;
3224 }
3225
3226 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3227 /// to an zero vector.
3228 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3229 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3230   SDValue V1 = N->getOperand(0);
3231   SDValue V2 = N->getOperand(1);
3232   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3233   for (unsigned i = 0; i != NumElems; ++i) {
3234     int Idx = N->getMaskElt(i);
3235     if (Idx >= (int)NumElems) {
3236       unsigned Opc = V2.getOpcode();
3237       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3238         continue;
3239       if (Opc != ISD::BUILD_VECTOR ||
3240           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3241         return false;
3242     } else if (Idx >= 0) {
3243       unsigned Opc = V1.getOpcode();
3244       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3245         continue;
3246       if (Opc != ISD::BUILD_VECTOR ||
3247           !X86::isZeroNode(V1.getOperand(Idx)))
3248         return false;
3249     }
3250   }
3251   return true;
3252 }
3253
3254 /// getZeroVector - Returns a vector of specified type with all zero elements.
3255 ///
3256 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3257                              DebugLoc dl) {
3258   assert(VT.isVector() && "Expected a vector type");
3259
3260   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3261   // type.  This ensures they get CSE'd.
3262   SDValue Vec;
3263   if (VT.getSizeInBits() == 64) { // MMX
3264     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3265     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3266   } else if (HasSSE2) {  // SSE2
3267     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3268     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3269   } else { // SSE1
3270     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3271     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3272   }
3273   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3274 }
3275
3276 /// getOnesVector - Returns a vector of specified type with all bits set.
3277 ///
3278 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3279   assert(VT.isVector() && "Expected a vector type");
3280
3281   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3282   // type.  This ensures they get CSE'd.
3283   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3284   SDValue Vec;
3285   if (VT.getSizeInBits() == 64)  // MMX
3286     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3287   else                                              // SSE
3288     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3289   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3290 }
3291
3292
3293 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3294 /// that point to V2 points to its first element.
3295 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3296   EVT VT = SVOp->getValueType(0);
3297   unsigned NumElems = VT.getVectorNumElements();
3298
3299   bool Changed = false;
3300   SmallVector<int, 8> MaskVec;
3301   SVOp->getMask(MaskVec);
3302
3303   for (unsigned i = 0; i != NumElems; ++i) {
3304     if (MaskVec[i] > (int)NumElems) {
3305       MaskVec[i] = NumElems;
3306       Changed = true;
3307     }
3308   }
3309   if (Changed)
3310     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3311                                 SVOp->getOperand(1), &MaskVec[0]);
3312   return SDValue(SVOp, 0);
3313 }
3314
3315 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3316 /// operation of specified width.
3317 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3318                        SDValue V2) {
3319   unsigned NumElems = VT.getVectorNumElements();
3320   SmallVector<int, 8> Mask;
3321   Mask.push_back(NumElems);
3322   for (unsigned i = 1; i != NumElems; ++i)
3323     Mask.push_back(i);
3324   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3325 }
3326
3327 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3328 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3329                           SDValue V2) {
3330   unsigned NumElems = VT.getVectorNumElements();
3331   SmallVector<int, 8> Mask;
3332   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3333     Mask.push_back(i);
3334     Mask.push_back(i + NumElems);
3335   }
3336   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3337 }
3338
3339 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3340 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3341                           SDValue V2) {
3342   unsigned NumElems = VT.getVectorNumElements();
3343   unsigned Half = NumElems/2;
3344   SmallVector<int, 8> Mask;
3345   for (unsigned i = 0; i != Half; ++i) {
3346     Mask.push_back(i + Half);
3347     Mask.push_back(i + NumElems + Half);
3348   }
3349   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3350 }
3351
3352 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3353 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3354                             bool HasSSE2) {
3355   if (SV->getValueType(0).getVectorNumElements() <= 4)
3356     return SDValue(SV, 0);
3357
3358   EVT PVT = MVT::v4f32;
3359   EVT VT = SV->getValueType(0);
3360   DebugLoc dl = SV->getDebugLoc();
3361   SDValue V1 = SV->getOperand(0);
3362   int NumElems = VT.getVectorNumElements();
3363   int EltNo = SV->getSplatIndex();
3364
3365   // unpack elements to the correct location
3366   while (NumElems > 4) {
3367     if (EltNo < NumElems/2) {
3368       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3369     } else {
3370       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3371       EltNo -= NumElems/2;
3372     }
3373     NumElems >>= 1;
3374   }
3375
3376   // Perform the splat.
3377   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3378   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3379   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3380   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3381 }
3382
3383 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3384 /// vector of zero or undef vector.  This produces a shuffle where the low
3385 /// element of V2 is swizzled into the zero/undef vector, landing at element
3386 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3387 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3388                                              bool isZero, bool HasSSE2,
3389                                              SelectionDAG &DAG) {
3390   EVT VT = V2.getValueType();
3391   SDValue V1 = isZero
3392     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3393   unsigned NumElems = VT.getVectorNumElements();
3394   SmallVector<int, 16> MaskVec;
3395   for (unsigned i = 0; i != NumElems; ++i)
3396     // If this is the insertion idx, put the low elt of V2 here.
3397     MaskVec.push_back(i == Idx ? NumElems : i);
3398   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3399 }
3400
3401 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3402 /// a shuffle that is zero.
3403 static
3404 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3405                                   bool Low, SelectionDAG &DAG) {
3406   unsigned NumZeros = 0;
3407   for (int i = 0; i < NumElems; ++i) {
3408     unsigned Index = Low ? i : NumElems-i-1;
3409     int Idx = SVOp->getMaskElt(Index);
3410     if (Idx < 0) {
3411       ++NumZeros;
3412       continue;
3413     }
3414     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3415     if (Elt.getNode() && X86::isZeroNode(Elt))
3416       ++NumZeros;
3417     else
3418       break;
3419   }
3420   return NumZeros;
3421 }
3422
3423 /// isVectorShift - Returns true if the shuffle can be implemented as a
3424 /// logical left or right shift of a vector.
3425 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3426 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3427                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3428   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3429
3430   isLeft = true;
3431   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3432   if (!NumZeros) {
3433     isLeft = false;
3434     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3435     if (!NumZeros)
3436       return false;
3437   }
3438   bool SeenV1 = false;
3439   bool SeenV2 = false;
3440   for (int i = NumZeros; i < NumElems; ++i) {
3441     int Val = isLeft ? (i - NumZeros) : i;
3442     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3443     if (Idx < 0)
3444       continue;
3445     if (Idx < NumElems)
3446       SeenV1 = true;
3447     else {
3448       Idx -= NumElems;
3449       SeenV2 = true;
3450     }
3451     if (Idx != Val)
3452       return false;
3453   }
3454   if (SeenV1 && SeenV2)
3455     return false;
3456
3457   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3458   ShAmt = NumZeros;
3459   return true;
3460 }
3461
3462
3463 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3464 ///
3465 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3466                                        unsigned NumNonZero, unsigned NumZero,
3467                                        SelectionDAG &DAG, TargetLowering &TLI) {
3468   if (NumNonZero > 8)
3469     return SDValue();
3470
3471   DebugLoc dl = Op.getDebugLoc();
3472   SDValue V(0, 0);
3473   bool First = true;
3474   for (unsigned i = 0; i < 16; ++i) {
3475     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3476     if (ThisIsNonZero && First) {
3477       if (NumZero)
3478         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3479       else
3480         V = DAG.getUNDEF(MVT::v8i16);
3481       First = false;
3482     }
3483
3484     if ((i & 1) != 0) {
3485       SDValue ThisElt(0, 0), LastElt(0, 0);
3486       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3487       if (LastIsNonZero) {
3488         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3489                               MVT::i16, Op.getOperand(i-1));
3490       }
3491       if (ThisIsNonZero) {
3492         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3493         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3494                               ThisElt, DAG.getConstant(8, MVT::i8));
3495         if (LastIsNonZero)
3496           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3497       } else
3498         ThisElt = LastElt;
3499
3500       if (ThisElt.getNode())
3501         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3502                         DAG.getIntPtrConstant(i/2));
3503     }
3504   }
3505
3506   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3507 }
3508
3509 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3510 ///
3511 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3512                                        unsigned NumNonZero, unsigned NumZero,
3513                                        SelectionDAG &DAG, TargetLowering &TLI) {
3514   if (NumNonZero > 4)
3515     return SDValue();
3516
3517   DebugLoc dl = Op.getDebugLoc();
3518   SDValue V(0, 0);
3519   bool First = true;
3520   for (unsigned i = 0; i < 8; ++i) {
3521     bool isNonZero = (NonZeros & (1 << i)) != 0;
3522     if (isNonZero) {
3523       if (First) {
3524         if (NumZero)
3525           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3526         else
3527           V = DAG.getUNDEF(MVT::v8i16);
3528         First = false;
3529       }
3530       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3531                       MVT::v8i16, V, Op.getOperand(i),
3532                       DAG.getIntPtrConstant(i));
3533     }
3534   }
3535
3536   return V;
3537 }
3538
3539 /// getVShift - Return a vector logical shift node.
3540 ///
3541 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3542                          unsigned NumBits, SelectionDAG &DAG,
3543                          const TargetLowering &TLI, DebugLoc dl) {
3544   bool isMMX = VT.getSizeInBits() == 64;
3545   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3546   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3547   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3548   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3549                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3550                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3551 }
3552
3553 SDValue
3554 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3555                                           SelectionDAG &DAG) {
3556
3557   // Check if the scalar load can be widened into a vector load. And if
3558   // the address is "base + cst" see if the cst can be "absorbed" into
3559   // the shuffle mask.
3560   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3561     SDValue Ptr = LD->getBasePtr();
3562     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3563       return SDValue();
3564     EVT PVT = LD->getValueType(0);
3565     if (PVT != MVT::i32 && PVT != MVT::f32)
3566       return SDValue();
3567
3568     int FI = -1;
3569     int64_t Offset = 0;
3570     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3571       FI = FINode->getIndex();
3572       Offset = 0;
3573     } else if (Ptr.getOpcode() == ISD::ADD &&
3574                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3575                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3576       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3577       Offset = Ptr.getConstantOperandVal(1);
3578       Ptr = Ptr.getOperand(0);
3579     } else {
3580       return SDValue();
3581     }
3582
3583     SDValue Chain = LD->getChain();
3584     // Make sure the stack object alignment is at least 16.
3585     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3586     if (DAG.InferPtrAlignment(Ptr) < 16) {
3587       if (MFI->isFixedObjectIndex(FI)) {
3588         // Can't change the alignment. FIXME: It's possible to compute
3589         // the exact stack offset and reference FI + adjust offset instead.
3590         // If someone *really* cares about this. That's the way to implement it.
3591         return SDValue();
3592       } else {
3593         MFI->setObjectAlignment(FI, 16);
3594       }
3595     }
3596
3597     // (Offset % 16) must be multiple of 4. Then address is then
3598     // Ptr + (Offset & ~15).
3599     if (Offset < 0)
3600       return SDValue();
3601     if ((Offset % 16) & 3)
3602       return SDValue();
3603     int64_t StartOffset = Offset & ~15;
3604     if (StartOffset)
3605       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3606                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3607
3608     int EltNo = (Offset - StartOffset) >> 2;
3609     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3610     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3611     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3612                              false, false, 0);
3613     // Canonicalize it to a v4i32 shuffle.
3614     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3615     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3616                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3617                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3618   }
3619
3620   return SDValue();
3621 }
3622
3623 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3624 /// vector of type 'VT', see if the elements can be replaced by a single large
3625 /// load which has the same value as a build_vector whose operands are 'elts'.
3626 ///
3627 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3628 ///
3629 /// FIXME: we'd also like to handle the case where the last elements are zero
3630 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3631 /// There's even a handy isZeroNode for that purpose.
3632 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3633                                         DebugLoc &dl, SelectionDAG &DAG) {
3634   EVT EltVT = VT.getVectorElementType();
3635   unsigned NumElems = Elts.size();
3636
3637   LoadSDNode *LDBase = NULL;
3638   unsigned LastLoadedElt = -1U;
3639
3640   // For each element in the initializer, see if we've found a load or an undef.
3641   // If we don't find an initial load element, or later load elements are
3642   // non-consecutive, bail out.
3643   for (unsigned i = 0; i < NumElems; ++i) {
3644     SDValue Elt = Elts[i];
3645
3646     if (!Elt.getNode() ||
3647         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3648       return SDValue();
3649     if (!LDBase) {
3650       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3651         return SDValue();
3652       LDBase = cast<LoadSDNode>(Elt.getNode());
3653       LastLoadedElt = i;
3654       continue;
3655     }
3656     if (Elt.getOpcode() == ISD::UNDEF)
3657       continue;
3658
3659     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3660     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3661       return SDValue();
3662     LastLoadedElt = i;
3663   }
3664
3665   // If we have found an entire vector of loads and undefs, then return a large
3666   // load of the entire vector width starting at the base pointer.  If we found
3667   // consecutive loads for the low half, generate a vzext_load node.
3668   if (LastLoadedElt == NumElems - 1) {
3669     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3670       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3671                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3672                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3673     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3674                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3675                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3676                        LDBase->getAlignment());
3677   } else if (NumElems == 4 && LastLoadedElt == 1) {
3678     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3679     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3680     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3681     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3682   }
3683   return SDValue();
3684 }
3685
3686 SDValue
3687 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3688   DebugLoc dl = Op.getDebugLoc();
3689   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3690   if (ISD::isBuildVectorAllZeros(Op.getNode())
3691       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3692     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3693     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3694     // eliminated on x86-32 hosts.
3695     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3696       return Op;
3697
3698     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3699       return getOnesVector(Op.getValueType(), DAG, dl);
3700     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3701   }
3702
3703   EVT VT = Op.getValueType();
3704   EVT ExtVT = VT.getVectorElementType();
3705   unsigned EVTBits = ExtVT.getSizeInBits();
3706
3707   unsigned NumElems = Op.getNumOperands();
3708   unsigned NumZero  = 0;
3709   unsigned NumNonZero = 0;
3710   unsigned NonZeros = 0;
3711   bool IsAllConstants = true;
3712   SmallSet<SDValue, 8> Values;
3713   for (unsigned i = 0; i < NumElems; ++i) {
3714     SDValue Elt = Op.getOperand(i);
3715     if (Elt.getOpcode() == ISD::UNDEF)
3716       continue;
3717     Values.insert(Elt);
3718     if (Elt.getOpcode() != ISD::Constant &&
3719         Elt.getOpcode() != ISD::ConstantFP)
3720       IsAllConstants = false;
3721     if (X86::isZeroNode(Elt))
3722       NumZero++;
3723     else {
3724       NonZeros |= (1 << i);
3725       NumNonZero++;
3726     }
3727   }
3728
3729   if (NumNonZero == 0) {
3730     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3731     return DAG.getUNDEF(VT);
3732   }
3733
3734   // Special case for single non-zero, non-undef, element.
3735   if (NumNonZero == 1) {
3736     unsigned Idx = CountTrailingZeros_32(NonZeros);
3737     SDValue Item = Op.getOperand(Idx);
3738
3739     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3740     // the value are obviously zero, truncate the value to i32 and do the
3741     // insertion that way.  Only do this if the value is non-constant or if the
3742     // value is a constant being inserted into element 0.  It is cheaper to do
3743     // a constant pool load than it is to do a movd + shuffle.
3744     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3745         (!IsAllConstants || Idx == 0)) {
3746       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3747         // Handle MMX and SSE both.
3748         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3749         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3750
3751         // Truncate the value (which may itself be a constant) to i32, and
3752         // convert it to a vector with movd (S2V+shuffle to zero extend).
3753         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3754         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3755         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3756                                            Subtarget->hasSSE2(), DAG);
3757
3758         // Now we have our 32-bit value zero extended in the low element of
3759         // a vector.  If Idx != 0, swizzle it into place.
3760         if (Idx != 0) {
3761           SmallVector<int, 4> Mask;
3762           Mask.push_back(Idx);
3763           for (unsigned i = 1; i != VecElts; ++i)
3764             Mask.push_back(i);
3765           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3766                                       DAG.getUNDEF(Item.getValueType()),
3767                                       &Mask[0]);
3768         }
3769         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3770       }
3771     }
3772
3773     // If we have a constant or non-constant insertion into the low element of
3774     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3775     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3776     // depending on what the source datatype is.
3777     if (Idx == 0) {
3778       if (NumZero == 0) {
3779         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3780       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3781           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3782         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3783         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3784         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3785                                            DAG);
3786       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3787         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3788         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3789         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3790         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3791                                            Subtarget->hasSSE2(), DAG);
3792         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3793       }
3794     }
3795
3796     // Is it a vector logical left shift?
3797     if (NumElems == 2 && Idx == 1 &&
3798         X86::isZeroNode(Op.getOperand(0)) &&
3799         !X86::isZeroNode(Op.getOperand(1))) {
3800       unsigned NumBits = VT.getSizeInBits();
3801       return getVShift(true, VT,
3802                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3803                                    VT, Op.getOperand(1)),
3804                        NumBits/2, DAG, *this, dl);
3805     }
3806
3807     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3808       return SDValue();
3809
3810     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3811     // is a non-constant being inserted into an element other than the low one,
3812     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3813     // movd/movss) to move this into the low element, then shuffle it into
3814     // place.
3815     if (EVTBits == 32) {
3816       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3817
3818       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3819       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3820                                          Subtarget->hasSSE2(), DAG);
3821       SmallVector<int, 8> MaskVec;
3822       for (unsigned i = 0; i < NumElems; i++)
3823         MaskVec.push_back(i == Idx ? 0 : 1);
3824       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3825     }
3826   }
3827
3828   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3829   if (Values.size() == 1) {
3830     if (EVTBits == 32) {
3831       // Instead of a shuffle like this:
3832       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3833       // Check if it's possible to issue this instead.
3834       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3835       unsigned Idx = CountTrailingZeros_32(NonZeros);
3836       SDValue Item = Op.getOperand(Idx);
3837       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3838         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3839     }
3840     return SDValue();
3841   }
3842
3843   // A vector full of immediates; various special cases are already
3844   // handled, so this is best done with a single constant-pool load.
3845   if (IsAllConstants)
3846     return SDValue();
3847
3848   // Let legalizer expand 2-wide build_vectors.
3849   if (EVTBits == 64) {
3850     if (NumNonZero == 1) {
3851       // One half is zero or undef.
3852       unsigned Idx = CountTrailingZeros_32(NonZeros);
3853       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3854                                  Op.getOperand(Idx));
3855       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3856                                          Subtarget->hasSSE2(), DAG);
3857     }
3858     return SDValue();
3859   }
3860
3861   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3862   if (EVTBits == 8 && NumElems == 16) {
3863     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3864                                         *this);
3865     if (V.getNode()) return V;
3866   }
3867
3868   if (EVTBits == 16 && NumElems == 8) {
3869     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3870                                         *this);
3871     if (V.getNode()) return V;
3872   }
3873
3874   // If element VT is == 32 bits, turn it into a number of shuffles.
3875   SmallVector<SDValue, 8> V;
3876   V.resize(NumElems);
3877   if (NumElems == 4 && NumZero > 0) {
3878     for (unsigned i = 0; i < 4; ++i) {
3879       bool isZero = !(NonZeros & (1 << i));
3880       if (isZero)
3881         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3882       else
3883         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3884     }
3885
3886     for (unsigned i = 0; i < 2; ++i) {
3887       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3888         default: break;
3889         case 0:
3890           V[i] = V[i*2];  // Must be a zero vector.
3891           break;
3892         case 1:
3893           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3894           break;
3895         case 2:
3896           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3897           break;
3898         case 3:
3899           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3900           break;
3901       }
3902     }
3903
3904     SmallVector<int, 8> MaskVec;
3905     bool Reverse = (NonZeros & 0x3) == 2;
3906     for (unsigned i = 0; i < 2; ++i)
3907       MaskVec.push_back(Reverse ? 1-i : i);
3908     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3909     for (unsigned i = 0; i < 2; ++i)
3910       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3911     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3912   }
3913
3914   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
3915     // Check for a build vector of consecutive loads.
3916     for (unsigned i = 0; i < NumElems; ++i)
3917       V[i] = Op.getOperand(i);
3918
3919     // Check for elements which are consecutive loads.
3920     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
3921     if (LD.getNode())
3922       return LD;
3923
3924     // For SSE 4.1, use inserts into undef.
3925     if (getSubtarget()->hasSSE41()) {
3926       V[0] = DAG.getUNDEF(VT);
3927       for (unsigned i = 0; i < NumElems; ++i)
3928         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3929           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3930                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3931       return V[0];
3932     }
3933
3934     // Otherwise, expand into a number of unpckl*
3935     // e.g. for v4f32
3936     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3937     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3938     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3939     for (unsigned i = 0; i < NumElems; ++i)
3940       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3941     NumElems >>= 1;
3942     while (NumElems != 0) {
3943       for (unsigned i = 0; i < NumElems; ++i)
3944         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3945       NumElems >>= 1;
3946     }
3947     return V[0];
3948   }
3949   return SDValue();
3950 }
3951
3952 SDValue
3953 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3954   // We support concatenate two MMX registers and place them in a MMX
3955   // register.  This is better than doing a stack convert.
3956   DebugLoc dl = Op.getDebugLoc();
3957   EVT ResVT = Op.getValueType();
3958   assert(Op.getNumOperands() == 2);
3959   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
3960          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
3961   int Mask[2];
3962   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
3963   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3964   InVec = Op.getOperand(1);
3965   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3966     unsigned NumElts = ResVT.getVectorNumElements();
3967     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3968     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
3969                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
3970   } else {
3971     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
3972     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
3973     Mask[0] = 0; Mask[1] = 2;
3974     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
3975   }
3976   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
3977 }
3978
3979 // v8i16 shuffles - Prefer shuffles in the following order:
3980 // 1. [all]   pshuflw, pshufhw, optional move
3981 // 2. [ssse3] 1 x pshufb
3982 // 3. [ssse3] 2 x pshufb + 1 x por
3983 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3984 static
3985 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3986                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3987   SDValue V1 = SVOp->getOperand(0);
3988   SDValue V2 = SVOp->getOperand(1);
3989   DebugLoc dl = SVOp->getDebugLoc();
3990   SmallVector<int, 8> MaskVals;
3991
3992   // Determine if more than 1 of the words in each of the low and high quadwords
3993   // of the result come from the same quadword of one of the two inputs.  Undef
3994   // mask values count as coming from any quadword, for better codegen.
3995   SmallVector<unsigned, 4> LoQuad(4);
3996   SmallVector<unsigned, 4> HiQuad(4);
3997   BitVector InputQuads(4);
3998   for (unsigned i = 0; i < 8; ++i) {
3999     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4000     int EltIdx = SVOp->getMaskElt(i);
4001     MaskVals.push_back(EltIdx);
4002     if (EltIdx < 0) {
4003       ++Quad[0];
4004       ++Quad[1];
4005       ++Quad[2];
4006       ++Quad[3];
4007       continue;
4008     }
4009     ++Quad[EltIdx / 4];
4010     InputQuads.set(EltIdx / 4);
4011   }
4012
4013   int BestLoQuad = -1;
4014   unsigned MaxQuad = 1;
4015   for (unsigned i = 0; i < 4; ++i) {
4016     if (LoQuad[i] > MaxQuad) {
4017       BestLoQuad = i;
4018       MaxQuad = LoQuad[i];
4019     }
4020   }
4021
4022   int BestHiQuad = -1;
4023   MaxQuad = 1;
4024   for (unsigned i = 0; i < 4; ++i) {
4025     if (HiQuad[i] > MaxQuad) {
4026       BestHiQuad = i;
4027       MaxQuad = HiQuad[i];
4028     }
4029   }
4030
4031   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4032   // of the two input vectors, shuffle them into one input vector so only a
4033   // single pshufb instruction is necessary. If There are more than 2 input
4034   // quads, disable the next transformation since it does not help SSSE3.
4035   bool V1Used = InputQuads[0] || InputQuads[1];
4036   bool V2Used = InputQuads[2] || InputQuads[3];
4037   if (TLI.getSubtarget()->hasSSSE3()) {
4038     if (InputQuads.count() == 2 && V1Used && V2Used) {
4039       BestLoQuad = InputQuads.find_first();
4040       BestHiQuad = InputQuads.find_next(BestLoQuad);
4041     }
4042     if (InputQuads.count() > 2) {
4043       BestLoQuad = -1;
4044       BestHiQuad = -1;
4045     }
4046   }
4047
4048   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4049   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4050   // words from all 4 input quadwords.
4051   SDValue NewV;
4052   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4053     SmallVector<int, 8> MaskV;
4054     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4055     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4056     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4057                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4058                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4059     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4060
4061     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4062     // source words for the shuffle, to aid later transformations.
4063     bool AllWordsInNewV = true;
4064     bool InOrder[2] = { true, true };
4065     for (unsigned i = 0; i != 8; ++i) {
4066       int idx = MaskVals[i];
4067       if (idx != (int)i)
4068         InOrder[i/4] = false;
4069       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4070         continue;
4071       AllWordsInNewV = false;
4072       break;
4073     }
4074
4075     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4076     if (AllWordsInNewV) {
4077       for (int i = 0; i != 8; ++i) {
4078         int idx = MaskVals[i];
4079         if (idx < 0)
4080           continue;
4081         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4082         if ((idx != i) && idx < 4)
4083           pshufhw = false;
4084         if ((idx != i) && idx > 3)
4085           pshuflw = false;
4086       }
4087       V1 = NewV;
4088       V2Used = false;
4089       BestLoQuad = 0;
4090       BestHiQuad = 1;
4091     }
4092
4093     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4094     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4095     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4096       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4097                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4098     }
4099   }
4100
4101   // If we have SSSE3, and all words of the result are from 1 input vector,
4102   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4103   // is present, fall back to case 4.
4104   if (TLI.getSubtarget()->hasSSSE3()) {
4105     SmallVector<SDValue,16> pshufbMask;
4106
4107     // If we have elements from both input vectors, set the high bit of the
4108     // shuffle mask element to zero out elements that come from V2 in the V1
4109     // mask, and elements that come from V1 in the V2 mask, so that the two
4110     // results can be OR'd together.
4111     bool TwoInputs = V1Used && V2Used;
4112     for (unsigned i = 0; i != 8; ++i) {
4113       int EltIdx = MaskVals[i] * 2;
4114       if (TwoInputs && (EltIdx >= 16)) {
4115         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4116         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4117         continue;
4118       }
4119       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4120       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4121     }
4122     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4123     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4124                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4125                                  MVT::v16i8, &pshufbMask[0], 16));
4126     if (!TwoInputs)
4127       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4128
4129     // Calculate the shuffle mask for the second input, shuffle it, and
4130     // OR it with the first shuffled input.
4131     pshufbMask.clear();
4132     for (unsigned i = 0; i != 8; ++i) {
4133       int EltIdx = MaskVals[i] * 2;
4134       if (EltIdx < 16) {
4135         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4136         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4137         continue;
4138       }
4139       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4140       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4141     }
4142     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4143     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4144                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4145                                  MVT::v16i8, &pshufbMask[0], 16));
4146     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4147     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4148   }
4149
4150   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4151   // and update MaskVals with new element order.
4152   BitVector InOrder(8);
4153   if (BestLoQuad >= 0) {
4154     SmallVector<int, 8> MaskV;
4155     for (int i = 0; i != 4; ++i) {
4156       int idx = MaskVals[i];
4157       if (idx < 0) {
4158         MaskV.push_back(-1);
4159         InOrder.set(i);
4160       } else if ((idx / 4) == BestLoQuad) {
4161         MaskV.push_back(idx & 3);
4162         InOrder.set(i);
4163       } else {
4164         MaskV.push_back(-1);
4165       }
4166     }
4167     for (unsigned i = 4; i != 8; ++i)
4168       MaskV.push_back(i);
4169     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4170                                 &MaskV[0]);
4171   }
4172
4173   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4174   // and update MaskVals with the new element order.
4175   if (BestHiQuad >= 0) {
4176     SmallVector<int, 8> MaskV;
4177     for (unsigned i = 0; i != 4; ++i)
4178       MaskV.push_back(i);
4179     for (unsigned i = 4; i != 8; ++i) {
4180       int idx = MaskVals[i];
4181       if (idx < 0) {
4182         MaskV.push_back(-1);
4183         InOrder.set(i);
4184       } else if ((idx / 4) == BestHiQuad) {
4185         MaskV.push_back((idx & 3) + 4);
4186         InOrder.set(i);
4187       } else {
4188         MaskV.push_back(-1);
4189       }
4190     }
4191     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4192                                 &MaskV[0]);
4193   }
4194
4195   // In case BestHi & BestLo were both -1, which means each quadword has a word
4196   // from each of the four input quadwords, calculate the InOrder bitvector now
4197   // before falling through to the insert/extract cleanup.
4198   if (BestLoQuad == -1 && BestHiQuad == -1) {
4199     NewV = V1;
4200     for (int i = 0; i != 8; ++i)
4201       if (MaskVals[i] < 0 || MaskVals[i] == i)
4202         InOrder.set(i);
4203   }
4204
4205   // The other elements are put in the right place using pextrw and pinsrw.
4206   for (unsigned i = 0; i != 8; ++i) {
4207     if (InOrder[i])
4208       continue;
4209     int EltIdx = MaskVals[i];
4210     if (EltIdx < 0)
4211       continue;
4212     SDValue ExtOp = (EltIdx < 8)
4213     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4214                   DAG.getIntPtrConstant(EltIdx))
4215     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4216                   DAG.getIntPtrConstant(EltIdx - 8));
4217     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4218                        DAG.getIntPtrConstant(i));
4219   }
4220   return NewV;
4221 }
4222
4223 // v16i8 shuffles - Prefer shuffles in the following order:
4224 // 1. [ssse3] 1 x pshufb
4225 // 2. [ssse3] 2 x pshufb + 1 x por
4226 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4227 static
4228 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4229                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
4230   SDValue V1 = SVOp->getOperand(0);
4231   SDValue V2 = SVOp->getOperand(1);
4232   DebugLoc dl = SVOp->getDebugLoc();
4233   SmallVector<int, 16> MaskVals;
4234   SVOp->getMask(MaskVals);
4235
4236   // If we have SSSE3, case 1 is generated when all result bytes come from
4237   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4238   // present, fall back to case 3.
4239   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4240   bool V1Only = true;
4241   bool V2Only = true;
4242   for (unsigned i = 0; i < 16; ++i) {
4243     int EltIdx = MaskVals[i];
4244     if (EltIdx < 0)
4245       continue;
4246     if (EltIdx < 16)
4247       V2Only = false;
4248     else
4249       V1Only = false;
4250   }
4251
4252   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4253   if (TLI.getSubtarget()->hasSSSE3()) {
4254     SmallVector<SDValue,16> pshufbMask;
4255
4256     // If all result elements are from one input vector, then only translate
4257     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4258     //
4259     // Otherwise, we have elements from both input vectors, and must zero out
4260     // elements that come from V2 in the first mask, and V1 in the second mask
4261     // so that we can OR them together.
4262     bool TwoInputs = !(V1Only || V2Only);
4263     for (unsigned i = 0; i != 16; ++i) {
4264       int EltIdx = MaskVals[i];
4265       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4266         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4267         continue;
4268       }
4269       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4270     }
4271     // If all the elements are from V2, assign it to V1 and return after
4272     // building the first pshufb.
4273     if (V2Only)
4274       V1 = V2;
4275     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4276                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4277                                  MVT::v16i8, &pshufbMask[0], 16));
4278     if (!TwoInputs)
4279       return V1;
4280
4281     // Calculate the shuffle mask for the second input, shuffle it, and
4282     // OR it with the first shuffled input.
4283     pshufbMask.clear();
4284     for (unsigned i = 0; i != 16; ++i) {
4285       int EltIdx = MaskVals[i];
4286       if (EltIdx < 16) {
4287         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4288         continue;
4289       }
4290       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4291     }
4292     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4293                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4294                                  MVT::v16i8, &pshufbMask[0], 16));
4295     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4296   }
4297
4298   // No SSSE3 - Calculate in place words and then fix all out of place words
4299   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4300   // the 16 different words that comprise the two doublequadword input vectors.
4301   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4302   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4303   SDValue NewV = V2Only ? V2 : V1;
4304   for (int i = 0; i != 8; ++i) {
4305     int Elt0 = MaskVals[i*2];
4306     int Elt1 = MaskVals[i*2+1];
4307
4308     // This word of the result is all undef, skip it.
4309     if (Elt0 < 0 && Elt1 < 0)
4310       continue;
4311
4312     // This word of the result is already in the correct place, skip it.
4313     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4314       continue;
4315     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4316       continue;
4317
4318     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4319     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4320     SDValue InsElt;
4321
4322     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4323     // using a single extract together, load it and store it.
4324     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4325       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4326                            DAG.getIntPtrConstant(Elt1 / 2));
4327       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4328                         DAG.getIntPtrConstant(i));
4329       continue;
4330     }
4331
4332     // If Elt1 is defined, extract it from the appropriate source.  If the
4333     // source byte is not also odd, shift the extracted word left 8 bits
4334     // otherwise clear the bottom 8 bits if we need to do an or.
4335     if (Elt1 >= 0) {
4336       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4337                            DAG.getIntPtrConstant(Elt1 / 2));
4338       if ((Elt1 & 1) == 0)
4339         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4340                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4341       else if (Elt0 >= 0)
4342         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4343                              DAG.getConstant(0xFF00, MVT::i16));
4344     }
4345     // If Elt0 is defined, extract it from the appropriate source.  If the
4346     // source byte is not also even, shift the extracted word right 8 bits. If
4347     // Elt1 was also defined, OR the extracted values together before
4348     // inserting them in the result.
4349     if (Elt0 >= 0) {
4350       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4351                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4352       if ((Elt0 & 1) != 0)
4353         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4354                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4355       else if (Elt1 >= 0)
4356         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4357                              DAG.getConstant(0x00FF, MVT::i16));
4358       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4359                          : InsElt0;
4360     }
4361     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4362                        DAG.getIntPtrConstant(i));
4363   }
4364   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4365 }
4366
4367 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4368 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
4369 /// done when every pair / quad of shuffle mask elements point to elements in
4370 /// the right sequence. e.g.
4371 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4372 static
4373 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4374                                  SelectionDAG &DAG,
4375                                  TargetLowering &TLI, DebugLoc dl) {
4376   EVT VT = SVOp->getValueType(0);
4377   SDValue V1 = SVOp->getOperand(0);
4378   SDValue V2 = SVOp->getOperand(1);
4379   unsigned NumElems = VT.getVectorNumElements();
4380   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4381   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4382   EVT MaskEltVT = MaskVT.getVectorElementType();
4383   EVT NewVT = MaskVT;
4384   switch (VT.getSimpleVT().SimpleTy) {
4385   default: assert(false && "Unexpected!");
4386   case MVT::v4f32: NewVT = MVT::v2f64; break;
4387   case MVT::v4i32: NewVT = MVT::v2i64; break;
4388   case MVT::v8i16: NewVT = MVT::v4i32; break;
4389   case MVT::v16i8: NewVT = MVT::v4i32; break;
4390   }
4391
4392   if (NewWidth == 2) {
4393     if (VT.isInteger())
4394       NewVT = MVT::v2i64;
4395     else
4396       NewVT = MVT::v2f64;
4397   }
4398   int Scale = NumElems / NewWidth;
4399   SmallVector<int, 8> MaskVec;
4400   for (unsigned i = 0; i < NumElems; i += Scale) {
4401     int StartIdx = -1;
4402     for (int j = 0; j < Scale; ++j) {
4403       int EltIdx = SVOp->getMaskElt(i+j);
4404       if (EltIdx < 0)
4405         continue;
4406       if (StartIdx == -1)
4407         StartIdx = EltIdx - (EltIdx % Scale);
4408       if (EltIdx != StartIdx + j)
4409         return SDValue();
4410     }
4411     if (StartIdx == -1)
4412       MaskVec.push_back(-1);
4413     else
4414       MaskVec.push_back(StartIdx / Scale);
4415   }
4416
4417   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4418   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4419   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4420 }
4421
4422 /// getVZextMovL - Return a zero-extending vector move low node.
4423 ///
4424 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4425                             SDValue SrcOp, SelectionDAG &DAG,
4426                             const X86Subtarget *Subtarget, DebugLoc dl) {
4427   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4428     LoadSDNode *LD = NULL;
4429     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4430       LD = dyn_cast<LoadSDNode>(SrcOp);
4431     if (!LD) {
4432       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4433       // instead.
4434       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4435       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4436           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4437           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4438           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4439         // PR2108
4440         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4441         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4442                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4443                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4444                                                    OpVT,
4445                                                    SrcOp.getOperand(0)
4446                                                           .getOperand(0))));
4447       }
4448     }
4449   }
4450
4451   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4452                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4453                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4454                                              OpVT, SrcOp)));
4455 }
4456
4457 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4458 /// shuffles.
4459 static SDValue
4460 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4461   SDValue V1 = SVOp->getOperand(0);
4462   SDValue V2 = SVOp->getOperand(1);
4463   DebugLoc dl = SVOp->getDebugLoc();
4464   EVT VT = SVOp->getValueType(0);
4465
4466   SmallVector<std::pair<int, int>, 8> Locs;
4467   Locs.resize(4);
4468   SmallVector<int, 8> Mask1(4U, -1);
4469   SmallVector<int, 8> PermMask;
4470   SVOp->getMask(PermMask);
4471
4472   unsigned NumHi = 0;
4473   unsigned NumLo = 0;
4474   for (unsigned i = 0; i != 4; ++i) {
4475     int Idx = PermMask[i];
4476     if (Idx < 0) {
4477       Locs[i] = std::make_pair(-1, -1);
4478     } else {
4479       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4480       if (Idx < 4) {
4481         Locs[i] = std::make_pair(0, NumLo);
4482         Mask1[NumLo] = Idx;
4483         NumLo++;
4484       } else {
4485         Locs[i] = std::make_pair(1, NumHi);
4486         if (2+NumHi < 4)
4487           Mask1[2+NumHi] = Idx;
4488         NumHi++;
4489       }
4490     }
4491   }
4492
4493   if (NumLo <= 2 && NumHi <= 2) {
4494     // If no more than two elements come from either vector. This can be
4495     // implemented with two shuffles. First shuffle gather the elements.
4496     // The second shuffle, which takes the first shuffle as both of its
4497     // vector operands, put the elements into the right order.
4498     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4499
4500     SmallVector<int, 8> Mask2(4U, -1);
4501
4502     for (unsigned i = 0; i != 4; ++i) {
4503       if (Locs[i].first == -1)
4504         continue;
4505       else {
4506         unsigned Idx = (i < 2) ? 0 : 4;
4507         Idx += Locs[i].first * 2 + Locs[i].second;
4508         Mask2[i] = Idx;
4509       }
4510     }
4511
4512     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4513   } else if (NumLo == 3 || NumHi == 3) {
4514     // Otherwise, we must have three elements from one vector, call it X, and
4515     // one element from the other, call it Y.  First, use a shufps to build an
4516     // intermediate vector with the one element from Y and the element from X
4517     // that will be in the same half in the final destination (the indexes don't
4518     // matter). Then, use a shufps to build the final vector, taking the half
4519     // containing the element from Y from the intermediate, and the other half
4520     // from X.
4521     if (NumHi == 3) {
4522       // Normalize it so the 3 elements come from V1.
4523       CommuteVectorShuffleMask(PermMask, VT);
4524       std::swap(V1, V2);
4525     }
4526
4527     // Find the element from V2.
4528     unsigned HiIndex;
4529     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4530       int Val = PermMask[HiIndex];
4531       if (Val < 0)
4532         continue;
4533       if (Val >= 4)
4534         break;
4535     }
4536
4537     Mask1[0] = PermMask[HiIndex];
4538     Mask1[1] = -1;
4539     Mask1[2] = PermMask[HiIndex^1];
4540     Mask1[3] = -1;
4541     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4542
4543     if (HiIndex >= 2) {
4544       Mask1[0] = PermMask[0];
4545       Mask1[1] = PermMask[1];
4546       Mask1[2] = HiIndex & 1 ? 6 : 4;
4547       Mask1[3] = HiIndex & 1 ? 4 : 6;
4548       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4549     } else {
4550       Mask1[0] = HiIndex & 1 ? 2 : 0;
4551       Mask1[1] = HiIndex & 1 ? 0 : 2;
4552       Mask1[2] = PermMask[2];
4553       Mask1[3] = PermMask[3];
4554       if (Mask1[2] >= 0)
4555         Mask1[2] += 4;
4556       if (Mask1[3] >= 0)
4557         Mask1[3] += 4;
4558       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4559     }
4560   }
4561
4562   // Break it into (shuffle shuffle_hi, shuffle_lo).
4563   Locs.clear();
4564   SmallVector<int,8> LoMask(4U, -1);
4565   SmallVector<int,8> HiMask(4U, -1);
4566
4567   SmallVector<int,8> *MaskPtr = &LoMask;
4568   unsigned MaskIdx = 0;
4569   unsigned LoIdx = 0;
4570   unsigned HiIdx = 2;
4571   for (unsigned i = 0; i != 4; ++i) {
4572     if (i == 2) {
4573       MaskPtr = &HiMask;
4574       MaskIdx = 1;
4575       LoIdx = 0;
4576       HiIdx = 2;
4577     }
4578     int Idx = PermMask[i];
4579     if (Idx < 0) {
4580       Locs[i] = std::make_pair(-1, -1);
4581     } else if (Idx < 4) {
4582       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4583       (*MaskPtr)[LoIdx] = Idx;
4584       LoIdx++;
4585     } else {
4586       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4587       (*MaskPtr)[HiIdx] = Idx;
4588       HiIdx++;
4589     }
4590   }
4591
4592   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4593   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4594   SmallVector<int, 8> MaskOps;
4595   for (unsigned i = 0; i != 4; ++i) {
4596     if (Locs[i].first == -1) {
4597       MaskOps.push_back(-1);
4598     } else {
4599       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4600       MaskOps.push_back(Idx);
4601     }
4602   }
4603   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4604 }
4605
4606 SDValue
4607 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4608   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4609   SDValue V1 = Op.getOperand(0);
4610   SDValue V2 = Op.getOperand(1);
4611   EVT VT = Op.getValueType();
4612   DebugLoc dl = Op.getDebugLoc();
4613   unsigned NumElems = VT.getVectorNumElements();
4614   bool isMMX = VT.getSizeInBits() == 64;
4615   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4616   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4617   bool V1IsSplat = false;
4618   bool V2IsSplat = false;
4619
4620   if (isZeroShuffle(SVOp))
4621     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4622
4623   // Promote splats to v4f32.
4624   if (SVOp->isSplat()) {
4625     if (isMMX || NumElems < 4)
4626       return Op;
4627     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4628   }
4629
4630   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4631   // do it!
4632   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4633     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4634     if (NewOp.getNode())
4635       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4636                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4637   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4638     // FIXME: Figure out a cleaner way to do this.
4639     // Try to make use of movq to zero out the top part.
4640     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4641       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4642       if (NewOp.getNode()) {
4643         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4644           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4645                               DAG, Subtarget, dl);
4646       }
4647     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4648       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4649       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4650         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4651                             DAG, Subtarget, dl);
4652     }
4653   }
4654
4655   if (X86::isPSHUFDMask(SVOp))
4656     return Op;
4657
4658   // Check if this can be converted into a logical shift.
4659   bool isLeft = false;
4660   unsigned ShAmt = 0;
4661   SDValue ShVal;
4662   bool isShift = getSubtarget()->hasSSE2() &&
4663     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4664   if (isShift && ShVal.hasOneUse()) {
4665     // If the shifted value has multiple uses, it may be cheaper to use
4666     // v_set0 + movlhps or movhlps, etc.
4667     EVT EltVT = VT.getVectorElementType();
4668     ShAmt *= EltVT.getSizeInBits();
4669     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4670   }
4671
4672   if (X86::isMOVLMask(SVOp)) {
4673     if (V1IsUndef)
4674       return V2;
4675     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4676       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4677     if (!isMMX)
4678       return Op;
4679   }
4680
4681   // FIXME: fold these into legal mask.
4682   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4683                  X86::isMOVSLDUPMask(SVOp) ||
4684                  X86::isMOVHLPSMask(SVOp) ||
4685                  X86::isMOVLHPSMask(SVOp) ||
4686                  X86::isMOVLPMask(SVOp)))
4687     return Op;
4688
4689   if (ShouldXformToMOVHLPS(SVOp) ||
4690       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4691     return CommuteVectorShuffle(SVOp, DAG);
4692
4693   if (isShift) {
4694     // No better options. Use a vshl / vsrl.
4695     EVT EltVT = VT.getVectorElementType();
4696     ShAmt *= EltVT.getSizeInBits();
4697     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4698   }
4699
4700   bool Commuted = false;
4701   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4702   // 1,1,1,1 -> v8i16 though.
4703   V1IsSplat = isSplatVector(V1.getNode());
4704   V2IsSplat = isSplatVector(V2.getNode());
4705
4706   // Canonicalize the splat or undef, if present, to be on the RHS.
4707   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4708     Op = CommuteVectorShuffle(SVOp, DAG);
4709     SVOp = cast<ShuffleVectorSDNode>(Op);
4710     V1 = SVOp->getOperand(0);
4711     V2 = SVOp->getOperand(1);
4712     std::swap(V1IsSplat, V2IsSplat);
4713     std::swap(V1IsUndef, V2IsUndef);
4714     Commuted = true;
4715   }
4716
4717   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4718     // Shuffling low element of v1 into undef, just return v1.
4719     if (V2IsUndef)
4720       return V1;
4721     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4722     // the instruction selector will not match, so get a canonical MOVL with
4723     // swapped operands to undo the commute.
4724     return getMOVL(DAG, dl, VT, V2, V1);
4725   }
4726
4727   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4728       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4729       X86::isUNPCKLMask(SVOp) ||
4730       X86::isUNPCKHMask(SVOp))
4731     return Op;
4732
4733   if (V2IsSplat) {
4734     // Normalize mask so all entries that point to V2 points to its first
4735     // element then try to match unpck{h|l} again. If match, return a
4736     // new vector_shuffle with the corrected mask.
4737     SDValue NewMask = NormalizeMask(SVOp, DAG);
4738     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4739     if (NSVOp != SVOp) {
4740       if (X86::isUNPCKLMask(NSVOp, true)) {
4741         return NewMask;
4742       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4743         return NewMask;
4744       }
4745     }
4746   }
4747
4748   if (Commuted) {
4749     // Commute is back and try unpck* again.
4750     // FIXME: this seems wrong.
4751     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4752     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4753     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4754         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4755         X86::isUNPCKLMask(NewSVOp) ||
4756         X86::isUNPCKHMask(NewSVOp))
4757       return NewOp;
4758   }
4759
4760   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4761
4762   // Normalize the node to match x86 shuffle ops if needed
4763   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4764     return CommuteVectorShuffle(SVOp, DAG);
4765
4766   // Check for legal shuffle and return?
4767   SmallVector<int, 16> PermMask;
4768   SVOp->getMask(PermMask);
4769   if (isShuffleMaskLegal(PermMask, VT))
4770     return Op;
4771
4772   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4773   if (VT == MVT::v8i16) {
4774     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4775     if (NewOp.getNode())
4776       return NewOp;
4777   }
4778
4779   if (VT == MVT::v16i8) {
4780     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4781     if (NewOp.getNode())
4782       return NewOp;
4783   }
4784
4785   // Handle all 4 wide cases with a number of shuffles except for MMX.
4786   if (NumElems == 4 && !isMMX)
4787     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4788
4789   return SDValue();
4790 }
4791
4792 SDValue
4793 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4794                                                 SelectionDAG &DAG) {
4795   EVT VT = Op.getValueType();
4796   DebugLoc dl = Op.getDebugLoc();
4797   if (VT.getSizeInBits() == 8) {
4798     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4799                                     Op.getOperand(0), Op.getOperand(1));
4800     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4801                                     DAG.getValueType(VT));
4802     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4803   } else if (VT.getSizeInBits() == 16) {
4804     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4805     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4806     if (Idx == 0)
4807       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4808                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4809                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4810                                                  MVT::v4i32,
4811                                                  Op.getOperand(0)),
4812                                      Op.getOperand(1)));
4813     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4814                                     Op.getOperand(0), Op.getOperand(1));
4815     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4816                                     DAG.getValueType(VT));
4817     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4818   } else if (VT == MVT::f32) {
4819     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4820     // the result back to FR32 register. It's only worth matching if the
4821     // result has a single use which is a store or a bitcast to i32.  And in
4822     // the case of a store, it's not worth it if the index is a constant 0,
4823     // because a MOVSSmr can be used instead, which is smaller and faster.
4824     if (!Op.hasOneUse())
4825       return SDValue();
4826     SDNode *User = *Op.getNode()->use_begin();
4827     if ((User->getOpcode() != ISD::STORE ||
4828          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4829           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4830         (User->getOpcode() != ISD::BIT_CONVERT ||
4831          User->getValueType(0) != MVT::i32))
4832       return SDValue();
4833     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4834                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4835                                               Op.getOperand(0)),
4836                                               Op.getOperand(1));
4837     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4838   } else if (VT == MVT::i32) {
4839     // ExtractPS works with constant index.
4840     if (isa<ConstantSDNode>(Op.getOperand(1)))
4841       return Op;
4842   }
4843   return SDValue();
4844 }
4845
4846
4847 SDValue
4848 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4849   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4850     return SDValue();
4851
4852   if (Subtarget->hasSSE41()) {
4853     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4854     if (Res.getNode())
4855       return Res;
4856   }
4857
4858   EVT VT = Op.getValueType();
4859   DebugLoc dl = Op.getDebugLoc();
4860   // TODO: handle v16i8.
4861   if (VT.getSizeInBits() == 16) {
4862     SDValue Vec = Op.getOperand(0);
4863     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4864     if (Idx == 0)
4865       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4866                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4867                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4868                                                  MVT::v4i32, Vec),
4869                                      Op.getOperand(1)));
4870     // Transform it so it match pextrw which produces a 32-bit result.
4871     EVT EltVT = MVT::i32;
4872     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4873                                     Op.getOperand(0), Op.getOperand(1));
4874     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4875                                     DAG.getValueType(VT));
4876     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4877   } else if (VT.getSizeInBits() == 32) {
4878     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4879     if (Idx == 0)
4880       return Op;
4881
4882     // SHUFPS the element to the lowest double word, then movss.
4883     int Mask[4] = { Idx, -1, -1, -1 };
4884     EVT VVT = Op.getOperand(0).getValueType();
4885     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4886                                        DAG.getUNDEF(VVT), Mask);
4887     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4888                        DAG.getIntPtrConstant(0));
4889   } else if (VT.getSizeInBits() == 64) {
4890     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4891     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4892     //        to match extract_elt for f64.
4893     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4894     if (Idx == 0)
4895       return Op;
4896
4897     // UNPCKHPD the element to the lowest double word, then movsd.
4898     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4899     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4900     int Mask[2] = { 1, -1 };
4901     EVT VVT = Op.getOperand(0).getValueType();
4902     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4903                                        DAG.getUNDEF(VVT), Mask);
4904     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4905                        DAG.getIntPtrConstant(0));
4906   }
4907
4908   return SDValue();
4909 }
4910
4911 SDValue
4912 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4913   EVT VT = Op.getValueType();
4914   EVT EltVT = VT.getVectorElementType();
4915   DebugLoc dl = Op.getDebugLoc();
4916
4917   SDValue N0 = Op.getOperand(0);
4918   SDValue N1 = Op.getOperand(1);
4919   SDValue N2 = Op.getOperand(2);
4920
4921   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4922       isa<ConstantSDNode>(N2)) {
4923     unsigned Opc;
4924     if (VT == MVT::v8i16)
4925       Opc = X86ISD::PINSRW;
4926     else if (VT == MVT::v4i16)
4927       Opc = X86ISD::MMX_PINSRW;
4928     else if (VT == MVT::v16i8)
4929       Opc = X86ISD::PINSRB;
4930     else
4931       Opc = X86ISD::PINSRB;
4932
4933     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4934     // argument.
4935     if (N1.getValueType() != MVT::i32)
4936       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4937     if (N2.getValueType() != MVT::i32)
4938       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4939     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4940   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4941     // Bits [7:6] of the constant are the source select.  This will always be
4942     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4943     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4944     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4945     // Bits [5:4] of the constant are the destination select.  This is the
4946     //  value of the incoming immediate.
4947     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4948     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4949     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4950     // Create this as a scalar to vector..
4951     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4952     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4953   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4954     // PINSR* works with constant index.
4955     return Op;
4956   }
4957   return SDValue();
4958 }
4959
4960 SDValue
4961 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4962   EVT VT = Op.getValueType();
4963   EVT EltVT = VT.getVectorElementType();
4964
4965   if (Subtarget->hasSSE41())
4966     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4967
4968   if (EltVT == MVT::i8)
4969     return SDValue();
4970
4971   DebugLoc dl = Op.getDebugLoc();
4972   SDValue N0 = Op.getOperand(0);
4973   SDValue N1 = Op.getOperand(1);
4974   SDValue N2 = Op.getOperand(2);
4975
4976   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4977     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4978     // as its second argument.
4979     if (N1.getValueType() != MVT::i32)
4980       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4981     if (N2.getValueType() != MVT::i32)
4982       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4983     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
4984                        dl, VT, N0, N1, N2);
4985   }
4986   return SDValue();
4987 }
4988
4989 SDValue
4990 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4991   DebugLoc dl = Op.getDebugLoc();
4992   if (Op.getValueType() == MVT::v2f32)
4993     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4994                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4995                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4996                                                Op.getOperand(0))));
4997
4998   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4999     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5000
5001   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5002   EVT VT = MVT::v2i32;
5003   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5004   default: break;
5005   case MVT::v16i8:
5006   case MVT::v8i16:
5007     VT = MVT::v4i32;
5008     break;
5009   }
5010   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5011                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5012 }
5013
5014 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5015 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5016 // one of the above mentioned nodes. It has to be wrapped because otherwise
5017 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5018 // be used to form addressing mode. These wrapped nodes will be selected
5019 // into MOV32ri.
5020 SDValue
5021 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
5022   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5023
5024   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5025   // global base reg.
5026   unsigned char OpFlag = 0;
5027   unsigned WrapperKind = X86ISD::Wrapper;
5028   CodeModel::Model M = getTargetMachine().getCodeModel();
5029
5030   if (Subtarget->isPICStyleRIPRel() &&
5031       (M == CodeModel::Small || M == CodeModel::Kernel))
5032     WrapperKind = X86ISD::WrapperRIP;
5033   else if (Subtarget->isPICStyleGOT())
5034     OpFlag = X86II::MO_GOTOFF;
5035   else if (Subtarget->isPICStyleStubPIC())
5036     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5037
5038   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5039                                              CP->getAlignment(),
5040                                              CP->getOffset(), OpFlag);
5041   DebugLoc DL = CP->getDebugLoc();
5042   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5043   // With PIC, the address is actually $g + Offset.
5044   if (OpFlag) {
5045     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5046                          DAG.getNode(X86ISD::GlobalBaseReg,
5047                                      DebugLoc::getUnknownLoc(), getPointerTy()),
5048                          Result);
5049   }
5050
5051   return Result;
5052 }
5053
5054 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
5055   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5056
5057   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5058   // global base reg.
5059   unsigned char OpFlag = 0;
5060   unsigned WrapperKind = X86ISD::Wrapper;
5061   CodeModel::Model M = getTargetMachine().getCodeModel();
5062
5063   if (Subtarget->isPICStyleRIPRel() &&
5064       (M == CodeModel::Small || M == CodeModel::Kernel))
5065     WrapperKind = X86ISD::WrapperRIP;
5066   else if (Subtarget->isPICStyleGOT())
5067     OpFlag = X86II::MO_GOTOFF;
5068   else if (Subtarget->isPICStyleStubPIC())
5069     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5070
5071   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5072                                           OpFlag);
5073   DebugLoc DL = JT->getDebugLoc();
5074   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5075
5076   // With PIC, the address is actually $g + Offset.
5077   if (OpFlag) {
5078     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5079                          DAG.getNode(X86ISD::GlobalBaseReg,
5080                                      DebugLoc::getUnknownLoc(), getPointerTy()),
5081                          Result);
5082   }
5083
5084   return Result;
5085 }
5086
5087 SDValue
5088 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
5089   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5090
5091   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5092   // global base reg.
5093   unsigned char OpFlag = 0;
5094   unsigned WrapperKind = X86ISD::Wrapper;
5095   CodeModel::Model M = getTargetMachine().getCodeModel();
5096
5097   if (Subtarget->isPICStyleRIPRel() &&
5098       (M == CodeModel::Small || M == CodeModel::Kernel))
5099     WrapperKind = X86ISD::WrapperRIP;
5100   else if (Subtarget->isPICStyleGOT())
5101     OpFlag = X86II::MO_GOTOFF;
5102   else if (Subtarget->isPICStyleStubPIC())
5103     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5104
5105   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5106
5107   DebugLoc DL = Op.getDebugLoc();
5108   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5109
5110
5111   // With PIC, the address is actually $g + Offset.
5112   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5113       !Subtarget->is64Bit()) {
5114     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5115                          DAG.getNode(X86ISD::GlobalBaseReg,
5116                                      DebugLoc::getUnknownLoc(),
5117                                      getPointerTy()),
5118                          Result);
5119   }
5120
5121   return Result;
5122 }
5123
5124 SDValue
5125 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) {
5126   // Create the TargetBlockAddressAddress node.
5127   unsigned char OpFlags =
5128     Subtarget->ClassifyBlockAddressReference();
5129   CodeModel::Model M = getTargetMachine().getCodeModel();
5130   BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5131   DebugLoc dl = Op.getDebugLoc();
5132   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5133                                        /*isTarget=*/true, OpFlags);
5134
5135   if (Subtarget->isPICStyleRIPRel() &&
5136       (M == CodeModel::Small || M == CodeModel::Kernel))
5137     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5138   else
5139     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5140
5141   // With PIC, the address is actually $g + Offset.
5142   if (isGlobalRelativeToPICBase(OpFlags)) {
5143     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5144                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5145                          Result);
5146   }
5147
5148   return Result;
5149 }
5150
5151 SDValue
5152 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5153                                       int64_t Offset,
5154                                       SelectionDAG &DAG) const {
5155   // Create the TargetGlobalAddress node, folding in the constant
5156   // offset if it is legal.
5157   unsigned char OpFlags =
5158     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5159   CodeModel::Model M = getTargetMachine().getCodeModel();
5160   SDValue Result;
5161   if (OpFlags == X86II::MO_NO_FLAG &&
5162       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5163     // A direct static reference to a global.
5164     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5165     Offset = 0;
5166   } else {
5167     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5168   }
5169
5170   if (Subtarget->isPICStyleRIPRel() &&
5171       (M == CodeModel::Small || M == CodeModel::Kernel))
5172     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5173   else
5174     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5175
5176   // With PIC, the address is actually $g + Offset.
5177   if (isGlobalRelativeToPICBase(OpFlags)) {
5178     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5179                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5180                          Result);
5181   }
5182
5183   // For globals that require a load from a stub to get the address, emit the
5184   // load.
5185   if (isGlobalStubReference(OpFlags))
5186     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5187                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5188
5189   // If there was a non-zero offset that we didn't fold, create an explicit
5190   // addition for it.
5191   if (Offset != 0)
5192     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5193                          DAG.getConstant(Offset, getPointerTy()));
5194
5195   return Result;
5196 }
5197
5198 SDValue
5199 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
5200   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5201   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5202   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5203 }
5204
5205 static SDValue
5206 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5207            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5208            unsigned char OperandFlags) {
5209   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5210   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5211   DebugLoc dl = GA->getDebugLoc();
5212   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5213                                            GA->getValueType(0),
5214                                            GA->getOffset(),
5215                                            OperandFlags);
5216   if (InFlag) {
5217     SDValue Ops[] = { Chain,  TGA, *InFlag };
5218     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5219   } else {
5220     SDValue Ops[]  = { Chain, TGA };
5221     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5222   }
5223
5224   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5225   MFI->setHasCalls(true);
5226
5227   SDValue Flag = Chain.getValue(1);
5228   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5229 }
5230
5231 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5232 static SDValue
5233 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5234                                 const EVT PtrVT) {
5235   SDValue InFlag;
5236   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5237   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5238                                      DAG.getNode(X86ISD::GlobalBaseReg,
5239                                                  DebugLoc::getUnknownLoc(),
5240                                                  PtrVT), InFlag);
5241   InFlag = Chain.getValue(1);
5242
5243   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5244 }
5245
5246 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5247 static SDValue
5248 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5249                                 const EVT PtrVT) {
5250   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5251                     X86::RAX, X86II::MO_TLSGD);
5252 }
5253
5254 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5255 // "local exec" model.
5256 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5257                                    const EVT PtrVT, TLSModel::Model model,
5258                                    bool is64Bit) {
5259   DebugLoc dl = GA->getDebugLoc();
5260   // Get the Thread Pointer
5261   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5262                              DebugLoc::getUnknownLoc(), PtrVT,
5263                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5264                                              MVT::i32));
5265
5266   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5267                                       NULL, 0, false, false, 0);
5268
5269   unsigned char OperandFlags = 0;
5270   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5271   // initialexec.
5272   unsigned WrapperKind = X86ISD::Wrapper;
5273   if (model == TLSModel::LocalExec) {
5274     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5275   } else if (is64Bit) {
5276     assert(model == TLSModel::InitialExec);
5277     OperandFlags = X86II::MO_GOTTPOFF;
5278     WrapperKind = X86ISD::WrapperRIP;
5279   } else {
5280     assert(model == TLSModel::InitialExec);
5281     OperandFlags = X86II::MO_INDNTPOFF;
5282   }
5283
5284   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5285   // exec)
5286   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5287                                            GA->getOffset(), OperandFlags);
5288   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5289
5290   if (model == TLSModel::InitialExec)
5291     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5292                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5293
5294   // The address of the thread local variable is the add of the thread
5295   // pointer with the offset of the variable.
5296   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5297 }
5298
5299 SDValue
5300 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
5301   // TODO: implement the "local dynamic" model
5302   // TODO: implement the "initial exec"model for pic executables
5303   assert(Subtarget->isTargetELF() &&
5304          "TLS not implemented for non-ELF targets");
5305   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5306   const GlobalValue *GV = GA->getGlobal();
5307
5308   // If GV is an alias then use the aliasee for determining
5309   // thread-localness.
5310   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5311     GV = GA->resolveAliasedGlobal(false);
5312
5313   TLSModel::Model model = getTLSModel(GV,
5314                                       getTargetMachine().getRelocationModel());
5315
5316   switch (model) {
5317   case TLSModel::GeneralDynamic:
5318   case TLSModel::LocalDynamic: // not implemented
5319     if (Subtarget->is64Bit())
5320       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5321     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5322
5323   case TLSModel::InitialExec:
5324   case TLSModel::LocalExec:
5325     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5326                                Subtarget->is64Bit());
5327   }
5328
5329   llvm_unreachable("Unreachable");
5330   return SDValue();
5331 }
5332
5333
5334 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5335 /// take a 2 x i32 value to shift plus a shift amount.
5336 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
5337   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5338   EVT VT = Op.getValueType();
5339   unsigned VTBits = VT.getSizeInBits();
5340   DebugLoc dl = Op.getDebugLoc();
5341   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5342   SDValue ShOpLo = Op.getOperand(0);
5343   SDValue ShOpHi = Op.getOperand(1);
5344   SDValue ShAmt  = Op.getOperand(2);
5345   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5346                                      DAG.getConstant(VTBits - 1, MVT::i8))
5347                        : DAG.getConstant(0, VT);
5348
5349   SDValue Tmp2, Tmp3;
5350   if (Op.getOpcode() == ISD::SHL_PARTS) {
5351     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5352     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5353   } else {
5354     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5355     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5356   }
5357
5358   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5359                                 DAG.getConstant(VTBits, MVT::i8));
5360   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5361                              AndNode, DAG.getConstant(0, MVT::i8));
5362
5363   SDValue Hi, Lo;
5364   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5365   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5366   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5367
5368   if (Op.getOpcode() == ISD::SHL_PARTS) {
5369     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5370     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5371   } else {
5372     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5373     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5374   }
5375
5376   SDValue Ops[2] = { Lo, Hi };
5377   return DAG.getMergeValues(Ops, 2, dl);
5378 }
5379
5380 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5381   EVT SrcVT = Op.getOperand(0).getValueType();
5382
5383   if (SrcVT.isVector()) {
5384     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5385       return Op;
5386     }
5387     return SDValue();
5388   }
5389
5390   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5391          "Unknown SINT_TO_FP to lower!");
5392
5393   // These are really Legal; return the operand so the caller accepts it as
5394   // Legal.
5395   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5396     return Op;
5397   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5398       Subtarget->is64Bit()) {
5399     return Op;
5400   }
5401
5402   DebugLoc dl = Op.getDebugLoc();
5403   unsigned Size = SrcVT.getSizeInBits()/8;
5404   MachineFunction &MF = DAG.getMachineFunction();
5405   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5406   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5407   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5408                                StackSlot,
5409                                PseudoSourceValue::getFixedStack(SSFI), 0,
5410                                false, false, 0);
5411   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5412 }
5413
5414 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5415                                      SDValue StackSlot,
5416                                      SelectionDAG &DAG) {
5417   // Build the FILD
5418   DebugLoc dl = Op.getDebugLoc();
5419   SDVTList Tys;
5420   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5421   if (useSSE)
5422     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5423   else
5424     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5425   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5426   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5427                                Tys, Ops, array_lengthof(Ops));
5428
5429   if (useSSE) {
5430     Chain = Result.getValue(1);
5431     SDValue InFlag = Result.getValue(2);
5432
5433     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5434     // shouldn't be necessary except that RFP cannot be live across
5435     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5436     MachineFunction &MF = DAG.getMachineFunction();
5437     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5438     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5439     Tys = DAG.getVTList(MVT::Other);
5440     SDValue Ops[] = {
5441       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5442     };
5443     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5444     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5445                          PseudoSourceValue::getFixedStack(SSFI), 0,
5446                          false, false, 0);
5447   }
5448
5449   return Result;
5450 }
5451
5452 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5453 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
5454   // This algorithm is not obvious. Here it is in C code, more or less:
5455   /*
5456     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5457       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5458       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5459
5460       // Copy ints to xmm registers.
5461       __m128i xh = _mm_cvtsi32_si128( hi );
5462       __m128i xl = _mm_cvtsi32_si128( lo );
5463
5464       // Combine into low half of a single xmm register.
5465       __m128i x = _mm_unpacklo_epi32( xh, xl );
5466       __m128d d;
5467       double sd;
5468
5469       // Merge in appropriate exponents to give the integer bits the right
5470       // magnitude.
5471       x = _mm_unpacklo_epi32( x, exp );
5472
5473       // Subtract away the biases to deal with the IEEE-754 double precision
5474       // implicit 1.
5475       d = _mm_sub_pd( (__m128d) x, bias );
5476
5477       // All conversions up to here are exact. The correctly rounded result is
5478       // calculated using the current rounding mode using the following
5479       // horizontal add.
5480       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5481       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5482                                 // store doesn't really need to be here (except
5483                                 // maybe to zero the other double)
5484       return sd;
5485     }
5486   */
5487
5488   DebugLoc dl = Op.getDebugLoc();
5489   LLVMContext *Context = DAG.getContext();
5490
5491   // Build some magic constants.
5492   std::vector<Constant*> CV0;
5493   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5494   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5495   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5496   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5497   Constant *C0 = ConstantVector::get(CV0);
5498   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5499
5500   std::vector<Constant*> CV1;
5501   CV1.push_back(
5502     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5503   CV1.push_back(
5504     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5505   Constant *C1 = ConstantVector::get(CV1);
5506   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5507
5508   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5509                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5510                                         Op.getOperand(0),
5511                                         DAG.getIntPtrConstant(1)));
5512   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5513                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5514                                         Op.getOperand(0),
5515                                         DAG.getIntPtrConstant(0)));
5516   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5517   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5518                               PseudoSourceValue::getConstantPool(), 0,
5519                               false, false, 16);
5520   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5521   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5522   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5523                               PseudoSourceValue::getConstantPool(), 0,
5524                               false, false, 16);
5525   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5526
5527   // Add the halves; easiest way is to swap them into another reg first.
5528   int ShufMask[2] = { 1, -1 };
5529   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5530                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5531   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5532   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5533                      DAG.getIntPtrConstant(0));
5534 }
5535
5536 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5537 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5538   DebugLoc dl = Op.getDebugLoc();
5539   // FP constant to bias correct the final result.
5540   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5541                                    MVT::f64);
5542
5543   // Load the 32-bit value into an XMM register.
5544   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5545                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5546                                          Op.getOperand(0),
5547                                          DAG.getIntPtrConstant(0)));
5548
5549   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5550                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5551                      DAG.getIntPtrConstant(0));
5552
5553   // Or the load with the bias.
5554   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5555                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5556                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5557                                                    MVT::v2f64, Load)),
5558                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5559                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5560                                                    MVT::v2f64, Bias)));
5561   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5562                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5563                    DAG.getIntPtrConstant(0));
5564
5565   // Subtract the bias.
5566   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5567
5568   // Handle final rounding.
5569   EVT DestVT = Op.getValueType();
5570
5571   if (DestVT.bitsLT(MVT::f64)) {
5572     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5573                        DAG.getIntPtrConstant(0));
5574   } else if (DestVT.bitsGT(MVT::f64)) {
5575     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5576   }
5577
5578   // Handle final rounding.
5579   return Sub;
5580 }
5581
5582 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5583   SDValue N0 = Op.getOperand(0);
5584   DebugLoc dl = Op.getDebugLoc();
5585
5586   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5587   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5588   // the optimization here.
5589   if (DAG.SignBitIsZero(N0))
5590     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5591
5592   EVT SrcVT = N0.getValueType();
5593   if (SrcVT == MVT::i64) {
5594     // We only handle SSE2 f64 target here; caller can expand the rest.
5595     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5596       return SDValue();
5597
5598     return LowerUINT_TO_FP_i64(Op, DAG);
5599   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5600     return LowerUINT_TO_FP_i32(Op, DAG);
5601   }
5602
5603   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5604
5605   // Make a 64-bit buffer, and use it to build an FILD.
5606   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5607   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5608   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5609                                    getPointerTy(), StackSlot, WordOff);
5610   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5611                                 StackSlot, NULL, 0, false, false, 0);
5612   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5613                                 OffsetSlot, NULL, 0, false, false, 0);
5614   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5615 }
5616
5617 std::pair<SDValue,SDValue> X86TargetLowering::
5618 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5619   DebugLoc dl = Op.getDebugLoc();
5620
5621   EVT DstTy = Op.getValueType();
5622
5623   if (!IsSigned) {
5624     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5625     DstTy = MVT::i64;
5626   }
5627
5628   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5629          DstTy.getSimpleVT() >= MVT::i16 &&
5630          "Unknown FP_TO_SINT to lower!");
5631
5632   // These are really Legal.
5633   if (DstTy == MVT::i32 &&
5634       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5635     return std::make_pair(SDValue(), SDValue());
5636   if (Subtarget->is64Bit() &&
5637       DstTy == MVT::i64 &&
5638       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5639     return std::make_pair(SDValue(), SDValue());
5640
5641   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5642   // stack slot.
5643   MachineFunction &MF = DAG.getMachineFunction();
5644   unsigned MemSize = DstTy.getSizeInBits()/8;
5645   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5646   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5647
5648   unsigned Opc;
5649   switch (DstTy.getSimpleVT().SimpleTy) {
5650   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5651   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5652   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5653   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5654   }
5655
5656   SDValue Chain = DAG.getEntryNode();
5657   SDValue Value = Op.getOperand(0);
5658   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5659     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5660     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5661                          PseudoSourceValue::getFixedStack(SSFI), 0,
5662                          false, false, 0);
5663     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5664     SDValue Ops[] = {
5665       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5666     };
5667     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5668     Chain = Value.getValue(1);
5669     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5670     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5671   }
5672
5673   // Build the FP_TO_INT*_IN_MEM
5674   SDValue Ops[] = { Chain, Value, StackSlot };
5675   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5676
5677   return std::make_pair(FIST, StackSlot);
5678 }
5679
5680 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5681   if (Op.getValueType().isVector()) {
5682     if (Op.getValueType() == MVT::v2i32 &&
5683         Op.getOperand(0).getValueType() == MVT::v2f64) {
5684       return Op;
5685     }
5686     return SDValue();
5687   }
5688
5689   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5690   SDValue FIST = Vals.first, StackSlot = Vals.second;
5691   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5692   if (FIST.getNode() == 0) return Op;
5693
5694   // Load the result.
5695   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5696                      FIST, StackSlot, NULL, 0, false, false, 0);
5697 }
5698
5699 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5700   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5701   SDValue FIST = Vals.first, StackSlot = Vals.second;
5702   assert(FIST.getNode() && "Unexpected failure");
5703
5704   // Load the result.
5705   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5706                      FIST, StackSlot, NULL, 0, false, false, 0);
5707 }
5708
5709 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5710   LLVMContext *Context = DAG.getContext();
5711   DebugLoc dl = Op.getDebugLoc();
5712   EVT VT = Op.getValueType();
5713   EVT EltVT = VT;
5714   if (VT.isVector())
5715     EltVT = VT.getVectorElementType();
5716   std::vector<Constant*> CV;
5717   if (EltVT == MVT::f64) {
5718     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5719     CV.push_back(C);
5720     CV.push_back(C);
5721   } else {
5722     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5723     CV.push_back(C);
5724     CV.push_back(C);
5725     CV.push_back(C);
5726     CV.push_back(C);
5727   }
5728   Constant *C = ConstantVector::get(CV);
5729   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5730   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5731                              PseudoSourceValue::getConstantPool(), 0,
5732                              false, false, 16);
5733   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5734 }
5735
5736 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5737   LLVMContext *Context = DAG.getContext();
5738   DebugLoc dl = Op.getDebugLoc();
5739   EVT VT = Op.getValueType();
5740   EVT EltVT = VT;
5741   if (VT.isVector())
5742     EltVT = VT.getVectorElementType();
5743   std::vector<Constant*> CV;
5744   if (EltVT == MVT::f64) {
5745     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5746     CV.push_back(C);
5747     CV.push_back(C);
5748   } else {
5749     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5750     CV.push_back(C);
5751     CV.push_back(C);
5752     CV.push_back(C);
5753     CV.push_back(C);
5754   }
5755   Constant *C = ConstantVector::get(CV);
5756   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5757   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5758                              PseudoSourceValue::getConstantPool(), 0,
5759                              false, false, 16);
5760   if (VT.isVector()) {
5761     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5762                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5763                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5764                                 Op.getOperand(0)),
5765                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5766   } else {
5767     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5768   }
5769 }
5770
5771 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5772   LLVMContext *Context = DAG.getContext();
5773   SDValue Op0 = Op.getOperand(0);
5774   SDValue Op1 = Op.getOperand(1);
5775   DebugLoc dl = Op.getDebugLoc();
5776   EVT VT = Op.getValueType();
5777   EVT SrcVT = Op1.getValueType();
5778
5779   // If second operand is smaller, extend it first.
5780   if (SrcVT.bitsLT(VT)) {
5781     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5782     SrcVT = VT;
5783   }
5784   // And if it is bigger, shrink it first.
5785   if (SrcVT.bitsGT(VT)) {
5786     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5787     SrcVT = VT;
5788   }
5789
5790   // At this point the operands and the result should have the same
5791   // type, and that won't be f80 since that is not custom lowered.
5792
5793   // First get the sign bit of second operand.
5794   std::vector<Constant*> CV;
5795   if (SrcVT == MVT::f64) {
5796     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5797     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5798   } else {
5799     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5800     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5801     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5802     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5803   }
5804   Constant *C = ConstantVector::get(CV);
5805   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5806   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5807                               PseudoSourceValue::getConstantPool(), 0,
5808                               false, false, 16);
5809   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5810
5811   // Shift sign bit right or left if the two operands have different types.
5812   if (SrcVT.bitsGT(VT)) {
5813     // Op0 is MVT::f32, Op1 is MVT::f64.
5814     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5815     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5816                           DAG.getConstant(32, MVT::i32));
5817     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5818     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5819                           DAG.getIntPtrConstant(0));
5820   }
5821
5822   // Clear first operand sign bit.
5823   CV.clear();
5824   if (VT == MVT::f64) {
5825     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5826     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5827   } else {
5828     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5829     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5830     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5831     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5832   }
5833   C = ConstantVector::get(CV);
5834   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5835   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5836                               PseudoSourceValue::getConstantPool(), 0,
5837                               false, false, 16);
5838   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5839
5840   // Or the value with the sign bit.
5841   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5842 }
5843
5844 /// Emit nodes that will be selected as "test Op0,Op0", or something
5845 /// equivalent.
5846 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5847                                     SelectionDAG &DAG) {
5848   DebugLoc dl = Op.getDebugLoc();
5849
5850   // CF and OF aren't always set the way we want. Determine which
5851   // of these we need.
5852   bool NeedCF = false;
5853   bool NeedOF = false;
5854   switch (X86CC) {
5855   case X86::COND_A: case X86::COND_AE:
5856   case X86::COND_B: case X86::COND_BE:
5857     NeedCF = true;
5858     break;
5859   case X86::COND_G: case X86::COND_GE:
5860   case X86::COND_L: case X86::COND_LE:
5861   case X86::COND_O: case X86::COND_NO:
5862     NeedOF = true;
5863     break;
5864   default: break;
5865   }
5866
5867   // See if we can use the EFLAGS value from the operand instead of
5868   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5869   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5870   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5871     unsigned Opcode = 0;
5872     unsigned NumOperands = 0;
5873     switch (Op.getNode()->getOpcode()) {
5874     case ISD::ADD:
5875       // Due to an isel shortcoming, be conservative if this add is likely to
5876       // be selected as part of a load-modify-store instruction. When the root
5877       // node in a match is a store, isel doesn't know how to remap non-chain
5878       // non-flag uses of other nodes in the match, such as the ADD in this
5879       // case. This leads to the ADD being left around and reselected, with
5880       // the result being two adds in the output.
5881       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5882            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5883         if (UI->getOpcode() == ISD::STORE)
5884           goto default_case;
5885       if (ConstantSDNode *C =
5886             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5887         // An add of one will be selected as an INC.
5888         if (C->getAPIntValue() == 1) {
5889           Opcode = X86ISD::INC;
5890           NumOperands = 1;
5891           break;
5892         }
5893         // An add of negative one (subtract of one) will be selected as a DEC.
5894         if (C->getAPIntValue().isAllOnesValue()) {
5895           Opcode = X86ISD::DEC;
5896           NumOperands = 1;
5897           break;
5898         }
5899       }
5900       // Otherwise use a regular EFLAGS-setting add.
5901       Opcode = X86ISD::ADD;
5902       NumOperands = 2;
5903       break;
5904     case ISD::AND: {
5905       // If the primary and result isn't used, don't bother using X86ISD::AND,
5906       // because a TEST instruction will be better.
5907       bool NonFlagUse = false;
5908       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5909              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
5910         SDNode *User = *UI;
5911         unsigned UOpNo = UI.getOperandNo();
5912         if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
5913           // Look pass truncate.
5914           UOpNo = User->use_begin().getOperandNo();
5915           User = *User->use_begin();
5916         }
5917         if (User->getOpcode() != ISD::BRCOND &&
5918             User->getOpcode() != ISD::SETCC &&
5919             (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
5920           NonFlagUse = true;
5921           break;
5922         }
5923       }
5924       if (!NonFlagUse)
5925         break;
5926     }
5927     // FALL THROUGH
5928     case ISD::SUB:
5929     case ISD::OR:
5930     case ISD::XOR:
5931       // Due to the ISEL shortcoming noted above, be conservative if this op is
5932       // likely to be selected as part of a load-modify-store instruction.
5933       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5934            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5935         if (UI->getOpcode() == ISD::STORE)
5936           goto default_case;
5937       // Otherwise use a regular EFLAGS-setting instruction.
5938       switch (Op.getNode()->getOpcode()) {
5939       case ISD::SUB: Opcode = X86ISD::SUB; break;
5940       case ISD::OR:  Opcode = X86ISD::OR;  break;
5941       case ISD::XOR: Opcode = X86ISD::XOR; break;
5942       case ISD::AND: Opcode = X86ISD::AND; break;
5943       default: llvm_unreachable("unexpected operator!");
5944       }
5945       NumOperands = 2;
5946       break;
5947     case X86ISD::ADD:
5948     case X86ISD::SUB:
5949     case X86ISD::INC:
5950     case X86ISD::DEC:
5951     case X86ISD::OR:
5952     case X86ISD::XOR:
5953     case X86ISD::AND:
5954       return SDValue(Op.getNode(), 1);
5955     default:
5956     default_case:
5957       break;
5958     }
5959     if (Opcode != 0) {
5960       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5961       SmallVector<SDValue, 4> Ops;
5962       for (unsigned i = 0; i != NumOperands; ++i)
5963         Ops.push_back(Op.getOperand(i));
5964       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5965       DAG.ReplaceAllUsesWith(Op, New);
5966       return SDValue(New.getNode(), 1);
5967     }
5968   }
5969
5970   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5971   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5972                      DAG.getConstant(0, Op.getValueType()));
5973 }
5974
5975 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5976 /// equivalent.
5977 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5978                                    SelectionDAG &DAG) {
5979   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5980     if (C->getAPIntValue() == 0)
5981       return EmitTest(Op0, X86CC, DAG);
5982
5983   DebugLoc dl = Op0.getDebugLoc();
5984   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5985 }
5986
5987 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
5988 /// if it's possible.
5989 static SDValue LowerToBT(SDValue And, ISD::CondCode CC,
5990                          DebugLoc dl, SelectionDAG &DAG) {
5991   SDValue Op0 = And.getOperand(0);
5992   SDValue Op1 = And.getOperand(1);
5993   if (Op0.getOpcode() == ISD::TRUNCATE)
5994     Op0 = Op0.getOperand(0);
5995   if (Op1.getOpcode() == ISD::TRUNCATE)
5996     Op1 = Op1.getOperand(0);
5997
5998   SDValue LHS, RHS;
5999   if (Op1.getOpcode() == ISD::SHL) {
6000     if (ConstantSDNode *And10C = dyn_cast<ConstantSDNode>(Op1.getOperand(0)))
6001       if (And10C->getZExtValue() == 1) {
6002         LHS = Op0;
6003         RHS = Op1.getOperand(1);
6004       }
6005   } else if (Op0.getOpcode() == ISD::SHL) {
6006     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6007       if (And00C->getZExtValue() == 1) {
6008         LHS = Op1;
6009         RHS = Op0.getOperand(1);
6010       }
6011   } else if (Op1.getOpcode() == ISD::Constant) {
6012     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6013     SDValue AndLHS = Op0;
6014     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6015       LHS = AndLHS.getOperand(0);
6016       RHS = AndLHS.getOperand(1);
6017     }
6018   }
6019
6020   if (LHS.getNode()) {
6021     // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
6022     // instruction.  Since the shift amount is in-range-or-undefined, we know
6023     // that doing a bittest on the i16 value is ok.  We extend to i32 because
6024     // the encoding for the i16 version is larger than the i32 version.
6025     if (LHS.getValueType() == MVT::i8)
6026       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6027
6028     // If the operand types disagree, extend the shift amount to match.  Since
6029     // BT ignores high bits (like shifts) we can use anyextend.
6030     if (LHS.getValueType() != RHS.getValueType())
6031       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6032
6033     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6034     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6035     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6036                        DAG.getConstant(Cond, MVT::i8), BT);
6037   }
6038
6039   return SDValue();
6040 }
6041
6042 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
6043   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6044   SDValue Op0 = Op.getOperand(0);
6045   SDValue Op1 = Op.getOperand(1);
6046   DebugLoc dl = Op.getDebugLoc();
6047   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6048
6049   // Optimize to BT if possible.
6050   // Lower (X & (1 << N)) == 0 to BT(X, N).
6051   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6052   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6053   if (Op0.getOpcode() == ISD::AND &&
6054       Op0.hasOneUse() &&
6055       Op1.getOpcode() == ISD::Constant &&
6056       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
6057       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6058     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6059     if (NewSetCC.getNode())
6060       return NewSetCC;
6061   }
6062
6063   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6064   if (Op0.getOpcode() == X86ISD::SETCC &&
6065       Op1.getOpcode() == ISD::Constant &&
6066       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6067        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6068       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6069     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6070     bool Invert = (CC == ISD::SETNE) ^
6071       cast<ConstantSDNode>(Op1)->isNullValue();
6072     if (Invert)
6073       CCode = X86::GetOppositeBranchCondition(CCode);
6074     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6075                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6076   }
6077
6078   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6079   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6080   if (X86CC == X86::COND_INVALID)
6081     return SDValue();
6082
6083   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6084
6085   // Use sbb x, x to materialize carry bit into a GPR.
6086   if (X86CC == X86::COND_B)
6087     return DAG.getNode(ISD::AND, dl, MVT::i8,
6088                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6089                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6090                        DAG.getConstant(1, MVT::i8));
6091
6092   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6093                      DAG.getConstant(X86CC, MVT::i8), Cond);
6094 }
6095
6096 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
6097   SDValue Cond;
6098   SDValue Op0 = Op.getOperand(0);
6099   SDValue Op1 = Op.getOperand(1);
6100   SDValue CC = Op.getOperand(2);
6101   EVT VT = Op.getValueType();
6102   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6103   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6104   DebugLoc dl = Op.getDebugLoc();
6105
6106   if (isFP) {
6107     unsigned SSECC = 8;
6108     EVT VT0 = Op0.getValueType();
6109     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6110     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6111     bool Swap = false;
6112
6113     switch (SetCCOpcode) {
6114     default: break;
6115     case ISD::SETOEQ:
6116     case ISD::SETEQ:  SSECC = 0; break;
6117     case ISD::SETOGT:
6118     case ISD::SETGT: Swap = true; // Fallthrough
6119     case ISD::SETLT:
6120     case ISD::SETOLT: SSECC = 1; break;
6121     case ISD::SETOGE:
6122     case ISD::SETGE: Swap = true; // Fallthrough
6123     case ISD::SETLE:
6124     case ISD::SETOLE: SSECC = 2; break;
6125     case ISD::SETUO:  SSECC = 3; break;
6126     case ISD::SETUNE:
6127     case ISD::SETNE:  SSECC = 4; break;
6128     case ISD::SETULE: Swap = true;
6129     case ISD::SETUGE: SSECC = 5; break;
6130     case ISD::SETULT: Swap = true;
6131     case ISD::SETUGT: SSECC = 6; break;
6132     case ISD::SETO:   SSECC = 7; break;
6133     }
6134     if (Swap)
6135       std::swap(Op0, Op1);
6136
6137     // In the two special cases we can't handle, emit two comparisons.
6138     if (SSECC == 8) {
6139       if (SetCCOpcode == ISD::SETUEQ) {
6140         SDValue UNORD, EQ;
6141         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6142         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6143         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6144       }
6145       else if (SetCCOpcode == ISD::SETONE) {
6146         SDValue ORD, NEQ;
6147         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6148         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6149         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6150       }
6151       llvm_unreachable("Illegal FP comparison");
6152     }
6153     // Handle all other FP comparisons here.
6154     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6155   }
6156
6157   // We are handling one of the integer comparisons here.  Since SSE only has
6158   // GT and EQ comparisons for integer, swapping operands and multiple
6159   // operations may be required for some comparisons.
6160   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6161   bool Swap = false, Invert = false, FlipSigns = false;
6162
6163   switch (VT.getSimpleVT().SimpleTy) {
6164   default: break;
6165   case MVT::v8i8:
6166   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6167   case MVT::v4i16:
6168   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6169   case MVT::v2i32:
6170   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6171   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6172   }
6173
6174   switch (SetCCOpcode) {
6175   default: break;
6176   case ISD::SETNE:  Invert = true;
6177   case ISD::SETEQ:  Opc = EQOpc; break;
6178   case ISD::SETLT:  Swap = true;
6179   case ISD::SETGT:  Opc = GTOpc; break;
6180   case ISD::SETGE:  Swap = true;
6181   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6182   case ISD::SETULT: Swap = true;
6183   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6184   case ISD::SETUGE: Swap = true;
6185   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6186   }
6187   if (Swap)
6188     std::swap(Op0, Op1);
6189
6190   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6191   // bits of the inputs before performing those operations.
6192   if (FlipSigns) {
6193     EVT EltVT = VT.getVectorElementType();
6194     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6195                                       EltVT);
6196     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6197     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6198                                     SignBits.size());
6199     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6200     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6201   }
6202
6203   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6204
6205   // If the logical-not of the result is required, perform that now.
6206   if (Invert)
6207     Result = DAG.getNOT(dl, Result, VT);
6208
6209   return Result;
6210 }
6211
6212 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6213 static bool isX86LogicalCmp(SDValue Op) {
6214   unsigned Opc = Op.getNode()->getOpcode();
6215   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6216     return true;
6217   if (Op.getResNo() == 1 &&
6218       (Opc == X86ISD::ADD ||
6219        Opc == X86ISD::SUB ||
6220        Opc == X86ISD::SMUL ||
6221        Opc == X86ISD::UMUL ||
6222        Opc == X86ISD::INC ||
6223        Opc == X86ISD::DEC ||
6224        Opc == X86ISD::OR ||
6225        Opc == X86ISD::XOR ||
6226        Opc == X86ISD::AND))
6227     return true;
6228
6229   return false;
6230 }
6231
6232 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
6233   bool addTest = true;
6234   SDValue Cond  = Op.getOperand(0);
6235   DebugLoc dl = Op.getDebugLoc();
6236   SDValue CC;
6237
6238   if (Cond.getOpcode() == ISD::SETCC) {
6239     SDValue NewCond = LowerSETCC(Cond, DAG);
6240     if (NewCond.getNode())
6241       Cond = NewCond;
6242   }
6243
6244   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6245   SDValue Op1 = Op.getOperand(1);
6246   SDValue Op2 = Op.getOperand(2);
6247   if (Cond.getOpcode() == X86ISD::SETCC &&
6248       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6249     SDValue Cmp = Cond.getOperand(1);
6250     if (Cmp.getOpcode() == X86ISD::CMP) {
6251       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6252       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6253       ConstantSDNode *RHSC =
6254         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6255       if (N1C && N1C->isAllOnesValue() &&
6256           N2C && N2C->isNullValue() &&
6257           RHSC && RHSC->isNullValue()) {
6258         SDValue CmpOp0 = Cmp.getOperand(0);
6259         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6260                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6261         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6262                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6263       }
6264     }
6265   }
6266
6267   // Look pass (and (setcc_carry (cmp ...)), 1).
6268   if (Cond.getOpcode() == ISD::AND &&
6269       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6270     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6271     if (C && C->getAPIntValue() == 1)
6272       Cond = Cond.getOperand(0);
6273   }
6274
6275   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6276   // setting operand in place of the X86ISD::SETCC.
6277   if (Cond.getOpcode() == X86ISD::SETCC ||
6278       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6279     CC = Cond.getOperand(0);
6280
6281     SDValue Cmp = Cond.getOperand(1);
6282     unsigned Opc = Cmp.getOpcode();
6283     EVT VT = Op.getValueType();
6284
6285     bool IllegalFPCMov = false;
6286     if (VT.isFloatingPoint() && !VT.isVector() &&
6287         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6288       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6289
6290     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6291         Opc == X86ISD::BT) { // FIXME
6292       Cond = Cmp;
6293       addTest = false;
6294     }
6295   }
6296
6297   if (addTest) {
6298     // Look pass the truncate.
6299     if (Cond.getOpcode() == ISD::TRUNCATE)
6300       Cond = Cond.getOperand(0);
6301
6302     // We know the result of AND is compared against zero. Try to match
6303     // it to BT.
6304     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6305       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6306       if (NewSetCC.getNode()) {
6307         CC = NewSetCC.getOperand(0);
6308         Cond = NewSetCC.getOperand(1);
6309         addTest = false;
6310       }
6311     }
6312   }
6313
6314   if (addTest) {
6315     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6316     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6317   }
6318
6319   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6320   // condition is true.
6321   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6322   SDValue Ops[] = { Op2, Op1, CC, Cond };
6323   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6324 }
6325
6326 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6327 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6328 // from the AND / OR.
6329 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6330   Opc = Op.getOpcode();
6331   if (Opc != ISD::OR && Opc != ISD::AND)
6332     return false;
6333   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6334           Op.getOperand(0).hasOneUse() &&
6335           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6336           Op.getOperand(1).hasOneUse());
6337 }
6338
6339 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6340 // 1 and that the SETCC node has a single use.
6341 static bool isXor1OfSetCC(SDValue Op) {
6342   if (Op.getOpcode() != ISD::XOR)
6343     return false;
6344   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6345   if (N1C && N1C->getAPIntValue() == 1) {
6346     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6347       Op.getOperand(0).hasOneUse();
6348   }
6349   return false;
6350 }
6351
6352 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
6353   bool addTest = true;
6354   SDValue Chain = Op.getOperand(0);
6355   SDValue Cond  = Op.getOperand(1);
6356   SDValue Dest  = Op.getOperand(2);
6357   DebugLoc dl = Op.getDebugLoc();
6358   SDValue CC;
6359
6360   if (Cond.getOpcode() == ISD::SETCC) {
6361     SDValue NewCond = LowerSETCC(Cond, DAG);
6362     if (NewCond.getNode())
6363       Cond = NewCond;
6364   }
6365 #if 0
6366   // FIXME: LowerXALUO doesn't handle these!!
6367   else if (Cond.getOpcode() == X86ISD::ADD  ||
6368            Cond.getOpcode() == X86ISD::SUB  ||
6369            Cond.getOpcode() == X86ISD::SMUL ||
6370            Cond.getOpcode() == X86ISD::UMUL)
6371     Cond = LowerXALUO(Cond, DAG);
6372 #endif
6373
6374   // Look pass (and (setcc_carry (cmp ...)), 1).
6375   if (Cond.getOpcode() == ISD::AND &&
6376       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6377     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6378     if (C && C->getAPIntValue() == 1)
6379       Cond = Cond.getOperand(0);
6380   }
6381
6382   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6383   // setting operand in place of the X86ISD::SETCC.
6384   if (Cond.getOpcode() == X86ISD::SETCC ||
6385       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6386     CC = Cond.getOperand(0);
6387
6388     SDValue Cmp = Cond.getOperand(1);
6389     unsigned Opc = Cmp.getOpcode();
6390     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6391     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6392       Cond = Cmp;
6393       addTest = false;
6394     } else {
6395       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6396       default: break;
6397       case X86::COND_O:
6398       case X86::COND_B:
6399         // These can only come from an arithmetic instruction with overflow,
6400         // e.g. SADDO, UADDO.
6401         Cond = Cond.getNode()->getOperand(1);
6402         addTest = false;
6403         break;
6404       }
6405     }
6406   } else {
6407     unsigned CondOpc;
6408     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6409       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6410       if (CondOpc == ISD::OR) {
6411         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6412         // two branches instead of an explicit OR instruction with a
6413         // separate test.
6414         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6415             isX86LogicalCmp(Cmp)) {
6416           CC = Cond.getOperand(0).getOperand(0);
6417           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6418                               Chain, Dest, CC, Cmp);
6419           CC = Cond.getOperand(1).getOperand(0);
6420           Cond = Cmp;
6421           addTest = false;
6422         }
6423       } else { // ISD::AND
6424         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6425         // two branches instead of an explicit AND instruction with a
6426         // separate test. However, we only do this if this block doesn't
6427         // have a fall-through edge, because this requires an explicit
6428         // jmp when the condition is false.
6429         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6430             isX86LogicalCmp(Cmp) &&
6431             Op.getNode()->hasOneUse()) {
6432           X86::CondCode CCode =
6433             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6434           CCode = X86::GetOppositeBranchCondition(CCode);
6435           CC = DAG.getConstant(CCode, MVT::i8);
6436           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
6437           // Look for an unconditional branch following this conditional branch.
6438           // We need this because we need to reverse the successors in order
6439           // to implement FCMP_OEQ.
6440           if (User.getOpcode() == ISD::BR) {
6441             SDValue FalseBB = User.getOperand(1);
6442             SDValue NewBR =
6443               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
6444             assert(NewBR == User);
6445             Dest = FalseBB;
6446
6447             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6448                                 Chain, Dest, CC, Cmp);
6449             X86::CondCode CCode =
6450               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6451             CCode = X86::GetOppositeBranchCondition(CCode);
6452             CC = DAG.getConstant(CCode, MVT::i8);
6453             Cond = Cmp;
6454             addTest = false;
6455           }
6456         }
6457       }
6458     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6459       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6460       // It should be transformed during dag combiner except when the condition
6461       // is set by a arithmetics with overflow node.
6462       X86::CondCode CCode =
6463         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6464       CCode = X86::GetOppositeBranchCondition(CCode);
6465       CC = DAG.getConstant(CCode, MVT::i8);
6466       Cond = Cond.getOperand(0).getOperand(1);
6467       addTest = false;
6468     }
6469   }
6470
6471   if (addTest) {
6472     // Look pass the truncate.
6473     if (Cond.getOpcode() == ISD::TRUNCATE)
6474       Cond = Cond.getOperand(0);
6475
6476     // We know the result of AND is compared against zero. Try to match
6477     // it to BT.
6478     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6479       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6480       if (NewSetCC.getNode()) {
6481         CC = NewSetCC.getOperand(0);
6482         Cond = NewSetCC.getOperand(1);
6483         addTest = false;
6484       }
6485     }
6486   }
6487
6488   if (addTest) {
6489     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6490     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6491   }
6492   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6493                      Chain, Dest, CC, Cond);
6494 }
6495
6496
6497 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6498 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6499 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6500 // that the guard pages used by the OS virtual memory manager are allocated in
6501 // correct sequence.
6502 SDValue
6503 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6504                                            SelectionDAG &DAG) {
6505   assert(Subtarget->isTargetCygMing() &&
6506          "This should be used only on Cygwin/Mingw targets");
6507   DebugLoc dl = Op.getDebugLoc();
6508
6509   // Get the inputs.
6510   SDValue Chain = Op.getOperand(0);
6511   SDValue Size  = Op.getOperand(1);
6512   // FIXME: Ensure alignment here
6513
6514   SDValue Flag;
6515
6516   EVT IntPtr = getPointerTy();
6517   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6518
6519   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6520   Flag = Chain.getValue(1);
6521
6522   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6523
6524   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6525   Flag = Chain.getValue(1);
6526
6527   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6528
6529   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6530   return DAG.getMergeValues(Ops1, 2, dl);
6531 }
6532
6533 SDValue
6534 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
6535                                            SDValue Chain,
6536                                            SDValue Dst, SDValue Src,
6537                                            SDValue Size, unsigned Align,
6538                                            const Value *DstSV,
6539                                            uint64_t DstSVOff) {
6540   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6541
6542   // If not DWORD aligned or size is more than the threshold, call the library.
6543   // The libc version is likely to be faster for these cases. It can use the
6544   // address value and run time information about the CPU.
6545   if ((Align & 3) != 0 ||
6546       !ConstantSize ||
6547       ConstantSize->getZExtValue() >
6548         getSubtarget()->getMaxInlineSizeThreshold()) {
6549     SDValue InFlag(0, 0);
6550
6551     // Check to see if there is a specialized entry-point for memory zeroing.
6552     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
6553
6554     if (const char *bzeroEntry =  V &&
6555         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
6556       EVT IntPtr = getPointerTy();
6557       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
6558       TargetLowering::ArgListTy Args;
6559       TargetLowering::ArgListEntry Entry;
6560       Entry.Node = Dst;
6561       Entry.Ty = IntPtrTy;
6562       Args.push_back(Entry);
6563       Entry.Node = Size;
6564       Args.push_back(Entry);
6565       std::pair<SDValue,SDValue> CallResult =
6566         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
6567                     false, false, false, false,
6568                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
6569                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
6570       return CallResult.second;
6571     }
6572
6573     // Otherwise have the target-independent code call memset.
6574     return SDValue();
6575   }
6576
6577   uint64_t SizeVal = ConstantSize->getZExtValue();
6578   SDValue InFlag(0, 0);
6579   EVT AVT;
6580   SDValue Count;
6581   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
6582   unsigned BytesLeft = 0;
6583   bool TwoRepStos = false;
6584   if (ValC) {
6585     unsigned ValReg;
6586     uint64_t Val = ValC->getZExtValue() & 255;
6587
6588     // If the value is a constant, then we can potentially use larger sets.
6589     switch (Align & 3) {
6590     case 2:   // WORD aligned
6591       AVT = MVT::i16;
6592       ValReg = X86::AX;
6593       Val = (Val << 8) | Val;
6594       break;
6595     case 0:  // DWORD aligned
6596       AVT = MVT::i32;
6597       ValReg = X86::EAX;
6598       Val = (Val << 8)  | Val;
6599       Val = (Val << 16) | Val;
6600       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
6601         AVT = MVT::i64;
6602         ValReg = X86::RAX;
6603         Val = (Val << 32) | Val;
6604       }
6605       break;
6606     default:  // Byte aligned
6607       AVT = MVT::i8;
6608       ValReg = X86::AL;
6609       Count = DAG.getIntPtrConstant(SizeVal);
6610       break;
6611     }
6612
6613     if (AVT.bitsGT(MVT::i8)) {
6614       unsigned UBytes = AVT.getSizeInBits() / 8;
6615       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
6616       BytesLeft = SizeVal % UBytes;
6617     }
6618
6619     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
6620                               InFlag);
6621     InFlag = Chain.getValue(1);
6622   } else {
6623     AVT = MVT::i8;
6624     Count  = DAG.getIntPtrConstant(SizeVal);
6625     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
6626     InFlag = Chain.getValue(1);
6627   }
6628
6629   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6630                                                               X86::ECX,
6631                             Count, InFlag);
6632   InFlag = Chain.getValue(1);
6633   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6634                                                               X86::EDI,
6635                             Dst, InFlag);
6636   InFlag = Chain.getValue(1);
6637
6638   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6639   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6640   Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6641
6642   if (TwoRepStos) {
6643     InFlag = Chain.getValue(1);
6644     Count  = Size;
6645     EVT CVT = Count.getValueType();
6646     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
6647                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
6648     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
6649                                                              X86::ECX,
6650                               Left, InFlag);
6651     InFlag = Chain.getValue(1);
6652     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6653     SDValue Ops[] = { Chain, DAG.getValueType(MVT::i8), InFlag };
6654     Chain = DAG.getNode(X86ISD::REP_STOS, dl, Tys, Ops, array_lengthof(Ops));
6655   } else if (BytesLeft) {
6656     // Handle the last 1 - 7 bytes.
6657     unsigned Offset = SizeVal - BytesLeft;
6658     EVT AddrVT = Dst.getValueType();
6659     EVT SizeVT = Size.getValueType();
6660
6661     Chain = DAG.getMemset(Chain, dl,
6662                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
6663                                       DAG.getConstant(Offset, AddrVT)),
6664                           Src,
6665                           DAG.getConstant(BytesLeft, SizeVT),
6666                           Align, DstSV, DstSVOff + Offset);
6667   }
6668
6669   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
6670   return Chain;
6671 }
6672
6673 SDValue
6674 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
6675                                       SDValue Chain, SDValue Dst, SDValue Src,
6676                                       SDValue Size, unsigned Align,
6677                                       bool AlwaysInline,
6678                                       const Value *DstSV, uint64_t DstSVOff,
6679                                       const Value *SrcSV, uint64_t SrcSVOff) {
6680   // This requires the copy size to be a constant, preferrably
6681   // within a subtarget-specific limit.
6682   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6683   if (!ConstantSize)
6684     return SDValue();
6685   uint64_t SizeVal = ConstantSize->getZExtValue();
6686   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6687     return SDValue();
6688
6689   /// If not DWORD aligned, call the library.
6690   if ((Align & 3) != 0)
6691     return SDValue();
6692
6693   // DWORD aligned
6694   EVT AVT = MVT::i32;
6695   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6696     AVT = MVT::i64;
6697
6698   unsigned UBytes = AVT.getSizeInBits() / 8;
6699   unsigned CountVal = SizeVal / UBytes;
6700   SDValue Count = DAG.getIntPtrConstant(CountVal);
6701   unsigned BytesLeft = SizeVal % UBytes;
6702
6703   SDValue InFlag(0, 0);
6704   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6705                                                               X86::ECX,
6706                             Count, InFlag);
6707   InFlag = Chain.getValue(1);
6708   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6709                                                              X86::EDI,
6710                             Dst, InFlag);
6711   InFlag = Chain.getValue(1);
6712   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6713                                                               X86::ESI,
6714                             Src, InFlag);
6715   InFlag = Chain.getValue(1);
6716
6717   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6718   SDValue Ops[] = { Chain, DAG.getValueType(AVT), InFlag };
6719   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, Ops,
6720                                 array_lengthof(Ops));
6721
6722   SmallVector<SDValue, 4> Results;
6723   Results.push_back(RepMovs);
6724   if (BytesLeft) {
6725     // Handle the last 1 - 7 bytes.
6726     unsigned Offset = SizeVal - BytesLeft;
6727     EVT DstVT = Dst.getValueType();
6728     EVT SrcVT = Src.getValueType();
6729     EVT SizeVT = Size.getValueType();
6730     Results.push_back(DAG.getMemcpy(Chain, dl,
6731                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6732                                                 DAG.getConstant(Offset, DstVT)),
6733                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6734                                                 DAG.getConstant(Offset, SrcVT)),
6735                                     DAG.getConstant(BytesLeft, SizeVT),
6736                                     Align, AlwaysInline,
6737                                     DstSV, DstSVOff + Offset,
6738                                     SrcSV, SrcSVOff + Offset));
6739   }
6740
6741   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6742                      &Results[0], Results.size());
6743 }
6744
6745 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6746   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6747   DebugLoc dl = Op.getDebugLoc();
6748
6749   if (!Subtarget->is64Bit()) {
6750     // vastart just stores the address of the VarArgsFrameIndex slot into the
6751     // memory location argument.
6752     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6753     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6754                         false, false, 0);
6755   }
6756
6757   // __va_list_tag:
6758   //   gp_offset         (0 - 6 * 8)
6759   //   fp_offset         (48 - 48 + 8 * 16)
6760   //   overflow_arg_area (point to parameters coming in memory).
6761   //   reg_save_area
6762   SmallVector<SDValue, 8> MemOps;
6763   SDValue FIN = Op.getOperand(1);
6764   // Store gp_offset
6765   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6766                                DAG.getConstant(VarArgsGPOffset, MVT::i32),
6767                                FIN, SV, 0, false, false, 0);
6768   MemOps.push_back(Store);
6769
6770   // Store fp_offset
6771   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6772                     FIN, DAG.getIntPtrConstant(4));
6773   Store = DAG.getStore(Op.getOperand(0), dl,
6774                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6775                        FIN, SV, 0, false, false, 0);
6776   MemOps.push_back(Store);
6777
6778   // Store ptr to overflow_arg_area
6779   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6780                     FIN, DAG.getIntPtrConstant(4));
6781   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6782   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6783                        false, false, 0);
6784   MemOps.push_back(Store);
6785
6786   // Store ptr to reg_save_area.
6787   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6788                     FIN, DAG.getIntPtrConstant(8));
6789   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6790   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6791                        false, false, 0);
6792   MemOps.push_back(Store);
6793   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6794                      &MemOps[0], MemOps.size());
6795 }
6796
6797 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6798   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6799   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6800   SDValue Chain = Op.getOperand(0);
6801   SDValue SrcPtr = Op.getOperand(1);
6802   SDValue SrcSV = Op.getOperand(2);
6803
6804   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6805   return SDValue();
6806 }
6807
6808 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6809   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6810   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6811   SDValue Chain = Op.getOperand(0);
6812   SDValue DstPtr = Op.getOperand(1);
6813   SDValue SrcPtr = Op.getOperand(2);
6814   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6815   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6816   DebugLoc dl = Op.getDebugLoc();
6817
6818   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6819                        DAG.getIntPtrConstant(24), 8, false,
6820                        DstSV, 0, SrcSV, 0);
6821 }
6822
6823 SDValue
6824 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6825   DebugLoc dl = Op.getDebugLoc();
6826   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6827   switch (IntNo) {
6828   default: return SDValue();    // Don't custom lower most intrinsics.
6829   // Comparison intrinsics.
6830   case Intrinsic::x86_sse_comieq_ss:
6831   case Intrinsic::x86_sse_comilt_ss:
6832   case Intrinsic::x86_sse_comile_ss:
6833   case Intrinsic::x86_sse_comigt_ss:
6834   case Intrinsic::x86_sse_comige_ss:
6835   case Intrinsic::x86_sse_comineq_ss:
6836   case Intrinsic::x86_sse_ucomieq_ss:
6837   case Intrinsic::x86_sse_ucomilt_ss:
6838   case Intrinsic::x86_sse_ucomile_ss:
6839   case Intrinsic::x86_sse_ucomigt_ss:
6840   case Intrinsic::x86_sse_ucomige_ss:
6841   case Intrinsic::x86_sse_ucomineq_ss:
6842   case Intrinsic::x86_sse2_comieq_sd:
6843   case Intrinsic::x86_sse2_comilt_sd:
6844   case Intrinsic::x86_sse2_comile_sd:
6845   case Intrinsic::x86_sse2_comigt_sd:
6846   case Intrinsic::x86_sse2_comige_sd:
6847   case Intrinsic::x86_sse2_comineq_sd:
6848   case Intrinsic::x86_sse2_ucomieq_sd:
6849   case Intrinsic::x86_sse2_ucomilt_sd:
6850   case Intrinsic::x86_sse2_ucomile_sd:
6851   case Intrinsic::x86_sse2_ucomigt_sd:
6852   case Intrinsic::x86_sse2_ucomige_sd:
6853   case Intrinsic::x86_sse2_ucomineq_sd: {
6854     unsigned Opc = 0;
6855     ISD::CondCode CC = ISD::SETCC_INVALID;
6856     switch (IntNo) {
6857     default: break;
6858     case Intrinsic::x86_sse_comieq_ss:
6859     case Intrinsic::x86_sse2_comieq_sd:
6860       Opc = X86ISD::COMI;
6861       CC = ISD::SETEQ;
6862       break;
6863     case Intrinsic::x86_sse_comilt_ss:
6864     case Intrinsic::x86_sse2_comilt_sd:
6865       Opc = X86ISD::COMI;
6866       CC = ISD::SETLT;
6867       break;
6868     case Intrinsic::x86_sse_comile_ss:
6869     case Intrinsic::x86_sse2_comile_sd:
6870       Opc = X86ISD::COMI;
6871       CC = ISD::SETLE;
6872       break;
6873     case Intrinsic::x86_sse_comigt_ss:
6874     case Intrinsic::x86_sse2_comigt_sd:
6875       Opc = X86ISD::COMI;
6876       CC = ISD::SETGT;
6877       break;
6878     case Intrinsic::x86_sse_comige_ss:
6879     case Intrinsic::x86_sse2_comige_sd:
6880       Opc = X86ISD::COMI;
6881       CC = ISD::SETGE;
6882       break;
6883     case Intrinsic::x86_sse_comineq_ss:
6884     case Intrinsic::x86_sse2_comineq_sd:
6885       Opc = X86ISD::COMI;
6886       CC = ISD::SETNE;
6887       break;
6888     case Intrinsic::x86_sse_ucomieq_ss:
6889     case Intrinsic::x86_sse2_ucomieq_sd:
6890       Opc = X86ISD::UCOMI;
6891       CC = ISD::SETEQ;
6892       break;
6893     case Intrinsic::x86_sse_ucomilt_ss:
6894     case Intrinsic::x86_sse2_ucomilt_sd:
6895       Opc = X86ISD::UCOMI;
6896       CC = ISD::SETLT;
6897       break;
6898     case Intrinsic::x86_sse_ucomile_ss:
6899     case Intrinsic::x86_sse2_ucomile_sd:
6900       Opc = X86ISD::UCOMI;
6901       CC = ISD::SETLE;
6902       break;
6903     case Intrinsic::x86_sse_ucomigt_ss:
6904     case Intrinsic::x86_sse2_ucomigt_sd:
6905       Opc = X86ISD::UCOMI;
6906       CC = ISD::SETGT;
6907       break;
6908     case Intrinsic::x86_sse_ucomige_ss:
6909     case Intrinsic::x86_sse2_ucomige_sd:
6910       Opc = X86ISD::UCOMI;
6911       CC = ISD::SETGE;
6912       break;
6913     case Intrinsic::x86_sse_ucomineq_ss:
6914     case Intrinsic::x86_sse2_ucomineq_sd:
6915       Opc = X86ISD::UCOMI;
6916       CC = ISD::SETNE;
6917       break;
6918     }
6919
6920     SDValue LHS = Op.getOperand(1);
6921     SDValue RHS = Op.getOperand(2);
6922     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6923     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6924     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6925     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6926                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6927     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6928   }
6929   // ptest intrinsics. The intrinsic these come from are designed to return
6930   // an integer value, not just an instruction so lower it to the ptest
6931   // pattern and a setcc for the result.
6932   case Intrinsic::x86_sse41_ptestz:
6933   case Intrinsic::x86_sse41_ptestc:
6934   case Intrinsic::x86_sse41_ptestnzc:{
6935     unsigned X86CC = 0;
6936     switch (IntNo) {
6937     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6938     case Intrinsic::x86_sse41_ptestz:
6939       // ZF = 1
6940       X86CC = X86::COND_E;
6941       break;
6942     case Intrinsic::x86_sse41_ptestc:
6943       // CF = 1
6944       X86CC = X86::COND_B;
6945       break;
6946     case Intrinsic::x86_sse41_ptestnzc:
6947       // ZF and CF = 0
6948       X86CC = X86::COND_A;
6949       break;
6950     }
6951
6952     SDValue LHS = Op.getOperand(1);
6953     SDValue RHS = Op.getOperand(2);
6954     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6955     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6956     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6957     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6958   }
6959
6960   // Fix vector shift instructions where the last operand is a non-immediate
6961   // i32 value.
6962   case Intrinsic::x86_sse2_pslli_w:
6963   case Intrinsic::x86_sse2_pslli_d:
6964   case Intrinsic::x86_sse2_pslli_q:
6965   case Intrinsic::x86_sse2_psrli_w:
6966   case Intrinsic::x86_sse2_psrli_d:
6967   case Intrinsic::x86_sse2_psrli_q:
6968   case Intrinsic::x86_sse2_psrai_w:
6969   case Intrinsic::x86_sse2_psrai_d:
6970   case Intrinsic::x86_mmx_pslli_w:
6971   case Intrinsic::x86_mmx_pslli_d:
6972   case Intrinsic::x86_mmx_pslli_q:
6973   case Intrinsic::x86_mmx_psrli_w:
6974   case Intrinsic::x86_mmx_psrli_d:
6975   case Intrinsic::x86_mmx_psrli_q:
6976   case Intrinsic::x86_mmx_psrai_w:
6977   case Intrinsic::x86_mmx_psrai_d: {
6978     SDValue ShAmt = Op.getOperand(2);
6979     if (isa<ConstantSDNode>(ShAmt))
6980       return SDValue();
6981
6982     unsigned NewIntNo = 0;
6983     EVT ShAmtVT = MVT::v4i32;
6984     switch (IntNo) {
6985     case Intrinsic::x86_sse2_pslli_w:
6986       NewIntNo = Intrinsic::x86_sse2_psll_w;
6987       break;
6988     case Intrinsic::x86_sse2_pslli_d:
6989       NewIntNo = Intrinsic::x86_sse2_psll_d;
6990       break;
6991     case Intrinsic::x86_sse2_pslli_q:
6992       NewIntNo = Intrinsic::x86_sse2_psll_q;
6993       break;
6994     case Intrinsic::x86_sse2_psrli_w:
6995       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6996       break;
6997     case Intrinsic::x86_sse2_psrli_d:
6998       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6999       break;
7000     case Intrinsic::x86_sse2_psrli_q:
7001       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7002       break;
7003     case Intrinsic::x86_sse2_psrai_w:
7004       NewIntNo = Intrinsic::x86_sse2_psra_w;
7005       break;
7006     case Intrinsic::x86_sse2_psrai_d:
7007       NewIntNo = Intrinsic::x86_sse2_psra_d;
7008       break;
7009     default: {
7010       ShAmtVT = MVT::v2i32;
7011       switch (IntNo) {
7012       case Intrinsic::x86_mmx_pslli_w:
7013         NewIntNo = Intrinsic::x86_mmx_psll_w;
7014         break;
7015       case Intrinsic::x86_mmx_pslli_d:
7016         NewIntNo = Intrinsic::x86_mmx_psll_d;
7017         break;
7018       case Intrinsic::x86_mmx_pslli_q:
7019         NewIntNo = Intrinsic::x86_mmx_psll_q;
7020         break;
7021       case Intrinsic::x86_mmx_psrli_w:
7022         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7023         break;
7024       case Intrinsic::x86_mmx_psrli_d:
7025         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7026         break;
7027       case Intrinsic::x86_mmx_psrli_q:
7028         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7029         break;
7030       case Intrinsic::x86_mmx_psrai_w:
7031         NewIntNo = Intrinsic::x86_mmx_psra_w;
7032         break;
7033       case Intrinsic::x86_mmx_psrai_d:
7034         NewIntNo = Intrinsic::x86_mmx_psra_d;
7035         break;
7036       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7037       }
7038       break;
7039     }
7040     }
7041
7042     // The vector shift intrinsics with scalars uses 32b shift amounts but
7043     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7044     // to be zero.
7045     SDValue ShOps[4];
7046     ShOps[0] = ShAmt;
7047     ShOps[1] = DAG.getConstant(0, MVT::i32);
7048     if (ShAmtVT == MVT::v4i32) {
7049       ShOps[2] = DAG.getUNDEF(MVT::i32);
7050       ShOps[3] = DAG.getUNDEF(MVT::i32);
7051       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7052     } else {
7053       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7054     }
7055
7056     EVT VT = Op.getValueType();
7057     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7058     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7059                        DAG.getConstant(NewIntNo, MVT::i32),
7060                        Op.getOperand(1), ShAmt);
7061   }
7062   }
7063 }
7064
7065 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
7066   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7067   DebugLoc dl = Op.getDebugLoc();
7068
7069   if (Depth > 0) {
7070     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7071     SDValue Offset =
7072       DAG.getConstant(TD->getPointerSize(),
7073                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7074     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7075                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7076                                    FrameAddr, Offset),
7077                        NULL, 0, false, false, 0);
7078   }
7079
7080   // Just load the return address.
7081   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7082   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7083                      RetAddrFI, NULL, 0, false, false, 0);
7084 }
7085
7086 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
7087   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7088   MFI->setFrameAddressIsTaken(true);
7089   EVT VT = Op.getValueType();
7090   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7091   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7092   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7093   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7094   while (Depth--)
7095     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7096                             false, false, 0);
7097   return FrameAddr;
7098 }
7099
7100 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7101                                                      SelectionDAG &DAG) {
7102   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7103 }
7104
7105 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
7106 {
7107   MachineFunction &MF = DAG.getMachineFunction();
7108   SDValue Chain     = Op.getOperand(0);
7109   SDValue Offset    = Op.getOperand(1);
7110   SDValue Handler   = Op.getOperand(2);
7111   DebugLoc dl       = Op.getDebugLoc();
7112
7113   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7114                                   getPointerTy());
7115   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7116
7117   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7118                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7119   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7120   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7121   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7122   MF.getRegInfo().addLiveOut(StoreAddrReg);
7123
7124   return DAG.getNode(X86ISD::EH_RETURN, dl,
7125                      MVT::Other,
7126                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7127 }
7128
7129 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7130                                              SelectionDAG &DAG) {
7131   SDValue Root = Op.getOperand(0);
7132   SDValue Trmp = Op.getOperand(1); // trampoline
7133   SDValue FPtr = Op.getOperand(2); // nested function
7134   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7135   DebugLoc dl  = Op.getDebugLoc();
7136
7137   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7138
7139   if (Subtarget->is64Bit()) {
7140     SDValue OutChains[6];
7141
7142     // Large code-model.
7143     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7144     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7145
7146     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7147     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7148
7149     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7150
7151     // Load the pointer to the nested function into R11.
7152     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7153     SDValue Addr = Trmp;
7154     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7155                                 Addr, TrmpAddr, 0, false, false, 0);
7156
7157     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7158                        DAG.getConstant(2, MVT::i64));
7159     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7160                                 false, false, 2);
7161
7162     // Load the 'nest' parameter value into R10.
7163     // R10 is specified in X86CallingConv.td
7164     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7165     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7166                        DAG.getConstant(10, MVT::i64));
7167     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7168                                 Addr, TrmpAddr, 10, false, false, 0);
7169
7170     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7171                        DAG.getConstant(12, MVT::i64));
7172     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7173                                 false, false, 2);
7174
7175     // Jump to the nested function.
7176     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7177     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7178                        DAG.getConstant(20, MVT::i64));
7179     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7180                                 Addr, TrmpAddr, 20, false, false, 0);
7181
7182     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7183     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7184                        DAG.getConstant(22, MVT::i64));
7185     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7186                                 TrmpAddr, 22, false, false, 0);
7187
7188     SDValue Ops[] =
7189       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7190     return DAG.getMergeValues(Ops, 2, dl);
7191   } else {
7192     const Function *Func =
7193       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7194     CallingConv::ID CC = Func->getCallingConv();
7195     unsigned NestReg;
7196
7197     switch (CC) {
7198     default:
7199       llvm_unreachable("Unsupported calling convention");
7200     case CallingConv::C:
7201     case CallingConv::X86_StdCall: {
7202       // Pass 'nest' parameter in ECX.
7203       // Must be kept in sync with X86CallingConv.td
7204       NestReg = X86::ECX;
7205
7206       // Check that ECX wasn't needed by an 'inreg' parameter.
7207       const FunctionType *FTy = Func->getFunctionType();
7208       const AttrListPtr &Attrs = Func->getAttributes();
7209
7210       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7211         unsigned InRegCount = 0;
7212         unsigned Idx = 1;
7213
7214         for (FunctionType::param_iterator I = FTy->param_begin(),
7215              E = FTy->param_end(); I != E; ++I, ++Idx)
7216           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7217             // FIXME: should only count parameters that are lowered to integers.
7218             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7219
7220         if (InRegCount > 2) {
7221           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
7222         }
7223       }
7224       break;
7225     }
7226     case CallingConv::X86_FastCall:
7227     case CallingConv::Fast:
7228       // Pass 'nest' parameter in EAX.
7229       // Must be kept in sync with X86CallingConv.td
7230       NestReg = X86::EAX;
7231       break;
7232     }
7233
7234     SDValue OutChains[4];
7235     SDValue Addr, Disp;
7236
7237     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7238                        DAG.getConstant(10, MVT::i32));
7239     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7240
7241     // This is storing the opcode for MOV32ri.
7242     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7243     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7244     OutChains[0] = DAG.getStore(Root, dl,
7245                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7246                                 Trmp, TrmpAddr, 0, false, false, 0);
7247
7248     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7249                        DAG.getConstant(1, MVT::i32));
7250     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7251                                 false, false, 1);
7252
7253     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7254     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7255                        DAG.getConstant(5, MVT::i32));
7256     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7257                                 TrmpAddr, 5, false, false, 1);
7258
7259     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7260                        DAG.getConstant(6, MVT::i32));
7261     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7262                                 false, false, 1);
7263
7264     SDValue Ops[] =
7265       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7266     return DAG.getMergeValues(Ops, 2, dl);
7267   }
7268 }
7269
7270 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
7271   /*
7272    The rounding mode is in bits 11:10 of FPSR, and has the following
7273    settings:
7274      00 Round to nearest
7275      01 Round to -inf
7276      10 Round to +inf
7277      11 Round to 0
7278
7279   FLT_ROUNDS, on the other hand, expects the following:
7280     -1 Undefined
7281      0 Round to 0
7282      1 Round to nearest
7283      2 Round to +inf
7284      3 Round to -inf
7285
7286   To perform the conversion, we do:
7287     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7288   */
7289
7290   MachineFunction &MF = DAG.getMachineFunction();
7291   const TargetMachine &TM = MF.getTarget();
7292   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7293   unsigned StackAlignment = TFI.getStackAlignment();
7294   EVT VT = Op.getValueType();
7295   DebugLoc dl = Op.getDebugLoc();
7296
7297   // Save FP Control Word to stack slot
7298   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7299   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7300
7301   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7302                               DAG.getEntryNode(), StackSlot);
7303
7304   // Load FP Control Word from stack slot
7305   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7306                             false, false, 0);
7307
7308   // Transform as necessary
7309   SDValue CWD1 =
7310     DAG.getNode(ISD::SRL, dl, MVT::i16,
7311                 DAG.getNode(ISD::AND, dl, MVT::i16,
7312                             CWD, DAG.getConstant(0x800, MVT::i16)),
7313                 DAG.getConstant(11, MVT::i8));
7314   SDValue CWD2 =
7315     DAG.getNode(ISD::SRL, dl, MVT::i16,
7316                 DAG.getNode(ISD::AND, dl, MVT::i16,
7317                             CWD, DAG.getConstant(0x400, MVT::i16)),
7318                 DAG.getConstant(9, MVT::i8));
7319
7320   SDValue RetVal =
7321     DAG.getNode(ISD::AND, dl, MVT::i16,
7322                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7323                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7324                             DAG.getConstant(1, MVT::i16)),
7325                 DAG.getConstant(3, MVT::i16));
7326
7327
7328   return DAG.getNode((VT.getSizeInBits() < 16 ?
7329                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7330 }
7331
7332 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
7333   EVT VT = Op.getValueType();
7334   EVT OpVT = VT;
7335   unsigned NumBits = VT.getSizeInBits();
7336   DebugLoc dl = Op.getDebugLoc();
7337
7338   Op = Op.getOperand(0);
7339   if (VT == MVT::i8) {
7340     // Zero extend to i32 since there is not an i8 bsr.
7341     OpVT = MVT::i32;
7342     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7343   }
7344
7345   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7346   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7347   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7348
7349   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7350   SDValue Ops[] = {
7351     Op,
7352     DAG.getConstant(NumBits+NumBits-1, OpVT),
7353     DAG.getConstant(X86::COND_E, MVT::i8),
7354     Op.getValue(1)
7355   };
7356   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7357
7358   // Finally xor with NumBits-1.
7359   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7360
7361   if (VT == MVT::i8)
7362     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7363   return Op;
7364 }
7365
7366 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
7367   EVT VT = Op.getValueType();
7368   EVT OpVT = VT;
7369   unsigned NumBits = VT.getSizeInBits();
7370   DebugLoc dl = Op.getDebugLoc();
7371
7372   Op = Op.getOperand(0);
7373   if (VT == MVT::i8) {
7374     OpVT = MVT::i32;
7375     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7376   }
7377
7378   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7379   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7380   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7381
7382   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7383   SDValue Ops[] = {
7384     Op,
7385     DAG.getConstant(NumBits, OpVT),
7386     DAG.getConstant(X86::COND_E, MVT::i8),
7387     Op.getValue(1)
7388   };
7389   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7390
7391   if (VT == MVT::i8)
7392     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7393   return Op;
7394 }
7395
7396 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
7397   EVT VT = Op.getValueType();
7398   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7399   DebugLoc dl = Op.getDebugLoc();
7400
7401   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7402   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7403   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7404   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7405   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7406   //
7407   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7408   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7409   //  return AloBlo + AloBhi + AhiBlo;
7410
7411   SDValue A = Op.getOperand(0);
7412   SDValue B = Op.getOperand(1);
7413
7414   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7415                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7416                        A, DAG.getConstant(32, MVT::i32));
7417   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7418                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7419                        B, DAG.getConstant(32, MVT::i32));
7420   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7421                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7422                        A, B);
7423   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7424                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7425                        A, Bhi);
7426   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7427                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7428                        Ahi, B);
7429   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7430                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7431                        AloBhi, DAG.getConstant(32, MVT::i32));
7432   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7433                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7434                        AhiBlo, DAG.getConstant(32, MVT::i32));
7435   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7436   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7437   return Res;
7438 }
7439
7440
7441 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
7442   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7443   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7444   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7445   // has only one use.
7446   SDNode *N = Op.getNode();
7447   SDValue LHS = N->getOperand(0);
7448   SDValue RHS = N->getOperand(1);
7449   unsigned BaseOp = 0;
7450   unsigned Cond = 0;
7451   DebugLoc dl = Op.getDebugLoc();
7452
7453   switch (Op.getOpcode()) {
7454   default: llvm_unreachable("Unknown ovf instruction!");
7455   case ISD::SADDO:
7456     // A subtract of one will be selected as a INC. Note that INC doesn't
7457     // set CF, so we can't do this for UADDO.
7458     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7459       if (C->getAPIntValue() == 1) {
7460         BaseOp = X86ISD::INC;
7461         Cond = X86::COND_O;
7462         break;
7463       }
7464     BaseOp = X86ISD::ADD;
7465     Cond = X86::COND_O;
7466     break;
7467   case ISD::UADDO:
7468     BaseOp = X86ISD::ADD;
7469     Cond = X86::COND_B;
7470     break;
7471   case ISD::SSUBO:
7472     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7473     // set CF, so we can't do this for USUBO.
7474     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7475       if (C->getAPIntValue() == 1) {
7476         BaseOp = X86ISD::DEC;
7477         Cond = X86::COND_O;
7478         break;
7479       }
7480     BaseOp = X86ISD::SUB;
7481     Cond = X86::COND_O;
7482     break;
7483   case ISD::USUBO:
7484     BaseOp = X86ISD::SUB;
7485     Cond = X86::COND_B;
7486     break;
7487   case ISD::SMULO:
7488     BaseOp = X86ISD::SMUL;
7489     Cond = X86::COND_O;
7490     break;
7491   case ISD::UMULO:
7492     BaseOp = X86ISD::UMUL;
7493     Cond = X86::COND_B;
7494     break;
7495   }
7496
7497   // Also sets EFLAGS.
7498   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7499   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7500
7501   SDValue SetCC =
7502     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7503                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7504
7505   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7506   return Sum;
7507 }
7508
7509 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
7510   EVT T = Op.getValueType();
7511   DebugLoc dl = Op.getDebugLoc();
7512   unsigned Reg = 0;
7513   unsigned size = 0;
7514   switch(T.getSimpleVT().SimpleTy) {
7515   default:
7516     assert(false && "Invalid value type!");
7517   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7518   case MVT::i16: Reg = X86::AX;  size = 2; break;
7519   case MVT::i32: Reg = X86::EAX; size = 4; break;
7520   case MVT::i64:
7521     assert(Subtarget->is64Bit() && "Node not type legal!");
7522     Reg = X86::RAX; size = 8;
7523     break;
7524   }
7525   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7526                                     Op.getOperand(2), SDValue());
7527   SDValue Ops[] = { cpIn.getValue(0),
7528                     Op.getOperand(1),
7529                     Op.getOperand(3),
7530                     DAG.getTargetConstant(size, MVT::i8),
7531                     cpIn.getValue(1) };
7532   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7533   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7534   SDValue cpOut =
7535     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7536   return cpOut;
7537 }
7538
7539 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7540                                                  SelectionDAG &DAG) {
7541   assert(Subtarget->is64Bit() && "Result not type legalized?");
7542   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7543   SDValue TheChain = Op.getOperand(0);
7544   DebugLoc dl = Op.getDebugLoc();
7545   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7546   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7547   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7548                                    rax.getValue(2));
7549   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7550                             DAG.getConstant(32, MVT::i8));
7551   SDValue Ops[] = {
7552     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7553     rdx.getValue(1)
7554   };
7555   return DAG.getMergeValues(Ops, 2, dl);
7556 }
7557
7558 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
7559   SDNode *Node = Op.getNode();
7560   DebugLoc dl = Node->getDebugLoc();
7561   EVT T = Node->getValueType(0);
7562   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7563                               DAG.getConstant(0, T), Node->getOperand(2));
7564   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7565                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7566                        Node->getOperand(0),
7567                        Node->getOperand(1), negOp,
7568                        cast<AtomicSDNode>(Node)->getSrcValue(),
7569                        cast<AtomicSDNode>(Node)->getAlignment());
7570 }
7571
7572 /// LowerOperation - Provide custom lowering hooks for some operations.
7573 ///
7574 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
7575   switch (Op.getOpcode()) {
7576   default: llvm_unreachable("Should not custom lower this!");
7577   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7578   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7579   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7580   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7581   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7582   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7583   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7584   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7585   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7586   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7587   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7588   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7589   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7590   case ISD::SHL_PARTS:
7591   case ISD::SRA_PARTS:
7592   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7593   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7594   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7595   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7596   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7597   case ISD::FABS:               return LowerFABS(Op, DAG);
7598   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7599   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7600   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7601   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7602   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7603   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7604   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7605   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7606   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7607   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7608   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7609   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7610   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7611   case ISD::FRAME_TO_ARGS_OFFSET:
7612                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7613   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7614   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7615   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7616   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7617   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7618   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7619   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7620   case ISD::SADDO:
7621   case ISD::UADDO:
7622   case ISD::SSUBO:
7623   case ISD::USUBO:
7624   case ISD::SMULO:
7625   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7626   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7627   }
7628 }
7629
7630 void X86TargetLowering::
7631 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7632                         SelectionDAG &DAG, unsigned NewOp) {
7633   EVT T = Node->getValueType(0);
7634   DebugLoc dl = Node->getDebugLoc();
7635   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7636
7637   SDValue Chain = Node->getOperand(0);
7638   SDValue In1 = Node->getOperand(1);
7639   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7640                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7641   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7642                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7643   SDValue Ops[] = { Chain, In1, In2L, In2H };
7644   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7645   SDValue Result =
7646     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7647                             cast<MemSDNode>(Node)->getMemOperand());
7648   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7649   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7650   Results.push_back(Result.getValue(2));
7651 }
7652
7653 /// ReplaceNodeResults - Replace a node with an illegal result type
7654 /// with a new node built out of custom code.
7655 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7656                                            SmallVectorImpl<SDValue>&Results,
7657                                            SelectionDAG &DAG) {
7658   DebugLoc dl = N->getDebugLoc();
7659   switch (N->getOpcode()) {
7660   default:
7661     assert(false && "Do not know how to custom type legalize this operation!");
7662     return;
7663   case ISD::FP_TO_SINT: {
7664     std::pair<SDValue,SDValue> Vals =
7665         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7666     SDValue FIST = Vals.first, StackSlot = Vals.second;
7667     if (FIST.getNode() != 0) {
7668       EVT VT = N->getValueType(0);
7669       // Return a load from the stack slot.
7670       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7671                                     false, false, 0));
7672     }
7673     return;
7674   }
7675   case ISD::READCYCLECOUNTER: {
7676     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7677     SDValue TheChain = N->getOperand(0);
7678     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7679     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7680                                      rd.getValue(1));
7681     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7682                                      eax.getValue(2));
7683     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7684     SDValue Ops[] = { eax, edx };
7685     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7686     Results.push_back(edx.getValue(1));
7687     return;
7688   }
7689   case ISD::ATOMIC_CMP_SWAP: {
7690     EVT T = N->getValueType(0);
7691     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7692     SDValue cpInL, cpInH;
7693     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7694                         DAG.getConstant(0, MVT::i32));
7695     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7696                         DAG.getConstant(1, MVT::i32));
7697     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7698     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7699                              cpInL.getValue(1));
7700     SDValue swapInL, swapInH;
7701     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7702                           DAG.getConstant(0, MVT::i32));
7703     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7704                           DAG.getConstant(1, MVT::i32));
7705     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7706                                cpInH.getValue(1));
7707     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7708                                swapInL.getValue(1));
7709     SDValue Ops[] = { swapInH.getValue(0),
7710                       N->getOperand(1),
7711                       swapInH.getValue(1) };
7712     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7713     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7714     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7715                                         MVT::i32, Result.getValue(1));
7716     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7717                                         MVT::i32, cpOutL.getValue(2));
7718     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7719     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7720     Results.push_back(cpOutH.getValue(1));
7721     return;
7722   }
7723   case ISD::ATOMIC_LOAD_ADD:
7724     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7725     return;
7726   case ISD::ATOMIC_LOAD_AND:
7727     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7728     return;
7729   case ISD::ATOMIC_LOAD_NAND:
7730     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7731     return;
7732   case ISD::ATOMIC_LOAD_OR:
7733     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7734     return;
7735   case ISD::ATOMIC_LOAD_SUB:
7736     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7737     return;
7738   case ISD::ATOMIC_LOAD_XOR:
7739     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7740     return;
7741   case ISD::ATOMIC_SWAP:
7742     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7743     return;
7744   }
7745 }
7746
7747 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7748   switch (Opcode) {
7749   default: return NULL;
7750   case X86ISD::BSF:                return "X86ISD::BSF";
7751   case X86ISD::BSR:                return "X86ISD::BSR";
7752   case X86ISD::SHLD:               return "X86ISD::SHLD";
7753   case X86ISD::SHRD:               return "X86ISD::SHRD";
7754   case X86ISD::FAND:               return "X86ISD::FAND";
7755   case X86ISD::FOR:                return "X86ISD::FOR";
7756   case X86ISD::FXOR:               return "X86ISD::FXOR";
7757   case X86ISD::FSRL:               return "X86ISD::FSRL";
7758   case X86ISD::FILD:               return "X86ISD::FILD";
7759   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7760   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7761   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7762   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7763   case X86ISD::FLD:                return "X86ISD::FLD";
7764   case X86ISD::FST:                return "X86ISD::FST";
7765   case X86ISD::CALL:               return "X86ISD::CALL";
7766   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7767   case X86ISD::BT:                 return "X86ISD::BT";
7768   case X86ISD::CMP:                return "X86ISD::CMP";
7769   case X86ISD::COMI:               return "X86ISD::COMI";
7770   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7771   case X86ISD::SETCC:              return "X86ISD::SETCC";
7772   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7773   case X86ISD::CMOV:               return "X86ISD::CMOV";
7774   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7775   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7776   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7777   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7778   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7779   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7780   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7781   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7782   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7783   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7784   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7785   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7786   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7787   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7788   case X86ISD::FMAX:               return "X86ISD::FMAX";
7789   case X86ISD::FMIN:               return "X86ISD::FMIN";
7790   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7791   case X86ISD::FRCP:               return "X86ISD::FRCP";
7792   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7793   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7794   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7795   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7796   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7797   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7798   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7799   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7800   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7801   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7802   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7803   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7804   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7805   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7806   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7807   case X86ISD::VSHL:               return "X86ISD::VSHL";
7808   case X86ISD::VSRL:               return "X86ISD::VSRL";
7809   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7810   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7811   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7812   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7813   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7814   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7815   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7816   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7817   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7818   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7819   case X86ISD::ADD:                return "X86ISD::ADD";
7820   case X86ISD::SUB:                return "X86ISD::SUB";
7821   case X86ISD::SMUL:               return "X86ISD::SMUL";
7822   case X86ISD::UMUL:               return "X86ISD::UMUL";
7823   case X86ISD::INC:                return "X86ISD::INC";
7824   case X86ISD::DEC:                return "X86ISD::DEC";
7825   case X86ISD::OR:                 return "X86ISD::OR";
7826   case X86ISD::XOR:                return "X86ISD::XOR";
7827   case X86ISD::AND:                return "X86ISD::AND";
7828   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7829   case X86ISD::PTEST:              return "X86ISD::PTEST";
7830   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7831   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7832   }
7833 }
7834
7835 // isLegalAddressingMode - Return true if the addressing mode represented
7836 // by AM is legal for this target, for a load/store of the specified type.
7837 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7838                                               const Type *Ty) const {
7839   // X86 supports extremely general addressing modes.
7840   CodeModel::Model M = getTargetMachine().getCodeModel();
7841
7842   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7843   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7844     return false;
7845
7846   if (AM.BaseGV) {
7847     unsigned GVFlags =
7848       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7849
7850     // If a reference to this global requires an extra load, we can't fold it.
7851     if (isGlobalStubReference(GVFlags))
7852       return false;
7853
7854     // If BaseGV requires a register for the PIC base, we cannot also have a
7855     // BaseReg specified.
7856     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7857       return false;
7858
7859     // If lower 4G is not available, then we must use rip-relative addressing.
7860     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7861       return false;
7862   }
7863
7864   switch (AM.Scale) {
7865   case 0:
7866   case 1:
7867   case 2:
7868   case 4:
7869   case 8:
7870     // These scales always work.
7871     break;
7872   case 3:
7873   case 5:
7874   case 9:
7875     // These scales are formed with basereg+scalereg.  Only accept if there is
7876     // no basereg yet.
7877     if (AM.HasBaseReg)
7878       return false;
7879     break;
7880   default:  // Other stuff never works.
7881     return false;
7882   }
7883
7884   return true;
7885 }
7886
7887
7888 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7889   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7890     return false;
7891   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7892   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7893   if (NumBits1 <= NumBits2)
7894     return false;
7895   return true;
7896 }
7897
7898 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7899   if (!VT1.isInteger() || !VT2.isInteger())
7900     return false;
7901   unsigned NumBits1 = VT1.getSizeInBits();
7902   unsigned NumBits2 = VT2.getSizeInBits();
7903   if (NumBits1 <= NumBits2)
7904     return false;
7905   return true;
7906 }
7907
7908 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7909   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7910   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7911 }
7912
7913 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7914   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7915   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7916 }
7917
7918 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7919   // i16 instructions are longer (0x66 prefix) and potentially slower.
7920   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7921 }
7922
7923 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7924 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7925 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7926 /// are assumed to be legal.
7927 bool
7928 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7929                                       EVT VT) const {
7930   // Only do shuffles on 128-bit vector types for now.
7931   if (VT.getSizeInBits() == 64)
7932     return false;
7933
7934   // FIXME: pshufb, blends, shifts.
7935   return (VT.getVectorNumElements() == 2 ||
7936           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7937           isMOVLMask(M, VT) ||
7938           isSHUFPMask(M, VT) ||
7939           isPSHUFDMask(M, VT) ||
7940           isPSHUFHWMask(M, VT) ||
7941           isPSHUFLWMask(M, VT) ||
7942           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7943           isUNPCKLMask(M, VT) ||
7944           isUNPCKHMask(M, VT) ||
7945           isUNPCKL_v_undef_Mask(M, VT) ||
7946           isUNPCKH_v_undef_Mask(M, VT));
7947 }
7948
7949 bool
7950 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7951                                           EVT VT) const {
7952   unsigned NumElts = VT.getVectorNumElements();
7953   // FIXME: This collection of masks seems suspect.
7954   if (NumElts == 2)
7955     return true;
7956   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7957     return (isMOVLMask(Mask, VT)  ||
7958             isCommutedMOVLMask(Mask, VT, true) ||
7959             isSHUFPMask(Mask, VT) ||
7960             isCommutedSHUFPMask(Mask, VT));
7961   }
7962   return false;
7963 }
7964
7965 //===----------------------------------------------------------------------===//
7966 //                           X86 Scheduler Hooks
7967 //===----------------------------------------------------------------------===//
7968
7969 // private utility function
7970 MachineBasicBlock *
7971 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7972                                                        MachineBasicBlock *MBB,
7973                                                        unsigned regOpc,
7974                                                        unsigned immOpc,
7975                                                        unsigned LoadOpc,
7976                                                        unsigned CXchgOpc,
7977                                                        unsigned copyOpc,
7978                                                        unsigned notOpc,
7979                                                        unsigned EAXreg,
7980                                                        TargetRegisterClass *RC,
7981                                                        bool invSrc) const {
7982   // For the atomic bitwise operator, we generate
7983   //   thisMBB:
7984   //   newMBB:
7985   //     ld  t1 = [bitinstr.addr]
7986   //     op  t2 = t1, [bitinstr.val]
7987   //     mov EAX = t1
7988   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7989   //     bz  newMBB
7990   //     fallthrough -->nextMBB
7991   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7992   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7993   MachineFunction::iterator MBBIter = MBB;
7994   ++MBBIter;
7995
7996   /// First build the CFG
7997   MachineFunction *F = MBB->getParent();
7998   MachineBasicBlock *thisMBB = MBB;
7999   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8000   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8001   F->insert(MBBIter, newMBB);
8002   F->insert(MBBIter, nextMBB);
8003
8004   // Move all successors to thisMBB to nextMBB
8005   nextMBB->transferSuccessors(thisMBB);
8006
8007   // Update thisMBB to fall through to newMBB
8008   thisMBB->addSuccessor(newMBB);
8009
8010   // newMBB jumps to itself and fall through to nextMBB
8011   newMBB->addSuccessor(nextMBB);
8012   newMBB->addSuccessor(newMBB);
8013
8014   // Insert instructions into newMBB based on incoming instruction
8015   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8016          "unexpected number of operands");
8017   DebugLoc dl = bInstr->getDebugLoc();
8018   MachineOperand& destOper = bInstr->getOperand(0);
8019   MachineOperand* argOpers[2 + X86AddrNumOperands];
8020   int numArgs = bInstr->getNumOperands() - 1;
8021   for (int i=0; i < numArgs; ++i)
8022     argOpers[i] = &bInstr->getOperand(i+1);
8023
8024   // x86 address has 4 operands: base, index, scale, and displacement
8025   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8026   int valArgIndx = lastAddrIndx + 1;
8027
8028   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8029   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8030   for (int i=0; i <= lastAddrIndx; ++i)
8031     (*MIB).addOperand(*argOpers[i]);
8032
8033   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8034   if (invSrc) {
8035     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8036   }
8037   else
8038     tt = t1;
8039
8040   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8041   assert((argOpers[valArgIndx]->isReg() ||
8042           argOpers[valArgIndx]->isImm()) &&
8043          "invalid operand");
8044   if (argOpers[valArgIndx]->isReg())
8045     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8046   else
8047     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8048   MIB.addReg(tt);
8049   (*MIB).addOperand(*argOpers[valArgIndx]);
8050
8051   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
8052   MIB.addReg(t1);
8053
8054   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8055   for (int i=0; i <= lastAddrIndx; ++i)
8056     (*MIB).addOperand(*argOpers[i]);
8057   MIB.addReg(t2);
8058   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8059   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8060                     bInstr->memoperands_end());
8061
8062   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
8063   MIB.addReg(EAXreg);
8064
8065   // insert branch
8066   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8067
8068   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8069   return nextMBB;
8070 }
8071
8072 // private utility function:  64 bit atomics on 32 bit host.
8073 MachineBasicBlock *
8074 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8075                                                        MachineBasicBlock *MBB,
8076                                                        unsigned regOpcL,
8077                                                        unsigned regOpcH,
8078                                                        unsigned immOpcL,
8079                                                        unsigned immOpcH,
8080                                                        bool invSrc) const {
8081   // For the atomic bitwise operator, we generate
8082   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8083   //     ld t1,t2 = [bitinstr.addr]
8084   //   newMBB:
8085   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8086   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8087   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8088   //     mov ECX, EBX <- t5, t6
8089   //     mov EAX, EDX <- t1, t2
8090   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8091   //     mov t3, t4 <- EAX, EDX
8092   //     bz  newMBB
8093   //     result in out1, out2
8094   //     fallthrough -->nextMBB
8095
8096   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8097   const unsigned LoadOpc = X86::MOV32rm;
8098   const unsigned copyOpc = X86::MOV32rr;
8099   const unsigned NotOpc = X86::NOT32r;
8100   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8101   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8102   MachineFunction::iterator MBBIter = MBB;
8103   ++MBBIter;
8104
8105   /// First build the CFG
8106   MachineFunction *F = MBB->getParent();
8107   MachineBasicBlock *thisMBB = MBB;
8108   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8109   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8110   F->insert(MBBIter, newMBB);
8111   F->insert(MBBIter, nextMBB);
8112
8113   // Move all successors to thisMBB to nextMBB
8114   nextMBB->transferSuccessors(thisMBB);
8115
8116   // Update thisMBB to fall through to newMBB
8117   thisMBB->addSuccessor(newMBB);
8118
8119   // newMBB jumps to itself and fall through to nextMBB
8120   newMBB->addSuccessor(nextMBB);
8121   newMBB->addSuccessor(newMBB);
8122
8123   DebugLoc dl = bInstr->getDebugLoc();
8124   // Insert instructions into newMBB based on incoming instruction
8125   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8126   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8127          "unexpected number of operands");
8128   MachineOperand& dest1Oper = bInstr->getOperand(0);
8129   MachineOperand& dest2Oper = bInstr->getOperand(1);
8130   MachineOperand* argOpers[2 + X86AddrNumOperands];
8131   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
8132     argOpers[i] = &bInstr->getOperand(i+2);
8133
8134   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8135   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8136
8137   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8138   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8139   for (int i=0; i <= lastAddrIndx; ++i)
8140     (*MIB).addOperand(*argOpers[i]);
8141   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8142   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8143   // add 4 to displacement.
8144   for (int i=0; i <= lastAddrIndx-2; ++i)
8145     (*MIB).addOperand(*argOpers[i]);
8146   MachineOperand newOp3 = *(argOpers[3]);
8147   if (newOp3.isImm())
8148     newOp3.setImm(newOp3.getImm()+4);
8149   else
8150     newOp3.setOffset(newOp3.getOffset()+4);
8151   (*MIB).addOperand(newOp3);
8152   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8153
8154   // t3/4 are defined later, at the bottom of the loop
8155   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8156   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8157   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8158     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8159   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8160     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8161
8162   // The subsequent operations should be using the destination registers of
8163   //the PHI instructions.
8164   if (invSrc) {
8165     t1 = F->getRegInfo().createVirtualRegister(RC);
8166     t2 = F->getRegInfo().createVirtualRegister(RC);
8167     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8168     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8169   } else {
8170     t1 = dest1Oper.getReg();
8171     t2 = dest2Oper.getReg();
8172   }
8173
8174   int valArgIndx = lastAddrIndx + 1;
8175   assert((argOpers[valArgIndx]->isReg() ||
8176           argOpers[valArgIndx]->isImm()) &&
8177          "invalid operand");
8178   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8179   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8180   if (argOpers[valArgIndx]->isReg())
8181     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8182   else
8183     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8184   if (regOpcL != X86::MOV32rr)
8185     MIB.addReg(t1);
8186   (*MIB).addOperand(*argOpers[valArgIndx]);
8187   assert(argOpers[valArgIndx + 1]->isReg() ==
8188          argOpers[valArgIndx]->isReg());
8189   assert(argOpers[valArgIndx + 1]->isImm() ==
8190          argOpers[valArgIndx]->isImm());
8191   if (argOpers[valArgIndx + 1]->isReg())
8192     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8193   else
8194     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8195   if (regOpcH != X86::MOV32rr)
8196     MIB.addReg(t2);
8197   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8198
8199   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8200   MIB.addReg(t1);
8201   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8202   MIB.addReg(t2);
8203
8204   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8205   MIB.addReg(t5);
8206   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8207   MIB.addReg(t6);
8208
8209   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8210   for (int i=0; i <= lastAddrIndx; ++i)
8211     (*MIB).addOperand(*argOpers[i]);
8212
8213   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8214   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8215                     bInstr->memoperands_end());
8216
8217   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8218   MIB.addReg(X86::EAX);
8219   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8220   MIB.addReg(X86::EDX);
8221
8222   // insert branch
8223   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8224
8225   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8226   return nextMBB;
8227 }
8228
8229 // private utility function
8230 MachineBasicBlock *
8231 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8232                                                       MachineBasicBlock *MBB,
8233                                                       unsigned cmovOpc) const {
8234   // For the atomic min/max operator, we generate
8235   //   thisMBB:
8236   //   newMBB:
8237   //     ld t1 = [min/max.addr]
8238   //     mov t2 = [min/max.val]
8239   //     cmp  t1, t2
8240   //     cmov[cond] t2 = t1
8241   //     mov EAX = t1
8242   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8243   //     bz   newMBB
8244   //     fallthrough -->nextMBB
8245   //
8246   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8247   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8248   MachineFunction::iterator MBBIter = MBB;
8249   ++MBBIter;
8250
8251   /// First build the CFG
8252   MachineFunction *F = MBB->getParent();
8253   MachineBasicBlock *thisMBB = MBB;
8254   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8255   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8256   F->insert(MBBIter, newMBB);
8257   F->insert(MBBIter, nextMBB);
8258
8259   // Move all successors of thisMBB to nextMBB
8260   nextMBB->transferSuccessors(thisMBB);
8261
8262   // Update thisMBB to fall through to newMBB
8263   thisMBB->addSuccessor(newMBB);
8264
8265   // newMBB jumps to newMBB and fall through to nextMBB
8266   newMBB->addSuccessor(nextMBB);
8267   newMBB->addSuccessor(newMBB);
8268
8269   DebugLoc dl = mInstr->getDebugLoc();
8270   // Insert instructions into newMBB based on incoming instruction
8271   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8272          "unexpected number of operands");
8273   MachineOperand& destOper = mInstr->getOperand(0);
8274   MachineOperand* argOpers[2 + X86AddrNumOperands];
8275   int numArgs = mInstr->getNumOperands() - 1;
8276   for (int i=0; i < numArgs; ++i)
8277     argOpers[i] = &mInstr->getOperand(i+1);
8278
8279   // x86 address has 4 operands: base, index, scale, and displacement
8280   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8281   int valArgIndx = lastAddrIndx + 1;
8282
8283   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8284   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8285   for (int i=0; i <= lastAddrIndx; ++i)
8286     (*MIB).addOperand(*argOpers[i]);
8287
8288   // We only support register and immediate values
8289   assert((argOpers[valArgIndx]->isReg() ||
8290           argOpers[valArgIndx]->isImm()) &&
8291          "invalid operand");
8292
8293   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8294   if (argOpers[valArgIndx]->isReg())
8295     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8296   else
8297     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8298   (*MIB).addOperand(*argOpers[valArgIndx]);
8299
8300   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8301   MIB.addReg(t1);
8302
8303   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8304   MIB.addReg(t1);
8305   MIB.addReg(t2);
8306
8307   // Generate movc
8308   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8309   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8310   MIB.addReg(t2);
8311   MIB.addReg(t1);
8312
8313   // Cmp and exchange if none has modified the memory location
8314   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8315   for (int i=0; i <= lastAddrIndx; ++i)
8316     (*MIB).addOperand(*argOpers[i]);
8317   MIB.addReg(t3);
8318   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8319   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8320                     mInstr->memoperands_end());
8321
8322   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8323   MIB.addReg(X86::EAX);
8324
8325   // insert branch
8326   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8327
8328   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8329   return nextMBB;
8330 }
8331
8332 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8333 // all of this code can be replaced with that in the .td file.
8334 MachineBasicBlock *
8335 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8336                             unsigned numArgs, bool memArg) const {
8337
8338   MachineFunction *F = BB->getParent();
8339   DebugLoc dl = MI->getDebugLoc();
8340   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8341
8342   unsigned Opc;
8343   if (memArg)
8344     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8345   else
8346     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8347
8348   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8349
8350   for (unsigned i = 0; i < numArgs; ++i) {
8351     MachineOperand &Op = MI->getOperand(i+1);
8352
8353     if (!(Op.isReg() && Op.isImplicit()))
8354       MIB.addOperand(Op);
8355   }
8356
8357   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8358     .addReg(X86::XMM0);
8359
8360   F->DeleteMachineInstr(MI);
8361
8362   return BB;
8363 }
8364
8365 MachineBasicBlock *
8366 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8367                                                  MachineInstr *MI,
8368                                                  MachineBasicBlock *MBB) const {
8369   // Emit code to save XMM registers to the stack. The ABI says that the
8370   // number of registers to save is given in %al, so it's theoretically
8371   // possible to do an indirect jump trick to avoid saving all of them,
8372   // however this code takes a simpler approach and just executes all
8373   // of the stores if %al is non-zero. It's less code, and it's probably
8374   // easier on the hardware branch predictor, and stores aren't all that
8375   // expensive anyway.
8376
8377   // Create the new basic blocks. One block contains all the XMM stores,
8378   // and one block is the final destination regardless of whether any
8379   // stores were performed.
8380   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8381   MachineFunction *F = MBB->getParent();
8382   MachineFunction::iterator MBBIter = MBB;
8383   ++MBBIter;
8384   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8385   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8386   F->insert(MBBIter, XMMSaveMBB);
8387   F->insert(MBBIter, EndMBB);
8388
8389   // Set up the CFG.
8390   // Move any original successors of MBB to the end block.
8391   EndMBB->transferSuccessors(MBB);
8392   // The original block will now fall through to the XMM save block.
8393   MBB->addSuccessor(XMMSaveMBB);
8394   // The XMMSaveMBB will fall through to the end block.
8395   XMMSaveMBB->addSuccessor(EndMBB);
8396
8397   // Now add the instructions.
8398   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8399   DebugLoc DL = MI->getDebugLoc();
8400
8401   unsigned CountReg = MI->getOperand(0).getReg();
8402   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8403   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8404
8405   if (!Subtarget->isTargetWin64()) {
8406     // If %al is 0, branch around the XMM save block.
8407     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8408     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8409     MBB->addSuccessor(EndMBB);
8410   }
8411
8412   // In the XMM save block, save all the XMM argument registers.
8413   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8414     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8415     MachineMemOperand *MMO =
8416       F->getMachineMemOperand(
8417         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8418         MachineMemOperand::MOStore, Offset,
8419         /*Size=*/16, /*Align=*/16);
8420     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8421       .addFrameIndex(RegSaveFrameIndex)
8422       .addImm(/*Scale=*/1)
8423       .addReg(/*IndexReg=*/0)
8424       .addImm(/*Disp=*/Offset)
8425       .addReg(/*Segment=*/0)
8426       .addReg(MI->getOperand(i).getReg())
8427       .addMemOperand(MMO);
8428   }
8429
8430   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8431
8432   return EndMBB;
8433 }
8434
8435 MachineBasicBlock *
8436 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8437                                      MachineBasicBlock *BB,
8438                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8439   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8440   DebugLoc DL = MI->getDebugLoc();
8441
8442   // To "insert" a SELECT_CC instruction, we actually have to insert the
8443   // diamond control-flow pattern.  The incoming instruction knows the
8444   // destination vreg to set, the condition code register to branch on, the
8445   // true/false values to select between, and a branch opcode to use.
8446   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8447   MachineFunction::iterator It = BB;
8448   ++It;
8449
8450   //  thisMBB:
8451   //  ...
8452   //   TrueVal = ...
8453   //   cmpTY ccX, r1, r2
8454   //   bCC copy1MBB
8455   //   fallthrough --> copy0MBB
8456   MachineBasicBlock *thisMBB = BB;
8457   MachineFunction *F = BB->getParent();
8458   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8459   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8460   unsigned Opc =
8461     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8462   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8463   F->insert(It, copy0MBB);
8464   F->insert(It, sinkMBB);
8465   // Update machine-CFG edges by first adding all successors of the current
8466   // block to the new block which will contain the Phi node for the select.
8467   // Also inform sdisel of the edge changes.
8468   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8469          E = BB->succ_end(); I != E; ++I) {
8470     EM->insert(std::make_pair(*I, sinkMBB));
8471     sinkMBB->addSuccessor(*I);
8472   }
8473   // Next, remove all successors of the current block, and add the true
8474   // and fallthrough blocks as its successors.
8475   while (!BB->succ_empty())
8476     BB->removeSuccessor(BB->succ_begin());
8477   // Add the true and fallthrough blocks as its successors.
8478   BB->addSuccessor(copy0MBB);
8479   BB->addSuccessor(sinkMBB);
8480
8481   //  copy0MBB:
8482   //   %FalseValue = ...
8483   //   # fallthrough to sinkMBB
8484   BB = copy0MBB;
8485
8486   // Update machine-CFG edges
8487   BB->addSuccessor(sinkMBB);
8488
8489   //  sinkMBB:
8490   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8491   //  ...
8492   BB = sinkMBB;
8493   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8494     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8495     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8496
8497   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8498   return BB;
8499 }
8500
8501 MachineBasicBlock *
8502 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8503                                           MachineBasicBlock *BB,
8504                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8505   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8506   DebugLoc DL = MI->getDebugLoc();
8507   MachineFunction *F = BB->getParent();
8508
8509   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8510   // non-trivial part is impdef of ESP.
8511   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8512   // mingw-w64.
8513
8514   BuildMI(BB, DL, TII->get(X86::CALLpcrel32))
8515     .addExternalSymbol("_alloca")
8516     .addReg(X86::EAX, RegState::Implicit)
8517     .addReg(X86::ESP, RegState::Implicit)
8518     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8519     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8520
8521   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8522   return BB;
8523 }
8524
8525 MachineBasicBlock *
8526 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8527                                                MachineBasicBlock *BB,
8528                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
8529   switch (MI->getOpcode()) {
8530   default: assert(false && "Unexpected instr type to insert");
8531   case X86::MINGW_ALLOCA:
8532     return EmitLoweredMingwAlloca(MI, BB, EM);
8533   case X86::CMOV_GR8:
8534   case X86::CMOV_V1I64:
8535   case X86::CMOV_FR32:
8536   case X86::CMOV_FR64:
8537   case X86::CMOV_V4F32:
8538   case X86::CMOV_V2F64:
8539   case X86::CMOV_V2I64:
8540   case X86::CMOV_GR16:
8541   case X86::CMOV_GR32:
8542   case X86::CMOV_RFP32:
8543   case X86::CMOV_RFP64:
8544   case X86::CMOV_RFP80:
8545     return EmitLoweredSelect(MI, BB, EM);
8546
8547   case X86::FP32_TO_INT16_IN_MEM:
8548   case X86::FP32_TO_INT32_IN_MEM:
8549   case X86::FP32_TO_INT64_IN_MEM:
8550   case X86::FP64_TO_INT16_IN_MEM:
8551   case X86::FP64_TO_INT32_IN_MEM:
8552   case X86::FP64_TO_INT64_IN_MEM:
8553   case X86::FP80_TO_INT16_IN_MEM:
8554   case X86::FP80_TO_INT32_IN_MEM:
8555   case X86::FP80_TO_INT64_IN_MEM: {
8556     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8557     DebugLoc DL = MI->getDebugLoc();
8558
8559     // Change the floating point control register to use "round towards zero"
8560     // mode when truncating to an integer value.
8561     MachineFunction *F = BB->getParent();
8562     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8563     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8564
8565     // Load the old value of the high byte of the control word...
8566     unsigned OldCW =
8567       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8568     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8569                       CWFrameIdx);
8570
8571     // Set the high part to be round to zero...
8572     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8573       .addImm(0xC7F);
8574
8575     // Reload the modified control word now...
8576     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8577
8578     // Restore the memory image of control word to original value
8579     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8580       .addReg(OldCW);
8581
8582     // Get the X86 opcode to use.
8583     unsigned Opc;
8584     switch (MI->getOpcode()) {
8585     default: llvm_unreachable("illegal opcode!");
8586     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8587     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8588     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8589     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8590     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8591     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8592     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8593     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8594     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8595     }
8596
8597     X86AddressMode AM;
8598     MachineOperand &Op = MI->getOperand(0);
8599     if (Op.isReg()) {
8600       AM.BaseType = X86AddressMode::RegBase;
8601       AM.Base.Reg = Op.getReg();
8602     } else {
8603       AM.BaseType = X86AddressMode::FrameIndexBase;
8604       AM.Base.FrameIndex = Op.getIndex();
8605     }
8606     Op = MI->getOperand(1);
8607     if (Op.isImm())
8608       AM.Scale = Op.getImm();
8609     Op = MI->getOperand(2);
8610     if (Op.isImm())
8611       AM.IndexReg = Op.getImm();
8612     Op = MI->getOperand(3);
8613     if (Op.isGlobal()) {
8614       AM.GV = Op.getGlobal();
8615     } else {
8616       AM.Disp = Op.getImm();
8617     }
8618     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8619                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8620
8621     // Reload the original control word now.
8622     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8623
8624     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8625     return BB;
8626   }
8627     // DBG_VALUE.  Only the frame index case is done here.
8628   case X86::DBG_VALUE: {
8629     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8630     DebugLoc DL = MI->getDebugLoc();
8631     X86AddressMode AM;
8632     MachineFunction *F = BB->getParent();
8633     AM.BaseType = X86AddressMode::FrameIndexBase;
8634     AM.Base.FrameIndex = MI->getOperand(0).getImm();
8635     addFullAddress(BuildMI(BB, DL, TII->get(X86::DBG_VALUE)), AM).
8636       addImm(MI->getOperand(1).getImm()).
8637       addMetadata(MI->getOperand(2).getMetadata());
8638     F->DeleteMachineInstr(MI);      // Remove pseudo.
8639     return BB;
8640   }
8641
8642     // String/text processing lowering.
8643   case X86::PCMPISTRM128REG:
8644     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8645   case X86::PCMPISTRM128MEM:
8646     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8647   case X86::PCMPESTRM128REG:
8648     return EmitPCMP(MI, BB, 5, false /* in mem */);
8649   case X86::PCMPESTRM128MEM:
8650     return EmitPCMP(MI, BB, 5, true /* in mem */);
8651
8652     // Atomic Lowering.
8653   case X86::ATOMAND32:
8654     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8655                                                X86::AND32ri, X86::MOV32rm,
8656                                                X86::LCMPXCHG32, X86::MOV32rr,
8657                                                X86::NOT32r, X86::EAX,
8658                                                X86::GR32RegisterClass);
8659   case X86::ATOMOR32:
8660     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8661                                                X86::OR32ri, X86::MOV32rm,
8662                                                X86::LCMPXCHG32, X86::MOV32rr,
8663                                                X86::NOT32r, X86::EAX,
8664                                                X86::GR32RegisterClass);
8665   case X86::ATOMXOR32:
8666     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8667                                                X86::XOR32ri, X86::MOV32rm,
8668                                                X86::LCMPXCHG32, X86::MOV32rr,
8669                                                X86::NOT32r, X86::EAX,
8670                                                X86::GR32RegisterClass);
8671   case X86::ATOMNAND32:
8672     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8673                                                X86::AND32ri, X86::MOV32rm,
8674                                                X86::LCMPXCHG32, X86::MOV32rr,
8675                                                X86::NOT32r, X86::EAX,
8676                                                X86::GR32RegisterClass, true);
8677   case X86::ATOMMIN32:
8678     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8679   case X86::ATOMMAX32:
8680     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8681   case X86::ATOMUMIN32:
8682     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8683   case X86::ATOMUMAX32:
8684     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8685
8686   case X86::ATOMAND16:
8687     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8688                                                X86::AND16ri, X86::MOV16rm,
8689                                                X86::LCMPXCHG16, X86::MOV16rr,
8690                                                X86::NOT16r, X86::AX,
8691                                                X86::GR16RegisterClass);
8692   case X86::ATOMOR16:
8693     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8694                                                X86::OR16ri, X86::MOV16rm,
8695                                                X86::LCMPXCHG16, X86::MOV16rr,
8696                                                X86::NOT16r, X86::AX,
8697                                                X86::GR16RegisterClass);
8698   case X86::ATOMXOR16:
8699     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8700                                                X86::XOR16ri, X86::MOV16rm,
8701                                                X86::LCMPXCHG16, X86::MOV16rr,
8702                                                X86::NOT16r, X86::AX,
8703                                                X86::GR16RegisterClass);
8704   case X86::ATOMNAND16:
8705     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8706                                                X86::AND16ri, X86::MOV16rm,
8707                                                X86::LCMPXCHG16, X86::MOV16rr,
8708                                                X86::NOT16r, X86::AX,
8709                                                X86::GR16RegisterClass, true);
8710   case X86::ATOMMIN16:
8711     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8712   case X86::ATOMMAX16:
8713     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8714   case X86::ATOMUMIN16:
8715     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8716   case X86::ATOMUMAX16:
8717     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8718
8719   case X86::ATOMAND8:
8720     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8721                                                X86::AND8ri, X86::MOV8rm,
8722                                                X86::LCMPXCHG8, X86::MOV8rr,
8723                                                X86::NOT8r, X86::AL,
8724                                                X86::GR8RegisterClass);
8725   case X86::ATOMOR8:
8726     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8727                                                X86::OR8ri, X86::MOV8rm,
8728                                                X86::LCMPXCHG8, X86::MOV8rr,
8729                                                X86::NOT8r, X86::AL,
8730                                                X86::GR8RegisterClass);
8731   case X86::ATOMXOR8:
8732     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8733                                                X86::XOR8ri, X86::MOV8rm,
8734                                                X86::LCMPXCHG8, X86::MOV8rr,
8735                                                X86::NOT8r, X86::AL,
8736                                                X86::GR8RegisterClass);
8737   case X86::ATOMNAND8:
8738     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8739                                                X86::AND8ri, X86::MOV8rm,
8740                                                X86::LCMPXCHG8, X86::MOV8rr,
8741                                                X86::NOT8r, X86::AL,
8742                                                X86::GR8RegisterClass, true);
8743   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8744   // This group is for 64-bit host.
8745   case X86::ATOMAND64:
8746     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8747                                                X86::AND64ri32, X86::MOV64rm,
8748                                                X86::LCMPXCHG64, X86::MOV64rr,
8749                                                X86::NOT64r, X86::RAX,
8750                                                X86::GR64RegisterClass);
8751   case X86::ATOMOR64:
8752     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8753                                                X86::OR64ri32, X86::MOV64rm,
8754                                                X86::LCMPXCHG64, X86::MOV64rr,
8755                                                X86::NOT64r, X86::RAX,
8756                                                X86::GR64RegisterClass);
8757   case X86::ATOMXOR64:
8758     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8759                                                X86::XOR64ri32, X86::MOV64rm,
8760                                                X86::LCMPXCHG64, X86::MOV64rr,
8761                                                X86::NOT64r, X86::RAX,
8762                                                X86::GR64RegisterClass);
8763   case X86::ATOMNAND64:
8764     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8765                                                X86::AND64ri32, X86::MOV64rm,
8766                                                X86::LCMPXCHG64, X86::MOV64rr,
8767                                                X86::NOT64r, X86::RAX,
8768                                                X86::GR64RegisterClass, true);
8769   case X86::ATOMMIN64:
8770     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8771   case X86::ATOMMAX64:
8772     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8773   case X86::ATOMUMIN64:
8774     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8775   case X86::ATOMUMAX64:
8776     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8777
8778   // This group does 64-bit operations on a 32-bit host.
8779   case X86::ATOMAND6432:
8780     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8781                                                X86::AND32rr, X86::AND32rr,
8782                                                X86::AND32ri, X86::AND32ri,
8783                                                false);
8784   case X86::ATOMOR6432:
8785     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8786                                                X86::OR32rr, X86::OR32rr,
8787                                                X86::OR32ri, X86::OR32ri,
8788                                                false);
8789   case X86::ATOMXOR6432:
8790     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8791                                                X86::XOR32rr, X86::XOR32rr,
8792                                                X86::XOR32ri, X86::XOR32ri,
8793                                                false);
8794   case X86::ATOMNAND6432:
8795     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8796                                                X86::AND32rr, X86::AND32rr,
8797                                                X86::AND32ri, X86::AND32ri,
8798                                                true);
8799   case X86::ATOMADD6432:
8800     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8801                                                X86::ADD32rr, X86::ADC32rr,
8802                                                X86::ADD32ri, X86::ADC32ri,
8803                                                false);
8804   case X86::ATOMSUB6432:
8805     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8806                                                X86::SUB32rr, X86::SBB32rr,
8807                                                X86::SUB32ri, X86::SBB32ri,
8808                                                false);
8809   case X86::ATOMSWAP6432:
8810     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8811                                                X86::MOV32rr, X86::MOV32rr,
8812                                                X86::MOV32ri, X86::MOV32ri,
8813                                                false);
8814   case X86::VASTART_SAVE_XMM_REGS:
8815     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8816   }
8817 }
8818
8819 //===----------------------------------------------------------------------===//
8820 //                           X86 Optimization Hooks
8821 //===----------------------------------------------------------------------===//
8822
8823 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8824                                                        const APInt &Mask,
8825                                                        APInt &KnownZero,
8826                                                        APInt &KnownOne,
8827                                                        const SelectionDAG &DAG,
8828                                                        unsigned Depth) const {
8829   unsigned Opc = Op.getOpcode();
8830   assert((Opc >= ISD::BUILTIN_OP_END ||
8831           Opc == ISD::INTRINSIC_WO_CHAIN ||
8832           Opc == ISD::INTRINSIC_W_CHAIN ||
8833           Opc == ISD::INTRINSIC_VOID) &&
8834          "Should use MaskedValueIsZero if you don't know whether Op"
8835          " is a target node!");
8836
8837   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8838   switch (Opc) {
8839   default: break;
8840   case X86ISD::ADD:
8841   case X86ISD::SUB:
8842   case X86ISD::SMUL:
8843   case X86ISD::UMUL:
8844   case X86ISD::INC:
8845   case X86ISD::DEC:
8846   case X86ISD::OR:
8847   case X86ISD::XOR:
8848   case X86ISD::AND:
8849     // These nodes' second result is a boolean.
8850     if (Op.getResNo() == 0)
8851       break;
8852     // Fallthrough
8853   case X86ISD::SETCC:
8854     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8855                                        Mask.getBitWidth() - 1);
8856     break;
8857   }
8858 }
8859
8860 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8861 /// node is a GlobalAddress + offset.
8862 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8863                                        GlobalValue* &GA, int64_t &Offset) const{
8864   if (N->getOpcode() == X86ISD::Wrapper) {
8865     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8866       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8867       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8868       return true;
8869     }
8870   }
8871   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8872 }
8873
8874 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8875 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8876 /// if the load addresses are consecutive, non-overlapping, and in the right
8877 /// order.
8878 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8879                                      const TargetLowering &TLI) {
8880   DebugLoc dl = N->getDebugLoc();
8881   EVT VT = N->getValueType(0);
8882   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8883
8884   if (VT.getSizeInBits() != 128)
8885     return SDValue();
8886
8887   SmallVector<SDValue, 16> Elts;
8888   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
8889     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
8890
8891   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
8892 }
8893
8894 /// PerformShuffleCombine - Detect vector gather/scatter index generation
8895 /// and convert it from being a bunch of shuffles and extracts to a simple
8896 /// store and scalar loads to extract the elements.
8897 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
8898                                                 const TargetLowering &TLI) {
8899   SDValue InputVector = N->getOperand(0);
8900
8901   // Only operate on vectors of 4 elements, where the alternative shuffling
8902   // gets to be more expensive.
8903   if (InputVector.getValueType() != MVT::v4i32)
8904     return SDValue();
8905
8906   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
8907   // single use which is a sign-extend or zero-extend, and all elements are
8908   // used.
8909   SmallVector<SDNode *, 4> Uses;
8910   unsigned ExtractedElements = 0;
8911   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
8912        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
8913     if (UI.getUse().getResNo() != InputVector.getResNo())
8914       return SDValue();
8915
8916     SDNode *Extract = *UI;
8917     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8918       return SDValue();
8919
8920     if (Extract->getValueType(0) != MVT::i32)
8921       return SDValue();
8922     if (!Extract->hasOneUse())
8923       return SDValue();
8924     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
8925         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
8926       return SDValue();
8927     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
8928       return SDValue();
8929
8930     // Record which element was extracted.
8931     ExtractedElements |=
8932       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
8933
8934     Uses.push_back(Extract);
8935   }
8936
8937   // If not all the elements were used, this may not be worthwhile.
8938   if (ExtractedElements != 15)
8939     return SDValue();
8940
8941   // Ok, we've now decided to do the transformation.
8942   DebugLoc dl = InputVector.getDebugLoc();
8943
8944   // Store the value to a temporary stack slot.
8945   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
8946   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL, 0,
8947                             false, false, 0);
8948
8949   // Replace each use (extract) with a load of the appropriate element.
8950   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
8951        UE = Uses.end(); UI != UE; ++UI) {
8952     SDNode *Extract = *UI;
8953
8954     // Compute the element's address.
8955     SDValue Idx = Extract->getOperand(1);
8956     unsigned EltSize =
8957         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
8958     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
8959     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
8960
8961     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), OffsetVal, StackPtr);
8962
8963     // Load the scalar.
8964     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch, ScalarAddr,
8965                           NULL, 0, false, false, 0);
8966
8967     // Replace the exact with the load.
8968     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
8969   }
8970
8971   // The replacement was made in place; don't return anything.
8972   return SDValue();
8973 }
8974
8975 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8976 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8977                                     const X86Subtarget *Subtarget) {
8978   DebugLoc DL = N->getDebugLoc();
8979   SDValue Cond = N->getOperand(0);
8980   // Get the LHS/RHS of the select.
8981   SDValue LHS = N->getOperand(1);
8982   SDValue RHS = N->getOperand(2);
8983
8984   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
8985   // instructions match the semantics of the common C idiom x<y?x:y but not
8986   // x<=y?x:y, because of how they handle negative zero (which can be
8987   // ignored in unsafe-math mode).
8988   if (Subtarget->hasSSE2() &&
8989       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8990       Cond.getOpcode() == ISD::SETCC) {
8991     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8992
8993     unsigned Opcode = 0;
8994     // Check for x CC y ? x : y.
8995     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
8996         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
8997       switch (CC) {
8998       default: break;
8999       case ISD::SETULT:
9000         // Converting this to a min would handle NaNs incorrectly, and swapping
9001         // the operands would cause it to handle comparisons between positive
9002         // and negative zero incorrectly.
9003         if (!FiniteOnlyFPMath() &&
9004             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9005           if (!UnsafeFPMath &&
9006               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9007             break;
9008           std::swap(LHS, RHS);
9009         }
9010         Opcode = X86ISD::FMIN;
9011         break;
9012       case ISD::SETOLE:
9013         // Converting this to a min would handle comparisons between positive
9014         // and negative zero incorrectly.
9015         if (!UnsafeFPMath &&
9016             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9017           break;
9018         Opcode = X86ISD::FMIN;
9019         break;
9020       case ISD::SETULE:
9021         // Converting this to a min would handle both negative zeros and NaNs
9022         // incorrectly, but we can swap the operands to fix both.
9023         std::swap(LHS, RHS);
9024       case ISD::SETOLT:
9025       case ISD::SETLT:
9026       case ISD::SETLE:
9027         Opcode = X86ISD::FMIN;
9028         break;
9029
9030       case ISD::SETOGE:
9031         // Converting this to a max would handle comparisons between positive
9032         // and negative zero incorrectly.
9033         if (!UnsafeFPMath &&
9034             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9035           break;
9036         Opcode = X86ISD::FMAX;
9037         break;
9038       case ISD::SETUGT:
9039         // Converting this to a max would handle NaNs incorrectly, and swapping
9040         // the operands would cause it to handle comparisons between positive
9041         // and negative zero incorrectly.
9042         if (!FiniteOnlyFPMath() &&
9043             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9044           if (!UnsafeFPMath &&
9045               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9046             break;
9047           std::swap(LHS, RHS);
9048         }
9049         Opcode = X86ISD::FMAX;
9050         break;
9051       case ISD::SETUGE:
9052         // Converting this to a max would handle both negative zeros and NaNs
9053         // incorrectly, but we can swap the operands to fix both.
9054         std::swap(LHS, RHS);
9055       case ISD::SETOGT:
9056       case ISD::SETGT:
9057       case ISD::SETGE:
9058         Opcode = X86ISD::FMAX;
9059         break;
9060       }
9061     // Check for x CC y ? y : x -- a min/max with reversed arms.
9062     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9063                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9064       switch (CC) {
9065       default: break;
9066       case ISD::SETOGE:
9067         // Converting this to a min would handle comparisons between positive
9068         // and negative zero incorrectly, and swapping the operands would
9069         // cause it to handle NaNs incorrectly.
9070         if (!UnsafeFPMath &&
9071             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9072           if (!FiniteOnlyFPMath() &&
9073               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9074             break;
9075           std::swap(LHS, RHS);
9076         }
9077         Opcode = X86ISD::FMIN;
9078         break;
9079       case ISD::SETUGT:
9080         // Converting this to a min would handle NaNs incorrectly.
9081         if (!UnsafeFPMath &&
9082             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9083           break;
9084         Opcode = X86ISD::FMIN;
9085         break;
9086       case ISD::SETUGE:
9087         // Converting this to a min would handle both negative zeros and NaNs
9088         // incorrectly, but we can swap the operands to fix both.
9089         std::swap(LHS, RHS);
9090       case ISD::SETOGT:
9091       case ISD::SETGT:
9092       case ISD::SETGE:
9093         Opcode = X86ISD::FMIN;
9094         break;
9095
9096       case ISD::SETULT:
9097         // Converting this to a max would handle NaNs incorrectly.
9098         if (!FiniteOnlyFPMath() &&
9099             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9100           break;
9101         Opcode = X86ISD::FMAX;
9102         break;
9103       case ISD::SETOLE:
9104         // Converting this to a max would handle comparisons between positive
9105         // and negative zero incorrectly, and swapping the operands would
9106         // cause it to handle NaNs incorrectly.
9107         if (!UnsafeFPMath &&
9108             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9109           if (!FiniteOnlyFPMath() &&
9110               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9111             break;
9112           std::swap(LHS, RHS);
9113         }
9114         Opcode = X86ISD::FMAX;
9115         break;
9116       case ISD::SETULE:
9117         // Converting this to a max would handle both negative zeros and NaNs
9118         // incorrectly, but we can swap the operands to fix both.
9119         std::swap(LHS, RHS);
9120       case ISD::SETOLT:
9121       case ISD::SETLT:
9122       case ISD::SETLE:
9123         Opcode = X86ISD::FMAX;
9124         break;
9125       }
9126     }
9127
9128     if (Opcode)
9129       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9130   }
9131
9132   // If this is a select between two integer constants, try to do some
9133   // optimizations.
9134   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9135     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9136       // Don't do this for crazy integer types.
9137       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9138         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9139         // so that TrueC (the true value) is larger than FalseC.
9140         bool NeedsCondInvert = false;
9141
9142         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9143             // Efficiently invertible.
9144             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9145              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9146               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9147           NeedsCondInvert = true;
9148           std::swap(TrueC, FalseC);
9149         }
9150
9151         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9152         if (FalseC->getAPIntValue() == 0 &&
9153             TrueC->getAPIntValue().isPowerOf2()) {
9154           if (NeedsCondInvert) // Invert the condition if needed.
9155             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9156                                DAG.getConstant(1, Cond.getValueType()));
9157
9158           // Zero extend the condition if needed.
9159           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9160
9161           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9162           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9163                              DAG.getConstant(ShAmt, MVT::i8));
9164         }
9165
9166         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9167         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9168           if (NeedsCondInvert) // Invert the condition if needed.
9169             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9170                                DAG.getConstant(1, Cond.getValueType()));
9171
9172           // Zero extend the condition if needed.
9173           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9174                              FalseC->getValueType(0), Cond);
9175           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9176                              SDValue(FalseC, 0));
9177         }
9178
9179         // Optimize cases that will turn into an LEA instruction.  This requires
9180         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9181         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9182           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9183           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9184
9185           bool isFastMultiplier = false;
9186           if (Diff < 10) {
9187             switch ((unsigned char)Diff) {
9188               default: break;
9189               case 1:  // result = add base, cond
9190               case 2:  // result = lea base(    , cond*2)
9191               case 3:  // result = lea base(cond, cond*2)
9192               case 4:  // result = lea base(    , cond*4)
9193               case 5:  // result = lea base(cond, cond*4)
9194               case 8:  // result = lea base(    , cond*8)
9195               case 9:  // result = lea base(cond, cond*8)
9196                 isFastMultiplier = true;
9197                 break;
9198             }
9199           }
9200
9201           if (isFastMultiplier) {
9202             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9203             if (NeedsCondInvert) // Invert the condition if needed.
9204               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9205                                  DAG.getConstant(1, Cond.getValueType()));
9206
9207             // Zero extend the condition if needed.
9208             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9209                                Cond);
9210             // Scale the condition by the difference.
9211             if (Diff != 1)
9212               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9213                                  DAG.getConstant(Diff, Cond.getValueType()));
9214
9215             // Add the base if non-zero.
9216             if (FalseC->getAPIntValue() != 0)
9217               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9218                                  SDValue(FalseC, 0));
9219             return Cond;
9220           }
9221         }
9222       }
9223   }
9224
9225   return SDValue();
9226 }
9227
9228 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9229 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9230                                   TargetLowering::DAGCombinerInfo &DCI) {
9231   DebugLoc DL = N->getDebugLoc();
9232
9233   // If the flag operand isn't dead, don't touch this CMOV.
9234   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9235     return SDValue();
9236
9237   // If this is a select between two integer constants, try to do some
9238   // optimizations.  Note that the operands are ordered the opposite of SELECT
9239   // operands.
9240   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9241     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9242       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9243       // larger than FalseC (the false value).
9244       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9245
9246       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9247         CC = X86::GetOppositeBranchCondition(CC);
9248         std::swap(TrueC, FalseC);
9249       }
9250
9251       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9252       // This is efficient for any integer data type (including i8/i16) and
9253       // shift amount.
9254       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9255         SDValue Cond = N->getOperand(3);
9256         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9257                            DAG.getConstant(CC, MVT::i8), Cond);
9258
9259         // Zero extend the condition if needed.
9260         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9261
9262         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9263         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9264                            DAG.getConstant(ShAmt, MVT::i8));
9265         if (N->getNumValues() == 2)  // Dead flag value?
9266           return DCI.CombineTo(N, Cond, SDValue());
9267         return Cond;
9268       }
9269
9270       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9271       // for any integer data type, including i8/i16.
9272       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9273         SDValue Cond = N->getOperand(3);
9274         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9275                            DAG.getConstant(CC, MVT::i8), Cond);
9276
9277         // Zero extend the condition if needed.
9278         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9279                            FalseC->getValueType(0), Cond);
9280         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9281                            SDValue(FalseC, 0));
9282
9283         if (N->getNumValues() == 2)  // Dead flag value?
9284           return DCI.CombineTo(N, Cond, SDValue());
9285         return Cond;
9286       }
9287
9288       // Optimize cases that will turn into an LEA instruction.  This requires
9289       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9290       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9291         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9292         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9293
9294         bool isFastMultiplier = false;
9295         if (Diff < 10) {
9296           switch ((unsigned char)Diff) {
9297           default: break;
9298           case 1:  // result = add base, cond
9299           case 2:  // result = lea base(    , cond*2)
9300           case 3:  // result = lea base(cond, cond*2)
9301           case 4:  // result = lea base(    , cond*4)
9302           case 5:  // result = lea base(cond, cond*4)
9303           case 8:  // result = lea base(    , cond*8)
9304           case 9:  // result = lea base(cond, cond*8)
9305             isFastMultiplier = true;
9306             break;
9307           }
9308         }
9309
9310         if (isFastMultiplier) {
9311           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9312           SDValue Cond = N->getOperand(3);
9313           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9314                              DAG.getConstant(CC, MVT::i8), Cond);
9315           // Zero extend the condition if needed.
9316           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9317                              Cond);
9318           // Scale the condition by the difference.
9319           if (Diff != 1)
9320             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9321                                DAG.getConstant(Diff, Cond.getValueType()));
9322
9323           // Add the base if non-zero.
9324           if (FalseC->getAPIntValue() != 0)
9325             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9326                                SDValue(FalseC, 0));
9327           if (N->getNumValues() == 2)  // Dead flag value?
9328             return DCI.CombineTo(N, Cond, SDValue());
9329           return Cond;
9330         }
9331       }
9332     }
9333   }
9334   return SDValue();
9335 }
9336
9337
9338 /// PerformMulCombine - Optimize a single multiply with constant into two
9339 /// in order to implement it with two cheaper instructions, e.g.
9340 /// LEA + SHL, LEA + LEA.
9341 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9342                                  TargetLowering::DAGCombinerInfo &DCI) {
9343   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9344     return SDValue();
9345
9346   EVT VT = N->getValueType(0);
9347   if (VT != MVT::i64)
9348     return SDValue();
9349
9350   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9351   if (!C)
9352     return SDValue();
9353   uint64_t MulAmt = C->getZExtValue();
9354   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9355     return SDValue();
9356
9357   uint64_t MulAmt1 = 0;
9358   uint64_t MulAmt2 = 0;
9359   if ((MulAmt % 9) == 0) {
9360     MulAmt1 = 9;
9361     MulAmt2 = MulAmt / 9;
9362   } else if ((MulAmt % 5) == 0) {
9363     MulAmt1 = 5;
9364     MulAmt2 = MulAmt / 5;
9365   } else if ((MulAmt % 3) == 0) {
9366     MulAmt1 = 3;
9367     MulAmt2 = MulAmt / 3;
9368   }
9369   if (MulAmt2 &&
9370       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9371     DebugLoc DL = N->getDebugLoc();
9372
9373     if (isPowerOf2_64(MulAmt2) &&
9374         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9375       // If second multiplifer is pow2, issue it first. We want the multiply by
9376       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9377       // is an add.
9378       std::swap(MulAmt1, MulAmt2);
9379
9380     SDValue NewMul;
9381     if (isPowerOf2_64(MulAmt1))
9382       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9383                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9384     else
9385       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9386                            DAG.getConstant(MulAmt1, VT));
9387
9388     if (isPowerOf2_64(MulAmt2))
9389       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9390                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9391     else
9392       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9393                            DAG.getConstant(MulAmt2, VT));
9394
9395     // Do not add new nodes to DAG combiner worklist.
9396     DCI.CombineTo(N, NewMul, false);
9397   }
9398   return SDValue();
9399 }
9400
9401 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9402   SDValue N0 = N->getOperand(0);
9403   SDValue N1 = N->getOperand(1);
9404   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9405   EVT VT = N0.getValueType();
9406
9407   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9408   // since the result of setcc_c is all zero's or all ones.
9409   if (N1C && N0.getOpcode() == ISD::AND &&
9410       N0.getOperand(1).getOpcode() == ISD::Constant) {
9411     SDValue N00 = N0.getOperand(0);
9412     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9413         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9414           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9415          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9416       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9417       APInt ShAmt = N1C->getAPIntValue();
9418       Mask = Mask.shl(ShAmt);
9419       if (Mask != 0)
9420         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9421                            N00, DAG.getConstant(Mask, VT));
9422     }
9423   }
9424
9425   return SDValue();
9426 }
9427
9428 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9429 ///                       when possible.
9430 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9431                                    const X86Subtarget *Subtarget) {
9432   EVT VT = N->getValueType(0);
9433   if (!VT.isVector() && VT.isInteger() &&
9434       N->getOpcode() == ISD::SHL)
9435     return PerformSHLCombine(N, DAG);
9436
9437   // On X86 with SSE2 support, we can transform this to a vector shift if
9438   // all elements are shifted by the same amount.  We can't do this in legalize
9439   // because the a constant vector is typically transformed to a constant pool
9440   // so we have no knowledge of the shift amount.
9441   if (!Subtarget->hasSSE2())
9442     return SDValue();
9443
9444   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9445     return SDValue();
9446
9447   SDValue ShAmtOp = N->getOperand(1);
9448   EVT EltVT = VT.getVectorElementType();
9449   DebugLoc DL = N->getDebugLoc();
9450   SDValue BaseShAmt = SDValue();
9451   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9452     unsigned NumElts = VT.getVectorNumElements();
9453     unsigned i = 0;
9454     for (; i != NumElts; ++i) {
9455       SDValue Arg = ShAmtOp.getOperand(i);
9456       if (Arg.getOpcode() == ISD::UNDEF) continue;
9457       BaseShAmt = Arg;
9458       break;
9459     }
9460     for (; i != NumElts; ++i) {
9461       SDValue Arg = ShAmtOp.getOperand(i);
9462       if (Arg.getOpcode() == ISD::UNDEF) continue;
9463       if (Arg != BaseShAmt) {
9464         return SDValue();
9465       }
9466     }
9467   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9468              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9469     SDValue InVec = ShAmtOp.getOperand(0);
9470     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9471       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9472       unsigned i = 0;
9473       for (; i != NumElts; ++i) {
9474         SDValue Arg = InVec.getOperand(i);
9475         if (Arg.getOpcode() == ISD::UNDEF) continue;
9476         BaseShAmt = Arg;
9477         break;
9478       }
9479     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9480        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9481          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9482          if (C->getZExtValue() == SplatIdx)
9483            BaseShAmt = InVec.getOperand(1);
9484        }
9485     }
9486     if (BaseShAmt.getNode() == 0)
9487       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9488                               DAG.getIntPtrConstant(0));
9489   } else
9490     return SDValue();
9491
9492   // The shift amount is an i32.
9493   if (EltVT.bitsGT(MVT::i32))
9494     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9495   else if (EltVT.bitsLT(MVT::i32))
9496     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9497
9498   // The shift amount is identical so we can do a vector shift.
9499   SDValue  ValOp = N->getOperand(0);
9500   switch (N->getOpcode()) {
9501   default:
9502     llvm_unreachable("Unknown shift opcode!");
9503     break;
9504   case ISD::SHL:
9505     if (VT == MVT::v2i64)
9506       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9507                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9508                          ValOp, BaseShAmt);
9509     if (VT == MVT::v4i32)
9510       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9511                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9512                          ValOp, BaseShAmt);
9513     if (VT == MVT::v8i16)
9514       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9515                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9516                          ValOp, BaseShAmt);
9517     break;
9518   case ISD::SRA:
9519     if (VT == MVT::v4i32)
9520       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9521                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9522                          ValOp, BaseShAmt);
9523     if (VT == MVT::v8i16)
9524       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9525                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9526                          ValOp, BaseShAmt);
9527     break;
9528   case ISD::SRL:
9529     if (VT == MVT::v2i64)
9530       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9531                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9532                          ValOp, BaseShAmt);
9533     if (VT == MVT::v4i32)
9534       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9535                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9536                          ValOp, BaseShAmt);
9537     if (VT ==  MVT::v8i16)
9538       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9539                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9540                          ValOp, BaseShAmt);
9541     break;
9542   }
9543   return SDValue();
9544 }
9545
9546 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9547                                 const X86Subtarget *Subtarget) {
9548   EVT VT = N->getValueType(0);
9549   if (VT != MVT::i64 || !Subtarget->is64Bit())
9550     return SDValue();
9551
9552   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9553   SDValue N0 = N->getOperand(0);
9554   SDValue N1 = N->getOperand(1);
9555   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9556     std::swap(N0, N1);
9557   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9558     return SDValue();
9559
9560   SDValue ShAmt0 = N0.getOperand(1);
9561   if (ShAmt0.getValueType() != MVT::i8)
9562     return SDValue();
9563   SDValue ShAmt1 = N1.getOperand(1);
9564   if (ShAmt1.getValueType() != MVT::i8)
9565     return SDValue();
9566   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9567     ShAmt0 = ShAmt0.getOperand(0);
9568   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9569     ShAmt1 = ShAmt1.getOperand(0);
9570
9571   DebugLoc DL = N->getDebugLoc();
9572   unsigned Opc = X86ISD::SHLD;
9573   SDValue Op0 = N0.getOperand(0);
9574   SDValue Op1 = N1.getOperand(0);
9575   if (ShAmt0.getOpcode() == ISD::SUB) {
9576     Opc = X86ISD::SHRD;
9577     std::swap(Op0, Op1);
9578     std::swap(ShAmt0, ShAmt1);
9579   }
9580
9581   if (ShAmt1.getOpcode() == ISD::SUB) {
9582     SDValue Sum = ShAmt1.getOperand(0);
9583     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9584       if (SumC->getSExtValue() == 64 &&
9585           ShAmt1.getOperand(1) == ShAmt0)
9586         return DAG.getNode(Opc, DL, VT,
9587                            Op0, Op1,
9588                            DAG.getNode(ISD::TRUNCATE, DL,
9589                                        MVT::i8, ShAmt0));
9590     }
9591   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9592     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9593     if (ShAmt0C &&
9594         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == 64)
9595       return DAG.getNode(Opc, DL, VT,
9596                          N0.getOperand(0), N1.getOperand(0),
9597                          DAG.getNode(ISD::TRUNCATE, DL,
9598                                        MVT::i8, ShAmt0));
9599   }
9600
9601   return SDValue();
9602 }
9603
9604 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9605 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9606                                    const X86Subtarget *Subtarget) {
9607   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9608   // the FP state in cases where an emms may be missing.
9609   // A preferable solution to the general problem is to figure out the right
9610   // places to insert EMMS.  This qualifies as a quick hack.
9611
9612   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9613   StoreSDNode *St = cast<StoreSDNode>(N);
9614   EVT VT = St->getValue().getValueType();
9615   if (VT.getSizeInBits() != 64)
9616     return SDValue();
9617
9618   const Function *F = DAG.getMachineFunction().getFunction();
9619   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9620   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9621     && Subtarget->hasSSE2();
9622   if ((VT.isVector() ||
9623        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9624       isa<LoadSDNode>(St->getValue()) &&
9625       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9626       St->getChain().hasOneUse() && !St->isVolatile()) {
9627     SDNode* LdVal = St->getValue().getNode();
9628     LoadSDNode *Ld = 0;
9629     int TokenFactorIndex = -1;
9630     SmallVector<SDValue, 8> Ops;
9631     SDNode* ChainVal = St->getChain().getNode();
9632     // Must be a store of a load.  We currently handle two cases:  the load
9633     // is a direct child, and it's under an intervening TokenFactor.  It is
9634     // possible to dig deeper under nested TokenFactors.
9635     if (ChainVal == LdVal)
9636       Ld = cast<LoadSDNode>(St->getChain());
9637     else if (St->getValue().hasOneUse() &&
9638              ChainVal->getOpcode() == ISD::TokenFactor) {
9639       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9640         if (ChainVal->getOperand(i).getNode() == LdVal) {
9641           TokenFactorIndex = i;
9642           Ld = cast<LoadSDNode>(St->getValue());
9643         } else
9644           Ops.push_back(ChainVal->getOperand(i));
9645       }
9646     }
9647
9648     if (!Ld || !ISD::isNormalLoad(Ld))
9649       return SDValue();
9650
9651     // If this is not the MMX case, i.e. we are just turning i64 load/store
9652     // into f64 load/store, avoid the transformation if there are multiple
9653     // uses of the loaded value.
9654     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9655       return SDValue();
9656
9657     DebugLoc LdDL = Ld->getDebugLoc();
9658     DebugLoc StDL = N->getDebugLoc();
9659     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9660     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9661     // pair instead.
9662     if (Subtarget->is64Bit() || F64IsLegal) {
9663       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9664       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9665                                   Ld->getBasePtr(), Ld->getSrcValue(),
9666                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9667                                   Ld->isNonTemporal(), Ld->getAlignment());
9668       SDValue NewChain = NewLd.getValue(1);
9669       if (TokenFactorIndex != -1) {
9670         Ops.push_back(NewChain);
9671         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9672                                Ops.size());
9673       }
9674       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9675                           St->getSrcValue(), St->getSrcValueOffset(),
9676                           St->isVolatile(), St->isNonTemporal(),
9677                           St->getAlignment());
9678     }
9679
9680     // Otherwise, lower to two pairs of 32-bit loads / stores.
9681     SDValue LoAddr = Ld->getBasePtr();
9682     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9683                                  DAG.getConstant(4, MVT::i32));
9684
9685     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9686                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9687                                Ld->isVolatile(), Ld->isNonTemporal(),
9688                                Ld->getAlignment());
9689     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9690                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9691                                Ld->isVolatile(), Ld->isNonTemporal(),
9692                                MinAlign(Ld->getAlignment(), 4));
9693
9694     SDValue NewChain = LoLd.getValue(1);
9695     if (TokenFactorIndex != -1) {
9696       Ops.push_back(LoLd);
9697       Ops.push_back(HiLd);
9698       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9699                              Ops.size());
9700     }
9701
9702     LoAddr = St->getBasePtr();
9703     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9704                          DAG.getConstant(4, MVT::i32));
9705
9706     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9707                                 St->getSrcValue(), St->getSrcValueOffset(),
9708                                 St->isVolatile(), St->isNonTemporal(),
9709                                 St->getAlignment());
9710     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9711                                 St->getSrcValue(),
9712                                 St->getSrcValueOffset() + 4,
9713                                 St->isVolatile(),
9714                                 St->isNonTemporal(),
9715                                 MinAlign(St->getAlignment(), 4));
9716     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9717   }
9718   return SDValue();
9719 }
9720
9721 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9722 /// X86ISD::FXOR nodes.
9723 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9724   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9725   // F[X]OR(0.0, x) -> x
9726   // F[X]OR(x, 0.0) -> x
9727   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9728     if (C->getValueAPF().isPosZero())
9729       return N->getOperand(1);
9730   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9731     if (C->getValueAPF().isPosZero())
9732       return N->getOperand(0);
9733   return SDValue();
9734 }
9735
9736 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9737 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9738   // FAND(0.0, x) -> 0.0
9739   // FAND(x, 0.0) -> 0.0
9740   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9741     if (C->getValueAPF().isPosZero())
9742       return N->getOperand(0);
9743   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9744     if (C->getValueAPF().isPosZero())
9745       return N->getOperand(1);
9746   return SDValue();
9747 }
9748
9749 static SDValue PerformBTCombine(SDNode *N,
9750                                 SelectionDAG &DAG,
9751                                 TargetLowering::DAGCombinerInfo &DCI) {
9752   // BT ignores high bits in the bit index operand.
9753   SDValue Op1 = N->getOperand(1);
9754   if (Op1.hasOneUse()) {
9755     unsigned BitWidth = Op1.getValueSizeInBits();
9756     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9757     APInt KnownZero, KnownOne;
9758     TargetLowering::TargetLoweringOpt TLO(DAG);
9759     TargetLowering &TLI = DAG.getTargetLoweringInfo();
9760     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9761         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9762       DCI.CommitTargetLoweringOpt(TLO);
9763   }
9764   return SDValue();
9765 }
9766
9767 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9768   SDValue Op = N->getOperand(0);
9769   if (Op.getOpcode() == ISD::BIT_CONVERT)
9770     Op = Op.getOperand(0);
9771   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9772   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9773       VT.getVectorElementType().getSizeInBits() ==
9774       OpVT.getVectorElementType().getSizeInBits()) {
9775     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9776   }
9777   return SDValue();
9778 }
9779
9780 // On X86 and X86-64, atomic operations are lowered to locked instructions.
9781 // Locked instructions, in turn, have implicit fence semantics (all memory
9782 // operations are flushed before issuing the locked instruction, and the
9783 // are not buffered), so we can fold away the common pattern of
9784 // fence-atomic-fence.
9785 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
9786   SDValue atomic = N->getOperand(0);
9787   switch (atomic.getOpcode()) {
9788     case ISD::ATOMIC_CMP_SWAP:
9789     case ISD::ATOMIC_SWAP:
9790     case ISD::ATOMIC_LOAD_ADD:
9791     case ISD::ATOMIC_LOAD_SUB:
9792     case ISD::ATOMIC_LOAD_AND:
9793     case ISD::ATOMIC_LOAD_OR:
9794     case ISD::ATOMIC_LOAD_XOR:
9795     case ISD::ATOMIC_LOAD_NAND:
9796     case ISD::ATOMIC_LOAD_MIN:
9797     case ISD::ATOMIC_LOAD_MAX:
9798     case ISD::ATOMIC_LOAD_UMIN:
9799     case ISD::ATOMIC_LOAD_UMAX:
9800       break;
9801     default:
9802       return SDValue();
9803   }
9804
9805   SDValue fence = atomic.getOperand(0);
9806   if (fence.getOpcode() != ISD::MEMBARRIER)
9807     return SDValue();
9808
9809   switch (atomic.getOpcode()) {
9810     case ISD::ATOMIC_CMP_SWAP:
9811       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9812                                     atomic.getOperand(1), atomic.getOperand(2),
9813                                     atomic.getOperand(3));
9814     case ISD::ATOMIC_SWAP:
9815     case ISD::ATOMIC_LOAD_ADD:
9816     case ISD::ATOMIC_LOAD_SUB:
9817     case ISD::ATOMIC_LOAD_AND:
9818     case ISD::ATOMIC_LOAD_OR:
9819     case ISD::ATOMIC_LOAD_XOR:
9820     case ISD::ATOMIC_LOAD_NAND:
9821     case ISD::ATOMIC_LOAD_MIN:
9822     case ISD::ATOMIC_LOAD_MAX:
9823     case ISD::ATOMIC_LOAD_UMIN:
9824     case ISD::ATOMIC_LOAD_UMAX:
9825       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
9826                                     atomic.getOperand(1), atomic.getOperand(2));
9827     default:
9828       return SDValue();
9829   }
9830 }
9831
9832 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9833   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9834   //           (and (i32 x86isd::setcc_carry), 1)
9835   // This eliminates the zext. This transformation is necessary because
9836   // ISD::SETCC is always legalized to i8.
9837   DebugLoc dl = N->getDebugLoc();
9838   SDValue N0 = N->getOperand(0);
9839   EVT VT = N->getValueType(0);
9840   if (N0.getOpcode() == ISD::AND &&
9841       N0.hasOneUse() &&
9842       N0.getOperand(0).hasOneUse()) {
9843     SDValue N00 = N0.getOperand(0);
9844     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9845       return SDValue();
9846     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9847     if (!C || C->getZExtValue() != 1)
9848       return SDValue();
9849     return DAG.getNode(ISD::AND, dl, VT,
9850                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9851                                    N00.getOperand(0), N00.getOperand(1)),
9852                        DAG.getConstant(1, VT));
9853   }
9854
9855   return SDValue();
9856 }
9857
9858 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9859                                              DAGCombinerInfo &DCI) const {
9860   SelectionDAG &DAG = DCI.DAG;
9861   switch (N->getOpcode()) {
9862   default: break;
9863   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9864   case ISD::EXTRACT_VECTOR_ELT:
9865                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
9866   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9867   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9868   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9869   case ISD::SHL:
9870   case ISD::SRA:
9871   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9872   case ISD::OR:             return PerformOrCombine(N, DAG, Subtarget);
9873   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9874   case X86ISD::FXOR:
9875   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9876   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9877   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9878   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9879   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
9880   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9881   }
9882
9883   return SDValue();
9884 }
9885
9886 //===----------------------------------------------------------------------===//
9887 //                           X86 Inline Assembly Support
9888 //===----------------------------------------------------------------------===//
9889
9890 static bool LowerToBSwap(CallInst *CI) {
9891   // FIXME: this should verify that we are targetting a 486 or better.  If not,
9892   // we will turn this bswap into something that will be lowered to logical ops
9893   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
9894   // so don't worry about this.
9895
9896   // Verify this is a simple bswap.
9897   if (CI->getNumOperands() != 2 ||
9898       CI->getType() != CI->getOperand(1)->getType() ||
9899       !CI->getType()->isIntegerTy())
9900     return false;
9901
9902   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
9903   if (!Ty || Ty->getBitWidth() % 16 != 0)
9904     return false;
9905
9906   // Okay, we can do this xform, do so now.
9907   const Type *Tys[] = { Ty };
9908   Module *M = CI->getParent()->getParent()->getParent();
9909   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
9910
9911   Value *Op = CI->getOperand(1);
9912   Op = CallInst::Create(Int, Op, CI->getName(), CI);
9913
9914   CI->replaceAllUsesWith(Op);
9915   CI->eraseFromParent();
9916   return true;
9917 }
9918
9919 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
9920   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
9921   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
9922
9923   std::string AsmStr = IA->getAsmString();
9924
9925   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
9926   SmallVector<StringRef, 4> AsmPieces;
9927   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
9928
9929   switch (AsmPieces.size()) {
9930   default: return false;
9931   case 1:
9932     AsmStr = AsmPieces[0];
9933     AsmPieces.clear();
9934     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
9935
9936     // bswap $0
9937     if (AsmPieces.size() == 2 &&
9938         (AsmPieces[0] == "bswap" ||
9939          AsmPieces[0] == "bswapq" ||
9940          AsmPieces[0] == "bswapl") &&
9941         (AsmPieces[1] == "$0" ||
9942          AsmPieces[1] == "${0:q}")) {
9943       // No need to check constraints, nothing other than the equivalent of
9944       // "=r,0" would be valid here.
9945       return LowerToBSwap(CI);
9946     }
9947     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
9948     if (CI->getType()->isIntegerTy(16) &&
9949         AsmPieces.size() == 3 &&
9950         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
9951         AsmPieces[1] == "$$8," &&
9952         AsmPieces[2] == "${0:w}" &&
9953         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
9954       AsmPieces.clear();
9955       const std::string &Constraints = IA->getConstraintString();
9956       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
9957       std::sort(AsmPieces.begin(), AsmPieces.end());
9958       if (AsmPieces.size() == 4 &&
9959           AsmPieces[0] == "~{cc}" &&
9960           AsmPieces[1] == "~{dirflag}" &&
9961           AsmPieces[2] == "~{flags}" &&
9962           AsmPieces[3] == "~{fpsr}") {
9963         return LowerToBSwap(CI);
9964       }
9965     }
9966     break;
9967   case 3:
9968     if (CI->getType()->isIntegerTy(64) &&
9969         Constraints.size() >= 2 &&
9970         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9971         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9972       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9973       SmallVector<StringRef, 4> Words;
9974       SplitString(AsmPieces[0], Words, " \t");
9975       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9976         Words.clear();
9977         SplitString(AsmPieces[1], Words, " \t");
9978         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9979           Words.clear();
9980           SplitString(AsmPieces[2], Words, " \t,");
9981           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9982               Words[2] == "%edx") {
9983             return LowerToBSwap(CI);
9984           }
9985         }
9986       }
9987     }
9988     break;
9989   }
9990   return false;
9991 }
9992
9993
9994
9995 /// getConstraintType - Given a constraint letter, return the type of
9996 /// constraint it is for this target.
9997 X86TargetLowering::ConstraintType
9998 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9999   if (Constraint.size() == 1) {
10000     switch (Constraint[0]) {
10001     case 'A':
10002       return C_Register;
10003     case 'f':
10004     case 'r':
10005     case 'R':
10006     case 'l':
10007     case 'q':
10008     case 'Q':
10009     case 'x':
10010     case 'y':
10011     case 'Y':
10012       return C_RegisterClass;
10013     case 'e':
10014     case 'Z':
10015       return C_Other;
10016     default:
10017       break;
10018     }
10019   }
10020   return TargetLowering::getConstraintType(Constraint);
10021 }
10022
10023 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10024 /// with another that has more specific requirements based on the type of the
10025 /// corresponding operand.
10026 const char *X86TargetLowering::
10027 LowerXConstraint(EVT ConstraintVT) const {
10028   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10029   // 'f' like normal targets.
10030   if (ConstraintVT.isFloatingPoint()) {
10031     if (Subtarget->hasSSE2())
10032       return "Y";
10033     if (Subtarget->hasSSE1())
10034       return "x";
10035   }
10036
10037   return TargetLowering::LowerXConstraint(ConstraintVT);
10038 }
10039
10040 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10041 /// vector.  If it is invalid, don't add anything to Ops.
10042 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10043                                                      char Constraint,
10044                                                      bool hasMemory,
10045                                                      std::vector<SDValue>&Ops,
10046                                                      SelectionDAG &DAG) const {
10047   SDValue Result(0, 0);
10048
10049   switch (Constraint) {
10050   default: break;
10051   case 'I':
10052     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10053       if (C->getZExtValue() <= 31) {
10054         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10055         break;
10056       }
10057     }
10058     return;
10059   case 'J':
10060     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10061       if (C->getZExtValue() <= 63) {
10062         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10063         break;
10064       }
10065     }
10066     return;
10067   case 'K':
10068     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10069       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10070         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10071         break;
10072       }
10073     }
10074     return;
10075   case 'N':
10076     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10077       if (C->getZExtValue() <= 255) {
10078         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10079         break;
10080       }
10081     }
10082     return;
10083   case 'e': {
10084     // 32-bit signed value
10085     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10086       const ConstantInt *CI = C->getConstantIntValue();
10087       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10088                                   C->getSExtValue())) {
10089         // Widen to 64 bits here to get it sign extended.
10090         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10091         break;
10092       }
10093     // FIXME gcc accepts some relocatable values here too, but only in certain
10094     // memory models; it's complicated.
10095     }
10096     return;
10097   }
10098   case 'Z': {
10099     // 32-bit unsigned value
10100     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10101       const ConstantInt *CI = C->getConstantIntValue();
10102       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10103                                   C->getZExtValue())) {
10104         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10105         break;
10106       }
10107     }
10108     // FIXME gcc accepts some relocatable values here too, but only in certain
10109     // memory models; it's complicated.
10110     return;
10111   }
10112   case 'i': {
10113     // Literal immediates are always ok.
10114     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10115       // Widen to 64 bits here to get it sign extended.
10116       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10117       break;
10118     }
10119
10120     // If we are in non-pic codegen mode, we allow the address of a global (with
10121     // an optional displacement) to be used with 'i'.
10122     GlobalAddressSDNode *GA = 0;
10123     int64_t Offset = 0;
10124
10125     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10126     while (1) {
10127       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10128         Offset += GA->getOffset();
10129         break;
10130       } else if (Op.getOpcode() == ISD::ADD) {
10131         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10132           Offset += C->getZExtValue();
10133           Op = Op.getOperand(0);
10134           continue;
10135         }
10136       } else if (Op.getOpcode() == ISD::SUB) {
10137         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10138           Offset += -C->getZExtValue();
10139           Op = Op.getOperand(0);
10140           continue;
10141         }
10142       }
10143
10144       // Otherwise, this isn't something we can handle, reject it.
10145       return;
10146     }
10147
10148     GlobalValue *GV = GA->getGlobal();
10149     // If we require an extra load to get this address, as in PIC mode, we
10150     // can't accept it.
10151     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10152                                                         getTargetMachine())))
10153       return;
10154
10155     if (hasMemory)
10156       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
10157     else
10158       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
10159     Result = Op;
10160     break;
10161   }
10162   }
10163
10164   if (Result.getNode()) {
10165     Ops.push_back(Result);
10166     return;
10167   }
10168   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
10169                                                       Ops, DAG);
10170 }
10171
10172 std::vector<unsigned> X86TargetLowering::
10173 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10174                                   EVT VT) const {
10175   if (Constraint.size() == 1) {
10176     // FIXME: not handling fp-stack yet!
10177     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10178     default: break;  // Unknown constraint letter
10179     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10180       if (Subtarget->is64Bit()) {
10181         if (VT == MVT::i32)
10182           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10183                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10184                                        X86::R10D,X86::R11D,X86::R12D,
10185                                        X86::R13D,X86::R14D,X86::R15D,
10186                                        X86::EBP, X86::ESP, 0);
10187         else if (VT == MVT::i16)
10188           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10189                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10190                                        X86::R10W,X86::R11W,X86::R12W,
10191                                        X86::R13W,X86::R14W,X86::R15W,
10192                                        X86::BP,  X86::SP, 0);
10193         else if (VT == MVT::i8)
10194           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10195                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10196                                        X86::R10B,X86::R11B,X86::R12B,
10197                                        X86::R13B,X86::R14B,X86::R15B,
10198                                        X86::BPL, X86::SPL, 0);
10199
10200         else if (VT == MVT::i64)
10201           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10202                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10203                                        X86::R10, X86::R11, X86::R12,
10204                                        X86::R13, X86::R14, X86::R15,
10205                                        X86::RBP, X86::RSP, 0);
10206
10207         break;
10208       }
10209       // 32-bit fallthrough
10210     case 'Q':   // Q_REGS
10211       if (VT == MVT::i32)
10212         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10213       else if (VT == MVT::i16)
10214         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10215       else if (VT == MVT::i8)
10216         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10217       else if (VT == MVT::i64)
10218         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10219       break;
10220     }
10221   }
10222
10223   return std::vector<unsigned>();
10224 }
10225
10226 std::pair<unsigned, const TargetRegisterClass*>
10227 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10228                                                 EVT VT) const {
10229   // First, see if this is a constraint that directly corresponds to an LLVM
10230   // register class.
10231   if (Constraint.size() == 1) {
10232     // GCC Constraint Letters
10233     switch (Constraint[0]) {
10234     default: break;
10235     case 'r':   // GENERAL_REGS
10236     case 'l':   // INDEX_REGS
10237       if (VT == MVT::i8)
10238         return std::make_pair(0U, X86::GR8RegisterClass);
10239       if (VT == MVT::i16)
10240         return std::make_pair(0U, X86::GR16RegisterClass);
10241       if (VT == MVT::i32 || !Subtarget->is64Bit())
10242         return std::make_pair(0U, X86::GR32RegisterClass);
10243       return std::make_pair(0U, X86::GR64RegisterClass);
10244     case 'R':   // LEGACY_REGS
10245       if (VT == MVT::i8)
10246         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10247       if (VT == MVT::i16)
10248         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10249       if (VT == MVT::i32 || !Subtarget->is64Bit())
10250         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10251       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10252     case 'f':  // FP Stack registers.
10253       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10254       // value to the correct fpstack register class.
10255       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10256         return std::make_pair(0U, X86::RFP32RegisterClass);
10257       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10258         return std::make_pair(0U, X86::RFP64RegisterClass);
10259       return std::make_pair(0U, X86::RFP80RegisterClass);
10260     case 'y':   // MMX_REGS if MMX allowed.
10261       if (!Subtarget->hasMMX()) break;
10262       return std::make_pair(0U, X86::VR64RegisterClass);
10263     case 'Y':   // SSE_REGS if SSE2 allowed
10264       if (!Subtarget->hasSSE2()) break;
10265       // FALL THROUGH.
10266     case 'x':   // SSE_REGS if SSE1 allowed
10267       if (!Subtarget->hasSSE1()) break;
10268
10269       switch (VT.getSimpleVT().SimpleTy) {
10270       default: break;
10271       // Scalar SSE types.
10272       case MVT::f32:
10273       case MVT::i32:
10274         return std::make_pair(0U, X86::FR32RegisterClass);
10275       case MVT::f64:
10276       case MVT::i64:
10277         return std::make_pair(0U, X86::FR64RegisterClass);
10278       // Vector types.
10279       case MVT::v16i8:
10280       case MVT::v8i16:
10281       case MVT::v4i32:
10282       case MVT::v2i64:
10283       case MVT::v4f32:
10284       case MVT::v2f64:
10285         return std::make_pair(0U, X86::VR128RegisterClass);
10286       }
10287       break;
10288     }
10289   }
10290
10291   // Use the default implementation in TargetLowering to convert the register
10292   // constraint into a member of a register class.
10293   std::pair<unsigned, const TargetRegisterClass*> Res;
10294   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10295
10296   // Not found as a standard register?
10297   if (Res.second == 0) {
10298     // Map st(0) -> st(7) -> ST0
10299     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10300         tolower(Constraint[1]) == 's' &&
10301         tolower(Constraint[2]) == 't' &&
10302         Constraint[3] == '(' &&
10303         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10304         Constraint[5] == ')' &&
10305         Constraint[6] == '}') {
10306
10307       Res.first = X86::ST0+Constraint[4]-'0';
10308       Res.second = X86::RFP80RegisterClass;
10309       return Res;
10310     }
10311
10312     // GCC allows "st(0)" to be called just plain "st".
10313     if (StringRef("{st}").equals_lower(Constraint)) {
10314       Res.first = X86::ST0;
10315       Res.second = X86::RFP80RegisterClass;
10316       return Res;
10317     }
10318
10319     // flags -> EFLAGS
10320     if (StringRef("{flags}").equals_lower(Constraint)) {
10321       Res.first = X86::EFLAGS;
10322       Res.second = X86::CCRRegisterClass;
10323       return Res;
10324     }
10325
10326     // 'A' means EAX + EDX.
10327     if (Constraint == "A") {
10328       Res.first = X86::EAX;
10329       Res.second = X86::GR32_ADRegisterClass;
10330       return Res;
10331     }
10332     return Res;
10333   }
10334
10335   // Otherwise, check to see if this is a register class of the wrong value
10336   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10337   // turn into {ax},{dx}.
10338   if (Res.second->hasType(VT))
10339     return Res;   // Correct type already, nothing to do.
10340
10341   // All of the single-register GCC register classes map their values onto
10342   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10343   // really want an 8-bit or 32-bit register, map to the appropriate register
10344   // class and return the appropriate register.
10345   if (Res.second == X86::GR16RegisterClass) {
10346     if (VT == MVT::i8) {
10347       unsigned DestReg = 0;
10348       switch (Res.first) {
10349       default: break;
10350       case X86::AX: DestReg = X86::AL; break;
10351       case X86::DX: DestReg = X86::DL; break;
10352       case X86::CX: DestReg = X86::CL; break;
10353       case X86::BX: DestReg = X86::BL; break;
10354       }
10355       if (DestReg) {
10356         Res.first = DestReg;
10357         Res.second = X86::GR8RegisterClass;
10358       }
10359     } else if (VT == MVT::i32) {
10360       unsigned DestReg = 0;
10361       switch (Res.first) {
10362       default: break;
10363       case X86::AX: DestReg = X86::EAX; break;
10364       case X86::DX: DestReg = X86::EDX; break;
10365       case X86::CX: DestReg = X86::ECX; break;
10366       case X86::BX: DestReg = X86::EBX; break;
10367       case X86::SI: DestReg = X86::ESI; break;
10368       case X86::DI: DestReg = X86::EDI; break;
10369       case X86::BP: DestReg = X86::EBP; break;
10370       case X86::SP: DestReg = X86::ESP; break;
10371       }
10372       if (DestReg) {
10373         Res.first = DestReg;
10374         Res.second = X86::GR32RegisterClass;
10375       }
10376     } else if (VT == MVT::i64) {
10377       unsigned DestReg = 0;
10378       switch (Res.first) {
10379       default: break;
10380       case X86::AX: DestReg = X86::RAX; break;
10381       case X86::DX: DestReg = X86::RDX; break;
10382       case X86::CX: DestReg = X86::RCX; break;
10383       case X86::BX: DestReg = X86::RBX; break;
10384       case X86::SI: DestReg = X86::RSI; break;
10385       case X86::DI: DestReg = X86::RDI; break;
10386       case X86::BP: DestReg = X86::RBP; break;
10387       case X86::SP: DestReg = X86::RSP; break;
10388       }
10389       if (DestReg) {
10390         Res.first = DestReg;
10391         Res.second = X86::GR64RegisterClass;
10392       }
10393     }
10394   } else if (Res.second == X86::FR32RegisterClass ||
10395              Res.second == X86::FR64RegisterClass ||
10396              Res.second == X86::VR128RegisterClass) {
10397     // Handle references to XMM physical registers that got mapped into the
10398     // wrong class.  This can happen with constraints like {xmm0} where the
10399     // target independent register mapper will just pick the first match it can
10400     // find, ignoring the required type.
10401     if (VT == MVT::f32)
10402       Res.second = X86::FR32RegisterClass;
10403     else if (VT == MVT::f64)
10404       Res.second = X86::FR64RegisterClass;
10405     else if (X86::VR128RegisterClass->hasType(VT))
10406       Res.second = X86::VR128RegisterClass;
10407   }
10408
10409   return Res;
10410 }