lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86ShuffleDecode.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCExpr.h"
  41 #include "llvm/MC/MCSymbol.h"
  42 #include "llvm/ADT/BitVector.h"
  43 #include "llvm/ADT/SmallSet.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/ADT/StringExtras.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/Dwarf.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 using namespace llvm;
  54 using namespace dwarf;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57
  58 static cl::opt<bool>
  59 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  60
  61 // Forward declarations.
  62 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  63                        SDValue V2);
  64
  65 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  66
  67   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  68
  69   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  70     if (is64Bit) return new X8664_MachoTargetObjectFile();
  71     return new TargetLoweringObjectFileMachO();
  72   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  73     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  76     return new TargetLoweringObjectFileCOFF();
  77   }
  78   llvm_unreachable("unknown subtarget type");
  79 }
  80
  81 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  82   : TargetLowering(TM, createTLOF(TM)) {
  83   Subtarget = &TM.getSubtarget<X86Subtarget>();
  84   X86ScalarSSEf64 = Subtarget->hasSSE2();
  85   X86ScalarSSEf32 = Subtarget->hasSSE1();
  86   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  87
  88   RegInfo = TM.getRegisterInfo();
  89   TD = getTargetData();
  90
  91   // Set up the TargetLowering object.
  92
  93   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  94   setShiftAmountType(MVT::i8);
  95   setBooleanContents(ZeroOrOneBooleanContent);
  96   setSchedulingPreference(Sched::RegPressure);
  97   setStackPointerRegisterToSaveRestore(X86StackPtr);
  98
  99   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygwin()) {
 100     // Setup Windows compiler runtime calls.
 101     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 102     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 103   }
 104
 105   if (Subtarget->isTargetDarwin()) {
 106     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 107     setUseUnderscoreSetJmp(false);
 108     setUseUnderscoreLongJmp(false);
 109   } else if (Subtarget->isTargetMingw()) {
 110     // MS runtime is weird: it exports _setjmp, but longjmp!
 111     setUseUnderscoreSetJmp(true);
 112     setUseUnderscoreLongJmp(false);
 113   } else {
 114     setUseUnderscoreSetJmp(true);
 115     setUseUnderscoreLongJmp(true);
 116   }
 117
 118   // Set up the register classes.
 119   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 120   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 121   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 122   if (Subtarget->is64Bit())
 123     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 124
 125   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 126
 127   // We don't accept any truncstore of integer registers.
 128   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 129   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 130   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 131   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 132   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 133   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 134
 135   // SETOEQ and SETUNE require checking two conditions.
 136   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 137   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 138   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 139   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 140   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 141   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 142
 143   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 144   // operation.
 145   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 146   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 147   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 148
 149   if (Subtarget->is64Bit()) {
 150     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 151     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 152   } else if (!UseSoftFloat) {
 153     // We have an algorithm for SSE2->double, and we turn this into a
 154     // 64-bit FILD followed by conditional FADD for other targets.
 155     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 156     // We have an algorithm for SSE2, and we turn this into a 64-bit
 157     // FILD for other targets.
 158     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 159   }
 160
 161   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 162   // this operation.
 163   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 164   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 165
 166   if (!UseSoftFloat) {
 167     // SSE has no i16 to fp conversion, only i32
 168     if (X86ScalarSSEf32) {
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 170       // f32 and f64 cases are Legal, f80 case is not
 171       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 172     } else {
 173       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 174       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 175     }
 176   } else {
 177     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 178     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 179   }
 180
 181   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 182   // are Legal, f80 is custom lowered.
 183   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 184   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 185
 186   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 187   // this operation.
 188   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 189   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 190
 191   if (X86ScalarSSEf32) {
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 193     // f32 and f64 cases are Legal, f80 case is not
 194     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 195   } else {
 196     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 197     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 198   }
 199
 200   // Handle FP_TO_UINT by promoting the destination to a larger signed
 201   // conversion.
 202   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 203   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 204   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 205
 206   if (Subtarget->is64Bit()) {
 207     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 208     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 209   } else if (!UseSoftFloat) {
 210     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 211       // Expand FP_TO_UINT into a select.
 212       // FIXME: We would like to use a Custom expander here eventually to do
 213       // the optimal thing for SSE vs. the default expansion in the legalizer.
 214       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 215     else
 216       // With SSE3 we can use fisttpll to convert to a signed i64; without
 217       // SSE, we're stuck with a fistpll.
 218       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 219   }
 220
 221   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 222   if (!X86ScalarSSEf64) {
 223     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 224     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 225     if (Subtarget->is64Bit()) {
 226       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 227       // Without SSE, i64->f64 goes through memory.
 228       setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 229     }
 230   }
 231
 232   // Scalar integer divide and remainder are lowered to use operations that
 233   // produce two results, to match the available instructions. This exposes
 234   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 235   // into a single instruction.
 236   //
 237   // Scalar integer multiply-high is also lowered to use two-result
 238   // operations, to match the available instructions. However, plain multiply
 239   // (low) operations are left as Legal, as there are single-result
 240   // instructions for this in x86. Using the two-result multiply instructions
 241   // when both high and low results are needed must be arranged by dagcombine.
 242   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 243   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 244   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 245   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 246   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 247   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 248   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 249   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 250   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 251   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 252   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 253   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 254   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 255   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 256   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 257   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 258   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 259   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 260   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 261   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 262   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 263   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 264   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 265   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 266
 267   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 268   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 269   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 270   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 271   if (Subtarget->is64Bit())
 272     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 274   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 275   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 276   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 278   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 279   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 280   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 281
 282   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 283   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 284   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 285   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 286   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 287   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 288   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 289   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 290   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 291   if (Subtarget->is64Bit()) {
 292     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 293     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 294     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 295   }
 296
 297   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 298   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 299
 300   // These should be promoted to a larger select which is supported.
 301   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 302   // X86 wants to expand cmov itself.
 303   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 304   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 307   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 308   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 311   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 312   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 313   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 314   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 315   if (Subtarget->is64Bit()) {
 316     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 317     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 318   }
 319   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 320
 321   // Darwin ABI issue.
 322   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 323   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 324   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 325   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 326   if (Subtarget->is64Bit())
 327     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 328   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 329   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 330   if (Subtarget->is64Bit()) {
 331     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 332     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 333     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 334     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 335     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 336   }
 337   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 338   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 339   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 340   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 341   if (Subtarget->is64Bit()) {
 342     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 343     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 344     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 345   }
 346
 347   if (Subtarget->hasSSE1())
 348     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 349
 350   // We may not have a libcall for MEMBARRIER so we should lower this.
 351   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 352
 353   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 354   // Locked instructions, in turn, have implicit fence semantics (all memory
 355   // operations are flushed before issuing the locked instruction, and they
 356   // are not buffered), so we can fold away the common pattern of
 357   // fence-atomic-fence.
 358   setShouldFoldAtomicFences(true);
 359
 360   // Expand certain atomics
 361   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 362   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 363   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 364   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 365
 366   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 367   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 368   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 369   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 370
 371   if (!Subtarget->is64Bit()) {
 372     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 375     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 376     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 377     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 378     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 379   }
 380
 381   // FIXME - use subtarget debug flags
 382   if (!Subtarget->isTargetDarwin() &&
 383       !Subtarget->isTargetELF() &&
 384       !Subtarget->isTargetCygMing()) {
 385     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 386   }
 387
 388   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 389   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 390   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 391   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 392   if (Subtarget->is64Bit()) {
 393     setExceptionPointerRegister(X86::RAX);
 394     setExceptionSelectorRegister(X86::RDX);
 395   } else {
 396     setExceptionPointerRegister(X86::EAX);
 397     setExceptionSelectorRegister(X86::EDX);
 398   }
 399   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 400   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 401
 402   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 403
 404   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 405
 406   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 407   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 408   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 409   if (Subtarget->is64Bit()) {
 410     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 411     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 412   } else {
 413     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 414     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 415   }
 416
 417   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 418   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 419   if (Subtarget->is64Bit())
 420     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 421   if (Subtarget->isTargetCygMing())
 422     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 423   else
 424     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 425
 426   if (!UseSoftFloat && X86ScalarSSEf64) {
 427     // f32 and f64 use SSE.
 428     // Set up the FP register classes.
 429     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 430     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 431
 432     // Use ANDPD to simulate FABS.
 433     setOperationAction(ISD::FABS , MVT::f64, Custom);
 434     setOperationAction(ISD::FABS , MVT::f32, Custom);
 435
 436     // Use XORP to simulate FNEG.
 437     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 438     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 439
 440     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 441     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 442     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 443
 444     // We don't support sin/cos/fmod
 445     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 446     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 447     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 448     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 449
 450     // Expand FP immediates into loads from the stack, except for the special
 451     // cases we handle.
 452     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 453     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 454   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 455     // Use SSE for f32, x87 for f64.
 456     // Set up the FP register classes.
 457     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 458     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 459
 460     // Use ANDPS to simulate FABS.
 461     setOperationAction(ISD::FABS , MVT::f32, Custom);
 462
 463     // Use XORP to simulate FNEG.
 464     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 465
 466     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 467
 468     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 469     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 470     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 471
 472     // We don't support sin/cos/fmod
 473     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 474     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 475
 476     // Special cases we handle for FP constants.
 477     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 478     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 479     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 480     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 481     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 482
 483     if (!UnsafeFPMath) {
 484       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 485       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 486     }
 487   } else if (!UseSoftFloat) {
 488     // f32 and f64 in x87.
 489     // Set up the FP register classes.
 490     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 491     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 492
 493     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 494     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 495     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 496     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 497
 498     if (!UnsafeFPMath) {
 499       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 500       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 501     }
 502     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 503     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 504     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 505     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 506     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 507     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 508     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 509     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 510   }
 511
 512   // Long double always uses X87.
 513   if (!UseSoftFloat) {
 514     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 515     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 516     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 517     {
 518       bool ignored;
 519       APFloat TmpFlt(+0.0);
 520       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 521                      &ignored);
 522       addLegalFPImmediate(TmpFlt);  // FLD0
 523       TmpFlt.changeSign();
 524       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 525       APFloat TmpFlt2(+1.0);
 526       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 527                       &ignored);
 528       addLegalFPImmediate(TmpFlt2);  // FLD1
 529       TmpFlt2.changeSign();
 530       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 531     }
 532
 533     if (!UnsafeFPMath) {
 534       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 535       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 536     }
 537   }
 538
 539   // Always use a library call for pow.
 540   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 541   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 542   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 543
 544   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 545   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 546   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 547   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 548   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 549
 550   // First set operation action for all vector types to either promote
 551   // (for widening) or expand (for scalarization). Then we will selectively
 552   // turn on ones that can be effectively codegen'd.
 553   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 554        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 555     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 570     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 571     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 604     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 605     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 606     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 607     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 608     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 609          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 610       setTruncStoreAction((MVT::SimpleValueType)VT,
 611                           (MVT::SimpleValueType)InnerVT, Expand);
 612     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 613     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 614     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 615   }
 616
 617   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 618   // with -msoft-float, disable use of MMX as well.
 619   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 620     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass, false);
 621     // No operations on x86mmx supported, everything uses intrinsics.
 622   }
 623
 624   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 625   // into smaller operations.
 626   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 627   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 628   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 629   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 630   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 631   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 632   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 633   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 634   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 635   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 636   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 637   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 638   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 639   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 640   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 641   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 642   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 643   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 644   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 645   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 646   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 647   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 648   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 649   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 650   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 651   setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Expand);
 652   setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Expand);
 653   setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Expand);
 654   setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Expand);
 655
 656   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 657     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 658
 659     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 660     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 661     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 662     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 663     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 664     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 665     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 666     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 667     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 668     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 669     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 670     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 671   }
 672
 673   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 674     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 675
 676     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 677     // registers cannot be used even for integer operations.
 678     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 679     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 680     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 681     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 682
 683     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 684     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 685     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 686     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 687     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 688     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 689     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 690     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 691     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 692     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 693     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 694     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 695     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 696     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 697     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 698     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 699
 700     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 701     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 702     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 703     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 704
 705     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 706     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 707     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 708     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 709     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 710
 711     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 712     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 713     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 714     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 715     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 716
 717     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 718     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 719       EVT VT = (MVT::SimpleValueType)i;
 720       // Do not attempt to custom lower non-power-of-2 vectors
 721       if (!isPowerOf2_32(VT.getVectorNumElements()))
 722         continue;
 723       // Do not attempt to custom lower non-128-bit vectors
 724       if (!VT.is128BitVector())
 725         continue;
 726       setOperationAction(ISD::BUILD_VECTOR,
 727                          VT.getSimpleVT().SimpleTy, Custom);
 728       setOperationAction(ISD::VECTOR_SHUFFLE,
 729                          VT.getSimpleVT().SimpleTy, Custom);
 730       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 731                          VT.getSimpleVT().SimpleTy, Custom);
 732     }
 733
 734     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 735     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 736     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 737     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 738     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 739     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 740
 741     if (Subtarget->is64Bit()) {
 742       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 743       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 744     }
 745
 746     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 747     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 748       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 749       EVT VT = SVT;
 750
 751       // Do not attempt to promote non-128-bit vectors
 752       if (!VT.is128BitVector())
 753         continue;
 754
 755       setOperationAction(ISD::AND,    SVT, Promote);
 756       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 757       setOperationAction(ISD::OR,     SVT, Promote);
 758       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 759       setOperationAction(ISD::XOR,    SVT, Promote);
 760       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 761       setOperationAction(ISD::LOAD,   SVT, Promote);
 762       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 763       setOperationAction(ISD::SELECT, SVT, Promote);
 764       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 765     }
 766
 767     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 768
 769     // Custom lower v2i64 and v2f64 selects.
 770     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 771     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 772     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 773     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 774
 775     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 776     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 777   }
 778
 779   if (Subtarget->hasSSE41()) {
 780     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 781     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 782     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 783     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 784     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 785     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 786     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 787     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 788     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 789     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 790
 791     // FIXME: Do we need to handle scalar-to-vector here?
 792     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 793
 794     // Can turn SHL into an integer multiply.
 795     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 796     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 797
 798     // i8 and i16 vectors are custom , because the source register and source
 799     // source memory operand types are not the same width.  f32 vectors are
 800     // custom since the immediate controlling the insert encodes additional
 801     // information.
 802     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 803     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 804     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 805     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 806
 807     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 808     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 809     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 810     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 811
 812     if (Subtarget->is64Bit()) {
 813       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 814       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 815     }
 816   }
 817
 818   if (Subtarget->hasSSE42()) {
 819     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 820   }
 821
 822   if (!UseSoftFloat && Subtarget->hasAVX()) {
 823     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 824     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 825     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 826     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 827     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 828
 829     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 830     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 831     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 832     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 833     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 834     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 835     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 836     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 837     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 838     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 839     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 840     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 841     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 842     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 843     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 844
 845     // Operations to consider commented out -v16i16 v32i8
 846     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 847     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 848     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 849     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 850     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 851     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 852     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 853     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 854     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 855     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 856     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 857     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 858     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 859     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 860
 861     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 862     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 863     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 864     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 865
 866     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 867     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 868     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 869     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 870     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 871
 872     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 873     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 874     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 875     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 876     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 877     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 878
 879 #if 0
 880     // Not sure we want to do this since there are no 256-bit integer
 881     // operations in AVX
 882
 883     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 884     // This includes 256-bit vectors
 885     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 886       EVT VT = (MVT::SimpleValueType)i;
 887
 888       // Do not attempt to custom lower non-power-of-2 vectors
 889       if (!isPowerOf2_32(VT.getVectorNumElements()))
 890         continue;
 891
 892       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 893       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 894       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 895     }
 896
 897     if (Subtarget->is64Bit()) {
 898       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 899       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 900     }
 901 #endif
 902
 903 #if 0
 904     // Not sure we want to do this since there are no 256-bit integer
 905     // operations in AVX
 906
 907     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 908     // Including 256-bit vectors
 909     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 910       EVT VT = (MVT::SimpleValueType)i;
 911
 912       if (!VT.is256BitVector()) {
 913         continue;
 914       }
 915       setOperationAction(ISD::AND,    VT, Promote);
 916       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 917       setOperationAction(ISD::OR,     VT, Promote);
 918       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 919       setOperationAction(ISD::XOR,    VT, Promote);
 920       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 921       setOperationAction(ISD::LOAD,   VT, Promote);
 922       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 923       setOperationAction(ISD::SELECT, VT, Promote);
 924       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 925     }
 926
 927     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 928 #endif
 929   }
 930
 931   // We want to custom lower some of our intrinsics.
 932   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 933
 934   // Add/Sub/Mul with overflow operations are custom lowered.
 935   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 936   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 937   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 938   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 939   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 940
 941   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 942   // handle type legalization for these operations here.
 943   //
 944   // FIXME: We really should do custom legalization for addition and
 945   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 946   // than generic legalization for 64-bit multiplication-with-overflow, though.
 947   if (Subtarget->is64Bit()) {
 948     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 949     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 950     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 951     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 952     setOperationAction(ISD::SMULO, MVT::i64, Custom);
 953   }
 954
 955   if (!Subtarget->is64Bit()) {
 956     // These libcalls are not available in 32-bit.
 957     setLibcallName(RTLIB::SHL_I128, 0);
 958     setLibcallName(RTLIB::SRL_I128, 0);
 959     setLibcallName(RTLIB::SRA_I128, 0);
 960   }
 961
 962   // We have target-specific dag combine patterns for the following nodes:
 963   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 964   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
 965   setTargetDAGCombine(ISD::BUILD_VECTOR);
 966   setTargetDAGCombine(ISD::SELECT);
 967   setTargetDAGCombine(ISD::SHL);
 968   setTargetDAGCombine(ISD::SRA);
 969   setTargetDAGCombine(ISD::SRL);
 970   setTargetDAGCombine(ISD::OR);
 971   setTargetDAGCombine(ISD::STORE);
 972   setTargetDAGCombine(ISD::ZERO_EXTEND);
 973   if (Subtarget->is64Bit())
 974     setTargetDAGCombine(ISD::MUL);
 975
 976   computeRegisterProperties();
 977
 978   // FIXME: These should be based on subtarget info. Plus, the values should
 979   // be smaller when we are in optimizing for size mode.
 980   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 981   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
 982   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 983   setPrefLoopAlignment(16);
 984   benefitFromCodePlacementOpt = true;
 985 }
 986
 987
 988 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
 989   return MVT::i8;
 990 }
 991
 992
 993 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 994 /// the desired ByVal argument alignment.
 995 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 996   if (MaxAlign == 16)
 997     return;
 998   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 999     if (VTy->getBitWidth() == 128)
1000       MaxAlign = 16;
1001   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1002     unsigned EltAlign = 0;
1003     getMaxByValAlign(ATy->getElementType(), EltAlign);
1004     if (EltAlign > MaxAlign)
1005       MaxAlign = EltAlign;
1006   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1007     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1008       unsigned EltAlign = 0;
1009       getMaxByValAlign(STy->getElementType(i), EltAlign);
1010       if (EltAlign > MaxAlign)
1011         MaxAlign = EltAlign;
1012       if (MaxAlign == 16)
1013         break;
1014     }
1015   }
1016   return;
1017 }
1018
1019 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1020 /// function arguments in the caller parameter area. For X86, aggregates
1021 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1022 /// are at 4-byte boundaries.
1023 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1024   if (Subtarget->is64Bit()) {
1025     // Max of 8 and alignment of type.
1026     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1027     if (TyAlign > 8)
1028       return TyAlign;
1029     return 8;
1030   }
1031
1032   unsigned Align = 4;
1033   if (Subtarget->hasSSE1())
1034     getMaxByValAlign(Ty, Align);
1035   return Align;
1036 }
1037
1038 /// getOptimalMemOpType - Returns the target specific optimal type for load
1039 /// and store operations as a result of memset, memcpy, and memmove
1040 /// lowering. If DstAlign is zero that means it's safe to destination
1041 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1042 /// means there isn't a need to check it against alignment requirement,
1043 /// probably because the source does not need to be loaded. If
1044 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1045 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1046 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1047 /// constant so it does not need to be loaded.
1048 /// It returns EVT::Other if the type should be determined using generic
1049 /// target-independent logic.
1050 EVT
1051 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1052                                        unsigned DstAlign, unsigned SrcAlign,
1053                                        bool NonScalarIntSafe,
1054                                        bool MemcpyStrSrc,
1055                                        MachineFunction &MF) const {
1056   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1057   // linux.  This is because the stack realignment code can't handle certain
1058   // cases like PR2962.  This should be removed when PR2962 is fixed.
1059   const Function *F = MF.getFunction();
1060   if (NonScalarIntSafe &&
1061       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1062     if (Size >= 16 &&
1063         (Subtarget->isUnalignedMemAccessFast() ||
1064          ((DstAlign == 0 || DstAlign >= 16) &&
1065           (SrcAlign == 0 || SrcAlign >= 16))) &&
1066         Subtarget->getStackAlignment() >= 16) {
1067       if (Subtarget->hasSSE2())
1068         return MVT::v4i32;
1069       if (Subtarget->hasSSE1())
1070         return MVT::v4f32;
1071     } else if (!MemcpyStrSrc && Size >= 8 &&
1072                !Subtarget->is64Bit() &&
1073                Subtarget->getStackAlignment() >= 8 &&
1074                Subtarget->hasSSE2()) {
1075       // Do not use f64 to lower memcpy if source is string constant. It's
1076       // better to use i32 to avoid the loads.
1077       return MVT::f64;
1078     }
1079   }
1080   if (Subtarget->is64Bit() && Size >= 8)
1081     return MVT::i64;
1082   return MVT::i32;
1083 }
1084
1085 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1086 /// current function.  The returned value is a member of the
1087 /// MachineJumpTableInfo::JTEntryKind enum.
1088 unsigned X86TargetLowering::getJumpTableEncoding() const {
1089   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1090   // symbol.
1091   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1092       Subtarget->isPICStyleGOT())
1093     return MachineJumpTableInfo::EK_Custom32;
1094
1095   // Otherwise, use the normal jump table encoding heuristics.
1096   return TargetLowering::getJumpTableEncoding();
1097 }
1098
1099 /// getPICBaseSymbol - Return the X86-32 PIC base.
1100 MCSymbol *
1101 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1102                                     MCContext &Ctx) const {
1103   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1104   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1105                                Twine(MF->getFunctionNumber())+"$pb");
1106 }
1107
1108
1109 const MCExpr *
1110 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1111                                              const MachineBasicBlock *MBB,
1112                                              unsigned uid,MCContext &Ctx) const{
1113   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1114          Subtarget->isPICStyleGOT());
1115   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1116   // entries.
1117   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1118                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1119 }
1120
1121 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1122 /// jumptable.
1123 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1124                                                     SelectionDAG &DAG) const {
1125   if (!Subtarget->is64Bit())
1126     // This doesn't have DebugLoc associated with it, but is not really the
1127     // same as a Register.
1128     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1129   return Table;
1130 }
1131
1132 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1133 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1134 /// MCExpr.
1135 const MCExpr *X86TargetLowering::
1136 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1137                              MCContext &Ctx) const {
1138   // X86-64 uses RIP relative addressing based on the jump table label.
1139   if (Subtarget->isPICStyleRIPRel())
1140     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1141
1142   // Otherwise, the reference is relative to the PIC base.
1143   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1144 }
1145
1146 /// getFunctionAlignment - Return the Log2 alignment of this function.
1147 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1148   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1149 }
1150
1151 std::pair<const TargetRegisterClass*, uint8_t>
1152 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1153   const TargetRegisterClass *RRC = 0;
1154   uint8_t Cost = 1;
1155   switch (VT.getSimpleVT().SimpleTy) {
1156   default:
1157     return TargetLowering::findRepresentativeClass(VT);
1158   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1159     RRC = (Subtarget->is64Bit()
1160            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1161     break;
1162   case MVT::x86mmx:
1163     RRC = X86::VR64RegisterClass;
1164     break;
1165   case MVT::f32: case MVT::f64:
1166   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1167   case MVT::v4f32: case MVT::v2f64:
1168   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1169   case MVT::v4f64:
1170     RRC = X86::VR128RegisterClass;
1171     break;
1172   }
1173   return std::make_pair(RRC, Cost);
1174 }
1175
1176 unsigned
1177 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1178                                        MachineFunction &MF) const {
1179   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1180   switch (RC->getID()) {
1181   default:
1182     return 0;
1183   case X86::GR32RegClassID:
1184     return 4 - FPDiff;
1185   case X86::GR64RegClassID:
1186     return 8 - FPDiff;
1187   case X86::VR128RegClassID:
1188     return Subtarget->is64Bit() ? 10 : 4;
1189   case X86::VR64RegClassID:
1190     return 4;
1191   }
1192 }
1193
1194 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1195                                                unsigned &Offset) const {
1196   if (!Subtarget->isTargetLinux())
1197     return false;
1198
1199   if (Subtarget->is64Bit()) {
1200     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1201     Offset = 0x28;
1202     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1203       AddressSpace = 256;
1204     else
1205       AddressSpace = 257;
1206   } else {
1207     // %gs:0x14 on i386
1208     Offset = 0x14;
1209     AddressSpace = 256;
1210   }
1211   return true;
1212 }
1213
1214
1215 //===----------------------------------------------------------------------===//
1216 //               Return Value Calling Convention Implementation
1217 //===----------------------------------------------------------------------===//
1218
1219 #include "X86GenCallingConv.inc"
1220
1221 bool
1222 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1223                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1224                         LLVMContext &Context) const {
1225   SmallVector<CCValAssign, 16> RVLocs;
1226   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1227                  RVLocs, Context);
1228   return CCInfo.CheckReturn(Outs, RetCC_X86);
1229 }
1230
1231 SDValue
1232 X86TargetLowering::LowerReturn(SDValue Chain,
1233                                CallingConv::ID CallConv, bool isVarArg,
1234                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1235                                const SmallVectorImpl<SDValue> &OutVals,
1236                                DebugLoc dl, SelectionDAG &DAG) const {
1237   MachineFunction &MF = DAG.getMachineFunction();
1238   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1239
1240   SmallVector<CCValAssign, 16> RVLocs;
1241   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1242                  RVLocs, *DAG.getContext());
1243   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1244
1245   // Add the regs to the liveout set for the function.
1246   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1247   for (unsigned i = 0; i != RVLocs.size(); ++i)
1248     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1249       MRI.addLiveOut(RVLocs[i].getLocReg());
1250
1251   SDValue Flag;
1252
1253   SmallVector<SDValue, 6> RetOps;
1254   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1255   // Operand #1 = Bytes To Pop
1256   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1257                    MVT::i16));
1258
1259   // Copy the result values into the output registers.
1260   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1261     CCValAssign &VA = RVLocs[i];
1262     assert(VA.isRegLoc() && "Can only return in registers!");
1263     SDValue ValToCopy = OutVals[i];
1264     EVT ValVT = ValToCopy.getValueType();
1265
1266     // If this is x86-64, and we disabled SSE, we can't return FP values,
1267     // or SSE or MMX vectors.
1268     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1269          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1270           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1271       report_fatal_error("SSE register return with SSE disabled");
1272     }
1273     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1274     // llvm-gcc has never done it right and no one has noticed, so this
1275     // should be OK for now.
1276     if (ValVT == MVT::f64 &&
1277         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1278       report_fatal_error("SSE2 register return with SSE2 disabled");
1279
1280     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1281     // the RET instruction and handled by the FP Stackifier.
1282     if (VA.getLocReg() == X86::ST0 ||
1283         VA.getLocReg() == X86::ST1) {
1284       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1285       // change the value to the FP stack register class.
1286       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1287         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1288       RetOps.push_back(ValToCopy);
1289       // Don't emit a copytoreg.
1290       continue;
1291     }
1292
1293     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1294     // which is returned in RAX / RDX.
1295     if (Subtarget->is64Bit()) {
1296       if (ValVT == MVT::x86mmx) {
1297         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1298           ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1299           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1300                                   ValToCopy);
1301           // If we don't have SSE2 available, convert to v4f32 so the generated
1302           // register is legal.
1303           if (!Subtarget->hasSSE2())
1304             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1305         }
1306       }
1307     }
1308
1309     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1310     Flag = Chain.getValue(1);
1311   }
1312
1313   // The x86-64 ABI for returning structs by value requires that we copy
1314   // the sret argument into %rax for the return. We saved the argument into
1315   // a virtual register in the entry block, so now we copy the value out
1316   // and into %rax.
1317   if (Subtarget->is64Bit() &&
1318       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1319     MachineFunction &MF = DAG.getMachineFunction();
1320     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1321     unsigned Reg = FuncInfo->getSRetReturnReg();
1322     assert(Reg &&
1323            "SRetReturnReg should have been set in LowerFormalArguments().");
1324     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1325
1326     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1327     Flag = Chain.getValue(1);
1328
1329     // RAX now acts like a return value.
1330     MRI.addLiveOut(X86::RAX);
1331   }
1332
1333   RetOps[0] = Chain;  // Update chain.
1334
1335   // Add the flag if we have it.
1336   if (Flag.getNode())
1337     RetOps.push_back(Flag);
1338
1339   return DAG.getNode(X86ISD::RET_FLAG, dl,
1340                      MVT::Other, &RetOps[0], RetOps.size());
1341 }
1342
1343 /// LowerCallResult - Lower the result values of a call into the
1344 /// appropriate copies out of appropriate physical registers.
1345 ///
1346 SDValue
1347 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1348                                    CallingConv::ID CallConv, bool isVarArg,
1349                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1350                                    DebugLoc dl, SelectionDAG &DAG,
1351                                    SmallVectorImpl<SDValue> &InVals) const {
1352
1353   // Assign locations to each value returned by this call.
1354   SmallVector<CCValAssign, 16> RVLocs;
1355   bool Is64Bit = Subtarget->is64Bit();
1356   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1357                  RVLocs, *DAG.getContext());
1358   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1359
1360   // Copy all of the result registers out of their specified physreg.
1361   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1362     CCValAssign &VA = RVLocs[i];
1363     EVT CopyVT = VA.getValVT();
1364
1365     // If this is x86-64, and we disabled SSE, we can't return FP values
1366     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1367         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1368       report_fatal_error("SSE register return with SSE disabled");
1369     }
1370
1371     SDValue Val;
1372
1373     // If this is a call to a function that returns an fp value on the floating
1374     // point stack, we must guarantee the the value is popped from the stack, so
1375     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1376     // if the return value is not used. We use the FpGET_ST0 instructions
1377     // instead.
1378     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1379       // If we prefer to use the value in xmm registers, copy it out as f80 and
1380       // use a truncate to move it from fp stack reg to xmm reg.
1381       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1382       bool isST0 = VA.getLocReg() == X86::ST0;
1383       unsigned Opc = 0;
1384       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1385       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1386       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1387       SDValue Ops[] = { Chain, InFlag };
1388       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1389                                          Ops, 2), 1);
1390       Val = Chain.getValue(0);
1391
1392       // Round the f80 to the right size, which also moves it to the appropriate
1393       // xmm register.
1394       if (CopyVT != VA.getValVT())
1395         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1396                           // This truncation won't change the value.
1397                           DAG.getIntPtrConstant(1));
1398     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1399       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1400       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1401         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1402                                    MVT::v2i64, InFlag).getValue(1);
1403         Val = Chain.getValue(0);
1404         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1405                           Val, DAG.getConstant(0, MVT::i64));
1406       } else {
1407         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1408                                    MVT::i64, InFlag).getValue(1);
1409         Val = Chain.getValue(0);
1410       }
1411       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1412     } else {
1413       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1414                                  CopyVT, InFlag).getValue(1);
1415       Val = Chain.getValue(0);
1416     }
1417     InFlag = Chain.getValue(2);
1418     InVals.push_back(Val);
1419   }
1420
1421   return Chain;
1422 }
1423
1424
1425 //===----------------------------------------------------------------------===//
1426 //                C & StdCall & Fast Calling Convention implementation
1427 //===----------------------------------------------------------------------===//
1428 //  StdCall calling convention seems to be standard for many Windows' API
1429 //  routines and around. It differs from C calling convention just a little:
1430 //  callee should clean up the stack, not caller. Symbols should be also
1431 //  decorated in some fancy way :) It doesn't support any vector arguments.
1432 //  For info on fast calling convention see Fast Calling Convention (tail call)
1433 //  implementation LowerX86_32FastCCCallTo.
1434
1435 /// CallIsStructReturn - Determines whether a call uses struct return
1436 /// semantics.
1437 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1438   if (Outs.empty())
1439     return false;
1440
1441   return Outs[0].Flags.isSRet();
1442 }
1443
1444 /// ArgsAreStructReturn - Determines whether a function uses struct
1445 /// return semantics.
1446 static bool
1447 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1448   if (Ins.empty())
1449     return false;
1450
1451   return Ins[0].Flags.isSRet();
1452 }
1453
1454 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1455 /// given CallingConvention value.
1456 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1457   if (Subtarget->is64Bit()) {
1458     if (CC == CallingConv::GHC)
1459       return CC_X86_64_GHC;
1460     else if (Subtarget->isTargetWin64())
1461       return CC_X86_Win64_C;
1462     else
1463       return CC_X86_64_C;
1464   }
1465
1466   if (CC == CallingConv::X86_FastCall)
1467     return CC_X86_32_FastCall;
1468   else if (CC == CallingConv::X86_ThisCall)
1469     return CC_X86_32_ThisCall;
1470   else if (CC == CallingConv::Fast)
1471     return CC_X86_32_FastCC;
1472   else if (CC == CallingConv::GHC)
1473     return CC_X86_32_GHC;
1474   else
1475     return CC_X86_32_C;
1476 }
1477
1478 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1479 /// by "Src" to address "Dst" with size and alignment information specified by
1480 /// the specific parameter attribute. The copy will be passed as a byval
1481 /// function parameter.
1482 static SDValue
1483 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1484                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1485                           DebugLoc dl) {
1486   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1487
1488   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1489                        /*isVolatile*/false, /*AlwaysInline=*/true,
1490                        MachinePointerInfo(), MachinePointerInfo());
1491 }
1492
1493 /// IsTailCallConvention - Return true if the calling convention is one that
1494 /// supports tail call optimization.
1495 static bool IsTailCallConvention(CallingConv::ID CC) {
1496   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1497 }
1498
1499 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1500 /// a tailcall target by changing its ABI.
1501 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1502   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1503 }
1504
1505 SDValue
1506 X86TargetLowering::LowerMemArgument(SDValue Chain,
1507                                     CallingConv::ID CallConv,
1508                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1509                                     DebugLoc dl, SelectionDAG &DAG,
1510                                     const CCValAssign &VA,
1511                                     MachineFrameInfo *MFI,
1512                                     unsigned i) const {
1513   // Create the nodes corresponding to a load from this parameter slot.
1514   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1515   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1516   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1517   EVT ValVT;
1518
1519   // If value is passed by pointer we have address passed instead of the value
1520   // itself.
1521   if (VA.getLocInfo() == CCValAssign::Indirect)
1522     ValVT = VA.getLocVT();
1523   else
1524     ValVT = VA.getValVT();
1525
1526   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1527   // changed with more analysis.
1528   // In case of tail call optimization mark all arguments mutable. Since they
1529   // could be overwritten by lowering of arguments in case of a tail call.
1530   if (Flags.isByVal()) {
1531     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1532                                     VA.getLocMemOffset(), isImmutable);
1533     return DAG.getFrameIndex(FI, getPointerTy());
1534   } else {
1535     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1536                                     VA.getLocMemOffset(), isImmutable);
1537     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1538     return DAG.getLoad(ValVT, dl, Chain, FIN,
1539                        MachinePointerInfo::getFixedStack(FI),
1540                        false, false, 0);
1541   }
1542 }
1543
1544 SDValue
1545 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1546                                         CallingConv::ID CallConv,
1547                                         bool isVarArg,
1548                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1549                                         DebugLoc dl,
1550                                         SelectionDAG &DAG,
1551                                         SmallVectorImpl<SDValue> &InVals)
1552                                           const {
1553   MachineFunction &MF = DAG.getMachineFunction();
1554   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1555
1556   const Function* Fn = MF.getFunction();
1557   if (Fn->hasExternalLinkage() &&
1558       Subtarget->isTargetCygMing() &&
1559       Fn->getName() == "main")
1560     FuncInfo->setForceFramePointer(true);
1561
1562   MachineFrameInfo *MFI = MF.getFrameInfo();
1563   bool Is64Bit = Subtarget->is64Bit();
1564   bool IsWin64 = Subtarget->isTargetWin64();
1565
1566   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1567          "Var args not supported with calling convention fastcc or ghc");
1568
1569   // Assign locations to all of the incoming arguments.
1570   SmallVector<CCValAssign, 16> ArgLocs;
1571   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1572                  ArgLocs, *DAG.getContext());
1573   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1574
1575   unsigned LastVal = ~0U;
1576   SDValue ArgValue;
1577   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1578     CCValAssign &VA = ArgLocs[i];
1579     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1580     // places.
1581     assert(VA.getValNo() != LastVal &&
1582            "Don't support value assigned to multiple locs yet");
1583     LastVal = VA.getValNo();
1584
1585     if (VA.isRegLoc()) {
1586       EVT RegVT = VA.getLocVT();
1587       TargetRegisterClass *RC = NULL;
1588       if (RegVT == MVT::i32)
1589         RC = X86::GR32RegisterClass;
1590       else if (Is64Bit && RegVT == MVT::i64)
1591         RC = X86::GR64RegisterClass;
1592       else if (RegVT == MVT::f32)
1593         RC = X86::FR32RegisterClass;
1594       else if (RegVT == MVT::f64)
1595         RC = X86::FR64RegisterClass;
1596       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1597         RC = X86::VR256RegisterClass;
1598       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1599         RC = X86::VR128RegisterClass;
1600       else if (RegVT == MVT::x86mmx)
1601         RC = X86::VR64RegisterClass;
1602       else
1603         llvm_unreachable("Unknown argument type!");
1604
1605       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1606       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1607
1608       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1609       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1610       // right size.
1611       if (VA.getLocInfo() == CCValAssign::SExt)
1612         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1613                                DAG.getValueType(VA.getValVT()));
1614       else if (VA.getLocInfo() == CCValAssign::ZExt)
1615         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1616                                DAG.getValueType(VA.getValVT()));
1617       else if (VA.getLocInfo() == CCValAssign::BCvt)
1618         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1619
1620       if (VA.isExtInLoc()) {
1621         // Handle MMX values passed in XMM regs.
1622         if (RegVT.isVector()) {
1623           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1624                                  ArgValue);
1625         } else
1626           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1627       }
1628     } else {
1629       assert(VA.isMemLoc());
1630       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1631     }
1632
1633     // If value is passed via pointer - do a load.
1634     if (VA.getLocInfo() == CCValAssign::Indirect)
1635       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1636                              MachinePointerInfo(), false, false, 0);
1637
1638     InVals.push_back(ArgValue);
1639   }
1640
1641   // The x86-64 ABI for returning structs by value requires that we copy
1642   // the sret argument into %rax for the return. Save the argument into
1643   // a virtual register so that we can access it from the return points.
1644   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1645     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1646     unsigned Reg = FuncInfo->getSRetReturnReg();
1647     if (!Reg) {
1648       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1649       FuncInfo->setSRetReturnReg(Reg);
1650     }
1651     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1652     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1653   }
1654
1655   unsigned StackSize = CCInfo.getNextStackOffset();
1656   // Align stack specially for tail calls.
1657   if (FuncIsMadeTailCallSafe(CallConv))
1658     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1659
1660   // If the function takes variable number of arguments, make a frame index for
1661   // the start of the first vararg value... for expansion of llvm.va_start.
1662   if (isVarArg) {
1663     if (!IsWin64 && (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1664                     CallConv != CallingConv::X86_ThisCall))) {
1665       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1666     }
1667     if (Is64Bit) {
1668       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1669
1670       // FIXME: We should really autogenerate these arrays
1671       static const unsigned GPR64ArgRegsWin64[] = {
1672         X86::RCX, X86::RDX, X86::R8,  X86::R9
1673       };
1674       static const unsigned GPR64ArgRegs64Bit[] = {
1675         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1676       };
1677       static const unsigned XMMArgRegs64Bit[] = {
1678         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1679         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1680       };
1681       const unsigned *GPR64ArgRegs;
1682       unsigned NumXMMRegs = 0;
1683
1684       if (IsWin64) {
1685         // The XMM registers which might contain var arg parameters are shadowed
1686         // in their paired GPR.  So we only need to save the GPR to their home
1687         // slots.
1688         TotalNumIntRegs = 4;
1689         GPR64ArgRegs = GPR64ArgRegsWin64;
1690       } else {
1691         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1692         GPR64ArgRegs = GPR64ArgRegs64Bit;
1693
1694         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1695       }
1696       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1697                                                        TotalNumIntRegs);
1698
1699       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1700       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1701              "SSE register cannot be used when SSE is disabled!");
1702       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1703              "SSE register cannot be used when SSE is disabled!");
1704       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1705         // Kernel mode asks for SSE to be disabled, so don't push them
1706         // on the stack.
1707         TotalNumXMMRegs = 0;
1708
1709       if (IsWin64) {
1710         const TargetFrameInfo &TFI = *getTargetMachine().getFrameInfo();
1711         // Get to the caller-allocated home save location.  Add 8 to account
1712         // for the return address.
1713         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1714         FuncInfo->setRegSaveFrameIndex(
1715           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1716         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1717       } else {
1718         // For X86-64, if there are vararg parameters that are passed via
1719         // registers, then we must store them to their spots on the stack so they
1720         // may be loaded by deferencing the result of va_next.
1721         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1722         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1723         FuncInfo->setRegSaveFrameIndex(
1724           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1725                                false));
1726       }
1727
1728       // Store the integer parameter registers.
1729       SmallVector<SDValue, 8> MemOps;
1730       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1731                                         getPointerTy());
1732       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1733       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1734         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1735                                   DAG.getIntPtrConstant(Offset));
1736         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1737                                      X86::GR64RegisterClass);
1738         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1739         SDValue Store =
1740           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1741                        MachinePointerInfo::getFixedStack(
1742                          FuncInfo->getRegSaveFrameIndex(), Offset),
1743                        false, false, 0);
1744         MemOps.push_back(Store);
1745         Offset += 8;
1746       }
1747
1748       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1749         // Now store the XMM (fp + vector) parameter registers.
1750         SmallVector<SDValue, 11> SaveXMMOps;
1751         SaveXMMOps.push_back(Chain);
1752
1753         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1754         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1755         SaveXMMOps.push_back(ALVal);
1756
1757         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1758                                FuncInfo->getRegSaveFrameIndex()));
1759         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1760                                FuncInfo->getVarArgsFPOffset()));
1761
1762         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1763           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1764                                        X86::VR128RegisterClass);
1765           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1766           SaveXMMOps.push_back(Val);
1767         }
1768         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1769                                      MVT::Other,
1770                                      &SaveXMMOps[0], SaveXMMOps.size()));
1771       }
1772
1773       if (!MemOps.empty())
1774         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1775                             &MemOps[0], MemOps.size());
1776     }
1777   }
1778
1779   // Some CCs need callee pop.
1780   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1781     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1782   } else {
1783     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1784     // If this is an sret function, the return should pop the hidden pointer.
1785     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1786       FuncInfo->setBytesToPopOnReturn(4);
1787   }
1788
1789   if (!Is64Bit) {
1790     // RegSaveFrameIndex is X86-64 only.
1791     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1792     if (CallConv == CallingConv::X86_FastCall ||
1793         CallConv == CallingConv::X86_ThisCall)
1794       // fastcc functions can't have varargs.
1795       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1796   }
1797
1798   return Chain;
1799 }
1800
1801 SDValue
1802 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1803                                     SDValue StackPtr, SDValue Arg,
1804                                     DebugLoc dl, SelectionDAG &DAG,
1805                                     const CCValAssign &VA,
1806                                     ISD::ArgFlagsTy Flags) const {
1807   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1808   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1809   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1810   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1811   if (Flags.isByVal())
1812     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1813
1814   return DAG.getStore(Chain, dl, Arg, PtrOff,
1815                       MachinePointerInfo::getStack(LocMemOffset),
1816                       false, false, 0);
1817 }
1818
1819 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1820 /// optimization is performed and it is required.
1821 SDValue
1822 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1823                                            SDValue &OutRetAddr, SDValue Chain,
1824                                            bool IsTailCall, bool Is64Bit,
1825                                            int FPDiff, DebugLoc dl) const {
1826   // Adjust the Return address stack slot.
1827   EVT VT = getPointerTy();
1828   OutRetAddr = getReturnAddressFrameIndex(DAG);
1829
1830   // Load the "old" Return address.
1831   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1832                            false, false, 0);
1833   return SDValue(OutRetAddr.getNode(), 1);
1834 }
1835
1836 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1837 /// optimization is performed and it is required (FPDiff!=0).
1838 static SDValue
1839 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1840                          SDValue Chain, SDValue RetAddrFrIdx,
1841                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1842   // Store the return address to the appropriate stack slot.
1843   if (!FPDiff) return Chain;
1844   // Calculate the new stack slot for the return address.
1845   int SlotSize = Is64Bit ? 8 : 4;
1846   int NewReturnAddrFI =
1847     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1848   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1849   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1850   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1851                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1852                        false, false, 0);
1853   return Chain;
1854 }
1855
1856 SDValue
1857 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1858                              CallingConv::ID CallConv, bool isVarArg,
1859                              bool &isTailCall,
1860                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1861                              const SmallVectorImpl<SDValue> &OutVals,
1862                              const SmallVectorImpl<ISD::InputArg> &Ins,
1863                              DebugLoc dl, SelectionDAG &DAG,
1864                              SmallVectorImpl<SDValue> &InVals) const {
1865   MachineFunction &MF = DAG.getMachineFunction();
1866   bool Is64Bit        = Subtarget->is64Bit();
1867   bool IsStructRet    = CallIsStructReturn(Outs);
1868   bool IsSibcall      = false;
1869
1870   if (isTailCall) {
1871     // Check if it's really possible to do a tail call.
1872     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1873                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1874                                                    Outs, OutVals, Ins, DAG);
1875
1876     // Sibcalls are automatically detected tailcalls which do not require
1877     // ABI changes.
1878     if (!GuaranteedTailCallOpt && isTailCall)
1879       IsSibcall = true;
1880
1881     if (isTailCall)
1882       ++NumTailCalls;
1883   }
1884
1885   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1886          "Var args not supported with calling convention fastcc or ghc");
1887
1888   // Analyze operands of the call, assigning locations to each operand.
1889   SmallVector<CCValAssign, 16> ArgLocs;
1890   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1891                  ArgLocs, *DAG.getContext());
1892   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1893
1894   // Get a count of how many bytes are to be pushed on the stack.
1895   unsigned NumBytes = CCInfo.getNextStackOffset();
1896   if (IsSibcall)
1897     // This is a sibcall. The memory operands are available in caller's
1898     // own caller's stack.
1899     NumBytes = 0;
1900   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1901     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1902
1903   int FPDiff = 0;
1904   if (isTailCall && !IsSibcall) {
1905     // Lower arguments at fp - stackoffset + fpdiff.
1906     unsigned NumBytesCallerPushed =
1907       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1908     FPDiff = NumBytesCallerPushed - NumBytes;
1909
1910     // Set the delta of movement of the returnaddr stackslot.
1911     // But only set if delta is greater than previous delta.
1912     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1913       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1914   }
1915
1916   if (!IsSibcall)
1917     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1918
1919   SDValue RetAddrFrIdx;
1920   // Load return adress for tail calls.
1921   if (isTailCall && FPDiff)
1922     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1923                                     Is64Bit, FPDiff, dl);
1924
1925   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1926   SmallVector<SDValue, 8> MemOpChains;
1927   SDValue StackPtr;
1928
1929   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1930   // of tail call optimization arguments are handle later.
1931   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1932     CCValAssign &VA = ArgLocs[i];
1933     EVT RegVT = VA.getLocVT();
1934     SDValue Arg = OutVals[i];
1935     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1936     bool isByVal = Flags.isByVal();
1937
1938     // Promote the value if needed.
1939     switch (VA.getLocInfo()) {
1940     default: llvm_unreachable("Unknown loc info!");
1941     case CCValAssign::Full: break;
1942     case CCValAssign::SExt:
1943       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1944       break;
1945     case CCValAssign::ZExt:
1946       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1947       break;
1948     case CCValAssign::AExt:
1949       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1950         // Special case: passing MMX values in XMM registers.
1951         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1952         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1953         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1954       } else
1955         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1956       break;
1957     case CCValAssign::BCvt:
1958       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1959       break;
1960     case CCValAssign::Indirect: {
1961       // Store the argument.
1962       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1963       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1964       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1965                            MachinePointerInfo::getFixedStack(FI),
1966                            false, false, 0);
1967       Arg = SpillSlot;
1968       break;
1969     }
1970     }
1971
1972     if (VA.isRegLoc()) {
1973       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1974       if (isVarArg && Subtarget->isTargetWin64()) {
1975         // Win64 ABI requires argument XMM reg to be copied to the corresponding
1976         // shadow reg if callee is a varargs function.
1977         unsigned ShadowReg = 0;
1978         switch (VA.getLocReg()) {
1979         case X86::XMM0: ShadowReg = X86::RCX; break;
1980         case X86::XMM1: ShadowReg = X86::RDX; break;
1981         case X86::XMM2: ShadowReg = X86::R8; break;
1982         case X86::XMM3: ShadowReg = X86::R9; break;
1983         }
1984         if (ShadowReg)
1985           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
1986       }
1987     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1988       assert(VA.isMemLoc());
1989       if (StackPtr.getNode() == 0)
1990         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1991       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1992                                              dl, DAG, VA, Flags));
1993     }
1994   }
1995
1996   if (!MemOpChains.empty())
1997     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1998                         &MemOpChains[0], MemOpChains.size());
1999
2000   // Build a sequence of copy-to-reg nodes chained together with token chain
2001   // and flag operands which copy the outgoing args into registers.
2002   SDValue InFlag;
2003   // Tail call byval lowering might overwrite argument registers so in case of
2004   // tail call optimization the copies to registers are lowered later.
2005   if (!isTailCall)
2006     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2007       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2008                                RegsToPass[i].second, InFlag);
2009       InFlag = Chain.getValue(1);
2010     }
2011
2012   if (Subtarget->isPICStyleGOT()) {
2013     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2014     // GOT pointer.
2015     if (!isTailCall) {
2016       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2017                                DAG.getNode(X86ISD::GlobalBaseReg,
2018                                            DebugLoc(), getPointerTy()),
2019                                InFlag);
2020       InFlag = Chain.getValue(1);
2021     } else {
2022       // If we are tail calling and generating PIC/GOT style code load the
2023       // address of the callee into ECX. The value in ecx is used as target of
2024       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2025       // for tail calls on PIC/GOT architectures. Normally we would just put the
2026       // address of GOT into ebx and then call target@PLT. But for tail calls
2027       // ebx would be restored (since ebx is callee saved) before jumping to the
2028       // target@PLT.
2029
2030       // Note: The actual moving to ECX is done further down.
2031       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2032       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2033           !G->getGlobal()->hasProtectedVisibility())
2034         Callee = LowerGlobalAddress(Callee, DAG);
2035       else if (isa<ExternalSymbolSDNode>(Callee))
2036         Callee = LowerExternalSymbol(Callee, DAG);
2037     }
2038   }
2039
2040   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2041     // From AMD64 ABI document:
2042     // For calls that may call functions that use varargs or stdargs
2043     // (prototype-less calls or calls to functions containing ellipsis (...) in
2044     // the declaration) %al is used as hidden argument to specify the number
2045     // of SSE registers used. The contents of %al do not need to match exactly
2046     // the number of registers, but must be an ubound on the number of SSE
2047     // registers used and is in the range 0 - 8 inclusive.
2048
2049     // Count the number of XMM registers allocated.
2050     static const unsigned XMMArgRegs[] = {
2051       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2052       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2053     };
2054     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2055     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2056            && "SSE registers cannot be used when SSE is disabled");
2057
2058     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2059                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2060     InFlag = Chain.getValue(1);
2061   }
2062
2063
2064   // For tail calls lower the arguments to the 'real' stack slot.
2065   if (isTailCall) {
2066     // Force all the incoming stack arguments to be loaded from the stack
2067     // before any new outgoing arguments are stored to the stack, because the
2068     // outgoing stack slots may alias the incoming argument stack slots, and
2069     // the alias isn't otherwise explicit. This is slightly more conservative
2070     // than necessary, because it means that each store effectively depends
2071     // on every argument instead of just those arguments it would clobber.
2072     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2073
2074     SmallVector<SDValue, 8> MemOpChains2;
2075     SDValue FIN;
2076     int FI = 0;
2077     // Do not flag preceeding copytoreg stuff together with the following stuff.
2078     InFlag = SDValue();
2079     if (GuaranteedTailCallOpt) {
2080       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2081         CCValAssign &VA = ArgLocs[i];
2082         if (VA.isRegLoc())
2083           continue;
2084         assert(VA.isMemLoc());
2085         SDValue Arg = OutVals[i];
2086         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2087         // Create frame index.
2088         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2089         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2090         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2091         FIN = DAG.getFrameIndex(FI, getPointerTy());
2092
2093         if (Flags.isByVal()) {
2094           // Copy relative to framepointer.
2095           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2096           if (StackPtr.getNode() == 0)
2097             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2098                                           getPointerTy());
2099           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2100
2101           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2102                                                            ArgChain,
2103                                                            Flags, DAG, dl));
2104         } else {
2105           // Store relative to framepointer.
2106           MemOpChains2.push_back(
2107             DAG.getStore(ArgChain, dl, Arg, FIN,
2108                          MachinePointerInfo::getFixedStack(FI),
2109                          false, false, 0));
2110         }
2111       }
2112     }
2113
2114     if (!MemOpChains2.empty())
2115       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2116                           &MemOpChains2[0], MemOpChains2.size());
2117
2118     // Copy arguments to their registers.
2119     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2120       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2121                                RegsToPass[i].second, InFlag);
2122       InFlag = Chain.getValue(1);
2123     }
2124     InFlag =SDValue();
2125
2126     // Store the return address to the appropriate stack slot.
2127     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2128                                      FPDiff, dl);
2129   }
2130
2131   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2132     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2133     // In the 64-bit large code model, we have to make all calls
2134     // through a register, since the call instruction's 32-bit
2135     // pc-relative offset may not be large enough to hold the whole
2136     // address.
2137   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2138     // If the callee is a GlobalAddress node (quite common, every direct call
2139     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2140     // it.
2141
2142     // We should use extra load for direct calls to dllimported functions in
2143     // non-JIT mode.
2144     const GlobalValue *GV = G->getGlobal();
2145     if (!GV->hasDLLImportLinkage()) {
2146       unsigned char OpFlags = 0;
2147
2148       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2149       // external symbols most go through the PLT in PIC mode.  If the symbol
2150       // has hidden or protected visibility, or if it is static or local, then
2151       // we don't need to use the PLT - we can directly call it.
2152       if (Subtarget->isTargetELF() &&
2153           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2154           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2155         OpFlags = X86II::MO_PLT;
2156       } else if (Subtarget->isPICStyleStubAny() &&
2157                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2158                  Subtarget->getDarwinVers() < 9) {
2159         // PC-relative references to external symbols should go through $stub,
2160         // unless we're building with the leopard linker or later, which
2161         // automatically synthesizes these stubs.
2162         OpFlags = X86II::MO_DARWIN_STUB;
2163       }
2164
2165       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2166                                           G->getOffset(), OpFlags);
2167     }
2168   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2169     unsigned char OpFlags = 0;
2170
2171     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2172     // symbols should go through the PLT.
2173     if (Subtarget->isTargetELF() &&
2174         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2175       OpFlags = X86II::MO_PLT;
2176     } else if (Subtarget->isPICStyleStubAny() &&
2177                Subtarget->getDarwinVers() < 9) {
2178       // PC-relative references to external symbols should go through $stub,
2179       // unless we're building with the leopard linker or later, which
2180       // automatically synthesizes these stubs.
2181       OpFlags = X86II::MO_DARWIN_STUB;
2182     }
2183
2184     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2185                                          OpFlags);
2186   }
2187
2188   // Returns a chain & a flag for retval copy to use.
2189   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2190   SmallVector<SDValue, 8> Ops;
2191
2192   if (!IsSibcall && isTailCall) {
2193     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2194                            DAG.getIntPtrConstant(0, true), InFlag);
2195     InFlag = Chain.getValue(1);
2196   }
2197
2198   Ops.push_back(Chain);
2199   Ops.push_back(Callee);
2200
2201   if (isTailCall)
2202     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2203
2204   // Add argument registers to the end of the list so that they are known live
2205   // into the call.
2206   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2207     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2208                                   RegsToPass[i].second.getValueType()));
2209
2210   // Add an implicit use GOT pointer in EBX.
2211   if (!isTailCall && Subtarget->isPICStyleGOT())
2212     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2213
2214   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2215   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2216     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2217
2218   if (InFlag.getNode())
2219     Ops.push_back(InFlag);
2220
2221   if (isTailCall) {
2222     // We used to do:
2223     //// If this is the first return lowered for this function, add the regs
2224     //// to the liveout set for the function.
2225     // This isn't right, although it's probably harmless on x86; liveouts
2226     // should be computed from returns not tail calls.  Consider a void
2227     // function making a tail call to a function returning int.
2228     return DAG.getNode(X86ISD::TC_RETURN, dl,
2229                        NodeTys, &Ops[0], Ops.size());
2230   }
2231
2232   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2233   InFlag = Chain.getValue(1);
2234
2235   // Create the CALLSEQ_END node.
2236   unsigned NumBytesForCalleeToPush;
2237   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2238     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2239   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2240     // If this is a call to a struct-return function, the callee
2241     // pops the hidden struct pointer, so we have to push it back.
2242     // This is common for Darwin/X86, Linux & Mingw32 targets.
2243     NumBytesForCalleeToPush = 4;
2244   else
2245     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2246
2247   // Returns a flag for retval copy to use.
2248   if (!IsSibcall) {
2249     Chain = DAG.getCALLSEQ_END(Chain,
2250                                DAG.getIntPtrConstant(NumBytes, true),
2251                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2252                                                      true),
2253                                InFlag);
2254     InFlag = Chain.getValue(1);
2255   }
2256
2257   // Handle result values, copying them out of physregs into vregs that we
2258   // return.
2259   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2260                          Ins, dl, DAG, InVals);
2261 }
2262
2263
2264 //===----------------------------------------------------------------------===//
2265 //                Fast Calling Convention (tail call) implementation
2266 //===----------------------------------------------------------------------===//
2267
2268 //  Like std call, callee cleans arguments, convention except that ECX is
2269 //  reserved for storing the tail called function address. Only 2 registers are
2270 //  free for argument passing (inreg). Tail call optimization is performed
2271 //  provided:
2272 //                * tailcallopt is enabled
2273 //                * caller/callee are fastcc
2274 //  On X86_64 architecture with GOT-style position independent code only local
2275 //  (within module) calls are supported at the moment.
2276 //  To keep the stack aligned according to platform abi the function
2277 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2278 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2279 //  If a tail called function callee has more arguments than the caller the
2280 //  caller needs to make sure that there is room to move the RETADDR to. This is
2281 //  achieved by reserving an area the size of the argument delta right after the
2282 //  original REtADDR, but before the saved framepointer or the spilled registers
2283 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2284 //  stack layout:
2285 //    arg1
2286 //    arg2
2287 //    RETADDR
2288 //    [ new RETADDR
2289 //      move area ]
2290 //    (possible EBP)
2291 //    ESI
2292 //    EDI
2293 //    local1 ..
2294
2295 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2296 /// for a 16 byte align requirement.
2297 unsigned
2298 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2299                                                SelectionDAG& DAG) const {
2300   MachineFunction &MF = DAG.getMachineFunction();
2301   const TargetMachine &TM = MF.getTarget();
2302   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2303   unsigned StackAlignment = TFI.getStackAlignment();
2304   uint64_t AlignMask = StackAlignment - 1;
2305   int64_t Offset = StackSize;
2306   uint64_t SlotSize = TD->getPointerSize();
2307   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2308     // Number smaller than 12 so just add the difference.
2309     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2310   } else {
2311     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2312     Offset = ((~AlignMask) & Offset) + StackAlignment +
2313       (StackAlignment-SlotSize);
2314   }
2315   return Offset;
2316 }
2317
2318 /// MatchingStackOffset - Return true if the given stack call argument is
2319 /// already available in the same position (relatively) of the caller's
2320 /// incoming argument stack.
2321 static
2322 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2323                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2324                          const X86InstrInfo *TII) {
2325   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2326   int FI = INT_MAX;
2327   if (Arg.getOpcode() == ISD::CopyFromReg) {
2328     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2329     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2330       return false;
2331     MachineInstr *Def = MRI->getVRegDef(VR);
2332     if (!Def)
2333       return false;
2334     if (!Flags.isByVal()) {
2335       if (!TII->isLoadFromStackSlot(Def, FI))
2336         return false;
2337     } else {
2338       unsigned Opcode = Def->getOpcode();
2339       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2340           Def->getOperand(1).isFI()) {
2341         FI = Def->getOperand(1).getIndex();
2342         Bytes = Flags.getByValSize();
2343       } else
2344         return false;
2345     }
2346   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2347     if (Flags.isByVal())
2348       // ByVal argument is passed in as a pointer but it's now being
2349       // dereferenced. e.g.
2350       // define @foo(%struct.X* %A) {
2351       //   tail call @bar(%struct.X* byval %A)
2352       // }
2353       return false;
2354     SDValue Ptr = Ld->getBasePtr();
2355     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2356     if (!FINode)
2357       return false;
2358     FI = FINode->getIndex();
2359   } else
2360     return false;
2361
2362   assert(FI != INT_MAX);
2363   if (!MFI->isFixedObjectIndex(FI))
2364     return false;
2365   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2366 }
2367
2368 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2369 /// for tail call optimization. Targets which want to do tail call
2370 /// optimization should implement this function.
2371 bool
2372 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2373                                                      CallingConv::ID CalleeCC,
2374                                                      bool isVarArg,
2375                                                      bool isCalleeStructRet,
2376                                                      bool isCallerStructRet,
2377                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2378                                     const SmallVectorImpl<SDValue> &OutVals,
2379                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2380                                                      SelectionDAG& DAG) const {
2381   if (!IsTailCallConvention(CalleeCC) &&
2382       CalleeCC != CallingConv::C)
2383     return false;
2384
2385   // If -tailcallopt is specified, make fastcc functions tail-callable.
2386   const MachineFunction &MF = DAG.getMachineFunction();
2387   const Function *CallerF = DAG.getMachineFunction().getFunction();
2388   CallingConv::ID CallerCC = CallerF->getCallingConv();
2389   bool CCMatch = CallerCC == CalleeCC;
2390
2391   if (GuaranteedTailCallOpt) {
2392     if (IsTailCallConvention(CalleeCC) && CCMatch)
2393       return true;
2394     return false;
2395   }
2396
2397   // Look for obvious safe cases to perform tail call optimization that do not
2398   // require ABI changes. This is what gcc calls sibcall.
2399
2400   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2401   // emit a special epilogue.
2402   if (RegInfo->needsStackRealignment(MF))
2403     return false;
2404
2405   // Do not sibcall optimize vararg calls unless the call site is not passing
2406   // any arguments.
2407   if (isVarArg && !Outs.empty())
2408     return false;
2409
2410   // Also avoid sibcall optimization if either caller or callee uses struct
2411   // return semantics.
2412   if (isCalleeStructRet || isCallerStructRet)
2413     return false;
2414
2415   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2416   // Therefore if it's not used by the call it is not safe to optimize this into
2417   // a sibcall.
2418   bool Unused = false;
2419   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2420     if (!Ins[i].Used) {
2421       Unused = true;
2422       break;
2423     }
2424   }
2425   if (Unused) {
2426     SmallVector<CCValAssign, 16> RVLocs;
2427     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2428                    RVLocs, *DAG.getContext());
2429     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2430     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2431       CCValAssign &VA = RVLocs[i];
2432       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2433         return false;
2434     }
2435   }
2436
2437   // If the calling conventions do not match, then we'd better make sure the
2438   // results are returned in the same way as what the caller expects.
2439   if (!CCMatch) {
2440     SmallVector<CCValAssign, 16> RVLocs1;
2441     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2442                     RVLocs1, *DAG.getContext());
2443     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2444
2445     SmallVector<CCValAssign, 16> RVLocs2;
2446     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2447                     RVLocs2, *DAG.getContext());
2448     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2449
2450     if (RVLocs1.size() != RVLocs2.size())
2451       return false;
2452     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2453       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2454         return false;
2455       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2456         return false;
2457       if (RVLocs1[i].isRegLoc()) {
2458         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2459           return false;
2460       } else {
2461         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2462           return false;
2463       }
2464     }
2465   }
2466
2467   // If the callee takes no arguments then go on to check the results of the
2468   // call.
2469   if (!Outs.empty()) {
2470     // Check if stack adjustment is needed. For now, do not do this if any
2471     // argument is passed on the stack.
2472     SmallVector<CCValAssign, 16> ArgLocs;
2473     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2474                    ArgLocs, *DAG.getContext());
2475     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2476     if (CCInfo.getNextStackOffset()) {
2477       MachineFunction &MF = DAG.getMachineFunction();
2478       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2479         return false;
2480       if (Subtarget->isTargetWin64())
2481         // Win64 ABI has additional complications.
2482         return false;
2483
2484       // Check if the arguments are already laid out in the right way as
2485       // the caller's fixed stack objects.
2486       MachineFrameInfo *MFI = MF.getFrameInfo();
2487       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2488       const X86InstrInfo *TII =
2489         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2490       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2491         CCValAssign &VA = ArgLocs[i];
2492         SDValue Arg = OutVals[i];
2493         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2494         if (VA.getLocInfo() == CCValAssign::Indirect)
2495           return false;
2496         if (!VA.isRegLoc()) {
2497           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2498                                    MFI, MRI, TII))
2499             return false;
2500         }
2501       }
2502     }
2503
2504     // If the tailcall address may be in a register, then make sure it's
2505     // possible to register allocate for it. In 32-bit, the call address can
2506     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2507     // callee-saved registers are restored. These happen to be the same
2508     // registers used to pass 'inreg' arguments so watch out for those.
2509     if (!Subtarget->is64Bit() &&
2510         !isa<GlobalAddressSDNode>(Callee) &&
2511         !isa<ExternalSymbolSDNode>(Callee)) {
2512       unsigned NumInRegs = 0;
2513       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2514         CCValAssign &VA = ArgLocs[i];
2515         if (!VA.isRegLoc())
2516           continue;
2517         unsigned Reg = VA.getLocReg();
2518         switch (Reg) {
2519         default: break;
2520         case X86::EAX: case X86::EDX: case X86::ECX:
2521           if (++NumInRegs == 3)
2522             return false;
2523           break;
2524         }
2525       }
2526     }
2527   }
2528
2529   return true;
2530 }
2531
2532 FastISel *
2533 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2534   return X86::createFastISel(funcInfo);
2535 }
2536
2537
2538 //===----------------------------------------------------------------------===//
2539 //                           Other Lowering Hooks
2540 //===----------------------------------------------------------------------===//
2541
2542 static bool MayFoldLoad(SDValue Op) {
2543   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2544 }
2545
2546 static bool MayFoldIntoStore(SDValue Op) {
2547   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2548 }
2549
2550 static bool isTargetShuffle(unsigned Opcode) {
2551   switch(Opcode) {
2552   default: return false;
2553   case X86ISD::PSHUFD:
2554   case X86ISD::PSHUFHW:
2555   case X86ISD::PSHUFLW:
2556   case X86ISD::SHUFPD:
2557   case X86ISD::PALIGN:
2558   case X86ISD::SHUFPS:
2559   case X86ISD::MOVLHPS:
2560   case X86ISD::MOVLHPD:
2561   case X86ISD::MOVHLPS:
2562   case X86ISD::MOVLPS:
2563   case X86ISD::MOVLPD:
2564   case X86ISD::MOVSHDUP:
2565   case X86ISD::MOVSLDUP:
2566   case X86ISD::MOVDDUP:
2567   case X86ISD::MOVSS:
2568   case X86ISD::MOVSD:
2569   case X86ISD::UNPCKLPS:
2570   case X86ISD::UNPCKLPD:
2571   case X86ISD::PUNPCKLWD:
2572   case X86ISD::PUNPCKLBW:
2573   case X86ISD::PUNPCKLDQ:
2574   case X86ISD::PUNPCKLQDQ:
2575   case X86ISD::UNPCKHPS:
2576   case X86ISD::UNPCKHPD:
2577   case X86ISD::PUNPCKHWD:
2578   case X86ISD::PUNPCKHBW:
2579   case X86ISD::PUNPCKHDQ:
2580   case X86ISD::PUNPCKHQDQ:
2581     return true;
2582   }
2583   return false;
2584 }
2585
2586 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2587                                                SDValue V1, SelectionDAG &DAG) {
2588   switch(Opc) {
2589   default: llvm_unreachable("Unknown x86 shuffle node");
2590   case X86ISD::MOVSHDUP:
2591   case X86ISD::MOVSLDUP:
2592   case X86ISD::MOVDDUP:
2593     return DAG.getNode(Opc, dl, VT, V1);
2594   }
2595
2596   return SDValue();
2597 }
2598
2599 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2600                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2601   switch(Opc) {
2602   default: llvm_unreachable("Unknown x86 shuffle node");
2603   case X86ISD::PSHUFD:
2604   case X86ISD::PSHUFHW:
2605   case X86ISD::PSHUFLW:
2606     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2607   }
2608
2609   return SDValue();
2610 }
2611
2612 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2613                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2614   switch(Opc) {
2615   default: llvm_unreachable("Unknown x86 shuffle node");
2616   case X86ISD::PALIGN:
2617   case X86ISD::SHUFPD:
2618   case X86ISD::SHUFPS:
2619     return DAG.getNode(Opc, dl, VT, V1, V2,
2620                        DAG.getConstant(TargetMask, MVT::i8));
2621   }
2622   return SDValue();
2623 }
2624
2625 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2626                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2627   switch(Opc) {
2628   default: llvm_unreachable("Unknown x86 shuffle node");
2629   case X86ISD::MOVLHPS:
2630   case X86ISD::MOVLHPD:
2631   case X86ISD::MOVHLPS:
2632   case X86ISD::MOVLPS:
2633   case X86ISD::MOVLPD:
2634   case X86ISD::MOVSS:
2635   case X86ISD::MOVSD:
2636   case X86ISD::UNPCKLPS:
2637   case X86ISD::UNPCKLPD:
2638   case X86ISD::PUNPCKLWD:
2639   case X86ISD::PUNPCKLBW:
2640   case X86ISD::PUNPCKLDQ:
2641   case X86ISD::PUNPCKLQDQ:
2642   case X86ISD::UNPCKHPS:
2643   case X86ISD::UNPCKHPD:
2644   case X86ISD::PUNPCKHWD:
2645   case X86ISD::PUNPCKHBW:
2646   case X86ISD::PUNPCKHDQ:
2647   case X86ISD::PUNPCKHQDQ:
2648     return DAG.getNode(Opc, dl, VT, V1, V2);
2649   }
2650   return SDValue();
2651 }
2652
2653 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2654   MachineFunction &MF = DAG.getMachineFunction();
2655   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2656   int ReturnAddrIndex = FuncInfo->getRAIndex();
2657
2658   if (ReturnAddrIndex == 0) {
2659     // Set up a frame object for the return address.
2660     uint64_t SlotSize = TD->getPointerSize();
2661     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2662                                                            false);
2663     FuncInfo->setRAIndex(ReturnAddrIndex);
2664   }
2665
2666   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2667 }
2668
2669
2670 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2671                                        bool hasSymbolicDisplacement) {
2672   // Offset should fit into 32 bit immediate field.
2673   if (!isInt<32>(Offset))
2674     return false;
2675
2676   // If we don't have a symbolic displacement - we don't have any extra
2677   // restrictions.
2678   if (!hasSymbolicDisplacement)
2679     return true;
2680
2681   // FIXME: Some tweaks might be needed for medium code model.
2682   if (M != CodeModel::Small && M != CodeModel::Kernel)
2683     return false;
2684
2685   // For small code model we assume that latest object is 16MB before end of 31
2686   // bits boundary. We may also accept pretty large negative constants knowing
2687   // that all objects are in the positive half of address space.
2688   if (M == CodeModel::Small && Offset < 16*1024*1024)
2689     return true;
2690
2691   // For kernel code model we know that all object resist in the negative half
2692   // of 32bits address space. We may not accept negative offsets, since they may
2693   // be just off and we may accept pretty large positive ones.
2694   if (M == CodeModel::Kernel && Offset > 0)
2695     return true;
2696
2697   return false;
2698 }
2699
2700 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2701 /// specific condition code, returning the condition code and the LHS/RHS of the
2702 /// comparison to make.
2703 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2704                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2705   if (!isFP) {
2706     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2707       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2708         // X > -1   -> X == 0, jump !sign.
2709         RHS = DAG.getConstant(0, RHS.getValueType());
2710         return X86::COND_NS;
2711       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2712         // X < 0   -> X == 0, jump on sign.
2713         return X86::COND_S;
2714       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2715         // X < 1   -> X <= 0
2716         RHS = DAG.getConstant(0, RHS.getValueType());
2717         return X86::COND_LE;
2718       }
2719     }
2720
2721     switch (SetCCOpcode) {
2722     default: llvm_unreachable("Invalid integer condition!");
2723     case ISD::SETEQ:  return X86::COND_E;
2724     case ISD::SETGT:  return X86::COND_G;
2725     case ISD::SETGE:  return X86::COND_GE;
2726     case ISD::SETLT:  return X86::COND_L;
2727     case ISD::SETLE:  return X86::COND_LE;
2728     case ISD::SETNE:  return X86::COND_NE;
2729     case ISD::SETULT: return X86::COND_B;
2730     case ISD::SETUGT: return X86::COND_A;
2731     case ISD::SETULE: return X86::COND_BE;
2732     case ISD::SETUGE: return X86::COND_AE;
2733     }
2734   }
2735
2736   // First determine if it is required or is profitable to flip the operands.
2737
2738   // If LHS is a foldable load, but RHS is not, flip the condition.
2739   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2740       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2741     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2742     std::swap(LHS, RHS);
2743   }
2744
2745   switch (SetCCOpcode) {
2746   default: break;
2747   case ISD::SETOLT:
2748   case ISD::SETOLE:
2749   case ISD::SETUGT:
2750   case ISD::SETUGE:
2751     std::swap(LHS, RHS);
2752     break;
2753   }
2754
2755   // On a floating point condition, the flags are set as follows:
2756   // ZF  PF  CF   op
2757   //  0 | 0 | 0 | X > Y
2758   //  0 | 0 | 1 | X < Y
2759   //  1 | 0 | 0 | X == Y
2760   //  1 | 1 | 1 | unordered
2761   switch (SetCCOpcode) {
2762   default: llvm_unreachable("Condcode should be pre-legalized away");
2763   case ISD::SETUEQ:
2764   case ISD::SETEQ:   return X86::COND_E;
2765   case ISD::SETOLT:              // flipped
2766   case ISD::SETOGT:
2767   case ISD::SETGT:   return X86::COND_A;
2768   case ISD::SETOLE:              // flipped
2769   case ISD::SETOGE:
2770   case ISD::SETGE:   return X86::COND_AE;
2771   case ISD::SETUGT:              // flipped
2772   case ISD::SETULT:
2773   case ISD::SETLT:   return X86::COND_B;
2774   case ISD::SETUGE:              // flipped
2775   case ISD::SETULE:
2776   case ISD::SETLE:   return X86::COND_BE;
2777   case ISD::SETONE:
2778   case ISD::SETNE:   return X86::COND_NE;
2779   case ISD::SETUO:   return X86::COND_P;
2780   case ISD::SETO:    return X86::COND_NP;
2781   case ISD::SETOEQ:
2782   case ISD::SETUNE:  return X86::COND_INVALID;
2783   }
2784 }
2785
2786 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2787 /// code. Current x86 isa includes the following FP cmov instructions:
2788 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2789 static bool hasFPCMov(unsigned X86CC) {
2790   switch (X86CC) {
2791   default:
2792     return false;
2793   case X86::COND_B:
2794   case X86::COND_BE:
2795   case X86::COND_E:
2796   case X86::COND_P:
2797   case X86::COND_A:
2798   case X86::COND_AE:
2799   case X86::COND_NE:
2800   case X86::COND_NP:
2801     return true;
2802   }
2803 }
2804
2805 /// isFPImmLegal - Returns true if the target can instruction select the
2806 /// specified FP immediate natively. If false, the legalizer will
2807 /// materialize the FP immediate as a load from a constant pool.
2808 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2809   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2810     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2811       return true;
2812   }
2813   return false;
2814 }
2815
2816 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2817 /// the specified range (L, H].
2818 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2819   return (Val < 0) || (Val >= Low && Val < Hi);
2820 }
2821
2822 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2823 /// specified value.
2824 static bool isUndefOrEqual(int Val, int CmpVal) {
2825   if (Val < 0 || Val == CmpVal)
2826     return true;
2827   return false;
2828 }
2829
2830 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2831 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2832 /// the second operand.
2833 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2834   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
2835     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2836   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2837     return (Mask[0] < 2 && Mask[1] < 2);
2838   return false;
2839 }
2840
2841 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2842   SmallVector<int, 8> M;
2843   N->getMask(M);
2844   return ::isPSHUFDMask(M, N->getValueType(0));
2845 }
2846
2847 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2848 /// is suitable for input to PSHUFHW.
2849 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2850   if (VT != MVT::v8i16)
2851     return false;
2852
2853   // Lower quadword copied in order or undef.
2854   for (int i = 0; i != 4; ++i)
2855     if (Mask[i] >= 0 && Mask[i] != i)
2856       return false;
2857
2858   // Upper quadword shuffled.
2859   for (int i = 4; i != 8; ++i)
2860     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2861       return false;
2862
2863   return true;
2864 }
2865
2866 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2867   SmallVector<int, 8> M;
2868   N->getMask(M);
2869   return ::isPSHUFHWMask(M, N->getValueType(0));
2870 }
2871
2872 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2873 /// is suitable for input to PSHUFLW.
2874 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2875   if (VT != MVT::v8i16)
2876     return false;
2877
2878   // Upper quadword copied in order.
2879   for (int i = 4; i != 8; ++i)
2880     if (Mask[i] >= 0 && Mask[i] != i)
2881       return false;
2882
2883   // Lower quadword shuffled.
2884   for (int i = 0; i != 4; ++i)
2885     if (Mask[i] >= 4)
2886       return false;
2887
2888   return true;
2889 }
2890
2891 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2892   SmallVector<int, 8> M;
2893   N->getMask(M);
2894   return ::isPSHUFLWMask(M, N->getValueType(0));
2895 }
2896
2897 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2898 /// is suitable for input to PALIGNR.
2899 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2900                           bool hasSSSE3) {
2901   int i, e = VT.getVectorNumElements();
2902
2903   // Do not handle v2i64 / v2f64 shuffles with palignr.
2904   if (e < 4 || !hasSSSE3)
2905     return false;
2906
2907   for (i = 0; i != e; ++i)
2908     if (Mask[i] >= 0)
2909       break;
2910
2911   // All undef, not a palignr.
2912   if (i == e)
2913     return false;
2914
2915   // Determine if it's ok to perform a palignr with only the LHS, since we
2916   // don't have access to the actual shuffle elements to see if RHS is undef.
2917   bool Unary = Mask[i] < (int)e;
2918   bool NeedsUnary = false;
2919
2920   int s = Mask[i] - i;
2921
2922   // Check the rest of the elements to see if they are consecutive.
2923   for (++i; i != e; ++i) {
2924     int m = Mask[i];
2925     if (m < 0)
2926       continue;
2927
2928     Unary = Unary && (m < (int)e);
2929     NeedsUnary = NeedsUnary || (m < s);
2930
2931     if (NeedsUnary && !Unary)
2932       return false;
2933     if (Unary && m != ((s+i) & (e-1)))
2934       return false;
2935     if (!Unary && m != (s+i))
2936       return false;
2937   }
2938   return true;
2939 }
2940
2941 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2942   SmallVector<int, 8> M;
2943   N->getMask(M);
2944   return ::isPALIGNRMask(M, N->getValueType(0), true);
2945 }
2946
2947 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2948 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2949 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2950   int NumElems = VT.getVectorNumElements();
2951   if (NumElems != 2 && NumElems != 4)
2952     return false;
2953
2954   int Half = NumElems / 2;
2955   for (int i = 0; i < Half; ++i)
2956     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2957       return false;
2958   for (int i = Half; i < NumElems; ++i)
2959     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2960       return false;
2961
2962   return true;
2963 }
2964
2965 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2966   SmallVector<int, 8> M;
2967   N->getMask(M);
2968   return ::isSHUFPMask(M, N->getValueType(0));
2969 }
2970
2971 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2972 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2973 /// half elements to come from vector 1 (which would equal the dest.) and
2974 /// the upper half to come from vector 2.
2975 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2976   int NumElems = VT.getVectorNumElements();
2977
2978   if (NumElems != 2 && NumElems != 4)
2979     return false;
2980
2981   int Half = NumElems / 2;
2982   for (int i = 0; i < Half; ++i)
2983     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2984       return false;
2985   for (int i = Half; i < NumElems; ++i)
2986     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2987       return false;
2988   return true;
2989 }
2990
2991 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2992   SmallVector<int, 8> M;
2993   N->getMask(M);
2994   return isCommutedSHUFPMask(M, N->getValueType(0));
2995 }
2996
2997 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2998 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2999 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3000   if (N->getValueType(0).getVectorNumElements() != 4)
3001     return false;
3002
3003   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3004   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3005          isUndefOrEqual(N->getMaskElt(1), 7) &&
3006          isUndefOrEqual(N->getMaskElt(2), 2) &&
3007          isUndefOrEqual(N->getMaskElt(3), 3);
3008 }
3009
3010 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3011 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3012 /// <2, 3, 2, 3>
3013 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3014   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3015
3016   if (NumElems != 4)
3017     return false;
3018
3019   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3020   isUndefOrEqual(N->getMaskElt(1), 3) &&
3021   isUndefOrEqual(N->getMaskElt(2), 2) &&
3022   isUndefOrEqual(N->getMaskElt(3), 3);
3023 }
3024
3025 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3026 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3027 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3028   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3029
3030   if (NumElems != 2 && NumElems != 4)
3031     return false;
3032
3033   for (unsigned i = 0; i < NumElems/2; ++i)
3034     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3035       return false;
3036
3037   for (unsigned i = NumElems/2; i < NumElems; ++i)
3038     if (!isUndefOrEqual(N->getMaskElt(i), i))
3039       return false;
3040
3041   return true;
3042 }
3043
3044 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3045 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3046 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3047   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3048
3049   if (NumElems != 2 && NumElems != 4)
3050     return false;
3051
3052   for (unsigned i = 0; i < NumElems/2; ++i)
3053     if (!isUndefOrEqual(N->getMaskElt(i), i))
3054       return false;
3055
3056   for (unsigned i = 0; i < NumElems/2; ++i)
3057     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3058       return false;
3059
3060   return true;
3061 }
3062
3063 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3064 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3065 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3066                          bool V2IsSplat = false) {
3067   int NumElts = VT.getVectorNumElements();
3068   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3069     return false;
3070
3071   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3072     int BitI  = Mask[i];
3073     int BitI1 = Mask[i+1];
3074     if (!isUndefOrEqual(BitI, j))
3075       return false;
3076     if (V2IsSplat) {
3077       if (!isUndefOrEqual(BitI1, NumElts))
3078         return false;
3079     } else {
3080       if (!isUndefOrEqual(BitI1, j + NumElts))
3081         return false;
3082     }
3083   }
3084   return true;
3085 }
3086
3087 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3088   SmallVector<int, 8> M;
3089   N->getMask(M);
3090   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3091 }
3092
3093 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3094 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3095 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3096                          bool V2IsSplat = false) {
3097   int NumElts = VT.getVectorNumElements();
3098   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3099     return false;
3100
3101   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3102     int BitI  = Mask[i];
3103     int BitI1 = Mask[i+1];
3104     if (!isUndefOrEqual(BitI, j + NumElts/2))
3105       return false;
3106     if (V2IsSplat) {
3107       if (isUndefOrEqual(BitI1, NumElts))
3108         return false;
3109     } else {
3110       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3111         return false;
3112     }
3113   }
3114   return true;
3115 }
3116
3117 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3118   SmallVector<int, 8> M;
3119   N->getMask(M);
3120   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3121 }
3122
3123 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3124 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3125 /// <0, 0, 1, 1>
3126 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3127   int NumElems = VT.getVectorNumElements();
3128   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3129     return false;
3130
3131   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3132     int BitI  = Mask[i];
3133     int BitI1 = Mask[i+1];
3134     if (!isUndefOrEqual(BitI, j))
3135       return false;
3136     if (!isUndefOrEqual(BitI1, j))
3137       return false;
3138   }
3139   return true;
3140 }
3141
3142 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3143   SmallVector<int, 8> M;
3144   N->getMask(M);
3145   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3146 }
3147
3148 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3149 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3150 /// <2, 2, 3, 3>
3151 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3152   int NumElems = VT.getVectorNumElements();
3153   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3154     return false;
3155
3156   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3157     int BitI  = Mask[i];
3158     int BitI1 = Mask[i+1];
3159     if (!isUndefOrEqual(BitI, j))
3160       return false;
3161     if (!isUndefOrEqual(BitI1, j))
3162       return false;
3163   }
3164   return true;
3165 }
3166
3167 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3168   SmallVector<int, 8> M;
3169   N->getMask(M);
3170   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3171 }
3172
3173 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3174 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3175 /// MOVSD, and MOVD, i.e. setting the lowest element.
3176 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3177   if (VT.getVectorElementType().getSizeInBits() < 32)
3178     return false;
3179
3180   int NumElts = VT.getVectorNumElements();
3181
3182   if (!isUndefOrEqual(Mask[0], NumElts))
3183     return false;
3184
3185   for (int i = 1; i < NumElts; ++i)
3186     if (!isUndefOrEqual(Mask[i], i))
3187       return false;
3188
3189   return true;
3190 }
3191
3192 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3193   SmallVector<int, 8> M;
3194   N->getMask(M);
3195   return ::isMOVLMask(M, N->getValueType(0));
3196 }
3197
3198 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3199 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3200 /// element of vector 2 and the other elements to come from vector 1 in order.
3201 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3202                                bool V2IsSplat = false, bool V2IsUndef = false) {
3203   int NumOps = VT.getVectorNumElements();
3204   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3205     return false;
3206
3207   if (!isUndefOrEqual(Mask[0], 0))
3208     return false;
3209
3210   for (int i = 1; i < NumOps; ++i)
3211     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3212           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3213           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3214       return false;
3215
3216   return true;
3217 }
3218
3219 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3220                            bool V2IsUndef = false) {
3221   SmallVector<int, 8> M;
3222   N->getMask(M);
3223   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3224 }
3225
3226 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3227 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3228 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3229   if (N->getValueType(0).getVectorNumElements() != 4)
3230     return false;
3231
3232   // Expect 1, 1, 3, 3
3233   for (unsigned i = 0; i < 2; ++i) {
3234     int Elt = N->getMaskElt(i);
3235     if (Elt >= 0 && Elt != 1)
3236       return false;
3237   }
3238
3239   bool HasHi = false;
3240   for (unsigned i = 2; i < 4; ++i) {
3241     int Elt = N->getMaskElt(i);
3242     if (Elt >= 0 && Elt != 3)
3243       return false;
3244     if (Elt == 3)
3245       HasHi = true;
3246   }
3247   // Don't use movshdup if it can be done with a shufps.
3248   // FIXME: verify that matching u, u, 3, 3 is what we want.
3249   return HasHi;
3250 }
3251
3252 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3253 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3254 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3255   if (N->getValueType(0).getVectorNumElements() != 4)
3256     return false;
3257
3258   // Expect 0, 0, 2, 2
3259   for (unsigned i = 0; i < 2; ++i)
3260     if (N->getMaskElt(i) > 0)
3261       return false;
3262
3263   bool HasHi = false;
3264   for (unsigned i = 2; i < 4; ++i) {
3265     int Elt = N->getMaskElt(i);
3266     if (Elt >= 0 && Elt != 2)
3267       return false;
3268     if (Elt == 2)
3269       HasHi = true;
3270   }
3271   // Don't use movsldup if it can be done with a shufps.
3272   return HasHi;
3273 }
3274
3275 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3276 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3277 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3278   int e = N->getValueType(0).getVectorNumElements() / 2;
3279
3280   for (int i = 0; i < e; ++i)
3281     if (!isUndefOrEqual(N->getMaskElt(i), i))
3282       return false;
3283   for (int i = 0; i < e; ++i)
3284     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3285       return false;
3286   return true;
3287 }
3288
3289 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3290 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3291 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3292   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3293   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3294
3295   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3296   unsigned Mask = 0;
3297   for (int i = 0; i < NumOperands; ++i) {
3298     int Val = SVOp->getMaskElt(NumOperands-i-1);
3299     if (Val < 0) Val = 0;
3300     if (Val >= NumOperands) Val -= NumOperands;
3301     Mask |= Val;
3302     if (i != NumOperands - 1)
3303       Mask <<= Shift;
3304   }
3305   return Mask;
3306 }
3307
3308 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3309 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3310 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3311   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3312   unsigned Mask = 0;
3313   // 8 nodes, but we only care about the last 4.
3314   for (unsigned i = 7; i >= 4; --i) {
3315     int Val = SVOp->getMaskElt(i);
3316     if (Val >= 0)
3317       Mask |= (Val - 4);
3318     if (i != 4)
3319       Mask <<= 2;
3320   }
3321   return Mask;
3322 }
3323
3324 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3325 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3326 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3327   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3328   unsigned Mask = 0;
3329   // 8 nodes, but we only care about the first 4.
3330   for (int i = 3; i >= 0; --i) {
3331     int Val = SVOp->getMaskElt(i);
3332     if (Val >= 0)
3333       Mask |= Val;
3334     if (i != 0)
3335       Mask <<= 2;
3336   }
3337   return Mask;
3338 }
3339
3340 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3341 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3342 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3343   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3344   EVT VVT = N->getValueType(0);
3345   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3346   int Val = 0;
3347
3348   unsigned i, e;
3349   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3350     Val = SVOp->getMaskElt(i);
3351     if (Val >= 0)
3352       break;
3353   }
3354   return (Val - i) * EltSize;
3355 }
3356
3357 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3358 /// constant +0.0.
3359 bool X86::isZeroNode(SDValue Elt) {
3360   return ((isa<ConstantSDNode>(Elt) &&
3361            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3362           (isa<ConstantFPSDNode>(Elt) &&
3363            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3364 }
3365
3366 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3367 /// their permute mask.
3368 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3369                                     SelectionDAG &DAG) {
3370   EVT VT = SVOp->getValueType(0);
3371   unsigned NumElems = VT.getVectorNumElements();
3372   SmallVector<int, 8> MaskVec;
3373
3374   for (unsigned i = 0; i != NumElems; ++i) {
3375     int idx = SVOp->getMaskElt(i);
3376     if (idx < 0)
3377       MaskVec.push_back(idx);
3378     else if (idx < (int)NumElems)
3379       MaskVec.push_back(idx + NumElems);
3380     else
3381       MaskVec.push_back(idx - NumElems);
3382   }
3383   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3384                               SVOp->getOperand(0), &MaskVec[0]);
3385 }
3386
3387 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3388 /// the two vector operands have swapped position.
3389 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3390   unsigned NumElems = VT.getVectorNumElements();
3391   for (unsigned i = 0; i != NumElems; ++i) {
3392     int idx = Mask[i];
3393     if (idx < 0)
3394       continue;
3395     else if (idx < (int)NumElems)
3396       Mask[i] = idx + NumElems;
3397     else
3398       Mask[i] = idx - NumElems;
3399   }
3400 }
3401
3402 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3403 /// match movhlps. The lower half elements should come from upper half of
3404 /// V1 (and in order), and the upper half elements should come from the upper
3405 /// half of V2 (and in order).
3406 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3407   if (Op->getValueType(0).getVectorNumElements() != 4)
3408     return false;
3409   for (unsigned i = 0, e = 2; i != e; ++i)
3410     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3411       return false;
3412   for (unsigned i = 2; i != 4; ++i)
3413     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3414       return false;
3415   return true;
3416 }
3417
3418 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3419 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3420 /// required.
3421 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3422   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3423     return false;
3424   N = N->getOperand(0).getNode();
3425   if (!ISD::isNON_EXTLoad(N))
3426     return false;
3427   if (LD)
3428     *LD = cast<LoadSDNode>(N);
3429   return true;
3430 }
3431
3432 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3433 /// match movlp{s|d}. The lower half elements should come from lower half of
3434 /// V1 (and in order), and the upper half elements should come from the upper
3435 /// half of V2 (and in order). And since V1 will become the source of the
3436 /// MOVLP, it must be either a vector load or a scalar load to vector.
3437 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3438                                ShuffleVectorSDNode *Op) {
3439   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3440     return false;
3441   // Is V2 is a vector load, don't do this transformation. We will try to use
3442   // load folding shufps op.
3443   if (ISD::isNON_EXTLoad(V2))
3444     return false;
3445
3446   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3447
3448   if (NumElems != 2 && NumElems != 4)
3449     return false;
3450   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3451     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3452       return false;
3453   for (unsigned i = NumElems/2; i != NumElems; ++i)
3454     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3455       return false;
3456   return true;
3457 }
3458
3459 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3460 /// all the same.
3461 static bool isSplatVector(SDNode *N) {
3462   if (N->getOpcode() != ISD::BUILD_VECTOR)
3463     return false;
3464
3465   SDValue SplatValue = N->getOperand(0);
3466   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3467     if (N->getOperand(i) != SplatValue)
3468       return false;
3469   return true;
3470 }
3471
3472 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3473 /// to an zero vector.
3474 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3475 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3476   SDValue V1 = N->getOperand(0);
3477   SDValue V2 = N->getOperand(1);
3478   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3479   for (unsigned i = 0; i != NumElems; ++i) {
3480     int Idx = N->getMaskElt(i);
3481     if (Idx >= (int)NumElems) {
3482       unsigned Opc = V2.getOpcode();
3483       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3484         continue;
3485       if (Opc != ISD::BUILD_VECTOR ||
3486           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3487         return false;
3488     } else if (Idx >= 0) {
3489       unsigned Opc = V1.getOpcode();
3490       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3491         continue;
3492       if (Opc != ISD::BUILD_VECTOR ||
3493           !X86::isZeroNode(V1.getOperand(Idx)))
3494         return false;
3495     }
3496   }
3497   return true;
3498 }
3499
3500 /// getZeroVector - Returns a vector of specified type with all zero elements.
3501 ///
3502 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3503                              DebugLoc dl) {
3504   assert(VT.isVector() && "Expected a vector type");
3505
3506   // Always build SSE zero vectors as <4 x i32> bitcasted
3507   // to their dest type. This ensures they get CSE'd.
3508   SDValue Vec;
3509   if (VT.getSizeInBits() == 128) {  // SSE
3510     if (HasSSE2) {  // SSE2
3511       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3512       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3513     } else { // SSE1
3514       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3515       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3516     }
3517   } else if (VT.getSizeInBits() == 256) { // AVX
3518     // 256-bit logic and arithmetic instructions in AVX are
3519     // all floating-point, no support for integer ops. Default
3520     // to emitting fp zeroed vectors then.
3521     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3522     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3523     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3524   }
3525   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3526 }
3527
3528 /// getOnesVector - Returns a vector of specified type with all bits set.
3529 ///
3530 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3531   assert(VT.isVector() && "Expected a vector type");
3532
3533   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3534   // type.  This ensures they get CSE'd.
3535   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3536   SDValue Vec;
3537   Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3538   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3539 }
3540
3541
3542 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3543 /// that point to V2 points to its first element.
3544 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3545   EVT VT = SVOp->getValueType(0);
3546   unsigned NumElems = VT.getVectorNumElements();
3547
3548   bool Changed = false;
3549   SmallVector<int, 8> MaskVec;
3550   SVOp->getMask(MaskVec);
3551
3552   for (unsigned i = 0; i != NumElems; ++i) {
3553     if (MaskVec[i] > (int)NumElems) {
3554       MaskVec[i] = NumElems;
3555       Changed = true;
3556     }
3557   }
3558   if (Changed)
3559     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3560                                 SVOp->getOperand(1), &MaskVec[0]);
3561   return SDValue(SVOp, 0);
3562 }
3563
3564 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3565 /// operation of specified width.
3566 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3567                        SDValue V2) {
3568   unsigned NumElems = VT.getVectorNumElements();
3569   SmallVector<int, 8> Mask;
3570   Mask.push_back(NumElems);
3571   for (unsigned i = 1; i != NumElems; ++i)
3572     Mask.push_back(i);
3573   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3574 }
3575
3576 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3577 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3578                           SDValue V2) {
3579   unsigned NumElems = VT.getVectorNumElements();
3580   SmallVector<int, 8> Mask;
3581   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3582     Mask.push_back(i);
3583     Mask.push_back(i + NumElems);
3584   }
3585   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3586 }
3587
3588 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3589 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3590                           SDValue V2) {
3591   unsigned NumElems = VT.getVectorNumElements();
3592   unsigned Half = NumElems/2;
3593   SmallVector<int, 8> Mask;
3594   for (unsigned i = 0; i != Half; ++i) {
3595     Mask.push_back(i + Half);
3596     Mask.push_back(i + NumElems + Half);
3597   }
3598   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3599 }
3600
3601 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3602 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3603   EVT PVT = MVT::v4f32;
3604   EVT VT = SV->getValueType(0);
3605   DebugLoc dl = SV->getDebugLoc();
3606   SDValue V1 = SV->getOperand(0);
3607   int NumElems = VT.getVectorNumElements();
3608   int EltNo = SV->getSplatIndex();
3609
3610   // unpack elements to the correct location
3611   while (NumElems > 4) {
3612     if (EltNo < NumElems/2) {
3613       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3614     } else {
3615       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3616       EltNo -= NumElems/2;
3617     }
3618     NumElems >>= 1;
3619   }
3620
3621   // Perform the splat.
3622   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3623   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3624   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3625   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3626 }
3627
3628 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3629 /// vector of zero or undef vector.  This produces a shuffle where the low
3630 /// element of V2 is swizzled into the zero/undef vector, landing at element
3631 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3632 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3633                                              bool isZero, bool HasSSE2,
3634                                              SelectionDAG &DAG) {
3635   EVT VT = V2.getValueType();
3636   SDValue V1 = isZero
3637     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3638   unsigned NumElems = VT.getVectorNumElements();
3639   SmallVector<int, 16> MaskVec;
3640   for (unsigned i = 0; i != NumElems; ++i)
3641     // If this is the insertion idx, put the low elt of V2 here.
3642     MaskVec.push_back(i == Idx ? NumElems : i);
3643   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3644 }
3645
3646 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3647 /// element of the result of the vector shuffle.
3648 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
3649                             unsigned Depth) {
3650   if (Depth == 6)
3651     return SDValue();  // Limit search depth.
3652
3653   SDValue V = SDValue(N, 0);
3654   EVT VT = V.getValueType();
3655   unsigned Opcode = V.getOpcode();
3656
3657   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3658   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3659     Index = SV->getMaskElt(Index);
3660
3661     if (Index < 0)
3662       return DAG.getUNDEF(VT.getVectorElementType());
3663
3664     int NumElems = VT.getVectorNumElements();
3665     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3666     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
3667   }
3668
3669   // Recurse into target specific vector shuffles to find scalars.
3670   if (isTargetShuffle(Opcode)) {
3671     int NumElems = VT.getVectorNumElements();
3672     SmallVector<unsigned, 16> ShuffleMask;
3673     SDValue ImmN;
3674
3675     switch(Opcode) {
3676     case X86ISD::SHUFPS:
3677     case X86ISD::SHUFPD:
3678       ImmN = N->getOperand(N->getNumOperands()-1);
3679       DecodeSHUFPSMask(NumElems,
3680                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3681                        ShuffleMask);
3682       break;
3683     case X86ISD::PUNPCKHBW:
3684     case X86ISD::PUNPCKHWD:
3685     case X86ISD::PUNPCKHDQ:
3686     case X86ISD::PUNPCKHQDQ:
3687       DecodePUNPCKHMask(NumElems, ShuffleMask);
3688       break;
3689     case X86ISD::UNPCKHPS:
3690     case X86ISD::UNPCKHPD:
3691       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3692       break;
3693     case X86ISD::PUNPCKLBW:
3694     case X86ISD::PUNPCKLWD:
3695     case X86ISD::PUNPCKLDQ:
3696     case X86ISD::PUNPCKLQDQ:
3697       DecodePUNPCKLMask(NumElems, ShuffleMask);
3698       break;
3699     case X86ISD::UNPCKLPS:
3700     case X86ISD::UNPCKLPD:
3701       DecodeUNPCKLPMask(NumElems, ShuffleMask);
3702       break;
3703     case X86ISD::MOVHLPS:
3704       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3705       break;
3706     case X86ISD::MOVLHPS:
3707       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3708       break;
3709     case X86ISD::PSHUFD:
3710       ImmN = N->getOperand(N->getNumOperands()-1);
3711       DecodePSHUFMask(NumElems,
3712                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3713                       ShuffleMask);
3714       break;
3715     case X86ISD::PSHUFHW:
3716       ImmN = N->getOperand(N->getNumOperands()-1);
3717       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3718                         ShuffleMask);
3719       break;
3720     case X86ISD::PSHUFLW:
3721       ImmN = N->getOperand(N->getNumOperands()-1);
3722       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3723                         ShuffleMask);
3724       break;
3725     case X86ISD::MOVSS:
3726     case X86ISD::MOVSD: {
3727       // The index 0 always comes from the first element of the second source,
3728       // this is why MOVSS and MOVSD are used in the first place. The other
3729       // elements come from the other positions of the first source vector.
3730       unsigned OpNum = (Index == 0) ? 1 : 0;
3731       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
3732                                  Depth+1);
3733     }
3734     default:
3735       assert("not implemented for target shuffle node");
3736       return SDValue();
3737     }
3738
3739     Index = ShuffleMask[Index];
3740     if (Index < 0)
3741       return DAG.getUNDEF(VT.getVectorElementType());
3742
3743     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
3744     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
3745                                Depth+1);
3746   }
3747
3748   // Actual nodes that may contain scalar elements
3749   if (Opcode == ISD::BIT_CONVERT) {
3750     V = V.getOperand(0);
3751     EVT SrcVT = V.getValueType();
3752     unsigned NumElems = VT.getVectorNumElements();
3753
3754     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3755       return SDValue();
3756   }
3757
3758   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3759     return (Index == 0) ? V.getOperand(0)
3760                           : DAG.getUNDEF(VT.getVectorElementType());
3761
3762   if (V.getOpcode() == ISD::BUILD_VECTOR)
3763     return V.getOperand(Index);
3764
3765   return SDValue();
3766 }
3767
3768 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3769 /// shuffle operation which come from a consecutively from a zero. The
3770 /// search can start in two diferent directions, from left or right.
3771 static
3772 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3773                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3774   int i = 0;
3775
3776   while (i < NumElems) {
3777     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3778     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
3779     if (!(Elt.getNode() &&
3780          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3781       break;
3782     ++i;
3783   }
3784
3785   return i;
3786 }
3787
3788 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3789 /// MaskE correspond consecutively to elements from one of the vector operands,
3790 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3791 static
3792 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3793                               int OpIdx, int NumElems, unsigned &OpNum) {
3794   bool SeenV1 = false;
3795   bool SeenV2 = false;
3796
3797   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3798     int Idx = SVOp->getMaskElt(i);
3799     // Ignore undef indicies
3800     if (Idx < 0)
3801       continue;
3802
3803     if (Idx < NumElems)
3804       SeenV1 = true;
3805     else
3806       SeenV2 = true;
3807
3808     // Only accept consecutive elements from the same vector
3809     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3810       return false;
3811   }
3812
3813   OpNum = SeenV1 ? 0 : 1;
3814   return true;
3815 }
3816
3817 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3818 /// logical left shift of a vector.
3819 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3820                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3821   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3822   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3823               false /* check zeros from right */, DAG);
3824   unsigned OpSrc;
3825
3826   if (!NumZeros)
3827     return false;
3828
3829   // Considering the elements in the mask that are not consecutive zeros,
3830   // check if they consecutively come from only one of the source vectors.
3831   //
3832   //               V1 = {X, A, B, C}     0
3833   //                         \  \  \    /
3834   //   vector_shuffle V1, V2 <1, 2, 3, X>
3835   //
3836   if (!isShuffleMaskConsecutive(SVOp,
3837             0,                   // Mask Start Index
3838             NumElems-NumZeros-1, // Mask End Index
3839             NumZeros,            // Where to start looking in the src vector
3840             NumElems,            // Number of elements in vector
3841             OpSrc))              // Which source operand ?
3842     return false;
3843
3844   isLeft = false;
3845   ShAmt = NumZeros;
3846   ShVal = SVOp->getOperand(OpSrc);
3847   return true;
3848 }
3849
3850 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3851 /// logical left shift of a vector.
3852 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3853                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3854   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3855   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3856               true /* check zeros from left */, DAG);
3857   unsigned OpSrc;
3858
3859   if (!NumZeros)
3860     return false;
3861
3862   // Considering the elements in the mask that are not consecutive zeros,
3863   // check if they consecutively come from only one of the source vectors.
3864   //
3865   //                           0    { A, B, X, X } = V2
3866   //                          / \    /  /
3867   //   vector_shuffle V1, V2 <X, X, 4, 5>
3868   //
3869   if (!isShuffleMaskConsecutive(SVOp,
3870             NumZeros,     // Mask Start Index
3871             NumElems-1,   // Mask End Index
3872             0,            // Where to start looking in the src vector
3873             NumElems,     // Number of elements in vector
3874             OpSrc))       // Which source operand ?
3875     return false;
3876
3877   isLeft = true;
3878   ShAmt = NumZeros;
3879   ShVal = SVOp->getOperand(OpSrc);
3880   return true;
3881 }
3882
3883 /// isVectorShift - Returns true if the shuffle can be implemented as a
3884 /// logical left or right shift of a vector.
3885 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3886                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3887   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3888       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3889     return true;
3890
3891   return false;
3892 }
3893
3894 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3895 ///
3896 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3897                                        unsigned NumNonZero, unsigned NumZero,
3898                                        SelectionDAG &DAG,
3899                                        const TargetLowering &TLI) {
3900   if (NumNonZero > 8)
3901     return SDValue();
3902
3903   DebugLoc dl = Op.getDebugLoc();
3904   SDValue V(0, 0);
3905   bool First = true;
3906   for (unsigned i = 0; i < 16; ++i) {
3907     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3908     if (ThisIsNonZero && First) {
3909       if (NumZero)
3910         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3911       else
3912         V = DAG.getUNDEF(MVT::v8i16);
3913       First = false;
3914     }
3915
3916     if ((i & 1) != 0) {
3917       SDValue ThisElt(0, 0), LastElt(0, 0);
3918       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3919       if (LastIsNonZero) {
3920         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3921                               MVT::i16, Op.getOperand(i-1));
3922       }
3923       if (ThisIsNonZero) {
3924         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3925         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3926                               ThisElt, DAG.getConstant(8, MVT::i8));
3927         if (LastIsNonZero)
3928           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3929       } else
3930         ThisElt = LastElt;
3931
3932       if (ThisElt.getNode())
3933         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3934                         DAG.getIntPtrConstant(i/2));
3935     }
3936   }
3937
3938   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3939 }
3940
3941 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3942 ///
3943 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3944                                      unsigned NumNonZero, unsigned NumZero,
3945                                      SelectionDAG &DAG,
3946                                      const TargetLowering &TLI) {
3947   if (NumNonZero > 4)
3948     return SDValue();
3949
3950   DebugLoc dl = Op.getDebugLoc();
3951   SDValue V(0, 0);
3952   bool First = true;
3953   for (unsigned i = 0; i < 8; ++i) {
3954     bool isNonZero = (NonZeros & (1 << i)) != 0;
3955     if (isNonZero) {
3956       if (First) {
3957         if (NumZero)
3958           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3959         else
3960           V = DAG.getUNDEF(MVT::v8i16);
3961         First = false;
3962       }
3963       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3964                       MVT::v8i16, V, Op.getOperand(i),
3965                       DAG.getIntPtrConstant(i));
3966     }
3967   }
3968
3969   return V;
3970 }
3971
3972 /// getVShift - Return a vector logical shift node.
3973 ///
3974 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3975                          unsigned NumBits, SelectionDAG &DAG,
3976                          const TargetLowering &TLI, DebugLoc dl) {
3977   EVT ShVT = MVT::v2i64;
3978   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3979   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3980   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3981                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3982                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3983 }
3984
3985 SDValue
3986 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3987                                           SelectionDAG &DAG) const {
3988
3989   // Check if the scalar load can be widened into a vector load. And if
3990   // the address is "base + cst" see if the cst can be "absorbed" into
3991   // the shuffle mask.
3992   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3993     SDValue Ptr = LD->getBasePtr();
3994     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3995       return SDValue();
3996     EVT PVT = LD->getValueType(0);
3997     if (PVT != MVT::i32 && PVT != MVT::f32)
3998       return SDValue();
3999
4000     int FI = -1;
4001     int64_t Offset = 0;
4002     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4003       FI = FINode->getIndex();
4004       Offset = 0;
4005     } else if (Ptr.getOpcode() == ISD::ADD &&
4006                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
4007                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4008       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4009       Offset = Ptr.getConstantOperandVal(1);
4010       Ptr = Ptr.getOperand(0);
4011     } else {
4012       return SDValue();
4013     }
4014
4015     SDValue Chain = LD->getChain();
4016     // Make sure the stack object alignment is at least 16.
4017     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4018     if (DAG.InferPtrAlignment(Ptr) < 16) {
4019       if (MFI->isFixedObjectIndex(FI)) {
4020         // Can't change the alignment. FIXME: It's possible to compute
4021         // the exact stack offset and reference FI + adjust offset instead.
4022         // If someone *really* cares about this. That's the way to implement it.
4023         return SDValue();
4024       } else {
4025         MFI->setObjectAlignment(FI, 16);
4026       }
4027     }
4028
4029     // (Offset % 16) must be multiple of 4. Then address is then
4030     // Ptr + (Offset & ~15).
4031     if (Offset < 0)
4032       return SDValue();
4033     if ((Offset % 16) & 3)
4034       return SDValue();
4035     int64_t StartOffset = Offset & ~15;
4036     if (StartOffset)
4037       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4038                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4039
4040     int EltNo = (Offset - StartOffset) >> 2;
4041     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4042     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4043     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4044                              LD->getPointerInfo().getWithOffset(StartOffset),
4045                              false, false, 0);
4046     // Canonicalize it to a v4i32 shuffle.
4047     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
4048     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4049                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4050                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4051   }
4052
4053   return SDValue();
4054 }
4055
4056 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4057 /// vector of type 'VT', see if the elements can be replaced by a single large
4058 /// load which has the same value as a build_vector whose operands are 'elts'.
4059 ///
4060 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4061 ///
4062 /// FIXME: we'd also like to handle the case where the last elements are zero
4063 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4064 /// There's even a handy isZeroNode for that purpose.
4065 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4066                                         DebugLoc &DL, SelectionDAG &DAG) {
4067   EVT EltVT = VT.getVectorElementType();
4068   unsigned NumElems = Elts.size();
4069
4070   LoadSDNode *LDBase = NULL;
4071   unsigned LastLoadedElt = -1U;
4072
4073   // For each element in the initializer, see if we've found a load or an undef.
4074   // If we don't find an initial load element, or later load elements are
4075   // non-consecutive, bail out.
4076   for (unsigned i = 0; i < NumElems; ++i) {
4077     SDValue Elt = Elts[i];
4078
4079     if (!Elt.getNode() ||
4080         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4081       return SDValue();
4082     if (!LDBase) {
4083       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4084         return SDValue();
4085       LDBase = cast<LoadSDNode>(Elt.getNode());
4086       LastLoadedElt = i;
4087       continue;
4088     }
4089     if (Elt.getOpcode() == ISD::UNDEF)
4090       continue;
4091
4092     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4093     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4094       return SDValue();
4095     LastLoadedElt = i;
4096   }
4097
4098   // If we have found an entire vector of loads and undefs, then return a large
4099   // load of the entire vector width starting at the base pointer.  If we found
4100   // consecutive loads for the low half, generate a vzext_load node.
4101   if (LastLoadedElt == NumElems - 1) {
4102     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4103       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4104                          LDBase->getPointerInfo(),
4105                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4106     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4107                        LDBase->getPointerInfo(),
4108                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4109                        LDBase->getAlignment());
4110   } else if (NumElems == 4 && LastLoadedElt == 1) {
4111     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4112     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4113     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4114                                               Ops, 2, MVT::i32,
4115                                               LDBase->getMemOperand());
4116     return DAG.getNode(ISD::BIT_CONVERT, DL, VT, ResNode);
4117   }
4118   return SDValue();
4119 }
4120
4121 SDValue
4122 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4123   DebugLoc dl = Op.getDebugLoc();
4124   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4125   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4126   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4127   // is present, so AllOnes is ignored.
4128   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4129       (Op.getValueType().getSizeInBits() != 256 &&
4130        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4131     // Canonicalize this to <4 x i32> (SSE) to
4132     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4133     // eliminated on x86-32 hosts.
4134     if (Op.getValueType() == MVT::v4i32)
4135       return Op;
4136
4137     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4138       return getOnesVector(Op.getValueType(), DAG, dl);
4139     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4140   }
4141
4142   EVT VT = Op.getValueType();
4143   EVT ExtVT = VT.getVectorElementType();
4144   unsigned EVTBits = ExtVT.getSizeInBits();
4145
4146   unsigned NumElems = Op.getNumOperands();
4147   unsigned NumZero  = 0;
4148   unsigned NumNonZero = 0;
4149   unsigned NonZeros = 0;
4150   bool IsAllConstants = true;
4151   SmallSet<SDValue, 8> Values;
4152   for (unsigned i = 0; i < NumElems; ++i) {
4153     SDValue Elt = Op.getOperand(i);
4154     if (Elt.getOpcode() == ISD::UNDEF)
4155       continue;
4156     Values.insert(Elt);
4157     if (Elt.getOpcode() != ISD::Constant &&
4158         Elt.getOpcode() != ISD::ConstantFP)
4159       IsAllConstants = false;
4160     if (X86::isZeroNode(Elt))
4161       NumZero++;
4162     else {
4163       NonZeros |= (1 << i);
4164       NumNonZero++;
4165     }
4166   }
4167
4168   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4169   if (NumNonZero == 0)
4170     return DAG.getUNDEF(VT);
4171
4172   // Special case for single non-zero, non-undef, element.
4173   if (NumNonZero == 1) {
4174     unsigned Idx = CountTrailingZeros_32(NonZeros);
4175     SDValue Item = Op.getOperand(Idx);
4176
4177     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4178     // the value are obviously zero, truncate the value to i32 and do the
4179     // insertion that way.  Only do this if the value is non-constant or if the
4180     // value is a constant being inserted into element 0.  It is cheaper to do
4181     // a constant pool load than it is to do a movd + shuffle.
4182     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4183         (!IsAllConstants || Idx == 0)) {
4184       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4185         // Handle SSE only.
4186         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4187         EVT VecVT = MVT::v4i32;
4188         unsigned VecElts = 4;
4189
4190         // Truncate the value (which may itself be a constant) to i32, and
4191         // convert it to a vector with movd (S2V+shuffle to zero extend).
4192         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4193         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4194         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4195                                            Subtarget->hasSSE2(), DAG);
4196
4197         // Now we have our 32-bit value zero extended in the low element of
4198         // a vector.  If Idx != 0, swizzle it into place.
4199         if (Idx != 0) {
4200           SmallVector<int, 4> Mask;
4201           Mask.push_back(Idx);
4202           for (unsigned i = 1; i != VecElts; ++i)
4203             Mask.push_back(i);
4204           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4205                                       DAG.getUNDEF(Item.getValueType()),
4206                                       &Mask[0]);
4207         }
4208         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4209       }
4210     }
4211
4212     // If we have a constant or non-constant insertion into the low element of
4213     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4214     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4215     // depending on what the source datatype is.
4216     if (Idx == 0) {
4217       if (NumZero == 0) {
4218         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4219       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4220           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4221         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4222         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4223         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4224                                            DAG);
4225       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4226         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4227         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4228         EVT MiddleVT = MVT::v4i32;
4229         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4230         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4231                                            Subtarget->hasSSE2(), DAG);
4232         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4233       }
4234     }
4235
4236     // Is it a vector logical left shift?
4237     if (NumElems == 2 && Idx == 1 &&
4238         X86::isZeroNode(Op.getOperand(0)) &&
4239         !X86::isZeroNode(Op.getOperand(1))) {
4240       unsigned NumBits = VT.getSizeInBits();
4241       return getVShift(true, VT,
4242                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4243                                    VT, Op.getOperand(1)),
4244                        NumBits/2, DAG, *this, dl);
4245     }
4246
4247     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4248       return SDValue();
4249
4250     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4251     // is a non-constant being inserted into an element other than the low one,
4252     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4253     // movd/movss) to move this into the low element, then shuffle it into
4254     // place.
4255     if (EVTBits == 32) {
4256       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4257
4258       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4259       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4260                                          Subtarget->hasSSE2(), DAG);
4261       SmallVector<int, 8> MaskVec;
4262       for (unsigned i = 0; i < NumElems; i++)
4263         MaskVec.push_back(i == Idx ? 0 : 1);
4264       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4265     }
4266   }
4267
4268   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4269   if (Values.size() == 1) {
4270     if (EVTBits == 32) {
4271       // Instead of a shuffle like this:
4272       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4273       // Check if it's possible to issue this instead.
4274       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4275       unsigned Idx = CountTrailingZeros_32(NonZeros);
4276       SDValue Item = Op.getOperand(Idx);
4277       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4278         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4279     }
4280     return SDValue();
4281   }
4282
4283   // A vector full of immediates; various special cases are already
4284   // handled, so this is best done with a single constant-pool load.
4285   if (IsAllConstants)
4286     return SDValue();
4287
4288   // Let legalizer expand 2-wide build_vectors.
4289   if (EVTBits == 64) {
4290     if (NumNonZero == 1) {
4291       // One half is zero or undef.
4292       unsigned Idx = CountTrailingZeros_32(NonZeros);
4293       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4294                                  Op.getOperand(Idx));
4295       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4296                                          Subtarget->hasSSE2(), DAG);
4297     }
4298     return SDValue();
4299   }
4300
4301   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4302   if (EVTBits == 8 && NumElems == 16) {
4303     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4304                                         *this);
4305     if (V.getNode()) return V;
4306   }
4307
4308   if (EVTBits == 16 && NumElems == 8) {
4309     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4310                                       *this);
4311     if (V.getNode()) return V;
4312   }
4313
4314   // If element VT is == 32 bits, turn it into a number of shuffles.
4315   SmallVector<SDValue, 8> V;
4316   V.resize(NumElems);
4317   if (NumElems == 4 && NumZero > 0) {
4318     for (unsigned i = 0; i < 4; ++i) {
4319       bool isZero = !(NonZeros & (1 << i));
4320       if (isZero)
4321         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4322       else
4323         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4324     }
4325
4326     for (unsigned i = 0; i < 2; ++i) {
4327       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4328         default: break;
4329         case 0:
4330           V[i] = V[i*2];  // Must be a zero vector.
4331           break;
4332         case 1:
4333           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4334           break;
4335         case 2:
4336           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4337           break;
4338         case 3:
4339           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4340           break;
4341       }
4342     }
4343
4344     SmallVector<int, 8> MaskVec;
4345     bool Reverse = (NonZeros & 0x3) == 2;
4346     for (unsigned i = 0; i < 2; ++i)
4347       MaskVec.push_back(Reverse ? 1-i : i);
4348     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4349     for (unsigned i = 0; i < 2; ++i)
4350       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4351     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4352   }
4353
4354   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4355     // Check for a build vector of consecutive loads.
4356     for (unsigned i = 0; i < NumElems; ++i)
4357       V[i] = Op.getOperand(i);
4358
4359     // Check for elements which are consecutive loads.
4360     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4361     if (LD.getNode())
4362       return LD;
4363
4364     // For SSE 4.1, use insertps to put the high elements into the low element.
4365     if (getSubtarget()->hasSSE41()) {
4366       SDValue Result;
4367       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4368         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4369       else
4370         Result = DAG.getUNDEF(VT);
4371
4372       for (unsigned i = 1; i < NumElems; ++i) {
4373         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4374         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4375                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4376       }
4377       return Result;
4378     }
4379
4380     // Otherwise, expand into a number of unpckl*, start by extending each of
4381     // our (non-undef) elements to the full vector width with the element in the
4382     // bottom slot of the vector (which generates no code for SSE).
4383     for (unsigned i = 0; i < NumElems; ++i) {
4384       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4385         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4386       else
4387         V[i] = DAG.getUNDEF(VT);
4388     }
4389
4390     // Next, we iteratively mix elements, e.g. for v4f32:
4391     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4392     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4393     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4394     unsigned EltStride = NumElems >> 1;
4395     while (EltStride != 0) {
4396       for (unsigned i = 0; i < EltStride; ++i) {
4397         // If V[i+EltStride] is undef and this is the first round of mixing,
4398         // then it is safe to just drop this shuffle: V[i] is already in the
4399         // right place, the one element (since it's the first round) being
4400         // inserted as undef can be dropped.  This isn't safe for successive
4401         // rounds because they will permute elements within both vectors.
4402         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4403             EltStride == NumElems/2)
4404           continue;
4405
4406         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4407       }
4408       EltStride >>= 1;
4409     }
4410     return V[0];
4411   }
4412   return SDValue();
4413 }
4414
4415 SDValue
4416 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4417   // We support concatenate two MMX registers and place them in a MMX
4418   // register.  This is better than doing a stack convert.
4419   DebugLoc dl = Op.getDebugLoc();
4420   EVT ResVT = Op.getValueType();
4421   assert(Op.getNumOperands() == 2);
4422   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4423          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4424   int Mask[2];
4425   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4426   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4427   InVec = Op.getOperand(1);
4428   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4429     unsigned NumElts = ResVT.getVectorNumElements();
4430     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4431     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4432                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4433   } else {
4434     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4435     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4436     Mask[0] = 0; Mask[1] = 2;
4437     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4438   }
4439   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4440 }
4441
4442 // v8i16 shuffles - Prefer shuffles in the following order:
4443 // 1. [all]   pshuflw, pshufhw, optional move
4444 // 2. [ssse3] 1 x pshufb
4445 // 3. [ssse3] 2 x pshufb + 1 x por
4446 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4447 SDValue
4448 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4449                                             SelectionDAG &DAG) const {
4450   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4451   SDValue V1 = SVOp->getOperand(0);
4452   SDValue V2 = SVOp->getOperand(1);
4453   DebugLoc dl = SVOp->getDebugLoc();
4454   SmallVector<int, 8> MaskVals;
4455
4456   // Determine if more than 1 of the words in each of the low and high quadwords
4457   // of the result come from the same quadword of one of the two inputs.  Undef
4458   // mask values count as coming from any quadword, for better codegen.
4459   SmallVector<unsigned, 4> LoQuad(4);
4460   SmallVector<unsigned, 4> HiQuad(4);
4461   BitVector InputQuads(4);
4462   for (unsigned i = 0; i < 8; ++i) {
4463     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4464     int EltIdx = SVOp->getMaskElt(i);
4465     MaskVals.push_back(EltIdx);
4466     if (EltIdx < 0) {
4467       ++Quad[0];
4468       ++Quad[1];
4469       ++Quad[2];
4470       ++Quad[3];
4471       continue;
4472     }
4473     ++Quad[EltIdx / 4];
4474     InputQuads.set(EltIdx / 4);
4475   }
4476
4477   int BestLoQuad = -1;
4478   unsigned MaxQuad = 1;
4479   for (unsigned i = 0; i < 4; ++i) {
4480     if (LoQuad[i] > MaxQuad) {
4481       BestLoQuad = i;
4482       MaxQuad = LoQuad[i];
4483     }
4484   }
4485
4486   int BestHiQuad = -1;
4487   MaxQuad = 1;
4488   for (unsigned i = 0; i < 4; ++i) {
4489     if (HiQuad[i] > MaxQuad) {
4490       BestHiQuad = i;
4491       MaxQuad = HiQuad[i];
4492     }
4493   }
4494
4495   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4496   // of the two input vectors, shuffle them into one input vector so only a
4497   // single pshufb instruction is necessary. If There are more than 2 input
4498   // quads, disable the next transformation since it does not help SSSE3.
4499   bool V1Used = InputQuads[0] || InputQuads[1];
4500   bool V2Used = InputQuads[2] || InputQuads[3];
4501   if (Subtarget->hasSSSE3()) {
4502     if (InputQuads.count() == 2 && V1Used && V2Used) {
4503       BestLoQuad = InputQuads.find_first();
4504       BestHiQuad = InputQuads.find_next(BestLoQuad);
4505     }
4506     if (InputQuads.count() > 2) {
4507       BestLoQuad = -1;
4508       BestHiQuad = -1;
4509     }
4510   }
4511
4512   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4513   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4514   // words from all 4 input quadwords.
4515   SDValue NewV;
4516   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4517     SmallVector<int, 8> MaskV;
4518     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4519     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4520     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4521                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4522                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4523     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4524
4525     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4526     // source words for the shuffle, to aid later transformations.
4527     bool AllWordsInNewV = true;
4528     bool InOrder[2] = { true, true };
4529     for (unsigned i = 0; i != 8; ++i) {
4530       int idx = MaskVals[i];
4531       if (idx != (int)i)
4532         InOrder[i/4] = false;
4533       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4534         continue;
4535       AllWordsInNewV = false;
4536       break;
4537     }
4538
4539     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4540     if (AllWordsInNewV) {
4541       for (int i = 0; i != 8; ++i) {
4542         int idx = MaskVals[i];
4543         if (idx < 0)
4544           continue;
4545         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4546         if ((idx != i) && idx < 4)
4547           pshufhw = false;
4548         if ((idx != i) && idx > 3)
4549           pshuflw = false;
4550       }
4551       V1 = NewV;
4552       V2Used = false;
4553       BestLoQuad = 0;
4554       BestHiQuad = 1;
4555     }
4556
4557     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4558     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4559     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4560       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4561       unsigned TargetMask = 0;
4562       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4563                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4564       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4565                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4566       V1 = NewV.getOperand(0);
4567       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4568     }
4569   }
4570
4571   // If we have SSSE3, and all words of the result are from 1 input vector,
4572   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4573   // is present, fall back to case 4.
4574   if (Subtarget->hasSSSE3()) {
4575     SmallVector<SDValue,16> pshufbMask;
4576
4577     // If we have elements from both input vectors, set the high bit of the
4578     // shuffle mask element to zero out elements that come from V2 in the V1
4579     // mask, and elements that come from V1 in the V2 mask, so that the two
4580     // results can be OR'd together.
4581     bool TwoInputs = V1Used && V2Used;
4582     for (unsigned i = 0; i != 8; ++i) {
4583       int EltIdx = MaskVals[i] * 2;
4584       if (TwoInputs && (EltIdx >= 16)) {
4585         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4586         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4587         continue;
4588       }
4589       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4590       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4591     }
4592     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4593     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4594                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4595                                  MVT::v16i8, &pshufbMask[0], 16));
4596     if (!TwoInputs)
4597       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4598
4599     // Calculate the shuffle mask for the second input, shuffle it, and
4600     // OR it with the first shuffled input.
4601     pshufbMask.clear();
4602     for (unsigned i = 0; i != 8; ++i) {
4603       int EltIdx = MaskVals[i] * 2;
4604       if (EltIdx < 16) {
4605         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4606         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4607         continue;
4608       }
4609       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4610       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4611     }
4612     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4613     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4614                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4615                                  MVT::v16i8, &pshufbMask[0], 16));
4616     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4617     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4618   }
4619
4620   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4621   // and update MaskVals with new element order.
4622   BitVector InOrder(8);
4623   if (BestLoQuad >= 0) {
4624     SmallVector<int, 8> MaskV;
4625     for (int i = 0; i != 4; ++i) {
4626       int idx = MaskVals[i];
4627       if (idx < 0) {
4628         MaskV.push_back(-1);
4629         InOrder.set(i);
4630       } else if ((idx / 4) == BestLoQuad) {
4631         MaskV.push_back(idx & 3);
4632         InOrder.set(i);
4633       } else {
4634         MaskV.push_back(-1);
4635       }
4636     }
4637     for (unsigned i = 4; i != 8; ++i)
4638       MaskV.push_back(i);
4639     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4640                                 &MaskV[0]);
4641
4642     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4643       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4644                                NewV.getOperand(0),
4645                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4646                                DAG);
4647   }
4648
4649   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4650   // and update MaskVals with the new element order.
4651   if (BestHiQuad >= 0) {
4652     SmallVector<int, 8> MaskV;
4653     for (unsigned i = 0; i != 4; ++i)
4654       MaskV.push_back(i);
4655     for (unsigned i = 4; i != 8; ++i) {
4656       int idx = MaskVals[i];
4657       if (idx < 0) {
4658         MaskV.push_back(-1);
4659         InOrder.set(i);
4660       } else if ((idx / 4) == BestHiQuad) {
4661         MaskV.push_back((idx & 3) + 4);
4662         InOrder.set(i);
4663       } else {
4664         MaskV.push_back(-1);
4665       }
4666     }
4667     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4668                                 &MaskV[0]);
4669
4670     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4671       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4672                               NewV.getOperand(0),
4673                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4674                               DAG);
4675   }
4676
4677   // In case BestHi & BestLo were both -1, which means each quadword has a word
4678   // from each of the four input quadwords, calculate the InOrder bitvector now
4679   // before falling through to the insert/extract cleanup.
4680   if (BestLoQuad == -1 && BestHiQuad == -1) {
4681     NewV = V1;
4682     for (int i = 0; i != 8; ++i)
4683       if (MaskVals[i] < 0 || MaskVals[i] == i)
4684         InOrder.set(i);
4685   }
4686
4687   // The other elements are put in the right place using pextrw and pinsrw.
4688   for (unsigned i = 0; i != 8; ++i) {
4689     if (InOrder[i])
4690       continue;
4691     int EltIdx = MaskVals[i];
4692     if (EltIdx < 0)
4693       continue;
4694     SDValue ExtOp = (EltIdx < 8)
4695     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4696                   DAG.getIntPtrConstant(EltIdx))
4697     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4698                   DAG.getIntPtrConstant(EltIdx - 8));
4699     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4700                        DAG.getIntPtrConstant(i));
4701   }
4702   return NewV;
4703 }
4704
4705 // v16i8 shuffles - Prefer shuffles in the following order:
4706 // 1. [ssse3] 1 x pshufb
4707 // 2. [ssse3] 2 x pshufb + 1 x por
4708 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4709 static
4710 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4711                                  SelectionDAG &DAG,
4712                                  const X86TargetLowering &TLI) {
4713   SDValue V1 = SVOp->getOperand(0);
4714   SDValue V2 = SVOp->getOperand(1);
4715   DebugLoc dl = SVOp->getDebugLoc();
4716   SmallVector<int, 16> MaskVals;
4717   SVOp->getMask(MaskVals);
4718
4719   // If we have SSSE3, case 1 is generated when all result bytes come from
4720   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4721   // present, fall back to case 3.
4722   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4723   bool V1Only = true;
4724   bool V2Only = true;
4725   for (unsigned i = 0; i < 16; ++i) {
4726     int EltIdx = MaskVals[i];
4727     if (EltIdx < 0)
4728       continue;
4729     if (EltIdx < 16)
4730       V2Only = false;
4731     else
4732       V1Only = false;
4733   }
4734
4735   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4736   if (TLI.getSubtarget()->hasSSSE3()) {
4737     SmallVector<SDValue,16> pshufbMask;
4738
4739     // If all result elements are from one input vector, then only translate
4740     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4741     //
4742     // Otherwise, we have elements from both input vectors, and must zero out
4743     // elements that come from V2 in the first mask, and V1 in the second mask
4744     // so that we can OR them together.
4745     bool TwoInputs = !(V1Only || V2Only);
4746     for (unsigned i = 0; i != 16; ++i) {
4747       int EltIdx = MaskVals[i];
4748       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4749         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4750         continue;
4751       }
4752       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4753     }
4754     // If all the elements are from V2, assign it to V1 and return after
4755     // building the first pshufb.
4756     if (V2Only)
4757       V1 = V2;
4758     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4759                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4760                                  MVT::v16i8, &pshufbMask[0], 16));
4761     if (!TwoInputs)
4762       return V1;
4763
4764     // Calculate the shuffle mask for the second input, shuffle it, and
4765     // OR it with the first shuffled input.
4766     pshufbMask.clear();
4767     for (unsigned i = 0; i != 16; ++i) {
4768       int EltIdx = MaskVals[i];
4769       if (EltIdx < 16) {
4770         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4771         continue;
4772       }
4773       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4774     }
4775     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4776                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4777                                  MVT::v16i8, &pshufbMask[0], 16));
4778     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4779   }
4780
4781   // No SSSE3 - Calculate in place words and then fix all out of place words
4782   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4783   // the 16 different words that comprise the two doublequadword input vectors.
4784   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4785   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4786   SDValue NewV = V2Only ? V2 : V1;
4787   for (int i = 0; i != 8; ++i) {
4788     int Elt0 = MaskVals[i*2];
4789     int Elt1 = MaskVals[i*2+1];
4790
4791     // This word of the result is all undef, skip it.
4792     if (Elt0 < 0 && Elt1 < 0)
4793       continue;
4794
4795     // This word of the result is already in the correct place, skip it.
4796     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4797       continue;
4798     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4799       continue;
4800
4801     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4802     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4803     SDValue InsElt;
4804
4805     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4806     // using a single extract together, load it and store it.
4807     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4808       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4809                            DAG.getIntPtrConstant(Elt1 / 2));
4810       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4811                         DAG.getIntPtrConstant(i));
4812       continue;
4813     }
4814
4815     // If Elt1 is defined, extract it from the appropriate source.  If the
4816     // source byte is not also odd, shift the extracted word left 8 bits
4817     // otherwise clear the bottom 8 bits if we need to do an or.
4818     if (Elt1 >= 0) {
4819       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4820                            DAG.getIntPtrConstant(Elt1 / 2));
4821       if ((Elt1 & 1) == 0)
4822         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4823                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4824       else if (Elt0 >= 0)
4825         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4826                              DAG.getConstant(0xFF00, MVT::i16));
4827     }
4828     // If Elt0 is defined, extract it from the appropriate source.  If the
4829     // source byte is not also even, shift the extracted word right 8 bits. If
4830     // Elt1 was also defined, OR the extracted values together before
4831     // inserting them in the result.
4832     if (Elt0 >= 0) {
4833       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4834                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4835       if ((Elt0 & 1) != 0)
4836         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4837                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4838       else if (Elt1 >= 0)
4839         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4840                              DAG.getConstant(0x00FF, MVT::i16));
4841       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4842                          : InsElt0;
4843     }
4844     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4845                        DAG.getIntPtrConstant(i));
4846   }
4847   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4848 }
4849
4850 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4851 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
4852 /// done when every pair / quad of shuffle mask elements point to elements in
4853 /// the right sequence. e.g.
4854 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
4855 static
4856 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4857                                  SelectionDAG &DAG, DebugLoc dl) {
4858   EVT VT = SVOp->getValueType(0);
4859   SDValue V1 = SVOp->getOperand(0);
4860   SDValue V2 = SVOp->getOperand(1);
4861   unsigned NumElems = VT.getVectorNumElements();
4862   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4863   EVT NewVT;
4864   switch (VT.getSimpleVT().SimpleTy) {
4865   default: assert(false && "Unexpected!");
4866   case MVT::v4f32: NewVT = MVT::v2f64; break;
4867   case MVT::v4i32: NewVT = MVT::v2i64; break;
4868   case MVT::v8i16: NewVT = MVT::v4i32; break;
4869   case MVT::v16i8: NewVT = MVT::v4i32; break;
4870   }
4871
4872   int Scale = NumElems / NewWidth;
4873   SmallVector<int, 8> MaskVec;
4874   for (unsigned i = 0; i < NumElems; i += Scale) {
4875     int StartIdx = -1;
4876     for (int j = 0; j < Scale; ++j) {
4877       int EltIdx = SVOp->getMaskElt(i+j);
4878       if (EltIdx < 0)
4879         continue;
4880       if (StartIdx == -1)
4881         StartIdx = EltIdx - (EltIdx % Scale);
4882       if (EltIdx != StartIdx + j)
4883         return SDValue();
4884     }
4885     if (StartIdx == -1)
4886       MaskVec.push_back(-1);
4887     else
4888       MaskVec.push_back(StartIdx / Scale);
4889   }
4890
4891   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4892   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4893   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4894 }
4895
4896 /// getVZextMovL - Return a zero-extending vector move low node.
4897 ///
4898 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4899                             SDValue SrcOp, SelectionDAG &DAG,
4900                             const X86Subtarget *Subtarget, DebugLoc dl) {
4901   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4902     LoadSDNode *LD = NULL;
4903     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4904       LD = dyn_cast<LoadSDNode>(SrcOp);
4905     if (!LD) {
4906       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4907       // instead.
4908       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4909       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4910           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4911           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4912           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4913         // PR2108
4914         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4915         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4916                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4917                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4918                                                    OpVT,
4919                                                    SrcOp.getOperand(0)
4920                                                           .getOperand(0))));
4921       }
4922     }
4923   }
4924
4925   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4926                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4927                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4928                                              OpVT, SrcOp)));
4929 }
4930
4931 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4932 /// shuffles.
4933 static SDValue
4934 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4935   SDValue V1 = SVOp->getOperand(0);
4936   SDValue V2 = SVOp->getOperand(1);
4937   DebugLoc dl = SVOp->getDebugLoc();
4938   EVT VT = SVOp->getValueType(0);
4939
4940   SmallVector<std::pair<int, int>, 8> Locs;
4941   Locs.resize(4);
4942   SmallVector<int, 8> Mask1(4U, -1);
4943   SmallVector<int, 8> PermMask;
4944   SVOp->getMask(PermMask);
4945
4946   unsigned NumHi = 0;
4947   unsigned NumLo = 0;
4948   for (unsigned i = 0; i != 4; ++i) {
4949     int Idx = PermMask[i];
4950     if (Idx < 0) {
4951       Locs[i] = std::make_pair(-1, -1);
4952     } else {
4953       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4954       if (Idx < 4) {
4955         Locs[i] = std::make_pair(0, NumLo);
4956         Mask1[NumLo] = Idx;
4957         NumLo++;
4958       } else {
4959         Locs[i] = std::make_pair(1, NumHi);
4960         if (2+NumHi < 4)
4961           Mask1[2+NumHi] = Idx;
4962         NumHi++;
4963       }
4964     }
4965   }
4966
4967   if (NumLo <= 2 && NumHi <= 2) {
4968     // If no more than two elements come from either vector. This can be
4969     // implemented with two shuffles. First shuffle gather the elements.
4970     // The second shuffle, which takes the first shuffle as both of its
4971     // vector operands, put the elements into the right order.
4972     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4973
4974     SmallVector<int, 8> Mask2(4U, -1);
4975
4976     for (unsigned i = 0; i != 4; ++i) {
4977       if (Locs[i].first == -1)
4978         continue;
4979       else {
4980         unsigned Idx = (i < 2) ? 0 : 4;
4981         Idx += Locs[i].first * 2 + Locs[i].second;
4982         Mask2[i] = Idx;
4983       }
4984     }
4985
4986     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4987   } else if (NumLo == 3 || NumHi == 3) {
4988     // Otherwise, we must have three elements from one vector, call it X, and
4989     // one element from the other, call it Y.  First, use a shufps to build an
4990     // intermediate vector with the one element from Y and the element from X
4991     // that will be in the same half in the final destination (the indexes don't
4992     // matter). Then, use a shufps to build the final vector, taking the half
4993     // containing the element from Y from the intermediate, and the other half
4994     // from X.
4995     if (NumHi == 3) {
4996       // Normalize it so the 3 elements come from V1.
4997       CommuteVectorShuffleMask(PermMask, VT);
4998       std::swap(V1, V2);
4999     }
5000
5001     // Find the element from V2.
5002     unsigned HiIndex;
5003     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5004       int Val = PermMask[HiIndex];
5005       if (Val < 0)
5006         continue;
5007       if (Val >= 4)
5008         break;
5009     }
5010
5011     Mask1[0] = PermMask[HiIndex];
5012     Mask1[1] = -1;
5013     Mask1[2] = PermMask[HiIndex^1];
5014     Mask1[3] = -1;
5015     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5016
5017     if (HiIndex >= 2) {
5018       Mask1[0] = PermMask[0];
5019       Mask1[1] = PermMask[1];
5020       Mask1[2] = HiIndex & 1 ? 6 : 4;
5021       Mask1[3] = HiIndex & 1 ? 4 : 6;
5022       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5023     } else {
5024       Mask1[0] = HiIndex & 1 ? 2 : 0;
5025       Mask1[1] = HiIndex & 1 ? 0 : 2;
5026       Mask1[2] = PermMask[2];
5027       Mask1[3] = PermMask[3];
5028       if (Mask1[2] >= 0)
5029         Mask1[2] += 4;
5030       if (Mask1[3] >= 0)
5031         Mask1[3] += 4;
5032       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5033     }
5034   }
5035
5036   // Break it into (shuffle shuffle_hi, shuffle_lo).
5037   Locs.clear();
5038   SmallVector<int,8> LoMask(4U, -1);
5039   SmallVector<int,8> HiMask(4U, -1);
5040
5041   SmallVector<int,8> *MaskPtr = &LoMask;
5042   unsigned MaskIdx = 0;
5043   unsigned LoIdx = 0;
5044   unsigned HiIdx = 2;
5045   for (unsigned i = 0; i != 4; ++i) {
5046     if (i == 2) {
5047       MaskPtr = &HiMask;
5048       MaskIdx = 1;
5049       LoIdx = 0;
5050       HiIdx = 2;
5051     }
5052     int Idx = PermMask[i];
5053     if (Idx < 0) {
5054       Locs[i] = std::make_pair(-1, -1);
5055     } else if (Idx < 4) {
5056       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5057       (*MaskPtr)[LoIdx] = Idx;
5058       LoIdx++;
5059     } else {
5060       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5061       (*MaskPtr)[HiIdx] = Idx;
5062       HiIdx++;
5063     }
5064   }
5065
5066   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5067   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5068   SmallVector<int, 8> MaskOps;
5069   for (unsigned i = 0; i != 4; ++i) {
5070     if (Locs[i].first == -1) {
5071       MaskOps.push_back(-1);
5072     } else {
5073       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5074       MaskOps.push_back(Idx);
5075     }
5076   }
5077   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5078 }
5079
5080 static bool MayFoldVectorLoad(SDValue V) {
5081   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5082     V = V.getOperand(0);
5083   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5084     V = V.getOperand(0);
5085   if (MayFoldLoad(V))
5086     return true;
5087   return false;
5088 }
5089
5090 // FIXME: the version above should always be used. Since there's
5091 // a bug where several vector shuffles can't be folded because the
5092 // DAG is not updated during lowering and a node claims to have two
5093 // uses while it only has one, use this version, and let isel match
5094 // another instruction if the load really happens to have more than
5095 // one use. Remove this version after this bug get fixed.
5096 // rdar://8434668, PR8156
5097 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5098   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5099     V = V.getOperand(0);
5100   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5101     V = V.getOperand(0);
5102   if (ISD::isNormalLoad(V.getNode()))
5103     return true;
5104   return false;
5105 }
5106
5107 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5108 /// a vector extract, and if both can be later optimized into a single load.
5109 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5110 /// here because otherwise a target specific shuffle node is going to be
5111 /// emitted for this shuffle, and the optimization not done.
5112 /// FIXME: This is probably not the best approach, but fix the problem
5113 /// until the right path is decided.
5114 static
5115 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5116                                          const TargetLowering &TLI) {
5117   EVT VT = V.getValueType();
5118   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5119
5120   // Be sure that the vector shuffle is present in a pattern like this:
5121   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5122   if (!V.hasOneUse())
5123     return false;
5124
5125   SDNode *N = *V.getNode()->use_begin();
5126   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5127     return false;
5128
5129   SDValue EltNo = N->getOperand(1);
5130   if (!isa<ConstantSDNode>(EltNo))
5131     return false;
5132
5133   // If the bit convert changed the number of elements, it is unsafe
5134   // to examine the mask.
5135   bool HasShuffleIntoBitcast = false;
5136   if (V.getOpcode() == ISD::BIT_CONVERT) {
5137     EVT SrcVT = V.getOperand(0).getValueType();
5138     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5139       return false;
5140     V = V.getOperand(0);
5141     HasShuffleIntoBitcast = true;
5142   }
5143
5144   // Select the input vector, guarding against out of range extract vector.
5145   unsigned NumElems = VT.getVectorNumElements();
5146   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5147   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5148   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5149
5150   // Skip one more bit_convert if necessary
5151   if (V.getOpcode() == ISD::BIT_CONVERT)
5152     V = V.getOperand(0);
5153
5154   if (ISD::isNormalLoad(V.getNode())) {
5155     // Is the original load suitable?
5156     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5157
5158     // FIXME: avoid the multi-use bug that is preventing lots of
5159     // of foldings to be detected, this is still wrong of course, but
5160     // give the temporary desired behavior, and if it happens that
5161     // the load has real more uses, during isel it will not fold, and
5162     // will generate poor code.
5163     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5164       return false;
5165
5166     if (!HasShuffleIntoBitcast)
5167       return true;
5168
5169     // If there's a bitcast before the shuffle, check if the load type and
5170     // alignment is valid.
5171     unsigned Align = LN0->getAlignment();
5172     unsigned NewAlign =
5173       TLI.getTargetData()->getABITypeAlignment(
5174                                     VT.getTypeForEVT(*DAG.getContext()));
5175
5176     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5177       return false;
5178   }
5179
5180   return true;
5181 }
5182
5183 static
5184 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
5185   EVT VT = Op.getValueType();
5186
5187   // Canonizalize to v2f64.
5188   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, V1);
5189   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5190                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
5191                                           V1, DAG));
5192 }
5193
5194 static
5195 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5196                         bool HasSSE2) {
5197   SDValue V1 = Op.getOperand(0);
5198   SDValue V2 = Op.getOperand(1);
5199   EVT VT = Op.getValueType();
5200
5201   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5202
5203   if (HasSSE2 && VT == MVT::v2f64)
5204     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5205
5206   // v4f32 or v4i32
5207   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5208 }
5209
5210 static
5211 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5212   SDValue V1 = Op.getOperand(0);
5213   SDValue V2 = Op.getOperand(1);
5214   EVT VT = Op.getValueType();
5215
5216   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5217          "unsupported shuffle type");
5218
5219   if (V2.getOpcode() == ISD::UNDEF)
5220     V2 = V1;
5221
5222   // v4i32 or v4f32
5223   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5224 }
5225
5226 static
5227 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5228   SDValue V1 = Op.getOperand(0);
5229   SDValue V2 = Op.getOperand(1);
5230   EVT VT = Op.getValueType();
5231   unsigned NumElems = VT.getVectorNumElements();
5232
5233   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5234   // operand of these instructions is only memory, so check if there's a
5235   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5236   // same masks.
5237   bool CanFoldLoad = false;
5238
5239   // Trivial case, when V2 comes from a load.
5240   if (MayFoldVectorLoad(V2))
5241     CanFoldLoad = true;
5242
5243   // When V1 is a load, it can be folded later into a store in isel, example:
5244   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5245   //    turns into:
5246   //  (MOVLPSmr addr:$src1, VR128:$src2)
5247   // So, recognize this potential and also use MOVLPS or MOVLPD
5248   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5249     CanFoldLoad = true;
5250
5251   if (CanFoldLoad) {
5252     if (HasSSE2 && NumElems == 2)
5253       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5254
5255     if (NumElems == 4)
5256       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5257   }
5258
5259   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5260   // movl and movlp will both match v2i64, but v2i64 is never matched by
5261   // movl earlier because we make it strict to avoid messing with the movlp load
5262   // folding logic (see the code above getMOVLP call). Match it here then,
5263   // this is horrible, but will stay like this until we move all shuffle
5264   // matching to x86 specific nodes. Note that for the 1st condition all
5265   // types are matched with movsd.
5266   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5267     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5268   else if (HasSSE2)
5269     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5270
5271
5272   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5273
5274   // Invert the operand order and use SHUFPS to match it.
5275   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5276                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5277 }
5278
5279 static inline unsigned getUNPCKLOpcode(EVT VT) {
5280   switch(VT.getSimpleVT().SimpleTy) {
5281   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5282   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5283   case MVT::v4f32: return X86ISD::UNPCKLPS;
5284   case MVT::v2f64: return X86ISD::UNPCKLPD;
5285   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5286   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5287   default:
5288     llvm_unreachable("Unknow type for unpckl");
5289   }
5290   return 0;
5291 }
5292
5293 static inline unsigned getUNPCKHOpcode(EVT VT) {
5294   switch(VT.getSimpleVT().SimpleTy) {
5295   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5296   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5297   case MVT::v4f32: return X86ISD::UNPCKHPS;
5298   case MVT::v2f64: return X86ISD::UNPCKHPD;
5299   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5300   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5301   default:
5302     llvm_unreachable("Unknow type for unpckh");
5303   }
5304   return 0;
5305 }
5306
5307 static
5308 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5309                                const TargetLowering &TLI,
5310                                const X86Subtarget *Subtarget) {
5311   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5312   EVT VT = Op.getValueType();
5313   DebugLoc dl = Op.getDebugLoc();
5314   SDValue V1 = Op.getOperand(0);
5315   SDValue V2 = Op.getOperand(1);
5316
5317   if (isZeroShuffle(SVOp))
5318     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5319
5320   // Handle splat operations
5321   if (SVOp->isSplat()) {
5322     // Special case, this is the only place now where it's
5323     // allowed to return a vector_shuffle operation without
5324     // using a target specific node, because *hopefully* it
5325     // will be optimized away by the dag combiner.
5326     if (VT.getVectorNumElements() <= 4 &&
5327         CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5328       return Op;
5329
5330     // Handle splats by matching through known masks
5331     if (VT.getVectorNumElements() <= 4)
5332       return SDValue();
5333
5334     // Canonicalize all of the remaining to v4f32.
5335     return PromoteSplat(SVOp, DAG);
5336   }
5337
5338   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5339   // do it!
5340   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5341     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5342     if (NewOp.getNode())
5343       return DAG.getNode(ISD::BIT_CONVERT, dl, VT, NewOp);
5344   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5345     // FIXME: Figure out a cleaner way to do this.
5346     // Try to make use of movq to zero out the top part.
5347     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5348       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5349       if (NewOp.getNode()) {
5350         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5351           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5352                               DAG, Subtarget, dl);
5353       }
5354     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5355       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5356       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5357         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5358                             DAG, Subtarget, dl);
5359     }
5360   }
5361   return SDValue();
5362 }
5363
5364 SDValue
5365 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5366   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5367   SDValue V1 = Op.getOperand(0);
5368   SDValue V2 = Op.getOperand(1);
5369   EVT VT = Op.getValueType();
5370   DebugLoc dl = Op.getDebugLoc();
5371   unsigned NumElems = VT.getVectorNumElements();
5372   bool isMMX = VT.getSizeInBits() == 64;
5373   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5374   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5375   bool V1IsSplat = false;
5376   bool V2IsSplat = false;
5377   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5378   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5379   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5380   MachineFunction &MF = DAG.getMachineFunction();
5381   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5382
5383   // Shuffle operations on MMX not supported.
5384   if (isMMX)
5385     return Op;
5386
5387   // Vector shuffle lowering takes 3 steps:
5388   //
5389   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5390   //    narrowing and commutation of operands should be handled.
5391   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5392   //    shuffle nodes.
5393   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5394   //    so the shuffle can be broken into other shuffles and the legalizer can
5395   //    try the lowering again.
5396   //
5397   // The general ideia is that no vector_shuffle operation should be left to
5398   // be matched during isel, all of them must be converted to a target specific
5399   // node here.
5400
5401   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5402   // narrowing and commutation of operands should be handled. The actual code
5403   // doesn't include all of those, work in progress...
5404   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5405   if (NewOp.getNode())
5406     return NewOp;
5407
5408   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5409   // unpckh_undef). Only use pshufd if speed is more important than size.
5410   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5411     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5412       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5413   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5414     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5415       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5416
5417   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
5418       RelaxedMayFoldVectorLoad(V1))
5419     return getMOVDDup(Op, dl, V1, DAG);
5420
5421   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
5422     return getMOVHighToLow(Op, dl, DAG);
5423
5424   // Use to match splats
5425   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
5426       (VT == MVT::v2f64 || VT == MVT::v2i64))
5427     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5428
5429   if (X86::isPSHUFDMask(SVOp)) {
5430     // The actual implementation will match the mask in the if above and then
5431     // during isel it can match several different instructions, not only pshufd
5432     // as its name says, sad but true, emulate the behavior for now...
5433     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5434         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5435
5436     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5437
5438     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5439       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5440
5441     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5442       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5443                                   TargetMask, DAG);
5444
5445     if (VT == MVT::v4f32)
5446       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5447                                   TargetMask, DAG);
5448   }
5449
5450   // Check if this can be converted into a logical shift.
5451   bool isLeft = false;
5452   unsigned ShAmt = 0;
5453   SDValue ShVal;
5454   bool isShift = getSubtarget()->hasSSE2() &&
5455     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5456   if (isShift && ShVal.hasOneUse()) {
5457     // If the shifted value has multiple uses, it may be cheaper to use
5458     // v_set0 + movlhps or movhlps, etc.
5459     EVT EltVT = VT.getVectorElementType();
5460     ShAmt *= EltVT.getSizeInBits();
5461     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5462   }
5463
5464   if (X86::isMOVLMask(SVOp)) {
5465     if (V1IsUndef)
5466       return V2;
5467     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5468       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5469     if (!X86::isMOVLPMask(SVOp)) {
5470       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5471         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5472
5473       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5474         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5475     }
5476   }
5477
5478   // FIXME: fold these into legal mask.
5479   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5480     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5481
5482   if (X86::isMOVHLPSMask(SVOp))
5483     return getMOVHighToLow(Op, dl, DAG);
5484
5485   if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5486     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5487
5488   if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5489     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5490
5491   if (X86::isMOVLPMask(SVOp))
5492     return getMOVLP(Op, dl, DAG, HasSSE2);
5493
5494   if (ShouldXformToMOVHLPS(SVOp) ||
5495       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5496     return CommuteVectorShuffle(SVOp, DAG);
5497
5498   if (isShift) {
5499     // No better options. Use a vshl / vsrl.
5500     EVT EltVT = VT.getVectorElementType();
5501     ShAmt *= EltVT.getSizeInBits();
5502     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5503   }
5504
5505   bool Commuted = false;
5506   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5507   // 1,1,1,1 -> v8i16 though.
5508   V1IsSplat = isSplatVector(V1.getNode());
5509   V2IsSplat = isSplatVector(V2.getNode());
5510
5511   // Canonicalize the splat or undef, if present, to be on the RHS.
5512   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5513     Op = CommuteVectorShuffle(SVOp, DAG);
5514     SVOp = cast<ShuffleVectorSDNode>(Op);
5515     V1 = SVOp->getOperand(0);
5516     V2 = SVOp->getOperand(1);
5517     std::swap(V1IsSplat, V2IsSplat);
5518     std::swap(V1IsUndef, V2IsUndef);
5519     Commuted = true;
5520   }
5521
5522   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5523     // Shuffling low element of v1 into undef, just return v1.
5524     if (V2IsUndef)
5525       return V1;
5526     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5527     // the instruction selector will not match, so get a canonical MOVL with
5528     // swapped operands to undo the commute.
5529     return getMOVL(DAG, dl, VT, V2, V1);
5530   }
5531
5532   if (X86::isUNPCKLMask(SVOp))
5533     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5534
5535   if (X86::isUNPCKHMask(SVOp))
5536     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5537
5538   if (V2IsSplat) {
5539     // Normalize mask so all entries that point to V2 points to its first
5540     // element then try to match unpck{h|l} again. If match, return a
5541     // new vector_shuffle with the corrected mask.
5542     SDValue NewMask = NormalizeMask(SVOp, DAG);
5543     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5544     if (NSVOp != SVOp) {
5545       if (X86::isUNPCKLMask(NSVOp, true)) {
5546         return NewMask;
5547       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5548         return NewMask;
5549       }
5550     }
5551   }
5552
5553   if (Commuted) {
5554     // Commute is back and try unpck* again.
5555     // FIXME: this seems wrong.
5556     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5557     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5558
5559     if (X86::isUNPCKLMask(NewSVOp))
5560       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
5561
5562     if (X86::isUNPCKHMask(NewSVOp))
5563       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
5564   }
5565
5566   // Normalize the node to match x86 shuffle ops if needed
5567   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5568     return CommuteVectorShuffle(SVOp, DAG);
5569
5570   // The checks below are all present in isShuffleMaskLegal, but they are
5571   // inlined here right now to enable us to directly emit target specific
5572   // nodes, and remove one by one until they don't return Op anymore.
5573   SmallVector<int, 16> M;
5574   SVOp->getMask(M);
5575
5576   if (isPALIGNRMask(M, VT, HasSSSE3))
5577     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
5578                                 X86::getShufflePALIGNRImmediate(SVOp),
5579                                 DAG);
5580
5581   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
5582       SVOp->getSplatIndex() == 0 && V2IsUndef) {
5583     if (VT == MVT::v2f64)
5584       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
5585     if (VT == MVT::v2i64)
5586       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
5587   }
5588
5589   if (isPSHUFHWMask(M, VT))
5590     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
5591                                 X86::getShufflePSHUFHWImmediate(SVOp),
5592                                 DAG);
5593
5594   if (isPSHUFLWMask(M, VT))
5595     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
5596                                 X86::getShufflePSHUFLWImmediate(SVOp),
5597                                 DAG);
5598
5599   if (isSHUFPMask(M, VT)) {
5600     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5601     if (VT == MVT::v4f32 || VT == MVT::v4i32)
5602       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
5603                                   TargetMask, DAG);
5604     if (VT == MVT::v2f64 || VT == MVT::v2i64)
5605       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
5606                                   TargetMask, DAG);
5607   }
5608
5609   if (X86::isUNPCKL_v_undef_Mask(SVOp))
5610     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5611       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5612   if (X86::isUNPCKH_v_undef_Mask(SVOp))
5613     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5614       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5615
5616   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5617   if (VT == MVT::v8i16) {
5618     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5619     if (NewOp.getNode())
5620       return NewOp;
5621   }
5622
5623   if (VT == MVT::v16i8) {
5624     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5625     if (NewOp.getNode())
5626       return NewOp;
5627   }
5628
5629   // Handle all 4 wide cases with a number of shuffles.
5630   if (NumElems == 4)
5631     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5632
5633   return SDValue();
5634 }
5635
5636 SDValue
5637 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5638                                                 SelectionDAG &DAG) const {
5639   EVT VT = Op.getValueType();
5640   DebugLoc dl = Op.getDebugLoc();
5641   if (VT.getSizeInBits() == 8) {
5642     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5643                                     Op.getOperand(0), Op.getOperand(1));
5644     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5645                                     DAG.getValueType(VT));
5646     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5647   } else if (VT.getSizeInBits() == 16) {
5648     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5649     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5650     if (Idx == 0)
5651       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5652                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5653                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5654                                                  MVT::v4i32,
5655                                                  Op.getOperand(0)),
5656                                      Op.getOperand(1)));
5657     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5658                                     Op.getOperand(0), Op.getOperand(1));
5659     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5660                                     DAG.getValueType(VT));
5661     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5662   } else if (VT == MVT::f32) {
5663     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5664     // the result back to FR32 register. It's only worth matching if the
5665     // result has a single use which is a store or a bitcast to i32.  And in
5666     // the case of a store, it's not worth it if the index is a constant 0,
5667     // because a MOVSSmr can be used instead, which is smaller and faster.
5668     if (!Op.hasOneUse())
5669       return SDValue();
5670     SDNode *User = *Op.getNode()->use_begin();
5671     if ((User->getOpcode() != ISD::STORE ||
5672          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5673           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5674         (User->getOpcode() != ISD::BIT_CONVERT ||
5675          User->getValueType(0) != MVT::i32))
5676       return SDValue();
5677     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5678                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5679                                               Op.getOperand(0)),
5680                                               Op.getOperand(1));
5681     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5682   } else if (VT == MVT::i32) {
5683     // ExtractPS works with constant index.
5684     if (isa<ConstantSDNode>(Op.getOperand(1)))
5685       return Op;
5686   }
5687   return SDValue();
5688 }
5689
5690
5691 SDValue
5692 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5693                                            SelectionDAG &DAG) const {
5694   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5695     return SDValue();
5696
5697   if (Subtarget->hasSSE41()) {
5698     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5699     if (Res.getNode())
5700       return Res;
5701   }
5702
5703   EVT VT = Op.getValueType();
5704   DebugLoc dl = Op.getDebugLoc();
5705   // TODO: handle v16i8.
5706   if (VT.getSizeInBits() == 16) {
5707     SDValue Vec = Op.getOperand(0);
5708     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5709     if (Idx == 0)
5710       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5711                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5712                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5713                                                  MVT::v4i32, Vec),
5714                                      Op.getOperand(1)));
5715     // Transform it so it match pextrw which produces a 32-bit result.
5716     EVT EltVT = MVT::i32;
5717     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5718                                     Op.getOperand(0), Op.getOperand(1));
5719     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5720                                     DAG.getValueType(VT));
5721     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5722   } else if (VT.getSizeInBits() == 32) {
5723     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5724     if (Idx == 0)
5725       return Op;
5726
5727     // SHUFPS the element to the lowest double word, then movss.
5728     int Mask[4] = { Idx, -1, -1, -1 };
5729     EVT VVT = Op.getOperand(0).getValueType();
5730     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5731                                        DAG.getUNDEF(VVT), Mask);
5732     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5733                        DAG.getIntPtrConstant(0));
5734   } else if (VT.getSizeInBits() == 64) {
5735     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5736     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5737     //        to match extract_elt for f64.
5738     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5739     if (Idx == 0)
5740       return Op;
5741
5742     // UNPCKHPD the element to the lowest double word, then movsd.
5743     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5744     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5745     int Mask[2] = { 1, -1 };
5746     EVT VVT = Op.getOperand(0).getValueType();
5747     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5748                                        DAG.getUNDEF(VVT), Mask);
5749     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5750                        DAG.getIntPtrConstant(0));
5751   }
5752
5753   return SDValue();
5754 }
5755
5756 SDValue
5757 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5758                                                SelectionDAG &DAG) const {
5759   EVT VT = Op.getValueType();
5760   EVT EltVT = VT.getVectorElementType();
5761   DebugLoc dl = Op.getDebugLoc();
5762
5763   SDValue N0 = Op.getOperand(0);
5764   SDValue N1 = Op.getOperand(1);
5765   SDValue N2 = Op.getOperand(2);
5766
5767   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5768       isa<ConstantSDNode>(N2)) {
5769     unsigned Opc;
5770     if (VT == MVT::v8i16)
5771       Opc = X86ISD::PINSRW;
5772     else if (VT == MVT::v16i8)
5773       Opc = X86ISD::PINSRB;
5774     else
5775       Opc = X86ISD::PINSRB;
5776
5777     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5778     // argument.
5779     if (N1.getValueType() != MVT::i32)
5780       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5781     if (N2.getValueType() != MVT::i32)
5782       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5783     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5784   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5785     // Bits [7:6] of the constant are the source select.  This will always be
5786     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5787     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5788     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5789     // Bits [5:4] of the constant are the destination select.  This is the
5790     //  value of the incoming immediate.
5791     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5792     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5793     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5794     // Create this as a scalar to vector..
5795     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5796     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5797   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5798     // PINSR* works with constant index.
5799     return Op;
5800   }
5801   return SDValue();
5802 }
5803
5804 SDValue
5805 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5806   EVT VT = Op.getValueType();
5807   EVT EltVT = VT.getVectorElementType();
5808
5809   if (Subtarget->hasSSE41())
5810     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5811
5812   if (EltVT == MVT::i8)
5813     return SDValue();
5814
5815   DebugLoc dl = Op.getDebugLoc();
5816   SDValue N0 = Op.getOperand(0);
5817   SDValue N1 = Op.getOperand(1);
5818   SDValue N2 = Op.getOperand(2);
5819
5820   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5821     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5822     // as its second argument.
5823     if (N1.getValueType() != MVT::i32)
5824       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5825     if (N2.getValueType() != MVT::i32)
5826       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5827     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
5828   }
5829   return SDValue();
5830 }
5831
5832 SDValue
5833 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5834   DebugLoc dl = Op.getDebugLoc();
5835
5836   if (Op.getValueType() == MVT::v1i64 &&
5837       Op.getOperand(0).getValueType() == MVT::i64)
5838     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5839
5840   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5841   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
5842          "Expected an SSE type!");
5843   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5844                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
5845 }
5846
5847 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5848 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5849 // one of the above mentioned nodes. It has to be wrapped because otherwise
5850 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5851 // be used to form addressing mode. These wrapped nodes will be selected
5852 // into MOV32ri.
5853 SDValue
5854 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5855   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5856
5857   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5858   // global base reg.
5859   unsigned char OpFlag = 0;
5860   unsigned WrapperKind = X86ISD::Wrapper;
5861   CodeModel::Model M = getTargetMachine().getCodeModel();
5862
5863   if (Subtarget->isPICStyleRIPRel() &&
5864       (M == CodeModel::Small || M == CodeModel::Kernel))
5865     WrapperKind = X86ISD::WrapperRIP;
5866   else if (Subtarget->isPICStyleGOT())
5867     OpFlag = X86II::MO_GOTOFF;
5868   else if (Subtarget->isPICStyleStubPIC())
5869     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5870
5871   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5872                                              CP->getAlignment(),
5873                                              CP->getOffset(), OpFlag);
5874   DebugLoc DL = CP->getDebugLoc();
5875   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5876   // With PIC, the address is actually $g + Offset.
5877   if (OpFlag) {
5878     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5879                          DAG.getNode(X86ISD::GlobalBaseReg,
5880                                      DebugLoc(), getPointerTy()),
5881                          Result);
5882   }
5883
5884   return Result;
5885 }
5886
5887 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5888   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5889
5890   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5891   // global base reg.
5892   unsigned char OpFlag = 0;
5893   unsigned WrapperKind = X86ISD::Wrapper;
5894   CodeModel::Model M = getTargetMachine().getCodeModel();
5895
5896   if (Subtarget->isPICStyleRIPRel() &&
5897       (M == CodeModel::Small || M == CodeModel::Kernel))
5898     WrapperKind = X86ISD::WrapperRIP;
5899   else if (Subtarget->isPICStyleGOT())
5900     OpFlag = X86II::MO_GOTOFF;
5901   else if (Subtarget->isPICStyleStubPIC())
5902     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5903
5904   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5905                                           OpFlag);
5906   DebugLoc DL = JT->getDebugLoc();
5907   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5908
5909   // With PIC, the address is actually $g + Offset.
5910   if (OpFlag) {
5911     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5912                          DAG.getNode(X86ISD::GlobalBaseReg,
5913                                      DebugLoc(), getPointerTy()),
5914                          Result);
5915   }
5916
5917   return Result;
5918 }
5919
5920 SDValue
5921 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5922   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5923
5924   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5925   // global base reg.
5926   unsigned char OpFlag = 0;
5927   unsigned WrapperKind = X86ISD::Wrapper;
5928   CodeModel::Model M = getTargetMachine().getCodeModel();
5929
5930   if (Subtarget->isPICStyleRIPRel() &&
5931       (M == CodeModel::Small || M == CodeModel::Kernel))
5932     WrapperKind = X86ISD::WrapperRIP;
5933   else if (Subtarget->isPICStyleGOT())
5934     OpFlag = X86II::MO_GOTOFF;
5935   else if (Subtarget->isPICStyleStubPIC())
5936     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5937
5938   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5939
5940   DebugLoc DL = Op.getDebugLoc();
5941   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5942
5943
5944   // With PIC, the address is actually $g + Offset.
5945   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5946       !Subtarget->is64Bit()) {
5947     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5948                          DAG.getNode(X86ISD::GlobalBaseReg,
5949                                      DebugLoc(), getPointerTy()),
5950                          Result);
5951   }
5952
5953   return Result;
5954 }
5955
5956 SDValue
5957 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5958   // Create the TargetBlockAddressAddress node.
5959   unsigned char OpFlags =
5960     Subtarget->ClassifyBlockAddressReference();
5961   CodeModel::Model M = getTargetMachine().getCodeModel();
5962   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5963   DebugLoc dl = Op.getDebugLoc();
5964   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5965                                        /*isTarget=*/true, OpFlags);
5966
5967   if (Subtarget->isPICStyleRIPRel() &&
5968       (M == CodeModel::Small || M == CodeModel::Kernel))
5969     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5970   else
5971     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5972
5973   // With PIC, the address is actually $g + Offset.
5974   if (isGlobalRelativeToPICBase(OpFlags)) {
5975     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5976                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5977                          Result);
5978   }
5979
5980   return Result;
5981 }
5982
5983 SDValue
5984 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5985                                       int64_t Offset,
5986                                       SelectionDAG &DAG) const {
5987   // Create the TargetGlobalAddress node, folding in the constant
5988   // offset if it is legal.
5989   unsigned char OpFlags =
5990     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5991   CodeModel::Model M = getTargetMachine().getCodeModel();
5992   SDValue Result;
5993   if (OpFlags == X86II::MO_NO_FLAG &&
5994       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5995     // A direct static reference to a global.
5996     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5997     Offset = 0;
5998   } else {
5999     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6000   }
6001
6002   if (Subtarget->isPICStyleRIPRel() &&
6003       (M == CodeModel::Small || M == CodeModel::Kernel))
6004     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6005   else
6006     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6007
6008   // With PIC, the address is actually $g + Offset.
6009   if (isGlobalRelativeToPICBase(OpFlags)) {
6010     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6011                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6012                          Result);
6013   }
6014
6015   // For globals that require a load from a stub to get the address, emit the
6016   // load.
6017   if (isGlobalStubReference(OpFlags))
6018     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6019                          MachinePointerInfo::getGOT(), false, false, 0);
6020
6021   // If there was a non-zero offset that we didn't fold, create an explicit
6022   // addition for it.
6023   if (Offset != 0)
6024     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6025                          DAG.getConstant(Offset, getPointerTy()));
6026
6027   return Result;
6028 }
6029
6030 SDValue
6031 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6032   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6033   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6034   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6035 }
6036
6037 static SDValue
6038 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6039            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6040            unsigned char OperandFlags) {
6041   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6042   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6043   DebugLoc dl = GA->getDebugLoc();
6044   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6045                                            GA->getValueType(0),
6046                                            GA->getOffset(),
6047                                            OperandFlags);
6048   if (InFlag) {
6049     SDValue Ops[] = { Chain,  TGA, *InFlag };
6050     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6051   } else {
6052     SDValue Ops[]  = { Chain, TGA };
6053     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6054   }
6055
6056   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6057   MFI->setAdjustsStack(true);
6058
6059   SDValue Flag = Chain.getValue(1);
6060   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6061 }
6062
6063 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6064 static SDValue
6065 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6066                                 const EVT PtrVT) {
6067   SDValue InFlag;
6068   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6069   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6070                                      DAG.getNode(X86ISD::GlobalBaseReg,
6071                                                  DebugLoc(), PtrVT), InFlag);
6072   InFlag = Chain.getValue(1);
6073
6074   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6075 }
6076
6077 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6078 static SDValue
6079 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6080                                 const EVT PtrVT) {
6081   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6082                     X86::RAX, X86II::MO_TLSGD);
6083 }
6084
6085 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6086 // "local exec" model.
6087 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6088                                    const EVT PtrVT, TLSModel::Model model,
6089                                    bool is64Bit) {
6090   DebugLoc dl = GA->getDebugLoc();
6091
6092   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
6093   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
6094                                                          is64Bit ? 257 : 256));
6095
6096   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
6097                                       DAG.getIntPtrConstant(0),
6098                                       MachinePointerInfo(Ptr), false, false, 0);
6099
6100   unsigned char OperandFlags = 0;
6101   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6102   // initialexec.
6103   unsigned WrapperKind = X86ISD::Wrapper;
6104   if (model == TLSModel::LocalExec) {
6105     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6106   } else if (is64Bit) {
6107     assert(model == TLSModel::InitialExec);
6108     OperandFlags = X86II::MO_GOTTPOFF;
6109     WrapperKind = X86ISD::WrapperRIP;
6110   } else {
6111     assert(model == TLSModel::InitialExec);
6112     OperandFlags = X86II::MO_INDNTPOFF;
6113   }
6114
6115   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6116   // exec)
6117   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6118                                            GA->getValueType(0),
6119                                            GA->getOffset(), OperandFlags);
6120   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6121
6122   if (model == TLSModel::InitialExec)
6123     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6124                          MachinePointerInfo::getGOT(), false, false, 0);
6125
6126   // The address of the thread local variable is the add of the thread
6127   // pointer with the offset of the variable.
6128   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6129 }
6130
6131 SDValue
6132 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6133
6134   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6135   const GlobalValue *GV = GA->getGlobal();
6136
6137   if (Subtarget->isTargetELF()) {
6138     // TODO: implement the "local dynamic" model
6139     // TODO: implement the "initial exec"model for pic executables
6140
6141     // If GV is an alias then use the aliasee for determining
6142     // thread-localness.
6143     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6144       GV = GA->resolveAliasedGlobal(false);
6145
6146     TLSModel::Model model
6147       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6148
6149     switch (model) {
6150       case TLSModel::GeneralDynamic:
6151       case TLSModel::LocalDynamic: // not implemented
6152         if (Subtarget->is64Bit())
6153           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6154         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6155
6156       case TLSModel::InitialExec:
6157       case TLSModel::LocalExec:
6158         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6159                                    Subtarget->is64Bit());
6160     }
6161   } else if (Subtarget->isTargetDarwin()) {
6162     // Darwin only has one model of TLS.  Lower to that.
6163     unsigned char OpFlag = 0;
6164     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6165                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6166
6167     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6168     // global base reg.
6169     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6170                   !Subtarget->is64Bit();
6171     if (PIC32)
6172       OpFlag = X86II::MO_TLVP_PIC_BASE;
6173     else
6174       OpFlag = X86II::MO_TLVP;
6175     DebugLoc DL = Op.getDebugLoc();
6176     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6177                                                 getPointerTy(),
6178                                                 GA->getOffset(), OpFlag);
6179     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6180
6181     // With PIC32, the address is actually $g + Offset.
6182     if (PIC32)
6183       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6184                            DAG.getNode(X86ISD::GlobalBaseReg,
6185                                        DebugLoc(), getPointerTy()),
6186                            Offset);
6187
6188     // Lowering the machine isd will make sure everything is in the right
6189     // location.
6190     SDValue Args[] = { Offset };
6191     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
6192
6193     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6194     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6195     MFI->setAdjustsStack(true);
6196
6197     // And our return value (tls address) is in the standard call return value
6198     // location.
6199     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6200     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6201   }
6202
6203   assert(false &&
6204          "TLS not implemented for this target.");
6205
6206   llvm_unreachable("Unreachable");
6207   return SDValue();
6208 }
6209
6210
6211 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6212 /// take a 2 x i32 value to shift plus a shift amount.
6213 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6214   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6215   EVT VT = Op.getValueType();
6216   unsigned VTBits = VT.getSizeInBits();
6217   DebugLoc dl = Op.getDebugLoc();
6218   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6219   SDValue ShOpLo = Op.getOperand(0);
6220   SDValue ShOpHi = Op.getOperand(1);
6221   SDValue ShAmt  = Op.getOperand(2);
6222   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6223                                      DAG.getConstant(VTBits - 1, MVT::i8))
6224                        : DAG.getConstant(0, VT);
6225
6226   SDValue Tmp2, Tmp3;
6227   if (Op.getOpcode() == ISD::SHL_PARTS) {
6228     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6229     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6230   } else {
6231     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6232     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6233   }
6234
6235   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6236                                 DAG.getConstant(VTBits, MVT::i8));
6237   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6238                              AndNode, DAG.getConstant(0, MVT::i8));
6239
6240   SDValue Hi, Lo;
6241   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6242   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6243   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6244
6245   if (Op.getOpcode() == ISD::SHL_PARTS) {
6246     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6247     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6248   } else {
6249     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6250     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6251   }
6252
6253   SDValue Ops[2] = { Lo, Hi };
6254   return DAG.getMergeValues(Ops, 2, dl);
6255 }
6256
6257 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6258                                            SelectionDAG &DAG) const {
6259   EVT SrcVT = Op.getOperand(0).getValueType();
6260
6261   if (SrcVT.isVector())
6262     return SDValue();
6263
6264   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6265          "Unknown SINT_TO_FP to lower!");
6266
6267   // These are really Legal; return the operand so the caller accepts it as
6268   // Legal.
6269   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6270     return Op;
6271   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6272       Subtarget->is64Bit()) {
6273     return Op;
6274   }
6275
6276   DebugLoc dl = Op.getDebugLoc();
6277   unsigned Size = SrcVT.getSizeInBits()/8;
6278   MachineFunction &MF = DAG.getMachineFunction();
6279   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6280   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6281   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6282                                StackSlot,
6283                                MachinePointerInfo::getFixedStack(SSFI),
6284                                false, false, 0);
6285   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6286 }
6287
6288 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6289                                      SDValue StackSlot,
6290                                      SelectionDAG &DAG) const {
6291   // Build the FILD
6292   DebugLoc DL = Op.getDebugLoc();
6293   SDVTList Tys;
6294   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6295   if (useSSE)
6296     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
6297   else
6298     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6299
6300   unsigned ByteSize = SrcVT.getSizeInBits()/8;
6301
6302   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6303   MachineMemOperand *MMO =
6304     DAG.getMachineFunction()
6305     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6306                           MachineMemOperand::MOLoad, ByteSize, ByteSize);
6307
6308   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6309   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
6310                                            X86ISD::FILD, DL,
6311                                            Tys, Ops, array_lengthof(Ops),
6312                                            SrcVT, MMO);
6313
6314   if (useSSE) {
6315     Chain = Result.getValue(1);
6316     SDValue InFlag = Result.getValue(2);
6317
6318     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6319     // shouldn't be necessary except that RFP cannot be live across
6320     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6321     MachineFunction &MF = DAG.getMachineFunction();
6322     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
6323     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
6324     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6325     Tys = DAG.getVTList(MVT::Other);
6326     SDValue Ops[] = {
6327       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6328     };
6329     MachineMemOperand *MMO =
6330       DAG.getMachineFunction()
6331       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6332                             MachineMemOperand::MOStore, SSFISize, SSFISize);
6333
6334     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
6335                                     Ops, array_lengthof(Ops),
6336                                     Op.getValueType(), MMO);
6337     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
6338                          MachinePointerInfo::getFixedStack(SSFI),
6339                          false, false, 0);
6340   }
6341
6342   return Result;
6343 }
6344
6345 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6346 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6347                                                SelectionDAG &DAG) const {
6348   // This algorithm is not obvious. Here it is in C code, more or less:
6349   /*
6350     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6351       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6352       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6353
6354       // Copy ints to xmm registers.
6355       __m128i xh = _mm_cvtsi32_si128( hi );
6356       __m128i xl = _mm_cvtsi32_si128( lo );
6357
6358       // Combine into low half of a single xmm register.
6359       __m128i x = _mm_unpacklo_epi32( xh, xl );
6360       __m128d d;
6361       double sd;
6362
6363       // Merge in appropriate exponents to give the integer bits the right
6364       // magnitude.
6365       x = _mm_unpacklo_epi32( x, exp );
6366
6367       // Subtract away the biases to deal with the IEEE-754 double precision
6368       // implicit 1.
6369       d = _mm_sub_pd( (__m128d) x, bias );
6370
6371       // All conversions up to here are exact. The correctly rounded result is
6372       // calculated using the current rounding mode using the following
6373       // horizontal add.
6374       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6375       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6376                                 // store doesn't really need to be here (except
6377                                 // maybe to zero the other double)
6378       return sd;
6379     }
6380   */
6381
6382   DebugLoc dl = Op.getDebugLoc();
6383   LLVMContext *Context = DAG.getContext();
6384
6385   // Build some magic constants.
6386   std::vector<Constant*> CV0;
6387   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6388   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6389   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6390   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6391   Constant *C0 = ConstantVector::get(CV0);
6392   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6393
6394   std::vector<Constant*> CV1;
6395   CV1.push_back(
6396     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6397   CV1.push_back(
6398     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6399   Constant *C1 = ConstantVector::get(CV1);
6400   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6401
6402   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6403                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6404                                         Op.getOperand(0),
6405                                         DAG.getIntPtrConstant(1)));
6406   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6407                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6408                                         Op.getOperand(0),
6409                                         DAG.getIntPtrConstant(0)));
6410   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6411   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6412                               MachinePointerInfo::getConstantPool(),
6413                               false, false, 16);
6414   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6415   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6416   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6417                               MachinePointerInfo::getConstantPool(),
6418                               false, false, 16);
6419   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6420
6421   // Add the halves; easiest way is to swap them into another reg first.
6422   int ShufMask[2] = { 1, -1 };
6423   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6424                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6425   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6426   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6427                      DAG.getIntPtrConstant(0));
6428 }
6429
6430 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6431 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6432                                                SelectionDAG &DAG) const {
6433   DebugLoc dl = Op.getDebugLoc();
6434   // FP constant to bias correct the final result.
6435   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6436                                    MVT::f64);
6437
6438   // Load the 32-bit value into an XMM register.
6439   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6440                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6441                                          Op.getOperand(0),
6442                                          DAG.getIntPtrConstant(0)));
6443
6444   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6445                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6446                      DAG.getIntPtrConstant(0));
6447
6448   // Or the load with the bias.
6449   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6450                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6451                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6452                                                    MVT::v2f64, Load)),
6453                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6454                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6455                                                    MVT::v2f64, Bias)));
6456   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6457                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6458                    DAG.getIntPtrConstant(0));
6459
6460   // Subtract the bias.
6461   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6462
6463   // Handle final rounding.
6464   EVT DestVT = Op.getValueType();
6465
6466   if (DestVT.bitsLT(MVT::f64)) {
6467     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6468                        DAG.getIntPtrConstant(0));
6469   } else if (DestVT.bitsGT(MVT::f64)) {
6470     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6471   }
6472
6473   // Handle final rounding.
6474   return Sub;
6475 }
6476
6477 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6478                                            SelectionDAG &DAG) const {
6479   SDValue N0 = Op.getOperand(0);
6480   DebugLoc dl = Op.getDebugLoc();
6481
6482   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6483   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6484   // the optimization here.
6485   if (DAG.SignBitIsZero(N0))
6486     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6487
6488   EVT SrcVT = N0.getValueType();
6489   EVT DstVT = Op.getValueType();
6490   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6491     return LowerUINT_TO_FP_i64(Op, DAG);
6492   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6493     return LowerUINT_TO_FP_i32(Op, DAG);
6494
6495   // Make a 64-bit buffer, and use it to build an FILD.
6496   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6497   if (SrcVT == MVT::i32) {
6498     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6499     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6500                                      getPointerTy(), StackSlot, WordOff);
6501     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6502                                   StackSlot, MachinePointerInfo(),
6503                                   false, false, 0);
6504     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6505                                   OffsetSlot, MachinePointerInfo(),
6506                                   false, false, 0);
6507     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6508     return Fild;
6509   }
6510
6511   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6512   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6513                                 StackSlot, MachinePointerInfo(),
6514                                false, false, 0);
6515   // For i64 source, we need to add the appropriate power of 2 if the input
6516   // was negative.  This is the same as the optimization in
6517   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6518   // we must be careful to do the computation in x87 extended precision, not
6519   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6520   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
6521   MachineMemOperand *MMO =
6522     DAG.getMachineFunction()
6523     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6524                           MachineMemOperand::MOLoad, 8, 8);
6525
6526   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6527   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6528   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
6529                                          MVT::i64, MMO);
6530
6531   APInt FF(32, 0x5F800000ULL);
6532
6533   // Check whether the sign bit is set.
6534   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6535                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6536                                  ISD::SETLT);
6537
6538   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6539   SDValue FudgePtr = DAG.getConstantPool(
6540                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6541                                          getPointerTy());
6542
6543   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6544   SDValue Zero = DAG.getIntPtrConstant(0);
6545   SDValue Four = DAG.getIntPtrConstant(4);
6546   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6547                                Zero, Four);
6548   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6549
6550   // Load the value out, extending it from f32 to f80.
6551   // FIXME: Avoid the extend by constructing the right constant pool?
6552   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6553                                  FudgePtr, MachinePointerInfo::getConstantPool(),
6554                                  MVT::f32, false, false, 4);
6555   // Extend everything to 80 bits to force it to be done on x87.
6556   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6557   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6558 }
6559
6560 std::pair<SDValue,SDValue> X86TargetLowering::
6561 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6562   DebugLoc DL = Op.getDebugLoc();
6563
6564   EVT DstTy = Op.getValueType();
6565
6566   if (!IsSigned) {
6567     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6568     DstTy = MVT::i64;
6569   }
6570
6571   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6572          DstTy.getSimpleVT() >= MVT::i16 &&
6573          "Unknown FP_TO_SINT to lower!");
6574
6575   // These are really Legal.
6576   if (DstTy == MVT::i32 &&
6577       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6578     return std::make_pair(SDValue(), SDValue());
6579   if (Subtarget->is64Bit() &&
6580       DstTy == MVT::i64 &&
6581       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6582     return std::make_pair(SDValue(), SDValue());
6583
6584   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6585   // stack slot.
6586   MachineFunction &MF = DAG.getMachineFunction();
6587   unsigned MemSize = DstTy.getSizeInBits()/8;
6588   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6589   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6590
6591
6592
6593   unsigned Opc;
6594   switch (DstTy.getSimpleVT().SimpleTy) {
6595   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6596   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6597   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6598   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6599   }
6600
6601   SDValue Chain = DAG.getEntryNode();
6602   SDValue Value = Op.getOperand(0);
6603   EVT TheVT = Op.getOperand(0).getValueType();
6604   if (isScalarFPTypeInSSEReg(TheVT)) {
6605     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6606     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
6607                          MachinePointerInfo::getFixedStack(SSFI),
6608                          false, false, 0);
6609     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6610     SDValue Ops[] = {
6611       Chain, StackSlot, DAG.getValueType(TheVT)
6612     };
6613
6614     MachineMemOperand *MMO =
6615       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6616                               MachineMemOperand::MOLoad, MemSize, MemSize);
6617     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
6618                                     DstTy, MMO);
6619     Chain = Value.getValue(1);
6620     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6621     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6622   }
6623
6624   MachineMemOperand *MMO =
6625     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6626                             MachineMemOperand::MOStore, MemSize, MemSize);
6627
6628   // Build the FP_TO_INT*_IN_MEM
6629   SDValue Ops[] = { Chain, Value, StackSlot };
6630   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
6631                                          Ops, 3, DstTy, MMO);
6632
6633   return std::make_pair(FIST, StackSlot);
6634 }
6635
6636 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6637                                            SelectionDAG &DAG) const {
6638   if (Op.getValueType().isVector())
6639     return SDValue();
6640
6641   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6642   SDValue FIST = Vals.first, StackSlot = Vals.second;
6643   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6644   if (FIST.getNode() == 0) return Op;
6645
6646   // Load the result.
6647   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6648                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6649 }
6650
6651 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6652                                            SelectionDAG &DAG) const {
6653   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6654   SDValue FIST = Vals.first, StackSlot = Vals.second;
6655   assert(FIST.getNode() && "Unexpected failure");
6656
6657   // Load the result.
6658   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6659                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6660 }
6661
6662 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6663                                      SelectionDAG &DAG) const {
6664   LLVMContext *Context = DAG.getContext();
6665   DebugLoc dl = Op.getDebugLoc();
6666   EVT VT = Op.getValueType();
6667   EVT EltVT = VT;
6668   if (VT.isVector())
6669     EltVT = VT.getVectorElementType();
6670   std::vector<Constant*> CV;
6671   if (EltVT == MVT::f64) {
6672     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6673     CV.push_back(C);
6674     CV.push_back(C);
6675   } else {
6676     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6677     CV.push_back(C);
6678     CV.push_back(C);
6679     CV.push_back(C);
6680     CV.push_back(C);
6681   }
6682   Constant *C = ConstantVector::get(CV);
6683   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6684   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6685                              MachinePointerInfo::getConstantPool(),
6686                              false, false, 16);
6687   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6688 }
6689
6690 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6691   LLVMContext *Context = DAG.getContext();
6692   DebugLoc dl = Op.getDebugLoc();
6693   EVT VT = Op.getValueType();
6694   EVT EltVT = VT;
6695   if (VT.isVector())
6696     EltVT = VT.getVectorElementType();
6697   std::vector<Constant*> CV;
6698   if (EltVT == MVT::f64) {
6699     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6700     CV.push_back(C);
6701     CV.push_back(C);
6702   } else {
6703     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6704     CV.push_back(C);
6705     CV.push_back(C);
6706     CV.push_back(C);
6707     CV.push_back(C);
6708   }
6709   Constant *C = ConstantVector::get(CV);
6710   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6711   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6712                              MachinePointerInfo::getConstantPool(),
6713                              false, false, 16);
6714   if (VT.isVector()) {
6715     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6716                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6717                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6718                                 Op.getOperand(0)),
6719                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6720   } else {
6721     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6722   }
6723 }
6724
6725 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6726   LLVMContext *Context = DAG.getContext();
6727   SDValue Op0 = Op.getOperand(0);
6728   SDValue Op1 = Op.getOperand(1);
6729   DebugLoc dl = Op.getDebugLoc();
6730   EVT VT = Op.getValueType();
6731   EVT SrcVT = Op1.getValueType();
6732
6733   // If second operand is smaller, extend it first.
6734   if (SrcVT.bitsLT(VT)) {
6735     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6736     SrcVT = VT;
6737   }
6738   // And if it is bigger, shrink it first.
6739   if (SrcVT.bitsGT(VT)) {
6740     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6741     SrcVT = VT;
6742   }
6743
6744   // At this point the operands and the result should have the same
6745   // type, and that won't be f80 since that is not custom lowered.
6746
6747   // First get the sign bit of second operand.
6748   std::vector<Constant*> CV;
6749   if (SrcVT == MVT::f64) {
6750     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6751     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6752   } else {
6753     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6754     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6755     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6756     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6757   }
6758   Constant *C = ConstantVector::get(CV);
6759   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6760   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6761                               MachinePointerInfo::getConstantPool(),
6762                               false, false, 16);
6763   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6764
6765   // Shift sign bit right or left if the two operands have different types.
6766   if (SrcVT.bitsGT(VT)) {
6767     // Op0 is MVT::f32, Op1 is MVT::f64.
6768     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6769     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6770                           DAG.getConstant(32, MVT::i32));
6771     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6772     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6773                           DAG.getIntPtrConstant(0));
6774   }
6775
6776   // Clear first operand sign bit.
6777   CV.clear();
6778   if (VT == MVT::f64) {
6779     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6780     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6781   } else {
6782     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6783     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6784     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6785     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6786   }
6787   C = ConstantVector::get(CV);
6788   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6789   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6790                               MachinePointerInfo::getConstantPool(),
6791                               false, false, 16);
6792   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6793
6794   // Or the value with the sign bit.
6795   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6796 }
6797
6798 /// Emit nodes that will be selected as "test Op0,Op0", or something
6799 /// equivalent.
6800 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6801                                     SelectionDAG &DAG) const {
6802   DebugLoc dl = Op.getDebugLoc();
6803
6804   // CF and OF aren't always set the way we want. Determine which
6805   // of these we need.
6806   bool NeedCF = false;
6807   bool NeedOF = false;
6808   switch (X86CC) {
6809   default: break;
6810   case X86::COND_A: case X86::COND_AE:
6811   case X86::COND_B: case X86::COND_BE:
6812     NeedCF = true;
6813     break;
6814   case X86::COND_G: case X86::COND_GE:
6815   case X86::COND_L: case X86::COND_LE:
6816   case X86::COND_O: case X86::COND_NO:
6817     NeedOF = true;
6818     break;
6819   }
6820
6821   // See if we can use the EFLAGS value from the operand instead of
6822   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6823   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6824   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6825     // Emit a CMP with 0, which is the TEST pattern.
6826     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6827                        DAG.getConstant(0, Op.getValueType()));
6828
6829   unsigned Opcode = 0;
6830   unsigned NumOperands = 0;
6831   switch (Op.getNode()->getOpcode()) {
6832   case ISD::ADD:
6833     // Due to an isel shortcoming, be conservative if this add is likely to be
6834     // selected as part of a load-modify-store instruction. When the root node
6835     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6836     // uses of other nodes in the match, such as the ADD in this case. This
6837     // leads to the ADD being left around and reselected, with the result being
6838     // two adds in the output.  Alas, even if none our users are stores, that
6839     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6840     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6841     // climbing the DAG back to the root, and it doesn't seem to be worth the
6842     // effort.
6843     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6844            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6845       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6846         goto default_case;
6847
6848     if (ConstantSDNode *C =
6849         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6850       // An add of one will be selected as an INC.
6851       if (C->getAPIntValue() == 1) {
6852         Opcode = X86ISD::INC;
6853         NumOperands = 1;
6854         break;
6855       }
6856
6857       // An add of negative one (subtract of one) will be selected as a DEC.
6858       if (C->getAPIntValue().isAllOnesValue()) {
6859         Opcode = X86ISD::DEC;
6860         NumOperands = 1;
6861         break;
6862       }
6863     }
6864
6865     // Otherwise use a regular EFLAGS-setting add.
6866     Opcode = X86ISD::ADD;
6867     NumOperands = 2;
6868     break;
6869   case ISD::AND: {
6870     // If the primary and result isn't used, don't bother using X86ISD::AND,
6871     // because a TEST instruction will be better.
6872     bool NonFlagUse = false;
6873     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6874            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6875       SDNode *User = *UI;
6876       unsigned UOpNo = UI.getOperandNo();
6877       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6878         // Look pass truncate.
6879         UOpNo = User->use_begin().getOperandNo();
6880         User = *User->use_begin();
6881       }
6882
6883       if (User->getOpcode() != ISD::BRCOND &&
6884           User->getOpcode() != ISD::SETCC &&
6885           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6886         NonFlagUse = true;
6887         break;
6888       }
6889     }
6890
6891     if (!NonFlagUse)
6892       break;
6893   }
6894     // FALL THROUGH
6895   case ISD::SUB:
6896   case ISD::OR:
6897   case ISD::XOR:
6898     // Due to the ISEL shortcoming noted above, be conservative if this op is
6899     // likely to be selected as part of a load-modify-store instruction.
6900     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6901            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6902       if (UI->getOpcode() == ISD::STORE)
6903         goto default_case;
6904
6905     // Otherwise use a regular EFLAGS-setting instruction.
6906     switch (Op.getNode()->getOpcode()) {
6907     default: llvm_unreachable("unexpected operator!");
6908     case ISD::SUB: Opcode = X86ISD::SUB; break;
6909     case ISD::OR:  Opcode = X86ISD::OR;  break;
6910     case ISD::XOR: Opcode = X86ISD::XOR; break;
6911     case ISD::AND: Opcode = X86ISD::AND; break;
6912     }
6913
6914     NumOperands = 2;
6915     break;
6916   case X86ISD::ADD:
6917   case X86ISD::SUB:
6918   case X86ISD::INC:
6919   case X86ISD::DEC:
6920   case X86ISD::OR:
6921   case X86ISD::XOR:
6922   case X86ISD::AND:
6923     return SDValue(Op.getNode(), 1);
6924   default:
6925   default_case:
6926     break;
6927   }
6928
6929   if (Opcode == 0)
6930     // Emit a CMP with 0, which is the TEST pattern.
6931     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6932                        DAG.getConstant(0, Op.getValueType()));
6933
6934   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6935   SmallVector<SDValue, 4> Ops;
6936   for (unsigned i = 0; i != NumOperands; ++i)
6937     Ops.push_back(Op.getOperand(i));
6938
6939   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6940   DAG.ReplaceAllUsesWith(Op, New);
6941   return SDValue(New.getNode(), 1);
6942 }
6943
6944 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6945 /// equivalent.
6946 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6947                                    SelectionDAG &DAG) const {
6948   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6949     if (C->getAPIntValue() == 0)
6950       return EmitTest(Op0, X86CC, DAG);
6951
6952   DebugLoc dl = Op0.getDebugLoc();
6953   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6954 }
6955
6956 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6957 /// if it's possible.
6958 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6959                                      DebugLoc dl, SelectionDAG &DAG) const {
6960   SDValue Op0 = And.getOperand(0);
6961   SDValue Op1 = And.getOperand(1);
6962   if (Op0.getOpcode() == ISD::TRUNCATE)
6963     Op0 = Op0.getOperand(0);
6964   if (Op1.getOpcode() == ISD::TRUNCATE)
6965     Op1 = Op1.getOperand(0);
6966
6967   SDValue LHS, RHS;
6968   if (Op1.getOpcode() == ISD::SHL)
6969     std::swap(Op0, Op1);
6970   if (Op0.getOpcode() == ISD::SHL) {
6971     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6972       if (And00C->getZExtValue() == 1) {
6973         // If we looked past a truncate, check that it's only truncating away
6974         // known zeros.
6975         unsigned BitWidth = Op0.getValueSizeInBits();
6976         unsigned AndBitWidth = And.getValueSizeInBits();
6977         if (BitWidth > AndBitWidth) {
6978           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6979           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6980           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6981             return SDValue();
6982         }
6983         LHS = Op1;
6984         RHS = Op0.getOperand(1);
6985       }
6986   } else if (Op1.getOpcode() == ISD::Constant) {
6987     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6988     SDValue AndLHS = Op0;
6989     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6990       LHS = AndLHS.getOperand(0);
6991       RHS = AndLHS.getOperand(1);
6992     }
6993   }
6994
6995   if (LHS.getNode()) {
6996     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6997     // instruction.  Since the shift amount is in-range-or-undefined, we know
6998     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6999     // the encoding for the i16 version is larger than the i32 version.
7000     // Also promote i16 to i32 for performance / code size reason.
7001     if (LHS.getValueType() == MVT::i8 ||
7002         LHS.getValueType() == MVT::i16)
7003       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7004
7005     // If the operand types disagree, extend the shift amount to match.  Since
7006     // BT ignores high bits (like shifts) we can use anyextend.
7007     if (LHS.getValueType() != RHS.getValueType())
7008       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7009
7010     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7011     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7012     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7013                        DAG.getConstant(Cond, MVT::i8), BT);
7014   }
7015
7016   return SDValue();
7017 }
7018
7019 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7020   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7021   SDValue Op0 = Op.getOperand(0);
7022   SDValue Op1 = Op.getOperand(1);
7023   DebugLoc dl = Op.getDebugLoc();
7024   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7025
7026   // Optimize to BT if possible.
7027   // Lower (X & (1 << N)) == 0 to BT(X, N).
7028   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7029   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7030   if (Op0.getOpcode() == ISD::AND &&
7031       Op0.hasOneUse() &&
7032       Op1.getOpcode() == ISD::Constant &&
7033       cast<ConstantSDNode>(Op1)->isNullValue() &&
7034       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7035     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7036     if (NewSetCC.getNode())
7037       return NewSetCC;
7038   }
7039
7040   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
7041   if (Op0.getOpcode() == X86ISD::SETCC &&
7042       Op1.getOpcode() == ISD::Constant &&
7043       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7044        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7045       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7046     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7047     bool Invert = (CC == ISD::SETNE) ^
7048       cast<ConstantSDNode>(Op1)->isNullValue();
7049     if (Invert)
7050       CCode = X86::GetOppositeBranchCondition(CCode);
7051     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7052                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7053   }
7054
7055   bool isFP = Op1.getValueType().isFloatingPoint();
7056   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7057   if (X86CC == X86::COND_INVALID)
7058     return SDValue();
7059
7060   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
7061
7062   // Use sbb x, x to materialize carry bit into a GPR.
7063   if (X86CC == X86::COND_B)
7064     return DAG.getNode(ISD::AND, dl, MVT::i8,
7065                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
7066                                    DAG.getConstant(X86CC, MVT::i8), Cond),
7067                        DAG.getConstant(1, MVT::i8));
7068
7069   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7070                      DAG.getConstant(X86CC, MVT::i8), Cond);
7071 }
7072
7073 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7074   SDValue Cond;
7075   SDValue Op0 = Op.getOperand(0);
7076   SDValue Op1 = Op.getOperand(1);
7077   SDValue CC = Op.getOperand(2);
7078   EVT VT = Op.getValueType();
7079   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7080   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7081   DebugLoc dl = Op.getDebugLoc();
7082
7083   if (isFP) {
7084     unsigned SSECC = 8;
7085     EVT VT0 = Op0.getValueType();
7086     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7087     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7088     bool Swap = false;
7089
7090     switch (SetCCOpcode) {
7091     default: break;
7092     case ISD::SETOEQ:
7093     case ISD::SETEQ:  SSECC = 0; break;
7094     case ISD::SETOGT:
7095     case ISD::SETGT: Swap = true; // Fallthrough
7096     case ISD::SETLT:
7097     case ISD::SETOLT: SSECC = 1; break;
7098     case ISD::SETOGE:
7099     case ISD::SETGE: Swap = true; // Fallthrough
7100     case ISD::SETLE:
7101     case ISD::SETOLE: SSECC = 2; break;
7102     case ISD::SETUO:  SSECC = 3; break;
7103     case ISD::SETUNE:
7104     case ISD::SETNE:  SSECC = 4; break;
7105     case ISD::SETULE: Swap = true;
7106     case ISD::SETUGE: SSECC = 5; break;
7107     case ISD::SETULT: Swap = true;
7108     case ISD::SETUGT: SSECC = 6; break;
7109     case ISD::SETO:   SSECC = 7; break;
7110     }
7111     if (Swap)
7112       std::swap(Op0, Op1);
7113
7114     // In the two special cases we can't handle, emit two comparisons.
7115     if (SSECC == 8) {
7116       if (SetCCOpcode == ISD::SETUEQ) {
7117         SDValue UNORD, EQ;
7118         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7119         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7120         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7121       }
7122       else if (SetCCOpcode == ISD::SETONE) {
7123         SDValue ORD, NEQ;
7124         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7125         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7126         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7127       }
7128       llvm_unreachable("Illegal FP comparison");
7129     }
7130     // Handle all other FP comparisons here.
7131     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7132   }
7133
7134   // We are handling one of the integer comparisons here.  Since SSE only has
7135   // GT and EQ comparisons for integer, swapping operands and multiple
7136   // operations may be required for some comparisons.
7137   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7138   bool Swap = false, Invert = false, FlipSigns = false;
7139
7140   switch (VT.getSimpleVT().SimpleTy) {
7141   default: break;
7142   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7143   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7144   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7145   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7146   }
7147
7148   switch (SetCCOpcode) {
7149   default: break;
7150   case ISD::SETNE:  Invert = true;
7151   case ISD::SETEQ:  Opc = EQOpc; break;
7152   case ISD::SETLT:  Swap = true;
7153   case ISD::SETGT:  Opc = GTOpc; break;
7154   case ISD::SETGE:  Swap = true;
7155   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7156   case ISD::SETULT: Swap = true;
7157   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7158   case ISD::SETUGE: Swap = true;
7159   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7160   }
7161   if (Swap)
7162     std::swap(Op0, Op1);
7163
7164   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7165   // bits of the inputs before performing those operations.
7166   if (FlipSigns) {
7167     EVT EltVT = VT.getVectorElementType();
7168     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7169                                       EltVT);
7170     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7171     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7172                                     SignBits.size());
7173     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7174     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7175   }
7176
7177   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7178
7179   // If the logical-not of the result is required, perform that now.
7180   if (Invert)
7181     Result = DAG.getNOT(dl, Result, VT);
7182
7183   return Result;
7184 }
7185
7186 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7187 static bool isX86LogicalCmp(SDValue Op) {
7188   unsigned Opc = Op.getNode()->getOpcode();
7189   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7190     return true;
7191   if (Op.getResNo() == 1 &&
7192       (Opc == X86ISD::ADD ||
7193        Opc == X86ISD::SUB ||
7194        Opc == X86ISD::SMUL ||
7195        Opc == X86ISD::UMUL ||
7196        Opc == X86ISD::INC ||
7197        Opc == X86ISD::DEC ||
7198        Opc == X86ISD::OR ||
7199        Opc == X86ISD::XOR ||
7200        Opc == X86ISD::AND))
7201     return true;
7202
7203   return false;
7204 }
7205
7206 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7207   bool addTest = true;
7208   SDValue Cond  = Op.getOperand(0);
7209   DebugLoc dl = Op.getDebugLoc();
7210   SDValue CC;
7211
7212   if (Cond.getOpcode() == ISD::SETCC) {
7213     SDValue NewCond = LowerSETCC(Cond, DAG);
7214     if (NewCond.getNode())
7215       Cond = NewCond;
7216   }
7217
7218   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
7219   SDValue Op1 = Op.getOperand(1);
7220   SDValue Op2 = Op.getOperand(2);
7221   if (Cond.getOpcode() == X86ISD::SETCC &&
7222       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
7223     SDValue Cmp = Cond.getOperand(1);
7224     if (Cmp.getOpcode() == X86ISD::CMP) {
7225       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
7226       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7227       ConstantSDNode *RHSC =
7228         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
7229       if (N1C && N1C->isAllOnesValue() &&
7230           N2C && N2C->isNullValue() &&
7231           RHSC && RHSC->isNullValue()) {
7232         SDValue CmpOp0 = Cmp.getOperand(0);
7233         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7234                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7235         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
7236                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7237       }
7238     }
7239   }
7240
7241   // Look pass (and (setcc_carry (cmp ...)), 1).
7242   if (Cond.getOpcode() == ISD::AND &&
7243       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7244     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7245     if (C && C->getAPIntValue() == 1)
7246       Cond = Cond.getOperand(0);
7247   }
7248
7249   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7250   // setting operand in place of the X86ISD::SETCC.
7251   if (Cond.getOpcode() == X86ISD::SETCC ||
7252       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7253     CC = Cond.getOperand(0);
7254
7255     SDValue Cmp = Cond.getOperand(1);
7256     unsigned Opc = Cmp.getOpcode();
7257     EVT VT = Op.getValueType();
7258
7259     bool IllegalFPCMov = false;
7260     if (VT.isFloatingPoint() && !VT.isVector() &&
7261         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7262       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7263
7264     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7265         Opc == X86ISD::BT) { // FIXME
7266       Cond = Cmp;
7267       addTest = false;
7268     }
7269   }
7270
7271   if (addTest) {
7272     // Look pass the truncate.
7273     if (Cond.getOpcode() == ISD::TRUNCATE)
7274       Cond = Cond.getOperand(0);
7275
7276     // We know the result of AND is compared against zero. Try to match
7277     // it to BT.
7278     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7279       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7280       if (NewSetCC.getNode()) {
7281         CC = NewSetCC.getOperand(0);
7282         Cond = NewSetCC.getOperand(1);
7283         addTest = false;
7284       }
7285     }
7286   }
7287
7288   if (addTest) {
7289     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7290     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7291   }
7292
7293   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7294   // condition is true.
7295   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
7296   SDValue Ops[] = { Op2, Op1, CC, Cond };
7297   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
7298 }
7299
7300 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7301 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7302 // from the AND / OR.
7303 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7304   Opc = Op.getOpcode();
7305   if (Opc != ISD::OR && Opc != ISD::AND)
7306     return false;
7307   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7308           Op.getOperand(0).hasOneUse() &&
7309           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7310           Op.getOperand(1).hasOneUse());
7311 }
7312
7313 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7314 // 1 and that the SETCC node has a single use.
7315 static bool isXor1OfSetCC(SDValue Op) {
7316   if (Op.getOpcode() != ISD::XOR)
7317     return false;
7318   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7319   if (N1C && N1C->getAPIntValue() == 1) {
7320     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7321       Op.getOperand(0).hasOneUse();
7322   }
7323   return false;
7324 }
7325
7326 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7327   bool addTest = true;
7328   SDValue Chain = Op.getOperand(0);
7329   SDValue Cond  = Op.getOperand(1);
7330   SDValue Dest  = Op.getOperand(2);
7331   DebugLoc dl = Op.getDebugLoc();
7332   SDValue CC;
7333
7334   if (Cond.getOpcode() == ISD::SETCC) {
7335     SDValue NewCond = LowerSETCC(Cond, DAG);
7336     if (NewCond.getNode())
7337       Cond = NewCond;
7338   }
7339 #if 0
7340   // FIXME: LowerXALUO doesn't handle these!!
7341   else if (Cond.getOpcode() == X86ISD::ADD  ||
7342            Cond.getOpcode() == X86ISD::SUB  ||
7343            Cond.getOpcode() == X86ISD::SMUL ||
7344            Cond.getOpcode() == X86ISD::UMUL)
7345     Cond = LowerXALUO(Cond, DAG);
7346 #endif
7347
7348   // Look pass (and (setcc_carry (cmp ...)), 1).
7349   if (Cond.getOpcode() == ISD::AND &&
7350       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7351     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7352     if (C && C->getAPIntValue() == 1)
7353       Cond = Cond.getOperand(0);
7354   }
7355
7356   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7357   // setting operand in place of the X86ISD::SETCC.
7358   if (Cond.getOpcode() == X86ISD::SETCC ||
7359       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7360     CC = Cond.getOperand(0);
7361
7362     SDValue Cmp = Cond.getOperand(1);
7363     unsigned Opc = Cmp.getOpcode();
7364     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7365     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7366       Cond = Cmp;
7367       addTest = false;
7368     } else {
7369       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7370       default: break;
7371       case X86::COND_O:
7372       case X86::COND_B:
7373         // These can only come from an arithmetic instruction with overflow,
7374         // e.g. SADDO, UADDO.
7375         Cond = Cond.getNode()->getOperand(1);
7376         addTest = false;
7377         break;
7378       }
7379     }
7380   } else {
7381     unsigned CondOpc;
7382     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7383       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7384       if (CondOpc == ISD::OR) {
7385         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7386         // two branches instead of an explicit OR instruction with a
7387         // separate test.
7388         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7389             isX86LogicalCmp(Cmp)) {
7390           CC = Cond.getOperand(0).getOperand(0);
7391           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7392                               Chain, Dest, CC, Cmp);
7393           CC = Cond.getOperand(1).getOperand(0);
7394           Cond = Cmp;
7395           addTest = false;
7396         }
7397       } else { // ISD::AND
7398         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7399         // two branches instead of an explicit AND instruction with a
7400         // separate test. However, we only do this if this block doesn't
7401         // have a fall-through edge, because this requires an explicit
7402         // jmp when the condition is false.
7403         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7404             isX86LogicalCmp(Cmp) &&
7405             Op.getNode()->hasOneUse()) {
7406           X86::CondCode CCode =
7407             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7408           CCode = X86::GetOppositeBranchCondition(CCode);
7409           CC = DAG.getConstant(CCode, MVT::i8);
7410           SDNode *User = *Op.getNode()->use_begin();
7411           // Look for an unconditional branch following this conditional branch.
7412           // We need this because we need to reverse the successors in order
7413           // to implement FCMP_OEQ.
7414           if (User->getOpcode() == ISD::BR) {
7415             SDValue FalseBB = User->getOperand(1);
7416             SDNode *NewBR =
7417               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7418             assert(NewBR == User);
7419             (void)NewBR;
7420             Dest = FalseBB;
7421
7422             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7423                                 Chain, Dest, CC, Cmp);
7424             X86::CondCode CCode =
7425               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7426             CCode = X86::GetOppositeBranchCondition(CCode);
7427             CC = DAG.getConstant(CCode, MVT::i8);
7428             Cond = Cmp;
7429             addTest = false;
7430           }
7431         }
7432       }
7433     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7434       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7435       // It should be transformed during dag combiner except when the condition
7436       // is set by a arithmetics with overflow node.
7437       X86::CondCode CCode =
7438         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7439       CCode = X86::GetOppositeBranchCondition(CCode);
7440       CC = DAG.getConstant(CCode, MVT::i8);
7441       Cond = Cond.getOperand(0).getOperand(1);
7442       addTest = false;
7443     }
7444   }
7445
7446   if (addTest) {
7447     // Look pass the truncate.
7448     if (Cond.getOpcode() == ISD::TRUNCATE)
7449       Cond = Cond.getOperand(0);
7450
7451     // We know the result of AND is compared against zero. Try to match
7452     // it to BT.
7453     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7454       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7455       if (NewSetCC.getNode()) {
7456         CC = NewSetCC.getOperand(0);
7457         Cond = NewSetCC.getOperand(1);
7458         addTest = false;
7459       }
7460     }
7461   }
7462
7463   if (addTest) {
7464     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7465     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7466   }
7467   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7468                      Chain, Dest, CC, Cond);
7469 }
7470
7471
7472 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7473 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7474 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7475 // that the guard pages used by the OS virtual memory manager are allocated in
7476 // correct sequence.
7477 SDValue
7478 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7479                                            SelectionDAG &DAG) const {
7480   assert(Subtarget->isTargetCygMing() &&
7481          "This should be used only on Cygwin/Mingw targets");
7482   DebugLoc dl = Op.getDebugLoc();
7483
7484   // Get the inputs.
7485   SDValue Chain = Op.getOperand(0);
7486   SDValue Size  = Op.getOperand(1);
7487   // FIXME: Ensure alignment here
7488
7489   SDValue Flag;
7490
7491   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7492
7493   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7494   Flag = Chain.getValue(1);
7495
7496   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7497
7498   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7499   Flag = Chain.getValue(1);
7500
7501   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7502
7503   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7504   return DAG.getMergeValues(Ops1, 2, dl);
7505 }
7506
7507 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7508   MachineFunction &MF = DAG.getMachineFunction();
7509   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7510
7511   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7512   DebugLoc DL = Op.getDebugLoc();
7513
7514   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
7515     // vastart just stores the address of the VarArgsFrameIndex slot into the
7516     // memory location argument.
7517     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7518                                    getPointerTy());
7519     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
7520                         MachinePointerInfo(SV), false, false, 0);
7521   }
7522
7523   // __va_list_tag:
7524   //   gp_offset         (0 - 6 * 8)
7525   //   fp_offset         (48 - 48 + 8 * 16)
7526   //   overflow_arg_area (point to parameters coming in memory).
7527   //   reg_save_area
7528   SmallVector<SDValue, 8> MemOps;
7529   SDValue FIN = Op.getOperand(1);
7530   // Store gp_offset
7531   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
7532                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7533                                                MVT::i32),
7534                                FIN, MachinePointerInfo(SV), false, false, 0);
7535   MemOps.push_back(Store);
7536
7537   // Store fp_offset
7538   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7539                     FIN, DAG.getIntPtrConstant(4));
7540   Store = DAG.getStore(Op.getOperand(0), DL,
7541                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7542                                        MVT::i32),
7543                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
7544   MemOps.push_back(Store);
7545
7546   // Store ptr to overflow_arg_area
7547   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7548                     FIN, DAG.getIntPtrConstant(4));
7549   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7550                                     getPointerTy());
7551   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
7552                        MachinePointerInfo(SV, 8),
7553                        false, false, 0);
7554   MemOps.push_back(Store);
7555
7556   // Store ptr to reg_save_area.
7557   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7558                     FIN, DAG.getIntPtrConstant(8));
7559   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7560                                     getPointerTy());
7561   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
7562                        MachinePointerInfo(SV, 16), false, false, 0);
7563   MemOps.push_back(Store);
7564   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
7565                      &MemOps[0], MemOps.size());
7566 }
7567
7568 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7569   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7570   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
7571
7572   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
7573   return SDValue();
7574 }
7575
7576 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7577   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7578   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7579   SDValue Chain = Op.getOperand(0);
7580   SDValue DstPtr = Op.getOperand(1);
7581   SDValue SrcPtr = Op.getOperand(2);
7582   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7583   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7584   DebugLoc DL = Op.getDebugLoc();
7585
7586   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
7587                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7588                        false,
7589                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
7590 }
7591
7592 SDValue
7593 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7594   DebugLoc dl = Op.getDebugLoc();
7595   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7596   switch (IntNo) {
7597   default: return SDValue();    // Don't custom lower most intrinsics.
7598   // Comparison intrinsics.
7599   case Intrinsic::x86_sse_comieq_ss:
7600   case Intrinsic::x86_sse_comilt_ss:
7601   case Intrinsic::x86_sse_comile_ss:
7602   case Intrinsic::x86_sse_comigt_ss:
7603   case Intrinsic::x86_sse_comige_ss:
7604   case Intrinsic::x86_sse_comineq_ss:
7605   case Intrinsic::x86_sse_ucomieq_ss:
7606   case Intrinsic::x86_sse_ucomilt_ss:
7607   case Intrinsic::x86_sse_ucomile_ss:
7608   case Intrinsic::x86_sse_ucomigt_ss:
7609   case Intrinsic::x86_sse_ucomige_ss:
7610   case Intrinsic::x86_sse_ucomineq_ss:
7611   case Intrinsic::x86_sse2_comieq_sd:
7612   case Intrinsic::x86_sse2_comilt_sd:
7613   case Intrinsic::x86_sse2_comile_sd:
7614   case Intrinsic::x86_sse2_comigt_sd:
7615   case Intrinsic::x86_sse2_comige_sd:
7616   case Intrinsic::x86_sse2_comineq_sd:
7617   case Intrinsic::x86_sse2_ucomieq_sd:
7618   case Intrinsic::x86_sse2_ucomilt_sd:
7619   case Intrinsic::x86_sse2_ucomile_sd:
7620   case Intrinsic::x86_sse2_ucomigt_sd:
7621   case Intrinsic::x86_sse2_ucomige_sd:
7622   case Intrinsic::x86_sse2_ucomineq_sd: {
7623     unsigned Opc = 0;
7624     ISD::CondCode CC = ISD::SETCC_INVALID;
7625     switch (IntNo) {
7626     default: break;
7627     case Intrinsic::x86_sse_comieq_ss:
7628     case Intrinsic::x86_sse2_comieq_sd:
7629       Opc = X86ISD::COMI;
7630       CC = ISD::SETEQ;
7631       break;
7632     case Intrinsic::x86_sse_comilt_ss:
7633     case Intrinsic::x86_sse2_comilt_sd:
7634       Opc = X86ISD::COMI;
7635       CC = ISD::SETLT;
7636       break;
7637     case Intrinsic::x86_sse_comile_ss:
7638     case Intrinsic::x86_sse2_comile_sd:
7639       Opc = X86ISD::COMI;
7640       CC = ISD::SETLE;
7641       break;
7642     case Intrinsic::x86_sse_comigt_ss:
7643     case Intrinsic::x86_sse2_comigt_sd:
7644       Opc = X86ISD::COMI;
7645       CC = ISD::SETGT;
7646       break;
7647     case Intrinsic::x86_sse_comige_ss:
7648     case Intrinsic::x86_sse2_comige_sd:
7649       Opc = X86ISD::COMI;
7650       CC = ISD::SETGE;
7651       break;
7652     case Intrinsic::x86_sse_comineq_ss:
7653     case Intrinsic::x86_sse2_comineq_sd:
7654       Opc = X86ISD::COMI;
7655       CC = ISD::SETNE;
7656       break;
7657     case Intrinsic::x86_sse_ucomieq_ss:
7658     case Intrinsic::x86_sse2_ucomieq_sd:
7659       Opc = X86ISD::UCOMI;
7660       CC = ISD::SETEQ;
7661       break;
7662     case Intrinsic::x86_sse_ucomilt_ss:
7663     case Intrinsic::x86_sse2_ucomilt_sd:
7664       Opc = X86ISD::UCOMI;
7665       CC = ISD::SETLT;
7666       break;
7667     case Intrinsic::x86_sse_ucomile_ss:
7668     case Intrinsic::x86_sse2_ucomile_sd:
7669       Opc = X86ISD::UCOMI;
7670       CC = ISD::SETLE;
7671       break;
7672     case Intrinsic::x86_sse_ucomigt_ss:
7673     case Intrinsic::x86_sse2_ucomigt_sd:
7674       Opc = X86ISD::UCOMI;
7675       CC = ISD::SETGT;
7676       break;
7677     case Intrinsic::x86_sse_ucomige_ss:
7678     case Intrinsic::x86_sse2_ucomige_sd:
7679       Opc = X86ISD::UCOMI;
7680       CC = ISD::SETGE;
7681       break;
7682     case Intrinsic::x86_sse_ucomineq_ss:
7683     case Intrinsic::x86_sse2_ucomineq_sd:
7684       Opc = X86ISD::UCOMI;
7685       CC = ISD::SETNE;
7686       break;
7687     }
7688
7689     SDValue LHS = Op.getOperand(1);
7690     SDValue RHS = Op.getOperand(2);
7691     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7692     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7693     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7694     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7695                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7696     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7697   }
7698   // ptest and testp intrinsics. The intrinsic these come from are designed to
7699   // return an integer value, not just an instruction so lower it to the ptest
7700   // or testp pattern and a setcc for the result.
7701   case Intrinsic::x86_sse41_ptestz:
7702   case Intrinsic::x86_sse41_ptestc:
7703   case Intrinsic::x86_sse41_ptestnzc:
7704   case Intrinsic::x86_avx_ptestz_256:
7705   case Intrinsic::x86_avx_ptestc_256:
7706   case Intrinsic::x86_avx_ptestnzc_256:
7707   case Intrinsic::x86_avx_vtestz_ps:
7708   case Intrinsic::x86_avx_vtestc_ps:
7709   case Intrinsic::x86_avx_vtestnzc_ps:
7710   case Intrinsic::x86_avx_vtestz_pd:
7711   case Intrinsic::x86_avx_vtestc_pd:
7712   case Intrinsic::x86_avx_vtestnzc_pd:
7713   case Intrinsic::x86_avx_vtestz_ps_256:
7714   case Intrinsic::x86_avx_vtestc_ps_256:
7715   case Intrinsic::x86_avx_vtestnzc_ps_256:
7716   case Intrinsic::x86_avx_vtestz_pd_256:
7717   case Intrinsic::x86_avx_vtestc_pd_256:
7718   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7719     bool IsTestPacked = false;
7720     unsigned X86CC = 0;
7721     switch (IntNo) {
7722     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7723     case Intrinsic::x86_avx_vtestz_ps:
7724     case Intrinsic::x86_avx_vtestz_pd:
7725     case Intrinsic::x86_avx_vtestz_ps_256:
7726     case Intrinsic::x86_avx_vtestz_pd_256:
7727       IsTestPacked = true; // Fallthrough
7728     case Intrinsic::x86_sse41_ptestz:
7729     case Intrinsic::x86_avx_ptestz_256:
7730       // ZF = 1
7731       X86CC = X86::COND_E;
7732       break;
7733     case Intrinsic::x86_avx_vtestc_ps:
7734     case Intrinsic::x86_avx_vtestc_pd:
7735     case Intrinsic::x86_avx_vtestc_ps_256:
7736     case Intrinsic::x86_avx_vtestc_pd_256:
7737       IsTestPacked = true; // Fallthrough
7738     case Intrinsic::x86_sse41_ptestc:
7739     case Intrinsic::x86_avx_ptestc_256:
7740       // CF = 1
7741       X86CC = X86::COND_B;
7742       break;
7743     case Intrinsic::x86_avx_vtestnzc_ps:
7744     case Intrinsic::x86_avx_vtestnzc_pd:
7745     case Intrinsic::x86_avx_vtestnzc_ps_256:
7746     case Intrinsic::x86_avx_vtestnzc_pd_256:
7747       IsTestPacked = true; // Fallthrough
7748     case Intrinsic::x86_sse41_ptestnzc:
7749     case Intrinsic::x86_avx_ptestnzc_256:
7750       // ZF and CF = 0
7751       X86CC = X86::COND_A;
7752       break;
7753     }
7754
7755     SDValue LHS = Op.getOperand(1);
7756     SDValue RHS = Op.getOperand(2);
7757     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7758     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7759     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7760     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7761     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7762   }
7763
7764   // Fix vector shift instructions where the last operand is a non-immediate
7765   // i32 value.
7766   case Intrinsic::x86_sse2_pslli_w:
7767   case Intrinsic::x86_sse2_pslli_d:
7768   case Intrinsic::x86_sse2_pslli_q:
7769   case Intrinsic::x86_sse2_psrli_w:
7770   case Intrinsic::x86_sse2_psrli_d:
7771   case Intrinsic::x86_sse2_psrli_q:
7772   case Intrinsic::x86_sse2_psrai_w:
7773   case Intrinsic::x86_sse2_psrai_d:
7774   case Intrinsic::x86_mmx_pslli_w:
7775   case Intrinsic::x86_mmx_pslli_d:
7776   case Intrinsic::x86_mmx_pslli_q:
7777   case Intrinsic::x86_mmx_psrli_w:
7778   case Intrinsic::x86_mmx_psrli_d:
7779   case Intrinsic::x86_mmx_psrli_q:
7780   case Intrinsic::x86_mmx_psrai_w:
7781   case Intrinsic::x86_mmx_psrai_d: {
7782     SDValue ShAmt = Op.getOperand(2);
7783     if (isa<ConstantSDNode>(ShAmt))
7784       return SDValue();
7785
7786     unsigned NewIntNo = 0;
7787     EVT ShAmtVT = MVT::v4i32;
7788     switch (IntNo) {
7789     case Intrinsic::x86_sse2_pslli_w:
7790       NewIntNo = Intrinsic::x86_sse2_psll_w;
7791       break;
7792     case Intrinsic::x86_sse2_pslli_d:
7793       NewIntNo = Intrinsic::x86_sse2_psll_d;
7794       break;
7795     case Intrinsic::x86_sse2_pslli_q:
7796       NewIntNo = Intrinsic::x86_sse2_psll_q;
7797       break;
7798     case Intrinsic::x86_sse2_psrli_w:
7799       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7800       break;
7801     case Intrinsic::x86_sse2_psrli_d:
7802       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7803       break;
7804     case Intrinsic::x86_sse2_psrli_q:
7805       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7806       break;
7807     case Intrinsic::x86_sse2_psrai_w:
7808       NewIntNo = Intrinsic::x86_sse2_psra_w;
7809       break;
7810     case Intrinsic::x86_sse2_psrai_d:
7811       NewIntNo = Intrinsic::x86_sse2_psra_d;
7812       break;
7813     default: {
7814       ShAmtVT = MVT::v2i32;
7815       switch (IntNo) {
7816       case Intrinsic::x86_mmx_pslli_w:
7817         NewIntNo = Intrinsic::x86_mmx_psll_w;
7818         break;
7819       case Intrinsic::x86_mmx_pslli_d:
7820         NewIntNo = Intrinsic::x86_mmx_psll_d;
7821         break;
7822       case Intrinsic::x86_mmx_pslli_q:
7823         NewIntNo = Intrinsic::x86_mmx_psll_q;
7824         break;
7825       case Intrinsic::x86_mmx_psrli_w:
7826         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7827         break;
7828       case Intrinsic::x86_mmx_psrli_d:
7829         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7830         break;
7831       case Intrinsic::x86_mmx_psrli_q:
7832         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7833         break;
7834       case Intrinsic::x86_mmx_psrai_w:
7835         NewIntNo = Intrinsic::x86_mmx_psra_w;
7836         break;
7837       case Intrinsic::x86_mmx_psrai_d:
7838         NewIntNo = Intrinsic::x86_mmx_psra_d;
7839         break;
7840       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7841       }
7842       break;
7843     }
7844     }
7845
7846     // The vector shift intrinsics with scalars uses 32b shift amounts but
7847     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7848     // to be zero.
7849     SDValue ShOps[4];
7850     ShOps[0] = ShAmt;
7851     ShOps[1] = DAG.getConstant(0, MVT::i32);
7852     if (ShAmtVT == MVT::v4i32) {
7853       ShOps[2] = DAG.getUNDEF(MVT::i32);
7854       ShOps[3] = DAG.getUNDEF(MVT::i32);
7855       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7856     } else {
7857       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7858 // FIXME this must be lowered to get rid of the invalid type.
7859     }
7860
7861     EVT VT = Op.getValueType();
7862     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7863     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7864                        DAG.getConstant(NewIntNo, MVT::i32),
7865                        Op.getOperand(1), ShAmt);
7866   }
7867   }
7868 }
7869
7870 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7871                                            SelectionDAG &DAG) const {
7872   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7873   MFI->setReturnAddressIsTaken(true);
7874
7875   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7876   DebugLoc dl = Op.getDebugLoc();
7877
7878   if (Depth > 0) {
7879     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7880     SDValue Offset =
7881       DAG.getConstant(TD->getPointerSize(),
7882                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7883     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7884                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7885                                    FrameAddr, Offset),
7886                        MachinePointerInfo(), false, false, 0);
7887   }
7888
7889   // Just load the return address.
7890   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7891   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7892                      RetAddrFI, MachinePointerInfo(), false, false, 0);
7893 }
7894
7895 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7896   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7897   MFI->setFrameAddressIsTaken(true);
7898
7899   EVT VT = Op.getValueType();
7900   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7901   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7902   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7903   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7904   while (Depth--)
7905     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
7906                             MachinePointerInfo(),
7907                             false, false, 0);
7908   return FrameAddr;
7909 }
7910
7911 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7912                                                      SelectionDAG &DAG) const {
7913   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7914 }
7915
7916 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7917   MachineFunction &MF = DAG.getMachineFunction();
7918   SDValue Chain     = Op.getOperand(0);
7919   SDValue Offset    = Op.getOperand(1);
7920   SDValue Handler   = Op.getOperand(2);
7921   DebugLoc dl       = Op.getDebugLoc();
7922
7923   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7924                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7925                                      getPointerTy());
7926   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7927
7928   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7929                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7930   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7931   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
7932                        false, false, 0);
7933   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7934   MF.getRegInfo().addLiveOut(StoreAddrReg);
7935
7936   return DAG.getNode(X86ISD::EH_RETURN, dl,
7937                      MVT::Other,
7938                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7939 }
7940
7941 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7942                                              SelectionDAG &DAG) const {
7943   SDValue Root = Op.getOperand(0);
7944   SDValue Trmp = Op.getOperand(1); // trampoline
7945   SDValue FPtr = Op.getOperand(2); // nested function
7946   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7947   DebugLoc dl  = Op.getDebugLoc();
7948
7949   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7950
7951   if (Subtarget->is64Bit()) {
7952     SDValue OutChains[6];
7953
7954     // Large code-model.
7955     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7956     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7957
7958     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7959     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7960
7961     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7962
7963     // Load the pointer to the nested function into R11.
7964     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7965     SDValue Addr = Trmp;
7966     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7967                                 Addr, MachinePointerInfo(TrmpAddr),
7968                                 false, false, 0);
7969
7970     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7971                        DAG.getConstant(2, MVT::i64));
7972     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
7973                                 MachinePointerInfo(TrmpAddr, 2),
7974                                 false, false, 2);
7975
7976     // Load the 'nest' parameter value into R10.
7977     // R10 is specified in X86CallingConv.td
7978     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7979     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7980                        DAG.getConstant(10, MVT::i64));
7981     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7982                                 Addr, MachinePointerInfo(TrmpAddr, 10),
7983                                 false, false, 0);
7984
7985     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7986                        DAG.getConstant(12, MVT::i64));
7987     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
7988                                 MachinePointerInfo(TrmpAddr, 12),
7989                                 false, false, 2);
7990
7991     // Jump to the nested function.
7992     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7993     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7994                        DAG.getConstant(20, MVT::i64));
7995     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7996                                 Addr, MachinePointerInfo(TrmpAddr, 20),
7997                                 false, false, 0);
7998
7999     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8000     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8001                        DAG.getConstant(22, MVT::i64));
8002     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8003                                 MachinePointerInfo(TrmpAddr, 22),
8004                                 false, false, 0);
8005
8006     SDValue Ops[] =
8007       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8008     return DAG.getMergeValues(Ops, 2, dl);
8009   } else {
8010     const Function *Func =
8011       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8012     CallingConv::ID CC = Func->getCallingConv();
8013     unsigned NestReg;
8014
8015     switch (CC) {
8016     default:
8017       llvm_unreachable("Unsupported calling convention");
8018     case CallingConv::C:
8019     case CallingConv::X86_StdCall: {
8020       // Pass 'nest' parameter in ECX.
8021       // Must be kept in sync with X86CallingConv.td
8022       NestReg = X86::ECX;
8023
8024       // Check that ECX wasn't needed by an 'inreg' parameter.
8025       const FunctionType *FTy = Func->getFunctionType();
8026       const AttrListPtr &Attrs = Func->getAttributes();
8027
8028       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8029         unsigned InRegCount = 0;
8030         unsigned Idx = 1;
8031
8032         for (FunctionType::param_iterator I = FTy->param_begin(),
8033              E = FTy->param_end(); I != E; ++I, ++Idx)
8034           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8035             // FIXME: should only count parameters that are lowered to integers.
8036             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8037
8038         if (InRegCount > 2) {
8039           report_fatal_error("Nest register in use - reduce number of inreg"
8040                              " parameters!");
8041         }
8042       }
8043       break;
8044     }
8045     case CallingConv::X86_FastCall:
8046     case CallingConv::X86_ThisCall:
8047     case CallingConv::Fast:
8048       // Pass 'nest' parameter in EAX.
8049       // Must be kept in sync with X86CallingConv.td
8050       NestReg = X86::EAX;
8051       break;
8052     }
8053
8054     SDValue OutChains[4];
8055     SDValue Addr, Disp;
8056
8057     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8058                        DAG.getConstant(10, MVT::i32));
8059     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8060
8061     // This is storing the opcode for MOV32ri.
8062     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8063     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
8064     OutChains[0] = DAG.getStore(Root, dl,
8065                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8066                                 Trmp, MachinePointerInfo(TrmpAddr),
8067                                 false, false, 0);
8068
8069     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8070                        DAG.getConstant(1, MVT::i32));
8071     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8072                                 MachinePointerInfo(TrmpAddr, 1),
8073                                 false, false, 1);
8074
8075     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8076     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8077                        DAG.getConstant(5, MVT::i32));
8078     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8079                                 MachinePointerInfo(TrmpAddr, 5),
8080                                 false, false, 1);
8081
8082     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8083                        DAG.getConstant(6, MVT::i32));
8084     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8085                                 MachinePointerInfo(TrmpAddr, 6),
8086                                 false, false, 1);
8087
8088     SDValue Ops[] =
8089       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8090     return DAG.getMergeValues(Ops, 2, dl);
8091   }
8092 }
8093
8094 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8095                                             SelectionDAG &DAG) const {
8096   /*
8097    The rounding mode is in bits 11:10 of FPSR, and has the following
8098    settings:
8099      00 Round to nearest
8100      01 Round to -inf
8101      10 Round to +inf
8102      11 Round to 0
8103
8104   FLT_ROUNDS, on the other hand, expects the following:
8105     -1 Undefined
8106      0 Round to 0
8107      1 Round to nearest
8108      2 Round to +inf
8109      3 Round to -inf
8110
8111   To perform the conversion, we do:
8112     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8113   */
8114
8115   MachineFunction &MF = DAG.getMachineFunction();
8116   const TargetMachine &TM = MF.getTarget();
8117   const TargetFrameInfo &TFI = *TM.getFrameInfo();
8118   unsigned StackAlignment = TFI.getStackAlignment();
8119   EVT VT = Op.getValueType();
8120   DebugLoc DL = Op.getDebugLoc();
8121
8122   // Save FP Control Word to stack slot
8123   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8124   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8125
8126
8127   MachineMemOperand *MMO =
8128    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
8129                            MachineMemOperand::MOStore, 2, 2);
8130
8131   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
8132   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
8133                                           DAG.getVTList(MVT::Other),
8134                                           Ops, 2, MVT::i16, MMO);
8135
8136   // Load FP Control Word from stack slot
8137   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
8138                             MachinePointerInfo(), false, false, 0);
8139
8140   // Transform as necessary
8141   SDValue CWD1 =
8142     DAG.getNode(ISD::SRL, DL, MVT::i16,
8143                 DAG.getNode(ISD::AND, DL, MVT::i16,
8144                             CWD, DAG.getConstant(0x800, MVT::i16)),
8145                 DAG.getConstant(11, MVT::i8));
8146   SDValue CWD2 =
8147     DAG.getNode(ISD::SRL, DL, MVT::i16,
8148                 DAG.getNode(ISD::AND, DL, MVT::i16,
8149                             CWD, DAG.getConstant(0x400, MVT::i16)),
8150                 DAG.getConstant(9, MVT::i8));
8151
8152   SDValue RetVal =
8153     DAG.getNode(ISD::AND, DL, MVT::i16,
8154                 DAG.getNode(ISD::ADD, DL, MVT::i16,
8155                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
8156                             DAG.getConstant(1, MVT::i16)),
8157                 DAG.getConstant(3, MVT::i16));
8158
8159
8160   return DAG.getNode((VT.getSizeInBits() < 16 ?
8161                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
8162 }
8163
8164 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8165   EVT VT = Op.getValueType();
8166   EVT OpVT = VT;
8167   unsigned NumBits = VT.getSizeInBits();
8168   DebugLoc dl = Op.getDebugLoc();
8169
8170   Op = Op.getOperand(0);
8171   if (VT == MVT::i8) {
8172     // Zero extend to i32 since there is not an i8 bsr.
8173     OpVT = MVT::i32;
8174     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8175   }
8176
8177   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8178   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8179   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8180
8181   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8182   SDValue Ops[] = {
8183     Op,
8184     DAG.getConstant(NumBits+NumBits-1, OpVT),
8185     DAG.getConstant(X86::COND_E, MVT::i8),
8186     Op.getValue(1)
8187   };
8188   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8189
8190   // Finally xor with NumBits-1.
8191   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8192
8193   if (VT == MVT::i8)
8194     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8195   return Op;
8196 }
8197
8198 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8199   EVT VT = Op.getValueType();
8200   EVT OpVT = VT;
8201   unsigned NumBits = VT.getSizeInBits();
8202   DebugLoc dl = Op.getDebugLoc();
8203
8204   Op = Op.getOperand(0);
8205   if (VT == MVT::i8) {
8206     OpVT = MVT::i32;
8207     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8208   }
8209
8210   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8211   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8212   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8213
8214   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8215   SDValue Ops[] = {
8216     Op,
8217     DAG.getConstant(NumBits, OpVT),
8218     DAG.getConstant(X86::COND_E, MVT::i8),
8219     Op.getValue(1)
8220   };
8221   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8222
8223   if (VT == MVT::i8)
8224     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8225   return Op;
8226 }
8227
8228 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8229   EVT VT = Op.getValueType();
8230   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8231   DebugLoc dl = Op.getDebugLoc();
8232
8233   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8234   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8235   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8236   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8237   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8238   //
8239   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8240   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8241   //  return AloBlo + AloBhi + AhiBlo;
8242
8243   SDValue A = Op.getOperand(0);
8244   SDValue B = Op.getOperand(1);
8245
8246   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8247                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8248                        A, DAG.getConstant(32, MVT::i32));
8249   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8250                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8251                        B, DAG.getConstant(32, MVT::i32));
8252   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8253                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8254                        A, B);
8255   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8256                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8257                        A, Bhi);
8258   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8259                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8260                        Ahi, B);
8261   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8262                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8263                        AloBhi, DAG.getConstant(32, MVT::i32));
8264   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8265                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8266                        AhiBlo, DAG.getConstant(32, MVT::i32));
8267   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8268   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8269   return Res;
8270 }
8271
8272 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8273   EVT VT = Op.getValueType();
8274   DebugLoc dl = Op.getDebugLoc();
8275   SDValue R = Op.getOperand(0);
8276
8277   LLVMContext *Context = DAG.getContext();
8278
8279   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8280
8281   if (VT == MVT::v4i32) {
8282     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8283                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8284                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8285
8286     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8287
8288     std::vector<Constant*> CV(4, CI);
8289     Constant *C = ConstantVector::get(CV);
8290     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8291     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8292                                  MachinePointerInfo::getConstantPool(),
8293                                  false, false, 16);
8294
8295     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8296     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
8297     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8298     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8299   }
8300   if (VT == MVT::v16i8) {
8301     // a = a << 5;
8302     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8303                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8304                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8305
8306     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8307     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8308
8309     std::vector<Constant*> CVM1(16, CM1);
8310     std::vector<Constant*> CVM2(16, CM2);
8311     Constant *C = ConstantVector::get(CVM1);
8312     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8313     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8314                             MachinePointerInfo::getConstantPool(),
8315                             false, false, 16);
8316
8317     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8318     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8319     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8320                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8321                     DAG.getConstant(4, MVT::i32));
8322     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8323                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8324                     R, M, Op);
8325     // a += a
8326     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8327
8328     C = ConstantVector::get(CVM2);
8329     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8330     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8331                     MachinePointerInfo::getConstantPool(),
8332                     false, false, 16);
8333
8334     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8335     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8336     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8337                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8338                     DAG.getConstant(2, MVT::i32));
8339     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8340                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8341                     R, M, Op);
8342     // a += a
8343     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8344
8345     // return pblendv(r, r+r, a);
8346     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8347                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8348                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8349     return R;
8350   }
8351   return SDValue();
8352 }
8353
8354 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8355   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8356   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8357   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8358   // has only one use.
8359   SDNode *N = Op.getNode();
8360   SDValue LHS = N->getOperand(0);
8361   SDValue RHS = N->getOperand(1);
8362   unsigned BaseOp = 0;
8363   unsigned Cond = 0;
8364   DebugLoc dl = Op.getDebugLoc();
8365
8366   switch (Op.getOpcode()) {
8367   default: llvm_unreachable("Unknown ovf instruction!");
8368   case ISD::SADDO:
8369     // A subtract of one will be selected as a INC. Note that INC doesn't
8370     // set CF, so we can't do this for UADDO.
8371     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8372       if (C->getAPIntValue() == 1) {
8373         BaseOp = X86ISD::INC;
8374         Cond = X86::COND_O;
8375         break;
8376       }
8377     BaseOp = X86ISD::ADD;
8378     Cond = X86::COND_O;
8379     break;
8380   case ISD::UADDO:
8381     BaseOp = X86ISD::ADD;
8382     Cond = X86::COND_B;
8383     break;
8384   case ISD::SSUBO:
8385     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8386     // set CF, so we can't do this for USUBO.
8387     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8388       if (C->getAPIntValue() == 1) {
8389         BaseOp = X86ISD::DEC;
8390         Cond = X86::COND_O;
8391         break;
8392       }
8393     BaseOp = X86ISD::SUB;
8394     Cond = X86::COND_O;
8395     break;
8396   case ISD::USUBO:
8397     BaseOp = X86ISD::SUB;
8398     Cond = X86::COND_B;
8399     break;
8400   case ISD::SMULO:
8401     BaseOp = X86ISD::SMUL;
8402     Cond = X86::COND_O;
8403     break;
8404   case ISD::UMULO:
8405     BaseOp = X86ISD::UMUL;
8406     Cond = X86::COND_B;
8407     break;
8408   }
8409
8410   // Also sets EFLAGS.
8411   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8412   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8413
8414   SDValue SetCC =
8415     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8416                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8417
8418   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8419   return Sum;
8420 }
8421
8422 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8423   DebugLoc dl = Op.getDebugLoc();
8424
8425   if (!Subtarget->hasSSE2()) {
8426     SDValue Chain = Op.getOperand(0);
8427     SDValue Zero = DAG.getConstant(0,
8428                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8429     SDValue Ops[] = {
8430       DAG.getRegister(X86::ESP, MVT::i32), // Base
8431       DAG.getTargetConstant(1, MVT::i8),   // Scale
8432       DAG.getRegister(0, MVT::i32),        // Index
8433       DAG.getTargetConstant(0, MVT::i32),  // Disp
8434       DAG.getRegister(0, MVT::i32),        // Segment.
8435       Zero,
8436       Chain
8437     };
8438     SDNode *Res =
8439       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8440                           array_lengthof(Ops));
8441     return SDValue(Res, 0);
8442   }
8443
8444   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8445   if (!isDev)
8446     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8447
8448   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8449   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8450   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8451   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8452
8453   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8454   if (!Op1 && !Op2 && !Op3 && Op4)
8455     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8456
8457   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8458   if (Op1 && !Op2 && !Op3 && !Op4)
8459     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8460
8461   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8462   //           (MFENCE)>;
8463   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8464 }
8465
8466 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8467   EVT T = Op.getValueType();
8468   DebugLoc DL = Op.getDebugLoc();
8469   unsigned Reg = 0;
8470   unsigned size = 0;
8471   switch(T.getSimpleVT().SimpleTy) {
8472   default:
8473     assert(false && "Invalid value type!");
8474   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8475   case MVT::i16: Reg = X86::AX;  size = 2; break;
8476   case MVT::i32: Reg = X86::EAX; size = 4; break;
8477   case MVT::i64:
8478     assert(Subtarget->is64Bit() && "Node not type legal!");
8479     Reg = X86::RAX; size = 8;
8480     break;
8481   }
8482   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
8483                                     Op.getOperand(2), SDValue());
8484   SDValue Ops[] = { cpIn.getValue(0),
8485                     Op.getOperand(1),
8486                     Op.getOperand(3),
8487                     DAG.getTargetConstant(size, MVT::i8),
8488                     cpIn.getValue(1) };
8489   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8490   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
8491   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
8492                                            Ops, 5, T, MMO);
8493   SDValue cpOut =
8494     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
8495   return cpOut;
8496 }
8497
8498 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8499                                                  SelectionDAG &DAG) const {
8500   assert(Subtarget->is64Bit() && "Result not type legalized?");
8501   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8502   SDValue TheChain = Op.getOperand(0);
8503   DebugLoc dl = Op.getDebugLoc();
8504   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8505   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8506   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8507                                    rax.getValue(2));
8508   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8509                             DAG.getConstant(32, MVT::i8));
8510   SDValue Ops[] = {
8511     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8512     rdx.getValue(1)
8513   };
8514   return DAG.getMergeValues(Ops, 2, dl);
8515 }
8516
8517 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8518                                             SelectionDAG &DAG) const {
8519   EVT SrcVT = Op.getOperand(0).getValueType();
8520   EVT DstVT = Op.getValueType();
8521   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8522           Subtarget->hasMMX() && !DisableMMX) &&
8523          "Unexpected custom BIT_CONVERT");
8524   assert((DstVT == MVT::i64 ||
8525           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8526          "Unexpected custom BIT_CONVERT");
8527   // i64 <=> MMX conversions are Legal.
8528   if (SrcVT==MVT::i64 && DstVT.isVector())
8529     return Op;
8530   if (DstVT==MVT::i64 && SrcVT.isVector())
8531     return Op;
8532   // MMX <=> MMX conversions are Legal.
8533   if (SrcVT.isVector() && DstVT.isVector())
8534     return Op;
8535   // All other conversions need to be expanded.
8536   return SDValue();
8537 }
8538 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8539   SDNode *Node = Op.getNode();
8540   DebugLoc dl = Node->getDebugLoc();
8541   EVT T = Node->getValueType(0);
8542   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8543                               DAG.getConstant(0, T), Node->getOperand(2));
8544   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8545                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8546                        Node->getOperand(0),
8547                        Node->getOperand(1), negOp,
8548                        cast<AtomicSDNode>(Node)->getSrcValue(),
8549                        cast<AtomicSDNode>(Node)->getAlignment());
8550 }
8551
8552 /// LowerOperation - Provide custom lowering hooks for some operations.
8553 ///
8554 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8555   switch (Op.getOpcode()) {
8556   default: llvm_unreachable("Should not custom lower this!");
8557   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8558   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8559   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8560   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8561   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8562   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8563   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8564   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8565   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8566   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8567   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8568   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8569   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8570   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8571   case ISD::SHL_PARTS:
8572   case ISD::SRA_PARTS:
8573   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8574   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8575   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8576   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8577   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8578   case ISD::FABS:               return LowerFABS(Op, DAG);
8579   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8580   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8581   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8582   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8583   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8584   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8585   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8586   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8587   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8588   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8589   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8590   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8591   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8592   case ISD::FRAME_TO_ARGS_OFFSET:
8593                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8594   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8595   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8596   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8597   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8598   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8599   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8600   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8601   case ISD::SHL:                return LowerSHL(Op, DAG);
8602   case ISD::SADDO:
8603   case ISD::UADDO:
8604   case ISD::SSUBO:
8605   case ISD::USUBO:
8606   case ISD::SMULO:
8607   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8608   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8609   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8610   }
8611 }
8612
8613 void X86TargetLowering::
8614 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8615                         SelectionDAG &DAG, unsigned NewOp) const {
8616   EVT T = Node->getValueType(0);
8617   DebugLoc dl = Node->getDebugLoc();
8618   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8619
8620   SDValue Chain = Node->getOperand(0);
8621   SDValue In1 = Node->getOperand(1);
8622   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8623                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8624   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8625                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8626   SDValue Ops[] = { Chain, In1, In2L, In2H };
8627   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8628   SDValue Result =
8629     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8630                             cast<MemSDNode>(Node)->getMemOperand());
8631   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8632   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8633   Results.push_back(Result.getValue(2));
8634 }
8635
8636 /// ReplaceNodeResults - Replace a node with an illegal result type
8637 /// with a new node built out of custom code.
8638 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8639                                            SmallVectorImpl<SDValue>&Results,
8640                                            SelectionDAG &DAG) const {
8641   DebugLoc dl = N->getDebugLoc();
8642   switch (N->getOpcode()) {
8643   default:
8644     assert(false && "Do not know how to custom type legalize this operation!");
8645     return;
8646   case ISD::FP_TO_SINT: {
8647     std::pair<SDValue,SDValue> Vals =
8648         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8649     SDValue FIST = Vals.first, StackSlot = Vals.second;
8650     if (FIST.getNode() != 0) {
8651       EVT VT = N->getValueType(0);
8652       // Return a load from the stack slot.
8653       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
8654                                     MachinePointerInfo(), false, false, 0));
8655     }
8656     return;
8657   }
8658   case ISD::READCYCLECOUNTER: {
8659     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8660     SDValue TheChain = N->getOperand(0);
8661     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8662     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8663                                      rd.getValue(1));
8664     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8665                                      eax.getValue(2));
8666     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8667     SDValue Ops[] = { eax, edx };
8668     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8669     Results.push_back(edx.getValue(1));
8670     return;
8671   }
8672   case ISD::ATOMIC_CMP_SWAP: {
8673     EVT T = N->getValueType(0);
8674     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8675     SDValue cpInL, cpInH;
8676     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8677                         DAG.getConstant(0, MVT::i32));
8678     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8679                         DAG.getConstant(1, MVT::i32));
8680     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8681     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8682                              cpInL.getValue(1));
8683     SDValue swapInL, swapInH;
8684     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8685                           DAG.getConstant(0, MVT::i32));
8686     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8687                           DAG.getConstant(1, MVT::i32));
8688     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8689                                cpInH.getValue(1));
8690     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8691                                swapInL.getValue(1));
8692     SDValue Ops[] = { swapInH.getValue(0),
8693                       N->getOperand(1),
8694                       swapInH.getValue(1) };
8695     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8696     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8697     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8698                                         MVT::i32, Result.getValue(1));
8699     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8700                                         MVT::i32, cpOutL.getValue(2));
8701     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8702     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8703     Results.push_back(cpOutH.getValue(1));
8704     return;
8705   }
8706   case ISD::ATOMIC_LOAD_ADD:
8707     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8708     return;
8709   case ISD::ATOMIC_LOAD_AND:
8710     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8711     return;
8712   case ISD::ATOMIC_LOAD_NAND:
8713     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8714     return;
8715   case ISD::ATOMIC_LOAD_OR:
8716     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8717     return;
8718   case ISD::ATOMIC_LOAD_SUB:
8719     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8720     return;
8721   case ISD::ATOMIC_LOAD_XOR:
8722     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8723     return;
8724   case ISD::ATOMIC_SWAP:
8725     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8726     return;
8727   }
8728 }
8729
8730 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8731   switch (Opcode) {
8732   default: return NULL;
8733   case X86ISD::BSF:                return "X86ISD::BSF";
8734   case X86ISD::BSR:                return "X86ISD::BSR";
8735   case X86ISD::SHLD:               return "X86ISD::SHLD";
8736   case X86ISD::SHRD:               return "X86ISD::SHRD";
8737   case X86ISD::FAND:               return "X86ISD::FAND";
8738   case X86ISD::FOR:                return "X86ISD::FOR";
8739   case X86ISD::FXOR:               return "X86ISD::FXOR";
8740   case X86ISD::FSRL:               return "X86ISD::FSRL";
8741   case X86ISD::FILD:               return "X86ISD::FILD";
8742   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8743   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8744   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8745   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8746   case X86ISD::FLD:                return "X86ISD::FLD";
8747   case X86ISD::FST:                return "X86ISD::FST";
8748   case X86ISD::CALL:               return "X86ISD::CALL";
8749   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8750   case X86ISD::BT:                 return "X86ISD::BT";
8751   case X86ISD::CMP:                return "X86ISD::CMP";
8752   case X86ISD::COMI:               return "X86ISD::COMI";
8753   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8754   case X86ISD::SETCC:              return "X86ISD::SETCC";
8755   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8756   case X86ISD::CMOV:               return "X86ISD::CMOV";
8757   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8758   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8759   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8760   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8761   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8762   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8763   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8764   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8765   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8766   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8767   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8768   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8769   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8770   case X86ISD::FMAX:               return "X86ISD::FMAX";
8771   case X86ISD::FMIN:               return "X86ISD::FMIN";
8772   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8773   case X86ISD::FRCP:               return "X86ISD::FRCP";
8774   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8775   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8776   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8777   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8778   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8779   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8780   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8781   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8782   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8783   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8784   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8785   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8786   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8787   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8788   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8789   case X86ISD::VSHL:               return "X86ISD::VSHL";
8790   case X86ISD::VSRL:               return "X86ISD::VSRL";
8791   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8792   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8793   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8794   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8795   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8796   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8797   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8798   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8799   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8800   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8801   case X86ISD::ADD:                return "X86ISD::ADD";
8802   case X86ISD::SUB:                return "X86ISD::SUB";
8803   case X86ISD::SMUL:               return "X86ISD::SMUL";
8804   case X86ISD::UMUL:               return "X86ISD::UMUL";
8805   case X86ISD::INC:                return "X86ISD::INC";
8806   case X86ISD::DEC:                return "X86ISD::DEC";
8807   case X86ISD::OR:                 return "X86ISD::OR";
8808   case X86ISD::XOR:                return "X86ISD::XOR";
8809   case X86ISD::AND:                return "X86ISD::AND";
8810   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8811   case X86ISD::PTEST:              return "X86ISD::PTEST";
8812   case X86ISD::TESTP:              return "X86ISD::TESTP";
8813   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8814   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8815   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8816   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8817   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8818   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8819   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8820   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8821   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8822   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8823   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8824   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8825   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8826   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8827   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8828   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8829   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8830   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8831   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8832   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8833   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8834   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8835   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8836   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8837   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8838   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8839   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8840   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8841   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8842   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8843   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8844   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8845   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8846   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8847   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8848   }
8849 }
8850
8851 // isLegalAddressingMode - Return true if the addressing mode represented
8852 // by AM is legal for this target, for a load/store of the specified type.
8853 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8854                                               const Type *Ty) const {
8855   // X86 supports extremely general addressing modes.
8856   CodeModel::Model M = getTargetMachine().getCodeModel();
8857   Reloc::Model R = getTargetMachine().getRelocationModel();
8858
8859   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8860   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8861     return false;
8862
8863   if (AM.BaseGV) {
8864     unsigned GVFlags =
8865       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8866
8867     // If a reference to this global requires an extra load, we can't fold it.
8868     if (isGlobalStubReference(GVFlags))
8869       return false;
8870
8871     // If BaseGV requires a register for the PIC base, we cannot also have a
8872     // BaseReg specified.
8873     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8874       return false;
8875
8876     // If lower 4G is not available, then we must use rip-relative addressing.
8877     if ((M != CodeModel::Small || R != Reloc::Static) &&
8878         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8879       return false;
8880   }
8881
8882   switch (AM.Scale) {
8883   case 0:
8884   case 1:
8885   case 2:
8886   case 4:
8887   case 8:
8888     // These scales always work.
8889     break;
8890   case 3:
8891   case 5:
8892   case 9:
8893     // These scales are formed with basereg+scalereg.  Only accept if there is
8894     // no basereg yet.
8895     if (AM.HasBaseReg)
8896       return false;
8897     break;
8898   default:  // Other stuff never works.
8899     return false;
8900   }
8901
8902   return true;
8903 }
8904
8905
8906 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8907   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8908     return false;
8909   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8910   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8911   if (NumBits1 <= NumBits2)
8912     return false;
8913   return true;
8914 }
8915
8916 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8917   if (!VT1.isInteger() || !VT2.isInteger())
8918     return false;
8919   unsigned NumBits1 = VT1.getSizeInBits();
8920   unsigned NumBits2 = VT2.getSizeInBits();
8921   if (NumBits1 <= NumBits2)
8922     return false;
8923   return true;
8924 }
8925
8926 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8927   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8928   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8929 }
8930
8931 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8932   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8933   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8934 }
8935
8936 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8937   // i16 instructions are longer (0x66 prefix) and potentially slower.
8938   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8939 }
8940
8941 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8942 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8943 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8944 /// are assumed to be legal.
8945 bool
8946 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8947                                       EVT VT) const {
8948   // Very little shuffling can be done for 64-bit vectors right now.
8949   if (VT.getSizeInBits() == 64)
8950     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8951
8952   // FIXME: pshufb, blends, shifts.
8953   return (VT.getVectorNumElements() == 2 ||
8954           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8955           isMOVLMask(M, VT) ||
8956           isSHUFPMask(M, VT) ||
8957           isPSHUFDMask(M, VT) ||
8958           isPSHUFHWMask(M, VT) ||
8959           isPSHUFLWMask(M, VT) ||
8960           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8961           isUNPCKLMask(M, VT) ||
8962           isUNPCKHMask(M, VT) ||
8963           isUNPCKL_v_undef_Mask(M, VT) ||
8964           isUNPCKH_v_undef_Mask(M, VT));
8965 }
8966
8967 bool
8968 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8969                                           EVT VT) const {
8970   unsigned NumElts = VT.getVectorNumElements();
8971   // FIXME: This collection of masks seems suspect.
8972   if (NumElts == 2)
8973     return true;
8974   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8975     return (isMOVLMask(Mask, VT)  ||
8976             isCommutedMOVLMask(Mask, VT, true) ||
8977             isSHUFPMask(Mask, VT) ||
8978             isCommutedSHUFPMask(Mask, VT));
8979   }
8980   return false;
8981 }
8982
8983 //===----------------------------------------------------------------------===//
8984 //                           X86 Scheduler Hooks
8985 //===----------------------------------------------------------------------===//
8986
8987 // private utility function
8988 MachineBasicBlock *
8989 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
8990                                                        MachineBasicBlock *MBB,
8991                                                        unsigned regOpc,
8992                                                        unsigned immOpc,
8993                                                        unsigned LoadOpc,
8994                                                        unsigned CXchgOpc,
8995                                                        unsigned notOpc,
8996                                                        unsigned EAXreg,
8997                                                        TargetRegisterClass *RC,
8998                                                        bool invSrc) const {
8999   // For the atomic bitwise operator, we generate
9000   //   thisMBB:
9001   //   newMBB:
9002   //     ld  t1 = [bitinstr.addr]
9003   //     op  t2 = t1, [bitinstr.val]
9004   //     mov EAX = t1
9005   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9006   //     bz  newMBB
9007   //     fallthrough -->nextMBB
9008   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9009   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9010   MachineFunction::iterator MBBIter = MBB;
9011   ++MBBIter;
9012
9013   /// First build the CFG
9014   MachineFunction *F = MBB->getParent();
9015   MachineBasicBlock *thisMBB = MBB;
9016   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9017   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9018   F->insert(MBBIter, newMBB);
9019   F->insert(MBBIter, nextMBB);
9020
9021   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9022   nextMBB->splice(nextMBB->begin(), thisMBB,
9023                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9024                   thisMBB->end());
9025   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9026
9027   // Update thisMBB to fall through to newMBB
9028   thisMBB->addSuccessor(newMBB);
9029
9030   // newMBB jumps to itself and fall through to nextMBB
9031   newMBB->addSuccessor(nextMBB);
9032   newMBB->addSuccessor(newMBB);
9033
9034   // Insert instructions into newMBB based on incoming instruction
9035   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9036          "unexpected number of operands");
9037   DebugLoc dl = bInstr->getDebugLoc();
9038   MachineOperand& destOper = bInstr->getOperand(0);
9039   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9040   int numArgs = bInstr->getNumOperands() - 1;
9041   for (int i=0; i < numArgs; ++i)
9042     argOpers[i] = &bInstr->getOperand(i+1);
9043
9044   // x86 address has 4 operands: base, index, scale, and displacement
9045   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9046   int valArgIndx = lastAddrIndx + 1;
9047
9048   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9049   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
9050   for (int i=0; i <= lastAddrIndx; ++i)
9051     (*MIB).addOperand(*argOpers[i]);
9052
9053   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
9054   if (invSrc) {
9055     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
9056   }
9057   else
9058     tt = t1;
9059
9060   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9061   assert((argOpers[valArgIndx]->isReg() ||
9062           argOpers[valArgIndx]->isImm()) &&
9063          "invalid operand");
9064   if (argOpers[valArgIndx]->isReg())
9065     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
9066   else
9067     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
9068   MIB.addReg(tt);
9069   (*MIB).addOperand(*argOpers[valArgIndx]);
9070
9071   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
9072   MIB.addReg(t1);
9073
9074   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
9075   for (int i=0; i <= lastAddrIndx; ++i)
9076     (*MIB).addOperand(*argOpers[i]);
9077   MIB.addReg(t2);
9078   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9079   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9080                     bInstr->memoperands_end());
9081
9082   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9083   MIB.addReg(EAXreg);
9084
9085   // insert branch
9086   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9087
9088   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9089   return nextMBB;
9090 }
9091
9092 // private utility function:  64 bit atomics on 32 bit host.
9093 MachineBasicBlock *
9094 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
9095                                                        MachineBasicBlock *MBB,
9096                                                        unsigned regOpcL,
9097                                                        unsigned regOpcH,
9098                                                        unsigned immOpcL,
9099                                                        unsigned immOpcH,
9100                                                        bool invSrc) const {
9101   // For the atomic bitwise operator, we generate
9102   //   thisMBB (instructions are in pairs, except cmpxchg8b)
9103   //     ld t1,t2 = [bitinstr.addr]
9104   //   newMBB:
9105   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
9106   //     op  t5, t6 <- out1, out2, [bitinstr.val]
9107   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
9108   //     mov ECX, EBX <- t5, t6
9109   //     mov EAX, EDX <- t1, t2
9110   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
9111   //     mov t3, t4 <- EAX, EDX
9112   //     bz  newMBB
9113   //     result in out1, out2
9114   //     fallthrough -->nextMBB
9115
9116   const TargetRegisterClass *RC = X86::GR32RegisterClass;
9117   const unsigned LoadOpc = X86::MOV32rm;
9118   const unsigned NotOpc = X86::NOT32r;
9119   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9120   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9121   MachineFunction::iterator MBBIter = MBB;
9122   ++MBBIter;
9123
9124   /// First build the CFG
9125   MachineFunction *F = MBB->getParent();
9126   MachineBasicBlock *thisMBB = MBB;
9127   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9128   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9129   F->insert(MBBIter, newMBB);
9130   F->insert(MBBIter, nextMBB);
9131
9132   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9133   nextMBB->splice(nextMBB->begin(), thisMBB,
9134                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9135                   thisMBB->end());
9136   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9137
9138   // Update thisMBB to fall through to newMBB
9139   thisMBB->addSuccessor(newMBB);
9140
9141   // newMBB jumps to itself and fall through to nextMBB
9142   newMBB->addSuccessor(nextMBB);
9143   newMBB->addSuccessor(newMBB);
9144
9145   DebugLoc dl = bInstr->getDebugLoc();
9146   // Insert instructions into newMBB based on incoming instruction
9147   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
9148   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
9149          "unexpected number of operands");
9150   MachineOperand& dest1Oper = bInstr->getOperand(0);
9151   MachineOperand& dest2Oper = bInstr->getOperand(1);
9152   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9153   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
9154     argOpers[i] = &bInstr->getOperand(i+2);
9155
9156     // We use some of the operands multiple times, so conservatively just
9157     // clear any kill flags that might be present.
9158     if (argOpers[i]->isReg() && argOpers[i]->isUse())
9159       argOpers[i]->setIsKill(false);
9160   }
9161
9162   // x86 address has 5 operands: base, index, scale, displacement, and segment.
9163   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9164
9165   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9166   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
9167   for (int i=0; i <= lastAddrIndx; ++i)
9168     (*MIB).addOperand(*argOpers[i]);
9169   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9170   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
9171   // add 4 to displacement.
9172   for (int i=0; i <= lastAddrIndx-2; ++i)
9173     (*MIB).addOperand(*argOpers[i]);
9174   MachineOperand newOp3 = *(argOpers[3]);
9175   if (newOp3.isImm())
9176     newOp3.setImm(newOp3.getImm()+4);
9177   else
9178     newOp3.setOffset(newOp3.getOffset()+4);
9179   (*MIB).addOperand(newOp3);
9180   (*MIB).addOperand(*argOpers[lastAddrIndx]);
9181
9182   // t3/4 are defined later, at the bottom of the loop
9183   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
9184   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
9185   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
9186     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
9187   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
9188     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
9189
9190   // The subsequent operations should be using the destination registers of
9191   //the PHI instructions.
9192   if (invSrc) {
9193     t1 = F->getRegInfo().createVirtualRegister(RC);
9194     t2 = F->getRegInfo().createVirtualRegister(RC);
9195     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
9196     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
9197   } else {
9198     t1 = dest1Oper.getReg();
9199     t2 = dest2Oper.getReg();
9200   }
9201
9202   int valArgIndx = lastAddrIndx + 1;
9203   assert((argOpers[valArgIndx]->isReg() ||
9204           argOpers[valArgIndx]->isImm()) &&
9205          "invalid operand");
9206   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9207   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9208   if (argOpers[valArgIndx]->isReg())
9209     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9210   else
9211     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9212   if (regOpcL != X86::MOV32rr)
9213     MIB.addReg(t1);
9214   (*MIB).addOperand(*argOpers[valArgIndx]);
9215   assert(argOpers[valArgIndx + 1]->isReg() ==
9216          argOpers[valArgIndx]->isReg());
9217   assert(argOpers[valArgIndx + 1]->isImm() ==
9218          argOpers[valArgIndx]->isImm());
9219   if (argOpers[valArgIndx + 1]->isReg())
9220     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9221   else
9222     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9223   if (regOpcH != X86::MOV32rr)
9224     MIB.addReg(t2);
9225   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9226
9227   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9228   MIB.addReg(t1);
9229   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9230   MIB.addReg(t2);
9231
9232   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9233   MIB.addReg(t5);
9234   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9235   MIB.addReg(t6);
9236
9237   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9238   for (int i=0; i <= lastAddrIndx; ++i)
9239     (*MIB).addOperand(*argOpers[i]);
9240
9241   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9242   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9243                     bInstr->memoperands_end());
9244
9245   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9246   MIB.addReg(X86::EAX);
9247   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9248   MIB.addReg(X86::EDX);
9249
9250   // insert branch
9251   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9252
9253   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9254   return nextMBB;
9255 }
9256
9257 // private utility function
9258 MachineBasicBlock *
9259 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9260                                                       MachineBasicBlock *MBB,
9261                                                       unsigned cmovOpc) const {
9262   // For the atomic min/max operator, we generate
9263   //   thisMBB:
9264   //   newMBB:
9265   //     ld t1 = [min/max.addr]
9266   //     mov t2 = [min/max.val]
9267   //     cmp  t1, t2
9268   //     cmov[cond] t2 = t1
9269   //     mov EAX = t1
9270   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9271   //     bz   newMBB
9272   //     fallthrough -->nextMBB
9273   //
9274   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9275   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9276   MachineFunction::iterator MBBIter = MBB;
9277   ++MBBIter;
9278
9279   /// First build the CFG
9280   MachineFunction *F = MBB->getParent();
9281   MachineBasicBlock *thisMBB = MBB;
9282   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9283   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9284   F->insert(MBBIter, newMBB);
9285   F->insert(MBBIter, nextMBB);
9286
9287   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9288   nextMBB->splice(nextMBB->begin(), thisMBB,
9289                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9290                   thisMBB->end());
9291   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9292
9293   // Update thisMBB to fall through to newMBB
9294   thisMBB->addSuccessor(newMBB);
9295
9296   // newMBB jumps to newMBB and fall through to nextMBB
9297   newMBB->addSuccessor(nextMBB);
9298   newMBB->addSuccessor(newMBB);
9299
9300   DebugLoc dl = mInstr->getDebugLoc();
9301   // Insert instructions into newMBB based on incoming instruction
9302   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9303          "unexpected number of operands");
9304   MachineOperand& destOper = mInstr->getOperand(0);
9305   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9306   int numArgs = mInstr->getNumOperands() - 1;
9307   for (int i=0; i < numArgs; ++i)
9308     argOpers[i] = &mInstr->getOperand(i+1);
9309
9310   // x86 address has 4 operands: base, index, scale, and displacement
9311   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9312   int valArgIndx = lastAddrIndx + 1;
9313
9314   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9315   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9316   for (int i=0; i <= lastAddrIndx; ++i)
9317     (*MIB).addOperand(*argOpers[i]);
9318
9319   // We only support register and immediate values
9320   assert((argOpers[valArgIndx]->isReg() ||
9321           argOpers[valArgIndx]->isImm()) &&
9322          "invalid operand");
9323
9324   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9325   if (argOpers[valArgIndx]->isReg())
9326     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9327   else
9328     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9329   (*MIB).addOperand(*argOpers[valArgIndx]);
9330
9331   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9332   MIB.addReg(t1);
9333
9334   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9335   MIB.addReg(t1);
9336   MIB.addReg(t2);
9337
9338   // Generate movc
9339   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9340   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9341   MIB.addReg(t2);
9342   MIB.addReg(t1);
9343
9344   // Cmp and exchange if none has modified the memory location
9345   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9346   for (int i=0; i <= lastAddrIndx; ++i)
9347     (*MIB).addOperand(*argOpers[i]);
9348   MIB.addReg(t3);
9349   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9350   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9351                     mInstr->memoperands_end());
9352
9353   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9354   MIB.addReg(X86::EAX);
9355
9356   // insert branch
9357   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9358
9359   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9360   return nextMBB;
9361 }
9362
9363 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9364 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9365 // in the .td file.
9366 MachineBasicBlock *
9367 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9368                             unsigned numArgs, bool memArg) const {
9369
9370   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9371          "Target must have SSE4.2 or AVX features enabled");
9372
9373   DebugLoc dl = MI->getDebugLoc();
9374   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9375
9376   unsigned Opc;
9377
9378   if (!Subtarget->hasAVX()) {
9379     if (memArg)
9380       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9381     else
9382       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9383   } else {
9384     if (memArg)
9385       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9386     else
9387       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9388   }
9389
9390   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
9391
9392   for (unsigned i = 0; i < numArgs; ++i) {
9393     MachineOperand &Op = MI->getOperand(i+1);
9394
9395     if (!(Op.isReg() && Op.isImplicit()))
9396       MIB.addOperand(Op);
9397   }
9398
9399   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9400     .addReg(X86::XMM0);
9401
9402   MI->eraseFromParent();
9403
9404   return BB;
9405 }
9406
9407 MachineBasicBlock *
9408 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9409                                                  MachineInstr *MI,
9410                                                  MachineBasicBlock *MBB) const {
9411   // Emit code to save XMM registers to the stack. The ABI says that the
9412   // number of registers to save is given in %al, so it's theoretically
9413   // possible to do an indirect jump trick to avoid saving all of them,
9414   // however this code takes a simpler approach and just executes all
9415   // of the stores if %al is non-zero. It's less code, and it's probably
9416   // easier on the hardware branch predictor, and stores aren't all that
9417   // expensive anyway.
9418
9419   // Create the new basic blocks. One block contains all the XMM stores,
9420   // and one block is the final destination regardless of whether any
9421   // stores were performed.
9422   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9423   MachineFunction *F = MBB->getParent();
9424   MachineFunction::iterator MBBIter = MBB;
9425   ++MBBIter;
9426   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9427   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9428   F->insert(MBBIter, XMMSaveMBB);
9429   F->insert(MBBIter, EndMBB);
9430
9431   // Transfer the remainder of MBB and its successor edges to EndMBB.
9432   EndMBB->splice(EndMBB->begin(), MBB,
9433                  llvm::next(MachineBasicBlock::iterator(MI)),
9434                  MBB->end());
9435   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9436
9437   // The original block will now fall through to the XMM save block.
9438   MBB->addSuccessor(XMMSaveMBB);
9439   // The XMMSaveMBB will fall through to the end block.
9440   XMMSaveMBB->addSuccessor(EndMBB);
9441
9442   // Now add the instructions.
9443   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9444   DebugLoc DL = MI->getDebugLoc();
9445
9446   unsigned CountReg = MI->getOperand(0).getReg();
9447   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9448   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9449
9450   if (!Subtarget->isTargetWin64()) {
9451     // If %al is 0, branch around the XMM save block.
9452     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9453     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9454     MBB->addSuccessor(EndMBB);
9455   }
9456
9457   // In the XMM save block, save all the XMM argument registers.
9458   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9459     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9460     MachineMemOperand *MMO =
9461       F->getMachineMemOperand(
9462           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
9463         MachineMemOperand::MOStore,
9464         /*Size=*/16, /*Align=*/16);
9465     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9466       .addFrameIndex(RegSaveFrameIndex)
9467       .addImm(/*Scale=*/1)
9468       .addReg(/*IndexReg=*/0)
9469       .addImm(/*Disp=*/Offset)
9470       .addReg(/*Segment=*/0)
9471       .addReg(MI->getOperand(i).getReg())
9472       .addMemOperand(MMO);
9473   }
9474
9475   MI->eraseFromParent();   // The pseudo instruction is gone now.
9476
9477   return EndMBB;
9478 }
9479
9480 MachineBasicBlock *
9481 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9482                                      MachineBasicBlock *BB) const {
9483   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9484   DebugLoc DL = MI->getDebugLoc();
9485
9486   // To "insert" a SELECT_CC instruction, we actually have to insert the
9487   // diamond control-flow pattern.  The incoming instruction knows the
9488   // destination vreg to set, the condition code register to branch on, the
9489   // true/false values to select between, and a branch opcode to use.
9490   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9491   MachineFunction::iterator It = BB;
9492   ++It;
9493
9494   //  thisMBB:
9495   //  ...
9496   //   TrueVal = ...
9497   //   cmpTY ccX, r1, r2
9498   //   bCC copy1MBB
9499   //   fallthrough --> copy0MBB
9500   MachineBasicBlock *thisMBB = BB;
9501   MachineFunction *F = BB->getParent();
9502   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9503   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9504   F->insert(It, copy0MBB);
9505   F->insert(It, sinkMBB);
9506
9507   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9508   // live into the sink and copy blocks.
9509   const MachineFunction *MF = BB->getParent();
9510   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9511   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9512
9513   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9514     const MachineOperand &MO = MI->getOperand(I);
9515     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9516     unsigned Reg = MO.getReg();
9517     if (Reg != X86::EFLAGS) continue;
9518     copy0MBB->addLiveIn(Reg);
9519     sinkMBB->addLiveIn(Reg);
9520   }
9521
9522   // Transfer the remainder of BB and its successor edges to sinkMBB.
9523   sinkMBB->splice(sinkMBB->begin(), BB,
9524                   llvm::next(MachineBasicBlock::iterator(MI)),
9525                   BB->end());
9526   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9527
9528   // Add the true and fallthrough blocks as its successors.
9529   BB->addSuccessor(copy0MBB);
9530   BB->addSuccessor(sinkMBB);
9531
9532   // Create the conditional branch instruction.
9533   unsigned Opc =
9534     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9535   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9536
9537   //  copy0MBB:
9538   //   %FalseValue = ...
9539   //   # fallthrough to sinkMBB
9540   copy0MBB->addSuccessor(sinkMBB);
9541
9542   //  sinkMBB:
9543   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9544   //  ...
9545   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9546           TII->get(X86::PHI), MI->getOperand(0).getReg())
9547     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9548     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9549
9550   MI->eraseFromParent();   // The pseudo instruction is gone now.
9551   return sinkMBB;
9552 }
9553
9554 MachineBasicBlock *
9555 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9556                                           MachineBasicBlock *BB) const {
9557   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9558   DebugLoc DL = MI->getDebugLoc();
9559
9560   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9561   // non-trivial part is impdef of ESP.
9562   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9563   // mingw-w64.
9564
9565   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9566     .addExternalSymbol("_alloca")
9567     .addReg(X86::EAX, RegState::Implicit)
9568     .addReg(X86::ESP, RegState::Implicit)
9569     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9570     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9571     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9572
9573   MI->eraseFromParent();   // The pseudo instruction is gone now.
9574   return BB;
9575 }
9576
9577 MachineBasicBlock *
9578 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9579                                       MachineBasicBlock *BB) const {
9580   // This is pretty easy.  We're taking the value that we received from
9581   // our load from the relocation, sticking it in either RDI (x86-64)
9582   // or EAX and doing an indirect call.  The return value will then
9583   // be in the normal return register.
9584   const X86InstrInfo *TII
9585     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9586   DebugLoc DL = MI->getDebugLoc();
9587   MachineFunction *F = BB->getParent();
9588
9589   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
9590   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9591
9592   if (Subtarget->is64Bit()) {
9593     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9594                                       TII->get(X86::MOV64rm), X86::RDI)
9595     .addReg(X86::RIP)
9596     .addImm(0).addReg(0)
9597     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9598                       MI->getOperand(3).getTargetFlags())
9599     .addReg(0);
9600     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
9601     addDirectMem(MIB, X86::RDI);
9602   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9603     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9604                                       TII->get(X86::MOV32rm), X86::EAX)
9605     .addReg(0)
9606     .addImm(0).addReg(0)
9607     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9608                       MI->getOperand(3).getTargetFlags())
9609     .addReg(0);
9610     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9611     addDirectMem(MIB, X86::EAX);
9612   } else {
9613     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9614                                       TII->get(X86::MOV32rm), X86::EAX)
9615     .addReg(TII->getGlobalBaseReg(F))
9616     .addImm(0).addReg(0)
9617     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9618                       MI->getOperand(3).getTargetFlags())
9619     .addReg(0);
9620     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9621     addDirectMem(MIB, X86::EAX);
9622   }
9623
9624   MI->eraseFromParent(); // The pseudo instruction is gone now.
9625   return BB;
9626 }
9627
9628 MachineBasicBlock *
9629 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9630                                                MachineBasicBlock *BB) const {
9631   switch (MI->getOpcode()) {
9632   default: assert(false && "Unexpected instr type to insert");
9633   case X86::MINGW_ALLOCA:
9634     return EmitLoweredMingwAlloca(MI, BB);
9635   case X86::TLSCall_32:
9636   case X86::TLSCall_64:
9637     return EmitLoweredTLSCall(MI, BB);
9638   case X86::CMOV_GR8:
9639   case X86::CMOV_FR32:
9640   case X86::CMOV_FR64:
9641   case X86::CMOV_V4F32:
9642   case X86::CMOV_V2F64:
9643   case X86::CMOV_V2I64:
9644   case X86::CMOV_GR16:
9645   case X86::CMOV_GR32:
9646   case X86::CMOV_RFP32:
9647   case X86::CMOV_RFP64:
9648   case X86::CMOV_RFP80:
9649     return EmitLoweredSelect(MI, BB);
9650
9651   case X86::FP32_TO_INT16_IN_MEM:
9652   case X86::FP32_TO_INT32_IN_MEM:
9653   case X86::FP32_TO_INT64_IN_MEM:
9654   case X86::FP64_TO_INT16_IN_MEM:
9655   case X86::FP64_TO_INT32_IN_MEM:
9656   case X86::FP64_TO_INT64_IN_MEM:
9657   case X86::FP80_TO_INT16_IN_MEM:
9658   case X86::FP80_TO_INT32_IN_MEM:
9659   case X86::FP80_TO_INT64_IN_MEM: {
9660     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9661     DebugLoc DL = MI->getDebugLoc();
9662
9663     // Change the floating point control register to use "round towards zero"
9664     // mode when truncating to an integer value.
9665     MachineFunction *F = BB->getParent();
9666     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9667     addFrameReference(BuildMI(*BB, MI, DL,
9668                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9669
9670     // Load the old value of the high byte of the control word...
9671     unsigned OldCW =
9672       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9673     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9674                       CWFrameIdx);
9675
9676     // Set the high part to be round to zero...
9677     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9678       .addImm(0xC7F);
9679
9680     // Reload the modified control word now...
9681     addFrameReference(BuildMI(*BB, MI, DL,
9682                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9683
9684     // Restore the memory image of control word to original value
9685     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9686       .addReg(OldCW);
9687
9688     // Get the X86 opcode to use.
9689     unsigned Opc;
9690     switch (MI->getOpcode()) {
9691     default: llvm_unreachable("illegal opcode!");
9692     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9693     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9694     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9695     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9696     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9697     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9698     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9699     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9700     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9701     }
9702
9703     X86AddressMode AM;
9704     MachineOperand &Op = MI->getOperand(0);
9705     if (Op.isReg()) {
9706       AM.BaseType = X86AddressMode::RegBase;
9707       AM.Base.Reg = Op.getReg();
9708     } else {
9709       AM.BaseType = X86AddressMode::FrameIndexBase;
9710       AM.Base.FrameIndex = Op.getIndex();
9711     }
9712     Op = MI->getOperand(1);
9713     if (Op.isImm())
9714       AM.Scale = Op.getImm();
9715     Op = MI->getOperand(2);
9716     if (Op.isImm())
9717       AM.IndexReg = Op.getImm();
9718     Op = MI->getOperand(3);
9719     if (Op.isGlobal()) {
9720       AM.GV = Op.getGlobal();
9721     } else {
9722       AM.Disp = Op.getImm();
9723     }
9724     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9725                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9726
9727     // Reload the original control word now.
9728     addFrameReference(BuildMI(*BB, MI, DL,
9729                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9730
9731     MI->eraseFromParent();   // The pseudo instruction is gone now.
9732     return BB;
9733   }
9734     // String/text processing lowering.
9735   case X86::PCMPISTRM128REG:
9736   case X86::VPCMPISTRM128REG:
9737     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9738   case X86::PCMPISTRM128MEM:
9739   case X86::VPCMPISTRM128MEM:
9740     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9741   case X86::PCMPESTRM128REG:
9742   case X86::VPCMPESTRM128REG:
9743     return EmitPCMP(MI, BB, 5, false /* in mem */);
9744   case X86::PCMPESTRM128MEM:
9745   case X86::VPCMPESTRM128MEM:
9746     return EmitPCMP(MI, BB, 5, true /* in mem */);
9747
9748     // Atomic Lowering.
9749   case X86::ATOMAND32:
9750     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9751                                                X86::AND32ri, X86::MOV32rm,
9752                                                X86::LCMPXCHG32,
9753                                                X86::NOT32r, X86::EAX,
9754                                                X86::GR32RegisterClass);
9755   case X86::ATOMOR32:
9756     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9757                                                X86::OR32ri, X86::MOV32rm,
9758                                                X86::LCMPXCHG32,
9759                                                X86::NOT32r, X86::EAX,
9760                                                X86::GR32RegisterClass);
9761   case X86::ATOMXOR32:
9762     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9763                                                X86::XOR32ri, X86::MOV32rm,
9764                                                X86::LCMPXCHG32,
9765                                                X86::NOT32r, X86::EAX,
9766                                                X86::GR32RegisterClass);
9767   case X86::ATOMNAND32:
9768     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9769                                                X86::AND32ri, X86::MOV32rm,
9770                                                X86::LCMPXCHG32,
9771                                                X86::NOT32r, X86::EAX,
9772                                                X86::GR32RegisterClass, true);
9773   case X86::ATOMMIN32:
9774     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9775   case X86::ATOMMAX32:
9776     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9777   case X86::ATOMUMIN32:
9778     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9779   case X86::ATOMUMAX32:
9780     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9781
9782   case X86::ATOMAND16:
9783     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9784                                                X86::AND16ri, X86::MOV16rm,
9785                                                X86::LCMPXCHG16,
9786                                                X86::NOT16r, X86::AX,
9787                                                X86::GR16RegisterClass);
9788   case X86::ATOMOR16:
9789     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9790                                                X86::OR16ri, X86::MOV16rm,
9791                                                X86::LCMPXCHG16,
9792                                                X86::NOT16r, X86::AX,
9793                                                X86::GR16RegisterClass);
9794   case X86::ATOMXOR16:
9795     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9796                                                X86::XOR16ri, X86::MOV16rm,
9797                                                X86::LCMPXCHG16,
9798                                                X86::NOT16r, X86::AX,
9799                                                X86::GR16RegisterClass);
9800   case X86::ATOMNAND16:
9801     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9802                                                X86::AND16ri, X86::MOV16rm,
9803                                                X86::LCMPXCHG16,
9804                                                X86::NOT16r, X86::AX,
9805                                                X86::GR16RegisterClass, true);
9806   case X86::ATOMMIN16:
9807     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9808   case X86::ATOMMAX16:
9809     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9810   case X86::ATOMUMIN16:
9811     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9812   case X86::ATOMUMAX16:
9813     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9814
9815   case X86::ATOMAND8:
9816     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9817                                                X86::AND8ri, X86::MOV8rm,
9818                                                X86::LCMPXCHG8,
9819                                                X86::NOT8r, X86::AL,
9820                                                X86::GR8RegisterClass);
9821   case X86::ATOMOR8:
9822     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9823                                                X86::OR8ri, X86::MOV8rm,
9824                                                X86::LCMPXCHG8,
9825                                                X86::NOT8r, X86::AL,
9826                                                X86::GR8RegisterClass);
9827   case X86::ATOMXOR8:
9828     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9829                                                X86::XOR8ri, X86::MOV8rm,
9830                                                X86::LCMPXCHG8,
9831                                                X86::NOT8r, X86::AL,
9832                                                X86::GR8RegisterClass);
9833   case X86::ATOMNAND8:
9834     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9835                                                X86::AND8ri, X86::MOV8rm,
9836                                                X86::LCMPXCHG8,
9837                                                X86::NOT8r, X86::AL,
9838                                                X86::GR8RegisterClass, true);
9839   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9840   // This group is for 64-bit host.
9841   case X86::ATOMAND64:
9842     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9843                                                X86::AND64ri32, X86::MOV64rm,
9844                                                X86::LCMPXCHG64,
9845                                                X86::NOT64r, X86::RAX,
9846                                                X86::GR64RegisterClass);
9847   case X86::ATOMOR64:
9848     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9849                                                X86::OR64ri32, X86::MOV64rm,
9850                                                X86::LCMPXCHG64,
9851                                                X86::NOT64r, X86::RAX,
9852                                                X86::GR64RegisterClass);
9853   case X86::ATOMXOR64:
9854     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9855                                                X86::XOR64ri32, X86::MOV64rm,
9856                                                X86::LCMPXCHG64,
9857                                                X86::NOT64r, X86::RAX,
9858                                                X86::GR64RegisterClass);
9859   case X86::ATOMNAND64:
9860     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9861                                                X86::AND64ri32, X86::MOV64rm,
9862                                                X86::LCMPXCHG64,
9863                                                X86::NOT64r, X86::RAX,
9864                                                X86::GR64RegisterClass, true);
9865   case X86::ATOMMIN64:
9866     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9867   case X86::ATOMMAX64:
9868     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9869   case X86::ATOMUMIN64:
9870     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9871   case X86::ATOMUMAX64:
9872     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9873
9874   // This group does 64-bit operations on a 32-bit host.
9875   case X86::ATOMAND6432:
9876     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9877                                                X86::AND32rr, X86::AND32rr,
9878                                                X86::AND32ri, X86::AND32ri,
9879                                                false);
9880   case X86::ATOMOR6432:
9881     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9882                                                X86::OR32rr, X86::OR32rr,
9883                                                X86::OR32ri, X86::OR32ri,
9884                                                false);
9885   case X86::ATOMXOR6432:
9886     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9887                                                X86::XOR32rr, X86::XOR32rr,
9888                                                X86::XOR32ri, X86::XOR32ri,
9889                                                false);
9890   case X86::ATOMNAND6432:
9891     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9892                                                X86::AND32rr, X86::AND32rr,
9893                                                X86::AND32ri, X86::AND32ri,
9894                                                true);
9895   case X86::ATOMADD6432:
9896     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9897                                                X86::ADD32rr, X86::ADC32rr,
9898                                                X86::ADD32ri, X86::ADC32ri,
9899                                                false);
9900   case X86::ATOMSUB6432:
9901     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9902                                                X86::SUB32rr, X86::SBB32rr,
9903                                                X86::SUB32ri, X86::SBB32ri,
9904                                                false);
9905   case X86::ATOMSWAP6432:
9906     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9907                                                X86::MOV32rr, X86::MOV32rr,
9908                                                X86::MOV32ri, X86::MOV32ri,
9909                                                false);
9910   case X86::VASTART_SAVE_XMM_REGS:
9911     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9912   }
9913 }
9914
9915 //===----------------------------------------------------------------------===//
9916 //                           X86 Optimization Hooks
9917 //===----------------------------------------------------------------------===//
9918
9919 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9920                                                        const APInt &Mask,
9921                                                        APInt &KnownZero,
9922                                                        APInt &KnownOne,
9923                                                        const SelectionDAG &DAG,
9924                                                        unsigned Depth) const {
9925   unsigned Opc = Op.getOpcode();
9926   assert((Opc >= ISD::BUILTIN_OP_END ||
9927           Opc == ISD::INTRINSIC_WO_CHAIN ||
9928           Opc == ISD::INTRINSIC_W_CHAIN ||
9929           Opc == ISD::INTRINSIC_VOID) &&
9930          "Should use MaskedValueIsZero if you don't know whether Op"
9931          " is a target node!");
9932
9933   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9934   switch (Opc) {
9935   default: break;
9936   case X86ISD::ADD:
9937   case X86ISD::SUB:
9938   case X86ISD::SMUL:
9939   case X86ISD::UMUL:
9940   case X86ISD::INC:
9941   case X86ISD::DEC:
9942   case X86ISD::OR:
9943   case X86ISD::XOR:
9944   case X86ISD::AND:
9945     // These nodes' second result is a boolean.
9946     if (Op.getResNo() == 0)
9947       break;
9948     // Fallthrough
9949   case X86ISD::SETCC:
9950     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9951                                        Mask.getBitWidth() - 1);
9952     break;
9953   }
9954 }
9955
9956 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
9957                                                          unsigned Depth) const {
9958   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
9959   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
9960     return Op.getValueType().getScalarType().getSizeInBits();
9961
9962   // Fallback case.
9963   return 1;
9964 }
9965
9966 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9967 /// node is a GlobalAddress + offset.
9968 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9969                                        const GlobalValue* &GA,
9970                                        int64_t &Offset) const {
9971   if (N->getOpcode() == X86ISD::Wrapper) {
9972     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9973       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
9974       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
9975       return true;
9976     }
9977   }
9978   return TargetLowering::isGAPlusOffset(N, GA, Offset);
9979 }
9980
9981 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
9982 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
9983 /// if the load addresses are consecutive, non-overlapping, and in the right
9984 /// order.
9985 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
9986                                      const TargetLowering &TLI) {
9987   DebugLoc dl = N->getDebugLoc();
9988   EVT VT = N->getValueType(0);
9989
9990   if (VT.getSizeInBits() != 128)
9991     return SDValue();
9992
9993   SmallVector<SDValue, 16> Elts;
9994   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
9995     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
9996
9997   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
9998 }
9999
10000 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
10001 /// generation and convert it from being a bunch of shuffles and extracts
10002 /// to a simple store and scalar loads to extract the elements.
10003 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
10004                                                 const TargetLowering &TLI) {
10005   SDValue InputVector = N->getOperand(0);
10006
10007   // Only operate on vectors of 4 elements, where the alternative shuffling
10008   // gets to be more expensive.
10009   if (InputVector.getValueType() != MVT::v4i32)
10010     return SDValue();
10011
10012   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
10013   // single use which is a sign-extend or zero-extend, and all elements are
10014   // used.
10015   SmallVector<SDNode *, 4> Uses;
10016   unsigned ExtractedElements = 0;
10017   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
10018        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
10019     if (UI.getUse().getResNo() != InputVector.getResNo())
10020       return SDValue();
10021
10022     SDNode *Extract = *UI;
10023     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10024       return SDValue();
10025
10026     if (Extract->getValueType(0) != MVT::i32)
10027       return SDValue();
10028     if (!Extract->hasOneUse())
10029       return SDValue();
10030     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
10031         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
10032       return SDValue();
10033     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
10034       return SDValue();
10035
10036     // Record which element was extracted.
10037     ExtractedElements |=
10038       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
10039
10040     Uses.push_back(Extract);
10041   }
10042
10043   // If not all the elements were used, this may not be worthwhile.
10044   if (ExtractedElements != 15)
10045     return SDValue();
10046
10047   // Ok, we've now decided to do the transformation.
10048   DebugLoc dl = InputVector.getDebugLoc();
10049
10050   // Store the value to a temporary stack slot.
10051   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
10052   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
10053                             MachinePointerInfo(), false, false, 0);
10054
10055   // Replace each use (extract) with a load of the appropriate element.
10056   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
10057        UE = Uses.end(); UI != UE; ++UI) {
10058     SDNode *Extract = *UI;
10059
10060     // Compute the element's address.
10061     SDValue Idx = Extract->getOperand(1);
10062     unsigned EltSize =
10063         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
10064     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
10065     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
10066
10067     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
10068                                      StackPtr, OffsetVal);
10069
10070     // Load the scalar.
10071     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
10072                                      ScalarAddr, MachinePointerInfo(),
10073                                      false, false, 0);
10074
10075     // Replace the exact with the load.
10076     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
10077   }
10078
10079   // The replacement was made in place; don't return anything.
10080   return SDValue();
10081 }
10082
10083 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
10084 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
10085                                     const X86Subtarget *Subtarget) {
10086   DebugLoc DL = N->getDebugLoc();
10087   SDValue Cond = N->getOperand(0);
10088   // Get the LHS/RHS of the select.
10089   SDValue LHS = N->getOperand(1);
10090   SDValue RHS = N->getOperand(2);
10091
10092   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
10093   // instructions match the semantics of the common C idiom x<y?x:y but not
10094   // x<=y?x:y, because of how they handle negative zero (which can be
10095   // ignored in unsafe-math mode).
10096   if (Subtarget->hasSSE2() &&
10097       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
10098       Cond.getOpcode() == ISD::SETCC) {
10099     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
10100
10101     unsigned Opcode = 0;
10102     // Check for x CC y ? x : y.
10103     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
10104         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
10105       switch (CC) {
10106       default: break;
10107       case ISD::SETULT:
10108         // Converting this to a min would handle NaNs incorrectly, and swapping
10109         // the operands would cause it to handle comparisons between positive
10110         // and negative zero incorrectly.
10111         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10112           if (!UnsafeFPMath &&
10113               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10114             break;
10115           std::swap(LHS, RHS);
10116         }
10117         Opcode = X86ISD::FMIN;
10118         break;
10119       case ISD::SETOLE:
10120         // Converting this to a min would handle comparisons between positive
10121         // and negative zero incorrectly.
10122         if (!UnsafeFPMath &&
10123             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
10124           break;
10125         Opcode = X86ISD::FMIN;
10126         break;
10127       case ISD::SETULE:
10128         // Converting this to a min would handle both negative zeros and NaNs
10129         // incorrectly, but we can swap the operands to fix both.
10130         std::swap(LHS, RHS);
10131       case ISD::SETOLT:
10132       case ISD::SETLT:
10133       case ISD::SETLE:
10134         Opcode = X86ISD::FMIN;
10135         break;
10136
10137       case ISD::SETOGE:
10138         // Converting this to a max would handle comparisons between positive
10139         // and negative zero incorrectly.
10140         if (!UnsafeFPMath &&
10141             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
10142           break;
10143         Opcode = X86ISD::FMAX;
10144         break;
10145       case ISD::SETUGT:
10146         // Converting this to a max would handle NaNs incorrectly, and swapping
10147         // the operands would cause it to handle comparisons between positive
10148         // and negative zero incorrectly.
10149         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10150           if (!UnsafeFPMath &&
10151               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10152             break;
10153           std::swap(LHS, RHS);
10154         }
10155         Opcode = X86ISD::FMAX;
10156         break;
10157       case ISD::SETUGE:
10158         // Converting this to a max would handle both negative zeros and NaNs
10159         // incorrectly, but we can swap the operands to fix both.
10160         std::swap(LHS, RHS);
10161       case ISD::SETOGT:
10162       case ISD::SETGT:
10163       case ISD::SETGE:
10164         Opcode = X86ISD::FMAX;
10165         break;
10166       }
10167     // Check for x CC y ? y : x -- a min/max with reversed arms.
10168     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
10169                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
10170       switch (CC) {
10171       default: break;
10172       case ISD::SETOGE:
10173         // Converting this to a min would handle comparisons between positive
10174         // and negative zero incorrectly, and swapping the operands would
10175         // cause it to handle NaNs incorrectly.
10176         if (!UnsafeFPMath &&
10177             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
10178           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10179             break;
10180           std::swap(LHS, RHS);
10181         }
10182         Opcode = X86ISD::FMIN;
10183         break;
10184       case ISD::SETUGT:
10185         // Converting this to a min would handle NaNs incorrectly.
10186         if (!UnsafeFPMath &&
10187             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
10188           break;
10189         Opcode = X86ISD::FMIN;
10190         break;
10191       case ISD::SETUGE:
10192         // Converting this to a min would handle both negative zeros and NaNs
10193         // incorrectly, but we can swap the operands to fix both.
10194         std::swap(LHS, RHS);
10195       case ISD::SETOGT:
10196       case ISD::SETGT:
10197       case ISD::SETGE:
10198         Opcode = X86ISD::FMIN;
10199         break;
10200
10201       case ISD::SETULT:
10202         // Converting this to a max would handle NaNs incorrectly.
10203         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10204           break;
10205         Opcode = X86ISD::FMAX;
10206         break;
10207       case ISD::SETOLE:
10208         // Converting this to a max would handle comparisons between positive
10209         // and negative zero incorrectly, and swapping the operands would
10210         // cause it to handle NaNs incorrectly.
10211         if (!UnsafeFPMath &&
10212             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
10213           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10214             break;
10215           std::swap(LHS, RHS);
10216         }
10217         Opcode = X86ISD::FMAX;
10218         break;
10219       case ISD::SETULE:
10220         // Converting this to a max would handle both negative zeros and NaNs
10221         // incorrectly, but we can swap the operands to fix both.
10222         std::swap(LHS, RHS);
10223       case ISD::SETOLT:
10224       case ISD::SETLT:
10225       case ISD::SETLE:
10226         Opcode = X86ISD::FMAX;
10227         break;
10228       }
10229     }
10230
10231     if (Opcode)
10232       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
10233   }
10234
10235   // If this is a select between two integer constants, try to do some
10236   // optimizations.
10237   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
10238     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
10239       // Don't do this for crazy integer types.
10240       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
10241         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
10242         // so that TrueC (the true value) is larger than FalseC.
10243         bool NeedsCondInvert = false;
10244
10245         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
10246             // Efficiently invertible.
10247             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
10248              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
10249               isa<ConstantSDNode>(Cond.getOperand(1))))) {
10250           NeedsCondInvert = true;
10251           std::swap(TrueC, FalseC);
10252         }
10253
10254         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
10255         if (FalseC->getAPIntValue() == 0 &&
10256             TrueC->getAPIntValue().isPowerOf2()) {
10257           if (NeedsCondInvert) // Invert the condition if needed.
10258             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10259                                DAG.getConstant(1, Cond.getValueType()));
10260
10261           // Zero extend the condition if needed.
10262           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
10263
10264           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10265           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
10266                              DAG.getConstant(ShAmt, MVT::i8));
10267         }
10268
10269         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
10270         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10271           if (NeedsCondInvert) // Invert the condition if needed.
10272             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10273                                DAG.getConstant(1, Cond.getValueType()));
10274
10275           // Zero extend the condition if needed.
10276           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10277                              FalseC->getValueType(0), Cond);
10278           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10279                              SDValue(FalseC, 0));
10280         }
10281
10282         // Optimize cases that will turn into an LEA instruction.  This requires
10283         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10284         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10285           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10286           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10287
10288           bool isFastMultiplier = false;
10289           if (Diff < 10) {
10290             switch ((unsigned char)Diff) {
10291               default: break;
10292               case 1:  // result = add base, cond
10293               case 2:  // result = lea base(    , cond*2)
10294               case 3:  // result = lea base(cond, cond*2)
10295               case 4:  // result = lea base(    , cond*4)
10296               case 5:  // result = lea base(cond, cond*4)
10297               case 8:  // result = lea base(    , cond*8)
10298               case 9:  // result = lea base(cond, cond*8)
10299                 isFastMultiplier = true;
10300                 break;
10301             }
10302           }
10303
10304           if (isFastMultiplier) {
10305             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10306             if (NeedsCondInvert) // Invert the condition if needed.
10307               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10308                                  DAG.getConstant(1, Cond.getValueType()));
10309
10310             // Zero extend the condition if needed.
10311             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10312                                Cond);
10313             // Scale the condition by the difference.
10314             if (Diff != 1)
10315               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10316                                  DAG.getConstant(Diff, Cond.getValueType()));
10317
10318             // Add the base if non-zero.
10319             if (FalseC->getAPIntValue() != 0)
10320               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10321                                  SDValue(FalseC, 0));
10322             return Cond;
10323           }
10324         }
10325       }
10326   }
10327
10328   return SDValue();
10329 }
10330
10331 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
10332 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
10333                                   TargetLowering::DAGCombinerInfo &DCI) {
10334   DebugLoc DL = N->getDebugLoc();
10335
10336   // If the flag operand isn't dead, don't touch this CMOV.
10337   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
10338     return SDValue();
10339
10340   // If this is a select between two integer constants, try to do some
10341   // optimizations.  Note that the operands are ordered the opposite of SELECT
10342   // operands.
10343   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
10344     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
10345       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
10346       // larger than FalseC (the false value).
10347       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
10348
10349       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
10350         CC = X86::GetOppositeBranchCondition(CC);
10351         std::swap(TrueC, FalseC);
10352       }
10353
10354       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
10355       // This is efficient for any integer data type (including i8/i16) and
10356       // shift amount.
10357       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
10358         SDValue Cond = N->getOperand(3);
10359         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10360                            DAG.getConstant(CC, MVT::i8), Cond);
10361
10362         // Zero extend the condition if needed.
10363         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
10364
10365         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10366         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
10367                            DAG.getConstant(ShAmt, MVT::i8));
10368         if (N->getNumValues() == 2)  // Dead flag value?
10369           return DCI.CombineTo(N, Cond, SDValue());
10370         return Cond;
10371       }
10372
10373       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
10374       // for any integer data type, including i8/i16.
10375       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10376         SDValue Cond = N->getOperand(3);
10377         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10378                            DAG.getConstant(CC, MVT::i8), Cond);
10379
10380         // Zero extend the condition if needed.
10381         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10382                            FalseC->getValueType(0), Cond);
10383         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10384                            SDValue(FalseC, 0));
10385
10386         if (N->getNumValues() == 2)  // Dead flag value?
10387           return DCI.CombineTo(N, Cond, SDValue());
10388         return Cond;
10389       }
10390
10391       // Optimize cases that will turn into an LEA instruction.  This requires
10392       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10393       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10394         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10395         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10396
10397         bool isFastMultiplier = false;
10398         if (Diff < 10) {
10399           switch ((unsigned char)Diff) {
10400           default: break;
10401           case 1:  // result = add base, cond
10402           case 2:  // result = lea base(    , cond*2)
10403           case 3:  // result = lea base(cond, cond*2)
10404           case 4:  // result = lea base(    , cond*4)
10405           case 5:  // result = lea base(cond, cond*4)
10406           case 8:  // result = lea base(    , cond*8)
10407           case 9:  // result = lea base(cond, cond*8)
10408             isFastMultiplier = true;
10409             break;
10410           }
10411         }
10412
10413         if (isFastMultiplier) {
10414           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10415           SDValue Cond = N->getOperand(3);
10416           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10417                              DAG.getConstant(CC, MVT::i8), Cond);
10418           // Zero extend the condition if needed.
10419           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10420                              Cond);
10421           // Scale the condition by the difference.
10422           if (Diff != 1)
10423             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10424                                DAG.getConstant(Diff, Cond.getValueType()));
10425
10426           // Add the base if non-zero.
10427           if (FalseC->getAPIntValue() != 0)
10428             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10429                                SDValue(FalseC, 0));
10430           if (N->getNumValues() == 2)  // Dead flag value?
10431             return DCI.CombineTo(N, Cond, SDValue());
10432           return Cond;
10433         }
10434       }
10435     }
10436   }
10437   return SDValue();
10438 }
10439
10440
10441 /// PerformMulCombine - Optimize a single multiply with constant into two
10442 /// in order to implement it with two cheaper instructions, e.g.
10443 /// LEA + SHL, LEA + LEA.
10444 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10445                                  TargetLowering::DAGCombinerInfo &DCI) {
10446   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10447     return SDValue();
10448
10449   EVT VT = N->getValueType(0);
10450   if (VT != MVT::i64)
10451     return SDValue();
10452
10453   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10454   if (!C)
10455     return SDValue();
10456   uint64_t MulAmt = C->getZExtValue();
10457   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10458     return SDValue();
10459
10460   uint64_t MulAmt1 = 0;
10461   uint64_t MulAmt2 = 0;
10462   if ((MulAmt % 9) == 0) {
10463     MulAmt1 = 9;
10464     MulAmt2 = MulAmt / 9;
10465   } else if ((MulAmt % 5) == 0) {
10466     MulAmt1 = 5;
10467     MulAmt2 = MulAmt / 5;
10468   } else if ((MulAmt % 3) == 0) {
10469     MulAmt1 = 3;
10470     MulAmt2 = MulAmt / 3;
10471   }
10472   if (MulAmt2 &&
10473       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10474     DebugLoc DL = N->getDebugLoc();
10475
10476     if (isPowerOf2_64(MulAmt2) &&
10477         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10478       // If second multiplifer is pow2, issue it first. We want the multiply by
10479       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10480       // is an add.
10481       std::swap(MulAmt1, MulAmt2);
10482
10483     SDValue NewMul;
10484     if (isPowerOf2_64(MulAmt1))
10485       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10486                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10487     else
10488       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10489                            DAG.getConstant(MulAmt1, VT));
10490
10491     if (isPowerOf2_64(MulAmt2))
10492       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10493                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10494     else
10495       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10496                            DAG.getConstant(MulAmt2, VT));
10497
10498     // Do not add new nodes to DAG combiner worklist.
10499     DCI.CombineTo(N, NewMul, false);
10500   }
10501   return SDValue();
10502 }
10503
10504 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10505   SDValue N0 = N->getOperand(0);
10506   SDValue N1 = N->getOperand(1);
10507   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10508   EVT VT = N0.getValueType();
10509
10510   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10511   // since the result of setcc_c is all zero's or all ones.
10512   if (N1C && N0.getOpcode() == ISD::AND &&
10513       N0.getOperand(1).getOpcode() == ISD::Constant) {
10514     SDValue N00 = N0.getOperand(0);
10515     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10516         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10517           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10518          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10519       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10520       APInt ShAmt = N1C->getAPIntValue();
10521       Mask = Mask.shl(ShAmt);
10522       if (Mask != 0)
10523         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10524                            N00, DAG.getConstant(Mask, VT));
10525     }
10526   }
10527
10528   return SDValue();
10529 }
10530
10531 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10532 ///                       when possible.
10533 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10534                                    const X86Subtarget *Subtarget) {
10535   EVT VT = N->getValueType(0);
10536   if (!VT.isVector() && VT.isInteger() &&
10537       N->getOpcode() == ISD::SHL)
10538     return PerformSHLCombine(N, DAG);
10539
10540   // On X86 with SSE2 support, we can transform this to a vector shift if
10541   // all elements are shifted by the same amount.  We can't do this in legalize
10542   // because the a constant vector is typically transformed to a constant pool
10543   // so we have no knowledge of the shift amount.
10544   if (!Subtarget->hasSSE2())
10545     return SDValue();
10546
10547   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10548     return SDValue();
10549
10550   SDValue ShAmtOp = N->getOperand(1);
10551   EVT EltVT = VT.getVectorElementType();
10552   DebugLoc DL = N->getDebugLoc();
10553   SDValue BaseShAmt = SDValue();
10554   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10555     unsigned NumElts = VT.getVectorNumElements();
10556     unsigned i = 0;
10557     for (; i != NumElts; ++i) {
10558       SDValue Arg = ShAmtOp.getOperand(i);
10559       if (Arg.getOpcode() == ISD::UNDEF) continue;
10560       BaseShAmt = Arg;
10561       break;
10562     }
10563     for (; i != NumElts; ++i) {
10564       SDValue Arg = ShAmtOp.getOperand(i);
10565       if (Arg.getOpcode() == ISD::UNDEF) continue;
10566       if (Arg != BaseShAmt) {
10567         return SDValue();
10568       }
10569     }
10570   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10571              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10572     SDValue InVec = ShAmtOp.getOperand(0);
10573     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10574       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10575       unsigned i = 0;
10576       for (; i != NumElts; ++i) {
10577         SDValue Arg = InVec.getOperand(i);
10578         if (Arg.getOpcode() == ISD::UNDEF) continue;
10579         BaseShAmt = Arg;
10580         break;
10581       }
10582     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10583        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10584          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10585          if (C->getZExtValue() == SplatIdx)
10586            BaseShAmt = InVec.getOperand(1);
10587        }
10588     }
10589     if (BaseShAmt.getNode() == 0)
10590       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10591                               DAG.getIntPtrConstant(0));
10592   } else
10593     return SDValue();
10594
10595   // The shift amount is an i32.
10596   if (EltVT.bitsGT(MVT::i32))
10597     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10598   else if (EltVT.bitsLT(MVT::i32))
10599     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10600
10601   // The shift amount is identical so we can do a vector shift.
10602   SDValue  ValOp = N->getOperand(0);
10603   switch (N->getOpcode()) {
10604   default:
10605     llvm_unreachable("Unknown shift opcode!");
10606     break;
10607   case ISD::SHL:
10608     if (VT == MVT::v2i64)
10609       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10610                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10611                          ValOp, BaseShAmt);
10612     if (VT == MVT::v4i32)
10613       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10614                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10615                          ValOp, BaseShAmt);
10616     if (VT == MVT::v8i16)
10617       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10618                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10619                          ValOp, BaseShAmt);
10620     break;
10621   case ISD::SRA:
10622     if (VT == MVT::v4i32)
10623       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10624                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10625                          ValOp, BaseShAmt);
10626     if (VT == MVT::v8i16)
10627       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10628                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10629                          ValOp, BaseShAmt);
10630     break;
10631   case ISD::SRL:
10632     if (VT == MVT::v2i64)
10633       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10634                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10635                          ValOp, BaseShAmt);
10636     if (VT == MVT::v4i32)
10637       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10638                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10639                          ValOp, BaseShAmt);
10640     if (VT ==  MVT::v8i16)
10641       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10642                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10643                          ValOp, BaseShAmt);
10644     break;
10645   }
10646   return SDValue();
10647 }
10648
10649 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10650                                 TargetLowering::DAGCombinerInfo &DCI,
10651                                 const X86Subtarget *Subtarget) {
10652   if (DCI.isBeforeLegalizeOps())
10653     return SDValue();
10654
10655   EVT VT = N->getValueType(0);
10656   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10657     return SDValue();
10658
10659   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10660   SDValue N0 = N->getOperand(0);
10661   SDValue N1 = N->getOperand(1);
10662   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10663     std::swap(N0, N1);
10664   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10665     return SDValue();
10666   if (!N0.hasOneUse() || !N1.hasOneUse())
10667     return SDValue();
10668
10669   SDValue ShAmt0 = N0.getOperand(1);
10670   if (ShAmt0.getValueType() != MVT::i8)
10671     return SDValue();
10672   SDValue ShAmt1 = N1.getOperand(1);
10673   if (ShAmt1.getValueType() != MVT::i8)
10674     return SDValue();
10675   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10676     ShAmt0 = ShAmt0.getOperand(0);
10677   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10678     ShAmt1 = ShAmt1.getOperand(0);
10679
10680   DebugLoc DL = N->getDebugLoc();
10681   unsigned Opc = X86ISD::SHLD;
10682   SDValue Op0 = N0.getOperand(0);
10683   SDValue Op1 = N1.getOperand(0);
10684   if (ShAmt0.getOpcode() == ISD::SUB) {
10685     Opc = X86ISD::SHRD;
10686     std::swap(Op0, Op1);
10687     std::swap(ShAmt0, ShAmt1);
10688   }
10689
10690   unsigned Bits = VT.getSizeInBits();
10691   if (ShAmt1.getOpcode() == ISD::SUB) {
10692     SDValue Sum = ShAmt1.getOperand(0);
10693     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10694       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10695       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10696         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10697       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10698         return DAG.getNode(Opc, DL, VT,
10699                            Op0, Op1,
10700                            DAG.getNode(ISD::TRUNCATE, DL,
10701                                        MVT::i8, ShAmt0));
10702     }
10703   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10704     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10705     if (ShAmt0C &&
10706         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10707       return DAG.getNode(Opc, DL, VT,
10708                          N0.getOperand(0), N1.getOperand(0),
10709                          DAG.getNode(ISD::TRUNCATE, DL,
10710                                        MVT::i8, ShAmt0));
10711   }
10712
10713   return SDValue();
10714 }
10715
10716 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10717 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10718                                    const X86Subtarget *Subtarget) {
10719   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10720   // the FP state in cases where an emms may be missing.
10721   // A preferable solution to the general problem is to figure out the right
10722   // places to insert EMMS.  This qualifies as a quick hack.
10723
10724   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10725   StoreSDNode *St = cast<StoreSDNode>(N);
10726   EVT VT = St->getValue().getValueType();
10727   if (VT.getSizeInBits() != 64)
10728     return SDValue();
10729
10730   const Function *F = DAG.getMachineFunction().getFunction();
10731   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10732   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10733     && Subtarget->hasSSE2();
10734   if ((VT.isVector() ||
10735        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10736       isa<LoadSDNode>(St->getValue()) &&
10737       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10738       St->getChain().hasOneUse() && !St->isVolatile()) {
10739     SDNode* LdVal = St->getValue().getNode();
10740     LoadSDNode *Ld = 0;
10741     int TokenFactorIndex = -1;
10742     SmallVector<SDValue, 8> Ops;
10743     SDNode* ChainVal = St->getChain().getNode();
10744     // Must be a store of a load.  We currently handle two cases:  the load
10745     // is a direct child, and it's under an intervening TokenFactor.  It is
10746     // possible to dig deeper under nested TokenFactors.
10747     if (ChainVal == LdVal)
10748       Ld = cast<LoadSDNode>(St->getChain());
10749     else if (St->getValue().hasOneUse() &&
10750              ChainVal->getOpcode() == ISD::TokenFactor) {
10751       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10752         if (ChainVal->getOperand(i).getNode() == LdVal) {
10753           TokenFactorIndex = i;
10754           Ld = cast<LoadSDNode>(St->getValue());
10755         } else
10756           Ops.push_back(ChainVal->getOperand(i));
10757       }
10758     }
10759
10760     if (!Ld || !ISD::isNormalLoad(Ld))
10761       return SDValue();
10762
10763     // If this is not the MMX case, i.e. we are just turning i64 load/store
10764     // into f64 load/store, avoid the transformation if there are multiple
10765     // uses of the loaded value.
10766     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10767       return SDValue();
10768
10769     DebugLoc LdDL = Ld->getDebugLoc();
10770     DebugLoc StDL = N->getDebugLoc();
10771     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10772     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10773     // pair instead.
10774     if (Subtarget->is64Bit() || F64IsLegal) {
10775       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10776       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
10777                                   Ld->getPointerInfo(), Ld->isVolatile(),
10778                                   Ld->isNonTemporal(), Ld->getAlignment());
10779       SDValue NewChain = NewLd.getValue(1);
10780       if (TokenFactorIndex != -1) {
10781         Ops.push_back(NewChain);
10782         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10783                                Ops.size());
10784       }
10785       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10786                           St->getPointerInfo(),
10787                           St->isVolatile(), St->isNonTemporal(),
10788                           St->getAlignment());
10789     }
10790
10791     // Otherwise, lower to two pairs of 32-bit loads / stores.
10792     SDValue LoAddr = Ld->getBasePtr();
10793     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10794                                  DAG.getConstant(4, MVT::i32));
10795
10796     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10797                                Ld->getPointerInfo(),
10798                                Ld->isVolatile(), Ld->isNonTemporal(),
10799                                Ld->getAlignment());
10800     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10801                                Ld->getPointerInfo().getWithOffset(4),
10802                                Ld->isVolatile(), Ld->isNonTemporal(),
10803                                MinAlign(Ld->getAlignment(), 4));
10804
10805     SDValue NewChain = LoLd.getValue(1);
10806     if (TokenFactorIndex != -1) {
10807       Ops.push_back(LoLd);
10808       Ops.push_back(HiLd);
10809       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10810                              Ops.size());
10811     }
10812
10813     LoAddr = St->getBasePtr();
10814     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10815                          DAG.getConstant(4, MVT::i32));
10816
10817     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10818                                 St->getPointerInfo(),
10819                                 St->isVolatile(), St->isNonTemporal(),
10820                                 St->getAlignment());
10821     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10822                                 St->getPointerInfo().getWithOffset(4),
10823                                 St->isVolatile(),
10824                                 St->isNonTemporal(),
10825                                 MinAlign(St->getAlignment(), 4));
10826     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10827   }
10828   return SDValue();
10829 }
10830
10831 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10832 /// X86ISD::FXOR nodes.
10833 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10834   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10835   // F[X]OR(0.0, x) -> x
10836   // F[X]OR(x, 0.0) -> x
10837   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10838     if (C->getValueAPF().isPosZero())
10839       return N->getOperand(1);
10840   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10841     if (C->getValueAPF().isPosZero())
10842       return N->getOperand(0);
10843   return SDValue();
10844 }
10845
10846 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10847 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10848   // FAND(0.0, x) -> 0.0
10849   // FAND(x, 0.0) -> 0.0
10850   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10851     if (C->getValueAPF().isPosZero())
10852       return N->getOperand(0);
10853   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10854     if (C->getValueAPF().isPosZero())
10855       return N->getOperand(1);
10856   return SDValue();
10857 }
10858
10859 static SDValue PerformBTCombine(SDNode *N,
10860                                 SelectionDAG &DAG,
10861                                 TargetLowering::DAGCombinerInfo &DCI) {
10862   // BT ignores high bits in the bit index operand.
10863   SDValue Op1 = N->getOperand(1);
10864   if (Op1.hasOneUse()) {
10865     unsigned BitWidth = Op1.getValueSizeInBits();
10866     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10867     APInt KnownZero, KnownOne;
10868     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10869                                           !DCI.isBeforeLegalizeOps());
10870     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10871     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10872         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10873       DCI.CommitTargetLoweringOpt(TLO);
10874   }
10875   return SDValue();
10876 }
10877
10878 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10879   SDValue Op = N->getOperand(0);
10880   if (Op.getOpcode() == ISD::BIT_CONVERT)
10881     Op = Op.getOperand(0);
10882   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10883   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10884       VT.getVectorElementType().getSizeInBits() ==
10885       OpVT.getVectorElementType().getSizeInBits()) {
10886     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10887   }
10888   return SDValue();
10889 }
10890
10891 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10892   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10893   //           (and (i32 x86isd::setcc_carry), 1)
10894   // This eliminates the zext. This transformation is necessary because
10895   // ISD::SETCC is always legalized to i8.
10896   DebugLoc dl = N->getDebugLoc();
10897   SDValue N0 = N->getOperand(0);
10898   EVT VT = N->getValueType(0);
10899   if (N0.getOpcode() == ISD::AND &&
10900       N0.hasOneUse() &&
10901       N0.getOperand(0).hasOneUse()) {
10902     SDValue N00 = N0.getOperand(0);
10903     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10904       return SDValue();
10905     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10906     if (!C || C->getZExtValue() != 1)
10907       return SDValue();
10908     return DAG.getNode(ISD::AND, dl, VT,
10909                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10910                                    N00.getOperand(0), N00.getOperand(1)),
10911                        DAG.getConstant(1, VT));
10912   }
10913
10914   return SDValue();
10915 }
10916
10917 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10918                                              DAGCombinerInfo &DCI) const {
10919   SelectionDAG &DAG = DCI.DAG;
10920   switch (N->getOpcode()) {
10921   default: break;
10922   case ISD::EXTRACT_VECTOR_ELT:
10923                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10924   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10925   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10926   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10927   case ISD::SHL:
10928   case ISD::SRA:
10929   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10930   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10931   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10932   case X86ISD::FXOR:
10933   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10934   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10935   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10936   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10937   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10938   case X86ISD::SHUFPS:      // Handle all target specific shuffles
10939   case X86ISD::SHUFPD:
10940   case X86ISD::PALIGN:
10941   case X86ISD::PUNPCKHBW:
10942   case X86ISD::PUNPCKHWD:
10943   case X86ISD::PUNPCKHDQ:
10944   case X86ISD::PUNPCKHQDQ:
10945   case X86ISD::UNPCKHPS:
10946   case X86ISD::UNPCKHPD:
10947   case X86ISD::PUNPCKLBW:
10948   case X86ISD::PUNPCKLWD:
10949   case X86ISD::PUNPCKLDQ:
10950   case X86ISD::PUNPCKLQDQ:
10951   case X86ISD::UNPCKLPS:
10952   case X86ISD::UNPCKLPD:
10953   case X86ISD::MOVHLPS:
10954   case X86ISD::MOVLHPS:
10955   case X86ISD::PSHUFD:
10956   case X86ISD::PSHUFHW:
10957   case X86ISD::PSHUFLW:
10958   case X86ISD::MOVSS:
10959   case X86ISD::MOVSD:
10960   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10961   }
10962
10963   return SDValue();
10964 }
10965
10966 /// isTypeDesirableForOp - Return true if the target has native support for
10967 /// the specified value type and it is 'desirable' to use the type for the
10968 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10969 /// instruction encodings are longer and some i16 instructions are slow.
10970 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10971   if (!isTypeLegal(VT))
10972     return false;
10973   if (VT != MVT::i16)
10974     return true;
10975
10976   switch (Opc) {
10977   default:
10978     return true;
10979   case ISD::LOAD:
10980   case ISD::SIGN_EXTEND:
10981   case ISD::ZERO_EXTEND:
10982   case ISD::ANY_EXTEND:
10983   case ISD::SHL:
10984   case ISD::SRL:
10985   case ISD::SUB:
10986   case ISD::ADD:
10987   case ISD::MUL:
10988   case ISD::AND:
10989   case ISD::OR:
10990   case ISD::XOR:
10991     return false;
10992   }
10993 }
10994
10995 /// IsDesirableToPromoteOp - This method query the target whether it is
10996 /// beneficial for dag combiner to promote the specified node. If true, it
10997 /// should return the desired promotion type by reference.
10998 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
10999   EVT VT = Op.getValueType();
11000   if (VT != MVT::i16)
11001     return false;
11002
11003   bool Promote = false;
11004   bool Commute = false;
11005   switch (Op.getOpcode()) {
11006   default: break;
11007   case ISD::LOAD: {
11008     LoadSDNode *LD = cast<LoadSDNode>(Op);
11009     // If the non-extending load has a single use and it's not live out, then it
11010     // might be folded.
11011     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
11012                                                      Op.hasOneUse()*/) {
11013       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
11014              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
11015         // The only case where we'd want to promote LOAD (rather then it being
11016         // promoted as an operand is when it's only use is liveout.
11017         if (UI->getOpcode() != ISD::CopyToReg)
11018           return false;
11019       }
11020     }
11021     Promote = true;
11022     break;
11023   }
11024   case ISD::SIGN_EXTEND:
11025   case ISD::ZERO_EXTEND:
11026   case ISD::ANY_EXTEND:
11027     Promote = true;
11028     break;
11029   case ISD::SHL:
11030   case ISD::SRL: {
11031     SDValue N0 = Op.getOperand(0);
11032     // Look out for (store (shl (load), x)).
11033     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
11034       return false;
11035     Promote = true;
11036     break;
11037   }
11038   case ISD::ADD:
11039   case ISD::MUL:
11040   case ISD::AND:
11041   case ISD::OR:
11042   case ISD::XOR:
11043     Commute = true;
11044     // fallthrough
11045   case ISD::SUB: {
11046     SDValue N0 = Op.getOperand(0);
11047     SDValue N1 = Op.getOperand(1);
11048     if (!Commute && MayFoldLoad(N1))
11049       return false;
11050     // Avoid disabling potential load folding opportunities.
11051     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
11052       return false;
11053     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
11054       return false;
11055     Promote = true;
11056   }
11057   }
11058
11059   PVT = MVT::i32;
11060   return Promote;
11061 }
11062
11063 //===----------------------------------------------------------------------===//
11064 //                           X86 Inline Assembly Support
11065 //===----------------------------------------------------------------------===//
11066
11067 static bool LowerToBSwap(CallInst *CI) {
11068   // FIXME: this should verify that we are targetting a 486 or better.  If not,
11069   // we will turn this bswap into something that will be lowered to logical ops
11070   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
11071   // so don't worry about this.
11072
11073   // Verify this is a simple bswap.
11074   if (CI->getNumArgOperands() != 1 ||
11075       CI->getType() != CI->getArgOperand(0)->getType() ||
11076       !CI->getType()->isIntegerTy())
11077     return false;
11078
11079   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
11080   if (!Ty || Ty->getBitWidth() % 16 != 0)
11081     return false;
11082
11083   // Okay, we can do this xform, do so now.
11084   const Type *Tys[] = { Ty };
11085   Module *M = CI->getParent()->getParent()->getParent();
11086   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
11087
11088   Value *Op = CI->getArgOperand(0);
11089   Op = CallInst::Create(Int, Op, CI->getName(), CI);
11090
11091   CI->replaceAllUsesWith(Op);
11092   CI->eraseFromParent();
11093   return true;
11094 }
11095
11096 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
11097   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
11098   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
11099
11100   std::string AsmStr = IA->getAsmString();
11101
11102   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
11103   SmallVector<StringRef, 4> AsmPieces;
11104   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
11105
11106   switch (AsmPieces.size()) {
11107   default: return false;
11108   case 1:
11109     AsmStr = AsmPieces[0];
11110     AsmPieces.clear();
11111     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
11112
11113     // bswap $0
11114     if (AsmPieces.size() == 2 &&
11115         (AsmPieces[0] == "bswap" ||
11116          AsmPieces[0] == "bswapq" ||
11117          AsmPieces[0] == "bswapl") &&
11118         (AsmPieces[1] == "$0" ||
11119          AsmPieces[1] == "${0:q}")) {
11120       // No need to check constraints, nothing other than the equivalent of
11121       // "=r,0" would be valid here.
11122       return LowerToBSwap(CI);
11123     }
11124     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
11125     if (CI->getType()->isIntegerTy(16) &&
11126         AsmPieces.size() == 3 &&
11127         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
11128         AsmPieces[1] == "$$8," &&
11129         AsmPieces[2] == "${0:w}" &&
11130         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
11131       AsmPieces.clear();
11132       const std::string &Constraints = IA->getConstraintString();
11133       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
11134       std::sort(AsmPieces.begin(), AsmPieces.end());
11135       if (AsmPieces.size() == 4 &&
11136           AsmPieces[0] == "~{cc}" &&
11137           AsmPieces[1] == "~{dirflag}" &&
11138           AsmPieces[2] == "~{flags}" &&
11139           AsmPieces[3] == "~{fpsr}") {
11140         return LowerToBSwap(CI);
11141       }
11142     }
11143     break;
11144   case 3:
11145     if (CI->getType()->isIntegerTy(64) &&
11146         Constraints.size() >= 2 &&
11147         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
11148         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
11149       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
11150       SmallVector<StringRef, 4> Words;
11151       SplitString(AsmPieces[0], Words, " \t");
11152       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
11153         Words.clear();
11154         SplitString(AsmPieces[1], Words, " \t");
11155         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
11156           Words.clear();
11157           SplitString(AsmPieces[2], Words, " \t,");
11158           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
11159               Words[2] == "%edx") {
11160             return LowerToBSwap(CI);
11161           }
11162         }
11163       }
11164     }
11165     break;
11166   }
11167   return false;
11168 }
11169
11170
11171
11172 /// getConstraintType - Given a constraint letter, return the type of
11173 /// constraint it is for this target.
11174 X86TargetLowering::ConstraintType
11175 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
11176   if (Constraint.size() == 1) {
11177     switch (Constraint[0]) {
11178     case 'A':
11179       return C_Register;
11180     case 'f':
11181     case 'r':
11182     case 'R':
11183     case 'l':
11184     case 'q':
11185     case 'Q':
11186     case 'x':
11187     case 'y':
11188     case 'Y':
11189       return C_RegisterClass;
11190     case 'e':
11191     case 'Z':
11192       return C_Other;
11193     default:
11194       break;
11195     }
11196   }
11197   return TargetLowering::getConstraintType(Constraint);
11198 }
11199
11200 /// Examine constraint type and operand type and determine a weight value,
11201 /// where: -1 = invalid match, and 0 = so-so match to 3 = good match.
11202 /// This object must already have been set up with the operand type
11203 /// and the current alternative constraint selected.
11204 int X86TargetLowering::getSingleConstraintMatchWeight(
11205     AsmOperandInfo &info, const char *constraint) const {
11206   int weight = -1;
11207   Value *CallOperandVal = info.CallOperandVal;
11208     // If we don't have a value, we can't do a match,
11209     // but allow it at the lowest weight.
11210   if (CallOperandVal == NULL)
11211     return 0;
11212   // Look at the constraint type.
11213   switch (*constraint) {
11214   default:
11215     return TargetLowering::getSingleConstraintMatchWeight(info, constraint);
11216     break;
11217   case 'I':
11218     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
11219       if (C->getZExtValue() <= 31)
11220         weight = 3;
11221     }
11222     break;
11223   // etc.
11224   }
11225   return weight;
11226 }
11227
11228 /// LowerXConstraint - try to replace an X constraint, which matches anything,
11229 /// with another that has more specific requirements based on the type of the
11230 /// corresponding operand.
11231 const char *X86TargetLowering::
11232 LowerXConstraint(EVT ConstraintVT) const {
11233   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
11234   // 'f' like normal targets.
11235   if (ConstraintVT.isFloatingPoint()) {
11236     if (Subtarget->hasSSE2())
11237       return "Y";
11238     if (Subtarget->hasSSE1())
11239       return "x";
11240   }
11241
11242   return TargetLowering::LowerXConstraint(ConstraintVT);
11243 }
11244
11245 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
11246 /// vector.  If it is invalid, don't add anything to Ops.
11247 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
11248                                                      char Constraint,
11249                                                      std::vector<SDValue>&Ops,
11250                                                      SelectionDAG &DAG) const {
11251   SDValue Result(0, 0);
11252
11253   switch (Constraint) {
11254   default: break;
11255   case 'I':
11256     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11257       if (C->getZExtValue() <= 31) {
11258         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11259         break;
11260       }
11261     }
11262     return;
11263   case 'J':
11264     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11265       if (C->getZExtValue() <= 63) {
11266         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11267         break;
11268       }
11269     }
11270     return;
11271   case 'K':
11272     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11273       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
11274         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11275         break;
11276       }
11277     }
11278     return;
11279   case 'N':
11280     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11281       if (C->getZExtValue() <= 255) {
11282         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11283         break;
11284       }
11285     }
11286     return;
11287   case 'e': {
11288     // 32-bit signed value
11289     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11290       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11291                                            C->getSExtValue())) {
11292         // Widen to 64 bits here to get it sign extended.
11293         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
11294         break;
11295       }
11296     // FIXME gcc accepts some relocatable values here too, but only in certain
11297     // memory models; it's complicated.
11298     }
11299     return;
11300   }
11301   case 'Z': {
11302     // 32-bit unsigned value
11303     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11304       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11305                                            C->getZExtValue())) {
11306         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11307         break;
11308       }
11309     }
11310     // FIXME gcc accepts some relocatable values here too, but only in certain
11311     // memory models; it's complicated.
11312     return;
11313   }
11314   case 'i': {
11315     // Literal immediates are always ok.
11316     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
11317       // Widen to 64 bits here to get it sign extended.
11318       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
11319       break;
11320     }
11321
11322     // In any sort of PIC mode addresses need to be computed at runtime by
11323     // adding in a register or some sort of table lookup.  These can't
11324     // be used as immediates.
11325     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
11326       return;
11327
11328     // If we are in non-pic codegen mode, we allow the address of a global (with
11329     // an optional displacement) to be used with 'i'.
11330     GlobalAddressSDNode *GA = 0;
11331     int64_t Offset = 0;
11332
11333     // Match either (GA), (GA+C), (GA+C1+C2), etc.
11334     while (1) {
11335       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
11336         Offset += GA->getOffset();
11337         break;
11338       } else if (Op.getOpcode() == ISD::ADD) {
11339         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11340           Offset += C->getZExtValue();
11341           Op = Op.getOperand(0);
11342           continue;
11343         }
11344       } else if (Op.getOpcode() == ISD::SUB) {
11345         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11346           Offset += -C->getZExtValue();
11347           Op = Op.getOperand(0);
11348           continue;
11349         }
11350       }
11351
11352       // Otherwise, this isn't something we can handle, reject it.
11353       return;
11354     }
11355
11356     const GlobalValue *GV = GA->getGlobal();
11357     // If we require an extra load to get this address, as in PIC mode, we
11358     // can't accept it.
11359     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
11360                                                         getTargetMachine())))
11361       return;
11362
11363     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
11364                                         GA->getValueType(0), Offset);
11365     break;
11366   }
11367   }
11368
11369   if (Result.getNode()) {
11370     Ops.push_back(Result);
11371     return;
11372   }
11373   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
11374 }
11375
11376 std::vector<unsigned> X86TargetLowering::
11377 getRegClassForInlineAsmConstraint(const std::string &Constraint,
11378                                   EVT VT) const {
11379   if (Constraint.size() == 1) {
11380     // FIXME: not handling fp-stack yet!
11381     switch (Constraint[0]) {      // GCC X86 Constraint Letters
11382     default: break;  // Unknown constraint letter
11383     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
11384       if (Subtarget->is64Bit()) {
11385         if (VT == MVT::i32)
11386           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
11387                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
11388                                        X86::R10D,X86::R11D,X86::R12D,
11389                                        X86::R13D,X86::R14D,X86::R15D,
11390                                        X86::EBP, X86::ESP, 0);
11391         else if (VT == MVT::i16)
11392           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
11393                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
11394                                        X86::R10W,X86::R11W,X86::R12W,
11395                                        X86::R13W,X86::R14W,X86::R15W,
11396                                        X86::BP,  X86::SP, 0);
11397         else if (VT == MVT::i8)
11398           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
11399                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
11400                                        X86::R10B,X86::R11B,X86::R12B,
11401                                        X86::R13B,X86::R14B,X86::R15B,
11402                                        X86::BPL, X86::SPL, 0);
11403
11404         else if (VT == MVT::i64)
11405           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
11406                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
11407                                        X86::R10, X86::R11, X86::R12,
11408                                        X86::R13, X86::R14, X86::R15,
11409                                        X86::RBP, X86::RSP, 0);
11410
11411         break;
11412       }
11413       // 32-bit fallthrough
11414     case 'Q':   // Q_REGS
11415       if (VT == MVT::i32)
11416         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
11417       else if (VT == MVT::i16)
11418         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
11419       else if (VT == MVT::i8)
11420         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
11421       else if (VT == MVT::i64)
11422         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
11423       break;
11424     }
11425   }
11426
11427   return std::vector<unsigned>();
11428 }
11429
11430 std::pair<unsigned, const TargetRegisterClass*>
11431 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
11432                                                 EVT VT) const {
11433   // First, see if this is a constraint that directly corresponds to an LLVM
11434   // register class.
11435   if (Constraint.size() == 1) {
11436     // GCC Constraint Letters
11437     switch (Constraint[0]) {
11438     default: break;
11439     case 'r':   // GENERAL_REGS
11440     case 'l':   // INDEX_REGS
11441       if (VT == MVT::i8)
11442         return std::make_pair(0U, X86::GR8RegisterClass);
11443       if (VT == MVT::i16)
11444         return std::make_pair(0U, X86::GR16RegisterClass);
11445       if (VT == MVT::i32 || !Subtarget->is64Bit())
11446         return std::make_pair(0U, X86::GR32RegisterClass);
11447       return std::make_pair(0U, X86::GR64RegisterClass);
11448     case 'R':   // LEGACY_REGS
11449       if (VT == MVT::i8)
11450         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11451       if (VT == MVT::i16)
11452         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11453       if (VT == MVT::i32 || !Subtarget->is64Bit())
11454         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11455       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11456     case 'f':  // FP Stack registers.
11457       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11458       // value to the correct fpstack register class.
11459       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11460         return std::make_pair(0U, X86::RFP32RegisterClass);
11461       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11462         return std::make_pair(0U, X86::RFP64RegisterClass);
11463       return std::make_pair(0U, X86::RFP80RegisterClass);
11464     case 'y':   // MMX_REGS if MMX allowed.
11465       if (!Subtarget->hasMMX()) break;
11466       return std::make_pair(0U, X86::VR64RegisterClass);
11467     case 'Y':   // SSE_REGS if SSE2 allowed
11468       if (!Subtarget->hasSSE2()) break;
11469       // FALL THROUGH.
11470     case 'x':   // SSE_REGS if SSE1 allowed
11471       if (!Subtarget->hasSSE1()) break;
11472
11473       switch (VT.getSimpleVT().SimpleTy) {
11474       default: break;
11475       // Scalar SSE types.
11476       case MVT::f32:
11477       case MVT::i32:
11478         return std::make_pair(0U, X86::FR32RegisterClass);
11479       case MVT::f64:
11480       case MVT::i64:
11481         return std::make_pair(0U, X86::FR64RegisterClass);
11482       // Vector types.
11483       case MVT::v16i8:
11484       case MVT::v8i16:
11485       case MVT::v4i32:
11486       case MVT::v2i64:
11487       case MVT::v4f32:
11488       case MVT::v2f64:
11489         return std::make_pair(0U, X86::VR128RegisterClass);
11490       }
11491       break;
11492     }
11493   }
11494
11495   // Use the default implementation in TargetLowering to convert the register
11496   // constraint into a member of a register class.
11497   std::pair<unsigned, const TargetRegisterClass*> Res;
11498   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11499
11500   // Not found as a standard register?
11501   if (Res.second == 0) {
11502     // Map st(0) -> st(7) -> ST0
11503     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11504         tolower(Constraint[1]) == 's' &&
11505         tolower(Constraint[2]) == 't' &&
11506         Constraint[3] == '(' &&
11507         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11508         Constraint[5] == ')' &&
11509         Constraint[6] == '}') {
11510
11511       Res.first = X86::ST0+Constraint[4]-'0';
11512       Res.second = X86::RFP80RegisterClass;
11513       return Res;
11514     }
11515
11516     // GCC allows "st(0)" to be called just plain "st".
11517     if (StringRef("{st}").equals_lower(Constraint)) {
11518       Res.first = X86::ST0;
11519       Res.second = X86::RFP80RegisterClass;
11520       return Res;
11521     }
11522
11523     // flags -> EFLAGS
11524     if (StringRef("{flags}").equals_lower(Constraint)) {
11525       Res.first = X86::EFLAGS;
11526       Res.second = X86::CCRRegisterClass;
11527       return Res;
11528     }
11529
11530     // 'A' means EAX + EDX.
11531     if (Constraint == "A") {
11532       Res.first = X86::EAX;
11533       Res.second = X86::GR32_ADRegisterClass;
11534       return Res;
11535     }
11536     return Res;
11537   }
11538
11539   // Otherwise, check to see if this is a register class of the wrong value
11540   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11541   // turn into {ax},{dx}.
11542   if (Res.second->hasType(VT))
11543     return Res;   // Correct type already, nothing to do.
11544
11545   // All of the single-register GCC register classes map their values onto
11546   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11547   // really want an 8-bit or 32-bit register, map to the appropriate register
11548   // class and return the appropriate register.
11549   if (Res.second == X86::GR16RegisterClass) {
11550     if (VT == MVT::i8) {
11551       unsigned DestReg = 0;
11552       switch (Res.first) {
11553       default: break;
11554       case X86::AX: DestReg = X86::AL; break;
11555       case X86::DX: DestReg = X86::DL; break;
11556       case X86::CX: DestReg = X86::CL; break;
11557       case X86::BX: DestReg = X86::BL; break;
11558       }
11559       if (DestReg) {
11560         Res.first = DestReg;
11561         Res.second = X86::GR8RegisterClass;
11562       }
11563     } else if (VT == MVT::i32) {
11564       unsigned DestReg = 0;
11565       switch (Res.first) {
11566       default: break;
11567       case X86::AX: DestReg = X86::EAX; break;
11568       case X86::DX: DestReg = X86::EDX; break;
11569       case X86::CX: DestReg = X86::ECX; break;
11570       case X86::BX: DestReg = X86::EBX; break;
11571       case X86::SI: DestReg = X86::ESI; break;
11572       case X86::DI: DestReg = X86::EDI; break;
11573       case X86::BP: DestReg = X86::EBP; break;
11574       case X86::SP: DestReg = X86::ESP; break;
11575       }
11576       if (DestReg) {
11577         Res.first = DestReg;
11578         Res.second = X86::GR32RegisterClass;
11579       }
11580     } else if (VT == MVT::i64) {
11581       unsigned DestReg = 0;
11582       switch (Res.first) {
11583       default: break;
11584       case X86::AX: DestReg = X86::RAX; break;
11585       case X86::DX: DestReg = X86::RDX; break;
11586       case X86::CX: DestReg = X86::RCX; break;
11587       case X86::BX: DestReg = X86::RBX; break;
11588       case X86::SI: DestReg = X86::RSI; break;
11589       case X86::DI: DestReg = X86::RDI; break;
11590       case X86::BP: DestReg = X86::RBP; break;
11591       case X86::SP: DestReg = X86::RSP; break;
11592       }
11593       if (DestReg) {
11594         Res.first = DestReg;
11595         Res.second = X86::GR64RegisterClass;
11596       }
11597     }
11598   } else if (Res.second == X86::FR32RegisterClass ||
11599              Res.second == X86::FR64RegisterClass ||
11600              Res.second == X86::VR128RegisterClass) {
11601     // Handle references to XMM physical registers that got mapped into the
11602     // wrong class.  This can happen with constraints like {xmm0} where the
11603     // target independent register mapper will just pick the first match it can
11604     // find, ignoring the required type.
11605     if (VT == MVT::f32)
11606       Res.second = X86::FR32RegisterClass;
11607     else if (VT == MVT::f64)
11608       Res.second = X86::FR64RegisterClass;
11609     else if (X86::VR128RegisterClass->hasType(VT))
11610       Res.second = X86::VR128RegisterClass;
11611   }
11612
11613   return Res;
11614 }