lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/GlobalAlias.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/BitVector.h"
  27 #include "llvm/ADT/VectorExtras.h"
  28 #include "llvm/CodeGen/MachineFrameInfo.h"
  29 #include "llvm/CodeGen/MachineFunction.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/PseudoSourceValue.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/SmallSet.h"
  39 #include "llvm/ADT/StringExtras.h"
  40 #include "llvm/Support/CommandLine.h"
  41 #include "llvm/Support/raw_ostream.h"
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  46
  47 // Forward declarations.
  48 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
  49                        SDValue V2);
  50
  51 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  52   : TargetLowering(TM) {
  53   Subtarget = &TM.getSubtarget<X86Subtarget>();
  54   X86ScalarSSEf64 = Subtarget->hasSSE2();
  55   X86ScalarSSEf32 = Subtarget->hasSSE1();
  56   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  57
  58   RegInfo = TM.getRegisterInfo();
  59   TD = getTargetData();
  60
  61   // Set up the TargetLowering object.
  62
  63   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  64   setShiftAmountType(MVT::i8);
  65   setBooleanContents(ZeroOrOneBooleanContent);
  66   setSchedulingPreference(SchedulingForRegPressure);
  67   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  68   setStackPointerRegisterToSaveRestore(X86StackPtr);
  69
  70   if (Subtarget->isTargetDarwin()) {
  71     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  72     setUseUnderscoreSetJmp(false);
  73     setUseUnderscoreLongJmp(false);
  74   } else if (Subtarget->isTargetMingw()) {
  75     // MS runtime is weird: it exports _setjmp, but longjmp!
  76     setUseUnderscoreSetJmp(true);
  77     setUseUnderscoreLongJmp(false);
  78   } else {
  79     setUseUnderscoreSetJmp(true);
  80     setUseUnderscoreLongJmp(true);
  81   }
  82
  83   // Set up the register classes.
  84   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  85   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  86   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  87   if (Subtarget->is64Bit())
  88     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  89
  90   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  91
  92   // We don't accept any truncstore of integer registers.
  93   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  94   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  95   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  96   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  97   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
  98   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
  99
 100   // SETOEQ and SETUNE require checking two conditions.
 101   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 102   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 103   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 104   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 105   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 106   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 107
 108   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 109   // operation.
 110   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 111   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 112   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 113
 114   if (Subtarget->is64Bit()) {
 115     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 116     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 117   } else if (!UseSoftFloat) {
 118     if (X86ScalarSSEf64) {
 119       // We have an impenetrably clever algorithm for ui64->double only.
 120       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 121     }
 122     // We have an algorithm for SSE2, and we turn this into a 64-bit
 123     // FILD for other targets.
 124     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 125   }
 126
 127   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 128   // this operation.
 129   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 130   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 131
 132   if (!UseSoftFloat) {
 133     // SSE has no i16 to fp conversion, only i32
 134     if (X86ScalarSSEf32) {
 135       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 136       // f32 and f64 cases are Legal, f80 case is not
 137       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 138     } else {
 139       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 140       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 141     }
 142   } else {
 143     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 144     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 145   }
 146
 147   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 148   // are Legal, f80 is custom lowered.
 149   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 150   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 151
 152   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 153   // this operation.
 154   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 155   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 156
 157   if (X86ScalarSSEf32) {
 158     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 159     // f32 and f64 cases are Legal, f80 case is not
 160     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 161   } else {
 162     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 163     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 164   }
 165
 166   // Handle FP_TO_UINT by promoting the destination to a larger signed
 167   // conversion.
 168   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 169   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 170   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 171
 172   if (Subtarget->is64Bit()) {
 173     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 174     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 175   } else if (!UseSoftFloat) {
 176     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 177       // Expand FP_TO_UINT into a select.
 178       // FIXME: We would like to use a Custom expander here eventually to do
 179       // the optimal thing for SSE vs. the default expansion in the legalizer.
 180       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 181     else
 182       // With SSE3 we can use fisttpll to convert to a signed i64; without
 183       // SSE, we're stuck with a fistpll.
 184       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 185   }
 186
 187   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 188   if (!X86ScalarSSEf64) {
 189     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 190     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 191   }
 192
 193   // Scalar integer divide and remainder are lowered to use operations that
 194   // produce two results, to match the available instructions. This exposes
 195   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 196   // into a single instruction.
 197   //
 198   // Scalar integer multiply-high is also lowered to use two-result
 199   // operations, to match the available instructions. However, plain multiply
 200   // (low) operations are left as Legal, as there are single-result
 201   // instructions for this in x86. Using the two-result multiply instructions
 202   // when both high and low results are needed must be arranged by dagcombine.
 203   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 204   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 205   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 206   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 207   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 208   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 209   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 210   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 211   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 212   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 213   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 214   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 215   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 216   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 217   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 218   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 219   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 220   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 221   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 222   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 223   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 224   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 225   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 226   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 227
 228   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 229   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 230   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 231   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 232   if (Subtarget->is64Bit())
 233     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 234   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 235   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 236   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 237   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 238   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 239   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 240   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 241   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 242
 243   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 244   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 245   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 246   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 247   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 248   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 249   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 250   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 251   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 252   if (Subtarget->is64Bit()) {
 253     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 254     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 255     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 256   }
 257
 258   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 259   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 260
 261   // These should be promoted to a larger select which is supported.
 262   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 263   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 264   // X86 wants to expand cmov itself.
 265   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 266   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 267   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 268   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 269   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 270   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 271   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 272   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 273   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 274   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 275   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 276   if (Subtarget->is64Bit()) {
 277     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 278     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 279   }
 280   // X86 ret instruction may pop stack.
 281   setOperationAction(ISD::RET             , MVT::Other, Custom);
 282   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 283
 284   // Darwin ABI issue.
 285   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 286   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 287   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 288   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 289   if (Subtarget->is64Bit())
 290     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 291   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 292   if (Subtarget->is64Bit()) {
 293     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 294     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 295     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 296     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 297   }
 298   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 299   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 300   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 301   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 302   if (Subtarget->is64Bit()) {
 303     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 304     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 305     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 306   }
 307
 308   if (Subtarget->hasSSE1())
 309     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 310
 311   if (!Subtarget->hasSSE2())
 312     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 313
 314   // Expand certain atomics
 315   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 316   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 317   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 318   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 319
 320   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 321   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 322   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 323   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 324
 325   if (!Subtarget->is64Bit()) {
 326     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 327     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 328     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 329     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 330     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 331     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 332     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 333   }
 334
 335   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 336   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 337   // FIXME - use subtarget debug flags
 338   if (!Subtarget->isTargetDarwin() &&
 339       !Subtarget->isTargetELF() &&
 340       !Subtarget->isTargetCygMing()) {
 341     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 342     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 343   }
 344
 345   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 346   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 347   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 348   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 349   if (Subtarget->is64Bit()) {
 350     setExceptionPointerRegister(X86::RAX);
 351     setExceptionSelectorRegister(X86::RDX);
 352   } else {
 353     setExceptionPointerRegister(X86::EAX);
 354     setExceptionSelectorRegister(X86::EDX);
 355   }
 356   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 357   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 358
 359   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 360
 361   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 362
 363   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 364   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 365   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 366   if (Subtarget->is64Bit()) {
 367     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 368     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 369   } else {
 370     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 371     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 372   }
 373
 374   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 375   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 376   if (Subtarget->is64Bit())
 377     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 378   if (Subtarget->isTargetCygMing())
 379     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 380   else
 381     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 382
 383   if (!UseSoftFloat && X86ScalarSSEf64) {
 384     // f32 and f64 use SSE.
 385     // Set up the FP register classes.
 386     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 387     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 388
 389     // Use ANDPD to simulate FABS.
 390     setOperationAction(ISD::FABS , MVT::f64, Custom);
 391     setOperationAction(ISD::FABS , MVT::f32, Custom);
 392
 393     // Use XORP to simulate FNEG.
 394     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 395     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 396
 397     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 398     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 399     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 400
 401     // We don't support sin/cos/fmod
 402     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 403     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 404     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 405     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 406
 407     // Expand FP immediates into loads from the stack, except for the special
 408     // cases we handle.
 409     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 410     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 411   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 412     // Use SSE for f32, x87 for f64.
 413     // Set up the FP register classes.
 414     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 415     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 416
 417     // Use ANDPS to simulate FABS.
 418     setOperationAction(ISD::FABS , MVT::f32, Custom);
 419
 420     // Use XORP to simulate FNEG.
 421     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 422
 423     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 424
 425     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 426     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 427     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 428
 429     // We don't support sin/cos/fmod
 430     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 431     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 432
 433     // Special cases we handle for FP constants.
 434     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 435     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 436     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 437     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 438     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 439
 440     if (!UnsafeFPMath) {
 441       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 442       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 443     }
 444   } else if (!UseSoftFloat) {
 445     // f32 and f64 in x87.
 446     // Set up the FP register classes.
 447     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 448     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 449
 450     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 451     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 452     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 453     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 454
 455     if (!UnsafeFPMath) {
 456       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 457       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 458     }
 459     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 460     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 461     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 462     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 463     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 464     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 465     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 466     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 467   }
 468
 469   // Long double always uses X87.
 470   if (!UseSoftFloat) {
 471     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 472     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 473     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 474     {
 475       bool ignored;
 476       APFloat TmpFlt(+0.0);
 477       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 478                      &ignored);
 479       addLegalFPImmediate(TmpFlt);  // FLD0
 480       TmpFlt.changeSign();
 481       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 482       APFloat TmpFlt2(+1.0);
 483       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 484                       &ignored);
 485       addLegalFPImmediate(TmpFlt2);  // FLD1
 486       TmpFlt2.changeSign();
 487       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 488     }
 489
 490     if (!UnsafeFPMath) {
 491       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 492       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 493     }
 494   }
 495
 496   // Always use a library call for pow.
 497   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 498   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 499   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 500
 501   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 502   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 503   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 504   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 505   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 506
 507   // First set operation action for all vector types to either promote
 508   // (for widening) or expand (for scalarization). Then we will selectively
 509   // turn on ones that can be effectively codegen'd.
 510   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 511        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 512     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 513     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 514     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 515     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 516     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 517     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 518     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 519     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 520     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 521     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 522     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 523     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 524     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 525     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 526     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 527     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 528     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 529     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 530     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 531     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 532     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 533     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 534     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 535     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 536     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 537     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 538     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 544     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 545     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 560   }
 561
 562   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 563   // with -msoft-float, disable use of MMX as well.
 564   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 565     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 566     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 567     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 568     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 569     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 570
 571     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 572     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 573     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 574     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 575
 576     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 577     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 578     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 579     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 580
 581     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 582     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 583
 584     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 585     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 586     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 587     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 588     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 589     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 590     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 591
 592     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 593     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 594     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 595     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 596     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 597     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 598     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 599
 600     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 601     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 602     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 603     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 604     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 605     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 606     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 607
 608     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 609     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 610     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 611     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 612     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 613     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 614     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 615     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 616     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 617
 618     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 619     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 620     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 621     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 622     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 623
 624     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 625     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 628
 629     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 630     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 631     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 632     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 633
 634     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 635
 636     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 637     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 638     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 639     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 640     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 641     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 642   }
 643
 644   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 645     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 646
 647     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 648     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 649     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 650     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 651     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 652     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 653     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 654     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 655     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 656     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 657     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 658     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 659   }
 660
 661   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 662     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 663
 664     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 665     // registers cannot be used even for integer operations.
 666     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 667     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 668     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 669     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 670
 671     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 672     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 673     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 674     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 675     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 676     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 677     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 678     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 679     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 680     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 681     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 682     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 683     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 684     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 685     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 686     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 687
 688     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 690     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 691     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 692
 693     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 694     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 695     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 696     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 697     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 698
 699     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 700     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 701       MVT VT = (MVT::SimpleValueType)i;
 702       // Do not attempt to custom lower non-power-of-2 vectors
 703       if (!isPowerOf2_32(VT.getVectorNumElements()))
 704         continue;
 705       // Do not attempt to custom lower non-128-bit vectors
 706       if (!VT.is128BitVector())
 707         continue;
 708       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 709       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 710       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 711     }
 712
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 714     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 715     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 716     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 717     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 718     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 719
 720     if (Subtarget->is64Bit()) {
 721       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 722       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 723     }
 724
 725     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 726     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 727       MVT VT = (MVT::SimpleValueType)i;
 728
 729       // Do not attempt to promote non-128-bit vectors
 730       if (!VT.is128BitVector()) {
 731         continue;
 732       }
 733       setOperationAction(ISD::AND,    VT, Promote);
 734       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 735       setOperationAction(ISD::OR,     VT, Promote);
 736       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 737       setOperationAction(ISD::XOR,    VT, Promote);
 738       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 739       setOperationAction(ISD::LOAD,   VT, Promote);
 740       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 741       setOperationAction(ISD::SELECT, VT, Promote);
 742       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 743     }
 744
 745     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 746
 747     // Custom lower v2i64 and v2f64 selects.
 748     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 749     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 750     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 751     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 752
 753     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 754     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 755     if (!DisableMMX && Subtarget->hasMMX()) {
 756       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 757       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 758     }
 759   }
 760
 761   if (Subtarget->hasSSE41()) {
 762     // FIXME: Do we need to handle scalar-to-vector here?
 763     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 764
 765     // i8 and i16 vectors are custom , because the source register and source
 766     // source memory operand types are not the same width.  f32 vectors are
 767     // custom since the immediate controlling the insert encodes additional
 768     // information.
 769     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 770     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 771     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 772     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 773
 774     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 776     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 777     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 778
 779     if (Subtarget->is64Bit()) {
 780       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 781       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 782     }
 783   }
 784
 785   if (Subtarget->hasSSE42()) {
 786     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 787   }
 788
 789   if (!UseSoftFloat && Subtarget->hasAVX()) {
 790     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 791     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 792     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 793     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 794
 795     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 796     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 797     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 798     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 799     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 800     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 801     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 802     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 803     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 804     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 805     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 806     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 807     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 808     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 809     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 810
 811     // Operations to consider commented out -v16i16 v32i8
 812     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 813     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 814     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 815     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 816     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 817     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 818     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 819     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 820     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 821     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 822     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 823     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 824     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 825     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 826
 827     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 828     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 829     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 830     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 831
 832     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 833     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 834     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 835     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 836     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 837
 838     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 839     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 840     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 841     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 843     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 844
 845 #if 0
 846     // Not sure we want to do this since there are no 256-bit integer
 847     // operations in AVX
 848
 849     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 850     // This includes 256-bit vectors
 851     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 852       MVT VT = (MVT::SimpleValueType)i;
 853
 854       // Do not attempt to custom lower non-power-of-2 vectors
 855       if (!isPowerOf2_32(VT.getVectorNumElements()))
 856         continue;
 857
 858       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 859       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 860       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 861     }
 862
 863     if (Subtarget->is64Bit()) {
 864       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 866     }
 867 #endif
 868
 869 #if 0
 870     // Not sure we want to do this since there are no 256-bit integer
 871     // operations in AVX
 872
 873     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 874     // Including 256-bit vectors
 875     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 876       MVT VT = (MVT::SimpleValueType)i;
 877
 878       if (!VT.is256BitVector()) {
 879         continue;
 880       }
 881       setOperationAction(ISD::AND,    VT, Promote);
 882       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 883       setOperationAction(ISD::OR,     VT, Promote);
 884       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 885       setOperationAction(ISD::XOR,    VT, Promote);
 886       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 887       setOperationAction(ISD::LOAD,   VT, Promote);
 888       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 889       setOperationAction(ISD::SELECT, VT, Promote);
 890       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 891     }
 892
 893     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 894 #endif
 895   }
 896
 897   // We want to custom lower some of our intrinsics.
 898   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 899
 900   // Add/Sub/Mul with overflow operations are custom lowered.
 901   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 902   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 903   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 904   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 905   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 906   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 907   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 908   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 909   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 910   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 911
 912   if (!Subtarget->is64Bit()) {
 913     // These libcalls are not available in 32-bit.
 914     setLibcallName(RTLIB::SHL_I128, 0);
 915     setLibcallName(RTLIB::SRL_I128, 0);
 916     setLibcallName(RTLIB::SRA_I128, 0);
 917   }
 918
 919   // We have target-specific dag combine patterns for the following nodes:
 920   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 921   setTargetDAGCombine(ISD::BUILD_VECTOR);
 922   setTargetDAGCombine(ISD::SELECT);
 923   setTargetDAGCombine(ISD::SHL);
 924   setTargetDAGCombine(ISD::SRA);
 925   setTargetDAGCombine(ISD::SRL);
 926   setTargetDAGCombine(ISD::STORE);
 927   setTargetDAGCombine(ISD::MEMBARRIER);
 928   if (Subtarget->is64Bit())
 929     setTargetDAGCombine(ISD::MUL);
 930
 931   computeRegisterProperties();
 932
 933   // FIXME: These should be based on subtarget info. Plus, the values should
 934   // be smaller when we are in optimizing for size mode.
 935   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 936   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 937   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 938   allowUnalignedMemoryAccesses = true; // x86 supports it!
 939   setPrefLoopAlignment(16);
 940   benefitFromCodePlacementOpt = true;
 941 }
 942
 943
 944 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 945   return MVT::i8;
 946 }
 947
 948
 949 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 950 /// the desired ByVal argument alignment.
 951 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 952   if (MaxAlign == 16)
 953     return;
 954   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 955     if (VTy->getBitWidth() == 128)
 956       MaxAlign = 16;
 957   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 958     unsigned EltAlign = 0;
 959     getMaxByValAlign(ATy->getElementType(), EltAlign);
 960     if (EltAlign > MaxAlign)
 961       MaxAlign = EltAlign;
 962   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 963     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 964       unsigned EltAlign = 0;
 965       getMaxByValAlign(STy->getElementType(i), EltAlign);
 966       if (EltAlign > MaxAlign)
 967         MaxAlign = EltAlign;
 968       if (MaxAlign == 16)
 969         break;
 970     }
 971   }
 972   return;
 973 }
 974
 975 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 976 /// function arguments in the caller parameter area. For X86, aggregates
 977 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 978 /// are at 4-byte boundaries.
 979 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 980   if (Subtarget->is64Bit()) {
 981     // Max of 8 and alignment of type.
 982     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 983     if (TyAlign > 8)
 984       return TyAlign;
 985     return 8;
 986   }
 987
 988   unsigned Align = 4;
 989   if (Subtarget->hasSSE1())
 990     getMaxByValAlign(Ty, Align);
 991   return Align;
 992 }
 993
 994 /// getOptimalMemOpType - Returns the target specific optimal type for load
 995 /// and store operations as a result of memset, memcpy, and memmove
 996 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 997 /// determining it.
 998 MVT
 999 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1000                                        bool isSrcConst, bool isSrcStr,
1001                                        SelectionDAG &DAG) const {
1002   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1003   // linux.  This is because the stack realignment code can't handle certain
1004   // cases like PR2962.  This should be removed when PR2962 is fixed.
1005   const Function *F = DAG.getMachineFunction().getFunction();
1006   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1007   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1008     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1009       return MVT::v4i32;
1010     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1011       return MVT::v4f32;
1012   }
1013   if (Subtarget->is64Bit() && Size >= 8)
1014     return MVT::i64;
1015   return MVT::i32;
1016 }
1017
1018 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1019 /// jumptable.
1020 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1021                                                       SelectionDAG &DAG) const {
1022   if (usesGlobalOffsetTable())
1023     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1024   if (!Subtarget->is64Bit())
1025     // This doesn't have DebugLoc associated with it, but is not really the
1026     // same as a Register.
1027     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1028                        getPointerTy());
1029   return Table;
1030 }
1031
1032 /// getFunctionAlignment - Return the Log2 alignment of this function.
1033 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1034   return F->hasFnAttr(Attribute::OptimizeForSize) ? 1 : 4;
1035 }
1036
1037 //===----------------------------------------------------------------------===//
1038 //               Return Value Calling Convention Implementation
1039 //===----------------------------------------------------------------------===//
1040
1041 #include "X86GenCallingConv.inc"
1042
1043 /// LowerRET - Lower an ISD::RET node.
1044 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
1045   DebugLoc dl = Op.getDebugLoc();
1046   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
1047
1048   SmallVector<CCValAssign, 16> RVLocs;
1049   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1050   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1051   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
1052   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
1053
1054   // If this is the first return lowered for this function, add the regs to the
1055   // liveout set for the function.
1056   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1057     for (unsigned i = 0; i != RVLocs.size(); ++i)
1058       if (RVLocs[i].isRegLoc())
1059         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1060   }
1061   SDValue Chain = Op.getOperand(0);
1062
1063   // Handle tail call return.
1064   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
1065   if (Chain.getOpcode() == X86ISD::TAILCALL) {
1066     SDValue TailCall = Chain;
1067     SDValue TargetAddress = TailCall.getOperand(1);
1068     SDValue StackAdjustment = TailCall.getOperand(2);
1069     assert(((TargetAddress.getOpcode() == ISD::Register &&
1070                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
1071                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R11)) ||
1072               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
1073               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
1074              "Expecting an global address, external symbol, or register");
1075     assert(StackAdjustment.getOpcode() == ISD::Constant &&
1076            "Expecting a const value");
1077
1078     SmallVector<SDValue,8> Operands;
1079     Operands.push_back(Chain.getOperand(0));
1080     Operands.push_back(TargetAddress);
1081     Operands.push_back(StackAdjustment);
1082     // Copy registers used by the call. Last operand is a flag so it is not
1083     // copied.
1084     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
1085       Operands.push_back(Chain.getOperand(i));
1086     }
1087     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
1088                        Operands.size());
1089   }
1090
1091   // Regular return.
1092   SDValue Flag;
1093
1094   SmallVector<SDValue, 6> RetOps;
1095   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1096   // Operand #1 = Bytes To Pop
1097   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
1098
1099   // Copy the result values into the output registers.
1100   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1101     CCValAssign &VA = RVLocs[i];
1102     assert(VA.isRegLoc() && "Can only return in registers!");
1103     SDValue ValToCopy = Op.getOperand(i*2+1);
1104
1105     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1106     // the RET instruction and handled by the FP Stackifier.
1107     if (VA.getLocReg() == X86::ST0 ||
1108         VA.getLocReg() == X86::ST1) {
1109       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1110       // change the value to the FP stack register class.
1111       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1112         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1113       RetOps.push_back(ValToCopy);
1114       // Don't emit a copytoreg.
1115       continue;
1116     }
1117
1118     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1119     // which is returned in RAX / RDX.
1120     if (Subtarget->is64Bit()) {
1121       MVT ValVT = ValToCopy.getValueType();
1122       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1123         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1124         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1125           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1126       }
1127     }
1128
1129     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1130     Flag = Chain.getValue(1);
1131   }
1132
1133   // The x86-64 ABI for returning structs by value requires that we copy
1134   // the sret argument into %rax for the return. We saved the argument into
1135   // a virtual register in the entry block, so now we copy the value out
1136   // and into %rax.
1137   if (Subtarget->is64Bit() &&
1138       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1139     MachineFunction &MF = DAG.getMachineFunction();
1140     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1141     unsigned Reg = FuncInfo->getSRetReturnReg();
1142     if (!Reg) {
1143       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1144       FuncInfo->setSRetReturnReg(Reg);
1145     }
1146     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1147
1148     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1149     Flag = Chain.getValue(1);
1150   }
1151
1152   RetOps[0] = Chain;  // Update chain.
1153
1154   // Add the flag if we have it.
1155   if (Flag.getNode())
1156     RetOps.push_back(Flag);
1157
1158   return DAG.getNode(X86ISD::RET_FLAG, dl,
1159                      MVT::Other, &RetOps[0], RetOps.size());
1160 }
1161
1162
1163 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1164 /// appropriate copies out of appropriate physical registers.  This assumes that
1165 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1166 /// being lowered.  The returns a SDNode with the same number of values as the
1167 /// ISD::CALL.
1168 SDNode *X86TargetLowering::
1169 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1170                 unsigned CallingConv, SelectionDAG &DAG) {
1171
1172   DebugLoc dl = TheCall->getDebugLoc();
1173   // Assign locations to each value returned by this call.
1174   SmallVector<CCValAssign, 16> RVLocs;
1175   bool isVarArg = TheCall->isVarArg();
1176   bool Is64Bit = Subtarget->is64Bit();
1177   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
1178   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1179
1180   SmallVector<SDValue, 8> ResultVals;
1181
1182   // Copy all of the result registers out of their specified physreg.
1183   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1184     CCValAssign &VA = RVLocs[i];
1185     MVT CopyVT = VA.getValVT();
1186
1187     // If this is x86-64, and we disabled SSE, we can't return FP values
1188     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1189         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1190       llvm_report_error("SSE register return with SSE disabled");
1191     }
1192
1193     // If this is a call to a function that returns an fp value on the floating
1194     // point stack, but where we prefer to use the value in xmm registers, copy
1195     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1196     if ((VA.getLocReg() == X86::ST0 ||
1197          VA.getLocReg() == X86::ST1) &&
1198         isScalarFPTypeInSSEReg(VA.getValVT())) {
1199       CopyVT = MVT::f80;
1200     }
1201
1202     SDValue Val;
1203     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1204       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1205       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1206         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1207                                    MVT::v2i64, InFlag).getValue(1);
1208         Val = Chain.getValue(0);
1209         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1210                           Val, DAG.getConstant(0, MVT::i64));
1211       } else {
1212         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1213                                    MVT::i64, InFlag).getValue(1);
1214         Val = Chain.getValue(0);
1215       }
1216       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1217     } else {
1218       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1219                                  CopyVT, InFlag).getValue(1);
1220       Val = Chain.getValue(0);
1221     }
1222     InFlag = Chain.getValue(2);
1223
1224     if (CopyVT != VA.getValVT()) {
1225       // Round the F80 the right size, which also moves to the appropriate xmm
1226       // register.
1227       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1228                         // This truncation won't change the value.
1229                         DAG.getIntPtrConstant(1));
1230     }
1231
1232     ResultVals.push_back(Val);
1233   }
1234
1235   // Merge everything together with a MERGE_VALUES node.
1236   ResultVals.push_back(Chain);
1237   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1238                      &ResultVals[0], ResultVals.size()).getNode();
1239 }
1240
1241
1242 //===----------------------------------------------------------------------===//
1243 //                C & StdCall & Fast Calling Convention implementation
1244 //===----------------------------------------------------------------------===//
1245 //  StdCall calling convention seems to be standard for many Windows' API
1246 //  routines and around. It differs from C calling convention just a little:
1247 //  callee should clean up the stack, not caller. Symbols should be also
1248 //  decorated in some fancy way :) It doesn't support any vector arguments.
1249 //  For info on fast calling convention see Fast Calling Convention (tail call)
1250 //  implementation LowerX86_32FastCCCallTo.
1251
1252 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1253 /// semantics.
1254 static bool CallIsStructReturn(CallSDNode *TheCall) {
1255   unsigned NumOps = TheCall->getNumArgs();
1256   if (!NumOps)
1257     return false;
1258
1259   return TheCall->getArgFlags(0).isSRet();
1260 }
1261
1262 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1263 /// return semantics.
1264 static bool ArgsAreStructReturn(SDValue Op) {
1265   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1266   if (!NumArgs)
1267     return false;
1268
1269   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1270 }
1271
1272 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1273 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1274 /// calls.
1275 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1276   if (IsVarArg)
1277     return false;
1278
1279   switch (CallingConv) {
1280   default:
1281     return false;
1282   case CallingConv::X86_StdCall:
1283     return !Subtarget->is64Bit();
1284   case CallingConv::X86_FastCall:
1285     return !Subtarget->is64Bit();
1286   case CallingConv::Fast:
1287     return PerformTailCallOpt;
1288   }
1289 }
1290
1291 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1292 /// given CallingConvention value.
1293 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1294   if (Subtarget->is64Bit()) {
1295     if (Subtarget->isTargetWin64())
1296       return CC_X86_Win64_C;
1297     else
1298       return CC_X86_64_C;
1299   }
1300
1301   if (CC == CallingConv::X86_FastCall)
1302     return CC_X86_32_FastCall;
1303   else if (CC == CallingConv::Fast)
1304     return CC_X86_32_FastCC;
1305   else
1306     return CC_X86_32_C;
1307 }
1308
1309 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1310 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1311 NameDecorationStyle
1312 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1313   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1314   if (CC == CallingConv::X86_FastCall)
1315     return FastCall;
1316   else if (CC == CallingConv::X86_StdCall)
1317     return StdCall;
1318   return None;
1319 }
1320
1321
1322 /// isUsingGOT - Return true if the target uses a GOT for PIC, and if we're in
1323 /// PIC mode.
1324 static bool isUsingGOT(const TargetMachine &TM) {
1325   const X86Subtarget &Subtarget = TM.getSubtarget<X86Subtarget>();
1326   return TM.getRelocationModel() == Reloc::PIC_ &&
1327          Subtarget.isPICStyleGOT();
1328 }
1329
1330 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1331 /// by "Src" to address "Dst" with size and alignment information specified by
1332 /// the specific parameter attribute. The copy will be passed as a byval
1333 /// function parameter.
1334 static SDValue
1335 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1336                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1337                           DebugLoc dl) {
1338   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1339   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1340                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1341 }
1342
1343 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1344                                               const CCValAssign &VA,
1345                                               MachineFrameInfo *MFI,
1346                                               unsigned CC,
1347                                               SDValue Root, unsigned i) {
1348   // Create the nodes corresponding to a load from this parameter slot.
1349   ISD::ArgFlagsTy Flags =
1350     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1351   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1352   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1353
1354   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1355   // changed with more analysis.
1356   // In case of tail call optimization mark all arguments mutable. Since they
1357   // could be overwritten by lowering of arguments in case of a tail call.
1358   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1359                                   VA.getLocMemOffset(), isImmutable);
1360   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1361   if (Flags.isByVal())
1362     return FIN;
1363   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1364                      PseudoSourceValue::getFixedStack(FI), 0);
1365 }
1366
1367 SDValue
1368 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1369   MachineFunction &MF = DAG.getMachineFunction();
1370   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1371   DebugLoc dl = Op.getDebugLoc();
1372
1373   const Function* Fn = MF.getFunction();
1374   if (Fn->hasExternalLinkage() &&
1375       Subtarget->isTargetCygMing() &&
1376       Fn->getName() == "main")
1377     FuncInfo->setForceFramePointer(true);
1378
1379   // Decorate the function name.
1380   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1381
1382   MachineFrameInfo *MFI = MF.getFrameInfo();
1383   SDValue Root = Op.getOperand(0);
1384   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1385   unsigned CC = MF.getFunction()->getCallingConv();
1386   bool Is64Bit = Subtarget->is64Bit();
1387   bool IsWin64 = Subtarget->isTargetWin64();
1388
1389   assert(!(isVarArg && CC == CallingConv::Fast) &&
1390          "Var args not supported with calling convention fastcc");
1391
1392   // Assign locations to all of the incoming arguments.
1393   SmallVector<CCValAssign, 16> ArgLocs;
1394   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1395   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1396
1397   SmallVector<SDValue, 8> ArgValues;
1398   unsigned LastVal = ~0U;
1399   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1400     CCValAssign &VA = ArgLocs[i];
1401     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1402     // places.
1403     assert(VA.getValNo() != LastVal &&
1404            "Don't support value assigned to multiple locs yet");
1405     LastVal = VA.getValNo();
1406
1407     if (VA.isRegLoc()) {
1408       MVT RegVT = VA.getLocVT();
1409       TargetRegisterClass *RC = NULL;
1410       if (RegVT == MVT::i32)
1411         RC = X86::GR32RegisterClass;
1412       else if (Is64Bit && RegVT == MVT::i64)
1413         RC = X86::GR64RegisterClass;
1414       else if (RegVT == MVT::f32)
1415         RC = X86::FR32RegisterClass;
1416       else if (RegVT == MVT::f64)
1417         RC = X86::FR64RegisterClass;
1418       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1419         RC = X86::VR128RegisterClass;
1420       else if (RegVT.isVector()) {
1421         assert(RegVT.getSizeInBits() == 64);
1422         if (!Is64Bit)
1423           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1424         else {
1425           // Darwin calling convention passes MMX values in either GPRs or
1426           // XMMs in x86-64. Other targets pass them in memory.
1427           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1428             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1429             RegVT = MVT::v2i64;
1430           } else {
1431             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1432             RegVT = MVT::i64;
1433           }
1434         }
1435       } else {
1436         assert(0 && "Unknown argument type!");
1437       }
1438
1439       unsigned Reg = DAG.getMachineFunction().addLiveIn(VA.getLocReg(), RC);
1440       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1441
1442       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1443       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1444       // right size.
1445       if (VA.getLocInfo() == CCValAssign::SExt)
1446         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1447                                DAG.getValueType(VA.getValVT()));
1448       else if (VA.getLocInfo() == CCValAssign::ZExt)
1449         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1450                                DAG.getValueType(VA.getValVT()));
1451
1452       if (VA.getLocInfo() != CCValAssign::Full)
1453         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1454
1455       // Handle MMX values passed in GPRs.
1456       if (Is64Bit && RegVT != VA.getLocVT()) {
1457         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1458           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1459         else if (RC == X86::VR128RegisterClass) {
1460           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1461                                  ArgValue, DAG.getConstant(0, MVT::i64));
1462           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1463         }
1464       }
1465
1466       ArgValues.push_back(ArgValue);
1467     } else {
1468       assert(VA.isMemLoc());
1469       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1470     }
1471   }
1472
1473   // The x86-64 ABI for returning structs by value requires that we copy
1474   // the sret argument into %rax for the return. Save the argument into
1475   // a virtual register so that we can access it from the return points.
1476   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1477     MachineFunction &MF = DAG.getMachineFunction();
1478     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1479     unsigned Reg = FuncInfo->getSRetReturnReg();
1480     if (!Reg) {
1481       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1482       FuncInfo->setSRetReturnReg(Reg);
1483     }
1484     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1485     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1486   }
1487
1488   unsigned StackSize = CCInfo.getNextStackOffset();
1489   // align stack specially for tail calls
1490   if (PerformTailCallOpt && CC == CallingConv::Fast)
1491     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1492
1493   // If the function takes variable number of arguments, make a frame index for
1494   // the start of the first vararg value... for expansion of llvm.va_start.
1495   if (isVarArg) {
1496     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1497       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1498     }
1499     if (Is64Bit) {
1500       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1501
1502       // FIXME: We should really autogenerate these arrays
1503       static const unsigned GPR64ArgRegsWin64[] = {
1504         X86::RCX, X86::RDX, X86::R8,  X86::R9
1505       };
1506       static const unsigned XMMArgRegsWin64[] = {
1507         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1508       };
1509       static const unsigned GPR64ArgRegs64Bit[] = {
1510         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1511       };
1512       static const unsigned XMMArgRegs64Bit[] = {
1513         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1514         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1515       };
1516       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1517
1518       if (IsWin64) {
1519         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1520         GPR64ArgRegs = GPR64ArgRegsWin64;
1521         XMMArgRegs = XMMArgRegsWin64;
1522       } else {
1523         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1524         GPR64ArgRegs = GPR64ArgRegs64Bit;
1525         XMMArgRegs = XMMArgRegs64Bit;
1526       }
1527       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1528                                                        TotalNumIntRegs);
1529       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1530                                                        TotalNumXMMRegs);
1531
1532       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1533       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1534              "SSE register cannot be used when SSE is disabled!");
1535       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1536              "SSE register cannot be used when SSE is disabled!");
1537       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1538         // Kernel mode asks for SSE to be disabled, so don't push them
1539         // on the stack.
1540         TotalNumXMMRegs = 0;
1541
1542       // For X86-64, if there are vararg parameters that are passed via
1543       // registers, then we must store them to their spots on the stack so they
1544       // may be loaded by deferencing the result of va_next.
1545       VarArgsGPOffset = NumIntRegs * 8;
1546       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1547       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1548                                                  TotalNumXMMRegs * 16, 16);
1549
1550       // Store the integer parameter registers.
1551       SmallVector<SDValue, 8> MemOps;
1552       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1553       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1554                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1555       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1556         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1557                                      X86::GR64RegisterClass);
1558         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1559         SDValue Store =
1560           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1561                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1562         MemOps.push_back(Store);
1563         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1564                           DAG.getIntPtrConstant(8));
1565       }
1566
1567       // Now store the XMM (fp + vector) parameter registers.
1568       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1569                         DAG.getIntPtrConstant(VarArgsFPOffset));
1570       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1571         unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1572                                      X86::VR128RegisterClass);
1573         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1574         SDValue Store =
1575           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1576                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1577         MemOps.push_back(Store);
1578         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1579                           DAG.getIntPtrConstant(16));
1580       }
1581       if (!MemOps.empty())
1582           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1583                              &MemOps[0], MemOps.size());
1584     }
1585   }
1586
1587   ArgValues.push_back(Root);
1588
1589   // Some CCs need callee pop.
1590   if (IsCalleePop(isVarArg, CC)) {
1591     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1592     BytesCallerReserves = 0;
1593   } else {
1594     BytesToPopOnReturn  = 0; // Callee pops nothing.
1595     // If this is an sret function, the return should pop the hidden pointer.
1596     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1597       BytesToPopOnReturn = 4;
1598     BytesCallerReserves = StackSize;
1599   }
1600
1601   if (!Is64Bit) {
1602     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1603     if (CC == CallingConv::X86_FastCall)
1604       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1605   }
1606
1607   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1608
1609   // Return the new list of results.
1610   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1611                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1612 }
1613
1614 SDValue
1615 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1616                                     const SDValue &StackPtr,
1617                                     const CCValAssign &VA,
1618                                     SDValue Chain,
1619                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1620   DebugLoc dl = TheCall->getDebugLoc();
1621   unsigned LocMemOffset = VA.getLocMemOffset();
1622   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1623   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1624   if (Flags.isByVal()) {
1625     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1626   }
1627   return DAG.getStore(Chain, dl, Arg, PtrOff,
1628                       PseudoSourceValue::getStack(), LocMemOffset);
1629 }
1630
1631 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1632 /// optimization is performed and it is required.
1633 SDValue
1634 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1635                                            SDValue &OutRetAddr,
1636                                            SDValue Chain,
1637                                            bool IsTailCall,
1638                                            bool Is64Bit,
1639                                            int FPDiff,
1640                                            DebugLoc dl) {
1641   if (!IsTailCall || FPDiff==0) return Chain;
1642
1643   // Adjust the Return address stack slot.
1644   MVT VT = getPointerTy();
1645   OutRetAddr = getReturnAddressFrameIndex(DAG);
1646
1647   // Load the "old" Return address.
1648   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1649   return SDValue(OutRetAddr.getNode(), 1);
1650 }
1651
1652 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1653 /// optimization is performed and it is required (FPDiff!=0).
1654 static SDValue
1655 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1656                          SDValue Chain, SDValue RetAddrFrIdx,
1657                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1658   // Store the return address to the appropriate stack slot.
1659   if (!FPDiff) return Chain;
1660   // Calculate the new stack slot for the return address.
1661   int SlotSize = Is64Bit ? 8 : 4;
1662   int NewReturnAddrFI =
1663     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1664   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1665   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1666   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1667                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1668   return Chain;
1669 }
1670
1671 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1672   MachineFunction &MF = DAG.getMachineFunction();
1673   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1674   SDValue Chain       = TheCall->getChain();
1675   unsigned CC         = TheCall->getCallingConv();
1676   bool isVarArg       = TheCall->isVarArg();
1677   bool IsTailCall     = TheCall->isTailCall() &&
1678                         CC == CallingConv::Fast && PerformTailCallOpt;
1679   SDValue Callee      = TheCall->getCallee();
1680   bool Is64Bit        = Subtarget->is64Bit();
1681   bool IsStructRet    = CallIsStructReturn(TheCall);
1682   DebugLoc dl         = TheCall->getDebugLoc();
1683
1684   assert(!(isVarArg && CC == CallingConv::Fast) &&
1685          "Var args not supported with calling convention fastcc");
1686
1687   // Analyze operands of the call, assigning locations to each operand.
1688   SmallVector<CCValAssign, 16> ArgLocs;
1689   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1690   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1691
1692   // Get a count of how many bytes are to be pushed on the stack.
1693   unsigned NumBytes = CCInfo.getNextStackOffset();
1694   if (PerformTailCallOpt && CC == CallingConv::Fast)
1695     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1696
1697   int FPDiff = 0;
1698   if (IsTailCall) {
1699     // Lower arguments at fp - stackoffset + fpdiff.
1700     unsigned NumBytesCallerPushed =
1701       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1702     FPDiff = NumBytesCallerPushed - NumBytes;
1703
1704     // Set the delta of movement of the returnaddr stackslot.
1705     // But only set if delta is greater than previous delta.
1706     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1707       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1708   }
1709
1710   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1711
1712   SDValue RetAddrFrIdx;
1713   // Load return adress for tail calls.
1714   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1715                                   FPDiff, dl);
1716
1717   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1718   SmallVector<SDValue, 8> MemOpChains;
1719   SDValue StackPtr;
1720
1721   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1722   // of tail call optimization arguments are handle later.
1723   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1724     CCValAssign &VA = ArgLocs[i];
1725     SDValue Arg = TheCall->getArg(i);
1726     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1727     bool isByVal = Flags.isByVal();
1728
1729     // Promote the value if needed.
1730     switch (VA.getLocInfo()) {
1731     default: assert(0 && "Unknown loc info!");
1732     case CCValAssign::Full: break;
1733     case CCValAssign::SExt:
1734       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1735       break;
1736     case CCValAssign::ZExt:
1737       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1738       break;
1739     case CCValAssign::AExt:
1740       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1741       break;
1742     }
1743
1744     if (VA.isRegLoc()) {
1745       if (Is64Bit) {
1746         MVT RegVT = VA.getLocVT();
1747         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1748           switch (VA.getLocReg()) {
1749           default:
1750             break;
1751           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1752           case X86::R8: {
1753             // Special case: passing MMX values in GPR registers.
1754             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1755             break;
1756           }
1757           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1758           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1759             // Special case: passing MMX values in XMM registers.
1760             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1761             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1762             Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1763             break;
1764           }
1765           }
1766       }
1767       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1768     } else {
1769       if (!IsTailCall || (IsTailCall && isByVal)) {
1770         assert(VA.isMemLoc());
1771         if (StackPtr.getNode() == 0)
1772           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1773
1774         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1775                                                Chain, Arg, Flags));
1776       }
1777     }
1778   }
1779
1780   if (!MemOpChains.empty())
1781     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1782                         &MemOpChains[0], MemOpChains.size());
1783
1784   // Build a sequence of copy-to-reg nodes chained together with token chain
1785   // and flag operands which copy the outgoing args into registers.
1786   SDValue InFlag;
1787   // Tail call byval lowering might overwrite argument registers so in case of
1788   // tail call optimization the copies to registers are lowered later.
1789   if (!IsTailCall)
1790     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1791       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1792                                RegsToPass[i].second, InFlag);
1793       InFlag = Chain.getValue(1);
1794     }
1795
1796
1797   if (isUsingGOT(getTargetMachine())) {
1798     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1799     // GOT pointer.
1800     if (!IsTailCall) {
1801       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1802                                DAG.getNode(X86ISD::GlobalBaseReg,
1803                                            DebugLoc::getUnknownLoc(),
1804                                            getPointerTy()),
1805                                InFlag);
1806       InFlag = Chain.getValue(1);
1807     } else {
1808       // If we are tail calling and generating PIC/GOT style code load the
1809       // address of the callee into ECX. The value in ecx is used as target of
1810       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1811       // for tail calls on PIC/GOT architectures. Normally we would just put the
1812       // address of GOT into ebx and then call target@PLT. But for tail calls
1813       // ebx would be restored (since ebx is callee saved) before jumping to the
1814       // target@PLT.
1815
1816       // Note: The actual moving to ECX is done further down.
1817       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1818       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1819           !G->getGlobal()->hasProtectedVisibility())
1820         Callee = LowerGlobalAddress(Callee, DAG);
1821       else if (isa<ExternalSymbolSDNode>(Callee))
1822         Callee = LowerExternalSymbol(Callee,DAG);
1823     }
1824   }
1825
1826   if (Is64Bit && isVarArg) {
1827     // From AMD64 ABI document:
1828     // For calls that may call functions that use varargs or stdargs
1829     // (prototype-less calls or calls to functions containing ellipsis (...) in
1830     // the declaration) %al is used as hidden argument to specify the number
1831     // of SSE registers used. The contents of %al do not need to match exactly
1832     // the number of registers, but must be an ubound on the number of SSE
1833     // registers used and is in the range 0 - 8 inclusive.
1834
1835     // FIXME: Verify this on Win64
1836     // Count the number of XMM registers allocated.
1837     static const unsigned XMMArgRegs[] = {
1838       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1839       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1840     };
1841     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1842     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1843            && "SSE registers cannot be used when SSE is disabled");
1844
1845     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1846                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1847     InFlag = Chain.getValue(1);
1848   }
1849
1850
1851   // For tail calls lower the arguments to the 'real' stack slot.
1852   if (IsTailCall) {
1853     SmallVector<SDValue, 8> MemOpChains2;
1854     SDValue FIN;
1855     int FI = 0;
1856     // Do not flag preceeding copytoreg stuff together with the following stuff.
1857     InFlag = SDValue();
1858     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1859       CCValAssign &VA = ArgLocs[i];
1860       if (!VA.isRegLoc()) {
1861         assert(VA.isMemLoc());
1862         SDValue Arg = TheCall->getArg(i);
1863         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1864         // Create frame index.
1865         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1866         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1867         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1868         FIN = DAG.getFrameIndex(FI, getPointerTy());
1869
1870         if (Flags.isByVal()) {
1871           // Copy relative to framepointer.
1872           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1873           if (StackPtr.getNode() == 0)
1874             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1875                                           getPointerTy());
1876           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1877
1878           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1879                                                            Flags, DAG, dl));
1880         } else {
1881           // Store relative to framepointer.
1882           MemOpChains2.push_back(
1883             DAG.getStore(Chain, dl, Arg, FIN,
1884                          PseudoSourceValue::getFixedStack(FI), 0));
1885         }
1886       }
1887     }
1888
1889     if (!MemOpChains2.empty())
1890       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1891                           &MemOpChains2[0], MemOpChains2.size());
1892
1893     // Copy arguments to their registers.
1894     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1895       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1896                                RegsToPass[i].second, InFlag);
1897       InFlag = Chain.getValue(1);
1898     }
1899     InFlag =SDValue();
1900
1901     // Store the return address to the appropriate stack slot.
1902     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1903                                      FPDiff, dl);
1904   }
1905
1906   // If the callee is a GlobalAddress node (quite common, every direct call is)
1907   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1908   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1909     // We should use extra load for direct calls to dllimported functions in
1910     // non-JIT mode.
1911     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1912                                         getTargetMachine(), true))
1913       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy(),
1914                                           G->getOffset());
1915   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1916     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1917   } else if (IsTailCall) {
1918     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1919
1920     Chain = DAG.getCopyToReg(Chain,  dl,
1921                              DAG.getRegister(Opc, getPointerTy()),
1922                              Callee,InFlag);
1923     Callee = DAG.getRegister(Opc, getPointerTy());
1924     // Add register as live out.
1925     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1926   }
1927
1928   // Returns a chain & a flag for retval copy to use.
1929   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1930   SmallVector<SDValue, 8> Ops;
1931
1932   if (IsTailCall) {
1933     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1934                            DAG.getIntPtrConstant(0, true), InFlag);
1935     InFlag = Chain.getValue(1);
1936
1937     // Returns a chain & a flag for retval copy to use.
1938     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1939     Ops.clear();
1940   }
1941
1942   Ops.push_back(Chain);
1943   Ops.push_back(Callee);
1944
1945   if (IsTailCall)
1946     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1947
1948   // Add argument registers to the end of the list so that they are known live
1949   // into the call.
1950   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1951     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1952                                   RegsToPass[i].second.getValueType()));
1953
1954   // Add an implicit use GOT pointer in EBX.
1955   if (!IsTailCall && isUsingGOT(getTargetMachine()))
1956     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1957
1958   // Add an implicit use of AL for x86 vararg functions.
1959   if (Is64Bit && isVarArg)
1960     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1961
1962   if (InFlag.getNode())
1963     Ops.push_back(InFlag);
1964
1965   if (IsTailCall) {
1966     assert(InFlag.getNode() &&
1967            "Flag must be set. Depend on flag being set in LowerRET");
1968     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
1969                         TheCall->getVTList(), &Ops[0], Ops.size());
1970
1971     return SDValue(Chain.getNode(), Op.getResNo());
1972   }
1973
1974   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
1975   InFlag = Chain.getValue(1);
1976
1977   // Create the CALLSEQ_END node.
1978   unsigned NumBytesForCalleeToPush;
1979   if (IsCalleePop(isVarArg, CC))
1980     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
1981   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
1982     // If this is is a call to a struct-return function, the callee
1983     // pops the hidden struct pointer, so we have to push it back.
1984     // This is common for Darwin/X86, Linux & Mingw32 targets.
1985     NumBytesForCalleeToPush = 4;
1986   else
1987     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
1988
1989   // Returns a flag for retval copy to use.
1990   Chain = DAG.getCALLSEQ_END(Chain,
1991                              DAG.getIntPtrConstant(NumBytes, true),
1992                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
1993                                                    true),
1994                              InFlag);
1995   InFlag = Chain.getValue(1);
1996
1997   // Handle result values, copying them out of physregs into vregs that we
1998   // return.
1999   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
2000                  Op.getResNo());
2001 }
2002
2003
2004 //===----------------------------------------------------------------------===//
2005 //                Fast Calling Convention (tail call) implementation
2006 //===----------------------------------------------------------------------===//
2007
2008 //  Like std call, callee cleans arguments, convention except that ECX is
2009 //  reserved for storing the tail called function address. Only 2 registers are
2010 //  free for argument passing (inreg). Tail call optimization is performed
2011 //  provided:
2012 //                * tailcallopt is enabled
2013 //                * caller/callee are fastcc
2014 //  On X86_64 architecture with GOT-style position independent code only local
2015 //  (within module) calls are supported at the moment.
2016 //  To keep the stack aligned according to platform abi the function
2017 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2018 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2019 //  If a tail called function callee has more arguments than the caller the
2020 //  caller needs to make sure that there is room to move the RETADDR to. This is
2021 //  achieved by reserving an area the size of the argument delta right after the
2022 //  original REtADDR, but before the saved framepointer or the spilled registers
2023 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2024 //  stack layout:
2025 //    arg1
2026 //    arg2
2027 //    RETADDR
2028 //    [ new RETADDR
2029 //      move area ]
2030 //    (possible EBP)
2031 //    ESI
2032 //    EDI
2033 //    local1 ..
2034
2035 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2036 /// for a 16 byte align requirement.
2037 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2038                                                         SelectionDAG& DAG) {
2039   MachineFunction &MF = DAG.getMachineFunction();
2040   const TargetMachine &TM = MF.getTarget();
2041   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2042   unsigned StackAlignment = TFI.getStackAlignment();
2043   uint64_t AlignMask = StackAlignment - 1;
2044   int64_t Offset = StackSize;
2045   uint64_t SlotSize = TD->getPointerSize();
2046   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2047     // Number smaller than 12 so just add the difference.
2048     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2049   } else {
2050     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2051     Offset = ((~AlignMask) & Offset) + StackAlignment +
2052       (StackAlignment-SlotSize);
2053   }
2054   return Offset;
2055 }
2056
2057 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
2058 /// following the call is a return. A function is eligible if caller/callee
2059 /// calling conventions match, currently only fastcc supports tail calls, and
2060 /// the function CALL is immediatly followed by a RET.
2061 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
2062                                                       SDValue Ret,
2063                                                       SelectionDAG& DAG) const {
2064   if (!PerformTailCallOpt)
2065     return false;
2066
2067   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
2068     MachineFunction &MF = DAG.getMachineFunction();
2069     unsigned CallerCC = MF.getFunction()->getCallingConv();
2070     unsigned CalleeCC= TheCall->getCallingConv();
2071     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2072       SDValue Callee = TheCall->getCallee();
2073       // On x86/32Bit PIC/GOT tail calls are supported.
2074       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
2075           !Subtarget->isPICStyleGOT() || !Subtarget->is64Bit())
2076         return true;
2077
2078       // Can only do local tail calls (in same module, hidden or protected) on
2079       // x86_64 PIC/GOT at the moment.
2080       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2081         return G->getGlobal()->hasHiddenVisibility()
2082             || G->getGlobal()->hasProtectedVisibility();
2083     }
2084   }
2085
2086   return false;
2087 }
2088
2089 FastISel *
2090 X86TargetLowering::createFastISel(MachineFunction &mf,
2091                                   MachineModuleInfo *mmo,
2092                                   DwarfWriter *dw,
2093                                   DenseMap<const Value *, unsigned> &vm,
2094                                   DenseMap<const BasicBlock *,
2095                                            MachineBasicBlock *> &bm,
2096                                   DenseMap<const AllocaInst *, int> &am
2097 #ifndef NDEBUG
2098                                   , SmallSet<Instruction*, 8> &cil
2099 #endif
2100                                   ) {
2101   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2102 #ifndef NDEBUG
2103                              , cil
2104 #endif
2105                              );
2106 }
2107
2108
2109 //===----------------------------------------------------------------------===//
2110 //                           Other Lowering Hooks
2111 //===----------------------------------------------------------------------===//
2112
2113
2114 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2115   MachineFunction &MF = DAG.getMachineFunction();
2116   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2117   int ReturnAddrIndex = FuncInfo->getRAIndex();
2118
2119   if (ReturnAddrIndex == 0) {
2120     // Set up a frame object for the return address.
2121     uint64_t SlotSize = TD->getPointerSize();
2122     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2123     FuncInfo->setRAIndex(ReturnAddrIndex);
2124   }
2125
2126   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2127 }
2128
2129
2130 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2131 /// specific condition code, returning the condition code and the LHS/RHS of the
2132 /// comparison to make.
2133 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2134                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2135   if (!isFP) {
2136     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2137       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2138         // X > -1   -> X == 0, jump !sign.
2139         RHS = DAG.getConstant(0, RHS.getValueType());
2140         return X86::COND_NS;
2141       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2142         // X < 0   -> X == 0, jump on sign.
2143         return X86::COND_S;
2144       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2145         // X < 1   -> X <= 0
2146         RHS = DAG.getConstant(0, RHS.getValueType());
2147         return X86::COND_LE;
2148       }
2149     }
2150
2151     switch (SetCCOpcode) {
2152     default: assert(0 && "Invalid integer condition!");
2153     case ISD::SETEQ:  return X86::COND_E;
2154     case ISD::SETGT:  return X86::COND_G;
2155     case ISD::SETGE:  return X86::COND_GE;
2156     case ISD::SETLT:  return X86::COND_L;
2157     case ISD::SETLE:  return X86::COND_LE;
2158     case ISD::SETNE:  return X86::COND_NE;
2159     case ISD::SETULT: return X86::COND_B;
2160     case ISD::SETUGT: return X86::COND_A;
2161     case ISD::SETULE: return X86::COND_BE;
2162     case ISD::SETUGE: return X86::COND_AE;
2163     }
2164   }
2165
2166   // First determine if it is required or is profitable to flip the operands.
2167
2168   // If LHS is a foldable load, but RHS is not, flip the condition.
2169   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2170       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2171     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2172     std::swap(LHS, RHS);
2173   }
2174
2175   switch (SetCCOpcode) {
2176   default: break;
2177   case ISD::SETOLT:
2178   case ISD::SETOLE:
2179   case ISD::SETUGT:
2180   case ISD::SETUGE:
2181     std::swap(LHS, RHS);
2182     break;
2183   }
2184
2185   // On a floating point condition, the flags are set as follows:
2186   // ZF  PF  CF   op
2187   //  0 | 0 | 0 | X > Y
2188   //  0 | 0 | 1 | X < Y
2189   //  1 | 0 | 0 | X == Y
2190   //  1 | 1 | 1 | unordered
2191   switch (SetCCOpcode) {
2192   default: assert(0 && "Condcode should be pre-legalized away");
2193   case ISD::SETUEQ:
2194   case ISD::SETEQ:   return X86::COND_E;
2195   case ISD::SETOLT:              // flipped
2196   case ISD::SETOGT:
2197   case ISD::SETGT:   return X86::COND_A;
2198   case ISD::SETOLE:              // flipped
2199   case ISD::SETOGE:
2200   case ISD::SETGE:   return X86::COND_AE;
2201   case ISD::SETUGT:              // flipped
2202   case ISD::SETULT:
2203   case ISD::SETLT:   return X86::COND_B;
2204   case ISD::SETUGE:              // flipped
2205   case ISD::SETULE:
2206   case ISD::SETLE:   return X86::COND_BE;
2207   case ISD::SETONE:
2208   case ISD::SETNE:   return X86::COND_NE;
2209   case ISD::SETUO:   return X86::COND_P;
2210   case ISD::SETO:    return X86::COND_NP;
2211   }
2212 }
2213
2214 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2215 /// code. Current x86 isa includes the following FP cmov instructions:
2216 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2217 static bool hasFPCMov(unsigned X86CC) {
2218   switch (X86CC) {
2219   default:
2220     return false;
2221   case X86::COND_B:
2222   case X86::COND_BE:
2223   case X86::COND_E:
2224   case X86::COND_P:
2225   case X86::COND_A:
2226   case X86::COND_AE:
2227   case X86::COND_NE:
2228   case X86::COND_NP:
2229     return true;
2230   }
2231 }
2232
2233 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2234 /// the specified range (L, H].
2235 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2236   return (Val < 0) || (Val >= Low && Val < Hi);
2237 }
2238
2239 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2240 /// specified value.
2241 static bool isUndefOrEqual(int Val, int CmpVal) {
2242   if (Val < 0 || Val == CmpVal)
2243     return true;
2244   return false;
2245 }
2246
2247 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2248 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2249 /// the second operand.
2250 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2251   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2252     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2253   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2254     return (Mask[0] < 2 && Mask[1] < 2);
2255   return false;
2256 }
2257
2258 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2259   SmallVector<int, 8> M;
2260   N->getMask(M);
2261   return ::isPSHUFDMask(M, N->getValueType(0));
2262 }
2263
2264 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2265 /// is suitable for input to PSHUFHW.
2266 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2267   if (VT != MVT::v8i16)
2268     return false;
2269
2270   // Lower quadword copied in order or undef.
2271   for (int i = 0; i != 4; ++i)
2272     if (Mask[i] >= 0 && Mask[i] != i)
2273       return false;
2274
2275   // Upper quadword shuffled.
2276   for (int i = 4; i != 8; ++i)
2277     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2278       return false;
2279
2280   return true;
2281 }
2282
2283 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2284   SmallVector<int, 8> M;
2285   N->getMask(M);
2286   return ::isPSHUFHWMask(M, N->getValueType(0));
2287 }
2288
2289 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2290 /// is suitable for input to PSHUFLW.
2291 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2292   if (VT != MVT::v8i16)
2293     return false;
2294
2295   // Upper quadword copied in order.
2296   for (int i = 4; i != 8; ++i)
2297     if (Mask[i] >= 0 && Mask[i] != i)
2298       return false;
2299
2300   // Lower quadword shuffled.
2301   for (int i = 0; i != 4; ++i)
2302     if (Mask[i] >= 4)
2303       return false;
2304
2305   return true;
2306 }
2307
2308 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2309   SmallVector<int, 8> M;
2310   N->getMask(M);
2311   return ::isPSHUFLWMask(M, N->getValueType(0));
2312 }
2313
2314 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2315 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2316 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2317   int NumElems = VT.getVectorNumElements();
2318   if (NumElems != 2 && NumElems != 4)
2319     return false;
2320
2321   int Half = NumElems / 2;
2322   for (int i = 0; i < Half; ++i)
2323     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2324       return false;
2325   for (int i = Half; i < NumElems; ++i)
2326     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2327       return false;
2328
2329   return true;
2330 }
2331
2332 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2333   SmallVector<int, 8> M;
2334   N->getMask(M);
2335   return ::isSHUFPMask(M, N->getValueType(0));
2336 }
2337
2338 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2339 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2340 /// half elements to come from vector 1 (which would equal the dest.) and
2341 /// the upper half to come from vector 2.
2342 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2343   int NumElems = VT.getVectorNumElements();
2344
2345   if (NumElems != 2 && NumElems != 4)
2346     return false;
2347
2348   int Half = NumElems / 2;
2349   for (int i = 0; i < Half; ++i)
2350     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2351       return false;
2352   for (int i = Half; i < NumElems; ++i)
2353     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2354       return false;
2355   return true;
2356 }
2357
2358 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2359   SmallVector<int, 8> M;
2360   N->getMask(M);
2361   return isCommutedSHUFPMask(M, N->getValueType(0));
2362 }
2363
2364 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2365 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2366 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2367   if (N->getValueType(0).getVectorNumElements() != 4)
2368     return false;
2369
2370   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2371   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2372          isUndefOrEqual(N->getMaskElt(1), 7) &&
2373          isUndefOrEqual(N->getMaskElt(2), 2) &&
2374          isUndefOrEqual(N->getMaskElt(3), 3);
2375 }
2376
2377 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2378 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2379 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2380   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2381
2382   if (NumElems != 2 && NumElems != 4)
2383     return false;
2384
2385   for (unsigned i = 0; i < NumElems/2; ++i)
2386     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2387       return false;
2388
2389   for (unsigned i = NumElems/2; i < NumElems; ++i)
2390     if (!isUndefOrEqual(N->getMaskElt(i), i))
2391       return false;
2392
2393   return true;
2394 }
2395
2396 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2397 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2398 /// and MOVLHPS.
2399 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2400   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2401
2402   if (NumElems != 2 && NumElems != 4)
2403     return false;
2404
2405   for (unsigned i = 0; i < NumElems/2; ++i)
2406     if (!isUndefOrEqual(N->getMaskElt(i), i))
2407       return false;
2408
2409   for (unsigned i = 0; i < NumElems/2; ++i)
2410     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2411       return false;
2412
2413   return true;
2414 }
2415
2416 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2417 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2418 /// <2, 3, 2, 3>
2419 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2420   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2421
2422   if (NumElems != 4)
2423     return false;
2424
2425   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2426          isUndefOrEqual(N->getMaskElt(1), 3) &&
2427          isUndefOrEqual(N->getMaskElt(2), 2) &&
2428          isUndefOrEqual(N->getMaskElt(3), 3);
2429 }
2430
2431 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2432 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2433 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2434                          bool V2IsSplat = false) {
2435   int NumElts = VT.getVectorNumElements();
2436   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2437     return false;
2438
2439   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2440     int BitI  = Mask[i];
2441     int BitI1 = Mask[i+1];
2442     if (!isUndefOrEqual(BitI, j))
2443       return false;
2444     if (V2IsSplat) {
2445       if (!isUndefOrEqual(BitI1, NumElts))
2446         return false;
2447     } else {
2448       if (!isUndefOrEqual(BitI1, j + NumElts))
2449         return false;
2450     }
2451   }
2452   return true;
2453 }
2454
2455 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2456   SmallVector<int, 8> M;
2457   N->getMask(M);
2458   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2459 }
2460
2461 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2462 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2463 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, MVT VT,
2464                          bool V2IsSplat = false) {
2465   int NumElts = VT.getVectorNumElements();
2466   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2467     return false;
2468
2469   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2470     int BitI  = Mask[i];
2471     int BitI1 = Mask[i+1];
2472     if (!isUndefOrEqual(BitI, j + NumElts/2))
2473       return false;
2474     if (V2IsSplat) {
2475       if (isUndefOrEqual(BitI1, NumElts))
2476         return false;
2477     } else {
2478       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2479         return false;
2480     }
2481   }
2482   return true;
2483 }
2484
2485 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2486   SmallVector<int, 8> M;
2487   N->getMask(M);
2488   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2489 }
2490
2491 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2492 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2493 /// <0, 0, 1, 1>
2494 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2495   int NumElems = VT.getVectorNumElements();
2496   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2497     return false;
2498
2499   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2500     int BitI  = Mask[i];
2501     int BitI1 = Mask[i+1];
2502     if (!isUndefOrEqual(BitI, j))
2503       return false;
2504     if (!isUndefOrEqual(BitI1, j))
2505       return false;
2506   }
2507   return true;
2508 }
2509
2510 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2511   SmallVector<int, 8> M;
2512   N->getMask(M);
2513   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2514 }
2515
2516 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2517 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2518 /// <2, 2, 3, 3>
2519 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, MVT VT) {
2520   int NumElems = VT.getVectorNumElements();
2521   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2522     return false;
2523
2524   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2525     int BitI  = Mask[i];
2526     int BitI1 = Mask[i+1];
2527     if (!isUndefOrEqual(BitI, j))
2528       return false;
2529     if (!isUndefOrEqual(BitI1, j))
2530       return false;
2531   }
2532   return true;
2533 }
2534
2535 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2536   SmallVector<int, 8> M;
2537   N->getMask(M);
2538   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2539 }
2540
2541 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2542 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2543 /// MOVSD, and MOVD, i.e. setting the lowest element.
2544 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT) {
2545   if (VT.getVectorElementType().getSizeInBits() < 32)
2546     return false;
2547
2548   int NumElts = VT.getVectorNumElements();
2549
2550   if (!isUndefOrEqual(Mask[0], NumElts))
2551     return false;
2552
2553   for (int i = 1; i < NumElts; ++i)
2554     if (!isUndefOrEqual(Mask[i], i))
2555       return false;
2556
2557   return true;
2558 }
2559
2560 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2561   SmallVector<int, 8> M;
2562   N->getMask(M);
2563   return ::isMOVLMask(M, N->getValueType(0));
2564 }
2565
2566 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2567 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2568 /// element of vector 2 and the other elements to come from vector 1 in order.
2569 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, MVT VT,
2570                                bool V2IsSplat = false, bool V2IsUndef = false) {
2571   int NumOps = VT.getVectorNumElements();
2572   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2573     return false;
2574
2575   if (!isUndefOrEqual(Mask[0], 0))
2576     return false;
2577
2578   for (int i = 1; i < NumOps; ++i)
2579     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2580           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2581           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2582       return false;
2583
2584   return true;
2585 }
2586
2587 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2588                            bool V2IsUndef = false) {
2589   SmallVector<int, 8> M;
2590   N->getMask(M);
2591   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2592 }
2593
2594 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2595 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2596 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2597   if (N->getValueType(0).getVectorNumElements() != 4)
2598     return false;
2599
2600   // Expect 1, 1, 3, 3
2601   for (unsigned i = 0; i < 2; ++i) {
2602     int Elt = N->getMaskElt(i);
2603     if (Elt >= 0 && Elt != 1)
2604       return false;
2605   }
2606
2607   bool HasHi = false;
2608   for (unsigned i = 2; i < 4; ++i) {
2609     int Elt = N->getMaskElt(i);
2610     if (Elt >= 0 && Elt != 3)
2611       return false;
2612     if (Elt == 3)
2613       HasHi = true;
2614   }
2615   // Don't use movshdup if it can be done with a shufps.
2616   // FIXME: verify that matching u, u, 3, 3 is what we want.
2617   return HasHi;
2618 }
2619
2620 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2621 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2622 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2623   if (N->getValueType(0).getVectorNumElements() != 4)
2624     return false;
2625
2626   // Expect 0, 0, 2, 2
2627   for (unsigned i = 0; i < 2; ++i)
2628     if (N->getMaskElt(i) > 0)
2629       return false;
2630
2631   bool HasHi = false;
2632   for (unsigned i = 2; i < 4; ++i) {
2633     int Elt = N->getMaskElt(i);
2634     if (Elt >= 0 && Elt != 2)
2635       return false;
2636     if (Elt == 2)
2637       HasHi = true;
2638   }
2639   // Don't use movsldup if it can be done with a shufps.
2640   return HasHi;
2641 }
2642
2643 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2644 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2645 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2646   int e = N->getValueType(0).getVectorNumElements() / 2;
2647
2648   for (int i = 0; i < e; ++i)
2649     if (!isUndefOrEqual(N->getMaskElt(i), i))
2650       return false;
2651   for (int i = 0; i < e; ++i)
2652     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2653       return false;
2654   return true;
2655 }
2656
2657 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2658 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2659 /// instructions.
2660 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2661   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2662   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2663
2664   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2665   unsigned Mask = 0;
2666   for (int i = 0; i < NumOperands; ++i) {
2667     int Val = SVOp->getMaskElt(NumOperands-i-1);
2668     if (Val < 0) Val = 0;
2669     if (Val >= NumOperands) Val -= NumOperands;
2670     Mask |= Val;
2671     if (i != NumOperands - 1)
2672       Mask <<= Shift;
2673   }
2674   return Mask;
2675 }
2676
2677 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2678 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2679 /// instructions.
2680 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2681   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2682   unsigned Mask = 0;
2683   // 8 nodes, but we only care about the last 4.
2684   for (unsigned i = 7; i >= 4; --i) {
2685     int Val = SVOp->getMaskElt(i);
2686     if (Val >= 0)
2687       Mask |= (Val - 4);
2688     if (i != 4)
2689       Mask <<= 2;
2690   }
2691   return Mask;
2692 }
2693
2694 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2695 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2696 /// instructions.
2697 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2698   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2699   unsigned Mask = 0;
2700   // 8 nodes, but we only care about the first 4.
2701   for (int i = 3; i >= 0; --i) {
2702     int Val = SVOp->getMaskElt(i);
2703     if (Val >= 0)
2704       Mask |= Val;
2705     if (i != 0)
2706       Mask <<= 2;
2707   }
2708   return Mask;
2709 }
2710
2711 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2712 /// their permute mask.
2713 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2714                                     SelectionDAG &DAG) {
2715   MVT VT = SVOp->getValueType(0);
2716   unsigned NumElems = VT.getVectorNumElements();
2717   SmallVector<int, 8> MaskVec;
2718
2719   for (unsigned i = 0; i != NumElems; ++i) {
2720     int idx = SVOp->getMaskElt(i);
2721     if (idx < 0)
2722       MaskVec.push_back(idx);
2723     else if (idx < (int)NumElems)
2724       MaskVec.push_back(idx + NumElems);
2725     else
2726       MaskVec.push_back(idx - NumElems);
2727   }
2728   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2729                               SVOp->getOperand(0), &MaskVec[0]);
2730 }
2731
2732 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2733 /// the two vector operands have swapped position.
2734 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, MVT VT) {
2735   unsigned NumElems = VT.getVectorNumElements();
2736   for (unsigned i = 0; i != NumElems; ++i) {
2737     int idx = Mask[i];
2738     if (idx < 0)
2739       continue;
2740     else if (idx < (int)NumElems)
2741       Mask[i] = idx + NumElems;
2742     else
2743       Mask[i] = idx - NumElems;
2744   }
2745 }
2746
2747 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2748 /// match movhlps. The lower half elements should come from upper half of
2749 /// V1 (and in order), and the upper half elements should come from the upper
2750 /// half of V2 (and in order).
2751 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2752   if (Op->getValueType(0).getVectorNumElements() != 4)
2753     return false;
2754   for (unsigned i = 0, e = 2; i != e; ++i)
2755     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2756       return false;
2757   for (unsigned i = 2; i != 4; ++i)
2758     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2759       return false;
2760   return true;
2761 }
2762
2763 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2764 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2765 /// required.
2766 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2767   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2768     return false;
2769   N = N->getOperand(0).getNode();
2770   if (!ISD::isNON_EXTLoad(N))
2771     return false;
2772   if (LD)
2773     *LD = cast<LoadSDNode>(N);
2774   return true;
2775 }
2776
2777 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2778 /// match movlp{s|d}. The lower half elements should come from lower half of
2779 /// V1 (and in order), and the upper half elements should come from the upper
2780 /// half of V2 (and in order). And since V1 will become the source of the
2781 /// MOVLP, it must be either a vector load or a scalar load to vector.
2782 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2783                                ShuffleVectorSDNode *Op) {
2784   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2785     return false;
2786   // Is V2 is a vector load, don't do this transformation. We will try to use
2787   // load folding shufps op.
2788   if (ISD::isNON_EXTLoad(V2))
2789     return false;
2790
2791   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2792
2793   if (NumElems != 2 && NumElems != 4)
2794     return false;
2795   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2796     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2797       return false;
2798   for (unsigned i = NumElems/2; i != NumElems; ++i)
2799     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2800       return false;
2801   return true;
2802 }
2803
2804 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2805 /// all the same.
2806 static bool isSplatVector(SDNode *N) {
2807   if (N->getOpcode() != ISD::BUILD_VECTOR)
2808     return false;
2809
2810   SDValue SplatValue = N->getOperand(0);
2811   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2812     if (N->getOperand(i) != SplatValue)
2813       return false;
2814   return true;
2815 }
2816
2817 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2818 /// constant +0.0.
2819 static inline bool isZeroNode(SDValue Elt) {
2820   return ((isa<ConstantSDNode>(Elt) &&
2821            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2822           (isa<ConstantFPSDNode>(Elt) &&
2823            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2824 }
2825
2826 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2827 /// to an zero vector.
2828 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2829 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2830   SDValue V1 = N->getOperand(0);
2831   SDValue V2 = N->getOperand(1);
2832   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2833   for (unsigned i = 0; i != NumElems; ++i) {
2834     int Idx = N->getMaskElt(i);
2835     if (Idx >= (int)NumElems) {
2836       unsigned Opc = V2.getOpcode();
2837       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2838         continue;
2839       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V2.getOperand(Idx-NumElems)))
2840         return false;
2841     } else if (Idx >= 0) {
2842       unsigned Opc = V1.getOpcode();
2843       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2844         continue;
2845       if (Opc != ISD::BUILD_VECTOR || !isZeroNode(V1.getOperand(Idx)))
2846         return false;
2847     }
2848   }
2849   return true;
2850 }
2851
2852 /// getZeroVector - Returns a vector of specified type with all zero elements.
2853 ///
2854 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2855                              DebugLoc dl) {
2856   assert(VT.isVector() && "Expected a vector type");
2857
2858   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2859   // type.  This ensures they get CSE'd.
2860   SDValue Vec;
2861   if (VT.getSizeInBits() == 64) { // MMX
2862     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2863     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2864   } else if (HasSSE2) {  // SSE2
2865     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2866     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2867   } else { // SSE1
2868     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2869     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2870   }
2871   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2872 }
2873
2874 /// getOnesVector - Returns a vector of specified type with all bits set.
2875 ///
2876 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2877   assert(VT.isVector() && "Expected a vector type");
2878
2879   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2880   // type.  This ensures they get CSE'd.
2881   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2882   SDValue Vec;
2883   if (VT.getSizeInBits() == 64)  // MMX
2884     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2885   else                                              // SSE
2886     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2887   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2888 }
2889
2890
2891 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2892 /// that point to V2 points to its first element.
2893 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2894   MVT VT = SVOp->getValueType(0);
2895   unsigned NumElems = VT.getVectorNumElements();
2896
2897   bool Changed = false;
2898   SmallVector<int, 8> MaskVec;
2899   SVOp->getMask(MaskVec);
2900
2901   for (unsigned i = 0; i != NumElems; ++i) {
2902     if (MaskVec[i] > (int)NumElems) {
2903       MaskVec[i] = NumElems;
2904       Changed = true;
2905     }
2906   }
2907   if (Changed)
2908     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2909                                 SVOp->getOperand(1), &MaskVec[0]);
2910   return SDValue(SVOp, 0);
2911 }
2912
2913 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2914 /// operation of specified width.
2915 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2916                        SDValue V2) {
2917   unsigned NumElems = VT.getVectorNumElements();
2918   SmallVector<int, 8> Mask;
2919   Mask.push_back(NumElems);
2920   for (unsigned i = 1; i != NumElems; ++i)
2921     Mask.push_back(i);
2922   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2923 }
2924
2925 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
2926 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2927                           SDValue V2) {
2928   unsigned NumElems = VT.getVectorNumElements();
2929   SmallVector<int, 8> Mask;
2930   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2931     Mask.push_back(i);
2932     Mask.push_back(i + NumElems);
2933   }
2934   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2935 }
2936
2937 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
2938 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, MVT VT, SDValue V1,
2939                           SDValue V2) {
2940   unsigned NumElems = VT.getVectorNumElements();
2941   unsigned Half = NumElems/2;
2942   SmallVector<int, 8> Mask;
2943   for (unsigned i = 0; i != Half; ++i) {
2944     Mask.push_back(i + Half);
2945     Mask.push_back(i + NumElems + Half);
2946   }
2947   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2948 }
2949
2950 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
2951 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
2952                             bool HasSSE2) {
2953   if (SV->getValueType(0).getVectorNumElements() <= 4)
2954     return SDValue(SV, 0);
2955
2956   MVT PVT = MVT::v4f32;
2957   MVT VT = SV->getValueType(0);
2958   DebugLoc dl = SV->getDebugLoc();
2959   SDValue V1 = SV->getOperand(0);
2960   int NumElems = VT.getVectorNumElements();
2961   int EltNo = SV->getSplatIndex();
2962
2963   // unpack elements to the correct location
2964   while (NumElems > 4) {
2965     if (EltNo < NumElems/2) {
2966       V1 = getUnpackl(DAG, dl, VT, V1, V1);
2967     } else {
2968       V1 = getUnpackh(DAG, dl, VT, V1, V1);
2969       EltNo -= NumElems/2;
2970     }
2971     NumElems >>= 1;
2972   }
2973
2974   // Perform the splat.
2975   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
2976   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
2977   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
2978   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
2979 }
2980
2981 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
2982 /// vector of zero or undef vector.  This produces a shuffle where the low
2983 /// element of V2 is swizzled into the zero/undef vector, landing at element
2984 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
2985 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
2986                                              bool isZero, bool HasSSE2,
2987                                              SelectionDAG &DAG) {
2988   MVT VT = V2.getValueType();
2989   SDValue V1 = isZero
2990     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
2991   unsigned NumElems = VT.getVectorNumElements();
2992   SmallVector<int, 16> MaskVec;
2993   for (unsigned i = 0; i != NumElems; ++i)
2994     // If this is the insertion idx, put the low elt of V2 here.
2995     MaskVec.push_back(i == Idx ? NumElems : i);
2996   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
2997 }
2998
2999 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3000 /// a shuffle that is zero.
3001 static
3002 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3003                                   bool Low, SelectionDAG &DAG) {
3004   unsigned NumZeros = 0;
3005   for (int i = 0; i < NumElems; ++i) {
3006     unsigned Index = Low ? i : NumElems-i-1;
3007     int Idx = SVOp->getMaskElt(Index);
3008     if (Idx < 0) {
3009       ++NumZeros;
3010       continue;
3011     }
3012     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3013     if (Elt.getNode() && isZeroNode(Elt))
3014       ++NumZeros;
3015     else
3016       break;
3017   }
3018   return NumZeros;
3019 }
3020
3021 /// isVectorShift - Returns true if the shuffle can be implemented as a
3022 /// logical left or right shift of a vector.
3023 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3024 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3025                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3026   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3027
3028   isLeft = true;
3029   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3030   if (!NumZeros) {
3031     isLeft = false;
3032     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3033     if (!NumZeros)
3034       return false;
3035   }
3036   bool SeenV1 = false;
3037   bool SeenV2 = false;
3038   for (int i = NumZeros; i < NumElems; ++i) {
3039     int Val = isLeft ? (i - NumZeros) : i;
3040     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3041     if (Idx < 0)
3042       continue;
3043     if (Idx < NumElems)
3044       SeenV1 = true;
3045     else {
3046       Idx -= NumElems;
3047       SeenV2 = true;
3048     }
3049     if (Idx != Val)
3050       return false;
3051   }
3052   if (SeenV1 && SeenV2)
3053     return false;
3054
3055   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3056   ShAmt = NumZeros;
3057   return true;
3058 }
3059
3060
3061 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3062 ///
3063 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3064                                        unsigned NumNonZero, unsigned NumZero,
3065                                        SelectionDAG &DAG, TargetLowering &TLI) {
3066   if (NumNonZero > 8)
3067     return SDValue();
3068
3069   DebugLoc dl = Op.getDebugLoc();
3070   SDValue V(0, 0);
3071   bool First = true;
3072   for (unsigned i = 0; i < 16; ++i) {
3073     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3074     if (ThisIsNonZero && First) {
3075       if (NumZero)
3076         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3077       else
3078         V = DAG.getUNDEF(MVT::v8i16);
3079       First = false;
3080     }
3081
3082     if ((i & 1) != 0) {
3083       SDValue ThisElt(0, 0), LastElt(0, 0);
3084       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3085       if (LastIsNonZero) {
3086         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3087                               MVT::i16, Op.getOperand(i-1));
3088       }
3089       if (ThisIsNonZero) {
3090         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3091         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3092                               ThisElt, DAG.getConstant(8, MVT::i8));
3093         if (LastIsNonZero)
3094           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3095       } else
3096         ThisElt = LastElt;
3097
3098       if (ThisElt.getNode())
3099         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3100                         DAG.getIntPtrConstant(i/2));
3101     }
3102   }
3103
3104   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3105 }
3106
3107 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3108 ///
3109 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3110                                        unsigned NumNonZero, unsigned NumZero,
3111                                        SelectionDAG &DAG, TargetLowering &TLI) {
3112   if (NumNonZero > 4)
3113     return SDValue();
3114
3115   DebugLoc dl = Op.getDebugLoc();
3116   SDValue V(0, 0);
3117   bool First = true;
3118   for (unsigned i = 0; i < 8; ++i) {
3119     bool isNonZero = (NonZeros & (1 << i)) != 0;
3120     if (isNonZero) {
3121       if (First) {
3122         if (NumZero)
3123           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3124         else
3125           V = DAG.getUNDEF(MVT::v8i16);
3126         First = false;
3127       }
3128       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3129                       MVT::v8i16, V, Op.getOperand(i),
3130                       DAG.getIntPtrConstant(i));
3131     }
3132   }
3133
3134   return V;
3135 }
3136
3137 /// getVShift - Return a vector logical shift node.
3138 ///
3139 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3140                          unsigned NumBits, SelectionDAG &DAG,
3141                          const TargetLowering &TLI, DebugLoc dl) {
3142   bool isMMX = VT.getSizeInBits() == 64;
3143   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3144   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3145   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3146   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3147                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3148                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3149 }
3150
3151 SDValue
3152 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3153   DebugLoc dl = Op.getDebugLoc();
3154   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3155   if (ISD::isBuildVectorAllZeros(Op.getNode())
3156       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3157     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3158     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3159     // eliminated on x86-32 hosts.
3160     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3161       return Op;
3162
3163     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3164       return getOnesVector(Op.getValueType(), DAG, dl);
3165     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3166   }
3167
3168   MVT VT = Op.getValueType();
3169   MVT EVT = VT.getVectorElementType();
3170   unsigned EVTBits = EVT.getSizeInBits();
3171
3172   unsigned NumElems = Op.getNumOperands();
3173   unsigned NumZero  = 0;
3174   unsigned NumNonZero = 0;
3175   unsigned NonZeros = 0;
3176   bool IsAllConstants = true;
3177   SmallSet<SDValue, 8> Values;
3178   for (unsigned i = 0; i < NumElems; ++i) {
3179     SDValue Elt = Op.getOperand(i);
3180     if (Elt.getOpcode() == ISD::UNDEF)
3181       continue;
3182     Values.insert(Elt);
3183     if (Elt.getOpcode() != ISD::Constant &&
3184         Elt.getOpcode() != ISD::ConstantFP)
3185       IsAllConstants = false;
3186     if (isZeroNode(Elt))
3187       NumZero++;
3188     else {
3189       NonZeros |= (1 << i);
3190       NumNonZero++;
3191     }
3192   }
3193
3194   if (NumNonZero == 0) {
3195     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3196     return DAG.getUNDEF(VT);
3197   }
3198
3199   // Special case for single non-zero, non-undef, element.
3200   if (NumNonZero == 1) {
3201     unsigned Idx = CountTrailingZeros_32(NonZeros);
3202     SDValue Item = Op.getOperand(Idx);
3203
3204     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3205     // the value are obviously zero, truncate the value to i32 and do the
3206     // insertion that way.  Only do this if the value is non-constant or if the
3207     // value is a constant being inserted into element 0.  It is cheaper to do
3208     // a constant pool load than it is to do a movd + shuffle.
3209     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3210         (!IsAllConstants || Idx == 0)) {
3211       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3212         // Handle MMX and SSE both.
3213         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3214         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3215
3216         // Truncate the value (which may itself be a constant) to i32, and
3217         // convert it to a vector with movd (S2V+shuffle to zero extend).
3218         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3219         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3220         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3221                                            Subtarget->hasSSE2(), DAG);
3222
3223         // Now we have our 32-bit value zero extended in the low element of
3224         // a vector.  If Idx != 0, swizzle it into place.
3225         if (Idx != 0) {
3226           SmallVector<int, 4> Mask;
3227           Mask.push_back(Idx);
3228           for (unsigned i = 1; i != VecElts; ++i)
3229             Mask.push_back(i);
3230           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3231                                       DAG.getUNDEF(Item.getValueType()),
3232                                       &Mask[0]);
3233         }
3234         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3235       }
3236     }
3237
3238     // If we have a constant or non-constant insertion into the low element of
3239     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3240     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3241     // depending on what the source datatype is.
3242     if (Idx == 0) {
3243       if (NumZero == 0) {
3244         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3245       } else if (EVT == MVT::i32 || EVT == MVT::f32 || EVT == MVT::f64 ||
3246           (EVT == MVT::i64 && Subtarget->is64Bit())) {
3247         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3248         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3249         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3250                                            DAG);
3251       } else if (EVT == MVT::i16 || EVT == MVT::i8) {
3252         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3253         MVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3254         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3255         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3256                                            Subtarget->hasSSE2(), DAG);
3257         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3258       }
3259     }
3260
3261     // Is it a vector logical left shift?
3262     if (NumElems == 2 && Idx == 1 &&
3263         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3264       unsigned NumBits = VT.getSizeInBits();
3265       return getVShift(true, VT,
3266                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3267                                    VT, Op.getOperand(1)),
3268                        NumBits/2, DAG, *this, dl);
3269     }
3270
3271     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3272       return SDValue();
3273
3274     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3275     // is a non-constant being inserted into an element other than the low one,
3276     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3277     // movd/movss) to move this into the low element, then shuffle it into
3278     // place.
3279     if (EVTBits == 32) {
3280       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3281
3282       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3283       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3284                                          Subtarget->hasSSE2(), DAG);
3285       SmallVector<int, 8> MaskVec;
3286       for (unsigned i = 0; i < NumElems; i++)
3287         MaskVec.push_back(i == Idx ? 0 : 1);
3288       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3289     }
3290   }
3291
3292   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3293   if (Values.size() == 1)
3294     return SDValue();
3295
3296   // A vector full of immediates; various special cases are already
3297   // handled, so this is best done with a single constant-pool load.
3298   if (IsAllConstants)
3299     return SDValue();
3300
3301   // Let legalizer expand 2-wide build_vectors.
3302   if (EVTBits == 64) {
3303     if (NumNonZero == 1) {
3304       // One half is zero or undef.
3305       unsigned Idx = CountTrailingZeros_32(NonZeros);
3306       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3307                                  Op.getOperand(Idx));
3308       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3309                                          Subtarget->hasSSE2(), DAG);
3310     }
3311     return SDValue();
3312   }
3313
3314   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3315   if (EVTBits == 8 && NumElems == 16) {
3316     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3317                                         *this);
3318     if (V.getNode()) return V;
3319   }
3320
3321   if (EVTBits == 16 && NumElems == 8) {
3322     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3323                                         *this);
3324     if (V.getNode()) return V;
3325   }
3326
3327   // If element VT is == 32 bits, turn it into a number of shuffles.
3328   SmallVector<SDValue, 8> V;
3329   V.resize(NumElems);
3330   if (NumElems == 4 && NumZero > 0) {
3331     for (unsigned i = 0; i < 4; ++i) {
3332       bool isZero = !(NonZeros & (1 << i));
3333       if (isZero)
3334         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3335       else
3336         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3337     }
3338
3339     for (unsigned i = 0; i < 2; ++i) {
3340       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3341         default: break;
3342         case 0:
3343           V[i] = V[i*2];  // Must be a zero vector.
3344           break;
3345         case 1:
3346           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3347           break;
3348         case 2:
3349           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3350           break;
3351         case 3:
3352           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3353           break;
3354       }
3355     }
3356
3357     SmallVector<int, 8> MaskVec;
3358     bool Reverse = (NonZeros & 0x3) == 2;
3359     for (unsigned i = 0; i < 2; ++i)
3360       MaskVec.push_back(Reverse ? 1-i : i);
3361     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3362     for (unsigned i = 0; i < 2; ++i)
3363       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3364     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3365   }
3366
3367   if (Values.size() > 2) {
3368     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3369     // values to be inserted is equal to the number of elements, in which case
3370     // use the unpack code below in the hopes of matching the consecutive elts
3371     // load merge pattern for shuffles.
3372     // FIXME: We could probably just check that here directly.
3373     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3374         getSubtarget()->hasSSE41()) {
3375       V[0] = DAG.getUNDEF(VT);
3376       for (unsigned i = 0; i < NumElems; ++i)
3377         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3378           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3379                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3380       return V[0];
3381     }
3382     // Expand into a number of unpckl*.
3383     // e.g. for v4f32
3384     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3385     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3386     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3387     for (unsigned i = 0; i < NumElems; ++i)
3388       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3389     NumElems >>= 1;
3390     while (NumElems != 0) {
3391       for (unsigned i = 0; i < NumElems; ++i)
3392         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3393       NumElems >>= 1;
3394     }
3395     return V[0];
3396   }
3397
3398   return SDValue();
3399 }
3400
3401 // v8i16 shuffles - Prefer shuffles in the following order:
3402 // 1. [all]   pshuflw, pshufhw, optional move
3403 // 2. [ssse3] 1 x pshufb
3404 // 3. [ssse3] 2 x pshufb + 1 x por
3405 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3406 static
3407 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3408                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3409   SDValue V1 = SVOp->getOperand(0);
3410   SDValue V2 = SVOp->getOperand(1);
3411   DebugLoc dl = SVOp->getDebugLoc();
3412   SmallVector<int, 8> MaskVals;
3413
3414   // Determine if more than 1 of the words in each of the low and high quadwords
3415   // of the result come from the same quadword of one of the two inputs.  Undef
3416   // mask values count as coming from any quadword, for better codegen.
3417   SmallVector<unsigned, 4> LoQuad(4);
3418   SmallVector<unsigned, 4> HiQuad(4);
3419   BitVector InputQuads(4);
3420   for (unsigned i = 0; i < 8; ++i) {
3421     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3422     int EltIdx = SVOp->getMaskElt(i);
3423     MaskVals.push_back(EltIdx);
3424     if (EltIdx < 0) {
3425       ++Quad[0];
3426       ++Quad[1];
3427       ++Quad[2];
3428       ++Quad[3];
3429       continue;
3430     }
3431     ++Quad[EltIdx / 4];
3432     InputQuads.set(EltIdx / 4);
3433   }
3434
3435   int BestLoQuad = -1;
3436   unsigned MaxQuad = 1;
3437   for (unsigned i = 0; i < 4; ++i) {
3438     if (LoQuad[i] > MaxQuad) {
3439       BestLoQuad = i;
3440       MaxQuad = LoQuad[i];
3441     }
3442   }
3443
3444   int BestHiQuad = -1;
3445   MaxQuad = 1;
3446   for (unsigned i = 0; i < 4; ++i) {
3447     if (HiQuad[i] > MaxQuad) {
3448       BestHiQuad = i;
3449       MaxQuad = HiQuad[i];
3450     }
3451   }
3452
3453   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3454   // of the two input vectors, shuffle them into one input vector so only a
3455   // single pshufb instruction is necessary. If There are more than 2 input
3456   // quads, disable the next transformation since it does not help SSSE3.
3457   bool V1Used = InputQuads[0] || InputQuads[1];
3458   bool V2Used = InputQuads[2] || InputQuads[3];
3459   if (TLI.getSubtarget()->hasSSSE3()) {
3460     if (InputQuads.count() == 2 && V1Used && V2Used) {
3461       BestLoQuad = InputQuads.find_first();
3462       BestHiQuad = InputQuads.find_next(BestLoQuad);
3463     }
3464     if (InputQuads.count() > 2) {
3465       BestLoQuad = -1;
3466       BestHiQuad = -1;
3467     }
3468   }
3469
3470   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3471   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3472   // words from all 4 input quadwords.
3473   SDValue NewV;
3474   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3475     SmallVector<int, 8> MaskV;
3476     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3477     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3478     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3479                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3480                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3481     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3482
3483     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3484     // source words for the shuffle, to aid later transformations.
3485     bool AllWordsInNewV = true;
3486     bool InOrder[2] = { true, true };
3487     for (unsigned i = 0; i != 8; ++i) {
3488       int idx = MaskVals[i];
3489       if (idx != (int)i)
3490         InOrder[i/4] = false;
3491       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3492         continue;
3493       AllWordsInNewV = false;
3494       break;
3495     }
3496
3497     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3498     if (AllWordsInNewV) {
3499       for (int i = 0; i != 8; ++i) {
3500         int idx = MaskVals[i];
3501         if (idx < 0)
3502           continue;
3503         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3504         if ((idx != i) && idx < 4)
3505           pshufhw = false;
3506         if ((idx != i) && idx > 3)
3507           pshuflw = false;
3508       }
3509       V1 = NewV;
3510       V2Used = false;
3511       BestLoQuad = 0;
3512       BestHiQuad = 1;
3513     }
3514
3515     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3516     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3517     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3518       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3519                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3520     }
3521   }
3522
3523   // If we have SSSE3, and all words of the result are from 1 input vector,
3524   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3525   // is present, fall back to case 4.
3526   if (TLI.getSubtarget()->hasSSSE3()) {
3527     SmallVector<SDValue,16> pshufbMask;
3528
3529     // If we have elements from both input vectors, set the high bit of the
3530     // shuffle mask element to zero out elements that come from V2 in the V1
3531     // mask, and elements that come from V1 in the V2 mask, so that the two
3532     // results can be OR'd together.
3533     bool TwoInputs = V1Used && V2Used;
3534     for (unsigned i = 0; i != 8; ++i) {
3535       int EltIdx = MaskVals[i] * 2;
3536       if (TwoInputs && (EltIdx >= 16)) {
3537         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3538         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3539         continue;
3540       }
3541       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3542       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3543     }
3544     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3545     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3546                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3547                                  MVT::v16i8, &pshufbMask[0], 16));
3548     if (!TwoInputs)
3549       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3550
3551     // Calculate the shuffle mask for the second input, shuffle it, and
3552     // OR it with the first shuffled input.
3553     pshufbMask.clear();
3554     for (unsigned i = 0; i != 8; ++i) {
3555       int EltIdx = MaskVals[i] * 2;
3556       if (EltIdx < 16) {
3557         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3558         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3559         continue;
3560       }
3561       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3562       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3563     }
3564     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3565     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3566                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3567                                  MVT::v16i8, &pshufbMask[0], 16));
3568     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3569     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3570   }
3571
3572   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3573   // and update MaskVals with new element order.
3574   BitVector InOrder(8);
3575   if (BestLoQuad >= 0) {
3576     SmallVector<int, 8> MaskV;
3577     for (int i = 0; i != 4; ++i) {
3578       int idx = MaskVals[i];
3579       if (idx < 0) {
3580         MaskV.push_back(-1);
3581         InOrder.set(i);
3582       } else if ((idx / 4) == BestLoQuad) {
3583         MaskV.push_back(idx & 3);
3584         InOrder.set(i);
3585       } else {
3586         MaskV.push_back(-1);
3587       }
3588     }
3589     for (unsigned i = 4; i != 8; ++i)
3590       MaskV.push_back(i);
3591     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3592                                 &MaskV[0]);
3593   }
3594
3595   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3596   // and update MaskVals with the new element order.
3597   if (BestHiQuad >= 0) {
3598     SmallVector<int, 8> MaskV;
3599     for (unsigned i = 0; i != 4; ++i)
3600       MaskV.push_back(i);
3601     for (unsigned i = 4; i != 8; ++i) {
3602       int idx = MaskVals[i];
3603       if (idx < 0) {
3604         MaskV.push_back(-1);
3605         InOrder.set(i);
3606       } else if ((idx / 4) == BestHiQuad) {
3607         MaskV.push_back((idx & 3) + 4);
3608         InOrder.set(i);
3609       } else {
3610         MaskV.push_back(-1);
3611       }
3612     }
3613     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3614                                 &MaskV[0]);
3615   }
3616
3617   // In case BestHi & BestLo were both -1, which means each quadword has a word
3618   // from each of the four input quadwords, calculate the InOrder bitvector now
3619   // before falling through to the insert/extract cleanup.
3620   if (BestLoQuad == -1 && BestHiQuad == -1) {
3621     NewV = V1;
3622     for (int i = 0; i != 8; ++i)
3623       if (MaskVals[i] < 0 || MaskVals[i] == i)
3624         InOrder.set(i);
3625   }
3626
3627   // The other elements are put in the right place using pextrw and pinsrw.
3628   for (unsigned i = 0; i != 8; ++i) {
3629     if (InOrder[i])
3630       continue;
3631     int EltIdx = MaskVals[i];
3632     if (EltIdx < 0)
3633       continue;
3634     SDValue ExtOp = (EltIdx < 8)
3635     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3636                   DAG.getIntPtrConstant(EltIdx))
3637     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3638                   DAG.getIntPtrConstant(EltIdx - 8));
3639     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3640                        DAG.getIntPtrConstant(i));
3641   }
3642   return NewV;
3643 }
3644
3645 // v16i8 shuffles - Prefer shuffles in the following order:
3646 // 1. [ssse3] 1 x pshufb
3647 // 2. [ssse3] 2 x pshufb + 1 x por
3648 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3649 static
3650 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3651                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3652   SDValue V1 = SVOp->getOperand(0);
3653   SDValue V2 = SVOp->getOperand(1);
3654   DebugLoc dl = SVOp->getDebugLoc();
3655   SmallVector<int, 16> MaskVals;
3656   SVOp->getMask(MaskVals);
3657
3658   // If we have SSSE3, case 1 is generated when all result bytes come from
3659   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3660   // present, fall back to case 3.
3661   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3662   bool V1Only = true;
3663   bool V2Only = true;
3664   for (unsigned i = 0; i < 16; ++i) {
3665     int EltIdx = MaskVals[i];
3666     if (EltIdx < 0)
3667       continue;
3668     if (EltIdx < 16)
3669       V2Only = false;
3670     else
3671       V1Only = false;
3672   }
3673
3674   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3675   if (TLI.getSubtarget()->hasSSSE3()) {
3676     SmallVector<SDValue,16> pshufbMask;
3677
3678     // If all result elements are from one input vector, then only translate
3679     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3680     //
3681     // Otherwise, we have elements from both input vectors, and must zero out
3682     // elements that come from V2 in the first mask, and V1 in the second mask
3683     // so that we can OR them together.
3684     bool TwoInputs = !(V1Only || V2Only);
3685     for (unsigned i = 0; i != 16; ++i) {
3686       int EltIdx = MaskVals[i];
3687       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3688         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3689         continue;
3690       }
3691       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3692     }
3693     // If all the elements are from V2, assign it to V1 and return after
3694     // building the first pshufb.
3695     if (V2Only)
3696       V1 = V2;
3697     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3698                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3699                                  MVT::v16i8, &pshufbMask[0], 16));
3700     if (!TwoInputs)
3701       return V1;
3702
3703     // Calculate the shuffle mask for the second input, shuffle it, and
3704     // OR it with the first shuffled input.
3705     pshufbMask.clear();
3706     for (unsigned i = 0; i != 16; ++i) {
3707       int EltIdx = MaskVals[i];
3708       if (EltIdx < 16) {
3709         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3710         continue;
3711       }
3712       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3713     }
3714     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3715                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3716                                  MVT::v16i8, &pshufbMask[0], 16));
3717     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3718   }
3719
3720   // No SSSE3 - Calculate in place words and then fix all out of place words
3721   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3722   // the 16 different words that comprise the two doublequadword input vectors.
3723   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3724   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3725   SDValue NewV = V2Only ? V2 : V1;
3726   for (int i = 0; i != 8; ++i) {
3727     int Elt0 = MaskVals[i*2];
3728     int Elt1 = MaskVals[i*2+1];
3729
3730     // This word of the result is all undef, skip it.
3731     if (Elt0 < 0 && Elt1 < 0)
3732       continue;
3733
3734     // This word of the result is already in the correct place, skip it.
3735     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3736       continue;
3737     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3738       continue;
3739
3740     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3741     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3742     SDValue InsElt;
3743
3744     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3745     // using a single extract together, load it and store it.
3746     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3747       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3748                            DAG.getIntPtrConstant(Elt1 / 2));
3749       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3750                         DAG.getIntPtrConstant(i));
3751       continue;
3752     }
3753
3754     // If Elt1 is defined, extract it from the appropriate source.  If the
3755     // source byte is not also odd, shift the extracted word left 8 bits
3756     // otherwise clear the bottom 8 bits if we need to do an or.
3757     if (Elt1 >= 0) {
3758       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3759                            DAG.getIntPtrConstant(Elt1 / 2));
3760       if ((Elt1 & 1) == 0)
3761         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3762                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3763       else if (Elt0 >= 0)
3764         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3765                              DAG.getConstant(0xFF00, MVT::i16));
3766     }
3767     // If Elt0 is defined, extract it from the appropriate source.  If the
3768     // source byte is not also even, shift the extracted word right 8 bits. If
3769     // Elt1 was also defined, OR the extracted values together before
3770     // inserting them in the result.
3771     if (Elt0 >= 0) {
3772       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3773                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3774       if ((Elt0 & 1) != 0)
3775         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3776                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3777       else if (Elt1 >= 0)
3778         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3779                              DAG.getConstant(0x00FF, MVT::i16));
3780       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3781                          : InsElt0;
3782     }
3783     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3784                        DAG.getIntPtrConstant(i));
3785   }
3786   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3787 }
3788
3789 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3790 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3791 /// done when every pair / quad of shuffle mask elements point to elements in
3792 /// the right sequence. e.g.
3793 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3794 static
3795 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3796                                  SelectionDAG &DAG,
3797                                  TargetLowering &TLI, DebugLoc dl) {
3798   MVT VT = SVOp->getValueType(0);
3799   SDValue V1 = SVOp->getOperand(0);
3800   SDValue V2 = SVOp->getOperand(1);
3801   unsigned NumElems = VT.getVectorNumElements();
3802   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3803   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3804   MVT MaskEltVT = MaskVT.getVectorElementType();
3805   MVT NewVT = MaskVT;
3806   switch (VT.getSimpleVT()) {
3807   default: assert(false && "Unexpected!");
3808   case MVT::v4f32: NewVT = MVT::v2f64; break;
3809   case MVT::v4i32: NewVT = MVT::v2i64; break;
3810   case MVT::v8i16: NewVT = MVT::v4i32; break;
3811   case MVT::v16i8: NewVT = MVT::v4i32; break;
3812   }
3813
3814   if (NewWidth == 2) {
3815     if (VT.isInteger())
3816       NewVT = MVT::v2i64;
3817     else
3818       NewVT = MVT::v2f64;
3819   }
3820   int Scale = NumElems / NewWidth;
3821   SmallVector<int, 8> MaskVec;
3822   for (unsigned i = 0; i < NumElems; i += Scale) {
3823     int StartIdx = -1;
3824     for (int j = 0; j < Scale; ++j) {
3825       int EltIdx = SVOp->getMaskElt(i+j);
3826       if (EltIdx < 0)
3827         continue;
3828       if (StartIdx == -1)
3829         StartIdx = EltIdx - (EltIdx % Scale);
3830       if (EltIdx != StartIdx + j)
3831         return SDValue();
3832     }
3833     if (StartIdx == -1)
3834       MaskVec.push_back(-1);
3835     else
3836       MaskVec.push_back(StartIdx / Scale);
3837   }
3838
3839   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3840   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3841   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3842 }
3843
3844 /// getVZextMovL - Return a zero-extending vector move low node.
3845 ///
3846 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3847                             SDValue SrcOp, SelectionDAG &DAG,
3848                             const X86Subtarget *Subtarget, DebugLoc dl) {
3849   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3850     LoadSDNode *LD = NULL;
3851     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3852       LD = dyn_cast<LoadSDNode>(SrcOp);
3853     if (!LD) {
3854       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3855       // instead.
3856       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3857       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3858           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3859           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3860           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3861         // PR2108
3862         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3863         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3864                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3865                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3866                                                    OpVT,
3867                                                    SrcOp.getOperand(0)
3868                                                           .getOperand(0))));
3869       }
3870     }
3871   }
3872
3873   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3874                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3875                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3876                                              OpVT, SrcOp)));
3877 }
3878
3879 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3880 /// shuffles.
3881 static SDValue
3882 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3883   SDValue V1 = SVOp->getOperand(0);
3884   SDValue V2 = SVOp->getOperand(1);
3885   DebugLoc dl = SVOp->getDebugLoc();
3886   MVT VT = SVOp->getValueType(0);
3887
3888   SmallVector<std::pair<int, int>, 8> Locs;
3889   Locs.resize(4);
3890   SmallVector<int, 8> Mask1(4U, -1);
3891   SmallVector<int, 8> PermMask;
3892   SVOp->getMask(PermMask);
3893
3894   unsigned NumHi = 0;
3895   unsigned NumLo = 0;
3896   for (unsigned i = 0; i != 4; ++i) {
3897     int Idx = PermMask[i];
3898     if (Idx < 0) {
3899       Locs[i] = std::make_pair(-1, -1);
3900     } else {
3901       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3902       if (Idx < 4) {
3903         Locs[i] = std::make_pair(0, NumLo);
3904         Mask1[NumLo] = Idx;
3905         NumLo++;
3906       } else {
3907         Locs[i] = std::make_pair(1, NumHi);
3908         if (2+NumHi < 4)
3909           Mask1[2+NumHi] = Idx;
3910         NumHi++;
3911       }
3912     }
3913   }
3914
3915   if (NumLo <= 2 && NumHi <= 2) {
3916     // If no more than two elements come from either vector. This can be
3917     // implemented with two shuffles. First shuffle gather the elements.
3918     // The second shuffle, which takes the first shuffle as both of its
3919     // vector operands, put the elements into the right order.
3920     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3921
3922     SmallVector<int, 8> Mask2(4U, -1);
3923
3924     for (unsigned i = 0; i != 4; ++i) {
3925       if (Locs[i].first == -1)
3926         continue;
3927       else {
3928         unsigned Idx = (i < 2) ? 0 : 4;
3929         Idx += Locs[i].first * 2 + Locs[i].second;
3930         Mask2[i] = Idx;
3931       }
3932     }
3933
3934     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
3935   } else if (NumLo == 3 || NumHi == 3) {
3936     // Otherwise, we must have three elements from one vector, call it X, and
3937     // one element from the other, call it Y.  First, use a shufps to build an
3938     // intermediate vector with the one element from Y and the element from X
3939     // that will be in the same half in the final destination (the indexes don't
3940     // matter). Then, use a shufps to build the final vector, taking the half
3941     // containing the element from Y from the intermediate, and the other half
3942     // from X.
3943     if (NumHi == 3) {
3944       // Normalize it so the 3 elements come from V1.
3945       CommuteVectorShuffleMask(PermMask, VT);
3946       std::swap(V1, V2);
3947     }
3948
3949     // Find the element from V2.
3950     unsigned HiIndex;
3951     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
3952       int Val = PermMask[HiIndex];
3953       if (Val < 0)
3954         continue;
3955       if (Val >= 4)
3956         break;
3957     }
3958
3959     Mask1[0] = PermMask[HiIndex];
3960     Mask1[1] = -1;
3961     Mask1[2] = PermMask[HiIndex^1];
3962     Mask1[3] = -1;
3963     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3964
3965     if (HiIndex >= 2) {
3966       Mask1[0] = PermMask[0];
3967       Mask1[1] = PermMask[1];
3968       Mask1[2] = HiIndex & 1 ? 6 : 4;
3969       Mask1[3] = HiIndex & 1 ? 4 : 6;
3970       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3971     } else {
3972       Mask1[0] = HiIndex & 1 ? 2 : 0;
3973       Mask1[1] = HiIndex & 1 ? 0 : 2;
3974       Mask1[2] = PermMask[2];
3975       Mask1[3] = PermMask[3];
3976       if (Mask1[2] >= 0)
3977         Mask1[2] += 4;
3978       if (Mask1[3] >= 0)
3979         Mask1[3] += 4;
3980       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
3981     }
3982   }
3983
3984   // Break it into (shuffle shuffle_hi, shuffle_lo).
3985   Locs.clear();
3986   SmallVector<int,8> LoMask(4U, -1);
3987   SmallVector<int,8> HiMask(4U, -1);
3988
3989   SmallVector<int,8> *MaskPtr = &LoMask;
3990   unsigned MaskIdx = 0;
3991   unsigned LoIdx = 0;
3992   unsigned HiIdx = 2;
3993   for (unsigned i = 0; i != 4; ++i) {
3994     if (i == 2) {
3995       MaskPtr = &HiMask;
3996       MaskIdx = 1;
3997       LoIdx = 0;
3998       HiIdx = 2;
3999     }
4000     int Idx = PermMask[i];
4001     if (Idx < 0) {
4002       Locs[i] = std::make_pair(-1, -1);
4003     } else if (Idx < 4) {
4004       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4005       (*MaskPtr)[LoIdx] = Idx;
4006       LoIdx++;
4007     } else {
4008       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4009       (*MaskPtr)[HiIdx] = Idx;
4010       HiIdx++;
4011     }
4012   }
4013
4014   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4015   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4016   SmallVector<int, 8> MaskOps;
4017   for (unsigned i = 0; i != 4; ++i) {
4018     if (Locs[i].first == -1) {
4019       MaskOps.push_back(-1);
4020     } else {
4021       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4022       MaskOps.push_back(Idx);
4023     }
4024   }
4025   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4026 }
4027
4028 SDValue
4029 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4030   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4031   SDValue V1 = Op.getOperand(0);
4032   SDValue V2 = Op.getOperand(1);
4033   MVT VT = Op.getValueType();
4034   DebugLoc dl = Op.getDebugLoc();
4035   unsigned NumElems = VT.getVectorNumElements();
4036   bool isMMX = VT.getSizeInBits() == 64;
4037   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4038   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4039   bool V1IsSplat = false;
4040   bool V2IsSplat = false;
4041
4042   if (isZeroShuffle(SVOp))
4043     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4044
4045   // Promote splats to v4f32.
4046   if (SVOp->isSplat()) {
4047     if (isMMX || NumElems < 4)
4048       return Op;
4049     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4050   }
4051
4052   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4053   // do it!
4054   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4055     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4056     if (NewOp.getNode())
4057       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4058                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4059   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4060     // FIXME: Figure out a cleaner way to do this.
4061     // Try to make use of movq to zero out the top part.
4062     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4063       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4064       if (NewOp.getNode()) {
4065         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4066           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4067                               DAG, Subtarget, dl);
4068       }
4069     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4070       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4071       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4072         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4073                             DAG, Subtarget, dl);
4074     }
4075   }
4076
4077   if (X86::isPSHUFDMask(SVOp))
4078     return Op;
4079
4080   // Check if this can be converted into a logical shift.
4081   bool isLeft = false;
4082   unsigned ShAmt = 0;
4083   SDValue ShVal;
4084   bool isShift = getSubtarget()->hasSSE2() &&
4085   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4086   if (isShift && ShVal.hasOneUse()) {
4087     // If the shifted value has multiple uses, it may be cheaper to use
4088     // v_set0 + movlhps or movhlps, etc.
4089     MVT EVT = VT.getVectorElementType();
4090     ShAmt *= EVT.getSizeInBits();
4091     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4092   }
4093
4094   if (X86::isMOVLMask(SVOp)) {
4095     if (V1IsUndef)
4096       return V2;
4097     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4098       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4099     if (!isMMX)
4100       return Op;
4101   }
4102
4103   // FIXME: fold these into legal mask.
4104   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4105                  X86::isMOVSLDUPMask(SVOp) ||
4106                  X86::isMOVHLPSMask(SVOp) ||
4107                  X86::isMOVHPMask(SVOp) ||
4108                  X86::isMOVLPMask(SVOp)))
4109     return Op;
4110
4111   if (ShouldXformToMOVHLPS(SVOp) ||
4112       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4113     return CommuteVectorShuffle(SVOp, DAG);
4114
4115   if (isShift) {
4116     // No better options. Use a vshl / vsrl.
4117     MVT EVT = VT.getVectorElementType();
4118     ShAmt *= EVT.getSizeInBits();
4119     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4120   }
4121
4122   bool Commuted = false;
4123   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4124   // 1,1,1,1 -> v8i16 though.
4125   V1IsSplat = isSplatVector(V1.getNode());
4126   V2IsSplat = isSplatVector(V2.getNode());
4127
4128   // Canonicalize the splat or undef, if present, to be on the RHS.
4129   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4130     Op = CommuteVectorShuffle(SVOp, DAG);
4131     SVOp = cast<ShuffleVectorSDNode>(Op);
4132     V1 = SVOp->getOperand(0);
4133     V2 = SVOp->getOperand(1);
4134     std::swap(V1IsSplat, V2IsSplat);
4135     std::swap(V1IsUndef, V2IsUndef);
4136     Commuted = true;
4137   }
4138
4139   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4140     // Shuffling low element of v1 into undef, just return v1.
4141     if (V2IsUndef)
4142       return V1;
4143     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4144     // the instruction selector will not match, so get a canonical MOVL with
4145     // swapped operands to undo the commute.
4146     return getMOVL(DAG, dl, VT, V2, V1);
4147   }
4148
4149   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4150       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4151       X86::isUNPCKLMask(SVOp) ||
4152       X86::isUNPCKHMask(SVOp))
4153     return Op;
4154
4155   if (V2IsSplat) {
4156     // Normalize mask so all entries that point to V2 points to its first
4157     // element then try to match unpck{h|l} again. If match, return a
4158     // new vector_shuffle with the corrected mask.
4159     SDValue NewMask = NormalizeMask(SVOp, DAG);
4160     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4161     if (NSVOp != SVOp) {
4162       if (X86::isUNPCKLMask(NSVOp, true)) {
4163         return NewMask;
4164       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4165         return NewMask;
4166       }
4167     }
4168   }
4169
4170   if (Commuted) {
4171     // Commute is back and try unpck* again.
4172     // FIXME: this seems wrong.
4173     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4174     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4175     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4176         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4177         X86::isUNPCKLMask(NewSVOp) ||
4178         X86::isUNPCKHMask(NewSVOp))
4179       return NewOp;
4180   }
4181
4182   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4183
4184   // Normalize the node to match x86 shuffle ops if needed
4185   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4186     return CommuteVectorShuffle(SVOp, DAG);
4187
4188   // Check for legal shuffle and return?
4189   SmallVector<int, 16> PermMask;
4190   SVOp->getMask(PermMask);
4191   if (isShuffleMaskLegal(PermMask, VT))
4192     return Op;
4193
4194   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4195   if (VT == MVT::v8i16) {
4196     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4197     if (NewOp.getNode())
4198       return NewOp;
4199   }
4200
4201   if (VT == MVT::v16i8) {
4202     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4203     if (NewOp.getNode())
4204       return NewOp;
4205   }
4206
4207   // Handle all 4 wide cases with a number of shuffles except for MMX.
4208   if (NumElems == 4 && !isMMX)
4209     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4210
4211   return SDValue();
4212 }
4213
4214 SDValue
4215 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4216                                                 SelectionDAG &DAG) {
4217   MVT VT = Op.getValueType();
4218   DebugLoc dl = Op.getDebugLoc();
4219   if (VT.getSizeInBits() == 8) {
4220     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4221                                     Op.getOperand(0), Op.getOperand(1));
4222     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4223                                     DAG.getValueType(VT));
4224     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4225   } else if (VT.getSizeInBits() == 16) {
4226     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4227     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4228     if (Idx == 0)
4229       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4230                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4231                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4232                                                  MVT::v4i32,
4233                                                  Op.getOperand(0)),
4234                                      Op.getOperand(1)));
4235     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4236                                     Op.getOperand(0), Op.getOperand(1));
4237     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4238                                     DAG.getValueType(VT));
4239     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4240   } else if (VT == MVT::f32) {
4241     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4242     // the result back to FR32 register. It's only worth matching if the
4243     // result has a single use which is a store or a bitcast to i32.  And in
4244     // the case of a store, it's not worth it if the index is a constant 0,
4245     // because a MOVSSmr can be used instead, which is smaller and faster.
4246     if (!Op.hasOneUse())
4247       return SDValue();
4248     SDNode *User = *Op.getNode()->use_begin();
4249     if ((User->getOpcode() != ISD::STORE ||
4250          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4251           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4252         (User->getOpcode() != ISD::BIT_CONVERT ||
4253          User->getValueType(0) != MVT::i32))
4254       return SDValue();
4255     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4256                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4257                                               Op.getOperand(0)),
4258                                               Op.getOperand(1));
4259     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4260   } else if (VT == MVT::i32) {
4261     // ExtractPS works with constant index.
4262     if (isa<ConstantSDNode>(Op.getOperand(1)))
4263       return Op;
4264   }
4265   return SDValue();
4266 }
4267
4268
4269 SDValue
4270 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4271   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4272     return SDValue();
4273
4274   if (Subtarget->hasSSE41()) {
4275     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4276     if (Res.getNode())
4277       return Res;
4278   }
4279
4280   MVT VT = Op.getValueType();
4281   DebugLoc dl = Op.getDebugLoc();
4282   // TODO: handle v16i8.
4283   if (VT.getSizeInBits() == 16) {
4284     SDValue Vec = Op.getOperand(0);
4285     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4286     if (Idx == 0)
4287       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4288                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4289                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4290                                                  MVT::v4i32, Vec),
4291                                      Op.getOperand(1)));
4292     // Transform it so it match pextrw which produces a 32-bit result.
4293     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4294     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4295                                     Op.getOperand(0), Op.getOperand(1));
4296     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4297                                     DAG.getValueType(VT));
4298     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4299   } else if (VT.getSizeInBits() == 32) {
4300     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4301     if (Idx == 0)
4302       return Op;
4303
4304     // SHUFPS the element to the lowest double word, then movss.
4305     int Mask[4] = { Idx, -1, -1, -1 };
4306     MVT VVT = Op.getOperand(0).getValueType();
4307     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4308                                        DAG.getUNDEF(VVT), Mask);
4309     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4310                        DAG.getIntPtrConstant(0));
4311   } else if (VT.getSizeInBits() == 64) {
4312     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4313     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4314     //        to match extract_elt for f64.
4315     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4316     if (Idx == 0)
4317       return Op;
4318
4319     // UNPCKHPD the element to the lowest double word, then movsd.
4320     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4321     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4322     int Mask[2] = { 1, -1 };
4323     MVT VVT = Op.getOperand(0).getValueType();
4324     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4325                                        DAG.getUNDEF(VVT), Mask);
4326     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4327                        DAG.getIntPtrConstant(0));
4328   }
4329
4330   return SDValue();
4331 }
4332
4333 SDValue
4334 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4335   MVT VT = Op.getValueType();
4336   MVT EVT = VT.getVectorElementType();
4337   DebugLoc dl = Op.getDebugLoc();
4338
4339   SDValue N0 = Op.getOperand(0);
4340   SDValue N1 = Op.getOperand(1);
4341   SDValue N2 = Op.getOperand(2);
4342
4343   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4344       isa<ConstantSDNode>(N2)) {
4345     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4346                                               : X86ISD::PINSRW;
4347     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4348     // argument.
4349     if (N1.getValueType() != MVT::i32)
4350       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4351     if (N2.getValueType() != MVT::i32)
4352       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4353     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4354   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4355     // Bits [7:6] of the constant are the source select.  This will always be
4356     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4357     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4358     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4359     // Bits [5:4] of the constant are the destination select.  This is the
4360     //  value of the incoming immediate.
4361     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4362     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4363     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4364     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4365   } else if (EVT == MVT::i32) {
4366     // InsertPS works with constant index.
4367     if (isa<ConstantSDNode>(N2))
4368       return Op;
4369   }
4370   return SDValue();
4371 }
4372
4373 SDValue
4374 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4375   MVT VT = Op.getValueType();
4376   MVT EVT = VT.getVectorElementType();
4377
4378   if (Subtarget->hasSSE41())
4379     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4380
4381   if (EVT == MVT::i8)
4382     return SDValue();
4383
4384   DebugLoc dl = Op.getDebugLoc();
4385   SDValue N0 = Op.getOperand(0);
4386   SDValue N1 = Op.getOperand(1);
4387   SDValue N2 = Op.getOperand(2);
4388
4389   if (EVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4390     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4391     // as its second argument.
4392     if (N1.getValueType() != MVT::i32)
4393       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4394     if (N2.getValueType() != MVT::i32)
4395       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4396     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4397   }
4398   return SDValue();
4399 }
4400
4401 SDValue
4402 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4403   DebugLoc dl = Op.getDebugLoc();
4404   if (Op.getValueType() == MVT::v2f32)
4405     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4406                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4407                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4408                                                Op.getOperand(0))));
4409
4410   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4411   MVT VT = MVT::v2i32;
4412   switch (Op.getValueType().getSimpleVT()) {
4413   default: break;
4414   case MVT::v16i8:
4415   case MVT::v8i16:
4416     VT = MVT::v4i32;
4417     break;
4418   }
4419   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4420                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4421 }
4422
4423 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4424 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4425 // one of the above mentioned nodes. It has to be wrapped because otherwise
4426 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4427 // be used to form addressing mode. These wrapped nodes will be selected
4428 // into MOV32ri.
4429 SDValue
4430 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4431   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4432
4433   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4434   // global base reg.
4435   unsigned char OpFlag = 0;
4436   unsigned WrapperKind = X86ISD::Wrapper;
4437
4438   if (Subtarget->is64Bit() &&
4439       getTargetMachine().getCodeModel() == CodeModel::Small) {
4440     WrapperKind = X86ISD::WrapperRIP;
4441   } else if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4442     if (Subtarget->isPICStyleStub())
4443       OpFlag = X86II::MO_PIC_BASE_OFFSET;
4444     else if (Subtarget->isPICStyleGOT())
4445       OpFlag = X86II::MO_GOTOFF;
4446   }
4447
4448   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4449                                              CP->getAlignment(),
4450                                              CP->getOffset(), OpFlag);
4451   DebugLoc DL = CP->getDebugLoc();
4452   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4453   // With PIC, the address is actually $g + Offset.
4454   if (OpFlag) {
4455     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4456                          DAG.getNode(X86ISD::GlobalBaseReg,
4457                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4458                          Result);
4459   }
4460
4461   return Result;
4462 }
4463
4464 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4465   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4466
4467   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4468   // global base reg.
4469   unsigned char OpFlag = 0;
4470   unsigned WrapperKind = X86ISD::Wrapper;
4471
4472   if (Subtarget->is64Bit()) {
4473     WrapperKind = X86ISD::WrapperRIP;
4474   } else if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4475     if (Subtarget->isPICStyleStub())
4476       OpFlag = X86II::MO_PIC_BASE_OFFSET;
4477     else if (Subtarget->isPICStyleGOT())
4478       OpFlag = X86II::MO_GOTOFF;
4479   }
4480
4481   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4482                                           OpFlag);
4483   DebugLoc DL = JT->getDebugLoc();
4484   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4485
4486   // With PIC, the address is actually $g + Offset.
4487   if (OpFlag) {
4488     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4489                          DAG.getNode(X86ISD::GlobalBaseReg,
4490                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4491                          Result);
4492   }
4493
4494   return Result;
4495 }
4496
4497 SDValue
4498 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4499   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4500
4501   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4502   // global base reg.
4503   unsigned char OpFlag = 0;
4504   unsigned WrapperKind = X86ISD::Wrapper;
4505   if (Subtarget->is64Bit()) {
4506     WrapperKind = X86ISD::WrapperRIP;
4507   } else if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4508     if (Subtarget->isPICStyleStub())
4509       OpFlag = X86II::MO_PIC_BASE_OFFSET;
4510     else if (Subtarget->isPICStyleGOT())
4511       OpFlag = X86II::MO_GOTOFF;
4512   }
4513
4514   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4515
4516   DebugLoc DL = Op.getDebugLoc();
4517   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4518
4519
4520   // With PIC, the address is actually $g + Offset.
4521   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4522       !Subtarget->is64Bit()) {
4523     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4524                          DAG.getNode(X86ISD::GlobalBaseReg,
4525                                      DebugLoc::getUnknownLoc(),
4526                                      getPointerTy()),
4527                          Result);
4528   }
4529
4530   return Result;
4531 }
4532
4533 SDValue
4534 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4535                                       int64_t Offset,
4536                                       SelectionDAG &DAG) const {
4537   bool IsPic = getTargetMachine().getRelocationModel() == Reloc::PIC_;
4538   bool ExtraLoadRequired =
4539     Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false);
4540
4541   // Create the TargetGlobalAddress node, folding in the constant
4542   // offset if it is legal.
4543   SDValue Result;
4544   if (!IsPic && !ExtraLoadRequired && isInt32(Offset)) {
4545     // A direct static reference to a global.
4546     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4547     Offset = 0;
4548   } else {
4549     unsigned char OpFlags = 0;
4550
4551     if (GV->hasDLLImportLinkage())
4552       OpFlags = X86II::MO_DLLIMPORT;
4553     else if (Subtarget->isPICStyleRIPRel() &&
4554              getTargetMachine().getRelocationModel() != Reloc::Static) {
4555       if (ExtraLoadRequired)
4556         OpFlags = X86II::MO_GOTPCREL;
4557     } else if (Subtarget->isPICStyleGOT() &&
4558                getTargetMachine().getRelocationModel() == Reloc::PIC_) {
4559       if (ExtraLoadRequired)
4560         OpFlags = X86II::MO_GOT;
4561       else
4562         OpFlags = X86II::MO_GOTOFF;
4563     }
4564
4565     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4566   }
4567
4568   if (Subtarget->is64Bit() &&
4569       getTargetMachine().getCodeModel() == CodeModel::Small)
4570     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4571   else
4572     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4573
4574   // With PIC, the address is actually $g + Offset.
4575   if (IsPic && !Subtarget->is64Bit()) {
4576     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4577                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4578                          Result);
4579   }
4580
4581   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
4582   // load the value at address GV, not the value of GV itself. This means that
4583   // the GlobalAddress must be in the base or index register of the address, not
4584   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
4585   // The same applies for external symbols during PIC codegen
4586   if (ExtraLoadRequired)
4587     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4588                          PseudoSourceValue::getGOT(), 0);
4589
4590   // If there was a non-zero offset that we didn't fold, create an explicit
4591   // addition for it.
4592   if (Offset != 0)
4593     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4594                          DAG.getConstant(Offset, getPointerTy()));
4595
4596   return Result;
4597 }
4598
4599 SDValue
4600 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4601   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4602   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4603   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4604 }
4605
4606 static SDValue
4607 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4608            SDValue *InFlag, const MVT PtrVT, unsigned ReturnReg,
4609            unsigned char OperandFlags) {
4610   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4611   DebugLoc dl = GA->getDebugLoc();
4612   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4613                                            GA->getValueType(0),
4614                                            GA->getOffset(),
4615                                            OperandFlags);
4616   if (InFlag) {
4617     SDValue Ops[] = { Chain,  TGA, *InFlag };
4618     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4619   } else {
4620     SDValue Ops[]  = { Chain, TGA };
4621     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4622   }
4623   SDValue Flag = Chain.getValue(1);
4624   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4625 }
4626
4627 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4628 static SDValue
4629 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4630                                 const MVT PtrVT) {
4631   SDValue InFlag;
4632   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4633   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4634                                      DAG.getNode(X86ISD::GlobalBaseReg,
4635                                                  DebugLoc::getUnknownLoc(),
4636                                                  PtrVT), InFlag);
4637   InFlag = Chain.getValue(1);
4638
4639   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4640 }
4641
4642 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4643 static SDValue
4644 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4645                                 const MVT PtrVT) {
4646   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4647                     X86::RAX, X86II::MO_TLSGD);
4648 }
4649
4650 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4651 // "local exec" model.
4652 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4653                                    const MVT PtrVT, TLSModel::Model model,
4654                                    bool is64Bit) {
4655   DebugLoc dl = GA->getDebugLoc();
4656   // Get the Thread Pointer
4657   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4658                              DebugLoc::getUnknownLoc(), PtrVT,
4659                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4660                                              MVT::i32));
4661
4662   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4663                                       NULL, 0);
4664
4665   unsigned char OperandFlags = 0;
4666   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4667   // initialexec.
4668   unsigned WrapperKind = X86ISD::Wrapper;
4669   if (model == TLSModel::LocalExec) {
4670     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4671   } else if (is64Bit) {
4672     assert(model == TLSModel::InitialExec);
4673     OperandFlags = X86II::MO_GOTTPOFF;
4674     WrapperKind = X86ISD::WrapperRIP;
4675   } else {
4676     assert(model == TLSModel::InitialExec);
4677     OperandFlags = X86II::MO_INDNTPOFF;
4678   }
4679
4680   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4681   // exec)
4682   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4683                                            GA->getOffset(), OperandFlags);
4684   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4685
4686   if (model == TLSModel::InitialExec)
4687     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4688                          PseudoSourceValue::getGOT(), 0);
4689
4690   // The address of the thread local variable is the add of the thread
4691   // pointer with the offset of the variable.
4692   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4693 }
4694
4695 SDValue
4696 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4697   // TODO: implement the "local dynamic" model
4698   // TODO: implement the "initial exec"model for pic executables
4699   assert(Subtarget->isTargetELF() &&
4700          "TLS not implemented for non-ELF targets");
4701   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4702   const GlobalValue *GV = GA->getGlobal();
4703
4704   // If GV is an alias then use the aliasee for determining
4705   // thread-localness.
4706   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4707     GV = GA->resolveAliasedGlobal(false);
4708
4709   TLSModel::Model model = getTLSModel(GV,
4710                                       getTargetMachine().getRelocationModel());
4711
4712   switch (model) {
4713   case TLSModel::GeneralDynamic:
4714   case TLSModel::LocalDynamic: // not implemented
4715     if (Subtarget->is64Bit())
4716       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4717     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4718
4719   case TLSModel::InitialExec:
4720   case TLSModel::LocalExec:
4721     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4722                                Subtarget->is64Bit());
4723   }
4724
4725   assert(0 && "Unreachable");
4726   return SDValue();
4727 }
4728
4729
4730 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4731 /// take a 2 x i32 value to shift plus a shift amount.
4732 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4733   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4734   MVT VT = Op.getValueType();
4735   unsigned VTBits = VT.getSizeInBits();
4736   DebugLoc dl = Op.getDebugLoc();
4737   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4738   SDValue ShOpLo = Op.getOperand(0);
4739   SDValue ShOpHi = Op.getOperand(1);
4740   SDValue ShAmt  = Op.getOperand(2);
4741   SDValue Tmp1 = isSRA ?
4742     DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4743                 DAG.getConstant(VTBits - 1, MVT::i8)) :
4744     DAG.getConstant(0, VT);
4745
4746   SDValue Tmp2, Tmp3;
4747   if (Op.getOpcode() == ISD::SHL_PARTS) {
4748     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4749     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4750   } else {
4751     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4752     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4753   }
4754
4755   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4756                                   DAG.getConstant(VTBits, MVT::i8));
4757   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4758                                AndNode, DAG.getConstant(0, MVT::i8));
4759
4760   SDValue Hi, Lo;
4761   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4762   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4763   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4764
4765   if (Op.getOpcode() == ISD::SHL_PARTS) {
4766     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4767     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4768   } else {
4769     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4770     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4771   }
4772
4773   SDValue Ops[2] = { Lo, Hi };
4774   return DAG.getMergeValues(Ops, 2, dl);
4775 }
4776
4777 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4778   MVT SrcVT = Op.getOperand(0).getValueType();
4779
4780   if (SrcVT.isVector()) {
4781     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4782       return Op;
4783     }
4784     return SDValue();
4785   }
4786
4787   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4788          "Unknown SINT_TO_FP to lower!");
4789
4790   // These are really Legal; return the operand so the caller accepts it as
4791   // Legal.
4792   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4793     return Op;
4794   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4795       Subtarget->is64Bit()) {
4796     return Op;
4797   }
4798
4799   DebugLoc dl = Op.getDebugLoc();
4800   unsigned Size = SrcVT.getSizeInBits()/8;
4801   MachineFunction &MF = DAG.getMachineFunction();
4802   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4803   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4804   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4805                                StackSlot,
4806                                PseudoSourceValue::getFixedStack(SSFI), 0);
4807   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4808 }
4809
4810 SDValue X86TargetLowering::BuildFILD(SDValue Op, MVT SrcVT, SDValue Chain,
4811                                      SDValue StackSlot,
4812                                      SelectionDAG &DAG) {
4813   // Build the FILD
4814   DebugLoc dl = Op.getDebugLoc();
4815   SDVTList Tys;
4816   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4817   if (useSSE)
4818     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4819   else
4820     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4821   SmallVector<SDValue, 8> Ops;
4822   Ops.push_back(Chain);
4823   Ops.push_back(StackSlot);
4824   Ops.push_back(DAG.getValueType(SrcVT));
4825   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4826                                  Tys, &Ops[0], Ops.size());
4827
4828   if (useSSE) {
4829     Chain = Result.getValue(1);
4830     SDValue InFlag = Result.getValue(2);
4831
4832     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4833     // shouldn't be necessary except that RFP cannot be live across
4834     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4835     MachineFunction &MF = DAG.getMachineFunction();
4836     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4837     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4838     Tys = DAG.getVTList(MVT::Other);
4839     SmallVector<SDValue, 8> Ops;
4840     Ops.push_back(Chain);
4841     Ops.push_back(Result);
4842     Ops.push_back(StackSlot);
4843     Ops.push_back(DAG.getValueType(Op.getValueType()));
4844     Ops.push_back(InFlag);
4845     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4846     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4847                          PseudoSourceValue::getFixedStack(SSFI), 0);
4848   }
4849
4850   return Result;
4851 }
4852
4853 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4854 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4855   // This algorithm is not obvious. Here it is in C code, more or less:
4856   /*
4857     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4858       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4859       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4860
4861       // Copy ints to xmm registers.
4862       __m128i xh = _mm_cvtsi32_si128( hi );
4863       __m128i xl = _mm_cvtsi32_si128( lo );
4864
4865       // Combine into low half of a single xmm register.
4866       __m128i x = _mm_unpacklo_epi32( xh, xl );
4867       __m128d d;
4868       double sd;
4869
4870       // Merge in appropriate exponents to give the integer bits the right
4871       // magnitude.
4872       x = _mm_unpacklo_epi32( x, exp );
4873
4874       // Subtract away the biases to deal with the IEEE-754 double precision
4875       // implicit 1.
4876       d = _mm_sub_pd( (__m128d) x, bias );
4877
4878       // All conversions up to here are exact. The correctly rounded result is
4879       // calculated using the current rounding mode using the following
4880       // horizontal add.
4881       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4882       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4883                                 // store doesn't really need to be here (except
4884                                 // maybe to zero the other double)
4885       return sd;
4886     }
4887   */
4888
4889   DebugLoc dl = Op.getDebugLoc();
4890
4891   // Build some magic constants.
4892   std::vector<Constant*> CV0;
4893   CV0.push_back(ConstantInt::get(APInt(32, 0x45300000)));
4894   CV0.push_back(ConstantInt::get(APInt(32, 0x43300000)));
4895   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4896   CV0.push_back(ConstantInt::get(APInt(32, 0)));
4897   Constant *C0 = ConstantVector::get(CV0);
4898   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4899
4900   std::vector<Constant*> CV1;
4901   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4530000000000000ULL))));
4902   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4330000000000000ULL))));
4903   Constant *C1 = ConstantVector::get(CV1);
4904   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4905
4906   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4907                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4908                                         Op.getOperand(0),
4909                                         DAG.getIntPtrConstant(1)));
4910   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4911                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4912                                         Op.getOperand(0),
4913                                         DAG.getIntPtrConstant(0)));
4914   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4915   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4916                               PseudoSourceValue::getConstantPool(), 0,
4917                               false, 16);
4918   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4919   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4920   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4921                               PseudoSourceValue::getConstantPool(), 0,
4922                               false, 16);
4923   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4924
4925   // Add the halves; easiest way is to swap them into another reg first.
4926   int ShufMask[2] = { 1, -1 };
4927   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4928                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4929   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4930   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4931                      DAG.getIntPtrConstant(0));
4932 }
4933
4934 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4935 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4936   DebugLoc dl = Op.getDebugLoc();
4937   // FP constant to bias correct the final result.
4938   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
4939                                    MVT::f64);
4940
4941   // Load the 32-bit value into an XMM register.
4942   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4943                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4944                                          Op.getOperand(0),
4945                                          DAG.getIntPtrConstant(0)));
4946
4947   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4948                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
4949                      DAG.getIntPtrConstant(0));
4950
4951   // Or the load with the bias.
4952   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
4953                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4954                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4955                                                    MVT::v2f64, Load)),
4956                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
4957                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4958                                                    MVT::v2f64, Bias)));
4959   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
4960                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
4961                    DAG.getIntPtrConstant(0));
4962
4963   // Subtract the bias.
4964   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
4965
4966   // Handle final rounding.
4967   MVT DestVT = Op.getValueType();
4968
4969   if (DestVT.bitsLT(MVT::f64)) {
4970     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
4971                        DAG.getIntPtrConstant(0));
4972   } else if (DestVT.bitsGT(MVT::f64)) {
4973     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
4974   }
4975
4976   // Handle final rounding.
4977   return Sub;
4978 }
4979
4980 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4981   SDValue N0 = Op.getOperand(0);
4982   DebugLoc dl = Op.getDebugLoc();
4983
4984   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
4985   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
4986   // the optimization here.
4987   if (DAG.SignBitIsZero(N0))
4988     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
4989
4990   MVT SrcVT = N0.getValueType();
4991   if (SrcVT == MVT::i64) {
4992     // We only handle SSE2 f64 target here; caller can expand the rest.
4993     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
4994       return SDValue();
4995
4996     return LowerUINT_TO_FP_i64(Op, DAG);
4997   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
4998     return LowerUINT_TO_FP_i32(Op, DAG);
4999   }
5000
5001   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5002
5003   // Make a 64-bit buffer, and use it to build an FILD.
5004   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5005   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5006   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5007                                    getPointerTy(), StackSlot, WordOff);
5008   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5009                                 StackSlot, NULL, 0);
5010   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5011                                 OffsetSlot, NULL, 0);
5012   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5013 }
5014
5015 std::pair<SDValue,SDValue> X86TargetLowering::
5016 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5017   DebugLoc dl = Op.getDebugLoc();
5018
5019   MVT DstTy = Op.getValueType();
5020
5021   if (!IsSigned) {
5022     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5023     DstTy = MVT::i64;
5024   }
5025
5026   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5027          DstTy.getSimpleVT() >= MVT::i16 &&
5028          "Unknown FP_TO_SINT to lower!");
5029
5030   // These are really Legal.
5031   if (DstTy == MVT::i32 &&
5032       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5033     return std::make_pair(SDValue(), SDValue());
5034   if (Subtarget->is64Bit() &&
5035       DstTy == MVT::i64 &&
5036       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5037     return std::make_pair(SDValue(), SDValue());
5038
5039   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5040   // stack slot.
5041   MachineFunction &MF = DAG.getMachineFunction();
5042   unsigned MemSize = DstTy.getSizeInBits()/8;
5043   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5044   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5045
5046   unsigned Opc;
5047   switch (DstTy.getSimpleVT()) {
5048   default: assert(0 && "Invalid FP_TO_SINT to lower!");
5049   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5050   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5051   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5052   }
5053
5054   SDValue Chain = DAG.getEntryNode();
5055   SDValue Value = Op.getOperand(0);
5056   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5057     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5058     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5059                          PseudoSourceValue::getFixedStack(SSFI), 0);
5060     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5061     SDValue Ops[] = {
5062       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5063     };
5064     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5065     Chain = Value.getValue(1);
5066     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5067     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5068   }
5069
5070   // Build the FP_TO_INT*_IN_MEM
5071   SDValue Ops[] = { Chain, Value, StackSlot };
5072   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5073
5074   return std::make_pair(FIST, StackSlot);
5075 }
5076
5077 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5078   if (Op.getValueType().isVector()) {
5079     if (Op.getValueType() == MVT::v2i32 &&
5080         Op.getOperand(0).getValueType() == MVT::v2f64) {
5081       return Op;
5082     }
5083     return SDValue();
5084   }
5085
5086   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5087   SDValue FIST = Vals.first, StackSlot = Vals.second;
5088   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5089   if (FIST.getNode() == 0) return Op;
5090
5091   // Load the result.
5092   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5093                      FIST, StackSlot, NULL, 0);
5094 }
5095
5096 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5097   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5098   SDValue FIST = Vals.first, StackSlot = Vals.second;
5099   assert(FIST.getNode() && "Unexpected failure");
5100
5101   // Load the result.
5102   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5103                      FIST, StackSlot, NULL, 0);
5104 }
5105
5106 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5107   DebugLoc dl = Op.getDebugLoc();
5108   MVT VT = Op.getValueType();
5109   MVT EltVT = VT;
5110   if (VT.isVector())
5111     EltVT = VT.getVectorElementType();
5112   std::vector<Constant*> CV;
5113   if (EltVT == MVT::f64) {
5114     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
5115     CV.push_back(C);
5116     CV.push_back(C);
5117   } else {
5118     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
5119     CV.push_back(C);
5120     CV.push_back(C);
5121     CV.push_back(C);
5122     CV.push_back(C);
5123   }
5124   Constant *C = ConstantVector::get(CV);
5125   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5126   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5127                                PseudoSourceValue::getConstantPool(), 0,
5128                                false, 16);
5129   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5130 }
5131
5132 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5133   DebugLoc dl = Op.getDebugLoc();
5134   MVT VT = Op.getValueType();
5135   MVT EltVT = VT;
5136   unsigned EltNum = 1;
5137   if (VT.isVector()) {
5138     EltVT = VT.getVectorElementType();
5139     EltNum = VT.getVectorNumElements();
5140   }
5141   std::vector<Constant*> CV;
5142   if (EltVT == MVT::f64) {
5143     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
5144     CV.push_back(C);
5145     CV.push_back(C);
5146   } else {
5147     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
5148     CV.push_back(C);
5149     CV.push_back(C);
5150     CV.push_back(C);
5151     CV.push_back(C);
5152   }
5153   Constant *C = ConstantVector::get(CV);
5154   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5155   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5156                                PseudoSourceValue::getConstantPool(), 0,
5157                                false, 16);
5158   if (VT.isVector()) {
5159     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5160                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5161                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5162                                 Op.getOperand(0)),
5163                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5164   } else {
5165     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5166   }
5167 }
5168
5169 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5170   SDValue Op0 = Op.getOperand(0);
5171   SDValue Op1 = Op.getOperand(1);
5172   DebugLoc dl = Op.getDebugLoc();
5173   MVT VT = Op.getValueType();
5174   MVT SrcVT = Op1.getValueType();
5175
5176   // If second operand is smaller, extend it first.
5177   if (SrcVT.bitsLT(VT)) {
5178     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5179     SrcVT = VT;
5180   }
5181   // And if it is bigger, shrink it first.
5182   if (SrcVT.bitsGT(VT)) {
5183     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5184     SrcVT = VT;
5185   }
5186
5187   // At this point the operands and the result should have the same
5188   // type, and that won't be f80 since that is not custom lowered.
5189
5190   // First get the sign bit of second operand.
5191   std::vector<Constant*> CV;
5192   if (SrcVT == MVT::f64) {
5193     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
5194     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5195   } else {
5196     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
5197     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5198     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5199     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5200   }
5201   Constant *C = ConstantVector::get(CV);
5202   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5203   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5204                                 PseudoSourceValue::getConstantPool(), 0,
5205                                 false, 16);
5206   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5207
5208   // Shift sign bit right or left if the two operands have different types.
5209   if (SrcVT.bitsGT(VT)) {
5210     // Op0 is MVT::f32, Op1 is MVT::f64.
5211     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5212     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5213                           DAG.getConstant(32, MVT::i32));
5214     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5215     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5216                           DAG.getIntPtrConstant(0));
5217   }
5218
5219   // Clear first operand sign bit.
5220   CV.clear();
5221   if (VT == MVT::f64) {
5222     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
5223     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5224   } else {
5225     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
5226     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5227     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5228     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5229   }
5230   C = ConstantVector::get(CV);
5231   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5232   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5233                                 PseudoSourceValue::getConstantPool(), 0,
5234                                 false, 16);
5235   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5236
5237   // Or the value with the sign bit.
5238   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5239 }
5240
5241 /// Emit nodes that will be selected as "test Op0,Op0", or something
5242 /// equivalent.
5243 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5244                                     SelectionDAG &DAG) {
5245   DebugLoc dl = Op.getDebugLoc();
5246
5247   // CF and OF aren't always set the way we want. Determine which
5248   // of these we need.
5249   bool NeedCF = false;
5250   bool NeedOF = false;
5251   switch (X86CC) {
5252   case X86::COND_A: case X86::COND_AE:
5253   case X86::COND_B: case X86::COND_BE:
5254     NeedCF = true;
5255     break;
5256   case X86::COND_G: case X86::COND_GE:
5257   case X86::COND_L: case X86::COND_LE:
5258   case X86::COND_O: case X86::COND_NO:
5259     NeedOF = true;
5260     break;
5261   default: break;
5262   }
5263
5264   // See if we can use the EFLAGS value from the operand instead of
5265   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5266   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5267   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5268     unsigned Opcode = 0;
5269     unsigned NumOperands = 0;
5270     switch (Op.getNode()->getOpcode()) {
5271     case ISD::ADD:
5272       // Due to an isel shortcoming, be conservative if this add is likely to
5273       // be selected as part of a load-modify-store instruction. When the root
5274       // node in a match is a store, isel doesn't know how to remap non-chain
5275       // non-flag uses of other nodes in the match, such as the ADD in this
5276       // case. This leads to the ADD being left around and reselected, with
5277       // the result being two adds in the output.
5278       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5279            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5280         if (UI->getOpcode() == ISD::STORE)
5281           goto default_case;
5282       if (ConstantSDNode *C =
5283             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5284         // An add of one will be selected as an INC.
5285         if (C->getAPIntValue() == 1) {
5286           Opcode = X86ISD::INC;
5287           NumOperands = 1;
5288           break;
5289         }
5290         // An add of negative one (subtract of one) will be selected as a DEC.
5291         if (C->getAPIntValue().isAllOnesValue()) {
5292           Opcode = X86ISD::DEC;
5293           NumOperands = 1;
5294           break;
5295         }
5296       }
5297       // Otherwise use a regular EFLAGS-setting add.
5298       Opcode = X86ISD::ADD;
5299       NumOperands = 2;
5300       break;
5301     case ISD::SUB:
5302       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5303       // likely to be selected as part of a load-modify-store instruction.
5304       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5305            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5306         if (UI->getOpcode() == ISD::STORE)
5307           goto default_case;
5308       // Otherwise use a regular EFLAGS-setting sub.
5309       Opcode = X86ISD::SUB;
5310       NumOperands = 2;
5311       break;
5312     case X86ISD::ADD:
5313     case X86ISD::SUB:
5314     case X86ISD::INC:
5315     case X86ISD::DEC:
5316       return SDValue(Op.getNode(), 1);
5317     default:
5318     default_case:
5319       break;
5320     }
5321     if (Opcode != 0) {
5322       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5323       SmallVector<SDValue, 4> Ops;
5324       for (unsigned i = 0; i != NumOperands; ++i)
5325         Ops.push_back(Op.getOperand(i));
5326       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5327       DAG.ReplaceAllUsesWith(Op, New);
5328       return SDValue(New.getNode(), 1);
5329     }
5330   }
5331
5332   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5333   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5334                      DAG.getConstant(0, Op.getValueType()));
5335 }
5336
5337 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5338 /// equivalent.
5339 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5340                                    SelectionDAG &DAG) {
5341   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5342     if (C->getAPIntValue() == 0)
5343       return EmitTest(Op0, X86CC, DAG);
5344
5345   DebugLoc dl = Op0.getDebugLoc();
5346   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5347 }
5348
5349 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5350   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5351   SDValue Op0 = Op.getOperand(0);
5352   SDValue Op1 = Op.getOperand(1);
5353   DebugLoc dl = Op.getDebugLoc();
5354   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5355
5356   // Lower (X & (1 << N)) == 0 to BT(X, N).
5357   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5358   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5359   if (Op0.getOpcode() == ISD::AND &&
5360       Op0.hasOneUse() &&
5361       Op1.getOpcode() == ISD::Constant &&
5362       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5363       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5364     SDValue LHS, RHS;
5365     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5366       if (ConstantSDNode *Op010C =
5367             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5368         if (Op010C->getZExtValue() == 1) {
5369           LHS = Op0.getOperand(0);
5370           RHS = Op0.getOperand(1).getOperand(1);
5371         }
5372     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5373       if (ConstantSDNode *Op000C =
5374             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5375         if (Op000C->getZExtValue() == 1) {
5376           LHS = Op0.getOperand(1);
5377           RHS = Op0.getOperand(0).getOperand(1);
5378         }
5379     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5380       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5381       SDValue AndLHS = Op0.getOperand(0);
5382       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5383         LHS = AndLHS.getOperand(0);
5384         RHS = AndLHS.getOperand(1);
5385       }
5386     }
5387
5388     if (LHS.getNode()) {
5389       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5390       // instruction.  Since the shift amount is in-range-or-undefined, we know
5391       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5392       // the encoding for the i16 version is larger than the i32 version.
5393       if (LHS.getValueType() == MVT::i8)
5394         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5395
5396       // If the operand types disagree, extend the shift amount to match.  Since
5397       // BT ignores high bits (like shifts) we can use anyextend.
5398       if (LHS.getValueType() != RHS.getValueType())
5399         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5400
5401       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5402       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5403       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5404                          DAG.getConstant(Cond, MVT::i8), BT);
5405     }
5406   }
5407
5408   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5409   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5410
5411   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5412   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5413                      DAG.getConstant(X86CC, MVT::i8), Cond);
5414 }
5415
5416 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5417   SDValue Cond;
5418   SDValue Op0 = Op.getOperand(0);
5419   SDValue Op1 = Op.getOperand(1);
5420   SDValue CC = Op.getOperand(2);
5421   MVT VT = Op.getValueType();
5422   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5423   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5424   DebugLoc dl = Op.getDebugLoc();
5425
5426   if (isFP) {
5427     unsigned SSECC = 8;
5428     MVT VT0 = Op0.getValueType();
5429     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5430     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5431     bool Swap = false;
5432
5433     switch (SetCCOpcode) {
5434     default: break;
5435     case ISD::SETOEQ:
5436     case ISD::SETEQ:  SSECC = 0; break;
5437     case ISD::SETOGT:
5438     case ISD::SETGT: Swap = true; // Fallthrough
5439     case ISD::SETLT:
5440     case ISD::SETOLT: SSECC = 1; break;
5441     case ISD::SETOGE:
5442     case ISD::SETGE: Swap = true; // Fallthrough
5443     case ISD::SETLE:
5444     case ISD::SETOLE: SSECC = 2; break;
5445     case ISD::SETUO:  SSECC = 3; break;
5446     case ISD::SETUNE:
5447     case ISD::SETNE:  SSECC = 4; break;
5448     case ISD::SETULE: Swap = true;
5449     case ISD::SETUGE: SSECC = 5; break;
5450     case ISD::SETULT: Swap = true;
5451     case ISD::SETUGT: SSECC = 6; break;
5452     case ISD::SETO:   SSECC = 7; break;
5453     }
5454     if (Swap)
5455       std::swap(Op0, Op1);
5456
5457     // In the two special cases we can't handle, emit two comparisons.
5458     if (SSECC == 8) {
5459       if (SetCCOpcode == ISD::SETUEQ) {
5460         SDValue UNORD, EQ;
5461         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5462         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5463         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5464       }
5465       else if (SetCCOpcode == ISD::SETONE) {
5466         SDValue ORD, NEQ;
5467         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5468         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5469         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5470       }
5471       assert(0 && "Illegal FP comparison");
5472     }
5473     // Handle all other FP comparisons here.
5474     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5475   }
5476
5477   // We are handling one of the integer comparisons here.  Since SSE only has
5478   // GT and EQ comparisons for integer, swapping operands and multiple
5479   // operations may be required for some comparisons.
5480   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5481   bool Swap = false, Invert = false, FlipSigns = false;
5482
5483   switch (VT.getSimpleVT()) {
5484   default: break;
5485   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5486   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5487   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5488   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5489   }
5490
5491   switch (SetCCOpcode) {
5492   default: break;
5493   case ISD::SETNE:  Invert = true;
5494   case ISD::SETEQ:  Opc = EQOpc; break;
5495   case ISD::SETLT:  Swap = true;
5496   case ISD::SETGT:  Opc = GTOpc; break;
5497   case ISD::SETGE:  Swap = true;
5498   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5499   case ISD::SETULT: Swap = true;
5500   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5501   case ISD::SETUGE: Swap = true;
5502   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5503   }
5504   if (Swap)
5505     std::swap(Op0, Op1);
5506
5507   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5508   // bits of the inputs before performing those operations.
5509   if (FlipSigns) {
5510     MVT EltVT = VT.getVectorElementType();
5511     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5512                                       EltVT);
5513     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5514     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5515                                     SignBits.size());
5516     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5517     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5518   }
5519
5520   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5521
5522   // If the logical-not of the result is required, perform that now.
5523   if (Invert)
5524     Result = DAG.getNOT(dl, Result, VT);
5525
5526   return Result;
5527 }
5528
5529 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5530 static bool isX86LogicalCmp(SDValue Op) {
5531   unsigned Opc = Op.getNode()->getOpcode();
5532   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5533     return true;
5534   if (Op.getResNo() == 1 &&
5535       (Opc == X86ISD::ADD ||
5536        Opc == X86ISD::SUB ||
5537        Opc == X86ISD::SMUL ||
5538        Opc == X86ISD::UMUL ||
5539        Opc == X86ISD::INC ||
5540        Opc == X86ISD::DEC))
5541     return true;
5542
5543   return false;
5544 }
5545
5546 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5547   bool addTest = true;
5548   SDValue Cond  = Op.getOperand(0);
5549   DebugLoc dl = Op.getDebugLoc();
5550   SDValue CC;
5551
5552   if (Cond.getOpcode() == ISD::SETCC)
5553     Cond = LowerSETCC(Cond, DAG);
5554
5555   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5556   // setting operand in place of the X86ISD::SETCC.
5557   if (Cond.getOpcode() == X86ISD::SETCC) {
5558     CC = Cond.getOperand(0);
5559
5560     SDValue Cmp = Cond.getOperand(1);
5561     unsigned Opc = Cmp.getOpcode();
5562     MVT VT = Op.getValueType();
5563
5564     bool IllegalFPCMov = false;
5565     if (VT.isFloatingPoint() && !VT.isVector() &&
5566         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5567       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5568
5569     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5570         Opc == X86ISD::BT) { // FIXME
5571       Cond = Cmp;
5572       addTest = false;
5573     }
5574   }
5575
5576   if (addTest) {
5577     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5578     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5579   }
5580
5581   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5582   SmallVector<SDValue, 4> Ops;
5583   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5584   // condition is true.
5585   Ops.push_back(Op.getOperand(2));
5586   Ops.push_back(Op.getOperand(1));
5587   Ops.push_back(CC);
5588   Ops.push_back(Cond);
5589   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5590 }
5591
5592 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5593 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5594 // from the AND / OR.
5595 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5596   Opc = Op.getOpcode();
5597   if (Opc != ISD::OR && Opc != ISD::AND)
5598     return false;
5599   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5600           Op.getOperand(0).hasOneUse() &&
5601           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5602           Op.getOperand(1).hasOneUse());
5603 }
5604
5605 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5606 // 1 and that the SETCC node has a single use.
5607 static bool isXor1OfSetCC(SDValue Op) {
5608   if (Op.getOpcode() != ISD::XOR)
5609     return false;
5610   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5611   if (N1C && N1C->getAPIntValue() == 1) {
5612     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5613       Op.getOperand(0).hasOneUse();
5614   }
5615   return false;
5616 }
5617
5618 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5619   bool addTest = true;
5620   SDValue Chain = Op.getOperand(0);
5621   SDValue Cond  = Op.getOperand(1);
5622   SDValue Dest  = Op.getOperand(2);
5623   DebugLoc dl = Op.getDebugLoc();
5624   SDValue CC;
5625
5626   if (Cond.getOpcode() == ISD::SETCC)
5627     Cond = LowerSETCC(Cond, DAG);
5628 #if 0
5629   // FIXME: LowerXALUO doesn't handle these!!
5630   else if (Cond.getOpcode() == X86ISD::ADD  ||
5631            Cond.getOpcode() == X86ISD::SUB  ||
5632            Cond.getOpcode() == X86ISD::SMUL ||
5633            Cond.getOpcode() == X86ISD::UMUL)
5634     Cond = LowerXALUO(Cond, DAG);
5635 #endif
5636
5637   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5638   // setting operand in place of the X86ISD::SETCC.
5639   if (Cond.getOpcode() == X86ISD::SETCC) {
5640     CC = Cond.getOperand(0);
5641
5642     SDValue Cmp = Cond.getOperand(1);
5643     unsigned Opc = Cmp.getOpcode();
5644     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5645     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5646       Cond = Cmp;
5647       addTest = false;
5648     } else {
5649       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5650       default: break;
5651       case X86::COND_O:
5652       case X86::COND_B:
5653         // These can only come from an arithmetic instruction with overflow,
5654         // e.g. SADDO, UADDO.
5655         Cond = Cond.getNode()->getOperand(1);
5656         addTest = false;
5657         break;
5658       }
5659     }
5660   } else {
5661     unsigned CondOpc;
5662     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5663       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5664       if (CondOpc == ISD::OR) {
5665         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5666         // two branches instead of an explicit OR instruction with a
5667         // separate test.
5668         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5669             isX86LogicalCmp(Cmp)) {
5670           CC = Cond.getOperand(0).getOperand(0);
5671           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5672                               Chain, Dest, CC, Cmp);
5673           CC = Cond.getOperand(1).getOperand(0);
5674           Cond = Cmp;
5675           addTest = false;
5676         }
5677       } else { // ISD::AND
5678         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5679         // two branches instead of an explicit AND instruction with a
5680         // separate test. However, we only do this if this block doesn't
5681         // have a fall-through edge, because this requires an explicit
5682         // jmp when the condition is false.
5683         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5684             isX86LogicalCmp(Cmp) &&
5685             Op.getNode()->hasOneUse()) {
5686           X86::CondCode CCode =
5687             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5688           CCode = X86::GetOppositeBranchCondition(CCode);
5689           CC = DAG.getConstant(CCode, MVT::i8);
5690           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5691           // Look for an unconditional branch following this conditional branch.
5692           // We need this because we need to reverse the successors in order
5693           // to implement FCMP_OEQ.
5694           if (User.getOpcode() == ISD::BR) {
5695             SDValue FalseBB = User.getOperand(1);
5696             SDValue NewBR =
5697               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5698             assert(NewBR == User);
5699             Dest = FalseBB;
5700
5701             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5702                                 Chain, Dest, CC, Cmp);
5703             X86::CondCode CCode =
5704               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5705             CCode = X86::GetOppositeBranchCondition(CCode);
5706             CC = DAG.getConstant(CCode, MVT::i8);
5707             Cond = Cmp;
5708             addTest = false;
5709           }
5710         }
5711       }
5712     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5713       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5714       // It should be transformed during dag combiner except when the condition
5715       // is set by a arithmetics with overflow node.
5716       X86::CondCode CCode =
5717         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5718       CCode = X86::GetOppositeBranchCondition(CCode);
5719       CC = DAG.getConstant(CCode, MVT::i8);
5720       Cond = Cond.getOperand(0).getOperand(1);
5721       addTest = false;
5722     }
5723   }
5724
5725   if (addTest) {
5726     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5727     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5728   }
5729   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5730                      Chain, Dest, CC, Cond);
5731 }
5732
5733
5734 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5735 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5736 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5737 // that the guard pages used by the OS virtual memory manager are allocated in
5738 // correct sequence.
5739 SDValue
5740 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5741                                            SelectionDAG &DAG) {
5742   assert(Subtarget->isTargetCygMing() &&
5743          "This should be used only on Cygwin/Mingw targets");
5744   DebugLoc dl = Op.getDebugLoc();
5745
5746   // Get the inputs.
5747   SDValue Chain = Op.getOperand(0);
5748   SDValue Size  = Op.getOperand(1);
5749   // FIXME: Ensure alignment here
5750
5751   SDValue Flag;
5752
5753   MVT IntPtr = getPointerTy();
5754   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5755
5756   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5757
5758   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5759   Flag = Chain.getValue(1);
5760
5761   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5762   SDValue Ops[] = { Chain,
5763                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5764                       DAG.getRegister(X86::EAX, IntPtr),
5765                       DAG.getRegister(X86StackPtr, SPTy),
5766                       Flag };
5767   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5768   Flag = Chain.getValue(1);
5769
5770   Chain = DAG.getCALLSEQ_END(Chain,
5771                              DAG.getIntPtrConstant(0, true),
5772                              DAG.getIntPtrConstant(0, true),
5773                              Flag);
5774
5775   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5776
5777   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5778   return DAG.getMergeValues(Ops1, 2, dl);
5779 }
5780
5781 SDValue
5782 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5783                                            SDValue Chain,
5784                                            SDValue Dst, SDValue Src,
5785                                            SDValue Size, unsigned Align,
5786                                            const Value *DstSV,
5787                                            uint64_t DstSVOff) {
5788   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5789
5790   // If not DWORD aligned or size is more than the threshold, call the library.
5791   // The libc version is likely to be faster for these cases. It can use the
5792   // address value and run time information about the CPU.
5793   if ((Align & 3) != 0 ||
5794       !ConstantSize ||
5795       ConstantSize->getZExtValue() >
5796         getSubtarget()->getMaxInlineSizeThreshold()) {
5797     SDValue InFlag(0, 0);
5798
5799     // Check to see if there is a specialized entry-point for memory zeroing.
5800     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5801
5802     if (const char *bzeroEntry =  V &&
5803         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5804       MVT IntPtr = getPointerTy();
5805       const Type *IntPtrTy = TD->getIntPtrType();
5806       TargetLowering::ArgListTy Args;
5807       TargetLowering::ArgListEntry Entry;
5808       Entry.Node = Dst;
5809       Entry.Ty = IntPtrTy;
5810       Args.push_back(Entry);
5811       Entry.Node = Size;
5812       Args.push_back(Entry);
5813       std::pair<SDValue,SDValue> CallResult =
5814         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5815                     0, CallingConv::C, false,
5816                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5817       return CallResult.second;
5818     }
5819
5820     // Otherwise have the target-independent code call memset.
5821     return SDValue();
5822   }
5823
5824   uint64_t SizeVal = ConstantSize->getZExtValue();
5825   SDValue InFlag(0, 0);
5826   MVT AVT;
5827   SDValue Count;
5828   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5829   unsigned BytesLeft = 0;
5830   bool TwoRepStos = false;
5831   if (ValC) {
5832     unsigned ValReg;
5833     uint64_t Val = ValC->getZExtValue() & 255;
5834
5835     // If the value is a constant, then we can potentially use larger sets.
5836     switch (Align & 3) {
5837     case 2:   // WORD aligned
5838       AVT = MVT::i16;
5839       ValReg = X86::AX;
5840       Val = (Val << 8) | Val;
5841       break;
5842     case 0:  // DWORD aligned
5843       AVT = MVT::i32;
5844       ValReg = X86::EAX;
5845       Val = (Val << 8)  | Val;
5846       Val = (Val << 16) | Val;
5847       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5848         AVT = MVT::i64;
5849         ValReg = X86::RAX;
5850         Val = (Val << 32) | Val;
5851       }
5852       break;
5853     default:  // Byte aligned
5854       AVT = MVT::i8;
5855       ValReg = X86::AL;
5856       Count = DAG.getIntPtrConstant(SizeVal);
5857       break;
5858     }
5859
5860     if (AVT.bitsGT(MVT::i8)) {
5861       unsigned UBytes = AVT.getSizeInBits() / 8;
5862       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5863       BytesLeft = SizeVal % UBytes;
5864     }
5865
5866     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5867                               InFlag);
5868     InFlag = Chain.getValue(1);
5869   } else {
5870     AVT = MVT::i8;
5871     Count  = DAG.getIntPtrConstant(SizeVal);
5872     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5873     InFlag = Chain.getValue(1);
5874   }
5875
5876   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5877                                                               X86::ECX,
5878                             Count, InFlag);
5879   InFlag = Chain.getValue(1);
5880   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5881                                                               X86::EDI,
5882                             Dst, InFlag);
5883   InFlag = Chain.getValue(1);
5884
5885   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5886   SmallVector<SDValue, 8> Ops;
5887   Ops.push_back(Chain);
5888   Ops.push_back(DAG.getValueType(AVT));
5889   Ops.push_back(InFlag);
5890   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5891
5892   if (TwoRepStos) {
5893     InFlag = Chain.getValue(1);
5894     Count  = Size;
5895     MVT CVT = Count.getValueType();
5896     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5897                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5898     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5899                                                              X86::ECX,
5900                               Left, InFlag);
5901     InFlag = Chain.getValue(1);
5902     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5903     Ops.clear();
5904     Ops.push_back(Chain);
5905     Ops.push_back(DAG.getValueType(MVT::i8));
5906     Ops.push_back(InFlag);
5907     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5908   } else if (BytesLeft) {
5909     // Handle the last 1 - 7 bytes.
5910     unsigned Offset = SizeVal - BytesLeft;
5911     MVT AddrVT = Dst.getValueType();
5912     MVT SizeVT = Size.getValueType();
5913
5914     Chain = DAG.getMemset(Chain, dl,
5915                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5916                                       DAG.getConstant(Offset, AddrVT)),
5917                           Src,
5918                           DAG.getConstant(BytesLeft, SizeVT),
5919                           Align, DstSV, DstSVOff + Offset);
5920   }
5921
5922   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5923   return Chain;
5924 }
5925
5926 SDValue
5927 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5928                                       SDValue Chain, SDValue Dst, SDValue Src,
5929                                       SDValue Size, unsigned Align,
5930                                       bool AlwaysInline,
5931                                       const Value *DstSV, uint64_t DstSVOff,
5932                                       const Value *SrcSV, uint64_t SrcSVOff) {
5933   // This requires the copy size to be a constant, preferrably
5934   // within a subtarget-specific limit.
5935   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5936   if (!ConstantSize)
5937     return SDValue();
5938   uint64_t SizeVal = ConstantSize->getZExtValue();
5939   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5940     return SDValue();
5941
5942   /// If not DWORD aligned, call the library.
5943   if ((Align & 3) != 0)
5944     return SDValue();
5945
5946   // DWORD aligned
5947   MVT AVT = MVT::i32;
5948   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5949     AVT = MVT::i64;
5950
5951   unsigned UBytes = AVT.getSizeInBits() / 8;
5952   unsigned CountVal = SizeVal / UBytes;
5953   SDValue Count = DAG.getIntPtrConstant(CountVal);
5954   unsigned BytesLeft = SizeVal % UBytes;
5955
5956   SDValue InFlag(0, 0);
5957   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5958                                                               X86::ECX,
5959                             Count, InFlag);
5960   InFlag = Chain.getValue(1);
5961   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5962                                                              X86::EDI,
5963                             Dst, InFlag);
5964   InFlag = Chain.getValue(1);
5965   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
5966                                                               X86::ESI,
5967                             Src, InFlag);
5968   InFlag = Chain.getValue(1);
5969
5970   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5971   SmallVector<SDValue, 8> Ops;
5972   Ops.push_back(Chain);
5973   Ops.push_back(DAG.getValueType(AVT));
5974   Ops.push_back(InFlag);
5975   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
5976
5977   SmallVector<SDValue, 4> Results;
5978   Results.push_back(RepMovs);
5979   if (BytesLeft) {
5980     // Handle the last 1 - 7 bytes.
5981     unsigned Offset = SizeVal - BytesLeft;
5982     MVT DstVT = Dst.getValueType();
5983     MVT SrcVT = Src.getValueType();
5984     MVT SizeVT = Size.getValueType();
5985     Results.push_back(DAG.getMemcpy(Chain, dl,
5986                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
5987                                                 DAG.getConstant(Offset, DstVT)),
5988                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
5989                                                 DAG.getConstant(Offset, SrcVT)),
5990                                     DAG.getConstant(BytesLeft, SizeVT),
5991                                     Align, AlwaysInline,
5992                                     DstSV, DstSVOff + Offset,
5993                                     SrcSV, SrcSVOff + Offset));
5994   }
5995
5996   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
5997                      &Results[0], Results.size());
5998 }
5999
6000 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6001   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6002   DebugLoc dl = Op.getDebugLoc();
6003
6004   if (!Subtarget->is64Bit()) {
6005     // vastart just stores the address of the VarArgsFrameIndex slot into the
6006     // memory location argument.
6007     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6008     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6009   }
6010
6011   // __va_list_tag:
6012   //   gp_offset         (0 - 6 * 8)
6013   //   fp_offset         (48 - 48 + 8 * 16)
6014   //   overflow_arg_area (point to parameters coming in memory).
6015   //   reg_save_area
6016   SmallVector<SDValue, 8> MemOps;
6017   SDValue FIN = Op.getOperand(1);
6018   // Store gp_offset
6019   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6020                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6021                                  FIN, SV, 0);
6022   MemOps.push_back(Store);
6023
6024   // Store fp_offset
6025   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6026                     FIN, DAG.getIntPtrConstant(4));
6027   Store = DAG.getStore(Op.getOperand(0), dl,
6028                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6029                        FIN, SV, 0);
6030   MemOps.push_back(Store);
6031
6032   // Store ptr to overflow_arg_area
6033   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6034                     FIN, DAG.getIntPtrConstant(4));
6035   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6036   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6037   MemOps.push_back(Store);
6038
6039   // Store ptr to reg_save_area.
6040   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6041                     FIN, DAG.getIntPtrConstant(8));
6042   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6043   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6044   MemOps.push_back(Store);
6045   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6046                      &MemOps[0], MemOps.size());
6047 }
6048
6049 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6050   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6051   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6052   SDValue Chain = Op.getOperand(0);
6053   SDValue SrcPtr = Op.getOperand(1);
6054   SDValue SrcSV = Op.getOperand(2);
6055
6056   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6057   return SDValue();
6058 }
6059
6060 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6061   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6062   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6063   SDValue Chain = Op.getOperand(0);
6064   SDValue DstPtr = Op.getOperand(1);
6065   SDValue SrcPtr = Op.getOperand(2);
6066   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6067   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6068   DebugLoc dl = Op.getDebugLoc();
6069
6070   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6071                        DAG.getIntPtrConstant(24), 8, false,
6072                        DstSV, 0, SrcSV, 0);
6073 }
6074
6075 SDValue
6076 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6077   DebugLoc dl = Op.getDebugLoc();
6078   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6079   switch (IntNo) {
6080   default: return SDValue();    // Don't custom lower most intrinsics.
6081   // Comparison intrinsics.
6082   case Intrinsic::x86_sse_comieq_ss:
6083   case Intrinsic::x86_sse_comilt_ss:
6084   case Intrinsic::x86_sse_comile_ss:
6085   case Intrinsic::x86_sse_comigt_ss:
6086   case Intrinsic::x86_sse_comige_ss:
6087   case Intrinsic::x86_sse_comineq_ss:
6088   case Intrinsic::x86_sse_ucomieq_ss:
6089   case Intrinsic::x86_sse_ucomilt_ss:
6090   case Intrinsic::x86_sse_ucomile_ss:
6091   case Intrinsic::x86_sse_ucomigt_ss:
6092   case Intrinsic::x86_sse_ucomige_ss:
6093   case Intrinsic::x86_sse_ucomineq_ss:
6094   case Intrinsic::x86_sse2_comieq_sd:
6095   case Intrinsic::x86_sse2_comilt_sd:
6096   case Intrinsic::x86_sse2_comile_sd:
6097   case Intrinsic::x86_sse2_comigt_sd:
6098   case Intrinsic::x86_sse2_comige_sd:
6099   case Intrinsic::x86_sse2_comineq_sd:
6100   case Intrinsic::x86_sse2_ucomieq_sd:
6101   case Intrinsic::x86_sse2_ucomilt_sd:
6102   case Intrinsic::x86_sse2_ucomile_sd:
6103   case Intrinsic::x86_sse2_ucomigt_sd:
6104   case Intrinsic::x86_sse2_ucomige_sd:
6105   case Intrinsic::x86_sse2_ucomineq_sd: {
6106     unsigned Opc = 0;
6107     ISD::CondCode CC = ISD::SETCC_INVALID;
6108     switch (IntNo) {
6109     default: break;
6110     case Intrinsic::x86_sse_comieq_ss:
6111     case Intrinsic::x86_sse2_comieq_sd:
6112       Opc = X86ISD::COMI;
6113       CC = ISD::SETEQ;
6114       break;
6115     case Intrinsic::x86_sse_comilt_ss:
6116     case Intrinsic::x86_sse2_comilt_sd:
6117       Opc = X86ISD::COMI;
6118       CC = ISD::SETLT;
6119       break;
6120     case Intrinsic::x86_sse_comile_ss:
6121     case Intrinsic::x86_sse2_comile_sd:
6122       Opc = X86ISD::COMI;
6123       CC = ISD::SETLE;
6124       break;
6125     case Intrinsic::x86_sse_comigt_ss:
6126     case Intrinsic::x86_sse2_comigt_sd:
6127       Opc = X86ISD::COMI;
6128       CC = ISD::SETGT;
6129       break;
6130     case Intrinsic::x86_sse_comige_ss:
6131     case Intrinsic::x86_sse2_comige_sd:
6132       Opc = X86ISD::COMI;
6133       CC = ISD::SETGE;
6134       break;
6135     case Intrinsic::x86_sse_comineq_ss:
6136     case Intrinsic::x86_sse2_comineq_sd:
6137       Opc = X86ISD::COMI;
6138       CC = ISD::SETNE;
6139       break;
6140     case Intrinsic::x86_sse_ucomieq_ss:
6141     case Intrinsic::x86_sse2_ucomieq_sd:
6142       Opc = X86ISD::UCOMI;
6143       CC = ISD::SETEQ;
6144       break;
6145     case Intrinsic::x86_sse_ucomilt_ss:
6146     case Intrinsic::x86_sse2_ucomilt_sd:
6147       Opc = X86ISD::UCOMI;
6148       CC = ISD::SETLT;
6149       break;
6150     case Intrinsic::x86_sse_ucomile_ss:
6151     case Intrinsic::x86_sse2_ucomile_sd:
6152       Opc = X86ISD::UCOMI;
6153       CC = ISD::SETLE;
6154       break;
6155     case Intrinsic::x86_sse_ucomigt_ss:
6156     case Intrinsic::x86_sse2_ucomigt_sd:
6157       Opc = X86ISD::UCOMI;
6158       CC = ISD::SETGT;
6159       break;
6160     case Intrinsic::x86_sse_ucomige_ss:
6161     case Intrinsic::x86_sse2_ucomige_sd:
6162       Opc = X86ISD::UCOMI;
6163       CC = ISD::SETGE;
6164       break;
6165     case Intrinsic::x86_sse_ucomineq_ss:
6166     case Intrinsic::x86_sse2_ucomineq_sd:
6167       Opc = X86ISD::UCOMI;
6168       CC = ISD::SETNE;
6169       break;
6170     }
6171
6172     SDValue LHS = Op.getOperand(1);
6173     SDValue RHS = Op.getOperand(2);
6174     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6175     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6176     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6177                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6178     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6179   }
6180
6181   // Fix vector shift instructions where the last operand is a non-immediate
6182   // i32 value.
6183   case Intrinsic::x86_sse2_pslli_w:
6184   case Intrinsic::x86_sse2_pslli_d:
6185   case Intrinsic::x86_sse2_pslli_q:
6186   case Intrinsic::x86_sse2_psrli_w:
6187   case Intrinsic::x86_sse2_psrli_d:
6188   case Intrinsic::x86_sse2_psrli_q:
6189   case Intrinsic::x86_sse2_psrai_w:
6190   case Intrinsic::x86_sse2_psrai_d:
6191   case Intrinsic::x86_mmx_pslli_w:
6192   case Intrinsic::x86_mmx_pslli_d:
6193   case Intrinsic::x86_mmx_pslli_q:
6194   case Intrinsic::x86_mmx_psrli_w:
6195   case Intrinsic::x86_mmx_psrli_d:
6196   case Intrinsic::x86_mmx_psrli_q:
6197   case Intrinsic::x86_mmx_psrai_w:
6198   case Intrinsic::x86_mmx_psrai_d: {
6199     SDValue ShAmt = Op.getOperand(2);
6200     if (isa<ConstantSDNode>(ShAmt))
6201       return SDValue();
6202
6203     unsigned NewIntNo = 0;
6204     MVT ShAmtVT = MVT::v4i32;
6205     switch (IntNo) {
6206     case Intrinsic::x86_sse2_pslli_w:
6207       NewIntNo = Intrinsic::x86_sse2_psll_w;
6208       break;
6209     case Intrinsic::x86_sse2_pslli_d:
6210       NewIntNo = Intrinsic::x86_sse2_psll_d;
6211       break;
6212     case Intrinsic::x86_sse2_pslli_q:
6213       NewIntNo = Intrinsic::x86_sse2_psll_q;
6214       break;
6215     case Intrinsic::x86_sse2_psrli_w:
6216       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6217       break;
6218     case Intrinsic::x86_sse2_psrli_d:
6219       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6220       break;
6221     case Intrinsic::x86_sse2_psrli_q:
6222       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6223       break;
6224     case Intrinsic::x86_sse2_psrai_w:
6225       NewIntNo = Intrinsic::x86_sse2_psra_w;
6226       break;
6227     case Intrinsic::x86_sse2_psrai_d:
6228       NewIntNo = Intrinsic::x86_sse2_psra_d;
6229       break;
6230     default: {
6231       ShAmtVT = MVT::v2i32;
6232       switch (IntNo) {
6233       case Intrinsic::x86_mmx_pslli_w:
6234         NewIntNo = Intrinsic::x86_mmx_psll_w;
6235         break;
6236       case Intrinsic::x86_mmx_pslli_d:
6237         NewIntNo = Intrinsic::x86_mmx_psll_d;
6238         break;
6239       case Intrinsic::x86_mmx_pslli_q:
6240         NewIntNo = Intrinsic::x86_mmx_psll_q;
6241         break;
6242       case Intrinsic::x86_mmx_psrli_w:
6243         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6244         break;
6245       case Intrinsic::x86_mmx_psrli_d:
6246         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6247         break;
6248       case Intrinsic::x86_mmx_psrli_q:
6249         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6250         break;
6251       case Intrinsic::x86_mmx_psrai_w:
6252         NewIntNo = Intrinsic::x86_mmx_psra_w;
6253         break;
6254       case Intrinsic::x86_mmx_psrai_d:
6255         NewIntNo = Intrinsic::x86_mmx_psra_d;
6256         break;
6257       default: LLVM_UNREACHABLE("Impossible intrinsic");  // Can't reach here.
6258       }
6259       break;
6260     }
6261     }
6262     MVT VT = Op.getValueType();
6263     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6264                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6265     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6266                        DAG.getConstant(NewIntNo, MVT::i32),
6267                        Op.getOperand(1), ShAmt);
6268   }
6269   }
6270 }
6271
6272 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6273   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6274   DebugLoc dl = Op.getDebugLoc();
6275
6276   if (Depth > 0) {
6277     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6278     SDValue Offset =
6279       DAG.getConstant(TD->getPointerSize(),
6280                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6281     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6282                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6283                                    FrameAddr, Offset),
6284                        NULL, 0);
6285   }
6286
6287   // Just load the return address.
6288   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6289   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6290                      RetAddrFI, NULL, 0);
6291 }
6292
6293 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6294   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6295   MFI->setFrameAddressIsTaken(true);
6296   MVT VT = Op.getValueType();
6297   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6298   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6299   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6300   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6301   while (Depth--)
6302     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6303   return FrameAddr;
6304 }
6305
6306 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6307                                                      SelectionDAG &DAG) {
6308   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6309 }
6310
6311 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6312 {
6313   MachineFunction &MF = DAG.getMachineFunction();
6314   SDValue Chain     = Op.getOperand(0);
6315   SDValue Offset    = Op.getOperand(1);
6316   SDValue Handler   = Op.getOperand(2);
6317   DebugLoc dl       = Op.getDebugLoc();
6318
6319   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6320                                   getPointerTy());
6321   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6322
6323   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6324                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6325   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6326   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6327   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6328   MF.getRegInfo().addLiveOut(StoreAddrReg);
6329
6330   return DAG.getNode(X86ISD::EH_RETURN, dl,
6331                      MVT::Other,
6332                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6333 }
6334
6335 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6336                                              SelectionDAG &DAG) {
6337   SDValue Root = Op.getOperand(0);
6338   SDValue Trmp = Op.getOperand(1); // trampoline
6339   SDValue FPtr = Op.getOperand(2); // nested function
6340   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6341   DebugLoc dl  = Op.getDebugLoc();
6342
6343   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6344
6345   const X86InstrInfo *TII =
6346     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6347
6348   if (Subtarget->is64Bit()) {
6349     SDValue OutChains[6];
6350
6351     // Large code-model.
6352
6353     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6354     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6355
6356     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6357     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6358
6359     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6360
6361     // Load the pointer to the nested function into R11.
6362     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6363     SDValue Addr = Trmp;
6364     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6365                                 Addr, TrmpAddr, 0);
6366
6367     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6368                        DAG.getConstant(2, MVT::i64));
6369     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6370
6371     // Load the 'nest' parameter value into R10.
6372     // R10 is specified in X86CallingConv.td
6373     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6374     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6375                        DAG.getConstant(10, MVT::i64));
6376     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6377                                 Addr, TrmpAddr, 10);
6378
6379     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6380                        DAG.getConstant(12, MVT::i64));
6381     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6382
6383     // Jump to the nested function.
6384     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6385     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6386                        DAG.getConstant(20, MVT::i64));
6387     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6388                                 Addr, TrmpAddr, 20);
6389
6390     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6391     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6392                        DAG.getConstant(22, MVT::i64));
6393     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6394                                 TrmpAddr, 22);
6395
6396     SDValue Ops[] =
6397       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6398     return DAG.getMergeValues(Ops, 2, dl);
6399   } else {
6400     const Function *Func =
6401       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6402     unsigned CC = Func->getCallingConv();
6403     unsigned NestReg;
6404
6405     switch (CC) {
6406     default:
6407       assert(0 && "Unsupported calling convention");
6408     case CallingConv::C:
6409     case CallingConv::X86_StdCall: {
6410       // Pass 'nest' parameter in ECX.
6411       // Must be kept in sync with X86CallingConv.td
6412       NestReg = X86::ECX;
6413
6414       // Check that ECX wasn't needed by an 'inreg' parameter.
6415       const FunctionType *FTy = Func->getFunctionType();
6416       const AttrListPtr &Attrs = Func->getAttributes();
6417
6418       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6419         unsigned InRegCount = 0;
6420         unsigned Idx = 1;
6421
6422         for (FunctionType::param_iterator I = FTy->param_begin(),
6423              E = FTy->param_end(); I != E; ++I, ++Idx)
6424           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6425             // FIXME: should only count parameters that are lowered to integers.
6426             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6427
6428         if (InRegCount > 2) {
6429           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6430         }
6431       }
6432       break;
6433     }
6434     case CallingConv::X86_FastCall:
6435     case CallingConv::Fast:
6436       // Pass 'nest' parameter in EAX.
6437       // Must be kept in sync with X86CallingConv.td
6438       NestReg = X86::EAX;
6439       break;
6440     }
6441
6442     SDValue OutChains[4];
6443     SDValue Addr, Disp;
6444
6445     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6446                        DAG.getConstant(10, MVT::i32));
6447     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6448
6449     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6450     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6451     OutChains[0] = DAG.getStore(Root, dl,
6452                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6453                                 Trmp, TrmpAddr, 0);
6454
6455     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6456                        DAG.getConstant(1, MVT::i32));
6457     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6458
6459     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6460     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6461                        DAG.getConstant(5, MVT::i32));
6462     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6463                                 TrmpAddr, 5, false, 1);
6464
6465     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6466                        DAG.getConstant(6, MVT::i32));
6467     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6468
6469     SDValue Ops[] =
6470       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6471     return DAG.getMergeValues(Ops, 2, dl);
6472   }
6473 }
6474
6475 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6476   /*
6477    The rounding mode is in bits 11:10 of FPSR, and has the following
6478    settings:
6479      00 Round to nearest
6480      01 Round to -inf
6481      10 Round to +inf
6482      11 Round to 0
6483
6484   FLT_ROUNDS, on the other hand, expects the following:
6485     -1 Undefined
6486      0 Round to 0
6487      1 Round to nearest
6488      2 Round to +inf
6489      3 Round to -inf
6490
6491   To perform the conversion, we do:
6492     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6493   */
6494
6495   MachineFunction &MF = DAG.getMachineFunction();
6496   const TargetMachine &TM = MF.getTarget();
6497   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6498   unsigned StackAlignment = TFI.getStackAlignment();
6499   MVT VT = Op.getValueType();
6500   DebugLoc dl = Op.getDebugLoc();
6501
6502   // Save FP Control Word to stack slot
6503   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6504   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6505
6506   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6507                               DAG.getEntryNode(), StackSlot);
6508
6509   // Load FP Control Word from stack slot
6510   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6511
6512   // Transform as necessary
6513   SDValue CWD1 =
6514     DAG.getNode(ISD::SRL, dl, MVT::i16,
6515                 DAG.getNode(ISD::AND, dl, MVT::i16,
6516                             CWD, DAG.getConstant(0x800, MVT::i16)),
6517                 DAG.getConstant(11, MVT::i8));
6518   SDValue CWD2 =
6519     DAG.getNode(ISD::SRL, dl, MVT::i16,
6520                 DAG.getNode(ISD::AND, dl, MVT::i16,
6521                             CWD, DAG.getConstant(0x400, MVT::i16)),
6522                 DAG.getConstant(9, MVT::i8));
6523
6524   SDValue RetVal =
6525     DAG.getNode(ISD::AND, dl, MVT::i16,
6526                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6527                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6528                             DAG.getConstant(1, MVT::i16)),
6529                 DAG.getConstant(3, MVT::i16));
6530
6531
6532   return DAG.getNode((VT.getSizeInBits() < 16 ?
6533                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6534 }
6535
6536 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6537   MVT VT = Op.getValueType();
6538   MVT OpVT = VT;
6539   unsigned NumBits = VT.getSizeInBits();
6540   DebugLoc dl = Op.getDebugLoc();
6541
6542   Op = Op.getOperand(0);
6543   if (VT == MVT::i8) {
6544     // Zero extend to i32 since there is not an i8 bsr.
6545     OpVT = MVT::i32;
6546     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6547   }
6548
6549   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6550   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6551   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6552
6553   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6554   SmallVector<SDValue, 4> Ops;
6555   Ops.push_back(Op);
6556   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6557   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6558   Ops.push_back(Op.getValue(1));
6559   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6560
6561   // Finally xor with NumBits-1.
6562   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6563
6564   if (VT == MVT::i8)
6565     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6566   return Op;
6567 }
6568
6569 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6570   MVT VT = Op.getValueType();
6571   MVT OpVT = VT;
6572   unsigned NumBits = VT.getSizeInBits();
6573   DebugLoc dl = Op.getDebugLoc();
6574
6575   Op = Op.getOperand(0);
6576   if (VT == MVT::i8) {
6577     OpVT = MVT::i32;
6578     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6579   }
6580
6581   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6582   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6583   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6584
6585   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6586   SmallVector<SDValue, 4> Ops;
6587   Ops.push_back(Op);
6588   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6589   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6590   Ops.push_back(Op.getValue(1));
6591   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6592
6593   if (VT == MVT::i8)
6594     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6595   return Op;
6596 }
6597
6598 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6599   MVT VT = Op.getValueType();
6600   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6601   DebugLoc dl = Op.getDebugLoc();
6602
6603   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6604   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6605   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6606   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6607   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6608   //
6609   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6610   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6611   //  return AloBlo + AloBhi + AhiBlo;
6612
6613   SDValue A = Op.getOperand(0);
6614   SDValue B = Op.getOperand(1);
6615
6616   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6617                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6618                        A, DAG.getConstant(32, MVT::i32));
6619   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6620                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6621                        B, DAG.getConstant(32, MVT::i32));
6622   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6623                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6624                        A, B);
6625   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6626                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6627                        A, Bhi);
6628   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6629                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6630                        Ahi, B);
6631   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6632                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6633                        AloBhi, DAG.getConstant(32, MVT::i32));
6634   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6635                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6636                        AhiBlo, DAG.getConstant(32, MVT::i32));
6637   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6638   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6639   return Res;
6640 }
6641
6642
6643 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6644   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6645   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6646   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6647   // has only one use.
6648   SDNode *N = Op.getNode();
6649   SDValue LHS = N->getOperand(0);
6650   SDValue RHS = N->getOperand(1);
6651   unsigned BaseOp = 0;
6652   unsigned Cond = 0;
6653   DebugLoc dl = Op.getDebugLoc();
6654
6655   switch (Op.getOpcode()) {
6656   default: assert(0 && "Unknown ovf instruction!");
6657   case ISD::SADDO:
6658     // A subtract of one will be selected as a INC. Note that INC doesn't
6659     // set CF, so we can't do this for UADDO.
6660     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6661       if (C->getAPIntValue() == 1) {
6662         BaseOp = X86ISD::INC;
6663         Cond = X86::COND_O;
6664         break;
6665       }
6666     BaseOp = X86ISD::ADD;
6667     Cond = X86::COND_O;
6668     break;
6669   case ISD::UADDO:
6670     BaseOp = X86ISD::ADD;
6671     Cond = X86::COND_B;
6672     break;
6673   case ISD::SSUBO:
6674     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6675     // set CF, so we can't do this for USUBO.
6676     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6677       if (C->getAPIntValue() == 1) {
6678         BaseOp = X86ISD::DEC;
6679         Cond = X86::COND_O;
6680         break;
6681       }
6682     BaseOp = X86ISD::SUB;
6683     Cond = X86::COND_O;
6684     break;
6685   case ISD::USUBO:
6686     BaseOp = X86ISD::SUB;
6687     Cond = X86::COND_B;
6688     break;
6689   case ISD::SMULO:
6690     BaseOp = X86ISD::SMUL;
6691     Cond = X86::COND_O;
6692     break;
6693   case ISD::UMULO:
6694     BaseOp = X86ISD::UMUL;
6695     Cond = X86::COND_B;
6696     break;
6697   }
6698
6699   // Also sets EFLAGS.
6700   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6701   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6702
6703   SDValue SetCC =
6704     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6705                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6706
6707   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6708   return Sum;
6709 }
6710
6711 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6712   MVT T = Op.getValueType();
6713   DebugLoc dl = Op.getDebugLoc();
6714   unsigned Reg = 0;
6715   unsigned size = 0;
6716   switch(T.getSimpleVT()) {
6717   default:
6718     assert(false && "Invalid value type!");
6719   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6720   case MVT::i16: Reg = X86::AX;  size = 2; break;
6721   case MVT::i32: Reg = X86::EAX; size = 4; break;
6722   case MVT::i64:
6723     assert(Subtarget->is64Bit() && "Node not type legal!");
6724     Reg = X86::RAX; size = 8;
6725     break;
6726   }
6727   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6728                                     Op.getOperand(2), SDValue());
6729   SDValue Ops[] = { cpIn.getValue(0),
6730                     Op.getOperand(1),
6731                     Op.getOperand(3),
6732                     DAG.getTargetConstant(size, MVT::i8),
6733                     cpIn.getValue(1) };
6734   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6735   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6736   SDValue cpOut =
6737     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6738   return cpOut;
6739 }
6740
6741 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6742                                                  SelectionDAG &DAG) {
6743   assert(Subtarget->is64Bit() && "Result not type legalized?");
6744   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6745   SDValue TheChain = Op.getOperand(0);
6746   DebugLoc dl = Op.getDebugLoc();
6747   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6748   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6749   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6750                                    rax.getValue(2));
6751   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6752                             DAG.getConstant(32, MVT::i8));
6753   SDValue Ops[] = {
6754     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6755     rdx.getValue(1)
6756   };
6757   return DAG.getMergeValues(Ops, 2, dl);
6758 }
6759
6760 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6761   SDNode *Node = Op.getNode();
6762   DebugLoc dl = Node->getDebugLoc();
6763   MVT T = Node->getValueType(0);
6764   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6765                               DAG.getConstant(0, T), Node->getOperand(2));
6766   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6767                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6768                        Node->getOperand(0),
6769                        Node->getOperand(1), negOp,
6770                        cast<AtomicSDNode>(Node)->getSrcValue(),
6771                        cast<AtomicSDNode>(Node)->getAlignment());
6772 }
6773
6774 /// LowerOperation - Provide custom lowering hooks for some operations.
6775 ///
6776 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6777   switch (Op.getOpcode()) {
6778   default: assert(0 && "Should not custom lower this!");
6779   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6780   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6781   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6782   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6783   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6784   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6785   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6786   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6787   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6788   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6789   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6790   case ISD::SHL_PARTS:
6791   case ISD::SRA_PARTS:
6792   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6793   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6794   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6795   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6796   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6797   case ISD::FABS:               return LowerFABS(Op, DAG);
6798   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6799   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6800   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6801   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6802   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6803   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6804   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6805   case ISD::CALL:               return LowerCALL(Op, DAG);
6806   case ISD::RET:                return LowerRET(Op, DAG);
6807   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6808   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6809   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6810   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6811   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6812   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6813   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6814   case ISD::FRAME_TO_ARGS_OFFSET:
6815                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6816   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6817   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6818   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6819   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6820   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6821   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6822   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6823   case ISD::SADDO:
6824   case ISD::UADDO:
6825   case ISD::SSUBO:
6826   case ISD::USUBO:
6827   case ISD::SMULO:
6828   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6829   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6830   }
6831 }
6832
6833 void X86TargetLowering::
6834 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6835                         SelectionDAG &DAG, unsigned NewOp) {
6836   MVT T = Node->getValueType(0);
6837   DebugLoc dl = Node->getDebugLoc();
6838   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6839
6840   SDValue Chain = Node->getOperand(0);
6841   SDValue In1 = Node->getOperand(1);
6842   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6843                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6844   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6845                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6846   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6847   // have a MemOperand.  Pass the info through as a normal operand.
6848   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6849   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6850   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6851   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6852   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6853   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6854   Results.push_back(Result.getValue(2));
6855 }
6856
6857 /// ReplaceNodeResults - Replace a node with an illegal result type
6858 /// with a new node built out of custom code.
6859 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6860                                            SmallVectorImpl<SDValue>&Results,
6861                                            SelectionDAG &DAG) {
6862   DebugLoc dl = N->getDebugLoc();
6863   switch (N->getOpcode()) {
6864   default:
6865     assert(false && "Do not know how to custom type legalize this operation!");
6866     return;
6867   case ISD::FP_TO_SINT: {
6868     std::pair<SDValue,SDValue> Vals =
6869         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
6870     SDValue FIST = Vals.first, StackSlot = Vals.second;
6871     if (FIST.getNode() != 0) {
6872       MVT VT = N->getValueType(0);
6873       // Return a load from the stack slot.
6874       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6875     }
6876     return;
6877   }
6878   case ISD::READCYCLECOUNTER: {
6879     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6880     SDValue TheChain = N->getOperand(0);
6881     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6882     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6883                                      rd.getValue(1));
6884     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6885                                      eax.getValue(2));
6886     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6887     SDValue Ops[] = { eax, edx };
6888     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6889     Results.push_back(edx.getValue(1));
6890     return;
6891   }
6892   case ISD::ATOMIC_CMP_SWAP: {
6893     MVT T = N->getValueType(0);
6894     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6895     SDValue cpInL, cpInH;
6896     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6897                         DAG.getConstant(0, MVT::i32));
6898     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6899                         DAG.getConstant(1, MVT::i32));
6900     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6901     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6902                              cpInL.getValue(1));
6903     SDValue swapInL, swapInH;
6904     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6905                           DAG.getConstant(0, MVT::i32));
6906     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6907                           DAG.getConstant(1, MVT::i32));
6908     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6909                                cpInH.getValue(1));
6910     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6911                                swapInL.getValue(1));
6912     SDValue Ops[] = { swapInH.getValue(0),
6913                       N->getOperand(1),
6914                       swapInH.getValue(1) };
6915     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6916     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6917     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6918                                         MVT::i32, Result.getValue(1));
6919     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6920                                         MVT::i32, cpOutL.getValue(2));
6921     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6922     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6923     Results.push_back(cpOutH.getValue(1));
6924     return;
6925   }
6926   case ISD::ATOMIC_LOAD_ADD:
6927     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6928     return;
6929   case ISD::ATOMIC_LOAD_AND:
6930     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6931     return;
6932   case ISD::ATOMIC_LOAD_NAND:
6933     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6934     return;
6935   case ISD::ATOMIC_LOAD_OR:
6936     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6937     return;
6938   case ISD::ATOMIC_LOAD_SUB:
6939     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6940     return;
6941   case ISD::ATOMIC_LOAD_XOR:
6942     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6943     return;
6944   case ISD::ATOMIC_SWAP:
6945     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
6946     return;
6947   }
6948 }
6949
6950 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6951   switch (Opcode) {
6952   default: return NULL;
6953   case X86ISD::BSF:                return "X86ISD::BSF";
6954   case X86ISD::BSR:                return "X86ISD::BSR";
6955   case X86ISD::SHLD:               return "X86ISD::SHLD";
6956   case X86ISD::SHRD:               return "X86ISD::SHRD";
6957   case X86ISD::FAND:               return "X86ISD::FAND";
6958   case X86ISD::FOR:                return "X86ISD::FOR";
6959   case X86ISD::FXOR:               return "X86ISD::FXOR";
6960   case X86ISD::FSRL:               return "X86ISD::FSRL";
6961   case X86ISD::FILD:               return "X86ISD::FILD";
6962   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6963   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6964   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6965   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6966   case X86ISD::FLD:                return "X86ISD::FLD";
6967   case X86ISD::FST:                return "X86ISD::FST";
6968   case X86ISD::CALL:               return "X86ISD::CALL";
6969   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
6970   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
6971   case X86ISD::BT:                 return "X86ISD::BT";
6972   case X86ISD::CMP:                return "X86ISD::CMP";
6973   case X86ISD::COMI:               return "X86ISD::COMI";
6974   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
6975   case X86ISD::SETCC:              return "X86ISD::SETCC";
6976   case X86ISD::CMOV:               return "X86ISD::CMOV";
6977   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
6978   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
6979   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
6980   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
6981   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
6982   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
6983   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
6984   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
6985   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
6986   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
6987   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
6988   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
6989   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
6990   case X86ISD::FMAX:               return "X86ISD::FMAX";
6991   case X86ISD::FMIN:               return "X86ISD::FMIN";
6992   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
6993   case X86ISD::FRCP:               return "X86ISD::FRCP";
6994   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
6995   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
6996   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
6997   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
6998   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
6999   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7000   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7001   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7002   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7003   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7004   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7005   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7006   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7007   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7008   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7009   case X86ISD::VSHL:               return "X86ISD::VSHL";
7010   case X86ISD::VSRL:               return "X86ISD::VSRL";
7011   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7012   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7013   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7014   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7015   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7016   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7017   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7018   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7019   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7020   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7021   case X86ISD::ADD:                return "X86ISD::ADD";
7022   case X86ISD::SUB:                return "X86ISD::SUB";
7023   case X86ISD::SMUL:               return "X86ISD::SMUL";
7024   case X86ISD::UMUL:               return "X86ISD::UMUL";
7025   case X86ISD::INC:                return "X86ISD::INC";
7026   case X86ISD::DEC:                return "X86ISD::DEC";
7027   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7028   }
7029 }
7030
7031 // isLegalAddressingMode - Return true if the addressing mode represented
7032 // by AM is legal for this target, for a load/store of the specified type.
7033 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7034                                               const Type *Ty) const {
7035   // X86 supports extremely general addressing modes.
7036
7037   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7038   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
7039     return false;
7040
7041   if (AM.BaseGV) {
7042     // We can only fold this if we don't need an extra load.
7043     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
7044       return false;
7045     // If BaseGV requires a register, we cannot also have a BaseReg.
7046     if (Subtarget->GVRequiresRegister(AM.BaseGV, getTargetMachine(), false) &&
7047         AM.HasBaseReg)
7048       return false;
7049
7050     // X86-64 only supports addr of globals in small code model.
7051     if (Subtarget->is64Bit()) {
7052       if (getTargetMachine().getCodeModel() != CodeModel::Small)
7053         return false;
7054       // If lower 4G is not available, then we must use rip-relative addressing.
7055       if (AM.BaseOffs || AM.Scale > 1)
7056         return false;
7057     }
7058   }
7059
7060   switch (AM.Scale) {
7061   case 0:
7062   case 1:
7063   case 2:
7064   case 4:
7065   case 8:
7066     // These scales always work.
7067     break;
7068   case 3:
7069   case 5:
7070   case 9:
7071     // These scales are formed with basereg+scalereg.  Only accept if there is
7072     // no basereg yet.
7073     if (AM.HasBaseReg)
7074       return false;
7075     break;
7076   default:  // Other stuff never works.
7077     return false;
7078   }
7079
7080   return true;
7081 }
7082
7083
7084 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7085   if (!Ty1->isInteger() || !Ty2->isInteger())
7086     return false;
7087   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7088   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7089   if (NumBits1 <= NumBits2)
7090     return false;
7091   return Subtarget->is64Bit() || NumBits1 < 64;
7092 }
7093
7094 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
7095   if (!VT1.isInteger() || !VT2.isInteger())
7096     return false;
7097   unsigned NumBits1 = VT1.getSizeInBits();
7098   unsigned NumBits2 = VT2.getSizeInBits();
7099   if (NumBits1 <= NumBits2)
7100     return false;
7101   return Subtarget->is64Bit() || NumBits1 < 64;
7102 }
7103
7104 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7105   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7106   return Ty1 == Type::Int32Ty && Ty2 == Type::Int64Ty && Subtarget->is64Bit();
7107 }
7108
7109 bool X86TargetLowering::isZExtFree(MVT VT1, MVT VT2) const {
7110   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7111   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7112 }
7113
7114 bool X86TargetLowering::isNarrowingProfitable(MVT VT1, MVT VT2) const {
7115   // i16 instructions are longer (0x66 prefix) and potentially slower.
7116   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7117 }
7118
7119 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7120 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7121 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7122 /// are assumed to be legal.
7123 bool
7124 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7125                                       MVT VT) const {
7126   // Only do shuffles on 128-bit vector types for now.
7127   if (VT.getSizeInBits() == 64)
7128     return false;
7129
7130   // FIXME: pshufb, blends, palignr, shifts.
7131   return (VT.getVectorNumElements() == 2 ||
7132           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7133           isMOVLMask(M, VT) ||
7134           isSHUFPMask(M, VT) ||
7135           isPSHUFDMask(M, VT) ||
7136           isPSHUFHWMask(M, VT) ||
7137           isPSHUFLWMask(M, VT) ||
7138           isUNPCKLMask(M, VT) ||
7139           isUNPCKHMask(M, VT) ||
7140           isUNPCKL_v_undef_Mask(M, VT) ||
7141           isUNPCKH_v_undef_Mask(M, VT));
7142 }
7143
7144 bool
7145 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7146                                           MVT VT) const {
7147   unsigned NumElts = VT.getVectorNumElements();
7148   // FIXME: This collection of masks seems suspect.
7149   if (NumElts == 2)
7150     return true;
7151   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7152     return (isMOVLMask(Mask, VT)  ||
7153             isCommutedMOVLMask(Mask, VT, true) ||
7154             isSHUFPMask(Mask, VT) ||
7155             isCommutedSHUFPMask(Mask, VT));
7156   }
7157   return false;
7158 }
7159
7160 //===----------------------------------------------------------------------===//
7161 //                           X86 Scheduler Hooks
7162 //===----------------------------------------------------------------------===//
7163
7164 // private utility function
7165 MachineBasicBlock *
7166 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7167                                                        MachineBasicBlock *MBB,
7168                                                        unsigned regOpc,
7169                                                        unsigned immOpc,
7170                                                        unsigned LoadOpc,
7171                                                        unsigned CXchgOpc,
7172                                                        unsigned copyOpc,
7173                                                        unsigned notOpc,
7174                                                        unsigned EAXreg,
7175                                                        TargetRegisterClass *RC,
7176                                                        bool invSrc) const {
7177   // For the atomic bitwise operator, we generate
7178   //   thisMBB:
7179   //   newMBB:
7180   //     ld  t1 = [bitinstr.addr]
7181   //     op  t2 = t1, [bitinstr.val]
7182   //     mov EAX = t1
7183   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7184   //     bz  newMBB
7185   //     fallthrough -->nextMBB
7186   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7187   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7188   MachineFunction::iterator MBBIter = MBB;
7189   ++MBBIter;
7190
7191   /// First build the CFG
7192   MachineFunction *F = MBB->getParent();
7193   MachineBasicBlock *thisMBB = MBB;
7194   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7195   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7196   F->insert(MBBIter, newMBB);
7197   F->insert(MBBIter, nextMBB);
7198
7199   // Move all successors to thisMBB to nextMBB
7200   nextMBB->transferSuccessors(thisMBB);
7201
7202   // Update thisMBB to fall through to newMBB
7203   thisMBB->addSuccessor(newMBB);
7204
7205   // newMBB jumps to itself and fall through to nextMBB
7206   newMBB->addSuccessor(nextMBB);
7207   newMBB->addSuccessor(newMBB);
7208
7209   // Insert instructions into newMBB based on incoming instruction
7210   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7211          "unexpected number of operands");
7212   DebugLoc dl = bInstr->getDebugLoc();
7213   MachineOperand& destOper = bInstr->getOperand(0);
7214   MachineOperand* argOpers[2 + X86AddrNumOperands];
7215   int numArgs = bInstr->getNumOperands() - 1;
7216   for (int i=0; i < numArgs; ++i)
7217     argOpers[i] = &bInstr->getOperand(i+1);
7218
7219   // x86 address has 4 operands: base, index, scale, and displacement
7220   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7221   int valArgIndx = lastAddrIndx + 1;
7222
7223   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7224   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7225   for (int i=0; i <= lastAddrIndx; ++i)
7226     (*MIB).addOperand(*argOpers[i]);
7227
7228   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7229   if (invSrc) {
7230     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7231   }
7232   else
7233     tt = t1;
7234
7235   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7236   assert((argOpers[valArgIndx]->isReg() ||
7237           argOpers[valArgIndx]->isImm()) &&
7238          "invalid operand");
7239   if (argOpers[valArgIndx]->isReg())
7240     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7241   else
7242     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7243   MIB.addReg(tt);
7244   (*MIB).addOperand(*argOpers[valArgIndx]);
7245
7246   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7247   MIB.addReg(t1);
7248
7249   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7250   for (int i=0; i <= lastAddrIndx; ++i)
7251     (*MIB).addOperand(*argOpers[i]);
7252   MIB.addReg(t2);
7253   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7254   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7255
7256   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7257   MIB.addReg(EAXreg);
7258
7259   // insert branch
7260   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7261
7262   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7263   return nextMBB;
7264 }
7265
7266 // private utility function:  64 bit atomics on 32 bit host.
7267 MachineBasicBlock *
7268 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7269                                                        MachineBasicBlock *MBB,
7270                                                        unsigned regOpcL,
7271                                                        unsigned regOpcH,
7272                                                        unsigned immOpcL,
7273                                                        unsigned immOpcH,
7274                                                        bool invSrc) const {
7275   // For the atomic bitwise operator, we generate
7276   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7277   //     ld t1,t2 = [bitinstr.addr]
7278   //   newMBB:
7279   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7280   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7281   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7282   //     mov ECX, EBX <- t5, t6
7283   //     mov EAX, EDX <- t1, t2
7284   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7285   //     mov t3, t4 <- EAX, EDX
7286   //     bz  newMBB
7287   //     result in out1, out2
7288   //     fallthrough -->nextMBB
7289
7290   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7291   const unsigned LoadOpc = X86::MOV32rm;
7292   const unsigned copyOpc = X86::MOV32rr;
7293   const unsigned NotOpc = X86::NOT32r;
7294   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7295   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7296   MachineFunction::iterator MBBIter = MBB;
7297   ++MBBIter;
7298
7299   /// First build the CFG
7300   MachineFunction *F = MBB->getParent();
7301   MachineBasicBlock *thisMBB = MBB;
7302   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7303   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7304   F->insert(MBBIter, newMBB);
7305   F->insert(MBBIter, nextMBB);
7306
7307   // Move all successors to thisMBB to nextMBB
7308   nextMBB->transferSuccessors(thisMBB);
7309
7310   // Update thisMBB to fall through to newMBB
7311   thisMBB->addSuccessor(newMBB);
7312
7313   // newMBB jumps to itself and fall through to nextMBB
7314   newMBB->addSuccessor(nextMBB);
7315   newMBB->addSuccessor(newMBB);
7316
7317   DebugLoc dl = bInstr->getDebugLoc();
7318   // Insert instructions into newMBB based on incoming instruction
7319   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7320   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7321          "unexpected number of operands");
7322   MachineOperand& dest1Oper = bInstr->getOperand(0);
7323   MachineOperand& dest2Oper = bInstr->getOperand(1);
7324   MachineOperand* argOpers[2 + X86AddrNumOperands];
7325   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7326     argOpers[i] = &bInstr->getOperand(i+2);
7327
7328   // x86 address has 4 operands: base, index, scale, and displacement
7329   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7330
7331   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7332   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7333   for (int i=0; i <= lastAddrIndx; ++i)
7334     (*MIB).addOperand(*argOpers[i]);
7335   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7336   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7337   // add 4 to displacement.
7338   for (int i=0; i <= lastAddrIndx-2; ++i)
7339     (*MIB).addOperand(*argOpers[i]);
7340   MachineOperand newOp3 = *(argOpers[3]);
7341   if (newOp3.isImm())
7342     newOp3.setImm(newOp3.getImm()+4);
7343   else
7344     newOp3.setOffset(newOp3.getOffset()+4);
7345   (*MIB).addOperand(newOp3);
7346   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7347
7348   // t3/4 are defined later, at the bottom of the loop
7349   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7350   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7351   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7352     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7353   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7354     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7355
7356   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7357   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7358   if (invSrc) {
7359     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7360     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7361   } else {
7362     tt1 = t1;
7363     tt2 = t2;
7364   }
7365
7366   int valArgIndx = lastAddrIndx + 1;
7367   assert((argOpers[valArgIndx]->isReg() ||
7368           argOpers[valArgIndx]->isImm()) &&
7369          "invalid operand");
7370   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7371   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7372   if (argOpers[valArgIndx]->isReg())
7373     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7374   else
7375     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7376   if (regOpcL != X86::MOV32rr)
7377     MIB.addReg(tt1);
7378   (*MIB).addOperand(*argOpers[valArgIndx]);
7379   assert(argOpers[valArgIndx + 1]->isReg() ==
7380          argOpers[valArgIndx]->isReg());
7381   assert(argOpers[valArgIndx + 1]->isImm() ==
7382          argOpers[valArgIndx]->isImm());
7383   if (argOpers[valArgIndx + 1]->isReg())
7384     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7385   else
7386     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7387   if (regOpcH != X86::MOV32rr)
7388     MIB.addReg(tt2);
7389   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7390
7391   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7392   MIB.addReg(t1);
7393   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7394   MIB.addReg(t2);
7395
7396   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7397   MIB.addReg(t5);
7398   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7399   MIB.addReg(t6);
7400
7401   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7402   for (int i=0; i <= lastAddrIndx; ++i)
7403     (*MIB).addOperand(*argOpers[i]);
7404
7405   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7406   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7407
7408   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7409   MIB.addReg(X86::EAX);
7410   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7411   MIB.addReg(X86::EDX);
7412
7413   // insert branch
7414   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7415
7416   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7417   return nextMBB;
7418 }
7419
7420 // private utility function
7421 MachineBasicBlock *
7422 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7423                                                       MachineBasicBlock *MBB,
7424                                                       unsigned cmovOpc) const {
7425   // For the atomic min/max operator, we generate
7426   //   thisMBB:
7427   //   newMBB:
7428   //     ld t1 = [min/max.addr]
7429   //     mov t2 = [min/max.val]
7430   //     cmp  t1, t2
7431   //     cmov[cond] t2 = t1
7432   //     mov EAX = t1
7433   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7434   //     bz   newMBB
7435   //     fallthrough -->nextMBB
7436   //
7437   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7438   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7439   MachineFunction::iterator MBBIter = MBB;
7440   ++MBBIter;
7441
7442   /// First build the CFG
7443   MachineFunction *F = MBB->getParent();
7444   MachineBasicBlock *thisMBB = MBB;
7445   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7446   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7447   F->insert(MBBIter, newMBB);
7448   F->insert(MBBIter, nextMBB);
7449
7450   // Move all successors to thisMBB to nextMBB
7451   nextMBB->transferSuccessors(thisMBB);
7452
7453   // Update thisMBB to fall through to newMBB
7454   thisMBB->addSuccessor(newMBB);
7455
7456   // newMBB jumps to newMBB and fall through to nextMBB
7457   newMBB->addSuccessor(nextMBB);
7458   newMBB->addSuccessor(newMBB);
7459
7460   DebugLoc dl = mInstr->getDebugLoc();
7461   // Insert instructions into newMBB based on incoming instruction
7462   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7463          "unexpected number of operands");
7464   MachineOperand& destOper = mInstr->getOperand(0);
7465   MachineOperand* argOpers[2 + X86AddrNumOperands];
7466   int numArgs = mInstr->getNumOperands() - 1;
7467   for (int i=0; i < numArgs; ++i)
7468     argOpers[i] = &mInstr->getOperand(i+1);
7469
7470   // x86 address has 4 operands: base, index, scale, and displacement
7471   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7472   int valArgIndx = lastAddrIndx + 1;
7473
7474   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7475   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7476   for (int i=0; i <= lastAddrIndx; ++i)
7477     (*MIB).addOperand(*argOpers[i]);
7478
7479   // We only support register and immediate values
7480   assert((argOpers[valArgIndx]->isReg() ||
7481           argOpers[valArgIndx]->isImm()) &&
7482          "invalid operand");
7483
7484   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7485   if (argOpers[valArgIndx]->isReg())
7486     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7487   else
7488     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7489   (*MIB).addOperand(*argOpers[valArgIndx]);
7490
7491   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7492   MIB.addReg(t1);
7493
7494   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7495   MIB.addReg(t1);
7496   MIB.addReg(t2);
7497
7498   // Generate movc
7499   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7500   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7501   MIB.addReg(t2);
7502   MIB.addReg(t1);
7503
7504   // Cmp and exchange if none has modified the memory location
7505   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7506   for (int i=0; i <= lastAddrIndx; ++i)
7507     (*MIB).addOperand(*argOpers[i]);
7508   MIB.addReg(t3);
7509   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7510   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7511
7512   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7513   MIB.addReg(X86::EAX);
7514
7515   // insert branch
7516   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7517
7518   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7519   return nextMBB;
7520 }
7521
7522
7523 MachineBasicBlock *
7524 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7525                                                MachineBasicBlock *BB) const {
7526   DebugLoc dl = MI->getDebugLoc();
7527   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7528   switch (MI->getOpcode()) {
7529   default: assert(false && "Unexpected instr type to insert");
7530   case X86::CMOV_V1I64:
7531   case X86::CMOV_FR32:
7532   case X86::CMOV_FR64:
7533   case X86::CMOV_V4F32:
7534   case X86::CMOV_V2F64:
7535   case X86::CMOV_V2I64: {
7536     // To "insert" a SELECT_CC instruction, we actually have to insert the
7537     // diamond control-flow pattern.  The incoming instruction knows the
7538     // destination vreg to set, the condition code register to branch on, the
7539     // true/false values to select between, and a branch opcode to use.
7540     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7541     MachineFunction::iterator It = BB;
7542     ++It;
7543
7544     //  thisMBB:
7545     //  ...
7546     //   TrueVal = ...
7547     //   cmpTY ccX, r1, r2
7548     //   bCC copy1MBB
7549     //   fallthrough --> copy0MBB
7550     MachineBasicBlock *thisMBB = BB;
7551     MachineFunction *F = BB->getParent();
7552     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7553     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7554     unsigned Opc =
7555       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7556     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7557     F->insert(It, copy0MBB);
7558     F->insert(It, sinkMBB);
7559     // Update machine-CFG edges by transferring all successors of the current
7560     // block to the new block which will contain the Phi node for the select.
7561     sinkMBB->transferSuccessors(BB);
7562
7563     // Add the true and fallthrough blocks as its successors.
7564     BB->addSuccessor(copy0MBB);
7565     BB->addSuccessor(sinkMBB);
7566
7567     //  copy0MBB:
7568     //   %FalseValue = ...
7569     //   # fallthrough to sinkMBB
7570     BB = copy0MBB;
7571
7572     // Update machine-CFG edges
7573     BB->addSuccessor(sinkMBB);
7574
7575     //  sinkMBB:
7576     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7577     //  ...
7578     BB = sinkMBB;
7579     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7580       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7581       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7582
7583     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7584     return BB;
7585   }
7586
7587   case X86::FP32_TO_INT16_IN_MEM:
7588   case X86::FP32_TO_INT32_IN_MEM:
7589   case X86::FP32_TO_INT64_IN_MEM:
7590   case X86::FP64_TO_INT16_IN_MEM:
7591   case X86::FP64_TO_INT32_IN_MEM:
7592   case X86::FP64_TO_INT64_IN_MEM:
7593   case X86::FP80_TO_INT16_IN_MEM:
7594   case X86::FP80_TO_INT32_IN_MEM:
7595   case X86::FP80_TO_INT64_IN_MEM: {
7596     // Change the floating point control register to use "round towards zero"
7597     // mode when truncating to an integer value.
7598     MachineFunction *F = BB->getParent();
7599     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7600     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7601
7602     // Load the old value of the high byte of the control word...
7603     unsigned OldCW =
7604       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7605     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7606                       CWFrameIdx);
7607
7608     // Set the high part to be round to zero...
7609     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7610       .addImm(0xC7F);
7611
7612     // Reload the modified control word now...
7613     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7614
7615     // Restore the memory image of control word to original value
7616     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7617       .addReg(OldCW);
7618
7619     // Get the X86 opcode to use.
7620     unsigned Opc;
7621     switch (MI->getOpcode()) {
7622     default: assert(0 && "illegal opcode!");
7623     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7624     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7625     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7626     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7627     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7628     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7629     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7630     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7631     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7632     }
7633
7634     X86AddressMode AM;
7635     MachineOperand &Op = MI->getOperand(0);
7636     if (Op.isReg()) {
7637       AM.BaseType = X86AddressMode::RegBase;
7638       AM.Base.Reg = Op.getReg();
7639     } else {
7640       AM.BaseType = X86AddressMode::FrameIndexBase;
7641       AM.Base.FrameIndex = Op.getIndex();
7642     }
7643     Op = MI->getOperand(1);
7644     if (Op.isImm())
7645       AM.Scale = Op.getImm();
7646     Op = MI->getOperand(2);
7647     if (Op.isImm())
7648       AM.IndexReg = Op.getImm();
7649     Op = MI->getOperand(3);
7650     if (Op.isGlobal()) {
7651       AM.GV = Op.getGlobal();
7652     } else {
7653       AM.Disp = Op.getImm();
7654     }
7655     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7656                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7657
7658     // Reload the original control word now.
7659     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7660
7661     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7662     return BB;
7663   }
7664   case X86::ATOMAND32:
7665     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7666                                                X86::AND32ri, X86::MOV32rm,
7667                                                X86::LCMPXCHG32, X86::MOV32rr,
7668                                                X86::NOT32r, X86::EAX,
7669                                                X86::GR32RegisterClass);
7670   case X86::ATOMOR32:
7671     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7672                                                X86::OR32ri, X86::MOV32rm,
7673                                                X86::LCMPXCHG32, X86::MOV32rr,
7674                                                X86::NOT32r, X86::EAX,
7675                                                X86::GR32RegisterClass);
7676   case X86::ATOMXOR32:
7677     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7678                                                X86::XOR32ri, X86::MOV32rm,
7679                                                X86::LCMPXCHG32, X86::MOV32rr,
7680                                                X86::NOT32r, X86::EAX,
7681                                                X86::GR32RegisterClass);
7682   case X86::ATOMNAND32:
7683     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7684                                                X86::AND32ri, X86::MOV32rm,
7685                                                X86::LCMPXCHG32, X86::MOV32rr,
7686                                                X86::NOT32r, X86::EAX,
7687                                                X86::GR32RegisterClass, true);
7688   case X86::ATOMMIN32:
7689     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7690   case X86::ATOMMAX32:
7691     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7692   case X86::ATOMUMIN32:
7693     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7694   case X86::ATOMUMAX32:
7695     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7696
7697   case X86::ATOMAND16:
7698     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7699                                                X86::AND16ri, X86::MOV16rm,
7700                                                X86::LCMPXCHG16, X86::MOV16rr,
7701                                                X86::NOT16r, X86::AX,
7702                                                X86::GR16RegisterClass);
7703   case X86::ATOMOR16:
7704     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7705                                                X86::OR16ri, X86::MOV16rm,
7706                                                X86::LCMPXCHG16, X86::MOV16rr,
7707                                                X86::NOT16r, X86::AX,
7708                                                X86::GR16RegisterClass);
7709   case X86::ATOMXOR16:
7710     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7711                                                X86::XOR16ri, X86::MOV16rm,
7712                                                X86::LCMPXCHG16, X86::MOV16rr,
7713                                                X86::NOT16r, X86::AX,
7714                                                X86::GR16RegisterClass);
7715   case X86::ATOMNAND16:
7716     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7717                                                X86::AND16ri, X86::MOV16rm,
7718                                                X86::LCMPXCHG16, X86::MOV16rr,
7719                                                X86::NOT16r, X86::AX,
7720                                                X86::GR16RegisterClass, true);
7721   case X86::ATOMMIN16:
7722     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7723   case X86::ATOMMAX16:
7724     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7725   case X86::ATOMUMIN16:
7726     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7727   case X86::ATOMUMAX16:
7728     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7729
7730   case X86::ATOMAND8:
7731     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7732                                                X86::AND8ri, X86::MOV8rm,
7733                                                X86::LCMPXCHG8, X86::MOV8rr,
7734                                                X86::NOT8r, X86::AL,
7735                                                X86::GR8RegisterClass);
7736   case X86::ATOMOR8:
7737     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7738                                                X86::OR8ri, X86::MOV8rm,
7739                                                X86::LCMPXCHG8, X86::MOV8rr,
7740                                                X86::NOT8r, X86::AL,
7741                                                X86::GR8RegisterClass);
7742   case X86::ATOMXOR8:
7743     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7744                                                X86::XOR8ri, X86::MOV8rm,
7745                                                X86::LCMPXCHG8, X86::MOV8rr,
7746                                                X86::NOT8r, X86::AL,
7747                                                X86::GR8RegisterClass);
7748   case X86::ATOMNAND8:
7749     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7750                                                X86::AND8ri, X86::MOV8rm,
7751                                                X86::LCMPXCHG8, X86::MOV8rr,
7752                                                X86::NOT8r, X86::AL,
7753                                                X86::GR8RegisterClass, true);
7754   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7755   // This group is for 64-bit host.
7756   case X86::ATOMAND64:
7757     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7758                                                X86::AND64ri32, X86::MOV64rm,
7759                                                X86::LCMPXCHG64, X86::MOV64rr,
7760                                                X86::NOT64r, X86::RAX,
7761                                                X86::GR64RegisterClass);
7762   case X86::ATOMOR64:
7763     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7764                                                X86::OR64ri32, X86::MOV64rm,
7765                                                X86::LCMPXCHG64, X86::MOV64rr,
7766                                                X86::NOT64r, X86::RAX,
7767                                                X86::GR64RegisterClass);
7768   case X86::ATOMXOR64:
7769     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7770                                                X86::XOR64ri32, X86::MOV64rm,
7771                                                X86::LCMPXCHG64, X86::MOV64rr,
7772                                                X86::NOT64r, X86::RAX,
7773                                                X86::GR64RegisterClass);
7774   case X86::ATOMNAND64:
7775     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7776                                                X86::AND64ri32, X86::MOV64rm,
7777                                                X86::LCMPXCHG64, X86::MOV64rr,
7778                                                X86::NOT64r, X86::RAX,
7779                                                X86::GR64RegisterClass, true);
7780   case X86::ATOMMIN64:
7781     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7782   case X86::ATOMMAX64:
7783     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7784   case X86::ATOMUMIN64:
7785     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7786   case X86::ATOMUMAX64:
7787     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7788
7789   // This group does 64-bit operations on a 32-bit host.
7790   case X86::ATOMAND6432:
7791     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7792                                                X86::AND32rr, X86::AND32rr,
7793                                                X86::AND32ri, X86::AND32ri,
7794                                                false);
7795   case X86::ATOMOR6432:
7796     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7797                                                X86::OR32rr, X86::OR32rr,
7798                                                X86::OR32ri, X86::OR32ri,
7799                                                false);
7800   case X86::ATOMXOR6432:
7801     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7802                                                X86::XOR32rr, X86::XOR32rr,
7803                                                X86::XOR32ri, X86::XOR32ri,
7804                                                false);
7805   case X86::ATOMNAND6432:
7806     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7807                                                X86::AND32rr, X86::AND32rr,
7808                                                X86::AND32ri, X86::AND32ri,
7809                                                true);
7810   case X86::ATOMADD6432:
7811     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7812                                                X86::ADD32rr, X86::ADC32rr,
7813                                                X86::ADD32ri, X86::ADC32ri,
7814                                                false);
7815   case X86::ATOMSUB6432:
7816     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7817                                                X86::SUB32rr, X86::SBB32rr,
7818                                                X86::SUB32ri, X86::SBB32ri,
7819                                                false);
7820   case X86::ATOMSWAP6432:
7821     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7822                                                X86::MOV32rr, X86::MOV32rr,
7823                                                X86::MOV32ri, X86::MOV32ri,
7824                                                false);
7825   }
7826 }
7827
7828 //===----------------------------------------------------------------------===//
7829 //                           X86 Optimization Hooks
7830 //===----------------------------------------------------------------------===//
7831
7832 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7833                                                        const APInt &Mask,
7834                                                        APInt &KnownZero,
7835                                                        APInt &KnownOne,
7836                                                        const SelectionDAG &DAG,
7837                                                        unsigned Depth) const {
7838   unsigned Opc = Op.getOpcode();
7839   assert((Opc >= ISD::BUILTIN_OP_END ||
7840           Opc == ISD::INTRINSIC_WO_CHAIN ||
7841           Opc == ISD::INTRINSIC_W_CHAIN ||
7842           Opc == ISD::INTRINSIC_VOID) &&
7843          "Should use MaskedValueIsZero if you don't know whether Op"
7844          " is a target node!");
7845
7846   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7847   switch (Opc) {
7848   default: break;
7849   case X86ISD::ADD:
7850   case X86ISD::SUB:
7851   case X86ISD::SMUL:
7852   case X86ISD::UMUL:
7853   case X86ISD::INC:
7854   case X86ISD::DEC:
7855     // These nodes' second result is a boolean.
7856     if (Op.getResNo() == 0)
7857       break;
7858     // Fallthrough
7859   case X86ISD::SETCC:
7860     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7861                                        Mask.getBitWidth() - 1);
7862     break;
7863   }
7864 }
7865
7866 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7867 /// node is a GlobalAddress + offset.
7868 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7869                                        GlobalValue* &GA, int64_t &Offset) const{
7870   if (N->getOpcode() == X86ISD::Wrapper) {
7871     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7872       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7873       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7874       return true;
7875     }
7876   }
7877   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7878 }
7879
7880 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7881                                const TargetLowering &TLI) {
7882   GlobalValue *GV;
7883   int64_t Offset = 0;
7884   if (TLI.isGAPlusOffset(Base, GV, Offset))
7885     return (GV->getAlignment() >= N && (Offset % N) == 0);
7886   // DAG combine handles the stack object case.
7887   return false;
7888 }
7889
7890 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
7891                                      MVT EVT, LoadSDNode *&LDBase,
7892                                      unsigned &LastLoadedElt,
7893                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7894                                      const TargetLowering &TLI) {
7895   LDBase = NULL;
7896   LastLoadedElt = -1U;
7897   for (unsigned i = 0; i < NumElems; ++i) {
7898     if (N->getMaskElt(i) < 0) {
7899       if (!LDBase)
7900         return false;
7901       continue;
7902     }
7903
7904     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7905     if (!Elt.getNode() ||
7906         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7907       return false;
7908     if (!LDBase) {
7909       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
7910         return false;
7911       LDBase = cast<LoadSDNode>(Elt.getNode());
7912       LastLoadedElt = i;
7913       continue;
7914     }
7915     if (Elt.getOpcode() == ISD::UNDEF)
7916       continue;
7917
7918     LoadSDNode *LD = cast<LoadSDNode>(Elt);
7919     if (!TLI.isConsecutiveLoad(LD, LDBase, EVT.getSizeInBits()/8, i, MFI))
7920       return false;
7921     LastLoadedElt = i;
7922   }
7923   return true;
7924 }
7925
7926 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7927 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7928 /// if the load addresses are consecutive, non-overlapping, and in the right
7929 /// order.  In the case of v2i64, it will see if it can rewrite the
7930 /// shuffle to be an appropriate build vector so it can take advantage of
7931 // performBuildVectorCombine.
7932 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7933                                      const TargetLowering &TLI) {
7934   DebugLoc dl = N->getDebugLoc();
7935   MVT VT = N->getValueType(0);
7936   MVT EVT = VT.getVectorElementType();
7937   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
7938   unsigned NumElems = VT.getVectorNumElements();
7939
7940   if (VT.getSizeInBits() != 128)
7941     return SDValue();
7942
7943   // Try to combine a vector_shuffle into a 128-bit load.
7944   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7945   LoadSDNode *LD = NULL;
7946   unsigned LastLoadedElt;
7947   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, LD, LastLoadedElt, DAG,
7948                                 MFI, TLI))
7949     return SDValue();
7950
7951   if (LastLoadedElt == NumElems - 1) {
7952     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
7953       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7954                          LD->getSrcValue(), LD->getSrcValueOffset(),
7955                          LD->isVolatile());
7956     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7957                        LD->getSrcValue(), LD->getSrcValueOffset(),
7958                        LD->isVolatile(), LD->getAlignment());
7959   } else if (NumElems == 4 && LastLoadedElt == 1) {
7960     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
7961     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7962     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
7963     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
7964   }
7965   return SDValue();
7966 }
7967
7968 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
7969 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
7970                                     const X86Subtarget *Subtarget) {
7971   DebugLoc DL = N->getDebugLoc();
7972   SDValue Cond = N->getOperand(0);
7973   // Get the LHS/RHS of the select.
7974   SDValue LHS = N->getOperand(1);
7975   SDValue RHS = N->getOperand(2);
7976
7977   // If we have SSE[12] support, try to form min/max nodes.
7978   if (Subtarget->hasSSE2() &&
7979       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
7980       Cond.getOpcode() == ISD::SETCC) {
7981     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
7982
7983     unsigned Opcode = 0;
7984     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
7985       switch (CC) {
7986       default: break;
7987       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
7988       case ISD::SETULE:
7989       case ISD::SETLE:
7990         if (!UnsafeFPMath) break;
7991         // FALL THROUGH.
7992       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
7993       case ISD::SETLT:
7994         Opcode = X86ISD::FMIN;
7995         break;
7996
7997       case ISD::SETOGT: // (X > Y) ? X : Y -> max
7998       case ISD::SETUGT:
7999       case ISD::SETGT:
8000         if (!UnsafeFPMath) break;
8001         // FALL THROUGH.
8002       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8003       case ISD::SETGE:
8004         Opcode = X86ISD::FMAX;
8005         break;
8006       }
8007     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8008       switch (CC) {
8009       default: break;
8010       case ISD::SETOGT: // (X > Y) ? Y : X -> min
8011       case ISD::SETUGT:
8012       case ISD::SETGT:
8013         if (!UnsafeFPMath) break;
8014         // FALL THROUGH.
8015       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8016       case ISD::SETGE:
8017         Opcode = X86ISD::FMIN;
8018         break;
8019
8020       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8021       case ISD::SETULE:
8022       case ISD::SETLE:
8023         if (!UnsafeFPMath) break;
8024         // FALL THROUGH.
8025       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8026       case ISD::SETLT:
8027         Opcode = X86ISD::FMAX;
8028         break;
8029       }
8030     }
8031
8032     if (Opcode)
8033       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8034   }
8035
8036   // If this is a select between two integer constants, try to do some
8037   // optimizations.
8038   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8039     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8040       // Don't do this for crazy integer types.
8041       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8042         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8043         // so that TrueC (the true value) is larger than FalseC.
8044         bool NeedsCondInvert = false;
8045
8046         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8047             // Efficiently invertible.
8048             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8049              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8050               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8051           NeedsCondInvert = true;
8052           std::swap(TrueC, FalseC);
8053         }
8054
8055         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8056         if (FalseC->getAPIntValue() == 0 &&
8057             TrueC->getAPIntValue().isPowerOf2()) {
8058           if (NeedsCondInvert) // Invert the condition if needed.
8059             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8060                                DAG.getConstant(1, Cond.getValueType()));
8061
8062           // Zero extend the condition if needed.
8063           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8064
8065           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8066           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8067                              DAG.getConstant(ShAmt, MVT::i8));
8068         }
8069
8070         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8071         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8072           if (NeedsCondInvert) // Invert the condition if needed.
8073             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8074                                DAG.getConstant(1, Cond.getValueType()));
8075
8076           // Zero extend the condition if needed.
8077           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8078                              FalseC->getValueType(0), Cond);
8079           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8080                              SDValue(FalseC, 0));
8081         }
8082
8083         // Optimize cases that will turn into an LEA instruction.  This requires
8084         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8085         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8086           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8087           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8088
8089           bool isFastMultiplier = false;
8090           if (Diff < 10) {
8091             switch ((unsigned char)Diff) {
8092               default: break;
8093               case 1:  // result = add base, cond
8094               case 2:  // result = lea base(    , cond*2)
8095               case 3:  // result = lea base(cond, cond*2)
8096               case 4:  // result = lea base(    , cond*4)
8097               case 5:  // result = lea base(cond, cond*4)
8098               case 8:  // result = lea base(    , cond*8)
8099               case 9:  // result = lea base(cond, cond*8)
8100                 isFastMultiplier = true;
8101                 break;
8102             }
8103           }
8104
8105           if (isFastMultiplier) {
8106             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8107             if (NeedsCondInvert) // Invert the condition if needed.
8108               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8109                                  DAG.getConstant(1, Cond.getValueType()));
8110
8111             // Zero extend the condition if needed.
8112             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8113                                Cond);
8114             // Scale the condition by the difference.
8115             if (Diff != 1)
8116               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8117                                  DAG.getConstant(Diff, Cond.getValueType()));
8118
8119             // Add the base if non-zero.
8120             if (FalseC->getAPIntValue() != 0)
8121               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8122                                  SDValue(FalseC, 0));
8123             return Cond;
8124           }
8125         }
8126       }
8127   }
8128
8129   return SDValue();
8130 }
8131
8132 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8133 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8134                                   TargetLowering::DAGCombinerInfo &DCI) {
8135   DebugLoc DL = N->getDebugLoc();
8136
8137   // If the flag operand isn't dead, don't touch this CMOV.
8138   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8139     return SDValue();
8140
8141   // If this is a select between two integer constants, try to do some
8142   // optimizations.  Note that the operands are ordered the opposite of SELECT
8143   // operands.
8144   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8145     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8146       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8147       // larger than FalseC (the false value).
8148       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8149
8150       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8151         CC = X86::GetOppositeBranchCondition(CC);
8152         std::swap(TrueC, FalseC);
8153       }
8154
8155       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8156       // This is efficient for any integer data type (including i8/i16) and
8157       // shift amount.
8158       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8159         SDValue Cond = N->getOperand(3);
8160         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8161                            DAG.getConstant(CC, MVT::i8), Cond);
8162
8163         // Zero extend the condition if needed.
8164         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8165
8166         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8167         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8168                            DAG.getConstant(ShAmt, MVT::i8));
8169         if (N->getNumValues() == 2)  // Dead flag value?
8170           return DCI.CombineTo(N, Cond, SDValue());
8171         return Cond;
8172       }
8173
8174       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8175       // for any integer data type, including i8/i16.
8176       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8177         SDValue Cond = N->getOperand(3);
8178         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8179                            DAG.getConstant(CC, MVT::i8), Cond);
8180
8181         // Zero extend the condition if needed.
8182         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8183                            FalseC->getValueType(0), Cond);
8184         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8185                            SDValue(FalseC, 0));
8186
8187         if (N->getNumValues() == 2)  // Dead flag value?
8188           return DCI.CombineTo(N, Cond, SDValue());
8189         return Cond;
8190       }
8191
8192       // Optimize cases that will turn into an LEA instruction.  This requires
8193       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8194       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8195         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8196         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8197
8198         bool isFastMultiplier = false;
8199         if (Diff < 10) {
8200           switch ((unsigned char)Diff) {
8201           default: break;
8202           case 1:  // result = add base, cond
8203           case 2:  // result = lea base(    , cond*2)
8204           case 3:  // result = lea base(cond, cond*2)
8205           case 4:  // result = lea base(    , cond*4)
8206           case 5:  // result = lea base(cond, cond*4)
8207           case 8:  // result = lea base(    , cond*8)
8208           case 9:  // result = lea base(cond, cond*8)
8209             isFastMultiplier = true;
8210             break;
8211           }
8212         }
8213
8214         if (isFastMultiplier) {
8215           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8216           SDValue Cond = N->getOperand(3);
8217           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8218                              DAG.getConstant(CC, MVT::i8), Cond);
8219           // Zero extend the condition if needed.
8220           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8221                              Cond);
8222           // Scale the condition by the difference.
8223           if (Diff != 1)
8224             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8225                                DAG.getConstant(Diff, Cond.getValueType()));
8226
8227           // Add the base if non-zero.
8228           if (FalseC->getAPIntValue() != 0)
8229             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8230                                SDValue(FalseC, 0));
8231           if (N->getNumValues() == 2)  // Dead flag value?
8232             return DCI.CombineTo(N, Cond, SDValue());
8233           return Cond;
8234         }
8235       }
8236     }
8237   }
8238   return SDValue();
8239 }
8240
8241
8242 /// PerformMulCombine - Optimize a single multiply with constant into two
8243 /// in order to implement it with two cheaper instructions, e.g.
8244 /// LEA + SHL, LEA + LEA.
8245 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8246                                  TargetLowering::DAGCombinerInfo &DCI) {
8247   if (DAG.getMachineFunction().
8248       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8249     return SDValue();
8250
8251   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8252     return SDValue();
8253
8254   MVT VT = N->getValueType(0);
8255   if (VT != MVT::i64)
8256     return SDValue();
8257
8258   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8259   if (!C)
8260     return SDValue();
8261   uint64_t MulAmt = C->getZExtValue();
8262   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8263     return SDValue();
8264
8265   uint64_t MulAmt1 = 0;
8266   uint64_t MulAmt2 = 0;
8267   if ((MulAmt % 9) == 0) {
8268     MulAmt1 = 9;
8269     MulAmt2 = MulAmt / 9;
8270   } else if ((MulAmt % 5) == 0) {
8271     MulAmt1 = 5;
8272     MulAmt2 = MulAmt / 5;
8273   } else if ((MulAmt % 3) == 0) {
8274     MulAmt1 = 3;
8275     MulAmt2 = MulAmt / 3;
8276   }
8277   if (MulAmt2 &&
8278       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8279     DebugLoc DL = N->getDebugLoc();
8280
8281     if (isPowerOf2_64(MulAmt2) &&
8282         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8283       // If second multiplifer is pow2, issue it first. We want the multiply by
8284       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8285       // is an add.
8286       std::swap(MulAmt1, MulAmt2);
8287
8288     SDValue NewMul;
8289     if (isPowerOf2_64(MulAmt1))
8290       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8291                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8292     else
8293       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8294                            DAG.getConstant(MulAmt1, VT));
8295
8296     if (isPowerOf2_64(MulAmt2))
8297       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8298                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8299     else
8300       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8301                            DAG.getConstant(MulAmt2, VT));
8302
8303     // Do not add new nodes to DAG combiner worklist.
8304     DCI.CombineTo(N, NewMul, false);
8305   }
8306   return SDValue();
8307 }
8308
8309
8310 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8311 ///                       when possible.
8312 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8313                                    const X86Subtarget *Subtarget) {
8314   // On X86 with SSE2 support, we can transform this to a vector shift if
8315   // all elements are shifted by the same amount.  We can't do this in legalize
8316   // because the a constant vector is typically transformed to a constant pool
8317   // so we have no knowledge of the shift amount.
8318   if (!Subtarget->hasSSE2())
8319     return SDValue();
8320
8321   MVT VT = N->getValueType(0);
8322   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8323     return SDValue();
8324
8325   SDValue ShAmtOp = N->getOperand(1);
8326   MVT EltVT = VT.getVectorElementType();
8327   DebugLoc DL = N->getDebugLoc();
8328   SDValue BaseShAmt;
8329   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8330     unsigned NumElts = VT.getVectorNumElements();
8331     unsigned i = 0;
8332     for (; i != NumElts; ++i) {
8333       SDValue Arg = ShAmtOp.getOperand(i);
8334       if (Arg.getOpcode() == ISD::UNDEF) continue;
8335       BaseShAmt = Arg;
8336       break;
8337     }
8338     for (; i != NumElts; ++i) {
8339       SDValue Arg = ShAmtOp.getOperand(i);
8340       if (Arg.getOpcode() == ISD::UNDEF) continue;
8341       if (Arg != BaseShAmt) {
8342         return SDValue();
8343       }
8344     }
8345   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8346              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8347     BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8348                             DAG.getIntPtrConstant(0));
8349   } else
8350     return SDValue();
8351
8352   if (EltVT.bitsGT(MVT::i32))
8353     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8354   else if (EltVT.bitsLT(MVT::i32))
8355     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, BaseShAmt);
8356
8357   // The shift amount is identical so we can do a vector shift.
8358   SDValue  ValOp = N->getOperand(0);
8359   switch (N->getOpcode()) {
8360   default:
8361     assert(0 && "Unknown shift opcode!");
8362     break;
8363   case ISD::SHL:
8364     if (VT == MVT::v2i64)
8365       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8366                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8367                          ValOp, BaseShAmt);
8368     if (VT == MVT::v4i32)
8369       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8370                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8371                          ValOp, BaseShAmt);
8372     if (VT == MVT::v8i16)
8373       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8374                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8375                          ValOp, BaseShAmt);
8376     break;
8377   case ISD::SRA:
8378     if (VT == MVT::v4i32)
8379       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8380                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8381                          ValOp, BaseShAmt);
8382     if (VT == MVT::v8i16)
8383       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8384                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8385                          ValOp, BaseShAmt);
8386     break;
8387   case ISD::SRL:
8388     if (VT == MVT::v2i64)
8389       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8390                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8391                          ValOp, BaseShAmt);
8392     if (VT == MVT::v4i32)
8393       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8394                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8395                          ValOp, BaseShAmt);
8396     if (VT ==  MVT::v8i16)
8397       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8398                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8399                          ValOp, BaseShAmt);
8400     break;
8401   }
8402   return SDValue();
8403 }
8404
8405 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8406 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8407                                    const X86Subtarget *Subtarget) {
8408   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8409   // the FP state in cases where an emms may be missing.
8410   // A preferable solution to the general problem is to figure out the right
8411   // places to insert EMMS.  This qualifies as a quick hack.
8412
8413   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8414   StoreSDNode *St = cast<StoreSDNode>(N);
8415   MVT VT = St->getValue().getValueType();
8416   if (VT.getSizeInBits() != 64)
8417     return SDValue();
8418
8419   const Function *F = DAG.getMachineFunction().getFunction();
8420   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8421   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8422     && Subtarget->hasSSE2();
8423   if ((VT.isVector() ||
8424        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8425       isa<LoadSDNode>(St->getValue()) &&
8426       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8427       St->getChain().hasOneUse() && !St->isVolatile()) {
8428     SDNode* LdVal = St->getValue().getNode();
8429     LoadSDNode *Ld = 0;
8430     int TokenFactorIndex = -1;
8431     SmallVector<SDValue, 8> Ops;
8432     SDNode* ChainVal = St->getChain().getNode();
8433     // Must be a store of a load.  We currently handle two cases:  the load
8434     // is a direct child, and it's under an intervening TokenFactor.  It is
8435     // possible to dig deeper under nested TokenFactors.
8436     if (ChainVal == LdVal)
8437       Ld = cast<LoadSDNode>(St->getChain());
8438     else if (St->getValue().hasOneUse() &&
8439              ChainVal->getOpcode() == ISD::TokenFactor) {
8440       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8441         if (ChainVal->getOperand(i).getNode() == LdVal) {
8442           TokenFactorIndex = i;
8443           Ld = cast<LoadSDNode>(St->getValue());
8444         } else
8445           Ops.push_back(ChainVal->getOperand(i));
8446       }
8447     }
8448
8449     if (!Ld || !ISD::isNormalLoad(Ld))
8450       return SDValue();
8451
8452     // If this is not the MMX case, i.e. we are just turning i64 load/store
8453     // into f64 load/store, avoid the transformation if there are multiple
8454     // uses of the loaded value.
8455     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8456       return SDValue();
8457
8458     DebugLoc LdDL = Ld->getDebugLoc();
8459     DebugLoc StDL = N->getDebugLoc();
8460     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8461     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8462     // pair instead.
8463     if (Subtarget->is64Bit() || F64IsLegal) {
8464       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8465       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8466                                   Ld->getBasePtr(), Ld->getSrcValue(),
8467                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8468                                   Ld->getAlignment());
8469       SDValue NewChain = NewLd.getValue(1);
8470       if (TokenFactorIndex != -1) {
8471         Ops.push_back(NewChain);
8472         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8473                                Ops.size());
8474       }
8475       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8476                           St->getSrcValue(), St->getSrcValueOffset(),
8477                           St->isVolatile(), St->getAlignment());
8478     }
8479
8480     // Otherwise, lower to two pairs of 32-bit loads / stores.
8481     SDValue LoAddr = Ld->getBasePtr();
8482     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8483                                  DAG.getConstant(4, MVT::i32));
8484
8485     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8486                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8487                                Ld->isVolatile(), Ld->getAlignment());
8488     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8489                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8490                                Ld->isVolatile(),
8491                                MinAlign(Ld->getAlignment(), 4));
8492
8493     SDValue NewChain = LoLd.getValue(1);
8494     if (TokenFactorIndex != -1) {
8495       Ops.push_back(LoLd);
8496       Ops.push_back(HiLd);
8497       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8498                              Ops.size());
8499     }
8500
8501     LoAddr = St->getBasePtr();
8502     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8503                          DAG.getConstant(4, MVT::i32));
8504
8505     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8506                                 St->getSrcValue(), St->getSrcValueOffset(),
8507                                 St->isVolatile(), St->getAlignment());
8508     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8509                                 St->getSrcValue(),
8510                                 St->getSrcValueOffset() + 4,
8511                                 St->isVolatile(),
8512                                 MinAlign(St->getAlignment(), 4));
8513     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8514   }
8515   return SDValue();
8516 }
8517
8518 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8519 /// X86ISD::FXOR nodes.
8520 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8521   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8522   // F[X]OR(0.0, x) -> x
8523   // F[X]OR(x, 0.0) -> x
8524   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8525     if (C->getValueAPF().isPosZero())
8526       return N->getOperand(1);
8527   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8528     if (C->getValueAPF().isPosZero())
8529       return N->getOperand(0);
8530   return SDValue();
8531 }
8532
8533 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8534 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8535   // FAND(0.0, x) -> 0.0
8536   // FAND(x, 0.0) -> 0.0
8537   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8538     if (C->getValueAPF().isPosZero())
8539       return N->getOperand(0);
8540   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8541     if (C->getValueAPF().isPosZero())
8542       return N->getOperand(1);
8543   return SDValue();
8544 }
8545
8546 static SDValue PerformBTCombine(SDNode *N,
8547                                 SelectionDAG &DAG,
8548                                 TargetLowering::DAGCombinerInfo &DCI) {
8549   // BT ignores high bits in the bit index operand.
8550   SDValue Op1 = N->getOperand(1);
8551   if (Op1.hasOneUse()) {
8552     unsigned BitWidth = Op1.getValueSizeInBits();
8553     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8554     APInt KnownZero, KnownOne;
8555     TargetLowering::TargetLoweringOpt TLO(DAG);
8556     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8557     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8558         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8559       DCI.CommitTargetLoweringOpt(TLO);
8560   }
8561   return SDValue();
8562 }
8563
8564 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8565   SDValue Op = N->getOperand(0);
8566   if (Op.getOpcode() == ISD::BIT_CONVERT)
8567     Op = Op.getOperand(0);
8568   MVT VT = N->getValueType(0), OpVT = Op.getValueType();
8569   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8570       VT.getVectorElementType().getSizeInBits() ==
8571       OpVT.getVectorElementType().getSizeInBits()) {
8572     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8573   }
8574   return SDValue();
8575 }
8576
8577 // On X86 and X86-64, atomic operations are lowered to locked instructions.
8578 // Locked instructions, in turn, have implicit fence semantics (all memory
8579 // operations are flushed before issuing the locked instruction, and the
8580 // are not buffered), so we can fold away the common pattern of
8581 // fence-atomic-fence.
8582 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
8583   SDValue atomic = N->getOperand(0);
8584   switch (atomic.getOpcode()) {
8585     case ISD::ATOMIC_CMP_SWAP:
8586     case ISD::ATOMIC_SWAP:
8587     case ISD::ATOMIC_LOAD_ADD:
8588     case ISD::ATOMIC_LOAD_SUB:
8589     case ISD::ATOMIC_LOAD_AND:
8590     case ISD::ATOMIC_LOAD_OR:
8591     case ISD::ATOMIC_LOAD_XOR:
8592     case ISD::ATOMIC_LOAD_NAND:
8593     case ISD::ATOMIC_LOAD_MIN:
8594     case ISD::ATOMIC_LOAD_MAX:
8595     case ISD::ATOMIC_LOAD_UMIN:
8596     case ISD::ATOMIC_LOAD_UMAX:
8597       break;
8598     default:
8599       return SDValue();
8600   }
8601
8602   SDValue fence = atomic.getOperand(0);
8603   if (fence.getOpcode() != ISD::MEMBARRIER)
8604     return SDValue();
8605
8606   switch (atomic.getOpcode()) {
8607     case ISD::ATOMIC_CMP_SWAP:
8608       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8609                                     atomic.getOperand(1), atomic.getOperand(2),
8610                                     atomic.getOperand(3));
8611     case ISD::ATOMIC_SWAP:
8612     case ISD::ATOMIC_LOAD_ADD:
8613     case ISD::ATOMIC_LOAD_SUB:
8614     case ISD::ATOMIC_LOAD_AND:
8615     case ISD::ATOMIC_LOAD_OR:
8616     case ISD::ATOMIC_LOAD_XOR:
8617     case ISD::ATOMIC_LOAD_NAND:
8618     case ISD::ATOMIC_LOAD_MIN:
8619     case ISD::ATOMIC_LOAD_MAX:
8620     case ISD::ATOMIC_LOAD_UMIN:
8621     case ISD::ATOMIC_LOAD_UMAX:
8622       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8623                                     atomic.getOperand(1), atomic.getOperand(2));
8624     default:
8625       return SDValue();
8626   }
8627 }
8628
8629 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8630                                              DAGCombinerInfo &DCI) const {
8631   SelectionDAG &DAG = DCI.DAG;
8632   switch (N->getOpcode()) {
8633   default: break;
8634   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8635   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8636   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8637   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8638   case ISD::SHL:
8639   case ISD::SRA:
8640   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8641   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8642   case X86ISD::FXOR:
8643   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8644   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8645   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8646   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
8647   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
8648   }
8649
8650   return SDValue();
8651 }
8652
8653 //===----------------------------------------------------------------------===//
8654 //                           X86 Inline Assembly Support
8655 //===----------------------------------------------------------------------===//
8656
8657 /// getConstraintType - Given a constraint letter, return the type of
8658 /// constraint it is for this target.
8659 X86TargetLowering::ConstraintType
8660 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8661   if (Constraint.size() == 1) {
8662     switch (Constraint[0]) {
8663     case 'A':
8664       return C_Register;
8665     case 'f':
8666     case 'r':
8667     case 'R':
8668     case 'l':
8669     case 'q':
8670     case 'Q':
8671     case 'x':
8672     case 'y':
8673     case 'Y':
8674       return C_RegisterClass;
8675     case 'e':
8676     case 'Z':
8677       return C_Other;
8678     default:
8679       break;
8680     }
8681   }
8682   return TargetLowering::getConstraintType(Constraint);
8683 }
8684
8685 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8686 /// with another that has more specific requirements based on the type of the
8687 /// corresponding operand.
8688 const char *X86TargetLowering::
8689 LowerXConstraint(MVT ConstraintVT) const {
8690   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8691   // 'f' like normal targets.
8692   if (ConstraintVT.isFloatingPoint()) {
8693     if (Subtarget->hasSSE2())
8694       return "Y";
8695     if (Subtarget->hasSSE1())
8696       return "x";
8697   }
8698
8699   return TargetLowering::LowerXConstraint(ConstraintVT);
8700 }
8701
8702 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8703 /// vector.  If it is invalid, don't add anything to Ops.
8704 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8705                                                      char Constraint,
8706                                                      bool hasMemory,
8707                                                      std::vector<SDValue>&Ops,
8708                                                      SelectionDAG &DAG) const {
8709   SDValue Result(0, 0);
8710
8711   switch (Constraint) {
8712   default: break;
8713   case 'I':
8714     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8715       if (C->getZExtValue() <= 31) {
8716         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8717         break;
8718       }
8719     }
8720     return;
8721   case 'J':
8722     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8723       if (C->getZExtValue() <= 63) {
8724         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8725         break;
8726       }
8727     }
8728     return;
8729   case 'K':
8730     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8731       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
8732         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8733         break;
8734       }
8735     }
8736     return;
8737   case 'N':
8738     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8739       if (C->getZExtValue() <= 255) {
8740         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8741         break;
8742       }
8743     }
8744     return;
8745   case 'e': {
8746     // 32-bit signed value
8747     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8748       const ConstantInt *CI = C->getConstantIntValue();
8749       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8750         // Widen to 64 bits here to get it sign extended.
8751         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8752         break;
8753       }
8754     // FIXME gcc accepts some relocatable values here too, but only in certain
8755     // memory models; it's complicated.
8756     }
8757     return;
8758   }
8759   case 'Z': {
8760     // 32-bit unsigned value
8761     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8762       const ConstantInt *CI = C->getConstantIntValue();
8763       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8764         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8765         break;
8766       }
8767     }
8768     // FIXME gcc accepts some relocatable values here too, but only in certain
8769     // memory models; it's complicated.
8770     return;
8771   }
8772   case 'i': {
8773     // Literal immediates are always ok.
8774     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8775       // Widen to 64 bits here to get it sign extended.
8776       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8777       break;
8778     }
8779
8780     // If we are in non-pic codegen mode, we allow the address of a global (with
8781     // an optional displacement) to be used with 'i'.
8782     GlobalAddressSDNode *GA = 0;
8783     int64_t Offset = 0;
8784
8785     // Match either (GA), (GA+C), (GA+C1+C2), etc.
8786     while (1) {
8787       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
8788         Offset += GA->getOffset();
8789         break;
8790       } else if (Op.getOpcode() == ISD::ADD) {
8791         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8792           Offset += C->getZExtValue();
8793           Op = Op.getOperand(0);
8794           continue;
8795         }
8796       } else if (Op.getOpcode() == ISD::SUB) {
8797         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
8798           Offset += -C->getZExtValue();
8799           Op = Op.getOperand(0);
8800           continue;
8801         }
8802       }
8803
8804       // Otherwise, this isn't something we can handle, reject it.
8805       return;
8806     }
8807     // If we require an extra load to get this address, as in PIC mode, we
8808     // can't accept it.
8809     if (Subtarget->GVRequiresExtraLoad(GA->getGlobal(),
8810                                        getTargetMachine(), false))
8811       return;
8812
8813     if (hasMemory)
8814       Op = LowerGlobalAddress(GA->getGlobal(), Op.getDebugLoc(), Offset, DAG);
8815     else
8816       Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
8817                                       Offset);
8818     Result = Op;
8819     break;
8820   }
8821   }
8822
8823   if (Result.getNode()) {
8824     Ops.push_back(Result);
8825     return;
8826   }
8827   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8828                                                       Ops, DAG);
8829 }
8830
8831 std::vector<unsigned> X86TargetLowering::
8832 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8833                                   MVT VT) const {
8834   if (Constraint.size() == 1) {
8835     // FIXME: not handling fp-stack yet!
8836     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8837     default: break;  // Unknown constraint letter
8838     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
8839     case 'Q':   // Q_REGS
8840       if (VT == MVT::i32)
8841         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
8842       else if (VT == MVT::i16)
8843         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
8844       else if (VT == MVT::i8)
8845         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
8846       else if (VT == MVT::i64)
8847         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
8848       break;
8849     }
8850   }
8851
8852   return std::vector<unsigned>();
8853 }
8854
8855 std::pair<unsigned, const TargetRegisterClass*>
8856 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8857                                                 MVT VT) const {
8858   // First, see if this is a constraint that directly corresponds to an LLVM
8859   // register class.
8860   if (Constraint.size() == 1) {
8861     // GCC Constraint Letters
8862     switch (Constraint[0]) {
8863     default: break;
8864     case 'r':   // GENERAL_REGS
8865     case 'R':   // LEGACY_REGS
8866     case 'l':   // INDEX_REGS
8867       if (VT == MVT::i8)
8868         return std::make_pair(0U, X86::GR8RegisterClass);
8869       if (VT == MVT::i16)
8870         return std::make_pair(0U, X86::GR16RegisterClass);
8871       if (VT == MVT::i32 || !Subtarget->is64Bit())
8872         return std::make_pair(0U, X86::GR32RegisterClass);
8873       return std::make_pair(0U, X86::GR64RegisterClass);
8874     case 'f':  // FP Stack registers.
8875       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
8876       // value to the correct fpstack register class.
8877       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
8878         return std::make_pair(0U, X86::RFP32RegisterClass);
8879       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
8880         return std::make_pair(0U, X86::RFP64RegisterClass);
8881       return std::make_pair(0U, X86::RFP80RegisterClass);
8882     case 'y':   // MMX_REGS if MMX allowed.
8883       if (!Subtarget->hasMMX()) break;
8884       return std::make_pair(0U, X86::VR64RegisterClass);
8885     case 'Y':   // SSE_REGS if SSE2 allowed
8886       if (!Subtarget->hasSSE2()) break;
8887       // FALL THROUGH.
8888     case 'x':   // SSE_REGS if SSE1 allowed
8889       if (!Subtarget->hasSSE1()) break;
8890
8891       switch (VT.getSimpleVT()) {
8892       default: break;
8893       // Scalar SSE types.
8894       case MVT::f32:
8895       case MVT::i32:
8896         return std::make_pair(0U, X86::FR32RegisterClass);
8897       case MVT::f64:
8898       case MVT::i64:
8899         return std::make_pair(0U, X86::FR64RegisterClass);
8900       // Vector types.
8901       case MVT::v16i8:
8902       case MVT::v8i16:
8903       case MVT::v4i32:
8904       case MVT::v2i64:
8905       case MVT::v4f32:
8906       case MVT::v2f64:
8907         return std::make_pair(0U, X86::VR128RegisterClass);
8908       }
8909       break;
8910     }
8911   }
8912
8913   // Use the default implementation in TargetLowering to convert the register
8914   // constraint into a member of a register class.
8915   std::pair<unsigned, const TargetRegisterClass*> Res;
8916   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
8917
8918   // Not found as a standard register?
8919   if (Res.second == 0) {
8920     // GCC calls "st(0)" just plain "st".
8921     if (StringsEqualNoCase("{st}", Constraint)) {
8922       Res.first = X86::ST0;
8923       Res.second = X86::RFP80RegisterClass;
8924     }
8925     // 'A' means EAX + EDX.
8926     if (Constraint == "A") {
8927       Res.first = X86::EAX;
8928       Res.second = X86::GRADRegisterClass;
8929     }
8930     return Res;
8931   }
8932
8933   // Otherwise, check to see if this is a register class of the wrong value
8934   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
8935   // turn into {ax},{dx}.
8936   if (Res.second->hasType(VT))
8937     return Res;   // Correct type already, nothing to do.
8938
8939   // All of the single-register GCC register classes map their values onto
8940   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
8941   // really want an 8-bit or 32-bit register, map to the appropriate register
8942   // class and return the appropriate register.
8943   if (Res.second == X86::GR16RegisterClass) {
8944     if (VT == MVT::i8) {
8945       unsigned DestReg = 0;
8946       switch (Res.first) {
8947       default: break;
8948       case X86::AX: DestReg = X86::AL; break;
8949       case X86::DX: DestReg = X86::DL; break;
8950       case X86::CX: DestReg = X86::CL; break;
8951       case X86::BX: DestReg = X86::BL; break;
8952       }
8953       if (DestReg) {
8954         Res.first = DestReg;
8955         Res.second = X86::GR8RegisterClass;
8956       }
8957     } else if (VT == MVT::i32) {
8958       unsigned DestReg = 0;
8959       switch (Res.first) {
8960       default: break;
8961       case X86::AX: DestReg = X86::EAX; break;
8962       case X86::DX: DestReg = X86::EDX; break;
8963       case X86::CX: DestReg = X86::ECX; break;
8964       case X86::BX: DestReg = X86::EBX; break;
8965       case X86::SI: DestReg = X86::ESI; break;
8966       case X86::DI: DestReg = X86::EDI; break;
8967       case X86::BP: DestReg = X86::EBP; break;
8968       case X86::SP: DestReg = X86::ESP; break;
8969       }
8970       if (DestReg) {
8971         Res.first = DestReg;
8972         Res.second = X86::GR32RegisterClass;
8973       }
8974     } else if (VT == MVT::i64) {
8975       unsigned DestReg = 0;
8976       switch (Res.first) {
8977       default: break;
8978       case X86::AX: DestReg = X86::RAX; break;
8979       case X86::DX: DestReg = X86::RDX; break;
8980       case X86::CX: DestReg = X86::RCX; break;
8981       case X86::BX: DestReg = X86::RBX; break;
8982       case X86::SI: DestReg = X86::RSI; break;
8983       case X86::DI: DestReg = X86::RDI; break;
8984       case X86::BP: DestReg = X86::RBP; break;
8985       case X86::SP: DestReg = X86::RSP; break;
8986       }
8987       if (DestReg) {
8988         Res.first = DestReg;
8989         Res.second = X86::GR64RegisterClass;
8990       }
8991     }
8992   } else if (Res.second == X86::FR32RegisterClass ||
8993              Res.second == X86::FR64RegisterClass ||
8994              Res.second == X86::VR128RegisterClass) {
8995     // Handle references to XMM physical registers that got mapped into the
8996     // wrong class.  This can happen with constraints like {xmm0} where the
8997     // target independent register mapper will just pick the first match it can
8998     // find, ignoring the required type.
8999     if (VT == MVT::f32)
9000       Res.second = X86::FR32RegisterClass;
9001     else if (VT == MVT::f64)
9002       Res.second = X86::FR64RegisterClass;
9003     else if (X86::VR128RegisterClass->hasType(VT))
9004       Res.second = X86::VR128RegisterClass;
9005   }
9006
9007   return Res;
9008 }
9009
9010 //===----------------------------------------------------------------------===//
9011 //                           X86 Widen vector type
9012 //===----------------------------------------------------------------------===//
9013
9014 /// getWidenVectorType: given a vector type, returns the type to widen
9015 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9016 /// If there is no vector type that we want to widen to, returns MVT::Other
9017 /// When and where to widen is target dependent based on the cost of
9018 /// scalarizing vs using the wider vector type.
9019
9020 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
9021   assert(VT.isVector());
9022   if (isTypeLegal(VT))
9023     return VT;
9024
9025   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9026   //       type based on element type.  This would speed up our search (though
9027   //       it may not be worth it since the size of the list is relatively
9028   //       small).
9029   MVT EltVT = VT.getVectorElementType();
9030   unsigned NElts = VT.getVectorNumElements();
9031
9032   // On X86, it make sense to widen any vector wider than 1
9033   if (NElts <= 1)
9034     return MVT::Other;
9035
9036   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9037        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9038     MVT SVT = (MVT::SimpleValueType)nVT;
9039
9040     if (isTypeLegal(SVT) &&
9041         SVT.getVectorElementType() == EltVT &&
9042         SVT.getVectorNumElements() > NElts)
9043       return SVT;
9044   }
9045   return MVT::Other;
9046 }