lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65
  66   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  67
  68   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  69     if (is64Bit) return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  72     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  73     return new X8632_ELFTargetObjectFile(TM);
  74   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  75     return new TargetLoweringObjectFileCOFF();
  76   }
  77   llvm_unreachable("unknown subtarget type");
  78 }
  79
  80 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  81   : TargetLowering(TM, createTLOF(TM)) {
  82   Subtarget = &TM.getSubtarget<X86Subtarget>();
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  86
  87   RegInfo = TM.getRegisterInfo();
  88   TD = getTargetData();
  89
  90   // Set up the TargetLowering object.
  91
  92   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  93   setShiftAmountType(MVT::i8);
  94   setBooleanContents(ZeroOrOneBooleanContent);
  95   setSchedulingPreference(Sched::RegPressure);
  96   setStackPointerRegisterToSaveRestore(X86StackPtr);
  97
  98   if (Subtarget->isTargetDarwin()) {
  99     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 100     setUseUnderscoreSetJmp(false);
 101     setUseUnderscoreLongJmp(false);
 102   } else if (Subtarget->isTargetMingw()) {
 103     // MS runtime is weird: it exports _setjmp, but longjmp!
 104     setUseUnderscoreSetJmp(true);
 105     setUseUnderscoreLongJmp(false);
 106   } else {
 107     setUseUnderscoreSetJmp(true);
 108     setUseUnderscoreLongJmp(true);
 109   }
 110
 111   // Set up the register classes.
 112   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 113   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 124   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 127
 128   // SETOEQ and SETUNE require checking two conditions.
 129   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 130   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 132   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 135
 136   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 137   // operation.
 138   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 145   } else if (!UseSoftFloat) {
 146     // We have an algorithm for SSE2->double, and we turn this into a
 147     // 64-bit FILD followed by conditional FADD for other targets.
 148     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 149     // We have an algorithm for SSE2, and we turn this into a 64-bit
 150     // FILD for other targets.
 151     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 152   }
 153
 154   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 155   // this operation.
 156   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 158
 159   if (!UseSoftFloat) {
 160     // SSE has no i16 to fp conversion, only i32
 161     if (X86ScalarSSEf32) {
 162       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 163       // f32 and f64 cases are Legal, f80 case is not
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 165     } else {
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     }
 169   } else {
 170     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 172   }
 173
 174   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 175   // are Legal, f80 is custom lowered.
 176   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 177   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 178
 179   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 180   // this operation.
 181   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 183
 184   if (X86ScalarSSEf32) {
 185     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 186     // f32 and f64 cases are Legal, f80 case is not
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 188   } else {
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   }
 192
 193   // Handle FP_TO_UINT by promoting the destination to a larger signed
 194   // conversion.
 195   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 198
 199   if (Subtarget->is64Bit()) {
 200     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 202   } else if (!UseSoftFloat) {
 203     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 204       // Expand FP_TO_UINT into a select.
 205       // FIXME: We would like to use a Custom expander here eventually to do
 206       // the optimal thing for SSE vs. the default expansion in the legalizer.
 207       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 208     else
 209       // With SSE3 we can use fisttpll to convert to a signed i64; without
 210       // SSE, we're stuck with a fistpll.
 211       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 212   }
 213
 214   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 215   if (!X86ScalarSSEf64) {
 216     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 218     if (Subtarget->is64Bit()) {
 219       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 220       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 221       if (Subtarget->hasMMX() && !DisableMMX)
 222         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 223       else
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 225     }
 226   }
 227
 228   // Scalar integer divide and remainder are lowered to use operations that
 229   // produce two results, to match the available instructions. This exposes
 230   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 231   // into a single instruction.
 232   //
 233   // Scalar integer multiply-high is also lowered to use two-result
 234   // operations, to match the available instructions. However, plain multiply
 235   // (low) operations are left as Legal, as there are single-result
 236   // instructions for this in x86. Using the two-result multiply instructions
 237   // when both high and low results are needed must be arranged by dagcombine.
 238   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 262
 263   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 264   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 265   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 266   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 267   if (Subtarget->is64Bit())
 268     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 269   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 272   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 273   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 276   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 277
 278   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 279   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 280   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 301   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 305   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 313     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 314   }
 315   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 316
 317   // Darwin ABI issue.
 318   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 319   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 320   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 322   if (Subtarget->is64Bit())
 323     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 324   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 325   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 328     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 329     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 330     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 331     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 332   }
 333   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 334   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 335   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 337   if (Subtarget->is64Bit()) {
 338     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 339     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 341   }
 342
 343   if (Subtarget->hasSSE1())
 344     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 345
 346   // We may not have a libcall for MEMBARRIER so we should lower this.
 347   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 348
 349   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 350   // Locked instructions, in turn, have implicit fence semantics (all memory
 351   // operations are flushed before issuing the locked instruction, and they
 352   // are not buffered), so we can fold away the common pattern of
 353   // fence-atomic-fence.
 354   setShouldFoldAtomicFences(true);
 355
 356   // Expand certain atomics
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 361
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 366
 367   if (!Subtarget->is64Bit()) {
 368     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 375   }
 376
 377   // FIXME - use subtarget debug flags
 378   if (!Subtarget->isTargetDarwin() &&
 379       !Subtarget->isTargetELF() &&
 380       !Subtarget->isTargetCygMing()) {
 381     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 382   }
 383
 384   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 385   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 386   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 387   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 388   if (Subtarget->is64Bit()) {
 389     setExceptionPointerRegister(X86::RAX);
 390     setExceptionSelectorRegister(X86::RDX);
 391   } else {
 392     setExceptionPointerRegister(X86::EAX);
 393     setExceptionSelectorRegister(X86::EDX);
 394   }
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 397
 398   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 399
 400   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 401
 402   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 403   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 404   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 405   if (Subtarget->is64Bit()) {
 406     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 407     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 408   } else {
 409     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 410     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 411   }
 412
 413   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 414   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 415   if (Subtarget->is64Bit())
 416     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 417   if (Subtarget->isTargetCygMing())
 418     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 419   else
 420     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 421
 422   if (!UseSoftFloat && X86ScalarSSEf64) {
 423     // f32 and f64 use SSE.
 424     // Set up the FP register classes.
 425     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 426     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 427
 428     // Use ANDPD to simulate FABS.
 429     setOperationAction(ISD::FABS , MVT::f64, Custom);
 430     setOperationAction(ISD::FABS , MVT::f32, Custom);
 431
 432     // Use XORP to simulate FNEG.
 433     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 434     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 435
 436     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 439
 440     // We don't support sin/cos/fmod
 441     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 442     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 443     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 444     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 445
 446     // Expand FP immediates into loads from the stack, except for the special
 447     // cases we handle.
 448     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 449     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 450   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 451     // Use SSE for f32, x87 for f64.
 452     // Set up the FP register classes.
 453     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 454     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 455
 456     // Use ANDPS to simulate FABS.
 457     setOperationAction(ISD::FABS , MVT::f32, Custom);
 458
 459     // Use XORP to simulate FNEG.
 460     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 461
 462     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 463
 464     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 467
 468     // We don't support sin/cos/fmod
 469     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 470     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 471
 472     // Special cases we handle for FP constants.
 473     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 474     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 475     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 476     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 477     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 478
 479     if (!UnsafeFPMath) {
 480       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 481       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 482     }
 483   } else if (!UseSoftFloat) {
 484     // f32 and f64 in x87.
 485     // Set up the FP register classes.
 486     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 487     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 488
 489     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 490     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 493
 494     if (!UnsafeFPMath) {
 495       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 496       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 497     }
 498     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 499     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 500     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 501     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 502     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 503     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 504     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 505     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 506   }
 507
 508   // Long double always uses X87.
 509   if (!UseSoftFloat) {
 510     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 511     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 512     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 513     {
 514       bool ignored;
 515       APFloat TmpFlt(+0.0);
 516       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 517                      &ignored);
 518       addLegalFPImmediate(TmpFlt);  // FLD0
 519       TmpFlt.changeSign();
 520       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 521       APFloat TmpFlt2(+1.0);
 522       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 523                       &ignored);
 524       addLegalFPImmediate(TmpFlt2);  // FLD1
 525       TmpFlt2.changeSign();
 526       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 527     }
 528
 529     if (!UnsafeFPMath) {
 530       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 531       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 532     }
 533   }
 534
 535   // Always use a library call for pow.
 536   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 539
 540   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 545
 546   // First set operation action for all vector types to either promote
 547   // (for widening) or expand (for scalarization). Then we will selectively
 548   // turn on ones that can be effectively codegen'd.
 549   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 550        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 551     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 600     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 605          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 606       setTruncStoreAction((MVT::SimpleValueType)VT,
 607                           (MVT::SimpleValueType)InnerVT, Expand);
 608     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611   }
 612
 613   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 614   // with -msoft-float, disable use of MMX as well.
 615   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 616     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 617     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 619
 620     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 621
 622     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 623     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 625     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 626
 627     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 628     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 630     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 631
 632     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 633     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 634
 635     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 636     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 637     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 638     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 639     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 640     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 641     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 642
 643     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 644     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 645     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 646     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 647     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 648     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 649     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 650
 651     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 652     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 653     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 654     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 655     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 656     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 657     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 658
 659     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 660     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 661     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 662     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 663     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 664     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 665     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 666
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 671
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 676
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 680
 681     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 682
 683     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 686     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 690
 691     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 696     }
 697   }
 698
 699   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 700     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 701
 702     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 707     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 708     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 711     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 712     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 713     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 714   }
 715
 716   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 717     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 718
 719     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 720     // registers cannot be used even for integer operations.
 721     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 725
 726     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 730     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 731     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 735     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 736     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 741     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 742
 743     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 747
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 753
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 759
 760     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 761     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 762       EVT VT = (MVT::SimpleValueType)i;
 763       // Do not attempt to custom lower non-power-of-2 vectors
 764       if (!isPowerOf2_32(VT.getVectorNumElements()))
 765         continue;
 766       // Do not attempt to custom lower non-128-bit vectors
 767       if (!VT.is128BitVector())
 768         continue;
 769       setOperationAction(ISD::BUILD_VECTOR,
 770                          VT.getSimpleVT().SimpleTy, Custom);
 771       setOperationAction(ISD::VECTOR_SHUFFLE,
 772                          VT.getSimpleVT().SimpleTy, Custom);
 773       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775     }
 776
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 781     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 782     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 783
 784     if (Subtarget->is64Bit()) {
 785       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 786       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 787     }
 788
 789     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 790     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 791       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 792       EVT VT = SVT;
 793
 794       // Do not attempt to promote non-128-bit vectors
 795       if (!VT.is128BitVector())
 796         continue;
 797
 798       setOperationAction(ISD::AND,    SVT, Promote);
 799       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 800       setOperationAction(ISD::OR,     SVT, Promote);
 801       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 802       setOperationAction(ISD::XOR,    SVT, Promote);
 803       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::LOAD,   SVT, Promote);
 805       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 806       setOperationAction(ISD::SELECT, SVT, Promote);
 807       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 808     }
 809
 810     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 811
 812     // Custom lower v2i64 and v2f64 selects.
 813     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 814     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 815     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 816     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 817
 818     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 819     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 820     if (!DisableMMX && Subtarget->hasMMX()) {
 821       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 822       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 823     }
 824   }
 825
 826   if (Subtarget->hasSSE41()) {
 827     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 828     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 829     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 830     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 831     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 832     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 833     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 834     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 835     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 836     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 837
 838     // FIXME: Do we need to handle scalar-to-vector here?
 839     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 840
 841     // Can turn SHL into an integer multiply.
 842     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 843     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 844
 845     // i8 and i16 vectors are custom , because the source register and source
 846     // source memory operand types are not the same width.  f32 vectors are
 847     // custom since the immediate controlling the insert encodes additional
 848     // information.
 849     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 850     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 851     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 852     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 853
 854     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 855     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 856     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 857     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 858
 859     if (Subtarget->is64Bit()) {
 860       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 861       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 862     }
 863   }
 864
 865   if (Subtarget->hasSSE42()) {
 866     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 867   }
 868
 869   if (!UseSoftFloat && Subtarget->hasAVX()) {
 870     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 871     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 872     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 873     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 874     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 875
 876     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 879     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 880     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 882     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 883     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 884     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 885     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 886     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 887     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 888     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 889     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 890     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 891
 892     // Operations to consider commented out -v16i16 v32i8
 893     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 894     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 895     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 896     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 897     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 899     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 900     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 901     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 902     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 903     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 904     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 905     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 906     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 907
 908     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 909     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 910     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 911     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 912
 913     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 914     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 915     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 916     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 918
 919     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 920     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 921     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 922     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 923     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 924     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 925
 926 #if 0
 927     // Not sure we want to do this since there are no 256-bit integer
 928     // operations in AVX
 929
 930     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 931     // This includes 256-bit vectors
 932     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 933       EVT VT = (MVT::SimpleValueType)i;
 934
 935       // Do not attempt to custom lower non-power-of-2 vectors
 936       if (!isPowerOf2_32(VT.getVectorNumElements()))
 937         continue;
 938
 939       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 940       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 941       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 942     }
 943
 944     if (Subtarget->is64Bit()) {
 945       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 946       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 947     }
 948 #endif
 949
 950 #if 0
 951     // Not sure we want to do this since there are no 256-bit integer
 952     // operations in AVX
 953
 954     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 955     // Including 256-bit vectors
 956     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 957       EVT VT = (MVT::SimpleValueType)i;
 958
 959       if (!VT.is256BitVector()) {
 960         continue;
 961       }
 962       setOperationAction(ISD::AND,    VT, Promote);
 963       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 964       setOperationAction(ISD::OR,     VT, Promote);
 965       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 966       setOperationAction(ISD::XOR,    VT, Promote);
 967       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 968       setOperationAction(ISD::LOAD,   VT, Promote);
 969       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 970       setOperationAction(ISD::SELECT, VT, Promote);
 971       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 972     }
 973
 974     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 975 #endif
 976   }
 977
 978   // We want to custom lower some of our intrinsics.
 979   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 980
 981   // Add/Sub/Mul with overflow operations are custom lowered.
 982   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 983   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 984   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 985   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 986   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 987
 988   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 989   // handle type legalization for these operations here.
 990   //
 991   // FIXME: We really should do custom legalization for addition and
 992   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 993   // than generic legalization for 64-bit multiplication-with-overflow, though.
 994   if (Subtarget->is64Bit()) {
 995     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 996     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 997     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 998     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 999     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1000   }
1001
1002   if (!Subtarget->is64Bit()) {
1003     // These libcalls are not available in 32-bit.
1004     setLibcallName(RTLIB::SHL_I128, 0);
1005     setLibcallName(RTLIB::SRL_I128, 0);
1006     setLibcallName(RTLIB::SRA_I128, 0);
1007   }
1008
1009   // We have target-specific dag combine patterns for the following nodes:
1010   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1011   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1012   setTargetDAGCombine(ISD::BUILD_VECTOR);
1013   setTargetDAGCombine(ISD::SELECT);
1014   setTargetDAGCombine(ISD::SHL);
1015   setTargetDAGCombine(ISD::SRA);
1016   setTargetDAGCombine(ISD::SRL);
1017   setTargetDAGCombine(ISD::OR);
1018   setTargetDAGCombine(ISD::STORE);
1019   setTargetDAGCombine(ISD::ZERO_EXTEND);
1020   if (Subtarget->is64Bit())
1021     setTargetDAGCombine(ISD::MUL);
1022
1023   computeRegisterProperties();
1024
1025   // FIXME: These should be based on subtarget info. Plus, the values should
1026   // be smaller when we are in optimizing for size mode.
1027   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1028   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1029   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1030   setPrefLoopAlignment(16);
1031   benefitFromCodePlacementOpt = true;
1032 }
1033
1034
1035 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1036   return MVT::i8;
1037 }
1038
1039
1040 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1041 /// the desired ByVal argument alignment.
1042 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1043   if (MaxAlign == 16)
1044     return;
1045   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1046     if (VTy->getBitWidth() == 128)
1047       MaxAlign = 16;
1048   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1049     unsigned EltAlign = 0;
1050     getMaxByValAlign(ATy->getElementType(), EltAlign);
1051     if (EltAlign > MaxAlign)
1052       MaxAlign = EltAlign;
1053   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1054     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1055       unsigned EltAlign = 0;
1056       getMaxByValAlign(STy->getElementType(i), EltAlign);
1057       if (EltAlign > MaxAlign)
1058         MaxAlign = EltAlign;
1059       if (MaxAlign == 16)
1060         break;
1061     }
1062   }
1063   return;
1064 }
1065
1066 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1067 /// function arguments in the caller parameter area. For X86, aggregates
1068 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1069 /// are at 4-byte boundaries.
1070 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1071   if (Subtarget->is64Bit()) {
1072     // Max of 8 and alignment of type.
1073     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1074     if (TyAlign > 8)
1075       return TyAlign;
1076     return 8;
1077   }
1078
1079   unsigned Align = 4;
1080   if (Subtarget->hasSSE1())
1081     getMaxByValAlign(Ty, Align);
1082   return Align;
1083 }
1084
1085 /// getOptimalMemOpType - Returns the target specific optimal type for load
1086 /// and store operations as a result of memset, memcpy, and memmove
1087 /// lowering. If DstAlign is zero that means it's safe to destination
1088 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1089 /// means there isn't a need to check it against alignment requirement,
1090 /// probably because the source does not need to be loaded. If
1091 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1092 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1093 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1094 /// constant so it does not need to be loaded.
1095 /// It returns EVT::Other if the type should be determined using generic
1096 /// target-independent logic.
1097 EVT
1098 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1099                                        unsigned DstAlign, unsigned SrcAlign,
1100                                        bool NonScalarIntSafe,
1101                                        bool MemcpyStrSrc,
1102                                        MachineFunction &MF) const {
1103   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1104   // linux.  This is because the stack realignment code can't handle certain
1105   // cases like PR2962.  This should be removed when PR2962 is fixed.
1106   const Function *F = MF.getFunction();
1107   if (NonScalarIntSafe &&
1108       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1109     if (Size >= 16 &&
1110         (Subtarget->isUnalignedMemAccessFast() ||
1111          ((DstAlign == 0 || DstAlign >= 16) &&
1112           (SrcAlign == 0 || SrcAlign >= 16))) &&
1113         Subtarget->getStackAlignment() >= 16) {
1114       if (Subtarget->hasSSE2())
1115         return MVT::v4i32;
1116       if (Subtarget->hasSSE1())
1117         return MVT::v4f32;
1118     } else if (!MemcpyStrSrc && Size >= 8 &&
1119                !Subtarget->is64Bit() &&
1120                Subtarget->getStackAlignment() >= 8 &&
1121                Subtarget->hasSSE2()) {
1122       // Do not use f64 to lower memcpy if source is string constant. It's
1123       // better to use i32 to avoid the loads.
1124       return MVT::f64;
1125     }
1126   }
1127   if (Subtarget->is64Bit() && Size >= 8)
1128     return MVT::i64;
1129   return MVT::i32;
1130 }
1131
1132 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1133 /// current function.  The returned value is a member of the
1134 /// MachineJumpTableInfo::JTEntryKind enum.
1135 unsigned X86TargetLowering::getJumpTableEncoding() const {
1136   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1137   // symbol.
1138   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1139       Subtarget->isPICStyleGOT())
1140     return MachineJumpTableInfo::EK_Custom32;
1141
1142   // Otherwise, use the normal jump table encoding heuristics.
1143   return TargetLowering::getJumpTableEncoding();
1144 }
1145
1146 /// getPICBaseSymbol - Return the X86-32 PIC base.
1147 MCSymbol *
1148 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1149                                     MCContext &Ctx) const {
1150   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1151   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1152                                Twine(MF->getFunctionNumber())+"$pb");
1153 }
1154
1155
1156 const MCExpr *
1157 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1158                                              const MachineBasicBlock *MBB,
1159                                              unsigned uid,MCContext &Ctx) const{
1160   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1161          Subtarget->isPICStyleGOT());
1162   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1163   // entries.
1164   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1165                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1166 }
1167
1168 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1169 /// jumptable.
1170 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1171                                                     SelectionDAG &DAG) const {
1172   if (!Subtarget->is64Bit())
1173     // This doesn't have DebugLoc associated with it, but is not really the
1174     // same as a Register.
1175     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1176   return Table;
1177 }
1178
1179 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1180 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1181 /// MCExpr.
1182 const MCExpr *X86TargetLowering::
1183 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1184                              MCContext &Ctx) const {
1185   // X86-64 uses RIP relative addressing based on the jump table label.
1186   if (Subtarget->isPICStyleRIPRel())
1187     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1188
1189   // Otherwise, the reference is relative to the PIC base.
1190   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1191 }
1192
1193 /// getFunctionAlignment - Return the Log2 alignment of this function.
1194 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1195   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1196 }
1197
1198 std::pair<const TargetRegisterClass*, uint8_t>
1199 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1200   const TargetRegisterClass *RRC = 0;
1201   uint8_t Cost = 1;
1202   switch (VT.getSimpleVT().SimpleTy) {
1203   default:
1204     return TargetLowering::findRepresentativeClass(VT);
1205   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1206     RRC = (Subtarget->is64Bit()
1207            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1208     break;
1209   case MVT::v8i8: case MVT::v4i16:
1210   case MVT::v2i32: case MVT::v1i64:
1211     RRC = X86::VR64RegisterClass;
1212     break;
1213   case MVT::f32: case MVT::f64:
1214   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1215   case MVT::v4f32: case MVT::v2f64:
1216   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1217   case MVT::v4f64:
1218     RRC = X86::VR128RegisterClass;
1219     break;
1220   }
1221   return std::make_pair(RRC, Cost);
1222 }
1223
1224 unsigned
1225 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1226                                        MachineFunction &MF) const {
1227   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1228   switch (RC->getID()) {
1229   default:
1230     return 0;
1231   case X86::GR32RegClassID:
1232     return 4 - FPDiff;
1233   case X86::GR64RegClassID:
1234     return 8 - FPDiff;
1235   case X86::VR128RegClassID:
1236     return Subtarget->is64Bit() ? 10 : 4;
1237   case X86::VR64RegClassID:
1238     return 4;
1239   }
1240 }
1241
1242 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1243                                                unsigned &Offset) const {
1244   if (!Subtarget->isTargetLinux())
1245     return false;
1246
1247   if (Subtarget->is64Bit()) {
1248     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1249     Offset = 0x28;
1250     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1251       AddressSpace = 256;
1252     else
1253       AddressSpace = 257;
1254   } else {
1255     // %gs:0x14 on i386
1256     Offset = 0x14;
1257     AddressSpace = 256;
1258   }
1259   return true;
1260 }
1261
1262
1263 //===----------------------------------------------------------------------===//
1264 //               Return Value Calling Convention Implementation
1265 //===----------------------------------------------------------------------===//
1266
1267 #include "X86GenCallingConv.inc"
1268
1269 bool
1270 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1271                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1272                         LLVMContext &Context) const {
1273   SmallVector<CCValAssign, 16> RVLocs;
1274   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1275                  RVLocs, Context);
1276   return CCInfo.CheckReturn(Outs, RetCC_X86);
1277 }
1278
1279 SDValue
1280 X86TargetLowering::LowerReturn(SDValue Chain,
1281                                CallingConv::ID CallConv, bool isVarArg,
1282                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1283                                const SmallVectorImpl<SDValue> &OutVals,
1284                                DebugLoc dl, SelectionDAG &DAG) const {
1285   MachineFunction &MF = DAG.getMachineFunction();
1286   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1287
1288   SmallVector<CCValAssign, 16> RVLocs;
1289   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1290                  RVLocs, *DAG.getContext());
1291   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1292
1293   // Add the regs to the liveout set for the function.
1294   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1295   for (unsigned i = 0; i != RVLocs.size(); ++i)
1296     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1297       MRI.addLiveOut(RVLocs[i].getLocReg());
1298
1299   SDValue Flag;
1300
1301   SmallVector<SDValue, 6> RetOps;
1302   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1303   // Operand #1 = Bytes To Pop
1304   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1305                    MVT::i16));
1306
1307   // Copy the result values into the output registers.
1308   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1309     CCValAssign &VA = RVLocs[i];
1310     assert(VA.isRegLoc() && "Can only return in registers!");
1311     SDValue ValToCopy = OutVals[i];
1312     EVT ValVT = ValToCopy.getValueType();
1313
1314     // If this is x86-64, and we disabled SSE, we can't return FP values
1315     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1316         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1317       report_fatal_error("SSE register return with SSE disabled");
1318     }
1319     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1320     // llvm-gcc has never done it right and no one has noticed, so this
1321     // should be OK for now.
1322     if (ValVT == MVT::f64 &&
1323         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1324       report_fatal_error("SSE2 register return with SSE2 disabled");
1325
1326     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1327     // the RET instruction and handled by the FP Stackifier.
1328     if (VA.getLocReg() == X86::ST0 ||
1329         VA.getLocReg() == X86::ST1) {
1330       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1331       // change the value to the FP stack register class.
1332       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1333         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1334       RetOps.push_back(ValToCopy);
1335       // Don't emit a copytoreg.
1336       continue;
1337     }
1338
1339     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1340     // which is returned in RAX / RDX.
1341     if (Subtarget->is64Bit()) {
1342       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1343         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1344         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1345           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1346                                   ValToCopy);
1347
1348           // If we don't have SSE2 available, convert to v4f32 so the generated
1349           // register is legal.
1350           if (!Subtarget->hasSSE2())
1351             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1352         }
1353       }
1354     }
1355
1356     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1357     Flag = Chain.getValue(1);
1358   }
1359
1360   // The x86-64 ABI for returning structs by value requires that we copy
1361   // the sret argument into %rax for the return. We saved the argument into
1362   // a virtual register in the entry block, so now we copy the value out
1363   // and into %rax.
1364   if (Subtarget->is64Bit() &&
1365       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1366     MachineFunction &MF = DAG.getMachineFunction();
1367     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1368     unsigned Reg = FuncInfo->getSRetReturnReg();
1369     assert(Reg &&
1370            "SRetReturnReg should have been set in LowerFormalArguments().");
1371     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1372
1373     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1374     Flag = Chain.getValue(1);
1375
1376     // RAX now acts like a return value.
1377     MRI.addLiveOut(X86::RAX);
1378   }
1379
1380   RetOps[0] = Chain;  // Update chain.
1381
1382   // Add the flag if we have it.
1383   if (Flag.getNode())
1384     RetOps.push_back(Flag);
1385
1386   return DAG.getNode(X86ISD::RET_FLAG, dl,
1387                      MVT::Other, &RetOps[0], RetOps.size());
1388 }
1389
1390 /// LowerCallResult - Lower the result values of a call into the
1391 /// appropriate copies out of appropriate physical registers.
1392 ///
1393 SDValue
1394 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1395                                    CallingConv::ID CallConv, bool isVarArg,
1396                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1397                                    DebugLoc dl, SelectionDAG &DAG,
1398                                    SmallVectorImpl<SDValue> &InVals) const {
1399
1400   // Assign locations to each value returned by this call.
1401   SmallVector<CCValAssign, 16> RVLocs;
1402   bool Is64Bit = Subtarget->is64Bit();
1403   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1404                  RVLocs, *DAG.getContext());
1405   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1406
1407   // Copy all of the result registers out of their specified physreg.
1408   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1409     CCValAssign &VA = RVLocs[i];
1410     EVT CopyVT = VA.getValVT();
1411
1412     // If this is x86-64, and we disabled SSE, we can't return FP values
1413     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1414         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1415       report_fatal_error("SSE register return with SSE disabled");
1416     }
1417
1418     SDValue Val;
1419
1420     // If this is a call to a function that returns an fp value on the floating
1421     // point stack, we must guarantee the the value is popped from the stack, so
1422     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1423     // if the return value is not used. We use the FpGET_ST0 instructions
1424     // instead.
1425     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1426       // If we prefer to use the value in xmm registers, copy it out as f80 and
1427       // use a truncate to move it from fp stack reg to xmm reg.
1428       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1429       bool isST0 = VA.getLocReg() == X86::ST0;
1430       unsigned Opc = 0;
1431       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1432       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1433       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1434       SDValue Ops[] = { Chain, InFlag };
1435       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1436                                          Ops, 2), 1);
1437       Val = Chain.getValue(0);
1438
1439       // Round the f80 to the right size, which also moves it to the appropriate
1440       // xmm register.
1441       if (CopyVT != VA.getValVT())
1442         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1443                           // This truncation won't change the value.
1444                           DAG.getIntPtrConstant(1));
1445     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1446       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1447       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1448         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1449                                    MVT::v2i64, InFlag).getValue(1);
1450         Val = Chain.getValue(0);
1451         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1452                           Val, DAG.getConstant(0, MVT::i64));
1453       } else {
1454         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1455                                    MVT::i64, InFlag).getValue(1);
1456         Val = Chain.getValue(0);
1457       }
1458       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1459     } else {
1460       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1461                                  CopyVT, InFlag).getValue(1);
1462       Val = Chain.getValue(0);
1463     }
1464     InFlag = Chain.getValue(2);
1465     InVals.push_back(Val);
1466   }
1467
1468   return Chain;
1469 }
1470
1471
1472 //===----------------------------------------------------------------------===//
1473 //                C & StdCall & Fast Calling Convention implementation
1474 //===----------------------------------------------------------------------===//
1475 //  StdCall calling convention seems to be standard for many Windows' API
1476 //  routines and around. It differs from C calling convention just a little:
1477 //  callee should clean up the stack, not caller. Symbols should be also
1478 //  decorated in some fancy way :) It doesn't support any vector arguments.
1479 //  For info on fast calling convention see Fast Calling Convention (tail call)
1480 //  implementation LowerX86_32FastCCCallTo.
1481
1482 /// CallIsStructReturn - Determines whether a call uses struct return
1483 /// semantics.
1484 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1485   if (Outs.empty())
1486     return false;
1487
1488   return Outs[0].Flags.isSRet();
1489 }
1490
1491 /// ArgsAreStructReturn - Determines whether a function uses struct
1492 /// return semantics.
1493 static bool
1494 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1495   if (Ins.empty())
1496     return false;
1497
1498   return Ins[0].Flags.isSRet();
1499 }
1500
1501 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1502 /// given CallingConvention value.
1503 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1504   if (Subtarget->is64Bit()) {
1505     if (CC == CallingConv::GHC)
1506       return CC_X86_64_GHC;
1507     else if (Subtarget->isTargetWin64())
1508       return CC_X86_Win64_C;
1509     else
1510       return CC_X86_64_C;
1511   }
1512
1513   if (CC == CallingConv::X86_FastCall)
1514     return CC_X86_32_FastCall;
1515   else if (CC == CallingConv::X86_ThisCall)
1516     return CC_X86_32_ThisCall;
1517   else if (CC == CallingConv::Fast)
1518     return CC_X86_32_FastCC;
1519   else if (CC == CallingConv::GHC)
1520     return CC_X86_32_GHC;
1521   else
1522     return CC_X86_32_C;
1523 }
1524
1525 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1526 /// by "Src" to address "Dst" with size and alignment information specified by
1527 /// the specific parameter attribute. The copy will be passed as a byval
1528 /// function parameter.
1529 static SDValue
1530 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1531                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1532                           DebugLoc dl) {
1533   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1534   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1535                        /*isVolatile*/false, /*AlwaysInline=*/true,
1536                        NULL, 0, NULL, 0);
1537 }
1538
1539 /// IsTailCallConvention - Return true if the calling convention is one that
1540 /// supports tail call optimization.
1541 static bool IsTailCallConvention(CallingConv::ID CC) {
1542   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1543 }
1544
1545 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1546 /// a tailcall target by changing its ABI.
1547 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1548   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1549 }
1550
1551 SDValue
1552 X86TargetLowering::LowerMemArgument(SDValue Chain,
1553                                     CallingConv::ID CallConv,
1554                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1555                                     DebugLoc dl, SelectionDAG &DAG,
1556                                     const CCValAssign &VA,
1557                                     MachineFrameInfo *MFI,
1558                                     unsigned i) const {
1559   // Create the nodes corresponding to a load from this parameter slot.
1560   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1561   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1562   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1563   EVT ValVT;
1564
1565   // If value is passed by pointer we have address passed instead of the value
1566   // itself.
1567   if (VA.getLocInfo() == CCValAssign::Indirect)
1568     ValVT = VA.getLocVT();
1569   else
1570     ValVT = VA.getValVT();
1571
1572   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1573   // changed with more analysis.
1574   // In case of tail call optimization mark all arguments mutable. Since they
1575   // could be overwritten by lowering of arguments in case of a tail call.
1576   if (Flags.isByVal()) {
1577     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1578                                     VA.getLocMemOffset(), isImmutable);
1579     return DAG.getFrameIndex(FI, getPointerTy());
1580   } else {
1581     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1582                                     VA.getLocMemOffset(), isImmutable);
1583     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1584     return DAG.getLoad(ValVT, dl, Chain, FIN,
1585                        PseudoSourceValue::getFixedStack(FI), 0,
1586                        false, false, 0);
1587   }
1588 }
1589
1590 SDValue
1591 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1592                                         CallingConv::ID CallConv,
1593                                         bool isVarArg,
1594                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1595                                         DebugLoc dl,
1596                                         SelectionDAG &DAG,
1597                                         SmallVectorImpl<SDValue> &InVals)
1598                                           const {
1599   MachineFunction &MF = DAG.getMachineFunction();
1600   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1601
1602   const Function* Fn = MF.getFunction();
1603   if (Fn->hasExternalLinkage() &&
1604       Subtarget->isTargetCygMing() &&
1605       Fn->getName() == "main")
1606     FuncInfo->setForceFramePointer(true);
1607
1608   MachineFrameInfo *MFI = MF.getFrameInfo();
1609   bool Is64Bit = Subtarget->is64Bit();
1610   bool IsWin64 = Subtarget->isTargetWin64();
1611
1612   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1613          "Var args not supported with calling convention fastcc or ghc");
1614
1615   // Assign locations to all of the incoming arguments.
1616   SmallVector<CCValAssign, 16> ArgLocs;
1617   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1618                  ArgLocs, *DAG.getContext());
1619   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1620
1621   unsigned LastVal = ~0U;
1622   SDValue ArgValue;
1623   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1624     CCValAssign &VA = ArgLocs[i];
1625     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1626     // places.
1627     assert(VA.getValNo() != LastVal &&
1628            "Don't support value assigned to multiple locs yet");
1629     LastVal = VA.getValNo();
1630
1631     if (VA.isRegLoc()) {
1632       EVT RegVT = VA.getLocVT();
1633       TargetRegisterClass *RC = NULL;
1634       if (RegVT == MVT::i32)
1635         RC = X86::GR32RegisterClass;
1636       else if (Is64Bit && RegVT == MVT::i64)
1637         RC = X86::GR64RegisterClass;
1638       else if (RegVT == MVT::f32)
1639         RC = X86::FR32RegisterClass;
1640       else if (RegVT == MVT::f64)
1641         RC = X86::FR64RegisterClass;
1642       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1643         RC = X86::VR256RegisterClass;
1644       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1645         RC = X86::VR128RegisterClass;
1646       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1647         RC = X86::VR64RegisterClass;
1648       else
1649         llvm_unreachable("Unknown argument type!");
1650
1651       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1652       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1653
1654       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1655       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1656       // right size.
1657       if (VA.getLocInfo() == CCValAssign::SExt)
1658         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1659                                DAG.getValueType(VA.getValVT()));
1660       else if (VA.getLocInfo() == CCValAssign::ZExt)
1661         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1662                                DAG.getValueType(VA.getValVT()));
1663       else if (VA.getLocInfo() == CCValAssign::BCvt)
1664         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1665
1666       if (VA.isExtInLoc()) {
1667         // Handle MMX values passed in XMM regs.
1668         if (RegVT.isVector()) {
1669           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1670                                  ArgValue, DAG.getConstant(0, MVT::i64));
1671           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1672         } else
1673           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1674       }
1675     } else {
1676       assert(VA.isMemLoc());
1677       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1678     }
1679
1680     // If value is passed via pointer - do a load.
1681     if (VA.getLocInfo() == CCValAssign::Indirect)
1682       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1683                              false, false, 0);
1684
1685     InVals.push_back(ArgValue);
1686   }
1687
1688   // The x86-64 ABI for returning structs by value requires that we copy
1689   // the sret argument into %rax for the return. Save the argument into
1690   // a virtual register so that we can access it from the return points.
1691   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1692     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1693     unsigned Reg = FuncInfo->getSRetReturnReg();
1694     if (!Reg) {
1695       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1696       FuncInfo->setSRetReturnReg(Reg);
1697     }
1698     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1699     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1700   }
1701
1702   unsigned StackSize = CCInfo.getNextStackOffset();
1703   // Align stack specially for tail calls.
1704   if (FuncIsMadeTailCallSafe(CallConv))
1705     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1706
1707   // If the function takes variable number of arguments, make a frame index for
1708   // the start of the first vararg value... for expansion of llvm.va_start.
1709   if (isVarArg) {
1710     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1711                     CallConv != CallingConv::X86_ThisCall)) {
1712       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1713     }
1714     if (Is64Bit) {
1715       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1716
1717       // FIXME: We should really autogenerate these arrays
1718       static const unsigned GPR64ArgRegsWin64[] = {
1719         X86::RCX, X86::RDX, X86::R8,  X86::R9
1720       };
1721       static const unsigned XMMArgRegsWin64[] = {
1722         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1723       };
1724       static const unsigned GPR64ArgRegs64Bit[] = {
1725         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1726       };
1727       static const unsigned XMMArgRegs64Bit[] = {
1728         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1729         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1730       };
1731       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1732
1733       if (IsWin64) {
1734         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1735         GPR64ArgRegs = GPR64ArgRegsWin64;
1736         XMMArgRegs = XMMArgRegsWin64;
1737       } else {
1738         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1739         GPR64ArgRegs = GPR64ArgRegs64Bit;
1740         XMMArgRegs = XMMArgRegs64Bit;
1741       }
1742       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1743                                                        TotalNumIntRegs);
1744       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1745                                                        TotalNumXMMRegs);
1746
1747       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1748       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1749              "SSE register cannot be used when SSE is disabled!");
1750       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1751              "SSE register cannot be used when SSE is disabled!");
1752       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1753         // Kernel mode asks for SSE to be disabled, so don't push them
1754         // on the stack.
1755         TotalNumXMMRegs = 0;
1756
1757       // For X86-64, if there are vararg parameters that are passed via
1758       // registers, then we must store them to their spots on the stack so they
1759       // may be loaded by deferencing the result of va_next.
1760       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1761       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1762       FuncInfo->setRegSaveFrameIndex(
1763         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1764                                false));
1765
1766       // Store the integer parameter registers.
1767       SmallVector<SDValue, 8> MemOps;
1768       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1769                                         getPointerTy());
1770       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1771       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1772         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1773                                   DAG.getIntPtrConstant(Offset));
1774         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1775                                      X86::GR64RegisterClass);
1776         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1777         SDValue Store =
1778           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1779                        PseudoSourceValue::getFixedStack(
1780                          FuncInfo->getRegSaveFrameIndex()),
1781                        Offset, false, false, 0);
1782         MemOps.push_back(Store);
1783         Offset += 8;
1784       }
1785
1786       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1787         // Now store the XMM (fp + vector) parameter registers.
1788         SmallVector<SDValue, 11> SaveXMMOps;
1789         SaveXMMOps.push_back(Chain);
1790
1791         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1792         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1793         SaveXMMOps.push_back(ALVal);
1794
1795         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1796                                FuncInfo->getRegSaveFrameIndex()));
1797         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1798                                FuncInfo->getVarArgsFPOffset()));
1799
1800         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1801           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1802                                        X86::VR128RegisterClass);
1803           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1804           SaveXMMOps.push_back(Val);
1805         }
1806         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1807                                      MVT::Other,
1808                                      &SaveXMMOps[0], SaveXMMOps.size()));
1809       }
1810
1811       if (!MemOps.empty())
1812         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1813                             &MemOps[0], MemOps.size());
1814     }
1815   }
1816
1817   // Some CCs need callee pop.
1818   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1819     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1820   } else {
1821     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1822     // If this is an sret function, the return should pop the hidden pointer.
1823     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1824       FuncInfo->setBytesToPopOnReturn(4);
1825   }
1826
1827   if (!Is64Bit) {
1828     // RegSaveFrameIndex is X86-64 only.
1829     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1830     if (CallConv == CallingConv::X86_FastCall ||
1831         CallConv == CallingConv::X86_ThisCall)
1832       // fastcc functions can't have varargs.
1833       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1834   }
1835
1836   return Chain;
1837 }
1838
1839 SDValue
1840 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1841                                     SDValue StackPtr, SDValue Arg,
1842                                     DebugLoc dl, SelectionDAG &DAG,
1843                                     const CCValAssign &VA,
1844                                     ISD::ArgFlagsTy Flags) const {
1845   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1846   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1847   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1848   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1849   if (Flags.isByVal()) {
1850     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1851   }
1852   return DAG.getStore(Chain, dl, Arg, PtrOff,
1853                       PseudoSourceValue::getStack(), LocMemOffset,
1854                       false, false, 0);
1855 }
1856
1857 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1858 /// optimization is performed and it is required.
1859 SDValue
1860 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1861                                            SDValue &OutRetAddr, SDValue Chain,
1862                                            bool IsTailCall, bool Is64Bit,
1863                                            int FPDiff, DebugLoc dl) const {
1864   // Adjust the Return address stack slot.
1865   EVT VT = getPointerTy();
1866   OutRetAddr = getReturnAddressFrameIndex(DAG);
1867
1868   // Load the "old" Return address.
1869   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1870   return SDValue(OutRetAddr.getNode(), 1);
1871 }
1872
1873 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1874 /// optimization is performed and it is required (FPDiff!=0).
1875 static SDValue
1876 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1877                          SDValue Chain, SDValue RetAddrFrIdx,
1878                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1879   // Store the return address to the appropriate stack slot.
1880   if (!FPDiff) return Chain;
1881   // Calculate the new stack slot for the return address.
1882   int SlotSize = Is64Bit ? 8 : 4;
1883   int NewReturnAddrFI =
1884     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1885   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1886   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1887   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1888                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1889                        false, false, 0);
1890   return Chain;
1891 }
1892
1893 SDValue
1894 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1895                              CallingConv::ID CallConv, bool isVarArg,
1896                              bool &isTailCall,
1897                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1898                              const SmallVectorImpl<SDValue> &OutVals,
1899                              const SmallVectorImpl<ISD::InputArg> &Ins,
1900                              DebugLoc dl, SelectionDAG &DAG,
1901                              SmallVectorImpl<SDValue> &InVals) const {
1902   MachineFunction &MF = DAG.getMachineFunction();
1903   bool Is64Bit        = Subtarget->is64Bit();
1904   bool IsStructRet    = CallIsStructReturn(Outs);
1905   bool IsSibcall      = false;
1906
1907   if (isTailCall) {
1908     // Check if it's really possible to do a tail call.
1909     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1910                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1911                                                    Outs, OutVals, Ins, DAG);
1912
1913     // Sibcalls are automatically detected tailcalls which do not require
1914     // ABI changes.
1915     if (!GuaranteedTailCallOpt && isTailCall)
1916       IsSibcall = true;
1917
1918     if (isTailCall)
1919       ++NumTailCalls;
1920   }
1921
1922   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1923          "Var args not supported with calling convention fastcc or ghc");
1924
1925   // Analyze operands of the call, assigning locations to each operand.
1926   SmallVector<CCValAssign, 16> ArgLocs;
1927   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1928                  ArgLocs, *DAG.getContext());
1929   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1930
1931   // Get a count of how many bytes are to be pushed on the stack.
1932   unsigned NumBytes = CCInfo.getNextStackOffset();
1933   if (IsSibcall)
1934     // This is a sibcall. The memory operands are available in caller's
1935     // own caller's stack.
1936     NumBytes = 0;
1937   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1938     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1939
1940   int FPDiff = 0;
1941   if (isTailCall && !IsSibcall) {
1942     // Lower arguments at fp - stackoffset + fpdiff.
1943     unsigned NumBytesCallerPushed =
1944       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1945     FPDiff = NumBytesCallerPushed - NumBytes;
1946
1947     // Set the delta of movement of the returnaddr stackslot.
1948     // But only set if delta is greater than previous delta.
1949     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1950       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1951   }
1952
1953   if (!IsSibcall)
1954     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1955
1956   SDValue RetAddrFrIdx;
1957   // Load return adress for tail calls.
1958   if (isTailCall && FPDiff)
1959     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1960                                     Is64Bit, FPDiff, dl);
1961
1962   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1963   SmallVector<SDValue, 8> MemOpChains;
1964   SDValue StackPtr;
1965
1966   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1967   // of tail call optimization arguments are handle later.
1968   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1969     CCValAssign &VA = ArgLocs[i];
1970     EVT RegVT = VA.getLocVT();
1971     SDValue Arg = OutVals[i];
1972     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1973     bool isByVal = Flags.isByVal();
1974
1975     // Promote the value if needed.
1976     switch (VA.getLocInfo()) {
1977     default: llvm_unreachable("Unknown loc info!");
1978     case CCValAssign::Full: break;
1979     case CCValAssign::SExt:
1980       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1981       break;
1982     case CCValAssign::ZExt:
1983       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1984       break;
1985     case CCValAssign::AExt:
1986       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1987         // Special case: passing MMX values in XMM registers.
1988         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1989         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1990         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1991       } else
1992         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1993       break;
1994     case CCValAssign::BCvt:
1995       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1996       break;
1997     case CCValAssign::Indirect: {
1998       // Store the argument.
1999       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2000       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2001       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2002                            PseudoSourceValue::getFixedStack(FI), 0,
2003                            false, false, 0);
2004       Arg = SpillSlot;
2005       break;
2006     }
2007     }
2008
2009     if (VA.isRegLoc()) {
2010       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2011       if (isVarArg && Subtarget->isTargetWin64()) {
2012         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2013         // shadow reg if callee is a varargs function.
2014         unsigned ShadowReg = 0;
2015         switch (VA.getLocReg()) {
2016         case X86::XMM0: ShadowReg = X86::RCX; break;
2017         case X86::XMM1: ShadowReg = X86::RDX; break;
2018         case X86::XMM2: ShadowReg = X86::R8; break;
2019         case X86::XMM3: ShadowReg = X86::R9; break;
2020         }
2021         if (ShadowReg)
2022           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2023       }
2024     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2025       assert(VA.isMemLoc());
2026       if (StackPtr.getNode() == 0)
2027         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2028       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2029                                              dl, DAG, VA, Flags));
2030     }
2031   }
2032
2033   if (!MemOpChains.empty())
2034     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2035                         &MemOpChains[0], MemOpChains.size());
2036
2037   // Build a sequence of copy-to-reg nodes chained together with token chain
2038   // and flag operands which copy the outgoing args into registers.
2039   SDValue InFlag;
2040   // Tail call byval lowering might overwrite argument registers so in case of
2041   // tail call optimization the copies to registers are lowered later.
2042   if (!isTailCall)
2043     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2044       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2045                                RegsToPass[i].second, InFlag);
2046       InFlag = Chain.getValue(1);
2047     }
2048
2049   if (Subtarget->isPICStyleGOT()) {
2050     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2051     // GOT pointer.
2052     if (!isTailCall) {
2053       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2054                                DAG.getNode(X86ISD::GlobalBaseReg,
2055                                            DebugLoc(), getPointerTy()),
2056                                InFlag);
2057       InFlag = Chain.getValue(1);
2058     } else {
2059       // If we are tail calling and generating PIC/GOT style code load the
2060       // address of the callee into ECX. The value in ecx is used as target of
2061       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2062       // for tail calls on PIC/GOT architectures. Normally we would just put the
2063       // address of GOT into ebx and then call target@PLT. But for tail calls
2064       // ebx would be restored (since ebx is callee saved) before jumping to the
2065       // target@PLT.
2066
2067       // Note: The actual moving to ECX is done further down.
2068       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2069       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2070           !G->getGlobal()->hasProtectedVisibility())
2071         Callee = LowerGlobalAddress(Callee, DAG);
2072       else if (isa<ExternalSymbolSDNode>(Callee))
2073         Callee = LowerExternalSymbol(Callee, DAG);
2074     }
2075   }
2076
2077   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2078     // From AMD64 ABI document:
2079     // For calls that may call functions that use varargs or stdargs
2080     // (prototype-less calls or calls to functions containing ellipsis (...) in
2081     // the declaration) %al is used as hidden argument to specify the number
2082     // of SSE registers used. The contents of %al do not need to match exactly
2083     // the number of registers, but must be an ubound on the number of SSE
2084     // registers used and is in the range 0 - 8 inclusive.
2085
2086     // Count the number of XMM registers allocated.
2087     static const unsigned XMMArgRegs[] = {
2088       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2089       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2090     };
2091     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2092     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2093            && "SSE registers cannot be used when SSE is disabled");
2094
2095     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2096                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2097     InFlag = Chain.getValue(1);
2098   }
2099
2100
2101   // For tail calls lower the arguments to the 'real' stack slot.
2102   if (isTailCall) {
2103     // Force all the incoming stack arguments to be loaded from the stack
2104     // before any new outgoing arguments are stored to the stack, because the
2105     // outgoing stack slots may alias the incoming argument stack slots, and
2106     // the alias isn't otherwise explicit. This is slightly more conservative
2107     // than necessary, because it means that each store effectively depends
2108     // on every argument instead of just those arguments it would clobber.
2109     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2110
2111     SmallVector<SDValue, 8> MemOpChains2;
2112     SDValue FIN;
2113     int FI = 0;
2114     // Do not flag preceeding copytoreg stuff together with the following stuff.
2115     InFlag = SDValue();
2116     if (GuaranteedTailCallOpt) {
2117       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2118         CCValAssign &VA = ArgLocs[i];
2119         if (VA.isRegLoc())
2120           continue;
2121         assert(VA.isMemLoc());
2122         SDValue Arg = OutVals[i];
2123         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2124         // Create frame index.
2125         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2126         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2127         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2128         FIN = DAG.getFrameIndex(FI, getPointerTy());
2129
2130         if (Flags.isByVal()) {
2131           // Copy relative to framepointer.
2132           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2133           if (StackPtr.getNode() == 0)
2134             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2135                                           getPointerTy());
2136           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2137
2138           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2139                                                            ArgChain,
2140                                                            Flags, DAG, dl));
2141         } else {
2142           // Store relative to framepointer.
2143           MemOpChains2.push_back(
2144             DAG.getStore(ArgChain, dl, Arg, FIN,
2145                          PseudoSourceValue::getFixedStack(FI), 0,
2146                          false, false, 0));
2147         }
2148       }
2149     }
2150
2151     if (!MemOpChains2.empty())
2152       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2153                           &MemOpChains2[0], MemOpChains2.size());
2154
2155     // Copy arguments to their registers.
2156     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2157       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2158                                RegsToPass[i].second, InFlag);
2159       InFlag = Chain.getValue(1);
2160     }
2161     InFlag =SDValue();
2162
2163     // Store the return address to the appropriate stack slot.
2164     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2165                                      FPDiff, dl);
2166   }
2167
2168   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2169     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2170     // In the 64-bit large code model, we have to make all calls
2171     // through a register, since the call instruction's 32-bit
2172     // pc-relative offset may not be large enough to hold the whole
2173     // address.
2174   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2175     // If the callee is a GlobalAddress node (quite common, every direct call
2176     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2177     // it.
2178
2179     // We should use extra load for direct calls to dllimported functions in
2180     // non-JIT mode.
2181     const GlobalValue *GV = G->getGlobal();
2182     if (!GV->hasDLLImportLinkage()) {
2183       unsigned char OpFlags = 0;
2184
2185       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2186       // external symbols most go through the PLT in PIC mode.  If the symbol
2187       // has hidden or protected visibility, or if it is static or local, then
2188       // we don't need to use the PLT - we can directly call it.
2189       if (Subtarget->isTargetELF() &&
2190           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2191           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2192         OpFlags = X86II::MO_PLT;
2193       } else if (Subtarget->isPICStyleStubAny() &&
2194                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2195                Subtarget->getDarwinVers() < 9) {
2196         // PC-relative references to external symbols should go through $stub,
2197         // unless we're building with the leopard linker or later, which
2198         // automatically synthesizes these stubs.
2199         OpFlags = X86II::MO_DARWIN_STUB;
2200       }
2201
2202       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2203                                           G->getOffset(), OpFlags);
2204     }
2205   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2206     unsigned char OpFlags = 0;
2207
2208     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2209     // symbols should go through the PLT.
2210     if (Subtarget->isTargetELF() &&
2211         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2212       OpFlags = X86II::MO_PLT;
2213     } else if (Subtarget->isPICStyleStubAny() &&
2214              Subtarget->getDarwinVers() < 9) {
2215       // PC-relative references to external symbols should go through $stub,
2216       // unless we're building with the leopard linker or later, which
2217       // automatically synthesizes these stubs.
2218       OpFlags = X86II::MO_DARWIN_STUB;
2219     }
2220
2221     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2222                                          OpFlags);
2223   }
2224
2225   // Returns a chain & a flag for retval copy to use.
2226   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2227   SmallVector<SDValue, 8> Ops;
2228
2229   if (!IsSibcall && isTailCall) {
2230     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2231                            DAG.getIntPtrConstant(0, true), InFlag);
2232     InFlag = Chain.getValue(1);
2233   }
2234
2235   Ops.push_back(Chain);
2236   Ops.push_back(Callee);
2237
2238   if (isTailCall)
2239     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2240
2241   // Add argument registers to the end of the list so that they are known live
2242   // into the call.
2243   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2244     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2245                                   RegsToPass[i].second.getValueType()));
2246
2247   // Add an implicit use GOT pointer in EBX.
2248   if (!isTailCall && Subtarget->isPICStyleGOT())
2249     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2250
2251   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2252   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2253     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2254
2255   if (InFlag.getNode())
2256     Ops.push_back(InFlag);
2257
2258   if (isTailCall) {
2259     // We used to do:
2260     //// If this is the first return lowered for this function, add the regs
2261     //// to the liveout set for the function.
2262     // This isn't right, although it's probably harmless on x86; liveouts
2263     // should be computed from returns not tail calls.  Consider a void
2264     // function making a tail call to a function returning int.
2265     return DAG.getNode(X86ISD::TC_RETURN, dl,
2266                        NodeTys, &Ops[0], Ops.size());
2267   }
2268
2269   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2270   InFlag = Chain.getValue(1);
2271
2272   // Create the CALLSEQ_END node.
2273   unsigned NumBytesForCalleeToPush;
2274   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2275     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2276   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2277     // If this is a call to a struct-return function, the callee
2278     // pops the hidden struct pointer, so we have to push it back.
2279     // This is common for Darwin/X86, Linux & Mingw32 targets.
2280     NumBytesForCalleeToPush = 4;
2281   else
2282     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2283
2284   // Returns a flag for retval copy to use.
2285   if (!IsSibcall) {
2286     Chain = DAG.getCALLSEQ_END(Chain,
2287                                DAG.getIntPtrConstant(NumBytes, true),
2288                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2289                                                      true),
2290                                InFlag);
2291     InFlag = Chain.getValue(1);
2292   }
2293
2294   // Handle result values, copying them out of physregs into vregs that we
2295   // return.
2296   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2297                          Ins, dl, DAG, InVals);
2298 }
2299
2300
2301 //===----------------------------------------------------------------------===//
2302 //                Fast Calling Convention (tail call) implementation
2303 //===----------------------------------------------------------------------===//
2304
2305 //  Like std call, callee cleans arguments, convention except that ECX is
2306 //  reserved for storing the tail called function address. Only 2 registers are
2307 //  free for argument passing (inreg). Tail call optimization is performed
2308 //  provided:
2309 //                * tailcallopt is enabled
2310 //                * caller/callee are fastcc
2311 //  On X86_64 architecture with GOT-style position independent code only local
2312 //  (within module) calls are supported at the moment.
2313 //  To keep the stack aligned according to platform abi the function
2314 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2315 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2316 //  If a tail called function callee has more arguments than the caller the
2317 //  caller needs to make sure that there is room to move the RETADDR to. This is
2318 //  achieved by reserving an area the size of the argument delta right after the
2319 //  original REtADDR, but before the saved framepointer or the spilled registers
2320 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2321 //  stack layout:
2322 //    arg1
2323 //    arg2
2324 //    RETADDR
2325 //    [ new RETADDR
2326 //      move area ]
2327 //    (possible EBP)
2328 //    ESI
2329 //    EDI
2330 //    local1 ..
2331
2332 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2333 /// for a 16 byte align requirement.
2334 unsigned
2335 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2336                                                SelectionDAG& DAG) const {
2337   MachineFunction &MF = DAG.getMachineFunction();
2338   const TargetMachine &TM = MF.getTarget();
2339   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2340   unsigned StackAlignment = TFI.getStackAlignment();
2341   uint64_t AlignMask = StackAlignment - 1;
2342   int64_t Offset = StackSize;
2343   uint64_t SlotSize = TD->getPointerSize();
2344   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2345     // Number smaller than 12 so just add the difference.
2346     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2347   } else {
2348     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2349     Offset = ((~AlignMask) & Offset) + StackAlignment +
2350       (StackAlignment-SlotSize);
2351   }
2352   return Offset;
2353 }
2354
2355 /// MatchingStackOffset - Return true if the given stack call argument is
2356 /// already available in the same position (relatively) of the caller's
2357 /// incoming argument stack.
2358 static
2359 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2360                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2361                          const X86InstrInfo *TII) {
2362   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2363   int FI = INT_MAX;
2364   if (Arg.getOpcode() == ISD::CopyFromReg) {
2365     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2366     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2367       return false;
2368     MachineInstr *Def = MRI->getVRegDef(VR);
2369     if (!Def)
2370       return false;
2371     if (!Flags.isByVal()) {
2372       if (!TII->isLoadFromStackSlot(Def, FI))
2373         return false;
2374     } else {
2375       unsigned Opcode = Def->getOpcode();
2376       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2377           Def->getOperand(1).isFI()) {
2378         FI = Def->getOperand(1).getIndex();
2379         Bytes = Flags.getByValSize();
2380       } else
2381         return false;
2382     }
2383   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2384     if (Flags.isByVal())
2385       // ByVal argument is passed in as a pointer but it's now being
2386       // dereferenced. e.g.
2387       // define @foo(%struct.X* %A) {
2388       //   tail call @bar(%struct.X* byval %A)
2389       // }
2390       return false;
2391     SDValue Ptr = Ld->getBasePtr();
2392     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2393     if (!FINode)
2394       return false;
2395     FI = FINode->getIndex();
2396   } else
2397     return false;
2398
2399   assert(FI != INT_MAX);
2400   if (!MFI->isFixedObjectIndex(FI))
2401     return false;
2402   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2403 }
2404
2405 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2406 /// for tail call optimization. Targets which want to do tail call
2407 /// optimization should implement this function.
2408 bool
2409 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2410                                                      CallingConv::ID CalleeCC,
2411                                                      bool isVarArg,
2412                                                      bool isCalleeStructRet,
2413                                                      bool isCallerStructRet,
2414                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2415                                     const SmallVectorImpl<SDValue> &OutVals,
2416                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2417                                                      SelectionDAG& DAG) const {
2418   if (!IsTailCallConvention(CalleeCC) &&
2419       CalleeCC != CallingConv::C)
2420     return false;
2421
2422   // If -tailcallopt is specified, make fastcc functions tail-callable.
2423   const MachineFunction &MF = DAG.getMachineFunction();
2424   const Function *CallerF = DAG.getMachineFunction().getFunction();
2425   CallingConv::ID CallerCC = CallerF->getCallingConv();
2426   bool CCMatch = CallerCC == CalleeCC;
2427
2428   if (GuaranteedTailCallOpt) {
2429     if (IsTailCallConvention(CalleeCC) && CCMatch)
2430       return true;
2431     return false;
2432   }
2433
2434   // Look for obvious safe cases to perform tail call optimization that do not
2435   // require ABI changes. This is what gcc calls sibcall.
2436
2437   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2438   // emit a special epilogue.
2439   if (RegInfo->needsStackRealignment(MF))
2440     return false;
2441
2442   // Do not sibcall optimize vararg calls unless the call site is not passing
2443   // any arguments.
2444   if (isVarArg && !Outs.empty())
2445     return false;
2446
2447   // Also avoid sibcall optimization if either caller or callee uses struct
2448   // return semantics.
2449   if (isCalleeStructRet || isCallerStructRet)
2450     return false;
2451
2452   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2453   // Therefore if it's not used by the call it is not safe to optimize this into
2454   // a sibcall.
2455   bool Unused = false;
2456   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2457     if (!Ins[i].Used) {
2458       Unused = true;
2459       break;
2460     }
2461   }
2462   if (Unused) {
2463     SmallVector<CCValAssign, 16> RVLocs;
2464     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2465                    RVLocs, *DAG.getContext());
2466     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2467     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2468       CCValAssign &VA = RVLocs[i];
2469       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2470         return false;
2471     }
2472   }
2473
2474   // If the calling conventions do not match, then we'd better make sure the
2475   // results are returned in the same way as what the caller expects.
2476   if (!CCMatch) {
2477     SmallVector<CCValAssign, 16> RVLocs1;
2478     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2479                     RVLocs1, *DAG.getContext());
2480     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2481
2482     SmallVector<CCValAssign, 16> RVLocs2;
2483     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2484                     RVLocs2, *DAG.getContext());
2485     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2486
2487     if (RVLocs1.size() != RVLocs2.size())
2488       return false;
2489     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2490       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2491         return false;
2492       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2493         return false;
2494       if (RVLocs1[i].isRegLoc()) {
2495         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2496           return false;
2497       } else {
2498         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2499           return false;
2500       }
2501     }
2502   }
2503
2504   // If the callee takes no arguments then go on to check the results of the
2505   // call.
2506   if (!Outs.empty()) {
2507     // Check if stack adjustment is needed. For now, do not do this if any
2508     // argument is passed on the stack.
2509     SmallVector<CCValAssign, 16> ArgLocs;
2510     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2511                    ArgLocs, *DAG.getContext());
2512     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2513     if (CCInfo.getNextStackOffset()) {
2514       MachineFunction &MF = DAG.getMachineFunction();
2515       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2516         return false;
2517       if (Subtarget->isTargetWin64())
2518         // Win64 ABI has additional complications.
2519         return false;
2520
2521       // Check if the arguments are already laid out in the right way as
2522       // the caller's fixed stack objects.
2523       MachineFrameInfo *MFI = MF.getFrameInfo();
2524       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2525       const X86InstrInfo *TII =
2526         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2527       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2528         CCValAssign &VA = ArgLocs[i];
2529         SDValue Arg = OutVals[i];
2530         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2531         if (VA.getLocInfo() == CCValAssign::Indirect)
2532           return false;
2533         if (!VA.isRegLoc()) {
2534           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2535                                    MFI, MRI, TII))
2536             return false;
2537         }
2538       }
2539     }
2540
2541     // If the tailcall address may be in a register, then make sure it's
2542     // possible to register allocate for it. In 32-bit, the call address can
2543     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2544     // callee-saved registers are restored. These happen to be the same
2545     // registers used to pass 'inreg' arguments so watch out for those.
2546     if (!Subtarget->is64Bit() &&
2547         !isa<GlobalAddressSDNode>(Callee) &&
2548         !isa<ExternalSymbolSDNode>(Callee)) {
2549       unsigned NumInRegs = 0;
2550       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2551         CCValAssign &VA = ArgLocs[i];
2552         if (!VA.isRegLoc())
2553           continue;
2554         unsigned Reg = VA.getLocReg();
2555         switch (Reg) {
2556         default: break;
2557         case X86::EAX: case X86::EDX: case X86::ECX:
2558           if (++NumInRegs == 3)
2559             return false;
2560           break;
2561         }
2562       }
2563     }
2564   }
2565
2566   return true;
2567 }
2568
2569 FastISel *
2570 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2571   return X86::createFastISel(funcInfo);
2572 }
2573
2574
2575 //===----------------------------------------------------------------------===//
2576 //                           Other Lowering Hooks
2577 //===----------------------------------------------------------------------===//
2578
2579 static bool MayFoldLoad(SDValue Op) {
2580   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2581 }
2582
2583 static bool MayFoldIntoStore(SDValue Op) {
2584   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2585 }
2586
2587 static bool isTargetShuffle(unsigned Opcode) {
2588   switch(Opcode) {
2589   default: return false;
2590   case X86ISD::PSHUFD:
2591   case X86ISD::PSHUFHW:
2592   case X86ISD::PSHUFLW:
2593   case X86ISD::SHUFPD:
2594   case X86ISD::SHUFPS:
2595   case X86ISD::MOVLHPS:
2596   case X86ISD::MOVLHPD:
2597   case X86ISD::MOVHLPS:
2598   case X86ISD::MOVLPS:
2599   case X86ISD::MOVLPD:
2600   case X86ISD::MOVSHDUP:
2601   case X86ISD::MOVSLDUP:
2602   case X86ISD::MOVSS:
2603   case X86ISD::MOVSD:
2604   case X86ISD::UNPCKLPS:
2605   case X86ISD::UNPCKLPD:
2606   case X86ISD::PUNPCKLWD:
2607   case X86ISD::PUNPCKLBW:
2608   case X86ISD::PUNPCKLDQ:
2609   case X86ISD::PUNPCKLQDQ:
2610   case X86ISD::UNPCKHPS:
2611   case X86ISD::UNPCKHPD:
2612   case X86ISD::PUNPCKHWD:
2613   case X86ISD::PUNPCKHBW:
2614   case X86ISD::PUNPCKHDQ:
2615   case X86ISD::PUNPCKHQDQ:
2616     return true;
2617   }
2618   return false;
2619 }
2620
2621 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2622                                                SDValue V1, SelectionDAG &DAG) {
2623   switch(Opc) {
2624   default: llvm_unreachable("Unknown x86 shuffle node");
2625   case X86ISD::MOVSHDUP:
2626   case X86ISD::MOVSLDUP:
2627     return DAG.getNode(Opc, dl, VT, V1);
2628   }
2629
2630   return SDValue();
2631 }
2632
2633 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2634                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2635   switch(Opc) {
2636   default: llvm_unreachable("Unknown x86 shuffle node");
2637   case X86ISD::PSHUFD:
2638   case X86ISD::PSHUFHW:
2639   case X86ISD::PSHUFLW:
2640     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2641   }
2642
2643   return SDValue();
2644 }
2645
2646 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2647                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2648   switch(Opc) {
2649   default: llvm_unreachable("Unknown x86 shuffle node");
2650   case X86ISD::SHUFPD:
2651   case X86ISD::SHUFPS:
2652     return DAG.getNode(Opc, dl, VT, V1, V2,
2653                        DAG.getConstant(TargetMask, MVT::i8));
2654   }
2655   return SDValue();
2656 }
2657
2658 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2659                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2660   switch(Opc) {
2661   default: llvm_unreachable("Unknown x86 shuffle node");
2662   case X86ISD::MOVLHPS:
2663   case X86ISD::MOVLHPD:
2664   case X86ISD::MOVHLPS:
2665   case X86ISD::MOVLPS:
2666   case X86ISD::MOVLPD:
2667   case X86ISD::MOVSS:
2668   case X86ISD::MOVSD:
2669   case X86ISD::UNPCKLPS:
2670   case X86ISD::UNPCKLPD:
2671   case X86ISD::PUNPCKLWD:
2672   case X86ISD::PUNPCKLBW:
2673   case X86ISD::PUNPCKLDQ:
2674   case X86ISD::PUNPCKLQDQ:
2675   case X86ISD::UNPCKHPS:
2676   case X86ISD::UNPCKHPD:
2677   case X86ISD::PUNPCKHWD:
2678   case X86ISD::PUNPCKHBW:
2679   case X86ISD::PUNPCKHDQ:
2680   case X86ISD::PUNPCKHQDQ:
2681     return DAG.getNode(Opc, dl, VT, V1, V2);
2682   }
2683   return SDValue();
2684 }
2685
2686 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2687   MachineFunction &MF = DAG.getMachineFunction();
2688   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2689   int ReturnAddrIndex = FuncInfo->getRAIndex();
2690
2691   if (ReturnAddrIndex == 0) {
2692     // Set up a frame object for the return address.
2693     uint64_t SlotSize = TD->getPointerSize();
2694     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2695                                                            false);
2696     FuncInfo->setRAIndex(ReturnAddrIndex);
2697   }
2698
2699   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2700 }
2701
2702
2703 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2704                                        bool hasSymbolicDisplacement) {
2705   // Offset should fit into 32 bit immediate field.
2706   if (!isInt<32>(Offset))
2707     return false;
2708
2709   // If we don't have a symbolic displacement - we don't have any extra
2710   // restrictions.
2711   if (!hasSymbolicDisplacement)
2712     return true;
2713
2714   // FIXME: Some tweaks might be needed for medium code model.
2715   if (M != CodeModel::Small && M != CodeModel::Kernel)
2716     return false;
2717
2718   // For small code model we assume that latest object is 16MB before end of 31
2719   // bits boundary. We may also accept pretty large negative constants knowing
2720   // that all objects are in the positive half of address space.
2721   if (M == CodeModel::Small && Offset < 16*1024*1024)
2722     return true;
2723
2724   // For kernel code model we know that all object resist in the negative half
2725   // of 32bits address space. We may not accept negative offsets, since they may
2726   // be just off and we may accept pretty large positive ones.
2727   if (M == CodeModel::Kernel && Offset > 0)
2728     return true;
2729
2730   return false;
2731 }
2732
2733 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2734 /// specific condition code, returning the condition code and the LHS/RHS of the
2735 /// comparison to make.
2736 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2737                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2738   if (!isFP) {
2739     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2740       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2741         // X > -1   -> X == 0, jump !sign.
2742         RHS = DAG.getConstant(0, RHS.getValueType());
2743         return X86::COND_NS;
2744       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2745         // X < 0   -> X == 0, jump on sign.
2746         return X86::COND_S;
2747       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2748         // X < 1   -> X <= 0
2749         RHS = DAG.getConstant(0, RHS.getValueType());
2750         return X86::COND_LE;
2751       }
2752     }
2753
2754     switch (SetCCOpcode) {
2755     default: llvm_unreachable("Invalid integer condition!");
2756     case ISD::SETEQ:  return X86::COND_E;
2757     case ISD::SETGT:  return X86::COND_G;
2758     case ISD::SETGE:  return X86::COND_GE;
2759     case ISD::SETLT:  return X86::COND_L;
2760     case ISD::SETLE:  return X86::COND_LE;
2761     case ISD::SETNE:  return X86::COND_NE;
2762     case ISD::SETULT: return X86::COND_B;
2763     case ISD::SETUGT: return X86::COND_A;
2764     case ISD::SETULE: return X86::COND_BE;
2765     case ISD::SETUGE: return X86::COND_AE;
2766     }
2767   }
2768
2769   // First determine if it is required or is profitable to flip the operands.
2770
2771   // If LHS is a foldable load, but RHS is not, flip the condition.
2772   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2773       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2774     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2775     std::swap(LHS, RHS);
2776   }
2777
2778   switch (SetCCOpcode) {
2779   default: break;
2780   case ISD::SETOLT:
2781   case ISD::SETOLE:
2782   case ISD::SETUGT:
2783   case ISD::SETUGE:
2784     std::swap(LHS, RHS);
2785     break;
2786   }
2787
2788   // On a floating point condition, the flags are set as follows:
2789   // ZF  PF  CF   op
2790   //  0 | 0 | 0 | X > Y
2791   //  0 | 0 | 1 | X < Y
2792   //  1 | 0 | 0 | X == Y
2793   //  1 | 1 | 1 | unordered
2794   switch (SetCCOpcode) {
2795   default: llvm_unreachable("Condcode should be pre-legalized away");
2796   case ISD::SETUEQ:
2797   case ISD::SETEQ:   return X86::COND_E;
2798   case ISD::SETOLT:              // flipped
2799   case ISD::SETOGT:
2800   case ISD::SETGT:   return X86::COND_A;
2801   case ISD::SETOLE:              // flipped
2802   case ISD::SETOGE:
2803   case ISD::SETGE:   return X86::COND_AE;
2804   case ISD::SETUGT:              // flipped
2805   case ISD::SETULT:
2806   case ISD::SETLT:   return X86::COND_B;
2807   case ISD::SETUGE:              // flipped
2808   case ISD::SETULE:
2809   case ISD::SETLE:   return X86::COND_BE;
2810   case ISD::SETONE:
2811   case ISD::SETNE:   return X86::COND_NE;
2812   case ISD::SETUO:   return X86::COND_P;
2813   case ISD::SETO:    return X86::COND_NP;
2814   case ISD::SETOEQ:
2815   case ISD::SETUNE:  return X86::COND_INVALID;
2816   }
2817 }
2818
2819 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2820 /// code. Current x86 isa includes the following FP cmov instructions:
2821 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2822 static bool hasFPCMov(unsigned X86CC) {
2823   switch (X86CC) {
2824   default:
2825     return false;
2826   case X86::COND_B:
2827   case X86::COND_BE:
2828   case X86::COND_E:
2829   case X86::COND_P:
2830   case X86::COND_A:
2831   case X86::COND_AE:
2832   case X86::COND_NE:
2833   case X86::COND_NP:
2834     return true;
2835   }
2836 }
2837
2838 /// isFPImmLegal - Returns true if the target can instruction select the
2839 /// specified FP immediate natively. If false, the legalizer will
2840 /// materialize the FP immediate as a load from a constant pool.
2841 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2842   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2843     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2844       return true;
2845   }
2846   return false;
2847 }
2848
2849 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2850 /// the specified range (L, H].
2851 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2852   return (Val < 0) || (Val >= Low && Val < Hi);
2853 }
2854
2855 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2856 /// specified value.
2857 static bool isUndefOrEqual(int Val, int CmpVal) {
2858   if (Val < 0 || Val == CmpVal)
2859     return true;
2860   return false;
2861 }
2862
2863 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2864 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2865 /// the second operand.
2866 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2867   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2868     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2869   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2870     return (Mask[0] < 2 && Mask[1] < 2);
2871   return false;
2872 }
2873
2874 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2875   SmallVector<int, 8> M;
2876   N->getMask(M);
2877   return ::isPSHUFDMask(M, N->getValueType(0));
2878 }
2879
2880 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2881 /// is suitable for input to PSHUFHW.
2882 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2883   if (VT != MVT::v8i16)
2884     return false;
2885
2886   // Lower quadword copied in order or undef.
2887   for (int i = 0; i != 4; ++i)
2888     if (Mask[i] >= 0 && Mask[i] != i)
2889       return false;
2890
2891   // Upper quadword shuffled.
2892   for (int i = 4; i != 8; ++i)
2893     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2894       return false;
2895
2896   return true;
2897 }
2898
2899 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2900   SmallVector<int, 8> M;
2901   N->getMask(M);
2902   return ::isPSHUFHWMask(M, N->getValueType(0));
2903 }
2904
2905 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2906 /// is suitable for input to PSHUFLW.
2907 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2908   if (VT != MVT::v8i16)
2909     return false;
2910
2911   // Upper quadword copied in order.
2912   for (int i = 4; i != 8; ++i)
2913     if (Mask[i] >= 0 && Mask[i] != i)
2914       return false;
2915
2916   // Lower quadword shuffled.
2917   for (int i = 0; i != 4; ++i)
2918     if (Mask[i] >= 4)
2919       return false;
2920
2921   return true;
2922 }
2923
2924 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2925   SmallVector<int, 8> M;
2926   N->getMask(M);
2927   return ::isPSHUFLWMask(M, N->getValueType(0));
2928 }
2929
2930 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2931 /// is suitable for input to PALIGNR.
2932 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2933                           bool hasSSSE3) {
2934   int i, e = VT.getVectorNumElements();
2935
2936   // Do not handle v2i64 / v2f64 shuffles with palignr.
2937   if (e < 4 || !hasSSSE3)
2938     return false;
2939
2940   for (i = 0; i != e; ++i)
2941     if (Mask[i] >= 0)
2942       break;
2943
2944   // All undef, not a palignr.
2945   if (i == e)
2946     return false;
2947
2948   // Determine if it's ok to perform a palignr with only the LHS, since we
2949   // don't have access to the actual shuffle elements to see if RHS is undef.
2950   bool Unary = Mask[i] < (int)e;
2951   bool NeedsUnary = false;
2952
2953   int s = Mask[i] - i;
2954
2955   // Check the rest of the elements to see if they are consecutive.
2956   for (++i; i != e; ++i) {
2957     int m = Mask[i];
2958     if (m < 0)
2959       continue;
2960
2961     Unary = Unary && (m < (int)e);
2962     NeedsUnary = NeedsUnary || (m < s);
2963
2964     if (NeedsUnary && !Unary)
2965       return false;
2966     if (Unary && m != ((s+i) & (e-1)))
2967       return false;
2968     if (!Unary && m != (s+i))
2969       return false;
2970   }
2971   return true;
2972 }
2973
2974 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2975   SmallVector<int, 8> M;
2976   N->getMask(M);
2977   return ::isPALIGNRMask(M, N->getValueType(0), true);
2978 }
2979
2980 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2981 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2982 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2983   int NumElems = VT.getVectorNumElements();
2984   if (NumElems != 2 && NumElems != 4)
2985     return false;
2986
2987   int Half = NumElems / 2;
2988   for (int i = 0; i < Half; ++i)
2989     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2990       return false;
2991   for (int i = Half; i < NumElems; ++i)
2992     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2993       return false;
2994
2995   return true;
2996 }
2997
2998 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2999   SmallVector<int, 8> M;
3000   N->getMask(M);
3001   return ::isSHUFPMask(M, N->getValueType(0));
3002 }
3003
3004 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3005 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3006 /// half elements to come from vector 1 (which would equal the dest.) and
3007 /// the upper half to come from vector 2.
3008 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3009   int NumElems = VT.getVectorNumElements();
3010
3011   if (NumElems != 2 && NumElems != 4)
3012     return false;
3013
3014   int Half = NumElems / 2;
3015   for (int i = 0; i < Half; ++i)
3016     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3017       return false;
3018   for (int i = Half; i < NumElems; ++i)
3019     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3020       return false;
3021   return true;
3022 }
3023
3024 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3025   SmallVector<int, 8> M;
3026   N->getMask(M);
3027   return isCommutedSHUFPMask(M, N->getValueType(0));
3028 }
3029
3030 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3031 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3032 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3033   if (N->getValueType(0).getVectorNumElements() != 4)
3034     return false;
3035
3036   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3037   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3038          isUndefOrEqual(N->getMaskElt(1), 7) &&
3039          isUndefOrEqual(N->getMaskElt(2), 2) &&
3040          isUndefOrEqual(N->getMaskElt(3), 3);
3041 }
3042
3043 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3044 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3045 /// <2, 3, 2, 3>
3046 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3047   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3048
3049   if (NumElems != 4)
3050     return false;
3051
3052   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3053   isUndefOrEqual(N->getMaskElt(1), 3) &&
3054   isUndefOrEqual(N->getMaskElt(2), 2) &&
3055   isUndefOrEqual(N->getMaskElt(3), 3);
3056 }
3057
3058 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3059 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3060 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3061   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3062
3063   if (NumElems != 2 && NumElems != 4)
3064     return false;
3065
3066   for (unsigned i = 0; i < NumElems/2; ++i)
3067     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3068       return false;
3069
3070   for (unsigned i = NumElems/2; i < NumElems; ++i)
3071     if (!isUndefOrEqual(N->getMaskElt(i), i))
3072       return false;
3073
3074   return true;
3075 }
3076
3077 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3078 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3079 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3080   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3081
3082   if (NumElems != 2 && NumElems != 4)
3083     return false;
3084
3085   for (unsigned i = 0; i < NumElems/2; ++i)
3086     if (!isUndefOrEqual(N->getMaskElt(i), i))
3087       return false;
3088
3089   for (unsigned i = 0; i < NumElems/2; ++i)
3090     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3091       return false;
3092
3093   return true;
3094 }
3095
3096 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3097 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3098 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3099                          bool V2IsSplat = false) {
3100   int NumElts = VT.getVectorNumElements();
3101   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3102     return false;
3103
3104   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3105     int BitI  = Mask[i];
3106     int BitI1 = Mask[i+1];
3107     if (!isUndefOrEqual(BitI, j))
3108       return false;
3109     if (V2IsSplat) {
3110       if (!isUndefOrEqual(BitI1, NumElts))
3111         return false;
3112     } else {
3113       if (!isUndefOrEqual(BitI1, j + NumElts))
3114         return false;
3115     }
3116   }
3117   return true;
3118 }
3119
3120 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3121   SmallVector<int, 8> M;
3122   N->getMask(M);
3123   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3124 }
3125
3126 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3127 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3128 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3129                          bool V2IsSplat = false) {
3130   int NumElts = VT.getVectorNumElements();
3131   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3132     return false;
3133
3134   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3135     int BitI  = Mask[i];
3136     int BitI1 = Mask[i+1];
3137     if (!isUndefOrEqual(BitI, j + NumElts/2))
3138       return false;
3139     if (V2IsSplat) {
3140       if (isUndefOrEqual(BitI1, NumElts))
3141         return false;
3142     } else {
3143       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3144         return false;
3145     }
3146   }
3147   return true;
3148 }
3149
3150 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3151   SmallVector<int, 8> M;
3152   N->getMask(M);
3153   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3154 }
3155
3156 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3157 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3158 /// <0, 0, 1, 1>
3159 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3160   int NumElems = VT.getVectorNumElements();
3161   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3162     return false;
3163
3164   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3165     int BitI  = Mask[i];
3166     int BitI1 = Mask[i+1];
3167     if (!isUndefOrEqual(BitI, j))
3168       return false;
3169     if (!isUndefOrEqual(BitI1, j))
3170       return false;
3171   }
3172   return true;
3173 }
3174
3175 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3176   SmallVector<int, 8> M;
3177   N->getMask(M);
3178   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3179 }
3180
3181 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3182 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3183 /// <2, 2, 3, 3>
3184 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3185   int NumElems = VT.getVectorNumElements();
3186   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3187     return false;
3188
3189   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3190     int BitI  = Mask[i];
3191     int BitI1 = Mask[i+1];
3192     if (!isUndefOrEqual(BitI, j))
3193       return false;
3194     if (!isUndefOrEqual(BitI1, j))
3195       return false;
3196   }
3197   return true;
3198 }
3199
3200 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3201   SmallVector<int, 8> M;
3202   N->getMask(M);
3203   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3204 }
3205
3206 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3207 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3208 /// MOVSD, and MOVD, i.e. setting the lowest element.
3209 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3210   if (VT.getVectorElementType().getSizeInBits() < 32)
3211     return false;
3212
3213   int NumElts = VT.getVectorNumElements();
3214
3215   if (!isUndefOrEqual(Mask[0], NumElts))
3216     return false;
3217
3218   for (int i = 1; i < NumElts; ++i)
3219     if (!isUndefOrEqual(Mask[i], i))
3220       return false;
3221
3222   return true;
3223 }
3224
3225 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3226   SmallVector<int, 8> M;
3227   N->getMask(M);
3228   return ::isMOVLMask(M, N->getValueType(0));
3229 }
3230
3231 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3232 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3233 /// element of vector 2 and the other elements to come from vector 1 in order.
3234 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3235                                bool V2IsSplat = false, bool V2IsUndef = false) {
3236   int NumOps = VT.getVectorNumElements();
3237   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3238     return false;
3239
3240   if (!isUndefOrEqual(Mask[0], 0))
3241     return false;
3242
3243   for (int i = 1; i < NumOps; ++i)
3244     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3245           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3246           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3247       return false;
3248
3249   return true;
3250 }
3251
3252 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3253                            bool V2IsUndef = false) {
3254   SmallVector<int, 8> M;
3255   N->getMask(M);
3256   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3257 }
3258
3259 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3260 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3261 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3262   if (N->getValueType(0).getVectorNumElements() != 4)
3263     return false;
3264
3265   // Expect 1, 1, 3, 3
3266   for (unsigned i = 0; i < 2; ++i) {
3267     int Elt = N->getMaskElt(i);
3268     if (Elt >= 0 && Elt != 1)
3269       return false;
3270   }
3271
3272   bool HasHi = false;
3273   for (unsigned i = 2; i < 4; ++i) {
3274     int Elt = N->getMaskElt(i);
3275     if (Elt >= 0 && Elt != 3)
3276       return false;
3277     if (Elt == 3)
3278       HasHi = true;
3279   }
3280   // Don't use movshdup if it can be done with a shufps.
3281   // FIXME: verify that matching u, u, 3, 3 is what we want.
3282   return HasHi;
3283 }
3284
3285 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3286 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3287 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3288   if (N->getValueType(0).getVectorNumElements() != 4)
3289     return false;
3290
3291   // Expect 0, 0, 2, 2
3292   for (unsigned i = 0; i < 2; ++i)
3293     if (N->getMaskElt(i) > 0)
3294       return false;
3295
3296   bool HasHi = false;
3297   for (unsigned i = 2; i < 4; ++i) {
3298     int Elt = N->getMaskElt(i);
3299     if (Elt >= 0 && Elt != 2)
3300       return false;
3301     if (Elt == 2)
3302       HasHi = true;
3303   }
3304   // Don't use movsldup if it can be done with a shufps.
3305   return HasHi;
3306 }
3307
3308 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3309 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3310 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3311   int e = N->getValueType(0).getVectorNumElements() / 2;
3312
3313   for (int i = 0; i < e; ++i)
3314     if (!isUndefOrEqual(N->getMaskElt(i), i))
3315       return false;
3316   for (int i = 0; i < e; ++i)
3317     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3318       return false;
3319   return true;
3320 }
3321
3322 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3323 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3324 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3325   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3326   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3327
3328   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3329   unsigned Mask = 0;
3330   for (int i = 0; i < NumOperands; ++i) {
3331     int Val = SVOp->getMaskElt(NumOperands-i-1);
3332     if (Val < 0) Val = 0;
3333     if (Val >= NumOperands) Val -= NumOperands;
3334     Mask |= Val;
3335     if (i != NumOperands - 1)
3336       Mask <<= Shift;
3337   }
3338   return Mask;
3339 }
3340
3341 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3342 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3343 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3344   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3345   unsigned Mask = 0;
3346   // 8 nodes, but we only care about the last 4.
3347   for (unsigned i = 7; i >= 4; --i) {
3348     int Val = SVOp->getMaskElt(i);
3349     if (Val >= 0)
3350       Mask |= (Val - 4);
3351     if (i != 4)
3352       Mask <<= 2;
3353   }
3354   return Mask;
3355 }
3356
3357 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3358 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3359 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3360   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3361   unsigned Mask = 0;
3362   // 8 nodes, but we only care about the first 4.
3363   for (int i = 3; i >= 0; --i) {
3364     int Val = SVOp->getMaskElt(i);
3365     if (Val >= 0)
3366       Mask |= Val;
3367     if (i != 0)
3368       Mask <<= 2;
3369   }
3370   return Mask;
3371 }
3372
3373 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3374 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3375 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3376   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3377   EVT VVT = N->getValueType(0);
3378   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3379   int Val = 0;
3380
3381   unsigned i, e;
3382   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3383     Val = SVOp->getMaskElt(i);
3384     if (Val >= 0)
3385       break;
3386   }
3387   return (Val - i) * EltSize;
3388 }
3389
3390 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3391 /// constant +0.0.
3392 bool X86::isZeroNode(SDValue Elt) {
3393   return ((isa<ConstantSDNode>(Elt) &&
3394            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3395           (isa<ConstantFPSDNode>(Elt) &&
3396            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3397 }
3398
3399 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3400 /// their permute mask.
3401 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3402                                     SelectionDAG &DAG) {
3403   EVT VT = SVOp->getValueType(0);
3404   unsigned NumElems = VT.getVectorNumElements();
3405   SmallVector<int, 8> MaskVec;
3406
3407   for (unsigned i = 0; i != NumElems; ++i) {
3408     int idx = SVOp->getMaskElt(i);
3409     if (idx < 0)
3410       MaskVec.push_back(idx);
3411     else if (idx < (int)NumElems)
3412       MaskVec.push_back(idx + NumElems);
3413     else
3414       MaskVec.push_back(idx - NumElems);
3415   }
3416   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3417                               SVOp->getOperand(0), &MaskVec[0]);
3418 }
3419
3420 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3421 /// the two vector operands have swapped position.
3422 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3423   unsigned NumElems = VT.getVectorNumElements();
3424   for (unsigned i = 0; i != NumElems; ++i) {
3425     int idx = Mask[i];
3426     if (idx < 0)
3427       continue;
3428     else if (idx < (int)NumElems)
3429       Mask[i] = idx + NumElems;
3430     else
3431       Mask[i] = idx - NumElems;
3432   }
3433 }
3434
3435 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3436 /// match movhlps. The lower half elements should come from upper half of
3437 /// V1 (and in order), and the upper half elements should come from the upper
3438 /// half of V2 (and in order).
3439 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3440   if (Op->getValueType(0).getVectorNumElements() != 4)
3441     return false;
3442   for (unsigned i = 0, e = 2; i != e; ++i)
3443     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3444       return false;
3445   for (unsigned i = 2; i != 4; ++i)
3446     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3447       return false;
3448   return true;
3449 }
3450
3451 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3452 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3453 /// required.
3454 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3455   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3456     return false;
3457   N = N->getOperand(0).getNode();
3458   if (!ISD::isNON_EXTLoad(N))
3459     return false;
3460   if (LD)
3461     *LD = cast<LoadSDNode>(N);
3462   return true;
3463 }
3464
3465 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3466 /// match movlp{s|d}. The lower half elements should come from lower half of
3467 /// V1 (and in order), and the upper half elements should come from the upper
3468 /// half of V2 (and in order). And since V1 will become the source of the
3469 /// MOVLP, it must be either a vector load or a scalar load to vector.
3470 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3471                                ShuffleVectorSDNode *Op) {
3472   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3473     return false;
3474   // Is V2 is a vector load, don't do this transformation. We will try to use
3475   // load folding shufps op.
3476   if (ISD::isNON_EXTLoad(V2))
3477     return false;
3478
3479   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3480
3481   if (NumElems != 2 && NumElems != 4)
3482     return false;
3483   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3484     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3485       return false;
3486   for (unsigned i = NumElems/2; i != NumElems; ++i)
3487     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3488       return false;
3489   return true;
3490 }
3491
3492 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3493 /// all the same.
3494 static bool isSplatVector(SDNode *N) {
3495   if (N->getOpcode() != ISD::BUILD_VECTOR)
3496     return false;
3497
3498   SDValue SplatValue = N->getOperand(0);
3499   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3500     if (N->getOperand(i) != SplatValue)
3501       return false;
3502   return true;
3503 }
3504
3505 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3506 /// to an zero vector.
3507 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3508 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3509   SDValue V1 = N->getOperand(0);
3510   SDValue V2 = N->getOperand(1);
3511   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3512   for (unsigned i = 0; i != NumElems; ++i) {
3513     int Idx = N->getMaskElt(i);
3514     if (Idx >= (int)NumElems) {
3515       unsigned Opc = V2.getOpcode();
3516       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3517         continue;
3518       if (Opc != ISD::BUILD_VECTOR ||
3519           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3520         return false;
3521     } else if (Idx >= 0) {
3522       unsigned Opc = V1.getOpcode();
3523       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3524         continue;
3525       if (Opc != ISD::BUILD_VECTOR ||
3526           !X86::isZeroNode(V1.getOperand(Idx)))
3527         return false;
3528     }
3529   }
3530   return true;
3531 }
3532
3533 /// getZeroVector - Returns a vector of specified type with all zero elements.
3534 ///
3535 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3536                              DebugLoc dl) {
3537   assert(VT.isVector() && "Expected a vector type");
3538
3539   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3540   // to their dest type. This ensures they get CSE'd.
3541   SDValue Vec;
3542   if (VT.getSizeInBits() == 64) { // MMX
3543     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3544     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3545   } else if (VT.getSizeInBits() == 128) {
3546     if (HasSSE2) {  // SSE2
3547       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3548       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3549     } else { // SSE1
3550       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3551       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3552     }
3553   } else if (VT.getSizeInBits() == 256) { // AVX
3554     // 256-bit logic and arithmetic instructions in AVX are
3555     // all floating-point, no support for integer ops. Default
3556     // to emitting fp zeroed vectors then.
3557     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3558     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3559     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3560   }
3561   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3562 }
3563
3564 /// getOnesVector - Returns a vector of specified type with all bits set.
3565 ///
3566 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3567   assert(VT.isVector() && "Expected a vector type");
3568
3569   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3570   // type.  This ensures they get CSE'd.
3571   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3572   SDValue Vec;
3573   if (VT.getSizeInBits() == 64) // MMX
3574     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3575   else // SSE
3576     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3577   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3578 }
3579
3580
3581 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3582 /// that point to V2 points to its first element.
3583 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3584   EVT VT = SVOp->getValueType(0);
3585   unsigned NumElems = VT.getVectorNumElements();
3586
3587   bool Changed = false;
3588   SmallVector<int, 8> MaskVec;
3589   SVOp->getMask(MaskVec);
3590
3591   for (unsigned i = 0; i != NumElems; ++i) {
3592     if (MaskVec[i] > (int)NumElems) {
3593       MaskVec[i] = NumElems;
3594       Changed = true;
3595     }
3596   }
3597   if (Changed)
3598     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3599                                 SVOp->getOperand(1), &MaskVec[0]);
3600   return SDValue(SVOp, 0);
3601 }
3602
3603 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3604 /// operation of specified width.
3605 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3606                        SDValue V2) {
3607   unsigned NumElems = VT.getVectorNumElements();
3608   SmallVector<int, 8> Mask;
3609   Mask.push_back(NumElems);
3610   for (unsigned i = 1; i != NumElems; ++i)
3611     Mask.push_back(i);
3612   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3613 }
3614
3615 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3616 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3617                           SDValue V2) {
3618   unsigned NumElems = VT.getVectorNumElements();
3619   SmallVector<int, 8> Mask;
3620   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3621     Mask.push_back(i);
3622     Mask.push_back(i + NumElems);
3623   }
3624   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3625 }
3626
3627 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3628 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3629                           SDValue V2) {
3630   unsigned NumElems = VT.getVectorNumElements();
3631   unsigned Half = NumElems/2;
3632   SmallVector<int, 8> Mask;
3633   for (unsigned i = 0; i != Half; ++i) {
3634     Mask.push_back(i + Half);
3635     Mask.push_back(i + NumElems + Half);
3636   }
3637   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3638 }
3639
3640 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3641 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3642   if (SV->getValueType(0).getVectorNumElements() <= 4)
3643     return SDValue(SV, 0);
3644
3645   EVT PVT = MVT::v4f32;
3646   EVT VT = SV->getValueType(0);
3647   DebugLoc dl = SV->getDebugLoc();
3648   SDValue V1 = SV->getOperand(0);
3649   int NumElems = VT.getVectorNumElements();
3650   int EltNo = SV->getSplatIndex();
3651
3652   // unpack elements to the correct location
3653   while (NumElems > 4) {
3654     if (EltNo < NumElems/2) {
3655       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3656     } else {
3657       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3658       EltNo -= NumElems/2;
3659     }
3660     NumElems >>= 1;
3661   }
3662
3663   // Perform the splat.
3664   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3665   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3666   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3667   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3668 }
3669
3670 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3671 /// vector of zero or undef vector.  This produces a shuffle where the low
3672 /// element of V2 is swizzled into the zero/undef vector, landing at element
3673 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3674 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3675                                              bool isZero, bool HasSSE2,
3676                                              SelectionDAG &DAG) {
3677   EVT VT = V2.getValueType();
3678   SDValue V1 = isZero
3679     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3680   unsigned NumElems = VT.getVectorNumElements();
3681   SmallVector<int, 16> MaskVec;
3682   for (unsigned i = 0; i != NumElems; ++i)
3683     // If this is the insertion idx, put the low elt of V2 here.
3684     MaskVec.push_back(i == Idx ? NumElems : i);
3685   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3686 }
3687
3688 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3689 /// element of the result of the vector shuffle.
3690 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG) {
3691   SDValue V = SDValue(N, 0);
3692   EVT VT = V.getValueType();
3693   unsigned Opcode = V.getOpcode();
3694
3695   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3696   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3697     Index = SV->getMaskElt(Index);
3698
3699     if (Index < 0)
3700       return DAG.getUNDEF(VT.getVectorElementType());
3701
3702     int NumElems = VT.getVectorNumElements();
3703     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3704     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG);
3705   }
3706
3707   // Recurse into target specific vector shuffles to find scalars.
3708   if (isTargetShuffle(Opcode)) {
3709     switch(Opcode) {
3710     case X86ISD::MOVSS:
3711     case X86ISD::MOVSD: {
3712       // The index 0 always comes from the first element of the second source,
3713       // this is why MOVSS and MOVSD are used in the first place. The other
3714       // elements come from the other positions of the first source vector.
3715       unsigned OpNum = (Index == 0) ? 1 : 0;
3716       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG);
3717     }
3718     default:
3719       assert("not implemented for target shuffle node");
3720       return SDValue();
3721     }
3722   }
3723
3724   // Actual nodes that may contain scalar elements
3725   if (Opcode == ISD::BIT_CONVERT) {
3726     V = V.getOperand(0);
3727     EVT SrcVT = V.getValueType();
3728     unsigned NumElems = VT.getVectorNumElements();
3729
3730     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3731       return SDValue();
3732   }
3733
3734   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3735     return (Index == 0) ? V.getOperand(0)
3736                           : DAG.getUNDEF(VT.getVectorElementType());
3737
3738   if (V.getOpcode() == ISD::BUILD_VECTOR)
3739     return V.getOperand(Index);
3740
3741   return SDValue();
3742 }
3743
3744 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3745 /// shuffle operation which come from a consecutively from a zero. The
3746 /// search can start in two diferent directions, from left or right.
3747 static
3748 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3749                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3750   int i = 0;
3751
3752   while (i < NumElems) {
3753     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3754     SDValue Elt = getShuffleScalarElt(N, Index, DAG);
3755     if (!(Elt.getNode() &&
3756          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3757       break;
3758     ++i;
3759   }
3760
3761   return i;
3762 }
3763
3764 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3765 /// MaskE correspond consecutively to elements from one of the vector operands,
3766 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3767 static
3768 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3769                               int OpIdx, int NumElems, unsigned &OpNum) {
3770   bool SeenV1 = false;
3771   bool SeenV2 = false;
3772
3773   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3774     int Idx = SVOp->getMaskElt(i);
3775     // Ignore undef indicies
3776     if (Idx < 0)
3777       continue;
3778
3779     if (Idx < NumElems)
3780       SeenV1 = true;
3781     else
3782       SeenV2 = true;
3783
3784     // Only accept consecutive elements from the same vector
3785     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3786       return false;
3787   }
3788
3789   OpNum = SeenV1 ? 0 : 1;
3790   return true;
3791 }
3792
3793 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3794 /// logical left shift of a vector.
3795 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3796                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3797   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3798   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3799               false /* check zeros from right */, DAG);
3800   unsigned OpSrc;
3801
3802   if (!NumZeros)
3803     return false;
3804
3805   // Considering the elements in the mask that are not consecutive zeros,
3806   // check if they consecutively come from only one of the source vectors.
3807   //
3808   //               V1 = {X, A, B, C}     0
3809   //                         \  \  \    /
3810   //   vector_shuffle V1, V2 <1, 2, 3, X>
3811   //
3812   if (!isShuffleMaskConsecutive(SVOp,
3813             0,                   // Mask Start Index
3814             NumElems-NumZeros-1, // Mask End Index
3815             NumZeros,            // Where to start looking in the src vector
3816             NumElems,            // Number of elements in vector
3817             OpSrc))              // Which source operand ?
3818     return false;
3819
3820   isLeft = false;
3821   ShAmt = NumZeros;
3822   ShVal = SVOp->getOperand(OpSrc);
3823   return true;
3824 }
3825
3826 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3827 /// logical left shift of a vector.
3828 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3829                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3830   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3831   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3832               true /* check zeros from left */, DAG);
3833   unsigned OpSrc;
3834
3835   if (!NumZeros)
3836     return false;
3837
3838   // Considering the elements in the mask that are not consecutive zeros,
3839   // check if they consecutively come from only one of the source vectors.
3840   //
3841   //                           0    { A, B, X, X } = V2
3842   //                          / \    /  /
3843   //   vector_shuffle V1, V2 <X, X, 4, 5>
3844   //
3845   if (!isShuffleMaskConsecutive(SVOp,
3846             NumZeros,     // Mask Start Index
3847             NumElems-1,   // Mask End Index
3848             0,            // Where to start looking in the src vector
3849             NumElems,     // Number of elements in vector
3850             OpSrc))       // Which source operand ?
3851     return false;
3852
3853   isLeft = true;
3854   ShAmt = NumZeros;
3855   ShVal = SVOp->getOperand(OpSrc);
3856   return true;
3857 }
3858
3859 /// isVectorShift - Returns true if the shuffle can be implemented as a
3860 /// logical left or right shift of a vector.
3861 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3862                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3863   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3864       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3865     return true;
3866
3867   return false;
3868 }
3869
3870 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3871 ///
3872 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3873                                        unsigned NumNonZero, unsigned NumZero,
3874                                        SelectionDAG &DAG,
3875                                        const TargetLowering &TLI) {
3876   if (NumNonZero > 8)
3877     return SDValue();
3878
3879   DebugLoc dl = Op.getDebugLoc();
3880   SDValue V(0, 0);
3881   bool First = true;
3882   for (unsigned i = 0; i < 16; ++i) {
3883     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3884     if (ThisIsNonZero && First) {
3885       if (NumZero)
3886         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3887       else
3888         V = DAG.getUNDEF(MVT::v8i16);
3889       First = false;
3890     }
3891
3892     if ((i & 1) != 0) {
3893       SDValue ThisElt(0, 0), LastElt(0, 0);
3894       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3895       if (LastIsNonZero) {
3896         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3897                               MVT::i16, Op.getOperand(i-1));
3898       }
3899       if (ThisIsNonZero) {
3900         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3901         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3902                               ThisElt, DAG.getConstant(8, MVT::i8));
3903         if (LastIsNonZero)
3904           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3905       } else
3906         ThisElt = LastElt;
3907
3908       if (ThisElt.getNode())
3909         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3910                         DAG.getIntPtrConstant(i/2));
3911     }
3912   }
3913
3914   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3915 }
3916
3917 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3918 ///
3919 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3920                                      unsigned NumNonZero, unsigned NumZero,
3921                                      SelectionDAG &DAG,
3922                                      const TargetLowering &TLI) {
3923   if (NumNonZero > 4)
3924     return SDValue();
3925
3926   DebugLoc dl = Op.getDebugLoc();
3927   SDValue V(0, 0);
3928   bool First = true;
3929   for (unsigned i = 0; i < 8; ++i) {
3930     bool isNonZero = (NonZeros & (1 << i)) != 0;
3931     if (isNonZero) {
3932       if (First) {
3933         if (NumZero)
3934           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3935         else
3936           V = DAG.getUNDEF(MVT::v8i16);
3937         First = false;
3938       }
3939       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3940                       MVT::v8i16, V, Op.getOperand(i),
3941                       DAG.getIntPtrConstant(i));
3942     }
3943   }
3944
3945   return V;
3946 }
3947
3948 /// getVShift - Return a vector logical shift node.
3949 ///
3950 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3951                          unsigned NumBits, SelectionDAG &DAG,
3952                          const TargetLowering &TLI, DebugLoc dl) {
3953   bool isMMX = VT.getSizeInBits() == 64;
3954   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3955   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3956   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3957   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3958                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3959                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3960 }
3961
3962 SDValue
3963 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3964                                           SelectionDAG &DAG) const {
3965
3966   // Check if the scalar load can be widened into a vector load. And if
3967   // the address is "base + cst" see if the cst can be "absorbed" into
3968   // the shuffle mask.
3969   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3970     SDValue Ptr = LD->getBasePtr();
3971     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3972       return SDValue();
3973     EVT PVT = LD->getValueType(0);
3974     if (PVT != MVT::i32 && PVT != MVT::f32)
3975       return SDValue();
3976
3977     int FI = -1;
3978     int64_t Offset = 0;
3979     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3980       FI = FINode->getIndex();
3981       Offset = 0;
3982     } else if (Ptr.getOpcode() == ISD::ADD &&
3983                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3984                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3985       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3986       Offset = Ptr.getConstantOperandVal(1);
3987       Ptr = Ptr.getOperand(0);
3988     } else {
3989       return SDValue();
3990     }
3991
3992     SDValue Chain = LD->getChain();
3993     // Make sure the stack object alignment is at least 16.
3994     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3995     if (DAG.InferPtrAlignment(Ptr) < 16) {
3996       if (MFI->isFixedObjectIndex(FI)) {
3997         // Can't change the alignment. FIXME: It's possible to compute
3998         // the exact stack offset and reference FI + adjust offset instead.
3999         // If someone *really* cares about this. That's the way to implement it.
4000         return SDValue();
4001       } else {
4002         MFI->setObjectAlignment(FI, 16);
4003       }
4004     }
4005
4006     // (Offset % 16) must be multiple of 4. Then address is then
4007     // Ptr + (Offset & ~15).
4008     if (Offset < 0)
4009       return SDValue();
4010     if ((Offset % 16) & 3)
4011       return SDValue();
4012     int64_t StartOffset = Offset & ~15;
4013     if (StartOffset)
4014       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4015                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4016
4017     int EltNo = (Offset - StartOffset) >> 2;
4018     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4019     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4020     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
4021                              false, false, 0);
4022     // Canonicalize it to a v4i32 shuffle.
4023     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
4024     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4025                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4026                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
4027   }
4028
4029   return SDValue();
4030 }
4031
4032 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4033 /// vector of type 'VT', see if the elements can be replaced by a single large
4034 /// load which has the same value as a build_vector whose operands are 'elts'.
4035 ///
4036 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4037 ///
4038 /// FIXME: we'd also like to handle the case where the last elements are zero
4039 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4040 /// There's even a handy isZeroNode for that purpose.
4041 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4042                                         DebugLoc &dl, SelectionDAG &DAG) {
4043   EVT EltVT = VT.getVectorElementType();
4044   unsigned NumElems = Elts.size();
4045
4046   LoadSDNode *LDBase = NULL;
4047   unsigned LastLoadedElt = -1U;
4048
4049   // For each element in the initializer, see if we've found a load or an undef.
4050   // If we don't find an initial load element, or later load elements are
4051   // non-consecutive, bail out.
4052   for (unsigned i = 0; i < NumElems; ++i) {
4053     SDValue Elt = Elts[i];
4054
4055     if (!Elt.getNode() ||
4056         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4057       return SDValue();
4058     if (!LDBase) {
4059       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4060         return SDValue();
4061       LDBase = cast<LoadSDNode>(Elt.getNode());
4062       LastLoadedElt = i;
4063       continue;
4064     }
4065     if (Elt.getOpcode() == ISD::UNDEF)
4066       continue;
4067
4068     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4069     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4070       return SDValue();
4071     LastLoadedElt = i;
4072   }
4073
4074   // If we have found an entire vector of loads and undefs, then return a large
4075   // load of the entire vector width starting at the base pointer.  If we found
4076   // consecutive loads for the low half, generate a vzext_load node.
4077   if (LastLoadedElt == NumElems - 1) {
4078     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4079       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4080                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4081                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4082     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
4083                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
4084                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4085                        LDBase->getAlignment());
4086   } else if (NumElems == 4 && LastLoadedElt == 1) {
4087     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4088     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4089     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
4090     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
4091   }
4092   return SDValue();
4093 }
4094
4095 SDValue
4096 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4097   DebugLoc dl = Op.getDebugLoc();
4098   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4099   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4100   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4101   // is present, so AllOnes is ignored.
4102   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4103       (Op.getValueType().getSizeInBits() != 256 &&
4104        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4105     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
4106     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4107     // eliminated on x86-32 hosts.
4108     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
4109       return Op;
4110
4111     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4112       return getOnesVector(Op.getValueType(), DAG, dl);
4113     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4114   }
4115
4116   EVT VT = Op.getValueType();
4117   EVT ExtVT = VT.getVectorElementType();
4118   unsigned EVTBits = ExtVT.getSizeInBits();
4119
4120   unsigned NumElems = Op.getNumOperands();
4121   unsigned NumZero  = 0;
4122   unsigned NumNonZero = 0;
4123   unsigned NonZeros = 0;
4124   bool IsAllConstants = true;
4125   SmallSet<SDValue, 8> Values;
4126   for (unsigned i = 0; i < NumElems; ++i) {
4127     SDValue Elt = Op.getOperand(i);
4128     if (Elt.getOpcode() == ISD::UNDEF)
4129       continue;
4130     Values.insert(Elt);
4131     if (Elt.getOpcode() != ISD::Constant &&
4132         Elt.getOpcode() != ISD::ConstantFP)
4133       IsAllConstants = false;
4134     if (X86::isZeroNode(Elt))
4135       NumZero++;
4136     else {
4137       NonZeros |= (1 << i);
4138       NumNonZero++;
4139     }
4140   }
4141
4142   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4143   if (NumNonZero == 0)
4144     return DAG.getUNDEF(VT);
4145
4146   // Special case for single non-zero, non-undef, element.
4147   if (NumNonZero == 1) {
4148     unsigned Idx = CountTrailingZeros_32(NonZeros);
4149     SDValue Item = Op.getOperand(Idx);
4150
4151     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4152     // the value are obviously zero, truncate the value to i32 and do the
4153     // insertion that way.  Only do this if the value is non-constant or if the
4154     // value is a constant being inserted into element 0.  It is cheaper to do
4155     // a constant pool load than it is to do a movd + shuffle.
4156     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4157         (!IsAllConstants || Idx == 0)) {
4158       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4159         // Handle MMX and SSE both.
4160         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
4161         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
4162
4163         // Truncate the value (which may itself be a constant) to i32, and
4164         // convert it to a vector with movd (S2V+shuffle to zero extend).
4165         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4166         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4167         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4168                                            Subtarget->hasSSE2(), DAG);
4169
4170         // Now we have our 32-bit value zero extended in the low element of
4171         // a vector.  If Idx != 0, swizzle it into place.
4172         if (Idx != 0) {
4173           SmallVector<int, 4> Mask;
4174           Mask.push_back(Idx);
4175           for (unsigned i = 1; i != VecElts; ++i)
4176             Mask.push_back(i);
4177           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4178                                       DAG.getUNDEF(Item.getValueType()),
4179                                       &Mask[0]);
4180         }
4181         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4182       }
4183     }
4184
4185     // If we have a constant or non-constant insertion into the low element of
4186     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4187     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4188     // depending on what the source datatype is.
4189     if (Idx == 0) {
4190       if (NumZero == 0) {
4191         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4192       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4193           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4194         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4195         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4196         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4197                                            DAG);
4198       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4199         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4200         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
4201         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4202         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4203                                            Subtarget->hasSSE2(), DAG);
4204         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4205       }
4206     }
4207
4208     // Is it a vector logical left shift?
4209     if (NumElems == 2 && Idx == 1 &&
4210         X86::isZeroNode(Op.getOperand(0)) &&
4211         !X86::isZeroNode(Op.getOperand(1))) {
4212       unsigned NumBits = VT.getSizeInBits();
4213       return getVShift(true, VT,
4214                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4215                                    VT, Op.getOperand(1)),
4216                        NumBits/2, DAG, *this, dl);
4217     }
4218
4219     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4220       return SDValue();
4221
4222     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4223     // is a non-constant being inserted into an element other than the low one,
4224     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4225     // movd/movss) to move this into the low element, then shuffle it into
4226     // place.
4227     if (EVTBits == 32) {
4228       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4229
4230       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4231       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4232                                          Subtarget->hasSSE2(), DAG);
4233       SmallVector<int, 8> MaskVec;
4234       for (unsigned i = 0; i < NumElems; i++)
4235         MaskVec.push_back(i == Idx ? 0 : 1);
4236       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4237     }
4238   }
4239
4240   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4241   if (Values.size() == 1) {
4242     if (EVTBits == 32) {
4243       // Instead of a shuffle like this:
4244       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4245       // Check if it's possible to issue this instead.
4246       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4247       unsigned Idx = CountTrailingZeros_32(NonZeros);
4248       SDValue Item = Op.getOperand(Idx);
4249       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4250         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4251     }
4252     return SDValue();
4253   }
4254
4255   // A vector full of immediates; various special cases are already
4256   // handled, so this is best done with a single constant-pool load.
4257   if (IsAllConstants)
4258     return SDValue();
4259
4260   // Let legalizer expand 2-wide build_vectors.
4261   if (EVTBits == 64) {
4262     if (NumNonZero == 1) {
4263       // One half is zero or undef.
4264       unsigned Idx = CountTrailingZeros_32(NonZeros);
4265       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4266                                  Op.getOperand(Idx));
4267       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4268                                          Subtarget->hasSSE2(), DAG);
4269     }
4270     return SDValue();
4271   }
4272
4273   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4274   if (EVTBits == 8 && NumElems == 16) {
4275     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4276                                         *this);
4277     if (V.getNode()) return V;
4278   }
4279
4280   if (EVTBits == 16 && NumElems == 8) {
4281     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4282                                       *this);
4283     if (V.getNode()) return V;
4284   }
4285
4286   // If element VT is == 32 bits, turn it into a number of shuffles.
4287   SmallVector<SDValue, 8> V;
4288   V.resize(NumElems);
4289   if (NumElems == 4 && NumZero > 0) {
4290     for (unsigned i = 0; i < 4; ++i) {
4291       bool isZero = !(NonZeros & (1 << i));
4292       if (isZero)
4293         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4294       else
4295         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4296     }
4297
4298     for (unsigned i = 0; i < 2; ++i) {
4299       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4300         default: break;
4301         case 0:
4302           V[i] = V[i*2];  // Must be a zero vector.
4303           break;
4304         case 1:
4305           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4306           break;
4307         case 2:
4308           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4309           break;
4310         case 3:
4311           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4312           break;
4313       }
4314     }
4315
4316     SmallVector<int, 8> MaskVec;
4317     bool Reverse = (NonZeros & 0x3) == 2;
4318     for (unsigned i = 0; i < 2; ++i)
4319       MaskVec.push_back(Reverse ? 1-i : i);
4320     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4321     for (unsigned i = 0; i < 2; ++i)
4322       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4323     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4324   }
4325
4326   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4327     // Check for a build vector of consecutive loads.
4328     for (unsigned i = 0; i < NumElems; ++i)
4329       V[i] = Op.getOperand(i);
4330
4331     // Check for elements which are consecutive loads.
4332     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4333     if (LD.getNode())
4334       return LD;
4335
4336     // For SSE 4.1, use insertps to put the high elements into the low element.
4337     if (getSubtarget()->hasSSE41()) {
4338       SDValue Result;
4339       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4340         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4341       else
4342         Result = DAG.getUNDEF(VT);
4343
4344       for (unsigned i = 1; i < NumElems; ++i) {
4345         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4346         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4347                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4348       }
4349       return Result;
4350     }
4351
4352     // Otherwise, expand into a number of unpckl*, start by extending each of
4353     // our (non-undef) elements to the full vector width with the element in the
4354     // bottom slot of the vector (which generates no code for SSE).
4355     for (unsigned i = 0; i < NumElems; ++i) {
4356       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4357         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4358       else
4359         V[i] = DAG.getUNDEF(VT);
4360     }
4361
4362     // Next, we iteratively mix elements, e.g. for v4f32:
4363     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4364     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4365     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4366     unsigned EltStride = NumElems >> 1;
4367     while (EltStride != 0) {
4368       for (unsigned i = 0; i < EltStride; ++i) {
4369         // If V[i+EltStride] is undef and this is the first round of mixing,
4370         // then it is safe to just drop this shuffle: V[i] is already in the
4371         // right place, the one element (since it's the first round) being
4372         // inserted as undef can be dropped.  This isn't safe for successive
4373         // rounds because they will permute elements within both vectors.
4374         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4375             EltStride == NumElems/2)
4376           continue;
4377
4378         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4379       }
4380       EltStride >>= 1;
4381     }
4382     return V[0];
4383   }
4384   return SDValue();
4385 }
4386
4387 SDValue
4388 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4389   // We support concatenate two MMX registers and place them in a MMX
4390   // register.  This is better than doing a stack convert.
4391   DebugLoc dl = Op.getDebugLoc();
4392   EVT ResVT = Op.getValueType();
4393   assert(Op.getNumOperands() == 2);
4394   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4395          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4396   int Mask[2];
4397   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4398   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4399   InVec = Op.getOperand(1);
4400   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4401     unsigned NumElts = ResVT.getVectorNumElements();
4402     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4403     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4404                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4405   } else {
4406     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4407     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4408     Mask[0] = 0; Mask[1] = 2;
4409     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4410   }
4411   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4412 }
4413
4414 // v8i16 shuffles - Prefer shuffles in the following order:
4415 // 1. [all]   pshuflw, pshufhw, optional move
4416 // 2. [ssse3] 1 x pshufb
4417 // 3. [ssse3] 2 x pshufb + 1 x por
4418 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4419 SDValue
4420 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4421                                             SelectionDAG &DAG) const {
4422   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4423   SDValue V1 = SVOp->getOperand(0);
4424   SDValue V2 = SVOp->getOperand(1);
4425   DebugLoc dl = SVOp->getDebugLoc();
4426   SmallVector<int, 8> MaskVals;
4427
4428   // Determine if more than 1 of the words in each of the low and high quadwords
4429   // of the result come from the same quadword of one of the two inputs.  Undef
4430   // mask values count as coming from any quadword, for better codegen.
4431   SmallVector<unsigned, 4> LoQuad(4);
4432   SmallVector<unsigned, 4> HiQuad(4);
4433   BitVector InputQuads(4);
4434   for (unsigned i = 0; i < 8; ++i) {
4435     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4436     int EltIdx = SVOp->getMaskElt(i);
4437     MaskVals.push_back(EltIdx);
4438     if (EltIdx < 0) {
4439       ++Quad[0];
4440       ++Quad[1];
4441       ++Quad[2];
4442       ++Quad[3];
4443       continue;
4444     }
4445     ++Quad[EltIdx / 4];
4446     InputQuads.set(EltIdx / 4);
4447   }
4448
4449   int BestLoQuad = -1;
4450   unsigned MaxQuad = 1;
4451   for (unsigned i = 0; i < 4; ++i) {
4452     if (LoQuad[i] > MaxQuad) {
4453       BestLoQuad = i;
4454       MaxQuad = LoQuad[i];
4455     }
4456   }
4457
4458   int BestHiQuad = -1;
4459   MaxQuad = 1;
4460   for (unsigned i = 0; i < 4; ++i) {
4461     if (HiQuad[i] > MaxQuad) {
4462       BestHiQuad = i;
4463       MaxQuad = HiQuad[i];
4464     }
4465   }
4466
4467   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4468   // of the two input vectors, shuffle them into one input vector so only a
4469   // single pshufb instruction is necessary. If There are more than 2 input
4470   // quads, disable the next transformation since it does not help SSSE3.
4471   bool V1Used = InputQuads[0] || InputQuads[1];
4472   bool V2Used = InputQuads[2] || InputQuads[3];
4473   if (Subtarget->hasSSSE3()) {
4474     if (InputQuads.count() == 2 && V1Used && V2Used) {
4475       BestLoQuad = InputQuads.find_first();
4476       BestHiQuad = InputQuads.find_next(BestLoQuad);
4477     }
4478     if (InputQuads.count() > 2) {
4479       BestLoQuad = -1;
4480       BestHiQuad = -1;
4481     }
4482   }
4483
4484   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4485   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4486   // words from all 4 input quadwords.
4487   SDValue NewV;
4488   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4489     SmallVector<int, 8> MaskV;
4490     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4491     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4492     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4493                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4494                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4495     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4496
4497     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4498     // source words for the shuffle, to aid later transformations.
4499     bool AllWordsInNewV = true;
4500     bool InOrder[2] = { true, true };
4501     for (unsigned i = 0; i != 8; ++i) {
4502       int idx = MaskVals[i];
4503       if (idx != (int)i)
4504         InOrder[i/4] = false;
4505       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4506         continue;
4507       AllWordsInNewV = false;
4508       break;
4509     }
4510
4511     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4512     if (AllWordsInNewV) {
4513       for (int i = 0; i != 8; ++i) {
4514         int idx = MaskVals[i];
4515         if (idx < 0)
4516           continue;
4517         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4518         if ((idx != i) && idx < 4)
4519           pshufhw = false;
4520         if ((idx != i) && idx > 3)
4521           pshuflw = false;
4522       }
4523       V1 = NewV;
4524       V2Used = false;
4525       BestLoQuad = 0;
4526       BestHiQuad = 1;
4527     }
4528
4529     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4530     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4531     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4532       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4533       unsigned TargetMask = 0;
4534       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4535                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4536       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4537                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4538       V1 = NewV.getOperand(0);
4539       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4540     }
4541   }
4542
4543   // If we have SSSE3, and all words of the result are from 1 input vector,
4544   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4545   // is present, fall back to case 4.
4546   if (Subtarget->hasSSSE3()) {
4547     SmallVector<SDValue,16> pshufbMask;
4548
4549     // If we have elements from both input vectors, set the high bit of the
4550     // shuffle mask element to zero out elements that come from V2 in the V1
4551     // mask, and elements that come from V1 in the V2 mask, so that the two
4552     // results can be OR'd together.
4553     bool TwoInputs = V1Used && V2Used;
4554     for (unsigned i = 0; i != 8; ++i) {
4555       int EltIdx = MaskVals[i] * 2;
4556       if (TwoInputs && (EltIdx >= 16)) {
4557         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4558         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4559         continue;
4560       }
4561       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4562       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4563     }
4564     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4565     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4566                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4567                                  MVT::v16i8, &pshufbMask[0], 16));
4568     if (!TwoInputs)
4569       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4570
4571     // Calculate the shuffle mask for the second input, shuffle it, and
4572     // OR it with the first shuffled input.
4573     pshufbMask.clear();
4574     for (unsigned i = 0; i != 8; ++i) {
4575       int EltIdx = MaskVals[i] * 2;
4576       if (EltIdx < 16) {
4577         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4578         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4579         continue;
4580       }
4581       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4582       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4583     }
4584     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4585     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4586                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4587                                  MVT::v16i8, &pshufbMask[0], 16));
4588     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4589     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4590   }
4591
4592   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4593   // and update MaskVals with new element order.
4594   BitVector InOrder(8);
4595   if (BestLoQuad >= 0) {
4596     SmallVector<int, 8> MaskV;
4597     for (int i = 0; i != 4; ++i) {
4598       int idx = MaskVals[i];
4599       if (idx < 0) {
4600         MaskV.push_back(-1);
4601         InOrder.set(i);
4602       } else if ((idx / 4) == BestLoQuad) {
4603         MaskV.push_back(idx & 3);
4604         InOrder.set(i);
4605       } else {
4606         MaskV.push_back(-1);
4607       }
4608     }
4609     for (unsigned i = 4; i != 8; ++i)
4610       MaskV.push_back(i);
4611     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4612                                 &MaskV[0]);
4613
4614     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4615       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4616                                NewV.getOperand(0),
4617                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4618                                DAG);
4619   }
4620
4621   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4622   // and update MaskVals with the new element order.
4623   if (BestHiQuad >= 0) {
4624     SmallVector<int, 8> MaskV;
4625     for (unsigned i = 0; i != 4; ++i)
4626       MaskV.push_back(i);
4627     for (unsigned i = 4; i != 8; ++i) {
4628       int idx = MaskVals[i];
4629       if (idx < 0) {
4630         MaskV.push_back(-1);
4631         InOrder.set(i);
4632       } else if ((idx / 4) == BestHiQuad) {
4633         MaskV.push_back((idx & 3) + 4);
4634         InOrder.set(i);
4635       } else {
4636         MaskV.push_back(-1);
4637       }
4638     }
4639     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4640                                 &MaskV[0]);
4641
4642     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4643       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4644                               NewV.getOperand(0),
4645                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4646                               DAG);
4647   }
4648
4649   // In case BestHi & BestLo were both -1, which means each quadword has a word
4650   // from each of the four input quadwords, calculate the InOrder bitvector now
4651   // before falling through to the insert/extract cleanup.
4652   if (BestLoQuad == -1 && BestHiQuad == -1) {
4653     NewV = V1;
4654     for (int i = 0; i != 8; ++i)
4655       if (MaskVals[i] < 0 || MaskVals[i] == i)
4656         InOrder.set(i);
4657   }
4658
4659   // The other elements are put in the right place using pextrw and pinsrw.
4660   for (unsigned i = 0; i != 8; ++i) {
4661     if (InOrder[i])
4662       continue;
4663     int EltIdx = MaskVals[i];
4664     if (EltIdx < 0)
4665       continue;
4666     SDValue ExtOp = (EltIdx < 8)
4667     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4668                   DAG.getIntPtrConstant(EltIdx))
4669     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4670                   DAG.getIntPtrConstant(EltIdx - 8));
4671     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4672                        DAG.getIntPtrConstant(i));
4673   }
4674   return NewV;
4675 }
4676
4677 // v16i8 shuffles - Prefer shuffles in the following order:
4678 // 1. [ssse3] 1 x pshufb
4679 // 2. [ssse3] 2 x pshufb + 1 x por
4680 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4681 static
4682 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4683                                  SelectionDAG &DAG,
4684                                  const X86TargetLowering &TLI) {
4685   SDValue V1 = SVOp->getOperand(0);
4686   SDValue V2 = SVOp->getOperand(1);
4687   DebugLoc dl = SVOp->getDebugLoc();
4688   SmallVector<int, 16> MaskVals;
4689   SVOp->getMask(MaskVals);
4690
4691   // If we have SSSE3, case 1 is generated when all result bytes come from
4692   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4693   // present, fall back to case 3.
4694   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4695   bool V1Only = true;
4696   bool V2Only = true;
4697   for (unsigned i = 0; i < 16; ++i) {
4698     int EltIdx = MaskVals[i];
4699     if (EltIdx < 0)
4700       continue;
4701     if (EltIdx < 16)
4702       V2Only = false;
4703     else
4704       V1Only = false;
4705   }
4706
4707   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4708   if (TLI.getSubtarget()->hasSSSE3()) {
4709     SmallVector<SDValue,16> pshufbMask;
4710
4711     // If all result elements are from one input vector, then only translate
4712     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4713     //
4714     // Otherwise, we have elements from both input vectors, and must zero out
4715     // elements that come from V2 in the first mask, and V1 in the second mask
4716     // so that we can OR them together.
4717     bool TwoInputs = !(V1Only || V2Only);
4718     for (unsigned i = 0; i != 16; ++i) {
4719       int EltIdx = MaskVals[i];
4720       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4721         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4722         continue;
4723       }
4724       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4725     }
4726     // If all the elements are from V2, assign it to V1 and return after
4727     // building the first pshufb.
4728     if (V2Only)
4729       V1 = V2;
4730     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4731                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4732                                  MVT::v16i8, &pshufbMask[0], 16));
4733     if (!TwoInputs)
4734       return V1;
4735
4736     // Calculate the shuffle mask for the second input, shuffle it, and
4737     // OR it with the first shuffled input.
4738     pshufbMask.clear();
4739     for (unsigned i = 0; i != 16; ++i) {
4740       int EltIdx = MaskVals[i];
4741       if (EltIdx < 16) {
4742         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4743         continue;
4744       }
4745       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4746     }
4747     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4748                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4749                                  MVT::v16i8, &pshufbMask[0], 16));
4750     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4751   }
4752
4753   // No SSSE3 - Calculate in place words and then fix all out of place words
4754   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4755   // the 16 different words that comprise the two doublequadword input vectors.
4756   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4757   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4758   SDValue NewV = V2Only ? V2 : V1;
4759   for (int i = 0; i != 8; ++i) {
4760     int Elt0 = MaskVals[i*2];
4761     int Elt1 = MaskVals[i*2+1];
4762
4763     // This word of the result is all undef, skip it.
4764     if (Elt0 < 0 && Elt1 < 0)
4765       continue;
4766
4767     // This word of the result is already in the correct place, skip it.
4768     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4769       continue;
4770     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4771       continue;
4772
4773     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4774     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4775     SDValue InsElt;
4776
4777     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4778     // using a single extract together, load it and store it.
4779     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4780       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4781                            DAG.getIntPtrConstant(Elt1 / 2));
4782       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4783                         DAG.getIntPtrConstant(i));
4784       continue;
4785     }
4786
4787     // If Elt1 is defined, extract it from the appropriate source.  If the
4788     // source byte is not also odd, shift the extracted word left 8 bits
4789     // otherwise clear the bottom 8 bits if we need to do an or.
4790     if (Elt1 >= 0) {
4791       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4792                            DAG.getIntPtrConstant(Elt1 / 2));
4793       if ((Elt1 & 1) == 0)
4794         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4795                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4796       else if (Elt0 >= 0)
4797         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4798                              DAG.getConstant(0xFF00, MVT::i16));
4799     }
4800     // If Elt0 is defined, extract it from the appropriate source.  If the
4801     // source byte is not also even, shift the extracted word right 8 bits. If
4802     // Elt1 was also defined, OR the extracted values together before
4803     // inserting them in the result.
4804     if (Elt0 >= 0) {
4805       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4806                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4807       if ((Elt0 & 1) != 0)
4808         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4809                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4810       else if (Elt1 >= 0)
4811         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4812                              DAG.getConstant(0x00FF, MVT::i16));
4813       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4814                          : InsElt0;
4815     }
4816     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4817                        DAG.getIntPtrConstant(i));
4818   }
4819   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4820 }
4821
4822 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4823 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4824 /// done when every pair / quad of shuffle mask elements point to elements in
4825 /// the right sequence. e.g.
4826 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4827 static
4828 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4829                                  SelectionDAG &DAG,
4830                                  const TargetLowering &TLI, DebugLoc dl) {
4831   EVT VT = SVOp->getValueType(0);
4832   SDValue V1 = SVOp->getOperand(0);
4833   SDValue V2 = SVOp->getOperand(1);
4834   unsigned NumElems = VT.getVectorNumElements();
4835   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4836   EVT MaskVT = (NewWidth == 4) ? MVT::v4i16 : MVT::v2i32;
4837   EVT NewVT = MaskVT;
4838   switch (VT.getSimpleVT().SimpleTy) {
4839   default: assert(false && "Unexpected!");
4840   case MVT::v4f32: NewVT = MVT::v2f64; break;
4841   case MVT::v4i32: NewVT = MVT::v2i64; break;
4842   case MVT::v8i16: NewVT = MVT::v4i32; break;
4843   case MVT::v16i8: NewVT = MVT::v4i32; break;
4844   }
4845
4846   if (NewWidth == 2) {
4847     if (VT.isInteger())
4848       NewVT = MVT::v2i64;
4849     else
4850       NewVT = MVT::v2f64;
4851   }
4852   int Scale = NumElems / NewWidth;
4853   SmallVector<int, 8> MaskVec;
4854   for (unsigned i = 0; i < NumElems; i += Scale) {
4855     int StartIdx = -1;
4856     for (int j = 0; j < Scale; ++j) {
4857       int EltIdx = SVOp->getMaskElt(i+j);
4858       if (EltIdx < 0)
4859         continue;
4860       if (StartIdx == -1)
4861         StartIdx = EltIdx - (EltIdx % Scale);
4862       if (EltIdx != StartIdx + j)
4863         return SDValue();
4864     }
4865     if (StartIdx == -1)
4866       MaskVec.push_back(-1);
4867     else
4868       MaskVec.push_back(StartIdx / Scale);
4869   }
4870
4871   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4872   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4873   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4874 }
4875
4876 /// getVZextMovL - Return a zero-extending vector move low node.
4877 ///
4878 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4879                             SDValue SrcOp, SelectionDAG &DAG,
4880                             const X86Subtarget *Subtarget, DebugLoc dl) {
4881   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4882     LoadSDNode *LD = NULL;
4883     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4884       LD = dyn_cast<LoadSDNode>(SrcOp);
4885     if (!LD) {
4886       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4887       // instead.
4888       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4889       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4890           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4891           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4892           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4893         // PR2108
4894         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4895         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4896                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4897                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4898                                                    OpVT,
4899                                                    SrcOp.getOperand(0)
4900                                                           .getOperand(0))));
4901       }
4902     }
4903   }
4904
4905   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4906                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4907                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4908                                              OpVT, SrcOp)));
4909 }
4910
4911 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4912 /// shuffles.
4913 static SDValue
4914 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4915   SDValue V1 = SVOp->getOperand(0);
4916   SDValue V2 = SVOp->getOperand(1);
4917   DebugLoc dl = SVOp->getDebugLoc();
4918   EVT VT = SVOp->getValueType(0);
4919
4920   SmallVector<std::pair<int, int>, 8> Locs;
4921   Locs.resize(4);
4922   SmallVector<int, 8> Mask1(4U, -1);
4923   SmallVector<int, 8> PermMask;
4924   SVOp->getMask(PermMask);
4925
4926   unsigned NumHi = 0;
4927   unsigned NumLo = 0;
4928   for (unsigned i = 0; i != 4; ++i) {
4929     int Idx = PermMask[i];
4930     if (Idx < 0) {
4931       Locs[i] = std::make_pair(-1, -1);
4932     } else {
4933       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4934       if (Idx < 4) {
4935         Locs[i] = std::make_pair(0, NumLo);
4936         Mask1[NumLo] = Idx;
4937         NumLo++;
4938       } else {
4939         Locs[i] = std::make_pair(1, NumHi);
4940         if (2+NumHi < 4)
4941           Mask1[2+NumHi] = Idx;
4942         NumHi++;
4943       }
4944     }
4945   }
4946
4947   if (NumLo <= 2 && NumHi <= 2) {
4948     // If no more than two elements come from either vector. This can be
4949     // implemented with two shuffles. First shuffle gather the elements.
4950     // The second shuffle, which takes the first shuffle as both of its
4951     // vector operands, put the elements into the right order.
4952     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4953
4954     SmallVector<int, 8> Mask2(4U, -1);
4955
4956     for (unsigned i = 0; i != 4; ++i) {
4957       if (Locs[i].first == -1)
4958         continue;
4959       else {
4960         unsigned Idx = (i < 2) ? 0 : 4;
4961         Idx += Locs[i].first * 2 + Locs[i].second;
4962         Mask2[i] = Idx;
4963       }
4964     }
4965
4966     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4967   } else if (NumLo == 3 || NumHi == 3) {
4968     // Otherwise, we must have three elements from one vector, call it X, and
4969     // one element from the other, call it Y.  First, use a shufps to build an
4970     // intermediate vector with the one element from Y and the element from X
4971     // that will be in the same half in the final destination (the indexes don't
4972     // matter). Then, use a shufps to build the final vector, taking the half
4973     // containing the element from Y from the intermediate, and the other half
4974     // from X.
4975     if (NumHi == 3) {
4976       // Normalize it so the 3 elements come from V1.
4977       CommuteVectorShuffleMask(PermMask, VT);
4978       std::swap(V1, V2);
4979     }
4980
4981     // Find the element from V2.
4982     unsigned HiIndex;
4983     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4984       int Val = PermMask[HiIndex];
4985       if (Val < 0)
4986         continue;
4987       if (Val >= 4)
4988         break;
4989     }
4990
4991     Mask1[0] = PermMask[HiIndex];
4992     Mask1[1] = -1;
4993     Mask1[2] = PermMask[HiIndex^1];
4994     Mask1[3] = -1;
4995     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4996
4997     if (HiIndex >= 2) {
4998       Mask1[0] = PermMask[0];
4999       Mask1[1] = PermMask[1];
5000       Mask1[2] = HiIndex & 1 ? 6 : 4;
5001       Mask1[3] = HiIndex & 1 ? 4 : 6;
5002       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5003     } else {
5004       Mask1[0] = HiIndex & 1 ? 2 : 0;
5005       Mask1[1] = HiIndex & 1 ? 0 : 2;
5006       Mask1[2] = PermMask[2];
5007       Mask1[3] = PermMask[3];
5008       if (Mask1[2] >= 0)
5009         Mask1[2] += 4;
5010       if (Mask1[3] >= 0)
5011         Mask1[3] += 4;
5012       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5013     }
5014   }
5015
5016   // Break it into (shuffle shuffle_hi, shuffle_lo).
5017   Locs.clear();
5018   SmallVector<int,8> LoMask(4U, -1);
5019   SmallVector<int,8> HiMask(4U, -1);
5020
5021   SmallVector<int,8> *MaskPtr = &LoMask;
5022   unsigned MaskIdx = 0;
5023   unsigned LoIdx = 0;
5024   unsigned HiIdx = 2;
5025   for (unsigned i = 0; i != 4; ++i) {
5026     if (i == 2) {
5027       MaskPtr = &HiMask;
5028       MaskIdx = 1;
5029       LoIdx = 0;
5030       HiIdx = 2;
5031     }
5032     int Idx = PermMask[i];
5033     if (Idx < 0) {
5034       Locs[i] = std::make_pair(-1, -1);
5035     } else if (Idx < 4) {
5036       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5037       (*MaskPtr)[LoIdx] = Idx;
5038       LoIdx++;
5039     } else {
5040       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5041       (*MaskPtr)[HiIdx] = Idx;
5042       HiIdx++;
5043     }
5044   }
5045
5046   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5047   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5048   SmallVector<int, 8> MaskOps;
5049   for (unsigned i = 0; i != 4; ++i) {
5050     if (Locs[i].first == -1) {
5051       MaskOps.push_back(-1);
5052     } else {
5053       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5054       MaskOps.push_back(Idx);
5055     }
5056   }
5057   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5058 }
5059
5060 static
5061 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5062                         bool HasSSE2) {
5063   SDValue V1 = Op.getOperand(0);
5064   SDValue V2 = Op.getOperand(1);
5065   EVT VT = Op.getValueType();
5066
5067   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5068
5069   if (HasSSE2 && VT == MVT::v2f64)
5070     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5071
5072   // v4f32 or v4i32
5073   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5074 }
5075
5076 static
5077 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5078   SDValue V1 = Op.getOperand(0);
5079   SDValue V2 = Op.getOperand(1);
5080   EVT VT = Op.getValueType();
5081
5082   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5083          "unsupported shuffle type");
5084
5085   if (V2.getOpcode() == ISD::UNDEF)
5086     V2 = V1;
5087
5088   // v4i32 or v4f32
5089   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5090 }
5091
5092 static
5093 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5094   SDValue V1 = Op.getOperand(0);
5095   SDValue V2 = Op.getOperand(1);
5096   EVT VT = Op.getValueType();
5097   unsigned NumElems = VT.getVectorNumElements();
5098
5099   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5100   // operand of these instructions is only memory, so check if there's a
5101   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5102   // same masks.
5103   bool CanFoldLoad = false;
5104   SDValue TmpV1 = V1;
5105   SDValue TmpV2 = V2;
5106
5107   // Trivial case, when V2 comes from a load.
5108   if (TmpV2.hasOneUse() && TmpV2.getOpcode() == ISD::BIT_CONVERT)
5109     TmpV2 = TmpV2.getOperand(0);
5110   if (TmpV2.hasOneUse() && TmpV2.getOpcode() == ISD::SCALAR_TO_VECTOR)
5111     TmpV2 = TmpV2.getOperand(0);
5112   if (MayFoldLoad(TmpV2))
5113     CanFoldLoad = true;
5114
5115   // When V1 is a load, it can be folded later into a store in isel, example:
5116   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5117   //    turns into:
5118   //  (MOVLPSmr addr:$src1, VR128:$src2)
5119   // So, recognize this potential and also use MOVLPS or MOVLPD
5120   if (TmpV1.hasOneUse() && TmpV1.getOpcode() == ISD::BIT_CONVERT)
5121     TmpV1 = TmpV1.getOperand(0);
5122   if (MayFoldLoad(TmpV1) && MayFoldIntoStore(Op))
5123     CanFoldLoad = true;
5124
5125   if (CanFoldLoad) {
5126     if (HasSSE2 && NumElems == 2)
5127       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5128
5129     if (NumElems == 4)
5130       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5131   }
5132
5133   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5134   // movl and movlp will both match v2i64, but v2i64 is never matched by
5135   // movl earlier because we make it strict to avoid messing with the movlp load
5136   // folding logic (see the code above getMOVLP call). Match it here then,
5137   // this is horrible, but will stay like this until we move all shuffle
5138   // matching to x86 specific nodes. Note that for the 1st condition all
5139   // types are matched with movsd.
5140   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5141     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5142   else if (HasSSE2)
5143     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5144
5145
5146   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5147
5148   // Invert the operand order and use SHUFPS to match it.
5149   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5150                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5151 }
5152
5153 static inline unsigned getUNPCKLOpcode(EVT VT) {
5154   switch(VT.getSimpleVT().SimpleTy) {
5155   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5156   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5157   case MVT::v4f32: return X86ISD::UNPCKLPS;
5158   case MVT::v2f64: return X86ISD::UNPCKLPD;
5159   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5160   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5161   default:
5162     llvm_unreachable("Unknow type for unpckl");
5163   }
5164   return 0;
5165 }
5166
5167 static inline unsigned getUNPCKHOpcode(EVT VT) {
5168   switch(VT.getSimpleVT().SimpleTy) {
5169   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5170   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5171   case MVT::v4f32: return X86ISD::UNPCKHPS;
5172   case MVT::v2f64: return X86ISD::UNPCKHPD;
5173   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5174   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5175   default:
5176     llvm_unreachable("Unknow type for unpckh");
5177   }
5178   return 0;
5179 }
5180
5181 SDValue
5182 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5183   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5184   SDValue V1 = Op.getOperand(0);
5185   SDValue V2 = Op.getOperand(1);
5186   EVT VT = Op.getValueType();
5187   DebugLoc dl = Op.getDebugLoc();
5188   unsigned NumElems = VT.getVectorNumElements();
5189   bool isMMX = VT.getSizeInBits() == 64;
5190   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5191   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5192   bool V1IsSplat = false;
5193   bool V2IsSplat = false;
5194   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5195   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5196   MachineFunction &MF = DAG.getMachineFunction();
5197   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5198
5199   if (isZeroShuffle(SVOp))
5200     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5201
5202   // Promote splats to v4f32.
5203   if (SVOp->isSplat()) {
5204     if (isMMX || NumElems < 4)
5205       return Op;
5206     return PromoteSplat(SVOp, DAG);
5207   }
5208
5209   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5210   // do it!
5211   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5212     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5213     if (NewOp.getNode())
5214       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5215                          LowerVECTOR_SHUFFLE(NewOp, DAG));
5216   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5217     // FIXME: Figure out a cleaner way to do this.
5218     // Try to make use of movq to zero out the top part.
5219     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5220       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5221       if (NewOp.getNode()) {
5222         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5223           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5224                               DAG, Subtarget, dl);
5225       }
5226     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5227       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
5228       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5229         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5230                             DAG, Subtarget, dl);
5231     }
5232   }
5233
5234   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp)) {
5235     // NOTE: isPSHUFDMask can also match this mask, if speed is more
5236     // important than size here, this will be matched by pshufd
5237     if (VT == MVT::v4f32)
5238       return getTargetShuffleNode(X86ISD::UNPCKLPS, dl, VT, V1, V1, DAG);
5239     if (HasSSE2 && VT == MVT::v16i8)
5240       return getTargetShuffleNode(X86ISD::PUNPCKLBW, dl, VT, V1, V1, DAG);
5241     if (HasSSE2 && VT == MVT::v8i16)
5242       return getTargetShuffleNode(X86ISD::PUNPCKLWD, dl, VT, V1, V1, DAG);
5243     if (HasSSE2 && VT == MVT::v4i32)
5244       return getTargetShuffleNode(X86ISD::PUNPCKLDQ, dl, VT, V1, V1, DAG);
5245   }
5246
5247   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp)) {
5248     // NOTE: isPSHUFDMask can also match this mask, if speed is more
5249     // important than size here, this will be matched by pshufd
5250     if (VT == MVT::v4f32)
5251       return getTargetShuffleNode(X86ISD::UNPCKHPS, dl, VT, V1, V1, DAG);
5252     if (HasSSE2 && VT == MVT::v16i8)
5253       return getTargetShuffleNode(X86ISD::PUNPCKHBW, dl, VT, V1, V1, DAG);
5254     if (HasSSE2 && VT == MVT::v8i16)
5255       return getTargetShuffleNode(X86ISD::PUNPCKHWD, dl, VT, V1, V1, DAG);
5256     if (HasSSE2 && VT == MVT::v4i32)
5257       return getTargetShuffleNode(X86ISD::PUNPCKHDQ, dl, VT, V1, V1, DAG);
5258   }
5259
5260   if (X86::isPSHUFDMask(SVOp)) {
5261     // The actual implementation will match the mask in the if above and then
5262     // during isel it can match several different instructions, not only pshufd
5263     // as its name says, sad but true, emulate the behavior for now...
5264     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5265         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5266
5267     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5268
5269     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5270       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5271
5272     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5273       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5274                                   TargetMask, DAG);
5275
5276     if (VT == MVT::v4f32)
5277       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5278                                   TargetMask, DAG);
5279   }
5280
5281   // Check if this can be converted into a logical shift.
5282   bool isLeft = false;
5283   unsigned ShAmt = 0;
5284   SDValue ShVal;
5285   bool isShift = getSubtarget()->hasSSE2() &&
5286     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5287   if (isShift && ShVal.hasOneUse()) {
5288     // If the shifted value has multiple uses, it may be cheaper to use
5289     // v_set0 + movlhps or movhlps, etc.
5290     EVT EltVT = VT.getVectorElementType();
5291     ShAmt *= EltVT.getSizeInBits();
5292     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5293   }
5294
5295   if (X86::isMOVLMask(SVOp)) {
5296     if (V1IsUndef)
5297       return V2;
5298     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5299       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5300     if (!isMMX && !X86::isMOVLPMask(SVOp)) {
5301       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5302         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5303
5304       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5305         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5306     }
5307   }
5308
5309   // FIXME: fold these into legal mask.
5310   if (!isMMX) {
5311     if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5312       return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5313
5314     if (X86::isMOVHLPSMask(SVOp))
5315       return getMOVHighToLow(Op, dl, DAG);
5316
5317     if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5318       return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5319
5320     if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5321       return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5322
5323     if (X86::isMOVLPMask(SVOp))
5324       return getMOVLP(Op, dl, DAG, HasSSE2);
5325   }
5326
5327   if (ShouldXformToMOVHLPS(SVOp) ||
5328       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5329     return CommuteVectorShuffle(SVOp, DAG);
5330
5331   if (isShift) {
5332     // No better options. Use a vshl / vsrl.
5333     EVT EltVT = VT.getVectorElementType();
5334     ShAmt *= EltVT.getSizeInBits();
5335     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5336   }
5337
5338   bool Commuted = false;
5339   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5340   // 1,1,1,1 -> v8i16 though.
5341   V1IsSplat = isSplatVector(V1.getNode());
5342   V2IsSplat = isSplatVector(V2.getNode());
5343
5344   // Canonicalize the splat or undef, if present, to be on the RHS.
5345   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5346     Op = CommuteVectorShuffle(SVOp, DAG);
5347     SVOp = cast<ShuffleVectorSDNode>(Op);
5348     V1 = SVOp->getOperand(0);
5349     V2 = SVOp->getOperand(1);
5350     std::swap(V1IsSplat, V2IsSplat);
5351     std::swap(V1IsUndef, V2IsUndef);
5352     Commuted = true;
5353   }
5354
5355   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5356     // Shuffling low element of v1 into undef, just return v1.
5357     if (V2IsUndef)
5358       return V1;
5359     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5360     // the instruction selector will not match, so get a canonical MOVL with
5361     // swapped operands to undo the commute.
5362     return getMOVL(DAG, dl, VT, V2, V1);
5363   }
5364
5365   if (X86::isUNPCKLMask(SVOp) ||
5366       X86::isUNPCKHMask(SVOp))
5367     return Op;
5368
5369   if (V2IsSplat) {
5370     // Normalize mask so all entries that point to V2 points to its first
5371     // element then try to match unpck{h|l} again. If match, return a
5372     // new vector_shuffle with the corrected mask.
5373     SDValue NewMask = NormalizeMask(SVOp, DAG);
5374     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5375     if (NSVOp != SVOp) {
5376       if (X86::isUNPCKLMask(NSVOp, true)) {
5377         return NewMask;
5378       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5379         return NewMask;
5380       }
5381     }
5382   }
5383
5384   if (Commuted) {
5385     // Commute is back and try unpck* again.
5386     // FIXME: this seems wrong.
5387     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5388     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5389     if (X86::isUNPCKLMask(NewSVOp) ||
5390         X86::isUNPCKHMask(NewSVOp))
5391       return NewOp;
5392   }
5393
5394   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
5395
5396   // Normalize the node to match x86 shuffle ops if needed
5397   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5398     return CommuteVectorShuffle(SVOp, DAG);
5399
5400   // Check for legal shuffle and return?
5401   SmallVector<int, 16> PermMask;
5402   SVOp->getMask(PermMask);
5403   if (isShuffleMaskLegal(PermMask, VT))
5404     return Op;
5405
5406   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5407   if (VT == MVT::v8i16) {
5408     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5409     if (NewOp.getNode())
5410       return NewOp;
5411   }
5412
5413   if (VT == MVT::v16i8) {
5414     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5415     if (NewOp.getNode())
5416       return NewOp;
5417   }
5418
5419   // Handle all 4 wide cases with a number of shuffles except for MMX.
5420   if (NumElems == 4 && !isMMX)
5421     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5422
5423   return SDValue();
5424 }
5425
5426 SDValue
5427 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5428                                                 SelectionDAG &DAG) const {
5429   EVT VT = Op.getValueType();
5430   DebugLoc dl = Op.getDebugLoc();
5431   if (VT.getSizeInBits() == 8) {
5432     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5433                                     Op.getOperand(0), Op.getOperand(1));
5434     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5435                                     DAG.getValueType(VT));
5436     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5437   } else if (VT.getSizeInBits() == 16) {
5438     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5439     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5440     if (Idx == 0)
5441       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5442                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5443                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5444                                                  MVT::v4i32,
5445                                                  Op.getOperand(0)),
5446                                      Op.getOperand(1)));
5447     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5448                                     Op.getOperand(0), Op.getOperand(1));
5449     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5450                                     DAG.getValueType(VT));
5451     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5452   } else if (VT == MVT::f32) {
5453     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5454     // the result back to FR32 register. It's only worth matching if the
5455     // result has a single use which is a store or a bitcast to i32.  And in
5456     // the case of a store, it's not worth it if the index is a constant 0,
5457     // because a MOVSSmr can be used instead, which is smaller and faster.
5458     if (!Op.hasOneUse())
5459       return SDValue();
5460     SDNode *User = *Op.getNode()->use_begin();
5461     if ((User->getOpcode() != ISD::STORE ||
5462          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5463           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5464         (User->getOpcode() != ISD::BIT_CONVERT ||
5465          User->getValueType(0) != MVT::i32))
5466       return SDValue();
5467     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5468                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5469                                               Op.getOperand(0)),
5470                                               Op.getOperand(1));
5471     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5472   } else if (VT == MVT::i32) {
5473     // ExtractPS works with constant index.
5474     if (isa<ConstantSDNode>(Op.getOperand(1)))
5475       return Op;
5476   }
5477   return SDValue();
5478 }
5479
5480
5481 SDValue
5482 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5483                                            SelectionDAG &DAG) const {
5484   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5485     return SDValue();
5486
5487   if (Subtarget->hasSSE41()) {
5488     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5489     if (Res.getNode())
5490       return Res;
5491   }
5492
5493   EVT VT = Op.getValueType();
5494   DebugLoc dl = Op.getDebugLoc();
5495   // TODO: handle v16i8.
5496   if (VT.getSizeInBits() == 16) {
5497     SDValue Vec = Op.getOperand(0);
5498     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5499     if (Idx == 0)
5500       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5501                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5502                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5503                                                  MVT::v4i32, Vec),
5504                                      Op.getOperand(1)));
5505     // Transform it so it match pextrw which produces a 32-bit result.
5506     EVT EltVT = MVT::i32;
5507     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5508                                     Op.getOperand(0), Op.getOperand(1));
5509     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5510                                     DAG.getValueType(VT));
5511     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5512   } else if (VT.getSizeInBits() == 32) {
5513     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5514     if (Idx == 0)
5515       return Op;
5516
5517     // SHUFPS the element to the lowest double word, then movss.
5518     int Mask[4] = { Idx, -1, -1, -1 };
5519     EVT VVT = Op.getOperand(0).getValueType();
5520     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5521                                        DAG.getUNDEF(VVT), Mask);
5522     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5523                        DAG.getIntPtrConstant(0));
5524   } else if (VT.getSizeInBits() == 64) {
5525     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5526     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5527     //        to match extract_elt for f64.
5528     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5529     if (Idx == 0)
5530       return Op;
5531
5532     // UNPCKHPD the element to the lowest double word, then movsd.
5533     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5534     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5535     int Mask[2] = { 1, -1 };
5536     EVT VVT = Op.getOperand(0).getValueType();
5537     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5538                                        DAG.getUNDEF(VVT), Mask);
5539     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5540                        DAG.getIntPtrConstant(0));
5541   }
5542
5543   return SDValue();
5544 }
5545
5546 SDValue
5547 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5548                                                SelectionDAG &DAG) const {
5549   EVT VT = Op.getValueType();
5550   EVT EltVT = VT.getVectorElementType();
5551   DebugLoc dl = Op.getDebugLoc();
5552
5553   SDValue N0 = Op.getOperand(0);
5554   SDValue N1 = Op.getOperand(1);
5555   SDValue N2 = Op.getOperand(2);
5556
5557   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5558       isa<ConstantSDNode>(N2)) {
5559     unsigned Opc;
5560     if (VT == MVT::v8i16)
5561       Opc = X86ISD::PINSRW;
5562     else if (VT == MVT::v4i16)
5563       Opc = X86ISD::MMX_PINSRW;
5564     else if (VT == MVT::v16i8)
5565       Opc = X86ISD::PINSRB;
5566     else
5567       Opc = X86ISD::PINSRB;
5568
5569     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5570     // argument.
5571     if (N1.getValueType() != MVT::i32)
5572       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5573     if (N2.getValueType() != MVT::i32)
5574       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5575     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5576   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5577     // Bits [7:6] of the constant are the source select.  This will always be
5578     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5579     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5580     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5581     // Bits [5:4] of the constant are the destination select.  This is the
5582     //  value of the incoming immediate.
5583     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5584     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5585     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5586     // Create this as a scalar to vector..
5587     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5588     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5589   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5590     // PINSR* works with constant index.
5591     return Op;
5592   }
5593   return SDValue();
5594 }
5595
5596 SDValue
5597 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5598   EVT VT = Op.getValueType();
5599   EVT EltVT = VT.getVectorElementType();
5600
5601   if (Subtarget->hasSSE41())
5602     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5603
5604   if (EltVT == MVT::i8)
5605     return SDValue();
5606
5607   DebugLoc dl = Op.getDebugLoc();
5608   SDValue N0 = Op.getOperand(0);
5609   SDValue N1 = Op.getOperand(1);
5610   SDValue N2 = Op.getOperand(2);
5611
5612   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5613     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5614     // as its second argument.
5615     if (N1.getValueType() != MVT::i32)
5616       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5617     if (N2.getValueType() != MVT::i32)
5618       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5619     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5620                        dl, VT, N0, N1, N2);
5621   }
5622   return SDValue();
5623 }
5624
5625 SDValue
5626 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5627   DebugLoc dl = Op.getDebugLoc();
5628
5629   if (Op.getValueType() == MVT::v1i64 &&
5630       Op.getOperand(0).getValueType() == MVT::i64)
5631     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5632
5633   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5634   EVT VT = MVT::v2i32;
5635   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5636   default: break;
5637   case MVT::v16i8:
5638   case MVT::v8i16:
5639     VT = MVT::v4i32;
5640     break;
5641   }
5642   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5643                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5644 }
5645
5646 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5647 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5648 // one of the above mentioned nodes. It has to be wrapped because otherwise
5649 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5650 // be used to form addressing mode. These wrapped nodes will be selected
5651 // into MOV32ri.
5652 SDValue
5653 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5654   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5655
5656   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5657   // global base reg.
5658   unsigned char OpFlag = 0;
5659   unsigned WrapperKind = X86ISD::Wrapper;
5660   CodeModel::Model M = getTargetMachine().getCodeModel();
5661
5662   if (Subtarget->isPICStyleRIPRel() &&
5663       (M == CodeModel::Small || M == CodeModel::Kernel))
5664     WrapperKind = X86ISD::WrapperRIP;
5665   else if (Subtarget->isPICStyleGOT())
5666     OpFlag = X86II::MO_GOTOFF;
5667   else if (Subtarget->isPICStyleStubPIC())
5668     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5669
5670   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5671                                              CP->getAlignment(),
5672                                              CP->getOffset(), OpFlag);
5673   DebugLoc DL = CP->getDebugLoc();
5674   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5675   // With PIC, the address is actually $g + Offset.
5676   if (OpFlag) {
5677     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5678                          DAG.getNode(X86ISD::GlobalBaseReg,
5679                                      DebugLoc(), getPointerTy()),
5680                          Result);
5681   }
5682
5683   return Result;
5684 }
5685
5686 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5687   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5688
5689   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5690   // global base reg.
5691   unsigned char OpFlag = 0;
5692   unsigned WrapperKind = X86ISD::Wrapper;
5693   CodeModel::Model M = getTargetMachine().getCodeModel();
5694
5695   if (Subtarget->isPICStyleRIPRel() &&
5696       (M == CodeModel::Small || M == CodeModel::Kernel))
5697     WrapperKind = X86ISD::WrapperRIP;
5698   else if (Subtarget->isPICStyleGOT())
5699     OpFlag = X86II::MO_GOTOFF;
5700   else if (Subtarget->isPICStyleStubPIC())
5701     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5702
5703   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5704                                           OpFlag);
5705   DebugLoc DL = JT->getDebugLoc();
5706   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5707
5708   // With PIC, the address is actually $g + Offset.
5709   if (OpFlag) {
5710     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5711                          DAG.getNode(X86ISD::GlobalBaseReg,
5712                                      DebugLoc(), getPointerTy()),
5713                          Result);
5714   }
5715
5716   return Result;
5717 }
5718
5719 SDValue
5720 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5721   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5722
5723   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5724   // global base reg.
5725   unsigned char OpFlag = 0;
5726   unsigned WrapperKind = X86ISD::Wrapper;
5727   CodeModel::Model M = getTargetMachine().getCodeModel();
5728
5729   if (Subtarget->isPICStyleRIPRel() &&
5730       (M == CodeModel::Small || M == CodeModel::Kernel))
5731     WrapperKind = X86ISD::WrapperRIP;
5732   else if (Subtarget->isPICStyleGOT())
5733     OpFlag = X86II::MO_GOTOFF;
5734   else if (Subtarget->isPICStyleStubPIC())
5735     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5736
5737   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5738
5739   DebugLoc DL = Op.getDebugLoc();
5740   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5741
5742
5743   // With PIC, the address is actually $g + Offset.
5744   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5745       !Subtarget->is64Bit()) {
5746     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5747                          DAG.getNode(X86ISD::GlobalBaseReg,
5748                                      DebugLoc(), getPointerTy()),
5749                          Result);
5750   }
5751
5752   return Result;
5753 }
5754
5755 SDValue
5756 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5757   // Create the TargetBlockAddressAddress node.
5758   unsigned char OpFlags =
5759     Subtarget->ClassifyBlockAddressReference();
5760   CodeModel::Model M = getTargetMachine().getCodeModel();
5761   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5762   DebugLoc dl = Op.getDebugLoc();
5763   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5764                                        /*isTarget=*/true, OpFlags);
5765
5766   if (Subtarget->isPICStyleRIPRel() &&
5767       (M == CodeModel::Small || M == CodeModel::Kernel))
5768     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5769   else
5770     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5771
5772   // With PIC, the address is actually $g + Offset.
5773   if (isGlobalRelativeToPICBase(OpFlags)) {
5774     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5775                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5776                          Result);
5777   }
5778
5779   return Result;
5780 }
5781
5782 SDValue
5783 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5784                                       int64_t Offset,
5785                                       SelectionDAG &DAG) const {
5786   // Create the TargetGlobalAddress node, folding in the constant
5787   // offset if it is legal.
5788   unsigned char OpFlags =
5789     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5790   CodeModel::Model M = getTargetMachine().getCodeModel();
5791   SDValue Result;
5792   if (OpFlags == X86II::MO_NO_FLAG &&
5793       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5794     // A direct static reference to a global.
5795     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5796     Offset = 0;
5797   } else {
5798     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5799   }
5800
5801   if (Subtarget->isPICStyleRIPRel() &&
5802       (M == CodeModel::Small || M == CodeModel::Kernel))
5803     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5804   else
5805     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5806
5807   // With PIC, the address is actually $g + Offset.
5808   if (isGlobalRelativeToPICBase(OpFlags)) {
5809     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5810                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5811                          Result);
5812   }
5813
5814   // For globals that require a load from a stub to get the address, emit the
5815   // load.
5816   if (isGlobalStubReference(OpFlags))
5817     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5818                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5819
5820   // If there was a non-zero offset that we didn't fold, create an explicit
5821   // addition for it.
5822   if (Offset != 0)
5823     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5824                          DAG.getConstant(Offset, getPointerTy()));
5825
5826   return Result;
5827 }
5828
5829 SDValue
5830 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5831   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5832   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5833   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5834 }
5835
5836 static SDValue
5837 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5838            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5839            unsigned char OperandFlags) {
5840   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5841   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5842   DebugLoc dl = GA->getDebugLoc();
5843   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5844                                            GA->getValueType(0),
5845                                            GA->getOffset(),
5846                                            OperandFlags);
5847   if (InFlag) {
5848     SDValue Ops[] = { Chain,  TGA, *InFlag };
5849     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5850   } else {
5851     SDValue Ops[]  = { Chain, TGA };
5852     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5853   }
5854
5855   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5856   MFI->setAdjustsStack(true);
5857
5858   SDValue Flag = Chain.getValue(1);
5859   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5860 }
5861
5862 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5863 static SDValue
5864 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5865                                 const EVT PtrVT) {
5866   SDValue InFlag;
5867   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5868   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5869                                      DAG.getNode(X86ISD::GlobalBaseReg,
5870                                                  DebugLoc(), PtrVT), InFlag);
5871   InFlag = Chain.getValue(1);
5872
5873   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5874 }
5875
5876 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5877 static SDValue
5878 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5879                                 const EVT PtrVT) {
5880   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5881                     X86::RAX, X86II::MO_TLSGD);
5882 }
5883
5884 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5885 // "local exec" model.
5886 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5887                                    const EVT PtrVT, TLSModel::Model model,
5888                                    bool is64Bit) {
5889   DebugLoc dl = GA->getDebugLoc();
5890   // Get the Thread Pointer
5891   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5892                              DebugLoc(), PtrVT,
5893                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5894                                              MVT::i32));
5895
5896   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5897                                       NULL, 0, false, false, 0);
5898
5899   unsigned char OperandFlags = 0;
5900   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5901   // initialexec.
5902   unsigned WrapperKind = X86ISD::Wrapper;
5903   if (model == TLSModel::LocalExec) {
5904     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5905   } else if (is64Bit) {
5906     assert(model == TLSModel::InitialExec);
5907     OperandFlags = X86II::MO_GOTTPOFF;
5908     WrapperKind = X86ISD::WrapperRIP;
5909   } else {
5910     assert(model == TLSModel::InitialExec);
5911     OperandFlags = X86II::MO_INDNTPOFF;
5912   }
5913
5914   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5915   // exec)
5916   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5917                                            GA->getValueType(0),
5918                                            GA->getOffset(), OperandFlags);
5919   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5920
5921   if (model == TLSModel::InitialExec)
5922     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5923                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5924
5925   // The address of the thread local variable is the add of the thread
5926   // pointer with the offset of the variable.
5927   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5928 }
5929
5930 SDValue
5931 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5932
5933   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5934   const GlobalValue *GV = GA->getGlobal();
5935
5936   if (Subtarget->isTargetELF()) {
5937     // TODO: implement the "local dynamic" model
5938     // TODO: implement the "initial exec"model for pic executables
5939
5940     // If GV is an alias then use the aliasee for determining
5941     // thread-localness.
5942     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5943       GV = GA->resolveAliasedGlobal(false);
5944
5945     TLSModel::Model model
5946       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5947
5948     switch (model) {
5949       case TLSModel::GeneralDynamic:
5950       case TLSModel::LocalDynamic: // not implemented
5951         if (Subtarget->is64Bit())
5952           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5953         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5954
5955       case TLSModel::InitialExec:
5956       case TLSModel::LocalExec:
5957         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5958                                    Subtarget->is64Bit());
5959     }
5960   } else if (Subtarget->isTargetDarwin()) {
5961     // Darwin only has one model of TLS.  Lower to that.
5962     unsigned char OpFlag = 0;
5963     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5964                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5965
5966     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5967     // global base reg.
5968     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5969                   !Subtarget->is64Bit();
5970     if (PIC32)
5971       OpFlag = X86II::MO_TLVP_PIC_BASE;
5972     else
5973       OpFlag = X86II::MO_TLVP;
5974     DebugLoc DL = Op.getDebugLoc();
5975     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
5976                                                 getPointerTy(),
5977                                                 GA->getOffset(), OpFlag);
5978     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5979
5980     // With PIC32, the address is actually $g + Offset.
5981     if (PIC32)
5982       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5983                            DAG.getNode(X86ISD::GlobalBaseReg,
5984                                        DebugLoc(), getPointerTy()),
5985                            Offset);
5986
5987     // Lowering the machine isd will make sure everything is in the right
5988     // location.
5989     SDValue Args[] = { Offset };
5990     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5991
5992     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5993     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5994     MFI->setAdjustsStack(true);
5995
5996     // And our return value (tls address) is in the standard call return value
5997     // location.
5998     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5999     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6000   }
6001
6002   assert(false &&
6003          "TLS not implemented for this target.");
6004
6005   llvm_unreachable("Unreachable");
6006   return SDValue();
6007 }
6008
6009
6010 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6011 /// take a 2 x i32 value to shift plus a shift amount.
6012 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6013   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6014   EVT VT = Op.getValueType();
6015   unsigned VTBits = VT.getSizeInBits();
6016   DebugLoc dl = Op.getDebugLoc();
6017   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6018   SDValue ShOpLo = Op.getOperand(0);
6019   SDValue ShOpHi = Op.getOperand(1);
6020   SDValue ShAmt  = Op.getOperand(2);
6021   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6022                                      DAG.getConstant(VTBits - 1, MVT::i8))
6023                        : DAG.getConstant(0, VT);
6024
6025   SDValue Tmp2, Tmp3;
6026   if (Op.getOpcode() == ISD::SHL_PARTS) {
6027     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6028     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6029   } else {
6030     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6031     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6032   }
6033
6034   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6035                                 DAG.getConstant(VTBits, MVT::i8));
6036   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6037                              AndNode, DAG.getConstant(0, MVT::i8));
6038
6039   SDValue Hi, Lo;
6040   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6041   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6042   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6043
6044   if (Op.getOpcode() == ISD::SHL_PARTS) {
6045     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6046     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6047   } else {
6048     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6049     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6050   }
6051
6052   SDValue Ops[2] = { Lo, Hi };
6053   return DAG.getMergeValues(Ops, 2, dl);
6054 }
6055
6056 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6057                                            SelectionDAG &DAG) const {
6058   EVT SrcVT = Op.getOperand(0).getValueType();
6059
6060   if (SrcVT.isVector()) {
6061     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
6062       return Op;
6063     }
6064     return SDValue();
6065   }
6066
6067   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6068          "Unknown SINT_TO_FP to lower!");
6069
6070   // These are really Legal; return the operand so the caller accepts it as
6071   // Legal.
6072   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6073     return Op;
6074   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6075       Subtarget->is64Bit()) {
6076     return Op;
6077   }
6078
6079   DebugLoc dl = Op.getDebugLoc();
6080   unsigned Size = SrcVT.getSizeInBits()/8;
6081   MachineFunction &MF = DAG.getMachineFunction();
6082   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6083   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6084   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6085                                StackSlot,
6086                                PseudoSourceValue::getFixedStack(SSFI), 0,
6087                                false, false, 0);
6088   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6089 }
6090
6091 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6092                                      SDValue StackSlot,
6093                                      SelectionDAG &DAG) const {
6094   // Build the FILD
6095   DebugLoc dl = Op.getDebugLoc();
6096   SDVTList Tys;
6097   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6098   if (useSSE)
6099     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
6100   else
6101     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6102   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6103   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
6104                                Tys, Ops, array_lengthof(Ops));
6105
6106   if (useSSE) {
6107     Chain = Result.getValue(1);
6108     SDValue InFlag = Result.getValue(2);
6109
6110     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6111     // shouldn't be necessary except that RFP cannot be live across
6112     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6113     MachineFunction &MF = DAG.getMachineFunction();
6114     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
6115     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6116     Tys = DAG.getVTList(MVT::Other);
6117     SDValue Ops[] = {
6118       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6119     };
6120     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
6121     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
6122                          PseudoSourceValue::getFixedStack(SSFI), 0,
6123                          false, false, 0);
6124   }
6125
6126   return Result;
6127 }
6128
6129 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6130 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6131                                                SelectionDAG &DAG) const {
6132   // This algorithm is not obvious. Here it is in C code, more or less:
6133   /*
6134     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6135       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6136       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6137
6138       // Copy ints to xmm registers.
6139       __m128i xh = _mm_cvtsi32_si128( hi );
6140       __m128i xl = _mm_cvtsi32_si128( lo );
6141
6142       // Combine into low half of a single xmm register.
6143       __m128i x = _mm_unpacklo_epi32( xh, xl );
6144       __m128d d;
6145       double sd;
6146
6147       // Merge in appropriate exponents to give the integer bits the right
6148       // magnitude.
6149       x = _mm_unpacklo_epi32( x, exp );
6150
6151       // Subtract away the biases to deal with the IEEE-754 double precision
6152       // implicit 1.
6153       d = _mm_sub_pd( (__m128d) x, bias );
6154
6155       // All conversions up to here are exact. The correctly rounded result is
6156       // calculated using the current rounding mode using the following
6157       // horizontal add.
6158       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6159       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6160                                 // store doesn't really need to be here (except
6161                                 // maybe to zero the other double)
6162       return sd;
6163     }
6164   */
6165
6166   DebugLoc dl = Op.getDebugLoc();
6167   LLVMContext *Context = DAG.getContext();
6168
6169   // Build some magic constants.
6170   std::vector<Constant*> CV0;
6171   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6172   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6173   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6174   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6175   Constant *C0 = ConstantVector::get(CV0);
6176   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6177
6178   std::vector<Constant*> CV1;
6179   CV1.push_back(
6180     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6181   CV1.push_back(
6182     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6183   Constant *C1 = ConstantVector::get(CV1);
6184   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6185
6186   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6187                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6188                                         Op.getOperand(0),
6189                                         DAG.getIntPtrConstant(1)));
6190   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6191                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6192                                         Op.getOperand(0),
6193                                         DAG.getIntPtrConstant(0)));
6194   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6195   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6196                               PseudoSourceValue::getConstantPool(), 0,
6197                               false, false, 16);
6198   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6199   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6200   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6201                               PseudoSourceValue::getConstantPool(), 0,
6202                               false, false, 16);
6203   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6204
6205   // Add the halves; easiest way is to swap them into another reg first.
6206   int ShufMask[2] = { 1, -1 };
6207   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6208                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6209   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6210   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6211                      DAG.getIntPtrConstant(0));
6212 }
6213
6214 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6215 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6216                                                SelectionDAG &DAG) const {
6217   DebugLoc dl = Op.getDebugLoc();
6218   // FP constant to bias correct the final result.
6219   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6220                                    MVT::f64);
6221
6222   // Load the 32-bit value into an XMM register.
6223   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6224                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6225                                          Op.getOperand(0),
6226                                          DAG.getIntPtrConstant(0)));
6227
6228   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6229                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6230                      DAG.getIntPtrConstant(0));
6231
6232   // Or the load with the bias.
6233   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6234                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6235                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6236                                                    MVT::v2f64, Load)),
6237                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6238                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6239                                                    MVT::v2f64, Bias)));
6240   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6241                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6242                    DAG.getIntPtrConstant(0));
6243
6244   // Subtract the bias.
6245   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6246
6247   // Handle final rounding.
6248   EVT DestVT = Op.getValueType();
6249
6250   if (DestVT.bitsLT(MVT::f64)) {
6251     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6252                        DAG.getIntPtrConstant(0));
6253   } else if (DestVT.bitsGT(MVT::f64)) {
6254     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6255   }
6256
6257   // Handle final rounding.
6258   return Sub;
6259 }
6260
6261 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6262                                            SelectionDAG &DAG) const {
6263   SDValue N0 = Op.getOperand(0);
6264   DebugLoc dl = Op.getDebugLoc();
6265
6266   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6267   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6268   // the optimization here.
6269   if (DAG.SignBitIsZero(N0))
6270     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6271
6272   EVT SrcVT = N0.getValueType();
6273   EVT DstVT = Op.getValueType();
6274   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6275     return LowerUINT_TO_FP_i64(Op, DAG);
6276   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6277     return LowerUINT_TO_FP_i32(Op, DAG);
6278
6279   // Make a 64-bit buffer, and use it to build an FILD.
6280   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6281   if (SrcVT == MVT::i32) {
6282     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6283     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6284                                      getPointerTy(), StackSlot, WordOff);
6285     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6286                                   StackSlot, NULL, 0, false, false, 0);
6287     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6288                                   OffsetSlot, NULL, 0, false, false, 0);
6289     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6290     return Fild;
6291   }
6292
6293   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6294   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6295                                 StackSlot, NULL, 0, false, false, 0);
6296   // For i64 source, we need to add the appropriate power of 2 if the input
6297   // was negative.  This is the same as the optimization in
6298   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6299   // we must be careful to do the computation in x87 extended precision, not
6300   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6301   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6302   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6303   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
6304
6305   APInt FF(32, 0x5F800000ULL);
6306
6307   // Check whether the sign bit is set.
6308   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6309                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6310                                  ISD::SETLT);
6311
6312   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6313   SDValue FudgePtr = DAG.getConstantPool(
6314                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6315                                          getPointerTy());
6316
6317   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6318   SDValue Zero = DAG.getIntPtrConstant(0);
6319   SDValue Four = DAG.getIntPtrConstant(4);
6320   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6321                                Zero, Four);
6322   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6323
6324   // Load the value out, extending it from f32 to f80.
6325   // FIXME: Avoid the extend by constructing the right constant pool?
6326   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6327                                  FudgePtr, PseudoSourceValue::getConstantPool(),
6328                                  0, MVT::f32, false, false, 4);
6329   // Extend everything to 80 bits to force it to be done on x87.
6330   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6331   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6332 }
6333
6334 std::pair<SDValue,SDValue> X86TargetLowering::
6335 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6336   DebugLoc dl = Op.getDebugLoc();
6337
6338   EVT DstTy = Op.getValueType();
6339
6340   if (!IsSigned) {
6341     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6342     DstTy = MVT::i64;
6343   }
6344
6345   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6346          DstTy.getSimpleVT() >= MVT::i16 &&
6347          "Unknown FP_TO_SINT to lower!");
6348
6349   // These are really Legal.
6350   if (DstTy == MVT::i32 &&
6351       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6352     return std::make_pair(SDValue(), SDValue());
6353   if (Subtarget->is64Bit() &&
6354       DstTy == MVT::i64 &&
6355       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6356     return std::make_pair(SDValue(), SDValue());
6357
6358   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6359   // stack slot.
6360   MachineFunction &MF = DAG.getMachineFunction();
6361   unsigned MemSize = DstTy.getSizeInBits()/8;
6362   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6363   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6364
6365   unsigned Opc;
6366   switch (DstTy.getSimpleVT().SimpleTy) {
6367   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6368   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6369   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6370   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6371   }
6372
6373   SDValue Chain = DAG.getEntryNode();
6374   SDValue Value = Op.getOperand(0);
6375   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
6376     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6377     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
6378                          PseudoSourceValue::getFixedStack(SSFI), 0,
6379                          false, false, 0);
6380     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6381     SDValue Ops[] = {
6382       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
6383     };
6384     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
6385     Chain = Value.getValue(1);
6386     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6387     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6388   }
6389
6390   // Build the FP_TO_INT*_IN_MEM
6391   SDValue Ops[] = { Chain, Value, StackSlot };
6392   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
6393
6394   return std::make_pair(FIST, StackSlot);
6395 }
6396
6397 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6398                                            SelectionDAG &DAG) const {
6399   if (Op.getValueType().isVector()) {
6400     if (Op.getValueType() == MVT::v2i32 &&
6401         Op.getOperand(0).getValueType() == MVT::v2f64) {
6402       return Op;
6403     }
6404     return SDValue();
6405   }
6406
6407   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6408   SDValue FIST = Vals.first, StackSlot = Vals.second;
6409   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6410   if (FIST.getNode() == 0) return Op;
6411
6412   // Load the result.
6413   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6414                      FIST, StackSlot, NULL, 0, false, false, 0);
6415 }
6416
6417 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6418                                            SelectionDAG &DAG) const {
6419   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6420   SDValue FIST = Vals.first, StackSlot = Vals.second;
6421   assert(FIST.getNode() && "Unexpected failure");
6422
6423   // Load the result.
6424   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6425                      FIST, StackSlot, NULL, 0, false, false, 0);
6426 }
6427
6428 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6429                                      SelectionDAG &DAG) const {
6430   LLVMContext *Context = DAG.getContext();
6431   DebugLoc dl = Op.getDebugLoc();
6432   EVT VT = Op.getValueType();
6433   EVT EltVT = VT;
6434   if (VT.isVector())
6435     EltVT = VT.getVectorElementType();
6436   std::vector<Constant*> CV;
6437   if (EltVT == MVT::f64) {
6438     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6439     CV.push_back(C);
6440     CV.push_back(C);
6441   } else {
6442     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6443     CV.push_back(C);
6444     CV.push_back(C);
6445     CV.push_back(C);
6446     CV.push_back(C);
6447   }
6448   Constant *C = ConstantVector::get(CV);
6449   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6450   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6451                              PseudoSourceValue::getConstantPool(), 0,
6452                              false, false, 16);
6453   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6454 }
6455
6456 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6457   LLVMContext *Context = DAG.getContext();
6458   DebugLoc dl = Op.getDebugLoc();
6459   EVT VT = Op.getValueType();
6460   EVT EltVT = VT;
6461   if (VT.isVector())
6462     EltVT = VT.getVectorElementType();
6463   std::vector<Constant*> CV;
6464   if (EltVT == MVT::f64) {
6465     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6466     CV.push_back(C);
6467     CV.push_back(C);
6468   } else {
6469     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6470     CV.push_back(C);
6471     CV.push_back(C);
6472     CV.push_back(C);
6473     CV.push_back(C);
6474   }
6475   Constant *C = ConstantVector::get(CV);
6476   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6477   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6478                              PseudoSourceValue::getConstantPool(), 0,
6479                              false, false, 16);
6480   if (VT.isVector()) {
6481     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6482                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6483                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6484                                 Op.getOperand(0)),
6485                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6486   } else {
6487     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6488   }
6489 }
6490
6491 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6492   LLVMContext *Context = DAG.getContext();
6493   SDValue Op0 = Op.getOperand(0);
6494   SDValue Op1 = Op.getOperand(1);
6495   DebugLoc dl = Op.getDebugLoc();
6496   EVT VT = Op.getValueType();
6497   EVT SrcVT = Op1.getValueType();
6498
6499   // If second operand is smaller, extend it first.
6500   if (SrcVT.bitsLT(VT)) {
6501     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6502     SrcVT = VT;
6503   }
6504   // And if it is bigger, shrink it first.
6505   if (SrcVT.bitsGT(VT)) {
6506     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6507     SrcVT = VT;
6508   }
6509
6510   // At this point the operands and the result should have the same
6511   // type, and that won't be f80 since that is not custom lowered.
6512
6513   // First get the sign bit of second operand.
6514   std::vector<Constant*> CV;
6515   if (SrcVT == MVT::f64) {
6516     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6517     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6518   } else {
6519     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6520     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6521     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6522     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6523   }
6524   Constant *C = ConstantVector::get(CV);
6525   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6526   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6527                               PseudoSourceValue::getConstantPool(), 0,
6528                               false, false, 16);
6529   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6530
6531   // Shift sign bit right or left if the two operands have different types.
6532   if (SrcVT.bitsGT(VT)) {
6533     // Op0 is MVT::f32, Op1 is MVT::f64.
6534     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6535     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6536                           DAG.getConstant(32, MVT::i32));
6537     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6538     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6539                           DAG.getIntPtrConstant(0));
6540   }
6541
6542   // Clear first operand sign bit.
6543   CV.clear();
6544   if (VT == MVT::f64) {
6545     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6546     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6547   } else {
6548     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6549     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6550     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6551     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6552   }
6553   C = ConstantVector::get(CV);
6554   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6555   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6556                               PseudoSourceValue::getConstantPool(), 0,
6557                               false, false, 16);
6558   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6559
6560   // Or the value with the sign bit.
6561   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6562 }
6563
6564 /// Emit nodes that will be selected as "test Op0,Op0", or something
6565 /// equivalent.
6566 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6567                                     SelectionDAG &DAG) const {
6568   DebugLoc dl = Op.getDebugLoc();
6569
6570   // CF and OF aren't always set the way we want. Determine which
6571   // of these we need.
6572   bool NeedCF = false;
6573   bool NeedOF = false;
6574   switch (X86CC) {
6575   default: break;
6576   case X86::COND_A: case X86::COND_AE:
6577   case X86::COND_B: case X86::COND_BE:
6578     NeedCF = true;
6579     break;
6580   case X86::COND_G: case X86::COND_GE:
6581   case X86::COND_L: case X86::COND_LE:
6582   case X86::COND_O: case X86::COND_NO:
6583     NeedOF = true;
6584     break;
6585   }
6586
6587   // See if we can use the EFLAGS value from the operand instead of
6588   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6589   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6590   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6591     // Emit a CMP with 0, which is the TEST pattern.
6592     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6593                        DAG.getConstant(0, Op.getValueType()));
6594
6595   unsigned Opcode = 0;
6596   unsigned NumOperands = 0;
6597   switch (Op.getNode()->getOpcode()) {
6598   case ISD::ADD:
6599     // Due to an isel shortcoming, be conservative if this add is likely to be
6600     // selected as part of a load-modify-store instruction. When the root node
6601     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6602     // uses of other nodes in the match, such as the ADD in this case. This
6603     // leads to the ADD being left around and reselected, with the result being
6604     // two adds in the output.  Alas, even if none our users are stores, that
6605     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6606     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6607     // climbing the DAG back to the root, and it doesn't seem to be worth the
6608     // effort.
6609     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6610            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6611       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6612         goto default_case;
6613
6614     if (ConstantSDNode *C =
6615         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6616       // An add of one will be selected as an INC.
6617       if (C->getAPIntValue() == 1) {
6618         Opcode = X86ISD::INC;
6619         NumOperands = 1;
6620         break;
6621       }
6622
6623       // An add of negative one (subtract of one) will be selected as a DEC.
6624       if (C->getAPIntValue().isAllOnesValue()) {
6625         Opcode = X86ISD::DEC;
6626         NumOperands = 1;
6627         break;
6628       }
6629     }
6630
6631     // Otherwise use a regular EFLAGS-setting add.
6632     Opcode = X86ISD::ADD;
6633     NumOperands = 2;
6634     break;
6635   case ISD::AND: {
6636     // If the primary and result isn't used, don't bother using X86ISD::AND,
6637     // because a TEST instruction will be better.
6638     bool NonFlagUse = false;
6639     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6640            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6641       SDNode *User = *UI;
6642       unsigned UOpNo = UI.getOperandNo();
6643       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6644         // Look pass truncate.
6645         UOpNo = User->use_begin().getOperandNo();
6646         User = *User->use_begin();
6647       }
6648
6649       if (User->getOpcode() != ISD::BRCOND &&
6650           User->getOpcode() != ISD::SETCC &&
6651           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6652         NonFlagUse = true;
6653         break;
6654       }
6655     }
6656
6657     if (!NonFlagUse)
6658       break;
6659   }
6660     // FALL THROUGH
6661   case ISD::SUB:
6662   case ISD::OR:
6663   case ISD::XOR:
6664     // Due to the ISEL shortcoming noted above, be conservative if this op is
6665     // likely to be selected as part of a load-modify-store instruction.
6666     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6667            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6668       if (UI->getOpcode() == ISD::STORE)
6669         goto default_case;
6670
6671     // Otherwise use a regular EFLAGS-setting instruction.
6672     switch (Op.getNode()->getOpcode()) {
6673     default: llvm_unreachable("unexpected operator!");
6674     case ISD::SUB: Opcode = X86ISD::SUB; break;
6675     case ISD::OR:  Opcode = X86ISD::OR;  break;
6676     case ISD::XOR: Opcode = X86ISD::XOR; break;
6677     case ISD::AND: Opcode = X86ISD::AND; break;
6678     }
6679
6680     NumOperands = 2;
6681     break;
6682   case X86ISD::ADD:
6683   case X86ISD::SUB:
6684   case X86ISD::INC:
6685   case X86ISD::DEC:
6686   case X86ISD::OR:
6687   case X86ISD::XOR:
6688   case X86ISD::AND:
6689     return SDValue(Op.getNode(), 1);
6690   default:
6691   default_case:
6692     break;
6693   }
6694
6695   if (Opcode == 0)
6696     // Emit a CMP with 0, which is the TEST pattern.
6697     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6698                        DAG.getConstant(0, Op.getValueType()));
6699
6700   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6701   SmallVector<SDValue, 4> Ops;
6702   for (unsigned i = 0; i != NumOperands; ++i)
6703     Ops.push_back(Op.getOperand(i));
6704
6705   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6706   DAG.ReplaceAllUsesWith(Op, New);
6707   return SDValue(New.getNode(), 1);
6708 }
6709
6710 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6711 /// equivalent.
6712 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6713                                    SelectionDAG &DAG) const {
6714   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6715     if (C->getAPIntValue() == 0)
6716       return EmitTest(Op0, X86CC, DAG);
6717
6718   DebugLoc dl = Op0.getDebugLoc();
6719   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6720 }
6721
6722 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6723 /// if it's possible.
6724 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6725                                      DebugLoc dl, SelectionDAG &DAG) const {
6726   SDValue Op0 = And.getOperand(0);
6727   SDValue Op1 = And.getOperand(1);
6728   if (Op0.getOpcode() == ISD::TRUNCATE)
6729     Op0 = Op0.getOperand(0);
6730   if (Op1.getOpcode() == ISD::TRUNCATE)
6731     Op1 = Op1.getOperand(0);
6732
6733   SDValue LHS, RHS;
6734   if (Op1.getOpcode() == ISD::SHL)
6735     std::swap(Op0, Op1);
6736   if (Op0.getOpcode() == ISD::SHL) {
6737     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6738       if (And00C->getZExtValue() == 1) {
6739         // If we looked past a truncate, check that it's only truncating away
6740         // known zeros.
6741         unsigned BitWidth = Op0.getValueSizeInBits();
6742         unsigned AndBitWidth = And.getValueSizeInBits();
6743         if (BitWidth > AndBitWidth) {
6744           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6745           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6746           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6747             return SDValue();
6748         }
6749         LHS = Op1;
6750         RHS = Op0.getOperand(1);
6751       }
6752   } else if (Op1.getOpcode() == ISD::Constant) {
6753     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6754     SDValue AndLHS = Op0;
6755     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6756       LHS = AndLHS.getOperand(0);
6757       RHS = AndLHS.getOperand(1);
6758     }
6759   }
6760
6761   if (LHS.getNode()) {
6762     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6763     // instruction.  Since the shift amount is in-range-or-undefined, we know
6764     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6765     // the encoding for the i16 version is larger than the i32 version.
6766     // Also promote i16 to i32 for performance / code size reason.
6767     if (LHS.getValueType() == MVT::i8 ||
6768         LHS.getValueType() == MVT::i16)
6769       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6770
6771     // If the operand types disagree, extend the shift amount to match.  Since
6772     // BT ignores high bits (like shifts) we can use anyextend.
6773     if (LHS.getValueType() != RHS.getValueType())
6774       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6775
6776     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6777     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6778     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6779                        DAG.getConstant(Cond, MVT::i8), BT);
6780   }
6781
6782   return SDValue();
6783 }
6784
6785 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6786   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6787   SDValue Op0 = Op.getOperand(0);
6788   SDValue Op1 = Op.getOperand(1);
6789   DebugLoc dl = Op.getDebugLoc();
6790   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6791
6792   // Optimize to BT if possible.
6793   // Lower (X & (1 << N)) == 0 to BT(X, N).
6794   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6795   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6796   if (Op0.getOpcode() == ISD::AND &&
6797       Op0.hasOneUse() &&
6798       Op1.getOpcode() == ISD::Constant &&
6799       cast<ConstantSDNode>(Op1)->isNullValue() &&
6800       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6801     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6802     if (NewSetCC.getNode())
6803       return NewSetCC;
6804   }
6805
6806   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6807   if (Op0.getOpcode() == X86ISD::SETCC &&
6808       Op1.getOpcode() == ISD::Constant &&
6809       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6810        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6811       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6812     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6813     bool Invert = (CC == ISD::SETNE) ^
6814       cast<ConstantSDNode>(Op1)->isNullValue();
6815     if (Invert)
6816       CCode = X86::GetOppositeBranchCondition(CCode);
6817     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6818                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6819   }
6820
6821   bool isFP = Op1.getValueType().isFloatingPoint();
6822   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6823   if (X86CC == X86::COND_INVALID)
6824     return SDValue();
6825
6826   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6827
6828   // Use sbb x, x to materialize carry bit into a GPR.
6829   if (X86CC == X86::COND_B)
6830     return DAG.getNode(ISD::AND, dl, MVT::i8,
6831                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6832                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6833                        DAG.getConstant(1, MVT::i8));
6834
6835   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6836                      DAG.getConstant(X86CC, MVT::i8), Cond);
6837 }
6838
6839 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6840   SDValue Cond;
6841   SDValue Op0 = Op.getOperand(0);
6842   SDValue Op1 = Op.getOperand(1);
6843   SDValue CC = Op.getOperand(2);
6844   EVT VT = Op.getValueType();
6845   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6846   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6847   DebugLoc dl = Op.getDebugLoc();
6848
6849   if (isFP) {
6850     unsigned SSECC = 8;
6851     EVT VT0 = Op0.getValueType();
6852     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6853     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6854     bool Swap = false;
6855
6856     switch (SetCCOpcode) {
6857     default: break;
6858     case ISD::SETOEQ:
6859     case ISD::SETEQ:  SSECC = 0; break;
6860     case ISD::SETOGT:
6861     case ISD::SETGT: Swap = true; // Fallthrough
6862     case ISD::SETLT:
6863     case ISD::SETOLT: SSECC = 1; break;
6864     case ISD::SETOGE:
6865     case ISD::SETGE: Swap = true; // Fallthrough
6866     case ISD::SETLE:
6867     case ISD::SETOLE: SSECC = 2; break;
6868     case ISD::SETUO:  SSECC = 3; break;
6869     case ISD::SETUNE:
6870     case ISD::SETNE:  SSECC = 4; break;
6871     case ISD::SETULE: Swap = true;
6872     case ISD::SETUGE: SSECC = 5; break;
6873     case ISD::SETULT: Swap = true;
6874     case ISD::SETUGT: SSECC = 6; break;
6875     case ISD::SETO:   SSECC = 7; break;
6876     }
6877     if (Swap)
6878       std::swap(Op0, Op1);
6879
6880     // In the two special cases we can't handle, emit two comparisons.
6881     if (SSECC == 8) {
6882       if (SetCCOpcode == ISD::SETUEQ) {
6883         SDValue UNORD, EQ;
6884         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6885         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6886         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6887       }
6888       else if (SetCCOpcode == ISD::SETONE) {
6889         SDValue ORD, NEQ;
6890         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6891         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6892         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6893       }
6894       llvm_unreachable("Illegal FP comparison");
6895     }
6896     // Handle all other FP comparisons here.
6897     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6898   }
6899
6900   // We are handling one of the integer comparisons here.  Since SSE only has
6901   // GT and EQ comparisons for integer, swapping operands and multiple
6902   // operations may be required for some comparisons.
6903   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6904   bool Swap = false, Invert = false, FlipSigns = false;
6905
6906   switch (VT.getSimpleVT().SimpleTy) {
6907   default: break;
6908   case MVT::v8i8:
6909   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6910   case MVT::v4i16:
6911   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6912   case MVT::v2i32:
6913   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6914   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6915   }
6916
6917   switch (SetCCOpcode) {
6918   default: break;
6919   case ISD::SETNE:  Invert = true;
6920   case ISD::SETEQ:  Opc = EQOpc; break;
6921   case ISD::SETLT:  Swap = true;
6922   case ISD::SETGT:  Opc = GTOpc; break;
6923   case ISD::SETGE:  Swap = true;
6924   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6925   case ISD::SETULT: Swap = true;
6926   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6927   case ISD::SETUGE: Swap = true;
6928   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6929   }
6930   if (Swap)
6931     std::swap(Op0, Op1);
6932
6933   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6934   // bits of the inputs before performing those operations.
6935   if (FlipSigns) {
6936     EVT EltVT = VT.getVectorElementType();
6937     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6938                                       EltVT);
6939     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6940     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6941                                     SignBits.size());
6942     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6943     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6944   }
6945
6946   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6947
6948   // If the logical-not of the result is required, perform that now.
6949   if (Invert)
6950     Result = DAG.getNOT(dl, Result, VT);
6951
6952   return Result;
6953 }
6954
6955 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6956 static bool isX86LogicalCmp(SDValue Op) {
6957   unsigned Opc = Op.getNode()->getOpcode();
6958   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6959     return true;
6960   if (Op.getResNo() == 1 &&
6961       (Opc == X86ISD::ADD ||
6962        Opc == X86ISD::SUB ||
6963        Opc == X86ISD::SMUL ||
6964        Opc == X86ISD::UMUL ||
6965        Opc == X86ISD::INC ||
6966        Opc == X86ISD::DEC ||
6967        Opc == X86ISD::OR ||
6968        Opc == X86ISD::XOR ||
6969        Opc == X86ISD::AND))
6970     return true;
6971
6972   return false;
6973 }
6974
6975 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6976   bool addTest = true;
6977   SDValue Cond  = Op.getOperand(0);
6978   DebugLoc dl = Op.getDebugLoc();
6979   SDValue CC;
6980
6981   if (Cond.getOpcode() == ISD::SETCC) {
6982     SDValue NewCond = LowerSETCC(Cond, DAG);
6983     if (NewCond.getNode())
6984       Cond = NewCond;
6985   }
6986
6987   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6988   SDValue Op1 = Op.getOperand(1);
6989   SDValue Op2 = Op.getOperand(2);
6990   if (Cond.getOpcode() == X86ISD::SETCC &&
6991       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6992     SDValue Cmp = Cond.getOperand(1);
6993     if (Cmp.getOpcode() == X86ISD::CMP) {
6994       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6995       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6996       ConstantSDNode *RHSC =
6997         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6998       if (N1C && N1C->isAllOnesValue() &&
6999           N2C && N2C->isNullValue() &&
7000           RHSC && RHSC->isNullValue()) {
7001         SDValue CmpOp0 = Cmp.getOperand(0);
7002         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7003                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7004         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
7005                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7006       }
7007     }
7008   }
7009
7010   // Look pass (and (setcc_carry (cmp ...)), 1).
7011   if (Cond.getOpcode() == ISD::AND &&
7012       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7013     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7014     if (C && C->getAPIntValue() == 1)
7015       Cond = Cond.getOperand(0);
7016   }
7017
7018   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7019   // setting operand in place of the X86ISD::SETCC.
7020   if (Cond.getOpcode() == X86ISD::SETCC ||
7021       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7022     CC = Cond.getOperand(0);
7023
7024     SDValue Cmp = Cond.getOperand(1);
7025     unsigned Opc = Cmp.getOpcode();
7026     EVT VT = Op.getValueType();
7027
7028     bool IllegalFPCMov = false;
7029     if (VT.isFloatingPoint() && !VT.isVector() &&
7030         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7031       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7032
7033     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7034         Opc == X86ISD::BT) { // FIXME
7035       Cond = Cmp;
7036       addTest = false;
7037     }
7038   }
7039
7040   if (addTest) {
7041     // Look pass the truncate.
7042     if (Cond.getOpcode() == ISD::TRUNCATE)
7043       Cond = Cond.getOperand(0);
7044
7045     // We know the result of AND is compared against zero. Try to match
7046     // it to BT.
7047     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7048       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7049       if (NewSetCC.getNode()) {
7050         CC = NewSetCC.getOperand(0);
7051         Cond = NewSetCC.getOperand(1);
7052         addTest = false;
7053       }
7054     }
7055   }
7056
7057   if (addTest) {
7058     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7059     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7060   }
7061
7062   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7063   // condition is true.
7064   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
7065   SDValue Ops[] = { Op2, Op1, CC, Cond };
7066   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
7067 }
7068
7069 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7070 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7071 // from the AND / OR.
7072 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7073   Opc = Op.getOpcode();
7074   if (Opc != ISD::OR && Opc != ISD::AND)
7075     return false;
7076   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7077           Op.getOperand(0).hasOneUse() &&
7078           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7079           Op.getOperand(1).hasOneUse());
7080 }
7081
7082 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7083 // 1 and that the SETCC node has a single use.
7084 static bool isXor1OfSetCC(SDValue Op) {
7085   if (Op.getOpcode() != ISD::XOR)
7086     return false;
7087   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7088   if (N1C && N1C->getAPIntValue() == 1) {
7089     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7090       Op.getOperand(0).hasOneUse();
7091   }
7092   return false;
7093 }
7094
7095 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7096   bool addTest = true;
7097   SDValue Chain = Op.getOperand(0);
7098   SDValue Cond  = Op.getOperand(1);
7099   SDValue Dest  = Op.getOperand(2);
7100   DebugLoc dl = Op.getDebugLoc();
7101   SDValue CC;
7102
7103   if (Cond.getOpcode() == ISD::SETCC) {
7104     SDValue NewCond = LowerSETCC(Cond, DAG);
7105     if (NewCond.getNode())
7106       Cond = NewCond;
7107   }
7108 #if 0
7109   // FIXME: LowerXALUO doesn't handle these!!
7110   else if (Cond.getOpcode() == X86ISD::ADD  ||
7111            Cond.getOpcode() == X86ISD::SUB  ||
7112            Cond.getOpcode() == X86ISD::SMUL ||
7113            Cond.getOpcode() == X86ISD::UMUL)
7114     Cond = LowerXALUO(Cond, DAG);
7115 #endif
7116
7117   // Look pass (and (setcc_carry (cmp ...)), 1).
7118   if (Cond.getOpcode() == ISD::AND &&
7119       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7120     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7121     if (C && C->getAPIntValue() == 1)
7122       Cond = Cond.getOperand(0);
7123   }
7124
7125   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7126   // setting operand in place of the X86ISD::SETCC.
7127   if (Cond.getOpcode() == X86ISD::SETCC ||
7128       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7129     CC = Cond.getOperand(0);
7130
7131     SDValue Cmp = Cond.getOperand(1);
7132     unsigned Opc = Cmp.getOpcode();
7133     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7134     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7135       Cond = Cmp;
7136       addTest = false;
7137     } else {
7138       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7139       default: break;
7140       case X86::COND_O:
7141       case X86::COND_B:
7142         // These can only come from an arithmetic instruction with overflow,
7143         // e.g. SADDO, UADDO.
7144         Cond = Cond.getNode()->getOperand(1);
7145         addTest = false;
7146         break;
7147       }
7148     }
7149   } else {
7150     unsigned CondOpc;
7151     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7152       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7153       if (CondOpc == ISD::OR) {
7154         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7155         // two branches instead of an explicit OR instruction with a
7156         // separate test.
7157         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7158             isX86LogicalCmp(Cmp)) {
7159           CC = Cond.getOperand(0).getOperand(0);
7160           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7161                               Chain, Dest, CC, Cmp);
7162           CC = Cond.getOperand(1).getOperand(0);
7163           Cond = Cmp;
7164           addTest = false;
7165         }
7166       } else { // ISD::AND
7167         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7168         // two branches instead of an explicit AND instruction with a
7169         // separate test. However, we only do this if this block doesn't
7170         // have a fall-through edge, because this requires an explicit
7171         // jmp when the condition is false.
7172         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7173             isX86LogicalCmp(Cmp) &&
7174             Op.getNode()->hasOneUse()) {
7175           X86::CondCode CCode =
7176             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7177           CCode = X86::GetOppositeBranchCondition(CCode);
7178           CC = DAG.getConstant(CCode, MVT::i8);
7179           SDNode *User = *Op.getNode()->use_begin();
7180           // Look for an unconditional branch following this conditional branch.
7181           // We need this because we need to reverse the successors in order
7182           // to implement FCMP_OEQ.
7183           if (User->getOpcode() == ISD::BR) {
7184             SDValue FalseBB = User->getOperand(1);
7185             SDNode *NewBR =
7186               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7187             assert(NewBR == User);
7188             (void)NewBR;
7189             Dest = FalseBB;
7190
7191             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7192                                 Chain, Dest, CC, Cmp);
7193             X86::CondCode CCode =
7194               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7195             CCode = X86::GetOppositeBranchCondition(CCode);
7196             CC = DAG.getConstant(CCode, MVT::i8);
7197             Cond = Cmp;
7198             addTest = false;
7199           }
7200         }
7201       }
7202     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7203       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7204       // It should be transformed during dag combiner except when the condition
7205       // is set by a arithmetics with overflow node.
7206       X86::CondCode CCode =
7207         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7208       CCode = X86::GetOppositeBranchCondition(CCode);
7209       CC = DAG.getConstant(CCode, MVT::i8);
7210       Cond = Cond.getOperand(0).getOperand(1);
7211       addTest = false;
7212     }
7213   }
7214
7215   if (addTest) {
7216     // Look pass the truncate.
7217     if (Cond.getOpcode() == ISD::TRUNCATE)
7218       Cond = Cond.getOperand(0);
7219
7220     // We know the result of AND is compared against zero. Try to match
7221     // it to BT.
7222     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7223       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7224       if (NewSetCC.getNode()) {
7225         CC = NewSetCC.getOperand(0);
7226         Cond = NewSetCC.getOperand(1);
7227         addTest = false;
7228       }
7229     }
7230   }
7231
7232   if (addTest) {
7233     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7234     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7235   }
7236   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7237                      Chain, Dest, CC, Cond);
7238 }
7239
7240
7241 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7242 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7243 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7244 // that the guard pages used by the OS virtual memory manager are allocated in
7245 // correct sequence.
7246 SDValue
7247 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7248                                            SelectionDAG &DAG) const {
7249   assert(Subtarget->isTargetCygMing() &&
7250          "This should be used only on Cygwin/Mingw targets");
7251   DebugLoc dl = Op.getDebugLoc();
7252
7253   // Get the inputs.
7254   SDValue Chain = Op.getOperand(0);
7255   SDValue Size  = Op.getOperand(1);
7256   // FIXME: Ensure alignment here
7257
7258   SDValue Flag;
7259
7260   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7261
7262   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7263   Flag = Chain.getValue(1);
7264
7265   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7266
7267   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7268   Flag = Chain.getValue(1);
7269
7270   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7271
7272   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7273   return DAG.getMergeValues(Ops1, 2, dl);
7274 }
7275
7276 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7277   MachineFunction &MF = DAG.getMachineFunction();
7278   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7279
7280   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7281   DebugLoc dl = Op.getDebugLoc();
7282
7283   if (!Subtarget->is64Bit()) {
7284     // vastart just stores the address of the VarArgsFrameIndex slot into the
7285     // memory location argument.
7286     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7287                                    getPointerTy());
7288     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
7289                         false, false, 0);
7290   }
7291
7292   // __va_list_tag:
7293   //   gp_offset         (0 - 6 * 8)
7294   //   fp_offset         (48 - 48 + 8 * 16)
7295   //   overflow_arg_area (point to parameters coming in memory).
7296   //   reg_save_area
7297   SmallVector<SDValue, 8> MemOps;
7298   SDValue FIN = Op.getOperand(1);
7299   // Store gp_offset
7300   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
7301                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7302                                                MVT::i32),
7303                                FIN, SV, 0, false, false, 0);
7304   MemOps.push_back(Store);
7305
7306   // Store fp_offset
7307   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7308                     FIN, DAG.getIntPtrConstant(4));
7309   Store = DAG.getStore(Op.getOperand(0), dl,
7310                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7311                                        MVT::i32),
7312                        FIN, SV, 4, false, false, 0);
7313   MemOps.push_back(Store);
7314
7315   // Store ptr to overflow_arg_area
7316   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7317                     FIN, DAG.getIntPtrConstant(4));
7318   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7319                                     getPointerTy());
7320   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 8,
7321                        false, false, 0);
7322   MemOps.push_back(Store);
7323
7324   // Store ptr to reg_save_area.
7325   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7326                     FIN, DAG.getIntPtrConstant(8));
7327   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7328                                     getPointerTy());
7329   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 16,
7330                        false, false, 0);
7331   MemOps.push_back(Store);
7332   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
7333                      &MemOps[0], MemOps.size());
7334 }
7335
7336 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7337   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7338   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
7339
7340   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
7341   return SDValue();
7342 }
7343
7344 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7345   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7346   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7347   SDValue Chain = Op.getOperand(0);
7348   SDValue DstPtr = Op.getOperand(1);
7349   SDValue SrcPtr = Op.getOperand(2);
7350   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7351   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7352   DebugLoc dl = Op.getDebugLoc();
7353
7354   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
7355                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7356                        false, DstSV, 0, SrcSV, 0);
7357 }
7358
7359 SDValue
7360 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7361   DebugLoc dl = Op.getDebugLoc();
7362   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7363   switch (IntNo) {
7364   default: return SDValue();    // Don't custom lower most intrinsics.
7365   // Comparison intrinsics.
7366   case Intrinsic::x86_sse_comieq_ss:
7367   case Intrinsic::x86_sse_comilt_ss:
7368   case Intrinsic::x86_sse_comile_ss:
7369   case Intrinsic::x86_sse_comigt_ss:
7370   case Intrinsic::x86_sse_comige_ss:
7371   case Intrinsic::x86_sse_comineq_ss:
7372   case Intrinsic::x86_sse_ucomieq_ss:
7373   case Intrinsic::x86_sse_ucomilt_ss:
7374   case Intrinsic::x86_sse_ucomile_ss:
7375   case Intrinsic::x86_sse_ucomigt_ss:
7376   case Intrinsic::x86_sse_ucomige_ss:
7377   case Intrinsic::x86_sse_ucomineq_ss:
7378   case Intrinsic::x86_sse2_comieq_sd:
7379   case Intrinsic::x86_sse2_comilt_sd:
7380   case Intrinsic::x86_sse2_comile_sd:
7381   case Intrinsic::x86_sse2_comigt_sd:
7382   case Intrinsic::x86_sse2_comige_sd:
7383   case Intrinsic::x86_sse2_comineq_sd:
7384   case Intrinsic::x86_sse2_ucomieq_sd:
7385   case Intrinsic::x86_sse2_ucomilt_sd:
7386   case Intrinsic::x86_sse2_ucomile_sd:
7387   case Intrinsic::x86_sse2_ucomigt_sd:
7388   case Intrinsic::x86_sse2_ucomige_sd:
7389   case Intrinsic::x86_sse2_ucomineq_sd: {
7390     unsigned Opc = 0;
7391     ISD::CondCode CC = ISD::SETCC_INVALID;
7392     switch (IntNo) {
7393     default: break;
7394     case Intrinsic::x86_sse_comieq_ss:
7395     case Intrinsic::x86_sse2_comieq_sd:
7396       Opc = X86ISD::COMI;
7397       CC = ISD::SETEQ;
7398       break;
7399     case Intrinsic::x86_sse_comilt_ss:
7400     case Intrinsic::x86_sse2_comilt_sd:
7401       Opc = X86ISD::COMI;
7402       CC = ISD::SETLT;
7403       break;
7404     case Intrinsic::x86_sse_comile_ss:
7405     case Intrinsic::x86_sse2_comile_sd:
7406       Opc = X86ISD::COMI;
7407       CC = ISD::SETLE;
7408       break;
7409     case Intrinsic::x86_sse_comigt_ss:
7410     case Intrinsic::x86_sse2_comigt_sd:
7411       Opc = X86ISD::COMI;
7412       CC = ISD::SETGT;
7413       break;
7414     case Intrinsic::x86_sse_comige_ss:
7415     case Intrinsic::x86_sse2_comige_sd:
7416       Opc = X86ISD::COMI;
7417       CC = ISD::SETGE;
7418       break;
7419     case Intrinsic::x86_sse_comineq_ss:
7420     case Intrinsic::x86_sse2_comineq_sd:
7421       Opc = X86ISD::COMI;
7422       CC = ISD::SETNE;
7423       break;
7424     case Intrinsic::x86_sse_ucomieq_ss:
7425     case Intrinsic::x86_sse2_ucomieq_sd:
7426       Opc = X86ISD::UCOMI;
7427       CC = ISD::SETEQ;
7428       break;
7429     case Intrinsic::x86_sse_ucomilt_ss:
7430     case Intrinsic::x86_sse2_ucomilt_sd:
7431       Opc = X86ISD::UCOMI;
7432       CC = ISD::SETLT;
7433       break;
7434     case Intrinsic::x86_sse_ucomile_ss:
7435     case Intrinsic::x86_sse2_ucomile_sd:
7436       Opc = X86ISD::UCOMI;
7437       CC = ISD::SETLE;
7438       break;
7439     case Intrinsic::x86_sse_ucomigt_ss:
7440     case Intrinsic::x86_sse2_ucomigt_sd:
7441       Opc = X86ISD::UCOMI;
7442       CC = ISD::SETGT;
7443       break;
7444     case Intrinsic::x86_sse_ucomige_ss:
7445     case Intrinsic::x86_sse2_ucomige_sd:
7446       Opc = X86ISD::UCOMI;
7447       CC = ISD::SETGE;
7448       break;
7449     case Intrinsic::x86_sse_ucomineq_ss:
7450     case Intrinsic::x86_sse2_ucomineq_sd:
7451       Opc = X86ISD::UCOMI;
7452       CC = ISD::SETNE;
7453       break;
7454     }
7455
7456     SDValue LHS = Op.getOperand(1);
7457     SDValue RHS = Op.getOperand(2);
7458     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7459     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7460     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7461     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7462                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7463     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7464   }
7465   // ptest and testp intrinsics. The intrinsic these come from are designed to
7466   // return an integer value, not just an instruction so lower it to the ptest
7467   // or testp pattern and a setcc for the result.
7468   case Intrinsic::x86_sse41_ptestz:
7469   case Intrinsic::x86_sse41_ptestc:
7470   case Intrinsic::x86_sse41_ptestnzc:
7471   case Intrinsic::x86_avx_ptestz_256:
7472   case Intrinsic::x86_avx_ptestc_256:
7473   case Intrinsic::x86_avx_ptestnzc_256:
7474   case Intrinsic::x86_avx_vtestz_ps:
7475   case Intrinsic::x86_avx_vtestc_ps:
7476   case Intrinsic::x86_avx_vtestnzc_ps:
7477   case Intrinsic::x86_avx_vtestz_pd:
7478   case Intrinsic::x86_avx_vtestc_pd:
7479   case Intrinsic::x86_avx_vtestnzc_pd:
7480   case Intrinsic::x86_avx_vtestz_ps_256:
7481   case Intrinsic::x86_avx_vtestc_ps_256:
7482   case Intrinsic::x86_avx_vtestnzc_ps_256:
7483   case Intrinsic::x86_avx_vtestz_pd_256:
7484   case Intrinsic::x86_avx_vtestc_pd_256:
7485   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7486     bool IsTestPacked = false;
7487     unsigned X86CC = 0;
7488     switch (IntNo) {
7489     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7490     case Intrinsic::x86_avx_vtestz_ps:
7491     case Intrinsic::x86_avx_vtestz_pd:
7492     case Intrinsic::x86_avx_vtestz_ps_256:
7493     case Intrinsic::x86_avx_vtestz_pd_256:
7494       IsTestPacked = true; // Fallthrough
7495     case Intrinsic::x86_sse41_ptestz:
7496     case Intrinsic::x86_avx_ptestz_256:
7497       // ZF = 1
7498       X86CC = X86::COND_E;
7499       break;
7500     case Intrinsic::x86_avx_vtestc_ps:
7501     case Intrinsic::x86_avx_vtestc_pd:
7502     case Intrinsic::x86_avx_vtestc_ps_256:
7503     case Intrinsic::x86_avx_vtestc_pd_256:
7504       IsTestPacked = true; // Fallthrough
7505     case Intrinsic::x86_sse41_ptestc:
7506     case Intrinsic::x86_avx_ptestc_256:
7507       // CF = 1
7508       X86CC = X86::COND_B;
7509       break;
7510     case Intrinsic::x86_avx_vtestnzc_ps:
7511     case Intrinsic::x86_avx_vtestnzc_pd:
7512     case Intrinsic::x86_avx_vtestnzc_ps_256:
7513     case Intrinsic::x86_avx_vtestnzc_pd_256:
7514       IsTestPacked = true; // Fallthrough
7515     case Intrinsic::x86_sse41_ptestnzc:
7516     case Intrinsic::x86_avx_ptestnzc_256:
7517       // ZF and CF = 0
7518       X86CC = X86::COND_A;
7519       break;
7520     }
7521
7522     SDValue LHS = Op.getOperand(1);
7523     SDValue RHS = Op.getOperand(2);
7524     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7525     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7526     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7527     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7528     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7529   }
7530
7531   // Fix vector shift instructions where the last operand is a non-immediate
7532   // i32 value.
7533   case Intrinsic::x86_sse2_pslli_w:
7534   case Intrinsic::x86_sse2_pslli_d:
7535   case Intrinsic::x86_sse2_pslli_q:
7536   case Intrinsic::x86_sse2_psrli_w:
7537   case Intrinsic::x86_sse2_psrli_d:
7538   case Intrinsic::x86_sse2_psrli_q:
7539   case Intrinsic::x86_sse2_psrai_w:
7540   case Intrinsic::x86_sse2_psrai_d:
7541   case Intrinsic::x86_mmx_pslli_w:
7542   case Intrinsic::x86_mmx_pslli_d:
7543   case Intrinsic::x86_mmx_pslli_q:
7544   case Intrinsic::x86_mmx_psrli_w:
7545   case Intrinsic::x86_mmx_psrli_d:
7546   case Intrinsic::x86_mmx_psrli_q:
7547   case Intrinsic::x86_mmx_psrai_w:
7548   case Intrinsic::x86_mmx_psrai_d: {
7549     SDValue ShAmt = Op.getOperand(2);
7550     if (isa<ConstantSDNode>(ShAmt))
7551       return SDValue();
7552
7553     unsigned NewIntNo = 0;
7554     EVT ShAmtVT = MVT::v4i32;
7555     switch (IntNo) {
7556     case Intrinsic::x86_sse2_pslli_w:
7557       NewIntNo = Intrinsic::x86_sse2_psll_w;
7558       break;
7559     case Intrinsic::x86_sse2_pslli_d:
7560       NewIntNo = Intrinsic::x86_sse2_psll_d;
7561       break;
7562     case Intrinsic::x86_sse2_pslli_q:
7563       NewIntNo = Intrinsic::x86_sse2_psll_q;
7564       break;
7565     case Intrinsic::x86_sse2_psrli_w:
7566       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7567       break;
7568     case Intrinsic::x86_sse2_psrli_d:
7569       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7570       break;
7571     case Intrinsic::x86_sse2_psrli_q:
7572       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7573       break;
7574     case Intrinsic::x86_sse2_psrai_w:
7575       NewIntNo = Intrinsic::x86_sse2_psra_w;
7576       break;
7577     case Intrinsic::x86_sse2_psrai_d:
7578       NewIntNo = Intrinsic::x86_sse2_psra_d;
7579       break;
7580     default: {
7581       ShAmtVT = MVT::v2i32;
7582       switch (IntNo) {
7583       case Intrinsic::x86_mmx_pslli_w:
7584         NewIntNo = Intrinsic::x86_mmx_psll_w;
7585         break;
7586       case Intrinsic::x86_mmx_pslli_d:
7587         NewIntNo = Intrinsic::x86_mmx_psll_d;
7588         break;
7589       case Intrinsic::x86_mmx_pslli_q:
7590         NewIntNo = Intrinsic::x86_mmx_psll_q;
7591         break;
7592       case Intrinsic::x86_mmx_psrli_w:
7593         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7594         break;
7595       case Intrinsic::x86_mmx_psrli_d:
7596         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7597         break;
7598       case Intrinsic::x86_mmx_psrli_q:
7599         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7600         break;
7601       case Intrinsic::x86_mmx_psrai_w:
7602         NewIntNo = Intrinsic::x86_mmx_psra_w;
7603         break;
7604       case Intrinsic::x86_mmx_psrai_d:
7605         NewIntNo = Intrinsic::x86_mmx_psra_d;
7606         break;
7607       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7608       }
7609       break;
7610     }
7611     }
7612
7613     // The vector shift intrinsics with scalars uses 32b shift amounts but
7614     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7615     // to be zero.
7616     SDValue ShOps[4];
7617     ShOps[0] = ShAmt;
7618     ShOps[1] = DAG.getConstant(0, MVT::i32);
7619     if (ShAmtVT == MVT::v4i32) {
7620       ShOps[2] = DAG.getUNDEF(MVT::i32);
7621       ShOps[3] = DAG.getUNDEF(MVT::i32);
7622       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7623     } else {
7624       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7625     }
7626
7627     EVT VT = Op.getValueType();
7628     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7629     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7630                        DAG.getConstant(NewIntNo, MVT::i32),
7631                        Op.getOperand(1), ShAmt);
7632   }
7633   }
7634 }
7635
7636 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7637                                            SelectionDAG &DAG) const {
7638   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7639   MFI->setReturnAddressIsTaken(true);
7640
7641   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7642   DebugLoc dl = Op.getDebugLoc();
7643
7644   if (Depth > 0) {
7645     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7646     SDValue Offset =
7647       DAG.getConstant(TD->getPointerSize(),
7648                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7649     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7650                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7651                                    FrameAddr, Offset),
7652                        NULL, 0, false, false, 0);
7653   }
7654
7655   // Just load the return address.
7656   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7657   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7658                      RetAddrFI, NULL, 0, false, false, 0);
7659 }
7660
7661 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7662   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7663   MFI->setFrameAddressIsTaken(true);
7664
7665   EVT VT = Op.getValueType();
7666   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7667   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7668   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7669   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7670   while (Depth--)
7671     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7672                             false, false, 0);
7673   return FrameAddr;
7674 }
7675
7676 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7677                                                      SelectionDAG &DAG) const {
7678   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7679 }
7680
7681 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7682   MachineFunction &MF = DAG.getMachineFunction();
7683   SDValue Chain     = Op.getOperand(0);
7684   SDValue Offset    = Op.getOperand(1);
7685   SDValue Handler   = Op.getOperand(2);
7686   DebugLoc dl       = Op.getDebugLoc();
7687
7688   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7689                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7690                                      getPointerTy());
7691   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7692
7693   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7694                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7695   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7696   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7697   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7698   MF.getRegInfo().addLiveOut(StoreAddrReg);
7699
7700   return DAG.getNode(X86ISD::EH_RETURN, dl,
7701                      MVT::Other,
7702                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7703 }
7704
7705 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7706                                              SelectionDAG &DAG) const {
7707   SDValue Root = Op.getOperand(0);
7708   SDValue Trmp = Op.getOperand(1); // trampoline
7709   SDValue FPtr = Op.getOperand(2); // nested function
7710   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7711   DebugLoc dl  = Op.getDebugLoc();
7712
7713   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7714
7715   if (Subtarget->is64Bit()) {
7716     SDValue OutChains[6];
7717
7718     // Large code-model.
7719     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7720     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7721
7722     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7723     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7724
7725     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7726
7727     // Load the pointer to the nested function into R11.
7728     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7729     SDValue Addr = Trmp;
7730     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7731                                 Addr, TrmpAddr, 0, false, false, 0);
7732
7733     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7734                        DAG.getConstant(2, MVT::i64));
7735     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7736                                 false, false, 2);
7737
7738     // Load the 'nest' parameter value into R10.
7739     // R10 is specified in X86CallingConv.td
7740     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7741     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7742                        DAG.getConstant(10, MVT::i64));
7743     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7744                                 Addr, TrmpAddr, 10, false, false, 0);
7745
7746     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7747                        DAG.getConstant(12, MVT::i64));
7748     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7749                                 false, false, 2);
7750
7751     // Jump to the nested function.
7752     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7753     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7754                        DAG.getConstant(20, MVT::i64));
7755     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7756                                 Addr, TrmpAddr, 20, false, false, 0);
7757
7758     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7759     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7760                        DAG.getConstant(22, MVT::i64));
7761     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7762                                 TrmpAddr, 22, false, false, 0);
7763
7764     SDValue Ops[] =
7765       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7766     return DAG.getMergeValues(Ops, 2, dl);
7767   } else {
7768     const Function *Func =
7769       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7770     CallingConv::ID CC = Func->getCallingConv();
7771     unsigned NestReg;
7772
7773     switch (CC) {
7774     default:
7775       llvm_unreachable("Unsupported calling convention");
7776     case CallingConv::C:
7777     case CallingConv::X86_StdCall: {
7778       // Pass 'nest' parameter in ECX.
7779       // Must be kept in sync with X86CallingConv.td
7780       NestReg = X86::ECX;
7781
7782       // Check that ECX wasn't needed by an 'inreg' parameter.
7783       const FunctionType *FTy = Func->getFunctionType();
7784       const AttrListPtr &Attrs = Func->getAttributes();
7785
7786       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7787         unsigned InRegCount = 0;
7788         unsigned Idx = 1;
7789
7790         for (FunctionType::param_iterator I = FTy->param_begin(),
7791              E = FTy->param_end(); I != E; ++I, ++Idx)
7792           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7793             // FIXME: should only count parameters that are lowered to integers.
7794             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7795
7796         if (InRegCount > 2) {
7797           report_fatal_error("Nest register in use - reduce number of inreg"
7798                              " parameters!");
7799         }
7800       }
7801       break;
7802     }
7803     case CallingConv::X86_FastCall:
7804     case CallingConv::X86_ThisCall:
7805     case CallingConv::Fast:
7806       // Pass 'nest' parameter in EAX.
7807       // Must be kept in sync with X86CallingConv.td
7808       NestReg = X86::EAX;
7809       break;
7810     }
7811
7812     SDValue OutChains[4];
7813     SDValue Addr, Disp;
7814
7815     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7816                        DAG.getConstant(10, MVT::i32));
7817     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7818
7819     // This is storing the opcode for MOV32ri.
7820     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7821     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7822     OutChains[0] = DAG.getStore(Root, dl,
7823                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7824                                 Trmp, TrmpAddr, 0, false, false, 0);
7825
7826     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7827                        DAG.getConstant(1, MVT::i32));
7828     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7829                                 false, false, 1);
7830
7831     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7832     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7833                        DAG.getConstant(5, MVT::i32));
7834     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7835                                 TrmpAddr, 5, false, false, 1);
7836
7837     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7838                        DAG.getConstant(6, MVT::i32));
7839     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7840                                 false, false, 1);
7841
7842     SDValue Ops[] =
7843       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7844     return DAG.getMergeValues(Ops, 2, dl);
7845   }
7846 }
7847
7848 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7849                                             SelectionDAG &DAG) const {
7850   /*
7851    The rounding mode is in bits 11:10 of FPSR, and has the following
7852    settings:
7853      00 Round to nearest
7854      01 Round to -inf
7855      10 Round to +inf
7856      11 Round to 0
7857
7858   FLT_ROUNDS, on the other hand, expects the following:
7859     -1 Undefined
7860      0 Round to 0
7861      1 Round to nearest
7862      2 Round to +inf
7863      3 Round to -inf
7864
7865   To perform the conversion, we do:
7866     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7867   */
7868
7869   MachineFunction &MF = DAG.getMachineFunction();
7870   const TargetMachine &TM = MF.getTarget();
7871   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7872   unsigned StackAlignment = TFI.getStackAlignment();
7873   EVT VT = Op.getValueType();
7874   DebugLoc dl = Op.getDebugLoc();
7875
7876   // Save FP Control Word to stack slot
7877   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7878   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7879
7880   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7881                               DAG.getEntryNode(), StackSlot);
7882
7883   // Load FP Control Word from stack slot
7884   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7885                             false, false, 0);
7886
7887   // Transform as necessary
7888   SDValue CWD1 =
7889     DAG.getNode(ISD::SRL, dl, MVT::i16,
7890                 DAG.getNode(ISD::AND, dl, MVT::i16,
7891                             CWD, DAG.getConstant(0x800, MVT::i16)),
7892                 DAG.getConstant(11, MVT::i8));
7893   SDValue CWD2 =
7894     DAG.getNode(ISD::SRL, dl, MVT::i16,
7895                 DAG.getNode(ISD::AND, dl, MVT::i16,
7896                             CWD, DAG.getConstant(0x400, MVT::i16)),
7897                 DAG.getConstant(9, MVT::i8));
7898
7899   SDValue RetVal =
7900     DAG.getNode(ISD::AND, dl, MVT::i16,
7901                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7902                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7903                             DAG.getConstant(1, MVT::i16)),
7904                 DAG.getConstant(3, MVT::i16));
7905
7906
7907   return DAG.getNode((VT.getSizeInBits() < 16 ?
7908                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7909 }
7910
7911 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7912   EVT VT = Op.getValueType();
7913   EVT OpVT = VT;
7914   unsigned NumBits = VT.getSizeInBits();
7915   DebugLoc dl = Op.getDebugLoc();
7916
7917   Op = Op.getOperand(0);
7918   if (VT == MVT::i8) {
7919     // Zero extend to i32 since there is not an i8 bsr.
7920     OpVT = MVT::i32;
7921     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7922   }
7923
7924   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7925   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7926   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7927
7928   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7929   SDValue Ops[] = {
7930     Op,
7931     DAG.getConstant(NumBits+NumBits-1, OpVT),
7932     DAG.getConstant(X86::COND_E, MVT::i8),
7933     Op.getValue(1)
7934   };
7935   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7936
7937   // Finally xor with NumBits-1.
7938   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7939
7940   if (VT == MVT::i8)
7941     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7942   return Op;
7943 }
7944
7945 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7946   EVT VT = Op.getValueType();
7947   EVT OpVT = VT;
7948   unsigned NumBits = VT.getSizeInBits();
7949   DebugLoc dl = Op.getDebugLoc();
7950
7951   Op = Op.getOperand(0);
7952   if (VT == MVT::i8) {
7953     OpVT = MVT::i32;
7954     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7955   }
7956
7957   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7958   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7959   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7960
7961   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7962   SDValue Ops[] = {
7963     Op,
7964     DAG.getConstant(NumBits, OpVT),
7965     DAG.getConstant(X86::COND_E, MVT::i8),
7966     Op.getValue(1)
7967   };
7968   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7969
7970   if (VT == MVT::i8)
7971     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7972   return Op;
7973 }
7974
7975 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7976   EVT VT = Op.getValueType();
7977   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7978   DebugLoc dl = Op.getDebugLoc();
7979
7980   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7981   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7982   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7983   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7984   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7985   //
7986   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7987   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7988   //  return AloBlo + AloBhi + AhiBlo;
7989
7990   SDValue A = Op.getOperand(0);
7991   SDValue B = Op.getOperand(1);
7992
7993   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7994                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7995                        A, DAG.getConstant(32, MVT::i32));
7996   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7997                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7998                        B, DAG.getConstant(32, MVT::i32));
7999   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8000                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8001                        A, B);
8002   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8003                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8004                        A, Bhi);
8005   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8006                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8007                        Ahi, B);
8008   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8009                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8010                        AloBhi, DAG.getConstant(32, MVT::i32));
8011   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8012                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8013                        AhiBlo, DAG.getConstant(32, MVT::i32));
8014   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8015   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8016   return Res;
8017 }
8018
8019 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8020   EVT VT = Op.getValueType();
8021   DebugLoc dl = Op.getDebugLoc();
8022   SDValue R = Op.getOperand(0);
8023
8024   LLVMContext *Context = DAG.getContext();
8025
8026   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8027
8028   if (VT == MVT::v4i32) {
8029     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8030                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8031                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8032
8033     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8034
8035     std::vector<Constant*> CV(4, CI);
8036     Constant *C = ConstantVector::get(CV);
8037     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8038     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8039                                  PseudoSourceValue::getConstantPool(), 0,
8040                                  false, false, 16);
8041
8042     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8043     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
8044     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8045     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8046   }
8047   if (VT == MVT::v16i8) {
8048     // a = a << 5;
8049     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8050                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8051                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8052
8053     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8054     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8055
8056     std::vector<Constant*> CVM1(16, CM1);
8057     std::vector<Constant*> CVM2(16, CM2);
8058     Constant *C = ConstantVector::get(CVM1);
8059     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8060     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8061                             PseudoSourceValue::getConstantPool(), 0,
8062                             false, false, 16);
8063
8064     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8065     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8066     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8067                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8068                     DAG.getConstant(4, MVT::i32));
8069     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8070                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8071                     R, M, Op);
8072     // a += a
8073     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8074
8075     C = ConstantVector::get(CVM2);
8076     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8077     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8078                     PseudoSourceValue::getConstantPool(), 0, false, false, 16);
8079
8080     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8081     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8082     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8083                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8084                     DAG.getConstant(2, MVT::i32));
8085     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8086                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8087                     R, M, Op);
8088     // a += a
8089     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8090
8091     // return pblendv(r, r+r, a);
8092     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8093                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8094                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8095     return R;
8096   }
8097   return SDValue();
8098 }
8099
8100 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8101   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8102   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8103   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8104   // has only one use.
8105   SDNode *N = Op.getNode();
8106   SDValue LHS = N->getOperand(0);
8107   SDValue RHS = N->getOperand(1);
8108   unsigned BaseOp = 0;
8109   unsigned Cond = 0;
8110   DebugLoc dl = Op.getDebugLoc();
8111
8112   switch (Op.getOpcode()) {
8113   default: llvm_unreachable("Unknown ovf instruction!");
8114   case ISD::SADDO:
8115     // A subtract of one will be selected as a INC. Note that INC doesn't
8116     // set CF, so we can't do this for UADDO.
8117     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8118       if (C->getAPIntValue() == 1) {
8119         BaseOp = X86ISD::INC;
8120         Cond = X86::COND_O;
8121         break;
8122       }
8123     BaseOp = X86ISD::ADD;
8124     Cond = X86::COND_O;
8125     break;
8126   case ISD::UADDO:
8127     BaseOp = X86ISD::ADD;
8128     Cond = X86::COND_B;
8129     break;
8130   case ISD::SSUBO:
8131     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8132     // set CF, so we can't do this for USUBO.
8133     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8134       if (C->getAPIntValue() == 1) {
8135         BaseOp = X86ISD::DEC;
8136         Cond = X86::COND_O;
8137         break;
8138       }
8139     BaseOp = X86ISD::SUB;
8140     Cond = X86::COND_O;
8141     break;
8142   case ISD::USUBO:
8143     BaseOp = X86ISD::SUB;
8144     Cond = X86::COND_B;
8145     break;
8146   case ISD::SMULO:
8147     BaseOp = X86ISD::SMUL;
8148     Cond = X86::COND_O;
8149     break;
8150   case ISD::UMULO:
8151     BaseOp = X86ISD::UMUL;
8152     Cond = X86::COND_B;
8153     break;
8154   }
8155
8156   // Also sets EFLAGS.
8157   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8158   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8159
8160   SDValue SetCC =
8161     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8162                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8163
8164   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8165   return Sum;
8166 }
8167
8168 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8169   DebugLoc dl = Op.getDebugLoc();
8170
8171   if (!Subtarget->hasSSE2()) {
8172     SDValue Chain = Op.getOperand(0);
8173     SDValue Zero = DAG.getConstant(0,
8174                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8175     SDValue Ops[] = {
8176       DAG.getRegister(X86::ESP, MVT::i32), // Base
8177       DAG.getTargetConstant(1, MVT::i8),   // Scale
8178       DAG.getRegister(0, MVT::i32),        // Index
8179       DAG.getTargetConstant(0, MVT::i32),  // Disp
8180       DAG.getRegister(0, MVT::i32),        // Segment.
8181       Zero,
8182       Chain
8183     };
8184     SDNode *Res =
8185       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8186                           array_lengthof(Ops));
8187     return SDValue(Res, 0);
8188   }
8189
8190   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8191   if (!isDev)
8192     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8193
8194   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8195   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8196   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8197   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8198
8199   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8200   if (!Op1 && !Op2 && !Op3 && Op4)
8201     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8202
8203   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8204   if (Op1 && !Op2 && !Op3 && !Op4)
8205     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8206
8207   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8208   //           (MFENCE)>;
8209   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8210 }
8211
8212 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8213   EVT T = Op.getValueType();
8214   DebugLoc dl = Op.getDebugLoc();
8215   unsigned Reg = 0;
8216   unsigned size = 0;
8217   switch(T.getSimpleVT().SimpleTy) {
8218   default:
8219     assert(false && "Invalid value type!");
8220   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8221   case MVT::i16: Reg = X86::AX;  size = 2; break;
8222   case MVT::i32: Reg = X86::EAX; size = 4; break;
8223   case MVT::i64:
8224     assert(Subtarget->is64Bit() && "Node not type legal!");
8225     Reg = X86::RAX; size = 8;
8226     break;
8227   }
8228   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
8229                                     Op.getOperand(2), SDValue());
8230   SDValue Ops[] = { cpIn.getValue(0),
8231                     Op.getOperand(1),
8232                     Op.getOperand(3),
8233                     DAG.getTargetConstant(size, MVT::i8),
8234                     cpIn.getValue(1) };
8235   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8236   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
8237   SDValue cpOut =
8238     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
8239   return cpOut;
8240 }
8241
8242 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8243                                                  SelectionDAG &DAG) const {
8244   assert(Subtarget->is64Bit() && "Result not type legalized?");
8245   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8246   SDValue TheChain = Op.getOperand(0);
8247   DebugLoc dl = Op.getDebugLoc();
8248   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8249   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8250   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8251                                    rax.getValue(2));
8252   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8253                             DAG.getConstant(32, MVT::i8));
8254   SDValue Ops[] = {
8255     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8256     rdx.getValue(1)
8257   };
8258   return DAG.getMergeValues(Ops, 2, dl);
8259 }
8260
8261 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8262                                             SelectionDAG &DAG) const {
8263   EVT SrcVT = Op.getOperand(0).getValueType();
8264   EVT DstVT = Op.getValueType();
8265   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8266           Subtarget->hasMMX() && !DisableMMX) &&
8267          "Unexpected custom BIT_CONVERT");
8268   assert((DstVT == MVT::i64 ||
8269           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8270          "Unexpected custom BIT_CONVERT");
8271   // i64 <=> MMX conversions are Legal.
8272   if (SrcVT==MVT::i64 && DstVT.isVector())
8273     return Op;
8274   if (DstVT==MVT::i64 && SrcVT.isVector())
8275     return Op;
8276   // MMX <=> MMX conversions are Legal.
8277   if (SrcVT.isVector() && DstVT.isVector())
8278     return Op;
8279   // All other conversions need to be expanded.
8280   return SDValue();
8281 }
8282 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8283   SDNode *Node = Op.getNode();
8284   DebugLoc dl = Node->getDebugLoc();
8285   EVT T = Node->getValueType(0);
8286   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8287                               DAG.getConstant(0, T), Node->getOperand(2));
8288   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8289                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8290                        Node->getOperand(0),
8291                        Node->getOperand(1), negOp,
8292                        cast<AtomicSDNode>(Node)->getSrcValue(),
8293                        cast<AtomicSDNode>(Node)->getAlignment());
8294 }
8295
8296 /// LowerOperation - Provide custom lowering hooks for some operations.
8297 ///
8298 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8299   switch (Op.getOpcode()) {
8300   default: llvm_unreachable("Should not custom lower this!");
8301   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8302   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8303   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8304   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8305   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8306   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8307   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8308   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8309   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8310   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8311   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8312   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8313   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8314   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8315   case ISD::SHL_PARTS:
8316   case ISD::SRA_PARTS:
8317   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8318   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8319   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8320   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8321   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8322   case ISD::FABS:               return LowerFABS(Op, DAG);
8323   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8324   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8325   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8326   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8327   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8328   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8329   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8330   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8331   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8332   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8333   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8334   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8335   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8336   case ISD::FRAME_TO_ARGS_OFFSET:
8337                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8338   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8339   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8340   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8341   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8342   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8343   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8344   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8345   case ISD::SHL:                return LowerSHL(Op, DAG);
8346   case ISD::SADDO:
8347   case ISD::UADDO:
8348   case ISD::SSUBO:
8349   case ISD::USUBO:
8350   case ISD::SMULO:
8351   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8352   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8353   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8354   }
8355 }
8356
8357 void X86TargetLowering::
8358 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8359                         SelectionDAG &DAG, unsigned NewOp) const {
8360   EVT T = Node->getValueType(0);
8361   DebugLoc dl = Node->getDebugLoc();
8362   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8363
8364   SDValue Chain = Node->getOperand(0);
8365   SDValue In1 = Node->getOperand(1);
8366   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8367                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8368   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8369                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8370   SDValue Ops[] = { Chain, In1, In2L, In2H };
8371   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8372   SDValue Result =
8373     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8374                             cast<MemSDNode>(Node)->getMemOperand());
8375   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8376   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8377   Results.push_back(Result.getValue(2));
8378 }
8379
8380 /// ReplaceNodeResults - Replace a node with an illegal result type
8381 /// with a new node built out of custom code.
8382 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8383                                            SmallVectorImpl<SDValue>&Results,
8384                                            SelectionDAG &DAG) const {
8385   DebugLoc dl = N->getDebugLoc();
8386   switch (N->getOpcode()) {
8387   default:
8388     assert(false && "Do not know how to custom type legalize this operation!");
8389     return;
8390   case ISD::FP_TO_SINT: {
8391     std::pair<SDValue,SDValue> Vals =
8392         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8393     SDValue FIST = Vals.first, StackSlot = Vals.second;
8394     if (FIST.getNode() != 0) {
8395       EVT VT = N->getValueType(0);
8396       // Return a load from the stack slot.
8397       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
8398                                     false, false, 0));
8399     }
8400     return;
8401   }
8402   case ISD::READCYCLECOUNTER: {
8403     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8404     SDValue TheChain = N->getOperand(0);
8405     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8406     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8407                                      rd.getValue(1));
8408     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8409                                      eax.getValue(2));
8410     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8411     SDValue Ops[] = { eax, edx };
8412     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8413     Results.push_back(edx.getValue(1));
8414     return;
8415   }
8416   case ISD::ATOMIC_CMP_SWAP: {
8417     EVT T = N->getValueType(0);
8418     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8419     SDValue cpInL, cpInH;
8420     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8421                         DAG.getConstant(0, MVT::i32));
8422     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8423                         DAG.getConstant(1, MVT::i32));
8424     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8425     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8426                              cpInL.getValue(1));
8427     SDValue swapInL, swapInH;
8428     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8429                           DAG.getConstant(0, MVT::i32));
8430     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8431                           DAG.getConstant(1, MVT::i32));
8432     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8433                                cpInH.getValue(1));
8434     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8435                                swapInL.getValue(1));
8436     SDValue Ops[] = { swapInH.getValue(0),
8437                       N->getOperand(1),
8438                       swapInH.getValue(1) };
8439     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8440     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8441     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8442                                         MVT::i32, Result.getValue(1));
8443     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8444                                         MVT::i32, cpOutL.getValue(2));
8445     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8446     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8447     Results.push_back(cpOutH.getValue(1));
8448     return;
8449   }
8450   case ISD::ATOMIC_LOAD_ADD:
8451     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8452     return;
8453   case ISD::ATOMIC_LOAD_AND:
8454     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8455     return;
8456   case ISD::ATOMIC_LOAD_NAND:
8457     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8458     return;
8459   case ISD::ATOMIC_LOAD_OR:
8460     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8461     return;
8462   case ISD::ATOMIC_LOAD_SUB:
8463     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8464     return;
8465   case ISD::ATOMIC_LOAD_XOR:
8466     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8467     return;
8468   case ISD::ATOMIC_SWAP:
8469     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8470     return;
8471   }
8472 }
8473
8474 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8475   switch (Opcode) {
8476   default: return NULL;
8477   case X86ISD::BSF:                return "X86ISD::BSF";
8478   case X86ISD::BSR:                return "X86ISD::BSR";
8479   case X86ISD::SHLD:               return "X86ISD::SHLD";
8480   case X86ISD::SHRD:               return "X86ISD::SHRD";
8481   case X86ISD::FAND:               return "X86ISD::FAND";
8482   case X86ISD::FOR:                return "X86ISD::FOR";
8483   case X86ISD::FXOR:               return "X86ISD::FXOR";
8484   case X86ISD::FSRL:               return "X86ISD::FSRL";
8485   case X86ISD::FILD:               return "X86ISD::FILD";
8486   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8487   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8488   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8489   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8490   case X86ISD::FLD:                return "X86ISD::FLD";
8491   case X86ISD::FST:                return "X86ISD::FST";
8492   case X86ISD::CALL:               return "X86ISD::CALL";
8493   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8494   case X86ISD::BT:                 return "X86ISD::BT";
8495   case X86ISD::CMP:                return "X86ISD::CMP";
8496   case X86ISD::COMI:               return "X86ISD::COMI";
8497   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8498   case X86ISD::SETCC:              return "X86ISD::SETCC";
8499   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8500   case X86ISD::CMOV:               return "X86ISD::CMOV";
8501   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8502   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8503   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8504   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8505   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8506   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8507   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8508   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8509   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8510   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8511   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8512   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8513   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8514   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8515   case X86ISD::FMAX:               return "X86ISD::FMAX";
8516   case X86ISD::FMIN:               return "X86ISD::FMIN";
8517   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8518   case X86ISD::FRCP:               return "X86ISD::FRCP";
8519   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8520   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8521   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8522   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8523   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8524   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8525   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8526   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8527   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8528   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8529   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8530   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8531   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8532   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8533   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8534   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8535   case X86ISD::VSHL:               return "X86ISD::VSHL";
8536   case X86ISD::VSRL:               return "X86ISD::VSRL";
8537   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8538   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8539   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8540   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8541   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8542   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8543   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8544   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8545   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8546   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8547   case X86ISD::ADD:                return "X86ISD::ADD";
8548   case X86ISD::SUB:                return "X86ISD::SUB";
8549   case X86ISD::SMUL:               return "X86ISD::SMUL";
8550   case X86ISD::UMUL:               return "X86ISD::UMUL";
8551   case X86ISD::INC:                return "X86ISD::INC";
8552   case X86ISD::DEC:                return "X86ISD::DEC";
8553   case X86ISD::OR:                 return "X86ISD::OR";
8554   case X86ISD::XOR:                return "X86ISD::XOR";
8555   case X86ISD::AND:                return "X86ISD::AND";
8556   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8557   case X86ISD::PTEST:              return "X86ISD::PTEST";
8558   case X86ISD::TESTP:              return "X86ISD::TESTP";
8559   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8560   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8561   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8562   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8563   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8564   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8565   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8566   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8567   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8568   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8569   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8570   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8571   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8572   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8573   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8574   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8575   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8576   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8577   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8578   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8579   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8580   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8581   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8582   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8583   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8584   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8585   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8586   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8587   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8588   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8589   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8590   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8591   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8592   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8593   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8594   }
8595 }
8596
8597 // isLegalAddressingMode - Return true if the addressing mode represented
8598 // by AM is legal for this target, for a load/store of the specified type.
8599 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8600                                               const Type *Ty) const {
8601   // X86 supports extremely general addressing modes.
8602   CodeModel::Model M = getTargetMachine().getCodeModel();
8603   Reloc::Model R = getTargetMachine().getRelocationModel();
8604
8605   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8606   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8607     return false;
8608
8609   if (AM.BaseGV) {
8610     unsigned GVFlags =
8611       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8612
8613     // If a reference to this global requires an extra load, we can't fold it.
8614     if (isGlobalStubReference(GVFlags))
8615       return false;
8616
8617     // If BaseGV requires a register for the PIC base, we cannot also have a
8618     // BaseReg specified.
8619     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8620       return false;
8621
8622     // If lower 4G is not available, then we must use rip-relative addressing.
8623     if ((M != CodeModel::Small || R != Reloc::Static) &&
8624         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8625       return false;
8626   }
8627
8628   switch (AM.Scale) {
8629   case 0:
8630   case 1:
8631   case 2:
8632   case 4:
8633   case 8:
8634     // These scales always work.
8635     break;
8636   case 3:
8637   case 5:
8638   case 9:
8639     // These scales are formed with basereg+scalereg.  Only accept if there is
8640     // no basereg yet.
8641     if (AM.HasBaseReg)
8642       return false;
8643     break;
8644   default:  // Other stuff never works.
8645     return false;
8646   }
8647
8648   return true;
8649 }
8650
8651
8652 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8653   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8654     return false;
8655   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8656   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8657   if (NumBits1 <= NumBits2)
8658     return false;
8659   return true;
8660 }
8661
8662 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8663   if (!VT1.isInteger() || !VT2.isInteger())
8664     return false;
8665   unsigned NumBits1 = VT1.getSizeInBits();
8666   unsigned NumBits2 = VT2.getSizeInBits();
8667   if (NumBits1 <= NumBits2)
8668     return false;
8669   return true;
8670 }
8671
8672 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8673   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8674   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8675 }
8676
8677 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8678   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8679   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8680 }
8681
8682 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8683   // i16 instructions are longer (0x66 prefix) and potentially slower.
8684   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8685 }
8686
8687 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8688 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8689 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8690 /// are assumed to be legal.
8691 bool
8692 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8693                                       EVT VT) const {
8694   // Very little shuffling can be done for 64-bit vectors right now.
8695   if (VT.getSizeInBits() == 64)
8696     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8697
8698   // FIXME: pshufb, blends, shifts.
8699   return (VT.getVectorNumElements() == 2 ||
8700           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8701           isMOVLMask(M, VT) ||
8702           isSHUFPMask(M, VT) ||
8703           isPSHUFDMask(M, VT) ||
8704           isPSHUFHWMask(M, VT) ||
8705           isPSHUFLWMask(M, VT) ||
8706           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8707           isUNPCKLMask(M, VT) ||
8708           isUNPCKHMask(M, VT) ||
8709           isUNPCKL_v_undef_Mask(M, VT) ||
8710           isUNPCKH_v_undef_Mask(M, VT));
8711 }
8712
8713 bool
8714 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8715                                           EVT VT) const {
8716   unsigned NumElts = VT.getVectorNumElements();
8717   // FIXME: This collection of masks seems suspect.
8718   if (NumElts == 2)
8719     return true;
8720   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8721     return (isMOVLMask(Mask, VT)  ||
8722             isCommutedMOVLMask(Mask, VT, true) ||
8723             isSHUFPMask(Mask, VT) ||
8724             isCommutedSHUFPMask(Mask, VT));
8725   }
8726   return false;
8727 }
8728
8729 //===----------------------------------------------------------------------===//
8730 //                           X86 Scheduler Hooks
8731 //===----------------------------------------------------------------------===//
8732
8733 // private utility function
8734 MachineBasicBlock *
8735 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
8736                                                        MachineBasicBlock *MBB,
8737                                                        unsigned regOpc,
8738                                                        unsigned immOpc,
8739                                                        unsigned LoadOpc,
8740                                                        unsigned CXchgOpc,
8741                                                        unsigned notOpc,
8742                                                        unsigned EAXreg,
8743                                                        TargetRegisterClass *RC,
8744                                                        bool invSrc) const {
8745   // For the atomic bitwise operator, we generate
8746   //   thisMBB:
8747   //   newMBB:
8748   //     ld  t1 = [bitinstr.addr]
8749   //     op  t2 = t1, [bitinstr.val]
8750   //     mov EAX = t1
8751   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8752   //     bz  newMBB
8753   //     fallthrough -->nextMBB
8754   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8755   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8756   MachineFunction::iterator MBBIter = MBB;
8757   ++MBBIter;
8758
8759   /// First build the CFG
8760   MachineFunction *F = MBB->getParent();
8761   MachineBasicBlock *thisMBB = MBB;
8762   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8763   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8764   F->insert(MBBIter, newMBB);
8765   F->insert(MBBIter, nextMBB);
8766
8767   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8768   nextMBB->splice(nextMBB->begin(), thisMBB,
8769                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8770                   thisMBB->end());
8771   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8772
8773   // Update thisMBB to fall through to newMBB
8774   thisMBB->addSuccessor(newMBB);
8775
8776   // newMBB jumps to itself and fall through to nextMBB
8777   newMBB->addSuccessor(nextMBB);
8778   newMBB->addSuccessor(newMBB);
8779
8780   // Insert instructions into newMBB based on incoming instruction
8781   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8782          "unexpected number of operands");
8783   DebugLoc dl = bInstr->getDebugLoc();
8784   MachineOperand& destOper = bInstr->getOperand(0);
8785   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8786   int numArgs = bInstr->getNumOperands() - 1;
8787   for (int i=0; i < numArgs; ++i)
8788     argOpers[i] = &bInstr->getOperand(i+1);
8789
8790   // x86 address has 4 operands: base, index, scale, and displacement
8791   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8792   int valArgIndx = lastAddrIndx + 1;
8793
8794   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8795   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8796   for (int i=0; i <= lastAddrIndx; ++i)
8797     (*MIB).addOperand(*argOpers[i]);
8798
8799   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8800   if (invSrc) {
8801     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8802   }
8803   else
8804     tt = t1;
8805
8806   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8807   assert((argOpers[valArgIndx]->isReg() ||
8808           argOpers[valArgIndx]->isImm()) &&
8809          "invalid operand");
8810   if (argOpers[valArgIndx]->isReg())
8811     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8812   else
8813     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8814   MIB.addReg(tt);
8815   (*MIB).addOperand(*argOpers[valArgIndx]);
8816
8817   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
8818   MIB.addReg(t1);
8819
8820   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8821   for (int i=0; i <= lastAddrIndx; ++i)
8822     (*MIB).addOperand(*argOpers[i]);
8823   MIB.addReg(t2);
8824   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8825   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8826                     bInstr->memoperands_end());
8827
8828   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8829   MIB.addReg(EAXreg);
8830
8831   // insert branch
8832   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8833
8834   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8835   return nextMBB;
8836 }
8837
8838 // private utility function:  64 bit atomics on 32 bit host.
8839 MachineBasicBlock *
8840 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8841                                                        MachineBasicBlock *MBB,
8842                                                        unsigned regOpcL,
8843                                                        unsigned regOpcH,
8844                                                        unsigned immOpcL,
8845                                                        unsigned immOpcH,
8846                                                        bool invSrc) const {
8847   // For the atomic bitwise operator, we generate
8848   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8849   //     ld t1,t2 = [bitinstr.addr]
8850   //   newMBB:
8851   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8852   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8853   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8854   //     mov ECX, EBX <- t5, t6
8855   //     mov EAX, EDX <- t1, t2
8856   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8857   //     mov t3, t4 <- EAX, EDX
8858   //     bz  newMBB
8859   //     result in out1, out2
8860   //     fallthrough -->nextMBB
8861
8862   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8863   const unsigned LoadOpc = X86::MOV32rm;
8864   const unsigned NotOpc = X86::NOT32r;
8865   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8866   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8867   MachineFunction::iterator MBBIter = MBB;
8868   ++MBBIter;
8869
8870   /// First build the CFG
8871   MachineFunction *F = MBB->getParent();
8872   MachineBasicBlock *thisMBB = MBB;
8873   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8874   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8875   F->insert(MBBIter, newMBB);
8876   F->insert(MBBIter, nextMBB);
8877
8878   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8879   nextMBB->splice(nextMBB->begin(), thisMBB,
8880                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8881                   thisMBB->end());
8882   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8883
8884   // Update thisMBB to fall through to newMBB
8885   thisMBB->addSuccessor(newMBB);
8886
8887   // newMBB jumps to itself and fall through to nextMBB
8888   newMBB->addSuccessor(nextMBB);
8889   newMBB->addSuccessor(newMBB);
8890
8891   DebugLoc dl = bInstr->getDebugLoc();
8892   // Insert instructions into newMBB based on incoming instruction
8893   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8894   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
8895          "unexpected number of operands");
8896   MachineOperand& dest1Oper = bInstr->getOperand(0);
8897   MachineOperand& dest2Oper = bInstr->getOperand(1);
8898   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8899   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
8900     argOpers[i] = &bInstr->getOperand(i+2);
8901
8902     // We use some of the operands multiple times, so conservatively just
8903     // clear any kill flags that might be present.
8904     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8905       argOpers[i]->setIsKill(false);
8906   }
8907
8908   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8909   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8910
8911   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8912   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8913   for (int i=0; i <= lastAddrIndx; ++i)
8914     (*MIB).addOperand(*argOpers[i]);
8915   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8916   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8917   // add 4 to displacement.
8918   for (int i=0; i <= lastAddrIndx-2; ++i)
8919     (*MIB).addOperand(*argOpers[i]);
8920   MachineOperand newOp3 = *(argOpers[3]);
8921   if (newOp3.isImm())
8922     newOp3.setImm(newOp3.getImm()+4);
8923   else
8924     newOp3.setOffset(newOp3.getOffset()+4);
8925   (*MIB).addOperand(newOp3);
8926   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8927
8928   // t3/4 are defined later, at the bottom of the loop
8929   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8930   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8931   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8932     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8933   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8934     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8935
8936   // The subsequent operations should be using the destination registers of
8937   //the PHI instructions.
8938   if (invSrc) {
8939     t1 = F->getRegInfo().createVirtualRegister(RC);
8940     t2 = F->getRegInfo().createVirtualRegister(RC);
8941     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8942     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8943   } else {
8944     t1 = dest1Oper.getReg();
8945     t2 = dest2Oper.getReg();
8946   }
8947
8948   int valArgIndx = lastAddrIndx + 1;
8949   assert((argOpers[valArgIndx]->isReg() ||
8950           argOpers[valArgIndx]->isImm()) &&
8951          "invalid operand");
8952   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8953   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8954   if (argOpers[valArgIndx]->isReg())
8955     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8956   else
8957     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8958   if (regOpcL != X86::MOV32rr)
8959     MIB.addReg(t1);
8960   (*MIB).addOperand(*argOpers[valArgIndx]);
8961   assert(argOpers[valArgIndx + 1]->isReg() ==
8962          argOpers[valArgIndx]->isReg());
8963   assert(argOpers[valArgIndx + 1]->isImm() ==
8964          argOpers[valArgIndx]->isImm());
8965   if (argOpers[valArgIndx + 1]->isReg())
8966     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8967   else
8968     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8969   if (regOpcH != X86::MOV32rr)
8970     MIB.addReg(t2);
8971   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8972
8973   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8974   MIB.addReg(t1);
8975   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
8976   MIB.addReg(t2);
8977
8978   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
8979   MIB.addReg(t5);
8980   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
8981   MIB.addReg(t6);
8982
8983   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8984   for (int i=0; i <= lastAddrIndx; ++i)
8985     (*MIB).addOperand(*argOpers[i]);
8986
8987   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8988   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8989                     bInstr->memoperands_end());
8990
8991   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
8992   MIB.addReg(X86::EAX);
8993   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
8994   MIB.addReg(X86::EDX);
8995
8996   // insert branch
8997   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8998
8999   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9000   return nextMBB;
9001 }
9002
9003 // private utility function
9004 MachineBasicBlock *
9005 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9006                                                       MachineBasicBlock *MBB,
9007                                                       unsigned cmovOpc) const {
9008   // For the atomic min/max operator, we generate
9009   //   thisMBB:
9010   //   newMBB:
9011   //     ld t1 = [min/max.addr]
9012   //     mov t2 = [min/max.val]
9013   //     cmp  t1, t2
9014   //     cmov[cond] t2 = t1
9015   //     mov EAX = t1
9016   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9017   //     bz   newMBB
9018   //     fallthrough -->nextMBB
9019   //
9020   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9021   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9022   MachineFunction::iterator MBBIter = MBB;
9023   ++MBBIter;
9024
9025   /// First build the CFG
9026   MachineFunction *F = MBB->getParent();
9027   MachineBasicBlock *thisMBB = MBB;
9028   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9029   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9030   F->insert(MBBIter, newMBB);
9031   F->insert(MBBIter, nextMBB);
9032
9033   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9034   nextMBB->splice(nextMBB->begin(), thisMBB,
9035                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9036                   thisMBB->end());
9037   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9038
9039   // Update thisMBB to fall through to newMBB
9040   thisMBB->addSuccessor(newMBB);
9041
9042   // newMBB jumps to newMBB and fall through to nextMBB
9043   newMBB->addSuccessor(nextMBB);
9044   newMBB->addSuccessor(newMBB);
9045
9046   DebugLoc dl = mInstr->getDebugLoc();
9047   // Insert instructions into newMBB based on incoming instruction
9048   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9049          "unexpected number of operands");
9050   MachineOperand& destOper = mInstr->getOperand(0);
9051   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9052   int numArgs = mInstr->getNumOperands() - 1;
9053   for (int i=0; i < numArgs; ++i)
9054     argOpers[i] = &mInstr->getOperand(i+1);
9055
9056   // x86 address has 4 operands: base, index, scale, and displacement
9057   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9058   int valArgIndx = lastAddrIndx + 1;
9059
9060   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9061   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9062   for (int i=0; i <= lastAddrIndx; ++i)
9063     (*MIB).addOperand(*argOpers[i]);
9064
9065   // We only support register and immediate values
9066   assert((argOpers[valArgIndx]->isReg() ||
9067           argOpers[valArgIndx]->isImm()) &&
9068          "invalid operand");
9069
9070   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9071   if (argOpers[valArgIndx]->isReg())
9072     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9073   else
9074     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9075   (*MIB).addOperand(*argOpers[valArgIndx]);
9076
9077   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9078   MIB.addReg(t1);
9079
9080   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9081   MIB.addReg(t1);
9082   MIB.addReg(t2);
9083
9084   // Generate movc
9085   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9086   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9087   MIB.addReg(t2);
9088   MIB.addReg(t1);
9089
9090   // Cmp and exchange if none has modified the memory location
9091   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9092   for (int i=0; i <= lastAddrIndx; ++i)
9093     (*MIB).addOperand(*argOpers[i]);
9094   MIB.addReg(t3);
9095   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9096   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9097                     mInstr->memoperands_end());
9098
9099   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9100   MIB.addReg(X86::EAX);
9101
9102   // insert branch
9103   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9104
9105   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9106   return nextMBB;
9107 }
9108
9109 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9110 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9111 // in the .td file.
9112 MachineBasicBlock *
9113 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9114                             unsigned numArgs, bool memArg) const {
9115
9116   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9117          "Target must have SSE4.2 or AVX features enabled");
9118
9119   DebugLoc dl = MI->getDebugLoc();
9120   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9121
9122   unsigned Opc;
9123
9124   if (!Subtarget->hasAVX()) {
9125     if (memArg)
9126       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9127     else
9128       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9129   } else {
9130     if (memArg)
9131       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9132     else
9133       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9134   }
9135
9136   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
9137
9138   for (unsigned i = 0; i < numArgs; ++i) {
9139     MachineOperand &Op = MI->getOperand(i+1);
9140
9141     if (!(Op.isReg() && Op.isImplicit()))
9142       MIB.addOperand(Op);
9143   }
9144
9145   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9146     .addReg(X86::XMM0);
9147
9148   MI->eraseFromParent();
9149
9150   return BB;
9151 }
9152
9153 MachineBasicBlock *
9154 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9155                                                  MachineInstr *MI,
9156                                                  MachineBasicBlock *MBB) const {
9157   // Emit code to save XMM registers to the stack. The ABI says that the
9158   // number of registers to save is given in %al, so it's theoretically
9159   // possible to do an indirect jump trick to avoid saving all of them,
9160   // however this code takes a simpler approach and just executes all
9161   // of the stores if %al is non-zero. It's less code, and it's probably
9162   // easier on the hardware branch predictor, and stores aren't all that
9163   // expensive anyway.
9164
9165   // Create the new basic blocks. One block contains all the XMM stores,
9166   // and one block is the final destination regardless of whether any
9167   // stores were performed.
9168   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9169   MachineFunction *F = MBB->getParent();
9170   MachineFunction::iterator MBBIter = MBB;
9171   ++MBBIter;
9172   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9173   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9174   F->insert(MBBIter, XMMSaveMBB);
9175   F->insert(MBBIter, EndMBB);
9176
9177   // Transfer the remainder of MBB and its successor edges to EndMBB.
9178   EndMBB->splice(EndMBB->begin(), MBB,
9179                  llvm::next(MachineBasicBlock::iterator(MI)),
9180                  MBB->end());
9181   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9182
9183   // The original block will now fall through to the XMM save block.
9184   MBB->addSuccessor(XMMSaveMBB);
9185   // The XMMSaveMBB will fall through to the end block.
9186   XMMSaveMBB->addSuccessor(EndMBB);
9187
9188   // Now add the instructions.
9189   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9190   DebugLoc DL = MI->getDebugLoc();
9191
9192   unsigned CountReg = MI->getOperand(0).getReg();
9193   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9194   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9195
9196   if (!Subtarget->isTargetWin64()) {
9197     // If %al is 0, branch around the XMM save block.
9198     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9199     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9200     MBB->addSuccessor(EndMBB);
9201   }
9202
9203   // In the XMM save block, save all the XMM argument registers.
9204   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9205     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9206     MachineMemOperand *MMO =
9207       F->getMachineMemOperand(
9208         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
9209         MachineMemOperand::MOStore, Offset,
9210         /*Size=*/16, /*Align=*/16);
9211     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9212       .addFrameIndex(RegSaveFrameIndex)
9213       .addImm(/*Scale=*/1)
9214       .addReg(/*IndexReg=*/0)
9215       .addImm(/*Disp=*/Offset)
9216       .addReg(/*Segment=*/0)
9217       .addReg(MI->getOperand(i).getReg())
9218       .addMemOperand(MMO);
9219   }
9220
9221   MI->eraseFromParent();   // The pseudo instruction is gone now.
9222
9223   return EndMBB;
9224 }
9225
9226 MachineBasicBlock *
9227 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9228                                      MachineBasicBlock *BB) const {
9229   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9230   DebugLoc DL = MI->getDebugLoc();
9231
9232   // To "insert" a SELECT_CC instruction, we actually have to insert the
9233   // diamond control-flow pattern.  The incoming instruction knows the
9234   // destination vreg to set, the condition code register to branch on, the
9235   // true/false values to select between, and a branch opcode to use.
9236   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9237   MachineFunction::iterator It = BB;
9238   ++It;
9239
9240   //  thisMBB:
9241   //  ...
9242   //   TrueVal = ...
9243   //   cmpTY ccX, r1, r2
9244   //   bCC copy1MBB
9245   //   fallthrough --> copy0MBB
9246   MachineBasicBlock *thisMBB = BB;
9247   MachineFunction *F = BB->getParent();
9248   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9249   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9250   F->insert(It, copy0MBB);
9251   F->insert(It, sinkMBB);
9252
9253   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9254   // live into the sink and copy blocks.
9255   const MachineFunction *MF = BB->getParent();
9256   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9257   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9258
9259   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9260     const MachineOperand &MO = MI->getOperand(I);
9261     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9262     unsigned Reg = MO.getReg();
9263     if (Reg != X86::EFLAGS) continue;
9264     copy0MBB->addLiveIn(Reg);
9265     sinkMBB->addLiveIn(Reg);
9266   }
9267
9268   // Transfer the remainder of BB and its successor edges to sinkMBB.
9269   sinkMBB->splice(sinkMBB->begin(), BB,
9270                   llvm::next(MachineBasicBlock::iterator(MI)),
9271                   BB->end());
9272   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9273
9274   // Add the true and fallthrough blocks as its successors.
9275   BB->addSuccessor(copy0MBB);
9276   BB->addSuccessor(sinkMBB);
9277
9278   // Create the conditional branch instruction.
9279   unsigned Opc =
9280     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9281   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9282
9283   //  copy0MBB:
9284   //   %FalseValue = ...
9285   //   # fallthrough to sinkMBB
9286   copy0MBB->addSuccessor(sinkMBB);
9287
9288   //  sinkMBB:
9289   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9290   //  ...
9291   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9292           TII->get(X86::PHI), MI->getOperand(0).getReg())
9293     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9294     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9295
9296   MI->eraseFromParent();   // The pseudo instruction is gone now.
9297   return sinkMBB;
9298 }
9299
9300 MachineBasicBlock *
9301 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9302                                           MachineBasicBlock *BB) const {
9303   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9304   DebugLoc DL = MI->getDebugLoc();
9305
9306   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9307   // non-trivial part is impdef of ESP.
9308   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9309   // mingw-w64.
9310
9311   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9312     .addExternalSymbol("_alloca")
9313     .addReg(X86::EAX, RegState::Implicit)
9314     .addReg(X86::ESP, RegState::Implicit)
9315     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9316     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9317     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9318
9319   MI->eraseFromParent();   // The pseudo instruction is gone now.
9320   return BB;
9321 }
9322
9323 MachineBasicBlock *
9324 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9325                                       MachineBasicBlock *BB) const {
9326   // This is pretty easy.  We're taking the value that we received from
9327   // our load from the relocation, sticking it in either RDI (x86-64)
9328   // or EAX and doing an indirect call.  The return value will then
9329   // be in the normal return register.
9330   const X86InstrInfo *TII
9331     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9332   DebugLoc DL = MI->getDebugLoc();
9333   MachineFunction *F = BB->getParent();
9334   bool IsWin64 = Subtarget->isTargetWin64();
9335
9336   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9337
9338   if (Subtarget->is64Bit()) {
9339     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9340                                       TII->get(X86::MOV64rm), X86::RDI)
9341     .addReg(X86::RIP)
9342     .addImm(0).addReg(0)
9343     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9344                       MI->getOperand(3).getTargetFlags())
9345     .addReg(0);
9346     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
9347     addDirectMem(MIB, X86::RDI);
9348   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9349     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9350                                       TII->get(X86::MOV32rm), X86::EAX)
9351     .addReg(0)
9352     .addImm(0).addReg(0)
9353     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9354                       MI->getOperand(3).getTargetFlags())
9355     .addReg(0);
9356     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9357     addDirectMem(MIB, X86::EAX);
9358   } else {
9359     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9360                                       TII->get(X86::MOV32rm), X86::EAX)
9361     .addReg(TII->getGlobalBaseReg(F))
9362     .addImm(0).addReg(0)
9363     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9364                       MI->getOperand(3).getTargetFlags())
9365     .addReg(0);
9366     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9367     addDirectMem(MIB, X86::EAX);
9368   }
9369
9370   MI->eraseFromParent(); // The pseudo instruction is gone now.
9371   return BB;
9372 }
9373
9374 MachineBasicBlock *
9375 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9376                                                MachineBasicBlock *BB) const {
9377   switch (MI->getOpcode()) {
9378   default: assert(false && "Unexpected instr type to insert");
9379   case X86::MINGW_ALLOCA:
9380     return EmitLoweredMingwAlloca(MI, BB);
9381   case X86::TLSCall_32:
9382   case X86::TLSCall_64:
9383     return EmitLoweredTLSCall(MI, BB);
9384   case X86::CMOV_GR8:
9385   case X86::CMOV_V1I64:
9386   case X86::CMOV_FR32:
9387   case X86::CMOV_FR64:
9388   case X86::CMOV_V4F32:
9389   case X86::CMOV_V2F64:
9390   case X86::CMOV_V2I64:
9391   case X86::CMOV_GR16:
9392   case X86::CMOV_GR32:
9393   case X86::CMOV_RFP32:
9394   case X86::CMOV_RFP64:
9395   case X86::CMOV_RFP80:
9396     return EmitLoweredSelect(MI, BB);
9397
9398   case X86::FP32_TO_INT16_IN_MEM:
9399   case X86::FP32_TO_INT32_IN_MEM:
9400   case X86::FP32_TO_INT64_IN_MEM:
9401   case X86::FP64_TO_INT16_IN_MEM:
9402   case X86::FP64_TO_INT32_IN_MEM:
9403   case X86::FP64_TO_INT64_IN_MEM:
9404   case X86::FP80_TO_INT16_IN_MEM:
9405   case X86::FP80_TO_INT32_IN_MEM:
9406   case X86::FP80_TO_INT64_IN_MEM: {
9407     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9408     DebugLoc DL = MI->getDebugLoc();
9409
9410     // Change the floating point control register to use "round towards zero"
9411     // mode when truncating to an integer value.
9412     MachineFunction *F = BB->getParent();
9413     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9414     addFrameReference(BuildMI(*BB, MI, DL,
9415                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9416
9417     // Load the old value of the high byte of the control word...
9418     unsigned OldCW =
9419       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9420     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9421                       CWFrameIdx);
9422
9423     // Set the high part to be round to zero...
9424     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9425       .addImm(0xC7F);
9426
9427     // Reload the modified control word now...
9428     addFrameReference(BuildMI(*BB, MI, DL,
9429                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9430
9431     // Restore the memory image of control word to original value
9432     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9433       .addReg(OldCW);
9434
9435     // Get the X86 opcode to use.
9436     unsigned Opc;
9437     switch (MI->getOpcode()) {
9438     default: llvm_unreachable("illegal opcode!");
9439     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9440     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9441     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9442     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9443     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9444     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9445     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9446     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9447     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9448     }
9449
9450     X86AddressMode AM;
9451     MachineOperand &Op = MI->getOperand(0);
9452     if (Op.isReg()) {
9453       AM.BaseType = X86AddressMode::RegBase;
9454       AM.Base.Reg = Op.getReg();
9455     } else {
9456       AM.BaseType = X86AddressMode::FrameIndexBase;
9457       AM.Base.FrameIndex = Op.getIndex();
9458     }
9459     Op = MI->getOperand(1);
9460     if (Op.isImm())
9461       AM.Scale = Op.getImm();
9462     Op = MI->getOperand(2);
9463     if (Op.isImm())
9464       AM.IndexReg = Op.getImm();
9465     Op = MI->getOperand(3);
9466     if (Op.isGlobal()) {
9467       AM.GV = Op.getGlobal();
9468     } else {
9469       AM.Disp = Op.getImm();
9470     }
9471     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9472                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9473
9474     // Reload the original control word now.
9475     addFrameReference(BuildMI(*BB, MI, DL,
9476                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9477
9478     MI->eraseFromParent();   // The pseudo instruction is gone now.
9479     return BB;
9480   }
9481     // String/text processing lowering.
9482   case X86::PCMPISTRM128REG:
9483   case X86::VPCMPISTRM128REG:
9484     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9485   case X86::PCMPISTRM128MEM:
9486   case X86::VPCMPISTRM128MEM:
9487     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9488   case X86::PCMPESTRM128REG:
9489   case X86::VPCMPESTRM128REG:
9490     return EmitPCMP(MI, BB, 5, false /* in mem */);
9491   case X86::PCMPESTRM128MEM:
9492   case X86::VPCMPESTRM128MEM:
9493     return EmitPCMP(MI, BB, 5, true /* in mem */);
9494
9495     // Atomic Lowering.
9496   case X86::ATOMAND32:
9497     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9498                                                X86::AND32ri, X86::MOV32rm,
9499                                                X86::LCMPXCHG32,
9500                                                X86::NOT32r, X86::EAX,
9501                                                X86::GR32RegisterClass);
9502   case X86::ATOMOR32:
9503     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9504                                                X86::OR32ri, X86::MOV32rm,
9505                                                X86::LCMPXCHG32,
9506                                                X86::NOT32r, X86::EAX,
9507                                                X86::GR32RegisterClass);
9508   case X86::ATOMXOR32:
9509     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9510                                                X86::XOR32ri, X86::MOV32rm,
9511                                                X86::LCMPXCHG32,
9512                                                X86::NOT32r, X86::EAX,
9513                                                X86::GR32RegisterClass);
9514   case X86::ATOMNAND32:
9515     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9516                                                X86::AND32ri, X86::MOV32rm,
9517                                                X86::LCMPXCHG32,
9518                                                X86::NOT32r, X86::EAX,
9519                                                X86::GR32RegisterClass, true);
9520   case X86::ATOMMIN32:
9521     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9522   case X86::ATOMMAX32:
9523     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9524   case X86::ATOMUMIN32:
9525     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9526   case X86::ATOMUMAX32:
9527     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9528
9529   case X86::ATOMAND16:
9530     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9531                                                X86::AND16ri, X86::MOV16rm,
9532                                                X86::LCMPXCHG16,
9533                                                X86::NOT16r, X86::AX,
9534                                                X86::GR16RegisterClass);
9535   case X86::ATOMOR16:
9536     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9537                                                X86::OR16ri, X86::MOV16rm,
9538                                                X86::LCMPXCHG16,
9539                                                X86::NOT16r, X86::AX,
9540                                                X86::GR16RegisterClass);
9541   case X86::ATOMXOR16:
9542     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9543                                                X86::XOR16ri, X86::MOV16rm,
9544                                                X86::LCMPXCHG16,
9545                                                X86::NOT16r, X86::AX,
9546                                                X86::GR16RegisterClass);
9547   case X86::ATOMNAND16:
9548     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9549                                                X86::AND16ri, X86::MOV16rm,
9550                                                X86::LCMPXCHG16,
9551                                                X86::NOT16r, X86::AX,
9552                                                X86::GR16RegisterClass, true);
9553   case X86::ATOMMIN16:
9554     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9555   case X86::ATOMMAX16:
9556     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9557   case X86::ATOMUMIN16:
9558     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9559   case X86::ATOMUMAX16:
9560     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9561
9562   case X86::ATOMAND8:
9563     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9564                                                X86::AND8ri, X86::MOV8rm,
9565                                                X86::LCMPXCHG8,
9566                                                X86::NOT8r, X86::AL,
9567                                                X86::GR8RegisterClass);
9568   case X86::ATOMOR8:
9569     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9570                                                X86::OR8ri, X86::MOV8rm,
9571                                                X86::LCMPXCHG8,
9572                                                X86::NOT8r, X86::AL,
9573                                                X86::GR8RegisterClass);
9574   case X86::ATOMXOR8:
9575     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9576                                                X86::XOR8ri, X86::MOV8rm,
9577                                                X86::LCMPXCHG8,
9578                                                X86::NOT8r, X86::AL,
9579                                                X86::GR8RegisterClass);
9580   case X86::ATOMNAND8:
9581     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9582                                                X86::AND8ri, X86::MOV8rm,
9583                                                X86::LCMPXCHG8,
9584                                                X86::NOT8r, X86::AL,
9585                                                X86::GR8RegisterClass, true);
9586   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9587   // This group is for 64-bit host.
9588   case X86::ATOMAND64:
9589     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9590                                                X86::AND64ri32, X86::MOV64rm,
9591                                                X86::LCMPXCHG64,
9592                                                X86::NOT64r, X86::RAX,
9593                                                X86::GR64RegisterClass);
9594   case X86::ATOMOR64:
9595     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9596                                                X86::OR64ri32, X86::MOV64rm,
9597                                                X86::LCMPXCHG64,
9598                                                X86::NOT64r, X86::RAX,
9599                                                X86::GR64RegisterClass);
9600   case X86::ATOMXOR64:
9601     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9602                                                X86::XOR64ri32, X86::MOV64rm,
9603                                                X86::LCMPXCHG64,
9604                                                X86::NOT64r, X86::RAX,
9605                                                X86::GR64RegisterClass);
9606   case X86::ATOMNAND64:
9607     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9608                                                X86::AND64ri32, X86::MOV64rm,
9609                                                X86::LCMPXCHG64,
9610                                                X86::NOT64r, X86::RAX,
9611                                                X86::GR64RegisterClass, true);
9612   case X86::ATOMMIN64:
9613     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9614   case X86::ATOMMAX64:
9615     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9616   case X86::ATOMUMIN64:
9617     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9618   case X86::ATOMUMAX64:
9619     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9620
9621   // This group does 64-bit operations on a 32-bit host.
9622   case X86::ATOMAND6432:
9623     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9624                                                X86::AND32rr, X86::AND32rr,
9625                                                X86::AND32ri, X86::AND32ri,
9626                                                false);
9627   case X86::ATOMOR6432:
9628     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9629                                                X86::OR32rr, X86::OR32rr,
9630                                                X86::OR32ri, X86::OR32ri,
9631                                                false);
9632   case X86::ATOMXOR6432:
9633     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9634                                                X86::XOR32rr, X86::XOR32rr,
9635                                                X86::XOR32ri, X86::XOR32ri,
9636                                                false);
9637   case X86::ATOMNAND6432:
9638     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9639                                                X86::AND32rr, X86::AND32rr,
9640                                                X86::AND32ri, X86::AND32ri,
9641                                                true);
9642   case X86::ATOMADD6432:
9643     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9644                                                X86::ADD32rr, X86::ADC32rr,
9645                                                X86::ADD32ri, X86::ADC32ri,
9646                                                false);
9647   case X86::ATOMSUB6432:
9648     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9649                                                X86::SUB32rr, X86::SBB32rr,
9650                                                X86::SUB32ri, X86::SBB32ri,
9651                                                false);
9652   case X86::ATOMSWAP6432:
9653     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9654                                                X86::MOV32rr, X86::MOV32rr,
9655                                                X86::MOV32ri, X86::MOV32ri,
9656                                                false);
9657   case X86::VASTART_SAVE_XMM_REGS:
9658     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9659   }
9660 }
9661
9662 //===----------------------------------------------------------------------===//
9663 //                           X86 Optimization Hooks
9664 //===----------------------------------------------------------------------===//
9665
9666 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9667                                                        const APInt &Mask,
9668                                                        APInt &KnownZero,
9669                                                        APInt &KnownOne,
9670                                                        const SelectionDAG &DAG,
9671                                                        unsigned Depth) const {
9672   unsigned Opc = Op.getOpcode();
9673   assert((Opc >= ISD::BUILTIN_OP_END ||
9674           Opc == ISD::INTRINSIC_WO_CHAIN ||
9675           Opc == ISD::INTRINSIC_W_CHAIN ||
9676           Opc == ISD::INTRINSIC_VOID) &&
9677          "Should use MaskedValueIsZero if you don't know whether Op"
9678          " is a target node!");
9679
9680   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9681   switch (Opc) {
9682   default: break;
9683   case X86ISD::ADD:
9684   case X86ISD::SUB:
9685   case X86ISD::SMUL:
9686   case X86ISD::UMUL:
9687   case X86ISD::INC:
9688   case X86ISD::DEC:
9689   case X86ISD::OR:
9690   case X86ISD::XOR:
9691   case X86ISD::AND:
9692     // These nodes' second result is a boolean.
9693     if (Op.getResNo() == 0)
9694       break;
9695     // Fallthrough
9696   case X86ISD::SETCC:
9697     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9698                                        Mask.getBitWidth() - 1);
9699     break;
9700   }
9701 }
9702
9703 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9704 /// node is a GlobalAddress + offset.
9705 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9706                                        const GlobalValue* &GA,
9707                                        int64_t &Offset) const {
9708   if (N->getOpcode() == X86ISD::Wrapper) {
9709     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9710       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
9711       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
9712       return true;
9713     }
9714   }
9715   return TargetLowering::isGAPlusOffset(N, GA, Offset);
9716 }
9717
9718 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
9719 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
9720 /// if the load addresses are consecutive, non-overlapping, and in the right
9721 /// order.
9722 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
9723                                      const TargetLowering &TLI) {
9724   DebugLoc dl = N->getDebugLoc();
9725   EVT VT = N->getValueType(0);
9726
9727   if (VT.getSizeInBits() != 128)
9728     return SDValue();
9729
9730   SmallVector<SDValue, 16> Elts;
9731   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
9732     Elts.push_back(getShuffleScalarElt(N, i, DAG));
9733
9734   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
9735 }
9736
9737 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
9738 /// generation and convert it from being a bunch of shuffles and extracts
9739 /// to a simple store and scalar loads to extract the elements.
9740 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
9741                                                 const TargetLowering &TLI) {
9742   SDValue InputVector = N->getOperand(0);
9743
9744   // Only operate on vectors of 4 elements, where the alternative shuffling
9745   // gets to be more expensive.
9746   if (InputVector.getValueType() != MVT::v4i32)
9747     return SDValue();
9748
9749   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
9750   // single use which is a sign-extend or zero-extend, and all elements are
9751   // used.
9752   SmallVector<SDNode *, 4> Uses;
9753   unsigned ExtractedElements = 0;
9754   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
9755        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
9756     if (UI.getUse().getResNo() != InputVector.getResNo())
9757       return SDValue();
9758
9759     SDNode *Extract = *UI;
9760     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
9761       return SDValue();
9762
9763     if (Extract->getValueType(0) != MVT::i32)
9764       return SDValue();
9765     if (!Extract->hasOneUse())
9766       return SDValue();
9767     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9768         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9769       return SDValue();
9770     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9771       return SDValue();
9772
9773     // Record which element was extracted.
9774     ExtractedElements |=
9775       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9776
9777     Uses.push_back(Extract);
9778   }
9779
9780   // If not all the elements were used, this may not be worthwhile.
9781   if (ExtractedElements != 15)
9782     return SDValue();
9783
9784   // Ok, we've now decided to do the transformation.
9785   DebugLoc dl = InputVector.getDebugLoc();
9786
9787   // Store the value to a temporary stack slot.
9788   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9789   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL,
9790                             0, false, false, 0);
9791
9792   // Replace each use (extract) with a load of the appropriate element.
9793   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9794        UE = Uses.end(); UI != UE; ++UI) {
9795     SDNode *Extract = *UI;
9796
9797     // Compute the element's address.
9798     SDValue Idx = Extract->getOperand(1);
9799     unsigned EltSize =
9800         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9801     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9802     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9803
9804     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
9805                                      OffsetVal, StackPtr);
9806
9807     // Load the scalar.
9808     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
9809                                      ScalarAddr, NULL, 0, false, false, 0);
9810
9811     // Replace the exact with the load.
9812     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9813   }
9814
9815   // The replacement was made in place; don't return anything.
9816   return SDValue();
9817 }
9818
9819 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9820 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9821                                     const X86Subtarget *Subtarget) {
9822   DebugLoc DL = N->getDebugLoc();
9823   SDValue Cond = N->getOperand(0);
9824   // Get the LHS/RHS of the select.
9825   SDValue LHS = N->getOperand(1);
9826   SDValue RHS = N->getOperand(2);
9827
9828   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9829   // instructions match the semantics of the common C idiom x<y?x:y but not
9830   // x<=y?x:y, because of how they handle negative zero (which can be
9831   // ignored in unsafe-math mode).
9832   if (Subtarget->hasSSE2() &&
9833       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9834       Cond.getOpcode() == ISD::SETCC) {
9835     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9836
9837     unsigned Opcode = 0;
9838     // Check for x CC y ? x : y.
9839     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9840         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9841       switch (CC) {
9842       default: break;
9843       case ISD::SETULT:
9844         // Converting this to a min would handle NaNs incorrectly, and swapping
9845         // the operands would cause it to handle comparisons between positive
9846         // and negative zero incorrectly.
9847         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9848           if (!UnsafeFPMath &&
9849               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9850             break;
9851           std::swap(LHS, RHS);
9852         }
9853         Opcode = X86ISD::FMIN;
9854         break;
9855       case ISD::SETOLE:
9856         // Converting this to a min would handle comparisons between positive
9857         // and negative zero incorrectly.
9858         if (!UnsafeFPMath &&
9859             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9860           break;
9861         Opcode = X86ISD::FMIN;
9862         break;
9863       case ISD::SETULE:
9864         // Converting this to a min would handle both negative zeros and NaNs
9865         // incorrectly, but we can swap the operands to fix both.
9866         std::swap(LHS, RHS);
9867       case ISD::SETOLT:
9868       case ISD::SETLT:
9869       case ISD::SETLE:
9870         Opcode = X86ISD::FMIN;
9871         break;
9872
9873       case ISD::SETOGE:
9874         // Converting this to a max would handle comparisons between positive
9875         // and negative zero incorrectly.
9876         if (!UnsafeFPMath &&
9877             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9878           break;
9879         Opcode = X86ISD::FMAX;
9880         break;
9881       case ISD::SETUGT:
9882         // Converting this to a max would handle NaNs incorrectly, and swapping
9883         // the operands would cause it to handle comparisons between positive
9884         // and negative zero incorrectly.
9885         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9886           if (!UnsafeFPMath &&
9887               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9888             break;
9889           std::swap(LHS, RHS);
9890         }
9891         Opcode = X86ISD::FMAX;
9892         break;
9893       case ISD::SETUGE:
9894         // Converting this to a max would handle both negative zeros and NaNs
9895         // incorrectly, but we can swap the operands to fix both.
9896         std::swap(LHS, RHS);
9897       case ISD::SETOGT:
9898       case ISD::SETGT:
9899       case ISD::SETGE:
9900         Opcode = X86ISD::FMAX;
9901         break;
9902       }
9903     // Check for x CC y ? y : x -- a min/max with reversed arms.
9904     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9905                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9906       switch (CC) {
9907       default: break;
9908       case ISD::SETOGE:
9909         // Converting this to a min would handle comparisons between positive
9910         // and negative zero incorrectly, and swapping the operands would
9911         // cause it to handle NaNs incorrectly.
9912         if (!UnsafeFPMath &&
9913             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9914           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9915             break;
9916           std::swap(LHS, RHS);
9917         }
9918         Opcode = X86ISD::FMIN;
9919         break;
9920       case ISD::SETUGT:
9921         // Converting this to a min would handle NaNs incorrectly.
9922         if (!UnsafeFPMath &&
9923             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9924           break;
9925         Opcode = X86ISD::FMIN;
9926         break;
9927       case ISD::SETUGE:
9928         // Converting this to a min would handle both negative zeros and NaNs
9929         // incorrectly, but we can swap the operands to fix both.
9930         std::swap(LHS, RHS);
9931       case ISD::SETOGT:
9932       case ISD::SETGT:
9933       case ISD::SETGE:
9934         Opcode = X86ISD::FMIN;
9935         break;
9936
9937       case ISD::SETULT:
9938         // Converting this to a max would handle NaNs incorrectly.
9939         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9940           break;
9941         Opcode = X86ISD::FMAX;
9942         break;
9943       case ISD::SETOLE:
9944         // Converting this to a max would handle comparisons between positive
9945         // and negative zero incorrectly, and swapping the operands would
9946         // cause it to handle NaNs incorrectly.
9947         if (!UnsafeFPMath &&
9948             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9949           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9950             break;
9951           std::swap(LHS, RHS);
9952         }
9953         Opcode = X86ISD::FMAX;
9954         break;
9955       case ISD::SETULE:
9956         // Converting this to a max would handle both negative zeros and NaNs
9957         // incorrectly, but we can swap the operands to fix both.
9958         std::swap(LHS, RHS);
9959       case ISD::SETOLT:
9960       case ISD::SETLT:
9961       case ISD::SETLE:
9962         Opcode = X86ISD::FMAX;
9963         break;
9964       }
9965     }
9966
9967     if (Opcode)
9968       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9969   }
9970
9971   // If this is a select between two integer constants, try to do some
9972   // optimizations.
9973   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9974     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9975       // Don't do this for crazy integer types.
9976       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9977         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9978         // so that TrueC (the true value) is larger than FalseC.
9979         bool NeedsCondInvert = false;
9980
9981         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9982             // Efficiently invertible.
9983             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9984              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9985               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9986           NeedsCondInvert = true;
9987           std::swap(TrueC, FalseC);
9988         }
9989
9990         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9991         if (FalseC->getAPIntValue() == 0 &&
9992             TrueC->getAPIntValue().isPowerOf2()) {
9993           if (NeedsCondInvert) // Invert the condition if needed.
9994             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9995                                DAG.getConstant(1, Cond.getValueType()));
9996
9997           // Zero extend the condition if needed.
9998           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9999
10000           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10001           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
10002                              DAG.getConstant(ShAmt, MVT::i8));
10003         }
10004
10005         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
10006         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10007           if (NeedsCondInvert) // Invert the condition if needed.
10008             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10009                                DAG.getConstant(1, Cond.getValueType()));
10010
10011           // Zero extend the condition if needed.
10012           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10013                              FalseC->getValueType(0), Cond);
10014           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10015                              SDValue(FalseC, 0));
10016         }
10017
10018         // Optimize cases that will turn into an LEA instruction.  This requires
10019         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10020         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10021           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10022           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10023
10024           bool isFastMultiplier = false;
10025           if (Diff < 10) {
10026             switch ((unsigned char)Diff) {
10027               default: break;
10028               case 1:  // result = add base, cond
10029               case 2:  // result = lea base(    , cond*2)
10030               case 3:  // result = lea base(cond, cond*2)
10031               case 4:  // result = lea base(    , cond*4)
10032               case 5:  // result = lea base(cond, cond*4)
10033               case 8:  // result = lea base(    , cond*8)
10034               case 9:  // result = lea base(cond, cond*8)
10035                 isFastMultiplier = true;
10036                 break;
10037             }
10038           }
10039
10040           if (isFastMultiplier) {
10041             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10042             if (NeedsCondInvert) // Invert the condition if needed.
10043               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10044                                  DAG.getConstant(1, Cond.getValueType()));
10045
10046             // Zero extend the condition if needed.
10047             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10048                                Cond);
10049             // Scale the condition by the difference.
10050             if (Diff != 1)
10051               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10052                                  DAG.getConstant(Diff, Cond.getValueType()));
10053
10054             // Add the base if non-zero.
10055             if (FalseC->getAPIntValue() != 0)
10056               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10057                                  SDValue(FalseC, 0));
10058             return Cond;
10059           }
10060         }
10061       }
10062   }
10063
10064   return SDValue();
10065 }
10066
10067 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
10068 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
10069                                   TargetLowering::DAGCombinerInfo &DCI) {
10070   DebugLoc DL = N->getDebugLoc();
10071
10072   // If the flag operand isn't dead, don't touch this CMOV.
10073   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
10074     return SDValue();
10075
10076   // If this is a select between two integer constants, try to do some
10077   // optimizations.  Note that the operands are ordered the opposite of SELECT
10078   // operands.
10079   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
10080     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
10081       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
10082       // larger than FalseC (the false value).
10083       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
10084
10085       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
10086         CC = X86::GetOppositeBranchCondition(CC);
10087         std::swap(TrueC, FalseC);
10088       }
10089
10090       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
10091       // This is efficient for any integer data type (including i8/i16) and
10092       // shift amount.
10093       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
10094         SDValue Cond = N->getOperand(3);
10095         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10096                            DAG.getConstant(CC, MVT::i8), Cond);
10097
10098         // Zero extend the condition if needed.
10099         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
10100
10101         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10102         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
10103                            DAG.getConstant(ShAmt, MVT::i8));
10104         if (N->getNumValues() == 2)  // Dead flag value?
10105           return DCI.CombineTo(N, Cond, SDValue());
10106         return Cond;
10107       }
10108
10109       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
10110       // for any integer data type, including i8/i16.
10111       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10112         SDValue Cond = N->getOperand(3);
10113         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10114                            DAG.getConstant(CC, MVT::i8), Cond);
10115
10116         // Zero extend the condition if needed.
10117         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10118                            FalseC->getValueType(0), Cond);
10119         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10120                            SDValue(FalseC, 0));
10121
10122         if (N->getNumValues() == 2)  // Dead flag value?
10123           return DCI.CombineTo(N, Cond, SDValue());
10124         return Cond;
10125       }
10126
10127       // Optimize cases that will turn into an LEA instruction.  This requires
10128       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10129       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10130         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10131         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10132
10133         bool isFastMultiplier = false;
10134         if (Diff < 10) {
10135           switch ((unsigned char)Diff) {
10136           default: break;
10137           case 1:  // result = add base, cond
10138           case 2:  // result = lea base(    , cond*2)
10139           case 3:  // result = lea base(cond, cond*2)
10140           case 4:  // result = lea base(    , cond*4)
10141           case 5:  // result = lea base(cond, cond*4)
10142           case 8:  // result = lea base(    , cond*8)
10143           case 9:  // result = lea base(cond, cond*8)
10144             isFastMultiplier = true;
10145             break;
10146           }
10147         }
10148
10149         if (isFastMultiplier) {
10150           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10151           SDValue Cond = N->getOperand(3);
10152           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10153                              DAG.getConstant(CC, MVT::i8), Cond);
10154           // Zero extend the condition if needed.
10155           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10156                              Cond);
10157           // Scale the condition by the difference.
10158           if (Diff != 1)
10159             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10160                                DAG.getConstant(Diff, Cond.getValueType()));
10161
10162           // Add the base if non-zero.
10163           if (FalseC->getAPIntValue() != 0)
10164             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10165                                SDValue(FalseC, 0));
10166           if (N->getNumValues() == 2)  // Dead flag value?
10167             return DCI.CombineTo(N, Cond, SDValue());
10168           return Cond;
10169         }
10170       }
10171     }
10172   }
10173   return SDValue();
10174 }
10175
10176
10177 /// PerformMulCombine - Optimize a single multiply with constant into two
10178 /// in order to implement it with two cheaper instructions, e.g.
10179 /// LEA + SHL, LEA + LEA.
10180 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10181                                  TargetLowering::DAGCombinerInfo &DCI) {
10182   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10183     return SDValue();
10184
10185   EVT VT = N->getValueType(0);
10186   if (VT != MVT::i64)
10187     return SDValue();
10188
10189   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10190   if (!C)
10191     return SDValue();
10192   uint64_t MulAmt = C->getZExtValue();
10193   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10194     return SDValue();
10195
10196   uint64_t MulAmt1 = 0;
10197   uint64_t MulAmt2 = 0;
10198   if ((MulAmt % 9) == 0) {
10199     MulAmt1 = 9;
10200     MulAmt2 = MulAmt / 9;
10201   } else if ((MulAmt % 5) == 0) {
10202     MulAmt1 = 5;
10203     MulAmt2 = MulAmt / 5;
10204   } else if ((MulAmt % 3) == 0) {
10205     MulAmt1 = 3;
10206     MulAmt2 = MulAmt / 3;
10207   }
10208   if (MulAmt2 &&
10209       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10210     DebugLoc DL = N->getDebugLoc();
10211
10212     if (isPowerOf2_64(MulAmt2) &&
10213         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10214       // If second multiplifer is pow2, issue it first. We want the multiply by
10215       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10216       // is an add.
10217       std::swap(MulAmt1, MulAmt2);
10218
10219     SDValue NewMul;
10220     if (isPowerOf2_64(MulAmt1))
10221       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10222                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10223     else
10224       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10225                            DAG.getConstant(MulAmt1, VT));
10226
10227     if (isPowerOf2_64(MulAmt2))
10228       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10229                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10230     else
10231       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10232                            DAG.getConstant(MulAmt2, VT));
10233
10234     // Do not add new nodes to DAG combiner worklist.
10235     DCI.CombineTo(N, NewMul, false);
10236   }
10237   return SDValue();
10238 }
10239
10240 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10241   SDValue N0 = N->getOperand(0);
10242   SDValue N1 = N->getOperand(1);
10243   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10244   EVT VT = N0.getValueType();
10245
10246   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10247   // since the result of setcc_c is all zero's or all ones.
10248   if (N1C && N0.getOpcode() == ISD::AND &&
10249       N0.getOperand(1).getOpcode() == ISD::Constant) {
10250     SDValue N00 = N0.getOperand(0);
10251     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10252         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10253           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10254          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10255       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10256       APInt ShAmt = N1C->getAPIntValue();
10257       Mask = Mask.shl(ShAmt);
10258       if (Mask != 0)
10259         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10260                            N00, DAG.getConstant(Mask, VT));
10261     }
10262   }
10263
10264   return SDValue();
10265 }
10266
10267 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10268 ///                       when possible.
10269 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10270                                    const X86Subtarget *Subtarget) {
10271   EVT VT = N->getValueType(0);
10272   if (!VT.isVector() && VT.isInteger() &&
10273       N->getOpcode() == ISD::SHL)
10274     return PerformSHLCombine(N, DAG);
10275
10276   // On X86 with SSE2 support, we can transform this to a vector shift if
10277   // all elements are shifted by the same amount.  We can't do this in legalize
10278   // because the a constant vector is typically transformed to a constant pool
10279   // so we have no knowledge of the shift amount.
10280   if (!Subtarget->hasSSE2())
10281     return SDValue();
10282
10283   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10284     return SDValue();
10285
10286   SDValue ShAmtOp = N->getOperand(1);
10287   EVT EltVT = VT.getVectorElementType();
10288   DebugLoc DL = N->getDebugLoc();
10289   SDValue BaseShAmt = SDValue();
10290   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10291     unsigned NumElts = VT.getVectorNumElements();
10292     unsigned i = 0;
10293     for (; i != NumElts; ++i) {
10294       SDValue Arg = ShAmtOp.getOperand(i);
10295       if (Arg.getOpcode() == ISD::UNDEF) continue;
10296       BaseShAmt = Arg;
10297       break;
10298     }
10299     for (; i != NumElts; ++i) {
10300       SDValue Arg = ShAmtOp.getOperand(i);
10301       if (Arg.getOpcode() == ISD::UNDEF) continue;
10302       if (Arg != BaseShAmt) {
10303         return SDValue();
10304       }
10305     }
10306   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10307              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10308     SDValue InVec = ShAmtOp.getOperand(0);
10309     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10310       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10311       unsigned i = 0;
10312       for (; i != NumElts; ++i) {
10313         SDValue Arg = InVec.getOperand(i);
10314         if (Arg.getOpcode() == ISD::UNDEF) continue;
10315         BaseShAmt = Arg;
10316         break;
10317       }
10318     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10319        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10320          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10321          if (C->getZExtValue() == SplatIdx)
10322            BaseShAmt = InVec.getOperand(1);
10323        }
10324     }
10325     if (BaseShAmt.getNode() == 0)
10326       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10327                               DAG.getIntPtrConstant(0));
10328   } else
10329     return SDValue();
10330
10331   // The shift amount is an i32.
10332   if (EltVT.bitsGT(MVT::i32))
10333     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10334   else if (EltVT.bitsLT(MVT::i32))
10335     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10336
10337   // The shift amount is identical so we can do a vector shift.
10338   SDValue  ValOp = N->getOperand(0);
10339   switch (N->getOpcode()) {
10340   default:
10341     llvm_unreachable("Unknown shift opcode!");
10342     break;
10343   case ISD::SHL:
10344     if (VT == MVT::v2i64)
10345       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10346                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10347                          ValOp, BaseShAmt);
10348     if (VT == MVT::v4i32)
10349       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10350                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10351                          ValOp, BaseShAmt);
10352     if (VT == MVT::v8i16)
10353       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10354                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10355                          ValOp, BaseShAmt);
10356     break;
10357   case ISD::SRA:
10358     if (VT == MVT::v4i32)
10359       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10360                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10361                          ValOp, BaseShAmt);
10362     if (VT == MVT::v8i16)
10363       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10364                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10365                          ValOp, BaseShAmt);
10366     break;
10367   case ISD::SRL:
10368     if (VT == MVT::v2i64)
10369       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10370                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10371                          ValOp, BaseShAmt);
10372     if (VT == MVT::v4i32)
10373       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10374                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10375                          ValOp, BaseShAmt);
10376     if (VT ==  MVT::v8i16)
10377       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10378                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10379                          ValOp, BaseShAmt);
10380     break;
10381   }
10382   return SDValue();
10383 }
10384
10385 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10386                                 TargetLowering::DAGCombinerInfo &DCI,
10387                                 const X86Subtarget *Subtarget) {
10388   if (DCI.isBeforeLegalizeOps())
10389     return SDValue();
10390
10391   EVT VT = N->getValueType(0);
10392   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10393     return SDValue();
10394
10395   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10396   SDValue N0 = N->getOperand(0);
10397   SDValue N1 = N->getOperand(1);
10398   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10399     std::swap(N0, N1);
10400   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10401     return SDValue();
10402   if (!N0.hasOneUse() || !N1.hasOneUse())
10403     return SDValue();
10404
10405   SDValue ShAmt0 = N0.getOperand(1);
10406   if (ShAmt0.getValueType() != MVT::i8)
10407     return SDValue();
10408   SDValue ShAmt1 = N1.getOperand(1);
10409   if (ShAmt1.getValueType() != MVT::i8)
10410     return SDValue();
10411   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10412     ShAmt0 = ShAmt0.getOperand(0);
10413   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10414     ShAmt1 = ShAmt1.getOperand(0);
10415
10416   DebugLoc DL = N->getDebugLoc();
10417   unsigned Opc = X86ISD::SHLD;
10418   SDValue Op0 = N0.getOperand(0);
10419   SDValue Op1 = N1.getOperand(0);
10420   if (ShAmt0.getOpcode() == ISD::SUB) {
10421     Opc = X86ISD::SHRD;
10422     std::swap(Op0, Op1);
10423     std::swap(ShAmt0, ShAmt1);
10424   }
10425
10426   unsigned Bits = VT.getSizeInBits();
10427   if (ShAmt1.getOpcode() == ISD::SUB) {
10428     SDValue Sum = ShAmt1.getOperand(0);
10429     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10430       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10431       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10432         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10433       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10434         return DAG.getNode(Opc, DL, VT,
10435                            Op0, Op1,
10436                            DAG.getNode(ISD::TRUNCATE, DL,
10437                                        MVT::i8, ShAmt0));
10438     }
10439   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10440     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10441     if (ShAmt0C &&
10442         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10443       return DAG.getNode(Opc, DL, VT,
10444                          N0.getOperand(0), N1.getOperand(0),
10445                          DAG.getNode(ISD::TRUNCATE, DL,
10446                                        MVT::i8, ShAmt0));
10447   }
10448
10449   return SDValue();
10450 }
10451
10452 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10453 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10454                                    const X86Subtarget *Subtarget) {
10455   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10456   // the FP state in cases where an emms may be missing.
10457   // A preferable solution to the general problem is to figure out the right
10458   // places to insert EMMS.  This qualifies as a quick hack.
10459
10460   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10461   StoreSDNode *St = cast<StoreSDNode>(N);
10462   EVT VT = St->getValue().getValueType();
10463   if (VT.getSizeInBits() != 64)
10464     return SDValue();
10465
10466   const Function *F = DAG.getMachineFunction().getFunction();
10467   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10468   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10469     && Subtarget->hasSSE2();
10470   if ((VT.isVector() ||
10471        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10472       isa<LoadSDNode>(St->getValue()) &&
10473       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10474       St->getChain().hasOneUse() && !St->isVolatile()) {
10475     SDNode* LdVal = St->getValue().getNode();
10476     LoadSDNode *Ld = 0;
10477     int TokenFactorIndex = -1;
10478     SmallVector<SDValue, 8> Ops;
10479     SDNode* ChainVal = St->getChain().getNode();
10480     // Must be a store of a load.  We currently handle two cases:  the load
10481     // is a direct child, and it's under an intervening TokenFactor.  It is
10482     // possible to dig deeper under nested TokenFactors.
10483     if (ChainVal == LdVal)
10484       Ld = cast<LoadSDNode>(St->getChain());
10485     else if (St->getValue().hasOneUse() &&
10486              ChainVal->getOpcode() == ISD::TokenFactor) {
10487       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10488         if (ChainVal->getOperand(i).getNode() == LdVal) {
10489           TokenFactorIndex = i;
10490           Ld = cast<LoadSDNode>(St->getValue());
10491         } else
10492           Ops.push_back(ChainVal->getOperand(i));
10493       }
10494     }
10495
10496     if (!Ld || !ISD::isNormalLoad(Ld))
10497       return SDValue();
10498
10499     // If this is not the MMX case, i.e. we are just turning i64 load/store
10500     // into f64 load/store, avoid the transformation if there are multiple
10501     // uses of the loaded value.
10502     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10503       return SDValue();
10504
10505     DebugLoc LdDL = Ld->getDebugLoc();
10506     DebugLoc StDL = N->getDebugLoc();
10507     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10508     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10509     // pair instead.
10510     if (Subtarget->is64Bit() || F64IsLegal) {
10511       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10512       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
10513                                   Ld->getBasePtr(), Ld->getSrcValue(),
10514                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
10515                                   Ld->isNonTemporal(), Ld->getAlignment());
10516       SDValue NewChain = NewLd.getValue(1);
10517       if (TokenFactorIndex != -1) {
10518         Ops.push_back(NewChain);
10519         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10520                                Ops.size());
10521       }
10522       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10523                           St->getSrcValue(), St->getSrcValueOffset(),
10524                           St->isVolatile(), St->isNonTemporal(),
10525                           St->getAlignment());
10526     }
10527
10528     // Otherwise, lower to two pairs of 32-bit loads / stores.
10529     SDValue LoAddr = Ld->getBasePtr();
10530     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10531                                  DAG.getConstant(4, MVT::i32));
10532
10533     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10534                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
10535                                Ld->isVolatile(), Ld->isNonTemporal(),
10536                                Ld->getAlignment());
10537     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10538                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
10539                                Ld->isVolatile(), Ld->isNonTemporal(),
10540                                MinAlign(Ld->getAlignment(), 4));
10541
10542     SDValue NewChain = LoLd.getValue(1);
10543     if (TokenFactorIndex != -1) {
10544       Ops.push_back(LoLd);
10545       Ops.push_back(HiLd);
10546       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10547                              Ops.size());
10548     }
10549
10550     LoAddr = St->getBasePtr();
10551     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10552                          DAG.getConstant(4, MVT::i32));
10553
10554     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10555                                 St->getSrcValue(), St->getSrcValueOffset(),
10556                                 St->isVolatile(), St->isNonTemporal(),
10557                                 St->getAlignment());
10558     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10559                                 St->getSrcValue(),
10560                                 St->getSrcValueOffset() + 4,
10561                                 St->isVolatile(),
10562                                 St->isNonTemporal(),
10563                                 MinAlign(St->getAlignment(), 4));
10564     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10565   }
10566   return SDValue();
10567 }
10568
10569 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10570 /// X86ISD::FXOR nodes.
10571 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10572   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10573   // F[X]OR(0.0, x) -> x
10574   // F[X]OR(x, 0.0) -> x
10575   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10576     if (C->getValueAPF().isPosZero())
10577       return N->getOperand(1);
10578   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10579     if (C->getValueAPF().isPosZero())
10580       return N->getOperand(0);
10581   return SDValue();
10582 }
10583
10584 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10585 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10586   // FAND(0.0, x) -> 0.0
10587   // FAND(x, 0.0) -> 0.0
10588   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10589     if (C->getValueAPF().isPosZero())
10590       return N->getOperand(0);
10591   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10592     if (C->getValueAPF().isPosZero())
10593       return N->getOperand(1);
10594   return SDValue();
10595 }
10596
10597 static SDValue PerformBTCombine(SDNode *N,
10598                                 SelectionDAG &DAG,
10599                                 TargetLowering::DAGCombinerInfo &DCI) {
10600   // BT ignores high bits in the bit index operand.
10601   SDValue Op1 = N->getOperand(1);
10602   if (Op1.hasOneUse()) {
10603     unsigned BitWidth = Op1.getValueSizeInBits();
10604     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10605     APInt KnownZero, KnownOne;
10606     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10607                                           !DCI.isBeforeLegalizeOps());
10608     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10609     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10610         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10611       DCI.CommitTargetLoweringOpt(TLO);
10612   }
10613   return SDValue();
10614 }
10615
10616 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10617   SDValue Op = N->getOperand(0);
10618   if (Op.getOpcode() == ISD::BIT_CONVERT)
10619     Op = Op.getOperand(0);
10620   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10621   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10622       VT.getVectorElementType().getSizeInBits() ==
10623       OpVT.getVectorElementType().getSizeInBits()) {
10624     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10625   }
10626   return SDValue();
10627 }
10628
10629 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10630   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10631   //           (and (i32 x86isd::setcc_carry), 1)
10632   // This eliminates the zext. This transformation is necessary because
10633   // ISD::SETCC is always legalized to i8.
10634   DebugLoc dl = N->getDebugLoc();
10635   SDValue N0 = N->getOperand(0);
10636   EVT VT = N->getValueType(0);
10637   if (N0.getOpcode() == ISD::AND &&
10638       N0.hasOneUse() &&
10639       N0.getOperand(0).hasOneUse()) {
10640     SDValue N00 = N0.getOperand(0);
10641     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10642       return SDValue();
10643     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10644     if (!C || C->getZExtValue() != 1)
10645       return SDValue();
10646     return DAG.getNode(ISD::AND, dl, VT,
10647                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10648                                    N00.getOperand(0), N00.getOperand(1)),
10649                        DAG.getConstant(1, VT));
10650   }
10651
10652   return SDValue();
10653 }
10654
10655 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10656                                              DAGCombinerInfo &DCI) const {
10657   SelectionDAG &DAG = DCI.DAG;
10658   switch (N->getOpcode()) {
10659   default: break;
10660   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10661   case ISD::EXTRACT_VECTOR_ELT:
10662                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10663   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10664   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10665   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10666   case ISD::SHL:
10667   case ISD::SRA:
10668   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10669   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10670   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10671   case X86ISD::FXOR:
10672   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10673   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10674   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10675   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10676   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10677   }
10678
10679   return SDValue();
10680 }
10681
10682 /// isTypeDesirableForOp - Return true if the target has native support for
10683 /// the specified value type and it is 'desirable' to use the type for the
10684 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10685 /// instruction encodings are longer and some i16 instructions are slow.
10686 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10687   if (!isTypeLegal(VT))
10688     return false;
10689   if (VT != MVT::i16)
10690     return true;
10691
10692   switch (Opc) {
10693   default:
10694     return true;
10695   case ISD::LOAD:
10696   case ISD::SIGN_EXTEND:
10697   case ISD::ZERO_EXTEND:
10698   case ISD::ANY_EXTEND:
10699   case ISD::SHL:
10700   case ISD::SRL:
10701   case ISD::SUB:
10702   case ISD::ADD:
10703   case ISD::MUL:
10704   case ISD::AND:
10705   case ISD::OR:
10706   case ISD::XOR:
10707     return false;
10708   }
10709 }
10710
10711 /// IsDesirableToPromoteOp - This method query the target whether it is
10712 /// beneficial for dag combiner to promote the specified node. If true, it
10713 /// should return the desired promotion type by reference.
10714 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
10715   EVT VT = Op.getValueType();
10716   if (VT != MVT::i16)
10717     return false;
10718
10719   bool Promote = false;
10720   bool Commute = false;
10721   switch (Op.getOpcode()) {
10722   default: break;
10723   case ISD::LOAD: {
10724     LoadSDNode *LD = cast<LoadSDNode>(Op);
10725     // If the non-extending load has a single use and it's not live out, then it
10726     // might be folded.
10727     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
10728                                                      Op.hasOneUse()*/) {
10729       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
10730              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
10731         // The only case where we'd want to promote LOAD (rather then it being
10732         // promoted as an operand is when it's only use is liveout.
10733         if (UI->getOpcode() != ISD::CopyToReg)
10734           return false;
10735       }
10736     }
10737     Promote = true;
10738     break;
10739   }
10740   case ISD::SIGN_EXTEND:
10741   case ISD::ZERO_EXTEND:
10742   case ISD::ANY_EXTEND:
10743     Promote = true;
10744     break;
10745   case ISD::SHL:
10746   case ISD::SRL: {
10747     SDValue N0 = Op.getOperand(0);
10748     // Look out for (store (shl (load), x)).
10749     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
10750       return false;
10751     Promote = true;
10752     break;
10753   }
10754   case ISD::ADD:
10755   case ISD::MUL:
10756   case ISD::AND:
10757   case ISD::OR:
10758   case ISD::XOR:
10759     Commute = true;
10760     // fallthrough
10761   case ISD::SUB: {
10762     SDValue N0 = Op.getOperand(0);
10763     SDValue N1 = Op.getOperand(1);
10764     if (!Commute && MayFoldLoad(N1))
10765       return false;
10766     // Avoid disabling potential load folding opportunities.
10767     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10768       return false;
10769     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10770       return false;
10771     Promote = true;
10772   }
10773   }
10774
10775   PVT = MVT::i32;
10776   return Promote;
10777 }
10778
10779 //===----------------------------------------------------------------------===//
10780 //                           X86 Inline Assembly Support
10781 //===----------------------------------------------------------------------===//
10782
10783 static bool LowerToBSwap(CallInst *CI) {
10784   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10785   // we will turn this bswap into something that will be lowered to logical ops
10786   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10787   // so don't worry about this.
10788
10789   // Verify this is a simple bswap.
10790   if (CI->getNumArgOperands() != 1 ||
10791       CI->getType() != CI->getArgOperand(0)->getType() ||
10792       !CI->getType()->isIntegerTy())
10793     return false;
10794
10795   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10796   if (!Ty || Ty->getBitWidth() % 16 != 0)
10797     return false;
10798
10799   // Okay, we can do this xform, do so now.
10800   const Type *Tys[] = { Ty };
10801   Module *M = CI->getParent()->getParent()->getParent();
10802   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10803
10804   Value *Op = CI->getArgOperand(0);
10805   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10806
10807   CI->replaceAllUsesWith(Op);
10808   CI->eraseFromParent();
10809   return true;
10810 }
10811
10812 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10813   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10814   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10815
10816   std::string AsmStr = IA->getAsmString();
10817
10818   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10819   SmallVector<StringRef, 4> AsmPieces;
10820   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10821
10822   switch (AsmPieces.size()) {
10823   default: return false;
10824   case 1:
10825     AsmStr = AsmPieces[0];
10826     AsmPieces.clear();
10827     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10828
10829     // bswap $0
10830     if (AsmPieces.size() == 2 &&
10831         (AsmPieces[0] == "bswap" ||
10832          AsmPieces[0] == "bswapq" ||
10833          AsmPieces[0] == "bswapl") &&
10834         (AsmPieces[1] == "$0" ||
10835          AsmPieces[1] == "${0:q}")) {
10836       // No need to check constraints, nothing other than the equivalent of
10837       // "=r,0" would be valid here.
10838       return LowerToBSwap(CI);
10839     }
10840     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10841     if (CI->getType()->isIntegerTy(16) &&
10842         AsmPieces.size() == 3 &&
10843         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10844         AsmPieces[1] == "$$8," &&
10845         AsmPieces[2] == "${0:w}" &&
10846         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10847       AsmPieces.clear();
10848       const std::string &Constraints = IA->getConstraintString();
10849       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10850       std::sort(AsmPieces.begin(), AsmPieces.end());
10851       if (AsmPieces.size() == 4 &&
10852           AsmPieces[0] == "~{cc}" &&
10853           AsmPieces[1] == "~{dirflag}" &&
10854           AsmPieces[2] == "~{flags}" &&
10855           AsmPieces[3] == "~{fpsr}") {
10856         return LowerToBSwap(CI);
10857       }
10858     }
10859     break;
10860   case 3:
10861     if (CI->getType()->isIntegerTy(64) &&
10862         Constraints.size() >= 2 &&
10863         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10864         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10865       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10866       SmallVector<StringRef, 4> Words;
10867       SplitString(AsmPieces[0], Words, " \t");
10868       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10869         Words.clear();
10870         SplitString(AsmPieces[1], Words, " \t");
10871         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10872           Words.clear();
10873           SplitString(AsmPieces[2], Words, " \t,");
10874           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10875               Words[2] == "%edx") {
10876             return LowerToBSwap(CI);
10877           }
10878         }
10879       }
10880     }
10881     break;
10882   }
10883   return false;
10884 }
10885
10886
10887
10888 /// getConstraintType - Given a constraint letter, return the type of
10889 /// constraint it is for this target.
10890 X86TargetLowering::ConstraintType
10891 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10892   if (Constraint.size() == 1) {
10893     switch (Constraint[0]) {
10894     case 'A':
10895       return C_Register;
10896     case 'f':
10897     case 'r':
10898     case 'R':
10899     case 'l':
10900     case 'q':
10901     case 'Q':
10902     case 'x':
10903     case 'y':
10904     case 'Y':
10905       return C_RegisterClass;
10906     case 'e':
10907     case 'Z':
10908       return C_Other;
10909     default:
10910       break;
10911     }
10912   }
10913   return TargetLowering::getConstraintType(Constraint);
10914 }
10915
10916 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10917 /// with another that has more specific requirements based on the type of the
10918 /// corresponding operand.
10919 const char *X86TargetLowering::
10920 LowerXConstraint(EVT ConstraintVT) const {
10921   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10922   // 'f' like normal targets.
10923   if (ConstraintVT.isFloatingPoint()) {
10924     if (Subtarget->hasSSE2())
10925       return "Y";
10926     if (Subtarget->hasSSE1())
10927       return "x";
10928   }
10929
10930   return TargetLowering::LowerXConstraint(ConstraintVT);
10931 }
10932
10933 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10934 /// vector.  If it is invalid, don't add anything to Ops.
10935 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10936                                                      char Constraint,
10937                                                      std::vector<SDValue>&Ops,
10938                                                      SelectionDAG &DAG) const {
10939   SDValue Result(0, 0);
10940
10941   switch (Constraint) {
10942   default: break;
10943   case 'I':
10944     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10945       if (C->getZExtValue() <= 31) {
10946         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10947         break;
10948       }
10949     }
10950     return;
10951   case 'J':
10952     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10953       if (C->getZExtValue() <= 63) {
10954         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10955         break;
10956       }
10957     }
10958     return;
10959   case 'K':
10960     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10961       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10962         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10963         break;
10964       }
10965     }
10966     return;
10967   case 'N':
10968     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10969       if (C->getZExtValue() <= 255) {
10970         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10971         break;
10972       }
10973     }
10974     return;
10975   case 'e': {
10976     // 32-bit signed value
10977     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10978       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10979                                            C->getSExtValue())) {
10980         // Widen to 64 bits here to get it sign extended.
10981         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10982         break;
10983       }
10984     // FIXME gcc accepts some relocatable values here too, but only in certain
10985     // memory models; it's complicated.
10986     }
10987     return;
10988   }
10989   case 'Z': {
10990     // 32-bit unsigned value
10991     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10992       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10993                                            C->getZExtValue())) {
10994         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10995         break;
10996       }
10997     }
10998     // FIXME gcc accepts some relocatable values here too, but only in certain
10999     // memory models; it's complicated.
11000     return;
11001   }
11002   case 'i': {
11003     // Literal immediates are always ok.
11004     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
11005       // Widen to 64 bits here to get it sign extended.
11006       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
11007       break;
11008     }
11009
11010     // In any sort of PIC mode addresses need to be computed at runtime by
11011     // adding in a register or some sort of table lookup.  These can't
11012     // be used as immediates.
11013     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
11014       return;
11015
11016     // If we are in non-pic codegen mode, we allow the address of a global (with
11017     // an optional displacement) to be used with 'i'.
11018     GlobalAddressSDNode *GA = 0;
11019     int64_t Offset = 0;
11020
11021     // Match either (GA), (GA+C), (GA+C1+C2), etc.
11022     while (1) {
11023       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
11024         Offset += GA->getOffset();
11025         break;
11026       } else if (Op.getOpcode() == ISD::ADD) {
11027         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11028           Offset += C->getZExtValue();
11029           Op = Op.getOperand(0);
11030           continue;
11031         }
11032       } else if (Op.getOpcode() == ISD::SUB) {
11033         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11034           Offset += -C->getZExtValue();
11035           Op = Op.getOperand(0);
11036           continue;
11037         }
11038       }
11039
11040       // Otherwise, this isn't something we can handle, reject it.
11041       return;
11042     }
11043
11044     const GlobalValue *GV = GA->getGlobal();
11045     // If we require an extra load to get this address, as in PIC mode, we
11046     // can't accept it.
11047     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
11048                                                         getTargetMachine())))
11049       return;
11050
11051     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
11052                                         GA->getValueType(0), Offset);
11053     break;
11054   }
11055   }
11056
11057   if (Result.getNode()) {
11058     Ops.push_back(Result);
11059     return;
11060   }
11061   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
11062 }
11063
11064 std::vector<unsigned> X86TargetLowering::
11065 getRegClassForInlineAsmConstraint(const std::string &Constraint,
11066                                   EVT VT) const {
11067   if (Constraint.size() == 1) {
11068     // FIXME: not handling fp-stack yet!
11069     switch (Constraint[0]) {      // GCC X86 Constraint Letters
11070     default: break;  // Unknown constraint letter
11071     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
11072       if (Subtarget->is64Bit()) {
11073         if (VT == MVT::i32)
11074           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
11075                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
11076                                        X86::R10D,X86::R11D,X86::R12D,
11077                                        X86::R13D,X86::R14D,X86::R15D,
11078                                        X86::EBP, X86::ESP, 0);
11079         else if (VT == MVT::i16)
11080           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
11081                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
11082                                        X86::R10W,X86::R11W,X86::R12W,
11083                                        X86::R13W,X86::R14W,X86::R15W,
11084                                        X86::BP,  X86::SP, 0);
11085         else if (VT == MVT::i8)
11086           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
11087                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
11088                                        X86::R10B,X86::R11B,X86::R12B,
11089                                        X86::R13B,X86::R14B,X86::R15B,
11090                                        X86::BPL, X86::SPL, 0);
11091
11092         else if (VT == MVT::i64)
11093           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
11094                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
11095                                        X86::R10, X86::R11, X86::R12,
11096                                        X86::R13, X86::R14, X86::R15,
11097                                        X86::RBP, X86::RSP, 0);
11098
11099         break;
11100       }
11101       // 32-bit fallthrough
11102     case 'Q':   // Q_REGS
11103       if (VT == MVT::i32)
11104         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
11105       else if (VT == MVT::i16)
11106         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
11107       else if (VT == MVT::i8)
11108         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
11109       else if (VT == MVT::i64)
11110         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
11111       break;
11112     }
11113   }
11114
11115   return std::vector<unsigned>();
11116 }
11117
11118 std::pair<unsigned, const TargetRegisterClass*>
11119 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
11120                                                 EVT VT) const {
11121   // First, see if this is a constraint that directly corresponds to an LLVM
11122   // register class.
11123   if (Constraint.size() == 1) {
11124     // GCC Constraint Letters
11125     switch (Constraint[0]) {
11126     default: break;
11127     case 'r':   // GENERAL_REGS
11128     case 'l':   // INDEX_REGS
11129       if (VT == MVT::i8)
11130         return std::make_pair(0U, X86::GR8RegisterClass);
11131       if (VT == MVT::i16)
11132         return std::make_pair(0U, X86::GR16RegisterClass);
11133       if (VT == MVT::i32 || !Subtarget->is64Bit())
11134         return std::make_pair(0U, X86::GR32RegisterClass);
11135       return std::make_pair(0U, X86::GR64RegisterClass);
11136     case 'R':   // LEGACY_REGS
11137       if (VT == MVT::i8)
11138         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11139       if (VT == MVT::i16)
11140         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11141       if (VT == MVT::i32 || !Subtarget->is64Bit())
11142         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11143       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11144     case 'f':  // FP Stack registers.
11145       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11146       // value to the correct fpstack register class.
11147       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11148         return std::make_pair(0U, X86::RFP32RegisterClass);
11149       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11150         return std::make_pair(0U, X86::RFP64RegisterClass);
11151       return std::make_pair(0U, X86::RFP80RegisterClass);
11152     case 'y':   // MMX_REGS if MMX allowed.
11153       if (!Subtarget->hasMMX()) break;
11154       return std::make_pair(0U, X86::VR64RegisterClass);
11155     case 'Y':   // SSE_REGS if SSE2 allowed
11156       if (!Subtarget->hasSSE2()) break;
11157       // FALL THROUGH.
11158     case 'x':   // SSE_REGS if SSE1 allowed
11159       if (!Subtarget->hasSSE1()) break;
11160
11161       switch (VT.getSimpleVT().SimpleTy) {
11162       default: break;
11163       // Scalar SSE types.
11164       case MVT::f32:
11165       case MVT::i32:
11166         return std::make_pair(0U, X86::FR32RegisterClass);
11167       case MVT::f64:
11168       case MVT::i64:
11169         return std::make_pair(0U, X86::FR64RegisterClass);
11170       // Vector types.
11171       case MVT::v16i8:
11172       case MVT::v8i16:
11173       case MVT::v4i32:
11174       case MVT::v2i64:
11175       case MVT::v4f32:
11176       case MVT::v2f64:
11177         return std::make_pair(0U, X86::VR128RegisterClass);
11178       }
11179       break;
11180     }
11181   }
11182
11183   // Use the default implementation in TargetLowering to convert the register
11184   // constraint into a member of a register class.
11185   std::pair<unsigned, const TargetRegisterClass*> Res;
11186   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11187
11188   // Not found as a standard register?
11189   if (Res.second == 0) {
11190     // Map st(0) -> st(7) -> ST0
11191     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11192         tolower(Constraint[1]) == 's' &&
11193         tolower(Constraint[2]) == 't' &&
11194         Constraint[3] == '(' &&
11195         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11196         Constraint[5] == ')' &&
11197         Constraint[6] == '}') {
11198
11199       Res.first = X86::ST0+Constraint[4]-'0';
11200       Res.second = X86::RFP80RegisterClass;
11201       return Res;
11202     }
11203
11204     // GCC allows "st(0)" to be called just plain "st".
11205     if (StringRef("{st}").equals_lower(Constraint)) {
11206       Res.first = X86::ST0;
11207       Res.second = X86::RFP80RegisterClass;
11208       return Res;
11209     }
11210
11211     // flags -> EFLAGS
11212     if (StringRef("{flags}").equals_lower(Constraint)) {
11213       Res.first = X86::EFLAGS;
11214       Res.second = X86::CCRRegisterClass;
11215       return Res;
11216     }
11217
11218     // 'A' means EAX + EDX.
11219     if (Constraint == "A") {
11220       Res.first = X86::EAX;
11221       Res.second = X86::GR32_ADRegisterClass;
11222       return Res;
11223     }
11224     return Res;
11225   }
11226
11227   // Otherwise, check to see if this is a register class of the wrong value
11228   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11229   // turn into {ax},{dx}.
11230   if (Res.second->hasType(VT))
11231     return Res;   // Correct type already, nothing to do.
11232
11233   // All of the single-register GCC register classes map their values onto
11234   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11235   // really want an 8-bit or 32-bit register, map to the appropriate register
11236   // class and return the appropriate register.
11237   if (Res.second == X86::GR16RegisterClass) {
11238     if (VT == MVT::i8) {
11239       unsigned DestReg = 0;
11240       switch (Res.first) {
11241       default: break;
11242       case X86::AX: DestReg = X86::AL; break;
11243       case X86::DX: DestReg = X86::DL; break;
11244       case X86::CX: DestReg = X86::CL; break;
11245       case X86::BX: DestReg = X86::BL; break;
11246       }
11247       if (DestReg) {
11248         Res.first = DestReg;
11249         Res.second = X86::GR8RegisterClass;
11250       }
11251     } else if (VT == MVT::i32) {
11252       unsigned DestReg = 0;
11253       switch (Res.first) {
11254       default: break;
11255       case X86::AX: DestReg = X86::EAX; break;
11256       case X86::DX: DestReg = X86::EDX; break;
11257       case X86::CX: DestReg = X86::ECX; break;
11258       case X86::BX: DestReg = X86::EBX; break;
11259       case X86::SI: DestReg = X86::ESI; break;
11260       case X86::DI: DestReg = X86::EDI; break;
11261       case X86::BP: DestReg = X86::EBP; break;
11262       case X86::SP: DestReg = X86::ESP; break;
11263       }
11264       if (DestReg) {
11265         Res.first = DestReg;
11266         Res.second = X86::GR32RegisterClass;
11267       }
11268     } else if (VT == MVT::i64) {
11269       unsigned DestReg = 0;
11270       switch (Res.first) {
11271       default: break;
11272       case X86::AX: DestReg = X86::RAX; break;
11273       case X86::DX: DestReg = X86::RDX; break;
11274       case X86::CX: DestReg = X86::RCX; break;
11275       case X86::BX: DestReg = X86::RBX; break;
11276       case X86::SI: DestReg = X86::RSI; break;
11277       case X86::DI: DestReg = X86::RDI; break;
11278       case X86::BP: DestReg = X86::RBP; break;
11279       case X86::SP: DestReg = X86::RSP; break;
11280       }
11281       if (DestReg) {
11282         Res.first = DestReg;
11283         Res.second = X86::GR64RegisterClass;
11284       }
11285     }
11286   } else if (Res.second == X86::FR32RegisterClass ||
11287              Res.second == X86::FR64RegisterClass ||
11288              Res.second == X86::VR128RegisterClass) {
11289     // Handle references to XMM physical registers that got mapped into the
11290     // wrong class.  This can happen with constraints like {xmm0} where the
11291     // target independent register mapper will just pick the first match it can
11292     // find, ignoring the required type.
11293     if (VT == MVT::f32)
11294       Res.second = X86::FR32RegisterClass;
11295     else if (VT == MVT::f64)
11296       Res.second = X86::FR64RegisterClass;
11297     else if (X86::VR128RegisterClass->hasType(VT))
11298       Res.second = X86::VR128RegisterClass;
11299   }
11300
11301   return Res;
11302 }