lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86TargetMachine.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/GlobalAlias.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Instructions.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/LLVMContext.h"
  28 #include "llvm/ADT/BitVector.h"
  29 #include "llvm/ADT/VectorExtras.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/PseudoSourceValue.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39 #include "llvm/Target/TargetLoweringObjectFile.h"
  40 #include "llvm/Target/TargetOptions.h"
  41 #include "llvm/ADT/SmallSet.h"
  42 #include "llvm/ADT/StringExtras.h"
  43 #include "llvm/Support/CommandLine.h"
  44 #include "llvm/Support/raw_ostream.h"
  45 using namespace llvm;
  46
  47 static cl::opt<bool>
  48 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  49
  50 // Disable16Bit - 16-bit operations typically have a larger encoding than
  51 // corresponding 32-bit instructions, and 16-bit code is slow on some
  52 // processors. This is an experimental flag to disable 16-bit operations
  53 // (which forces them to be Legalized to 32-bit operations).
  54 static cl::opt<bool>
  55 Disable16Bit("disable-16bit", cl::Hidden,
  56              cl::desc("Disable use of 16-bit instructions"));
  57
  58 // Forward declarations.
  59 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  60                        SDValue V2);
  61
  62 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  63   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  64   default: llvm_unreachable("unknown subtarget type");
  65   case X86Subtarget::isDarwin:
  66     return new TargetLoweringObjectFileMachO();
  67   case X86Subtarget::isELF:
  68     return new TargetLoweringObjectFileELF();
  69   case X86Subtarget::isMingw:
  70   case X86Subtarget::isCygwin:
  71   case X86Subtarget::isWindows:
  72     return new TargetLoweringObjectFileCOFF();
  73   }
  74
  75 }
  76
  77 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  78   : TargetLowering(TM, createTLOF(TM)) {
  79   Subtarget = &TM.getSubtarget<X86Subtarget>();
  80   X86ScalarSSEf64 = Subtarget->hasSSE2();
  81   X86ScalarSSEf32 = Subtarget->hasSSE1();
  82   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  83
  84   RegInfo = TM.getRegisterInfo();
  85   TD = getTargetData();
  86
  87   // Set up the TargetLowering object.
  88
  89   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  90   setShiftAmountType(MVT::i8);
  91   setBooleanContents(ZeroOrOneBooleanContent);
  92   setSchedulingPreference(SchedulingForRegPressure);
  93   setStackPointerRegisterToSaveRestore(X86StackPtr);
  94
  95   if (Subtarget->isTargetDarwin()) {
  96     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  97     setUseUnderscoreSetJmp(false);
  98     setUseUnderscoreLongJmp(false);
  99   } else if (Subtarget->isTargetMingw()) {
 100     // MS runtime is weird: it exports _setjmp, but longjmp!
 101     setUseUnderscoreSetJmp(true);
 102     setUseUnderscoreLongJmp(false);
 103   } else {
 104     setUseUnderscoreSetJmp(true);
 105     setUseUnderscoreLongJmp(true);
 106   }
 107
 108   // Set up the register classes.
 109   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 110   if (!Disable16Bit)
 111     addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 112   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 113   if (Subtarget->is64Bit())
 114     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 115
 116   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 117
 118   // We don't accept any truncstore of integer registers.
 119   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 120   if (!Disable16Bit)
 121     setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 122   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 123   if (!Disable16Bit)
 124     setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 127
 128   // SETOEQ and SETUNE require checking two conditions.
 129   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 130   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 132   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 135
 136   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 137   // operation.
 138   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 145   } else if (!UseSoftFloat) {
 146     if (X86ScalarSSEf64) {
 147       // We have an impenetrably clever algorithm for ui64->double only.
 148       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 149     }
 150     // We have an algorithm for SSE2, and we turn this into a 64-bit
 151     // FILD for other targets.
 152     setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 153   }
 154
 155   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 156   // this operation.
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 158   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 159
 160   if (!UseSoftFloat) {
 161     // SSE has no i16 to fp conversion, only i32
 162     if (X86ScalarSSEf32) {
 163       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 164       // f32 and f64 cases are Legal, f80 case is not
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 166     } else {
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 168       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 169     }
 170   } else {
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 172     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 173   }
 174
 175   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 176   // are Legal, f80 is custom lowered.
 177   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 178   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 179
 180   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 181   // this operation.
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 183   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 184
 185   if (X86ScalarSSEf32) {
 186     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 187     // f32 and f64 cases are Legal, f80 case is not
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 189   } else {
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 191     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 192   }
 193
 194   // Handle FP_TO_UINT by promoting the destination to a larger signed
 195   // conversion.
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 199
 200   if (Subtarget->is64Bit()) {
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 202     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 203   } else if (!UseSoftFloat) {
 204     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 205       // Expand FP_TO_UINT into a select.
 206       // FIXME: We would like to use a Custom expander here eventually to do
 207       // the optimal thing for SSE vs. the default expansion in the legalizer.
 208       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 209     else
 210       // With SSE3 we can use fisttpll to convert to a signed i64; without
 211       // SSE, we're stuck with a fistpll.
 212       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 213   }
 214
 215   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 216   if (!X86ScalarSSEf64) {
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 218     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 219   }
 220
 221   // Scalar integer divide and remainder are lowered to use operations that
 222   // produce two results, to match the available instructions. This exposes
 223   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 224   // into a single instruction.
 225   //
 226   // Scalar integer multiply-high is also lowered to use two-result
 227   // operations, to match the available instructions. However, plain multiply
 228   // (low) operations are left as Legal, as there are single-result
 229   // instructions for this in x86. Using the two-result multiply instructions
 230   // when both high and low results are needed must be arranged by dagcombine.
 231   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 232   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 233   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 234   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 235   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 236   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 237   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 238   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 239   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 240   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 241   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 242   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 243   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 244   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 245   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 246   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 247   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 248   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 249   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 250   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 251   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 252   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 253   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 254   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 255
 256   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 257   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 258   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 259   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 260   if (Subtarget->is64Bit())
 261     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 262   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 263   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 264   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 265   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 266   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 267   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 268   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 269   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 270
 271   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 272   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 273   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 274   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 275   if (Disable16Bit) {
 276     setOperationAction(ISD::CTTZ           , MVT::i16  , Expand);
 277     setOperationAction(ISD::CTLZ           , MVT::i16  , Expand);
 278   } else {
 279     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 280     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 281   }
 282   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 283   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 284   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 285   if (Subtarget->is64Bit()) {
 286     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 287     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 288     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 289   }
 290
 291   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 292   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 293
 294   // These should be promoted to a larger select which is supported.
 295   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 296   // X86 wants to expand cmov itself.
 297   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 298   if (Disable16Bit)
 299     setOperationAction(ISD::SELECT        , MVT::i16  , Expand);
 300   else
 301     setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 307   if (Disable16Bit)
 308     setOperationAction(ISD::SETCC         , MVT::i16  , Expand);
 309   else
 310     setOperationAction(ISD::SETCC         , MVT::i16  , Custom);
 311   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 312   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 313   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 314   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 315   if (Subtarget->is64Bit()) {
 316     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 317     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 318   }
 319   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 320
 321   // Darwin ABI issue.
 322   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 323   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 324   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 325   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 326   if (Subtarget->is64Bit())
 327     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 328   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 329   if (Subtarget->is64Bit()) {
 330     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 331     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 332     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 333     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 334   }
 335   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 336   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 337   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 338   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 339   if (Subtarget->is64Bit()) {
 340     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 341     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 342     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 343   }
 344
 345   if (Subtarget->hasSSE1())
 346     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 347
 348   if (!Subtarget->hasSSE2())
 349     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 350
 351   // Expand certain atomics
 352   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 353   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 354   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 355   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 356
 357   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 358   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 359   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 360   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 361
 362   if (!Subtarget->is64Bit()) {
 363     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 364     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 365     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 366     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 367     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 368     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 370   }
 371
 372   // Use the default ISD::DBG_STOPPOINT.
 373   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 374   // FIXME - use subtarget debug flags
 375   if (!Subtarget->isTargetDarwin() &&
 376       !Subtarget->isTargetELF() &&
 377       !Subtarget->isTargetCygMing()) {
 378     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 379     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 380   }
 381
 382   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 383   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 384   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 385   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 386   if (Subtarget->is64Bit()) {
 387     setExceptionPointerRegister(X86::RAX);
 388     setExceptionSelectorRegister(X86::RDX);
 389   } else {
 390     setExceptionPointerRegister(X86::EAX);
 391     setExceptionSelectorRegister(X86::EDX);
 392   }
 393   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 394   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 395
 396   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 397
 398   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 399
 400   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 401   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 402   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 403   if (Subtarget->is64Bit()) {
 404     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 405     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 406   } else {
 407     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 408     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 409   }
 410
 411   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 412   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 413   if (Subtarget->is64Bit())
 414     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 415   if (Subtarget->isTargetCygMing())
 416     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 417   else
 418     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 419
 420   if (!UseSoftFloat && X86ScalarSSEf64) {
 421     // f32 and f64 use SSE.
 422     // Set up the FP register classes.
 423     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 424     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 425
 426     // Use ANDPD to simulate FABS.
 427     setOperationAction(ISD::FABS , MVT::f64, Custom);
 428     setOperationAction(ISD::FABS , MVT::f32, Custom);
 429
 430     // Use XORP to simulate FNEG.
 431     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 432     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 433
 434     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 435     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 436     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 437
 438     // We don't support sin/cos/fmod
 439     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 440     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 441     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 442     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 443
 444     // Expand FP immediates into loads from the stack, except for the special
 445     // cases we handle.
 446     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 447     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 448   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 449     // Use SSE for f32, x87 for f64.
 450     // Set up the FP register classes.
 451     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 452     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 453
 454     // Use ANDPS to simulate FABS.
 455     setOperationAction(ISD::FABS , MVT::f32, Custom);
 456
 457     // Use XORP to simulate FNEG.
 458     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 459
 460     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 461
 462     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 463     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 464     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 465
 466     // We don't support sin/cos/fmod
 467     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 468     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 469
 470     // Special cases we handle for FP constants.
 471     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 472     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 473     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 474     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 475     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 476
 477     if (!UnsafeFPMath) {
 478       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 479       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 480     }
 481   } else if (!UseSoftFloat) {
 482     // f32 and f64 in x87.
 483     // Set up the FP register classes.
 484     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 485     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 486
 487     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 488     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 489     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 490     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 491
 492     if (!UnsafeFPMath) {
 493       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 494       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 495     }
 496     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 497     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 498     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 499     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 500     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 501     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 502     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 503     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 504   }
 505
 506   // Long double always uses X87.
 507   if (!UseSoftFloat) {
 508     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 509     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 510     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 511     {
 512       bool ignored;
 513       APFloat TmpFlt(+0.0);
 514       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 515                      &ignored);
 516       addLegalFPImmediate(TmpFlt);  // FLD0
 517       TmpFlt.changeSign();
 518       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 519       APFloat TmpFlt2(+1.0);
 520       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 521                       &ignored);
 522       addLegalFPImmediate(TmpFlt2);  // FLD1
 523       TmpFlt2.changeSign();
 524       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 525     }
 526
 527     if (!UnsafeFPMath) {
 528       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 529       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 530     }
 531   }
 532
 533   // Always use a library call for pow.
 534   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 535   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 536   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 537
 538   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 539   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 540   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 541   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 542   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 543
 544   // First set operation action for all vector types to either promote
 545   // (for widening) or expand (for scalarization). Then we will selectively
 546   // turn on ones that can be effectively codegen'd.
 547   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 548        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 549     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 564     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 565     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 597   }
 598
 599   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 600   // with -msoft-float, disable use of MMX as well.
 601   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 602     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 603     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 604     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 605     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 606     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 607
 608     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 609     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 610     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 611     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 612
 613     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 614     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 615     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 616     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 617
 618     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 619     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 620
 621     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 622     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 623     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 624     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 625     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 626     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 627     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 628
 629     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 630     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 631     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 632     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 633     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 634     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 635     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 636
 637     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 638     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 639     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 640     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 641     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 642     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 643     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 644
 645     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 646     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 647     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 648     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 649     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 650     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 651     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 652     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 653     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 654
 655     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 656     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 657     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 658     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 659     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 660
 661     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 662     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 663     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 664     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 665
 666     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 667     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 668     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 669     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 670
 671     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 672
 673     setTruncStoreAction(MVT::v8i16,             MVT::v8i8, Expand);
 674     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 675     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 676     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 677     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 678     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 679     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 680     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 681     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 682   }
 683
 684   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 685     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 686
 687     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 688     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 689     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 690     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 691     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 692     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 693     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 694     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 695     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 696     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 697     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 698     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 699   }
 700
 701   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 702     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 703
 704     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 705     // registers cannot be used even for integer operations.
 706     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 707     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 708     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 709     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 710
 711     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 712     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 713     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 714     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 715     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 716     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 717     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 718     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 719     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 720     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 721     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 722     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 723     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 724     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 725     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 726     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 727
 728     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 729     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 730     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 731     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 732
 733     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 734     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 735     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 736     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 737     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 738
 739     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 740     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 741       EVT VT = (MVT::SimpleValueType)i;
 742       // Do not attempt to custom lower non-power-of-2 vectors
 743       if (!isPowerOf2_32(VT.getVectorNumElements()))
 744         continue;
 745       // Do not attempt to custom lower non-128-bit vectors
 746       if (!VT.is128BitVector())
 747         continue;
 748       setOperationAction(ISD::BUILD_VECTOR,
 749                          VT.getSimpleVT().SimpleTy, Custom);
 750       setOperationAction(ISD::VECTOR_SHUFFLE,
 751                          VT.getSimpleVT().SimpleTy, Custom);
 752       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 753                          VT.getSimpleVT().SimpleTy, Custom);
 754     }
 755
 756     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 757     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 758     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 759     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 760     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 761     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 762
 763     if (Subtarget->is64Bit()) {
 764       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 765       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 766     }
 767
 768     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 769     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 770       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 771       EVT VT = SVT;
 772
 773       // Do not attempt to promote non-128-bit vectors
 774       if (!VT.is128BitVector()) {
 775         continue;
 776       }
 777       setOperationAction(ISD::AND,    SVT, Promote);
 778       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 779       setOperationAction(ISD::OR,     SVT, Promote);
 780       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 781       setOperationAction(ISD::XOR,    SVT, Promote);
 782       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 783       setOperationAction(ISD::LOAD,   SVT, Promote);
 784       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 785       setOperationAction(ISD::SELECT, SVT, Promote);
 786       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 787     }
 788
 789     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 790
 791     // Custom lower v2i64 and v2f64 selects.
 792     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 793     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 794     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 795     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 796
 797     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 798     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 799     if (!DisableMMX && Subtarget->hasMMX()) {
 800       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 801       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 802     }
 803   }
 804
 805   if (Subtarget->hasSSE41()) {
 806     // FIXME: Do we need to handle scalar-to-vector here?
 807     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 808
 809     // i8 and i16 vectors are custom , because the source register and source
 810     // source memory operand types are not the same width.  f32 vectors are
 811     // custom since the immediate controlling the insert encodes additional
 812     // information.
 813     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 814     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 815     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 816     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 817
 818     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 819     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 820     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 821     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 822
 823     if (Subtarget->is64Bit()) {
 824       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 825       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 826     }
 827   }
 828
 829   if (Subtarget->hasSSE42()) {
 830     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 831   }
 832
 833   if (!UseSoftFloat && Subtarget->hasAVX()) {
 834     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 835     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 836     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 837     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 838
 839     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 840     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 841     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 842     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 843     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 844     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 845     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 846     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 847     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 848     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 849     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 850     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 851     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 852     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 853     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 854
 855     // Operations to consider commented out -v16i16 v32i8
 856     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 857     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 858     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 859     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 860     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 861     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 862     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 863     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 864     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 865     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 866     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 867     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 868     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 869     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 870
 871     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 872     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 873     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 874     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 875
 876     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 877     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 878     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 879     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 880     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 881
 882     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 883     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 884     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 885     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 886     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 887     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 888
 889 #if 0
 890     // Not sure we want to do this since there are no 256-bit integer
 891     // operations in AVX
 892
 893     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 894     // This includes 256-bit vectors
 895     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 896       EVT VT = (MVT::SimpleValueType)i;
 897
 898       // Do not attempt to custom lower non-power-of-2 vectors
 899       if (!isPowerOf2_32(VT.getVectorNumElements()))
 900         continue;
 901
 902       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 903       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 904       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 905     }
 906
 907     if (Subtarget->is64Bit()) {
 908       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 909       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 910     }
 911 #endif
 912
 913 #if 0
 914     // Not sure we want to do this since there are no 256-bit integer
 915     // operations in AVX
 916
 917     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 918     // Including 256-bit vectors
 919     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 920       EVT VT = (MVT::SimpleValueType)i;
 921
 922       if (!VT.is256BitVector()) {
 923         continue;
 924       }
 925       setOperationAction(ISD::AND,    VT, Promote);
 926       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 927       setOperationAction(ISD::OR,     VT, Promote);
 928       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 929       setOperationAction(ISD::XOR,    VT, Promote);
 930       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 931       setOperationAction(ISD::LOAD,   VT, Promote);
 932       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 933       setOperationAction(ISD::SELECT, VT, Promote);
 934       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 935     }
 936
 937     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 938 #endif
 939   }
 940
 941   // We want to custom lower some of our intrinsics.
 942   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 943
 944   // Add/Sub/Mul with overflow operations are custom lowered.
 945   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 946   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 947   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 948   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 949   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 950   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 951   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 952   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 953   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 954   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 955
 956   if (!Subtarget->is64Bit()) {
 957     // These libcalls are not available in 32-bit.
 958     setLibcallName(RTLIB::SHL_I128, 0);
 959     setLibcallName(RTLIB::SRL_I128, 0);
 960     setLibcallName(RTLIB::SRA_I128, 0);
 961   }
 962
 963   // We have target-specific dag combine patterns for the following nodes:
 964   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 965   setTargetDAGCombine(ISD::BUILD_VECTOR);
 966   setTargetDAGCombine(ISD::SELECT);
 967   setTargetDAGCombine(ISD::SHL);
 968   setTargetDAGCombine(ISD::SRA);
 969   setTargetDAGCombine(ISD::SRL);
 970   setTargetDAGCombine(ISD::STORE);
 971   setTargetDAGCombine(ISD::MEMBARRIER);
 972   if (Subtarget->is64Bit())
 973     setTargetDAGCombine(ISD::MUL);
 974
 975   computeRegisterProperties();
 976
 977   // FIXME: These should be based on subtarget info. Plus, the values should
 978   // be smaller when we are in optimizing for size mode.
 979   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 980   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 981   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 982   setPrefLoopAlignment(16);
 983   benefitFromCodePlacementOpt = true;
 984 }
 985
 986
 987 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
 988   return MVT::i8;
 989 }
 990
 991
 992 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 993 /// the desired ByVal argument alignment.
 994 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 995   if (MaxAlign == 16)
 996     return;
 997   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 998     if (VTy->getBitWidth() == 128)
 999       MaxAlign = 16;
1000   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1001     unsigned EltAlign = 0;
1002     getMaxByValAlign(ATy->getElementType(), EltAlign);
1003     if (EltAlign > MaxAlign)
1004       MaxAlign = EltAlign;
1005   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1006     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1007       unsigned EltAlign = 0;
1008       getMaxByValAlign(STy->getElementType(i), EltAlign);
1009       if (EltAlign > MaxAlign)
1010         MaxAlign = EltAlign;
1011       if (MaxAlign == 16)
1012         break;
1013     }
1014   }
1015   return;
1016 }
1017
1018 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1019 /// function arguments in the caller parameter area. For X86, aggregates
1020 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1021 /// are at 4-byte boundaries.
1022 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1023   if (Subtarget->is64Bit()) {
1024     // Max of 8 and alignment of type.
1025     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1026     if (TyAlign > 8)
1027       return TyAlign;
1028     return 8;
1029   }
1030
1031   unsigned Align = 4;
1032   if (Subtarget->hasSSE1())
1033     getMaxByValAlign(Ty, Align);
1034   return Align;
1035 }
1036
1037 /// getOptimalMemOpType - Returns the target specific optimal type for load
1038 /// and store operations as a result of memset, memcpy, and memmove
1039 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
1040 /// determining it.
1041 EVT
1042 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
1043                                        bool isSrcConst, bool isSrcStr,
1044                                        SelectionDAG &DAG) const {
1045   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1046   // linux.  This is because the stack realignment code can't handle certain
1047   // cases like PR2962.  This should be removed when PR2962 is fixed.
1048   const Function *F = DAG.getMachineFunction().getFunction();
1049   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
1050   if (!NoImplicitFloatOps && Subtarget->getStackAlignment() >= 16) {
1051     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
1052       return MVT::v4i32;
1053     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
1054       return MVT::v4f32;
1055   }
1056   if (Subtarget->is64Bit() && Size >= 8)
1057     return MVT::i64;
1058   return MVT::i32;
1059 }
1060
1061 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1062 /// jumptable.
1063 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1064                                                       SelectionDAG &DAG) const {
1065   if (usesGlobalOffsetTable())
1066     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
1067   if (!Subtarget->is64Bit())
1068     // This doesn't have DebugLoc associated with it, but is not really the
1069     // same as a Register.
1070     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
1071                        getPointerTy());
1072   return Table;
1073 }
1074
1075 /// getFunctionAlignment - Return the Log2 alignment of this function.
1076 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1077   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1078 }
1079
1080 //===----------------------------------------------------------------------===//
1081 //               Return Value Calling Convention Implementation
1082 //===----------------------------------------------------------------------===//
1083
1084 #include "X86GenCallingConv.inc"
1085
1086 SDValue
1087 X86TargetLowering::LowerReturn(SDValue Chain,
1088                                CallingConv::ID CallConv, bool isVarArg,
1089                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1090                                DebugLoc dl, SelectionDAG &DAG) {
1091
1092   SmallVector<CCValAssign, 16> RVLocs;
1093   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1094                  RVLocs, *DAG.getContext());
1095   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1096
1097   // If this is the first return lowered for this function, add the regs to the
1098   // liveout set for the function.
1099   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1100     for (unsigned i = 0; i != RVLocs.size(); ++i)
1101       if (RVLocs[i].isRegLoc())
1102         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1103   }
1104
1105   SDValue Flag;
1106
1107   SmallVector<SDValue, 6> RetOps;
1108   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1109   // Operand #1 = Bytes To Pop
1110   RetOps.push_back(DAG.getTargetConstant(getBytesToPopOnReturn(), MVT::i16));
1111
1112   // Copy the result values into the output registers.
1113   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1114     CCValAssign &VA = RVLocs[i];
1115     assert(VA.isRegLoc() && "Can only return in registers!");
1116     SDValue ValToCopy = Outs[i].Val;
1117
1118     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1119     // the RET instruction and handled by the FP Stackifier.
1120     if (VA.getLocReg() == X86::ST0 ||
1121         VA.getLocReg() == X86::ST1) {
1122       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1123       // change the value to the FP stack register class.
1124       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1125         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1126       RetOps.push_back(ValToCopy);
1127       // Don't emit a copytoreg.
1128       continue;
1129     }
1130
1131     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1132     // which is returned in RAX / RDX.
1133     if (Subtarget->is64Bit()) {
1134       EVT ValVT = ValToCopy.getValueType();
1135       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1136         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1137         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1138           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1139       }
1140     }
1141
1142     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1143     Flag = Chain.getValue(1);
1144   }
1145
1146   // The x86-64 ABI for returning structs by value requires that we copy
1147   // the sret argument into %rax for the return. We saved the argument into
1148   // a virtual register in the entry block, so now we copy the value out
1149   // and into %rax.
1150   if (Subtarget->is64Bit() &&
1151       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1152     MachineFunction &MF = DAG.getMachineFunction();
1153     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1154     unsigned Reg = FuncInfo->getSRetReturnReg();
1155     if (!Reg) {
1156       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1157       FuncInfo->setSRetReturnReg(Reg);
1158     }
1159     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1160
1161     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1162     Flag = Chain.getValue(1);
1163   }
1164
1165   RetOps[0] = Chain;  // Update chain.
1166
1167   // Add the flag if we have it.
1168   if (Flag.getNode())
1169     RetOps.push_back(Flag);
1170
1171   return DAG.getNode(X86ISD::RET_FLAG, dl,
1172                      MVT::Other, &RetOps[0], RetOps.size());
1173 }
1174
1175 /// LowerCallResult - Lower the result values of a call into the
1176 /// appropriate copies out of appropriate physical registers.
1177 ///
1178 SDValue
1179 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1180                                    CallingConv::ID CallConv, bool isVarArg,
1181                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1182                                    DebugLoc dl, SelectionDAG &DAG,
1183                                    SmallVectorImpl<SDValue> &InVals) {
1184
1185   // Assign locations to each value returned by this call.
1186   SmallVector<CCValAssign, 16> RVLocs;
1187   bool Is64Bit = Subtarget->is64Bit();
1188   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1189                  RVLocs, *DAG.getContext());
1190   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1191
1192   // Copy all of the result registers out of their specified physreg.
1193   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1194     CCValAssign &VA = RVLocs[i];
1195     EVT CopyVT = VA.getValVT();
1196
1197     // If this is x86-64, and we disabled SSE, we can't return FP values
1198     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1199         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1200       llvm_report_error("SSE register return with SSE disabled");
1201     }
1202
1203     // If this is a call to a function that returns an fp value on the floating
1204     // point stack, but where we prefer to use the value in xmm registers, copy
1205     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1206     if ((VA.getLocReg() == X86::ST0 ||
1207          VA.getLocReg() == X86::ST1) &&
1208         isScalarFPTypeInSSEReg(VA.getValVT())) {
1209       CopyVT = MVT::f80;
1210     }
1211
1212     SDValue Val;
1213     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1214       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1215       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1216         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1217                                    MVT::v2i64, InFlag).getValue(1);
1218         Val = Chain.getValue(0);
1219         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1220                           Val, DAG.getConstant(0, MVT::i64));
1221       } else {
1222         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1223                                    MVT::i64, InFlag).getValue(1);
1224         Val = Chain.getValue(0);
1225       }
1226       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1227     } else {
1228       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1229                                  CopyVT, InFlag).getValue(1);
1230       Val = Chain.getValue(0);
1231     }
1232     InFlag = Chain.getValue(2);
1233
1234     if (CopyVT != VA.getValVT()) {
1235       // Round the F80 the right size, which also moves to the appropriate xmm
1236       // register.
1237       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1238                         // This truncation won't change the value.
1239                         DAG.getIntPtrConstant(1));
1240     }
1241
1242     InVals.push_back(Val);
1243   }
1244
1245   return Chain;
1246 }
1247
1248
1249 //===----------------------------------------------------------------------===//
1250 //                C & StdCall & Fast Calling Convention implementation
1251 //===----------------------------------------------------------------------===//
1252 //  StdCall calling convention seems to be standard for many Windows' API
1253 //  routines and around. It differs from C calling convention just a little:
1254 //  callee should clean up the stack, not caller. Symbols should be also
1255 //  decorated in some fancy way :) It doesn't support any vector arguments.
1256 //  For info on fast calling convention see Fast Calling Convention (tail call)
1257 //  implementation LowerX86_32FastCCCallTo.
1258
1259 /// CallIsStructReturn - Determines whether a call uses struct return
1260 /// semantics.
1261 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1262   if (Outs.empty())
1263     return false;
1264
1265   return Outs[0].Flags.isSRet();
1266 }
1267
1268 /// ArgsAreStructReturn - Determines whether a function uses struct
1269 /// return semantics.
1270 static bool
1271 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1272   if (Ins.empty())
1273     return false;
1274
1275   return Ins[0].Flags.isSRet();
1276 }
1277
1278 /// IsCalleePop - Determines whether the callee is required to pop its
1279 /// own arguments. Callee pop is necessary to support tail calls.
1280 bool X86TargetLowering::IsCalleePop(bool IsVarArg, CallingConv::ID CallingConv){
1281   if (IsVarArg)
1282     return false;
1283
1284   switch (CallingConv) {
1285   default:
1286     return false;
1287   case CallingConv::X86_StdCall:
1288     return !Subtarget->is64Bit();
1289   case CallingConv::X86_FastCall:
1290     return !Subtarget->is64Bit();
1291   case CallingConv::Fast:
1292     return PerformTailCallOpt;
1293   }
1294 }
1295
1296 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1297 /// given CallingConvention value.
1298 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1299   if (Subtarget->is64Bit()) {
1300     if (Subtarget->isTargetWin64())
1301       return CC_X86_Win64_C;
1302     else
1303       return CC_X86_64_C;
1304   }
1305
1306   if (CC == CallingConv::X86_FastCall)
1307     return CC_X86_32_FastCall;
1308   else if (CC == CallingConv::Fast)
1309     return CC_X86_32_FastCC;
1310   else
1311     return CC_X86_32_C;
1312 }
1313
1314 /// NameDecorationForCallConv - Selects the appropriate decoration to
1315 /// apply to a MachineFunction containing a given calling convention.
1316 NameDecorationStyle
1317 X86TargetLowering::NameDecorationForCallConv(CallingConv::ID CallConv) {
1318   if (CallConv == CallingConv::X86_FastCall)
1319     return FastCall;
1320   else if (CallConv == CallingConv::X86_StdCall)
1321     return StdCall;
1322   return None;
1323 }
1324
1325
1326 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1327 /// by "Src" to address "Dst" with size and alignment information specified by
1328 /// the specific parameter attribute. The copy will be passed as a byval
1329 /// function parameter.
1330 static SDValue
1331 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1332                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1333                           DebugLoc dl) {
1334   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1335   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1336                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1337 }
1338
1339 SDValue
1340 X86TargetLowering::LowerMemArgument(SDValue Chain,
1341                                     CallingConv::ID CallConv,
1342                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1343                                     DebugLoc dl, SelectionDAG &DAG,
1344                                     const CCValAssign &VA,
1345                                     MachineFrameInfo *MFI,
1346                                     unsigned i) {
1347
1348   // Create the nodes corresponding to a load from this parameter slot.
1349   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1350   bool AlwaysUseMutable = (CallConv==CallingConv::Fast) && PerformTailCallOpt;
1351   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1352   EVT ValVT;
1353
1354   // If value is passed by pointer we have address passed instead of the value
1355   // itself.
1356   if (VA.getLocInfo() == CCValAssign::Indirect)
1357     ValVT = VA.getLocVT();
1358   else
1359     ValVT = VA.getValVT();
1360
1361   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1362   // changed with more analysis.
1363   // In case of tail call optimization mark all arguments mutable. Since they
1364   // could be overwritten by lowering of arguments in case of a tail call.
1365   int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1366                                   VA.getLocMemOffset(), isImmutable);
1367   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1368   if (Flags.isByVal())
1369     return FIN;
1370   return DAG.getLoad(ValVT, dl, Chain, FIN,
1371                      PseudoSourceValue::getFixedStack(FI), 0);
1372 }
1373
1374 SDValue
1375 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1376                                         CallingConv::ID CallConv,
1377                                         bool isVarArg,
1378                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1379                                         DebugLoc dl,
1380                                         SelectionDAG &DAG,
1381                                         SmallVectorImpl<SDValue> &InVals) {
1382
1383   MachineFunction &MF = DAG.getMachineFunction();
1384   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1385
1386   const Function* Fn = MF.getFunction();
1387   if (Fn->hasExternalLinkage() &&
1388       Subtarget->isTargetCygMing() &&
1389       Fn->getName() == "main")
1390     FuncInfo->setForceFramePointer(true);
1391
1392   // Decorate the function name.
1393   FuncInfo->setDecorationStyle(NameDecorationForCallConv(CallConv));
1394
1395   MachineFrameInfo *MFI = MF.getFrameInfo();
1396   bool Is64Bit = Subtarget->is64Bit();
1397   bool IsWin64 = Subtarget->isTargetWin64();
1398
1399   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1400          "Var args not supported with calling convention fastcc");
1401
1402   // Assign locations to all of the incoming arguments.
1403   SmallVector<CCValAssign, 16> ArgLocs;
1404   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1405                  ArgLocs, *DAG.getContext());
1406   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1407
1408   unsigned LastVal = ~0U;
1409   SDValue ArgValue;
1410   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1411     CCValAssign &VA = ArgLocs[i];
1412     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1413     // places.
1414     assert(VA.getValNo() != LastVal &&
1415            "Don't support value assigned to multiple locs yet");
1416     LastVal = VA.getValNo();
1417
1418     if (VA.isRegLoc()) {
1419       EVT RegVT = VA.getLocVT();
1420       TargetRegisterClass *RC = NULL;
1421       if (RegVT == MVT::i32)
1422         RC = X86::GR32RegisterClass;
1423       else if (Is64Bit && RegVT == MVT::i64)
1424         RC = X86::GR64RegisterClass;
1425       else if (RegVT == MVT::f32)
1426         RC = X86::FR32RegisterClass;
1427       else if (RegVT == MVT::f64)
1428         RC = X86::FR64RegisterClass;
1429       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1430         RC = X86::VR128RegisterClass;
1431       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1432         RC = X86::VR64RegisterClass;
1433       else
1434         llvm_unreachable("Unknown argument type!");
1435
1436       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1437       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1438
1439       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1440       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1441       // right size.
1442       if (VA.getLocInfo() == CCValAssign::SExt)
1443         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1444                                DAG.getValueType(VA.getValVT()));
1445       else if (VA.getLocInfo() == CCValAssign::ZExt)
1446         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1447                                DAG.getValueType(VA.getValVT()));
1448       else if (VA.getLocInfo() == CCValAssign::BCvt)
1449         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1450
1451       if (VA.isExtInLoc()) {
1452         // Handle MMX values passed in XMM regs.
1453         if (RegVT.isVector()) {
1454           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1455                                  ArgValue, DAG.getConstant(0, MVT::i64));
1456           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1457         } else
1458           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1459       }
1460     } else {
1461       assert(VA.isMemLoc());
1462       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1463     }
1464
1465     // If value is passed via pointer - do a load.
1466     if (VA.getLocInfo() == CCValAssign::Indirect)
1467       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0);
1468
1469     InVals.push_back(ArgValue);
1470   }
1471
1472   // The x86-64 ABI for returning structs by value requires that we copy
1473   // the sret argument into %rax for the return. Save the argument into
1474   // a virtual register so that we can access it from the return points.
1475   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1476     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1477     unsigned Reg = FuncInfo->getSRetReturnReg();
1478     if (!Reg) {
1479       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1480       FuncInfo->setSRetReturnReg(Reg);
1481     }
1482     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1483     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1484   }
1485
1486   unsigned StackSize = CCInfo.getNextStackOffset();
1487   // align stack specially for tail calls
1488   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1489     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1490
1491   // If the function takes variable number of arguments, make a frame index for
1492   // the start of the first vararg value... for expansion of llvm.va_start.
1493   if (isVarArg) {
1494     if (Is64Bit || CallConv != CallingConv::X86_FastCall) {
1495       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1496     }
1497     if (Is64Bit) {
1498       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1499
1500       // FIXME: We should really autogenerate these arrays
1501       static const unsigned GPR64ArgRegsWin64[] = {
1502         X86::RCX, X86::RDX, X86::R8,  X86::R9
1503       };
1504       static const unsigned XMMArgRegsWin64[] = {
1505         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1506       };
1507       static const unsigned GPR64ArgRegs64Bit[] = {
1508         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1509       };
1510       static const unsigned XMMArgRegs64Bit[] = {
1511         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1512         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1513       };
1514       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1515
1516       if (IsWin64) {
1517         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1518         GPR64ArgRegs = GPR64ArgRegsWin64;
1519         XMMArgRegs = XMMArgRegsWin64;
1520       } else {
1521         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1522         GPR64ArgRegs = GPR64ArgRegs64Bit;
1523         XMMArgRegs = XMMArgRegs64Bit;
1524       }
1525       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1526                                                        TotalNumIntRegs);
1527       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1528                                                        TotalNumXMMRegs);
1529
1530       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1531       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1532              "SSE register cannot be used when SSE is disabled!");
1533       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1534              "SSE register cannot be used when SSE is disabled!");
1535       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1536         // Kernel mode asks for SSE to be disabled, so don't push them
1537         // on the stack.
1538         TotalNumXMMRegs = 0;
1539
1540       // For X86-64, if there are vararg parameters that are passed via
1541       // registers, then we must store them to their spots on the stack so they
1542       // may be loaded by deferencing the result of va_next.
1543       VarArgsGPOffset = NumIntRegs * 8;
1544       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1545       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1546                                                  TotalNumXMMRegs * 16, 16);
1547
1548       // Store the integer parameter registers.
1549       SmallVector<SDValue, 8> MemOps;
1550       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1551       unsigned Offset = VarArgsGPOffset;
1552       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1553         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1554                                   DAG.getIntPtrConstant(Offset));
1555         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1556                                      X86::GR64RegisterClass);
1557         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1558         SDValue Store =
1559           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1560                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
1561                        Offset);
1562         MemOps.push_back(Store);
1563         Offset += 8;
1564       }
1565
1566       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1567         // Now store the XMM (fp + vector) parameter registers.
1568         SmallVector<SDValue, 11> SaveXMMOps;
1569         SaveXMMOps.push_back(Chain);
1570
1571         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1572         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1573         SaveXMMOps.push_back(ALVal);
1574
1575         SaveXMMOps.push_back(DAG.getIntPtrConstant(RegSaveFrameIndex));
1576         SaveXMMOps.push_back(DAG.getIntPtrConstant(VarArgsFPOffset));
1577
1578         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1579           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1580                                        X86::VR128RegisterClass);
1581           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1582           SaveXMMOps.push_back(Val);
1583         }
1584         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1585                                      MVT::Other,
1586                                      &SaveXMMOps[0], SaveXMMOps.size()));
1587       }
1588
1589       if (!MemOps.empty())
1590         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1591                             &MemOps[0], MemOps.size());
1592     }
1593   }
1594
1595   // Some CCs need callee pop.
1596   if (IsCalleePop(isVarArg, CallConv)) {
1597     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1598     BytesCallerReserves = 0;
1599   } else {
1600     BytesToPopOnReturn  = 0; // Callee pops nothing.
1601     // If this is an sret function, the return should pop the hidden pointer.
1602     if (!Is64Bit && CallConv != CallingConv::Fast && ArgsAreStructReturn(Ins))
1603       BytesToPopOnReturn = 4;
1604     BytesCallerReserves = StackSize;
1605   }
1606
1607   if (!Is64Bit) {
1608     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1609     if (CallConv == CallingConv::X86_FastCall)
1610       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1611   }
1612
1613   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1614
1615   return Chain;
1616 }
1617
1618 SDValue
1619 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1620                                     SDValue StackPtr, SDValue Arg,
1621                                     DebugLoc dl, SelectionDAG &DAG,
1622                                     const CCValAssign &VA,
1623                                     ISD::ArgFlagsTy Flags) {
1624   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1625   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1626   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1627   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1628   if (Flags.isByVal()) {
1629     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1630   }
1631   return DAG.getStore(Chain, dl, Arg, PtrOff,
1632                       PseudoSourceValue::getStack(), LocMemOffset);
1633 }
1634
1635 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1636 /// optimization is performed and it is required.
1637 SDValue
1638 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1639                                            SDValue &OutRetAddr,
1640                                            SDValue Chain,
1641                                            bool IsTailCall,
1642                                            bool Is64Bit,
1643                                            int FPDiff,
1644                                            DebugLoc dl) {
1645   if (!IsTailCall || FPDiff==0) return Chain;
1646
1647   // Adjust the Return address stack slot.
1648   EVT VT = getPointerTy();
1649   OutRetAddr = getReturnAddressFrameIndex(DAG);
1650
1651   // Load the "old" Return address.
1652   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1653   return SDValue(OutRetAddr.getNode(), 1);
1654 }
1655
1656 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1657 /// optimization is performed and it is required (FPDiff!=0).
1658 static SDValue
1659 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1660                          SDValue Chain, SDValue RetAddrFrIdx,
1661                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1662   // Store the return address to the appropriate stack slot.
1663   if (!FPDiff) return Chain;
1664   // Calculate the new stack slot for the return address.
1665   int SlotSize = Is64Bit ? 8 : 4;
1666   int NewReturnAddrFI =
1667     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1668   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1669   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1670   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1671                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1672   return Chain;
1673 }
1674
1675 SDValue
1676 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1677                              CallingConv::ID CallConv, bool isVarArg,
1678                              bool isTailCall,
1679                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1680                              const SmallVectorImpl<ISD::InputArg> &Ins,
1681                              DebugLoc dl, SelectionDAG &DAG,
1682                              SmallVectorImpl<SDValue> &InVals) {
1683
1684   MachineFunction &MF = DAG.getMachineFunction();
1685   bool Is64Bit        = Subtarget->is64Bit();
1686   bool IsStructRet    = CallIsStructReturn(Outs);
1687
1688   assert((!isTailCall ||
1689           (CallConv == CallingConv::Fast && PerformTailCallOpt)) &&
1690          "IsEligibleForTailCallOptimization missed a case!");
1691   assert(!(isVarArg && CallConv == CallingConv::Fast) &&
1692          "Var args not supported with calling convention fastcc");
1693
1694   // Analyze operands of the call, assigning locations to each operand.
1695   SmallVector<CCValAssign, 16> ArgLocs;
1696   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1697                  ArgLocs, *DAG.getContext());
1698   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1699
1700   // Get a count of how many bytes are to be pushed on the stack.
1701   unsigned NumBytes = CCInfo.getNextStackOffset();
1702   if (PerformTailCallOpt && CallConv == CallingConv::Fast)
1703     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1704
1705   int FPDiff = 0;
1706   if (isTailCall) {
1707     // Lower arguments at fp - stackoffset + fpdiff.
1708     unsigned NumBytesCallerPushed =
1709       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1710     FPDiff = NumBytesCallerPushed - NumBytes;
1711
1712     // Set the delta of movement of the returnaddr stackslot.
1713     // But only set if delta is greater than previous delta.
1714     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1715       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1716   }
1717
1718   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1719
1720   SDValue RetAddrFrIdx;
1721   // Load return adress for tail calls.
1722   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall, Is64Bit,
1723                                   FPDiff, dl);
1724
1725   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1726   SmallVector<SDValue, 8> MemOpChains;
1727   SDValue StackPtr;
1728
1729   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1730   // of tail call optimization arguments are handle later.
1731   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1732     CCValAssign &VA = ArgLocs[i];
1733     EVT RegVT = VA.getLocVT();
1734     SDValue Arg = Outs[i].Val;
1735     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1736     bool isByVal = Flags.isByVal();
1737
1738     // Promote the value if needed.
1739     switch (VA.getLocInfo()) {
1740     default: llvm_unreachable("Unknown loc info!");
1741     case CCValAssign::Full: break;
1742     case CCValAssign::SExt:
1743       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1744       break;
1745     case CCValAssign::ZExt:
1746       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1747       break;
1748     case CCValAssign::AExt:
1749       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1750         // Special case: passing MMX values in XMM registers.
1751         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1752         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1753         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1754       } else
1755         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1756       break;
1757     case CCValAssign::BCvt:
1758       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1759       break;
1760     case CCValAssign::Indirect: {
1761       // Store the argument.
1762       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1763       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1764       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1765                            PseudoSourceValue::getFixedStack(FI), 0);
1766       Arg = SpillSlot;
1767       break;
1768     }
1769     }
1770
1771     if (VA.isRegLoc()) {
1772       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1773     } else {
1774       if (!isTailCall || (isTailCall && isByVal)) {
1775         assert(VA.isMemLoc());
1776         if (StackPtr.getNode() == 0)
1777           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1778
1779         MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1780                                                dl, DAG, VA, Flags));
1781       }
1782     }
1783   }
1784
1785   if (!MemOpChains.empty())
1786     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1787                         &MemOpChains[0], MemOpChains.size());
1788
1789   // Build a sequence of copy-to-reg nodes chained together with token chain
1790   // and flag operands which copy the outgoing args into registers.
1791   SDValue InFlag;
1792   // Tail call byval lowering might overwrite argument registers so in case of
1793   // tail call optimization the copies to registers are lowered later.
1794   if (!isTailCall)
1795     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1796       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1797                                RegsToPass[i].second, InFlag);
1798       InFlag = Chain.getValue(1);
1799     }
1800
1801
1802   if (Subtarget->isPICStyleGOT()) {
1803     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1804     // GOT pointer.
1805     if (!isTailCall) {
1806       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1807                                DAG.getNode(X86ISD::GlobalBaseReg,
1808                                            DebugLoc::getUnknownLoc(),
1809                                            getPointerTy()),
1810                                InFlag);
1811       InFlag = Chain.getValue(1);
1812     } else {
1813       // If we are tail calling and generating PIC/GOT style code load the
1814       // address of the callee into ECX. The value in ecx is used as target of
1815       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1816       // for tail calls on PIC/GOT architectures. Normally we would just put the
1817       // address of GOT into ebx and then call target@PLT. But for tail calls
1818       // ebx would be restored (since ebx is callee saved) before jumping to the
1819       // target@PLT.
1820
1821       // Note: The actual moving to ECX is done further down.
1822       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1823       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1824           !G->getGlobal()->hasProtectedVisibility())
1825         Callee = LowerGlobalAddress(Callee, DAG);
1826       else if (isa<ExternalSymbolSDNode>(Callee))
1827         Callee = LowerExternalSymbol(Callee, DAG);
1828     }
1829   }
1830
1831   if (Is64Bit && isVarArg) {
1832     // From AMD64 ABI document:
1833     // For calls that may call functions that use varargs or stdargs
1834     // (prototype-less calls or calls to functions containing ellipsis (...) in
1835     // the declaration) %al is used as hidden argument to specify the number
1836     // of SSE registers used. The contents of %al do not need to match exactly
1837     // the number of registers, but must be an ubound on the number of SSE
1838     // registers used and is in the range 0 - 8 inclusive.
1839
1840     // FIXME: Verify this on Win64
1841     // Count the number of XMM registers allocated.
1842     static const unsigned XMMArgRegs[] = {
1843       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1844       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1845     };
1846     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1847     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1848            && "SSE registers cannot be used when SSE is disabled");
1849
1850     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1851                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1852     InFlag = Chain.getValue(1);
1853   }
1854
1855
1856   // For tail calls lower the arguments to the 'real' stack slot.
1857   if (isTailCall) {
1858     // Force all the incoming stack arguments to be loaded from the stack
1859     // before any new outgoing arguments are stored to the stack, because the
1860     // outgoing stack slots may alias the incoming argument stack slots, and
1861     // the alias isn't otherwise explicit. This is slightly more conservative
1862     // than necessary, because it means that each store effectively depends
1863     // on every argument instead of just those arguments it would clobber.
1864     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
1865
1866     SmallVector<SDValue, 8> MemOpChains2;
1867     SDValue FIN;
1868     int FI = 0;
1869     // Do not flag preceeding copytoreg stuff together with the following stuff.
1870     InFlag = SDValue();
1871     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1872       CCValAssign &VA = ArgLocs[i];
1873       if (!VA.isRegLoc()) {
1874         assert(VA.isMemLoc());
1875         SDValue Arg = Outs[i].Val;
1876         ISD::ArgFlagsTy Flags = Outs[i].Flags;
1877         // Create frame index.
1878         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1879         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1880         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1881         FIN = DAG.getFrameIndex(FI, getPointerTy());
1882
1883         if (Flags.isByVal()) {
1884           // Copy relative to framepointer.
1885           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1886           if (StackPtr.getNode() == 0)
1887             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1888                                           getPointerTy());
1889           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1890
1891           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
1892                                                            ArgChain,
1893                                                            Flags, DAG, dl));
1894         } else {
1895           // Store relative to framepointer.
1896           MemOpChains2.push_back(
1897             DAG.getStore(ArgChain, dl, Arg, FIN,
1898                          PseudoSourceValue::getFixedStack(FI), 0));
1899         }
1900       }
1901     }
1902
1903     if (!MemOpChains2.empty())
1904       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1905                           &MemOpChains2[0], MemOpChains2.size());
1906
1907     // Copy arguments to their registers.
1908     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1909       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1910                                RegsToPass[i].second, InFlag);
1911       InFlag = Chain.getValue(1);
1912     }
1913     InFlag =SDValue();
1914
1915     // Store the return address to the appropriate stack slot.
1916     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1917                                      FPDiff, dl);
1918   }
1919
1920   // If the callee is a GlobalAddress node (quite common, every direct call is)
1921   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1922   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1923     // We should use extra load for direct calls to dllimported functions in
1924     // non-JIT mode.
1925     GlobalValue *GV = G->getGlobal();
1926     if (!GV->hasDLLImportLinkage()) {
1927       unsigned char OpFlags = 0;
1928
1929       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
1930       // external symbols most go through the PLT in PIC mode.  If the symbol
1931       // has hidden or protected visibility, or if it is static or local, then
1932       // we don't need to use the PLT - we can directly call it.
1933       if (Subtarget->isTargetELF() &&
1934           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1935           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
1936         OpFlags = X86II::MO_PLT;
1937       } else if (Subtarget->isPICStyleStubAny() &&
1938                (GV->isDeclaration() || GV->isWeakForLinker()) &&
1939                Subtarget->getDarwinVers() < 9) {
1940         // PC-relative references to external symbols should go through $stub,
1941         // unless we're building with the leopard linker or later, which
1942         // automatically synthesizes these stubs.
1943         OpFlags = X86II::MO_DARWIN_STUB;
1944       }
1945
1946       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
1947                                           G->getOffset(), OpFlags);
1948     }
1949   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1950     unsigned char OpFlags = 0;
1951
1952     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
1953     // symbols should go through the PLT.
1954     if (Subtarget->isTargetELF() &&
1955         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1956       OpFlags = X86II::MO_PLT;
1957     } else if (Subtarget->isPICStyleStubAny() &&
1958              Subtarget->getDarwinVers() < 9) {
1959       // PC-relative references to external symbols should go through $stub,
1960       // unless we're building with the leopard linker or later, which
1961       // automatically synthesizes these stubs.
1962       OpFlags = X86II::MO_DARWIN_STUB;
1963     }
1964
1965     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
1966                                          OpFlags);
1967   } else if (isTailCall) {
1968     unsigned Opc = Is64Bit ? X86::R11 : X86::EAX;
1969
1970     Chain = DAG.getCopyToReg(Chain,  dl,
1971                              DAG.getRegister(Opc, getPointerTy()),
1972                              Callee,InFlag);
1973     Callee = DAG.getRegister(Opc, getPointerTy());
1974     // Add register as live out.
1975     MF.getRegInfo().addLiveOut(Opc);
1976   }
1977
1978   // Returns a chain & a flag for retval copy to use.
1979   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1980   SmallVector<SDValue, 8> Ops;
1981
1982   if (isTailCall) {
1983     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1984                            DAG.getIntPtrConstant(0, true), InFlag);
1985     InFlag = Chain.getValue(1);
1986   }
1987
1988   Ops.push_back(Chain);
1989   Ops.push_back(Callee);
1990
1991   if (isTailCall)
1992     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1993
1994   // Add argument registers to the end of the list so that they are known live
1995   // into the call.
1996   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1997     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1998                                   RegsToPass[i].second.getValueType()));
1999
2000   // Add an implicit use GOT pointer in EBX.
2001   if (!isTailCall && Subtarget->isPICStyleGOT())
2002     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2003
2004   // Add an implicit use of AL for x86 vararg functions.
2005   if (Is64Bit && isVarArg)
2006     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2007
2008   if (InFlag.getNode())
2009     Ops.push_back(InFlag);
2010
2011   if (isTailCall) {
2012     // If this is the first return lowered for this function, add the regs
2013     // to the liveout set for the function.
2014     if (MF.getRegInfo().liveout_empty()) {
2015       SmallVector<CCValAssign, 16> RVLocs;
2016       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2017                      *DAG.getContext());
2018       CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2019       for (unsigned i = 0; i != RVLocs.size(); ++i)
2020         if (RVLocs[i].isRegLoc())
2021           MF.getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2022     }
2023
2024     assert(((Callee.getOpcode() == ISD::Register &&
2025                (cast<RegisterSDNode>(Callee)->getReg() == X86::EAX ||
2026                 cast<RegisterSDNode>(Callee)->getReg() == X86::R9)) ||
2027               Callee.getOpcode() == ISD::TargetExternalSymbol ||
2028               Callee.getOpcode() == ISD::TargetGlobalAddress) &&
2029              "Expecting an global address, external symbol, or register");
2030
2031     return DAG.getNode(X86ISD::TC_RETURN, dl,
2032                        NodeTys, &Ops[0], Ops.size());
2033   }
2034
2035   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2036   InFlag = Chain.getValue(1);
2037
2038   // Create the CALLSEQ_END node.
2039   unsigned NumBytesForCalleeToPush;
2040   if (IsCalleePop(isVarArg, CallConv))
2041     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2042   else if (!Is64Bit && CallConv != CallingConv::Fast && IsStructRet)
2043     // If this is is a call to a struct-return function, the callee
2044     // pops the hidden struct pointer, so we have to push it back.
2045     // This is common for Darwin/X86, Linux & Mingw32 targets.
2046     NumBytesForCalleeToPush = 4;
2047   else
2048     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2049
2050   // Returns a flag for retval copy to use.
2051   Chain = DAG.getCALLSEQ_END(Chain,
2052                              DAG.getIntPtrConstant(NumBytes, true),
2053                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2054                                                    true),
2055                              InFlag);
2056   InFlag = Chain.getValue(1);
2057
2058   // Handle result values, copying them out of physregs into vregs that we
2059   // return.
2060   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2061                          Ins, dl, DAG, InVals);
2062 }
2063
2064
2065 //===----------------------------------------------------------------------===//
2066 //                Fast Calling Convention (tail call) implementation
2067 //===----------------------------------------------------------------------===//
2068
2069 //  Like std call, callee cleans arguments, convention except that ECX is
2070 //  reserved for storing the tail called function address. Only 2 registers are
2071 //  free for argument passing (inreg). Tail call optimization is performed
2072 //  provided:
2073 //                * tailcallopt is enabled
2074 //                * caller/callee are fastcc
2075 //  On X86_64 architecture with GOT-style position independent code only local
2076 //  (within module) calls are supported at the moment.
2077 //  To keep the stack aligned according to platform abi the function
2078 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2079 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2080 //  If a tail called function callee has more arguments than the caller the
2081 //  caller needs to make sure that there is room to move the RETADDR to. This is
2082 //  achieved by reserving an area the size of the argument delta right after the
2083 //  original REtADDR, but before the saved framepointer or the spilled registers
2084 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2085 //  stack layout:
2086 //    arg1
2087 //    arg2
2088 //    RETADDR
2089 //    [ new RETADDR
2090 //      move area ]
2091 //    (possible EBP)
2092 //    ESI
2093 //    EDI
2094 //    local1 ..
2095
2096 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2097 /// for a 16 byte align requirement.
2098 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2099                                                         SelectionDAG& DAG) {
2100   MachineFunction &MF = DAG.getMachineFunction();
2101   const TargetMachine &TM = MF.getTarget();
2102   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2103   unsigned StackAlignment = TFI.getStackAlignment();
2104   uint64_t AlignMask = StackAlignment - 1;
2105   int64_t Offset = StackSize;
2106   uint64_t SlotSize = TD->getPointerSize();
2107   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2108     // Number smaller than 12 so just add the difference.
2109     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2110   } else {
2111     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2112     Offset = ((~AlignMask) & Offset) + StackAlignment +
2113       (StackAlignment-SlotSize);
2114   }
2115   return Offset;
2116 }
2117
2118 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2119 /// for tail call optimization. Targets which want to do tail call
2120 /// optimization should implement this function.
2121 bool
2122 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2123                                                      CallingConv::ID CalleeCC,
2124                                                      bool isVarArg,
2125                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2126                                                      SelectionDAG& DAG) const {
2127   MachineFunction &MF = DAG.getMachineFunction();
2128   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2129   return CalleeCC == CallingConv::Fast && CallerCC == CalleeCC;
2130 }
2131
2132 FastISel *
2133 X86TargetLowering::createFastISel(MachineFunction &mf,
2134                                   MachineModuleInfo *mmo,
2135                                   DwarfWriter *dw,
2136                                   DenseMap<const Value *, unsigned> &vm,
2137                                   DenseMap<const BasicBlock *,
2138                                            MachineBasicBlock *> &bm,
2139                                   DenseMap<const AllocaInst *, int> &am
2140 #ifndef NDEBUG
2141                                   , SmallSet<Instruction*, 8> &cil
2142 #endif
2143                                   ) {
2144   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2145 #ifndef NDEBUG
2146                              , cil
2147 #endif
2148                              );
2149 }
2150
2151
2152 //===----------------------------------------------------------------------===//
2153 //                           Other Lowering Hooks
2154 //===----------------------------------------------------------------------===//
2155
2156
2157 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2158   MachineFunction &MF = DAG.getMachineFunction();
2159   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2160   int ReturnAddrIndex = FuncInfo->getRAIndex();
2161
2162   if (ReturnAddrIndex == 0) {
2163     // Set up a frame object for the return address.
2164     uint64_t SlotSize = TD->getPointerSize();
2165     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2166     FuncInfo->setRAIndex(ReturnAddrIndex);
2167   }
2168
2169   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2170 }
2171
2172
2173 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2174                                        bool hasSymbolicDisplacement) {
2175   // Offset should fit into 32 bit immediate field.
2176   if (!isInt32(Offset))
2177     return false;
2178
2179   // If we don't have a symbolic displacement - we don't have any extra
2180   // restrictions.
2181   if (!hasSymbolicDisplacement)
2182     return true;
2183
2184   // FIXME: Some tweaks might be needed for medium code model.
2185   if (M != CodeModel::Small && M != CodeModel::Kernel)
2186     return false;
2187
2188   // For small code model we assume that latest object is 16MB before end of 31
2189   // bits boundary. We may also accept pretty large negative constants knowing
2190   // that all objects are in the positive half of address space.
2191   if (M == CodeModel::Small && Offset < 16*1024*1024)
2192     return true;
2193
2194   // For kernel code model we know that all object resist in the negative half
2195   // of 32bits address space. We may not accept negative offsets, since they may
2196   // be just off and we may accept pretty large positive ones.
2197   if (M == CodeModel::Kernel && Offset > 0)
2198     return true;
2199
2200   return false;
2201 }
2202
2203 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2204 /// specific condition code, returning the condition code and the LHS/RHS of the
2205 /// comparison to make.
2206 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2207                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2208   if (!isFP) {
2209     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2210       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2211         // X > -1   -> X == 0, jump !sign.
2212         RHS = DAG.getConstant(0, RHS.getValueType());
2213         return X86::COND_NS;
2214       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2215         // X < 0   -> X == 0, jump on sign.
2216         return X86::COND_S;
2217       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2218         // X < 1   -> X <= 0
2219         RHS = DAG.getConstant(0, RHS.getValueType());
2220         return X86::COND_LE;
2221       }
2222     }
2223
2224     switch (SetCCOpcode) {
2225     default: llvm_unreachable("Invalid integer condition!");
2226     case ISD::SETEQ:  return X86::COND_E;
2227     case ISD::SETGT:  return X86::COND_G;
2228     case ISD::SETGE:  return X86::COND_GE;
2229     case ISD::SETLT:  return X86::COND_L;
2230     case ISD::SETLE:  return X86::COND_LE;
2231     case ISD::SETNE:  return X86::COND_NE;
2232     case ISD::SETULT: return X86::COND_B;
2233     case ISD::SETUGT: return X86::COND_A;
2234     case ISD::SETULE: return X86::COND_BE;
2235     case ISD::SETUGE: return X86::COND_AE;
2236     }
2237   }
2238
2239   // First determine if it is required or is profitable to flip the operands.
2240
2241   // If LHS is a foldable load, but RHS is not, flip the condition.
2242   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2243       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2244     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2245     std::swap(LHS, RHS);
2246   }
2247
2248   switch (SetCCOpcode) {
2249   default: break;
2250   case ISD::SETOLT:
2251   case ISD::SETOLE:
2252   case ISD::SETUGT:
2253   case ISD::SETUGE:
2254     std::swap(LHS, RHS);
2255     break;
2256   }
2257
2258   // On a floating point condition, the flags are set as follows:
2259   // ZF  PF  CF   op
2260   //  0 | 0 | 0 | X > Y
2261   //  0 | 0 | 1 | X < Y
2262   //  1 | 0 | 0 | X == Y
2263   //  1 | 1 | 1 | unordered
2264   switch (SetCCOpcode) {
2265   default: llvm_unreachable("Condcode should be pre-legalized away");
2266   case ISD::SETUEQ:
2267   case ISD::SETEQ:   return X86::COND_E;
2268   case ISD::SETOLT:              // flipped
2269   case ISD::SETOGT:
2270   case ISD::SETGT:   return X86::COND_A;
2271   case ISD::SETOLE:              // flipped
2272   case ISD::SETOGE:
2273   case ISD::SETGE:   return X86::COND_AE;
2274   case ISD::SETUGT:              // flipped
2275   case ISD::SETULT:
2276   case ISD::SETLT:   return X86::COND_B;
2277   case ISD::SETUGE:              // flipped
2278   case ISD::SETULE:
2279   case ISD::SETLE:   return X86::COND_BE;
2280   case ISD::SETONE:
2281   case ISD::SETNE:   return X86::COND_NE;
2282   case ISD::SETUO:   return X86::COND_P;
2283   case ISD::SETO:    return X86::COND_NP;
2284   }
2285 }
2286
2287 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2288 /// code. Current x86 isa includes the following FP cmov instructions:
2289 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2290 static bool hasFPCMov(unsigned X86CC) {
2291   switch (X86CC) {
2292   default:
2293     return false;
2294   case X86::COND_B:
2295   case X86::COND_BE:
2296   case X86::COND_E:
2297   case X86::COND_P:
2298   case X86::COND_A:
2299   case X86::COND_AE:
2300   case X86::COND_NE:
2301   case X86::COND_NP:
2302     return true;
2303   }
2304 }
2305
2306 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2307 /// the specified range (L, H].
2308 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2309   return (Val < 0) || (Val >= Low && Val < Hi);
2310 }
2311
2312 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2313 /// specified value.
2314 static bool isUndefOrEqual(int Val, int CmpVal) {
2315   if (Val < 0 || Val == CmpVal)
2316     return true;
2317   return false;
2318 }
2319
2320 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2321 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2322 /// the second operand.
2323 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2324   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2325     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2326   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2327     return (Mask[0] < 2 && Mask[1] < 2);
2328   return false;
2329 }
2330
2331 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2332   SmallVector<int, 8> M;
2333   N->getMask(M);
2334   return ::isPSHUFDMask(M, N->getValueType(0));
2335 }
2336
2337 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2338 /// is suitable for input to PSHUFHW.
2339 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2340   if (VT != MVT::v8i16)
2341     return false;
2342
2343   // Lower quadword copied in order or undef.
2344   for (int i = 0; i != 4; ++i)
2345     if (Mask[i] >= 0 && Mask[i] != i)
2346       return false;
2347
2348   // Upper quadword shuffled.
2349   for (int i = 4; i != 8; ++i)
2350     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2351       return false;
2352
2353   return true;
2354 }
2355
2356 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2357   SmallVector<int, 8> M;
2358   N->getMask(M);
2359   return ::isPSHUFHWMask(M, N->getValueType(0));
2360 }
2361
2362 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2363 /// is suitable for input to PSHUFLW.
2364 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2365   if (VT != MVT::v8i16)
2366     return false;
2367
2368   // Upper quadword copied in order.
2369   for (int i = 4; i != 8; ++i)
2370     if (Mask[i] >= 0 && Mask[i] != i)
2371       return false;
2372
2373   // Lower quadword shuffled.
2374   for (int i = 0; i != 4; ++i)
2375     if (Mask[i] >= 4)
2376       return false;
2377
2378   return true;
2379 }
2380
2381 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2382   SmallVector<int, 8> M;
2383   N->getMask(M);
2384   return ::isPSHUFLWMask(M, N->getValueType(0));
2385 }
2386
2387 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2388 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2389 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2390   int NumElems = VT.getVectorNumElements();
2391   if (NumElems != 2 && NumElems != 4)
2392     return false;
2393
2394   int Half = NumElems / 2;
2395   for (int i = 0; i < Half; ++i)
2396     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2397       return false;
2398   for (int i = Half; i < NumElems; ++i)
2399     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2400       return false;
2401
2402   return true;
2403 }
2404
2405 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2406   SmallVector<int, 8> M;
2407   N->getMask(M);
2408   return ::isSHUFPMask(M, N->getValueType(0));
2409 }
2410
2411 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2412 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2413 /// half elements to come from vector 1 (which would equal the dest.) and
2414 /// the upper half to come from vector 2.
2415 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2416   int NumElems = VT.getVectorNumElements();
2417
2418   if (NumElems != 2 && NumElems != 4)
2419     return false;
2420
2421   int Half = NumElems / 2;
2422   for (int i = 0; i < Half; ++i)
2423     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2424       return false;
2425   for (int i = Half; i < NumElems; ++i)
2426     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2427       return false;
2428   return true;
2429 }
2430
2431 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2432   SmallVector<int, 8> M;
2433   N->getMask(M);
2434   return isCommutedSHUFPMask(M, N->getValueType(0));
2435 }
2436
2437 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2438 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2439 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2440   if (N->getValueType(0).getVectorNumElements() != 4)
2441     return false;
2442
2443   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2444   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2445          isUndefOrEqual(N->getMaskElt(1), 7) &&
2446          isUndefOrEqual(N->getMaskElt(2), 2) &&
2447          isUndefOrEqual(N->getMaskElt(3), 3);
2448 }
2449
2450 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2451 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2452 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2453   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2454
2455   if (NumElems != 2 && NumElems != 4)
2456     return false;
2457
2458   for (unsigned i = 0; i < NumElems/2; ++i)
2459     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2460       return false;
2461
2462   for (unsigned i = NumElems/2; i < NumElems; ++i)
2463     if (!isUndefOrEqual(N->getMaskElt(i), i))
2464       return false;
2465
2466   return true;
2467 }
2468
2469 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2470 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2471 /// and MOVLHPS.
2472 bool X86::isMOVHPMask(ShuffleVectorSDNode *N) {
2473   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2474
2475   if (NumElems != 2 && NumElems != 4)
2476     return false;
2477
2478   for (unsigned i = 0; i < NumElems/2; ++i)
2479     if (!isUndefOrEqual(N->getMaskElt(i), i))
2480       return false;
2481
2482   for (unsigned i = 0; i < NumElems/2; ++i)
2483     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2484       return false;
2485
2486   return true;
2487 }
2488
2489 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2490 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2491 /// <2, 3, 2, 3>
2492 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2493   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2494
2495   if (NumElems != 4)
2496     return false;
2497
2498   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2499          isUndefOrEqual(N->getMaskElt(1), 3) &&
2500          isUndefOrEqual(N->getMaskElt(2), 2) &&
2501          isUndefOrEqual(N->getMaskElt(3), 3);
2502 }
2503
2504 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2505 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2506 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2507                          bool V2IsSplat = false) {
2508   int NumElts = VT.getVectorNumElements();
2509   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2510     return false;
2511
2512   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2513     int BitI  = Mask[i];
2514     int BitI1 = Mask[i+1];
2515     if (!isUndefOrEqual(BitI, j))
2516       return false;
2517     if (V2IsSplat) {
2518       if (!isUndefOrEqual(BitI1, NumElts))
2519         return false;
2520     } else {
2521       if (!isUndefOrEqual(BitI1, j + NumElts))
2522         return false;
2523     }
2524   }
2525   return true;
2526 }
2527
2528 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2529   SmallVector<int, 8> M;
2530   N->getMask(M);
2531   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2532 }
2533
2534 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2535 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2536 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2537                          bool V2IsSplat = false) {
2538   int NumElts = VT.getVectorNumElements();
2539   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2540     return false;
2541
2542   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2543     int BitI  = Mask[i];
2544     int BitI1 = Mask[i+1];
2545     if (!isUndefOrEqual(BitI, j + NumElts/2))
2546       return false;
2547     if (V2IsSplat) {
2548       if (isUndefOrEqual(BitI1, NumElts))
2549         return false;
2550     } else {
2551       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2552         return false;
2553     }
2554   }
2555   return true;
2556 }
2557
2558 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2559   SmallVector<int, 8> M;
2560   N->getMask(M);
2561   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2562 }
2563
2564 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2565 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2566 /// <0, 0, 1, 1>
2567 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2568   int NumElems = VT.getVectorNumElements();
2569   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2570     return false;
2571
2572   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2573     int BitI  = Mask[i];
2574     int BitI1 = Mask[i+1];
2575     if (!isUndefOrEqual(BitI, j))
2576       return false;
2577     if (!isUndefOrEqual(BitI1, j))
2578       return false;
2579   }
2580   return true;
2581 }
2582
2583 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2584   SmallVector<int, 8> M;
2585   N->getMask(M);
2586   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2587 }
2588
2589 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2590 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2591 /// <2, 2, 3, 3>
2592 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2593   int NumElems = VT.getVectorNumElements();
2594   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2595     return false;
2596
2597   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2598     int BitI  = Mask[i];
2599     int BitI1 = Mask[i+1];
2600     if (!isUndefOrEqual(BitI, j))
2601       return false;
2602     if (!isUndefOrEqual(BitI1, j))
2603       return false;
2604   }
2605   return true;
2606 }
2607
2608 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2609   SmallVector<int, 8> M;
2610   N->getMask(M);
2611   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2612 }
2613
2614 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2615 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2616 /// MOVSD, and MOVD, i.e. setting the lowest element.
2617 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2618   if (VT.getVectorElementType().getSizeInBits() < 32)
2619     return false;
2620
2621   int NumElts = VT.getVectorNumElements();
2622
2623   if (!isUndefOrEqual(Mask[0], NumElts))
2624     return false;
2625
2626   for (int i = 1; i < NumElts; ++i)
2627     if (!isUndefOrEqual(Mask[i], i))
2628       return false;
2629
2630   return true;
2631 }
2632
2633 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
2634   SmallVector<int, 8> M;
2635   N->getMask(M);
2636   return ::isMOVLMask(M, N->getValueType(0));
2637 }
2638
2639 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2640 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2641 /// element of vector 2 and the other elements to come from vector 1 in order.
2642 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2643                                bool V2IsSplat = false, bool V2IsUndef = false) {
2644   int NumOps = VT.getVectorNumElements();
2645   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2646     return false;
2647
2648   if (!isUndefOrEqual(Mask[0], 0))
2649     return false;
2650
2651   for (int i = 1; i < NumOps; ++i)
2652     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
2653           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
2654           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
2655       return false;
2656
2657   return true;
2658 }
2659
2660 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
2661                            bool V2IsUndef = false) {
2662   SmallVector<int, 8> M;
2663   N->getMask(M);
2664   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
2665 }
2666
2667 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2668 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2669 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
2670   if (N->getValueType(0).getVectorNumElements() != 4)
2671     return false;
2672
2673   // Expect 1, 1, 3, 3
2674   for (unsigned i = 0; i < 2; ++i) {
2675     int Elt = N->getMaskElt(i);
2676     if (Elt >= 0 && Elt != 1)
2677       return false;
2678   }
2679
2680   bool HasHi = false;
2681   for (unsigned i = 2; i < 4; ++i) {
2682     int Elt = N->getMaskElt(i);
2683     if (Elt >= 0 && Elt != 3)
2684       return false;
2685     if (Elt == 3)
2686       HasHi = true;
2687   }
2688   // Don't use movshdup if it can be done with a shufps.
2689   // FIXME: verify that matching u, u, 3, 3 is what we want.
2690   return HasHi;
2691 }
2692
2693 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2694 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2695 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
2696   if (N->getValueType(0).getVectorNumElements() != 4)
2697     return false;
2698
2699   // Expect 0, 0, 2, 2
2700   for (unsigned i = 0; i < 2; ++i)
2701     if (N->getMaskElt(i) > 0)
2702       return false;
2703
2704   bool HasHi = false;
2705   for (unsigned i = 2; i < 4; ++i) {
2706     int Elt = N->getMaskElt(i);
2707     if (Elt >= 0 && Elt != 2)
2708       return false;
2709     if (Elt == 2)
2710       HasHi = true;
2711   }
2712   // Don't use movsldup if it can be done with a shufps.
2713   return HasHi;
2714 }
2715
2716 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2717 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2718 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
2719   int e = N->getValueType(0).getVectorNumElements() / 2;
2720
2721   for (int i = 0; i < e; ++i)
2722     if (!isUndefOrEqual(N->getMaskElt(i), i))
2723       return false;
2724   for (int i = 0; i < e; ++i)
2725     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
2726       return false;
2727   return true;
2728 }
2729
2730 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2731 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2732 /// instructions.
2733 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2734   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2735   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
2736
2737   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2738   unsigned Mask = 0;
2739   for (int i = 0; i < NumOperands; ++i) {
2740     int Val = SVOp->getMaskElt(NumOperands-i-1);
2741     if (Val < 0) Val = 0;
2742     if (Val >= NumOperands) Val -= NumOperands;
2743     Mask |= Val;
2744     if (i != NumOperands - 1)
2745       Mask <<= Shift;
2746   }
2747   return Mask;
2748 }
2749
2750 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2751 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2752 /// instructions.
2753 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2754   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2755   unsigned Mask = 0;
2756   // 8 nodes, but we only care about the last 4.
2757   for (unsigned i = 7; i >= 4; --i) {
2758     int Val = SVOp->getMaskElt(i);
2759     if (Val >= 0)
2760       Mask |= (Val - 4);
2761     if (i != 4)
2762       Mask <<= 2;
2763   }
2764   return Mask;
2765 }
2766
2767 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2768 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2769 /// instructions.
2770 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2771   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
2772   unsigned Mask = 0;
2773   // 8 nodes, but we only care about the first 4.
2774   for (int i = 3; i >= 0; --i) {
2775     int Val = SVOp->getMaskElt(i);
2776     if (Val >= 0)
2777       Mask |= Val;
2778     if (i != 0)
2779       Mask <<= 2;
2780   }
2781   return Mask;
2782 }
2783
2784 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2785 /// constant +0.0.
2786 bool X86::isZeroNode(SDValue Elt) {
2787   return ((isa<ConstantSDNode>(Elt) &&
2788            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2789           (isa<ConstantFPSDNode>(Elt) &&
2790            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2791 }
2792
2793 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
2794 /// their permute mask.
2795 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
2796                                     SelectionDAG &DAG) {
2797   EVT VT = SVOp->getValueType(0);
2798   unsigned NumElems = VT.getVectorNumElements();
2799   SmallVector<int, 8> MaskVec;
2800
2801   for (unsigned i = 0; i != NumElems; ++i) {
2802     int idx = SVOp->getMaskElt(i);
2803     if (idx < 0)
2804       MaskVec.push_back(idx);
2805     else if (idx < (int)NumElems)
2806       MaskVec.push_back(idx + NumElems);
2807     else
2808       MaskVec.push_back(idx - NumElems);
2809   }
2810   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
2811                               SVOp->getOperand(0), &MaskVec[0]);
2812 }
2813
2814 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2815 /// the two vector operands have swapped position.
2816 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
2817   unsigned NumElems = VT.getVectorNumElements();
2818   for (unsigned i = 0; i != NumElems; ++i) {
2819     int idx = Mask[i];
2820     if (idx < 0)
2821       continue;
2822     else if (idx < (int)NumElems)
2823       Mask[i] = idx + NumElems;
2824     else
2825       Mask[i] = idx - NumElems;
2826   }
2827 }
2828
2829 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2830 /// match movhlps. The lower half elements should come from upper half of
2831 /// V1 (and in order), and the upper half elements should come from the upper
2832 /// half of V2 (and in order).
2833 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
2834   if (Op->getValueType(0).getVectorNumElements() != 4)
2835     return false;
2836   for (unsigned i = 0, e = 2; i != e; ++i)
2837     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
2838       return false;
2839   for (unsigned i = 2; i != 4; ++i)
2840     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
2841       return false;
2842   return true;
2843 }
2844
2845 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2846 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2847 /// required.
2848 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2849   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2850     return false;
2851   N = N->getOperand(0).getNode();
2852   if (!ISD::isNON_EXTLoad(N))
2853     return false;
2854   if (LD)
2855     *LD = cast<LoadSDNode>(N);
2856   return true;
2857 }
2858
2859 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2860 /// match movlp{s|d}. The lower half elements should come from lower half of
2861 /// V1 (and in order), and the upper half elements should come from the upper
2862 /// half of V2 (and in order). And since V1 will become the source of the
2863 /// MOVLP, it must be either a vector load or a scalar load to vector.
2864 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
2865                                ShuffleVectorSDNode *Op) {
2866   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2867     return false;
2868   // Is V2 is a vector load, don't do this transformation. We will try to use
2869   // load folding shufps op.
2870   if (ISD::isNON_EXTLoad(V2))
2871     return false;
2872
2873   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
2874
2875   if (NumElems != 2 && NumElems != 4)
2876     return false;
2877   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2878     if (!isUndefOrEqual(Op->getMaskElt(i), i))
2879       return false;
2880   for (unsigned i = NumElems/2; i != NumElems; ++i)
2881     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
2882       return false;
2883   return true;
2884 }
2885
2886 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2887 /// all the same.
2888 static bool isSplatVector(SDNode *N) {
2889   if (N->getOpcode() != ISD::BUILD_VECTOR)
2890     return false;
2891
2892   SDValue SplatValue = N->getOperand(0);
2893   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2894     if (N->getOperand(i) != SplatValue)
2895       return false;
2896   return true;
2897 }
2898
2899 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2900 /// to an zero vector.
2901 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
2902 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
2903   SDValue V1 = N->getOperand(0);
2904   SDValue V2 = N->getOperand(1);
2905   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2906   for (unsigned i = 0; i != NumElems; ++i) {
2907     int Idx = N->getMaskElt(i);
2908     if (Idx >= (int)NumElems) {
2909       unsigned Opc = V2.getOpcode();
2910       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2911         continue;
2912       if (Opc != ISD::BUILD_VECTOR ||
2913           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
2914         return false;
2915     } else if (Idx >= 0) {
2916       unsigned Opc = V1.getOpcode();
2917       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2918         continue;
2919       if (Opc != ISD::BUILD_VECTOR ||
2920           !X86::isZeroNode(V1.getOperand(Idx)))
2921         return false;
2922     }
2923   }
2924   return true;
2925 }
2926
2927 /// getZeroVector - Returns a vector of specified type with all zero elements.
2928 ///
2929 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
2930                              DebugLoc dl) {
2931   assert(VT.isVector() && "Expected a vector type");
2932
2933   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2934   // type.  This ensures they get CSE'd.
2935   SDValue Vec;
2936   if (VT.getSizeInBits() == 64) { // MMX
2937     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2938     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2939   } else if (HasSSE2) {  // SSE2
2940     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2941     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2942   } else { // SSE1
2943     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2944     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
2945   }
2946   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2947 }
2948
2949 /// getOnesVector - Returns a vector of specified type with all bits set.
2950 ///
2951 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2952   assert(VT.isVector() && "Expected a vector type");
2953
2954   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2955   // type.  This ensures they get CSE'd.
2956   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2957   SDValue Vec;
2958   if (VT.getSizeInBits() == 64)  // MMX
2959     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2960   else                                              // SSE
2961     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2962   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2963 }
2964
2965
2966 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2967 /// that point to V2 points to its first element.
2968 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
2969   EVT VT = SVOp->getValueType(0);
2970   unsigned NumElems = VT.getVectorNumElements();
2971
2972   bool Changed = false;
2973   SmallVector<int, 8> MaskVec;
2974   SVOp->getMask(MaskVec);
2975
2976   for (unsigned i = 0; i != NumElems; ++i) {
2977     if (MaskVec[i] > (int)NumElems) {
2978       MaskVec[i] = NumElems;
2979       Changed = true;
2980     }
2981   }
2982   if (Changed)
2983     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
2984                                 SVOp->getOperand(1), &MaskVec[0]);
2985   return SDValue(SVOp, 0);
2986 }
2987
2988 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2989 /// operation of specified width.
2990 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
2991                        SDValue V2) {
2992   unsigned NumElems = VT.getVectorNumElements();
2993   SmallVector<int, 8> Mask;
2994   Mask.push_back(NumElems);
2995   for (unsigned i = 1; i != NumElems; ++i)
2996     Mask.push_back(i);
2997   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2998 }
2999
3000 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3001 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3002                           SDValue V2) {
3003   unsigned NumElems = VT.getVectorNumElements();
3004   SmallVector<int, 8> Mask;
3005   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3006     Mask.push_back(i);
3007     Mask.push_back(i + NumElems);
3008   }
3009   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3010 }
3011
3012 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3013 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3014                           SDValue V2) {
3015   unsigned NumElems = VT.getVectorNumElements();
3016   unsigned Half = NumElems/2;
3017   SmallVector<int, 8> Mask;
3018   for (unsigned i = 0; i != Half; ++i) {
3019     Mask.push_back(i + Half);
3020     Mask.push_back(i + NumElems + Half);
3021   }
3022   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3023 }
3024
3025 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3026 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3027                             bool HasSSE2) {
3028   if (SV->getValueType(0).getVectorNumElements() <= 4)
3029     return SDValue(SV, 0);
3030
3031   EVT PVT = MVT::v4f32;
3032   EVT VT = SV->getValueType(0);
3033   DebugLoc dl = SV->getDebugLoc();
3034   SDValue V1 = SV->getOperand(0);
3035   int NumElems = VT.getVectorNumElements();
3036   int EltNo = SV->getSplatIndex();
3037
3038   // unpack elements to the correct location
3039   while (NumElems > 4) {
3040     if (EltNo < NumElems/2) {
3041       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3042     } else {
3043       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3044       EltNo -= NumElems/2;
3045     }
3046     NumElems >>= 1;
3047   }
3048
3049   // Perform the splat.
3050   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3051   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3052   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3053   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3054 }
3055
3056 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3057 /// vector of zero or undef vector.  This produces a shuffle where the low
3058 /// element of V2 is swizzled into the zero/undef vector, landing at element
3059 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3060 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3061                                              bool isZero, bool HasSSE2,
3062                                              SelectionDAG &DAG) {
3063   EVT VT = V2.getValueType();
3064   SDValue V1 = isZero
3065     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3066   unsigned NumElems = VT.getVectorNumElements();
3067   SmallVector<int, 16> MaskVec;
3068   for (unsigned i = 0; i != NumElems; ++i)
3069     // If this is the insertion idx, put the low elt of V2 here.
3070     MaskVec.push_back(i == Idx ? NumElems : i);
3071   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3072 }
3073
3074 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3075 /// a shuffle that is zero.
3076 static
3077 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3078                                   bool Low, SelectionDAG &DAG) {
3079   unsigned NumZeros = 0;
3080   for (int i = 0; i < NumElems; ++i) {
3081     unsigned Index = Low ? i : NumElems-i-1;
3082     int Idx = SVOp->getMaskElt(Index);
3083     if (Idx < 0) {
3084       ++NumZeros;
3085       continue;
3086     }
3087     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3088     if (Elt.getNode() && X86::isZeroNode(Elt))
3089       ++NumZeros;
3090     else
3091       break;
3092   }
3093   return NumZeros;
3094 }
3095
3096 /// isVectorShift - Returns true if the shuffle can be implemented as a
3097 /// logical left or right shift of a vector.
3098 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3099 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3100                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3101   int NumElems = SVOp->getValueType(0).getVectorNumElements();
3102
3103   isLeft = true;
3104   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3105   if (!NumZeros) {
3106     isLeft = false;
3107     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3108     if (!NumZeros)
3109       return false;
3110   }
3111   bool SeenV1 = false;
3112   bool SeenV2 = false;
3113   for (int i = NumZeros; i < NumElems; ++i) {
3114     int Val = isLeft ? (i - NumZeros) : i;
3115     int Idx = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3116     if (Idx < 0)
3117       continue;
3118     if (Idx < NumElems)
3119       SeenV1 = true;
3120     else {
3121       Idx -= NumElems;
3122       SeenV2 = true;
3123     }
3124     if (Idx != Val)
3125       return false;
3126   }
3127   if (SeenV1 && SeenV2)
3128     return false;
3129
3130   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3131   ShAmt = NumZeros;
3132   return true;
3133 }
3134
3135
3136 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3137 ///
3138 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3139                                        unsigned NumNonZero, unsigned NumZero,
3140                                        SelectionDAG &DAG, TargetLowering &TLI) {
3141   if (NumNonZero > 8)
3142     return SDValue();
3143
3144   DebugLoc dl = Op.getDebugLoc();
3145   SDValue V(0, 0);
3146   bool First = true;
3147   for (unsigned i = 0; i < 16; ++i) {
3148     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3149     if (ThisIsNonZero && First) {
3150       if (NumZero)
3151         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3152       else
3153         V = DAG.getUNDEF(MVT::v8i16);
3154       First = false;
3155     }
3156
3157     if ((i & 1) != 0) {
3158       SDValue ThisElt(0, 0), LastElt(0, 0);
3159       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3160       if (LastIsNonZero) {
3161         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3162                               MVT::i16, Op.getOperand(i-1));
3163       }
3164       if (ThisIsNonZero) {
3165         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3166         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3167                               ThisElt, DAG.getConstant(8, MVT::i8));
3168         if (LastIsNonZero)
3169           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3170       } else
3171         ThisElt = LastElt;
3172
3173       if (ThisElt.getNode())
3174         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3175                         DAG.getIntPtrConstant(i/2));
3176     }
3177   }
3178
3179   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3180 }
3181
3182 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3183 ///
3184 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3185                                        unsigned NumNonZero, unsigned NumZero,
3186                                        SelectionDAG &DAG, TargetLowering &TLI) {
3187   if (NumNonZero > 4)
3188     return SDValue();
3189
3190   DebugLoc dl = Op.getDebugLoc();
3191   SDValue V(0, 0);
3192   bool First = true;
3193   for (unsigned i = 0; i < 8; ++i) {
3194     bool isNonZero = (NonZeros & (1 << i)) != 0;
3195     if (isNonZero) {
3196       if (First) {
3197         if (NumZero)
3198           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3199         else
3200           V = DAG.getUNDEF(MVT::v8i16);
3201         First = false;
3202       }
3203       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3204                       MVT::v8i16, V, Op.getOperand(i),
3205                       DAG.getIntPtrConstant(i));
3206     }
3207   }
3208
3209   return V;
3210 }
3211
3212 /// getVShift - Return a vector logical shift node.
3213 ///
3214 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3215                          unsigned NumBits, SelectionDAG &DAG,
3216                          const TargetLowering &TLI, DebugLoc dl) {
3217   bool isMMX = VT.getSizeInBits() == 64;
3218   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3219   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3220   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3221   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3222                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3223                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3224 }
3225
3226 SDValue
3227 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3228   DebugLoc dl = Op.getDebugLoc();
3229   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3230   if (ISD::isBuildVectorAllZeros(Op.getNode())
3231       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3232     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3233     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3234     // eliminated on x86-32 hosts.
3235     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3236       return Op;
3237
3238     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3239       return getOnesVector(Op.getValueType(), DAG, dl);
3240     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3241   }
3242
3243   EVT VT = Op.getValueType();
3244   EVT ExtVT = VT.getVectorElementType();
3245   unsigned EVTBits = ExtVT.getSizeInBits();
3246
3247   unsigned NumElems = Op.getNumOperands();
3248   unsigned NumZero  = 0;
3249   unsigned NumNonZero = 0;
3250   unsigned NonZeros = 0;
3251   bool IsAllConstants = true;
3252   SmallSet<SDValue, 8> Values;
3253   for (unsigned i = 0; i < NumElems; ++i) {
3254     SDValue Elt = Op.getOperand(i);
3255     if (Elt.getOpcode() == ISD::UNDEF)
3256       continue;
3257     Values.insert(Elt);
3258     if (Elt.getOpcode() != ISD::Constant &&
3259         Elt.getOpcode() != ISD::ConstantFP)
3260       IsAllConstants = false;
3261     if (X86::isZeroNode(Elt))
3262       NumZero++;
3263     else {
3264       NonZeros |= (1 << i);
3265       NumNonZero++;
3266     }
3267   }
3268
3269   if (NumNonZero == 0) {
3270     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3271     return DAG.getUNDEF(VT);
3272   }
3273
3274   // Special case for single non-zero, non-undef, element.
3275   if (NumNonZero == 1) {
3276     unsigned Idx = CountTrailingZeros_32(NonZeros);
3277     SDValue Item = Op.getOperand(Idx);
3278
3279     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3280     // the value are obviously zero, truncate the value to i32 and do the
3281     // insertion that way.  Only do this if the value is non-constant or if the
3282     // value is a constant being inserted into element 0.  It is cheaper to do
3283     // a constant pool load than it is to do a movd + shuffle.
3284     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3285         (!IsAllConstants || Idx == 0)) {
3286       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3287         // Handle MMX and SSE both.
3288         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3289         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3290
3291         // Truncate the value (which may itself be a constant) to i32, and
3292         // convert it to a vector with movd (S2V+shuffle to zero extend).
3293         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3294         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3295         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3296                                            Subtarget->hasSSE2(), DAG);
3297
3298         // Now we have our 32-bit value zero extended in the low element of
3299         // a vector.  If Idx != 0, swizzle it into place.
3300         if (Idx != 0) {
3301           SmallVector<int, 4> Mask;
3302           Mask.push_back(Idx);
3303           for (unsigned i = 1; i != VecElts; ++i)
3304             Mask.push_back(i);
3305           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3306                                       DAG.getUNDEF(Item.getValueType()),
3307                                       &Mask[0]);
3308         }
3309         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3310       }
3311     }
3312
3313     // If we have a constant or non-constant insertion into the low element of
3314     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3315     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3316     // depending on what the source datatype is.
3317     if (Idx == 0) {
3318       if (NumZero == 0) {
3319         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3320       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3321           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3322         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3323         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3324         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3325                                            DAG);
3326       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3327         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3328         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3329         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3330         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3331                                            Subtarget->hasSSE2(), DAG);
3332         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3333       }
3334     }
3335
3336     // Is it a vector logical left shift?
3337     if (NumElems == 2 && Idx == 1 &&
3338         X86::isZeroNode(Op.getOperand(0)) &&
3339         !X86::isZeroNode(Op.getOperand(1))) {
3340       unsigned NumBits = VT.getSizeInBits();
3341       return getVShift(true, VT,
3342                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3343                                    VT, Op.getOperand(1)),
3344                        NumBits/2, DAG, *this, dl);
3345     }
3346
3347     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3348       return SDValue();
3349
3350     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3351     // is a non-constant being inserted into an element other than the low one,
3352     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3353     // movd/movss) to move this into the low element, then shuffle it into
3354     // place.
3355     if (EVTBits == 32) {
3356       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3357
3358       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3359       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3360                                          Subtarget->hasSSE2(), DAG);
3361       SmallVector<int, 8> MaskVec;
3362       for (unsigned i = 0; i < NumElems; i++)
3363         MaskVec.push_back(i == Idx ? 0 : 1);
3364       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3365     }
3366   }
3367
3368   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3369   if (Values.size() == 1)
3370     return SDValue();
3371
3372   // A vector full of immediates; various special cases are already
3373   // handled, so this is best done with a single constant-pool load.
3374   if (IsAllConstants)
3375     return SDValue();
3376
3377   // Let legalizer expand 2-wide build_vectors.
3378   if (EVTBits == 64) {
3379     if (NumNonZero == 1) {
3380       // One half is zero or undef.
3381       unsigned Idx = CountTrailingZeros_32(NonZeros);
3382       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3383                                  Op.getOperand(Idx));
3384       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3385                                          Subtarget->hasSSE2(), DAG);
3386     }
3387     return SDValue();
3388   }
3389
3390   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3391   if (EVTBits == 8 && NumElems == 16) {
3392     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3393                                         *this);
3394     if (V.getNode()) return V;
3395   }
3396
3397   if (EVTBits == 16 && NumElems == 8) {
3398     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3399                                         *this);
3400     if (V.getNode()) return V;
3401   }
3402
3403   // If element VT is == 32 bits, turn it into a number of shuffles.
3404   SmallVector<SDValue, 8> V;
3405   V.resize(NumElems);
3406   if (NumElems == 4 && NumZero > 0) {
3407     for (unsigned i = 0; i < 4; ++i) {
3408       bool isZero = !(NonZeros & (1 << i));
3409       if (isZero)
3410         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3411       else
3412         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3413     }
3414
3415     for (unsigned i = 0; i < 2; ++i) {
3416       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3417         default: break;
3418         case 0:
3419           V[i] = V[i*2];  // Must be a zero vector.
3420           break;
3421         case 1:
3422           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3423           break;
3424         case 2:
3425           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3426           break;
3427         case 3:
3428           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3429           break;
3430       }
3431     }
3432
3433     SmallVector<int, 8> MaskVec;
3434     bool Reverse = (NonZeros & 0x3) == 2;
3435     for (unsigned i = 0; i < 2; ++i)
3436       MaskVec.push_back(Reverse ? 1-i : i);
3437     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3438     for (unsigned i = 0; i < 2; ++i)
3439       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3440     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3441   }
3442
3443   if (Values.size() > 2) {
3444     // If we have SSE 4.1, Expand into a number of inserts unless the number of
3445     // values to be inserted is equal to the number of elements, in which case
3446     // use the unpack code below in the hopes of matching the consecutive elts
3447     // load merge pattern for shuffles.
3448     // FIXME: We could probably just check that here directly.
3449     if (Values.size() < NumElems && VT.getSizeInBits() == 128 &&
3450         getSubtarget()->hasSSE41()) {
3451       V[0] = DAG.getUNDEF(VT);
3452       for (unsigned i = 0; i < NumElems; ++i)
3453         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
3454           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
3455                              Op.getOperand(i), DAG.getIntPtrConstant(i));
3456       return V[0];
3457     }
3458     // Expand into a number of unpckl*.
3459     // e.g. for v4f32
3460     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3461     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3462     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3463     for (unsigned i = 0; i < NumElems; ++i)
3464       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3465     NumElems >>= 1;
3466     while (NumElems != 0) {
3467       for (unsigned i = 0; i < NumElems; ++i)
3468         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
3469       NumElems >>= 1;
3470     }
3471     return V[0];
3472   }
3473
3474   return SDValue();
3475 }
3476
3477 // v8i16 shuffles - Prefer shuffles in the following order:
3478 // 1. [all]   pshuflw, pshufhw, optional move
3479 // 2. [ssse3] 1 x pshufb
3480 // 3. [ssse3] 2 x pshufb + 1 x por
3481 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3482 static
3483 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
3484                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3485   SDValue V1 = SVOp->getOperand(0);
3486   SDValue V2 = SVOp->getOperand(1);
3487   DebugLoc dl = SVOp->getDebugLoc();
3488   SmallVector<int, 8> MaskVals;
3489
3490   // Determine if more than 1 of the words in each of the low and high quadwords
3491   // of the result come from the same quadword of one of the two inputs.  Undef
3492   // mask values count as coming from any quadword, for better codegen.
3493   SmallVector<unsigned, 4> LoQuad(4);
3494   SmallVector<unsigned, 4> HiQuad(4);
3495   BitVector InputQuads(4);
3496   for (unsigned i = 0; i < 8; ++i) {
3497     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3498     int EltIdx = SVOp->getMaskElt(i);
3499     MaskVals.push_back(EltIdx);
3500     if (EltIdx < 0) {
3501       ++Quad[0];
3502       ++Quad[1];
3503       ++Quad[2];
3504       ++Quad[3];
3505       continue;
3506     }
3507     ++Quad[EltIdx / 4];
3508     InputQuads.set(EltIdx / 4);
3509   }
3510
3511   int BestLoQuad = -1;
3512   unsigned MaxQuad = 1;
3513   for (unsigned i = 0; i < 4; ++i) {
3514     if (LoQuad[i] > MaxQuad) {
3515       BestLoQuad = i;
3516       MaxQuad = LoQuad[i];
3517     }
3518   }
3519
3520   int BestHiQuad = -1;
3521   MaxQuad = 1;
3522   for (unsigned i = 0; i < 4; ++i) {
3523     if (HiQuad[i] > MaxQuad) {
3524       BestHiQuad = i;
3525       MaxQuad = HiQuad[i];
3526     }
3527   }
3528
3529   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3530   // of the two input vectors, shuffle them into one input vector so only a
3531   // single pshufb instruction is necessary. If There are more than 2 input
3532   // quads, disable the next transformation since it does not help SSSE3.
3533   bool V1Used = InputQuads[0] || InputQuads[1];
3534   bool V2Used = InputQuads[2] || InputQuads[3];
3535   if (TLI.getSubtarget()->hasSSSE3()) {
3536     if (InputQuads.count() == 2 && V1Used && V2Used) {
3537       BestLoQuad = InputQuads.find_first();
3538       BestHiQuad = InputQuads.find_next(BestLoQuad);
3539     }
3540     if (InputQuads.count() > 2) {
3541       BestLoQuad = -1;
3542       BestHiQuad = -1;
3543     }
3544   }
3545
3546   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3547   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3548   // words from all 4 input quadwords.
3549   SDValue NewV;
3550   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3551     SmallVector<int, 8> MaskV;
3552     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
3553     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
3554     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
3555                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3556                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
3557     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3558
3559     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3560     // source words for the shuffle, to aid later transformations.
3561     bool AllWordsInNewV = true;
3562     bool InOrder[2] = { true, true };
3563     for (unsigned i = 0; i != 8; ++i) {
3564       int idx = MaskVals[i];
3565       if (idx != (int)i)
3566         InOrder[i/4] = false;
3567       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3568         continue;
3569       AllWordsInNewV = false;
3570       break;
3571     }
3572
3573     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3574     if (AllWordsInNewV) {
3575       for (int i = 0; i != 8; ++i) {
3576         int idx = MaskVals[i];
3577         if (idx < 0)
3578           continue;
3579         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3580         if ((idx != i) && idx < 4)
3581           pshufhw = false;
3582         if ((idx != i) && idx > 3)
3583           pshuflw = false;
3584       }
3585       V1 = NewV;
3586       V2Used = false;
3587       BestLoQuad = 0;
3588       BestHiQuad = 1;
3589     }
3590
3591     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3592     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3593     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
3594       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
3595                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
3596     }
3597   }
3598
3599   // If we have SSSE3, and all words of the result are from 1 input vector,
3600   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3601   // is present, fall back to case 4.
3602   if (TLI.getSubtarget()->hasSSSE3()) {
3603     SmallVector<SDValue,16> pshufbMask;
3604
3605     // If we have elements from both input vectors, set the high bit of the
3606     // shuffle mask element to zero out elements that come from V2 in the V1
3607     // mask, and elements that come from V1 in the V2 mask, so that the two
3608     // results can be OR'd together.
3609     bool TwoInputs = V1Used && V2Used;
3610     for (unsigned i = 0; i != 8; ++i) {
3611       int EltIdx = MaskVals[i] * 2;
3612       if (TwoInputs && (EltIdx >= 16)) {
3613         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3614         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3615         continue;
3616       }
3617       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3618       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3619     }
3620     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3621     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3622                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3623                                  MVT::v16i8, &pshufbMask[0], 16));
3624     if (!TwoInputs)
3625       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3626
3627     // Calculate the shuffle mask for the second input, shuffle it, and
3628     // OR it with the first shuffled input.
3629     pshufbMask.clear();
3630     for (unsigned i = 0; i != 8; ++i) {
3631       int EltIdx = MaskVals[i] * 2;
3632       if (EltIdx < 16) {
3633         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3634         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3635         continue;
3636       }
3637       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3638       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3639     }
3640     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3641     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3642                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3643                                  MVT::v16i8, &pshufbMask[0], 16));
3644     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3645     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3646   }
3647
3648   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3649   // and update MaskVals with new element order.
3650   BitVector InOrder(8);
3651   if (BestLoQuad >= 0) {
3652     SmallVector<int, 8> MaskV;
3653     for (int i = 0; i != 4; ++i) {
3654       int idx = MaskVals[i];
3655       if (idx < 0) {
3656         MaskV.push_back(-1);
3657         InOrder.set(i);
3658       } else if ((idx / 4) == BestLoQuad) {
3659         MaskV.push_back(idx & 3);
3660         InOrder.set(i);
3661       } else {
3662         MaskV.push_back(-1);
3663       }
3664     }
3665     for (unsigned i = 4; i != 8; ++i)
3666       MaskV.push_back(i);
3667     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3668                                 &MaskV[0]);
3669   }
3670
3671   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3672   // and update MaskVals with the new element order.
3673   if (BestHiQuad >= 0) {
3674     SmallVector<int, 8> MaskV;
3675     for (unsigned i = 0; i != 4; ++i)
3676       MaskV.push_back(i);
3677     for (unsigned i = 4; i != 8; ++i) {
3678       int idx = MaskVals[i];
3679       if (idx < 0) {
3680         MaskV.push_back(-1);
3681         InOrder.set(i);
3682       } else if ((idx / 4) == BestHiQuad) {
3683         MaskV.push_back((idx & 3) + 4);
3684         InOrder.set(i);
3685       } else {
3686         MaskV.push_back(-1);
3687       }
3688     }
3689     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
3690                                 &MaskV[0]);
3691   }
3692
3693   // In case BestHi & BestLo were both -1, which means each quadword has a word
3694   // from each of the four input quadwords, calculate the InOrder bitvector now
3695   // before falling through to the insert/extract cleanup.
3696   if (BestLoQuad == -1 && BestHiQuad == -1) {
3697     NewV = V1;
3698     for (int i = 0; i != 8; ++i)
3699       if (MaskVals[i] < 0 || MaskVals[i] == i)
3700         InOrder.set(i);
3701   }
3702
3703   // The other elements are put in the right place using pextrw and pinsrw.
3704   for (unsigned i = 0; i != 8; ++i) {
3705     if (InOrder[i])
3706       continue;
3707     int EltIdx = MaskVals[i];
3708     if (EltIdx < 0)
3709       continue;
3710     SDValue ExtOp = (EltIdx < 8)
3711     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3712                   DAG.getIntPtrConstant(EltIdx))
3713     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3714                   DAG.getIntPtrConstant(EltIdx - 8));
3715     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3716                        DAG.getIntPtrConstant(i));
3717   }
3718   return NewV;
3719 }
3720
3721 // v16i8 shuffles - Prefer shuffles in the following order:
3722 // 1. [ssse3] 1 x pshufb
3723 // 2. [ssse3] 2 x pshufb + 1 x por
3724 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3725 static
3726 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
3727                                  SelectionDAG &DAG, X86TargetLowering &TLI) {
3728   SDValue V1 = SVOp->getOperand(0);
3729   SDValue V2 = SVOp->getOperand(1);
3730   DebugLoc dl = SVOp->getDebugLoc();
3731   SmallVector<int, 16> MaskVals;
3732   SVOp->getMask(MaskVals);
3733
3734   // If we have SSSE3, case 1 is generated when all result bytes come from
3735   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3736   // present, fall back to case 3.
3737   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3738   bool V1Only = true;
3739   bool V2Only = true;
3740   for (unsigned i = 0; i < 16; ++i) {
3741     int EltIdx = MaskVals[i];
3742     if (EltIdx < 0)
3743       continue;
3744     if (EltIdx < 16)
3745       V2Only = false;
3746     else
3747       V1Only = false;
3748   }
3749
3750   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3751   if (TLI.getSubtarget()->hasSSSE3()) {
3752     SmallVector<SDValue,16> pshufbMask;
3753
3754     // If all result elements are from one input vector, then only translate
3755     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3756     //
3757     // Otherwise, we have elements from both input vectors, and must zero out
3758     // elements that come from V2 in the first mask, and V1 in the second mask
3759     // so that we can OR them together.
3760     bool TwoInputs = !(V1Only || V2Only);
3761     for (unsigned i = 0; i != 16; ++i) {
3762       int EltIdx = MaskVals[i];
3763       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3764         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3765         continue;
3766       }
3767       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3768     }
3769     // If all the elements are from V2, assign it to V1 and return after
3770     // building the first pshufb.
3771     if (V2Only)
3772       V1 = V2;
3773     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3774                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3775                                  MVT::v16i8, &pshufbMask[0], 16));
3776     if (!TwoInputs)
3777       return V1;
3778
3779     // Calculate the shuffle mask for the second input, shuffle it, and
3780     // OR it with the first shuffled input.
3781     pshufbMask.clear();
3782     for (unsigned i = 0; i != 16; ++i) {
3783       int EltIdx = MaskVals[i];
3784       if (EltIdx < 16) {
3785         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3786         continue;
3787       }
3788       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3789     }
3790     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3791                      DAG.getNode(ISD::BUILD_VECTOR, dl,
3792                                  MVT::v16i8, &pshufbMask[0], 16));
3793     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3794   }
3795
3796   // No SSSE3 - Calculate in place words and then fix all out of place words
3797   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3798   // the 16 different words that comprise the two doublequadword input vectors.
3799   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3800   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3801   SDValue NewV = V2Only ? V2 : V1;
3802   for (int i = 0; i != 8; ++i) {
3803     int Elt0 = MaskVals[i*2];
3804     int Elt1 = MaskVals[i*2+1];
3805
3806     // This word of the result is all undef, skip it.
3807     if (Elt0 < 0 && Elt1 < 0)
3808       continue;
3809
3810     // This word of the result is already in the correct place, skip it.
3811     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3812       continue;
3813     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3814       continue;
3815
3816     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3817     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3818     SDValue InsElt;
3819
3820     // If Elt0 and Elt1 are defined, are consecutive, and can be load
3821     // using a single extract together, load it and store it.
3822     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
3823       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3824                            DAG.getIntPtrConstant(Elt1 / 2));
3825       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3826                         DAG.getIntPtrConstant(i));
3827       continue;
3828     }
3829
3830     // If Elt1 is defined, extract it from the appropriate source.  If the
3831     // source byte is not also odd, shift the extracted word left 8 bits
3832     // otherwise clear the bottom 8 bits if we need to do an or.
3833     if (Elt1 >= 0) {
3834       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3835                            DAG.getIntPtrConstant(Elt1 / 2));
3836       if ((Elt1 & 1) == 0)
3837         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3838                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3839       else if (Elt0 >= 0)
3840         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
3841                              DAG.getConstant(0xFF00, MVT::i16));
3842     }
3843     // If Elt0 is defined, extract it from the appropriate source.  If the
3844     // source byte is not also even, shift the extracted word right 8 bits. If
3845     // Elt1 was also defined, OR the extracted values together before
3846     // inserting them in the result.
3847     if (Elt0 >= 0) {
3848       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3849                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3850       if ((Elt0 & 1) != 0)
3851         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3852                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3853       else if (Elt1 >= 0)
3854         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
3855                              DAG.getConstant(0x00FF, MVT::i16));
3856       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3857                          : InsElt0;
3858     }
3859     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3860                        DAG.getIntPtrConstant(i));
3861   }
3862   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3863 }
3864
3865 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3866 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3867 /// done when every pair / quad of shuffle mask elements point to elements in
3868 /// the right sequence. e.g.
3869 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3870 static
3871 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
3872                                  SelectionDAG &DAG,
3873                                  TargetLowering &TLI, DebugLoc dl) {
3874   EVT VT = SVOp->getValueType(0);
3875   SDValue V1 = SVOp->getOperand(0);
3876   SDValue V2 = SVOp->getOperand(1);
3877   unsigned NumElems = VT.getVectorNumElements();
3878   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3879   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3880   EVT MaskEltVT = MaskVT.getVectorElementType();
3881   EVT NewVT = MaskVT;
3882   switch (VT.getSimpleVT().SimpleTy) {
3883   default: assert(false && "Unexpected!");
3884   case MVT::v4f32: NewVT = MVT::v2f64; break;
3885   case MVT::v4i32: NewVT = MVT::v2i64; break;
3886   case MVT::v8i16: NewVT = MVT::v4i32; break;
3887   case MVT::v16i8: NewVT = MVT::v4i32; break;
3888   }
3889
3890   if (NewWidth == 2) {
3891     if (VT.isInteger())
3892       NewVT = MVT::v2i64;
3893     else
3894       NewVT = MVT::v2f64;
3895   }
3896   int Scale = NumElems / NewWidth;
3897   SmallVector<int, 8> MaskVec;
3898   for (unsigned i = 0; i < NumElems; i += Scale) {
3899     int StartIdx = -1;
3900     for (int j = 0; j < Scale; ++j) {
3901       int EltIdx = SVOp->getMaskElt(i+j);
3902       if (EltIdx < 0)
3903         continue;
3904       if (StartIdx == -1)
3905         StartIdx = EltIdx - (EltIdx % Scale);
3906       if (EltIdx != StartIdx + j)
3907         return SDValue();
3908     }
3909     if (StartIdx == -1)
3910       MaskVec.push_back(-1);
3911     else
3912       MaskVec.push_back(StartIdx / Scale);
3913   }
3914
3915   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3916   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3917   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
3918 }
3919
3920 /// getVZextMovL - Return a zero-extending vector move low node.
3921 ///
3922 static SDValue getVZextMovL(EVT VT, EVT OpVT,
3923                             SDValue SrcOp, SelectionDAG &DAG,
3924                             const X86Subtarget *Subtarget, DebugLoc dl) {
3925   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3926     LoadSDNode *LD = NULL;
3927     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3928       LD = dyn_cast<LoadSDNode>(SrcOp);
3929     if (!LD) {
3930       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3931       // instead.
3932       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3933       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
3934           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3935           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3936           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
3937         // PR2108
3938         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3939         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3940                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3941                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3942                                                    OpVT,
3943                                                    SrcOp.getOperand(0)
3944                                                           .getOperand(0))));
3945       }
3946     }
3947   }
3948
3949   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3950                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3951                                  DAG.getNode(ISD::BIT_CONVERT, dl,
3952                                              OpVT, SrcOp)));
3953 }
3954
3955 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
3956 /// shuffles.
3957 static SDValue
3958 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3959   SDValue V1 = SVOp->getOperand(0);
3960   SDValue V2 = SVOp->getOperand(1);
3961   DebugLoc dl = SVOp->getDebugLoc();
3962   EVT VT = SVOp->getValueType(0);
3963
3964   SmallVector<std::pair<int, int>, 8> Locs;
3965   Locs.resize(4);
3966   SmallVector<int, 8> Mask1(4U, -1);
3967   SmallVector<int, 8> PermMask;
3968   SVOp->getMask(PermMask);
3969
3970   unsigned NumHi = 0;
3971   unsigned NumLo = 0;
3972   for (unsigned i = 0; i != 4; ++i) {
3973     int Idx = PermMask[i];
3974     if (Idx < 0) {
3975       Locs[i] = std::make_pair(-1, -1);
3976     } else {
3977       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
3978       if (Idx < 4) {
3979         Locs[i] = std::make_pair(0, NumLo);
3980         Mask1[NumLo] = Idx;
3981         NumLo++;
3982       } else {
3983         Locs[i] = std::make_pair(1, NumHi);
3984         if (2+NumHi < 4)
3985           Mask1[2+NumHi] = Idx;
3986         NumHi++;
3987       }
3988     }
3989   }
3990
3991   if (NumLo <= 2 && NumHi <= 2) {
3992     // If no more than two elements come from either vector. This can be
3993     // implemented with two shuffles. First shuffle gather the elements.
3994     // The second shuffle, which takes the first shuffle as both of its
3995     // vector operands, put the elements into the right order.
3996     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
3997
3998     SmallVector<int, 8> Mask2(4U, -1);
3999
4000     for (unsigned i = 0; i != 4; ++i) {
4001       if (Locs[i].first == -1)
4002         continue;
4003       else {
4004         unsigned Idx = (i < 2) ? 0 : 4;
4005         Idx += Locs[i].first * 2 + Locs[i].second;
4006         Mask2[i] = Idx;
4007       }
4008     }
4009
4010     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4011   } else if (NumLo == 3 || NumHi == 3) {
4012     // Otherwise, we must have three elements from one vector, call it X, and
4013     // one element from the other, call it Y.  First, use a shufps to build an
4014     // intermediate vector with the one element from Y and the element from X
4015     // that will be in the same half in the final destination (the indexes don't
4016     // matter). Then, use a shufps to build the final vector, taking the half
4017     // containing the element from Y from the intermediate, and the other half
4018     // from X.
4019     if (NumHi == 3) {
4020       // Normalize it so the 3 elements come from V1.
4021       CommuteVectorShuffleMask(PermMask, VT);
4022       std::swap(V1, V2);
4023     }
4024
4025     // Find the element from V2.
4026     unsigned HiIndex;
4027     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4028       int Val = PermMask[HiIndex];
4029       if (Val < 0)
4030         continue;
4031       if (Val >= 4)
4032         break;
4033     }
4034
4035     Mask1[0] = PermMask[HiIndex];
4036     Mask1[1] = -1;
4037     Mask1[2] = PermMask[HiIndex^1];
4038     Mask1[3] = -1;
4039     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4040
4041     if (HiIndex >= 2) {
4042       Mask1[0] = PermMask[0];
4043       Mask1[1] = PermMask[1];
4044       Mask1[2] = HiIndex & 1 ? 6 : 4;
4045       Mask1[3] = HiIndex & 1 ? 4 : 6;
4046       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4047     } else {
4048       Mask1[0] = HiIndex & 1 ? 2 : 0;
4049       Mask1[1] = HiIndex & 1 ? 0 : 2;
4050       Mask1[2] = PermMask[2];
4051       Mask1[3] = PermMask[3];
4052       if (Mask1[2] >= 0)
4053         Mask1[2] += 4;
4054       if (Mask1[3] >= 0)
4055         Mask1[3] += 4;
4056       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4057     }
4058   }
4059
4060   // Break it into (shuffle shuffle_hi, shuffle_lo).
4061   Locs.clear();
4062   SmallVector<int,8> LoMask(4U, -1);
4063   SmallVector<int,8> HiMask(4U, -1);
4064
4065   SmallVector<int,8> *MaskPtr = &LoMask;
4066   unsigned MaskIdx = 0;
4067   unsigned LoIdx = 0;
4068   unsigned HiIdx = 2;
4069   for (unsigned i = 0; i != 4; ++i) {
4070     if (i == 2) {
4071       MaskPtr = &HiMask;
4072       MaskIdx = 1;
4073       LoIdx = 0;
4074       HiIdx = 2;
4075     }
4076     int Idx = PermMask[i];
4077     if (Idx < 0) {
4078       Locs[i] = std::make_pair(-1, -1);
4079     } else if (Idx < 4) {
4080       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4081       (*MaskPtr)[LoIdx] = Idx;
4082       LoIdx++;
4083     } else {
4084       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4085       (*MaskPtr)[HiIdx] = Idx;
4086       HiIdx++;
4087     }
4088   }
4089
4090   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4091   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4092   SmallVector<int, 8> MaskOps;
4093   for (unsigned i = 0; i != 4; ++i) {
4094     if (Locs[i].first == -1) {
4095       MaskOps.push_back(-1);
4096     } else {
4097       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4098       MaskOps.push_back(Idx);
4099     }
4100   }
4101   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4102 }
4103
4104 SDValue
4105 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4106   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4107   SDValue V1 = Op.getOperand(0);
4108   SDValue V2 = Op.getOperand(1);
4109   EVT VT = Op.getValueType();
4110   DebugLoc dl = Op.getDebugLoc();
4111   unsigned NumElems = VT.getVectorNumElements();
4112   bool isMMX = VT.getSizeInBits() == 64;
4113   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4114   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4115   bool V1IsSplat = false;
4116   bool V2IsSplat = false;
4117
4118   if (isZeroShuffle(SVOp))
4119     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4120
4121   // Promote splats to v4f32.
4122   if (SVOp->isSplat()) {
4123     if (isMMX || NumElems < 4)
4124       return Op;
4125     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4126   }
4127
4128   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4129   // do it!
4130   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4131     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4132     if (NewOp.getNode())
4133       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4134                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4135   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4136     // FIXME: Figure out a cleaner way to do this.
4137     // Try to make use of movq to zero out the top part.
4138     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4139       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4140       if (NewOp.getNode()) {
4141         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4142           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4143                               DAG, Subtarget, dl);
4144       }
4145     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4146       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4147       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4148         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4149                             DAG, Subtarget, dl);
4150     }
4151   }
4152
4153   if (X86::isPSHUFDMask(SVOp))
4154     return Op;
4155
4156   // Check if this can be converted into a logical shift.
4157   bool isLeft = false;
4158   unsigned ShAmt = 0;
4159   SDValue ShVal;
4160   bool isShift = getSubtarget()->hasSSE2() &&
4161   isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4162   if (isShift && ShVal.hasOneUse()) {
4163     // If the shifted value has multiple uses, it may be cheaper to use
4164     // v_set0 + movlhps or movhlps, etc.
4165     EVT EVT = VT.getVectorElementType();
4166     ShAmt *= EVT.getSizeInBits();
4167     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4168   }
4169
4170   if (X86::isMOVLMask(SVOp)) {
4171     if (V1IsUndef)
4172       return V2;
4173     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4174       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4175     if (!isMMX)
4176       return Op;
4177   }
4178
4179   // FIXME: fold these into legal mask.
4180   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4181                  X86::isMOVSLDUPMask(SVOp) ||
4182                  X86::isMOVHLPSMask(SVOp) ||
4183                  X86::isMOVHPMask(SVOp) ||
4184                  X86::isMOVLPMask(SVOp)))
4185     return Op;
4186
4187   if (ShouldXformToMOVHLPS(SVOp) ||
4188       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4189     return CommuteVectorShuffle(SVOp, DAG);
4190
4191   if (isShift) {
4192     // No better options. Use a vshl / vsrl.
4193     EVT EVT = VT.getVectorElementType();
4194     ShAmt *= EVT.getSizeInBits();
4195     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4196   }
4197
4198   bool Commuted = false;
4199   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4200   // 1,1,1,1 -> v8i16 though.
4201   V1IsSplat = isSplatVector(V1.getNode());
4202   V2IsSplat = isSplatVector(V2.getNode());
4203
4204   // Canonicalize the splat or undef, if present, to be on the RHS.
4205   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4206     Op = CommuteVectorShuffle(SVOp, DAG);
4207     SVOp = cast<ShuffleVectorSDNode>(Op);
4208     V1 = SVOp->getOperand(0);
4209     V2 = SVOp->getOperand(1);
4210     std::swap(V1IsSplat, V2IsSplat);
4211     std::swap(V1IsUndef, V2IsUndef);
4212     Commuted = true;
4213   }
4214
4215   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4216     // Shuffling low element of v1 into undef, just return v1.
4217     if (V2IsUndef)
4218       return V1;
4219     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4220     // the instruction selector will not match, so get a canonical MOVL with
4221     // swapped operands to undo the commute.
4222     return getMOVL(DAG, dl, VT, V2, V1);
4223   }
4224
4225   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4226       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4227       X86::isUNPCKLMask(SVOp) ||
4228       X86::isUNPCKHMask(SVOp))
4229     return Op;
4230
4231   if (V2IsSplat) {
4232     // Normalize mask so all entries that point to V2 points to its first
4233     // element then try to match unpck{h|l} again. If match, return a
4234     // new vector_shuffle with the corrected mask.
4235     SDValue NewMask = NormalizeMask(SVOp, DAG);
4236     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4237     if (NSVOp != SVOp) {
4238       if (X86::isUNPCKLMask(NSVOp, true)) {
4239         return NewMask;
4240       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4241         return NewMask;
4242       }
4243     }
4244   }
4245
4246   if (Commuted) {
4247     // Commute is back and try unpck* again.
4248     // FIXME: this seems wrong.
4249     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4250     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4251     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4252         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4253         X86::isUNPCKLMask(NewSVOp) ||
4254         X86::isUNPCKHMask(NewSVOp))
4255       return NewOp;
4256   }
4257
4258   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4259
4260   // Normalize the node to match x86 shuffle ops if needed
4261   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4262     return CommuteVectorShuffle(SVOp, DAG);
4263
4264   // Check for legal shuffle and return?
4265   SmallVector<int, 16> PermMask;
4266   SVOp->getMask(PermMask);
4267   if (isShuffleMaskLegal(PermMask, VT))
4268     return Op;
4269
4270   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4271   if (VT == MVT::v8i16) {
4272     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4273     if (NewOp.getNode())
4274       return NewOp;
4275   }
4276
4277   if (VT == MVT::v16i8) {
4278     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4279     if (NewOp.getNode())
4280       return NewOp;
4281   }
4282
4283   // Handle all 4 wide cases with a number of shuffles except for MMX.
4284   if (NumElems == 4 && !isMMX)
4285     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4286
4287   return SDValue();
4288 }
4289
4290 SDValue
4291 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4292                                                 SelectionDAG &DAG) {
4293   EVT VT = Op.getValueType();
4294   DebugLoc dl = Op.getDebugLoc();
4295   if (VT.getSizeInBits() == 8) {
4296     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4297                                     Op.getOperand(0), Op.getOperand(1));
4298     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4299                                     DAG.getValueType(VT));
4300     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4301   } else if (VT.getSizeInBits() == 16) {
4302     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4303     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4304     if (Idx == 0)
4305       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4306                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4307                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4308                                                  MVT::v4i32,
4309                                                  Op.getOperand(0)),
4310                                      Op.getOperand(1)));
4311     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4312                                     Op.getOperand(0), Op.getOperand(1));
4313     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4314                                     DAG.getValueType(VT));
4315     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4316   } else if (VT == MVT::f32) {
4317     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4318     // the result back to FR32 register. It's only worth matching if the
4319     // result has a single use which is a store or a bitcast to i32.  And in
4320     // the case of a store, it's not worth it if the index is a constant 0,
4321     // because a MOVSSmr can be used instead, which is smaller and faster.
4322     if (!Op.hasOneUse())
4323       return SDValue();
4324     SDNode *User = *Op.getNode()->use_begin();
4325     if ((User->getOpcode() != ISD::STORE ||
4326          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4327           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4328         (User->getOpcode() != ISD::BIT_CONVERT ||
4329          User->getValueType(0) != MVT::i32))
4330       return SDValue();
4331     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4332                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4333                                               Op.getOperand(0)),
4334                                               Op.getOperand(1));
4335     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4336   } else if (VT == MVT::i32) {
4337     // ExtractPS works with constant index.
4338     if (isa<ConstantSDNode>(Op.getOperand(1)))
4339       return Op;
4340   }
4341   return SDValue();
4342 }
4343
4344
4345 SDValue
4346 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4347   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4348     return SDValue();
4349
4350   if (Subtarget->hasSSE41()) {
4351     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4352     if (Res.getNode())
4353       return Res;
4354   }
4355
4356   EVT VT = Op.getValueType();
4357   DebugLoc dl = Op.getDebugLoc();
4358   // TODO: handle v16i8.
4359   if (VT.getSizeInBits() == 16) {
4360     SDValue Vec = Op.getOperand(0);
4361     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4362     if (Idx == 0)
4363       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4364                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4365                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4366                                                  MVT::v4i32, Vec),
4367                                      Op.getOperand(1)));
4368     // Transform it so it match pextrw which produces a 32-bit result.
4369     EVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT().SimpleTy+1);
4370     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4371                                     Op.getOperand(0), Op.getOperand(1));
4372     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4373                                     DAG.getValueType(VT));
4374     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4375   } else if (VT.getSizeInBits() == 32) {
4376     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4377     if (Idx == 0)
4378       return Op;
4379
4380     // SHUFPS the element to the lowest double word, then movss.
4381     int Mask[4] = { Idx, -1, -1, -1 };
4382     EVT VVT = Op.getOperand(0).getValueType();
4383     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4384                                        DAG.getUNDEF(VVT), Mask);
4385     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4386                        DAG.getIntPtrConstant(0));
4387   } else if (VT.getSizeInBits() == 64) {
4388     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4389     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4390     //        to match extract_elt for f64.
4391     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4392     if (Idx == 0)
4393       return Op;
4394
4395     // UNPCKHPD the element to the lowest double word, then movsd.
4396     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4397     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4398     int Mask[2] = { 1, -1 };
4399     EVT VVT = Op.getOperand(0).getValueType();
4400     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4401                                        DAG.getUNDEF(VVT), Mask);
4402     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4403                        DAG.getIntPtrConstant(0));
4404   }
4405
4406   return SDValue();
4407 }
4408
4409 SDValue
4410 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4411   EVT VT = Op.getValueType();
4412   EVT EVT = VT.getVectorElementType();
4413   DebugLoc dl = Op.getDebugLoc();
4414
4415   SDValue N0 = Op.getOperand(0);
4416   SDValue N1 = Op.getOperand(1);
4417   SDValue N2 = Op.getOperand(2);
4418
4419   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4420       isa<ConstantSDNode>(N2)) {
4421     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4422                                               : X86ISD::PINSRW;
4423     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4424     // argument.
4425     if (N1.getValueType() != MVT::i32)
4426       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4427     if (N2.getValueType() != MVT::i32)
4428       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4429     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4430   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4431     // Bits [7:6] of the constant are the source select.  This will always be
4432     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4433     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4434     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4435     // Bits [5:4] of the constant are the destination select.  This is the
4436     //  value of the incoming immediate.
4437     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4438     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4439     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4440     // Create this as a scalar to vector..
4441     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
4442     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4443   } else if (EVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
4444     // PINSR* works with constant index.
4445     return Op;
4446   }
4447   return SDValue();
4448 }
4449
4450 SDValue
4451 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4452   EVT VT = Op.getValueType();
4453   EVT EVT = VT.getVectorElementType();
4454
4455   if (Subtarget->hasSSE41())
4456     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4457
4458   if (EVT == MVT::i8)
4459     return SDValue();
4460
4461   DebugLoc dl = Op.getDebugLoc();
4462   SDValue N0 = Op.getOperand(0);
4463   SDValue N1 = Op.getOperand(1);
4464   SDValue N2 = Op.getOperand(2);
4465
4466   if (EVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
4467     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4468     // as its second argument.
4469     if (N1.getValueType() != MVT::i32)
4470       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4471     if (N2.getValueType() != MVT::i32)
4472       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4473     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4474   }
4475   return SDValue();
4476 }
4477
4478 SDValue
4479 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4480   DebugLoc dl = Op.getDebugLoc();
4481   if (Op.getValueType() == MVT::v2f32)
4482     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4483                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4484                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4485                                                Op.getOperand(0))));
4486
4487   if (Op.getValueType() == MVT::v1i64 && Op.getOperand(0).getValueType() == MVT::i64)
4488     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
4489
4490   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4491   EVT VT = MVT::v2i32;
4492   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4493   default: break;
4494   case MVT::v16i8:
4495   case MVT::v8i16:
4496     VT = MVT::v4i32;
4497     break;
4498   }
4499   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4500                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4501 }
4502
4503 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4504 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4505 // one of the above mentioned nodes. It has to be wrapped because otherwise
4506 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4507 // be used to form addressing mode. These wrapped nodes will be selected
4508 // into MOV32ri.
4509 SDValue
4510 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4511   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4512
4513   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4514   // global base reg.
4515   unsigned char OpFlag = 0;
4516   unsigned WrapperKind = X86ISD::Wrapper;
4517   CodeModel::Model M = getTargetMachine().getCodeModel();
4518
4519   if (Subtarget->isPICStyleRIPRel() &&
4520       (M == CodeModel::Small || M == CodeModel::Kernel))
4521     WrapperKind = X86ISD::WrapperRIP;
4522   else if (Subtarget->isPICStyleGOT())
4523     OpFlag = X86II::MO_GOTOFF;
4524   else if (Subtarget->isPICStyleStubPIC())
4525     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4526
4527   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
4528                                              CP->getAlignment(),
4529                                              CP->getOffset(), OpFlag);
4530   DebugLoc DL = CP->getDebugLoc();
4531   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4532   // With PIC, the address is actually $g + Offset.
4533   if (OpFlag) {
4534     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4535                          DAG.getNode(X86ISD::GlobalBaseReg,
4536                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4537                          Result);
4538   }
4539
4540   return Result;
4541 }
4542
4543 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4544   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4545
4546   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4547   // global base reg.
4548   unsigned char OpFlag = 0;
4549   unsigned WrapperKind = X86ISD::Wrapper;
4550   CodeModel::Model M = getTargetMachine().getCodeModel();
4551
4552   if (Subtarget->isPICStyleRIPRel() &&
4553       (M == CodeModel::Small || M == CodeModel::Kernel))
4554     WrapperKind = X86ISD::WrapperRIP;
4555   else if (Subtarget->isPICStyleGOT())
4556     OpFlag = X86II::MO_GOTOFF;
4557   else if (Subtarget->isPICStyleStubPIC())
4558     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4559
4560   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
4561                                           OpFlag);
4562   DebugLoc DL = JT->getDebugLoc();
4563   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4564
4565   // With PIC, the address is actually $g + Offset.
4566   if (OpFlag) {
4567     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4568                          DAG.getNode(X86ISD::GlobalBaseReg,
4569                                      DebugLoc::getUnknownLoc(), getPointerTy()),
4570                          Result);
4571   }
4572
4573   return Result;
4574 }
4575
4576 SDValue
4577 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4578   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4579
4580   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
4581   // global base reg.
4582   unsigned char OpFlag = 0;
4583   unsigned WrapperKind = X86ISD::Wrapper;
4584   CodeModel::Model M = getTargetMachine().getCodeModel();
4585
4586   if (Subtarget->isPICStyleRIPRel() &&
4587       (M == CodeModel::Small || M == CodeModel::Kernel))
4588     WrapperKind = X86ISD::WrapperRIP;
4589   else if (Subtarget->isPICStyleGOT())
4590     OpFlag = X86II::MO_GOTOFF;
4591   else if (Subtarget->isPICStyleStubPIC())
4592     OpFlag = X86II::MO_PIC_BASE_OFFSET;
4593
4594   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
4595
4596   DebugLoc DL = Op.getDebugLoc();
4597   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
4598
4599
4600   // With PIC, the address is actually $g + Offset.
4601   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4602       !Subtarget->is64Bit()) {
4603     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
4604                          DAG.getNode(X86ISD::GlobalBaseReg,
4605                                      DebugLoc::getUnknownLoc(),
4606                                      getPointerTy()),
4607                          Result);
4608   }
4609
4610   return Result;
4611 }
4612
4613 SDValue
4614 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4615                                       int64_t Offset,
4616                                       SelectionDAG &DAG) const {
4617   // Create the TargetGlobalAddress node, folding in the constant
4618   // offset if it is legal.
4619   unsigned char OpFlags =
4620     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
4621   CodeModel::Model M = getTargetMachine().getCodeModel();
4622   SDValue Result;
4623   if (OpFlags == X86II::MO_NO_FLAG &&
4624       X86::isOffsetSuitableForCodeModel(Offset, M)) {
4625     // A direct static reference to a global.
4626     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4627     Offset = 0;
4628   } else {
4629     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
4630   }
4631
4632   if (Subtarget->isPICStyleRIPRel() &&
4633       (M == CodeModel::Small || M == CodeModel::Kernel))
4634     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
4635   else
4636     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4637
4638   // With PIC, the address is actually $g + Offset.
4639   if (isGlobalRelativeToPICBase(OpFlags)) {
4640     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4641                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4642                          Result);
4643   }
4644
4645   // For globals that require a load from a stub to get the address, emit the
4646   // load.
4647   if (isGlobalStubReference(OpFlags))
4648     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4649                          PseudoSourceValue::getGOT(), 0);
4650
4651   // If there was a non-zero offset that we didn't fold, create an explicit
4652   // addition for it.
4653   if (Offset != 0)
4654     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4655                          DAG.getConstant(Offset, getPointerTy()));
4656
4657   return Result;
4658 }
4659
4660 SDValue
4661 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4662   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4663   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4664   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4665 }
4666
4667 static SDValue
4668 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
4669            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
4670            unsigned char OperandFlags) {
4671   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4672   DebugLoc dl = GA->getDebugLoc();
4673   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4674                                            GA->getValueType(0),
4675                                            GA->getOffset(),
4676                                            OperandFlags);
4677   if (InFlag) {
4678     SDValue Ops[] = { Chain,  TGA, *InFlag };
4679     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4680   } else {
4681     SDValue Ops[]  = { Chain, TGA };
4682     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4683   }
4684   SDValue Flag = Chain.getValue(1);
4685   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
4686 }
4687
4688 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4689 static SDValue
4690 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4691                                 const EVT PtrVT) {
4692   SDValue InFlag;
4693   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4694   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4695                                      DAG.getNode(X86ISD::GlobalBaseReg,
4696                                                  DebugLoc::getUnknownLoc(),
4697                                                  PtrVT), InFlag);
4698   InFlag = Chain.getValue(1);
4699
4700   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
4701 }
4702
4703 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4704 static SDValue
4705 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4706                                 const EVT PtrVT) {
4707   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
4708                     X86::RAX, X86II::MO_TLSGD);
4709 }
4710
4711 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4712 // "local exec" model.
4713 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4714                                    const EVT PtrVT, TLSModel::Model model,
4715                                    bool is64Bit) {
4716   DebugLoc dl = GA->getDebugLoc();
4717   // Get the Thread Pointer
4718   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
4719                              DebugLoc::getUnknownLoc(), PtrVT,
4720                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
4721                                              MVT::i32));
4722
4723   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
4724                                       NULL, 0);
4725
4726   unsigned char OperandFlags = 0;
4727   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
4728   // initialexec.
4729   unsigned WrapperKind = X86ISD::Wrapper;
4730   if (model == TLSModel::LocalExec) {
4731     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
4732   } else if (is64Bit) {
4733     assert(model == TLSModel::InitialExec);
4734     OperandFlags = X86II::MO_GOTTPOFF;
4735     WrapperKind = X86ISD::WrapperRIP;
4736   } else {
4737     assert(model == TLSModel::InitialExec);
4738     OperandFlags = X86II::MO_INDNTPOFF;
4739   }
4740
4741   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4742   // exec)
4743   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
4744                                            GA->getOffset(), OperandFlags);
4745   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
4746
4747   if (model == TLSModel::InitialExec)
4748     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4749                          PseudoSourceValue::getGOT(), 0);
4750
4751   // The address of the thread local variable is the add of the thread
4752   // pointer with the offset of the variable.
4753   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4754 }
4755
4756 SDValue
4757 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4758   // TODO: implement the "local dynamic" model
4759   // TODO: implement the "initial exec"model for pic executables
4760   assert(Subtarget->isTargetELF() &&
4761          "TLS not implemented for non-ELF targets");
4762   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4763   const GlobalValue *GV = GA->getGlobal();
4764
4765   // If GV is an alias then use the aliasee for determining
4766   // thread-localness.
4767   if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
4768     GV = GA->resolveAliasedGlobal(false);
4769
4770   TLSModel::Model model = getTLSModel(GV,
4771                                       getTargetMachine().getRelocationModel());
4772
4773   switch (model) {
4774   case TLSModel::GeneralDynamic:
4775   case TLSModel::LocalDynamic: // not implemented
4776     if (Subtarget->is64Bit())
4777       return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4778     return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4779
4780   case TLSModel::InitialExec:
4781   case TLSModel::LocalExec:
4782     return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
4783                                Subtarget->is64Bit());
4784   }
4785
4786   llvm_unreachable("Unreachable");
4787   return SDValue();
4788 }
4789
4790
4791 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4792 /// take a 2 x i32 value to shift plus a shift amount.
4793 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4794   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4795   EVT VT = Op.getValueType();
4796   unsigned VTBits = VT.getSizeInBits();
4797   DebugLoc dl = Op.getDebugLoc();
4798   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4799   SDValue ShOpLo = Op.getOperand(0);
4800   SDValue ShOpHi = Op.getOperand(1);
4801   SDValue ShAmt  = Op.getOperand(2);
4802   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4803                                      DAG.getConstant(VTBits - 1, MVT::i8))
4804                        : DAG.getConstant(0, VT);
4805
4806   SDValue Tmp2, Tmp3;
4807   if (Op.getOpcode() == ISD::SHL_PARTS) {
4808     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4809     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4810   } else {
4811     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4812     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4813   }
4814
4815   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4816                                 DAG.getConstant(VTBits, MVT::i8));
4817   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4818                              AndNode, DAG.getConstant(0, MVT::i8));
4819
4820   SDValue Hi, Lo;
4821   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4822   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4823   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4824
4825   if (Op.getOpcode() == ISD::SHL_PARTS) {
4826     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4827     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4828   } else {
4829     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4830     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4831   }
4832
4833   SDValue Ops[2] = { Lo, Hi };
4834   return DAG.getMergeValues(Ops, 2, dl);
4835 }
4836
4837 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4838   EVT SrcVT = Op.getOperand(0).getValueType();
4839
4840   if (SrcVT.isVector()) {
4841     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
4842       return Op;
4843     }
4844     return SDValue();
4845   }
4846
4847   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4848          "Unknown SINT_TO_FP to lower!");
4849
4850   // These are really Legal; return the operand so the caller accepts it as
4851   // Legal.
4852   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4853     return Op;
4854   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
4855       Subtarget->is64Bit()) {
4856     return Op;
4857   }
4858
4859   DebugLoc dl = Op.getDebugLoc();
4860   unsigned Size = SrcVT.getSizeInBits()/8;
4861   MachineFunction &MF = DAG.getMachineFunction();
4862   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4863   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4864   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4865                                StackSlot,
4866                                PseudoSourceValue::getFixedStack(SSFI), 0);
4867   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
4868 }
4869
4870 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
4871                                      SDValue StackSlot,
4872                                      SelectionDAG &DAG) {
4873   // Build the FILD
4874   DebugLoc dl = Op.getDebugLoc();
4875   SDVTList Tys;
4876   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4877   if (useSSE)
4878     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4879   else
4880     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4881   SmallVector<SDValue, 8> Ops;
4882   Ops.push_back(Chain);
4883   Ops.push_back(StackSlot);
4884   Ops.push_back(DAG.getValueType(SrcVT));
4885   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4886                                  Tys, &Ops[0], Ops.size());
4887
4888   if (useSSE) {
4889     Chain = Result.getValue(1);
4890     SDValue InFlag = Result.getValue(2);
4891
4892     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4893     // shouldn't be necessary except that RFP cannot be live across
4894     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4895     MachineFunction &MF = DAG.getMachineFunction();
4896     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4897     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4898     Tys = DAG.getVTList(MVT::Other);
4899     SmallVector<SDValue, 8> Ops;
4900     Ops.push_back(Chain);
4901     Ops.push_back(Result);
4902     Ops.push_back(StackSlot);
4903     Ops.push_back(DAG.getValueType(Op.getValueType()));
4904     Ops.push_back(InFlag);
4905     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4906     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4907                          PseudoSourceValue::getFixedStack(SSFI), 0);
4908   }
4909
4910   return Result;
4911 }
4912
4913 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4914 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4915   // This algorithm is not obvious. Here it is in C code, more or less:
4916   /*
4917     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4918       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4919       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4920
4921       // Copy ints to xmm registers.
4922       __m128i xh = _mm_cvtsi32_si128( hi );
4923       __m128i xl = _mm_cvtsi32_si128( lo );
4924
4925       // Combine into low half of a single xmm register.
4926       __m128i x = _mm_unpacklo_epi32( xh, xl );
4927       __m128d d;
4928       double sd;
4929
4930       // Merge in appropriate exponents to give the integer bits the right
4931       // magnitude.
4932       x = _mm_unpacklo_epi32( x, exp );
4933
4934       // Subtract away the biases to deal with the IEEE-754 double precision
4935       // implicit 1.
4936       d = _mm_sub_pd( (__m128d) x, bias );
4937
4938       // All conversions up to here are exact. The correctly rounded result is
4939       // calculated using the current rounding mode using the following
4940       // horizontal add.
4941       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4942       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4943                                 // store doesn't really need to be here (except
4944                                 // maybe to zero the other double)
4945       return sd;
4946     }
4947   */
4948
4949   DebugLoc dl = Op.getDebugLoc();
4950   LLVMContext *Context = DAG.getContext();
4951
4952   // Build some magic constants.
4953   std::vector<Constant*> CV0;
4954   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
4955   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
4956   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
4957   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
4958   Constant *C0 = ConstantVector::get(CV0);
4959   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
4960
4961   std::vector<Constant*> CV1;
4962   CV1.push_back(
4963     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
4964   CV1.push_back(
4965     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
4966   Constant *C1 = ConstantVector::get(CV1);
4967   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
4968
4969   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4970                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4971                                         Op.getOperand(0),
4972                                         DAG.getIntPtrConstant(1)));
4973   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
4974                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
4975                                         Op.getOperand(0),
4976                                         DAG.getIntPtrConstant(0)));
4977   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
4978   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
4979                               PseudoSourceValue::getConstantPool(), 0,
4980                               false, 16);
4981   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
4982   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
4983   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
4984                               PseudoSourceValue::getConstantPool(), 0,
4985                               false, 16);
4986   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
4987
4988   // Add the halves; easiest way is to swap them into another reg first.
4989   int ShufMask[2] = { 1, -1 };
4990   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
4991                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
4992   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
4993   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
4994                      DAG.getIntPtrConstant(0));
4995 }
4996
4997 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
4998 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
4999   DebugLoc dl = Op.getDebugLoc();
5000   // FP constant to bias correct the final result.
5001   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5002                                    MVT::f64);
5003
5004   // Load the 32-bit value into an XMM register.
5005   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5006                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5007                                          Op.getOperand(0),
5008                                          DAG.getIntPtrConstant(0)));
5009
5010   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5011                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5012                      DAG.getIntPtrConstant(0));
5013
5014   // Or the load with the bias.
5015   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5016                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5017                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5018                                                    MVT::v2f64, Load)),
5019                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5020                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5021                                                    MVT::v2f64, Bias)));
5022   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5023                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5024                    DAG.getIntPtrConstant(0));
5025
5026   // Subtract the bias.
5027   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5028
5029   // Handle final rounding.
5030   EVT DestVT = Op.getValueType();
5031
5032   if (DestVT.bitsLT(MVT::f64)) {
5033     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5034                        DAG.getIntPtrConstant(0));
5035   } else if (DestVT.bitsGT(MVT::f64)) {
5036     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5037   }
5038
5039   // Handle final rounding.
5040   return Sub;
5041 }
5042
5043 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5044   SDValue N0 = Op.getOperand(0);
5045   DebugLoc dl = Op.getDebugLoc();
5046
5047   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5048   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5049   // the optimization here.
5050   if (DAG.SignBitIsZero(N0))
5051     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5052
5053   EVT SrcVT = N0.getValueType();
5054   if (SrcVT == MVT::i64) {
5055     // We only handle SSE2 f64 target here; caller can expand the rest.
5056     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5057       return SDValue();
5058
5059     return LowerUINT_TO_FP_i64(Op, DAG);
5060   } else if (SrcVT == MVT::i32 && X86ScalarSSEf64) {
5061     return LowerUINT_TO_FP_i32(Op, DAG);
5062   }
5063
5064   assert(SrcVT == MVT::i32 && "Unknown UINT_TO_FP to lower!");
5065
5066   // Make a 64-bit buffer, and use it to build an FILD.
5067   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5068   SDValue WordOff = DAG.getConstant(4, getPointerTy());
5069   SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5070                                    getPointerTy(), StackSlot, WordOff);
5071   SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5072                                 StackSlot, NULL, 0);
5073   SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5074                                 OffsetSlot, NULL, 0);
5075   return BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5076 }
5077
5078 std::pair<SDValue,SDValue> X86TargetLowering::
5079 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) {
5080   DebugLoc dl = Op.getDebugLoc();
5081
5082   EVT DstTy = Op.getValueType();
5083
5084   if (!IsSigned) {
5085     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5086     DstTy = MVT::i64;
5087   }
5088
5089   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5090          DstTy.getSimpleVT() >= MVT::i16 &&
5091          "Unknown FP_TO_SINT to lower!");
5092
5093   // These are really Legal.
5094   if (DstTy == MVT::i32 &&
5095       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5096     return std::make_pair(SDValue(), SDValue());
5097   if (Subtarget->is64Bit() &&
5098       DstTy == MVT::i64 &&
5099       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5100     return std::make_pair(SDValue(), SDValue());
5101
5102   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5103   // stack slot.
5104   MachineFunction &MF = DAG.getMachineFunction();
5105   unsigned MemSize = DstTy.getSizeInBits()/8;
5106   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5107   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5108
5109   unsigned Opc;
5110   switch (DstTy.getSimpleVT().SimpleTy) {
5111   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5112   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5113   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5114   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5115   }
5116
5117   SDValue Chain = DAG.getEntryNode();
5118   SDValue Value = Op.getOperand(0);
5119   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5120     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5121     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5122                          PseudoSourceValue::getFixedStack(SSFI), 0);
5123     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5124     SDValue Ops[] = {
5125       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5126     };
5127     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5128     Chain = Value.getValue(1);
5129     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5130     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5131   }
5132
5133   // Build the FP_TO_INT*_IN_MEM
5134   SDValue Ops[] = { Chain, Value, StackSlot };
5135   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5136
5137   return std::make_pair(FIST, StackSlot);
5138 }
5139
5140 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5141   if (Op.getValueType().isVector()) {
5142     if (Op.getValueType() == MVT::v2i32 &&
5143         Op.getOperand(0).getValueType() == MVT::v2f64) {
5144       return Op;
5145     }
5146     return SDValue();
5147   }
5148
5149   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5150   SDValue FIST = Vals.first, StackSlot = Vals.second;
5151   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5152   if (FIST.getNode() == 0) return Op;
5153
5154   // Load the result.
5155   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5156                      FIST, StackSlot, NULL, 0);
5157 }
5158
5159 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) {
5160   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5161   SDValue FIST = Vals.first, StackSlot = Vals.second;
5162   assert(FIST.getNode() && "Unexpected failure");
5163
5164   // Load the result.
5165   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5166                      FIST, StackSlot, NULL, 0);
5167 }
5168
5169 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5170   LLVMContext *Context = DAG.getContext();
5171   DebugLoc dl = Op.getDebugLoc();
5172   EVT VT = Op.getValueType();
5173   EVT EltVT = VT;
5174   if (VT.isVector())
5175     EltVT = VT.getVectorElementType();
5176   std::vector<Constant*> CV;
5177   if (EltVT == MVT::f64) {
5178     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5179     CV.push_back(C);
5180     CV.push_back(C);
5181   } else {
5182     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5183     CV.push_back(C);
5184     CV.push_back(C);
5185     CV.push_back(C);
5186     CV.push_back(C);
5187   }
5188   Constant *C = ConstantVector::get(CV);
5189   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5190   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5191                                PseudoSourceValue::getConstantPool(), 0,
5192                                false, 16);
5193   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5194 }
5195
5196 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5197   LLVMContext *Context = DAG.getContext();
5198   DebugLoc dl = Op.getDebugLoc();
5199   EVT VT = Op.getValueType();
5200   EVT EltVT = VT;
5201   if (VT.isVector())
5202     EltVT = VT.getVectorElementType();
5203   std::vector<Constant*> CV;
5204   if (EltVT == MVT::f64) {
5205     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5206     CV.push_back(C);
5207     CV.push_back(C);
5208   } else {
5209     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5210     CV.push_back(C);
5211     CV.push_back(C);
5212     CV.push_back(C);
5213     CV.push_back(C);
5214   }
5215   Constant *C = ConstantVector::get(CV);
5216   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5217   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5218                                PseudoSourceValue::getConstantPool(), 0,
5219                                false, 16);
5220   if (VT.isVector()) {
5221     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5222                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5223                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5224                                 Op.getOperand(0)),
5225                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5226   } else {
5227     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5228   }
5229 }
5230
5231 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5232   LLVMContext *Context = DAG.getContext();
5233   SDValue Op0 = Op.getOperand(0);
5234   SDValue Op1 = Op.getOperand(1);
5235   DebugLoc dl = Op.getDebugLoc();
5236   EVT VT = Op.getValueType();
5237   EVT SrcVT = Op1.getValueType();
5238
5239   // If second operand is smaller, extend it first.
5240   if (SrcVT.bitsLT(VT)) {
5241     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5242     SrcVT = VT;
5243   }
5244   // And if it is bigger, shrink it first.
5245   if (SrcVT.bitsGT(VT)) {
5246     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5247     SrcVT = VT;
5248   }
5249
5250   // At this point the operands and the result should have the same
5251   // type, and that won't be f80 since that is not custom lowered.
5252
5253   // First get the sign bit of second operand.
5254   std::vector<Constant*> CV;
5255   if (SrcVT == MVT::f64) {
5256     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5257     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5258   } else {
5259     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5260     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5261     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5262     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5263   }
5264   Constant *C = ConstantVector::get(CV);
5265   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5266   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5267                                 PseudoSourceValue::getConstantPool(), 0,
5268                                 false, 16);
5269   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5270
5271   // Shift sign bit right or left if the two operands have different types.
5272   if (SrcVT.bitsGT(VT)) {
5273     // Op0 is MVT::f32, Op1 is MVT::f64.
5274     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5275     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5276                           DAG.getConstant(32, MVT::i32));
5277     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5278     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5279                           DAG.getIntPtrConstant(0));
5280   }
5281
5282   // Clear first operand sign bit.
5283   CV.clear();
5284   if (VT == MVT::f64) {
5285     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5286     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5287   } else {
5288     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5289     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5290     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5291     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5292   }
5293   C = ConstantVector::get(CV);
5294   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5295   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5296                                 PseudoSourceValue::getConstantPool(), 0,
5297                                 false, 16);
5298   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5299
5300   // Or the value with the sign bit.
5301   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5302 }
5303
5304 /// Emit nodes that will be selected as "test Op0,Op0", or something
5305 /// equivalent.
5306 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
5307                                     SelectionDAG &DAG) {
5308   DebugLoc dl = Op.getDebugLoc();
5309
5310   // CF and OF aren't always set the way we want. Determine which
5311   // of these we need.
5312   bool NeedCF = false;
5313   bool NeedOF = false;
5314   switch (X86CC) {
5315   case X86::COND_A: case X86::COND_AE:
5316   case X86::COND_B: case X86::COND_BE:
5317     NeedCF = true;
5318     break;
5319   case X86::COND_G: case X86::COND_GE:
5320   case X86::COND_L: case X86::COND_LE:
5321   case X86::COND_O: case X86::COND_NO:
5322     NeedOF = true;
5323     break;
5324   default: break;
5325   }
5326
5327   // See if we can use the EFLAGS value from the operand instead of
5328   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
5329   // we prove that the arithmetic won't overflow, we can't use OF or CF.
5330   if (Op.getResNo() == 0 && !NeedOF && !NeedCF) {
5331     unsigned Opcode = 0;
5332     unsigned NumOperands = 0;
5333     switch (Op.getNode()->getOpcode()) {
5334     case ISD::ADD:
5335       // Due to an isel shortcoming, be conservative if this add is likely to
5336       // be selected as part of a load-modify-store instruction. When the root
5337       // node in a match is a store, isel doesn't know how to remap non-chain
5338       // non-flag uses of other nodes in the match, such as the ADD in this
5339       // case. This leads to the ADD being left around and reselected, with
5340       // the result being two adds in the output.
5341       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5342            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5343         if (UI->getOpcode() == ISD::STORE)
5344           goto default_case;
5345       if (ConstantSDNode *C =
5346             dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
5347         // An add of one will be selected as an INC.
5348         if (C->getAPIntValue() == 1) {
5349           Opcode = X86ISD::INC;
5350           NumOperands = 1;
5351           break;
5352         }
5353         // An add of negative one (subtract of one) will be selected as a DEC.
5354         if (C->getAPIntValue().isAllOnesValue()) {
5355           Opcode = X86ISD::DEC;
5356           NumOperands = 1;
5357           break;
5358         }
5359       }
5360       // Otherwise use a regular EFLAGS-setting add.
5361       Opcode = X86ISD::ADD;
5362       NumOperands = 2;
5363       break;
5364     case ISD::SUB:
5365       // Due to the ISEL shortcoming noted above, be conservative if this sub is
5366       // likely to be selected as part of a load-modify-store instruction.
5367       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
5368            UE = Op.getNode()->use_end(); UI != UE; ++UI)
5369         if (UI->getOpcode() == ISD::STORE)
5370           goto default_case;
5371       // Otherwise use a regular EFLAGS-setting sub.
5372       Opcode = X86ISD::SUB;
5373       NumOperands = 2;
5374       break;
5375     case X86ISD::ADD:
5376     case X86ISD::SUB:
5377     case X86ISD::INC:
5378     case X86ISD::DEC:
5379       return SDValue(Op.getNode(), 1);
5380     default:
5381     default_case:
5382       break;
5383     }
5384     if (Opcode != 0) {
5385       SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
5386       SmallVector<SDValue, 4> Ops;
5387       for (unsigned i = 0; i != NumOperands; ++i)
5388         Ops.push_back(Op.getOperand(i));
5389       SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
5390       DAG.ReplaceAllUsesWith(Op, New);
5391       return SDValue(New.getNode(), 1);
5392     }
5393   }
5394
5395   // Otherwise just emit a CMP with 0, which is the TEST pattern.
5396   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
5397                      DAG.getConstant(0, Op.getValueType()));
5398 }
5399
5400 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
5401 /// equivalent.
5402 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
5403                                    SelectionDAG &DAG) {
5404   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
5405     if (C->getAPIntValue() == 0)
5406       return EmitTest(Op0, X86CC, DAG);
5407
5408   DebugLoc dl = Op0.getDebugLoc();
5409   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5410 }
5411
5412 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5413   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5414   SDValue Op0 = Op.getOperand(0);
5415   SDValue Op1 = Op.getOperand(1);
5416   DebugLoc dl = Op.getDebugLoc();
5417   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5418
5419   // Lower (X & (1 << N)) == 0 to BT(X, N).
5420   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5421   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5422   if (Op0.getOpcode() == ISD::AND &&
5423       Op0.hasOneUse() &&
5424       Op1.getOpcode() == ISD::Constant &&
5425       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5426       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5427     SDValue LHS, RHS;
5428     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5429       if (ConstantSDNode *Op010C =
5430             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5431         if (Op010C->getZExtValue() == 1) {
5432           LHS = Op0.getOperand(0);
5433           RHS = Op0.getOperand(1).getOperand(1);
5434         }
5435     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5436       if (ConstantSDNode *Op000C =
5437             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5438         if (Op000C->getZExtValue() == 1) {
5439           LHS = Op0.getOperand(1);
5440           RHS = Op0.getOperand(0).getOperand(1);
5441         }
5442     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5443       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5444       SDValue AndLHS = Op0.getOperand(0);
5445       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5446         LHS = AndLHS.getOperand(0);
5447         RHS = AndLHS.getOperand(1);
5448       }
5449     }
5450
5451     if (LHS.getNode()) {
5452       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5453       // instruction.  Since the shift amount is in-range-or-undefined, we know
5454       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5455       // the encoding for the i16 version is larger than the i32 version.
5456       if (LHS.getValueType() == MVT::i8)
5457         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5458
5459       // If the operand types disagree, extend the shift amount to match.  Since
5460       // BT ignores high bits (like shifts) we can use anyextend.
5461       if (LHS.getValueType() != RHS.getValueType())
5462         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5463
5464       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5465       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5466       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5467                          DAG.getConstant(Cond, MVT::i8), BT);
5468     }
5469   }
5470
5471   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5472   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5473
5474   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
5475   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5476                      DAG.getConstant(X86CC, MVT::i8), Cond);
5477 }
5478
5479 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5480   SDValue Cond;
5481   SDValue Op0 = Op.getOperand(0);
5482   SDValue Op1 = Op.getOperand(1);
5483   SDValue CC = Op.getOperand(2);
5484   EVT VT = Op.getValueType();
5485   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5486   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5487   DebugLoc dl = Op.getDebugLoc();
5488
5489   if (isFP) {
5490     unsigned SSECC = 8;
5491     EVT VT0 = Op0.getValueType();
5492     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5493     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5494     bool Swap = false;
5495
5496     switch (SetCCOpcode) {
5497     default: break;
5498     case ISD::SETOEQ:
5499     case ISD::SETEQ:  SSECC = 0; break;
5500     case ISD::SETOGT:
5501     case ISD::SETGT: Swap = true; // Fallthrough
5502     case ISD::SETLT:
5503     case ISD::SETOLT: SSECC = 1; break;
5504     case ISD::SETOGE:
5505     case ISD::SETGE: Swap = true; // Fallthrough
5506     case ISD::SETLE:
5507     case ISD::SETOLE: SSECC = 2; break;
5508     case ISD::SETUO:  SSECC = 3; break;
5509     case ISD::SETUNE:
5510     case ISD::SETNE:  SSECC = 4; break;
5511     case ISD::SETULE: Swap = true;
5512     case ISD::SETUGE: SSECC = 5; break;
5513     case ISD::SETULT: Swap = true;
5514     case ISD::SETUGT: SSECC = 6; break;
5515     case ISD::SETO:   SSECC = 7; break;
5516     }
5517     if (Swap)
5518       std::swap(Op0, Op1);
5519
5520     // In the two special cases we can't handle, emit two comparisons.
5521     if (SSECC == 8) {
5522       if (SetCCOpcode == ISD::SETUEQ) {
5523         SDValue UNORD, EQ;
5524         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5525         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5526         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5527       }
5528       else if (SetCCOpcode == ISD::SETONE) {
5529         SDValue ORD, NEQ;
5530         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5531         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5532         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5533       }
5534       llvm_unreachable("Illegal FP comparison");
5535     }
5536     // Handle all other FP comparisons here.
5537     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5538   }
5539
5540   // We are handling one of the integer comparisons here.  Since SSE only has
5541   // GT and EQ comparisons for integer, swapping operands and multiple
5542   // operations may be required for some comparisons.
5543   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5544   bool Swap = false, Invert = false, FlipSigns = false;
5545
5546   switch (VT.getSimpleVT().SimpleTy) {
5547   default: break;
5548   case MVT::v8i8:
5549   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5550   case MVT::v4i16:
5551   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5552   case MVT::v2i32:
5553   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5554   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5555   }
5556
5557   switch (SetCCOpcode) {
5558   default: break;
5559   case ISD::SETNE:  Invert = true;
5560   case ISD::SETEQ:  Opc = EQOpc; break;
5561   case ISD::SETLT:  Swap = true;
5562   case ISD::SETGT:  Opc = GTOpc; break;
5563   case ISD::SETGE:  Swap = true;
5564   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5565   case ISD::SETULT: Swap = true;
5566   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5567   case ISD::SETUGE: Swap = true;
5568   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5569   }
5570   if (Swap)
5571     std::swap(Op0, Op1);
5572
5573   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5574   // bits of the inputs before performing those operations.
5575   if (FlipSigns) {
5576     EVT EltVT = VT.getVectorElementType();
5577     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5578                                       EltVT);
5579     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5580     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
5581                                     SignBits.size());
5582     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5583     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5584   }
5585
5586   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5587
5588   // If the logical-not of the result is required, perform that now.
5589   if (Invert)
5590     Result = DAG.getNOT(dl, Result, VT);
5591
5592   return Result;
5593 }
5594
5595 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5596 static bool isX86LogicalCmp(SDValue Op) {
5597   unsigned Opc = Op.getNode()->getOpcode();
5598   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
5599     return true;
5600   if (Op.getResNo() == 1 &&
5601       (Opc == X86ISD::ADD ||
5602        Opc == X86ISD::SUB ||
5603        Opc == X86ISD::SMUL ||
5604        Opc == X86ISD::UMUL ||
5605        Opc == X86ISD::INC ||
5606        Opc == X86ISD::DEC))
5607     return true;
5608
5609   return false;
5610 }
5611
5612 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5613   bool addTest = true;
5614   SDValue Cond  = Op.getOperand(0);
5615   DebugLoc dl = Op.getDebugLoc();
5616   SDValue CC;
5617
5618   if (Cond.getOpcode() == ISD::SETCC)
5619     Cond = LowerSETCC(Cond, DAG);
5620
5621   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5622   // setting operand in place of the X86ISD::SETCC.
5623   if (Cond.getOpcode() == X86ISD::SETCC) {
5624     CC = Cond.getOperand(0);
5625
5626     SDValue Cmp = Cond.getOperand(1);
5627     unsigned Opc = Cmp.getOpcode();
5628     EVT VT = Op.getValueType();
5629
5630     bool IllegalFPCMov = false;
5631     if (VT.isFloatingPoint() && !VT.isVector() &&
5632         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5633       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5634
5635     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
5636         Opc == X86ISD::BT) { // FIXME
5637       Cond = Cmp;
5638       addTest = false;
5639     }
5640   }
5641
5642   if (addTest) {
5643     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5644     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5645   }
5646
5647   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
5648   SmallVector<SDValue, 4> Ops;
5649   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5650   // condition is true.
5651   Ops.push_back(Op.getOperand(2));
5652   Ops.push_back(Op.getOperand(1));
5653   Ops.push_back(CC);
5654   Ops.push_back(Cond);
5655   return DAG.getNode(X86ISD::CMOV, dl, VTs, &Ops[0], Ops.size());
5656 }
5657
5658 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5659 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5660 // from the AND / OR.
5661 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5662   Opc = Op.getOpcode();
5663   if (Opc != ISD::OR && Opc != ISD::AND)
5664     return false;
5665   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5666           Op.getOperand(0).hasOneUse() &&
5667           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5668           Op.getOperand(1).hasOneUse());
5669 }
5670
5671 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5672 // 1 and that the SETCC node has a single use.
5673 static bool isXor1OfSetCC(SDValue Op) {
5674   if (Op.getOpcode() != ISD::XOR)
5675     return false;
5676   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5677   if (N1C && N1C->getAPIntValue() == 1) {
5678     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5679       Op.getOperand(0).hasOneUse();
5680   }
5681   return false;
5682 }
5683
5684 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5685   bool addTest = true;
5686   SDValue Chain = Op.getOperand(0);
5687   SDValue Cond  = Op.getOperand(1);
5688   SDValue Dest  = Op.getOperand(2);
5689   DebugLoc dl = Op.getDebugLoc();
5690   SDValue CC;
5691
5692   if (Cond.getOpcode() == ISD::SETCC)
5693     Cond = LowerSETCC(Cond, DAG);
5694 #if 0
5695   // FIXME: LowerXALUO doesn't handle these!!
5696   else if (Cond.getOpcode() == X86ISD::ADD  ||
5697            Cond.getOpcode() == X86ISD::SUB  ||
5698            Cond.getOpcode() == X86ISD::SMUL ||
5699            Cond.getOpcode() == X86ISD::UMUL)
5700     Cond = LowerXALUO(Cond, DAG);
5701 #endif
5702
5703   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5704   // setting operand in place of the X86ISD::SETCC.
5705   if (Cond.getOpcode() == X86ISD::SETCC) {
5706     CC = Cond.getOperand(0);
5707
5708     SDValue Cmp = Cond.getOperand(1);
5709     unsigned Opc = Cmp.getOpcode();
5710     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5711     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
5712       Cond = Cmp;
5713       addTest = false;
5714     } else {
5715       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5716       default: break;
5717       case X86::COND_O:
5718       case X86::COND_B:
5719         // These can only come from an arithmetic instruction with overflow,
5720         // e.g. SADDO, UADDO.
5721         Cond = Cond.getNode()->getOperand(1);
5722         addTest = false;
5723         break;
5724       }
5725     }
5726   } else {
5727     unsigned CondOpc;
5728     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5729       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5730       if (CondOpc == ISD::OR) {
5731         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5732         // two branches instead of an explicit OR instruction with a
5733         // separate test.
5734         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5735             isX86LogicalCmp(Cmp)) {
5736           CC = Cond.getOperand(0).getOperand(0);
5737           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5738                               Chain, Dest, CC, Cmp);
5739           CC = Cond.getOperand(1).getOperand(0);
5740           Cond = Cmp;
5741           addTest = false;
5742         }
5743       } else { // ISD::AND
5744         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5745         // two branches instead of an explicit AND instruction with a
5746         // separate test. However, we only do this if this block doesn't
5747         // have a fall-through edge, because this requires an explicit
5748         // jmp when the condition is false.
5749         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5750             isX86LogicalCmp(Cmp) &&
5751             Op.getNode()->hasOneUse()) {
5752           X86::CondCode CCode =
5753             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5754           CCode = X86::GetOppositeBranchCondition(CCode);
5755           CC = DAG.getConstant(CCode, MVT::i8);
5756           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5757           // Look for an unconditional branch following this conditional branch.
5758           // We need this because we need to reverse the successors in order
5759           // to implement FCMP_OEQ.
5760           if (User.getOpcode() == ISD::BR) {
5761             SDValue FalseBB = User.getOperand(1);
5762             SDValue NewBR =
5763               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5764             assert(NewBR == User);
5765             Dest = FalseBB;
5766
5767             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5768                                 Chain, Dest, CC, Cmp);
5769             X86::CondCode CCode =
5770               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5771             CCode = X86::GetOppositeBranchCondition(CCode);
5772             CC = DAG.getConstant(CCode, MVT::i8);
5773             Cond = Cmp;
5774             addTest = false;
5775           }
5776         }
5777       }
5778     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5779       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5780       // It should be transformed during dag combiner except when the condition
5781       // is set by a arithmetics with overflow node.
5782       X86::CondCode CCode =
5783         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5784       CCode = X86::GetOppositeBranchCondition(CCode);
5785       CC = DAG.getConstant(CCode, MVT::i8);
5786       Cond = Cond.getOperand(0).getOperand(1);
5787       addTest = false;
5788     }
5789   }
5790
5791   if (addTest) {
5792     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5793     Cond = EmitTest(Cond, X86::COND_NE, DAG);
5794   }
5795   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5796                      Chain, Dest, CC, Cond);
5797 }
5798
5799
5800 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5801 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5802 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5803 // that the guard pages used by the OS virtual memory manager are allocated in
5804 // correct sequence.
5805 SDValue
5806 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5807                                            SelectionDAG &DAG) {
5808   assert(Subtarget->isTargetCygMing() &&
5809          "This should be used only on Cygwin/Mingw targets");
5810   DebugLoc dl = Op.getDebugLoc();
5811
5812   // Get the inputs.
5813   SDValue Chain = Op.getOperand(0);
5814   SDValue Size  = Op.getOperand(1);
5815   // FIXME: Ensure alignment here
5816
5817   SDValue Flag;
5818
5819   EVT IntPtr = getPointerTy();
5820   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5821
5822   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5823
5824   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5825   Flag = Chain.getValue(1);
5826
5827   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5828   SDValue Ops[] = { Chain,
5829                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5830                       DAG.getRegister(X86::EAX, IntPtr),
5831                       DAG.getRegister(X86StackPtr, SPTy),
5832                       Flag };
5833   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5834   Flag = Chain.getValue(1);
5835
5836   Chain = DAG.getCALLSEQ_END(Chain,
5837                              DAG.getIntPtrConstant(0, true),
5838                              DAG.getIntPtrConstant(0, true),
5839                              Flag);
5840
5841   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5842
5843   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5844   return DAG.getMergeValues(Ops1, 2, dl);
5845 }
5846
5847 SDValue
5848 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5849                                            SDValue Chain,
5850                                            SDValue Dst, SDValue Src,
5851                                            SDValue Size, unsigned Align,
5852                                            const Value *DstSV,
5853                                            uint64_t DstSVOff) {
5854   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5855
5856   // If not DWORD aligned or size is more than the threshold, call the library.
5857   // The libc version is likely to be faster for these cases. It can use the
5858   // address value and run time information about the CPU.
5859   if ((Align & 3) != 0 ||
5860       !ConstantSize ||
5861       ConstantSize->getZExtValue() >
5862         getSubtarget()->getMaxInlineSizeThreshold()) {
5863     SDValue InFlag(0, 0);
5864
5865     // Check to see if there is a specialized entry-point for memory zeroing.
5866     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5867
5868     if (const char *bzeroEntry =  V &&
5869         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5870       EVT IntPtr = getPointerTy();
5871       const Type *IntPtrTy = TD->getIntPtrType(*DAG.getContext());
5872       TargetLowering::ArgListTy Args;
5873       TargetLowering::ArgListEntry Entry;
5874       Entry.Node = Dst;
5875       Entry.Ty = IntPtrTy;
5876       Args.push_back(Entry);
5877       Entry.Node = Size;
5878       Args.push_back(Entry);
5879       std::pair<SDValue,SDValue> CallResult =
5880         LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
5881                     false, false, false, false,
5882                     0, CallingConv::C, false, /*isReturnValueUsed=*/false,
5883                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5884       return CallResult.second;
5885     }
5886
5887     // Otherwise have the target-independent code call memset.
5888     return SDValue();
5889   }
5890
5891   uint64_t SizeVal = ConstantSize->getZExtValue();
5892   SDValue InFlag(0, 0);
5893   EVT AVT;
5894   SDValue Count;
5895   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5896   unsigned BytesLeft = 0;
5897   bool TwoRepStos = false;
5898   if (ValC) {
5899     unsigned ValReg;
5900     uint64_t Val = ValC->getZExtValue() & 255;
5901
5902     // If the value is a constant, then we can potentially use larger sets.
5903     switch (Align & 3) {
5904     case 2:   // WORD aligned
5905       AVT = MVT::i16;
5906       ValReg = X86::AX;
5907       Val = (Val << 8) | Val;
5908       break;
5909     case 0:  // DWORD aligned
5910       AVT = MVT::i32;
5911       ValReg = X86::EAX;
5912       Val = (Val << 8)  | Val;
5913       Val = (Val << 16) | Val;
5914       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5915         AVT = MVT::i64;
5916         ValReg = X86::RAX;
5917         Val = (Val << 32) | Val;
5918       }
5919       break;
5920     default:  // Byte aligned
5921       AVT = MVT::i8;
5922       ValReg = X86::AL;
5923       Count = DAG.getIntPtrConstant(SizeVal);
5924       break;
5925     }
5926
5927     if (AVT.bitsGT(MVT::i8)) {
5928       unsigned UBytes = AVT.getSizeInBits() / 8;
5929       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5930       BytesLeft = SizeVal % UBytes;
5931     }
5932
5933     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5934                               InFlag);
5935     InFlag = Chain.getValue(1);
5936   } else {
5937     AVT = MVT::i8;
5938     Count  = DAG.getIntPtrConstant(SizeVal);
5939     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5940     InFlag = Chain.getValue(1);
5941   }
5942
5943   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5944                                                               X86::ECX,
5945                             Count, InFlag);
5946   InFlag = Chain.getValue(1);
5947   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5948                                                               X86::EDI,
5949                             Dst, InFlag);
5950   InFlag = Chain.getValue(1);
5951
5952   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5953   SmallVector<SDValue, 8> Ops;
5954   Ops.push_back(Chain);
5955   Ops.push_back(DAG.getValueType(AVT));
5956   Ops.push_back(InFlag);
5957   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5958
5959   if (TwoRepStos) {
5960     InFlag = Chain.getValue(1);
5961     Count  = Size;
5962     EVT CVT = Count.getValueType();
5963     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5964                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5965     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5966                                                              X86::ECX,
5967                               Left, InFlag);
5968     InFlag = Chain.getValue(1);
5969     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5970     Ops.clear();
5971     Ops.push_back(Chain);
5972     Ops.push_back(DAG.getValueType(MVT::i8));
5973     Ops.push_back(InFlag);
5974     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5975   } else if (BytesLeft) {
5976     // Handle the last 1 - 7 bytes.
5977     unsigned Offset = SizeVal - BytesLeft;
5978     EVT AddrVT = Dst.getValueType();
5979     EVT SizeVT = Size.getValueType();
5980
5981     Chain = DAG.getMemset(Chain, dl,
5982                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5983                                       DAG.getConstant(Offset, AddrVT)),
5984                           Src,
5985                           DAG.getConstant(BytesLeft, SizeVT),
5986                           Align, DstSV, DstSVOff + Offset);
5987   }
5988
5989   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5990   return Chain;
5991 }
5992
5993 SDValue
5994 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5995                                       SDValue Chain, SDValue Dst, SDValue Src,
5996                                       SDValue Size, unsigned Align,
5997                                       bool AlwaysInline,
5998                                       const Value *DstSV, uint64_t DstSVOff,
5999                                       const Value *SrcSV, uint64_t SrcSVOff) {
6000   // This requires the copy size to be a constant, preferrably
6001   // within a subtarget-specific limit.
6002   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
6003   if (!ConstantSize)
6004     return SDValue();
6005   uint64_t SizeVal = ConstantSize->getZExtValue();
6006   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
6007     return SDValue();
6008
6009   /// If not DWORD aligned, call the library.
6010   if ((Align & 3) != 0)
6011     return SDValue();
6012
6013   // DWORD aligned
6014   EVT AVT = MVT::i32;
6015   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
6016     AVT = MVT::i64;
6017
6018   unsigned UBytes = AVT.getSizeInBits() / 8;
6019   unsigned CountVal = SizeVal / UBytes;
6020   SDValue Count = DAG.getIntPtrConstant(CountVal);
6021   unsigned BytesLeft = SizeVal % UBytes;
6022
6023   SDValue InFlag(0, 0);
6024   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
6025                                                               X86::ECX,
6026                             Count, InFlag);
6027   InFlag = Chain.getValue(1);
6028   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
6029                                                              X86::EDI,
6030                             Dst, InFlag);
6031   InFlag = Chain.getValue(1);
6032   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
6033                                                               X86::ESI,
6034                             Src, InFlag);
6035   InFlag = Chain.getValue(1);
6036
6037   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6038   SmallVector<SDValue, 8> Ops;
6039   Ops.push_back(Chain);
6040   Ops.push_back(DAG.getValueType(AVT));
6041   Ops.push_back(InFlag);
6042   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
6043
6044   SmallVector<SDValue, 4> Results;
6045   Results.push_back(RepMovs);
6046   if (BytesLeft) {
6047     // Handle the last 1 - 7 bytes.
6048     unsigned Offset = SizeVal - BytesLeft;
6049     EVT DstVT = Dst.getValueType();
6050     EVT SrcVT = Src.getValueType();
6051     EVT SizeVT = Size.getValueType();
6052     Results.push_back(DAG.getMemcpy(Chain, dl,
6053                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
6054                                                 DAG.getConstant(Offset, DstVT)),
6055                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
6056                                                 DAG.getConstant(Offset, SrcVT)),
6057                                     DAG.getConstant(BytesLeft, SizeVT),
6058                                     Align, AlwaysInline,
6059                                     DstSV, DstSVOff + Offset,
6060                                     SrcSV, SrcSVOff + Offset));
6061   }
6062
6063   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6064                      &Results[0], Results.size());
6065 }
6066
6067 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
6068   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6069   DebugLoc dl = Op.getDebugLoc();
6070
6071   if (!Subtarget->is64Bit()) {
6072     // vastart just stores the address of the VarArgsFrameIndex slot into the
6073     // memory location argument.
6074     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6075     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
6076   }
6077
6078   // __va_list_tag:
6079   //   gp_offset         (0 - 6 * 8)
6080   //   fp_offset         (48 - 48 + 8 * 16)
6081   //   overflow_arg_area (point to parameters coming in memory).
6082   //   reg_save_area
6083   SmallVector<SDValue, 8> MemOps;
6084   SDValue FIN = Op.getOperand(1);
6085   // Store gp_offset
6086   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6087                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
6088                                  FIN, SV, 0);
6089   MemOps.push_back(Store);
6090
6091   // Store fp_offset
6092   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6093                     FIN, DAG.getIntPtrConstant(4));
6094   Store = DAG.getStore(Op.getOperand(0), dl,
6095                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
6096                        FIN, SV, 0);
6097   MemOps.push_back(Store);
6098
6099   // Store ptr to overflow_arg_area
6100   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6101                     FIN, DAG.getIntPtrConstant(4));
6102   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6103   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6104   MemOps.push_back(Store);
6105
6106   // Store ptr to reg_save_area.
6107   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6108                     FIN, DAG.getIntPtrConstant(8));
6109   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6110   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6111   MemOps.push_back(Store);
6112   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6113                      &MemOps[0], MemOps.size());
6114 }
6115
6116 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6117   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6118   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6119   SDValue Chain = Op.getOperand(0);
6120   SDValue SrcPtr = Op.getOperand(1);
6121   SDValue SrcSV = Op.getOperand(2);
6122
6123   llvm_report_error("VAArgInst is not yet implemented for x86-64!");
6124   return SDValue();
6125 }
6126
6127 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6128   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6129   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6130   SDValue Chain = Op.getOperand(0);
6131   SDValue DstPtr = Op.getOperand(1);
6132   SDValue SrcPtr = Op.getOperand(2);
6133   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6134   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6135   DebugLoc dl = Op.getDebugLoc();
6136
6137   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6138                        DAG.getIntPtrConstant(24), 8, false,
6139                        DstSV, 0, SrcSV, 0);
6140 }
6141
6142 SDValue
6143 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6144   DebugLoc dl = Op.getDebugLoc();
6145   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6146   switch (IntNo) {
6147   default: return SDValue();    // Don't custom lower most intrinsics.
6148   // Comparison intrinsics.
6149   case Intrinsic::x86_sse_comieq_ss:
6150   case Intrinsic::x86_sse_comilt_ss:
6151   case Intrinsic::x86_sse_comile_ss:
6152   case Intrinsic::x86_sse_comigt_ss:
6153   case Intrinsic::x86_sse_comige_ss:
6154   case Intrinsic::x86_sse_comineq_ss:
6155   case Intrinsic::x86_sse_ucomieq_ss:
6156   case Intrinsic::x86_sse_ucomilt_ss:
6157   case Intrinsic::x86_sse_ucomile_ss:
6158   case Intrinsic::x86_sse_ucomigt_ss:
6159   case Intrinsic::x86_sse_ucomige_ss:
6160   case Intrinsic::x86_sse_ucomineq_ss:
6161   case Intrinsic::x86_sse2_comieq_sd:
6162   case Intrinsic::x86_sse2_comilt_sd:
6163   case Intrinsic::x86_sse2_comile_sd:
6164   case Intrinsic::x86_sse2_comigt_sd:
6165   case Intrinsic::x86_sse2_comige_sd:
6166   case Intrinsic::x86_sse2_comineq_sd:
6167   case Intrinsic::x86_sse2_ucomieq_sd:
6168   case Intrinsic::x86_sse2_ucomilt_sd:
6169   case Intrinsic::x86_sse2_ucomile_sd:
6170   case Intrinsic::x86_sse2_ucomigt_sd:
6171   case Intrinsic::x86_sse2_ucomige_sd:
6172   case Intrinsic::x86_sse2_ucomineq_sd: {
6173     unsigned Opc = 0;
6174     ISD::CondCode CC = ISD::SETCC_INVALID;
6175     switch (IntNo) {
6176     default: break;
6177     case Intrinsic::x86_sse_comieq_ss:
6178     case Intrinsic::x86_sse2_comieq_sd:
6179       Opc = X86ISD::COMI;
6180       CC = ISD::SETEQ;
6181       break;
6182     case Intrinsic::x86_sse_comilt_ss:
6183     case Intrinsic::x86_sse2_comilt_sd:
6184       Opc = X86ISD::COMI;
6185       CC = ISD::SETLT;
6186       break;
6187     case Intrinsic::x86_sse_comile_ss:
6188     case Intrinsic::x86_sse2_comile_sd:
6189       Opc = X86ISD::COMI;
6190       CC = ISD::SETLE;
6191       break;
6192     case Intrinsic::x86_sse_comigt_ss:
6193     case Intrinsic::x86_sse2_comigt_sd:
6194       Opc = X86ISD::COMI;
6195       CC = ISD::SETGT;
6196       break;
6197     case Intrinsic::x86_sse_comige_ss:
6198     case Intrinsic::x86_sse2_comige_sd:
6199       Opc = X86ISD::COMI;
6200       CC = ISD::SETGE;
6201       break;
6202     case Intrinsic::x86_sse_comineq_ss:
6203     case Intrinsic::x86_sse2_comineq_sd:
6204       Opc = X86ISD::COMI;
6205       CC = ISD::SETNE;
6206       break;
6207     case Intrinsic::x86_sse_ucomieq_ss:
6208     case Intrinsic::x86_sse2_ucomieq_sd:
6209       Opc = X86ISD::UCOMI;
6210       CC = ISD::SETEQ;
6211       break;
6212     case Intrinsic::x86_sse_ucomilt_ss:
6213     case Intrinsic::x86_sse2_ucomilt_sd:
6214       Opc = X86ISD::UCOMI;
6215       CC = ISD::SETLT;
6216       break;
6217     case Intrinsic::x86_sse_ucomile_ss:
6218     case Intrinsic::x86_sse2_ucomile_sd:
6219       Opc = X86ISD::UCOMI;
6220       CC = ISD::SETLE;
6221       break;
6222     case Intrinsic::x86_sse_ucomigt_ss:
6223     case Intrinsic::x86_sse2_ucomigt_sd:
6224       Opc = X86ISD::UCOMI;
6225       CC = ISD::SETGT;
6226       break;
6227     case Intrinsic::x86_sse_ucomige_ss:
6228     case Intrinsic::x86_sse2_ucomige_sd:
6229       Opc = X86ISD::UCOMI;
6230       CC = ISD::SETGE;
6231       break;
6232     case Intrinsic::x86_sse_ucomineq_ss:
6233     case Intrinsic::x86_sse2_ucomineq_sd:
6234       Opc = X86ISD::UCOMI;
6235       CC = ISD::SETNE;
6236       break;
6237     }
6238
6239     SDValue LHS = Op.getOperand(1);
6240     SDValue RHS = Op.getOperand(2);
6241     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6242     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6243     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6244                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6245     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6246   }
6247   // ptest intrinsics. The intrinsic these come from are designed to return
6248   // an integer value, not just an instruction so lower it to the ptest
6249   // pattern and a setcc for the result.
6250   case Intrinsic::x86_sse41_ptestz:
6251   case Intrinsic::x86_sse41_ptestc:
6252   case Intrinsic::x86_sse41_ptestnzc:{
6253     unsigned X86CC = 0;
6254     switch (IntNo) {
6255     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6256     case Intrinsic::x86_sse41_ptestz:
6257       // ZF = 1
6258       X86CC = X86::COND_E;
6259       break;
6260     case Intrinsic::x86_sse41_ptestc:
6261       // CF = 1
6262       X86CC = X86::COND_B;
6263       break;
6264     case Intrinsic::x86_sse41_ptestnzc:
6265       // ZF and CF = 0
6266       X86CC = X86::COND_A;
6267       break;
6268     }
6269
6270     SDValue LHS = Op.getOperand(1);
6271     SDValue RHS = Op.getOperand(2);
6272     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6273     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6274     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6275     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6276   }
6277
6278   // Fix vector shift instructions where the last operand is a non-immediate
6279   // i32 value.
6280   case Intrinsic::x86_sse2_pslli_w:
6281   case Intrinsic::x86_sse2_pslli_d:
6282   case Intrinsic::x86_sse2_pslli_q:
6283   case Intrinsic::x86_sse2_psrli_w:
6284   case Intrinsic::x86_sse2_psrli_d:
6285   case Intrinsic::x86_sse2_psrli_q:
6286   case Intrinsic::x86_sse2_psrai_w:
6287   case Intrinsic::x86_sse2_psrai_d:
6288   case Intrinsic::x86_mmx_pslli_w:
6289   case Intrinsic::x86_mmx_pslli_d:
6290   case Intrinsic::x86_mmx_pslli_q:
6291   case Intrinsic::x86_mmx_psrli_w:
6292   case Intrinsic::x86_mmx_psrli_d:
6293   case Intrinsic::x86_mmx_psrli_q:
6294   case Intrinsic::x86_mmx_psrai_w:
6295   case Intrinsic::x86_mmx_psrai_d: {
6296     SDValue ShAmt = Op.getOperand(2);
6297     if (isa<ConstantSDNode>(ShAmt))
6298       return SDValue();
6299
6300     unsigned NewIntNo = 0;
6301     EVT ShAmtVT = MVT::v4i32;
6302     switch (IntNo) {
6303     case Intrinsic::x86_sse2_pslli_w:
6304       NewIntNo = Intrinsic::x86_sse2_psll_w;
6305       break;
6306     case Intrinsic::x86_sse2_pslli_d:
6307       NewIntNo = Intrinsic::x86_sse2_psll_d;
6308       break;
6309     case Intrinsic::x86_sse2_pslli_q:
6310       NewIntNo = Intrinsic::x86_sse2_psll_q;
6311       break;
6312     case Intrinsic::x86_sse2_psrli_w:
6313       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6314       break;
6315     case Intrinsic::x86_sse2_psrli_d:
6316       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6317       break;
6318     case Intrinsic::x86_sse2_psrli_q:
6319       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6320       break;
6321     case Intrinsic::x86_sse2_psrai_w:
6322       NewIntNo = Intrinsic::x86_sse2_psra_w;
6323       break;
6324     case Intrinsic::x86_sse2_psrai_d:
6325       NewIntNo = Intrinsic::x86_sse2_psra_d;
6326       break;
6327     default: {
6328       ShAmtVT = MVT::v2i32;
6329       switch (IntNo) {
6330       case Intrinsic::x86_mmx_pslli_w:
6331         NewIntNo = Intrinsic::x86_mmx_psll_w;
6332         break;
6333       case Intrinsic::x86_mmx_pslli_d:
6334         NewIntNo = Intrinsic::x86_mmx_psll_d;
6335         break;
6336       case Intrinsic::x86_mmx_pslli_q:
6337         NewIntNo = Intrinsic::x86_mmx_psll_q;
6338         break;
6339       case Intrinsic::x86_mmx_psrli_w:
6340         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6341         break;
6342       case Intrinsic::x86_mmx_psrli_d:
6343         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6344         break;
6345       case Intrinsic::x86_mmx_psrli_q:
6346         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6347         break;
6348       case Intrinsic::x86_mmx_psrai_w:
6349         NewIntNo = Intrinsic::x86_mmx_psra_w;
6350         break;
6351       case Intrinsic::x86_mmx_psrai_d:
6352         NewIntNo = Intrinsic::x86_mmx_psra_d;
6353         break;
6354       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
6355       }
6356       break;
6357     }
6358     }
6359
6360     // The vector shift intrinsics with scalars uses 32b shift amounts but
6361     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
6362     // to be zero.
6363     SDValue ShOps[4];
6364     ShOps[0] = ShAmt;
6365     ShOps[1] = DAG.getConstant(0, MVT::i32);
6366     if (ShAmtVT == MVT::v4i32) {
6367       ShOps[2] = DAG.getUNDEF(MVT::i32);
6368       ShOps[3] = DAG.getUNDEF(MVT::i32);
6369       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
6370     } else {
6371       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
6372     }
6373
6374     EVT VT = Op.getValueType();
6375     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
6376     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6377                        DAG.getConstant(NewIntNo, MVT::i32),
6378                        Op.getOperand(1), ShAmt);
6379   }
6380   }
6381 }
6382
6383 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6384   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6385   DebugLoc dl = Op.getDebugLoc();
6386
6387   if (Depth > 0) {
6388     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6389     SDValue Offset =
6390       DAG.getConstant(TD->getPointerSize(),
6391                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6392     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6393                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6394                                    FrameAddr, Offset),
6395                        NULL, 0);
6396   }
6397
6398   // Just load the return address.
6399   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6400   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6401                      RetAddrFI, NULL, 0);
6402 }
6403
6404 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6405   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6406   MFI->setFrameAddressIsTaken(true);
6407   EVT VT = Op.getValueType();
6408   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6409   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6410   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6411   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6412   while (Depth--)
6413     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6414   return FrameAddr;
6415 }
6416
6417 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6418                                                      SelectionDAG &DAG) {
6419   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6420 }
6421
6422 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6423 {
6424   MachineFunction &MF = DAG.getMachineFunction();
6425   SDValue Chain     = Op.getOperand(0);
6426   SDValue Offset    = Op.getOperand(1);
6427   SDValue Handler   = Op.getOperand(2);
6428   DebugLoc dl       = Op.getDebugLoc();
6429
6430   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6431                                   getPointerTy());
6432   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6433
6434   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6435                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6436   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6437   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6438   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6439   MF.getRegInfo().addLiveOut(StoreAddrReg);
6440
6441   return DAG.getNode(X86ISD::EH_RETURN, dl,
6442                      MVT::Other,
6443                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6444 }
6445
6446 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6447                                              SelectionDAG &DAG) {
6448   SDValue Root = Op.getOperand(0);
6449   SDValue Trmp = Op.getOperand(1); // trampoline
6450   SDValue FPtr = Op.getOperand(2); // nested function
6451   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6452   DebugLoc dl  = Op.getDebugLoc();
6453
6454   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6455
6456   const X86InstrInfo *TII =
6457     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6458
6459   if (Subtarget->is64Bit()) {
6460     SDValue OutChains[6];
6461
6462     // Large code-model.
6463
6464     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6465     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6466
6467     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6468     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6469
6470     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6471
6472     // Load the pointer to the nested function into R11.
6473     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6474     SDValue Addr = Trmp;
6475     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6476                                 Addr, TrmpAddr, 0);
6477
6478     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6479                        DAG.getConstant(2, MVT::i64));
6480     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6481
6482     // Load the 'nest' parameter value into R10.
6483     // R10 is specified in X86CallingConv.td
6484     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6485     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6486                        DAG.getConstant(10, MVT::i64));
6487     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6488                                 Addr, TrmpAddr, 10);
6489
6490     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6491                        DAG.getConstant(12, MVT::i64));
6492     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6493
6494     // Jump to the nested function.
6495     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6496     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6497                        DAG.getConstant(20, MVT::i64));
6498     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6499                                 Addr, TrmpAddr, 20);
6500
6501     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6502     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6503                        DAG.getConstant(22, MVT::i64));
6504     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6505                                 TrmpAddr, 22);
6506
6507     SDValue Ops[] =
6508       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6509     return DAG.getMergeValues(Ops, 2, dl);
6510   } else {
6511     const Function *Func =
6512       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6513     CallingConv::ID CC = Func->getCallingConv();
6514     unsigned NestReg;
6515
6516     switch (CC) {
6517     default:
6518       llvm_unreachable("Unsupported calling convention");
6519     case CallingConv::C:
6520     case CallingConv::X86_StdCall: {
6521       // Pass 'nest' parameter in ECX.
6522       // Must be kept in sync with X86CallingConv.td
6523       NestReg = X86::ECX;
6524
6525       // Check that ECX wasn't needed by an 'inreg' parameter.
6526       const FunctionType *FTy = Func->getFunctionType();
6527       const AttrListPtr &Attrs = Func->getAttributes();
6528
6529       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6530         unsigned InRegCount = 0;
6531         unsigned Idx = 1;
6532
6533         for (FunctionType::param_iterator I = FTy->param_begin(),
6534              E = FTy->param_end(); I != E; ++I, ++Idx)
6535           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6536             // FIXME: should only count parameters that are lowered to integers.
6537             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6538
6539         if (InRegCount > 2) {
6540           llvm_report_error("Nest register in use - reduce number of inreg parameters!");
6541         }
6542       }
6543       break;
6544     }
6545     case CallingConv::X86_FastCall:
6546     case CallingConv::Fast:
6547       // Pass 'nest' parameter in EAX.
6548       // Must be kept in sync with X86CallingConv.td
6549       NestReg = X86::EAX;
6550       break;
6551     }
6552
6553     SDValue OutChains[4];
6554     SDValue Addr, Disp;
6555
6556     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6557                        DAG.getConstant(10, MVT::i32));
6558     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6559
6560     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6561     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6562     OutChains[0] = DAG.getStore(Root, dl,
6563                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6564                                 Trmp, TrmpAddr, 0);
6565
6566     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6567                        DAG.getConstant(1, MVT::i32));
6568     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6569
6570     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6571     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6572                        DAG.getConstant(5, MVT::i32));
6573     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6574                                 TrmpAddr, 5, false, 1);
6575
6576     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6577                        DAG.getConstant(6, MVT::i32));
6578     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6579
6580     SDValue Ops[] =
6581       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6582     return DAG.getMergeValues(Ops, 2, dl);
6583   }
6584 }
6585
6586 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6587   /*
6588    The rounding mode is in bits 11:10 of FPSR, and has the following
6589    settings:
6590      00 Round to nearest
6591      01 Round to -inf
6592      10 Round to +inf
6593      11 Round to 0
6594
6595   FLT_ROUNDS, on the other hand, expects the following:
6596     -1 Undefined
6597      0 Round to 0
6598      1 Round to nearest
6599      2 Round to +inf
6600      3 Round to -inf
6601
6602   To perform the conversion, we do:
6603     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6604   */
6605
6606   MachineFunction &MF = DAG.getMachineFunction();
6607   const TargetMachine &TM = MF.getTarget();
6608   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6609   unsigned StackAlignment = TFI.getStackAlignment();
6610   EVT VT = Op.getValueType();
6611   DebugLoc dl = Op.getDebugLoc();
6612
6613   // Save FP Control Word to stack slot
6614   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6615   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6616
6617   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6618                               DAG.getEntryNode(), StackSlot);
6619
6620   // Load FP Control Word from stack slot
6621   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6622
6623   // Transform as necessary
6624   SDValue CWD1 =
6625     DAG.getNode(ISD::SRL, dl, MVT::i16,
6626                 DAG.getNode(ISD::AND, dl, MVT::i16,
6627                             CWD, DAG.getConstant(0x800, MVT::i16)),
6628                 DAG.getConstant(11, MVT::i8));
6629   SDValue CWD2 =
6630     DAG.getNode(ISD::SRL, dl, MVT::i16,
6631                 DAG.getNode(ISD::AND, dl, MVT::i16,
6632                             CWD, DAG.getConstant(0x400, MVT::i16)),
6633                 DAG.getConstant(9, MVT::i8));
6634
6635   SDValue RetVal =
6636     DAG.getNode(ISD::AND, dl, MVT::i16,
6637                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6638                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6639                             DAG.getConstant(1, MVT::i16)),
6640                 DAG.getConstant(3, MVT::i16));
6641
6642
6643   return DAG.getNode((VT.getSizeInBits() < 16 ?
6644                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6645 }
6646
6647 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6648   EVT VT = Op.getValueType();
6649   EVT OpVT = VT;
6650   unsigned NumBits = VT.getSizeInBits();
6651   DebugLoc dl = Op.getDebugLoc();
6652
6653   Op = Op.getOperand(0);
6654   if (VT == MVT::i8) {
6655     // Zero extend to i32 since there is not an i8 bsr.
6656     OpVT = MVT::i32;
6657     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6658   }
6659
6660   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6661   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6662   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6663
6664   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6665   SmallVector<SDValue, 4> Ops;
6666   Ops.push_back(Op);
6667   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6668   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6669   Ops.push_back(Op.getValue(1));
6670   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6671
6672   // Finally xor with NumBits-1.
6673   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6674
6675   if (VT == MVT::i8)
6676     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6677   return Op;
6678 }
6679
6680 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6681   EVT VT = Op.getValueType();
6682   EVT OpVT = VT;
6683   unsigned NumBits = VT.getSizeInBits();
6684   DebugLoc dl = Op.getDebugLoc();
6685
6686   Op = Op.getOperand(0);
6687   if (VT == MVT::i8) {
6688     OpVT = MVT::i32;
6689     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6690   }
6691
6692   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6693   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6694   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6695
6696   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6697   SmallVector<SDValue, 4> Ops;
6698   Ops.push_back(Op);
6699   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6700   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6701   Ops.push_back(Op.getValue(1));
6702   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6703
6704   if (VT == MVT::i8)
6705     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6706   return Op;
6707 }
6708
6709 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6710   EVT VT = Op.getValueType();
6711   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6712   DebugLoc dl = Op.getDebugLoc();
6713
6714   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6715   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6716   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6717   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6718   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6719   //
6720   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6721   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6722   //  return AloBlo + AloBhi + AhiBlo;
6723
6724   SDValue A = Op.getOperand(0);
6725   SDValue B = Op.getOperand(1);
6726
6727   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6728                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6729                        A, DAG.getConstant(32, MVT::i32));
6730   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6731                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6732                        B, DAG.getConstant(32, MVT::i32));
6733   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6734                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6735                        A, B);
6736   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6737                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6738                        A, Bhi);
6739   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6740                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6741                        Ahi, B);
6742   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6743                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6744                        AloBhi, DAG.getConstant(32, MVT::i32));
6745   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6746                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6747                        AhiBlo, DAG.getConstant(32, MVT::i32));
6748   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6749   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6750   return Res;
6751 }
6752
6753
6754 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6755   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6756   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6757   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6758   // has only one use.
6759   SDNode *N = Op.getNode();
6760   SDValue LHS = N->getOperand(0);
6761   SDValue RHS = N->getOperand(1);
6762   unsigned BaseOp = 0;
6763   unsigned Cond = 0;
6764   DebugLoc dl = Op.getDebugLoc();
6765
6766   switch (Op.getOpcode()) {
6767   default: llvm_unreachable("Unknown ovf instruction!");
6768   case ISD::SADDO:
6769     // A subtract of one will be selected as a INC. Note that INC doesn't
6770     // set CF, so we can't do this for UADDO.
6771     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6772       if (C->getAPIntValue() == 1) {
6773         BaseOp = X86ISD::INC;
6774         Cond = X86::COND_O;
6775         break;
6776       }
6777     BaseOp = X86ISD::ADD;
6778     Cond = X86::COND_O;
6779     break;
6780   case ISD::UADDO:
6781     BaseOp = X86ISD::ADD;
6782     Cond = X86::COND_B;
6783     break;
6784   case ISD::SSUBO:
6785     // A subtract of one will be selected as a DEC. Note that DEC doesn't
6786     // set CF, so we can't do this for USUBO.
6787     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
6788       if (C->getAPIntValue() == 1) {
6789         BaseOp = X86ISD::DEC;
6790         Cond = X86::COND_O;
6791         break;
6792       }
6793     BaseOp = X86ISD::SUB;
6794     Cond = X86::COND_O;
6795     break;
6796   case ISD::USUBO:
6797     BaseOp = X86ISD::SUB;
6798     Cond = X86::COND_B;
6799     break;
6800   case ISD::SMULO:
6801     BaseOp = X86ISD::SMUL;
6802     Cond = X86::COND_O;
6803     break;
6804   case ISD::UMULO:
6805     BaseOp = X86ISD::UMUL;
6806     Cond = X86::COND_B;
6807     break;
6808   }
6809
6810   // Also sets EFLAGS.
6811   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6812   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6813
6814   SDValue SetCC =
6815     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6816                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6817
6818   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6819   return Sum;
6820 }
6821
6822 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6823   EVT T = Op.getValueType();
6824   DebugLoc dl = Op.getDebugLoc();
6825   unsigned Reg = 0;
6826   unsigned size = 0;
6827   switch(T.getSimpleVT().SimpleTy) {
6828   default:
6829     assert(false && "Invalid value type!");
6830   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6831   case MVT::i16: Reg = X86::AX;  size = 2; break;
6832   case MVT::i32: Reg = X86::EAX; size = 4; break;
6833   case MVT::i64:
6834     assert(Subtarget->is64Bit() && "Node not type legal!");
6835     Reg = X86::RAX; size = 8;
6836     break;
6837   }
6838   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6839                                     Op.getOperand(2), SDValue());
6840   SDValue Ops[] = { cpIn.getValue(0),
6841                     Op.getOperand(1),
6842                     Op.getOperand(3),
6843                     DAG.getTargetConstant(size, MVT::i8),
6844                     cpIn.getValue(1) };
6845   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6846   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6847   SDValue cpOut =
6848     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6849   return cpOut;
6850 }
6851
6852 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6853                                                  SelectionDAG &DAG) {
6854   assert(Subtarget->is64Bit() && "Result not type legalized?");
6855   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6856   SDValue TheChain = Op.getOperand(0);
6857   DebugLoc dl = Op.getDebugLoc();
6858   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6859   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6860   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6861                                    rax.getValue(2));
6862   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6863                             DAG.getConstant(32, MVT::i8));
6864   SDValue Ops[] = {
6865     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6866     rdx.getValue(1)
6867   };
6868   return DAG.getMergeValues(Ops, 2, dl);
6869 }
6870
6871 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6872   SDNode *Node = Op.getNode();
6873   DebugLoc dl = Node->getDebugLoc();
6874   EVT T = Node->getValueType(0);
6875   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6876                               DAG.getConstant(0, T), Node->getOperand(2));
6877   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6878                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6879                        Node->getOperand(0),
6880                        Node->getOperand(1), negOp,
6881                        cast<AtomicSDNode>(Node)->getSrcValue(),
6882                        cast<AtomicSDNode>(Node)->getAlignment());
6883 }
6884
6885 /// LowerOperation - Provide custom lowering hooks for some operations.
6886 ///
6887 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6888   switch (Op.getOpcode()) {
6889   default: llvm_unreachable("Should not custom lower this!");
6890   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6891   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6892   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6893   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6894   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6895   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6896   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6897   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6898   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6899   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6900   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6901   case ISD::SHL_PARTS:
6902   case ISD::SRA_PARTS:
6903   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6904   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6905   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6906   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6907   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
6908   case ISD::FABS:               return LowerFABS(Op, DAG);
6909   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6910   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6911   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6912   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6913   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6914   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6915   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6916   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6917   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6918   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6919   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6920   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6921   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6922   case ISD::FRAME_TO_ARGS_OFFSET:
6923                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6924   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6925   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6926   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6927   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6928   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6929   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6930   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6931   case ISD::SADDO:
6932   case ISD::UADDO:
6933   case ISD::SSUBO:
6934   case ISD::USUBO:
6935   case ISD::SMULO:
6936   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6937   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6938   }
6939 }
6940
6941 void X86TargetLowering::
6942 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6943                         SelectionDAG &DAG, unsigned NewOp) {
6944   EVT T = Node->getValueType(0);
6945   DebugLoc dl = Node->getDebugLoc();
6946   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6947
6948   SDValue Chain = Node->getOperand(0);
6949   SDValue In1 = Node->getOperand(1);
6950   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6951                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6952   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6953                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6954   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6955   // have a MemOperand.  Pass the info through as a normal operand.
6956   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6957   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6958   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6959   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6960   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6961   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6962   Results.push_back(Result.getValue(2));
6963 }
6964
6965 /// ReplaceNodeResults - Replace a node with an illegal result type
6966 /// with a new node built out of custom code.
6967 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6968                                            SmallVectorImpl<SDValue>&Results,
6969                                            SelectionDAG &DAG) {
6970   DebugLoc dl = N->getDebugLoc();
6971   switch (N->getOpcode()) {
6972   default:
6973     assert(false && "Do not know how to custom type legalize this operation!");
6974     return;
6975   case ISD::FP_TO_SINT: {
6976     std::pair<SDValue,SDValue> Vals =
6977         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
6978     SDValue FIST = Vals.first, StackSlot = Vals.second;
6979     if (FIST.getNode() != 0) {
6980       EVT VT = N->getValueType(0);
6981       // Return a load from the stack slot.
6982       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6983     }
6984     return;
6985   }
6986   case ISD::READCYCLECOUNTER: {
6987     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6988     SDValue TheChain = N->getOperand(0);
6989     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6990     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6991                                      rd.getValue(1));
6992     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6993                                      eax.getValue(2));
6994     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6995     SDValue Ops[] = { eax, edx };
6996     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6997     Results.push_back(edx.getValue(1));
6998     return;
6999   }
7000   case ISD::ATOMIC_CMP_SWAP: {
7001     EVT T = N->getValueType(0);
7002     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7003     SDValue cpInL, cpInH;
7004     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7005                         DAG.getConstant(0, MVT::i32));
7006     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7007                         DAG.getConstant(1, MVT::i32));
7008     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7009     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7010                              cpInL.getValue(1));
7011     SDValue swapInL, swapInH;
7012     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7013                           DAG.getConstant(0, MVT::i32));
7014     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7015                           DAG.getConstant(1, MVT::i32));
7016     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7017                                cpInH.getValue(1));
7018     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7019                                swapInL.getValue(1));
7020     SDValue Ops[] = { swapInH.getValue(0),
7021                       N->getOperand(1),
7022                       swapInH.getValue(1) };
7023     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7024     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7025     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7026                                         MVT::i32, Result.getValue(1));
7027     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7028                                         MVT::i32, cpOutL.getValue(2));
7029     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7030     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7031     Results.push_back(cpOutH.getValue(1));
7032     return;
7033   }
7034   case ISD::ATOMIC_LOAD_ADD:
7035     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7036     return;
7037   case ISD::ATOMIC_LOAD_AND:
7038     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7039     return;
7040   case ISD::ATOMIC_LOAD_NAND:
7041     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7042     return;
7043   case ISD::ATOMIC_LOAD_OR:
7044     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7045     return;
7046   case ISD::ATOMIC_LOAD_SUB:
7047     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7048     return;
7049   case ISD::ATOMIC_LOAD_XOR:
7050     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7051     return;
7052   case ISD::ATOMIC_SWAP:
7053     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7054     return;
7055   }
7056 }
7057
7058 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7059   switch (Opcode) {
7060   default: return NULL;
7061   case X86ISD::BSF:                return "X86ISD::BSF";
7062   case X86ISD::BSR:                return "X86ISD::BSR";
7063   case X86ISD::SHLD:               return "X86ISD::SHLD";
7064   case X86ISD::SHRD:               return "X86ISD::SHRD";
7065   case X86ISD::FAND:               return "X86ISD::FAND";
7066   case X86ISD::FOR:                return "X86ISD::FOR";
7067   case X86ISD::FXOR:               return "X86ISD::FXOR";
7068   case X86ISD::FSRL:               return "X86ISD::FSRL";
7069   case X86ISD::FILD:               return "X86ISD::FILD";
7070   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7071   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7072   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7073   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7074   case X86ISD::FLD:                return "X86ISD::FLD";
7075   case X86ISD::FST:                return "X86ISD::FST";
7076   case X86ISD::CALL:               return "X86ISD::CALL";
7077   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7078   case X86ISD::BT:                 return "X86ISD::BT";
7079   case X86ISD::CMP:                return "X86ISD::CMP";
7080   case X86ISD::COMI:               return "X86ISD::COMI";
7081   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7082   case X86ISD::SETCC:              return "X86ISD::SETCC";
7083   case X86ISD::CMOV:               return "X86ISD::CMOV";
7084   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7085   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7086   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7087   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7088   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7089   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7090   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7091   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7092   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7093   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7094   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7095   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7096   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7097   case X86ISD::FMAX:               return "X86ISD::FMAX";
7098   case X86ISD::FMIN:               return "X86ISD::FMIN";
7099   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7100   case X86ISD::FRCP:               return "X86ISD::FRCP";
7101   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7102   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7103   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7104   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7105   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7106   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7107   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7108   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7109   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7110   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7111   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7112   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7113   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7114   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7115   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7116   case X86ISD::VSHL:               return "X86ISD::VSHL";
7117   case X86ISD::VSRL:               return "X86ISD::VSRL";
7118   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7119   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7120   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7121   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7122   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7123   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7124   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7125   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7126   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7127   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7128   case X86ISD::ADD:                return "X86ISD::ADD";
7129   case X86ISD::SUB:                return "X86ISD::SUB";
7130   case X86ISD::SMUL:               return "X86ISD::SMUL";
7131   case X86ISD::UMUL:               return "X86ISD::UMUL";
7132   case X86ISD::INC:                return "X86ISD::INC";
7133   case X86ISD::DEC:                return "X86ISD::DEC";
7134   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7135   case X86ISD::PTEST:              return "X86ISD::PTEST";
7136   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7137   }
7138 }
7139
7140 // isLegalAddressingMode - Return true if the addressing mode represented
7141 // by AM is legal for this target, for a load/store of the specified type.
7142 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7143                                               const Type *Ty) const {
7144   // X86 supports extremely general addressing modes.
7145   CodeModel::Model M = getTargetMachine().getCodeModel();
7146
7147   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7148   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7149     return false;
7150
7151   if (AM.BaseGV) {
7152     unsigned GVFlags =
7153       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7154
7155     // If a reference to this global requires an extra load, we can't fold it.
7156     if (isGlobalStubReference(GVFlags))
7157       return false;
7158
7159     // If BaseGV requires a register for the PIC base, we cannot also have a
7160     // BaseReg specified.
7161     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7162       return false;
7163
7164     // If lower 4G is not available, then we must use rip-relative addressing.
7165     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7166       return false;
7167   }
7168
7169   switch (AM.Scale) {
7170   case 0:
7171   case 1:
7172   case 2:
7173   case 4:
7174   case 8:
7175     // These scales always work.
7176     break;
7177   case 3:
7178   case 5:
7179   case 9:
7180     // These scales are formed with basereg+scalereg.  Only accept if there is
7181     // no basereg yet.
7182     if (AM.HasBaseReg)
7183       return false;
7184     break;
7185   default:  // Other stuff never works.
7186     return false;
7187   }
7188
7189   return true;
7190 }
7191
7192
7193 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7194   if (!Ty1->isInteger() || !Ty2->isInteger())
7195     return false;
7196   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7197   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7198   if (NumBits1 <= NumBits2)
7199     return false;
7200   return Subtarget->is64Bit() || NumBits1 < 64;
7201 }
7202
7203 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7204   if (!VT1.isInteger() || !VT2.isInteger())
7205     return false;
7206   unsigned NumBits1 = VT1.getSizeInBits();
7207   unsigned NumBits2 = VT2.getSizeInBits();
7208   if (NumBits1 <= NumBits2)
7209     return false;
7210   return Subtarget->is64Bit() || NumBits1 < 64;
7211 }
7212
7213 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7214   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7215   return Ty1 == Type::getInt32Ty(Ty1->getContext()) &&
7216          Ty2 == Type::getInt64Ty(Ty1->getContext()) && Subtarget->is64Bit();
7217 }
7218
7219 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7220   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7221   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7222 }
7223
7224 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7225   // i16 instructions are longer (0x66 prefix) and potentially slower.
7226   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7227 }
7228
7229 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7230 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7231 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7232 /// are assumed to be legal.
7233 bool
7234 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7235                                       EVT VT) const {
7236   // Only do shuffles on 128-bit vector types for now.
7237   if (VT.getSizeInBits() == 64)
7238     return false;
7239
7240   // FIXME: pshufb, blends, palignr, shifts.
7241   return (VT.getVectorNumElements() == 2 ||
7242           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7243           isMOVLMask(M, VT) ||
7244           isSHUFPMask(M, VT) ||
7245           isPSHUFDMask(M, VT) ||
7246           isPSHUFHWMask(M, VT) ||
7247           isPSHUFLWMask(M, VT) ||
7248           isUNPCKLMask(M, VT) ||
7249           isUNPCKHMask(M, VT) ||
7250           isUNPCKL_v_undef_Mask(M, VT) ||
7251           isUNPCKH_v_undef_Mask(M, VT));
7252 }
7253
7254 bool
7255 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7256                                           EVT VT) const {
7257   unsigned NumElts = VT.getVectorNumElements();
7258   // FIXME: This collection of masks seems suspect.
7259   if (NumElts == 2)
7260     return true;
7261   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7262     return (isMOVLMask(Mask, VT)  ||
7263             isCommutedMOVLMask(Mask, VT, true) ||
7264             isSHUFPMask(Mask, VT) ||
7265             isCommutedSHUFPMask(Mask, VT));
7266   }
7267   return false;
7268 }
7269
7270 //===----------------------------------------------------------------------===//
7271 //                           X86 Scheduler Hooks
7272 //===----------------------------------------------------------------------===//
7273
7274 // private utility function
7275 MachineBasicBlock *
7276 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7277                                                        MachineBasicBlock *MBB,
7278                                                        unsigned regOpc,
7279                                                        unsigned immOpc,
7280                                                        unsigned LoadOpc,
7281                                                        unsigned CXchgOpc,
7282                                                        unsigned copyOpc,
7283                                                        unsigned notOpc,
7284                                                        unsigned EAXreg,
7285                                                        TargetRegisterClass *RC,
7286                                                        bool invSrc) const {
7287   // For the atomic bitwise operator, we generate
7288   //   thisMBB:
7289   //   newMBB:
7290   //     ld  t1 = [bitinstr.addr]
7291   //     op  t2 = t1, [bitinstr.val]
7292   //     mov EAX = t1
7293   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7294   //     bz  newMBB
7295   //     fallthrough -->nextMBB
7296   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7297   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7298   MachineFunction::iterator MBBIter = MBB;
7299   ++MBBIter;
7300
7301   /// First build the CFG
7302   MachineFunction *F = MBB->getParent();
7303   MachineBasicBlock *thisMBB = MBB;
7304   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7305   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7306   F->insert(MBBIter, newMBB);
7307   F->insert(MBBIter, nextMBB);
7308
7309   // Move all successors to thisMBB to nextMBB
7310   nextMBB->transferSuccessors(thisMBB);
7311
7312   // Update thisMBB to fall through to newMBB
7313   thisMBB->addSuccessor(newMBB);
7314
7315   // newMBB jumps to itself and fall through to nextMBB
7316   newMBB->addSuccessor(nextMBB);
7317   newMBB->addSuccessor(newMBB);
7318
7319   // Insert instructions into newMBB based on incoming instruction
7320   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7321          "unexpected number of operands");
7322   DebugLoc dl = bInstr->getDebugLoc();
7323   MachineOperand& destOper = bInstr->getOperand(0);
7324   MachineOperand* argOpers[2 + X86AddrNumOperands];
7325   int numArgs = bInstr->getNumOperands() - 1;
7326   for (int i=0; i < numArgs; ++i)
7327     argOpers[i] = &bInstr->getOperand(i+1);
7328
7329   // x86 address has 4 operands: base, index, scale, and displacement
7330   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7331   int valArgIndx = lastAddrIndx + 1;
7332
7333   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7334   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7335   for (int i=0; i <= lastAddrIndx; ++i)
7336     (*MIB).addOperand(*argOpers[i]);
7337
7338   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7339   if (invSrc) {
7340     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7341   }
7342   else
7343     tt = t1;
7344
7345   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7346   assert((argOpers[valArgIndx]->isReg() ||
7347           argOpers[valArgIndx]->isImm()) &&
7348          "invalid operand");
7349   if (argOpers[valArgIndx]->isReg())
7350     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7351   else
7352     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7353   MIB.addReg(tt);
7354   (*MIB).addOperand(*argOpers[valArgIndx]);
7355
7356   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7357   MIB.addReg(t1);
7358
7359   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7360   for (int i=0; i <= lastAddrIndx; ++i)
7361     (*MIB).addOperand(*argOpers[i]);
7362   MIB.addReg(t2);
7363   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7364   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7365
7366   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7367   MIB.addReg(EAXreg);
7368
7369   // insert branch
7370   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7371
7372   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7373   return nextMBB;
7374 }
7375
7376 // private utility function:  64 bit atomics on 32 bit host.
7377 MachineBasicBlock *
7378 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7379                                                        MachineBasicBlock *MBB,
7380                                                        unsigned regOpcL,
7381                                                        unsigned regOpcH,
7382                                                        unsigned immOpcL,
7383                                                        unsigned immOpcH,
7384                                                        bool invSrc) const {
7385   // For the atomic bitwise operator, we generate
7386   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7387   //     ld t1,t2 = [bitinstr.addr]
7388   //   newMBB:
7389   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7390   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7391   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7392   //     mov ECX, EBX <- t5, t6
7393   //     mov EAX, EDX <- t1, t2
7394   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7395   //     mov t3, t4 <- EAX, EDX
7396   //     bz  newMBB
7397   //     result in out1, out2
7398   //     fallthrough -->nextMBB
7399
7400   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7401   const unsigned LoadOpc = X86::MOV32rm;
7402   const unsigned copyOpc = X86::MOV32rr;
7403   const unsigned NotOpc = X86::NOT32r;
7404   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7405   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7406   MachineFunction::iterator MBBIter = MBB;
7407   ++MBBIter;
7408
7409   /// First build the CFG
7410   MachineFunction *F = MBB->getParent();
7411   MachineBasicBlock *thisMBB = MBB;
7412   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7413   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7414   F->insert(MBBIter, newMBB);
7415   F->insert(MBBIter, nextMBB);
7416
7417   // Move all successors to thisMBB to nextMBB
7418   nextMBB->transferSuccessors(thisMBB);
7419
7420   // Update thisMBB to fall through to newMBB
7421   thisMBB->addSuccessor(newMBB);
7422
7423   // newMBB jumps to itself and fall through to nextMBB
7424   newMBB->addSuccessor(nextMBB);
7425   newMBB->addSuccessor(newMBB);
7426
7427   DebugLoc dl = bInstr->getDebugLoc();
7428   // Insert instructions into newMBB based on incoming instruction
7429   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7430   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
7431          "unexpected number of operands");
7432   MachineOperand& dest1Oper = bInstr->getOperand(0);
7433   MachineOperand& dest2Oper = bInstr->getOperand(1);
7434   MachineOperand* argOpers[2 + X86AddrNumOperands];
7435   for (int i=0; i < 2 + X86AddrNumOperands; ++i)
7436     argOpers[i] = &bInstr->getOperand(i+2);
7437
7438   // x86 address has 4 operands: base, index, scale, and displacement
7439   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7440
7441   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7442   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7443   for (int i=0; i <= lastAddrIndx; ++i)
7444     (*MIB).addOperand(*argOpers[i]);
7445   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7446   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7447   // add 4 to displacement.
7448   for (int i=0; i <= lastAddrIndx-2; ++i)
7449     (*MIB).addOperand(*argOpers[i]);
7450   MachineOperand newOp3 = *(argOpers[3]);
7451   if (newOp3.isImm())
7452     newOp3.setImm(newOp3.getImm()+4);
7453   else
7454     newOp3.setOffset(newOp3.getOffset()+4);
7455   (*MIB).addOperand(newOp3);
7456   (*MIB).addOperand(*argOpers[lastAddrIndx]);
7457
7458   // t3/4 are defined later, at the bottom of the loop
7459   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7460   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7461   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7462     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7463   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7464     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7465
7466   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7467   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7468   if (invSrc) {
7469     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7470     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7471   } else {
7472     tt1 = t1;
7473     tt2 = t2;
7474   }
7475
7476   int valArgIndx = lastAddrIndx + 1;
7477   assert((argOpers[valArgIndx]->isReg() ||
7478           argOpers[valArgIndx]->isImm()) &&
7479          "invalid operand");
7480   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7481   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7482   if (argOpers[valArgIndx]->isReg())
7483     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7484   else
7485     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7486   if (regOpcL != X86::MOV32rr)
7487     MIB.addReg(tt1);
7488   (*MIB).addOperand(*argOpers[valArgIndx]);
7489   assert(argOpers[valArgIndx + 1]->isReg() ==
7490          argOpers[valArgIndx]->isReg());
7491   assert(argOpers[valArgIndx + 1]->isImm() ==
7492          argOpers[valArgIndx]->isImm());
7493   if (argOpers[valArgIndx + 1]->isReg())
7494     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7495   else
7496     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7497   if (regOpcH != X86::MOV32rr)
7498     MIB.addReg(tt2);
7499   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
7500
7501   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7502   MIB.addReg(t1);
7503   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7504   MIB.addReg(t2);
7505
7506   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7507   MIB.addReg(t5);
7508   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7509   MIB.addReg(t6);
7510
7511   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7512   for (int i=0; i <= lastAddrIndx; ++i)
7513     (*MIB).addOperand(*argOpers[i]);
7514
7515   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7516   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7517
7518   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7519   MIB.addReg(X86::EAX);
7520   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7521   MIB.addReg(X86::EDX);
7522
7523   // insert branch
7524   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7525
7526   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7527   return nextMBB;
7528 }
7529
7530 // private utility function
7531 MachineBasicBlock *
7532 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7533                                                       MachineBasicBlock *MBB,
7534                                                       unsigned cmovOpc) const {
7535   // For the atomic min/max operator, we generate
7536   //   thisMBB:
7537   //   newMBB:
7538   //     ld t1 = [min/max.addr]
7539   //     mov t2 = [min/max.val]
7540   //     cmp  t1, t2
7541   //     cmov[cond] t2 = t1
7542   //     mov EAX = t1
7543   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7544   //     bz   newMBB
7545   //     fallthrough -->nextMBB
7546   //
7547   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7548   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7549   MachineFunction::iterator MBBIter = MBB;
7550   ++MBBIter;
7551
7552   /// First build the CFG
7553   MachineFunction *F = MBB->getParent();
7554   MachineBasicBlock *thisMBB = MBB;
7555   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7556   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7557   F->insert(MBBIter, newMBB);
7558   F->insert(MBBIter, nextMBB);
7559
7560   // Move all successors of thisMBB to nextMBB
7561   nextMBB->transferSuccessors(thisMBB);
7562
7563   // Update thisMBB to fall through to newMBB
7564   thisMBB->addSuccessor(newMBB);
7565
7566   // newMBB jumps to newMBB and fall through to nextMBB
7567   newMBB->addSuccessor(nextMBB);
7568   newMBB->addSuccessor(newMBB);
7569
7570   DebugLoc dl = mInstr->getDebugLoc();
7571   // Insert instructions into newMBB based on incoming instruction
7572   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
7573          "unexpected number of operands");
7574   MachineOperand& destOper = mInstr->getOperand(0);
7575   MachineOperand* argOpers[2 + X86AddrNumOperands];
7576   int numArgs = mInstr->getNumOperands() - 1;
7577   for (int i=0; i < numArgs; ++i)
7578     argOpers[i] = &mInstr->getOperand(i+1);
7579
7580   // x86 address has 4 operands: base, index, scale, and displacement
7581   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
7582   int valArgIndx = lastAddrIndx + 1;
7583
7584   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7585   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7586   for (int i=0; i <= lastAddrIndx; ++i)
7587     (*MIB).addOperand(*argOpers[i]);
7588
7589   // We only support register and immediate values
7590   assert((argOpers[valArgIndx]->isReg() ||
7591           argOpers[valArgIndx]->isImm()) &&
7592          "invalid operand");
7593
7594   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7595   if (argOpers[valArgIndx]->isReg())
7596     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7597   else
7598     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7599   (*MIB).addOperand(*argOpers[valArgIndx]);
7600
7601   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7602   MIB.addReg(t1);
7603
7604   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7605   MIB.addReg(t1);
7606   MIB.addReg(t2);
7607
7608   // Generate movc
7609   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7610   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7611   MIB.addReg(t2);
7612   MIB.addReg(t1);
7613
7614   // Cmp and exchange if none has modified the memory location
7615   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7616   for (int i=0; i <= lastAddrIndx; ++i)
7617     (*MIB).addOperand(*argOpers[i]);
7618   MIB.addReg(t3);
7619   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7620   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7621
7622   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7623   MIB.addReg(X86::EAX);
7624
7625   // insert branch
7626   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7627
7628   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7629   return nextMBB;
7630 }
7631
7632 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
7633 // all of this code can be replaced with that in the .td file.
7634 MachineBasicBlock *
7635 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
7636                             unsigned numArgs, bool memArg) const {
7637
7638   MachineFunction *F = BB->getParent();
7639   DebugLoc dl = MI->getDebugLoc();
7640   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7641
7642   unsigned Opc;
7643
7644   if (memArg) {
7645     Opc = numArgs == 3 ?
7646       X86::PCMPISTRM128rm :
7647       X86::PCMPESTRM128rm;
7648   } else {
7649     Opc = numArgs == 3 ?
7650       X86::PCMPISTRM128rr :
7651       X86::PCMPESTRM128rr;
7652   }
7653
7654   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
7655
7656   for (unsigned i = 0; i < numArgs; ++i) {
7657     MachineOperand &Op = MI->getOperand(i+1);
7658
7659     if (!(Op.isReg() && Op.isImplicit()))
7660       MIB.addOperand(Op);
7661   }
7662
7663   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
7664     .addReg(X86::XMM0);
7665
7666   F->DeleteMachineInstr(MI);
7667
7668   return BB;
7669 }
7670
7671 MachineBasicBlock *
7672 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
7673                                                  MachineInstr *MI,
7674                                                  MachineBasicBlock *MBB) const {
7675   // Emit code to save XMM registers to the stack. The ABI says that the
7676   // number of registers to save is given in %al, so it's theoretically
7677   // possible to do an indirect jump trick to avoid saving all of them,
7678   // however this code takes a simpler approach and just executes all
7679   // of the stores if %al is non-zero. It's less code, and it's probably
7680   // easier on the hardware branch predictor, and stores aren't all that
7681   // expensive anyway.
7682
7683   // Create the new basic blocks. One block contains all the XMM stores,
7684   // and one block is the final destination regardless of whether any
7685   // stores were performed.
7686   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7687   MachineFunction *F = MBB->getParent();
7688   MachineFunction::iterator MBBIter = MBB;
7689   ++MBBIter;
7690   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
7691   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
7692   F->insert(MBBIter, XMMSaveMBB);
7693   F->insert(MBBIter, EndMBB);
7694
7695   // Set up the CFG.
7696   // Move any original successors of MBB to the end block.
7697   EndMBB->transferSuccessors(MBB);
7698   // The original block will now fall through to the XMM save block.
7699   MBB->addSuccessor(XMMSaveMBB);
7700   // The XMMSaveMBB will fall through to the end block.
7701   XMMSaveMBB->addSuccessor(EndMBB);
7702
7703   // Now add the instructions.
7704   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7705   DebugLoc DL = MI->getDebugLoc();
7706
7707   unsigned CountReg = MI->getOperand(0).getReg();
7708   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
7709   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
7710
7711   if (!Subtarget->isTargetWin64()) {
7712     // If %al is 0, branch around the XMM save block.
7713     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
7714     BuildMI(MBB, DL, TII->get(X86::JE)).addMBB(EndMBB);
7715     MBB->addSuccessor(EndMBB);
7716   }
7717
7718   // In the XMM save block, save all the XMM argument registers.
7719   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
7720     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
7721     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
7722       .addFrameIndex(RegSaveFrameIndex)
7723       .addImm(/*Scale=*/1)
7724       .addReg(/*IndexReg=*/0)
7725       .addImm(/*Disp=*/Offset)
7726       .addReg(/*Segment=*/0)
7727       .addReg(MI->getOperand(i).getReg())
7728       .addMemOperand(MachineMemOperand(
7729                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
7730                        MachineMemOperand::MOStore, Offset,
7731                        /*Size=*/16, /*Align=*/16));
7732   }
7733
7734   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7735
7736   return EndMBB;
7737 }
7738
7739 MachineBasicBlock *
7740 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
7741                                      MachineBasicBlock *BB) const {
7742   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7743   DebugLoc DL = MI->getDebugLoc();
7744
7745   // To "insert" a SELECT_CC instruction, we actually have to insert the
7746   // diamond control-flow pattern.  The incoming instruction knows the
7747   // destination vreg to set, the condition code register to branch on, the
7748   // true/false values to select between, and a branch opcode to use.
7749   const BasicBlock *LLVM_BB = BB->getBasicBlock();
7750   MachineFunction::iterator It = BB;
7751   ++It;
7752
7753   //  thisMBB:
7754   //  ...
7755   //   TrueVal = ...
7756   //   cmpTY ccX, r1, r2
7757   //   bCC copy1MBB
7758   //   fallthrough --> copy0MBB
7759   MachineBasicBlock *thisMBB = BB;
7760   MachineFunction *F = BB->getParent();
7761   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7762   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7763   unsigned Opc =
7764     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7765   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
7766   F->insert(It, copy0MBB);
7767   F->insert(It, sinkMBB);
7768   // Update machine-CFG edges by transferring all successors of the current
7769   // block to the new block which will contain the Phi node for the select.
7770   sinkMBB->transferSuccessors(BB);
7771
7772   // Add the true and fallthrough blocks as its successors.
7773   BB->addSuccessor(copy0MBB);
7774   BB->addSuccessor(sinkMBB);
7775
7776   //  copy0MBB:
7777   //   %FalseValue = ...
7778   //   # fallthrough to sinkMBB
7779   BB = copy0MBB;
7780
7781   // Update machine-CFG edges
7782   BB->addSuccessor(sinkMBB);
7783
7784   //  sinkMBB:
7785   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7786   //  ...
7787   BB = sinkMBB;
7788   BuildMI(BB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
7789     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7790     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7791
7792   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7793   return BB;
7794 }
7795
7796
7797 MachineBasicBlock *
7798 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7799                                                MachineBasicBlock *BB) const {
7800   switch (MI->getOpcode()) {
7801   default: assert(false && "Unexpected instr type to insert");
7802   case X86::CMOV_GR8:
7803   case X86::CMOV_V1I64:
7804   case X86::CMOV_FR32:
7805   case X86::CMOV_FR64:
7806   case X86::CMOV_V4F32:
7807   case X86::CMOV_V2F64:
7808   case X86::CMOV_V2I64:
7809     return EmitLoweredSelect(MI, BB);
7810
7811   case X86::FP32_TO_INT16_IN_MEM:
7812   case X86::FP32_TO_INT32_IN_MEM:
7813   case X86::FP32_TO_INT64_IN_MEM:
7814   case X86::FP64_TO_INT16_IN_MEM:
7815   case X86::FP64_TO_INT32_IN_MEM:
7816   case X86::FP64_TO_INT64_IN_MEM:
7817   case X86::FP80_TO_INT16_IN_MEM:
7818   case X86::FP80_TO_INT32_IN_MEM:
7819   case X86::FP80_TO_INT64_IN_MEM: {
7820     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7821     DebugLoc DL = MI->getDebugLoc();
7822
7823     // Change the floating point control register to use "round towards zero"
7824     // mode when truncating to an integer value.
7825     MachineFunction *F = BB->getParent();
7826     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7827     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7828
7829     // Load the old value of the high byte of the control word...
7830     unsigned OldCW =
7831       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7832     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
7833                       CWFrameIdx);
7834
7835     // Set the high part to be round to zero...
7836     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
7837       .addImm(0xC7F);
7838
7839     // Reload the modified control word now...
7840     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
7841
7842     // Restore the memory image of control word to original value
7843     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
7844       .addReg(OldCW);
7845
7846     // Get the X86 opcode to use.
7847     unsigned Opc;
7848     switch (MI->getOpcode()) {
7849     default: llvm_unreachable("illegal opcode!");
7850     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7851     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7852     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7853     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7854     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7855     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7856     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7857     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7858     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7859     }
7860
7861     X86AddressMode AM;
7862     MachineOperand &Op = MI->getOperand(0);
7863     if (Op.isReg()) {
7864       AM.BaseType = X86AddressMode::RegBase;
7865       AM.Base.Reg = Op.getReg();
7866     } else {
7867       AM.BaseType = X86AddressMode::FrameIndexBase;
7868       AM.Base.FrameIndex = Op.getIndex();
7869     }
7870     Op = MI->getOperand(1);
7871     if (Op.isImm())
7872       AM.Scale = Op.getImm();
7873     Op = MI->getOperand(2);
7874     if (Op.isImm())
7875       AM.IndexReg = Op.getImm();
7876     Op = MI->getOperand(3);
7877     if (Op.isGlobal()) {
7878       AM.GV = Op.getGlobal();
7879     } else {
7880       AM.Disp = Op.getImm();
7881     }
7882     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
7883                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
7884
7885     // Reload the original control word now.
7886     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
7887
7888     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7889     return BB;
7890   }
7891     // String/text processing lowering.
7892   case X86::PCMPISTRM128REG:
7893     return EmitPCMP(MI, BB, 3, false /* in-mem */);
7894   case X86::PCMPISTRM128MEM:
7895     return EmitPCMP(MI, BB, 3, true /* in-mem */);
7896   case X86::PCMPESTRM128REG:
7897     return EmitPCMP(MI, BB, 5, false /* in mem */);
7898   case X86::PCMPESTRM128MEM:
7899     return EmitPCMP(MI, BB, 5, true /* in mem */);
7900
7901     // Atomic Lowering.
7902   case X86::ATOMAND32:
7903     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7904                                                X86::AND32ri, X86::MOV32rm,
7905                                                X86::LCMPXCHG32, X86::MOV32rr,
7906                                                X86::NOT32r, X86::EAX,
7907                                                X86::GR32RegisterClass);
7908   case X86::ATOMOR32:
7909     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7910                                                X86::OR32ri, X86::MOV32rm,
7911                                                X86::LCMPXCHG32, X86::MOV32rr,
7912                                                X86::NOT32r, X86::EAX,
7913                                                X86::GR32RegisterClass);
7914   case X86::ATOMXOR32:
7915     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7916                                                X86::XOR32ri, X86::MOV32rm,
7917                                                X86::LCMPXCHG32, X86::MOV32rr,
7918                                                X86::NOT32r, X86::EAX,
7919                                                X86::GR32RegisterClass);
7920   case X86::ATOMNAND32:
7921     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7922                                                X86::AND32ri, X86::MOV32rm,
7923                                                X86::LCMPXCHG32, X86::MOV32rr,
7924                                                X86::NOT32r, X86::EAX,
7925                                                X86::GR32RegisterClass, true);
7926   case X86::ATOMMIN32:
7927     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7928   case X86::ATOMMAX32:
7929     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7930   case X86::ATOMUMIN32:
7931     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7932   case X86::ATOMUMAX32:
7933     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7934
7935   case X86::ATOMAND16:
7936     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7937                                                X86::AND16ri, X86::MOV16rm,
7938                                                X86::LCMPXCHG16, X86::MOV16rr,
7939                                                X86::NOT16r, X86::AX,
7940                                                X86::GR16RegisterClass);
7941   case X86::ATOMOR16:
7942     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7943                                                X86::OR16ri, X86::MOV16rm,
7944                                                X86::LCMPXCHG16, X86::MOV16rr,
7945                                                X86::NOT16r, X86::AX,
7946                                                X86::GR16RegisterClass);
7947   case X86::ATOMXOR16:
7948     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7949                                                X86::XOR16ri, X86::MOV16rm,
7950                                                X86::LCMPXCHG16, X86::MOV16rr,
7951                                                X86::NOT16r, X86::AX,
7952                                                X86::GR16RegisterClass);
7953   case X86::ATOMNAND16:
7954     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7955                                                X86::AND16ri, X86::MOV16rm,
7956                                                X86::LCMPXCHG16, X86::MOV16rr,
7957                                                X86::NOT16r, X86::AX,
7958                                                X86::GR16RegisterClass, true);
7959   case X86::ATOMMIN16:
7960     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7961   case X86::ATOMMAX16:
7962     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7963   case X86::ATOMUMIN16:
7964     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7965   case X86::ATOMUMAX16:
7966     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7967
7968   case X86::ATOMAND8:
7969     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7970                                                X86::AND8ri, X86::MOV8rm,
7971                                                X86::LCMPXCHG8, X86::MOV8rr,
7972                                                X86::NOT8r, X86::AL,
7973                                                X86::GR8RegisterClass);
7974   case X86::ATOMOR8:
7975     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7976                                                X86::OR8ri, X86::MOV8rm,
7977                                                X86::LCMPXCHG8, X86::MOV8rr,
7978                                                X86::NOT8r, X86::AL,
7979                                                X86::GR8RegisterClass);
7980   case X86::ATOMXOR8:
7981     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7982                                                X86::XOR8ri, X86::MOV8rm,
7983                                                X86::LCMPXCHG8, X86::MOV8rr,
7984                                                X86::NOT8r, X86::AL,
7985                                                X86::GR8RegisterClass);
7986   case X86::ATOMNAND8:
7987     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7988                                                X86::AND8ri, X86::MOV8rm,
7989                                                X86::LCMPXCHG8, X86::MOV8rr,
7990                                                X86::NOT8r, X86::AL,
7991                                                X86::GR8RegisterClass, true);
7992   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7993   // This group is for 64-bit host.
7994   case X86::ATOMAND64:
7995     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7996                                                X86::AND64ri32, X86::MOV64rm,
7997                                                X86::LCMPXCHG64, X86::MOV64rr,
7998                                                X86::NOT64r, X86::RAX,
7999                                                X86::GR64RegisterClass);
8000   case X86::ATOMOR64:
8001     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8002                                                X86::OR64ri32, X86::MOV64rm,
8003                                                X86::LCMPXCHG64, X86::MOV64rr,
8004                                                X86::NOT64r, X86::RAX,
8005                                                X86::GR64RegisterClass);
8006   case X86::ATOMXOR64:
8007     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8008                                                X86::XOR64ri32, X86::MOV64rm,
8009                                                X86::LCMPXCHG64, X86::MOV64rr,
8010                                                X86::NOT64r, X86::RAX,
8011                                                X86::GR64RegisterClass);
8012   case X86::ATOMNAND64:
8013     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8014                                                X86::AND64ri32, X86::MOV64rm,
8015                                                X86::LCMPXCHG64, X86::MOV64rr,
8016                                                X86::NOT64r, X86::RAX,
8017                                                X86::GR64RegisterClass, true);
8018   case X86::ATOMMIN64:
8019     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8020   case X86::ATOMMAX64:
8021     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8022   case X86::ATOMUMIN64:
8023     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8024   case X86::ATOMUMAX64:
8025     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8026
8027   // This group does 64-bit operations on a 32-bit host.
8028   case X86::ATOMAND6432:
8029     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8030                                                X86::AND32rr, X86::AND32rr,
8031                                                X86::AND32ri, X86::AND32ri,
8032                                                false);
8033   case X86::ATOMOR6432:
8034     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8035                                                X86::OR32rr, X86::OR32rr,
8036                                                X86::OR32ri, X86::OR32ri,
8037                                                false);
8038   case X86::ATOMXOR6432:
8039     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8040                                                X86::XOR32rr, X86::XOR32rr,
8041                                                X86::XOR32ri, X86::XOR32ri,
8042                                                false);
8043   case X86::ATOMNAND6432:
8044     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8045                                                X86::AND32rr, X86::AND32rr,
8046                                                X86::AND32ri, X86::AND32ri,
8047                                                true);
8048   case X86::ATOMADD6432:
8049     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8050                                                X86::ADD32rr, X86::ADC32rr,
8051                                                X86::ADD32ri, X86::ADC32ri,
8052                                                false);
8053   case X86::ATOMSUB6432:
8054     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8055                                                X86::SUB32rr, X86::SBB32rr,
8056                                                X86::SUB32ri, X86::SBB32ri,
8057                                                false);
8058   case X86::ATOMSWAP6432:
8059     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8060                                                X86::MOV32rr, X86::MOV32rr,
8061                                                X86::MOV32ri, X86::MOV32ri,
8062                                                false);
8063   case X86::VASTART_SAVE_XMM_REGS:
8064     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8065   }
8066 }
8067
8068 //===----------------------------------------------------------------------===//
8069 //                           X86 Optimization Hooks
8070 //===----------------------------------------------------------------------===//
8071
8072 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8073                                                        const APInt &Mask,
8074                                                        APInt &KnownZero,
8075                                                        APInt &KnownOne,
8076                                                        const SelectionDAG &DAG,
8077                                                        unsigned Depth) const {
8078   unsigned Opc = Op.getOpcode();
8079   assert((Opc >= ISD::BUILTIN_OP_END ||
8080           Opc == ISD::INTRINSIC_WO_CHAIN ||
8081           Opc == ISD::INTRINSIC_W_CHAIN ||
8082           Opc == ISD::INTRINSIC_VOID) &&
8083          "Should use MaskedValueIsZero if you don't know whether Op"
8084          " is a target node!");
8085
8086   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8087   switch (Opc) {
8088   default: break;
8089   case X86ISD::ADD:
8090   case X86ISD::SUB:
8091   case X86ISD::SMUL:
8092   case X86ISD::UMUL:
8093   case X86ISD::INC:
8094   case X86ISD::DEC:
8095     // These nodes' second result is a boolean.
8096     if (Op.getResNo() == 0)
8097       break;
8098     // Fallthrough
8099   case X86ISD::SETCC:
8100     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8101                                        Mask.getBitWidth() - 1);
8102     break;
8103   }
8104 }
8105
8106 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8107 /// node is a GlobalAddress + offset.
8108 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8109                                        GlobalValue* &GA, int64_t &Offset) const{
8110   if (N->getOpcode() == X86ISD::Wrapper) {
8111     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8112       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8113       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8114       return true;
8115     }
8116   }
8117   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8118 }
8119
8120 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
8121                                const TargetLowering &TLI) {
8122   GlobalValue *GV;
8123   int64_t Offset = 0;
8124   if (TLI.isGAPlusOffset(Base, GV, Offset))
8125     return (GV->getAlignment() >= N && (Offset % N) == 0);
8126   // DAG combine handles the stack object case.
8127   return false;
8128 }
8129
8130 static bool EltsFromConsecutiveLoads(ShuffleVectorSDNode *N, unsigned NumElems,
8131                                      EVT EVT, LoadSDNode *&LDBase,
8132                                      unsigned &LastLoadedElt,
8133                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
8134                                      const TargetLowering &TLI) {
8135   LDBase = NULL;
8136   LastLoadedElt = -1U;
8137   for (unsigned i = 0; i < NumElems; ++i) {
8138     if (N->getMaskElt(i) < 0) {
8139       if (!LDBase)
8140         return false;
8141       continue;
8142     }
8143
8144     SDValue Elt = DAG.getShuffleScalarElt(N, i);
8145     if (!Elt.getNode() ||
8146         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
8147       return false;
8148     if (!LDBase) {
8149       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
8150         return false;
8151       LDBase = cast<LoadSDNode>(Elt.getNode());
8152       LastLoadedElt = i;
8153       continue;
8154     }
8155     if (Elt.getOpcode() == ISD::UNDEF)
8156       continue;
8157
8158     LoadSDNode *LD = cast<LoadSDNode>(Elt);
8159     if (!TLI.isConsecutiveLoad(LD, LDBase, EVT.getSizeInBits()/8, i, MFI))
8160       return false;
8161     LastLoadedElt = i;
8162   }
8163   return true;
8164 }
8165
8166 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8167 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8168 /// if the load addresses are consecutive, non-overlapping, and in the right
8169 /// order.  In the case of v2i64, it will see if it can rewrite the
8170 /// shuffle to be an appropriate build vector so it can take advantage of
8171 // performBuildVectorCombine.
8172 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8173                                      const TargetLowering &TLI) {
8174   DebugLoc dl = N->getDebugLoc();
8175   EVT VT = N->getValueType(0);
8176   EVT EVT = VT.getVectorElementType();
8177   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8178   unsigned NumElems = VT.getVectorNumElements();
8179
8180   if (VT.getSizeInBits() != 128)
8181     return SDValue();
8182
8183   // Try to combine a vector_shuffle into a 128-bit load.
8184   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
8185   LoadSDNode *LD = NULL;
8186   unsigned LastLoadedElt;
8187   if (!EltsFromConsecutiveLoads(SVN, NumElems, EVT, LD, LastLoadedElt, DAG,
8188                                 MFI, TLI))
8189     return SDValue();
8190
8191   if (LastLoadedElt == NumElems - 1) {
8192     if (isBaseAlignmentOfN(16, LD->getBasePtr().getNode(), TLI))
8193       return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8194                          LD->getSrcValue(), LD->getSrcValueOffset(),
8195                          LD->isVolatile());
8196     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
8197                        LD->getSrcValue(), LD->getSrcValueOffset(),
8198                        LD->isVolatile(), LD->getAlignment());
8199   } else if (NumElems == 4 && LastLoadedElt == 1) {
8200     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
8201     SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
8202     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
8203     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
8204   }
8205   return SDValue();
8206 }
8207
8208 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
8209 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
8210                                     const X86Subtarget *Subtarget) {
8211   DebugLoc DL = N->getDebugLoc();
8212   SDValue Cond = N->getOperand(0);
8213   // Get the LHS/RHS of the select.
8214   SDValue LHS = N->getOperand(1);
8215   SDValue RHS = N->getOperand(2);
8216
8217   // If we have SSE[12] support, try to form min/max nodes.
8218   if (Subtarget->hasSSE2() &&
8219       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
8220       Cond.getOpcode() == ISD::SETCC) {
8221     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
8222
8223     unsigned Opcode = 0;
8224     if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
8225       switch (CC) {
8226       default: break;
8227       case ISD::SETOLE: // (X <= Y) ? X : Y -> min
8228       case ISD::SETULE:
8229       case ISD::SETLE:
8230         if (!UnsafeFPMath) break;
8231         // FALL THROUGH.
8232       case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
8233       case ISD::SETLT:
8234         Opcode = X86ISD::FMIN;
8235         break;
8236
8237       case ISD::SETOGT: // (X > Y) ? X : Y -> max
8238       case ISD::SETUGT:
8239       case ISD::SETGT:
8240         if (!UnsafeFPMath) break;
8241         // FALL THROUGH.
8242       case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
8243       case ISD::SETGE:
8244         Opcode = X86ISD::FMAX;
8245         break;
8246       }
8247     } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
8248       switch (CC) {
8249       default: break;
8250       case ISD::SETOGT:
8251         // This can use a min only if the LHS isn't NaN.
8252         if (DAG.isKnownNeverNaN(LHS))
8253           Opcode = X86ISD::FMIN;
8254         else if (DAG.isKnownNeverNaN(RHS)) {
8255           Opcode = X86ISD::FMIN;
8256           // Put the potential NaN in the RHS so that SSE will preserve it.
8257           std::swap(LHS, RHS);
8258         }
8259         break;
8260
8261       case ISD::SETUGT: // (X > Y) ? Y : X -> min
8262       case ISD::SETGT:
8263         if (!UnsafeFPMath) break;
8264         // FALL THROUGH.
8265       case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
8266       case ISD::SETGE:
8267         Opcode = X86ISD::FMIN;
8268         break;
8269
8270       case ISD::SETULE:
8271         // This can use a max only if the LHS isn't NaN.
8272         if (DAG.isKnownNeverNaN(LHS))
8273           Opcode = X86ISD::FMAX;
8274         else if (DAG.isKnownNeverNaN(RHS)) {
8275           Opcode = X86ISD::FMAX;
8276           // Put the potential NaN in the RHS so that SSE will preserve it.
8277           std::swap(LHS, RHS);
8278         }
8279         break;
8280
8281       case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
8282       case ISD::SETLE:
8283         if (!UnsafeFPMath) break;
8284         // FALL THROUGH.
8285       case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
8286       case ISD::SETLT:
8287         Opcode = X86ISD::FMAX;
8288         break;
8289       }
8290     }
8291
8292     if (Opcode)
8293       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
8294   }
8295
8296   // If this is a select between two integer constants, try to do some
8297   // optimizations.
8298   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
8299     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
8300       // Don't do this for crazy integer types.
8301       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
8302         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
8303         // so that TrueC (the true value) is larger than FalseC.
8304         bool NeedsCondInvert = false;
8305
8306         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
8307             // Efficiently invertible.
8308             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
8309              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
8310               isa<ConstantSDNode>(Cond.getOperand(1))))) {
8311           NeedsCondInvert = true;
8312           std::swap(TrueC, FalseC);
8313         }
8314
8315         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
8316         if (FalseC->getAPIntValue() == 0 &&
8317             TrueC->getAPIntValue().isPowerOf2()) {
8318           if (NeedsCondInvert) // Invert the condition if needed.
8319             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8320                                DAG.getConstant(1, Cond.getValueType()));
8321
8322           // Zero extend the condition if needed.
8323           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
8324
8325           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8326           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
8327                              DAG.getConstant(ShAmt, MVT::i8));
8328         }
8329
8330         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
8331         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8332           if (NeedsCondInvert) // Invert the condition if needed.
8333             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8334                                DAG.getConstant(1, Cond.getValueType()));
8335
8336           // Zero extend the condition if needed.
8337           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8338                              FalseC->getValueType(0), Cond);
8339           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8340                              SDValue(FalseC, 0));
8341         }
8342
8343         // Optimize cases that will turn into an LEA instruction.  This requires
8344         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8345         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8346           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8347           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8348
8349           bool isFastMultiplier = false;
8350           if (Diff < 10) {
8351             switch ((unsigned char)Diff) {
8352               default: break;
8353               case 1:  // result = add base, cond
8354               case 2:  // result = lea base(    , cond*2)
8355               case 3:  // result = lea base(cond, cond*2)
8356               case 4:  // result = lea base(    , cond*4)
8357               case 5:  // result = lea base(cond, cond*4)
8358               case 8:  // result = lea base(    , cond*8)
8359               case 9:  // result = lea base(cond, cond*8)
8360                 isFastMultiplier = true;
8361                 break;
8362             }
8363           }
8364
8365           if (isFastMultiplier) {
8366             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8367             if (NeedsCondInvert) // Invert the condition if needed.
8368               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
8369                                  DAG.getConstant(1, Cond.getValueType()));
8370
8371             // Zero extend the condition if needed.
8372             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8373                                Cond);
8374             // Scale the condition by the difference.
8375             if (Diff != 1)
8376               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8377                                  DAG.getConstant(Diff, Cond.getValueType()));
8378
8379             // Add the base if non-zero.
8380             if (FalseC->getAPIntValue() != 0)
8381               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8382                                  SDValue(FalseC, 0));
8383             return Cond;
8384           }
8385         }
8386       }
8387   }
8388
8389   return SDValue();
8390 }
8391
8392 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
8393 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
8394                                   TargetLowering::DAGCombinerInfo &DCI) {
8395   DebugLoc DL = N->getDebugLoc();
8396
8397   // If the flag operand isn't dead, don't touch this CMOV.
8398   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
8399     return SDValue();
8400
8401   // If this is a select between two integer constants, try to do some
8402   // optimizations.  Note that the operands are ordered the opposite of SELECT
8403   // operands.
8404   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
8405     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
8406       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
8407       // larger than FalseC (the false value).
8408       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
8409
8410       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
8411         CC = X86::GetOppositeBranchCondition(CC);
8412         std::swap(TrueC, FalseC);
8413       }
8414
8415       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
8416       // This is efficient for any integer data type (including i8/i16) and
8417       // shift amount.
8418       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
8419         SDValue Cond = N->getOperand(3);
8420         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8421                            DAG.getConstant(CC, MVT::i8), Cond);
8422
8423         // Zero extend the condition if needed.
8424         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
8425
8426         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
8427         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
8428                            DAG.getConstant(ShAmt, MVT::i8));
8429         if (N->getNumValues() == 2)  // Dead flag value?
8430           return DCI.CombineTo(N, Cond, SDValue());
8431         return Cond;
8432       }
8433
8434       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
8435       // for any integer data type, including i8/i16.
8436       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
8437         SDValue Cond = N->getOperand(3);
8438         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8439                            DAG.getConstant(CC, MVT::i8), Cond);
8440
8441         // Zero extend the condition if needed.
8442         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
8443                            FalseC->getValueType(0), Cond);
8444         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8445                            SDValue(FalseC, 0));
8446
8447         if (N->getNumValues() == 2)  // Dead flag value?
8448           return DCI.CombineTo(N, Cond, SDValue());
8449         return Cond;
8450       }
8451
8452       // Optimize cases that will turn into an LEA instruction.  This requires
8453       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
8454       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
8455         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
8456         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
8457
8458         bool isFastMultiplier = false;
8459         if (Diff < 10) {
8460           switch ((unsigned char)Diff) {
8461           default: break;
8462           case 1:  // result = add base, cond
8463           case 2:  // result = lea base(    , cond*2)
8464           case 3:  // result = lea base(cond, cond*2)
8465           case 4:  // result = lea base(    , cond*4)
8466           case 5:  // result = lea base(cond, cond*4)
8467           case 8:  // result = lea base(    , cond*8)
8468           case 9:  // result = lea base(cond, cond*8)
8469             isFastMultiplier = true;
8470             break;
8471           }
8472         }
8473
8474         if (isFastMultiplier) {
8475           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
8476           SDValue Cond = N->getOperand(3);
8477           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
8478                              DAG.getConstant(CC, MVT::i8), Cond);
8479           // Zero extend the condition if needed.
8480           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
8481                              Cond);
8482           // Scale the condition by the difference.
8483           if (Diff != 1)
8484             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
8485                                DAG.getConstant(Diff, Cond.getValueType()));
8486
8487           // Add the base if non-zero.
8488           if (FalseC->getAPIntValue() != 0)
8489             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
8490                                SDValue(FalseC, 0));
8491           if (N->getNumValues() == 2)  // Dead flag value?
8492             return DCI.CombineTo(N, Cond, SDValue());
8493           return Cond;
8494         }
8495       }
8496     }
8497   }
8498   return SDValue();
8499 }
8500
8501
8502 /// PerformMulCombine - Optimize a single multiply with constant into two
8503 /// in order to implement it with two cheaper instructions, e.g.
8504 /// LEA + SHL, LEA + LEA.
8505 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
8506                                  TargetLowering::DAGCombinerInfo &DCI) {
8507   if (DAG.getMachineFunction().
8508       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
8509     return SDValue();
8510
8511   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8512     return SDValue();
8513
8514   EVT VT = N->getValueType(0);
8515   if (VT != MVT::i64)
8516     return SDValue();
8517
8518   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8519   if (!C)
8520     return SDValue();
8521   uint64_t MulAmt = C->getZExtValue();
8522   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
8523     return SDValue();
8524
8525   uint64_t MulAmt1 = 0;
8526   uint64_t MulAmt2 = 0;
8527   if ((MulAmt % 9) == 0) {
8528     MulAmt1 = 9;
8529     MulAmt2 = MulAmt / 9;
8530   } else if ((MulAmt % 5) == 0) {
8531     MulAmt1 = 5;
8532     MulAmt2 = MulAmt / 5;
8533   } else if ((MulAmt % 3) == 0) {
8534     MulAmt1 = 3;
8535     MulAmt2 = MulAmt / 3;
8536   }
8537   if (MulAmt2 &&
8538       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
8539     DebugLoc DL = N->getDebugLoc();
8540
8541     if (isPowerOf2_64(MulAmt2) &&
8542         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
8543       // If second multiplifer is pow2, issue it first. We want the multiply by
8544       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
8545       // is an add.
8546       std::swap(MulAmt1, MulAmt2);
8547
8548     SDValue NewMul;
8549     if (isPowerOf2_64(MulAmt1))
8550       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
8551                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
8552     else
8553       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
8554                            DAG.getConstant(MulAmt1, VT));
8555
8556     if (isPowerOf2_64(MulAmt2))
8557       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
8558                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
8559     else
8560       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
8561                            DAG.getConstant(MulAmt2, VT));
8562
8563     // Do not add new nodes to DAG combiner worklist.
8564     DCI.CombineTo(N, NewMul, false);
8565   }
8566   return SDValue();
8567 }
8568
8569
8570 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
8571 ///                       when possible.
8572 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
8573                                    const X86Subtarget *Subtarget) {
8574   // On X86 with SSE2 support, we can transform this to a vector shift if
8575   // all elements are shifted by the same amount.  We can't do this in legalize
8576   // because the a constant vector is typically transformed to a constant pool
8577   // so we have no knowledge of the shift amount.
8578   if (!Subtarget->hasSSE2())
8579     return SDValue();
8580
8581   EVT VT = N->getValueType(0);
8582   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8583     return SDValue();
8584
8585   SDValue ShAmtOp = N->getOperand(1);
8586   EVT EltVT = VT.getVectorElementType();
8587   DebugLoc DL = N->getDebugLoc();
8588   SDValue BaseShAmt = SDValue();
8589   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8590     unsigned NumElts = VT.getVectorNumElements();
8591     unsigned i = 0;
8592     for (; i != NumElts; ++i) {
8593       SDValue Arg = ShAmtOp.getOperand(i);
8594       if (Arg.getOpcode() == ISD::UNDEF) continue;
8595       BaseShAmt = Arg;
8596       break;
8597     }
8598     for (; i != NumElts; ++i) {
8599       SDValue Arg = ShAmtOp.getOperand(i);
8600       if (Arg.getOpcode() == ISD::UNDEF) continue;
8601       if (Arg != BaseShAmt) {
8602         return SDValue();
8603       }
8604     }
8605   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8606              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
8607     SDValue InVec = ShAmtOp.getOperand(0);
8608     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
8609       unsigned NumElts = InVec.getValueType().getVectorNumElements();
8610       unsigned i = 0;
8611       for (; i != NumElts; ++i) {
8612         SDValue Arg = InVec.getOperand(i);
8613         if (Arg.getOpcode() == ISD::UNDEF) continue;
8614         BaseShAmt = Arg;
8615         break;
8616       }
8617     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
8618        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
8619          unsigned SplatIdx = cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
8620          if (C->getZExtValue() == SplatIdx)
8621            BaseShAmt = InVec.getOperand(1);
8622        }
8623     }
8624     if (BaseShAmt.getNode() == 0)
8625       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
8626                               DAG.getIntPtrConstant(0));
8627   } else
8628     return SDValue();
8629
8630   // The shift amount is an i32.
8631   if (EltVT.bitsGT(MVT::i32))
8632     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
8633   else if (EltVT.bitsLT(MVT::i32))
8634     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
8635
8636   // The shift amount is identical so we can do a vector shift.
8637   SDValue  ValOp = N->getOperand(0);
8638   switch (N->getOpcode()) {
8639   default:
8640     llvm_unreachable("Unknown shift opcode!");
8641     break;
8642   case ISD::SHL:
8643     if (VT == MVT::v2i64)
8644       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8645                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8646                          ValOp, BaseShAmt);
8647     if (VT == MVT::v4i32)
8648       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8649                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8650                          ValOp, BaseShAmt);
8651     if (VT == MVT::v8i16)
8652       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8653                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8654                          ValOp, BaseShAmt);
8655     break;
8656   case ISD::SRA:
8657     if (VT == MVT::v4i32)
8658       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8659                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8660                          ValOp, BaseShAmt);
8661     if (VT == MVT::v8i16)
8662       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8663                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8664                          ValOp, BaseShAmt);
8665     break;
8666   case ISD::SRL:
8667     if (VT == MVT::v2i64)
8668       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8669                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8670                          ValOp, BaseShAmt);
8671     if (VT == MVT::v4i32)
8672       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8673                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8674                          ValOp, BaseShAmt);
8675     if (VT ==  MVT::v8i16)
8676       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
8677                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8678                          ValOp, BaseShAmt);
8679     break;
8680   }
8681   return SDValue();
8682 }
8683
8684 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8685 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8686                                    const X86Subtarget *Subtarget) {
8687   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8688   // the FP state in cases where an emms may be missing.
8689   // A preferable solution to the general problem is to figure out the right
8690   // places to insert EMMS.  This qualifies as a quick hack.
8691
8692   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
8693   StoreSDNode *St = cast<StoreSDNode>(N);
8694   EVT VT = St->getValue().getValueType();
8695   if (VT.getSizeInBits() != 64)
8696     return SDValue();
8697
8698   const Function *F = DAG.getMachineFunction().getFunction();
8699   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
8700   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
8701     && Subtarget->hasSSE2();
8702   if ((VT.isVector() ||
8703        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
8704       isa<LoadSDNode>(St->getValue()) &&
8705       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8706       St->getChain().hasOneUse() && !St->isVolatile()) {
8707     SDNode* LdVal = St->getValue().getNode();
8708     LoadSDNode *Ld = 0;
8709     int TokenFactorIndex = -1;
8710     SmallVector<SDValue, 8> Ops;
8711     SDNode* ChainVal = St->getChain().getNode();
8712     // Must be a store of a load.  We currently handle two cases:  the load
8713     // is a direct child, and it's under an intervening TokenFactor.  It is
8714     // possible to dig deeper under nested TokenFactors.
8715     if (ChainVal == LdVal)
8716       Ld = cast<LoadSDNode>(St->getChain());
8717     else if (St->getValue().hasOneUse() &&
8718              ChainVal->getOpcode() == ISD::TokenFactor) {
8719       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8720         if (ChainVal->getOperand(i).getNode() == LdVal) {
8721           TokenFactorIndex = i;
8722           Ld = cast<LoadSDNode>(St->getValue());
8723         } else
8724           Ops.push_back(ChainVal->getOperand(i));
8725       }
8726     }
8727
8728     if (!Ld || !ISD::isNormalLoad(Ld))
8729       return SDValue();
8730
8731     // If this is not the MMX case, i.e. we are just turning i64 load/store
8732     // into f64 load/store, avoid the transformation if there are multiple
8733     // uses of the loaded value.
8734     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
8735       return SDValue();
8736
8737     DebugLoc LdDL = Ld->getDebugLoc();
8738     DebugLoc StDL = N->getDebugLoc();
8739     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8740     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
8741     // pair instead.
8742     if (Subtarget->is64Bit() || F64IsLegal) {
8743       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
8744       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
8745                                   Ld->getBasePtr(), Ld->getSrcValue(),
8746                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
8747                                   Ld->getAlignment());
8748       SDValue NewChain = NewLd.getValue(1);
8749       if (TokenFactorIndex != -1) {
8750         Ops.push_back(NewChain);
8751         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8752                                Ops.size());
8753       }
8754       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
8755                           St->getSrcValue(), St->getSrcValueOffset(),
8756                           St->isVolatile(), St->getAlignment());
8757     }
8758
8759     // Otherwise, lower to two pairs of 32-bit loads / stores.
8760     SDValue LoAddr = Ld->getBasePtr();
8761     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
8762                                  DAG.getConstant(4, MVT::i32));
8763
8764     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
8765                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
8766                                Ld->isVolatile(), Ld->getAlignment());
8767     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
8768                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8769                                Ld->isVolatile(),
8770                                MinAlign(Ld->getAlignment(), 4));
8771
8772     SDValue NewChain = LoLd.getValue(1);
8773     if (TokenFactorIndex != -1) {
8774       Ops.push_back(LoLd);
8775       Ops.push_back(HiLd);
8776       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
8777                              Ops.size());
8778     }
8779
8780     LoAddr = St->getBasePtr();
8781     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
8782                          DAG.getConstant(4, MVT::i32));
8783
8784     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
8785                                 St->getSrcValue(), St->getSrcValueOffset(),
8786                                 St->isVolatile(), St->getAlignment());
8787     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
8788                                 St->getSrcValue(),
8789                                 St->getSrcValueOffset() + 4,
8790                                 St->isVolatile(),
8791                                 MinAlign(St->getAlignment(), 4));
8792     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
8793   }
8794   return SDValue();
8795 }
8796
8797 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8798 /// X86ISD::FXOR nodes.
8799 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8800   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8801   // F[X]OR(0.0, x) -> x
8802   // F[X]OR(x, 0.0) -> x
8803   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8804     if (C->getValueAPF().isPosZero())
8805       return N->getOperand(1);
8806   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8807     if (C->getValueAPF().isPosZero())
8808       return N->getOperand(0);
8809   return SDValue();
8810 }
8811
8812 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8813 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8814   // FAND(0.0, x) -> 0.0
8815   // FAND(x, 0.0) -> 0.0
8816   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8817     if (C->getValueAPF().isPosZero())
8818       return N->getOperand(0);
8819   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8820     if (C->getValueAPF().isPosZero())
8821       return N->getOperand(1);
8822   return SDValue();
8823 }
8824
8825 static SDValue PerformBTCombine(SDNode *N,
8826                                 SelectionDAG &DAG,
8827                                 TargetLowering::DAGCombinerInfo &DCI) {
8828   // BT ignores high bits in the bit index operand.
8829   SDValue Op1 = N->getOperand(1);
8830   if (Op1.hasOneUse()) {
8831     unsigned BitWidth = Op1.getValueSizeInBits();
8832     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8833     APInt KnownZero, KnownOne;
8834     TargetLowering::TargetLoweringOpt TLO(DAG);
8835     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8836     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8837         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8838       DCI.CommitTargetLoweringOpt(TLO);
8839   }
8840   return SDValue();
8841 }
8842
8843 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
8844   SDValue Op = N->getOperand(0);
8845   if (Op.getOpcode() == ISD::BIT_CONVERT)
8846     Op = Op.getOperand(0);
8847   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
8848   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
8849       VT.getVectorElementType().getSizeInBits() ==
8850       OpVT.getVectorElementType().getSizeInBits()) {
8851     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
8852   }
8853   return SDValue();
8854 }
8855
8856 // On X86 and X86-64, atomic operations are lowered to locked instructions.
8857 // Locked instructions, in turn, have implicit fence semantics (all memory
8858 // operations are flushed before issuing the locked instruction, and the
8859 // are not buffered), so we can fold away the common pattern of
8860 // fence-atomic-fence.
8861 static SDValue PerformMEMBARRIERCombine(SDNode* N, SelectionDAG &DAG) {
8862   SDValue atomic = N->getOperand(0);
8863   switch (atomic.getOpcode()) {
8864     case ISD::ATOMIC_CMP_SWAP:
8865     case ISD::ATOMIC_SWAP:
8866     case ISD::ATOMIC_LOAD_ADD:
8867     case ISD::ATOMIC_LOAD_SUB:
8868     case ISD::ATOMIC_LOAD_AND:
8869     case ISD::ATOMIC_LOAD_OR:
8870     case ISD::ATOMIC_LOAD_XOR:
8871     case ISD::ATOMIC_LOAD_NAND:
8872     case ISD::ATOMIC_LOAD_MIN:
8873     case ISD::ATOMIC_LOAD_MAX:
8874     case ISD::ATOMIC_LOAD_UMIN:
8875     case ISD::ATOMIC_LOAD_UMAX:
8876       break;
8877     default:
8878       return SDValue();
8879   }
8880
8881   SDValue fence = atomic.getOperand(0);
8882   if (fence.getOpcode() != ISD::MEMBARRIER)
8883     return SDValue();
8884
8885   switch (atomic.getOpcode()) {
8886     case ISD::ATOMIC_CMP_SWAP:
8887       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8888                                     atomic.getOperand(1), atomic.getOperand(2),
8889                                     atomic.getOperand(3));
8890     case ISD::ATOMIC_SWAP:
8891     case ISD::ATOMIC_LOAD_ADD:
8892     case ISD::ATOMIC_LOAD_SUB:
8893     case ISD::ATOMIC_LOAD_AND:
8894     case ISD::ATOMIC_LOAD_OR:
8895     case ISD::ATOMIC_LOAD_XOR:
8896     case ISD::ATOMIC_LOAD_NAND:
8897     case ISD::ATOMIC_LOAD_MIN:
8898     case ISD::ATOMIC_LOAD_MAX:
8899     case ISD::ATOMIC_LOAD_UMIN:
8900     case ISD::ATOMIC_LOAD_UMAX:
8901       return DAG.UpdateNodeOperands(atomic, fence.getOperand(0),
8902                                     atomic.getOperand(1), atomic.getOperand(2));
8903     default:
8904       return SDValue();
8905   }
8906 }
8907
8908 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8909                                              DAGCombinerInfo &DCI) const {
8910   SelectionDAG &DAG = DCI.DAG;
8911   switch (N->getOpcode()) {
8912   default: break;
8913   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8914   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8915   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
8916   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
8917   case ISD::SHL:
8918   case ISD::SRA:
8919   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8920   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8921   case X86ISD::FXOR:
8922   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8923   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8924   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8925   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
8926   case ISD::MEMBARRIER:     return PerformMEMBARRIERCombine(N, DAG);
8927   }
8928
8929   return SDValue();
8930 }
8931
8932 //===----------------------------------------------------------------------===//
8933 //                           X86 Inline Assembly Support
8934 //===----------------------------------------------------------------------===//
8935
8936 static bool LowerToBSwap(CallInst *CI) {
8937   // FIXME: this should verify that we are targetting a 486 or better.  If not,
8938   // we will turn this bswap into something that will be lowered to logical ops
8939   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
8940   // so don't worry about this.
8941
8942   // Verify this is a simple bswap.
8943   if (CI->getNumOperands() != 2 ||
8944       CI->getType() != CI->getOperand(1)->getType() ||
8945       !CI->getType()->isInteger())
8946     return false;
8947
8948   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
8949   if (!Ty || Ty->getBitWidth() % 16 != 0)
8950     return false;
8951
8952   // Okay, we can do this xform, do so now.
8953   const Type *Tys[] = { Ty };
8954   Module *M = CI->getParent()->getParent()->getParent();
8955   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
8956
8957   Value *Op = CI->getOperand(1);
8958   Op = CallInst::Create(Int, Op, CI->getName(), CI);
8959
8960   CI->replaceAllUsesWith(Op);
8961   CI->eraseFromParent();
8962   return true;
8963 }
8964
8965 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
8966   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
8967   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
8968
8969   std::string AsmStr = IA->getAsmString();
8970
8971   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
8972   std::vector<std::string> AsmPieces;
8973   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
8974
8975   switch (AsmPieces.size()) {
8976   default: return false;
8977   case 1:
8978     AsmStr = AsmPieces[0];
8979     AsmPieces.clear();
8980     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
8981
8982     // bswap $0
8983     if (AsmPieces.size() == 2 &&
8984         (AsmPieces[0] == "bswap" ||
8985          AsmPieces[0] == "bswapq" ||
8986          AsmPieces[0] == "bswapl") &&
8987         (AsmPieces[1] == "$0" ||
8988          AsmPieces[1] == "${0:q}")) {
8989       // No need to check constraints, nothing other than the equivalent of
8990       // "=r,0" would be valid here.
8991       return LowerToBSwap(CI);
8992     }
8993     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
8994     if (CI->getType() == Type::getInt16Ty(CI->getContext()) &&
8995         AsmPieces.size() == 3 &&
8996         AsmPieces[0] == "rorw" &&
8997         AsmPieces[1] == "$$8," &&
8998         AsmPieces[2] == "${0:w}" &&
8999         IA->getConstraintString() == "=r,0,~{dirflag},~{fpsr},~{flags},~{cc}") {
9000       return LowerToBSwap(CI);
9001     }
9002     break;
9003   case 3:
9004     if (CI->getType() == Type::getInt64Ty(CI->getContext()) &&
9005         Constraints.size() >= 2 &&
9006         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
9007         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
9008       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
9009       std::vector<std::string> Words;
9010       SplitString(AsmPieces[0], Words, " \t");
9011       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
9012         Words.clear();
9013         SplitString(AsmPieces[1], Words, " \t");
9014         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
9015           Words.clear();
9016           SplitString(AsmPieces[2], Words, " \t,");
9017           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
9018               Words[2] == "%edx") {
9019             return LowerToBSwap(CI);
9020           }
9021         }
9022       }
9023     }
9024     break;
9025   }
9026   return false;
9027 }
9028
9029
9030
9031 /// getConstraintType - Given a constraint letter, return the type of
9032 /// constraint it is for this target.
9033 X86TargetLowering::ConstraintType
9034 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
9035   if (Constraint.size() == 1) {
9036     switch (Constraint[0]) {
9037     case 'A':
9038       return C_Register;
9039     case 'f':
9040     case 'r':
9041     case 'R':
9042     case 'l':
9043     case 'q':
9044     case 'Q':
9045     case 'x':
9046     case 'y':
9047     case 'Y':
9048       return C_RegisterClass;
9049     case 'e':
9050     case 'Z':
9051       return C_Other;
9052     default:
9053       break;
9054     }
9055   }
9056   return TargetLowering::getConstraintType(Constraint);
9057 }
9058
9059 /// LowerXConstraint - try to replace an X constraint, which matches anything,
9060 /// with another that has more specific requirements based on the type of the
9061 /// corresponding operand.
9062 const char *X86TargetLowering::
9063 LowerXConstraint(EVT ConstraintVT) const {
9064   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
9065   // 'f' like normal targets.
9066   if (ConstraintVT.isFloatingPoint()) {
9067     if (Subtarget->hasSSE2())
9068       return "Y";
9069     if (Subtarget->hasSSE1())
9070       return "x";
9071   }
9072
9073   return TargetLowering::LowerXConstraint(ConstraintVT);
9074 }
9075
9076 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
9077 /// vector.  If it is invalid, don't add anything to Ops.
9078 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
9079                                                      char Constraint,
9080                                                      bool hasMemory,
9081                                                      std::vector<SDValue>&Ops,
9082                                                      SelectionDAG &DAG) const {
9083   SDValue Result(0, 0);
9084
9085   switch (Constraint) {
9086   default: break;
9087   case 'I':
9088     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9089       if (C->getZExtValue() <= 31) {
9090         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9091         break;
9092       }
9093     }
9094     return;
9095   case 'J':
9096     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9097       if (C->getZExtValue() <= 63) {
9098         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9099         break;
9100       }
9101     }
9102     return;
9103   case 'K':
9104     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9105       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
9106         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9107         break;
9108       }
9109     }
9110     return;
9111   case 'N':
9112     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9113       if (C->getZExtValue() <= 255) {
9114         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9115         break;
9116       }
9117     }
9118     return;
9119   case 'e': {
9120     // 32-bit signed value
9121     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9122       const ConstantInt *CI = C->getConstantIntValue();
9123       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9124                                   C->getSExtValue())) {
9125         // Widen to 64 bits here to get it sign extended.
9126         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
9127         break;
9128       }
9129     // FIXME gcc accepts some relocatable values here too, but only in certain
9130     // memory models; it's complicated.
9131     }
9132     return;
9133   }
9134   case 'Z': {
9135     // 32-bit unsigned value
9136     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
9137       const ConstantInt *CI = C->getConstantIntValue();
9138       if (CI->isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
9139                                   C->getZExtValue())) {
9140         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
9141         break;
9142       }
9143     }
9144     // FIXME gcc accepts some relocatable values here too, but only in certain
9145     // memory models; it's complicated.
9146     return;
9147   }
9148   case 'i': {
9149     // Literal immediates are always ok.
9150     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
9151       // Widen to 64 bits here to get it sign extended.
9152       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
9153       break;
9154     }
9155
9156     // If we are in non-pic codegen mode, we allow the address of a global (with
9157     // an optional displacement) to be used with 'i'.
9158     GlobalAddressSDNode *GA = 0;
9159     int64_t Offset = 0;
9160
9161     // Match either (GA), (GA+C), (GA+C1+C2), etc.
9162     while (1) {
9163       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
9164         Offset += GA->getOffset();
9165         break;
9166       } else if (Op.getOpcode() == ISD::ADD) {
9167         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9168           Offset += C->getZExtValue();
9169           Op = Op.getOperand(0);
9170           continue;
9171         }
9172       } else if (Op.getOpcode() == ISD::SUB) {
9173         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
9174           Offset += -C->getZExtValue();
9175           Op = Op.getOperand(0);
9176           continue;
9177         }
9178       }
9179
9180       // Otherwise, this isn't something we can handle, reject it.
9181       return;
9182     }
9183
9184     GlobalValue *GV = GA->getGlobal();
9185     // If we require an extra load to get this address, as in PIC mode, we
9186     // can't accept it.
9187     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
9188                                                         getTargetMachine())))
9189       return;
9190
9191     if (hasMemory)
9192       Op = LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
9193     else
9194       Op = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
9195     Result = Op;
9196     break;
9197   }
9198   }
9199
9200   if (Result.getNode()) {
9201     Ops.push_back(Result);
9202     return;
9203   }
9204   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
9205                                                       Ops, DAG);
9206 }
9207
9208 std::vector<unsigned> X86TargetLowering::
9209 getRegClassForInlineAsmConstraint(const std::string &Constraint,
9210                                   EVT VT) const {
9211   if (Constraint.size() == 1) {
9212     // FIXME: not handling fp-stack yet!
9213     switch (Constraint[0]) {      // GCC X86 Constraint Letters
9214     default: break;  // Unknown constraint letter
9215     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
9216       if (Subtarget->is64Bit()) {
9217         if (VT == MVT::i32)
9218           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
9219                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
9220                                        X86::R10D,X86::R11D,X86::R12D,
9221                                        X86::R13D,X86::R14D,X86::R15D,
9222                                        X86::EBP, X86::ESP, 0);
9223         else if (VT == MVT::i16)
9224           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
9225                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
9226                                        X86::R10W,X86::R11W,X86::R12W,
9227                                        X86::R13W,X86::R14W,X86::R15W,
9228                                        X86::BP,  X86::SP, 0);
9229         else if (VT == MVT::i8)
9230           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
9231                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
9232                                        X86::R10B,X86::R11B,X86::R12B,
9233                                        X86::R13B,X86::R14B,X86::R15B,
9234                                        X86::BPL, X86::SPL, 0);
9235
9236         else if (VT == MVT::i64)
9237           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
9238                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
9239                                        X86::R10, X86::R11, X86::R12,
9240                                        X86::R13, X86::R14, X86::R15,
9241                                        X86::RBP, X86::RSP, 0);
9242
9243         break;
9244       }
9245       // 32-bit fallthrough
9246     case 'Q':   // Q_REGS
9247       if (VT == MVT::i32)
9248         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
9249       else if (VT == MVT::i16)
9250         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
9251       else if (VT == MVT::i8)
9252         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
9253       else if (VT == MVT::i64)
9254         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
9255       break;
9256     }
9257   }
9258
9259   return std::vector<unsigned>();
9260 }
9261
9262 std::pair<unsigned, const TargetRegisterClass*>
9263 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
9264                                                 EVT VT) const {
9265   // First, see if this is a constraint that directly corresponds to an LLVM
9266   // register class.
9267   if (Constraint.size() == 1) {
9268     // GCC Constraint Letters
9269     switch (Constraint[0]) {
9270     default: break;
9271     case 'r':   // GENERAL_REGS
9272     case 'R':   // LEGACY_REGS
9273     case 'l':   // INDEX_REGS
9274       if (VT == MVT::i8)
9275         return std::make_pair(0U, X86::GR8RegisterClass);
9276       if (VT == MVT::i16)
9277         return std::make_pair(0U, X86::GR16RegisterClass);
9278       if (VT == MVT::i32 || !Subtarget->is64Bit())
9279         return std::make_pair(0U, X86::GR32RegisterClass);
9280       return std::make_pair(0U, X86::GR64RegisterClass);
9281     case 'f':  // FP Stack registers.
9282       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
9283       // value to the correct fpstack register class.
9284       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
9285         return std::make_pair(0U, X86::RFP32RegisterClass);
9286       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
9287         return std::make_pair(0U, X86::RFP64RegisterClass);
9288       return std::make_pair(0U, X86::RFP80RegisterClass);
9289     case 'y':   // MMX_REGS if MMX allowed.
9290       if (!Subtarget->hasMMX()) break;
9291       return std::make_pair(0U, X86::VR64RegisterClass);
9292     case 'Y':   // SSE_REGS if SSE2 allowed
9293       if (!Subtarget->hasSSE2()) break;
9294       // FALL THROUGH.
9295     case 'x':   // SSE_REGS if SSE1 allowed
9296       if (!Subtarget->hasSSE1()) break;
9297
9298       switch (VT.getSimpleVT().SimpleTy) {
9299       default: break;
9300       // Scalar SSE types.
9301       case MVT::f32:
9302       case MVT::i32:
9303         return std::make_pair(0U, X86::FR32RegisterClass);
9304       case MVT::f64:
9305       case MVT::i64:
9306         return std::make_pair(0U, X86::FR64RegisterClass);
9307       // Vector types.
9308       case MVT::v16i8:
9309       case MVT::v8i16:
9310       case MVT::v4i32:
9311       case MVT::v2i64:
9312       case MVT::v4f32:
9313       case MVT::v2f64:
9314         return std::make_pair(0U, X86::VR128RegisterClass);
9315       }
9316       break;
9317     }
9318   }
9319
9320   // Use the default implementation in TargetLowering to convert the register
9321   // constraint into a member of a register class.
9322   std::pair<unsigned, const TargetRegisterClass*> Res;
9323   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
9324
9325   // Not found as a standard register?
9326   if (Res.second == 0) {
9327     // Map st(0) -> st(7) -> ST0
9328     if (Constraint.size() == 7 && Constraint[0] == '{' &&
9329         tolower(Constraint[1]) == 's' &&
9330         tolower(Constraint[2]) == 't' &&
9331         Constraint[3] == '(' &&
9332         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
9333         Constraint[5] == ')' &&
9334         Constraint[6] == '}') {
9335
9336       Res.first = X86::ST0+Constraint[4]-'0';
9337       Res.second = X86::RFP80RegisterClass;
9338       return Res;
9339     }
9340
9341     // GCC allows "st(0)" to be called just plain "st".
9342     if (StringsEqualNoCase("{st}", Constraint)) {
9343       Res.first = X86::ST0;
9344       Res.second = X86::RFP80RegisterClass;
9345       return Res;
9346     }
9347
9348     // flags -> EFLAGS
9349     if (StringsEqualNoCase("{flags}", Constraint)) {
9350       Res.first = X86::EFLAGS;
9351       Res.second = X86::CCRRegisterClass;
9352       return Res;
9353     }
9354
9355     // 'A' means EAX + EDX.
9356     if (Constraint == "A") {
9357       Res.first = X86::EAX;
9358       Res.second = X86::GR32_ADRegisterClass;
9359       return Res;
9360     }
9361     return Res;
9362   }
9363
9364   // Otherwise, check to see if this is a register class of the wrong value
9365   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
9366   // turn into {ax},{dx}.
9367   if (Res.second->hasType(VT))
9368     return Res;   // Correct type already, nothing to do.
9369
9370   // All of the single-register GCC register classes map their values onto
9371   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
9372   // really want an 8-bit or 32-bit register, map to the appropriate register
9373   // class and return the appropriate register.
9374   if (Res.second == X86::GR16RegisterClass) {
9375     if (VT == MVT::i8) {
9376       unsigned DestReg = 0;
9377       switch (Res.first) {
9378       default: break;
9379       case X86::AX: DestReg = X86::AL; break;
9380       case X86::DX: DestReg = X86::DL; break;
9381       case X86::CX: DestReg = X86::CL; break;
9382       case X86::BX: DestReg = X86::BL; break;
9383       }
9384       if (DestReg) {
9385         Res.first = DestReg;
9386         Res.second = X86::GR8RegisterClass;
9387       }
9388     } else if (VT == MVT::i32) {
9389       unsigned DestReg = 0;
9390       switch (Res.first) {
9391       default: break;
9392       case X86::AX: DestReg = X86::EAX; break;
9393       case X86::DX: DestReg = X86::EDX; break;
9394       case X86::CX: DestReg = X86::ECX; break;
9395       case X86::BX: DestReg = X86::EBX; break;
9396       case X86::SI: DestReg = X86::ESI; break;
9397       case X86::DI: DestReg = X86::EDI; break;
9398       case X86::BP: DestReg = X86::EBP; break;
9399       case X86::SP: DestReg = X86::ESP; break;
9400       }
9401       if (DestReg) {
9402         Res.first = DestReg;
9403         Res.second = X86::GR32RegisterClass;
9404       }
9405     } else if (VT == MVT::i64) {
9406       unsigned DestReg = 0;
9407       switch (Res.first) {
9408       default: break;
9409       case X86::AX: DestReg = X86::RAX; break;
9410       case X86::DX: DestReg = X86::RDX; break;
9411       case X86::CX: DestReg = X86::RCX; break;
9412       case X86::BX: DestReg = X86::RBX; break;
9413       case X86::SI: DestReg = X86::RSI; break;
9414       case X86::DI: DestReg = X86::RDI; break;
9415       case X86::BP: DestReg = X86::RBP; break;
9416       case X86::SP: DestReg = X86::RSP; break;
9417       }
9418       if (DestReg) {
9419         Res.first = DestReg;
9420         Res.second = X86::GR64RegisterClass;
9421       }
9422     }
9423   } else if (Res.second == X86::FR32RegisterClass ||
9424              Res.second == X86::FR64RegisterClass ||
9425              Res.second == X86::VR128RegisterClass) {
9426     // Handle references to XMM physical registers that got mapped into the
9427     // wrong class.  This can happen with constraints like {xmm0} where the
9428     // target independent register mapper will just pick the first match it can
9429     // find, ignoring the required type.
9430     if (VT == MVT::f32)
9431       Res.second = X86::FR32RegisterClass;
9432     else if (VT == MVT::f64)
9433       Res.second = X86::FR64RegisterClass;
9434     else if (X86::VR128RegisterClass->hasType(VT))
9435       Res.second = X86::VR128RegisterClass;
9436   }
9437
9438   return Res;
9439 }
9440
9441 //===----------------------------------------------------------------------===//
9442 //                           X86 Widen vector type
9443 //===----------------------------------------------------------------------===//
9444
9445 /// getWidenVectorType: given a vector type, returns the type to widen
9446 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
9447 /// If there is no vector type that we want to widen to, returns MVT::Other
9448 /// When and where to widen is target dependent based on the cost of
9449 /// scalarizing vs using the wider vector type.
9450
9451 EVT X86TargetLowering::getWidenVectorType(EVT VT) const {
9452   assert(VT.isVector());
9453   if (isTypeLegal(VT))
9454     return VT;
9455
9456   // TODO: In computeRegisterProperty, we can compute the list of legal vector
9457   //       type based on element type.  This would speed up our search (though
9458   //       it may not be worth it since the size of the list is relatively
9459   //       small).
9460   EVT EltVT = VT.getVectorElementType();
9461   unsigned NElts = VT.getVectorNumElements();
9462
9463   // On X86, it make sense to widen any vector wider than 1
9464   if (NElts <= 1)
9465     return MVT::Other;
9466
9467   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
9468        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
9469     EVT SVT = (MVT::SimpleValueType)nVT;
9470
9471     if (isTypeLegal(SVT) &&
9472         SVT.getVectorElementType() == EltVT &&
9473         SVT.getVectorNumElements() > NElts)
9474       return SVT;
9475   }
9476   return MVT::Other;
9477 }