lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65
  66   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  67
  68   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  69     if (is64Bit) return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  72     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  73     return new X8632_ELFTargetObjectFile(TM);
  74   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  75     return new TargetLoweringObjectFileCOFF();
  76   }
  77   llvm_unreachable("unknown subtarget type");
  78 }
  79
  80 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  81   : TargetLowering(TM, createTLOF(TM)) {
  82   Subtarget = &TM.getSubtarget<X86Subtarget>();
  83   X86ScalarSSEf64 = Subtarget->hasSSE2();
  84   X86ScalarSSEf32 = Subtarget->hasSSE1();
  85   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  86
  87   RegInfo = TM.getRegisterInfo();
  88   TD = getTargetData();
  89
  90   // Set up the TargetLowering object.
  91
  92   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  93   setShiftAmountType(MVT::i8);
  94   setBooleanContents(ZeroOrOneBooleanContent);
  95   setSchedulingPreference(Sched::RegPressure);
  96   setStackPointerRegisterToSaveRestore(X86StackPtr);
  97
  98   if (Subtarget->isTargetDarwin()) {
  99     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 100     setUseUnderscoreSetJmp(false);
 101     setUseUnderscoreLongJmp(false);
 102   } else if (Subtarget->isTargetMingw()) {
 103     // MS runtime is weird: it exports _setjmp, but longjmp!
 104     setUseUnderscoreSetJmp(true);
 105     setUseUnderscoreLongJmp(false);
 106   } else {
 107     setUseUnderscoreSetJmp(true);
 108     setUseUnderscoreLongJmp(true);
 109   }
 110
 111   // Set up the register classes.
 112   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 113   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 114   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 115   if (Subtarget->is64Bit())
 116     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 117
 118   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 119
 120   // We don't accept any truncstore of integer registers.
 121   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 122   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 124   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 127
 128   // SETOEQ and SETUNE require checking two conditions.
 129   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 130   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 132   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 135
 136   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 137   // operation.
 138   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 141
 142   if (Subtarget->is64Bit()) {
 143     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 145   } else if (!UseSoftFloat) {
 146     // We have an algorithm for SSE2->double, and we turn this into a
 147     // 64-bit FILD followed by conditional FADD for other targets.
 148     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 149     // We have an algorithm for SSE2, and we turn this into a 64-bit
 150     // FILD for other targets.
 151     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 152   }
 153
 154   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 155   // this operation.
 156   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 158
 159   if (!UseSoftFloat) {
 160     // SSE has no i16 to fp conversion, only i32
 161     if (X86ScalarSSEf32) {
 162       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 163       // f32 and f64 cases are Legal, f80 case is not
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 165     } else {
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 168     }
 169   } else {
 170     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 172   }
 173
 174   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 175   // are Legal, f80 is custom lowered.
 176   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 177   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 178
 179   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 180   // this operation.
 181   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 183
 184   if (X86ScalarSSEf32) {
 185     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 186     // f32 and f64 cases are Legal, f80 case is not
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 188   } else {
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 191   }
 192
 193   // Handle FP_TO_UINT by promoting the destination to a larger signed
 194   // conversion.
 195   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 198
 199   if (Subtarget->is64Bit()) {
 200     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 202   } else if (!UseSoftFloat) {
 203     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 204       // Expand FP_TO_UINT into a select.
 205       // FIXME: We would like to use a Custom expander here eventually to do
 206       // the optimal thing for SSE vs. the default expansion in the legalizer.
 207       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 208     else
 209       // With SSE3 we can use fisttpll to convert to a signed i64; without
 210       // SSE, we're stuck with a fistpll.
 211       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 212   }
 213
 214   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 215   if (!X86ScalarSSEf64) {
 216     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 218     if (Subtarget->is64Bit()) {
 219       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 220       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 221       if (Subtarget->hasMMX() && !DisableMMX)
 222         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 223       else
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 225     }
 226   }
 227
 228   // Scalar integer divide and remainder are lowered to use operations that
 229   // produce two results, to match the available instructions. This exposes
 230   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 231   // into a single instruction.
 232   //
 233   // Scalar integer multiply-high is also lowered to use two-result
 234   // operations, to match the available instructions. However, plain multiply
 235   // (low) operations are left as Legal, as there are single-result
 236   // instructions for this in x86. Using the two-result multiply instructions
 237   // when both high and low results are needed must be arranged by dagcombine.
 238   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 239   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 240   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 241   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 245   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 246   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 247   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 251   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 252   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 253   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 257   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 258   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 259   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 262
 263   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 264   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 265   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 266   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 267   if (Subtarget->is64Bit())
 268     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 269   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 272   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 273   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 276   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 277
 278   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 279   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 280   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 282   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 283   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 285   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 286   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 289     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 290     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 291   }
 292
 293   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 294   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 295
 296   // These should be promoted to a larger select which is supported.
 297   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 298   // X86 wants to expand cmov itself.
 299   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 300   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 301   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 305   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 313     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 314   }
 315   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 316
 317   // Darwin ABI issue.
 318   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 319   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 320   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 322   if (Subtarget->is64Bit())
 323     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 324   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 325   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 326   if (Subtarget->is64Bit()) {
 327     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 328     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 329     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 330     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 331     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 332   }
 333   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 334   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 335   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 337   if (Subtarget->is64Bit()) {
 338     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 339     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 341   }
 342
 343   if (Subtarget->hasSSE1())
 344     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 345
 346   // We may not have a libcall for MEMBARRIER so we should lower this.
 347   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 348
 349   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 350   // Locked instructions, in turn, have implicit fence semantics (all memory
 351   // operations are flushed before issuing the locked instruction, and they
 352   // are not buffered), so we can fold away the common pattern of
 353   // fence-atomic-fence.
 354   setShouldFoldAtomicFences(true);
 355
 356   // Expand certain atomics
 357   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 361
 362   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 366
 367   if (!Subtarget->is64Bit()) {
 368     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 369     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 375   }
 376
 377   // FIXME - use subtarget debug flags
 378   if (!Subtarget->isTargetDarwin() &&
 379       !Subtarget->isTargetELF() &&
 380       !Subtarget->isTargetCygMing()) {
 381     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 382   }
 383
 384   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 385   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 386   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 387   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 388   if (Subtarget->is64Bit()) {
 389     setExceptionPointerRegister(X86::RAX);
 390     setExceptionSelectorRegister(X86::RDX);
 391   } else {
 392     setExceptionPointerRegister(X86::EAX);
 393     setExceptionSelectorRegister(X86::EDX);
 394   }
 395   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 397
 398   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 399
 400   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 401
 402   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 403   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 404   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 405   if (Subtarget->is64Bit()) {
 406     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 407     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 408   } else {
 409     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 410     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 411   }
 412
 413   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 414   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 415   if (Subtarget->is64Bit())
 416     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 417   if (Subtarget->isTargetCygMing())
 418     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 419   else
 420     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 421
 422   if (!UseSoftFloat && X86ScalarSSEf64) {
 423     // f32 and f64 use SSE.
 424     // Set up the FP register classes.
 425     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 426     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 427
 428     // Use ANDPD to simulate FABS.
 429     setOperationAction(ISD::FABS , MVT::f64, Custom);
 430     setOperationAction(ISD::FABS , MVT::f32, Custom);
 431
 432     // Use XORP to simulate FNEG.
 433     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 434     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 435
 436     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 437     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 439
 440     // We don't support sin/cos/fmod
 441     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 442     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 443     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 444     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 445
 446     // Expand FP immediates into loads from the stack, except for the special
 447     // cases we handle.
 448     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 449     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 450   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 451     // Use SSE for f32, x87 for f64.
 452     // Set up the FP register classes.
 453     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 454     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 455
 456     // Use ANDPS to simulate FABS.
 457     setOperationAction(ISD::FABS , MVT::f32, Custom);
 458
 459     // Use XORP to simulate FNEG.
 460     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 461
 462     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 463
 464     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 465     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 467
 468     // We don't support sin/cos/fmod
 469     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 470     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 471
 472     // Special cases we handle for FP constants.
 473     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 474     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 475     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 476     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 477     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 478
 479     if (!UnsafeFPMath) {
 480       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 481       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 482     }
 483   } else if (!UseSoftFloat) {
 484     // f32 and f64 in x87.
 485     // Set up the FP register classes.
 486     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 487     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 488
 489     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 490     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 491     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 493
 494     if (!UnsafeFPMath) {
 495       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 496       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 497     }
 498     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 499     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 500     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 501     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 502     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 503     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 504     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 505     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 506   }
 507
 508   // Long double always uses X87.
 509   if (!UseSoftFloat) {
 510     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 511     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 512     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 513     {
 514       bool ignored;
 515       APFloat TmpFlt(+0.0);
 516       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 517                      &ignored);
 518       addLegalFPImmediate(TmpFlt);  // FLD0
 519       TmpFlt.changeSign();
 520       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 521       APFloat TmpFlt2(+1.0);
 522       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 523                       &ignored);
 524       addLegalFPImmediate(TmpFlt2);  // FLD1
 525       TmpFlt2.changeSign();
 526       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 527     }
 528
 529     if (!UnsafeFPMath) {
 530       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 531       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 532     }
 533   }
 534
 535   // Always use a library call for pow.
 536   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 537   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 539
 540   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 541   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 543   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 545
 546   // First set operation action for all vector types to either promote
 547   // (for widening) or expand (for scalarization). Then we will selectively
 548   // turn on ones that can be effectively codegen'd.
 549   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 550        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 551     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 566     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 600     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 601     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 605          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 606       setTruncStoreAction((MVT::SimpleValueType)VT,
 607                           (MVT::SimpleValueType)InnerVT, Expand);
 608     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 609     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611   }
 612
 613   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 614   // with -msoft-float, disable use of MMX as well.
 615   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 616     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 617     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 619
 620     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 621
 622     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 623     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 624     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 625     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 626
 627     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 628     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 629     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 630     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 631
 632     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 633     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 634
 635     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 636     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 637     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 638     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 639     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 640     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 641     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 642
 643     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 644     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 645     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 646     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 647     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 648     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 649     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 650
 651     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 652     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 653     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 654     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 655     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 656     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 657     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 658
 659     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 660     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 661     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 662     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 663     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 664     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 665     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 666
 667     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 671
 672     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 676
 677     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 680
 681     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 682
 683     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 684     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 686     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 687     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 690
 691     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 692       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 696     }
 697   }
 698
 699   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 700     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 701
 702     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 703     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 707     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 708     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 710     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 711     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 712     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 713     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 714   }
 715
 716   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 717     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 718
 719     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 720     // registers cannot be used even for integer operations.
 721     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 722     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 725
 726     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 727     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 730     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 731     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 732     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 735     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 736     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 737     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 741     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 742
 743     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 744     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 747
 748     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 750     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 753
 754     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 759
 760     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 761     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 762       EVT VT = (MVT::SimpleValueType)i;
 763       // Do not attempt to custom lower non-power-of-2 vectors
 764       if (!isPowerOf2_32(VT.getVectorNumElements()))
 765         continue;
 766       // Do not attempt to custom lower non-128-bit vectors
 767       if (!VT.is128BitVector())
 768         continue;
 769       setOperationAction(ISD::BUILD_VECTOR,
 770                          VT.getSimpleVT().SimpleTy, Custom);
 771       setOperationAction(ISD::VECTOR_SHUFFLE,
 772                          VT.getSimpleVT().SimpleTy, Custom);
 773       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775     }
 776
 777     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 779     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 781     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 782     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 783
 784     if (Subtarget->is64Bit()) {
 785       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 786       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 787     }
 788
 789     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 790     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 791       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 792       EVT VT = SVT;
 793
 794       // Do not attempt to promote non-128-bit vectors
 795       if (!VT.is128BitVector())
 796         continue;
 797
 798       setOperationAction(ISD::AND,    SVT, Promote);
 799       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 800       setOperationAction(ISD::OR,     SVT, Promote);
 801       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 802       setOperationAction(ISD::XOR,    SVT, Promote);
 803       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::LOAD,   SVT, Promote);
 805       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 806       setOperationAction(ISD::SELECT, SVT, Promote);
 807       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 808     }
 809
 810     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 811
 812     // Custom lower v2i64 and v2f64 selects.
 813     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 814     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 815     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 816     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 817
 818     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 819     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 820     if (!DisableMMX && Subtarget->hasMMX()) {
 821       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 822       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 823     }
 824   }
 825
 826   if (Subtarget->hasSSE41()) {
 827     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 828     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 829     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 830     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 831     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 832     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 833     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 834     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 835     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 836     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 837
 838     // FIXME: Do we need to handle scalar-to-vector here?
 839     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 840
 841     // Can turn SHL into an integer multiply.
 842     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 843     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 844
 845     // i8 and i16 vectors are custom , because the source register and source
 846     // source memory operand types are not the same width.  f32 vectors are
 847     // custom since the immediate controlling the insert encodes additional
 848     // information.
 849     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 850     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 851     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 852     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 853
 854     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 855     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 856     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 857     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 858
 859     if (Subtarget->is64Bit()) {
 860       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 861       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 862     }
 863   }
 864
 865   if (Subtarget->hasSSE42()) {
 866     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 867   }
 868
 869   if (!UseSoftFloat && Subtarget->hasAVX()) {
 870     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 871     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 872     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 873     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 874     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 875
 876     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 877     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 879     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 880     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 882     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 883     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 884     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 885     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 886     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 887     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 888     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 889     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 890     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 891
 892     // Operations to consider commented out -v16i16 v32i8
 893     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 894     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 895     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 896     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 897     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 899     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 900     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 901     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 902     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 903     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 904     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 905     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 906     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 907
 908     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 909     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 910     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 911     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 912
 913     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 914     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 915     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 916     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 918
 919     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 920     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 921     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 922     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 923     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 924     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 925
 926 #if 0
 927     // Not sure we want to do this since there are no 256-bit integer
 928     // operations in AVX
 929
 930     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 931     // This includes 256-bit vectors
 932     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 933       EVT VT = (MVT::SimpleValueType)i;
 934
 935       // Do not attempt to custom lower non-power-of-2 vectors
 936       if (!isPowerOf2_32(VT.getVectorNumElements()))
 937         continue;
 938
 939       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 940       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 941       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 942     }
 943
 944     if (Subtarget->is64Bit()) {
 945       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 946       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 947     }
 948 #endif
 949
 950 #if 0
 951     // Not sure we want to do this since there are no 256-bit integer
 952     // operations in AVX
 953
 954     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 955     // Including 256-bit vectors
 956     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 957       EVT VT = (MVT::SimpleValueType)i;
 958
 959       if (!VT.is256BitVector()) {
 960         continue;
 961       }
 962       setOperationAction(ISD::AND,    VT, Promote);
 963       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 964       setOperationAction(ISD::OR,     VT, Promote);
 965       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 966       setOperationAction(ISD::XOR,    VT, Promote);
 967       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 968       setOperationAction(ISD::LOAD,   VT, Promote);
 969       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 970       setOperationAction(ISD::SELECT, VT, Promote);
 971       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 972     }
 973
 974     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 975 #endif
 976   }
 977
 978   // We want to custom lower some of our intrinsics.
 979   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 980
 981   // Add/Sub/Mul with overflow operations are custom lowered.
 982   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 983   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 984   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 985   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 986   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 987
 988   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 989   // handle type legalization for these operations here.
 990   //
 991   // FIXME: We really should do custom legalization for addition and
 992   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 993   // than generic legalization for 64-bit multiplication-with-overflow, though.
 994   if (Subtarget->is64Bit()) {
 995     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 996     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 997     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 998     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 999     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1000   }
1001
1002   if (!Subtarget->is64Bit()) {
1003     // These libcalls are not available in 32-bit.
1004     setLibcallName(RTLIB::SHL_I128, 0);
1005     setLibcallName(RTLIB::SRL_I128, 0);
1006     setLibcallName(RTLIB::SRA_I128, 0);
1007   }
1008
1009   // We have target-specific dag combine patterns for the following nodes:
1010   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1011   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1012   setTargetDAGCombine(ISD::BUILD_VECTOR);
1013   setTargetDAGCombine(ISD::SELECT);
1014   setTargetDAGCombine(ISD::SHL);
1015   setTargetDAGCombine(ISD::SRA);
1016   setTargetDAGCombine(ISD::SRL);
1017   setTargetDAGCombine(ISD::OR);
1018   setTargetDAGCombine(ISD::STORE);
1019   setTargetDAGCombine(ISD::ZERO_EXTEND);
1020   if (Subtarget->is64Bit())
1021     setTargetDAGCombine(ISD::MUL);
1022
1023   computeRegisterProperties();
1024
1025   // FIXME: These should be based on subtarget info. Plus, the values should
1026   // be smaller when we are in optimizing for size mode.
1027   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1028   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1029   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1030   setPrefLoopAlignment(16);
1031   benefitFromCodePlacementOpt = true;
1032 }
1033
1034
1035 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1036   return MVT::i8;
1037 }
1038
1039
1040 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1041 /// the desired ByVal argument alignment.
1042 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1043   if (MaxAlign == 16)
1044     return;
1045   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1046     if (VTy->getBitWidth() == 128)
1047       MaxAlign = 16;
1048   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1049     unsigned EltAlign = 0;
1050     getMaxByValAlign(ATy->getElementType(), EltAlign);
1051     if (EltAlign > MaxAlign)
1052       MaxAlign = EltAlign;
1053   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1054     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1055       unsigned EltAlign = 0;
1056       getMaxByValAlign(STy->getElementType(i), EltAlign);
1057       if (EltAlign > MaxAlign)
1058         MaxAlign = EltAlign;
1059       if (MaxAlign == 16)
1060         break;
1061     }
1062   }
1063   return;
1064 }
1065
1066 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1067 /// function arguments in the caller parameter area. For X86, aggregates
1068 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1069 /// are at 4-byte boundaries.
1070 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1071   if (Subtarget->is64Bit()) {
1072     // Max of 8 and alignment of type.
1073     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1074     if (TyAlign > 8)
1075       return TyAlign;
1076     return 8;
1077   }
1078
1079   unsigned Align = 4;
1080   if (Subtarget->hasSSE1())
1081     getMaxByValAlign(Ty, Align);
1082   return Align;
1083 }
1084
1085 /// getOptimalMemOpType - Returns the target specific optimal type for load
1086 /// and store operations as a result of memset, memcpy, and memmove
1087 /// lowering. If DstAlign is zero that means it's safe to destination
1088 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1089 /// means there isn't a need to check it against alignment requirement,
1090 /// probably because the source does not need to be loaded. If
1091 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1092 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1093 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1094 /// constant so it does not need to be loaded.
1095 /// It returns EVT::Other if the type should be determined using generic
1096 /// target-independent logic.
1097 EVT
1098 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1099                                        unsigned DstAlign, unsigned SrcAlign,
1100                                        bool NonScalarIntSafe,
1101                                        bool MemcpyStrSrc,
1102                                        MachineFunction &MF) const {
1103   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1104   // linux.  This is because the stack realignment code can't handle certain
1105   // cases like PR2962.  This should be removed when PR2962 is fixed.
1106   const Function *F = MF.getFunction();
1107   if (NonScalarIntSafe &&
1108       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1109     if (Size >= 16 &&
1110         (Subtarget->isUnalignedMemAccessFast() ||
1111          ((DstAlign == 0 || DstAlign >= 16) &&
1112           (SrcAlign == 0 || SrcAlign >= 16))) &&
1113         Subtarget->getStackAlignment() >= 16) {
1114       if (Subtarget->hasSSE2())
1115         return MVT::v4i32;
1116       if (Subtarget->hasSSE1())
1117         return MVT::v4f32;
1118     } else if (!MemcpyStrSrc && Size >= 8 &&
1119                !Subtarget->is64Bit() &&
1120                Subtarget->getStackAlignment() >= 8 &&
1121                Subtarget->hasSSE2()) {
1122       // Do not use f64 to lower memcpy if source is string constant. It's
1123       // better to use i32 to avoid the loads.
1124       return MVT::f64;
1125     }
1126   }
1127   if (Subtarget->is64Bit() && Size >= 8)
1128     return MVT::i64;
1129   return MVT::i32;
1130 }
1131
1132 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1133 /// current function.  The returned value is a member of the
1134 /// MachineJumpTableInfo::JTEntryKind enum.
1135 unsigned X86TargetLowering::getJumpTableEncoding() const {
1136   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1137   // symbol.
1138   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1139       Subtarget->isPICStyleGOT())
1140     return MachineJumpTableInfo::EK_Custom32;
1141
1142   // Otherwise, use the normal jump table encoding heuristics.
1143   return TargetLowering::getJumpTableEncoding();
1144 }
1145
1146 /// getPICBaseSymbol - Return the X86-32 PIC base.
1147 MCSymbol *
1148 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1149                                     MCContext &Ctx) const {
1150   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1151   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1152                                Twine(MF->getFunctionNumber())+"$pb");
1153 }
1154
1155
1156 const MCExpr *
1157 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1158                                              const MachineBasicBlock *MBB,
1159                                              unsigned uid,MCContext &Ctx) const{
1160   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1161          Subtarget->isPICStyleGOT());
1162   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1163   // entries.
1164   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1165                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1166 }
1167
1168 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1169 /// jumptable.
1170 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1171                                                     SelectionDAG &DAG) const {
1172   if (!Subtarget->is64Bit())
1173     // This doesn't have DebugLoc associated with it, but is not really the
1174     // same as a Register.
1175     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1176   return Table;
1177 }
1178
1179 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1180 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1181 /// MCExpr.
1182 const MCExpr *X86TargetLowering::
1183 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1184                              MCContext &Ctx) const {
1185   // X86-64 uses RIP relative addressing based on the jump table label.
1186   if (Subtarget->isPICStyleRIPRel())
1187     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1188
1189   // Otherwise, the reference is relative to the PIC base.
1190   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1191 }
1192
1193 /// getFunctionAlignment - Return the Log2 alignment of this function.
1194 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1195   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1196 }
1197
1198 std::pair<const TargetRegisterClass*, uint8_t>
1199 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1200   const TargetRegisterClass *RRC = 0;
1201   uint8_t Cost = 1;
1202   switch (VT.getSimpleVT().SimpleTy) {
1203   default:
1204     return TargetLowering::findRepresentativeClass(VT);
1205   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1206     RRC = (Subtarget->is64Bit()
1207            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1208     break;
1209   case MVT::v8i8: case MVT::v4i16:
1210   case MVT::v2i32: case MVT::v1i64:
1211     RRC = X86::VR64RegisterClass;
1212     break;
1213   case MVT::f32: case MVT::f64:
1214   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1215   case MVT::v4f32: case MVT::v2f64:
1216   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1217   case MVT::v4f64:
1218     RRC = X86::VR128RegisterClass;
1219     break;
1220   }
1221   return std::make_pair(RRC, Cost);
1222 }
1223
1224 unsigned
1225 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1226                                        MachineFunction &MF) const {
1227   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1228   switch (RC->getID()) {
1229   default:
1230     return 0;
1231   case X86::GR32RegClassID:
1232     return 4 - FPDiff;
1233   case X86::GR64RegClassID:
1234     return 8 - FPDiff;
1235   case X86::VR128RegClassID:
1236     return Subtarget->is64Bit() ? 10 : 4;
1237   case X86::VR64RegClassID:
1238     return 4;
1239   }
1240 }
1241
1242 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1243                                                unsigned &Offset) const {
1244   if (!Subtarget->isTargetLinux())
1245     return false;
1246
1247   if (Subtarget->is64Bit()) {
1248     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1249     Offset = 0x28;
1250     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1251       AddressSpace = 256;
1252     else
1253       AddressSpace = 257;
1254   } else {
1255     // %gs:0x14 on i386
1256     Offset = 0x14;
1257     AddressSpace = 256;
1258   }
1259   return true;
1260 }
1261
1262
1263 //===----------------------------------------------------------------------===//
1264 //               Return Value Calling Convention Implementation
1265 //===----------------------------------------------------------------------===//
1266
1267 #include "X86GenCallingConv.inc"
1268
1269 bool
1270 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1271                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1272                         LLVMContext &Context) const {
1273   SmallVector<CCValAssign, 16> RVLocs;
1274   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1275                  RVLocs, Context);
1276   return CCInfo.CheckReturn(Outs, RetCC_X86);
1277 }
1278
1279 SDValue
1280 X86TargetLowering::LowerReturn(SDValue Chain,
1281                                CallingConv::ID CallConv, bool isVarArg,
1282                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1283                                const SmallVectorImpl<SDValue> &OutVals,
1284                                DebugLoc dl, SelectionDAG &DAG) const {
1285   MachineFunction &MF = DAG.getMachineFunction();
1286   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1287
1288   SmallVector<CCValAssign, 16> RVLocs;
1289   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1290                  RVLocs, *DAG.getContext());
1291   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1292
1293   // Add the regs to the liveout set for the function.
1294   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1295   for (unsigned i = 0; i != RVLocs.size(); ++i)
1296     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1297       MRI.addLiveOut(RVLocs[i].getLocReg());
1298
1299   SDValue Flag;
1300
1301   SmallVector<SDValue, 6> RetOps;
1302   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1303   // Operand #1 = Bytes To Pop
1304   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1305                    MVT::i16));
1306
1307   // Copy the result values into the output registers.
1308   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1309     CCValAssign &VA = RVLocs[i];
1310     assert(VA.isRegLoc() && "Can only return in registers!");
1311     SDValue ValToCopy = OutVals[i];
1312     EVT ValVT = ValToCopy.getValueType();
1313
1314     // If this is x86-64, and we disabled SSE, we can't return FP values
1315     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1316         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1317       report_fatal_error("SSE register return with SSE disabled");
1318     }
1319     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1320     // llvm-gcc has never done it right and no one has noticed, so this
1321     // should be OK for now.
1322     if (ValVT == MVT::f64 &&
1323         (Subtarget->is64Bit() && !Subtarget->hasSSE2())) {
1324       report_fatal_error("SSE2 register return with SSE2 disabled");
1325     }
1326
1327     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1328     // the RET instruction and handled by the FP Stackifier.
1329     if (VA.getLocReg() == X86::ST0 ||
1330         VA.getLocReg() == X86::ST1) {
1331       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1332       // change the value to the FP stack register class.
1333       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1334         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1335       RetOps.push_back(ValToCopy);
1336       // Don't emit a copytoreg.
1337       continue;
1338     }
1339
1340     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1341     // which is returned in RAX / RDX.
1342     if (Subtarget->is64Bit()) {
1343       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1344         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1345         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1346           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1347                                   ValToCopy);
1348
1349           // If we don't have SSE2 available, convert to v4f32 so the generated
1350           // register is legal.
1351           if (!Subtarget->hasSSE2())
1352             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1353         }
1354       }
1355     }
1356
1357     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1358     Flag = Chain.getValue(1);
1359   }
1360
1361   // The x86-64 ABI for returning structs by value requires that we copy
1362   // the sret argument into %rax for the return. We saved the argument into
1363   // a virtual register in the entry block, so now we copy the value out
1364   // and into %rax.
1365   if (Subtarget->is64Bit() &&
1366       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1367     MachineFunction &MF = DAG.getMachineFunction();
1368     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1369     unsigned Reg = FuncInfo->getSRetReturnReg();
1370     assert(Reg &&
1371            "SRetReturnReg should have been set in LowerFormalArguments().");
1372     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1373
1374     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1375     Flag = Chain.getValue(1);
1376
1377     // RAX now acts like a return value.
1378     MRI.addLiveOut(X86::RAX);
1379   }
1380
1381   RetOps[0] = Chain;  // Update chain.
1382
1383   // Add the flag if we have it.
1384   if (Flag.getNode())
1385     RetOps.push_back(Flag);
1386
1387   return DAG.getNode(X86ISD::RET_FLAG, dl,
1388                      MVT::Other, &RetOps[0], RetOps.size());
1389 }
1390
1391 /// LowerCallResult - Lower the result values of a call into the
1392 /// appropriate copies out of appropriate physical registers.
1393 ///
1394 SDValue
1395 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1396                                    CallingConv::ID CallConv, bool isVarArg,
1397                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1398                                    DebugLoc dl, SelectionDAG &DAG,
1399                                    SmallVectorImpl<SDValue> &InVals) const {
1400
1401   // Assign locations to each value returned by this call.
1402   SmallVector<CCValAssign, 16> RVLocs;
1403   bool Is64Bit = Subtarget->is64Bit();
1404   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1405                  RVLocs, *DAG.getContext());
1406   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1407
1408   // Copy all of the result registers out of their specified physreg.
1409   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1410     CCValAssign &VA = RVLocs[i];
1411     EVT CopyVT = VA.getValVT();
1412
1413     // If this is x86-64, and we disabled SSE, we can't return FP values
1414     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1415         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1416       report_fatal_error("SSE register return with SSE disabled");
1417     }
1418
1419     SDValue Val;
1420
1421     // If this is a call to a function that returns an fp value on the floating
1422     // point stack, we must guarantee the the value is popped from the stack, so
1423     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1424     // if the return value is not used. We use the FpGET_ST0 instructions
1425     // instead.
1426     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1427       // If we prefer to use the value in xmm registers, copy it out as f80 and
1428       // use a truncate to move it from fp stack reg to xmm reg.
1429       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1430       bool isST0 = VA.getLocReg() == X86::ST0;
1431       unsigned Opc = 0;
1432       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1433       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1434       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1435       SDValue Ops[] = { Chain, InFlag };
1436       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1437                                          Ops, 2), 1);
1438       Val = Chain.getValue(0);
1439
1440       // Round the f80 to the right size, which also moves it to the appropriate
1441       // xmm register.
1442       if (CopyVT != VA.getValVT())
1443         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1444                           // This truncation won't change the value.
1445                           DAG.getIntPtrConstant(1));
1446     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1447       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1448       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1449         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1450                                    MVT::v2i64, InFlag).getValue(1);
1451         Val = Chain.getValue(0);
1452         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1453                           Val, DAG.getConstant(0, MVT::i64));
1454       } else {
1455         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1456                                    MVT::i64, InFlag).getValue(1);
1457         Val = Chain.getValue(0);
1458       }
1459       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1460     } else {
1461       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1462                                  CopyVT, InFlag).getValue(1);
1463       Val = Chain.getValue(0);
1464     }
1465     InFlag = Chain.getValue(2);
1466     InVals.push_back(Val);
1467   }
1468
1469   return Chain;
1470 }
1471
1472
1473 //===----------------------------------------------------------------------===//
1474 //                C & StdCall & Fast Calling Convention implementation
1475 //===----------------------------------------------------------------------===//
1476 //  StdCall calling convention seems to be standard for many Windows' API
1477 //  routines and around. It differs from C calling convention just a little:
1478 //  callee should clean up the stack, not caller. Symbols should be also
1479 //  decorated in some fancy way :) It doesn't support any vector arguments.
1480 //  For info on fast calling convention see Fast Calling Convention (tail call)
1481 //  implementation LowerX86_32FastCCCallTo.
1482
1483 /// CallIsStructReturn - Determines whether a call uses struct return
1484 /// semantics.
1485 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1486   if (Outs.empty())
1487     return false;
1488
1489   return Outs[0].Flags.isSRet();
1490 }
1491
1492 /// ArgsAreStructReturn - Determines whether a function uses struct
1493 /// return semantics.
1494 static bool
1495 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1496   if (Ins.empty())
1497     return false;
1498
1499   return Ins[0].Flags.isSRet();
1500 }
1501
1502 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1503 /// given CallingConvention value.
1504 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1505   if (Subtarget->is64Bit()) {
1506     if (CC == CallingConv::GHC)
1507       return CC_X86_64_GHC;
1508     else if (Subtarget->isTargetWin64())
1509       return CC_X86_Win64_C;
1510     else
1511       return CC_X86_64_C;
1512   }
1513
1514   if (CC == CallingConv::X86_FastCall)
1515     return CC_X86_32_FastCall;
1516   else if (CC == CallingConv::X86_ThisCall)
1517     return CC_X86_32_ThisCall;
1518   else if (CC == CallingConv::Fast)
1519     return CC_X86_32_FastCC;
1520   else if (CC == CallingConv::GHC)
1521     return CC_X86_32_GHC;
1522   else
1523     return CC_X86_32_C;
1524 }
1525
1526 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1527 /// by "Src" to address "Dst" with size and alignment information specified by
1528 /// the specific parameter attribute. The copy will be passed as a byval
1529 /// function parameter.
1530 static SDValue
1531 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1532                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1533                           DebugLoc dl) {
1534   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1535   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1536                        /*isVolatile*/false, /*AlwaysInline=*/true,
1537                        NULL, 0, NULL, 0);
1538 }
1539
1540 /// IsTailCallConvention - Return true if the calling convention is one that
1541 /// supports tail call optimization.
1542 static bool IsTailCallConvention(CallingConv::ID CC) {
1543   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1544 }
1545
1546 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1547 /// a tailcall target by changing its ABI.
1548 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1549   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1550 }
1551
1552 SDValue
1553 X86TargetLowering::LowerMemArgument(SDValue Chain,
1554                                     CallingConv::ID CallConv,
1555                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1556                                     DebugLoc dl, SelectionDAG &DAG,
1557                                     const CCValAssign &VA,
1558                                     MachineFrameInfo *MFI,
1559                                     unsigned i) const {
1560   // Create the nodes corresponding to a load from this parameter slot.
1561   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1562   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1563   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1564   EVT ValVT;
1565
1566   // If value is passed by pointer we have address passed instead of the value
1567   // itself.
1568   if (VA.getLocInfo() == CCValAssign::Indirect)
1569     ValVT = VA.getLocVT();
1570   else
1571     ValVT = VA.getValVT();
1572
1573   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1574   // changed with more analysis.
1575   // In case of tail call optimization mark all arguments mutable. Since they
1576   // could be overwritten by lowering of arguments in case of a tail call.
1577   if (Flags.isByVal()) {
1578     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1579                                     VA.getLocMemOffset(), isImmutable);
1580     return DAG.getFrameIndex(FI, getPointerTy());
1581   } else {
1582     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1583                                     VA.getLocMemOffset(), isImmutable);
1584     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1585     return DAG.getLoad(ValVT, dl, Chain, FIN,
1586                        PseudoSourceValue::getFixedStack(FI), 0,
1587                        false, false, 0);
1588   }
1589 }
1590
1591 SDValue
1592 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1593                                         CallingConv::ID CallConv,
1594                                         bool isVarArg,
1595                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1596                                         DebugLoc dl,
1597                                         SelectionDAG &DAG,
1598                                         SmallVectorImpl<SDValue> &InVals)
1599                                           const {
1600   MachineFunction &MF = DAG.getMachineFunction();
1601   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1602
1603   const Function* Fn = MF.getFunction();
1604   if (Fn->hasExternalLinkage() &&
1605       Subtarget->isTargetCygMing() &&
1606       Fn->getName() == "main")
1607     FuncInfo->setForceFramePointer(true);
1608
1609   MachineFrameInfo *MFI = MF.getFrameInfo();
1610   bool Is64Bit = Subtarget->is64Bit();
1611   bool IsWin64 = Subtarget->isTargetWin64();
1612
1613   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1614          "Var args not supported with calling convention fastcc or ghc");
1615
1616   // Assign locations to all of the incoming arguments.
1617   SmallVector<CCValAssign, 16> ArgLocs;
1618   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1619                  ArgLocs, *DAG.getContext());
1620   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1621
1622   unsigned LastVal = ~0U;
1623   SDValue ArgValue;
1624   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1625     CCValAssign &VA = ArgLocs[i];
1626     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1627     // places.
1628     assert(VA.getValNo() != LastVal &&
1629            "Don't support value assigned to multiple locs yet");
1630     LastVal = VA.getValNo();
1631
1632     if (VA.isRegLoc()) {
1633       EVT RegVT = VA.getLocVT();
1634       TargetRegisterClass *RC = NULL;
1635       if (RegVT == MVT::i32)
1636         RC = X86::GR32RegisterClass;
1637       else if (Is64Bit && RegVT == MVT::i64)
1638         RC = X86::GR64RegisterClass;
1639       else if (RegVT == MVT::f32)
1640         RC = X86::FR32RegisterClass;
1641       else if (RegVT == MVT::f64)
1642         RC = X86::FR64RegisterClass;
1643       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1644         RC = X86::VR256RegisterClass;
1645       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1646         RC = X86::VR128RegisterClass;
1647       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1648         RC = X86::VR64RegisterClass;
1649       else
1650         llvm_unreachable("Unknown argument type!");
1651
1652       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1653       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1654
1655       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1656       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1657       // right size.
1658       if (VA.getLocInfo() == CCValAssign::SExt)
1659         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1660                                DAG.getValueType(VA.getValVT()));
1661       else if (VA.getLocInfo() == CCValAssign::ZExt)
1662         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1663                                DAG.getValueType(VA.getValVT()));
1664       else if (VA.getLocInfo() == CCValAssign::BCvt)
1665         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1666
1667       if (VA.isExtInLoc()) {
1668         // Handle MMX values passed in XMM regs.
1669         if (RegVT.isVector()) {
1670           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1671                                  ArgValue, DAG.getConstant(0, MVT::i64));
1672           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1673         } else
1674           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1675       }
1676     } else {
1677       assert(VA.isMemLoc());
1678       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1679     }
1680
1681     // If value is passed via pointer - do a load.
1682     if (VA.getLocInfo() == CCValAssign::Indirect)
1683       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1684                              false, false, 0);
1685
1686     InVals.push_back(ArgValue);
1687   }
1688
1689   // The x86-64 ABI for returning structs by value requires that we copy
1690   // the sret argument into %rax for the return. Save the argument into
1691   // a virtual register so that we can access it from the return points.
1692   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1693     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1694     unsigned Reg = FuncInfo->getSRetReturnReg();
1695     if (!Reg) {
1696       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1697       FuncInfo->setSRetReturnReg(Reg);
1698     }
1699     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1700     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1701   }
1702
1703   unsigned StackSize = CCInfo.getNextStackOffset();
1704   // Align stack specially for tail calls.
1705   if (FuncIsMadeTailCallSafe(CallConv))
1706     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1707
1708   // If the function takes variable number of arguments, make a frame index for
1709   // the start of the first vararg value... for expansion of llvm.va_start.
1710   if (isVarArg) {
1711     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1712                     CallConv != CallingConv::X86_ThisCall)) {
1713       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1714     }
1715     if (Is64Bit) {
1716       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1717
1718       // FIXME: We should really autogenerate these arrays
1719       static const unsigned GPR64ArgRegsWin64[] = {
1720         X86::RCX, X86::RDX, X86::R8,  X86::R9
1721       };
1722       static const unsigned XMMArgRegsWin64[] = {
1723         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1724       };
1725       static const unsigned GPR64ArgRegs64Bit[] = {
1726         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1727       };
1728       static const unsigned XMMArgRegs64Bit[] = {
1729         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1730         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1731       };
1732       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1733
1734       if (IsWin64) {
1735         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1736         GPR64ArgRegs = GPR64ArgRegsWin64;
1737         XMMArgRegs = XMMArgRegsWin64;
1738       } else {
1739         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1740         GPR64ArgRegs = GPR64ArgRegs64Bit;
1741         XMMArgRegs = XMMArgRegs64Bit;
1742       }
1743       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1744                                                        TotalNumIntRegs);
1745       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1746                                                        TotalNumXMMRegs);
1747
1748       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1749       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1750              "SSE register cannot be used when SSE is disabled!");
1751       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1752              "SSE register cannot be used when SSE is disabled!");
1753       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1754         // Kernel mode asks for SSE to be disabled, so don't push them
1755         // on the stack.
1756         TotalNumXMMRegs = 0;
1757
1758       // For X86-64, if there are vararg parameters that are passed via
1759       // registers, then we must store them to their spots on the stack so they
1760       // may be loaded by deferencing the result of va_next.
1761       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1762       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1763       FuncInfo->setRegSaveFrameIndex(
1764         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1765                                false));
1766
1767       // Store the integer parameter registers.
1768       SmallVector<SDValue, 8> MemOps;
1769       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1770                                         getPointerTy());
1771       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1772       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1773         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1774                                   DAG.getIntPtrConstant(Offset));
1775         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1776                                      X86::GR64RegisterClass);
1777         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1778         SDValue Store =
1779           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1780                        PseudoSourceValue::getFixedStack(
1781                          FuncInfo->getRegSaveFrameIndex()),
1782                        Offset, false, false, 0);
1783         MemOps.push_back(Store);
1784         Offset += 8;
1785       }
1786
1787       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1788         // Now store the XMM (fp + vector) parameter registers.
1789         SmallVector<SDValue, 11> SaveXMMOps;
1790         SaveXMMOps.push_back(Chain);
1791
1792         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1793         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1794         SaveXMMOps.push_back(ALVal);
1795
1796         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1797                                FuncInfo->getRegSaveFrameIndex()));
1798         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1799                                FuncInfo->getVarArgsFPOffset()));
1800
1801         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1802           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1803                                        X86::VR128RegisterClass);
1804           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1805           SaveXMMOps.push_back(Val);
1806         }
1807         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1808                                      MVT::Other,
1809                                      &SaveXMMOps[0], SaveXMMOps.size()));
1810       }
1811
1812       if (!MemOps.empty())
1813         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1814                             &MemOps[0], MemOps.size());
1815     }
1816   }
1817
1818   // Some CCs need callee pop.
1819   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1820     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1821   } else {
1822     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1823     // If this is an sret function, the return should pop the hidden pointer.
1824     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1825       FuncInfo->setBytesToPopOnReturn(4);
1826   }
1827
1828   if (!Is64Bit) {
1829     // RegSaveFrameIndex is X86-64 only.
1830     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1831     if (CallConv == CallingConv::X86_FastCall ||
1832         CallConv == CallingConv::X86_ThisCall)
1833       // fastcc functions can't have varargs.
1834       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1835   }
1836
1837   return Chain;
1838 }
1839
1840 SDValue
1841 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1842                                     SDValue StackPtr, SDValue Arg,
1843                                     DebugLoc dl, SelectionDAG &DAG,
1844                                     const CCValAssign &VA,
1845                                     ISD::ArgFlagsTy Flags) const {
1846   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1847   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1848   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1849   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1850   if (Flags.isByVal()) {
1851     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1852   }
1853   return DAG.getStore(Chain, dl, Arg, PtrOff,
1854                       PseudoSourceValue::getStack(), LocMemOffset,
1855                       false, false, 0);
1856 }
1857
1858 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1859 /// optimization is performed and it is required.
1860 SDValue
1861 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1862                                            SDValue &OutRetAddr, SDValue Chain,
1863                                            bool IsTailCall, bool Is64Bit,
1864                                            int FPDiff, DebugLoc dl) const {
1865   // Adjust the Return address stack slot.
1866   EVT VT = getPointerTy();
1867   OutRetAddr = getReturnAddressFrameIndex(DAG);
1868
1869   // Load the "old" Return address.
1870   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1871   return SDValue(OutRetAddr.getNode(), 1);
1872 }
1873
1874 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1875 /// optimization is performed and it is required (FPDiff!=0).
1876 static SDValue
1877 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1878                          SDValue Chain, SDValue RetAddrFrIdx,
1879                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1880   // Store the return address to the appropriate stack slot.
1881   if (!FPDiff) return Chain;
1882   // Calculate the new stack slot for the return address.
1883   int SlotSize = Is64Bit ? 8 : 4;
1884   int NewReturnAddrFI =
1885     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1886   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1887   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1888   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1889                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1890                        false, false, 0);
1891   return Chain;
1892 }
1893
1894 SDValue
1895 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1896                              CallingConv::ID CallConv, bool isVarArg,
1897                              bool &isTailCall,
1898                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1899                              const SmallVectorImpl<SDValue> &OutVals,
1900                              const SmallVectorImpl<ISD::InputArg> &Ins,
1901                              DebugLoc dl, SelectionDAG &DAG,
1902                              SmallVectorImpl<SDValue> &InVals) const {
1903   MachineFunction &MF = DAG.getMachineFunction();
1904   bool Is64Bit        = Subtarget->is64Bit();
1905   bool IsStructRet    = CallIsStructReturn(Outs);
1906   bool IsSibcall      = false;
1907
1908   if (isTailCall) {
1909     // Check if it's really possible to do a tail call.
1910     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1911                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1912                                                    Outs, OutVals, Ins, DAG);
1913
1914     // Sibcalls are automatically detected tailcalls which do not require
1915     // ABI changes.
1916     if (!GuaranteedTailCallOpt && isTailCall)
1917       IsSibcall = true;
1918
1919     if (isTailCall)
1920       ++NumTailCalls;
1921   }
1922
1923   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1924          "Var args not supported with calling convention fastcc or ghc");
1925
1926   // Analyze operands of the call, assigning locations to each operand.
1927   SmallVector<CCValAssign, 16> ArgLocs;
1928   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1929                  ArgLocs, *DAG.getContext());
1930   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1931
1932   // Get a count of how many bytes are to be pushed on the stack.
1933   unsigned NumBytes = CCInfo.getNextStackOffset();
1934   if (IsSibcall)
1935     // This is a sibcall. The memory operands are available in caller's
1936     // own caller's stack.
1937     NumBytes = 0;
1938   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1939     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1940
1941   int FPDiff = 0;
1942   if (isTailCall && !IsSibcall) {
1943     // Lower arguments at fp - stackoffset + fpdiff.
1944     unsigned NumBytesCallerPushed =
1945       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1946     FPDiff = NumBytesCallerPushed - NumBytes;
1947
1948     // Set the delta of movement of the returnaddr stackslot.
1949     // But only set if delta is greater than previous delta.
1950     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1951       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1952   }
1953
1954   if (!IsSibcall)
1955     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1956
1957   SDValue RetAddrFrIdx;
1958   // Load return adress for tail calls.
1959   if (isTailCall && FPDiff)
1960     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1961                                     Is64Bit, FPDiff, dl);
1962
1963   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1964   SmallVector<SDValue, 8> MemOpChains;
1965   SDValue StackPtr;
1966
1967   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1968   // of tail call optimization arguments are handle later.
1969   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1970     CCValAssign &VA = ArgLocs[i];
1971     EVT RegVT = VA.getLocVT();
1972     SDValue Arg = OutVals[i];
1973     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1974     bool isByVal = Flags.isByVal();
1975
1976     // Promote the value if needed.
1977     switch (VA.getLocInfo()) {
1978     default: llvm_unreachable("Unknown loc info!");
1979     case CCValAssign::Full: break;
1980     case CCValAssign::SExt:
1981       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1982       break;
1983     case CCValAssign::ZExt:
1984       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1985       break;
1986     case CCValAssign::AExt:
1987       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1988         // Special case: passing MMX values in XMM registers.
1989         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1990         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1991         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1992       } else
1993         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1994       break;
1995     case CCValAssign::BCvt:
1996       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1997       break;
1998     case CCValAssign::Indirect: {
1999       // Store the argument.
2000       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2001       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2002       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2003                            PseudoSourceValue::getFixedStack(FI), 0,
2004                            false, false, 0);
2005       Arg = SpillSlot;
2006       break;
2007     }
2008     }
2009
2010     if (VA.isRegLoc()) {
2011       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2012     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2013       assert(VA.isMemLoc());
2014       if (StackPtr.getNode() == 0)
2015         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2016       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2017                                              dl, DAG, VA, Flags));
2018     }
2019   }
2020
2021   if (!MemOpChains.empty())
2022     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2023                         &MemOpChains[0], MemOpChains.size());
2024
2025   // Build a sequence of copy-to-reg nodes chained together with token chain
2026   // and flag operands which copy the outgoing args into registers.
2027   SDValue InFlag;
2028   // Tail call byval lowering might overwrite argument registers so in case of
2029   // tail call optimization the copies to registers are lowered later.
2030   if (!isTailCall)
2031     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2032       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2033                                RegsToPass[i].second, InFlag);
2034       InFlag = Chain.getValue(1);
2035     }
2036
2037   if (Subtarget->isPICStyleGOT()) {
2038     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2039     // GOT pointer.
2040     if (!isTailCall) {
2041       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2042                                DAG.getNode(X86ISD::GlobalBaseReg,
2043                                            DebugLoc(), getPointerTy()),
2044                                InFlag);
2045       InFlag = Chain.getValue(1);
2046     } else {
2047       // If we are tail calling and generating PIC/GOT style code load the
2048       // address of the callee into ECX. The value in ecx is used as target of
2049       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2050       // for tail calls on PIC/GOT architectures. Normally we would just put the
2051       // address of GOT into ebx and then call target@PLT. But for tail calls
2052       // ebx would be restored (since ebx is callee saved) before jumping to the
2053       // target@PLT.
2054
2055       // Note: The actual moving to ECX is done further down.
2056       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2057       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2058           !G->getGlobal()->hasProtectedVisibility())
2059         Callee = LowerGlobalAddress(Callee, DAG);
2060       else if (isa<ExternalSymbolSDNode>(Callee))
2061         Callee = LowerExternalSymbol(Callee, DAG);
2062     }
2063   }
2064
2065   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2066     // From AMD64 ABI document:
2067     // For calls that may call functions that use varargs or stdargs
2068     // (prototype-less calls or calls to functions containing ellipsis (...) in
2069     // the declaration) %al is used as hidden argument to specify the number
2070     // of SSE registers used. The contents of %al do not need to match exactly
2071     // the number of registers, but must be an ubound on the number of SSE
2072     // registers used and is in the range 0 - 8 inclusive.
2073
2074     // Count the number of XMM registers allocated.
2075     static const unsigned XMMArgRegs[] = {
2076       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2077       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2078     };
2079     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2080     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2081            && "SSE registers cannot be used when SSE is disabled");
2082
2083     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2084                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2085     InFlag = Chain.getValue(1);
2086   }
2087
2088
2089   // For tail calls lower the arguments to the 'real' stack slot.
2090   if (isTailCall) {
2091     // Force all the incoming stack arguments to be loaded from the stack
2092     // before any new outgoing arguments are stored to the stack, because the
2093     // outgoing stack slots may alias the incoming argument stack slots, and
2094     // the alias isn't otherwise explicit. This is slightly more conservative
2095     // than necessary, because it means that each store effectively depends
2096     // on every argument instead of just those arguments it would clobber.
2097     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2098
2099     SmallVector<SDValue, 8> MemOpChains2;
2100     SDValue FIN;
2101     int FI = 0;
2102     // Do not flag preceeding copytoreg stuff together with the following stuff.
2103     InFlag = SDValue();
2104     if (GuaranteedTailCallOpt) {
2105       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2106         CCValAssign &VA = ArgLocs[i];
2107         if (VA.isRegLoc())
2108           continue;
2109         assert(VA.isMemLoc());
2110         SDValue Arg = OutVals[i];
2111         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2112         // Create frame index.
2113         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2114         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2115         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2116         FIN = DAG.getFrameIndex(FI, getPointerTy());
2117
2118         if (Flags.isByVal()) {
2119           // Copy relative to framepointer.
2120           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2121           if (StackPtr.getNode() == 0)
2122             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2123                                           getPointerTy());
2124           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2125
2126           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2127                                                            ArgChain,
2128                                                            Flags, DAG, dl));
2129         } else {
2130           // Store relative to framepointer.
2131           MemOpChains2.push_back(
2132             DAG.getStore(ArgChain, dl, Arg, FIN,
2133                          PseudoSourceValue::getFixedStack(FI), 0,
2134                          false, false, 0));
2135         }
2136       }
2137     }
2138
2139     if (!MemOpChains2.empty())
2140       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2141                           &MemOpChains2[0], MemOpChains2.size());
2142
2143     // Copy arguments to their registers.
2144     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2145       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2146                                RegsToPass[i].second, InFlag);
2147       InFlag = Chain.getValue(1);
2148     }
2149     InFlag =SDValue();
2150
2151     // Store the return address to the appropriate stack slot.
2152     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2153                                      FPDiff, dl);
2154   }
2155
2156   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2157     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2158     // In the 64-bit large code model, we have to make all calls
2159     // through a register, since the call instruction's 32-bit
2160     // pc-relative offset may not be large enough to hold the whole
2161     // address.
2162   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2163     // If the callee is a GlobalAddress node (quite common, every direct call
2164     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2165     // it.
2166
2167     // We should use extra load for direct calls to dllimported functions in
2168     // non-JIT mode.
2169     const GlobalValue *GV = G->getGlobal();
2170     if (!GV->hasDLLImportLinkage()) {
2171       unsigned char OpFlags = 0;
2172
2173       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2174       // external symbols most go through the PLT in PIC mode.  If the symbol
2175       // has hidden or protected visibility, or if it is static or local, then
2176       // we don't need to use the PLT - we can directly call it.
2177       if (Subtarget->isTargetELF() &&
2178           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2179           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2180         OpFlags = X86II::MO_PLT;
2181       } else if (Subtarget->isPICStyleStubAny() &&
2182                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2183                Subtarget->getDarwinVers() < 9) {
2184         // PC-relative references to external symbols should go through $stub,
2185         // unless we're building with the leopard linker or later, which
2186         // automatically synthesizes these stubs.
2187         OpFlags = X86II::MO_DARWIN_STUB;
2188       }
2189
2190       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2191                                           G->getOffset(), OpFlags);
2192     }
2193   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2194     unsigned char OpFlags = 0;
2195
2196     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2197     // symbols should go through the PLT.
2198     if (Subtarget->isTargetELF() &&
2199         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2200       OpFlags = X86II::MO_PLT;
2201     } else if (Subtarget->isPICStyleStubAny() &&
2202              Subtarget->getDarwinVers() < 9) {
2203       // PC-relative references to external symbols should go through $stub,
2204       // unless we're building with the leopard linker or later, which
2205       // automatically synthesizes these stubs.
2206       OpFlags = X86II::MO_DARWIN_STUB;
2207     }
2208
2209     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2210                                          OpFlags);
2211   }
2212
2213   // Returns a chain & a flag for retval copy to use.
2214   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2215   SmallVector<SDValue, 8> Ops;
2216
2217   if (!IsSibcall && isTailCall) {
2218     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2219                            DAG.getIntPtrConstant(0, true), InFlag);
2220     InFlag = Chain.getValue(1);
2221   }
2222
2223   Ops.push_back(Chain);
2224   Ops.push_back(Callee);
2225
2226   if (isTailCall)
2227     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2228
2229   // Add argument registers to the end of the list so that they are known live
2230   // into the call.
2231   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2232     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2233                                   RegsToPass[i].second.getValueType()));
2234
2235   // Add an implicit use GOT pointer in EBX.
2236   if (!isTailCall && Subtarget->isPICStyleGOT())
2237     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2238
2239   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2240   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2241     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2242
2243   if (InFlag.getNode())
2244     Ops.push_back(InFlag);
2245
2246   if (isTailCall) {
2247     // We used to do:
2248     //// If this is the first return lowered for this function, add the regs
2249     //// to the liveout set for the function.
2250     // This isn't right, although it's probably harmless on x86; liveouts
2251     // should be computed from returns not tail calls.  Consider a void
2252     // function making a tail call to a function returning int.
2253     return DAG.getNode(X86ISD::TC_RETURN, dl,
2254                        NodeTys, &Ops[0], Ops.size());
2255   }
2256
2257   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2258   InFlag = Chain.getValue(1);
2259
2260   // Create the CALLSEQ_END node.
2261   unsigned NumBytesForCalleeToPush;
2262   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2263     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2264   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2265     // If this is a call to a struct-return function, the callee
2266     // pops the hidden struct pointer, so we have to push it back.
2267     // This is common for Darwin/X86, Linux & Mingw32 targets.
2268     NumBytesForCalleeToPush = 4;
2269   else
2270     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2271
2272   // Returns a flag for retval copy to use.
2273   if (!IsSibcall) {
2274     Chain = DAG.getCALLSEQ_END(Chain,
2275                                DAG.getIntPtrConstant(NumBytes, true),
2276                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2277                                                      true),
2278                                InFlag);
2279     InFlag = Chain.getValue(1);
2280   }
2281
2282   // Handle result values, copying them out of physregs into vregs that we
2283   // return.
2284   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2285                          Ins, dl, DAG, InVals);
2286 }
2287
2288
2289 //===----------------------------------------------------------------------===//
2290 //                Fast Calling Convention (tail call) implementation
2291 //===----------------------------------------------------------------------===//
2292
2293 //  Like std call, callee cleans arguments, convention except that ECX is
2294 //  reserved for storing the tail called function address. Only 2 registers are
2295 //  free for argument passing (inreg). Tail call optimization is performed
2296 //  provided:
2297 //                * tailcallopt is enabled
2298 //                * caller/callee are fastcc
2299 //  On X86_64 architecture with GOT-style position independent code only local
2300 //  (within module) calls are supported at the moment.
2301 //  To keep the stack aligned according to platform abi the function
2302 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2303 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2304 //  If a tail called function callee has more arguments than the caller the
2305 //  caller needs to make sure that there is room to move the RETADDR to. This is
2306 //  achieved by reserving an area the size of the argument delta right after the
2307 //  original REtADDR, but before the saved framepointer or the spilled registers
2308 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2309 //  stack layout:
2310 //    arg1
2311 //    arg2
2312 //    RETADDR
2313 //    [ new RETADDR
2314 //      move area ]
2315 //    (possible EBP)
2316 //    ESI
2317 //    EDI
2318 //    local1 ..
2319
2320 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2321 /// for a 16 byte align requirement.
2322 unsigned
2323 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2324                                                SelectionDAG& DAG) const {
2325   MachineFunction &MF = DAG.getMachineFunction();
2326   const TargetMachine &TM = MF.getTarget();
2327   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2328   unsigned StackAlignment = TFI.getStackAlignment();
2329   uint64_t AlignMask = StackAlignment - 1;
2330   int64_t Offset = StackSize;
2331   uint64_t SlotSize = TD->getPointerSize();
2332   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2333     // Number smaller than 12 so just add the difference.
2334     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2335   } else {
2336     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2337     Offset = ((~AlignMask) & Offset) + StackAlignment +
2338       (StackAlignment-SlotSize);
2339   }
2340   return Offset;
2341 }
2342
2343 /// MatchingStackOffset - Return true if the given stack call argument is
2344 /// already available in the same position (relatively) of the caller's
2345 /// incoming argument stack.
2346 static
2347 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2348                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2349                          const X86InstrInfo *TII) {
2350   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2351   int FI = INT_MAX;
2352   if (Arg.getOpcode() == ISD::CopyFromReg) {
2353     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2354     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2355       return false;
2356     MachineInstr *Def = MRI->getVRegDef(VR);
2357     if (!Def)
2358       return false;
2359     if (!Flags.isByVal()) {
2360       if (!TII->isLoadFromStackSlot(Def, FI))
2361         return false;
2362     } else {
2363       unsigned Opcode = Def->getOpcode();
2364       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2365           Def->getOperand(1).isFI()) {
2366         FI = Def->getOperand(1).getIndex();
2367         Bytes = Flags.getByValSize();
2368       } else
2369         return false;
2370     }
2371   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2372     if (Flags.isByVal())
2373       // ByVal argument is passed in as a pointer but it's now being
2374       // dereferenced. e.g.
2375       // define @foo(%struct.X* %A) {
2376       //   tail call @bar(%struct.X* byval %A)
2377       // }
2378       return false;
2379     SDValue Ptr = Ld->getBasePtr();
2380     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2381     if (!FINode)
2382       return false;
2383     FI = FINode->getIndex();
2384   } else
2385     return false;
2386
2387   assert(FI != INT_MAX);
2388   if (!MFI->isFixedObjectIndex(FI))
2389     return false;
2390   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2391 }
2392
2393 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2394 /// for tail call optimization. Targets which want to do tail call
2395 /// optimization should implement this function.
2396 bool
2397 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2398                                                      CallingConv::ID CalleeCC,
2399                                                      bool isVarArg,
2400                                                      bool isCalleeStructRet,
2401                                                      bool isCallerStructRet,
2402                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2403                                     const SmallVectorImpl<SDValue> &OutVals,
2404                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2405                                                      SelectionDAG& DAG) const {
2406   if (!IsTailCallConvention(CalleeCC) &&
2407       CalleeCC != CallingConv::C)
2408     return false;
2409
2410   // If -tailcallopt is specified, make fastcc functions tail-callable.
2411   const MachineFunction &MF = DAG.getMachineFunction();
2412   const Function *CallerF = DAG.getMachineFunction().getFunction();
2413   CallingConv::ID CallerCC = CallerF->getCallingConv();
2414   bool CCMatch = CallerCC == CalleeCC;
2415
2416   if (GuaranteedTailCallOpt) {
2417     if (IsTailCallConvention(CalleeCC) && CCMatch)
2418       return true;
2419     return false;
2420   }
2421
2422   // Look for obvious safe cases to perform tail call optimization that do not
2423   // require ABI changes. This is what gcc calls sibcall.
2424
2425   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2426   // emit a special epilogue.
2427   if (RegInfo->needsStackRealignment(MF))
2428     return false;
2429
2430   // Do not sibcall optimize vararg calls unless the call site is not passing
2431   // any arguments.
2432   if (isVarArg && !Outs.empty())
2433     return false;
2434
2435   // Also avoid sibcall optimization if either caller or callee uses struct
2436   // return semantics.
2437   if (isCalleeStructRet || isCallerStructRet)
2438     return false;
2439
2440   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2441   // Therefore if it's not used by the call it is not safe to optimize this into
2442   // a sibcall.
2443   bool Unused = false;
2444   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2445     if (!Ins[i].Used) {
2446       Unused = true;
2447       break;
2448     }
2449   }
2450   if (Unused) {
2451     SmallVector<CCValAssign, 16> RVLocs;
2452     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2453                    RVLocs, *DAG.getContext());
2454     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2455     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2456       CCValAssign &VA = RVLocs[i];
2457       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2458         return false;
2459     }
2460   }
2461
2462   // If the calling conventions do not match, then we'd better make sure the
2463   // results are returned in the same way as what the caller expects.
2464   if (!CCMatch) {
2465     SmallVector<CCValAssign, 16> RVLocs1;
2466     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2467                     RVLocs1, *DAG.getContext());
2468     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2469
2470     SmallVector<CCValAssign, 16> RVLocs2;
2471     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2472                     RVLocs2, *DAG.getContext());
2473     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2474
2475     if (RVLocs1.size() != RVLocs2.size())
2476       return false;
2477     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2478       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2479         return false;
2480       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2481         return false;
2482       if (RVLocs1[i].isRegLoc()) {
2483         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2484           return false;
2485       } else {
2486         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2487           return false;
2488       }
2489     }
2490   }
2491
2492   // If the callee takes no arguments then go on to check the results of the
2493   // call.
2494   if (!Outs.empty()) {
2495     // Check if stack adjustment is needed. For now, do not do this if any
2496     // argument is passed on the stack.
2497     SmallVector<CCValAssign, 16> ArgLocs;
2498     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2499                    ArgLocs, *DAG.getContext());
2500     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2501     if (CCInfo.getNextStackOffset()) {
2502       MachineFunction &MF = DAG.getMachineFunction();
2503       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2504         return false;
2505       if (Subtarget->isTargetWin64())
2506         // Win64 ABI has additional complications.
2507         return false;
2508
2509       // Check if the arguments are already laid out in the right way as
2510       // the caller's fixed stack objects.
2511       MachineFrameInfo *MFI = MF.getFrameInfo();
2512       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2513       const X86InstrInfo *TII =
2514         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2515       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2516         CCValAssign &VA = ArgLocs[i];
2517         SDValue Arg = OutVals[i];
2518         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2519         if (VA.getLocInfo() == CCValAssign::Indirect)
2520           return false;
2521         if (!VA.isRegLoc()) {
2522           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2523                                    MFI, MRI, TII))
2524             return false;
2525         }
2526       }
2527     }
2528
2529     // If the tailcall address may be in a register, then make sure it's
2530     // possible to register allocate for it. In 32-bit, the call address can
2531     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2532     // callee-saved registers are restored. These happen to be the same
2533     // registers used to pass 'inreg' arguments so watch out for those.
2534     if (!Subtarget->is64Bit() &&
2535         !isa<GlobalAddressSDNode>(Callee) &&
2536         !isa<ExternalSymbolSDNode>(Callee)) {
2537       unsigned NumInRegs = 0;
2538       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2539         CCValAssign &VA = ArgLocs[i];
2540         if (!VA.isRegLoc())
2541           continue;
2542         unsigned Reg = VA.getLocReg();
2543         switch (Reg) {
2544         default: break;
2545         case X86::EAX: case X86::EDX: case X86::ECX:
2546           if (++NumInRegs == 3)
2547             return false;
2548           break;
2549         }
2550       }
2551     }
2552   }
2553
2554   return true;
2555 }
2556
2557 FastISel *
2558 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2559   return X86::createFastISel(funcInfo);
2560 }
2561
2562
2563 //===----------------------------------------------------------------------===//
2564 //                           Other Lowering Hooks
2565 //===----------------------------------------------------------------------===//
2566
2567 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2568                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2569   switch(Opc) {
2570   default: llvm_unreachable("Unknown x86 shuffle node");
2571   case X86ISD::PSHUFD:
2572   case X86ISD::PSHUFHW:
2573   case X86ISD::PSHUFLW:
2574     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2575   }
2576
2577   return SDValue();
2578 }
2579
2580 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2581                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2582   switch(Opc) {
2583   default: llvm_unreachable("Unknown x86 shuffle node");
2584   case X86ISD::SHUFPD:
2585   case X86ISD::SHUFPS:
2586     return DAG.getNode(Opc, dl, VT, V1, V2,
2587                        DAG.getConstant(TargetMask, MVT::i8));
2588   }
2589   return SDValue();
2590 }
2591
2592 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2593                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2594   switch(Opc) {
2595   default: llvm_unreachable("Unknown x86 shuffle node");
2596   case X86ISD::MOVLHPS:
2597   case X86ISD::PUNPCKLDQ:
2598     return DAG.getNode(Opc, dl, VT, V1, V2);
2599   }
2600   return SDValue();
2601 }
2602
2603 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2604   MachineFunction &MF = DAG.getMachineFunction();
2605   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2606   int ReturnAddrIndex = FuncInfo->getRAIndex();
2607
2608   if (ReturnAddrIndex == 0) {
2609     // Set up a frame object for the return address.
2610     uint64_t SlotSize = TD->getPointerSize();
2611     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2612                                                            false);
2613     FuncInfo->setRAIndex(ReturnAddrIndex);
2614   }
2615
2616   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2617 }
2618
2619
2620 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2621                                        bool hasSymbolicDisplacement) {
2622   // Offset should fit into 32 bit immediate field.
2623   if (!isInt<32>(Offset))
2624     return false;
2625
2626   // If we don't have a symbolic displacement - we don't have any extra
2627   // restrictions.
2628   if (!hasSymbolicDisplacement)
2629     return true;
2630
2631   // FIXME: Some tweaks might be needed for medium code model.
2632   if (M != CodeModel::Small && M != CodeModel::Kernel)
2633     return false;
2634
2635   // For small code model we assume that latest object is 16MB before end of 31
2636   // bits boundary. We may also accept pretty large negative constants knowing
2637   // that all objects are in the positive half of address space.
2638   if (M == CodeModel::Small && Offset < 16*1024*1024)
2639     return true;
2640
2641   // For kernel code model we know that all object resist in the negative half
2642   // of 32bits address space. We may not accept negative offsets, since they may
2643   // be just off and we may accept pretty large positive ones.
2644   if (M == CodeModel::Kernel && Offset > 0)
2645     return true;
2646
2647   return false;
2648 }
2649
2650 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2651 /// specific condition code, returning the condition code and the LHS/RHS of the
2652 /// comparison to make.
2653 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2654                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2655   if (!isFP) {
2656     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2657       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2658         // X > -1   -> X == 0, jump !sign.
2659         RHS = DAG.getConstant(0, RHS.getValueType());
2660         return X86::COND_NS;
2661       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2662         // X < 0   -> X == 0, jump on sign.
2663         return X86::COND_S;
2664       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2665         // X < 1   -> X <= 0
2666         RHS = DAG.getConstant(0, RHS.getValueType());
2667         return X86::COND_LE;
2668       }
2669     }
2670
2671     switch (SetCCOpcode) {
2672     default: llvm_unreachable("Invalid integer condition!");
2673     case ISD::SETEQ:  return X86::COND_E;
2674     case ISD::SETGT:  return X86::COND_G;
2675     case ISD::SETGE:  return X86::COND_GE;
2676     case ISD::SETLT:  return X86::COND_L;
2677     case ISD::SETLE:  return X86::COND_LE;
2678     case ISD::SETNE:  return X86::COND_NE;
2679     case ISD::SETULT: return X86::COND_B;
2680     case ISD::SETUGT: return X86::COND_A;
2681     case ISD::SETULE: return X86::COND_BE;
2682     case ISD::SETUGE: return X86::COND_AE;
2683     }
2684   }
2685
2686   // First determine if it is required or is profitable to flip the operands.
2687
2688   // If LHS is a foldable load, but RHS is not, flip the condition.
2689   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2690       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2691     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2692     std::swap(LHS, RHS);
2693   }
2694
2695   switch (SetCCOpcode) {
2696   default: break;
2697   case ISD::SETOLT:
2698   case ISD::SETOLE:
2699   case ISD::SETUGT:
2700   case ISD::SETUGE:
2701     std::swap(LHS, RHS);
2702     break;
2703   }
2704
2705   // On a floating point condition, the flags are set as follows:
2706   // ZF  PF  CF   op
2707   //  0 | 0 | 0 | X > Y
2708   //  0 | 0 | 1 | X < Y
2709   //  1 | 0 | 0 | X == Y
2710   //  1 | 1 | 1 | unordered
2711   switch (SetCCOpcode) {
2712   default: llvm_unreachable("Condcode should be pre-legalized away");
2713   case ISD::SETUEQ:
2714   case ISD::SETEQ:   return X86::COND_E;
2715   case ISD::SETOLT:              // flipped
2716   case ISD::SETOGT:
2717   case ISD::SETGT:   return X86::COND_A;
2718   case ISD::SETOLE:              // flipped
2719   case ISD::SETOGE:
2720   case ISD::SETGE:   return X86::COND_AE;
2721   case ISD::SETUGT:              // flipped
2722   case ISD::SETULT:
2723   case ISD::SETLT:   return X86::COND_B;
2724   case ISD::SETUGE:              // flipped
2725   case ISD::SETULE:
2726   case ISD::SETLE:   return X86::COND_BE;
2727   case ISD::SETONE:
2728   case ISD::SETNE:   return X86::COND_NE;
2729   case ISD::SETUO:   return X86::COND_P;
2730   case ISD::SETO:    return X86::COND_NP;
2731   case ISD::SETOEQ:
2732   case ISD::SETUNE:  return X86::COND_INVALID;
2733   }
2734 }
2735
2736 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2737 /// code. Current x86 isa includes the following FP cmov instructions:
2738 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2739 static bool hasFPCMov(unsigned X86CC) {
2740   switch (X86CC) {
2741   default:
2742     return false;
2743   case X86::COND_B:
2744   case X86::COND_BE:
2745   case X86::COND_E:
2746   case X86::COND_P:
2747   case X86::COND_A:
2748   case X86::COND_AE:
2749   case X86::COND_NE:
2750   case X86::COND_NP:
2751     return true;
2752   }
2753 }
2754
2755 /// isFPImmLegal - Returns true if the target can instruction select the
2756 /// specified FP immediate natively. If false, the legalizer will
2757 /// materialize the FP immediate as a load from a constant pool.
2758 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2759   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2760     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2761       return true;
2762   }
2763   return false;
2764 }
2765
2766 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2767 /// the specified range (L, H].
2768 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2769   return (Val < 0) || (Val >= Low && Val < Hi);
2770 }
2771
2772 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2773 /// specified value.
2774 static bool isUndefOrEqual(int Val, int CmpVal) {
2775   if (Val < 0 || Val == CmpVal)
2776     return true;
2777   return false;
2778 }
2779
2780 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2781 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2782 /// the second operand.
2783 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2784   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2785     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2786   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2787     return (Mask[0] < 2 && Mask[1] < 2);
2788   return false;
2789 }
2790
2791 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2792   SmallVector<int, 8> M;
2793   N->getMask(M);
2794   return ::isPSHUFDMask(M, N->getValueType(0));
2795 }
2796
2797 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2798 /// is suitable for input to PSHUFHW.
2799 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2800   if (VT != MVT::v8i16)
2801     return false;
2802
2803   // Lower quadword copied in order or undef.
2804   for (int i = 0; i != 4; ++i)
2805     if (Mask[i] >= 0 && Mask[i] != i)
2806       return false;
2807
2808   // Upper quadword shuffled.
2809   for (int i = 4; i != 8; ++i)
2810     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2811       return false;
2812
2813   return true;
2814 }
2815
2816 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2817   SmallVector<int, 8> M;
2818   N->getMask(M);
2819   return ::isPSHUFHWMask(M, N->getValueType(0));
2820 }
2821
2822 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2823 /// is suitable for input to PSHUFLW.
2824 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2825   if (VT != MVT::v8i16)
2826     return false;
2827
2828   // Upper quadword copied in order.
2829   for (int i = 4; i != 8; ++i)
2830     if (Mask[i] >= 0 && Mask[i] != i)
2831       return false;
2832
2833   // Lower quadword shuffled.
2834   for (int i = 0; i != 4; ++i)
2835     if (Mask[i] >= 4)
2836       return false;
2837
2838   return true;
2839 }
2840
2841 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2842   SmallVector<int, 8> M;
2843   N->getMask(M);
2844   return ::isPSHUFLWMask(M, N->getValueType(0));
2845 }
2846
2847 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2848 /// is suitable for input to PALIGNR.
2849 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2850                           bool hasSSSE3) {
2851   int i, e = VT.getVectorNumElements();
2852
2853   // Do not handle v2i64 / v2f64 shuffles with palignr.
2854   if (e < 4 || !hasSSSE3)
2855     return false;
2856
2857   for (i = 0; i != e; ++i)
2858     if (Mask[i] >= 0)
2859       break;
2860
2861   // All undef, not a palignr.
2862   if (i == e)
2863     return false;
2864
2865   // Determine if it's ok to perform a palignr with only the LHS, since we
2866   // don't have access to the actual shuffle elements to see if RHS is undef.
2867   bool Unary = Mask[i] < (int)e;
2868   bool NeedsUnary = false;
2869
2870   int s = Mask[i] - i;
2871
2872   // Check the rest of the elements to see if they are consecutive.
2873   for (++i; i != e; ++i) {
2874     int m = Mask[i];
2875     if (m < 0)
2876       continue;
2877
2878     Unary = Unary && (m < (int)e);
2879     NeedsUnary = NeedsUnary || (m < s);
2880
2881     if (NeedsUnary && !Unary)
2882       return false;
2883     if (Unary && m != ((s+i) & (e-1)))
2884       return false;
2885     if (!Unary && m != (s+i))
2886       return false;
2887   }
2888   return true;
2889 }
2890
2891 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2892   SmallVector<int, 8> M;
2893   N->getMask(M);
2894   return ::isPALIGNRMask(M, N->getValueType(0), true);
2895 }
2896
2897 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2898 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2899 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2900   int NumElems = VT.getVectorNumElements();
2901   if (NumElems != 2 && NumElems != 4)
2902     return false;
2903
2904   int Half = NumElems / 2;
2905   for (int i = 0; i < Half; ++i)
2906     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2907       return false;
2908   for (int i = Half; i < NumElems; ++i)
2909     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2910       return false;
2911
2912   return true;
2913 }
2914
2915 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2916   SmallVector<int, 8> M;
2917   N->getMask(M);
2918   return ::isSHUFPMask(M, N->getValueType(0));
2919 }
2920
2921 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2922 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2923 /// half elements to come from vector 1 (which would equal the dest.) and
2924 /// the upper half to come from vector 2.
2925 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2926   int NumElems = VT.getVectorNumElements();
2927
2928   if (NumElems != 2 && NumElems != 4)
2929     return false;
2930
2931   int Half = NumElems / 2;
2932   for (int i = 0; i < Half; ++i)
2933     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2934       return false;
2935   for (int i = Half; i < NumElems; ++i)
2936     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2937       return false;
2938   return true;
2939 }
2940
2941 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2942   SmallVector<int, 8> M;
2943   N->getMask(M);
2944   return isCommutedSHUFPMask(M, N->getValueType(0));
2945 }
2946
2947 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2948 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2949 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2950   if (N->getValueType(0).getVectorNumElements() != 4)
2951     return false;
2952
2953   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2954   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2955          isUndefOrEqual(N->getMaskElt(1), 7) &&
2956          isUndefOrEqual(N->getMaskElt(2), 2) &&
2957          isUndefOrEqual(N->getMaskElt(3), 3);
2958 }
2959
2960 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2961 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2962 /// <2, 3, 2, 3>
2963 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2964   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2965
2966   if (NumElems != 4)
2967     return false;
2968
2969   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2970   isUndefOrEqual(N->getMaskElt(1), 3) &&
2971   isUndefOrEqual(N->getMaskElt(2), 2) &&
2972   isUndefOrEqual(N->getMaskElt(3), 3);
2973 }
2974
2975 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2976 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2977 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2978   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2979
2980   if (NumElems != 2 && NumElems != 4)
2981     return false;
2982
2983   for (unsigned i = 0; i < NumElems/2; ++i)
2984     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2985       return false;
2986
2987   for (unsigned i = NumElems/2; i < NumElems; ++i)
2988     if (!isUndefOrEqual(N->getMaskElt(i), i))
2989       return false;
2990
2991   return true;
2992 }
2993
2994 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2995 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2996 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2997   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2998
2999   if (NumElems != 2 && NumElems != 4)
3000     return false;
3001
3002   for (unsigned i = 0; i < NumElems/2; ++i)
3003     if (!isUndefOrEqual(N->getMaskElt(i), i))
3004       return false;
3005
3006   for (unsigned i = 0; i < NumElems/2; ++i)
3007     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3008       return false;
3009
3010   return true;
3011 }
3012
3013 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3014 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3015 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3016                          bool V2IsSplat = false) {
3017   int NumElts = VT.getVectorNumElements();
3018   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3019     return false;
3020
3021   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3022     int BitI  = Mask[i];
3023     int BitI1 = Mask[i+1];
3024     if (!isUndefOrEqual(BitI, j))
3025       return false;
3026     if (V2IsSplat) {
3027       if (!isUndefOrEqual(BitI1, NumElts))
3028         return false;
3029     } else {
3030       if (!isUndefOrEqual(BitI1, j + NumElts))
3031         return false;
3032     }
3033   }
3034   return true;
3035 }
3036
3037 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3038   SmallVector<int, 8> M;
3039   N->getMask(M);
3040   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3041 }
3042
3043 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3044 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3045 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3046                          bool V2IsSplat = false) {
3047   int NumElts = VT.getVectorNumElements();
3048   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3049     return false;
3050
3051   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3052     int BitI  = Mask[i];
3053     int BitI1 = Mask[i+1];
3054     if (!isUndefOrEqual(BitI, j + NumElts/2))
3055       return false;
3056     if (V2IsSplat) {
3057       if (isUndefOrEqual(BitI1, NumElts))
3058         return false;
3059     } else {
3060       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3061         return false;
3062     }
3063   }
3064   return true;
3065 }
3066
3067 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3068   SmallVector<int, 8> M;
3069   N->getMask(M);
3070   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3071 }
3072
3073 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3074 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3075 /// <0, 0, 1, 1>
3076 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3077   int NumElems = VT.getVectorNumElements();
3078   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3079     return false;
3080
3081   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3082     int BitI  = Mask[i];
3083     int BitI1 = Mask[i+1];
3084     if (!isUndefOrEqual(BitI, j))
3085       return false;
3086     if (!isUndefOrEqual(BitI1, j))
3087       return false;
3088   }
3089   return true;
3090 }
3091
3092 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3093   SmallVector<int, 8> M;
3094   N->getMask(M);
3095   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3096 }
3097
3098 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3099 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3100 /// <2, 2, 3, 3>
3101 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3102   int NumElems = VT.getVectorNumElements();
3103   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3104     return false;
3105
3106   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3107     int BitI  = Mask[i];
3108     int BitI1 = Mask[i+1];
3109     if (!isUndefOrEqual(BitI, j))
3110       return false;
3111     if (!isUndefOrEqual(BitI1, j))
3112       return false;
3113   }
3114   return true;
3115 }
3116
3117 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3118   SmallVector<int, 8> M;
3119   N->getMask(M);
3120   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3121 }
3122
3123 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3124 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3125 /// MOVSD, and MOVD, i.e. setting the lowest element.
3126 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3127   if (VT.getVectorElementType().getSizeInBits() < 32)
3128     return false;
3129
3130   int NumElts = VT.getVectorNumElements();
3131
3132   if (!isUndefOrEqual(Mask[0], NumElts))
3133     return false;
3134
3135   for (int i = 1; i < NumElts; ++i)
3136     if (!isUndefOrEqual(Mask[i], i))
3137       return false;
3138
3139   return true;
3140 }
3141
3142 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3143   SmallVector<int, 8> M;
3144   N->getMask(M);
3145   return ::isMOVLMask(M, N->getValueType(0));
3146 }
3147
3148 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3149 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3150 /// element of vector 2 and the other elements to come from vector 1 in order.
3151 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3152                                bool V2IsSplat = false, bool V2IsUndef = false) {
3153   int NumOps = VT.getVectorNumElements();
3154   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3155     return false;
3156
3157   if (!isUndefOrEqual(Mask[0], 0))
3158     return false;
3159
3160   for (int i = 1; i < NumOps; ++i)
3161     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3162           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3163           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3164       return false;
3165
3166   return true;
3167 }
3168
3169 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3170                            bool V2IsUndef = false) {
3171   SmallVector<int, 8> M;
3172   N->getMask(M);
3173   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3174 }
3175
3176 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3177 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3178 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3179   if (N->getValueType(0).getVectorNumElements() != 4)
3180     return false;
3181
3182   // Expect 1, 1, 3, 3
3183   for (unsigned i = 0; i < 2; ++i) {
3184     int Elt = N->getMaskElt(i);
3185     if (Elt >= 0 && Elt != 1)
3186       return false;
3187   }
3188
3189   bool HasHi = false;
3190   for (unsigned i = 2; i < 4; ++i) {
3191     int Elt = N->getMaskElt(i);
3192     if (Elt >= 0 && Elt != 3)
3193       return false;
3194     if (Elt == 3)
3195       HasHi = true;
3196   }
3197   // Don't use movshdup if it can be done with a shufps.
3198   // FIXME: verify that matching u, u, 3, 3 is what we want.
3199   return HasHi;
3200 }
3201
3202 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3203 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3204 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3205   if (N->getValueType(0).getVectorNumElements() != 4)
3206     return false;
3207
3208   // Expect 0, 0, 2, 2
3209   for (unsigned i = 0; i < 2; ++i)
3210     if (N->getMaskElt(i) > 0)
3211       return false;
3212
3213   bool HasHi = false;
3214   for (unsigned i = 2; i < 4; ++i) {
3215     int Elt = N->getMaskElt(i);
3216     if (Elt >= 0 && Elt != 2)
3217       return false;
3218     if (Elt == 2)
3219       HasHi = true;
3220   }
3221   // Don't use movsldup if it can be done with a shufps.
3222   return HasHi;
3223 }
3224
3225 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3226 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3227 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3228   int e = N->getValueType(0).getVectorNumElements() / 2;
3229
3230   for (int i = 0; i < e; ++i)
3231     if (!isUndefOrEqual(N->getMaskElt(i), i))
3232       return false;
3233   for (int i = 0; i < e; ++i)
3234     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3235       return false;
3236   return true;
3237 }
3238
3239 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3240 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3241 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3242   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3243   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3244
3245   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3246   unsigned Mask = 0;
3247   for (int i = 0; i < NumOperands; ++i) {
3248     int Val = SVOp->getMaskElt(NumOperands-i-1);
3249     if (Val < 0) Val = 0;
3250     if (Val >= NumOperands) Val -= NumOperands;
3251     Mask |= Val;
3252     if (i != NumOperands - 1)
3253       Mask <<= Shift;
3254   }
3255   return Mask;
3256 }
3257
3258 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3259 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3260 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3261   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3262   unsigned Mask = 0;
3263   // 8 nodes, but we only care about the last 4.
3264   for (unsigned i = 7; i >= 4; --i) {
3265     int Val = SVOp->getMaskElt(i);
3266     if (Val >= 0)
3267       Mask |= (Val - 4);
3268     if (i != 4)
3269       Mask <<= 2;
3270   }
3271   return Mask;
3272 }
3273
3274 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3275 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3276 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3277   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3278   unsigned Mask = 0;
3279   // 8 nodes, but we only care about the first 4.
3280   for (int i = 3; i >= 0; --i) {
3281     int Val = SVOp->getMaskElt(i);
3282     if (Val >= 0)
3283       Mask |= Val;
3284     if (i != 0)
3285       Mask <<= 2;
3286   }
3287   return Mask;
3288 }
3289
3290 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3291 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3292 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3293   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3294   EVT VVT = N->getValueType(0);
3295   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3296   int Val = 0;
3297
3298   unsigned i, e;
3299   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3300     Val = SVOp->getMaskElt(i);
3301     if (Val >= 0)
3302       break;
3303   }
3304   return (Val - i) * EltSize;
3305 }
3306
3307 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3308 /// constant +0.0.
3309 bool X86::isZeroNode(SDValue Elt) {
3310   return ((isa<ConstantSDNode>(Elt) &&
3311            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3312           (isa<ConstantFPSDNode>(Elt) &&
3313            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3314 }
3315
3316 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3317 /// their permute mask.
3318 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3319                                     SelectionDAG &DAG) {
3320   EVT VT = SVOp->getValueType(0);
3321   unsigned NumElems = VT.getVectorNumElements();
3322   SmallVector<int, 8> MaskVec;
3323
3324   for (unsigned i = 0; i != NumElems; ++i) {
3325     int idx = SVOp->getMaskElt(i);
3326     if (idx < 0)
3327       MaskVec.push_back(idx);
3328     else if (idx < (int)NumElems)
3329       MaskVec.push_back(idx + NumElems);
3330     else
3331       MaskVec.push_back(idx - NumElems);
3332   }
3333   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3334                               SVOp->getOperand(0), &MaskVec[0]);
3335 }
3336
3337 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3338 /// the two vector operands have swapped position.
3339 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3340   unsigned NumElems = VT.getVectorNumElements();
3341   for (unsigned i = 0; i != NumElems; ++i) {
3342     int idx = Mask[i];
3343     if (idx < 0)
3344       continue;
3345     else if (idx < (int)NumElems)
3346       Mask[i] = idx + NumElems;
3347     else
3348       Mask[i] = idx - NumElems;
3349   }
3350 }
3351
3352 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3353 /// match movhlps. The lower half elements should come from upper half of
3354 /// V1 (and in order), and the upper half elements should come from the upper
3355 /// half of V2 (and in order).
3356 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3357   if (Op->getValueType(0).getVectorNumElements() != 4)
3358     return false;
3359   for (unsigned i = 0, e = 2; i != e; ++i)
3360     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3361       return false;
3362   for (unsigned i = 2; i != 4; ++i)
3363     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3364       return false;
3365   return true;
3366 }
3367
3368 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3369 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3370 /// required.
3371 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3372   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3373     return false;
3374   N = N->getOperand(0).getNode();
3375   if (!ISD::isNON_EXTLoad(N))
3376     return false;
3377   if (LD)
3378     *LD = cast<LoadSDNode>(N);
3379   return true;
3380 }
3381
3382 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3383 /// match movlp{s|d}. The lower half elements should come from lower half of
3384 /// V1 (and in order), and the upper half elements should come from the upper
3385 /// half of V2 (and in order). And since V1 will become the source of the
3386 /// MOVLP, it must be either a vector load or a scalar load to vector.
3387 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3388                                ShuffleVectorSDNode *Op) {
3389   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3390     return false;
3391   // Is V2 is a vector load, don't do this transformation. We will try to use
3392   // load folding shufps op.
3393   if (ISD::isNON_EXTLoad(V2))
3394     return false;
3395
3396   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3397
3398   if (NumElems != 2 && NumElems != 4)
3399     return false;
3400   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3401     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3402       return false;
3403   for (unsigned i = NumElems/2; i != NumElems; ++i)
3404     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3405       return false;
3406   return true;
3407 }
3408
3409 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3410 /// all the same.
3411 static bool isSplatVector(SDNode *N) {
3412   if (N->getOpcode() != ISD::BUILD_VECTOR)
3413     return false;
3414
3415   SDValue SplatValue = N->getOperand(0);
3416   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3417     if (N->getOperand(i) != SplatValue)
3418       return false;
3419   return true;
3420 }
3421
3422 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3423 /// to an zero vector.
3424 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3425 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3426   SDValue V1 = N->getOperand(0);
3427   SDValue V2 = N->getOperand(1);
3428   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3429   for (unsigned i = 0; i != NumElems; ++i) {
3430     int Idx = N->getMaskElt(i);
3431     if (Idx >= (int)NumElems) {
3432       unsigned Opc = V2.getOpcode();
3433       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3434         continue;
3435       if (Opc != ISD::BUILD_VECTOR ||
3436           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3437         return false;
3438     } else if (Idx >= 0) {
3439       unsigned Opc = V1.getOpcode();
3440       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3441         continue;
3442       if (Opc != ISD::BUILD_VECTOR ||
3443           !X86::isZeroNode(V1.getOperand(Idx)))
3444         return false;
3445     }
3446   }
3447   return true;
3448 }
3449
3450 /// getZeroVector - Returns a vector of specified type with all zero elements.
3451 ///
3452 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3453                              DebugLoc dl) {
3454   assert(VT.isVector() && "Expected a vector type");
3455
3456   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3457   // to their dest type. This ensures they get CSE'd.
3458   SDValue Vec;
3459   if (VT.getSizeInBits() == 64) { // MMX
3460     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3461     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3462   } else if (VT.getSizeInBits() == 128) {
3463     if (HasSSE2) {  // SSE2
3464       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3465       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3466     } else { // SSE1
3467       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3468       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3469     }
3470   } else if (VT.getSizeInBits() == 256) { // AVX
3471     // 256-bit logic and arithmetic instructions in AVX are
3472     // all floating-point, no support for integer ops. Default
3473     // to emitting fp zeroed vectors then.
3474     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3475     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3476     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3477   }
3478   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3479 }
3480
3481 /// getOnesVector - Returns a vector of specified type with all bits set.
3482 ///
3483 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3484   assert(VT.isVector() && "Expected a vector type");
3485
3486   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3487   // type.  This ensures they get CSE'd.
3488   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3489   SDValue Vec;
3490   if (VT.getSizeInBits() == 64) // MMX
3491     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3492   else // SSE
3493     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3494   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3495 }
3496
3497
3498 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3499 /// that point to V2 points to its first element.
3500 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3501   EVT VT = SVOp->getValueType(0);
3502   unsigned NumElems = VT.getVectorNumElements();
3503
3504   bool Changed = false;
3505   SmallVector<int, 8> MaskVec;
3506   SVOp->getMask(MaskVec);
3507
3508   for (unsigned i = 0; i != NumElems; ++i) {
3509     if (MaskVec[i] > (int)NumElems) {
3510       MaskVec[i] = NumElems;
3511       Changed = true;
3512     }
3513   }
3514   if (Changed)
3515     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3516                                 SVOp->getOperand(1), &MaskVec[0]);
3517   return SDValue(SVOp, 0);
3518 }
3519
3520 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3521 /// operation of specified width.
3522 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3523                        SDValue V2) {
3524   unsigned NumElems = VT.getVectorNumElements();
3525   SmallVector<int, 8> Mask;
3526   Mask.push_back(NumElems);
3527   for (unsigned i = 1; i != NumElems; ++i)
3528     Mask.push_back(i);
3529   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3530 }
3531
3532 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3533 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3534                           SDValue V2) {
3535   unsigned NumElems = VT.getVectorNumElements();
3536   SmallVector<int, 8> Mask;
3537   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3538     Mask.push_back(i);
3539     Mask.push_back(i + NumElems);
3540   }
3541   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3542 }
3543
3544 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3545 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3546                           SDValue V2) {
3547   unsigned NumElems = VT.getVectorNumElements();
3548   unsigned Half = NumElems/2;
3549   SmallVector<int, 8> Mask;
3550   for (unsigned i = 0; i != Half; ++i) {
3551     Mask.push_back(i + Half);
3552     Mask.push_back(i + NumElems + Half);
3553   }
3554   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3555 }
3556
3557 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3558 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3559   if (SV->getValueType(0).getVectorNumElements() <= 4)
3560     return SDValue(SV, 0);
3561
3562   EVT PVT = MVT::v4f32;
3563   EVT VT = SV->getValueType(0);
3564   DebugLoc dl = SV->getDebugLoc();
3565   SDValue V1 = SV->getOperand(0);
3566   int NumElems = VT.getVectorNumElements();
3567   int EltNo = SV->getSplatIndex();
3568
3569   // unpack elements to the correct location
3570   while (NumElems > 4) {
3571     if (EltNo < NumElems/2) {
3572       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3573     } else {
3574       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3575       EltNo -= NumElems/2;
3576     }
3577     NumElems >>= 1;
3578   }
3579
3580   // Perform the splat.
3581   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3582   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3583   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3584   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3585 }
3586
3587 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3588 /// vector of zero or undef vector.  This produces a shuffle where the low
3589 /// element of V2 is swizzled into the zero/undef vector, landing at element
3590 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3591 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3592                                              bool isZero, bool HasSSE2,
3593                                              SelectionDAG &DAG) {
3594   EVT VT = V2.getValueType();
3595   SDValue V1 = isZero
3596     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3597   unsigned NumElems = VT.getVectorNumElements();
3598   SmallVector<int, 16> MaskVec;
3599   for (unsigned i = 0; i != NumElems; ++i)
3600     // If this is the insertion idx, put the low elt of V2 here.
3601     MaskVec.push_back(i == Idx ? NumElems : i);
3602   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3603 }
3604
3605 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3606 /// a shuffle that is zero.
3607 static
3608 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3609                                   bool Low, SelectionDAG &DAG) {
3610   unsigned NumZeros = 0;
3611   for (int i = 0; i < NumElems; ++i) {
3612     unsigned Index = Low ? i : NumElems-i-1;
3613     int Idx = SVOp->getMaskElt(Index);
3614     if (Idx < 0) {
3615       ++NumZeros;
3616       continue;
3617     }
3618     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3619     if (Elt.getNode() && X86::isZeroNode(Elt))
3620       ++NumZeros;
3621     else
3622       break;
3623   }
3624   return NumZeros;
3625 }
3626
3627 /// isVectorShift - Returns true if the shuffle can be implemented as a
3628 /// logical left or right shift of a vector.
3629 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3630 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3631                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3632   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3633
3634   isLeft = true;
3635   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3636   if (!NumZeros) {
3637     isLeft = false;
3638     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3639     if (!NumZeros)
3640       return false;
3641   }
3642   bool SeenV1 = false;
3643   bool SeenV2 = false;
3644   for (unsigned i = NumZeros; i < NumElems; ++i) {
3645     unsigned Val = isLeft ? (i - NumZeros) : i;
3646     int Idx_ = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3647     if (Idx_ < 0)
3648       continue;
3649     unsigned Idx = (unsigned) Idx_;
3650     if (Idx < NumElems)
3651       SeenV1 = true;
3652     else {
3653       Idx -= NumElems;
3654       SeenV2 = true;
3655     }
3656     if (Idx != Val)
3657       return false;
3658   }
3659   if (SeenV1 && SeenV2)
3660     return false;
3661
3662   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3663   ShAmt = NumZeros;
3664   return true;
3665 }
3666
3667
3668 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3669 ///
3670 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3671                                        unsigned NumNonZero, unsigned NumZero,
3672                                        SelectionDAG &DAG,
3673                                        const TargetLowering &TLI) {
3674   if (NumNonZero > 8)
3675     return SDValue();
3676
3677   DebugLoc dl = Op.getDebugLoc();
3678   SDValue V(0, 0);
3679   bool First = true;
3680   for (unsigned i = 0; i < 16; ++i) {
3681     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3682     if (ThisIsNonZero && First) {
3683       if (NumZero)
3684         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3685       else
3686         V = DAG.getUNDEF(MVT::v8i16);
3687       First = false;
3688     }
3689
3690     if ((i & 1) != 0) {
3691       SDValue ThisElt(0, 0), LastElt(0, 0);
3692       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3693       if (LastIsNonZero) {
3694         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3695                               MVT::i16, Op.getOperand(i-1));
3696       }
3697       if (ThisIsNonZero) {
3698         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3699         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3700                               ThisElt, DAG.getConstant(8, MVT::i8));
3701         if (LastIsNonZero)
3702           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3703       } else
3704         ThisElt = LastElt;
3705
3706       if (ThisElt.getNode())
3707         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3708                         DAG.getIntPtrConstant(i/2));
3709     }
3710   }
3711
3712   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3713 }
3714
3715 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3716 ///
3717 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3718                                      unsigned NumNonZero, unsigned NumZero,
3719                                      SelectionDAG &DAG,
3720                                      const TargetLowering &TLI) {
3721   if (NumNonZero > 4)
3722     return SDValue();
3723
3724   DebugLoc dl = Op.getDebugLoc();
3725   SDValue V(0, 0);
3726   bool First = true;
3727   for (unsigned i = 0; i < 8; ++i) {
3728     bool isNonZero = (NonZeros & (1 << i)) != 0;
3729     if (isNonZero) {
3730       if (First) {
3731         if (NumZero)
3732           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3733         else
3734           V = DAG.getUNDEF(MVT::v8i16);
3735         First = false;
3736       }
3737       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3738                       MVT::v8i16, V, Op.getOperand(i),
3739                       DAG.getIntPtrConstant(i));
3740     }
3741   }
3742
3743   return V;
3744 }
3745
3746 /// getVShift - Return a vector logical shift node.
3747 ///
3748 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3749                          unsigned NumBits, SelectionDAG &DAG,
3750                          const TargetLowering &TLI, DebugLoc dl) {
3751   bool isMMX = VT.getSizeInBits() == 64;
3752   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3753   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3754   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3755   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3756                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3757                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3758 }
3759
3760 SDValue
3761 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3762                                           SelectionDAG &DAG) const {
3763
3764   // Check if the scalar load can be widened into a vector load. And if
3765   // the address is "base + cst" see if the cst can be "absorbed" into
3766   // the shuffle mask.
3767   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3768     SDValue Ptr = LD->getBasePtr();
3769     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3770       return SDValue();
3771     EVT PVT = LD->getValueType(0);
3772     if (PVT != MVT::i32 && PVT != MVT::f32)
3773       return SDValue();
3774
3775     int FI = -1;
3776     int64_t Offset = 0;
3777     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3778       FI = FINode->getIndex();
3779       Offset = 0;
3780     } else if (Ptr.getOpcode() == ISD::ADD &&
3781                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3782                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3783       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3784       Offset = Ptr.getConstantOperandVal(1);
3785       Ptr = Ptr.getOperand(0);
3786     } else {
3787       return SDValue();
3788     }
3789
3790     SDValue Chain = LD->getChain();
3791     // Make sure the stack object alignment is at least 16.
3792     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3793     if (DAG.InferPtrAlignment(Ptr) < 16) {
3794       if (MFI->isFixedObjectIndex(FI)) {
3795         // Can't change the alignment. FIXME: It's possible to compute
3796         // the exact stack offset and reference FI + adjust offset instead.
3797         // If someone *really* cares about this. That's the way to implement it.
3798         return SDValue();
3799       } else {
3800         MFI->setObjectAlignment(FI, 16);
3801       }
3802     }
3803
3804     // (Offset % 16) must be multiple of 4. Then address is then
3805     // Ptr + (Offset & ~15).
3806     if (Offset < 0)
3807       return SDValue();
3808     if ((Offset % 16) & 3)
3809       return SDValue();
3810     int64_t StartOffset = Offset & ~15;
3811     if (StartOffset)
3812       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3813                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3814
3815     int EltNo = (Offset - StartOffset) >> 2;
3816     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3817     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3818     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3819                              false, false, 0);
3820     // Canonicalize it to a v4i32 shuffle.
3821     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3822     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3823                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3824                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3825   }
3826
3827   return SDValue();
3828 }
3829
3830 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3831 /// vector of type 'VT', see if the elements can be replaced by a single large
3832 /// load which has the same value as a build_vector whose operands are 'elts'.
3833 ///
3834 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3835 ///
3836 /// FIXME: we'd also like to handle the case where the last elements are zero
3837 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3838 /// There's even a handy isZeroNode for that purpose.
3839 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3840                                         DebugLoc &dl, SelectionDAG &DAG) {
3841   EVT EltVT = VT.getVectorElementType();
3842   unsigned NumElems = Elts.size();
3843
3844   LoadSDNode *LDBase = NULL;
3845   unsigned LastLoadedElt = -1U;
3846
3847   // For each element in the initializer, see if we've found a load or an undef.
3848   // If we don't find an initial load element, or later load elements are
3849   // non-consecutive, bail out.
3850   for (unsigned i = 0; i < NumElems; ++i) {
3851     SDValue Elt = Elts[i];
3852
3853     if (!Elt.getNode() ||
3854         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3855       return SDValue();
3856     if (!LDBase) {
3857       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3858         return SDValue();
3859       LDBase = cast<LoadSDNode>(Elt.getNode());
3860       LastLoadedElt = i;
3861       continue;
3862     }
3863     if (Elt.getOpcode() == ISD::UNDEF)
3864       continue;
3865
3866     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3867     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3868       return SDValue();
3869     LastLoadedElt = i;
3870   }
3871
3872   // If we have found an entire vector of loads and undefs, then return a large
3873   // load of the entire vector width starting at the base pointer.  If we found
3874   // consecutive loads for the low half, generate a vzext_load node.
3875   if (LastLoadedElt == NumElems - 1) {
3876     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3877       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3878                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3879                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3880     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3881                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3882                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3883                        LDBase->getAlignment());
3884   } else if (NumElems == 4 && LastLoadedElt == 1) {
3885     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3886     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3887     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3888     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3889   }
3890   return SDValue();
3891 }
3892
3893 SDValue
3894 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
3895   DebugLoc dl = Op.getDebugLoc();
3896   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1 and
3897   // all one's are handled with pcmpeqd. In AVX, zero's are handled with
3898   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
3899   // is present, so AllOnes is ignored.
3900   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
3901       (Op.getValueType().getSizeInBits() != 256 &&
3902        ISD::isBuildVectorAllOnes(Op.getNode()))) {
3903     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3904     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3905     // eliminated on x86-32 hosts.
3906     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3907       return Op;
3908
3909     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3910       return getOnesVector(Op.getValueType(), DAG, dl);
3911     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3912   }
3913
3914   EVT VT = Op.getValueType();
3915   EVT ExtVT = VT.getVectorElementType();
3916   unsigned EVTBits = ExtVT.getSizeInBits();
3917
3918   unsigned NumElems = Op.getNumOperands();
3919   unsigned NumZero  = 0;
3920   unsigned NumNonZero = 0;
3921   unsigned NonZeros = 0;
3922   bool IsAllConstants = true;
3923   SmallSet<SDValue, 8> Values;
3924   for (unsigned i = 0; i < NumElems; ++i) {
3925     SDValue Elt = Op.getOperand(i);
3926     if (Elt.getOpcode() == ISD::UNDEF)
3927       continue;
3928     Values.insert(Elt);
3929     if (Elt.getOpcode() != ISD::Constant &&
3930         Elt.getOpcode() != ISD::ConstantFP)
3931       IsAllConstants = false;
3932     if (X86::isZeroNode(Elt))
3933       NumZero++;
3934     else {
3935       NonZeros |= (1 << i);
3936       NumNonZero++;
3937     }
3938   }
3939
3940   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3941   if (NumNonZero == 0)
3942     return DAG.getUNDEF(VT);
3943
3944   // Special case for single non-zero, non-undef, element.
3945   if (NumNonZero == 1) {
3946     unsigned Idx = CountTrailingZeros_32(NonZeros);
3947     SDValue Item = Op.getOperand(Idx);
3948
3949     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3950     // the value are obviously zero, truncate the value to i32 and do the
3951     // insertion that way.  Only do this if the value is non-constant or if the
3952     // value is a constant being inserted into element 0.  It is cheaper to do
3953     // a constant pool load than it is to do a movd + shuffle.
3954     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3955         (!IsAllConstants || Idx == 0)) {
3956       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3957         // Handle MMX and SSE both.
3958         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3959         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3960
3961         // Truncate the value (which may itself be a constant) to i32, and
3962         // convert it to a vector with movd (S2V+shuffle to zero extend).
3963         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3964         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3965         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3966                                            Subtarget->hasSSE2(), DAG);
3967
3968         // Now we have our 32-bit value zero extended in the low element of
3969         // a vector.  If Idx != 0, swizzle it into place.
3970         if (Idx != 0) {
3971           SmallVector<int, 4> Mask;
3972           Mask.push_back(Idx);
3973           for (unsigned i = 1; i != VecElts; ++i)
3974             Mask.push_back(i);
3975           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3976                                       DAG.getUNDEF(Item.getValueType()),
3977                                       &Mask[0]);
3978         }
3979         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3980       }
3981     }
3982
3983     // If we have a constant or non-constant insertion into the low element of
3984     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3985     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3986     // depending on what the source datatype is.
3987     if (Idx == 0) {
3988       if (NumZero == 0) {
3989         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3990       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3991           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3992         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3993         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3994         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3995                                            DAG);
3996       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3997         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3998         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3999         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4000         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4001                                            Subtarget->hasSSE2(), DAG);
4002         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4003       }
4004     }
4005
4006     // Is it a vector logical left shift?
4007     if (NumElems == 2 && Idx == 1 &&
4008         X86::isZeroNode(Op.getOperand(0)) &&
4009         !X86::isZeroNode(Op.getOperand(1))) {
4010       unsigned NumBits = VT.getSizeInBits();
4011       return getVShift(true, VT,
4012                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4013                                    VT, Op.getOperand(1)),
4014                        NumBits/2, DAG, *this, dl);
4015     }
4016
4017     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4018       return SDValue();
4019
4020     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4021     // is a non-constant being inserted into an element other than the low one,
4022     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4023     // movd/movss) to move this into the low element, then shuffle it into
4024     // place.
4025     if (EVTBits == 32) {
4026       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4027
4028       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4029       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4030                                          Subtarget->hasSSE2(), DAG);
4031       SmallVector<int, 8> MaskVec;
4032       for (unsigned i = 0; i < NumElems; i++)
4033         MaskVec.push_back(i == Idx ? 0 : 1);
4034       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4035     }
4036   }
4037
4038   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4039   if (Values.size() == 1) {
4040     if (EVTBits == 32) {
4041       // Instead of a shuffle like this:
4042       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4043       // Check if it's possible to issue this instead.
4044       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4045       unsigned Idx = CountTrailingZeros_32(NonZeros);
4046       SDValue Item = Op.getOperand(Idx);
4047       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4048         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4049     }
4050     return SDValue();
4051   }
4052
4053   // A vector full of immediates; various special cases are already
4054   // handled, so this is best done with a single constant-pool load.
4055   if (IsAllConstants)
4056     return SDValue();
4057
4058   // Let legalizer expand 2-wide build_vectors.
4059   if (EVTBits == 64) {
4060     if (NumNonZero == 1) {
4061       // One half is zero or undef.
4062       unsigned Idx = CountTrailingZeros_32(NonZeros);
4063       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4064                                  Op.getOperand(Idx));
4065       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4066                                          Subtarget->hasSSE2(), DAG);
4067     }
4068     return SDValue();
4069   }
4070
4071   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4072   if (EVTBits == 8 && NumElems == 16) {
4073     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4074                                         *this);
4075     if (V.getNode()) return V;
4076   }
4077
4078   if (EVTBits == 16 && NumElems == 8) {
4079     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4080                                       *this);
4081     if (V.getNode()) return V;
4082   }
4083
4084   // If element VT is == 32 bits, turn it into a number of shuffles.
4085   SmallVector<SDValue, 8> V;
4086   V.resize(NumElems);
4087   if (NumElems == 4 && NumZero > 0) {
4088     for (unsigned i = 0; i < 4; ++i) {
4089       bool isZero = !(NonZeros & (1 << i));
4090       if (isZero)
4091         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4092       else
4093         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4094     }
4095
4096     for (unsigned i = 0; i < 2; ++i) {
4097       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4098         default: break;
4099         case 0:
4100           V[i] = V[i*2];  // Must be a zero vector.
4101           break;
4102         case 1:
4103           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4104           break;
4105         case 2:
4106           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4107           break;
4108         case 3:
4109           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4110           break;
4111       }
4112     }
4113
4114     SmallVector<int, 8> MaskVec;
4115     bool Reverse = (NonZeros & 0x3) == 2;
4116     for (unsigned i = 0; i < 2; ++i)
4117       MaskVec.push_back(Reverse ? 1-i : i);
4118     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4119     for (unsigned i = 0; i < 2; ++i)
4120       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4121     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4122   }
4123
4124   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4125     // Check for a build vector of consecutive loads.
4126     for (unsigned i = 0; i < NumElems; ++i)
4127       V[i] = Op.getOperand(i);
4128
4129     // Check for elements which are consecutive loads.
4130     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4131     if (LD.getNode())
4132       return LD;
4133
4134     // For SSE 4.1, use inserts into undef.
4135     if (getSubtarget()->hasSSE41()) {
4136       V[0] = DAG.getUNDEF(VT);
4137       for (unsigned i = 0; i < NumElems; ++i)
4138         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4139           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
4140                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4141       return V[0];
4142     }
4143
4144     // Otherwise, expand into a number of unpckl*
4145     // e.g. for v4f32
4146     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4147     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4148     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4149     for (unsigned i = 0; i < NumElems; ++i)
4150       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4151     NumElems >>= 1;
4152     while (NumElems != 0) {
4153       for (unsigned i = 0; i < NumElems; ++i)
4154         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
4155       NumElems >>= 1;
4156     }
4157     return V[0];
4158   }
4159   return SDValue();
4160 }
4161
4162 SDValue
4163 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4164   // We support concatenate two MMX registers and place them in a MMX
4165   // register.  This is better than doing a stack convert.
4166   DebugLoc dl = Op.getDebugLoc();
4167   EVT ResVT = Op.getValueType();
4168   assert(Op.getNumOperands() == 2);
4169   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4170          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4171   int Mask[2];
4172   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4173   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4174   InVec = Op.getOperand(1);
4175   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4176     unsigned NumElts = ResVT.getVectorNumElements();
4177     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4178     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4179                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4180   } else {
4181     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4182     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4183     Mask[0] = 0; Mask[1] = 2;
4184     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4185   }
4186   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4187 }
4188
4189 // v8i16 shuffles - Prefer shuffles in the following order:
4190 // 1. [all]   pshuflw, pshufhw, optional move
4191 // 2. [ssse3] 1 x pshufb
4192 // 3. [ssse3] 2 x pshufb + 1 x por
4193 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4194 SDValue
4195 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4196                                             SelectionDAG &DAG) const {
4197   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4198   SDValue V1 = SVOp->getOperand(0);
4199   SDValue V2 = SVOp->getOperand(1);
4200   DebugLoc dl = SVOp->getDebugLoc();
4201   SmallVector<int, 8> MaskVals;
4202
4203   // Determine if more than 1 of the words in each of the low and high quadwords
4204   // of the result come from the same quadword of one of the two inputs.  Undef
4205   // mask values count as coming from any quadword, for better codegen.
4206   SmallVector<unsigned, 4> LoQuad(4);
4207   SmallVector<unsigned, 4> HiQuad(4);
4208   BitVector InputQuads(4);
4209   for (unsigned i = 0; i < 8; ++i) {
4210     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4211     int EltIdx = SVOp->getMaskElt(i);
4212     MaskVals.push_back(EltIdx);
4213     if (EltIdx < 0) {
4214       ++Quad[0];
4215       ++Quad[1];
4216       ++Quad[2];
4217       ++Quad[3];
4218       continue;
4219     }
4220     ++Quad[EltIdx / 4];
4221     InputQuads.set(EltIdx / 4);
4222   }
4223
4224   int BestLoQuad = -1;
4225   unsigned MaxQuad = 1;
4226   for (unsigned i = 0; i < 4; ++i) {
4227     if (LoQuad[i] > MaxQuad) {
4228       BestLoQuad = i;
4229       MaxQuad = LoQuad[i];
4230     }
4231   }
4232
4233   int BestHiQuad = -1;
4234   MaxQuad = 1;
4235   for (unsigned i = 0; i < 4; ++i) {
4236     if (HiQuad[i] > MaxQuad) {
4237       BestHiQuad = i;
4238       MaxQuad = HiQuad[i];
4239     }
4240   }
4241
4242   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4243   // of the two input vectors, shuffle them into one input vector so only a
4244   // single pshufb instruction is necessary. If There are more than 2 input
4245   // quads, disable the next transformation since it does not help SSSE3.
4246   bool V1Used = InputQuads[0] || InputQuads[1];
4247   bool V2Used = InputQuads[2] || InputQuads[3];
4248   if (Subtarget->hasSSSE3()) {
4249     if (InputQuads.count() == 2 && V1Used && V2Used) {
4250       BestLoQuad = InputQuads.find_first();
4251       BestHiQuad = InputQuads.find_next(BestLoQuad);
4252     }
4253     if (InputQuads.count() > 2) {
4254       BestLoQuad = -1;
4255       BestHiQuad = -1;
4256     }
4257   }
4258
4259   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4260   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4261   // words from all 4 input quadwords.
4262   SDValue NewV;
4263   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4264     SmallVector<int, 8> MaskV;
4265     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4266     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4267     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4268                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4269                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4270     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4271
4272     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4273     // source words for the shuffle, to aid later transformations.
4274     bool AllWordsInNewV = true;
4275     bool InOrder[2] = { true, true };
4276     for (unsigned i = 0; i != 8; ++i) {
4277       int idx = MaskVals[i];
4278       if (idx != (int)i)
4279         InOrder[i/4] = false;
4280       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4281         continue;
4282       AllWordsInNewV = false;
4283       break;
4284     }
4285
4286     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4287     if (AllWordsInNewV) {
4288       for (int i = 0; i != 8; ++i) {
4289         int idx = MaskVals[i];
4290         if (idx < 0)
4291           continue;
4292         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4293         if ((idx != i) && idx < 4)
4294           pshufhw = false;
4295         if ((idx != i) && idx > 3)
4296           pshuflw = false;
4297       }
4298       V1 = NewV;
4299       V2Used = false;
4300       BestLoQuad = 0;
4301       BestHiQuad = 1;
4302     }
4303
4304     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4305     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4306     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4307       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4308       unsigned TargetMask = 0;
4309       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4310                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4311       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4312                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4313       V1 = NewV.getOperand(0);
4314       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4315     }
4316   }
4317
4318   // If we have SSSE3, and all words of the result are from 1 input vector,
4319   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4320   // is present, fall back to case 4.
4321   if (Subtarget->hasSSSE3()) {
4322     SmallVector<SDValue,16> pshufbMask;
4323
4324     // If we have elements from both input vectors, set the high bit of the
4325     // shuffle mask element to zero out elements that come from V2 in the V1
4326     // mask, and elements that come from V1 in the V2 mask, so that the two
4327     // results can be OR'd together.
4328     bool TwoInputs = V1Used && V2Used;
4329     for (unsigned i = 0; i != 8; ++i) {
4330       int EltIdx = MaskVals[i] * 2;
4331       if (TwoInputs && (EltIdx >= 16)) {
4332         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4333         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4334         continue;
4335       }
4336       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4337       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4338     }
4339     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4340     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4341                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4342                                  MVT::v16i8, &pshufbMask[0], 16));
4343     if (!TwoInputs)
4344       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4345
4346     // Calculate the shuffle mask for the second input, shuffle it, and
4347     // OR it with the first shuffled input.
4348     pshufbMask.clear();
4349     for (unsigned i = 0; i != 8; ++i) {
4350       int EltIdx = MaskVals[i] * 2;
4351       if (EltIdx < 16) {
4352         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4353         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4354         continue;
4355       }
4356       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4357       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4358     }
4359     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4360     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4361                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4362                                  MVT::v16i8, &pshufbMask[0], 16));
4363     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4364     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4365   }
4366
4367   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4368   // and update MaskVals with new element order.
4369   BitVector InOrder(8);
4370   if (BestLoQuad >= 0) {
4371     SmallVector<int, 8> MaskV;
4372     for (int i = 0; i != 4; ++i) {
4373       int idx = MaskVals[i];
4374       if (idx < 0) {
4375         MaskV.push_back(-1);
4376         InOrder.set(i);
4377       } else if ((idx / 4) == BestLoQuad) {
4378         MaskV.push_back(idx & 3);
4379         InOrder.set(i);
4380       } else {
4381         MaskV.push_back(-1);
4382       }
4383     }
4384     for (unsigned i = 4; i != 8; ++i)
4385       MaskV.push_back(i);
4386     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4387                                 &MaskV[0]);
4388
4389     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4390       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4391                                NewV.getOperand(0),
4392                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4393                                DAG);
4394   }
4395
4396   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4397   // and update MaskVals with the new element order.
4398   if (BestHiQuad >= 0) {
4399     SmallVector<int, 8> MaskV;
4400     for (unsigned i = 0; i != 4; ++i)
4401       MaskV.push_back(i);
4402     for (unsigned i = 4; i != 8; ++i) {
4403       int idx = MaskVals[i];
4404       if (idx < 0) {
4405         MaskV.push_back(-1);
4406         InOrder.set(i);
4407       } else if ((idx / 4) == BestHiQuad) {
4408         MaskV.push_back((idx & 3) + 4);
4409         InOrder.set(i);
4410       } else {
4411         MaskV.push_back(-1);
4412       }
4413     }
4414     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4415                                 &MaskV[0]);
4416
4417     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4418       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4419                               NewV.getOperand(0),
4420                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4421                               DAG);
4422   }
4423
4424   // In case BestHi & BestLo were both -1, which means each quadword has a word
4425   // from each of the four input quadwords, calculate the InOrder bitvector now
4426   // before falling through to the insert/extract cleanup.
4427   if (BestLoQuad == -1 && BestHiQuad == -1) {
4428     NewV = V1;
4429     for (int i = 0; i != 8; ++i)
4430       if (MaskVals[i] < 0 || MaskVals[i] == i)
4431         InOrder.set(i);
4432   }
4433
4434   // The other elements are put in the right place using pextrw and pinsrw.
4435   for (unsigned i = 0; i != 8; ++i) {
4436     if (InOrder[i])
4437       continue;
4438     int EltIdx = MaskVals[i];
4439     if (EltIdx < 0)
4440       continue;
4441     SDValue ExtOp = (EltIdx < 8)
4442     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4443                   DAG.getIntPtrConstant(EltIdx))
4444     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4445                   DAG.getIntPtrConstant(EltIdx - 8));
4446     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4447                        DAG.getIntPtrConstant(i));
4448   }
4449   return NewV;
4450 }
4451
4452 // v16i8 shuffles - Prefer shuffles in the following order:
4453 // 1. [ssse3] 1 x pshufb
4454 // 2. [ssse3] 2 x pshufb + 1 x por
4455 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4456 static
4457 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4458                                  SelectionDAG &DAG,
4459                                  const X86TargetLowering &TLI) {
4460   SDValue V1 = SVOp->getOperand(0);
4461   SDValue V2 = SVOp->getOperand(1);
4462   DebugLoc dl = SVOp->getDebugLoc();
4463   SmallVector<int, 16> MaskVals;
4464   SVOp->getMask(MaskVals);
4465
4466   // If we have SSSE3, case 1 is generated when all result bytes come from
4467   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4468   // present, fall back to case 3.
4469   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4470   bool V1Only = true;
4471   bool V2Only = true;
4472   for (unsigned i = 0; i < 16; ++i) {
4473     int EltIdx = MaskVals[i];
4474     if (EltIdx < 0)
4475       continue;
4476     if (EltIdx < 16)
4477       V2Only = false;
4478     else
4479       V1Only = false;
4480   }
4481
4482   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4483   if (TLI.getSubtarget()->hasSSSE3()) {
4484     SmallVector<SDValue,16> pshufbMask;
4485
4486     // If all result elements are from one input vector, then only translate
4487     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4488     //
4489     // Otherwise, we have elements from both input vectors, and must zero out
4490     // elements that come from V2 in the first mask, and V1 in the second mask
4491     // so that we can OR them together.
4492     bool TwoInputs = !(V1Only || V2Only);
4493     for (unsigned i = 0; i != 16; ++i) {
4494       int EltIdx = MaskVals[i];
4495       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4496         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4497         continue;
4498       }
4499       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4500     }
4501     // If all the elements are from V2, assign it to V1 and return after
4502     // building the first pshufb.
4503     if (V2Only)
4504       V1 = V2;
4505     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4506                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4507                                  MVT::v16i8, &pshufbMask[0], 16));
4508     if (!TwoInputs)
4509       return V1;
4510
4511     // Calculate the shuffle mask for the second input, shuffle it, and
4512     // OR it with the first shuffled input.
4513     pshufbMask.clear();
4514     for (unsigned i = 0; i != 16; ++i) {
4515       int EltIdx = MaskVals[i];
4516       if (EltIdx < 16) {
4517         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4518         continue;
4519       }
4520       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4521     }
4522     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4523                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4524                                  MVT::v16i8, &pshufbMask[0], 16));
4525     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4526   }
4527
4528   // No SSSE3 - Calculate in place words and then fix all out of place words
4529   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4530   // the 16 different words that comprise the two doublequadword input vectors.
4531   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4532   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4533   SDValue NewV = V2Only ? V2 : V1;
4534   for (int i = 0; i != 8; ++i) {
4535     int Elt0 = MaskVals[i*2];
4536     int Elt1 = MaskVals[i*2+1];
4537
4538     // This word of the result is all undef, skip it.
4539     if (Elt0 < 0 && Elt1 < 0)
4540       continue;
4541
4542     // This word of the result is already in the correct place, skip it.
4543     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4544       continue;
4545     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4546       continue;
4547
4548     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4549     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4550     SDValue InsElt;
4551
4552     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4553     // using a single extract together, load it and store it.
4554     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4555       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4556                            DAG.getIntPtrConstant(Elt1 / 2));
4557       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4558                         DAG.getIntPtrConstant(i));
4559       continue;
4560     }
4561
4562     // If Elt1 is defined, extract it from the appropriate source.  If the
4563     // source byte is not also odd, shift the extracted word left 8 bits
4564     // otherwise clear the bottom 8 bits if we need to do an or.
4565     if (Elt1 >= 0) {
4566       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4567                            DAG.getIntPtrConstant(Elt1 / 2));
4568       if ((Elt1 & 1) == 0)
4569         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4570                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4571       else if (Elt0 >= 0)
4572         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4573                              DAG.getConstant(0xFF00, MVT::i16));
4574     }
4575     // If Elt0 is defined, extract it from the appropriate source.  If the
4576     // source byte is not also even, shift the extracted word right 8 bits. If
4577     // Elt1 was also defined, OR the extracted values together before
4578     // inserting them in the result.
4579     if (Elt0 >= 0) {
4580       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4581                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4582       if ((Elt0 & 1) != 0)
4583         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4584                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4585       else if (Elt1 >= 0)
4586         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4587                              DAG.getConstant(0x00FF, MVT::i16));
4588       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4589                          : InsElt0;
4590     }
4591     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4592                        DAG.getIntPtrConstant(i));
4593   }
4594   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4595 }
4596
4597 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4598 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4599 /// done when every pair / quad of shuffle mask elements point to elements in
4600 /// the right sequence. e.g.
4601 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4602 static
4603 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4604                                  SelectionDAG &DAG,
4605                                  const TargetLowering &TLI, DebugLoc dl) {
4606   EVT VT = SVOp->getValueType(0);
4607   SDValue V1 = SVOp->getOperand(0);
4608   SDValue V2 = SVOp->getOperand(1);
4609   unsigned NumElems = VT.getVectorNumElements();
4610   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4611   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4612   EVT NewVT = MaskVT;
4613   switch (VT.getSimpleVT().SimpleTy) {
4614   default: assert(false && "Unexpected!");
4615   case MVT::v4f32: NewVT = MVT::v2f64; break;
4616   case MVT::v4i32: NewVT = MVT::v2i64; break;
4617   case MVT::v8i16: NewVT = MVT::v4i32; break;
4618   case MVT::v16i8: NewVT = MVT::v4i32; break;
4619   }
4620
4621   if (NewWidth == 2) {
4622     if (VT.isInteger())
4623       NewVT = MVT::v2i64;
4624     else
4625       NewVT = MVT::v2f64;
4626   }
4627   int Scale = NumElems / NewWidth;
4628   SmallVector<int, 8> MaskVec;
4629   for (unsigned i = 0; i < NumElems; i += Scale) {
4630     int StartIdx = -1;
4631     for (int j = 0; j < Scale; ++j) {
4632       int EltIdx = SVOp->getMaskElt(i+j);
4633       if (EltIdx < 0)
4634         continue;
4635       if (StartIdx == -1)
4636         StartIdx = EltIdx - (EltIdx % Scale);
4637       if (EltIdx != StartIdx + j)
4638         return SDValue();
4639     }
4640     if (StartIdx == -1)
4641       MaskVec.push_back(-1);
4642     else
4643       MaskVec.push_back(StartIdx / Scale);
4644   }
4645
4646   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4647   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4648   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4649 }
4650
4651 /// getVZextMovL - Return a zero-extending vector move low node.
4652 ///
4653 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4654                             SDValue SrcOp, SelectionDAG &DAG,
4655                             const X86Subtarget *Subtarget, DebugLoc dl) {
4656   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4657     LoadSDNode *LD = NULL;
4658     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4659       LD = dyn_cast<LoadSDNode>(SrcOp);
4660     if (!LD) {
4661       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4662       // instead.
4663       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4664       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4665           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4666           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4667           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4668         // PR2108
4669         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4670         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4671                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4672                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4673                                                    OpVT,
4674                                                    SrcOp.getOperand(0)
4675                                                           .getOperand(0))));
4676       }
4677     }
4678   }
4679
4680   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4681                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4682                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4683                                              OpVT, SrcOp)));
4684 }
4685
4686 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4687 /// shuffles.
4688 static SDValue
4689 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4690   SDValue V1 = SVOp->getOperand(0);
4691   SDValue V2 = SVOp->getOperand(1);
4692   DebugLoc dl = SVOp->getDebugLoc();
4693   EVT VT = SVOp->getValueType(0);
4694
4695   SmallVector<std::pair<int, int>, 8> Locs;
4696   Locs.resize(4);
4697   SmallVector<int, 8> Mask1(4U, -1);
4698   SmallVector<int, 8> PermMask;
4699   SVOp->getMask(PermMask);
4700
4701   unsigned NumHi = 0;
4702   unsigned NumLo = 0;
4703   for (unsigned i = 0; i != 4; ++i) {
4704     int Idx = PermMask[i];
4705     if (Idx < 0) {
4706       Locs[i] = std::make_pair(-1, -1);
4707     } else {
4708       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4709       if (Idx < 4) {
4710         Locs[i] = std::make_pair(0, NumLo);
4711         Mask1[NumLo] = Idx;
4712         NumLo++;
4713       } else {
4714         Locs[i] = std::make_pair(1, NumHi);
4715         if (2+NumHi < 4)
4716           Mask1[2+NumHi] = Idx;
4717         NumHi++;
4718       }
4719     }
4720   }
4721
4722   if (NumLo <= 2 && NumHi <= 2) {
4723     // If no more than two elements come from either vector. This can be
4724     // implemented with two shuffles. First shuffle gather the elements.
4725     // The second shuffle, which takes the first shuffle as both of its
4726     // vector operands, put the elements into the right order.
4727     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4728
4729     SmallVector<int, 8> Mask2(4U, -1);
4730
4731     for (unsigned i = 0; i != 4; ++i) {
4732       if (Locs[i].first == -1)
4733         continue;
4734       else {
4735         unsigned Idx = (i < 2) ? 0 : 4;
4736         Idx += Locs[i].first * 2 + Locs[i].second;
4737         Mask2[i] = Idx;
4738       }
4739     }
4740
4741     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4742   } else if (NumLo == 3 || NumHi == 3) {
4743     // Otherwise, we must have three elements from one vector, call it X, and
4744     // one element from the other, call it Y.  First, use a shufps to build an
4745     // intermediate vector with the one element from Y and the element from X
4746     // that will be in the same half in the final destination (the indexes don't
4747     // matter). Then, use a shufps to build the final vector, taking the half
4748     // containing the element from Y from the intermediate, and the other half
4749     // from X.
4750     if (NumHi == 3) {
4751       // Normalize it so the 3 elements come from V1.
4752       CommuteVectorShuffleMask(PermMask, VT);
4753       std::swap(V1, V2);
4754     }
4755
4756     // Find the element from V2.
4757     unsigned HiIndex;
4758     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4759       int Val = PermMask[HiIndex];
4760       if (Val < 0)
4761         continue;
4762       if (Val >= 4)
4763         break;
4764     }
4765
4766     Mask1[0] = PermMask[HiIndex];
4767     Mask1[1] = -1;
4768     Mask1[2] = PermMask[HiIndex^1];
4769     Mask1[3] = -1;
4770     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4771
4772     if (HiIndex >= 2) {
4773       Mask1[0] = PermMask[0];
4774       Mask1[1] = PermMask[1];
4775       Mask1[2] = HiIndex & 1 ? 6 : 4;
4776       Mask1[3] = HiIndex & 1 ? 4 : 6;
4777       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4778     } else {
4779       Mask1[0] = HiIndex & 1 ? 2 : 0;
4780       Mask1[1] = HiIndex & 1 ? 0 : 2;
4781       Mask1[2] = PermMask[2];
4782       Mask1[3] = PermMask[3];
4783       if (Mask1[2] >= 0)
4784         Mask1[2] += 4;
4785       if (Mask1[3] >= 0)
4786         Mask1[3] += 4;
4787       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4788     }
4789   }
4790
4791   // Break it into (shuffle shuffle_hi, shuffle_lo).
4792   Locs.clear();
4793   SmallVector<int,8> LoMask(4U, -1);
4794   SmallVector<int,8> HiMask(4U, -1);
4795
4796   SmallVector<int,8> *MaskPtr = &LoMask;
4797   unsigned MaskIdx = 0;
4798   unsigned LoIdx = 0;
4799   unsigned HiIdx = 2;
4800   for (unsigned i = 0; i != 4; ++i) {
4801     if (i == 2) {
4802       MaskPtr = &HiMask;
4803       MaskIdx = 1;
4804       LoIdx = 0;
4805       HiIdx = 2;
4806     }
4807     int Idx = PermMask[i];
4808     if (Idx < 0) {
4809       Locs[i] = std::make_pair(-1, -1);
4810     } else if (Idx < 4) {
4811       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4812       (*MaskPtr)[LoIdx] = Idx;
4813       LoIdx++;
4814     } else {
4815       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4816       (*MaskPtr)[HiIdx] = Idx;
4817       HiIdx++;
4818     }
4819   }
4820
4821   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4822   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4823   SmallVector<int, 8> MaskOps;
4824   for (unsigned i = 0; i != 4; ++i) {
4825     if (Locs[i].first == -1) {
4826       MaskOps.push_back(-1);
4827     } else {
4828       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4829       MaskOps.push_back(Idx);
4830     }
4831   }
4832   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4833 }
4834
4835 SDValue
4836 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
4837   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4838   SDValue V1 = Op.getOperand(0);
4839   SDValue V2 = Op.getOperand(1);
4840   EVT VT = Op.getValueType();
4841   DebugLoc dl = Op.getDebugLoc();
4842   unsigned NumElems = VT.getVectorNumElements();
4843   bool isMMX = VT.getSizeInBits() == 64;
4844   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4845   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4846   bool V1IsSplat = false;
4847   bool V2IsSplat = false;
4848   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
4849   MachineFunction &MF = DAG.getMachineFunction();
4850   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
4851
4852   if (isZeroShuffle(SVOp))
4853     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4854
4855   // Promote splats to v4f32.
4856   if (SVOp->isSplat()) {
4857     if (isMMX || NumElems < 4)
4858       return Op;
4859     return PromoteSplat(SVOp, DAG);
4860   }
4861
4862   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4863   // do it!
4864   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4865     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4866     if (NewOp.getNode())
4867       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4868                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4869   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4870     // FIXME: Figure out a cleaner way to do this.
4871     // Try to make use of movq to zero out the top part.
4872     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4873       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4874       if (NewOp.getNode()) {
4875         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4876           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4877                               DAG, Subtarget, dl);
4878       }
4879     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4880       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4881       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4882         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4883                             DAG, Subtarget, dl);
4884     }
4885   }
4886
4887   if (X86::isPSHUFDMask(SVOp)) {
4888     // The actual implementation will match the mask in the if above and then
4889     // during isel it can match several different instructions, not only pshufd
4890     // as its name says, sad but true, emulate the behavior for now...
4891     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
4892         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
4893
4894     if (OptForSize && HasSSE2 && X86::isUNPCKL_v_undef_Mask(SVOp) &&
4895         VT == MVT::v4i32)
4896       return getTargetShuffleNode(X86ISD::PUNPCKLDQ, dl, VT, V1, V1, DAG);
4897
4898     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
4899
4900     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
4901       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
4902
4903     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
4904       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
4905                                   TargetMask, DAG);
4906
4907     if (VT == MVT::v4f32)
4908       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
4909                                   TargetMask, DAG);
4910   }
4911
4912   // Check if this can be converted into a logical shift.
4913   bool isLeft = false;
4914   unsigned ShAmt = 0;
4915   SDValue ShVal;
4916   bool isShift = getSubtarget()->hasSSE2() &&
4917     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4918   if (isShift && ShVal.hasOneUse()) {
4919     // If the shifted value has multiple uses, it may be cheaper to use
4920     // v_set0 + movlhps or movhlps, etc.
4921     EVT EltVT = VT.getVectorElementType();
4922     ShAmt *= EltVT.getSizeInBits();
4923     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4924   }
4925
4926   if (X86::isMOVLMask(SVOp)) {
4927     if (V1IsUndef)
4928       return V2;
4929     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4930       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4931     if (!isMMX)
4932       return Op;
4933   }
4934
4935   // FIXME: fold these into legal mask.
4936   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4937                  X86::isMOVSLDUPMask(SVOp) ||
4938                  X86::isMOVHLPSMask(SVOp) ||
4939                  X86::isMOVLHPSMask(SVOp) ||
4940                  X86::isMOVLPMask(SVOp)))
4941     return Op;
4942
4943   if (ShouldXformToMOVHLPS(SVOp) ||
4944       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4945     return CommuteVectorShuffle(SVOp, DAG);
4946
4947   if (isShift) {
4948     // No better options. Use a vshl / vsrl.
4949     EVT EltVT = VT.getVectorElementType();
4950     ShAmt *= EltVT.getSizeInBits();
4951     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4952   }
4953
4954   bool Commuted = false;
4955   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4956   // 1,1,1,1 -> v8i16 though.
4957   V1IsSplat = isSplatVector(V1.getNode());
4958   V2IsSplat = isSplatVector(V2.getNode());
4959
4960   // Canonicalize the splat or undef, if present, to be on the RHS.
4961   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4962     Op = CommuteVectorShuffle(SVOp, DAG);
4963     SVOp = cast<ShuffleVectorSDNode>(Op);
4964     V1 = SVOp->getOperand(0);
4965     V2 = SVOp->getOperand(1);
4966     std::swap(V1IsSplat, V2IsSplat);
4967     std::swap(V1IsUndef, V2IsUndef);
4968     Commuted = true;
4969   }
4970
4971   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4972     // Shuffling low element of v1 into undef, just return v1.
4973     if (V2IsUndef)
4974       return V1;
4975     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4976     // the instruction selector will not match, so get a canonical MOVL with
4977     // swapped operands to undo the commute.
4978     return getMOVL(DAG, dl, VT, V2, V1);
4979   }
4980
4981   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4982       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4983       X86::isUNPCKLMask(SVOp) ||
4984       X86::isUNPCKHMask(SVOp))
4985     return Op;
4986
4987   if (V2IsSplat) {
4988     // Normalize mask so all entries that point to V2 points to its first
4989     // element then try to match unpck{h|l} again. If match, return a
4990     // new vector_shuffle with the corrected mask.
4991     SDValue NewMask = NormalizeMask(SVOp, DAG);
4992     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4993     if (NSVOp != SVOp) {
4994       if (X86::isUNPCKLMask(NSVOp, true)) {
4995         return NewMask;
4996       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4997         return NewMask;
4998       }
4999     }
5000   }
5001
5002   if (Commuted) {
5003     // Commute is back and try unpck* again.
5004     // FIXME: this seems wrong.
5005     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5006     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5007     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
5008         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
5009         X86::isUNPCKLMask(NewSVOp) ||
5010         X86::isUNPCKHMask(NewSVOp))
5011       return NewOp;
5012   }
5013
5014   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
5015
5016   // Normalize the node to match x86 shuffle ops if needed
5017   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5018     return CommuteVectorShuffle(SVOp, DAG);
5019
5020   // Check for legal shuffle and return?
5021   SmallVector<int, 16> PermMask;
5022   SVOp->getMask(PermMask);
5023   if (isShuffleMaskLegal(PermMask, VT))
5024     return Op;
5025
5026   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5027   if (VT == MVT::v8i16) {
5028     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5029     if (NewOp.getNode())
5030       return NewOp;
5031   }
5032
5033   if (VT == MVT::v16i8) {
5034     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5035     if (NewOp.getNode())
5036       return NewOp;
5037   }
5038
5039   // Handle all 4 wide cases with a number of shuffles except for MMX.
5040   if (NumElems == 4 && !isMMX)
5041     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5042
5043   return SDValue();
5044 }
5045
5046 SDValue
5047 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5048                                                 SelectionDAG &DAG) const {
5049   EVT VT = Op.getValueType();
5050   DebugLoc dl = Op.getDebugLoc();
5051   if (VT.getSizeInBits() == 8) {
5052     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5053                                     Op.getOperand(0), Op.getOperand(1));
5054     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5055                                     DAG.getValueType(VT));
5056     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5057   } else if (VT.getSizeInBits() == 16) {
5058     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5059     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5060     if (Idx == 0)
5061       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5062                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5063                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5064                                                  MVT::v4i32,
5065                                                  Op.getOperand(0)),
5066                                      Op.getOperand(1)));
5067     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5068                                     Op.getOperand(0), Op.getOperand(1));
5069     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5070                                     DAG.getValueType(VT));
5071     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5072   } else if (VT == MVT::f32) {
5073     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5074     // the result back to FR32 register. It's only worth matching if the
5075     // result has a single use which is a store or a bitcast to i32.  And in
5076     // the case of a store, it's not worth it if the index is a constant 0,
5077     // because a MOVSSmr can be used instead, which is smaller and faster.
5078     if (!Op.hasOneUse())
5079       return SDValue();
5080     SDNode *User = *Op.getNode()->use_begin();
5081     if ((User->getOpcode() != ISD::STORE ||
5082          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5083           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5084         (User->getOpcode() != ISD::BIT_CONVERT ||
5085          User->getValueType(0) != MVT::i32))
5086       return SDValue();
5087     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5088                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5089                                               Op.getOperand(0)),
5090                                               Op.getOperand(1));
5091     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5092   } else if (VT == MVT::i32) {
5093     // ExtractPS works with constant index.
5094     if (isa<ConstantSDNode>(Op.getOperand(1)))
5095       return Op;
5096   }
5097   return SDValue();
5098 }
5099
5100
5101 SDValue
5102 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5103                                            SelectionDAG &DAG) const {
5104   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5105     return SDValue();
5106
5107   if (Subtarget->hasSSE41()) {
5108     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5109     if (Res.getNode())
5110       return Res;
5111   }
5112
5113   EVT VT = Op.getValueType();
5114   DebugLoc dl = Op.getDebugLoc();
5115   // TODO: handle v16i8.
5116   if (VT.getSizeInBits() == 16) {
5117     SDValue Vec = Op.getOperand(0);
5118     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5119     if (Idx == 0)
5120       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5121                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5122                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5123                                                  MVT::v4i32, Vec),
5124                                      Op.getOperand(1)));
5125     // Transform it so it match pextrw which produces a 32-bit result.
5126     EVT EltVT = MVT::i32;
5127     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5128                                     Op.getOperand(0), Op.getOperand(1));
5129     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5130                                     DAG.getValueType(VT));
5131     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5132   } else if (VT.getSizeInBits() == 32) {
5133     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5134     if (Idx == 0)
5135       return Op;
5136
5137     // SHUFPS the element to the lowest double word, then movss.
5138     int Mask[4] = { Idx, -1, -1, -1 };
5139     EVT VVT = Op.getOperand(0).getValueType();
5140     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5141                                        DAG.getUNDEF(VVT), Mask);
5142     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5143                        DAG.getIntPtrConstant(0));
5144   } else if (VT.getSizeInBits() == 64) {
5145     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5146     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5147     //        to match extract_elt for f64.
5148     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5149     if (Idx == 0)
5150       return Op;
5151
5152     // UNPCKHPD the element to the lowest double word, then movsd.
5153     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5154     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5155     int Mask[2] = { 1, -1 };
5156     EVT VVT = Op.getOperand(0).getValueType();
5157     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5158                                        DAG.getUNDEF(VVT), Mask);
5159     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5160                        DAG.getIntPtrConstant(0));
5161   }
5162
5163   return SDValue();
5164 }
5165
5166 SDValue
5167 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5168                                                SelectionDAG &DAG) const {
5169   EVT VT = Op.getValueType();
5170   EVT EltVT = VT.getVectorElementType();
5171   DebugLoc dl = Op.getDebugLoc();
5172
5173   SDValue N0 = Op.getOperand(0);
5174   SDValue N1 = Op.getOperand(1);
5175   SDValue N2 = Op.getOperand(2);
5176
5177   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5178       isa<ConstantSDNode>(N2)) {
5179     unsigned Opc;
5180     if (VT == MVT::v8i16)
5181       Opc = X86ISD::PINSRW;
5182     else if (VT == MVT::v4i16)
5183       Opc = X86ISD::MMX_PINSRW;
5184     else if (VT == MVT::v16i8)
5185       Opc = X86ISD::PINSRB;
5186     else
5187       Opc = X86ISD::PINSRB;
5188
5189     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5190     // argument.
5191     if (N1.getValueType() != MVT::i32)
5192       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5193     if (N2.getValueType() != MVT::i32)
5194       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5195     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5196   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5197     // Bits [7:6] of the constant are the source select.  This will always be
5198     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5199     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5200     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5201     // Bits [5:4] of the constant are the destination select.  This is the
5202     //  value of the incoming immediate.
5203     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5204     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5205     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5206     // Create this as a scalar to vector..
5207     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5208     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5209   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5210     // PINSR* works with constant index.
5211     return Op;
5212   }
5213   return SDValue();
5214 }
5215
5216 SDValue
5217 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5218   EVT VT = Op.getValueType();
5219   EVT EltVT = VT.getVectorElementType();
5220
5221   if (Subtarget->hasSSE41())
5222     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5223
5224   if (EltVT == MVT::i8)
5225     return SDValue();
5226
5227   DebugLoc dl = Op.getDebugLoc();
5228   SDValue N0 = Op.getOperand(0);
5229   SDValue N1 = Op.getOperand(1);
5230   SDValue N2 = Op.getOperand(2);
5231
5232   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5233     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5234     // as its second argument.
5235     if (N1.getValueType() != MVT::i32)
5236       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5237     if (N2.getValueType() != MVT::i32)
5238       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5239     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5240                        dl, VT, N0, N1, N2);
5241   }
5242   return SDValue();
5243 }
5244
5245 SDValue
5246 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5247   DebugLoc dl = Op.getDebugLoc();
5248
5249   if (Op.getValueType() == MVT::v1i64 &&
5250       Op.getOperand(0).getValueType() == MVT::i64)
5251     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5252
5253   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5254   EVT VT = MVT::v2i32;
5255   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5256   default: break;
5257   case MVT::v16i8:
5258   case MVT::v8i16:
5259     VT = MVT::v4i32;
5260     break;
5261   }
5262   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5263                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5264 }
5265
5266 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5267 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5268 // one of the above mentioned nodes. It has to be wrapped because otherwise
5269 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5270 // be used to form addressing mode. These wrapped nodes will be selected
5271 // into MOV32ri.
5272 SDValue
5273 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5274   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5275
5276   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5277   // global base reg.
5278   unsigned char OpFlag = 0;
5279   unsigned WrapperKind = X86ISD::Wrapper;
5280   CodeModel::Model M = getTargetMachine().getCodeModel();
5281
5282   if (Subtarget->isPICStyleRIPRel() &&
5283       (M == CodeModel::Small || M == CodeModel::Kernel))
5284     WrapperKind = X86ISD::WrapperRIP;
5285   else if (Subtarget->isPICStyleGOT())
5286     OpFlag = X86II::MO_GOTOFF;
5287   else if (Subtarget->isPICStyleStubPIC())
5288     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5289
5290   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5291                                              CP->getAlignment(),
5292                                              CP->getOffset(), OpFlag);
5293   DebugLoc DL = CP->getDebugLoc();
5294   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5295   // With PIC, the address is actually $g + Offset.
5296   if (OpFlag) {
5297     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5298                          DAG.getNode(X86ISD::GlobalBaseReg,
5299                                      DebugLoc(), getPointerTy()),
5300                          Result);
5301   }
5302
5303   return Result;
5304 }
5305
5306 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5307   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5308
5309   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5310   // global base reg.
5311   unsigned char OpFlag = 0;
5312   unsigned WrapperKind = X86ISD::Wrapper;
5313   CodeModel::Model M = getTargetMachine().getCodeModel();
5314
5315   if (Subtarget->isPICStyleRIPRel() &&
5316       (M == CodeModel::Small || M == CodeModel::Kernel))
5317     WrapperKind = X86ISD::WrapperRIP;
5318   else if (Subtarget->isPICStyleGOT())
5319     OpFlag = X86II::MO_GOTOFF;
5320   else if (Subtarget->isPICStyleStubPIC())
5321     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5322
5323   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5324                                           OpFlag);
5325   DebugLoc DL = JT->getDebugLoc();
5326   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5327
5328   // With PIC, the address is actually $g + Offset.
5329   if (OpFlag) {
5330     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5331                          DAG.getNode(X86ISD::GlobalBaseReg,
5332                                      DebugLoc(), getPointerTy()),
5333                          Result);
5334   }
5335
5336   return Result;
5337 }
5338
5339 SDValue
5340 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5341   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5342
5343   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5344   // global base reg.
5345   unsigned char OpFlag = 0;
5346   unsigned WrapperKind = X86ISD::Wrapper;
5347   CodeModel::Model M = getTargetMachine().getCodeModel();
5348
5349   if (Subtarget->isPICStyleRIPRel() &&
5350       (M == CodeModel::Small || M == CodeModel::Kernel))
5351     WrapperKind = X86ISD::WrapperRIP;
5352   else if (Subtarget->isPICStyleGOT())
5353     OpFlag = X86II::MO_GOTOFF;
5354   else if (Subtarget->isPICStyleStubPIC())
5355     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5356
5357   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5358
5359   DebugLoc DL = Op.getDebugLoc();
5360   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5361
5362
5363   // With PIC, the address is actually $g + Offset.
5364   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5365       !Subtarget->is64Bit()) {
5366     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5367                          DAG.getNode(X86ISD::GlobalBaseReg,
5368                                      DebugLoc(), getPointerTy()),
5369                          Result);
5370   }
5371
5372   return Result;
5373 }
5374
5375 SDValue
5376 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5377   // Create the TargetBlockAddressAddress node.
5378   unsigned char OpFlags =
5379     Subtarget->ClassifyBlockAddressReference();
5380   CodeModel::Model M = getTargetMachine().getCodeModel();
5381   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5382   DebugLoc dl = Op.getDebugLoc();
5383   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5384                                        /*isTarget=*/true, OpFlags);
5385
5386   if (Subtarget->isPICStyleRIPRel() &&
5387       (M == CodeModel::Small || M == CodeModel::Kernel))
5388     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5389   else
5390     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5391
5392   // With PIC, the address is actually $g + Offset.
5393   if (isGlobalRelativeToPICBase(OpFlags)) {
5394     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5395                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5396                          Result);
5397   }
5398
5399   return Result;
5400 }
5401
5402 SDValue
5403 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5404                                       int64_t Offset,
5405                                       SelectionDAG &DAG) const {
5406   // Create the TargetGlobalAddress node, folding in the constant
5407   // offset if it is legal.
5408   unsigned char OpFlags =
5409     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5410   CodeModel::Model M = getTargetMachine().getCodeModel();
5411   SDValue Result;
5412   if (OpFlags == X86II::MO_NO_FLAG &&
5413       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5414     // A direct static reference to a global.
5415     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
5416     Offset = 0;
5417   } else {
5418     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
5419   }
5420
5421   if (Subtarget->isPICStyleRIPRel() &&
5422       (M == CodeModel::Small || M == CodeModel::Kernel))
5423     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5424   else
5425     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5426
5427   // With PIC, the address is actually $g + Offset.
5428   if (isGlobalRelativeToPICBase(OpFlags)) {
5429     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5430                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5431                          Result);
5432   }
5433
5434   // For globals that require a load from a stub to get the address, emit the
5435   // load.
5436   if (isGlobalStubReference(OpFlags))
5437     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5438                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5439
5440   // If there was a non-zero offset that we didn't fold, create an explicit
5441   // addition for it.
5442   if (Offset != 0)
5443     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5444                          DAG.getConstant(Offset, getPointerTy()));
5445
5446   return Result;
5447 }
5448
5449 SDValue
5450 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5451   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5452   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5453   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5454 }
5455
5456 static SDValue
5457 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5458            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5459            unsigned char OperandFlags) {
5460   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5461   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5462   DebugLoc dl = GA->getDebugLoc();
5463   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5464                                            GA->getValueType(0),
5465                                            GA->getOffset(),
5466                                            OperandFlags);
5467   if (InFlag) {
5468     SDValue Ops[] = { Chain,  TGA, *InFlag };
5469     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5470   } else {
5471     SDValue Ops[]  = { Chain, TGA };
5472     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5473   }
5474
5475   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5476   MFI->setAdjustsStack(true);
5477
5478   SDValue Flag = Chain.getValue(1);
5479   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5480 }
5481
5482 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5483 static SDValue
5484 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5485                                 const EVT PtrVT) {
5486   SDValue InFlag;
5487   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5488   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5489                                      DAG.getNode(X86ISD::GlobalBaseReg,
5490                                                  DebugLoc(), PtrVT), InFlag);
5491   InFlag = Chain.getValue(1);
5492
5493   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5494 }
5495
5496 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5497 static SDValue
5498 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5499                                 const EVT PtrVT) {
5500   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5501                     X86::RAX, X86II::MO_TLSGD);
5502 }
5503
5504 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5505 // "local exec" model.
5506 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5507                                    const EVT PtrVT, TLSModel::Model model,
5508                                    bool is64Bit) {
5509   DebugLoc dl = GA->getDebugLoc();
5510   // Get the Thread Pointer
5511   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5512                              DebugLoc(), PtrVT,
5513                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5514                                              MVT::i32));
5515
5516   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5517                                       NULL, 0, false, false, 0);
5518
5519   unsigned char OperandFlags = 0;
5520   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5521   // initialexec.
5522   unsigned WrapperKind = X86ISD::Wrapper;
5523   if (model == TLSModel::LocalExec) {
5524     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5525   } else if (is64Bit) {
5526     assert(model == TLSModel::InitialExec);
5527     OperandFlags = X86II::MO_GOTTPOFF;
5528     WrapperKind = X86ISD::WrapperRIP;
5529   } else {
5530     assert(model == TLSModel::InitialExec);
5531     OperandFlags = X86II::MO_INDNTPOFF;
5532   }
5533
5534   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5535   // exec)
5536   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
5537                                            GA->getValueType(0),
5538                                            GA->getOffset(), OperandFlags);
5539   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5540
5541   if (model == TLSModel::InitialExec)
5542     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5543                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5544
5545   // The address of the thread local variable is the add of the thread
5546   // pointer with the offset of the variable.
5547   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5548 }
5549
5550 SDValue
5551 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5552
5553   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5554   const GlobalValue *GV = GA->getGlobal();
5555
5556   if (Subtarget->isTargetELF()) {
5557     // TODO: implement the "local dynamic" model
5558     // TODO: implement the "initial exec"model for pic executables
5559
5560     // If GV is an alias then use the aliasee for determining
5561     // thread-localness.
5562     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5563       GV = GA->resolveAliasedGlobal(false);
5564
5565     TLSModel::Model model
5566       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5567
5568     switch (model) {
5569       case TLSModel::GeneralDynamic:
5570       case TLSModel::LocalDynamic: // not implemented
5571         if (Subtarget->is64Bit())
5572           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5573         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5574
5575       case TLSModel::InitialExec:
5576       case TLSModel::LocalExec:
5577         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5578                                    Subtarget->is64Bit());
5579     }
5580   } else if (Subtarget->isTargetDarwin()) {
5581     // Darwin only has one model of TLS.  Lower to that.
5582     unsigned char OpFlag = 0;
5583     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5584                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5585
5586     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5587     // global base reg.
5588     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5589                   !Subtarget->is64Bit();
5590     if (PIC32)
5591       OpFlag = X86II::MO_TLVP_PIC_BASE;
5592     else
5593       OpFlag = X86II::MO_TLVP;
5594     DebugLoc DL = Op.getDebugLoc();
5595     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
5596                                                 getPointerTy(),
5597                                                 GA->getOffset(), OpFlag);
5598     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5599
5600     // With PIC32, the address is actually $g + Offset.
5601     if (PIC32)
5602       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5603                            DAG.getNode(X86ISD::GlobalBaseReg,
5604                                        DebugLoc(), getPointerTy()),
5605                            Offset);
5606
5607     // Lowering the machine isd will make sure everything is in the right
5608     // location.
5609     SDValue Args[] = { Offset };
5610     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5611
5612     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5613     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5614     MFI->setAdjustsStack(true);
5615
5616     // And our return value (tls address) is in the standard call return value
5617     // location.
5618     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5619     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5620   }
5621
5622   assert(false &&
5623          "TLS not implemented for this target.");
5624
5625   llvm_unreachable("Unreachable");
5626   return SDValue();
5627 }
5628
5629
5630 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5631 /// take a 2 x i32 value to shift plus a shift amount.
5632 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5633   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5634   EVT VT = Op.getValueType();
5635   unsigned VTBits = VT.getSizeInBits();
5636   DebugLoc dl = Op.getDebugLoc();
5637   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5638   SDValue ShOpLo = Op.getOperand(0);
5639   SDValue ShOpHi = Op.getOperand(1);
5640   SDValue ShAmt  = Op.getOperand(2);
5641   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5642                                      DAG.getConstant(VTBits - 1, MVT::i8))
5643                        : DAG.getConstant(0, VT);
5644
5645   SDValue Tmp2, Tmp3;
5646   if (Op.getOpcode() == ISD::SHL_PARTS) {
5647     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5648     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5649   } else {
5650     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5651     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5652   }
5653
5654   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5655                                 DAG.getConstant(VTBits, MVT::i8));
5656   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5657                              AndNode, DAG.getConstant(0, MVT::i8));
5658
5659   SDValue Hi, Lo;
5660   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5661   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5662   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5663
5664   if (Op.getOpcode() == ISD::SHL_PARTS) {
5665     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5666     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5667   } else {
5668     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5669     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5670   }
5671
5672   SDValue Ops[2] = { Lo, Hi };
5673   return DAG.getMergeValues(Ops, 2, dl);
5674 }
5675
5676 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5677                                            SelectionDAG &DAG) const {
5678   EVT SrcVT = Op.getOperand(0).getValueType();
5679
5680   if (SrcVT.isVector()) {
5681     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5682       return Op;
5683     }
5684     return SDValue();
5685   }
5686
5687   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5688          "Unknown SINT_TO_FP to lower!");
5689
5690   // These are really Legal; return the operand so the caller accepts it as
5691   // Legal.
5692   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5693     return Op;
5694   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5695       Subtarget->is64Bit()) {
5696     return Op;
5697   }
5698
5699   DebugLoc dl = Op.getDebugLoc();
5700   unsigned Size = SrcVT.getSizeInBits()/8;
5701   MachineFunction &MF = DAG.getMachineFunction();
5702   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5703   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5704   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5705                                StackSlot,
5706                                PseudoSourceValue::getFixedStack(SSFI), 0,
5707                                false, false, 0);
5708   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5709 }
5710
5711 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5712                                      SDValue StackSlot,
5713                                      SelectionDAG &DAG) const {
5714   // Build the FILD
5715   DebugLoc dl = Op.getDebugLoc();
5716   SDVTList Tys;
5717   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5718   if (useSSE)
5719     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5720   else
5721     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5722   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5723   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5724                                Tys, Ops, array_lengthof(Ops));
5725
5726   if (useSSE) {
5727     Chain = Result.getValue(1);
5728     SDValue InFlag = Result.getValue(2);
5729
5730     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5731     // shouldn't be necessary except that RFP cannot be live across
5732     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5733     MachineFunction &MF = DAG.getMachineFunction();
5734     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5735     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5736     Tys = DAG.getVTList(MVT::Other);
5737     SDValue Ops[] = {
5738       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5739     };
5740     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5741     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5742                          PseudoSourceValue::getFixedStack(SSFI), 0,
5743                          false, false, 0);
5744   }
5745
5746   return Result;
5747 }
5748
5749 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5750 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5751                                                SelectionDAG &DAG) const {
5752   // This algorithm is not obvious. Here it is in C code, more or less:
5753   /*
5754     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5755       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5756       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5757
5758       // Copy ints to xmm registers.
5759       __m128i xh = _mm_cvtsi32_si128( hi );
5760       __m128i xl = _mm_cvtsi32_si128( lo );
5761
5762       // Combine into low half of a single xmm register.
5763       __m128i x = _mm_unpacklo_epi32( xh, xl );
5764       __m128d d;
5765       double sd;
5766
5767       // Merge in appropriate exponents to give the integer bits the right
5768       // magnitude.
5769       x = _mm_unpacklo_epi32( x, exp );
5770
5771       // Subtract away the biases to deal with the IEEE-754 double precision
5772       // implicit 1.
5773       d = _mm_sub_pd( (__m128d) x, bias );
5774
5775       // All conversions up to here are exact. The correctly rounded result is
5776       // calculated using the current rounding mode using the following
5777       // horizontal add.
5778       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5779       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5780                                 // store doesn't really need to be here (except
5781                                 // maybe to zero the other double)
5782       return sd;
5783     }
5784   */
5785
5786   DebugLoc dl = Op.getDebugLoc();
5787   LLVMContext *Context = DAG.getContext();
5788
5789   // Build some magic constants.
5790   std::vector<Constant*> CV0;
5791   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5792   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5793   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5794   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5795   Constant *C0 = ConstantVector::get(CV0);
5796   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5797
5798   std::vector<Constant*> CV1;
5799   CV1.push_back(
5800     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5801   CV1.push_back(
5802     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5803   Constant *C1 = ConstantVector::get(CV1);
5804   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5805
5806   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5807                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5808                                         Op.getOperand(0),
5809                                         DAG.getIntPtrConstant(1)));
5810   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5811                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5812                                         Op.getOperand(0),
5813                                         DAG.getIntPtrConstant(0)));
5814   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5815   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5816                               PseudoSourceValue::getConstantPool(), 0,
5817                               false, false, 16);
5818   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5819   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5820   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5821                               PseudoSourceValue::getConstantPool(), 0,
5822                               false, false, 16);
5823   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5824
5825   // Add the halves; easiest way is to swap them into another reg first.
5826   int ShufMask[2] = { 1, -1 };
5827   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5828                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5829   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5830   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5831                      DAG.getIntPtrConstant(0));
5832 }
5833
5834 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5835 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
5836                                                SelectionDAG &DAG) const {
5837   DebugLoc dl = Op.getDebugLoc();
5838   // FP constant to bias correct the final result.
5839   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5840                                    MVT::f64);
5841
5842   // Load the 32-bit value into an XMM register.
5843   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5844                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5845                                          Op.getOperand(0),
5846                                          DAG.getIntPtrConstant(0)));
5847
5848   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5849                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5850                      DAG.getIntPtrConstant(0));
5851
5852   // Or the load with the bias.
5853   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5854                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5855                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5856                                                    MVT::v2f64, Load)),
5857                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5858                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5859                                                    MVT::v2f64, Bias)));
5860   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5861                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5862                    DAG.getIntPtrConstant(0));
5863
5864   // Subtract the bias.
5865   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5866
5867   // Handle final rounding.
5868   EVT DestVT = Op.getValueType();
5869
5870   if (DestVT.bitsLT(MVT::f64)) {
5871     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5872                        DAG.getIntPtrConstant(0));
5873   } else if (DestVT.bitsGT(MVT::f64)) {
5874     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5875   }
5876
5877   // Handle final rounding.
5878   return Sub;
5879 }
5880
5881 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
5882                                            SelectionDAG &DAG) const {
5883   SDValue N0 = Op.getOperand(0);
5884   DebugLoc dl = Op.getDebugLoc();
5885
5886   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
5887   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5888   // the optimization here.
5889   if (DAG.SignBitIsZero(N0))
5890     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5891
5892   EVT SrcVT = N0.getValueType();
5893   EVT DstVT = Op.getValueType();
5894   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
5895     return LowerUINT_TO_FP_i64(Op, DAG);
5896   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
5897     return LowerUINT_TO_FP_i32(Op, DAG);
5898
5899   // Make a 64-bit buffer, and use it to build an FILD.
5900   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5901   if (SrcVT == MVT::i32) {
5902     SDValue WordOff = DAG.getConstant(4, getPointerTy());
5903     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5904                                      getPointerTy(), StackSlot, WordOff);
5905     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5906                                   StackSlot, NULL, 0, false, false, 0);
5907     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5908                                   OffsetSlot, NULL, 0, false, false, 0);
5909     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5910     return Fild;
5911   }
5912
5913   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
5914   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5915                                 StackSlot, NULL, 0, false, false, 0);
5916   // For i64 source, we need to add the appropriate power of 2 if the input
5917   // was negative.  This is the same as the optimization in
5918   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
5919   // we must be careful to do the computation in x87 extended precision, not
5920   // in SSE. (The generic code can't know it's OK to do this, or how to.)
5921   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
5922   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
5923   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
5924
5925   APInt FF(32, 0x5F800000ULL);
5926
5927   // Check whether the sign bit is set.
5928   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
5929                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
5930                                  ISD::SETLT);
5931
5932   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
5933   SDValue FudgePtr = DAG.getConstantPool(
5934                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
5935                                          getPointerTy());
5936
5937   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
5938   SDValue Zero = DAG.getIntPtrConstant(0);
5939   SDValue Four = DAG.getIntPtrConstant(4);
5940   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
5941                                Zero, Four);
5942   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
5943
5944   // Load the value out, extending it from f32 to f80.
5945   // FIXME: Avoid the extend by constructing the right constant pool?
5946   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
5947                                  FudgePtr, PseudoSourceValue::getConstantPool(),
5948                                  0, MVT::f32, false, false, 4);
5949   // Extend everything to 80 bits to force it to be done on x87.
5950   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
5951   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
5952 }
5953
5954 std::pair<SDValue,SDValue> X86TargetLowering::
5955 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
5956   DebugLoc dl = Op.getDebugLoc();
5957
5958   EVT DstTy = Op.getValueType();
5959
5960   if (!IsSigned) {
5961     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5962     DstTy = MVT::i64;
5963   }
5964
5965   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5966          DstTy.getSimpleVT() >= MVT::i16 &&
5967          "Unknown FP_TO_SINT to lower!");
5968
5969   // These are really Legal.
5970   if (DstTy == MVT::i32 &&
5971       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5972     return std::make_pair(SDValue(), SDValue());
5973   if (Subtarget->is64Bit() &&
5974       DstTy == MVT::i64 &&
5975       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5976     return std::make_pair(SDValue(), SDValue());
5977
5978   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5979   // stack slot.
5980   MachineFunction &MF = DAG.getMachineFunction();
5981   unsigned MemSize = DstTy.getSizeInBits()/8;
5982   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5983   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5984
5985   unsigned Opc;
5986   switch (DstTy.getSimpleVT().SimpleTy) {
5987   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5988   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5989   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5990   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5991   }
5992
5993   SDValue Chain = DAG.getEntryNode();
5994   SDValue Value = Op.getOperand(0);
5995   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5996     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5997     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5998                          PseudoSourceValue::getFixedStack(SSFI), 0,
5999                          false, false, 0);
6000     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6001     SDValue Ops[] = {
6002       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
6003     };
6004     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
6005     Chain = Value.getValue(1);
6006     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6007     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6008   }
6009
6010   // Build the FP_TO_INT*_IN_MEM
6011   SDValue Ops[] = { Chain, Value, StackSlot };
6012   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
6013
6014   return std::make_pair(FIST, StackSlot);
6015 }
6016
6017 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6018                                            SelectionDAG &DAG) const {
6019   if (Op.getValueType().isVector()) {
6020     if (Op.getValueType() == MVT::v2i32 &&
6021         Op.getOperand(0).getValueType() == MVT::v2f64) {
6022       return Op;
6023     }
6024     return SDValue();
6025   }
6026
6027   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6028   SDValue FIST = Vals.first, StackSlot = Vals.second;
6029   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6030   if (FIST.getNode() == 0) return Op;
6031
6032   // Load the result.
6033   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6034                      FIST, StackSlot, NULL, 0, false, false, 0);
6035 }
6036
6037 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6038                                            SelectionDAG &DAG) const {
6039   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6040   SDValue FIST = Vals.first, StackSlot = Vals.second;
6041   assert(FIST.getNode() && "Unexpected failure");
6042
6043   // Load the result.
6044   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6045                      FIST, StackSlot, NULL, 0, false, false, 0);
6046 }
6047
6048 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6049                                      SelectionDAG &DAG) const {
6050   LLVMContext *Context = DAG.getContext();
6051   DebugLoc dl = Op.getDebugLoc();
6052   EVT VT = Op.getValueType();
6053   EVT EltVT = VT;
6054   if (VT.isVector())
6055     EltVT = VT.getVectorElementType();
6056   std::vector<Constant*> CV;
6057   if (EltVT == MVT::f64) {
6058     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6059     CV.push_back(C);
6060     CV.push_back(C);
6061   } else {
6062     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6063     CV.push_back(C);
6064     CV.push_back(C);
6065     CV.push_back(C);
6066     CV.push_back(C);
6067   }
6068   Constant *C = ConstantVector::get(CV);
6069   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6070   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6071                              PseudoSourceValue::getConstantPool(), 0,
6072                              false, false, 16);
6073   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6074 }
6075
6076 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6077   LLVMContext *Context = DAG.getContext();
6078   DebugLoc dl = Op.getDebugLoc();
6079   EVT VT = Op.getValueType();
6080   EVT EltVT = VT;
6081   if (VT.isVector())
6082     EltVT = VT.getVectorElementType();
6083   std::vector<Constant*> CV;
6084   if (EltVT == MVT::f64) {
6085     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6086     CV.push_back(C);
6087     CV.push_back(C);
6088   } else {
6089     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6090     CV.push_back(C);
6091     CV.push_back(C);
6092     CV.push_back(C);
6093     CV.push_back(C);
6094   }
6095   Constant *C = ConstantVector::get(CV);
6096   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6097   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6098                              PseudoSourceValue::getConstantPool(), 0,
6099                              false, false, 16);
6100   if (VT.isVector()) {
6101     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6102                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6103                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6104                                 Op.getOperand(0)),
6105                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6106   } else {
6107     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6108   }
6109 }
6110
6111 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6112   LLVMContext *Context = DAG.getContext();
6113   SDValue Op0 = Op.getOperand(0);
6114   SDValue Op1 = Op.getOperand(1);
6115   DebugLoc dl = Op.getDebugLoc();
6116   EVT VT = Op.getValueType();
6117   EVT SrcVT = Op1.getValueType();
6118
6119   // If second operand is smaller, extend it first.
6120   if (SrcVT.bitsLT(VT)) {
6121     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6122     SrcVT = VT;
6123   }
6124   // And if it is bigger, shrink it first.
6125   if (SrcVT.bitsGT(VT)) {
6126     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6127     SrcVT = VT;
6128   }
6129
6130   // At this point the operands and the result should have the same
6131   // type, and that won't be f80 since that is not custom lowered.
6132
6133   // First get the sign bit of second operand.
6134   std::vector<Constant*> CV;
6135   if (SrcVT == MVT::f64) {
6136     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6137     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6138   } else {
6139     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6140     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6141     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6142     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6143   }
6144   Constant *C = ConstantVector::get(CV);
6145   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6146   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6147                               PseudoSourceValue::getConstantPool(), 0,
6148                               false, false, 16);
6149   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6150
6151   // Shift sign bit right or left if the two operands have different types.
6152   if (SrcVT.bitsGT(VT)) {
6153     // Op0 is MVT::f32, Op1 is MVT::f64.
6154     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6155     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6156                           DAG.getConstant(32, MVT::i32));
6157     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6158     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6159                           DAG.getIntPtrConstant(0));
6160   }
6161
6162   // Clear first operand sign bit.
6163   CV.clear();
6164   if (VT == MVT::f64) {
6165     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6166     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6167   } else {
6168     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6169     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6170     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6171     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6172   }
6173   C = ConstantVector::get(CV);
6174   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6175   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6176                               PseudoSourceValue::getConstantPool(), 0,
6177                               false, false, 16);
6178   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6179
6180   // Or the value with the sign bit.
6181   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6182 }
6183
6184 /// Emit nodes that will be selected as "test Op0,Op0", or something
6185 /// equivalent.
6186 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6187                                     SelectionDAG &DAG) const {
6188   DebugLoc dl = Op.getDebugLoc();
6189
6190   // CF and OF aren't always set the way we want. Determine which
6191   // of these we need.
6192   bool NeedCF = false;
6193   bool NeedOF = false;
6194   switch (X86CC) {
6195   default: break;
6196   case X86::COND_A: case X86::COND_AE:
6197   case X86::COND_B: case X86::COND_BE:
6198     NeedCF = true;
6199     break;
6200   case X86::COND_G: case X86::COND_GE:
6201   case X86::COND_L: case X86::COND_LE:
6202   case X86::COND_O: case X86::COND_NO:
6203     NeedOF = true;
6204     break;
6205   }
6206
6207   // See if we can use the EFLAGS value from the operand instead of
6208   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6209   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6210   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6211     // Emit a CMP with 0, which is the TEST pattern.
6212     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6213                        DAG.getConstant(0, Op.getValueType()));
6214
6215   unsigned Opcode = 0;
6216   unsigned NumOperands = 0;
6217   switch (Op.getNode()->getOpcode()) {
6218   case ISD::ADD:
6219     // Due to an isel shortcoming, be conservative if this add is likely to be
6220     // selected as part of a load-modify-store instruction. When the root node
6221     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6222     // uses of other nodes in the match, such as the ADD in this case. This
6223     // leads to the ADD being left around and reselected, with the result being
6224     // two adds in the output.  Alas, even if none our users are stores, that
6225     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6226     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6227     // climbing the DAG back to the root, and it doesn't seem to be worth the
6228     // effort.
6229     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6230            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6231       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6232         goto default_case;
6233
6234     if (ConstantSDNode *C =
6235         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6236       // An add of one will be selected as an INC.
6237       if (C->getAPIntValue() == 1) {
6238         Opcode = X86ISD::INC;
6239         NumOperands = 1;
6240         break;
6241       }
6242
6243       // An add of negative one (subtract of one) will be selected as a DEC.
6244       if (C->getAPIntValue().isAllOnesValue()) {
6245         Opcode = X86ISD::DEC;
6246         NumOperands = 1;
6247         break;
6248       }
6249     }
6250
6251     // Otherwise use a regular EFLAGS-setting add.
6252     Opcode = X86ISD::ADD;
6253     NumOperands = 2;
6254     break;
6255   case ISD::AND: {
6256     // If the primary and result isn't used, don't bother using X86ISD::AND,
6257     // because a TEST instruction will be better.
6258     bool NonFlagUse = false;
6259     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6260            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6261       SDNode *User = *UI;
6262       unsigned UOpNo = UI.getOperandNo();
6263       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6264         // Look pass truncate.
6265         UOpNo = User->use_begin().getOperandNo();
6266         User = *User->use_begin();
6267       }
6268
6269       if (User->getOpcode() != ISD::BRCOND &&
6270           User->getOpcode() != ISD::SETCC &&
6271           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6272         NonFlagUse = true;
6273         break;
6274       }
6275     }
6276
6277     if (!NonFlagUse)
6278       break;
6279   }
6280     // FALL THROUGH
6281   case ISD::SUB:
6282   case ISD::OR:
6283   case ISD::XOR:
6284     // Due to the ISEL shortcoming noted above, be conservative if this op is
6285     // likely to be selected as part of a load-modify-store instruction.
6286     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6287            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6288       if (UI->getOpcode() == ISD::STORE)
6289         goto default_case;
6290
6291     // Otherwise use a regular EFLAGS-setting instruction.
6292     switch (Op.getNode()->getOpcode()) {
6293     default: llvm_unreachable("unexpected operator!");
6294     case ISD::SUB: Opcode = X86ISD::SUB; break;
6295     case ISD::OR:  Opcode = X86ISD::OR;  break;
6296     case ISD::XOR: Opcode = X86ISD::XOR; break;
6297     case ISD::AND: Opcode = X86ISD::AND; break;
6298     }
6299
6300     NumOperands = 2;
6301     break;
6302   case X86ISD::ADD:
6303   case X86ISD::SUB:
6304   case X86ISD::INC:
6305   case X86ISD::DEC:
6306   case X86ISD::OR:
6307   case X86ISD::XOR:
6308   case X86ISD::AND:
6309     return SDValue(Op.getNode(), 1);
6310   default:
6311   default_case:
6312     break;
6313   }
6314
6315   if (Opcode == 0)
6316     // Emit a CMP with 0, which is the TEST pattern.
6317     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6318                        DAG.getConstant(0, Op.getValueType()));
6319
6320   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6321   SmallVector<SDValue, 4> Ops;
6322   for (unsigned i = 0; i != NumOperands; ++i)
6323     Ops.push_back(Op.getOperand(i));
6324
6325   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6326   DAG.ReplaceAllUsesWith(Op, New);
6327   return SDValue(New.getNode(), 1);
6328 }
6329
6330 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6331 /// equivalent.
6332 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6333                                    SelectionDAG &DAG) const {
6334   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6335     if (C->getAPIntValue() == 0)
6336       return EmitTest(Op0, X86CC, DAG);
6337
6338   DebugLoc dl = Op0.getDebugLoc();
6339   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6340 }
6341
6342 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6343 /// if it's possible.
6344 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6345                                      DebugLoc dl, SelectionDAG &DAG) const {
6346   SDValue Op0 = And.getOperand(0);
6347   SDValue Op1 = And.getOperand(1);
6348   if (Op0.getOpcode() == ISD::TRUNCATE)
6349     Op0 = Op0.getOperand(0);
6350   if (Op1.getOpcode() == ISD::TRUNCATE)
6351     Op1 = Op1.getOperand(0);
6352
6353   SDValue LHS, RHS;
6354   if (Op1.getOpcode() == ISD::SHL)
6355     std::swap(Op0, Op1);
6356   if (Op0.getOpcode() == ISD::SHL) {
6357     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6358       if (And00C->getZExtValue() == 1) {
6359         // If we looked past a truncate, check that it's only truncating away
6360         // known zeros.
6361         unsigned BitWidth = Op0.getValueSizeInBits();
6362         unsigned AndBitWidth = And.getValueSizeInBits();
6363         if (BitWidth > AndBitWidth) {
6364           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6365           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6366           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6367             return SDValue();
6368         }
6369         LHS = Op1;
6370         RHS = Op0.getOperand(1);
6371       }
6372   } else if (Op1.getOpcode() == ISD::Constant) {
6373     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6374     SDValue AndLHS = Op0;
6375     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6376       LHS = AndLHS.getOperand(0);
6377       RHS = AndLHS.getOperand(1);
6378     }
6379   }
6380
6381   if (LHS.getNode()) {
6382     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6383     // instruction.  Since the shift amount is in-range-or-undefined, we know
6384     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6385     // the encoding for the i16 version is larger than the i32 version.
6386     // Also promote i16 to i32 for performance / code size reason.
6387     if (LHS.getValueType() == MVT::i8 ||
6388         LHS.getValueType() == MVT::i16)
6389       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6390
6391     // If the operand types disagree, extend the shift amount to match.  Since
6392     // BT ignores high bits (like shifts) we can use anyextend.
6393     if (LHS.getValueType() != RHS.getValueType())
6394       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6395
6396     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6397     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6398     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6399                        DAG.getConstant(Cond, MVT::i8), BT);
6400   }
6401
6402   return SDValue();
6403 }
6404
6405 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6406   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6407   SDValue Op0 = Op.getOperand(0);
6408   SDValue Op1 = Op.getOperand(1);
6409   DebugLoc dl = Op.getDebugLoc();
6410   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6411
6412   // Optimize to BT if possible.
6413   // Lower (X & (1 << N)) == 0 to BT(X, N).
6414   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6415   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6416   if (Op0.getOpcode() == ISD::AND &&
6417       Op0.hasOneUse() &&
6418       Op1.getOpcode() == ISD::Constant &&
6419       cast<ConstantSDNode>(Op1)->isNullValue() &&
6420       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6421     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6422     if (NewSetCC.getNode())
6423       return NewSetCC;
6424   }
6425
6426   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6427   if (Op0.getOpcode() == X86ISD::SETCC &&
6428       Op1.getOpcode() == ISD::Constant &&
6429       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6430        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6431       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6432     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6433     bool Invert = (CC == ISD::SETNE) ^
6434       cast<ConstantSDNode>(Op1)->isNullValue();
6435     if (Invert)
6436       CCode = X86::GetOppositeBranchCondition(CCode);
6437     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6438                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6439   }
6440
6441   bool isFP = Op1.getValueType().isFloatingPoint();
6442   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6443   if (X86CC == X86::COND_INVALID)
6444     return SDValue();
6445
6446   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6447
6448   // Use sbb x, x to materialize carry bit into a GPR.
6449   if (X86CC == X86::COND_B)
6450     return DAG.getNode(ISD::AND, dl, MVT::i8,
6451                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6452                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6453                        DAG.getConstant(1, MVT::i8));
6454
6455   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6456                      DAG.getConstant(X86CC, MVT::i8), Cond);
6457 }
6458
6459 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6460   SDValue Cond;
6461   SDValue Op0 = Op.getOperand(0);
6462   SDValue Op1 = Op.getOperand(1);
6463   SDValue CC = Op.getOperand(2);
6464   EVT VT = Op.getValueType();
6465   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6466   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6467   DebugLoc dl = Op.getDebugLoc();
6468
6469   if (isFP) {
6470     unsigned SSECC = 8;
6471     EVT VT0 = Op0.getValueType();
6472     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6473     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6474     bool Swap = false;
6475
6476     switch (SetCCOpcode) {
6477     default: break;
6478     case ISD::SETOEQ:
6479     case ISD::SETEQ:  SSECC = 0; break;
6480     case ISD::SETOGT:
6481     case ISD::SETGT: Swap = true; // Fallthrough
6482     case ISD::SETLT:
6483     case ISD::SETOLT: SSECC = 1; break;
6484     case ISD::SETOGE:
6485     case ISD::SETGE: Swap = true; // Fallthrough
6486     case ISD::SETLE:
6487     case ISD::SETOLE: SSECC = 2; break;
6488     case ISD::SETUO:  SSECC = 3; break;
6489     case ISD::SETUNE:
6490     case ISD::SETNE:  SSECC = 4; break;
6491     case ISD::SETULE: Swap = true;
6492     case ISD::SETUGE: SSECC = 5; break;
6493     case ISD::SETULT: Swap = true;
6494     case ISD::SETUGT: SSECC = 6; break;
6495     case ISD::SETO:   SSECC = 7; break;
6496     }
6497     if (Swap)
6498       std::swap(Op0, Op1);
6499
6500     // In the two special cases we can't handle, emit two comparisons.
6501     if (SSECC == 8) {
6502       if (SetCCOpcode == ISD::SETUEQ) {
6503         SDValue UNORD, EQ;
6504         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6505         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6506         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6507       }
6508       else if (SetCCOpcode == ISD::SETONE) {
6509         SDValue ORD, NEQ;
6510         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6511         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6512         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6513       }
6514       llvm_unreachable("Illegal FP comparison");
6515     }
6516     // Handle all other FP comparisons here.
6517     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6518   }
6519
6520   // We are handling one of the integer comparisons here.  Since SSE only has
6521   // GT and EQ comparisons for integer, swapping operands and multiple
6522   // operations may be required for some comparisons.
6523   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6524   bool Swap = false, Invert = false, FlipSigns = false;
6525
6526   switch (VT.getSimpleVT().SimpleTy) {
6527   default: break;
6528   case MVT::v8i8:
6529   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6530   case MVT::v4i16:
6531   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6532   case MVT::v2i32:
6533   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6534   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6535   }
6536
6537   switch (SetCCOpcode) {
6538   default: break;
6539   case ISD::SETNE:  Invert = true;
6540   case ISD::SETEQ:  Opc = EQOpc; break;
6541   case ISD::SETLT:  Swap = true;
6542   case ISD::SETGT:  Opc = GTOpc; break;
6543   case ISD::SETGE:  Swap = true;
6544   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6545   case ISD::SETULT: Swap = true;
6546   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6547   case ISD::SETUGE: Swap = true;
6548   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6549   }
6550   if (Swap)
6551     std::swap(Op0, Op1);
6552
6553   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6554   // bits of the inputs before performing those operations.
6555   if (FlipSigns) {
6556     EVT EltVT = VT.getVectorElementType();
6557     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6558                                       EltVT);
6559     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6560     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6561                                     SignBits.size());
6562     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6563     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6564   }
6565
6566   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6567
6568   // If the logical-not of the result is required, perform that now.
6569   if (Invert)
6570     Result = DAG.getNOT(dl, Result, VT);
6571
6572   return Result;
6573 }
6574
6575 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6576 static bool isX86LogicalCmp(SDValue Op) {
6577   unsigned Opc = Op.getNode()->getOpcode();
6578   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6579     return true;
6580   if (Op.getResNo() == 1 &&
6581       (Opc == X86ISD::ADD ||
6582        Opc == X86ISD::SUB ||
6583        Opc == X86ISD::SMUL ||
6584        Opc == X86ISD::UMUL ||
6585        Opc == X86ISD::INC ||
6586        Opc == X86ISD::DEC ||
6587        Opc == X86ISD::OR ||
6588        Opc == X86ISD::XOR ||
6589        Opc == X86ISD::AND))
6590     return true;
6591
6592   return false;
6593 }
6594
6595 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6596   bool addTest = true;
6597   SDValue Cond  = Op.getOperand(0);
6598   DebugLoc dl = Op.getDebugLoc();
6599   SDValue CC;
6600
6601   if (Cond.getOpcode() == ISD::SETCC) {
6602     SDValue NewCond = LowerSETCC(Cond, DAG);
6603     if (NewCond.getNode())
6604       Cond = NewCond;
6605   }
6606
6607   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6608   SDValue Op1 = Op.getOperand(1);
6609   SDValue Op2 = Op.getOperand(2);
6610   if (Cond.getOpcode() == X86ISD::SETCC &&
6611       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6612     SDValue Cmp = Cond.getOperand(1);
6613     if (Cmp.getOpcode() == X86ISD::CMP) {
6614       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6615       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6616       ConstantSDNode *RHSC =
6617         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6618       if (N1C && N1C->isAllOnesValue() &&
6619           N2C && N2C->isNullValue() &&
6620           RHSC && RHSC->isNullValue()) {
6621         SDValue CmpOp0 = Cmp.getOperand(0);
6622         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6623                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6624         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6625                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6626       }
6627     }
6628   }
6629
6630   // Look pass (and (setcc_carry (cmp ...)), 1).
6631   if (Cond.getOpcode() == ISD::AND &&
6632       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6633     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6634     if (C && C->getAPIntValue() == 1)
6635       Cond = Cond.getOperand(0);
6636   }
6637
6638   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6639   // setting operand in place of the X86ISD::SETCC.
6640   if (Cond.getOpcode() == X86ISD::SETCC ||
6641       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6642     CC = Cond.getOperand(0);
6643
6644     SDValue Cmp = Cond.getOperand(1);
6645     unsigned Opc = Cmp.getOpcode();
6646     EVT VT = Op.getValueType();
6647
6648     bool IllegalFPCMov = false;
6649     if (VT.isFloatingPoint() && !VT.isVector() &&
6650         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6651       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6652
6653     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6654         Opc == X86ISD::BT) { // FIXME
6655       Cond = Cmp;
6656       addTest = false;
6657     }
6658   }
6659
6660   if (addTest) {
6661     // Look pass the truncate.
6662     if (Cond.getOpcode() == ISD::TRUNCATE)
6663       Cond = Cond.getOperand(0);
6664
6665     // We know the result of AND is compared against zero. Try to match
6666     // it to BT.
6667     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6668       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6669       if (NewSetCC.getNode()) {
6670         CC = NewSetCC.getOperand(0);
6671         Cond = NewSetCC.getOperand(1);
6672         addTest = false;
6673       }
6674     }
6675   }
6676
6677   if (addTest) {
6678     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6679     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6680   }
6681
6682   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6683   // condition is true.
6684   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6685   SDValue Ops[] = { Op2, Op1, CC, Cond };
6686   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6687 }
6688
6689 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6690 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6691 // from the AND / OR.
6692 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6693   Opc = Op.getOpcode();
6694   if (Opc != ISD::OR && Opc != ISD::AND)
6695     return false;
6696   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6697           Op.getOperand(0).hasOneUse() &&
6698           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6699           Op.getOperand(1).hasOneUse());
6700 }
6701
6702 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6703 // 1 and that the SETCC node has a single use.
6704 static bool isXor1OfSetCC(SDValue Op) {
6705   if (Op.getOpcode() != ISD::XOR)
6706     return false;
6707   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6708   if (N1C && N1C->getAPIntValue() == 1) {
6709     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6710       Op.getOperand(0).hasOneUse();
6711   }
6712   return false;
6713 }
6714
6715 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6716   bool addTest = true;
6717   SDValue Chain = Op.getOperand(0);
6718   SDValue Cond  = Op.getOperand(1);
6719   SDValue Dest  = Op.getOperand(2);
6720   DebugLoc dl = Op.getDebugLoc();
6721   SDValue CC;
6722
6723   if (Cond.getOpcode() == ISD::SETCC) {
6724     SDValue NewCond = LowerSETCC(Cond, DAG);
6725     if (NewCond.getNode())
6726       Cond = NewCond;
6727   }
6728 #if 0
6729   // FIXME: LowerXALUO doesn't handle these!!
6730   else if (Cond.getOpcode() == X86ISD::ADD  ||
6731            Cond.getOpcode() == X86ISD::SUB  ||
6732            Cond.getOpcode() == X86ISD::SMUL ||
6733            Cond.getOpcode() == X86ISD::UMUL)
6734     Cond = LowerXALUO(Cond, DAG);
6735 #endif
6736
6737   // Look pass (and (setcc_carry (cmp ...)), 1).
6738   if (Cond.getOpcode() == ISD::AND &&
6739       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6740     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6741     if (C && C->getAPIntValue() == 1)
6742       Cond = Cond.getOperand(0);
6743   }
6744
6745   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6746   // setting operand in place of the X86ISD::SETCC.
6747   if (Cond.getOpcode() == X86ISD::SETCC ||
6748       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6749     CC = Cond.getOperand(0);
6750
6751     SDValue Cmp = Cond.getOperand(1);
6752     unsigned Opc = Cmp.getOpcode();
6753     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6754     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6755       Cond = Cmp;
6756       addTest = false;
6757     } else {
6758       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6759       default: break;
6760       case X86::COND_O:
6761       case X86::COND_B:
6762         // These can only come from an arithmetic instruction with overflow,
6763         // e.g. SADDO, UADDO.
6764         Cond = Cond.getNode()->getOperand(1);
6765         addTest = false;
6766         break;
6767       }
6768     }
6769   } else {
6770     unsigned CondOpc;
6771     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6772       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6773       if (CondOpc == ISD::OR) {
6774         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6775         // two branches instead of an explicit OR instruction with a
6776         // separate test.
6777         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6778             isX86LogicalCmp(Cmp)) {
6779           CC = Cond.getOperand(0).getOperand(0);
6780           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6781                               Chain, Dest, CC, Cmp);
6782           CC = Cond.getOperand(1).getOperand(0);
6783           Cond = Cmp;
6784           addTest = false;
6785         }
6786       } else { // ISD::AND
6787         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6788         // two branches instead of an explicit AND instruction with a
6789         // separate test. However, we only do this if this block doesn't
6790         // have a fall-through edge, because this requires an explicit
6791         // jmp when the condition is false.
6792         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6793             isX86LogicalCmp(Cmp) &&
6794             Op.getNode()->hasOneUse()) {
6795           X86::CondCode CCode =
6796             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6797           CCode = X86::GetOppositeBranchCondition(CCode);
6798           CC = DAG.getConstant(CCode, MVT::i8);
6799           SDNode *User = *Op.getNode()->use_begin();
6800           // Look for an unconditional branch following this conditional branch.
6801           // We need this because we need to reverse the successors in order
6802           // to implement FCMP_OEQ.
6803           if (User->getOpcode() == ISD::BR) {
6804             SDValue FalseBB = User->getOperand(1);
6805             SDNode *NewBR =
6806               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
6807             assert(NewBR == User);
6808             (void)NewBR;
6809             Dest = FalseBB;
6810
6811             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6812                                 Chain, Dest, CC, Cmp);
6813             X86::CondCode CCode =
6814               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6815             CCode = X86::GetOppositeBranchCondition(CCode);
6816             CC = DAG.getConstant(CCode, MVT::i8);
6817             Cond = Cmp;
6818             addTest = false;
6819           }
6820         }
6821       }
6822     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6823       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6824       // It should be transformed during dag combiner except when the condition
6825       // is set by a arithmetics with overflow node.
6826       X86::CondCode CCode =
6827         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6828       CCode = X86::GetOppositeBranchCondition(CCode);
6829       CC = DAG.getConstant(CCode, MVT::i8);
6830       Cond = Cond.getOperand(0).getOperand(1);
6831       addTest = false;
6832     }
6833   }
6834
6835   if (addTest) {
6836     // Look pass the truncate.
6837     if (Cond.getOpcode() == ISD::TRUNCATE)
6838       Cond = Cond.getOperand(0);
6839
6840     // We know the result of AND is compared against zero. Try to match
6841     // it to BT.
6842     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6843       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6844       if (NewSetCC.getNode()) {
6845         CC = NewSetCC.getOperand(0);
6846         Cond = NewSetCC.getOperand(1);
6847         addTest = false;
6848       }
6849     }
6850   }
6851
6852   if (addTest) {
6853     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6854     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6855   }
6856   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6857                      Chain, Dest, CC, Cond);
6858 }
6859
6860
6861 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6862 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6863 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6864 // that the guard pages used by the OS virtual memory manager are allocated in
6865 // correct sequence.
6866 SDValue
6867 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6868                                            SelectionDAG &DAG) const {
6869   assert(Subtarget->isTargetCygMing() &&
6870          "This should be used only on Cygwin/Mingw targets");
6871   DebugLoc dl = Op.getDebugLoc();
6872
6873   // Get the inputs.
6874   SDValue Chain = Op.getOperand(0);
6875   SDValue Size  = Op.getOperand(1);
6876   // FIXME: Ensure alignment here
6877
6878   SDValue Flag;
6879
6880   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6881
6882   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6883   Flag = Chain.getValue(1);
6884
6885   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6886
6887   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6888   Flag = Chain.getValue(1);
6889
6890   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6891
6892   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6893   return DAG.getMergeValues(Ops1, 2, dl);
6894 }
6895
6896 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
6897   MachineFunction &MF = DAG.getMachineFunction();
6898   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
6899
6900   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6901   DebugLoc dl = Op.getDebugLoc();
6902
6903   if (!Subtarget->is64Bit()) {
6904     // vastart just stores the address of the VarArgsFrameIndex slot into the
6905     // memory location argument.
6906     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6907                                    getPointerTy());
6908     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6909                         false, false, 0);
6910   }
6911
6912   // __va_list_tag:
6913   //   gp_offset         (0 - 6 * 8)
6914   //   fp_offset         (48 - 48 + 8 * 16)
6915   //   overflow_arg_area (point to parameters coming in memory).
6916   //   reg_save_area
6917   SmallVector<SDValue, 8> MemOps;
6918   SDValue FIN = Op.getOperand(1);
6919   // Store gp_offset
6920   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6921                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
6922                                                MVT::i32),
6923                                FIN, SV, 0, false, false, 0);
6924   MemOps.push_back(Store);
6925
6926   // Store fp_offset
6927   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6928                     FIN, DAG.getIntPtrConstant(4));
6929   Store = DAG.getStore(Op.getOperand(0), dl,
6930                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
6931                                        MVT::i32),
6932                        FIN, SV, 4, false, false, 0);
6933   MemOps.push_back(Store);
6934
6935   // Store ptr to overflow_arg_area
6936   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6937                     FIN, DAG.getIntPtrConstant(4));
6938   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6939                                     getPointerTy());
6940   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 8,
6941                        false, false, 0);
6942   MemOps.push_back(Store);
6943
6944   // Store ptr to reg_save_area.
6945   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6946                     FIN, DAG.getIntPtrConstant(8));
6947   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
6948                                     getPointerTy());
6949   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 16,
6950                        false, false, 0);
6951   MemOps.push_back(Store);
6952   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6953                      &MemOps[0], MemOps.size());
6954 }
6955
6956 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
6957   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6958   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6959
6960   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
6961   return SDValue();
6962 }
6963
6964 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
6965   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6966   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6967   SDValue Chain = Op.getOperand(0);
6968   SDValue DstPtr = Op.getOperand(1);
6969   SDValue SrcPtr = Op.getOperand(2);
6970   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6971   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6972   DebugLoc dl = Op.getDebugLoc();
6973
6974   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6975                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
6976                        false, DstSV, 0, SrcSV, 0);
6977 }
6978
6979 SDValue
6980 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
6981   DebugLoc dl = Op.getDebugLoc();
6982   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6983   switch (IntNo) {
6984   default: return SDValue();    // Don't custom lower most intrinsics.
6985   // Comparison intrinsics.
6986   case Intrinsic::x86_sse_comieq_ss:
6987   case Intrinsic::x86_sse_comilt_ss:
6988   case Intrinsic::x86_sse_comile_ss:
6989   case Intrinsic::x86_sse_comigt_ss:
6990   case Intrinsic::x86_sse_comige_ss:
6991   case Intrinsic::x86_sse_comineq_ss:
6992   case Intrinsic::x86_sse_ucomieq_ss:
6993   case Intrinsic::x86_sse_ucomilt_ss:
6994   case Intrinsic::x86_sse_ucomile_ss:
6995   case Intrinsic::x86_sse_ucomigt_ss:
6996   case Intrinsic::x86_sse_ucomige_ss:
6997   case Intrinsic::x86_sse_ucomineq_ss:
6998   case Intrinsic::x86_sse2_comieq_sd:
6999   case Intrinsic::x86_sse2_comilt_sd:
7000   case Intrinsic::x86_sse2_comile_sd:
7001   case Intrinsic::x86_sse2_comigt_sd:
7002   case Intrinsic::x86_sse2_comige_sd:
7003   case Intrinsic::x86_sse2_comineq_sd:
7004   case Intrinsic::x86_sse2_ucomieq_sd:
7005   case Intrinsic::x86_sse2_ucomilt_sd:
7006   case Intrinsic::x86_sse2_ucomile_sd:
7007   case Intrinsic::x86_sse2_ucomigt_sd:
7008   case Intrinsic::x86_sse2_ucomige_sd:
7009   case Intrinsic::x86_sse2_ucomineq_sd: {
7010     unsigned Opc = 0;
7011     ISD::CondCode CC = ISD::SETCC_INVALID;
7012     switch (IntNo) {
7013     default: break;
7014     case Intrinsic::x86_sse_comieq_ss:
7015     case Intrinsic::x86_sse2_comieq_sd:
7016       Opc = X86ISD::COMI;
7017       CC = ISD::SETEQ;
7018       break;
7019     case Intrinsic::x86_sse_comilt_ss:
7020     case Intrinsic::x86_sse2_comilt_sd:
7021       Opc = X86ISD::COMI;
7022       CC = ISD::SETLT;
7023       break;
7024     case Intrinsic::x86_sse_comile_ss:
7025     case Intrinsic::x86_sse2_comile_sd:
7026       Opc = X86ISD::COMI;
7027       CC = ISD::SETLE;
7028       break;
7029     case Intrinsic::x86_sse_comigt_ss:
7030     case Intrinsic::x86_sse2_comigt_sd:
7031       Opc = X86ISD::COMI;
7032       CC = ISD::SETGT;
7033       break;
7034     case Intrinsic::x86_sse_comige_ss:
7035     case Intrinsic::x86_sse2_comige_sd:
7036       Opc = X86ISD::COMI;
7037       CC = ISD::SETGE;
7038       break;
7039     case Intrinsic::x86_sse_comineq_ss:
7040     case Intrinsic::x86_sse2_comineq_sd:
7041       Opc = X86ISD::COMI;
7042       CC = ISD::SETNE;
7043       break;
7044     case Intrinsic::x86_sse_ucomieq_ss:
7045     case Intrinsic::x86_sse2_ucomieq_sd:
7046       Opc = X86ISD::UCOMI;
7047       CC = ISD::SETEQ;
7048       break;
7049     case Intrinsic::x86_sse_ucomilt_ss:
7050     case Intrinsic::x86_sse2_ucomilt_sd:
7051       Opc = X86ISD::UCOMI;
7052       CC = ISD::SETLT;
7053       break;
7054     case Intrinsic::x86_sse_ucomile_ss:
7055     case Intrinsic::x86_sse2_ucomile_sd:
7056       Opc = X86ISD::UCOMI;
7057       CC = ISD::SETLE;
7058       break;
7059     case Intrinsic::x86_sse_ucomigt_ss:
7060     case Intrinsic::x86_sse2_ucomigt_sd:
7061       Opc = X86ISD::UCOMI;
7062       CC = ISD::SETGT;
7063       break;
7064     case Intrinsic::x86_sse_ucomige_ss:
7065     case Intrinsic::x86_sse2_ucomige_sd:
7066       Opc = X86ISD::UCOMI;
7067       CC = ISD::SETGE;
7068       break;
7069     case Intrinsic::x86_sse_ucomineq_ss:
7070     case Intrinsic::x86_sse2_ucomineq_sd:
7071       Opc = X86ISD::UCOMI;
7072       CC = ISD::SETNE;
7073       break;
7074     }
7075
7076     SDValue LHS = Op.getOperand(1);
7077     SDValue RHS = Op.getOperand(2);
7078     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7079     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7080     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7081     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7082                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7083     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7084   }
7085   // ptest and testp intrinsics. The intrinsic these come from are designed to
7086   // return an integer value, not just an instruction so lower it to the ptest
7087   // or testp pattern and a setcc for the result.
7088   case Intrinsic::x86_sse41_ptestz:
7089   case Intrinsic::x86_sse41_ptestc:
7090   case Intrinsic::x86_sse41_ptestnzc:
7091   case Intrinsic::x86_avx_ptestz_256:
7092   case Intrinsic::x86_avx_ptestc_256:
7093   case Intrinsic::x86_avx_ptestnzc_256:
7094   case Intrinsic::x86_avx_vtestz_ps:
7095   case Intrinsic::x86_avx_vtestc_ps:
7096   case Intrinsic::x86_avx_vtestnzc_ps:
7097   case Intrinsic::x86_avx_vtestz_pd:
7098   case Intrinsic::x86_avx_vtestc_pd:
7099   case Intrinsic::x86_avx_vtestnzc_pd:
7100   case Intrinsic::x86_avx_vtestz_ps_256:
7101   case Intrinsic::x86_avx_vtestc_ps_256:
7102   case Intrinsic::x86_avx_vtestnzc_ps_256:
7103   case Intrinsic::x86_avx_vtestz_pd_256:
7104   case Intrinsic::x86_avx_vtestc_pd_256:
7105   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7106     bool IsTestPacked = false;
7107     unsigned X86CC = 0;
7108     switch (IntNo) {
7109     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7110     case Intrinsic::x86_avx_vtestz_ps:
7111     case Intrinsic::x86_avx_vtestz_pd:
7112     case Intrinsic::x86_avx_vtestz_ps_256:
7113     case Intrinsic::x86_avx_vtestz_pd_256:
7114       IsTestPacked = true; // Fallthrough
7115     case Intrinsic::x86_sse41_ptestz:
7116     case Intrinsic::x86_avx_ptestz_256:
7117       // ZF = 1
7118       X86CC = X86::COND_E;
7119       break;
7120     case Intrinsic::x86_avx_vtestc_ps:
7121     case Intrinsic::x86_avx_vtestc_pd:
7122     case Intrinsic::x86_avx_vtestc_ps_256:
7123     case Intrinsic::x86_avx_vtestc_pd_256:
7124       IsTestPacked = true; // Fallthrough
7125     case Intrinsic::x86_sse41_ptestc:
7126     case Intrinsic::x86_avx_ptestc_256:
7127       // CF = 1
7128       X86CC = X86::COND_B;
7129       break;
7130     case Intrinsic::x86_avx_vtestnzc_ps:
7131     case Intrinsic::x86_avx_vtestnzc_pd:
7132     case Intrinsic::x86_avx_vtestnzc_ps_256:
7133     case Intrinsic::x86_avx_vtestnzc_pd_256:
7134       IsTestPacked = true; // Fallthrough
7135     case Intrinsic::x86_sse41_ptestnzc:
7136     case Intrinsic::x86_avx_ptestnzc_256:
7137       // ZF and CF = 0
7138       X86CC = X86::COND_A;
7139       break;
7140     }
7141
7142     SDValue LHS = Op.getOperand(1);
7143     SDValue RHS = Op.getOperand(2);
7144     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7145     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7146     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7147     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7148     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7149   }
7150
7151   // Fix vector shift instructions where the last operand is a non-immediate
7152   // i32 value.
7153   case Intrinsic::x86_sse2_pslli_w:
7154   case Intrinsic::x86_sse2_pslli_d:
7155   case Intrinsic::x86_sse2_pslli_q:
7156   case Intrinsic::x86_sse2_psrli_w:
7157   case Intrinsic::x86_sse2_psrli_d:
7158   case Intrinsic::x86_sse2_psrli_q:
7159   case Intrinsic::x86_sse2_psrai_w:
7160   case Intrinsic::x86_sse2_psrai_d:
7161   case Intrinsic::x86_mmx_pslli_w:
7162   case Intrinsic::x86_mmx_pslli_d:
7163   case Intrinsic::x86_mmx_pslli_q:
7164   case Intrinsic::x86_mmx_psrli_w:
7165   case Intrinsic::x86_mmx_psrli_d:
7166   case Intrinsic::x86_mmx_psrli_q:
7167   case Intrinsic::x86_mmx_psrai_w:
7168   case Intrinsic::x86_mmx_psrai_d: {
7169     SDValue ShAmt = Op.getOperand(2);
7170     if (isa<ConstantSDNode>(ShAmt))
7171       return SDValue();
7172
7173     unsigned NewIntNo = 0;
7174     EVT ShAmtVT = MVT::v4i32;
7175     switch (IntNo) {
7176     case Intrinsic::x86_sse2_pslli_w:
7177       NewIntNo = Intrinsic::x86_sse2_psll_w;
7178       break;
7179     case Intrinsic::x86_sse2_pslli_d:
7180       NewIntNo = Intrinsic::x86_sse2_psll_d;
7181       break;
7182     case Intrinsic::x86_sse2_pslli_q:
7183       NewIntNo = Intrinsic::x86_sse2_psll_q;
7184       break;
7185     case Intrinsic::x86_sse2_psrli_w:
7186       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7187       break;
7188     case Intrinsic::x86_sse2_psrli_d:
7189       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7190       break;
7191     case Intrinsic::x86_sse2_psrli_q:
7192       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7193       break;
7194     case Intrinsic::x86_sse2_psrai_w:
7195       NewIntNo = Intrinsic::x86_sse2_psra_w;
7196       break;
7197     case Intrinsic::x86_sse2_psrai_d:
7198       NewIntNo = Intrinsic::x86_sse2_psra_d;
7199       break;
7200     default: {
7201       ShAmtVT = MVT::v2i32;
7202       switch (IntNo) {
7203       case Intrinsic::x86_mmx_pslli_w:
7204         NewIntNo = Intrinsic::x86_mmx_psll_w;
7205         break;
7206       case Intrinsic::x86_mmx_pslli_d:
7207         NewIntNo = Intrinsic::x86_mmx_psll_d;
7208         break;
7209       case Intrinsic::x86_mmx_pslli_q:
7210         NewIntNo = Intrinsic::x86_mmx_psll_q;
7211         break;
7212       case Intrinsic::x86_mmx_psrli_w:
7213         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7214         break;
7215       case Intrinsic::x86_mmx_psrli_d:
7216         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7217         break;
7218       case Intrinsic::x86_mmx_psrli_q:
7219         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7220         break;
7221       case Intrinsic::x86_mmx_psrai_w:
7222         NewIntNo = Intrinsic::x86_mmx_psra_w;
7223         break;
7224       case Intrinsic::x86_mmx_psrai_d:
7225         NewIntNo = Intrinsic::x86_mmx_psra_d;
7226         break;
7227       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7228       }
7229       break;
7230     }
7231     }
7232
7233     // The vector shift intrinsics with scalars uses 32b shift amounts but
7234     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7235     // to be zero.
7236     SDValue ShOps[4];
7237     ShOps[0] = ShAmt;
7238     ShOps[1] = DAG.getConstant(0, MVT::i32);
7239     if (ShAmtVT == MVT::v4i32) {
7240       ShOps[2] = DAG.getUNDEF(MVT::i32);
7241       ShOps[3] = DAG.getUNDEF(MVT::i32);
7242       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7243     } else {
7244       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7245     }
7246
7247     EVT VT = Op.getValueType();
7248     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7249     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7250                        DAG.getConstant(NewIntNo, MVT::i32),
7251                        Op.getOperand(1), ShAmt);
7252   }
7253   }
7254 }
7255
7256 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7257                                            SelectionDAG &DAG) const {
7258   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7259   MFI->setReturnAddressIsTaken(true);
7260
7261   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7262   DebugLoc dl = Op.getDebugLoc();
7263
7264   if (Depth > 0) {
7265     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7266     SDValue Offset =
7267       DAG.getConstant(TD->getPointerSize(),
7268                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7269     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7270                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7271                                    FrameAddr, Offset),
7272                        NULL, 0, false, false, 0);
7273   }
7274
7275   // Just load the return address.
7276   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7277   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7278                      RetAddrFI, NULL, 0, false, false, 0);
7279 }
7280
7281 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7282   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7283   MFI->setFrameAddressIsTaken(true);
7284
7285   EVT VT = Op.getValueType();
7286   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7287   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7288   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7289   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7290   while (Depth--)
7291     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7292                             false, false, 0);
7293   return FrameAddr;
7294 }
7295
7296 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7297                                                      SelectionDAG &DAG) const {
7298   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7299 }
7300
7301 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7302   MachineFunction &MF = DAG.getMachineFunction();
7303   SDValue Chain     = Op.getOperand(0);
7304   SDValue Offset    = Op.getOperand(1);
7305   SDValue Handler   = Op.getOperand(2);
7306   DebugLoc dl       = Op.getDebugLoc();
7307
7308   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7309                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7310                                      getPointerTy());
7311   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7312
7313   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7314                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7315   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7316   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7317   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7318   MF.getRegInfo().addLiveOut(StoreAddrReg);
7319
7320   return DAG.getNode(X86ISD::EH_RETURN, dl,
7321                      MVT::Other,
7322                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7323 }
7324
7325 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7326                                              SelectionDAG &DAG) const {
7327   SDValue Root = Op.getOperand(0);
7328   SDValue Trmp = Op.getOperand(1); // trampoline
7329   SDValue FPtr = Op.getOperand(2); // nested function
7330   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7331   DebugLoc dl  = Op.getDebugLoc();
7332
7333   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7334
7335   if (Subtarget->is64Bit()) {
7336     SDValue OutChains[6];
7337
7338     // Large code-model.
7339     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7340     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7341
7342     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7343     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7344
7345     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7346
7347     // Load the pointer to the nested function into R11.
7348     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7349     SDValue Addr = Trmp;
7350     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7351                                 Addr, TrmpAddr, 0, false, false, 0);
7352
7353     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7354                        DAG.getConstant(2, MVT::i64));
7355     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7356                                 false, false, 2);
7357
7358     // Load the 'nest' parameter value into R10.
7359     // R10 is specified in X86CallingConv.td
7360     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7361     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7362                        DAG.getConstant(10, MVT::i64));
7363     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7364                                 Addr, TrmpAddr, 10, false, false, 0);
7365
7366     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7367                        DAG.getConstant(12, MVT::i64));
7368     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7369                                 false, false, 2);
7370
7371     // Jump to the nested function.
7372     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7373     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7374                        DAG.getConstant(20, MVT::i64));
7375     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7376                                 Addr, TrmpAddr, 20, false, false, 0);
7377
7378     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7379     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7380                        DAG.getConstant(22, MVT::i64));
7381     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7382                                 TrmpAddr, 22, false, false, 0);
7383
7384     SDValue Ops[] =
7385       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7386     return DAG.getMergeValues(Ops, 2, dl);
7387   } else {
7388     const Function *Func =
7389       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7390     CallingConv::ID CC = Func->getCallingConv();
7391     unsigned NestReg;
7392
7393     switch (CC) {
7394     default:
7395       llvm_unreachable("Unsupported calling convention");
7396     case CallingConv::C:
7397     case CallingConv::X86_StdCall: {
7398       // Pass 'nest' parameter in ECX.
7399       // Must be kept in sync with X86CallingConv.td
7400       NestReg = X86::ECX;
7401
7402       // Check that ECX wasn't needed by an 'inreg' parameter.
7403       const FunctionType *FTy = Func->getFunctionType();
7404       const AttrListPtr &Attrs = Func->getAttributes();
7405
7406       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7407         unsigned InRegCount = 0;
7408         unsigned Idx = 1;
7409
7410         for (FunctionType::param_iterator I = FTy->param_begin(),
7411              E = FTy->param_end(); I != E; ++I, ++Idx)
7412           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7413             // FIXME: should only count parameters that are lowered to integers.
7414             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7415
7416         if (InRegCount > 2) {
7417           report_fatal_error("Nest register in use - reduce number of inreg"
7418                              " parameters!");
7419         }
7420       }
7421       break;
7422     }
7423     case CallingConv::X86_FastCall:
7424     case CallingConv::X86_ThisCall:
7425     case CallingConv::Fast:
7426       // Pass 'nest' parameter in EAX.
7427       // Must be kept in sync with X86CallingConv.td
7428       NestReg = X86::EAX;
7429       break;
7430     }
7431
7432     SDValue OutChains[4];
7433     SDValue Addr, Disp;
7434
7435     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7436                        DAG.getConstant(10, MVT::i32));
7437     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7438
7439     // This is storing the opcode for MOV32ri.
7440     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7441     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7442     OutChains[0] = DAG.getStore(Root, dl,
7443                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7444                                 Trmp, TrmpAddr, 0, false, false, 0);
7445
7446     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7447                        DAG.getConstant(1, MVT::i32));
7448     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7449                                 false, false, 1);
7450
7451     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7452     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7453                        DAG.getConstant(5, MVT::i32));
7454     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7455                                 TrmpAddr, 5, false, false, 1);
7456
7457     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7458                        DAG.getConstant(6, MVT::i32));
7459     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7460                                 false, false, 1);
7461
7462     SDValue Ops[] =
7463       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7464     return DAG.getMergeValues(Ops, 2, dl);
7465   }
7466 }
7467
7468 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7469                                             SelectionDAG &DAG) const {
7470   /*
7471    The rounding mode is in bits 11:10 of FPSR, and has the following
7472    settings:
7473      00 Round to nearest
7474      01 Round to -inf
7475      10 Round to +inf
7476      11 Round to 0
7477
7478   FLT_ROUNDS, on the other hand, expects the following:
7479     -1 Undefined
7480      0 Round to 0
7481      1 Round to nearest
7482      2 Round to +inf
7483      3 Round to -inf
7484
7485   To perform the conversion, we do:
7486     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7487   */
7488
7489   MachineFunction &MF = DAG.getMachineFunction();
7490   const TargetMachine &TM = MF.getTarget();
7491   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7492   unsigned StackAlignment = TFI.getStackAlignment();
7493   EVT VT = Op.getValueType();
7494   DebugLoc dl = Op.getDebugLoc();
7495
7496   // Save FP Control Word to stack slot
7497   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7498   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7499
7500   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7501                               DAG.getEntryNode(), StackSlot);
7502
7503   // Load FP Control Word from stack slot
7504   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7505                             false, false, 0);
7506
7507   // Transform as necessary
7508   SDValue CWD1 =
7509     DAG.getNode(ISD::SRL, dl, MVT::i16,
7510                 DAG.getNode(ISD::AND, dl, MVT::i16,
7511                             CWD, DAG.getConstant(0x800, MVT::i16)),
7512                 DAG.getConstant(11, MVT::i8));
7513   SDValue CWD2 =
7514     DAG.getNode(ISD::SRL, dl, MVT::i16,
7515                 DAG.getNode(ISD::AND, dl, MVT::i16,
7516                             CWD, DAG.getConstant(0x400, MVT::i16)),
7517                 DAG.getConstant(9, MVT::i8));
7518
7519   SDValue RetVal =
7520     DAG.getNode(ISD::AND, dl, MVT::i16,
7521                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7522                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7523                             DAG.getConstant(1, MVT::i16)),
7524                 DAG.getConstant(3, MVT::i16));
7525
7526
7527   return DAG.getNode((VT.getSizeInBits() < 16 ?
7528                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7529 }
7530
7531 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7532   EVT VT = Op.getValueType();
7533   EVT OpVT = VT;
7534   unsigned NumBits = VT.getSizeInBits();
7535   DebugLoc dl = Op.getDebugLoc();
7536
7537   Op = Op.getOperand(0);
7538   if (VT == MVT::i8) {
7539     // Zero extend to i32 since there is not an i8 bsr.
7540     OpVT = MVT::i32;
7541     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7542   }
7543
7544   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7545   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7546   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7547
7548   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7549   SDValue Ops[] = {
7550     Op,
7551     DAG.getConstant(NumBits+NumBits-1, OpVT),
7552     DAG.getConstant(X86::COND_E, MVT::i8),
7553     Op.getValue(1)
7554   };
7555   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7556
7557   // Finally xor with NumBits-1.
7558   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7559
7560   if (VT == MVT::i8)
7561     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7562   return Op;
7563 }
7564
7565 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7566   EVT VT = Op.getValueType();
7567   EVT OpVT = VT;
7568   unsigned NumBits = VT.getSizeInBits();
7569   DebugLoc dl = Op.getDebugLoc();
7570
7571   Op = Op.getOperand(0);
7572   if (VT == MVT::i8) {
7573     OpVT = MVT::i32;
7574     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7575   }
7576
7577   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7578   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7579   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7580
7581   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7582   SDValue Ops[] = {
7583     Op,
7584     DAG.getConstant(NumBits, OpVT),
7585     DAG.getConstant(X86::COND_E, MVT::i8),
7586     Op.getValue(1)
7587   };
7588   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7589
7590   if (VT == MVT::i8)
7591     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7592   return Op;
7593 }
7594
7595 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7596   EVT VT = Op.getValueType();
7597   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7598   DebugLoc dl = Op.getDebugLoc();
7599
7600   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7601   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7602   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7603   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7604   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7605   //
7606   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7607   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7608   //  return AloBlo + AloBhi + AhiBlo;
7609
7610   SDValue A = Op.getOperand(0);
7611   SDValue B = Op.getOperand(1);
7612
7613   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7614                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7615                        A, DAG.getConstant(32, MVT::i32));
7616   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7617                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7618                        B, DAG.getConstant(32, MVT::i32));
7619   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7620                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7621                        A, B);
7622   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7623                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7624                        A, Bhi);
7625   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7626                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7627                        Ahi, B);
7628   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7629                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7630                        AloBhi, DAG.getConstant(32, MVT::i32));
7631   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7632                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7633                        AhiBlo, DAG.getConstant(32, MVT::i32));
7634   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7635   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7636   return Res;
7637 }
7638
7639 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
7640   EVT VT = Op.getValueType();
7641   DebugLoc dl = Op.getDebugLoc();
7642   SDValue R = Op.getOperand(0);
7643
7644   LLVMContext *Context = DAG.getContext();
7645
7646   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
7647
7648   if (VT == MVT::v4i32) {
7649     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7650                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
7651                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
7652
7653     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
7654
7655     std::vector<Constant*> CV(4, CI);
7656     Constant *C = ConstantVector::get(CV);
7657     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7658     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7659                                  PseudoSourceValue::getConstantPool(), 0,
7660                                  false, false, 16);
7661
7662     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
7663     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
7664     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
7665     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
7666   }
7667   if (VT == MVT::v16i8) {
7668     // a = a << 5;
7669     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7670                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
7671                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
7672
7673     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
7674     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
7675
7676     std::vector<Constant*> CVM1(16, CM1);
7677     std::vector<Constant*> CVM2(16, CM2);
7678     Constant *C = ConstantVector::get(CVM1);
7679     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7680     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7681                             PseudoSourceValue::getConstantPool(), 0,
7682                             false, false, 16);
7683
7684     // r = pblendv(r, psllw(r & (char16)15, 4), a);
7685     M = DAG.getNode(ISD::AND, dl, VT, R, M);
7686     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7687                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
7688                     DAG.getConstant(4, MVT::i32));
7689     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7690                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7691                     R, M, Op);
7692     // a += a
7693     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
7694
7695     C = ConstantVector::get(CVM2);
7696     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7697     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7698                     PseudoSourceValue::getConstantPool(), 0, false, false, 16);
7699
7700     // r = pblendv(r, psllw(r & (char16)63, 2), a);
7701     M = DAG.getNode(ISD::AND, dl, VT, R, M);
7702     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7703                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
7704                     DAG.getConstant(2, MVT::i32));
7705     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7706                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7707                     R, M, Op);
7708     // a += a
7709     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
7710
7711     // return pblendv(r, r+r, a);
7712     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7713                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
7714                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
7715     return R;
7716   }
7717   return SDValue();
7718 }
7719
7720 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7721   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7722   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7723   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7724   // has only one use.
7725   SDNode *N = Op.getNode();
7726   SDValue LHS = N->getOperand(0);
7727   SDValue RHS = N->getOperand(1);
7728   unsigned BaseOp = 0;
7729   unsigned Cond = 0;
7730   DebugLoc dl = Op.getDebugLoc();
7731
7732   switch (Op.getOpcode()) {
7733   default: llvm_unreachable("Unknown ovf instruction!");
7734   case ISD::SADDO:
7735     // A subtract of one will be selected as a INC. Note that INC doesn't
7736     // set CF, so we can't do this for UADDO.
7737     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7738       if (C->getAPIntValue() == 1) {
7739         BaseOp = X86ISD::INC;
7740         Cond = X86::COND_O;
7741         break;
7742       }
7743     BaseOp = X86ISD::ADD;
7744     Cond = X86::COND_O;
7745     break;
7746   case ISD::UADDO:
7747     BaseOp = X86ISD::ADD;
7748     Cond = X86::COND_B;
7749     break;
7750   case ISD::SSUBO:
7751     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7752     // set CF, so we can't do this for USUBO.
7753     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7754       if (C->getAPIntValue() == 1) {
7755         BaseOp = X86ISD::DEC;
7756         Cond = X86::COND_O;
7757         break;
7758       }
7759     BaseOp = X86ISD::SUB;
7760     Cond = X86::COND_O;
7761     break;
7762   case ISD::USUBO:
7763     BaseOp = X86ISD::SUB;
7764     Cond = X86::COND_B;
7765     break;
7766   case ISD::SMULO:
7767     BaseOp = X86ISD::SMUL;
7768     Cond = X86::COND_O;
7769     break;
7770   case ISD::UMULO:
7771     BaseOp = X86ISD::UMUL;
7772     Cond = X86::COND_B;
7773     break;
7774   }
7775
7776   // Also sets EFLAGS.
7777   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7778   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7779
7780   SDValue SetCC =
7781     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7782                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7783
7784   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7785   return Sum;
7786 }
7787
7788 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
7789   DebugLoc dl = Op.getDebugLoc();
7790
7791   if (!Subtarget->hasSSE2()) {
7792     SDValue Chain = Op.getOperand(0);
7793     SDValue Zero = DAG.getConstant(0,
7794                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7795     SDValue Ops[] = {
7796       DAG.getRegister(X86::ESP, MVT::i32), // Base
7797       DAG.getTargetConstant(1, MVT::i8),   // Scale
7798       DAG.getRegister(0, MVT::i32),        // Index
7799       DAG.getTargetConstant(0, MVT::i32),  // Disp
7800       DAG.getRegister(0, MVT::i32),        // Segment.
7801       Zero,
7802       Chain
7803     };
7804     SDNode *Res =
7805       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
7806                           array_lengthof(Ops));
7807     return SDValue(Res, 0);
7808   }
7809
7810   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
7811   if (!isDev)
7812     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
7813
7814   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
7815   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
7816   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
7817   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
7818
7819   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
7820   if (!Op1 && !Op2 && !Op3 && Op4)
7821     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
7822
7823   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
7824   if (Op1 && !Op2 && !Op3 && !Op4)
7825     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
7826
7827   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
7828   //           (MFENCE)>;
7829   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
7830 }
7831
7832 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
7833   EVT T = Op.getValueType();
7834   DebugLoc dl = Op.getDebugLoc();
7835   unsigned Reg = 0;
7836   unsigned size = 0;
7837   switch(T.getSimpleVT().SimpleTy) {
7838   default:
7839     assert(false && "Invalid value type!");
7840   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7841   case MVT::i16: Reg = X86::AX;  size = 2; break;
7842   case MVT::i32: Reg = X86::EAX; size = 4; break;
7843   case MVT::i64:
7844     assert(Subtarget->is64Bit() && "Node not type legal!");
7845     Reg = X86::RAX; size = 8;
7846     break;
7847   }
7848   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7849                                     Op.getOperand(2), SDValue());
7850   SDValue Ops[] = { cpIn.getValue(0),
7851                     Op.getOperand(1),
7852                     Op.getOperand(3),
7853                     DAG.getTargetConstant(size, MVT::i8),
7854                     cpIn.getValue(1) };
7855   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7856   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7857   SDValue cpOut =
7858     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7859   return cpOut;
7860 }
7861
7862 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7863                                                  SelectionDAG &DAG) const {
7864   assert(Subtarget->is64Bit() && "Result not type legalized?");
7865   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7866   SDValue TheChain = Op.getOperand(0);
7867   DebugLoc dl = Op.getDebugLoc();
7868   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7869   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7870   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7871                                    rax.getValue(2));
7872   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7873                             DAG.getConstant(32, MVT::i8));
7874   SDValue Ops[] = {
7875     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7876     rdx.getValue(1)
7877   };
7878   return DAG.getMergeValues(Ops, 2, dl);
7879 }
7880
7881 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
7882                                             SelectionDAG &DAG) const {
7883   EVT SrcVT = Op.getOperand(0).getValueType();
7884   EVT DstVT = Op.getValueType();
7885   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
7886           Subtarget->hasMMX() && !DisableMMX) &&
7887          "Unexpected custom BIT_CONVERT");
7888   assert((DstVT == MVT::i64 ||
7889           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
7890          "Unexpected custom BIT_CONVERT");
7891   // i64 <=> MMX conversions are Legal.
7892   if (SrcVT==MVT::i64 && DstVT.isVector())
7893     return Op;
7894   if (DstVT==MVT::i64 && SrcVT.isVector())
7895     return Op;
7896   // MMX <=> MMX conversions are Legal.
7897   if (SrcVT.isVector() && DstVT.isVector())
7898     return Op;
7899   // All other conversions need to be expanded.
7900   return SDValue();
7901 }
7902 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
7903   SDNode *Node = Op.getNode();
7904   DebugLoc dl = Node->getDebugLoc();
7905   EVT T = Node->getValueType(0);
7906   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7907                               DAG.getConstant(0, T), Node->getOperand(2));
7908   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7909                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7910                        Node->getOperand(0),
7911                        Node->getOperand(1), negOp,
7912                        cast<AtomicSDNode>(Node)->getSrcValue(),
7913                        cast<AtomicSDNode>(Node)->getAlignment());
7914 }
7915
7916 /// LowerOperation - Provide custom lowering hooks for some operations.
7917 ///
7918 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
7919   switch (Op.getOpcode()) {
7920   default: llvm_unreachable("Should not custom lower this!");
7921   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
7922   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7923   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7924   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7925   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7926   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7927   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7928   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7929   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7930   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7931   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7932   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7933   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7934   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7935   case ISD::SHL_PARTS:
7936   case ISD::SRA_PARTS:
7937   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7938   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7939   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7940   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7941   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7942   case ISD::FABS:               return LowerFABS(Op, DAG);
7943   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7944   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7945   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7946   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7947   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7948   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7949   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7950   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7951   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7952   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7953   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7954   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7955   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7956   case ISD::FRAME_TO_ARGS_OFFSET:
7957                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7958   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7959   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7960   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7961   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7962   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7963   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7964   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7965   case ISD::SHL:                return LowerSHL(Op, DAG);
7966   case ISD::SADDO:
7967   case ISD::UADDO:
7968   case ISD::SSUBO:
7969   case ISD::USUBO:
7970   case ISD::SMULO:
7971   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7972   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7973   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
7974   }
7975 }
7976
7977 void X86TargetLowering::
7978 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7979                         SelectionDAG &DAG, unsigned NewOp) const {
7980   EVT T = Node->getValueType(0);
7981   DebugLoc dl = Node->getDebugLoc();
7982   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7983
7984   SDValue Chain = Node->getOperand(0);
7985   SDValue In1 = Node->getOperand(1);
7986   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7987                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7988   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7989                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7990   SDValue Ops[] = { Chain, In1, In2L, In2H };
7991   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7992   SDValue Result =
7993     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7994                             cast<MemSDNode>(Node)->getMemOperand());
7995   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7996   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7997   Results.push_back(Result.getValue(2));
7998 }
7999
8000 /// ReplaceNodeResults - Replace a node with an illegal result type
8001 /// with a new node built out of custom code.
8002 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8003                                            SmallVectorImpl<SDValue>&Results,
8004                                            SelectionDAG &DAG) const {
8005   DebugLoc dl = N->getDebugLoc();
8006   switch (N->getOpcode()) {
8007   default:
8008     assert(false && "Do not know how to custom type legalize this operation!");
8009     return;
8010   case ISD::FP_TO_SINT: {
8011     std::pair<SDValue,SDValue> Vals =
8012         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8013     SDValue FIST = Vals.first, StackSlot = Vals.second;
8014     if (FIST.getNode() != 0) {
8015       EVT VT = N->getValueType(0);
8016       // Return a load from the stack slot.
8017       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
8018                                     false, false, 0));
8019     }
8020     return;
8021   }
8022   case ISD::READCYCLECOUNTER: {
8023     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8024     SDValue TheChain = N->getOperand(0);
8025     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8026     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8027                                      rd.getValue(1));
8028     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8029                                      eax.getValue(2));
8030     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8031     SDValue Ops[] = { eax, edx };
8032     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8033     Results.push_back(edx.getValue(1));
8034     return;
8035   }
8036   case ISD::ATOMIC_CMP_SWAP: {
8037     EVT T = N->getValueType(0);
8038     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8039     SDValue cpInL, cpInH;
8040     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8041                         DAG.getConstant(0, MVT::i32));
8042     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8043                         DAG.getConstant(1, MVT::i32));
8044     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8045     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8046                              cpInL.getValue(1));
8047     SDValue swapInL, swapInH;
8048     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8049                           DAG.getConstant(0, MVT::i32));
8050     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8051                           DAG.getConstant(1, MVT::i32));
8052     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8053                                cpInH.getValue(1));
8054     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8055                                swapInL.getValue(1));
8056     SDValue Ops[] = { swapInH.getValue(0),
8057                       N->getOperand(1),
8058                       swapInH.getValue(1) };
8059     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8060     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8061     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8062                                         MVT::i32, Result.getValue(1));
8063     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8064                                         MVT::i32, cpOutL.getValue(2));
8065     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8066     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8067     Results.push_back(cpOutH.getValue(1));
8068     return;
8069   }
8070   case ISD::ATOMIC_LOAD_ADD:
8071     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8072     return;
8073   case ISD::ATOMIC_LOAD_AND:
8074     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8075     return;
8076   case ISD::ATOMIC_LOAD_NAND:
8077     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8078     return;
8079   case ISD::ATOMIC_LOAD_OR:
8080     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8081     return;
8082   case ISD::ATOMIC_LOAD_SUB:
8083     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8084     return;
8085   case ISD::ATOMIC_LOAD_XOR:
8086     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8087     return;
8088   case ISD::ATOMIC_SWAP:
8089     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8090     return;
8091   }
8092 }
8093
8094 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8095   switch (Opcode) {
8096   default: return NULL;
8097   case X86ISD::BSF:                return "X86ISD::BSF";
8098   case X86ISD::BSR:                return "X86ISD::BSR";
8099   case X86ISD::SHLD:               return "X86ISD::SHLD";
8100   case X86ISD::SHRD:               return "X86ISD::SHRD";
8101   case X86ISD::FAND:               return "X86ISD::FAND";
8102   case X86ISD::FOR:                return "X86ISD::FOR";
8103   case X86ISD::FXOR:               return "X86ISD::FXOR";
8104   case X86ISD::FSRL:               return "X86ISD::FSRL";
8105   case X86ISD::FILD:               return "X86ISD::FILD";
8106   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8107   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8108   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8109   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8110   case X86ISD::FLD:                return "X86ISD::FLD";
8111   case X86ISD::FST:                return "X86ISD::FST";
8112   case X86ISD::CALL:               return "X86ISD::CALL";
8113   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8114   case X86ISD::BT:                 return "X86ISD::BT";
8115   case X86ISD::CMP:                return "X86ISD::CMP";
8116   case X86ISD::COMI:               return "X86ISD::COMI";
8117   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8118   case X86ISD::SETCC:              return "X86ISD::SETCC";
8119   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8120   case X86ISD::CMOV:               return "X86ISD::CMOV";
8121   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8122   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8123   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8124   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8125   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8126   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8127   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8128   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8129   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8130   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8131   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8132   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8133   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8134   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8135   case X86ISD::FMAX:               return "X86ISD::FMAX";
8136   case X86ISD::FMIN:               return "X86ISD::FMIN";
8137   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8138   case X86ISD::FRCP:               return "X86ISD::FRCP";
8139   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8140   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8141   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8142   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8143   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8144   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8145   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8146   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8147   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8148   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8149   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8150   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8151   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8152   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8153   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8154   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8155   case X86ISD::VSHL:               return "X86ISD::VSHL";
8156   case X86ISD::VSRL:               return "X86ISD::VSRL";
8157   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8158   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8159   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8160   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8161   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8162   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8163   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8164   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8165   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8166   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8167   case X86ISD::ADD:                return "X86ISD::ADD";
8168   case X86ISD::SUB:                return "X86ISD::SUB";
8169   case X86ISD::SMUL:               return "X86ISD::SMUL";
8170   case X86ISD::UMUL:               return "X86ISD::UMUL";
8171   case X86ISD::INC:                return "X86ISD::INC";
8172   case X86ISD::DEC:                return "X86ISD::DEC";
8173   case X86ISD::OR:                 return "X86ISD::OR";
8174   case X86ISD::XOR:                return "X86ISD::XOR";
8175   case X86ISD::AND:                return "X86ISD::AND";
8176   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8177   case X86ISD::PTEST:              return "X86ISD::PTEST";
8178   case X86ISD::TESTP:              return "X86ISD::TESTP";
8179   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8180   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8181   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8182   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8183   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8184   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8185   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8186   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8187   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8188   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8189   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8190   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8191   case X86ISD::MOVHPS:             return "X86ISD::MOVHPS";
8192   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8193   case X86ISD::MOVHPD:             return "X86ISD::MOVHPD";
8194   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8195   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8196   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8197   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8198   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8199   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8200   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8201   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8202   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8203   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8204   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8205   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8206   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8207   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8208   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8209   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8210   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8211   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8212   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8213   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8214   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8215   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8216   }
8217 }
8218
8219 // isLegalAddressingMode - Return true if the addressing mode represented
8220 // by AM is legal for this target, for a load/store of the specified type.
8221 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8222                                               const Type *Ty) const {
8223   // X86 supports extremely general addressing modes.
8224   CodeModel::Model M = getTargetMachine().getCodeModel();
8225   Reloc::Model R = getTargetMachine().getRelocationModel();
8226
8227   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8228   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8229     return false;
8230
8231   if (AM.BaseGV) {
8232     unsigned GVFlags =
8233       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8234
8235     // If a reference to this global requires an extra load, we can't fold it.
8236     if (isGlobalStubReference(GVFlags))
8237       return false;
8238
8239     // If BaseGV requires a register for the PIC base, we cannot also have a
8240     // BaseReg specified.
8241     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8242       return false;
8243
8244     // If lower 4G is not available, then we must use rip-relative addressing.
8245     if ((M != CodeModel::Small || R != Reloc::Static) &&
8246         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8247       return false;
8248   }
8249
8250   switch (AM.Scale) {
8251   case 0:
8252   case 1:
8253   case 2:
8254   case 4:
8255   case 8:
8256     // These scales always work.
8257     break;
8258   case 3:
8259   case 5:
8260   case 9:
8261     // These scales are formed with basereg+scalereg.  Only accept if there is
8262     // no basereg yet.
8263     if (AM.HasBaseReg)
8264       return false;
8265     break;
8266   default:  // Other stuff never works.
8267     return false;
8268   }
8269
8270   return true;
8271 }
8272
8273
8274 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8275   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8276     return false;
8277   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8278   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8279   if (NumBits1 <= NumBits2)
8280     return false;
8281   return true;
8282 }
8283
8284 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8285   if (!VT1.isInteger() || !VT2.isInteger())
8286     return false;
8287   unsigned NumBits1 = VT1.getSizeInBits();
8288   unsigned NumBits2 = VT2.getSizeInBits();
8289   if (NumBits1 <= NumBits2)
8290     return false;
8291   return true;
8292 }
8293
8294 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8295   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8296   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8297 }
8298
8299 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8300   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8301   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8302 }
8303
8304 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8305   // i16 instructions are longer (0x66 prefix) and potentially slower.
8306   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8307 }
8308
8309 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8310 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8311 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8312 /// are assumed to be legal.
8313 bool
8314 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8315                                       EVT VT) const {
8316   // Very little shuffling can be done for 64-bit vectors right now.
8317   if (VT.getSizeInBits() == 64)
8318     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8319
8320   // FIXME: pshufb, blends, shifts.
8321   return (VT.getVectorNumElements() == 2 ||
8322           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8323           isMOVLMask(M, VT) ||
8324           isSHUFPMask(M, VT) ||
8325           isPSHUFDMask(M, VT) ||
8326           isPSHUFHWMask(M, VT) ||
8327           isPSHUFLWMask(M, VT) ||
8328           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8329           isUNPCKLMask(M, VT) ||
8330           isUNPCKHMask(M, VT) ||
8331           isUNPCKL_v_undef_Mask(M, VT) ||
8332           isUNPCKH_v_undef_Mask(M, VT));
8333 }
8334
8335 bool
8336 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
8337                                           EVT VT) const {
8338   unsigned NumElts = VT.getVectorNumElements();
8339   // FIXME: This collection of masks seems suspect.
8340   if (NumElts == 2)
8341     return true;
8342   if (NumElts == 4 && VT.getSizeInBits() == 128) {
8343     return (isMOVLMask(Mask, VT)  ||
8344             isCommutedMOVLMask(Mask, VT, true) ||
8345             isSHUFPMask(Mask, VT) ||
8346             isCommutedSHUFPMask(Mask, VT));
8347   }
8348   return false;
8349 }
8350
8351 //===----------------------------------------------------------------------===//
8352 //                           X86 Scheduler Hooks
8353 //===----------------------------------------------------------------------===//
8354
8355 // private utility function
8356 MachineBasicBlock *
8357 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
8358                                                        MachineBasicBlock *MBB,
8359                                                        unsigned regOpc,
8360                                                        unsigned immOpc,
8361                                                        unsigned LoadOpc,
8362                                                        unsigned CXchgOpc,
8363                                                        unsigned notOpc,
8364                                                        unsigned EAXreg,
8365                                                        TargetRegisterClass *RC,
8366                                                        bool invSrc) const {
8367   // For the atomic bitwise operator, we generate
8368   //   thisMBB:
8369   //   newMBB:
8370   //     ld  t1 = [bitinstr.addr]
8371   //     op  t2 = t1, [bitinstr.val]
8372   //     mov EAX = t1
8373   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8374   //     bz  newMBB
8375   //     fallthrough -->nextMBB
8376   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8377   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8378   MachineFunction::iterator MBBIter = MBB;
8379   ++MBBIter;
8380
8381   /// First build the CFG
8382   MachineFunction *F = MBB->getParent();
8383   MachineBasicBlock *thisMBB = MBB;
8384   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8385   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8386   F->insert(MBBIter, newMBB);
8387   F->insert(MBBIter, nextMBB);
8388
8389   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8390   nextMBB->splice(nextMBB->begin(), thisMBB,
8391                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8392                   thisMBB->end());
8393   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8394
8395   // Update thisMBB to fall through to newMBB
8396   thisMBB->addSuccessor(newMBB);
8397
8398   // newMBB jumps to itself and fall through to nextMBB
8399   newMBB->addSuccessor(nextMBB);
8400   newMBB->addSuccessor(newMBB);
8401
8402   // Insert instructions into newMBB based on incoming instruction
8403   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8404          "unexpected number of operands");
8405   DebugLoc dl = bInstr->getDebugLoc();
8406   MachineOperand& destOper = bInstr->getOperand(0);
8407   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8408   int numArgs = bInstr->getNumOperands() - 1;
8409   for (int i=0; i < numArgs; ++i)
8410     argOpers[i] = &bInstr->getOperand(i+1);
8411
8412   // x86 address has 4 operands: base, index, scale, and displacement
8413   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8414   int valArgIndx = lastAddrIndx + 1;
8415
8416   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8417   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8418   for (int i=0; i <= lastAddrIndx; ++i)
8419     (*MIB).addOperand(*argOpers[i]);
8420
8421   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8422   if (invSrc) {
8423     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8424   }
8425   else
8426     tt = t1;
8427
8428   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8429   assert((argOpers[valArgIndx]->isReg() ||
8430           argOpers[valArgIndx]->isImm()) &&
8431          "invalid operand");
8432   if (argOpers[valArgIndx]->isReg())
8433     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8434   else
8435     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8436   MIB.addReg(tt);
8437   (*MIB).addOperand(*argOpers[valArgIndx]);
8438
8439   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
8440   MIB.addReg(t1);
8441
8442   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8443   for (int i=0; i <= lastAddrIndx; ++i)
8444     (*MIB).addOperand(*argOpers[i]);
8445   MIB.addReg(t2);
8446   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8447   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8448                     bInstr->memoperands_end());
8449
8450   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8451   MIB.addReg(EAXreg);
8452
8453   // insert branch
8454   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8455
8456   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8457   return nextMBB;
8458 }
8459
8460 // private utility function:  64 bit atomics on 32 bit host.
8461 MachineBasicBlock *
8462 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8463                                                        MachineBasicBlock *MBB,
8464                                                        unsigned regOpcL,
8465                                                        unsigned regOpcH,
8466                                                        unsigned immOpcL,
8467                                                        unsigned immOpcH,
8468                                                        bool invSrc) const {
8469   // For the atomic bitwise operator, we generate
8470   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8471   //     ld t1,t2 = [bitinstr.addr]
8472   //   newMBB:
8473   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8474   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8475   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8476   //     mov ECX, EBX <- t5, t6
8477   //     mov EAX, EDX <- t1, t2
8478   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8479   //     mov t3, t4 <- EAX, EDX
8480   //     bz  newMBB
8481   //     result in out1, out2
8482   //     fallthrough -->nextMBB
8483
8484   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8485   const unsigned LoadOpc = X86::MOV32rm;
8486   const unsigned NotOpc = X86::NOT32r;
8487   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8488   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8489   MachineFunction::iterator MBBIter = MBB;
8490   ++MBBIter;
8491
8492   /// First build the CFG
8493   MachineFunction *F = MBB->getParent();
8494   MachineBasicBlock *thisMBB = MBB;
8495   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8496   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8497   F->insert(MBBIter, newMBB);
8498   F->insert(MBBIter, nextMBB);
8499
8500   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8501   nextMBB->splice(nextMBB->begin(), thisMBB,
8502                   llvm::next(MachineBasicBlock::iterator(bInstr)),
8503                   thisMBB->end());
8504   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8505
8506   // Update thisMBB to fall through to newMBB
8507   thisMBB->addSuccessor(newMBB);
8508
8509   // newMBB jumps to itself and fall through to nextMBB
8510   newMBB->addSuccessor(nextMBB);
8511   newMBB->addSuccessor(newMBB);
8512
8513   DebugLoc dl = bInstr->getDebugLoc();
8514   // Insert instructions into newMBB based on incoming instruction
8515   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8516   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
8517          "unexpected number of operands");
8518   MachineOperand& dest1Oper = bInstr->getOperand(0);
8519   MachineOperand& dest2Oper = bInstr->getOperand(1);
8520   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8521   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
8522     argOpers[i] = &bInstr->getOperand(i+2);
8523
8524     // We use some of the operands multiple times, so conservatively just
8525     // clear any kill flags that might be present.
8526     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8527       argOpers[i]->setIsKill(false);
8528   }
8529
8530   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8531   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8532
8533   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8534   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8535   for (int i=0; i <= lastAddrIndx; ++i)
8536     (*MIB).addOperand(*argOpers[i]);
8537   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8538   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8539   // add 4 to displacement.
8540   for (int i=0; i <= lastAddrIndx-2; ++i)
8541     (*MIB).addOperand(*argOpers[i]);
8542   MachineOperand newOp3 = *(argOpers[3]);
8543   if (newOp3.isImm())
8544     newOp3.setImm(newOp3.getImm()+4);
8545   else
8546     newOp3.setOffset(newOp3.getOffset()+4);
8547   (*MIB).addOperand(newOp3);
8548   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8549
8550   // t3/4 are defined later, at the bottom of the loop
8551   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8552   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8553   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8554     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8555   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8556     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8557
8558   // The subsequent operations should be using the destination registers of
8559   //the PHI instructions.
8560   if (invSrc) {
8561     t1 = F->getRegInfo().createVirtualRegister(RC);
8562     t2 = F->getRegInfo().createVirtualRegister(RC);
8563     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8564     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8565   } else {
8566     t1 = dest1Oper.getReg();
8567     t2 = dest2Oper.getReg();
8568   }
8569
8570   int valArgIndx = lastAddrIndx + 1;
8571   assert((argOpers[valArgIndx]->isReg() ||
8572           argOpers[valArgIndx]->isImm()) &&
8573          "invalid operand");
8574   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8575   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8576   if (argOpers[valArgIndx]->isReg())
8577     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8578   else
8579     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8580   if (regOpcL != X86::MOV32rr)
8581     MIB.addReg(t1);
8582   (*MIB).addOperand(*argOpers[valArgIndx]);
8583   assert(argOpers[valArgIndx + 1]->isReg() ==
8584          argOpers[valArgIndx]->isReg());
8585   assert(argOpers[valArgIndx + 1]->isImm() ==
8586          argOpers[valArgIndx]->isImm());
8587   if (argOpers[valArgIndx + 1]->isReg())
8588     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8589   else
8590     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8591   if (regOpcH != X86::MOV32rr)
8592     MIB.addReg(t2);
8593   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8594
8595   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8596   MIB.addReg(t1);
8597   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
8598   MIB.addReg(t2);
8599
8600   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
8601   MIB.addReg(t5);
8602   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
8603   MIB.addReg(t6);
8604
8605   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8606   for (int i=0; i <= lastAddrIndx; ++i)
8607     (*MIB).addOperand(*argOpers[i]);
8608
8609   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8610   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8611                     bInstr->memoperands_end());
8612
8613   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
8614   MIB.addReg(X86::EAX);
8615   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
8616   MIB.addReg(X86::EDX);
8617
8618   // insert branch
8619   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8620
8621   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
8622   return nextMBB;
8623 }
8624
8625 // private utility function
8626 MachineBasicBlock *
8627 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8628                                                       MachineBasicBlock *MBB,
8629                                                       unsigned cmovOpc) const {
8630   // For the atomic min/max operator, we generate
8631   //   thisMBB:
8632   //   newMBB:
8633   //     ld t1 = [min/max.addr]
8634   //     mov t2 = [min/max.val]
8635   //     cmp  t1, t2
8636   //     cmov[cond] t2 = t1
8637   //     mov EAX = t1
8638   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8639   //     bz   newMBB
8640   //     fallthrough -->nextMBB
8641   //
8642   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8643   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8644   MachineFunction::iterator MBBIter = MBB;
8645   ++MBBIter;
8646
8647   /// First build the CFG
8648   MachineFunction *F = MBB->getParent();
8649   MachineBasicBlock *thisMBB = MBB;
8650   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8651   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8652   F->insert(MBBIter, newMBB);
8653   F->insert(MBBIter, nextMBB);
8654
8655   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
8656   nextMBB->splice(nextMBB->begin(), thisMBB,
8657                   llvm::next(MachineBasicBlock::iterator(mInstr)),
8658                   thisMBB->end());
8659   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
8660
8661   // Update thisMBB to fall through to newMBB
8662   thisMBB->addSuccessor(newMBB);
8663
8664   // newMBB jumps to newMBB and fall through to nextMBB
8665   newMBB->addSuccessor(nextMBB);
8666   newMBB->addSuccessor(newMBB);
8667
8668   DebugLoc dl = mInstr->getDebugLoc();
8669   // Insert instructions into newMBB based on incoming instruction
8670   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
8671          "unexpected number of operands");
8672   MachineOperand& destOper = mInstr->getOperand(0);
8673   MachineOperand* argOpers[2 + X86::AddrNumOperands];
8674   int numArgs = mInstr->getNumOperands() - 1;
8675   for (int i=0; i < numArgs; ++i)
8676     argOpers[i] = &mInstr->getOperand(i+1);
8677
8678   // x86 address has 4 operands: base, index, scale, and displacement
8679   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
8680   int valArgIndx = lastAddrIndx + 1;
8681
8682   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8683   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8684   for (int i=0; i <= lastAddrIndx; ++i)
8685     (*MIB).addOperand(*argOpers[i]);
8686
8687   // We only support register and immediate values
8688   assert((argOpers[valArgIndx]->isReg() ||
8689           argOpers[valArgIndx]->isImm()) &&
8690          "invalid operand");
8691
8692   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8693   if (argOpers[valArgIndx]->isReg())
8694     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
8695   else
8696     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8697   (*MIB).addOperand(*argOpers[valArgIndx]);
8698
8699   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
8700   MIB.addReg(t1);
8701
8702   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8703   MIB.addReg(t1);
8704   MIB.addReg(t2);
8705
8706   // Generate movc
8707   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8708   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8709   MIB.addReg(t2);
8710   MIB.addReg(t1);
8711
8712   // Cmp and exchange if none has modified the memory location
8713   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8714   for (int i=0; i <= lastAddrIndx; ++i)
8715     (*MIB).addOperand(*argOpers[i]);
8716   MIB.addReg(t3);
8717   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8718   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8719                     mInstr->memoperands_end());
8720
8721   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
8722   MIB.addReg(X86::EAX);
8723
8724   // insert branch
8725   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8726
8727   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
8728   return nextMBB;
8729 }
8730
8731 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8732 // or XMM0_V32I8 in AVX all of this code can be replaced with that
8733 // in the .td file.
8734 MachineBasicBlock *
8735 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8736                             unsigned numArgs, bool memArg) const {
8737
8738   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
8739          "Target must have SSE4.2 or AVX features enabled");
8740
8741   DebugLoc dl = MI->getDebugLoc();
8742   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8743
8744   unsigned Opc;
8745
8746   if (!Subtarget->hasAVX()) {
8747     if (memArg)
8748       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8749     else
8750       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8751   } else {
8752     if (memArg)
8753       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
8754     else
8755       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
8756   }
8757
8758   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8759
8760   for (unsigned i = 0; i < numArgs; ++i) {
8761     MachineOperand &Op = MI->getOperand(i+1);
8762
8763     if (!(Op.isReg() && Op.isImplicit()))
8764       MIB.addOperand(Op);
8765   }
8766
8767   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8768     .addReg(X86::XMM0);
8769
8770   MI->eraseFromParent();
8771
8772   return BB;
8773 }
8774
8775 MachineBasicBlock *
8776 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8777                                                  MachineInstr *MI,
8778                                                  MachineBasicBlock *MBB) const {
8779   // Emit code to save XMM registers to the stack. The ABI says that the
8780   // number of registers to save is given in %al, so it's theoretically
8781   // possible to do an indirect jump trick to avoid saving all of them,
8782   // however this code takes a simpler approach and just executes all
8783   // of the stores if %al is non-zero. It's less code, and it's probably
8784   // easier on the hardware branch predictor, and stores aren't all that
8785   // expensive anyway.
8786
8787   // Create the new basic blocks. One block contains all the XMM stores,
8788   // and one block is the final destination regardless of whether any
8789   // stores were performed.
8790   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8791   MachineFunction *F = MBB->getParent();
8792   MachineFunction::iterator MBBIter = MBB;
8793   ++MBBIter;
8794   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8795   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8796   F->insert(MBBIter, XMMSaveMBB);
8797   F->insert(MBBIter, EndMBB);
8798
8799   // Transfer the remainder of MBB and its successor edges to EndMBB.
8800   EndMBB->splice(EndMBB->begin(), MBB,
8801                  llvm::next(MachineBasicBlock::iterator(MI)),
8802                  MBB->end());
8803   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
8804
8805   // The original block will now fall through to the XMM save block.
8806   MBB->addSuccessor(XMMSaveMBB);
8807   // The XMMSaveMBB will fall through to the end block.
8808   XMMSaveMBB->addSuccessor(EndMBB);
8809
8810   // Now add the instructions.
8811   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8812   DebugLoc DL = MI->getDebugLoc();
8813
8814   unsigned CountReg = MI->getOperand(0).getReg();
8815   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8816   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8817
8818   if (!Subtarget->isTargetWin64()) {
8819     // If %al is 0, branch around the XMM save block.
8820     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8821     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8822     MBB->addSuccessor(EndMBB);
8823   }
8824
8825   // In the XMM save block, save all the XMM argument registers.
8826   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8827     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8828     MachineMemOperand *MMO =
8829       F->getMachineMemOperand(
8830         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8831         MachineMemOperand::MOStore, Offset,
8832         /*Size=*/16, /*Align=*/16);
8833     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8834       .addFrameIndex(RegSaveFrameIndex)
8835       .addImm(/*Scale=*/1)
8836       .addReg(/*IndexReg=*/0)
8837       .addImm(/*Disp=*/Offset)
8838       .addReg(/*Segment=*/0)
8839       .addReg(MI->getOperand(i).getReg())
8840       .addMemOperand(MMO);
8841   }
8842
8843   MI->eraseFromParent();   // The pseudo instruction is gone now.
8844
8845   return EndMBB;
8846 }
8847
8848 MachineBasicBlock *
8849 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8850                                      MachineBasicBlock *BB) const {
8851   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8852   DebugLoc DL = MI->getDebugLoc();
8853
8854   // To "insert" a SELECT_CC instruction, we actually have to insert the
8855   // diamond control-flow pattern.  The incoming instruction knows the
8856   // destination vreg to set, the condition code register to branch on, the
8857   // true/false values to select between, and a branch opcode to use.
8858   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8859   MachineFunction::iterator It = BB;
8860   ++It;
8861
8862   //  thisMBB:
8863   //  ...
8864   //   TrueVal = ...
8865   //   cmpTY ccX, r1, r2
8866   //   bCC copy1MBB
8867   //   fallthrough --> copy0MBB
8868   MachineBasicBlock *thisMBB = BB;
8869   MachineFunction *F = BB->getParent();
8870   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8871   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8872   F->insert(It, copy0MBB);
8873   F->insert(It, sinkMBB);
8874
8875   // If the EFLAGS register isn't dead in the terminator, then claim that it's
8876   // live into the sink and copy blocks.
8877   const MachineFunction *MF = BB->getParent();
8878   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
8879   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
8880
8881   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
8882     const MachineOperand &MO = MI->getOperand(I);
8883     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
8884     unsigned Reg = MO.getReg();
8885     if (Reg != X86::EFLAGS) continue;
8886     copy0MBB->addLiveIn(Reg);
8887     sinkMBB->addLiveIn(Reg);
8888   }
8889
8890   // Transfer the remainder of BB and its successor edges to sinkMBB.
8891   sinkMBB->splice(sinkMBB->begin(), BB,
8892                   llvm::next(MachineBasicBlock::iterator(MI)),
8893                   BB->end());
8894   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
8895
8896   // Add the true and fallthrough blocks as its successors.
8897   BB->addSuccessor(copy0MBB);
8898   BB->addSuccessor(sinkMBB);
8899
8900   // Create the conditional branch instruction.
8901   unsigned Opc =
8902     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8903   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8904
8905   //  copy0MBB:
8906   //   %FalseValue = ...
8907   //   # fallthrough to sinkMBB
8908   copy0MBB->addSuccessor(sinkMBB);
8909
8910   //  sinkMBB:
8911   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8912   //  ...
8913   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
8914           TII->get(X86::PHI), MI->getOperand(0).getReg())
8915     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8916     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8917
8918   MI->eraseFromParent();   // The pseudo instruction is gone now.
8919   return sinkMBB;
8920 }
8921
8922 MachineBasicBlock *
8923 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8924                                           MachineBasicBlock *BB) const {
8925   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8926   DebugLoc DL = MI->getDebugLoc();
8927
8928   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8929   // non-trivial part is impdef of ESP.
8930   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8931   // mingw-w64.
8932
8933   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
8934     .addExternalSymbol("_alloca")
8935     .addReg(X86::EAX, RegState::Implicit)
8936     .addReg(X86::ESP, RegState::Implicit)
8937     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8938     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
8939     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
8940
8941   MI->eraseFromParent();   // The pseudo instruction is gone now.
8942   return BB;
8943 }
8944
8945 MachineBasicBlock *
8946 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
8947                                       MachineBasicBlock *BB) const {
8948   // This is pretty easy.  We're taking the value that we received from
8949   // our load from the relocation, sticking it in either RDI (x86-64)
8950   // or EAX and doing an indirect call.  The return value will then
8951   // be in the normal return register.
8952   const X86InstrInfo *TII
8953     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
8954   DebugLoc DL = MI->getDebugLoc();
8955   MachineFunction *F = BB->getParent();
8956   bool IsWin64 = Subtarget->isTargetWin64();
8957
8958   assert(MI->getOperand(3).isGlobal() && "This should be a global");
8959
8960   if (Subtarget->is64Bit()) {
8961     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
8962                                       TII->get(X86::MOV64rm), X86::RDI)
8963     .addReg(X86::RIP)
8964     .addImm(0).addReg(0)
8965     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8966                       MI->getOperand(3).getTargetFlags())
8967     .addReg(0);
8968     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
8969     addDirectMem(MIB, X86::RDI);
8970   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
8971     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
8972                                       TII->get(X86::MOV32rm), X86::EAX)
8973     .addReg(0)
8974     .addImm(0).addReg(0)
8975     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8976                       MI->getOperand(3).getTargetFlags())
8977     .addReg(0);
8978     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
8979     addDirectMem(MIB, X86::EAX);
8980   } else {
8981     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
8982                                       TII->get(X86::MOV32rm), X86::EAX)
8983     .addReg(TII->getGlobalBaseReg(F))
8984     .addImm(0).addReg(0)
8985     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8986                       MI->getOperand(3).getTargetFlags())
8987     .addReg(0);
8988     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
8989     addDirectMem(MIB, X86::EAX);
8990   }
8991
8992   MI->eraseFromParent(); // The pseudo instruction is gone now.
8993   return BB;
8994 }
8995
8996 MachineBasicBlock *
8997 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8998                                                MachineBasicBlock *BB) const {
8999   switch (MI->getOpcode()) {
9000   default: assert(false && "Unexpected instr type to insert");
9001   case X86::MINGW_ALLOCA:
9002     return EmitLoweredMingwAlloca(MI, BB);
9003   case X86::TLSCall_32:
9004   case X86::TLSCall_64:
9005     return EmitLoweredTLSCall(MI, BB);
9006   case X86::CMOV_GR8:
9007   case X86::CMOV_V1I64:
9008   case X86::CMOV_FR32:
9009   case X86::CMOV_FR64:
9010   case X86::CMOV_V4F32:
9011   case X86::CMOV_V2F64:
9012   case X86::CMOV_V2I64:
9013   case X86::CMOV_GR16:
9014   case X86::CMOV_GR32:
9015   case X86::CMOV_RFP32:
9016   case X86::CMOV_RFP64:
9017   case X86::CMOV_RFP80:
9018     return EmitLoweredSelect(MI, BB);
9019
9020   case X86::FP32_TO_INT16_IN_MEM:
9021   case X86::FP32_TO_INT32_IN_MEM:
9022   case X86::FP32_TO_INT64_IN_MEM:
9023   case X86::FP64_TO_INT16_IN_MEM:
9024   case X86::FP64_TO_INT32_IN_MEM:
9025   case X86::FP64_TO_INT64_IN_MEM:
9026   case X86::FP80_TO_INT16_IN_MEM:
9027   case X86::FP80_TO_INT32_IN_MEM:
9028   case X86::FP80_TO_INT64_IN_MEM: {
9029     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9030     DebugLoc DL = MI->getDebugLoc();
9031
9032     // Change the floating point control register to use "round towards zero"
9033     // mode when truncating to an integer value.
9034     MachineFunction *F = BB->getParent();
9035     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9036     addFrameReference(BuildMI(*BB, MI, DL,
9037                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9038
9039     // Load the old value of the high byte of the control word...
9040     unsigned OldCW =
9041       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9042     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9043                       CWFrameIdx);
9044
9045     // Set the high part to be round to zero...
9046     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9047       .addImm(0xC7F);
9048
9049     // Reload the modified control word now...
9050     addFrameReference(BuildMI(*BB, MI, DL,
9051                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9052
9053     // Restore the memory image of control word to original value
9054     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9055       .addReg(OldCW);
9056
9057     // Get the X86 opcode to use.
9058     unsigned Opc;
9059     switch (MI->getOpcode()) {
9060     default: llvm_unreachable("illegal opcode!");
9061     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9062     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9063     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9064     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9065     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9066     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9067     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9068     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9069     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9070     }
9071
9072     X86AddressMode AM;
9073     MachineOperand &Op = MI->getOperand(0);
9074     if (Op.isReg()) {
9075       AM.BaseType = X86AddressMode::RegBase;
9076       AM.Base.Reg = Op.getReg();
9077     } else {
9078       AM.BaseType = X86AddressMode::FrameIndexBase;
9079       AM.Base.FrameIndex = Op.getIndex();
9080     }
9081     Op = MI->getOperand(1);
9082     if (Op.isImm())
9083       AM.Scale = Op.getImm();
9084     Op = MI->getOperand(2);
9085     if (Op.isImm())
9086       AM.IndexReg = Op.getImm();
9087     Op = MI->getOperand(3);
9088     if (Op.isGlobal()) {
9089       AM.GV = Op.getGlobal();
9090     } else {
9091       AM.Disp = Op.getImm();
9092     }
9093     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9094                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9095
9096     // Reload the original control word now.
9097     addFrameReference(BuildMI(*BB, MI, DL,
9098                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9099
9100     MI->eraseFromParent();   // The pseudo instruction is gone now.
9101     return BB;
9102   }
9103     // String/text processing lowering.
9104   case X86::PCMPISTRM128REG:
9105   case X86::VPCMPISTRM128REG:
9106     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9107   case X86::PCMPISTRM128MEM:
9108   case X86::VPCMPISTRM128MEM:
9109     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9110   case X86::PCMPESTRM128REG:
9111   case X86::VPCMPESTRM128REG:
9112     return EmitPCMP(MI, BB, 5, false /* in mem */);
9113   case X86::PCMPESTRM128MEM:
9114   case X86::VPCMPESTRM128MEM:
9115     return EmitPCMP(MI, BB, 5, true /* in mem */);
9116
9117     // Atomic Lowering.
9118   case X86::ATOMAND32:
9119     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9120                                                X86::AND32ri, X86::MOV32rm,
9121                                                X86::LCMPXCHG32,
9122                                                X86::NOT32r, X86::EAX,
9123                                                X86::GR32RegisterClass);
9124   case X86::ATOMOR32:
9125     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9126                                                X86::OR32ri, X86::MOV32rm,
9127                                                X86::LCMPXCHG32,
9128                                                X86::NOT32r, X86::EAX,
9129                                                X86::GR32RegisterClass);
9130   case X86::ATOMXOR32:
9131     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9132                                                X86::XOR32ri, X86::MOV32rm,
9133                                                X86::LCMPXCHG32,
9134                                                X86::NOT32r, X86::EAX,
9135                                                X86::GR32RegisterClass);
9136   case X86::ATOMNAND32:
9137     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9138                                                X86::AND32ri, X86::MOV32rm,
9139                                                X86::LCMPXCHG32,
9140                                                X86::NOT32r, X86::EAX,
9141                                                X86::GR32RegisterClass, true);
9142   case X86::ATOMMIN32:
9143     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9144   case X86::ATOMMAX32:
9145     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9146   case X86::ATOMUMIN32:
9147     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9148   case X86::ATOMUMAX32:
9149     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9150
9151   case X86::ATOMAND16:
9152     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9153                                                X86::AND16ri, X86::MOV16rm,
9154                                                X86::LCMPXCHG16,
9155                                                X86::NOT16r, X86::AX,
9156                                                X86::GR16RegisterClass);
9157   case X86::ATOMOR16:
9158     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9159                                                X86::OR16ri, X86::MOV16rm,
9160                                                X86::LCMPXCHG16,
9161                                                X86::NOT16r, X86::AX,
9162                                                X86::GR16RegisterClass);
9163   case X86::ATOMXOR16:
9164     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9165                                                X86::XOR16ri, X86::MOV16rm,
9166                                                X86::LCMPXCHG16,
9167                                                X86::NOT16r, X86::AX,
9168                                                X86::GR16RegisterClass);
9169   case X86::ATOMNAND16:
9170     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9171                                                X86::AND16ri, X86::MOV16rm,
9172                                                X86::LCMPXCHG16,
9173                                                X86::NOT16r, X86::AX,
9174                                                X86::GR16RegisterClass, true);
9175   case X86::ATOMMIN16:
9176     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9177   case X86::ATOMMAX16:
9178     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9179   case X86::ATOMUMIN16:
9180     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9181   case X86::ATOMUMAX16:
9182     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9183
9184   case X86::ATOMAND8:
9185     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9186                                                X86::AND8ri, X86::MOV8rm,
9187                                                X86::LCMPXCHG8,
9188                                                X86::NOT8r, X86::AL,
9189                                                X86::GR8RegisterClass);
9190   case X86::ATOMOR8:
9191     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9192                                                X86::OR8ri, X86::MOV8rm,
9193                                                X86::LCMPXCHG8,
9194                                                X86::NOT8r, X86::AL,
9195                                                X86::GR8RegisterClass);
9196   case X86::ATOMXOR8:
9197     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9198                                                X86::XOR8ri, X86::MOV8rm,
9199                                                X86::LCMPXCHG8,
9200                                                X86::NOT8r, X86::AL,
9201                                                X86::GR8RegisterClass);
9202   case X86::ATOMNAND8:
9203     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9204                                                X86::AND8ri, X86::MOV8rm,
9205                                                X86::LCMPXCHG8,
9206                                                X86::NOT8r, X86::AL,
9207                                                X86::GR8RegisterClass, true);
9208   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9209   // This group is for 64-bit host.
9210   case X86::ATOMAND64:
9211     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9212                                                X86::AND64ri32, X86::MOV64rm,
9213                                                X86::LCMPXCHG64,
9214                                                X86::NOT64r, X86::RAX,
9215                                                X86::GR64RegisterClass);
9216   case X86::ATOMOR64:
9217     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9218                                                X86::OR64ri32, X86::MOV64rm,
9219                                                X86::LCMPXCHG64,
9220                                                X86::NOT64r, X86::RAX,
9221                                                X86::GR64RegisterClass);
9222   case X86::ATOMXOR64:
9223     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9224                                                X86::XOR64ri32, X86::MOV64rm,
9225                                                X86::LCMPXCHG64,
9226                                                X86::NOT64r, X86::RAX,
9227                                                X86::GR64RegisterClass);
9228   case X86::ATOMNAND64:
9229     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9230                                                X86::AND64ri32, X86::MOV64rm,
9231                                                X86::LCMPXCHG64,
9232                                                X86::NOT64r, X86::RAX,
9233                                                X86::GR64RegisterClass, true);
9234   case X86::ATOMMIN64:
9235     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9236   case X86::ATOMMAX64:
9237     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9238   case X86::ATOMUMIN64:
9239     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9240   case X86::ATOMUMAX64:
9241     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9242
9243   // This group does 64-bit operations on a 32-bit host.
9244   case X86::ATOMAND6432:
9245     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9246                                                X86::AND32rr, X86::AND32rr,
9247                                                X86::AND32ri, X86::AND32ri,
9248                                                false);
9249   case X86::ATOMOR6432:
9250     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9251                                                X86::OR32rr, X86::OR32rr,
9252                                                X86::OR32ri, X86::OR32ri,
9253                                                false);
9254   case X86::ATOMXOR6432:
9255     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9256                                                X86::XOR32rr, X86::XOR32rr,
9257                                                X86::XOR32ri, X86::XOR32ri,
9258                                                false);
9259   case X86::ATOMNAND6432:
9260     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9261                                                X86::AND32rr, X86::AND32rr,
9262                                                X86::AND32ri, X86::AND32ri,
9263                                                true);
9264   case X86::ATOMADD6432:
9265     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9266                                                X86::ADD32rr, X86::ADC32rr,
9267                                                X86::ADD32ri, X86::ADC32ri,
9268                                                false);
9269   case X86::ATOMSUB6432:
9270     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9271                                                X86::SUB32rr, X86::SBB32rr,
9272                                                X86::SUB32ri, X86::SBB32ri,
9273                                                false);
9274   case X86::ATOMSWAP6432:
9275     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9276                                                X86::MOV32rr, X86::MOV32rr,
9277                                                X86::MOV32ri, X86::MOV32ri,
9278                                                false);
9279   case X86::VASTART_SAVE_XMM_REGS:
9280     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9281   }
9282 }
9283
9284 //===----------------------------------------------------------------------===//
9285 //                           X86 Optimization Hooks
9286 //===----------------------------------------------------------------------===//
9287
9288 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9289                                                        const APInt &Mask,
9290                                                        APInt &KnownZero,
9291                                                        APInt &KnownOne,
9292                                                        const SelectionDAG &DAG,
9293                                                        unsigned Depth) const {
9294   unsigned Opc = Op.getOpcode();
9295   assert((Opc >= ISD::BUILTIN_OP_END ||
9296           Opc == ISD::INTRINSIC_WO_CHAIN ||
9297           Opc == ISD::INTRINSIC_W_CHAIN ||
9298           Opc == ISD::INTRINSIC_VOID) &&
9299          "Should use MaskedValueIsZero if you don't know whether Op"
9300          " is a target node!");
9301
9302   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9303   switch (Opc) {
9304   default: break;
9305   case X86ISD::ADD:
9306   case X86ISD::SUB:
9307   case X86ISD::SMUL:
9308   case X86ISD::UMUL:
9309   case X86ISD::INC:
9310   case X86ISD::DEC:
9311   case X86ISD::OR:
9312   case X86ISD::XOR:
9313   case X86ISD::AND:
9314     // These nodes' second result is a boolean.
9315     if (Op.getResNo() == 0)
9316       break;
9317     // Fallthrough
9318   case X86ISD::SETCC:
9319     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9320                                        Mask.getBitWidth() - 1);
9321     break;
9322   }
9323 }
9324
9325 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
9326 /// node is a GlobalAddress + offset.
9327 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
9328                                        const GlobalValue* &GA,
9329                                        int64_t &Offset) const {
9330   if (N->getOpcode() == X86ISD::Wrapper) {
9331     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
9332       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
9333       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
9334       return true;
9335     }
9336   }
9337   return TargetLowering::isGAPlusOffset(N, GA, Offset);
9338 }
9339
9340 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
9341 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
9342 /// if the load addresses are consecutive, non-overlapping, and in the right
9343 /// order.
9344 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
9345                                      const TargetLowering &TLI) {
9346   DebugLoc dl = N->getDebugLoc();
9347   EVT VT = N->getValueType(0);
9348   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
9349
9350   if (VT.getSizeInBits() != 128)
9351     return SDValue();
9352
9353   SmallVector<SDValue, 16> Elts;
9354   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
9355     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
9356
9357   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
9358 }
9359
9360 /// PerformShuffleCombine - Detect vector gather/scatter index generation
9361 /// and convert it from being a bunch of shuffles and extracts to a simple
9362 /// store and scalar loads to extract the elements.
9363 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
9364                                                 const TargetLowering &TLI) {
9365   SDValue InputVector = N->getOperand(0);
9366
9367   // Only operate on vectors of 4 elements, where the alternative shuffling
9368   // gets to be more expensive.
9369   if (InputVector.getValueType() != MVT::v4i32)
9370     return SDValue();
9371
9372   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
9373   // single use which is a sign-extend or zero-extend, and all elements are
9374   // used.
9375   SmallVector<SDNode *, 4> Uses;
9376   unsigned ExtractedElements = 0;
9377   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
9378        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
9379     if (UI.getUse().getResNo() != InputVector.getResNo())
9380       return SDValue();
9381
9382     SDNode *Extract = *UI;
9383     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
9384       return SDValue();
9385
9386     if (Extract->getValueType(0) != MVT::i32)
9387       return SDValue();
9388     if (!Extract->hasOneUse())
9389       return SDValue();
9390     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
9391         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
9392       return SDValue();
9393     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
9394       return SDValue();
9395
9396     // Record which element was extracted.
9397     ExtractedElements |=
9398       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
9399
9400     Uses.push_back(Extract);
9401   }
9402
9403   // If not all the elements were used, this may not be worthwhile.
9404   if (ExtractedElements != 15)
9405     return SDValue();
9406
9407   // Ok, we've now decided to do the transformation.
9408   DebugLoc dl = InputVector.getDebugLoc();
9409
9410   // Store the value to a temporary stack slot.
9411   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9412   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL,
9413                             0, false, false, 0);
9414
9415   // Replace each use (extract) with a load of the appropriate element.
9416   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9417        UE = Uses.end(); UI != UE; ++UI) {
9418     SDNode *Extract = *UI;
9419
9420     // Compute the element's address.
9421     SDValue Idx = Extract->getOperand(1);
9422     unsigned EltSize =
9423         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9424     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9425     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9426
9427     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
9428                                      OffsetVal, StackPtr);
9429
9430     // Load the scalar.
9431     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
9432                                      ScalarAddr, NULL, 0, false, false, 0);
9433
9434     // Replace the exact with the load.
9435     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9436   }
9437
9438   // The replacement was made in place; don't return anything.
9439   return SDValue();
9440 }
9441
9442 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9443 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9444                                     const X86Subtarget *Subtarget) {
9445   DebugLoc DL = N->getDebugLoc();
9446   SDValue Cond = N->getOperand(0);
9447   // Get the LHS/RHS of the select.
9448   SDValue LHS = N->getOperand(1);
9449   SDValue RHS = N->getOperand(2);
9450
9451   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9452   // instructions match the semantics of the common C idiom x<y?x:y but not
9453   // x<=y?x:y, because of how they handle negative zero (which can be
9454   // ignored in unsafe-math mode).
9455   if (Subtarget->hasSSE2() &&
9456       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9457       Cond.getOpcode() == ISD::SETCC) {
9458     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9459
9460     unsigned Opcode = 0;
9461     // Check for x CC y ? x : y.
9462     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9463         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9464       switch (CC) {
9465       default: break;
9466       case ISD::SETULT:
9467         // Converting this to a min would handle NaNs incorrectly, and swapping
9468         // the operands would cause it to handle comparisons between positive
9469         // and negative zero incorrectly.
9470         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9471           if (!UnsafeFPMath &&
9472               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9473             break;
9474           std::swap(LHS, RHS);
9475         }
9476         Opcode = X86ISD::FMIN;
9477         break;
9478       case ISD::SETOLE:
9479         // Converting this to a min would handle comparisons between positive
9480         // and negative zero incorrectly.
9481         if (!UnsafeFPMath &&
9482             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9483           break;
9484         Opcode = X86ISD::FMIN;
9485         break;
9486       case ISD::SETULE:
9487         // Converting this to a min would handle both negative zeros and NaNs
9488         // incorrectly, but we can swap the operands to fix both.
9489         std::swap(LHS, RHS);
9490       case ISD::SETOLT:
9491       case ISD::SETLT:
9492       case ISD::SETLE:
9493         Opcode = X86ISD::FMIN;
9494         break;
9495
9496       case ISD::SETOGE:
9497         // Converting this to a max would handle comparisons between positive
9498         // and negative zero incorrectly.
9499         if (!UnsafeFPMath &&
9500             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9501           break;
9502         Opcode = X86ISD::FMAX;
9503         break;
9504       case ISD::SETUGT:
9505         // Converting this to a max would handle NaNs incorrectly, and swapping
9506         // the operands would cause it to handle comparisons between positive
9507         // and negative zero incorrectly.
9508         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
9509           if (!UnsafeFPMath &&
9510               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9511             break;
9512           std::swap(LHS, RHS);
9513         }
9514         Opcode = X86ISD::FMAX;
9515         break;
9516       case ISD::SETUGE:
9517         // Converting this to a max would handle both negative zeros and NaNs
9518         // incorrectly, but we can swap the operands to fix both.
9519         std::swap(LHS, RHS);
9520       case ISD::SETOGT:
9521       case ISD::SETGT:
9522       case ISD::SETGE:
9523         Opcode = X86ISD::FMAX;
9524         break;
9525       }
9526     // Check for x CC y ? y : x -- a min/max with reversed arms.
9527     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9528                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9529       switch (CC) {
9530       default: break;
9531       case ISD::SETOGE:
9532         // Converting this to a min would handle comparisons between positive
9533         // and negative zero incorrectly, and swapping the operands would
9534         // cause it to handle NaNs incorrectly.
9535         if (!UnsafeFPMath &&
9536             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9537           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9538             break;
9539           std::swap(LHS, RHS);
9540         }
9541         Opcode = X86ISD::FMIN;
9542         break;
9543       case ISD::SETUGT:
9544         // Converting this to a min would handle NaNs incorrectly.
9545         if (!UnsafeFPMath &&
9546             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9547           break;
9548         Opcode = X86ISD::FMIN;
9549         break;
9550       case ISD::SETUGE:
9551         // Converting this to a min would handle both negative zeros and NaNs
9552         // incorrectly, but we can swap the operands to fix both.
9553         std::swap(LHS, RHS);
9554       case ISD::SETOGT:
9555       case ISD::SETGT:
9556       case ISD::SETGE:
9557         Opcode = X86ISD::FMIN;
9558         break;
9559
9560       case ISD::SETULT:
9561         // Converting this to a max would handle NaNs incorrectly.
9562         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9563           break;
9564         Opcode = X86ISD::FMAX;
9565         break;
9566       case ISD::SETOLE:
9567         // Converting this to a max would handle comparisons between positive
9568         // and negative zero incorrectly, and swapping the operands would
9569         // cause it to handle NaNs incorrectly.
9570         if (!UnsafeFPMath &&
9571             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9572           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
9573             break;
9574           std::swap(LHS, RHS);
9575         }
9576         Opcode = X86ISD::FMAX;
9577         break;
9578       case ISD::SETULE:
9579         // Converting this to a max would handle both negative zeros and NaNs
9580         // incorrectly, but we can swap the operands to fix both.
9581         std::swap(LHS, RHS);
9582       case ISD::SETOLT:
9583       case ISD::SETLT:
9584       case ISD::SETLE:
9585         Opcode = X86ISD::FMAX;
9586         break;
9587       }
9588     }
9589
9590     if (Opcode)
9591       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9592   }
9593
9594   // If this is a select between two integer constants, try to do some
9595   // optimizations.
9596   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9597     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9598       // Don't do this for crazy integer types.
9599       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9600         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9601         // so that TrueC (the true value) is larger than FalseC.
9602         bool NeedsCondInvert = false;
9603
9604         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9605             // Efficiently invertible.
9606             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9607              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9608               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9609           NeedsCondInvert = true;
9610           std::swap(TrueC, FalseC);
9611         }
9612
9613         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9614         if (FalseC->getAPIntValue() == 0 &&
9615             TrueC->getAPIntValue().isPowerOf2()) {
9616           if (NeedsCondInvert) // Invert the condition if needed.
9617             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9618                                DAG.getConstant(1, Cond.getValueType()));
9619
9620           // Zero extend the condition if needed.
9621           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9622
9623           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9624           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9625                              DAG.getConstant(ShAmt, MVT::i8));
9626         }
9627
9628         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9629         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9630           if (NeedsCondInvert) // Invert the condition if needed.
9631             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9632                                DAG.getConstant(1, Cond.getValueType()));
9633
9634           // Zero extend the condition if needed.
9635           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9636                              FalseC->getValueType(0), Cond);
9637           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9638                              SDValue(FalseC, 0));
9639         }
9640
9641         // Optimize cases that will turn into an LEA instruction.  This requires
9642         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9643         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9644           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9645           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9646
9647           bool isFastMultiplier = false;
9648           if (Diff < 10) {
9649             switch ((unsigned char)Diff) {
9650               default: break;
9651               case 1:  // result = add base, cond
9652               case 2:  // result = lea base(    , cond*2)
9653               case 3:  // result = lea base(cond, cond*2)
9654               case 4:  // result = lea base(    , cond*4)
9655               case 5:  // result = lea base(cond, cond*4)
9656               case 8:  // result = lea base(    , cond*8)
9657               case 9:  // result = lea base(cond, cond*8)
9658                 isFastMultiplier = true;
9659                 break;
9660             }
9661           }
9662
9663           if (isFastMultiplier) {
9664             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9665             if (NeedsCondInvert) // Invert the condition if needed.
9666               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9667                                  DAG.getConstant(1, Cond.getValueType()));
9668
9669             // Zero extend the condition if needed.
9670             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9671                                Cond);
9672             // Scale the condition by the difference.
9673             if (Diff != 1)
9674               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9675                                  DAG.getConstant(Diff, Cond.getValueType()));
9676
9677             // Add the base if non-zero.
9678             if (FalseC->getAPIntValue() != 0)
9679               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9680                                  SDValue(FalseC, 0));
9681             return Cond;
9682           }
9683         }
9684       }
9685   }
9686
9687   return SDValue();
9688 }
9689
9690 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9691 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9692                                   TargetLowering::DAGCombinerInfo &DCI) {
9693   DebugLoc DL = N->getDebugLoc();
9694
9695   // If the flag operand isn't dead, don't touch this CMOV.
9696   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9697     return SDValue();
9698
9699   // If this is a select between two integer constants, try to do some
9700   // optimizations.  Note that the operands are ordered the opposite of SELECT
9701   // operands.
9702   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9703     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9704       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9705       // larger than FalseC (the false value).
9706       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9707
9708       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9709         CC = X86::GetOppositeBranchCondition(CC);
9710         std::swap(TrueC, FalseC);
9711       }
9712
9713       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9714       // This is efficient for any integer data type (including i8/i16) and
9715       // shift amount.
9716       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9717         SDValue Cond = N->getOperand(3);
9718         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9719                            DAG.getConstant(CC, MVT::i8), Cond);
9720
9721         // Zero extend the condition if needed.
9722         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9723
9724         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9725         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9726                            DAG.getConstant(ShAmt, MVT::i8));
9727         if (N->getNumValues() == 2)  // Dead flag value?
9728           return DCI.CombineTo(N, Cond, SDValue());
9729         return Cond;
9730       }
9731
9732       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9733       // for any integer data type, including i8/i16.
9734       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9735         SDValue Cond = N->getOperand(3);
9736         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9737                            DAG.getConstant(CC, MVT::i8), Cond);
9738
9739         // Zero extend the condition if needed.
9740         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9741                            FalseC->getValueType(0), Cond);
9742         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9743                            SDValue(FalseC, 0));
9744
9745         if (N->getNumValues() == 2)  // Dead flag value?
9746           return DCI.CombineTo(N, Cond, SDValue());
9747         return Cond;
9748       }
9749
9750       // Optimize cases that will turn into an LEA instruction.  This requires
9751       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9752       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9753         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9754         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9755
9756         bool isFastMultiplier = false;
9757         if (Diff < 10) {
9758           switch ((unsigned char)Diff) {
9759           default: break;
9760           case 1:  // result = add base, cond
9761           case 2:  // result = lea base(    , cond*2)
9762           case 3:  // result = lea base(cond, cond*2)
9763           case 4:  // result = lea base(    , cond*4)
9764           case 5:  // result = lea base(cond, cond*4)
9765           case 8:  // result = lea base(    , cond*8)
9766           case 9:  // result = lea base(cond, cond*8)
9767             isFastMultiplier = true;
9768             break;
9769           }
9770         }
9771
9772         if (isFastMultiplier) {
9773           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9774           SDValue Cond = N->getOperand(3);
9775           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9776                              DAG.getConstant(CC, MVT::i8), Cond);
9777           // Zero extend the condition if needed.
9778           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9779                              Cond);
9780           // Scale the condition by the difference.
9781           if (Diff != 1)
9782             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9783                                DAG.getConstant(Diff, Cond.getValueType()));
9784
9785           // Add the base if non-zero.
9786           if (FalseC->getAPIntValue() != 0)
9787             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9788                                SDValue(FalseC, 0));
9789           if (N->getNumValues() == 2)  // Dead flag value?
9790             return DCI.CombineTo(N, Cond, SDValue());
9791           return Cond;
9792         }
9793       }
9794     }
9795   }
9796   return SDValue();
9797 }
9798
9799
9800 /// PerformMulCombine - Optimize a single multiply with constant into two
9801 /// in order to implement it with two cheaper instructions, e.g.
9802 /// LEA + SHL, LEA + LEA.
9803 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9804                                  TargetLowering::DAGCombinerInfo &DCI) {
9805   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9806     return SDValue();
9807
9808   EVT VT = N->getValueType(0);
9809   if (VT != MVT::i64)
9810     return SDValue();
9811
9812   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9813   if (!C)
9814     return SDValue();
9815   uint64_t MulAmt = C->getZExtValue();
9816   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9817     return SDValue();
9818
9819   uint64_t MulAmt1 = 0;
9820   uint64_t MulAmt2 = 0;
9821   if ((MulAmt % 9) == 0) {
9822     MulAmt1 = 9;
9823     MulAmt2 = MulAmt / 9;
9824   } else if ((MulAmt % 5) == 0) {
9825     MulAmt1 = 5;
9826     MulAmt2 = MulAmt / 5;
9827   } else if ((MulAmt % 3) == 0) {
9828     MulAmt1 = 3;
9829     MulAmt2 = MulAmt / 3;
9830   }
9831   if (MulAmt2 &&
9832       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9833     DebugLoc DL = N->getDebugLoc();
9834
9835     if (isPowerOf2_64(MulAmt2) &&
9836         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9837       // If second multiplifer is pow2, issue it first. We want the multiply by
9838       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9839       // is an add.
9840       std::swap(MulAmt1, MulAmt2);
9841
9842     SDValue NewMul;
9843     if (isPowerOf2_64(MulAmt1))
9844       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9845                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9846     else
9847       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9848                            DAG.getConstant(MulAmt1, VT));
9849
9850     if (isPowerOf2_64(MulAmt2))
9851       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9852                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9853     else
9854       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9855                            DAG.getConstant(MulAmt2, VT));
9856
9857     // Do not add new nodes to DAG combiner worklist.
9858     DCI.CombineTo(N, NewMul, false);
9859   }
9860   return SDValue();
9861 }
9862
9863 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9864   SDValue N0 = N->getOperand(0);
9865   SDValue N1 = N->getOperand(1);
9866   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9867   EVT VT = N0.getValueType();
9868
9869   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9870   // since the result of setcc_c is all zero's or all ones.
9871   if (N1C && N0.getOpcode() == ISD::AND &&
9872       N0.getOperand(1).getOpcode() == ISD::Constant) {
9873     SDValue N00 = N0.getOperand(0);
9874     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9875         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9876           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9877          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9878       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9879       APInt ShAmt = N1C->getAPIntValue();
9880       Mask = Mask.shl(ShAmt);
9881       if (Mask != 0)
9882         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9883                            N00, DAG.getConstant(Mask, VT));
9884     }
9885   }
9886
9887   return SDValue();
9888 }
9889
9890 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9891 ///                       when possible.
9892 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9893                                    const X86Subtarget *Subtarget) {
9894   EVT VT = N->getValueType(0);
9895   if (!VT.isVector() && VT.isInteger() &&
9896       N->getOpcode() == ISD::SHL)
9897     return PerformSHLCombine(N, DAG);
9898
9899   // On X86 with SSE2 support, we can transform this to a vector shift if
9900   // all elements are shifted by the same amount.  We can't do this in legalize
9901   // because the a constant vector is typically transformed to a constant pool
9902   // so we have no knowledge of the shift amount.
9903   if (!Subtarget->hasSSE2())
9904     return SDValue();
9905
9906   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9907     return SDValue();
9908
9909   SDValue ShAmtOp = N->getOperand(1);
9910   EVT EltVT = VT.getVectorElementType();
9911   DebugLoc DL = N->getDebugLoc();
9912   SDValue BaseShAmt = SDValue();
9913   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9914     unsigned NumElts = VT.getVectorNumElements();
9915     unsigned i = 0;
9916     for (; i != NumElts; ++i) {
9917       SDValue Arg = ShAmtOp.getOperand(i);
9918       if (Arg.getOpcode() == ISD::UNDEF) continue;
9919       BaseShAmt = Arg;
9920       break;
9921     }
9922     for (; i != NumElts; ++i) {
9923       SDValue Arg = ShAmtOp.getOperand(i);
9924       if (Arg.getOpcode() == ISD::UNDEF) continue;
9925       if (Arg != BaseShAmt) {
9926         return SDValue();
9927       }
9928     }
9929   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9930              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9931     SDValue InVec = ShAmtOp.getOperand(0);
9932     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9933       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9934       unsigned i = 0;
9935       for (; i != NumElts; ++i) {
9936         SDValue Arg = InVec.getOperand(i);
9937         if (Arg.getOpcode() == ISD::UNDEF) continue;
9938         BaseShAmt = Arg;
9939         break;
9940       }
9941     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9942        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9943          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9944          if (C->getZExtValue() == SplatIdx)
9945            BaseShAmt = InVec.getOperand(1);
9946        }
9947     }
9948     if (BaseShAmt.getNode() == 0)
9949       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9950                               DAG.getIntPtrConstant(0));
9951   } else
9952     return SDValue();
9953
9954   // The shift amount is an i32.
9955   if (EltVT.bitsGT(MVT::i32))
9956     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9957   else if (EltVT.bitsLT(MVT::i32))
9958     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9959
9960   // The shift amount is identical so we can do a vector shift.
9961   SDValue  ValOp = N->getOperand(0);
9962   switch (N->getOpcode()) {
9963   default:
9964     llvm_unreachable("Unknown shift opcode!");
9965     break;
9966   case ISD::SHL:
9967     if (VT == MVT::v2i64)
9968       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9969                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9970                          ValOp, BaseShAmt);
9971     if (VT == MVT::v4i32)
9972       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9973                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9974                          ValOp, BaseShAmt);
9975     if (VT == MVT::v8i16)
9976       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9977                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9978                          ValOp, BaseShAmt);
9979     break;
9980   case ISD::SRA:
9981     if (VT == MVT::v4i32)
9982       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9983                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9984                          ValOp, BaseShAmt);
9985     if (VT == MVT::v8i16)
9986       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9987                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9988                          ValOp, BaseShAmt);
9989     break;
9990   case ISD::SRL:
9991     if (VT == MVT::v2i64)
9992       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9993                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9994                          ValOp, BaseShAmt);
9995     if (VT == MVT::v4i32)
9996       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9997                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9998                          ValOp, BaseShAmt);
9999     if (VT ==  MVT::v8i16)
10000       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10001                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10002                          ValOp, BaseShAmt);
10003     break;
10004   }
10005   return SDValue();
10006 }
10007
10008 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10009                                 TargetLowering::DAGCombinerInfo &DCI,
10010                                 const X86Subtarget *Subtarget) {
10011   if (DCI.isBeforeLegalizeOps())
10012     return SDValue();
10013
10014   EVT VT = N->getValueType(0);
10015   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10016     return SDValue();
10017
10018   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10019   SDValue N0 = N->getOperand(0);
10020   SDValue N1 = N->getOperand(1);
10021   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10022     std::swap(N0, N1);
10023   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10024     return SDValue();
10025   if (!N0.hasOneUse() || !N1.hasOneUse())
10026     return SDValue();
10027
10028   SDValue ShAmt0 = N0.getOperand(1);
10029   if (ShAmt0.getValueType() != MVT::i8)
10030     return SDValue();
10031   SDValue ShAmt1 = N1.getOperand(1);
10032   if (ShAmt1.getValueType() != MVT::i8)
10033     return SDValue();
10034   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10035     ShAmt0 = ShAmt0.getOperand(0);
10036   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10037     ShAmt1 = ShAmt1.getOperand(0);
10038
10039   DebugLoc DL = N->getDebugLoc();
10040   unsigned Opc = X86ISD::SHLD;
10041   SDValue Op0 = N0.getOperand(0);
10042   SDValue Op1 = N1.getOperand(0);
10043   if (ShAmt0.getOpcode() == ISD::SUB) {
10044     Opc = X86ISD::SHRD;
10045     std::swap(Op0, Op1);
10046     std::swap(ShAmt0, ShAmt1);
10047   }
10048
10049   unsigned Bits = VT.getSizeInBits();
10050   if (ShAmt1.getOpcode() == ISD::SUB) {
10051     SDValue Sum = ShAmt1.getOperand(0);
10052     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10053       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10054       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10055         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10056       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10057         return DAG.getNode(Opc, DL, VT,
10058                            Op0, Op1,
10059                            DAG.getNode(ISD::TRUNCATE, DL,
10060                                        MVT::i8, ShAmt0));
10061     }
10062   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10063     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10064     if (ShAmt0C &&
10065         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10066       return DAG.getNode(Opc, DL, VT,
10067                          N0.getOperand(0), N1.getOperand(0),
10068                          DAG.getNode(ISD::TRUNCATE, DL,
10069                                        MVT::i8, ShAmt0));
10070   }
10071
10072   return SDValue();
10073 }
10074
10075 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10076 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10077                                    const X86Subtarget *Subtarget) {
10078   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10079   // the FP state in cases where an emms may be missing.
10080   // A preferable solution to the general problem is to figure out the right
10081   // places to insert EMMS.  This qualifies as a quick hack.
10082
10083   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10084   StoreSDNode *St = cast<StoreSDNode>(N);
10085   EVT VT = St->getValue().getValueType();
10086   if (VT.getSizeInBits() != 64)
10087     return SDValue();
10088
10089   const Function *F = DAG.getMachineFunction().getFunction();
10090   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10091   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10092     && Subtarget->hasSSE2();
10093   if ((VT.isVector() ||
10094        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10095       isa<LoadSDNode>(St->getValue()) &&
10096       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10097       St->getChain().hasOneUse() && !St->isVolatile()) {
10098     SDNode* LdVal = St->getValue().getNode();
10099     LoadSDNode *Ld = 0;
10100     int TokenFactorIndex = -1;
10101     SmallVector<SDValue, 8> Ops;
10102     SDNode* ChainVal = St->getChain().getNode();
10103     // Must be a store of a load.  We currently handle two cases:  the load
10104     // is a direct child, and it's under an intervening TokenFactor.  It is
10105     // possible to dig deeper under nested TokenFactors.
10106     if (ChainVal == LdVal)
10107       Ld = cast<LoadSDNode>(St->getChain());
10108     else if (St->getValue().hasOneUse() &&
10109              ChainVal->getOpcode() == ISD::TokenFactor) {
10110       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10111         if (ChainVal->getOperand(i).getNode() == LdVal) {
10112           TokenFactorIndex = i;
10113           Ld = cast<LoadSDNode>(St->getValue());
10114         } else
10115           Ops.push_back(ChainVal->getOperand(i));
10116       }
10117     }
10118
10119     if (!Ld || !ISD::isNormalLoad(Ld))
10120       return SDValue();
10121
10122     // If this is not the MMX case, i.e. we are just turning i64 load/store
10123     // into f64 load/store, avoid the transformation if there are multiple
10124     // uses of the loaded value.
10125     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10126       return SDValue();
10127
10128     DebugLoc LdDL = Ld->getDebugLoc();
10129     DebugLoc StDL = N->getDebugLoc();
10130     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10131     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10132     // pair instead.
10133     if (Subtarget->is64Bit() || F64IsLegal) {
10134       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10135       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
10136                                   Ld->getBasePtr(), Ld->getSrcValue(),
10137                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
10138                                   Ld->isNonTemporal(), Ld->getAlignment());
10139       SDValue NewChain = NewLd.getValue(1);
10140       if (TokenFactorIndex != -1) {
10141         Ops.push_back(NewChain);
10142         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10143                                Ops.size());
10144       }
10145       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10146                           St->getSrcValue(), St->getSrcValueOffset(),
10147                           St->isVolatile(), St->isNonTemporal(),
10148                           St->getAlignment());
10149     }
10150
10151     // Otherwise, lower to two pairs of 32-bit loads / stores.
10152     SDValue LoAddr = Ld->getBasePtr();
10153     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10154                                  DAG.getConstant(4, MVT::i32));
10155
10156     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10157                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
10158                                Ld->isVolatile(), Ld->isNonTemporal(),
10159                                Ld->getAlignment());
10160     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10161                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
10162                                Ld->isVolatile(), Ld->isNonTemporal(),
10163                                MinAlign(Ld->getAlignment(), 4));
10164
10165     SDValue NewChain = LoLd.getValue(1);
10166     if (TokenFactorIndex != -1) {
10167       Ops.push_back(LoLd);
10168       Ops.push_back(HiLd);
10169       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10170                              Ops.size());
10171     }
10172
10173     LoAddr = St->getBasePtr();
10174     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10175                          DAG.getConstant(4, MVT::i32));
10176
10177     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10178                                 St->getSrcValue(), St->getSrcValueOffset(),
10179                                 St->isVolatile(), St->isNonTemporal(),
10180                                 St->getAlignment());
10181     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10182                                 St->getSrcValue(),
10183                                 St->getSrcValueOffset() + 4,
10184                                 St->isVolatile(),
10185                                 St->isNonTemporal(),
10186                                 MinAlign(St->getAlignment(), 4));
10187     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10188   }
10189   return SDValue();
10190 }
10191
10192 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10193 /// X86ISD::FXOR nodes.
10194 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10195   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10196   // F[X]OR(0.0, x) -> x
10197   // F[X]OR(x, 0.0) -> x
10198   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10199     if (C->getValueAPF().isPosZero())
10200       return N->getOperand(1);
10201   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10202     if (C->getValueAPF().isPosZero())
10203       return N->getOperand(0);
10204   return SDValue();
10205 }
10206
10207 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10208 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10209   // FAND(0.0, x) -> 0.0
10210   // FAND(x, 0.0) -> 0.0
10211   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10212     if (C->getValueAPF().isPosZero())
10213       return N->getOperand(0);
10214   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10215     if (C->getValueAPF().isPosZero())
10216       return N->getOperand(1);
10217   return SDValue();
10218 }
10219
10220 static SDValue PerformBTCombine(SDNode *N,
10221                                 SelectionDAG &DAG,
10222                                 TargetLowering::DAGCombinerInfo &DCI) {
10223   // BT ignores high bits in the bit index operand.
10224   SDValue Op1 = N->getOperand(1);
10225   if (Op1.hasOneUse()) {
10226     unsigned BitWidth = Op1.getValueSizeInBits();
10227     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10228     APInt KnownZero, KnownOne;
10229     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10230                                           !DCI.isBeforeLegalizeOps());
10231     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10232     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10233         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10234       DCI.CommitTargetLoweringOpt(TLO);
10235   }
10236   return SDValue();
10237 }
10238
10239 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10240   SDValue Op = N->getOperand(0);
10241   if (Op.getOpcode() == ISD::BIT_CONVERT)
10242     Op = Op.getOperand(0);
10243   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10244   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10245       VT.getVectorElementType().getSizeInBits() ==
10246       OpVT.getVectorElementType().getSizeInBits()) {
10247     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10248   }
10249   return SDValue();
10250 }
10251
10252 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10253   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10254   //           (and (i32 x86isd::setcc_carry), 1)
10255   // This eliminates the zext. This transformation is necessary because
10256   // ISD::SETCC is always legalized to i8.
10257   DebugLoc dl = N->getDebugLoc();
10258   SDValue N0 = N->getOperand(0);
10259   EVT VT = N->getValueType(0);
10260   if (N0.getOpcode() == ISD::AND &&
10261       N0.hasOneUse() &&
10262       N0.getOperand(0).hasOneUse()) {
10263     SDValue N00 = N0.getOperand(0);
10264     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10265       return SDValue();
10266     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10267     if (!C || C->getZExtValue() != 1)
10268       return SDValue();
10269     return DAG.getNode(ISD::AND, dl, VT,
10270                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10271                                    N00.getOperand(0), N00.getOperand(1)),
10272                        DAG.getConstant(1, VT));
10273   }
10274
10275   return SDValue();
10276 }
10277
10278 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10279                                              DAGCombinerInfo &DCI) const {
10280   SelectionDAG &DAG = DCI.DAG;
10281   switch (N->getOpcode()) {
10282   default: break;
10283   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10284   case ISD::EXTRACT_VECTOR_ELT:
10285                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10286   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10287   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10288   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10289   case ISD::SHL:
10290   case ISD::SRA:
10291   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10292   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10293   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10294   case X86ISD::FXOR:
10295   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10296   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10297   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10298   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10299   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10300   }
10301
10302   return SDValue();
10303 }
10304
10305 /// isTypeDesirableForOp - Return true if the target has native support for
10306 /// the specified value type and it is 'desirable' to use the type for the
10307 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
10308 /// instruction encodings are longer and some i16 instructions are slow.
10309 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
10310   if (!isTypeLegal(VT))
10311     return false;
10312   if (VT != MVT::i16)
10313     return true;
10314
10315   switch (Opc) {
10316   default:
10317     return true;
10318   case ISD::LOAD:
10319   case ISD::SIGN_EXTEND:
10320   case ISD::ZERO_EXTEND:
10321   case ISD::ANY_EXTEND:
10322   case ISD::SHL:
10323   case ISD::SRL:
10324   case ISD::SUB:
10325   case ISD::ADD:
10326   case ISD::MUL:
10327   case ISD::AND:
10328   case ISD::OR:
10329   case ISD::XOR:
10330     return false;
10331   }
10332 }
10333
10334 static bool MayFoldLoad(SDValue Op) {
10335   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
10336 }
10337
10338 static bool MayFoldIntoStore(SDValue Op) {
10339   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
10340 }
10341
10342 /// IsDesirableToPromoteOp - This method query the target whether it is
10343 /// beneficial for dag combiner to promote the specified node. If true, it
10344 /// should return the desired promotion type by reference.
10345 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
10346   EVT VT = Op.getValueType();
10347   if (VT != MVT::i16)
10348     return false;
10349
10350   bool Promote = false;
10351   bool Commute = false;
10352   switch (Op.getOpcode()) {
10353   default: break;
10354   case ISD::LOAD: {
10355     LoadSDNode *LD = cast<LoadSDNode>(Op);
10356     // If the non-extending load has a single use and it's not live out, then it
10357     // might be folded.
10358     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
10359                                                      Op.hasOneUse()*/) {
10360       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
10361              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
10362         // The only case where we'd want to promote LOAD (rather then it being
10363         // promoted as an operand is when it's only use is liveout.
10364         if (UI->getOpcode() != ISD::CopyToReg)
10365           return false;
10366       }
10367     }
10368     Promote = true;
10369     break;
10370   }
10371   case ISD::SIGN_EXTEND:
10372   case ISD::ZERO_EXTEND:
10373   case ISD::ANY_EXTEND:
10374     Promote = true;
10375     break;
10376   case ISD::SHL:
10377   case ISD::SRL: {
10378     SDValue N0 = Op.getOperand(0);
10379     // Look out for (store (shl (load), x)).
10380     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
10381       return false;
10382     Promote = true;
10383     break;
10384   }
10385   case ISD::ADD:
10386   case ISD::MUL:
10387   case ISD::AND:
10388   case ISD::OR:
10389   case ISD::XOR:
10390     Commute = true;
10391     // fallthrough
10392   case ISD::SUB: {
10393     SDValue N0 = Op.getOperand(0);
10394     SDValue N1 = Op.getOperand(1);
10395     if (!Commute && MayFoldLoad(N1))
10396       return false;
10397     // Avoid disabling potential load folding opportunities.
10398     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
10399       return false;
10400     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
10401       return false;
10402     Promote = true;
10403   }
10404   }
10405
10406   PVT = MVT::i32;
10407   return Promote;
10408 }
10409
10410 //===----------------------------------------------------------------------===//
10411 //                           X86 Inline Assembly Support
10412 //===----------------------------------------------------------------------===//
10413
10414 static bool LowerToBSwap(CallInst *CI) {
10415   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10416   // we will turn this bswap into something that will be lowered to logical ops
10417   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10418   // so don't worry about this.
10419
10420   // Verify this is a simple bswap.
10421   if (CI->getNumArgOperands() != 1 ||
10422       CI->getType() != CI->getArgOperand(0)->getType() ||
10423       !CI->getType()->isIntegerTy())
10424     return false;
10425
10426   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10427   if (!Ty || Ty->getBitWidth() % 16 != 0)
10428     return false;
10429
10430   // Okay, we can do this xform, do so now.
10431   const Type *Tys[] = { Ty };
10432   Module *M = CI->getParent()->getParent()->getParent();
10433   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10434
10435   Value *Op = CI->getArgOperand(0);
10436   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10437
10438   CI->replaceAllUsesWith(Op);
10439   CI->eraseFromParent();
10440   return true;
10441 }
10442
10443 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10444   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10445   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10446
10447   std::string AsmStr = IA->getAsmString();
10448
10449   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10450   SmallVector<StringRef, 4> AsmPieces;
10451   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10452
10453   switch (AsmPieces.size()) {
10454   default: return false;
10455   case 1:
10456     AsmStr = AsmPieces[0];
10457     AsmPieces.clear();
10458     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10459
10460     // bswap $0
10461     if (AsmPieces.size() == 2 &&
10462         (AsmPieces[0] == "bswap" ||
10463          AsmPieces[0] == "bswapq" ||
10464          AsmPieces[0] == "bswapl") &&
10465         (AsmPieces[1] == "$0" ||
10466          AsmPieces[1] == "${0:q}")) {
10467       // No need to check constraints, nothing other than the equivalent of
10468       // "=r,0" would be valid here.
10469       return LowerToBSwap(CI);
10470     }
10471     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10472     if (CI->getType()->isIntegerTy(16) &&
10473         AsmPieces.size() == 3 &&
10474         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10475         AsmPieces[1] == "$$8," &&
10476         AsmPieces[2] == "${0:w}" &&
10477         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10478       AsmPieces.clear();
10479       const std::string &Constraints = IA->getConstraintString();
10480       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10481       std::sort(AsmPieces.begin(), AsmPieces.end());
10482       if (AsmPieces.size() == 4 &&
10483           AsmPieces[0] == "~{cc}" &&
10484           AsmPieces[1] == "~{dirflag}" &&
10485           AsmPieces[2] == "~{flags}" &&
10486           AsmPieces[3] == "~{fpsr}") {
10487         return LowerToBSwap(CI);
10488       }
10489     }
10490     break;
10491   case 3:
10492     if (CI->getType()->isIntegerTy(64) &&
10493         Constraints.size() >= 2 &&
10494         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10495         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10496       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10497       SmallVector<StringRef, 4> Words;
10498       SplitString(AsmPieces[0], Words, " \t");
10499       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10500         Words.clear();
10501         SplitString(AsmPieces[1], Words, " \t");
10502         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10503           Words.clear();
10504           SplitString(AsmPieces[2], Words, " \t,");
10505           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10506               Words[2] == "%edx") {
10507             return LowerToBSwap(CI);
10508           }
10509         }
10510       }
10511     }
10512     break;
10513   }
10514   return false;
10515 }
10516
10517
10518
10519 /// getConstraintType - Given a constraint letter, return the type of
10520 /// constraint it is for this target.
10521 X86TargetLowering::ConstraintType
10522 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10523   if (Constraint.size() == 1) {
10524     switch (Constraint[0]) {
10525     case 'A':
10526       return C_Register;
10527     case 'f':
10528     case 'r':
10529     case 'R':
10530     case 'l':
10531     case 'q':
10532     case 'Q':
10533     case 'x':
10534     case 'y':
10535     case 'Y':
10536       return C_RegisterClass;
10537     case 'e':
10538     case 'Z':
10539       return C_Other;
10540     default:
10541       break;
10542     }
10543   }
10544   return TargetLowering::getConstraintType(Constraint);
10545 }
10546
10547 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10548 /// with another that has more specific requirements based on the type of the
10549 /// corresponding operand.
10550 const char *X86TargetLowering::
10551 LowerXConstraint(EVT ConstraintVT) const {
10552   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10553   // 'f' like normal targets.
10554   if (ConstraintVT.isFloatingPoint()) {
10555     if (Subtarget->hasSSE2())
10556       return "Y";
10557     if (Subtarget->hasSSE1())
10558       return "x";
10559   }
10560
10561   return TargetLowering::LowerXConstraint(ConstraintVT);
10562 }
10563
10564 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10565 /// vector.  If it is invalid, don't add anything to Ops.
10566 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10567                                                      char Constraint,
10568                                                      std::vector<SDValue>&Ops,
10569                                                      SelectionDAG &DAG) const {
10570   SDValue Result(0, 0);
10571
10572   switch (Constraint) {
10573   default: break;
10574   case 'I':
10575     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10576       if (C->getZExtValue() <= 31) {
10577         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10578         break;
10579       }
10580     }
10581     return;
10582   case 'J':
10583     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10584       if (C->getZExtValue() <= 63) {
10585         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10586         break;
10587       }
10588     }
10589     return;
10590   case 'K':
10591     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10592       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10593         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10594         break;
10595       }
10596     }
10597     return;
10598   case 'N':
10599     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10600       if (C->getZExtValue() <= 255) {
10601         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10602         break;
10603       }
10604     }
10605     return;
10606   case 'e': {
10607     // 32-bit signed value
10608     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10609       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10610                                            C->getSExtValue())) {
10611         // Widen to 64 bits here to get it sign extended.
10612         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10613         break;
10614       }
10615     // FIXME gcc accepts some relocatable values here too, but only in certain
10616     // memory models; it's complicated.
10617     }
10618     return;
10619   }
10620   case 'Z': {
10621     // 32-bit unsigned value
10622     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10623       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10624                                            C->getZExtValue())) {
10625         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10626         break;
10627       }
10628     }
10629     // FIXME gcc accepts some relocatable values here too, but only in certain
10630     // memory models; it's complicated.
10631     return;
10632   }
10633   case 'i': {
10634     // Literal immediates are always ok.
10635     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10636       // Widen to 64 bits here to get it sign extended.
10637       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10638       break;
10639     }
10640
10641     // In any sort of PIC mode addresses need to be computed at runtime by
10642     // adding in a register or some sort of table lookup.  These can't
10643     // be used as immediates.
10644     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
10645       return;
10646
10647     // If we are in non-pic codegen mode, we allow the address of a global (with
10648     // an optional displacement) to be used with 'i'.
10649     GlobalAddressSDNode *GA = 0;
10650     int64_t Offset = 0;
10651
10652     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10653     while (1) {
10654       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10655         Offset += GA->getOffset();
10656         break;
10657       } else if (Op.getOpcode() == ISD::ADD) {
10658         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10659           Offset += C->getZExtValue();
10660           Op = Op.getOperand(0);
10661           continue;
10662         }
10663       } else if (Op.getOpcode() == ISD::SUB) {
10664         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10665           Offset += -C->getZExtValue();
10666           Op = Op.getOperand(0);
10667           continue;
10668         }
10669       }
10670
10671       // Otherwise, this isn't something we can handle, reject it.
10672       return;
10673     }
10674
10675     const GlobalValue *GV = GA->getGlobal();
10676     // If we require an extra load to get this address, as in PIC mode, we
10677     // can't accept it.
10678     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10679                                                         getTargetMachine())))
10680       return;
10681
10682     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
10683                                         GA->getValueType(0), Offset);
10684     break;
10685   }
10686   }
10687
10688   if (Result.getNode()) {
10689     Ops.push_back(Result);
10690     return;
10691   }
10692   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10693 }
10694
10695 std::vector<unsigned> X86TargetLowering::
10696 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10697                                   EVT VT) const {
10698   if (Constraint.size() == 1) {
10699     // FIXME: not handling fp-stack yet!
10700     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10701     default: break;  // Unknown constraint letter
10702     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10703       if (Subtarget->is64Bit()) {
10704         if (VT == MVT::i32)
10705           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10706                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10707                                        X86::R10D,X86::R11D,X86::R12D,
10708                                        X86::R13D,X86::R14D,X86::R15D,
10709                                        X86::EBP, X86::ESP, 0);
10710         else if (VT == MVT::i16)
10711           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10712                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10713                                        X86::R10W,X86::R11W,X86::R12W,
10714                                        X86::R13W,X86::R14W,X86::R15W,
10715                                        X86::BP,  X86::SP, 0);
10716         else if (VT == MVT::i8)
10717           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10718                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10719                                        X86::R10B,X86::R11B,X86::R12B,
10720                                        X86::R13B,X86::R14B,X86::R15B,
10721                                        X86::BPL, X86::SPL, 0);
10722
10723         else if (VT == MVT::i64)
10724           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10725                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10726                                        X86::R10, X86::R11, X86::R12,
10727                                        X86::R13, X86::R14, X86::R15,
10728                                        X86::RBP, X86::RSP, 0);
10729
10730         break;
10731       }
10732       // 32-bit fallthrough
10733     case 'Q':   // Q_REGS
10734       if (VT == MVT::i32)
10735         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10736       else if (VT == MVT::i16)
10737         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10738       else if (VT == MVT::i8)
10739         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10740       else if (VT == MVT::i64)
10741         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10742       break;
10743     }
10744   }
10745
10746   return std::vector<unsigned>();
10747 }
10748
10749 std::pair<unsigned, const TargetRegisterClass*>
10750 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10751                                                 EVT VT) const {
10752   // First, see if this is a constraint that directly corresponds to an LLVM
10753   // register class.
10754   if (Constraint.size() == 1) {
10755     // GCC Constraint Letters
10756     switch (Constraint[0]) {
10757     default: break;
10758     case 'r':   // GENERAL_REGS
10759     case 'l':   // INDEX_REGS
10760       if (VT == MVT::i8)
10761         return std::make_pair(0U, X86::GR8RegisterClass);
10762       if (VT == MVT::i16)
10763         return std::make_pair(0U, X86::GR16RegisterClass);
10764       if (VT == MVT::i32 || !Subtarget->is64Bit())
10765         return std::make_pair(0U, X86::GR32RegisterClass);
10766       return std::make_pair(0U, X86::GR64RegisterClass);
10767     case 'R':   // LEGACY_REGS
10768       if (VT == MVT::i8)
10769         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10770       if (VT == MVT::i16)
10771         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10772       if (VT == MVT::i32 || !Subtarget->is64Bit())
10773         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10774       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10775     case 'f':  // FP Stack registers.
10776       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10777       // value to the correct fpstack register class.
10778       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10779         return std::make_pair(0U, X86::RFP32RegisterClass);
10780       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10781         return std::make_pair(0U, X86::RFP64RegisterClass);
10782       return std::make_pair(0U, X86::RFP80RegisterClass);
10783     case 'y':   // MMX_REGS if MMX allowed.
10784       if (!Subtarget->hasMMX()) break;
10785       return std::make_pair(0U, X86::VR64RegisterClass);
10786     case 'Y':   // SSE_REGS if SSE2 allowed
10787       if (!Subtarget->hasSSE2()) break;
10788       // FALL THROUGH.
10789     case 'x':   // SSE_REGS if SSE1 allowed
10790       if (!Subtarget->hasSSE1()) break;
10791
10792       switch (VT.getSimpleVT().SimpleTy) {
10793       default: break;
10794       // Scalar SSE types.
10795       case MVT::f32:
10796       case MVT::i32:
10797         return std::make_pair(0U, X86::FR32RegisterClass);
10798       case MVT::f64:
10799       case MVT::i64:
10800         return std::make_pair(0U, X86::FR64RegisterClass);
10801       // Vector types.
10802       case MVT::v16i8:
10803       case MVT::v8i16:
10804       case MVT::v4i32:
10805       case MVT::v2i64:
10806       case MVT::v4f32:
10807       case MVT::v2f64:
10808         return std::make_pair(0U, X86::VR128RegisterClass);
10809       }
10810       break;
10811     }
10812   }
10813
10814   // Use the default implementation in TargetLowering to convert the register
10815   // constraint into a member of a register class.
10816   std::pair<unsigned, const TargetRegisterClass*> Res;
10817   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10818
10819   // Not found as a standard register?
10820   if (Res.second == 0) {
10821     // Map st(0) -> st(7) -> ST0
10822     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10823         tolower(Constraint[1]) == 's' &&
10824         tolower(Constraint[2]) == 't' &&
10825         Constraint[3] == '(' &&
10826         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10827         Constraint[5] == ')' &&
10828         Constraint[6] == '}') {
10829
10830       Res.first = X86::ST0+Constraint[4]-'0';
10831       Res.second = X86::RFP80RegisterClass;
10832       return Res;
10833     }
10834
10835     // GCC allows "st(0)" to be called just plain "st".
10836     if (StringRef("{st}").equals_lower(Constraint)) {
10837       Res.first = X86::ST0;
10838       Res.second = X86::RFP80RegisterClass;
10839       return Res;
10840     }
10841
10842     // flags -> EFLAGS
10843     if (StringRef("{flags}").equals_lower(Constraint)) {
10844       Res.first = X86::EFLAGS;
10845       Res.second = X86::CCRRegisterClass;
10846       return Res;
10847     }
10848
10849     // 'A' means EAX + EDX.
10850     if (Constraint == "A") {
10851       Res.first = X86::EAX;
10852       Res.second = X86::GR32_ADRegisterClass;
10853       return Res;
10854     }
10855     return Res;
10856   }
10857
10858   // Otherwise, check to see if this is a register class of the wrong value
10859   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10860   // turn into {ax},{dx}.
10861   if (Res.second->hasType(VT))
10862     return Res;   // Correct type already, nothing to do.
10863
10864   // All of the single-register GCC register classes map their values onto
10865   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10866   // really want an 8-bit or 32-bit register, map to the appropriate register
10867   // class and return the appropriate register.
10868   if (Res.second == X86::GR16RegisterClass) {
10869     if (VT == MVT::i8) {
10870       unsigned DestReg = 0;
10871       switch (Res.first) {
10872       default: break;
10873       case X86::AX: DestReg = X86::AL; break;
10874       case X86::DX: DestReg = X86::DL; break;
10875       case X86::CX: DestReg = X86::CL; break;
10876       case X86::BX: DestReg = X86::BL; break;
10877       }
10878       if (DestReg) {
10879         Res.first = DestReg;
10880         Res.second = X86::GR8RegisterClass;
10881       }
10882     } else if (VT == MVT::i32) {
10883       unsigned DestReg = 0;
10884       switch (Res.first) {
10885       default: break;
10886       case X86::AX: DestReg = X86::EAX; break;
10887       case X86::DX: DestReg = X86::EDX; break;
10888       case X86::CX: DestReg = X86::ECX; break;
10889       case X86::BX: DestReg = X86::EBX; break;
10890       case X86::SI: DestReg = X86::ESI; break;
10891       case X86::DI: DestReg = X86::EDI; break;
10892       case X86::BP: DestReg = X86::EBP; break;
10893       case X86::SP: DestReg = X86::ESP; break;
10894       }
10895       if (DestReg) {
10896         Res.first = DestReg;
10897         Res.second = X86::GR32RegisterClass;
10898       }
10899     } else if (VT == MVT::i64) {
10900       unsigned DestReg = 0;
10901       switch (Res.first) {
10902       default: break;
10903       case X86::AX: DestReg = X86::RAX; break;
10904       case X86::DX: DestReg = X86::RDX; break;
10905       case X86::CX: DestReg = X86::RCX; break;
10906       case X86::BX: DestReg = X86::RBX; break;
10907       case X86::SI: DestReg = X86::RSI; break;
10908       case X86::DI: DestReg = X86::RDI; break;
10909       case X86::BP: DestReg = X86::RBP; break;
10910       case X86::SP: DestReg = X86::RSP; break;
10911       }
10912       if (DestReg) {
10913         Res.first = DestReg;
10914         Res.second = X86::GR64RegisterClass;
10915       }
10916     }
10917   } else if (Res.second == X86::FR32RegisterClass ||
10918              Res.second == X86::FR64RegisterClass ||
10919              Res.second == X86::VR128RegisterClass) {
10920     // Handle references to XMM physical registers that got mapped into the
10921     // wrong class.  This can happen with constraints like {xmm0} where the
10922     // target independent register mapper will just pick the first match it can
10923     // find, ignoring the required type.
10924     if (VT == MVT::f32)
10925       Res.second = X86::FR32RegisterClass;
10926     else if (VT == MVT::f64)
10927       Res.second = X86::FR64RegisterClass;
10928     else if (X86::VR128RegisterClass->hasType(VT))
10929       Res.second = X86::VR128RegisterClass;
10930   }
10931
10932   return Res;
10933 }