lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/BitVector.h"
  27 #include "llvm/ADT/VectorExtras.h"
  28 #include "llvm/CodeGen/CallingConvLower.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/PseudoSourceValue.h"
  35 #include "llvm/CodeGen/SelectionDAG.h"
  36 #include "llvm/Support/MathExtras.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/ADT/SmallSet.h"
  40 #include "llvm/ADT/StringExtras.h"
  41 #include "llvm/Support/CommandLine.h"
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  46
  47 // Forward declarations.
  48 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG, DebugLoc dl);
  49
  50 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  51   : TargetLowering(TM) {
  52   Subtarget = &TM.getSubtarget<X86Subtarget>();
  53   X86ScalarSSEf64 = Subtarget->hasSSE2();
  54   X86ScalarSSEf32 = Subtarget->hasSSE1();
  55   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  56
  57   bool Fast = false;
  58
  59   RegInfo = TM.getRegisterInfo();
  60   TD = getTargetData();
  61
  62   // Set up the TargetLowering object.
  63
  64   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  65   setShiftAmountType(MVT::i8);
  66   setBooleanContents(ZeroOrOneBooleanContent);
  67   setSchedulingPreference(SchedulingForRegPressure);
  68   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  69   setStackPointerRegisterToSaveRestore(X86StackPtr);
  70
  71   if (Subtarget->isTargetDarwin()) {
  72     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  73     setUseUnderscoreSetJmp(false);
  74     setUseUnderscoreLongJmp(false);
  75   } else if (Subtarget->isTargetMingw()) {
  76     // MS runtime is weird: it exports _setjmp, but longjmp!
  77     setUseUnderscoreSetJmp(true);
  78     setUseUnderscoreLongJmp(false);
  79   } else {
  80     setUseUnderscoreSetJmp(true);
  81     setUseUnderscoreLongJmp(true);
  82   }
  83
  84   // Set up the register classes.
  85   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  86   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  87   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  88   if (Subtarget->is64Bit())
  89     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  90
  91   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  92
  93   // We don't accept any truncstore of integer registers.
  94   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
  95   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
  96   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
  97   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
  98   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
  99   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 100
 101   // SETOEQ and SETUNE require checking two conditions.
 102   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 103   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 104   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 105   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 106   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 107   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 108
 109   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 110   // operation.
 111   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 112   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 113   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 114
 115   if (Subtarget->is64Bit()) {
 116     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 117     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 118   } else {
 119     if (X86ScalarSSEf64) {
 120       // We have an impenetrably clever algorithm for ui64->double only.
 121       setOperationAction(ISD::UINT_TO_FP   , MVT::i64  , Custom);
 122
 123       // We have faster algorithm for ui32->single only.
 124       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 125     } else
 126       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 127   }
 128
 129   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 130   // this operation.
 131   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 132   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 133   // SSE has no i16 to fp conversion, only i32
 134   if (X86ScalarSSEf32) {
 135     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 136     // f32 and f64 cases are Legal, f80 case is not
 137     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 138   } else {
 139     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 140     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 141   }
 142
 143   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 144   // are Legal, f80 is custom lowered.
 145   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 146   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 147
 148   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 149   // this operation.
 150   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 151   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 152
 153   if (X86ScalarSSEf32) {
 154     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 155     // f32 and f64 cases are Legal, f80 case is not
 156     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 157   } else {
 158     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 159     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 160   }
 161
 162   // Handle FP_TO_UINT by promoting the destination to a larger signed
 163   // conversion.
 164   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 165   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 166   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 167
 168   if (Subtarget->is64Bit()) {
 169     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 170     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 171   } else {
 172     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 173       // Expand FP_TO_UINT into a select.
 174       // FIXME: We would like to use a Custom expander here eventually to do
 175       // the optimal thing for SSE vs. the default expansion in the legalizer.
 176       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 177     else
 178       // With SSE3 we can use fisttpll to convert to a signed i64.
 179       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 180   }
 181
 182   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 183   if (!X86ScalarSSEf64) {
 184     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 185     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 186   }
 187
 188   // Scalar integer divide and remainder are lowered to use operations that
 189   // produce two results, to match the available instructions. This exposes
 190   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 191   // into a single instruction.
 192   //
 193   // Scalar integer multiply-high is also lowered to use two-result
 194   // operations, to match the available instructions. However, plain multiply
 195   // (low) operations are left as Legal, as there are single-result
 196   // instructions for this in x86. Using the two-result multiply instructions
 197   // when both high and low results are needed must be arranged by dagcombine.
 198   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 199   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 200   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 201   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 202   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 203   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 204   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 205   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 206   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 207   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 208   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 209   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 210   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 211   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 212   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 213   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 214   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 215   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 216   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 217   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 218   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 219   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 220   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 221   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 222
 223   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 224   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 225   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 226   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 227   if (Subtarget->is64Bit())
 228     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 229   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 230   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 231   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 232   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 233   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 234   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 235   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 236   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 237
 238   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 239   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 240   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 241   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 242   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 243   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 244   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 245   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 246   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 247   if (Subtarget->is64Bit()) {
 248     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 249     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 250     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 251   }
 252
 253   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 254   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 255
 256   // These should be promoted to a larger select which is supported.
 257   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 258   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 259   // X86 wants to expand cmov itself.
 260   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 261   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 262   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 263   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 264   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 265   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 266   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 267   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 268   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 269   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 270   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 271   if (Subtarget->is64Bit()) {
 272     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 273     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 274   }
 275   // X86 ret instruction may pop stack.
 276   setOperationAction(ISD::RET             , MVT::Other, Custom);
 277   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 278
 279   // Darwin ABI issue.
 280   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 281   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 282   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 283   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 284   if (Subtarget->is64Bit())
 285     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 286   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 287   if (Subtarget->is64Bit()) {
 288     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 289     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 290     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 291     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 292   }
 293   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 294   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 295   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 296   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 297   if (Subtarget->is64Bit()) {
 298     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 299     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 300     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 301   }
 302
 303   if (Subtarget->hasSSE1())
 304     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 305
 306   if (!Subtarget->hasSSE2())
 307     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 308
 309   // Expand certain atomics
 310   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 311   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 312   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 313   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 314
 315   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 316   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 317   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 318   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 319
 320   if (!Subtarget->is64Bit()) {
 321     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 322     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 323     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 324     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 325     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 326     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 327     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 328   }
 329
 330   // Use the default ISD::DBG_STOPPOINT, ISD::DECLARE expansion.
 331   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 332   // FIXME - use subtarget debug flags
 333   if (!Subtarget->isTargetDarwin() &&
 334       !Subtarget->isTargetELF() &&
 335       !Subtarget->isTargetCygMing()) {
 336     setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 337     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 338   }
 339
 340   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 341   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 342   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 343   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 344   if (Subtarget->is64Bit()) {
 345     setExceptionPointerRegister(X86::RAX);
 346     setExceptionSelectorRegister(X86::RDX);
 347   } else {
 348     setExceptionPointerRegister(X86::EAX);
 349     setExceptionSelectorRegister(X86::EDX);
 350   }
 351   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 352   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 353
 354   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 355
 356   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 357
 358   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 359   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 360   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 361   if (Subtarget->is64Bit()) {
 362     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 363     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 364   } else {
 365     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 366     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 367   }
 368
 369   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 370   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 371   if (Subtarget->is64Bit())
 372     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 373   if (Subtarget->isTargetCygMing())
 374     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 375   else
 376     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 377
 378   if (!UseSoftFloat && X86ScalarSSEf64) {
 379     // f32 and f64 use SSE.
 380     // Set up the FP register classes.
 381     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 382     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 383
 384     // Use ANDPD to simulate FABS.
 385     setOperationAction(ISD::FABS , MVT::f64, Custom);
 386     setOperationAction(ISD::FABS , MVT::f32, Custom);
 387
 388     // Use XORP to simulate FNEG.
 389     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 390     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 391
 392     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 393     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 394     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 395
 396     // We don't support sin/cos/fmod
 397     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 398     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 399     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 400     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 401
 402     // Expand FP immediates into loads from the stack, except for the special
 403     // cases we handle.
 404     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 405     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 406
 407     // Floating truncations from f80 and extensions to f80 go through memory.
 408     // If optimizing, we lie about this though and handle it in
 409     // InstructionSelectPreprocess so that dagcombine2 can hack on these.
 410     if (Fast) {
 411       setConvertAction(MVT::f32, MVT::f80, Expand);
 412       setConvertAction(MVT::f64, MVT::f80, Expand);
 413       setConvertAction(MVT::f80, MVT::f32, Expand);
 414       setConvertAction(MVT::f80, MVT::f64, Expand);
 415     }
 416   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 417     // Use SSE for f32, x87 for f64.
 418     // Set up the FP register classes.
 419     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 420     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 421
 422     // Use ANDPS to simulate FABS.
 423     setOperationAction(ISD::FABS , MVT::f32, Custom);
 424
 425     // Use XORP to simulate FNEG.
 426     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 427
 428     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 429
 430     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 431     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 432     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 433
 434     // We don't support sin/cos/fmod
 435     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 436     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 437
 438     // Special cases we handle for FP constants.
 439     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 440     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 441     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 442     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 443     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 444
 445     // SSE <-> X87 conversions go through memory.  If optimizing, we lie about
 446     // this though and handle it in InstructionSelectPreprocess so that
 447     // dagcombine2 can hack on these.
 448     if (Fast) {
 449       setConvertAction(MVT::f32, MVT::f64, Expand);
 450       setConvertAction(MVT::f32, MVT::f80, Expand);
 451       setConvertAction(MVT::f80, MVT::f32, Expand);
 452       setConvertAction(MVT::f64, MVT::f32, Expand);
 453       // And x87->x87 truncations also.
 454       setConvertAction(MVT::f80, MVT::f64, Expand);
 455     }
 456
 457     if (!UnsafeFPMath) {
 458       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 459       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 460     }
 461   } else if (!UseSoftFloat) {
 462     // f32 and f64 in x87.
 463     // Set up the FP register classes.
 464     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 465     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 466
 467     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 468     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 469     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 470     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 471
 472     // Floating truncations go through memory.  If optimizing, we lie about
 473     // this though and handle it in InstructionSelectPreprocess so that
 474     // dagcombine2 can hack on these.
 475     if (Fast) {
 476       setConvertAction(MVT::f80, MVT::f32, Expand);
 477       setConvertAction(MVT::f64, MVT::f32, Expand);
 478       setConvertAction(MVT::f80, MVT::f64, Expand);
 479     }
 480
 481     if (!UnsafeFPMath) {
 482       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 483       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 484     }
 485     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 486     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 487     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 488     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 489     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 490     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 491     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 492     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 493   }
 494
 495   // Long double always uses X87.
 496   if (!UseSoftFloat) {
 497     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 498     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 499     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 500     {
 501       bool ignored;
 502       APFloat TmpFlt(+0.0);
 503       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 504                      &ignored);
 505       addLegalFPImmediate(TmpFlt);  // FLD0
 506       TmpFlt.changeSign();
 507       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 508       APFloat TmpFlt2(+1.0);
 509       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 510                       &ignored);
 511       addLegalFPImmediate(TmpFlt2);  // FLD1
 512       TmpFlt2.changeSign();
 513       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 514     }
 515
 516     if (!UnsafeFPMath) {
 517       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 518       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 519     }
 520   }
 521
 522   // Always use a library call for pow.
 523   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 524   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 525   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 526
 527   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 528   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 529   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 530   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 531   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 532
 533   // First set operation action for all vector types to either promote
 534   // (for widening) or expand (for scalarization). Then we will selectively
 535   // turn on ones that can be effectively codegen'd.
 536   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 537        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 538     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 539     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 540     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 541     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 542     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 543     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 544     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 545     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 546     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 547     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 548     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 549     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 550     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 551     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 552     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 553     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 567     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 568     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 581   }
 582
 583   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 584   // with -msoft-float, disable use of MMX as well.
 585   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 586     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 587     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 588     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 589     addRegisterClass(MVT::v2f32, X86::VR64RegisterClass);
 590     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 591
 592     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 593     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 594     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 595     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 596
 597     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 598     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 599     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 600     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 601
 602     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 603     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 604
 605     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 606     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 607     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 608     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 609     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 610     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 611     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 612
 613     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 614     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 615     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 616     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 617     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 618     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 619     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 620
 621     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 622     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 623     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 624     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 625     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 626     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 627     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 628
 629     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 630     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 631     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 632     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 633     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 634     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 635     setOperationAction(ISD::LOAD,               MVT::v2f32, Promote);
 636     AddPromotedToType (ISD::LOAD,               MVT::v2f32, MVT::v1i64);
 637     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 638
 639     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 640     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 641     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 642     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f32, Custom);
 643     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 644
 645     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 646     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 647     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 648     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 649
 650     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2f32, Custom);
 651     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 652     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 653     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 654
 655     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 656
 657     setTruncStoreAction(MVT::v8i16, MVT::v8i8, Expand);
 658     setOperationAction(ISD::TRUNCATE,           MVT::v8i8, Expand);
 659     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 660     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 661     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 662     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 663   }
 664
 665   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 666     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 667
 668     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 669     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 670     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 671     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 672     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 673     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 674     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 675     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 676     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 677     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 678     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 679     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 680   }
 681
 682   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 683     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 684
 685     // FIXME: Unfortunately -soft-float means XMM registers cannot be used even
 686     // for integer operations.
 687     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 688     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 689     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 690     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 691
 692     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 693     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 694     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 695     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 696     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 697     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 698     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 699     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 700     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 701     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 702     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 703     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 704     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 705     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 706     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 707     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 708
 709     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 710     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 711     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 712     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 713
 714     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 715     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 716     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 717     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 718     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 719
 720     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 721     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 722       MVT VT = (MVT::SimpleValueType)i;
 723       // Do not attempt to custom lower non-power-of-2 vectors
 724       if (!isPowerOf2_32(VT.getVectorNumElements()))
 725         continue;
 726       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 727       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 728       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 729     }
 730     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 731     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 732     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 733     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 734     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 735     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 736     if (Subtarget->is64Bit()) {
 737       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 738       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 739     }
 740
 741     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 742     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 743       setOperationAction(ISD::AND,    (MVT::SimpleValueType)VT, Promote);
 744       AddPromotedToType (ISD::AND,    (MVT::SimpleValueType)VT, MVT::v2i64);
 745       setOperationAction(ISD::OR,     (MVT::SimpleValueType)VT, Promote);
 746       AddPromotedToType (ISD::OR,     (MVT::SimpleValueType)VT, MVT::v2i64);
 747       setOperationAction(ISD::XOR,    (MVT::SimpleValueType)VT, Promote);
 748       AddPromotedToType (ISD::XOR,    (MVT::SimpleValueType)VT, MVT::v2i64);
 749       setOperationAction(ISD::LOAD,   (MVT::SimpleValueType)VT, Promote);
 750       AddPromotedToType (ISD::LOAD,   (MVT::SimpleValueType)VT, MVT::v2i64);
 751       setOperationAction(ISD::SELECT, (MVT::SimpleValueType)VT, Promote);
 752       AddPromotedToType (ISD::SELECT, (MVT::SimpleValueType)VT, MVT::v2i64);
 753     }
 754
 755     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 756
 757     // Custom lower v2i64 and v2f64 selects.
 758     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 759     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 760     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 761     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 762
 763   }
 764
 765   if (Subtarget->hasSSE41()) {
 766     // FIXME: Do we need to handle scalar-to-vector here?
 767     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 768
 769     // i8 and i16 vectors are custom , because the source register and source
 770     // source memory operand types are not the same width.  f32 vectors are
 771     // custom since the immediate controlling the insert encodes additional
 772     // information.
 773     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 774     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 775     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 776     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 777
 778     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 779     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 780     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 781     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 782
 783     if (Subtarget->is64Bit()) {
 784       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 785       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 786     }
 787   }
 788
 789   if (Subtarget->hasSSE42()) {
 790     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 791   }
 792
 793   // We want to custom lower some of our intrinsics.
 794   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 795
 796   // Add/Sub/Mul with overflow operations are custom lowered.
 797   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 798   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 799   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 800   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 801   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 802   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 803   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 804   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 805   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 806   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 807   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 808   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 809
 810   // We have target-specific dag combine patterns for the following nodes:
 811   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 812   setTargetDAGCombine(ISD::BUILD_VECTOR);
 813   setTargetDAGCombine(ISD::SELECT);
 814   setTargetDAGCombine(ISD::SHL);
 815   setTargetDAGCombine(ISD::SRA);
 816   setTargetDAGCombine(ISD::SRL);
 817   setTargetDAGCombine(ISD::STORE);
 818
 819   computeRegisterProperties();
 820
 821   // FIXME: These should be based on subtarget info. Plus, the values should
 822   // be smaller when we are in optimizing for size mode.
 823   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
 824   maxStoresPerMemcpy = 16; // For @llvm.memcpy -> sequence of stores
 825   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
 826   allowUnalignedMemoryAccesses = true; // x86 supports it!
 827   setPrefLoopAlignment(16);
 828 }
 829
 830
 831 MVT X86TargetLowering::getSetCCResultType(MVT VT) const {
 832   return MVT::i8;
 833 }
 834
 835
 836 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
 837 /// the desired ByVal argument alignment.
 838 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
 839   if (MaxAlign == 16)
 840     return;
 841   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
 842     if (VTy->getBitWidth() == 128)
 843       MaxAlign = 16;
 844   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
 845     unsigned EltAlign = 0;
 846     getMaxByValAlign(ATy->getElementType(), EltAlign);
 847     if (EltAlign > MaxAlign)
 848       MaxAlign = EltAlign;
 849   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
 850     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
 851       unsigned EltAlign = 0;
 852       getMaxByValAlign(STy->getElementType(i), EltAlign);
 853       if (EltAlign > MaxAlign)
 854         MaxAlign = EltAlign;
 855       if (MaxAlign == 16)
 856         break;
 857     }
 858   }
 859   return;
 860 }
 861
 862 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 863 /// function arguments in the caller parameter area. For X86, aggregates
 864 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
 865 /// are at 4-byte boundaries.
 866 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
 867   if (Subtarget->is64Bit()) {
 868     // Max of 8 and alignment of type.
 869     unsigned TyAlign = TD->getABITypeAlignment(Ty);
 870     if (TyAlign > 8)
 871       return TyAlign;
 872     return 8;
 873   }
 874
 875   unsigned Align = 4;
 876   if (Subtarget->hasSSE1())
 877     getMaxByValAlign(Ty, Align);
 878   return Align;
 879 }
 880
 881 /// getOptimalMemOpType - Returns the target specific optimal type for load
 882 /// and store operations as a result of memset, memcpy, and memmove
 883 /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 884 /// determining it.
 885 MVT
 886 X86TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned Align,
 887                                        bool isSrcConst, bool isSrcStr) const {
 888   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
 889   // linux.  This is because the stack realignment code can't handle certain
 890   // cases like PR2962.  This should be removed when PR2962 is fixed.
 891   if (Subtarget->getStackAlignment() >= 16) {
 892     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE2() && Size >= 16)
 893       return MVT::v4i32;
 894     if ((isSrcConst || isSrcStr) && Subtarget->hasSSE1() && Size >= 16)
 895       return MVT::v4f32;
 896   }
 897   if (Subtarget->is64Bit() && Size >= 8)
 898     return MVT::i64;
 899   return MVT::i32;
 900 }
 901
 902
 903 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 904 /// jumptable.
 905 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
 906                                                       SelectionDAG &DAG) const {
 907   if (usesGlobalOffsetTable())
 908     return DAG.getGLOBAL_OFFSET_TABLE(getPointerTy());
 909   if (!Subtarget->isPICStyleRIPRel())
 910     // This doesn't have DebugLoc associated with it, but is not really the
 911     // same as a Register.
 912     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc::getUnknownLoc(),
 913                        getPointerTy());
 914   return Table;
 915 }
 916
 917 //===----------------------------------------------------------------------===//
 918 //               Return Value Calling Convention Implementation
 919 //===----------------------------------------------------------------------===//
 920
 921 #include "X86GenCallingConv.inc"
 922
 923 /// LowerRET - Lower an ISD::RET node.
 924 SDValue X86TargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG) {
 925   DebugLoc dl = Op.getDebugLoc();
 926   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
 927
 928   SmallVector<CCValAssign, 16> RVLocs;
 929   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
 930   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
 931   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
 932   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_X86);
 933
 934   // If this is the first return lowered for this function, add the regs to the
 935   // liveout set for the function.
 936   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 937     for (unsigned i = 0; i != RVLocs.size(); ++i)
 938       if (RVLocs[i].isRegLoc())
 939         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
 940   }
 941   SDValue Chain = Op.getOperand(0);
 942
 943   // Handle tail call return.
 944   Chain = GetPossiblePreceedingTailCall(Chain, X86ISD::TAILCALL);
 945   if (Chain.getOpcode() == X86ISD::TAILCALL) {
 946     SDValue TailCall = Chain;
 947     SDValue TargetAddress = TailCall.getOperand(1);
 948     SDValue StackAdjustment = TailCall.getOperand(2);
 949     assert(((TargetAddress.getOpcode() == ISD::Register &&
 950                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::EAX ||
 951                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R9)) ||
 952               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
 953               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
 954              "Expecting an global address, external symbol, or register");
 955     assert(StackAdjustment.getOpcode() == ISD::Constant &&
 956            "Expecting a const value");
 957
 958     SmallVector<SDValue,8> Operands;
 959     Operands.push_back(Chain.getOperand(0));
 960     Operands.push_back(TargetAddress);
 961     Operands.push_back(StackAdjustment);
 962     // Copy registers used by the call. Last operand is a flag so it is not
 963     // copied.
 964     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
 965       Operands.push_back(Chain.getOperand(i));
 966     }
 967     return DAG.getNode(X86ISD::TC_RETURN, dl, MVT::Other, &Operands[0],
 968                        Operands.size());
 969   }
 970
 971   // Regular return.
 972   SDValue Flag;
 973
 974   SmallVector<SDValue, 6> RetOps;
 975   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
 976   // Operand #1 = Bytes To Pop
 977   RetOps.push_back(DAG.getConstant(getBytesToPopOnReturn(), MVT::i16));
 978
 979   // Copy the result values into the output registers.
 980   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 981     CCValAssign &VA = RVLocs[i];
 982     assert(VA.isRegLoc() && "Can only return in registers!");
 983     SDValue ValToCopy = Op.getOperand(i*2+1);
 984
 985     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
 986     // the RET instruction and handled by the FP Stackifier.
 987     if (VA.getLocReg() == X86::ST0 ||
 988         VA.getLocReg() == X86::ST1) {
 989       // If this is a copy from an xmm register to ST(0), use an FPExtend to
 990       // change the value to the FP stack register class.
 991       if (isScalarFPTypeInSSEReg(VA.getValVT()))
 992         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
 993       RetOps.push_back(ValToCopy);
 994       // Don't emit a copytoreg.
 995       continue;
 996     }
 997
 998     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
 999     // which is returned in RAX / RDX.
1000     if (Subtarget->is64Bit()) {
1001       MVT ValVT = ValToCopy.getValueType();
1002       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1003         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1004         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1005           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1006       }
1007     }
1008
1009     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1010     Flag = Chain.getValue(1);
1011   }
1012
1013   // The x86-64 ABI for returning structs by value requires that we copy
1014   // the sret argument into %rax for the return. We saved the argument into
1015   // a virtual register in the entry block, so now we copy the value out
1016   // and into %rax.
1017   if (Subtarget->is64Bit() &&
1018       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1019     MachineFunction &MF = DAG.getMachineFunction();
1020     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1021     unsigned Reg = FuncInfo->getSRetReturnReg();
1022     if (!Reg) {
1023       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1024       FuncInfo->setSRetReturnReg(Reg);
1025     }
1026     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1027
1028     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1029     Flag = Chain.getValue(1);
1030   }
1031
1032   RetOps[0] = Chain;  // Update chain.
1033
1034   // Add the flag if we have it.
1035   if (Flag.getNode())
1036     RetOps.push_back(Flag);
1037
1038   return DAG.getNode(X86ISD::RET_FLAG, dl,
1039                      MVT::Other, &RetOps[0], RetOps.size());
1040 }
1041
1042
1043 /// LowerCallResult - Lower the result values of an ISD::CALL into the
1044 /// appropriate copies out of appropriate physical registers.  This assumes that
1045 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
1046 /// being lowered.  The returns a SDNode with the same number of values as the
1047 /// ISD::CALL.
1048 SDNode *X86TargetLowering::
1049 LowerCallResult(SDValue Chain, SDValue InFlag, CallSDNode *TheCall,
1050                 unsigned CallingConv, SelectionDAG &DAG) {
1051
1052   DebugLoc dl = TheCall->getDebugLoc();
1053   // Assign locations to each value returned by this call.
1054   SmallVector<CCValAssign, 16> RVLocs;
1055   bool isVarArg = TheCall->isVarArg();
1056   bool Is64Bit = Subtarget->is64Bit();
1057   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
1058   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
1059
1060   SmallVector<SDValue, 8> ResultVals;
1061
1062   // Copy all of the result registers out of their specified physreg.
1063   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1064     CCValAssign &VA = RVLocs[i];
1065     MVT CopyVT = VA.getValVT();
1066
1067     // If this is x86-64, and we disabled SSE, we can't return FP values
1068     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1069         ((Is64Bit || TheCall->isInreg()) && !Subtarget->hasSSE1())) {
1070       cerr << "SSE register return with SSE disabled\n";
1071       exit(1);
1072     }
1073
1074     // If this is a call to a function that returns an fp value on the floating
1075     // point stack, but where we prefer to use the value in xmm registers, copy
1076     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1077     if ((VA.getLocReg() == X86::ST0 ||
1078          VA.getLocReg() == X86::ST1) &&
1079         isScalarFPTypeInSSEReg(VA.getValVT())) {
1080       CopyVT = MVT::f80;
1081     }
1082
1083     SDValue Val;
1084     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1085       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1086       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1087         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1088                                    MVT::v2i64, InFlag).getValue(1);
1089         Val = Chain.getValue(0);
1090         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1091                           Val, DAG.getConstant(0, MVT::i64));
1092       } else {
1093         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1094                                    MVT::i64, InFlag).getValue(1);
1095         Val = Chain.getValue(0);
1096       }
1097       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1098     } else {
1099       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1100                                  CopyVT, InFlag).getValue(1);
1101       Val = Chain.getValue(0);
1102     }
1103     InFlag = Chain.getValue(2);
1104
1105     if (CopyVT != VA.getValVT()) {
1106       // Round the F80 the right size, which also moves to the appropriate xmm
1107       // register.
1108       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1109                         // This truncation won't change the value.
1110                         DAG.getIntPtrConstant(1));
1111     }
1112
1113     ResultVals.push_back(Val);
1114   }
1115
1116   // Merge everything together with a MERGE_VALUES node.
1117   ResultVals.push_back(Chain);
1118   return DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
1119                      &ResultVals[0], ResultVals.size()).getNode();
1120 }
1121
1122
1123 //===----------------------------------------------------------------------===//
1124 //                C & StdCall & Fast Calling Convention implementation
1125 //===----------------------------------------------------------------------===//
1126 //  StdCall calling convention seems to be standard for many Windows' API
1127 //  routines and around. It differs from C calling convention just a little:
1128 //  callee should clean up the stack, not caller. Symbols should be also
1129 //  decorated in some fancy way :) It doesn't support any vector arguments.
1130 //  For info on fast calling convention see Fast Calling Convention (tail call)
1131 //  implementation LowerX86_32FastCCCallTo.
1132
1133 /// AddLiveIn - This helper function adds the specified physical register to the
1134 /// MachineFunction as a live in value.  It also creates a corresponding virtual
1135 /// register for it.
1136 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
1137                           const TargetRegisterClass *RC) {
1138   assert(RC->contains(PReg) && "Not the correct regclass!");
1139   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
1140   MF.getRegInfo().addLiveIn(PReg, VReg);
1141   return VReg;
1142 }
1143
1144 /// CallIsStructReturn - Determines whether a CALL node uses struct return
1145 /// semantics.
1146 static bool CallIsStructReturn(CallSDNode *TheCall) {
1147   unsigned NumOps = TheCall->getNumArgs();
1148   if (!NumOps)
1149     return false;
1150
1151   return TheCall->getArgFlags(0).isSRet();
1152 }
1153
1154 /// ArgsAreStructReturn - Determines whether a FORMAL_ARGUMENTS node uses struct
1155 /// return semantics.
1156 static bool ArgsAreStructReturn(SDValue Op) {
1157   unsigned NumArgs = Op.getNode()->getNumValues() - 1;
1158   if (!NumArgs)
1159     return false;
1160
1161   return cast<ARG_FLAGSSDNode>(Op.getOperand(3))->getArgFlags().isSRet();
1162 }
1163
1164 /// IsCalleePop - Determines whether a CALL or FORMAL_ARGUMENTS node requires
1165 /// the callee to pop its own arguments. Callee pop is necessary to support tail
1166 /// calls.
1167 bool X86TargetLowering::IsCalleePop(bool IsVarArg, unsigned CallingConv) {
1168   if (IsVarArg)
1169     return false;
1170
1171   switch (CallingConv) {
1172   default:
1173     return false;
1174   case CallingConv::X86_StdCall:
1175     return !Subtarget->is64Bit();
1176   case CallingConv::X86_FastCall:
1177     return !Subtarget->is64Bit();
1178   case CallingConv::Fast:
1179     return PerformTailCallOpt;
1180   }
1181 }
1182
1183 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1184 /// given CallingConvention value.
1185 CCAssignFn *X86TargetLowering::CCAssignFnForNode(unsigned CC) const {
1186   if (Subtarget->is64Bit()) {
1187     if (Subtarget->isTargetWin64())
1188       return CC_X86_Win64_C;
1189     else if (CC == CallingConv::Fast && PerformTailCallOpt)
1190       return CC_X86_64_TailCall;
1191     else
1192       return CC_X86_64_C;
1193   }
1194
1195   if (CC == CallingConv::X86_FastCall)
1196     return CC_X86_32_FastCall;
1197   else if (CC == CallingConv::Fast)
1198     return CC_X86_32_FastCC;
1199   else
1200     return CC_X86_32_C;
1201 }
1202
1203 /// NameDecorationForFORMAL_ARGUMENTS - Selects the appropriate decoration to
1204 /// apply to a MachineFunction containing a given FORMAL_ARGUMENTS node.
1205 NameDecorationStyle
1206 X86TargetLowering::NameDecorationForFORMAL_ARGUMENTS(SDValue Op) {
1207   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1208   if (CC == CallingConv::X86_FastCall)
1209     return FastCall;
1210   else if (CC == CallingConv::X86_StdCall)
1211     return StdCall;
1212   return None;
1213 }
1214
1215
1216 /// CallRequiresGOTInRegister - Check whether the call requires the GOT pointer
1217 /// in a register before calling.
1218 bool X86TargetLowering::CallRequiresGOTPtrInReg(bool Is64Bit, bool IsTailCall) {
1219   return !IsTailCall && !Is64Bit &&
1220     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1221     Subtarget->isPICStyleGOT();
1222 }
1223
1224 /// CallRequiresFnAddressInReg - Check whether the call requires the function
1225 /// address to be loaded in a register.
1226 bool
1227 X86TargetLowering::CallRequiresFnAddressInReg(bool Is64Bit, bool IsTailCall) {
1228   return !Is64Bit && IsTailCall &&
1229     getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1230     Subtarget->isPICStyleGOT();
1231 }
1232
1233 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1234 /// by "Src" to address "Dst" with size and alignment information specified by
1235 /// the specific parameter attribute. The copy will be passed as a byval
1236 /// function parameter.
1237 static SDValue
1238 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1239                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1240                           DebugLoc dl) {
1241   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1242   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1243                        /*AlwaysInline=*/true, NULL, 0, NULL, 0);
1244 }
1245
1246 SDValue X86TargetLowering::LowerMemArgument(SDValue Op, SelectionDAG &DAG,
1247                                               const CCValAssign &VA,
1248                                               MachineFrameInfo *MFI,
1249                                               unsigned CC,
1250                                               SDValue Root, unsigned i) {
1251   // Create the nodes corresponding to a load from this parameter slot.
1252   ISD::ArgFlagsTy Flags =
1253     cast<ARG_FLAGSSDNode>(Op.getOperand(3 + i))->getArgFlags();
1254   bool AlwaysUseMutable = (CC==CallingConv::Fast) && PerformTailCallOpt;
1255   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1256
1257   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1258   // changed with more analysis.
1259   // In case of tail call optimization mark all arguments mutable. Since they
1260   // could be overwritten by lowering of arguments in case of a tail call.
1261   int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
1262                                   VA.getLocMemOffset(), isImmutable);
1263   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1264   if (Flags.isByVal())
1265     return FIN;
1266   return DAG.getLoad(VA.getValVT(), Op.getDebugLoc(), Root, FIN,
1267                      PseudoSourceValue::getFixedStack(FI), 0);
1268 }
1269
1270 SDValue
1271 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1272   MachineFunction &MF = DAG.getMachineFunction();
1273   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1274   DebugLoc dl = Op.getDebugLoc();
1275
1276   const Function* Fn = MF.getFunction();
1277   if (Fn->hasExternalLinkage() &&
1278       Subtarget->isTargetCygMing() &&
1279       Fn->getName() == "main")
1280     FuncInfo->setForceFramePointer(true);
1281
1282   // Decorate the function name.
1283   FuncInfo->setDecorationStyle(NameDecorationForFORMAL_ARGUMENTS(Op));
1284
1285   MachineFrameInfo *MFI = MF.getFrameInfo();
1286   SDValue Root = Op.getOperand(0);
1287   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1288   unsigned CC = MF.getFunction()->getCallingConv();
1289   bool Is64Bit = Subtarget->is64Bit();
1290   bool IsWin64 = Subtarget->isTargetWin64();
1291
1292   assert(!(isVarArg && CC == CallingConv::Fast) &&
1293          "Var args not supported with calling convention fastcc");
1294
1295   // Assign locations to all of the incoming arguments.
1296   SmallVector<CCValAssign, 16> ArgLocs;
1297   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1298   CCInfo.AnalyzeFormalArguments(Op.getNode(), CCAssignFnForNode(CC));
1299
1300   SmallVector<SDValue, 8> ArgValues;
1301   unsigned LastVal = ~0U;
1302   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1303     CCValAssign &VA = ArgLocs[i];
1304     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1305     // places.
1306     assert(VA.getValNo() != LastVal &&
1307            "Don't support value assigned to multiple locs yet");
1308     LastVal = VA.getValNo();
1309
1310     if (VA.isRegLoc()) {
1311       MVT RegVT = VA.getLocVT();
1312       TargetRegisterClass *RC = NULL;
1313       if (RegVT == MVT::i32)
1314         RC = X86::GR32RegisterClass;
1315       else if (Is64Bit && RegVT == MVT::i64)
1316         RC = X86::GR64RegisterClass;
1317       else if (RegVT == MVT::f32)
1318         RC = X86::FR32RegisterClass;
1319       else if (RegVT == MVT::f64)
1320         RC = X86::FR64RegisterClass;
1321       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1322         RC = X86::VR128RegisterClass;
1323       else if (RegVT.isVector()) {
1324         assert(RegVT.getSizeInBits() == 64);
1325         if (!Is64Bit)
1326           RC = X86::VR64RegisterClass;     // MMX values are passed in MMXs.
1327         else {
1328           // Darwin calling convention passes MMX values in either GPRs or
1329           // XMMs in x86-64. Other targets pass them in memory.
1330           if (RegVT != MVT::v1i64 && Subtarget->hasSSE2()) {
1331             RC = X86::VR128RegisterClass;  // MMX values are passed in XMMs.
1332             RegVT = MVT::v2i64;
1333           } else {
1334             RC = X86::GR64RegisterClass;   // v1i64 values are passed in GPRs.
1335             RegVT = MVT::i64;
1336           }
1337         }
1338       } else {
1339         assert(0 && "Unknown argument type!");
1340       }
1341
1342       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1343       SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, RegVT);
1344
1345       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1346       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1347       // right size.
1348       if (VA.getLocInfo() == CCValAssign::SExt)
1349         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1350                                DAG.getValueType(VA.getValVT()));
1351       else if (VA.getLocInfo() == CCValAssign::ZExt)
1352         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1353                                DAG.getValueType(VA.getValVT()));
1354
1355       if (VA.getLocInfo() != CCValAssign::Full)
1356         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1357
1358       // Handle MMX values passed in GPRs.
1359       if (Is64Bit && RegVT != VA.getLocVT()) {
1360         if (RegVT.getSizeInBits() == 64 && RC == X86::GR64RegisterClass)
1361           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1362         else if (RC == X86::VR128RegisterClass) {
1363           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1364                                  ArgValue, DAG.getConstant(0, MVT::i64));
1365           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), ArgValue);
1366         }
1367       }
1368
1369       ArgValues.push_back(ArgValue);
1370     } else {
1371       assert(VA.isMemLoc());
1372       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, CC, Root, i));
1373     }
1374   }
1375
1376   // The x86-64 ABI for returning structs by value requires that we copy
1377   // the sret argument into %rax for the return. Save the argument into
1378   // a virtual register so that we can access it from the return points.
1379   if (Is64Bit && DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1380     MachineFunction &MF = DAG.getMachineFunction();
1381     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1382     unsigned Reg = FuncInfo->getSRetReturnReg();
1383     if (!Reg) {
1384       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1385       FuncInfo->setSRetReturnReg(Reg);
1386     }
1387     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, ArgValues[0]);
1388     Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Root);
1389   }
1390
1391   unsigned StackSize = CCInfo.getNextStackOffset();
1392   // align stack specially for tail calls
1393   if (PerformTailCallOpt && CC == CallingConv::Fast)
1394     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1395
1396   // If the function takes variable number of arguments, make a frame index for
1397   // the start of the first vararg value... for expansion of llvm.va_start.
1398   if (isVarArg) {
1399     if (Is64Bit || CC != CallingConv::X86_FastCall) {
1400       VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1401     }
1402     if (Is64Bit) {
1403       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1404
1405       // FIXME: We should really autogenerate these arrays
1406       static const unsigned GPR64ArgRegsWin64[] = {
1407         X86::RCX, X86::RDX, X86::R8,  X86::R9
1408       };
1409       static const unsigned XMMArgRegsWin64[] = {
1410         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1411       };
1412       static const unsigned GPR64ArgRegs64Bit[] = {
1413         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1414       };
1415       static const unsigned XMMArgRegs64Bit[] = {
1416         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1417         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1418       };
1419       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1420
1421       if (IsWin64) {
1422         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1423         GPR64ArgRegs = GPR64ArgRegsWin64;
1424         XMMArgRegs = XMMArgRegsWin64;
1425       } else {
1426         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1427         GPR64ArgRegs = GPR64ArgRegs64Bit;
1428         XMMArgRegs = XMMArgRegs64Bit;
1429       }
1430       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1431                                                        TotalNumIntRegs);
1432       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1433                                                        TotalNumXMMRegs);
1434
1435       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1436              "SSE register cannot be used when SSE is disabled!");
1437       assert(!(NumXMMRegs && UseSoftFloat) &&
1438              "SSE register cannot be used when SSE is disabled!");
1439       if (UseSoftFloat || !Subtarget->hasSSE1()) {
1440         // Kernel mode asks for SSE to be disabled, so don't push them
1441         // on the stack.
1442         TotalNumXMMRegs = 0;
1443       }
1444       // For X86-64, if there are vararg parameters that are passed via
1445       // registers, then we must store them to their spots on the stack so they
1446       // may be loaded by deferencing the result of va_next.
1447       VarArgsGPOffset = NumIntRegs * 8;
1448       VarArgsFPOffset = TotalNumIntRegs * 8 + NumXMMRegs * 16;
1449       RegSaveFrameIndex = MFI->CreateStackObject(TotalNumIntRegs * 8 +
1450                                                  TotalNumXMMRegs * 16, 16);
1451
1452       // Store the integer parameter registers.
1453       SmallVector<SDValue, 8> MemOps;
1454       SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1455       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1456                                   DAG.getIntPtrConstant(VarArgsGPOffset));
1457       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1458         unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1459                                   X86::GR64RegisterClass);
1460         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1461         SDValue Store =
1462           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1463                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1464         MemOps.push_back(Store);
1465         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1466                           DAG.getIntPtrConstant(8));
1467       }
1468
1469       // Now store the XMM (fp + vector) parameter registers.
1470       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1471                         DAG.getIntPtrConstant(VarArgsFPOffset));
1472       for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1473         unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1474                                   X86::VR128RegisterClass);
1475         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::v4f32);
1476         SDValue Store =
1477           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1478                        PseudoSourceValue::getFixedStack(RegSaveFrameIndex), 0);
1479         MemOps.push_back(Store);
1480         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1481                           DAG.getIntPtrConstant(16));
1482       }
1483       if (!MemOps.empty())
1484           Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1485                              &MemOps[0], MemOps.size());
1486     }
1487   }
1488
1489   ArgValues.push_back(Root);
1490
1491   // Some CCs need callee pop.
1492   if (IsCalleePop(isVarArg, CC)) {
1493     BytesToPopOnReturn  = StackSize; // Callee pops everything.
1494     BytesCallerReserves = 0;
1495   } else {
1496     BytesToPopOnReturn  = 0; // Callee pops nothing.
1497     // If this is an sret function, the return should pop the hidden pointer.
1498     if (!Is64Bit && CC != CallingConv::Fast && ArgsAreStructReturn(Op))
1499       BytesToPopOnReturn = 4;
1500     BytesCallerReserves = StackSize;
1501   }
1502
1503   if (!Is64Bit) {
1504     RegSaveFrameIndex = 0xAAAAAAA;   // RegSaveFrameIndex is X86-64 only.
1505     if (CC == CallingConv::X86_FastCall)
1506       VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1507   }
1508
1509   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1510
1511   // Return the new list of results.
1512   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1513                      &ArgValues[0], ArgValues.size()).getValue(Op.getResNo());
1514 }
1515
1516 SDValue
1517 X86TargetLowering::LowerMemOpCallTo(CallSDNode *TheCall, SelectionDAG &DAG,
1518                                     const SDValue &StackPtr,
1519                                     const CCValAssign &VA,
1520                                     SDValue Chain,
1521                                     SDValue Arg, ISD::ArgFlagsTy Flags) {
1522   DebugLoc dl = TheCall->getDebugLoc();
1523   unsigned LocMemOffset = VA.getLocMemOffset();
1524   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1525   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1526   if (Flags.isByVal()) {
1527     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1528   }
1529   return DAG.getStore(Chain, dl, Arg, PtrOff,
1530                       PseudoSourceValue::getStack(), LocMemOffset);
1531 }
1532
1533 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1534 /// optimization is performed and it is required.
1535 SDValue
1536 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1537                                            SDValue &OutRetAddr,
1538                                            SDValue Chain,
1539                                            bool IsTailCall,
1540                                            bool Is64Bit,
1541                                            int FPDiff,
1542                                            DebugLoc dl) {
1543   if (!IsTailCall || FPDiff==0) return Chain;
1544
1545   // Adjust the Return address stack slot.
1546   MVT VT = getPointerTy();
1547   OutRetAddr = getReturnAddressFrameIndex(DAG);
1548
1549   // Load the "old" Return address.
1550   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0);
1551   return SDValue(OutRetAddr.getNode(), 1);
1552 }
1553
1554 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1555 /// optimization is performed and it is required (FPDiff!=0).
1556 static SDValue
1557 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1558                          SDValue Chain, SDValue RetAddrFrIdx,
1559                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1560   // Store the return address to the appropriate stack slot.
1561   if (!FPDiff) return Chain;
1562   // Calculate the new stack slot for the return address.
1563   int SlotSize = Is64Bit ? 8 : 4;
1564   int NewReturnAddrFI =
1565     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1566   MVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1567   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1568   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1569                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0);
1570   return Chain;
1571 }
1572
1573 SDValue X86TargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
1574   MachineFunction &MF = DAG.getMachineFunction();
1575   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
1576   SDValue Chain       = TheCall->getChain();
1577   unsigned CC         = TheCall->getCallingConv();
1578   bool isVarArg       = TheCall->isVarArg();
1579   bool IsTailCall     = TheCall->isTailCall() &&
1580                         CC == CallingConv::Fast && PerformTailCallOpt;
1581   SDValue Callee      = TheCall->getCallee();
1582   bool Is64Bit        = Subtarget->is64Bit();
1583   bool IsStructRet    = CallIsStructReturn(TheCall);
1584   DebugLoc dl         = TheCall->getDebugLoc();
1585
1586   assert(!(isVarArg && CC == CallingConv::Fast) &&
1587          "Var args not supported with calling convention fastcc");
1588
1589   // Analyze operands of the call, assigning locations to each operand.
1590   SmallVector<CCValAssign, 16> ArgLocs;
1591   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1592   CCInfo.AnalyzeCallOperands(TheCall, CCAssignFnForNode(CC));
1593
1594   // Get a count of how many bytes are to be pushed on the stack.
1595   unsigned NumBytes = CCInfo.getNextStackOffset();
1596   if (PerformTailCallOpt && CC == CallingConv::Fast)
1597     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1598
1599   int FPDiff = 0;
1600   if (IsTailCall) {
1601     // Lower arguments at fp - stackoffset + fpdiff.
1602     unsigned NumBytesCallerPushed =
1603       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1604     FPDiff = NumBytesCallerPushed - NumBytes;
1605
1606     // Set the delta of movement of the returnaddr stackslot.
1607     // But only set if delta is greater than previous delta.
1608     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1609       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1610   }
1611
1612   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1613
1614   SDValue RetAddrFrIdx;
1615   // Load return adress for tail calls.
1616   Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, IsTailCall, Is64Bit,
1617                                   FPDiff, dl);
1618
1619   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1620   SmallVector<SDValue, 8> MemOpChains;
1621   SDValue StackPtr;
1622
1623   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1624   // of tail call optimization arguments are handle later.
1625   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1626     CCValAssign &VA = ArgLocs[i];
1627     SDValue Arg = TheCall->getArg(i);
1628     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1629     bool isByVal = Flags.isByVal();
1630
1631     // Promote the value if needed.
1632     switch (VA.getLocInfo()) {
1633     default: assert(0 && "Unknown loc info!");
1634     case CCValAssign::Full: break;
1635     case CCValAssign::SExt:
1636       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1637       break;
1638     case CCValAssign::ZExt:
1639       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1640       break;
1641     case CCValAssign::AExt:
1642       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1643       break;
1644     }
1645
1646     if (VA.isRegLoc()) {
1647       if (Is64Bit) {
1648         MVT RegVT = VA.getLocVT();
1649         if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1650           switch (VA.getLocReg()) {
1651           default:
1652             break;
1653           case X86::RDI: case X86::RSI: case X86::RDX: case X86::RCX:
1654           case X86::R8: {
1655             // Special case: passing MMX values in GPR registers.
1656             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1657             break;
1658           }
1659           case X86::XMM0: case X86::XMM1: case X86::XMM2: case X86::XMM3:
1660           case X86::XMM4: case X86::XMM5: case X86::XMM6: case X86::XMM7: {
1661             // Special case: passing MMX values in XMM registers.
1662             Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1663             Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1664             Arg = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v2i64,
1665                               DAG.getUNDEF(MVT::v2i64), Arg,
1666                               getMOVLMask(2, DAG, dl));
1667             break;
1668           }
1669           }
1670       }
1671       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1672     } else {
1673       if (!IsTailCall || (IsTailCall && isByVal)) {
1674         assert(VA.isMemLoc());
1675         if (StackPtr.getNode() == 0)
1676           StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1677
1678         MemOpChains.push_back(LowerMemOpCallTo(TheCall, DAG, StackPtr, VA,
1679                                                Chain, Arg, Flags));
1680       }
1681     }
1682   }
1683
1684   if (!MemOpChains.empty())
1685     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1686                         &MemOpChains[0], MemOpChains.size());
1687
1688   // Build a sequence of copy-to-reg nodes chained together with token chain
1689   // and flag operands which copy the outgoing args into registers.
1690   SDValue InFlag;
1691   // Tail call byval lowering might overwrite argument registers so in case of
1692   // tail call optimization the copies to registers are lowered later.
1693   if (!IsTailCall)
1694     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1695       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1696                                RegsToPass[i].second, InFlag);
1697       InFlag = Chain.getValue(1);
1698     }
1699
1700   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1701   // GOT pointer.
1702   if (CallRequiresGOTPtrInReg(Is64Bit, IsTailCall)) {
1703     Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1704                              DAG.getNode(X86ISD::GlobalBaseReg,
1705                                          DebugLoc::getUnknownLoc(),
1706                                          getPointerTy()),
1707                              InFlag);
1708     InFlag = Chain.getValue(1);
1709   }
1710   // If we are tail calling and generating PIC/GOT style code load the address
1711   // of the callee into ecx. The value in ecx is used as target of the tail
1712   // jump. This is done to circumvent the ebx/callee-saved problem for tail
1713   // calls on PIC/GOT architectures. Normally we would just put the address of
1714   // GOT into ebx and then call target@PLT. But for tail callss ebx would be
1715   // restored (since ebx is callee saved) before jumping to the target@PLT.
1716   if (CallRequiresFnAddressInReg(Is64Bit, IsTailCall)) {
1717     // Note: The actual moving to ecx is done further down.
1718     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1719     if (G && !G->getGlobal()->hasHiddenVisibility() &&
1720         !G->getGlobal()->hasProtectedVisibility())
1721       Callee =  LowerGlobalAddress(Callee, DAG);
1722     else if (isa<ExternalSymbolSDNode>(Callee))
1723       Callee = LowerExternalSymbol(Callee,DAG);
1724   }
1725
1726   if (Is64Bit && isVarArg) {
1727     // From AMD64 ABI document:
1728     // For calls that may call functions that use varargs or stdargs
1729     // (prototype-less calls or calls to functions containing ellipsis (...) in
1730     // the declaration) %al is used as hidden argument to specify the number
1731     // of SSE registers used. The contents of %al do not need to match exactly
1732     // the number of registers, but must be an ubound on the number of SSE
1733     // registers used and is in the range 0 - 8 inclusive.
1734
1735     // FIXME: Verify this on Win64
1736     // Count the number of XMM registers allocated.
1737     static const unsigned XMMArgRegs[] = {
1738       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1739       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1740     };
1741     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1742     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1743            && "SSE registers cannot be used when SSE is disabled");
1744
1745     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1746                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1747     InFlag = Chain.getValue(1);
1748   }
1749
1750
1751   // For tail calls lower the arguments to the 'real' stack slot.
1752   if (IsTailCall) {
1753     SmallVector<SDValue, 8> MemOpChains2;
1754     SDValue FIN;
1755     int FI = 0;
1756     // Do not flag preceeding copytoreg stuff together with the following stuff.
1757     InFlag = SDValue();
1758     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1759       CCValAssign &VA = ArgLocs[i];
1760       if (!VA.isRegLoc()) {
1761         assert(VA.isMemLoc());
1762         SDValue Arg = TheCall->getArg(i);
1763         ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1764         // Create frame index.
1765         int32_t Offset = VA.getLocMemOffset()+FPDiff;
1766         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
1767         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1768         FIN = DAG.getFrameIndex(FI, getPointerTy());
1769
1770         if (Flags.isByVal()) {
1771           // Copy relative to framepointer.
1772           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
1773           if (StackPtr.getNode() == 0)
1774             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
1775                                           getPointerTy());
1776           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
1777
1778           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN, Chain,
1779                                                            Flags, DAG, dl));
1780         } else {
1781           // Store relative to framepointer.
1782           MemOpChains2.push_back(
1783             DAG.getStore(Chain, dl, Arg, FIN,
1784                          PseudoSourceValue::getFixedStack(FI), 0));
1785         }
1786       }
1787     }
1788
1789     if (!MemOpChains2.empty())
1790       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1791                           &MemOpChains2[0], MemOpChains2.size());
1792
1793     // Copy arguments to their registers.
1794     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1795       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1796                                RegsToPass[i].second, InFlag);
1797       InFlag = Chain.getValue(1);
1798     }
1799     InFlag =SDValue();
1800
1801     // Store the return address to the appropriate stack slot.
1802     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
1803                                      FPDiff, dl);
1804   }
1805
1806   // If the callee is a GlobalAddress node (quite common, every direct call is)
1807   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1808   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1809     // We should use extra load for direct calls to dllimported functions in
1810     // non-JIT mode.
1811     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1812                                         getTargetMachine(), true))
1813       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy(),
1814                                           G->getOffset());
1815   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1816     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1817   } else if (IsTailCall) {
1818     unsigned Opc = Is64Bit ? X86::R9 : X86::EAX;
1819
1820     Chain = DAG.getCopyToReg(Chain,  dl,
1821                              DAG.getRegister(Opc, getPointerTy()),
1822                              Callee,InFlag);
1823     Callee = DAG.getRegister(Opc, getPointerTy());
1824     // Add register as live out.
1825     DAG.getMachineFunction().getRegInfo().addLiveOut(Opc);
1826   }
1827
1828   // Returns a chain & a flag for retval copy to use.
1829   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1830   SmallVector<SDValue, 8> Ops;
1831
1832   if (IsTailCall) {
1833     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1834                            DAG.getIntPtrConstant(0, true), InFlag);
1835     InFlag = Chain.getValue(1);
1836
1837     // Returns a chain & a flag for retval copy to use.
1838     NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1839     Ops.clear();
1840   }
1841
1842   Ops.push_back(Chain);
1843   Ops.push_back(Callee);
1844
1845   if (IsTailCall)
1846     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1847
1848   // Add argument registers to the end of the list so that they are known live
1849   // into the call.
1850   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1851     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1852                                   RegsToPass[i].second.getValueType()));
1853
1854   // Add an implicit use GOT pointer in EBX.
1855   if (!IsTailCall && !Is64Bit &&
1856       getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1857       Subtarget->isPICStyleGOT())
1858     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1859
1860   // Add an implicit use of AL for x86 vararg functions.
1861   if (Is64Bit && isVarArg)
1862     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
1863
1864   if (InFlag.getNode())
1865     Ops.push_back(InFlag);
1866
1867   if (IsTailCall) {
1868     assert(InFlag.getNode() &&
1869            "Flag must be set. Depend on flag being set in LowerRET");
1870     Chain = DAG.getNode(X86ISD::TAILCALL, dl,
1871                         TheCall->getVTList(), &Ops[0], Ops.size());
1872
1873     return SDValue(Chain.getNode(), Op.getResNo());
1874   }
1875
1876   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
1877   InFlag = Chain.getValue(1);
1878
1879   // Create the CALLSEQ_END node.
1880   unsigned NumBytesForCalleeToPush;
1881   if (IsCalleePop(isVarArg, CC))
1882     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
1883   else if (!Is64Bit && CC != CallingConv::Fast && IsStructRet)
1884     // If this is is a call to a struct-return function, the callee
1885     // pops the hidden struct pointer, so we have to push it back.
1886     // This is common for Darwin/X86, Linux & Mingw32 targets.
1887     NumBytesForCalleeToPush = 4;
1888   else
1889     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
1890
1891   // Returns a flag for retval copy to use.
1892   Chain = DAG.getCALLSEQ_END(Chain,
1893                              DAG.getIntPtrConstant(NumBytes, true),
1894                              DAG.getIntPtrConstant(NumBytesForCalleeToPush,
1895                                                    true),
1896                              InFlag);
1897   InFlag = Chain.getValue(1);
1898
1899   // Handle result values, copying them out of physregs into vregs that we
1900   // return.
1901   return SDValue(LowerCallResult(Chain, InFlag, TheCall, CC, DAG),
1902                  Op.getResNo());
1903 }
1904
1905
1906 //===----------------------------------------------------------------------===//
1907 //                Fast Calling Convention (tail call) implementation
1908 //===----------------------------------------------------------------------===//
1909
1910 //  Like std call, callee cleans arguments, convention except that ECX is
1911 //  reserved for storing the tail called function address. Only 2 registers are
1912 //  free for argument passing (inreg). Tail call optimization is performed
1913 //  provided:
1914 //                * tailcallopt is enabled
1915 //                * caller/callee are fastcc
1916 //  On X86_64 architecture with GOT-style position independent code only local
1917 //  (within module) calls are supported at the moment.
1918 //  To keep the stack aligned according to platform abi the function
1919 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
1920 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
1921 //  If a tail called function callee has more arguments than the caller the
1922 //  caller needs to make sure that there is room to move the RETADDR to. This is
1923 //  achieved by reserving an area the size of the argument delta right after the
1924 //  original REtADDR, but before the saved framepointer or the spilled registers
1925 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
1926 //  stack layout:
1927 //    arg1
1928 //    arg2
1929 //    RETADDR
1930 //    [ new RETADDR
1931 //      move area ]
1932 //    (possible EBP)
1933 //    ESI
1934 //    EDI
1935 //    local1 ..
1936
1937 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
1938 /// for a 16 byte align requirement.
1939 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
1940                                                         SelectionDAG& DAG) {
1941   MachineFunction &MF = DAG.getMachineFunction();
1942   const TargetMachine &TM = MF.getTarget();
1943   const TargetFrameInfo &TFI = *TM.getFrameInfo();
1944   unsigned StackAlignment = TFI.getStackAlignment();
1945   uint64_t AlignMask = StackAlignment - 1;
1946   int64_t Offset = StackSize;
1947   uint64_t SlotSize = TD->getPointerSize();
1948   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
1949     // Number smaller than 12 so just add the difference.
1950     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
1951   } else {
1952     // Mask out lower bits, add stackalignment once plus the 12 bytes.
1953     Offset = ((~AlignMask) & Offset) + StackAlignment +
1954       (StackAlignment-SlotSize);
1955   }
1956   return Offset;
1957 }
1958
1959 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1960 /// following the call is a return. A function is eligible if caller/callee
1961 /// calling conventions match, currently only fastcc supports tail calls, and
1962 /// the function CALL is immediatly followed by a RET.
1963 bool X86TargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1964                                                       SDValue Ret,
1965                                                       SelectionDAG& DAG) const {
1966   if (!PerformTailCallOpt)
1967     return false;
1968
1969   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1970     MachineFunction &MF = DAG.getMachineFunction();
1971     unsigned CallerCC = MF.getFunction()->getCallingConv();
1972     unsigned CalleeCC= TheCall->getCallingConv();
1973     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1974       SDValue Callee = TheCall->getCallee();
1975       // On x86/32Bit PIC/GOT  tail calls are supported.
1976       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
1977           !Subtarget->isPICStyleGOT()|| !Subtarget->is64Bit())
1978         return true;
1979
1980       // Can only do local tail calls (in same module, hidden or protected) on
1981       // x86_64 PIC/GOT at the moment.
1982       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1983         return G->getGlobal()->hasHiddenVisibility()
1984             || G->getGlobal()->hasProtectedVisibility();
1985     }
1986   }
1987
1988   return false;
1989 }
1990
1991 FastISel *
1992 X86TargetLowering::createFastISel(MachineFunction &mf,
1993                                   MachineModuleInfo *mmo,
1994                                   DwarfWriter *dw,
1995                                   DenseMap<const Value *, unsigned> &vm,
1996                                   DenseMap<const BasicBlock *,
1997                                            MachineBasicBlock *> &bm,
1998                                   DenseMap<const AllocaInst *, int> &am
1999 #ifndef NDEBUG
2000                                   , SmallSet<Instruction*, 8> &cil
2001 #endif
2002                                   ) {
2003   return X86::createFastISel(mf, mmo, dw, vm, bm, am
2004 #ifndef NDEBUG
2005                              , cil
2006 #endif
2007                              );
2008 }
2009
2010
2011 //===----------------------------------------------------------------------===//
2012 //                           Other Lowering Hooks
2013 //===----------------------------------------------------------------------===//
2014
2015
2016 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2017   MachineFunction &MF = DAG.getMachineFunction();
2018   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2019   int ReturnAddrIndex = FuncInfo->getRAIndex();
2020
2021   if (ReturnAddrIndex == 0) {
2022     // Set up a frame object for the return address.
2023     uint64_t SlotSize = TD->getPointerSize();
2024     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize);
2025     FuncInfo->setRAIndex(ReturnAddrIndex);
2026   }
2027
2028   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2029 }
2030
2031
2032 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2033 /// specific condition code, returning the condition code and the LHS/RHS of the
2034 /// comparison to make.
2035 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2036                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2037   if (!isFP) {
2038     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2039       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2040         // X > -1   -> X == 0, jump !sign.
2041         RHS = DAG.getConstant(0, RHS.getValueType());
2042         return X86::COND_NS;
2043       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2044         // X < 0   -> X == 0, jump on sign.
2045         return X86::COND_S;
2046       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2047         // X < 1   -> X <= 0
2048         RHS = DAG.getConstant(0, RHS.getValueType());
2049         return X86::COND_LE;
2050       }
2051     }
2052
2053     switch (SetCCOpcode) {
2054     default: assert(0 && "Invalid integer condition!");
2055     case ISD::SETEQ:  return X86::COND_E;
2056     case ISD::SETGT:  return X86::COND_G;
2057     case ISD::SETGE:  return X86::COND_GE;
2058     case ISD::SETLT:  return X86::COND_L;
2059     case ISD::SETLE:  return X86::COND_LE;
2060     case ISD::SETNE:  return X86::COND_NE;
2061     case ISD::SETULT: return X86::COND_B;
2062     case ISD::SETUGT: return X86::COND_A;
2063     case ISD::SETULE: return X86::COND_BE;
2064     case ISD::SETUGE: return X86::COND_AE;
2065     }
2066   }
2067
2068   // First determine if it is required or is profitable to flip the operands.
2069
2070   // If LHS is a foldable load, but RHS is not, flip the condition.
2071   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2072       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2073     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2074     std::swap(LHS, RHS);
2075   }
2076
2077   switch (SetCCOpcode) {
2078   default: break;
2079   case ISD::SETOLT:
2080   case ISD::SETOLE:
2081   case ISD::SETUGT:
2082   case ISD::SETUGE:
2083     std::swap(LHS, RHS);
2084     break;
2085   }
2086
2087   // On a floating point condition, the flags are set as follows:
2088   // ZF  PF  CF   op
2089   //  0 | 0 | 0 | X > Y
2090   //  0 | 0 | 1 | X < Y
2091   //  1 | 0 | 0 | X == Y
2092   //  1 | 1 | 1 | unordered
2093   switch (SetCCOpcode) {
2094   default: assert(0 && "Condcode should be pre-legalized away");
2095   case ISD::SETUEQ:
2096   case ISD::SETEQ:   return X86::COND_E;
2097   case ISD::SETOLT:              // flipped
2098   case ISD::SETOGT:
2099   case ISD::SETGT:   return X86::COND_A;
2100   case ISD::SETOLE:              // flipped
2101   case ISD::SETOGE:
2102   case ISD::SETGE:   return X86::COND_AE;
2103   case ISD::SETUGT:              // flipped
2104   case ISD::SETULT:
2105   case ISD::SETLT:   return X86::COND_B;
2106   case ISD::SETUGE:              // flipped
2107   case ISD::SETULE:
2108   case ISD::SETLE:   return X86::COND_BE;
2109   case ISD::SETONE:
2110   case ISD::SETNE:   return X86::COND_NE;
2111   case ISD::SETUO:   return X86::COND_P;
2112   case ISD::SETO:    return X86::COND_NP;
2113   }
2114 }
2115
2116 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2117 /// code. Current x86 isa includes the following FP cmov instructions:
2118 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2119 static bool hasFPCMov(unsigned X86CC) {
2120   switch (X86CC) {
2121   default:
2122     return false;
2123   case X86::COND_B:
2124   case X86::COND_BE:
2125   case X86::COND_E:
2126   case X86::COND_P:
2127   case X86::COND_A:
2128   case X86::COND_AE:
2129   case X86::COND_NE:
2130   case X86::COND_NP:
2131     return true;
2132   }
2133 }
2134
2135 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2136 /// true if Op is undef or if its value falls within the specified range (L, H].
2137 static bool isUndefOrInRange(SDValue Op, unsigned Low, unsigned Hi) {
2138   if (Op.getOpcode() == ISD::UNDEF)
2139     return true;
2140
2141   unsigned Val = cast<ConstantSDNode>(Op)->getZExtValue();
2142   return (Val >= Low && Val < Hi);
2143 }
2144
2145 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2146 /// true if Op is undef or if its value equal to the specified value.
2147 static bool isUndefOrEqual(SDValue Op, unsigned Val) {
2148   if (Op.getOpcode() == ISD::UNDEF)
2149     return true;
2150   return cast<ConstantSDNode>(Op)->getZExtValue() == Val;
2151 }
2152
2153 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2154 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2155 bool X86::isPSHUFDMask(SDNode *N) {
2156   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2157
2158   if (N->getNumOperands() != 2 && N->getNumOperands() != 4)
2159     return false;
2160
2161   // Check if the value doesn't reference the second vector.
2162   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2163     SDValue Arg = N->getOperand(i);
2164     if (Arg.getOpcode() == ISD::UNDEF) continue;
2165     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2166     if (cast<ConstantSDNode>(Arg)->getZExtValue() >= e)
2167       return false;
2168   }
2169
2170   return true;
2171 }
2172
2173 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2174 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2175 bool X86::isPSHUFHWMask(SDNode *N) {
2176   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2177
2178   if (N->getNumOperands() != 8)
2179     return false;
2180
2181   // Lower quadword copied in order.
2182   for (unsigned i = 0; i != 4; ++i) {
2183     SDValue Arg = N->getOperand(i);
2184     if (Arg.getOpcode() == ISD::UNDEF) continue;
2185     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2186     if (cast<ConstantSDNode>(Arg)->getZExtValue() != i)
2187       return false;
2188   }
2189
2190   // Upper quadword shuffled.
2191   for (unsigned i = 4; i != 8; ++i) {
2192     SDValue Arg = N->getOperand(i);
2193     if (Arg.getOpcode() == ISD::UNDEF) continue;
2194     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2195     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2196     if (Val < 4 || Val > 7)
2197       return false;
2198   }
2199
2200   return true;
2201 }
2202
2203 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2204 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2205 bool X86::isPSHUFLWMask(SDNode *N) {
2206   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2207
2208   if (N->getNumOperands() != 8)
2209     return false;
2210
2211   // Upper quadword copied in order.
2212   for (unsigned i = 4; i != 8; ++i)
2213     if (!isUndefOrEqual(N->getOperand(i), i))
2214       return false;
2215
2216   // Lower quadword shuffled.
2217   for (unsigned i = 0; i != 4; ++i)
2218     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2219       return false;
2220
2221   return true;
2222 }
2223
2224 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2225 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2226 template<class SDOperand>
2227 static bool isSHUFPMask(SDOperand *Elems, unsigned NumElems) {
2228   if (NumElems != 2 && NumElems != 4) return false;
2229
2230   unsigned Half = NumElems / 2;
2231   for (unsigned i = 0; i < Half; ++i)
2232     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2233       return false;
2234   for (unsigned i = Half; i < NumElems; ++i)
2235     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2236       return false;
2237
2238   return true;
2239 }
2240
2241 bool X86::isSHUFPMask(SDNode *N) {
2242   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2243   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2244 }
2245
2246 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2247 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2248 /// half elements to come from vector 1 (which would equal the dest.) and
2249 /// the upper half to come from vector 2.
2250 template<class SDOperand>
2251 static bool isCommutedSHUFP(SDOperand *Ops, unsigned NumOps) {
2252   if (NumOps != 2 && NumOps != 4) return false;
2253
2254   unsigned Half = NumOps / 2;
2255   for (unsigned i = 0; i < Half; ++i)
2256     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2257       return false;
2258   for (unsigned i = Half; i < NumOps; ++i)
2259     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2260       return false;
2261   return true;
2262 }
2263
2264 static bool isCommutedSHUFP(SDNode *N) {
2265   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2266   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2267 }
2268
2269 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2270 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2271 bool X86::isMOVHLPSMask(SDNode *N) {
2272   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2273
2274   if (N->getNumOperands() != 4)
2275     return false;
2276
2277   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2278   return isUndefOrEqual(N->getOperand(0), 6) &&
2279          isUndefOrEqual(N->getOperand(1), 7) &&
2280          isUndefOrEqual(N->getOperand(2), 2) &&
2281          isUndefOrEqual(N->getOperand(3), 3);
2282 }
2283
2284 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2285 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2286 /// <2, 3, 2, 3>
2287 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2288   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2289
2290   if (N->getNumOperands() != 4)
2291     return false;
2292
2293   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2294   return isUndefOrEqual(N->getOperand(0), 2) &&
2295          isUndefOrEqual(N->getOperand(1), 3) &&
2296          isUndefOrEqual(N->getOperand(2), 2) &&
2297          isUndefOrEqual(N->getOperand(3), 3);
2298 }
2299
2300 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2301 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2302 bool X86::isMOVLPMask(SDNode *N) {
2303   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2304
2305   unsigned NumElems = N->getNumOperands();
2306   if (NumElems != 2 && NumElems != 4)
2307     return false;
2308
2309   for (unsigned i = 0; i < NumElems/2; ++i)
2310     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2311       return false;
2312
2313   for (unsigned i = NumElems/2; i < NumElems; ++i)
2314     if (!isUndefOrEqual(N->getOperand(i), i))
2315       return false;
2316
2317   return true;
2318 }
2319
2320 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2321 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2322 /// and MOVLHPS.
2323 bool X86::isMOVHPMask(SDNode *N) {
2324   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2325
2326   unsigned NumElems = N->getNumOperands();
2327   if (NumElems != 2 && NumElems != 4)
2328     return false;
2329
2330   for (unsigned i = 0; i < NumElems/2; ++i)
2331     if (!isUndefOrEqual(N->getOperand(i), i))
2332       return false;
2333
2334   for (unsigned i = 0; i < NumElems/2; ++i) {
2335     SDValue Arg = N->getOperand(i + NumElems/2);
2336     if (!isUndefOrEqual(Arg, i + NumElems))
2337       return false;
2338   }
2339
2340   return true;
2341 }
2342
2343 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2344 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2345 template<class SDOperand>
2346 bool static isUNPCKLMask(SDOperand *Elts, unsigned NumElts,
2347                          bool V2IsSplat = false) {
2348   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2349     return false;
2350
2351   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2352     SDValue BitI  = Elts[i];
2353     SDValue BitI1 = Elts[i+1];
2354     if (!isUndefOrEqual(BitI, j))
2355       return false;
2356     if (V2IsSplat) {
2357       if (!isUndefOrEqual(BitI1, NumElts))
2358         return false;
2359     } else {
2360       if (!isUndefOrEqual(BitI1, j + NumElts))
2361         return false;
2362     }
2363   }
2364
2365   return true;
2366 }
2367
2368 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2369   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2370   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2371 }
2372
2373 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2374 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2375 template<class SDOperand>
2376 bool static isUNPCKHMask(SDOperand *Elts, unsigned NumElts,
2377                          bool V2IsSplat = false) {
2378   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2379     return false;
2380
2381   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2382     SDValue BitI  = Elts[i];
2383     SDValue BitI1 = Elts[i+1];
2384     if (!isUndefOrEqual(BitI, j + NumElts/2))
2385       return false;
2386     if (V2IsSplat) {
2387       if (isUndefOrEqual(BitI1, NumElts))
2388         return false;
2389     } else {
2390       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2391         return false;
2392     }
2393   }
2394
2395   return true;
2396 }
2397
2398 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2399   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2400   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2401 }
2402
2403 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2404 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2405 /// <0, 0, 1, 1>
2406 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2407   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2408
2409   unsigned NumElems = N->getNumOperands();
2410   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2411     return false;
2412
2413   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2414     SDValue BitI  = N->getOperand(i);
2415     SDValue BitI1 = N->getOperand(i+1);
2416
2417     if (!isUndefOrEqual(BitI, j))
2418       return false;
2419     if (!isUndefOrEqual(BitI1, j))
2420       return false;
2421   }
2422
2423   return true;
2424 }
2425
2426 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2427 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2428 /// <2, 2, 3, 3>
2429 bool X86::isUNPCKH_v_undef_Mask(SDNode *N) {
2430   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2431
2432   unsigned NumElems = N->getNumOperands();
2433   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2434     return false;
2435
2436   for (unsigned i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2437     SDValue BitI  = N->getOperand(i);
2438     SDValue BitI1 = N->getOperand(i + 1);
2439
2440     if (!isUndefOrEqual(BitI, j))
2441       return false;
2442     if (!isUndefOrEqual(BitI1, j))
2443       return false;
2444   }
2445
2446   return true;
2447 }
2448
2449 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2450 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2451 /// MOVSD, and MOVD, i.e. setting the lowest element.
2452 template<class SDOperand>
2453 static bool isMOVLMask(SDOperand *Elts, unsigned NumElts) {
2454   if (NumElts != 2 && NumElts != 4)
2455     return false;
2456
2457   if (!isUndefOrEqual(Elts[0], NumElts))
2458     return false;
2459
2460   for (unsigned i = 1; i < NumElts; ++i) {
2461     if (!isUndefOrEqual(Elts[i], i))
2462       return false;
2463   }
2464
2465   return true;
2466 }
2467
2468 bool X86::isMOVLMask(SDNode *N) {
2469   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2470   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2471 }
2472
2473 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2474 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2475 /// element of vector 2 and the other elements to come from vector 1 in order.
2476 template<class SDOperand>
2477 static bool isCommutedMOVL(SDOperand *Ops, unsigned NumOps,
2478                            bool V2IsSplat = false,
2479                            bool V2IsUndef = false) {
2480   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2481     return false;
2482
2483   if (!isUndefOrEqual(Ops[0], 0))
2484     return false;
2485
2486   for (unsigned i = 1; i < NumOps; ++i) {
2487     SDValue Arg = Ops[i];
2488     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2489           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2490           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2491       return false;
2492   }
2493
2494   return true;
2495 }
2496
2497 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2498                            bool V2IsUndef = false) {
2499   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2500   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2501                         V2IsSplat, V2IsUndef);
2502 }
2503
2504 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2505 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2506 bool X86::isMOVSHDUPMask(SDNode *N) {
2507   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2508
2509   if (N->getNumOperands() != 4)
2510     return false;
2511
2512   // Expect 1, 1, 3, 3
2513   for (unsigned i = 0; i < 2; ++i) {
2514     SDValue Arg = N->getOperand(i);
2515     if (Arg.getOpcode() == ISD::UNDEF) continue;
2516     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2517     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2518     if (Val != 1) return false;
2519   }
2520
2521   bool HasHi = false;
2522   for (unsigned i = 2; i < 4; ++i) {
2523     SDValue Arg = N->getOperand(i);
2524     if (Arg.getOpcode() == ISD::UNDEF) continue;
2525     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2526     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2527     if (Val != 3) return false;
2528     HasHi = true;
2529   }
2530
2531   // Don't use movshdup if it can be done with a shufps.
2532   return HasHi;
2533 }
2534
2535 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2536 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2537 bool X86::isMOVSLDUPMask(SDNode *N) {
2538   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2539
2540   if (N->getNumOperands() != 4)
2541     return false;
2542
2543   // Expect 0, 0, 2, 2
2544   for (unsigned i = 0; i < 2; ++i) {
2545     SDValue Arg = N->getOperand(i);
2546     if (Arg.getOpcode() == ISD::UNDEF) continue;
2547     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2548     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2549     if (Val != 0) return false;
2550   }
2551
2552   bool HasHi = false;
2553   for (unsigned i = 2; i < 4; ++i) {
2554     SDValue Arg = N->getOperand(i);
2555     if (Arg.getOpcode() == ISD::UNDEF) continue;
2556     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2557     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2558     if (Val != 2) return false;
2559     HasHi = true;
2560   }
2561
2562   // Don't use movshdup if it can be done with a shufps.
2563   return HasHi;
2564 }
2565
2566 /// isIdentityMask - Return true if the specified VECTOR_SHUFFLE operand
2567 /// specifies a identity operation on the LHS or RHS.
2568 static bool isIdentityMask(SDNode *N, bool RHS = false) {
2569   unsigned NumElems = N->getNumOperands();
2570   for (unsigned i = 0; i < NumElems; ++i)
2571     if (!isUndefOrEqual(N->getOperand(i), i + (RHS ? NumElems : 0)))
2572       return false;
2573   return true;
2574 }
2575
2576 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2577 /// a splat of a single element.
2578 static bool isSplatMask(SDNode *N) {
2579   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2580
2581   // This is a splat operation if each element of the permute is the same, and
2582   // if the value doesn't reference the second vector.
2583   unsigned NumElems = N->getNumOperands();
2584   SDValue ElementBase;
2585   unsigned i = 0;
2586   for (; i != NumElems; ++i) {
2587     SDValue Elt = N->getOperand(i);
2588     if (isa<ConstantSDNode>(Elt)) {
2589       ElementBase = Elt;
2590       break;
2591     }
2592   }
2593
2594   if (!ElementBase.getNode())
2595     return false;
2596
2597   for (; i != NumElems; ++i) {
2598     SDValue Arg = N->getOperand(i);
2599     if (Arg.getOpcode() == ISD::UNDEF) continue;
2600     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2601     if (Arg != ElementBase) return false;
2602   }
2603
2604   // Make sure it is a splat of the first vector operand.
2605   return cast<ConstantSDNode>(ElementBase)->getZExtValue() < NumElems;
2606 }
2607
2608 /// getSplatMaskEltNo - Given a splat mask, return the index to the element
2609 /// we want to splat.
2610 static SDValue getSplatMaskEltNo(SDNode *N) {
2611   assert(isSplatMask(N) && "Not a splat mask");
2612   unsigned NumElems = N->getNumOperands();
2613   SDValue ElementBase;
2614   unsigned i = 0;
2615   for (; i != NumElems; ++i) {
2616     SDValue Elt = N->getOperand(i);
2617     if (isa<ConstantSDNode>(Elt))
2618       return Elt;
2619   }
2620   assert(0 && " No splat value found!");
2621   return SDValue();
2622 }
2623
2624
2625 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2626 /// a splat of a single element and it's a 2 or 4 element mask.
2627 bool X86::isSplatMask(SDNode *N) {
2628   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2629
2630   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2631   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2632     return false;
2633   return ::isSplatMask(N);
2634 }
2635
2636 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2637 /// specifies a splat of zero element.
2638 bool X86::isSplatLoMask(SDNode *N) {
2639   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2640
2641   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2642     if (!isUndefOrEqual(N->getOperand(i), 0))
2643       return false;
2644   return true;
2645 }
2646
2647 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2648 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
2649 bool X86::isMOVDDUPMask(SDNode *N) {
2650   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2651
2652   unsigned e = N->getNumOperands() / 2;
2653   for (unsigned i = 0; i < e; ++i)
2654     if (!isUndefOrEqual(N->getOperand(i), i))
2655       return false;
2656   for (unsigned i = 0; i < e; ++i)
2657     if (!isUndefOrEqual(N->getOperand(e+i), i))
2658       return false;
2659   return true;
2660 }
2661
2662 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2663 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2664 /// instructions.
2665 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2666   unsigned NumOperands = N->getNumOperands();
2667   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2668   unsigned Mask = 0;
2669   for (unsigned i = 0; i < NumOperands; ++i) {
2670     unsigned Val = 0;
2671     SDValue Arg = N->getOperand(NumOperands-i-1);
2672     if (Arg.getOpcode() != ISD::UNDEF)
2673       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2674     if (Val >= NumOperands) Val -= NumOperands;
2675     Mask |= Val;
2676     if (i != NumOperands - 1)
2677       Mask <<= Shift;
2678   }
2679
2680   return Mask;
2681 }
2682
2683 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2684 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2685 /// instructions.
2686 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2687   unsigned Mask = 0;
2688   // 8 nodes, but we only care about the last 4.
2689   for (unsigned i = 7; i >= 4; --i) {
2690     unsigned Val = 0;
2691     SDValue Arg = N->getOperand(i);
2692     if (Arg.getOpcode() != ISD::UNDEF) {
2693       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2694       Mask |= (Val - 4);
2695     }
2696     if (i != 4)
2697       Mask <<= 2;
2698   }
2699
2700   return Mask;
2701 }
2702
2703 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2704 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2705 /// instructions.
2706 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2707   unsigned Mask = 0;
2708   // 8 nodes, but we only care about the first 4.
2709   for (int i = 3; i >= 0; --i) {
2710     unsigned Val = 0;
2711     SDValue Arg = N->getOperand(i);
2712     if (Arg.getOpcode() != ISD::UNDEF)
2713       Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2714     Mask |= Val;
2715     if (i != 0)
2716       Mask <<= 2;
2717   }
2718
2719   return Mask;
2720 }
2721
2722 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as
2723 /// values in ther permute mask.
2724 static SDValue CommuteVectorShuffle(SDValue Op, SDValue &V1,
2725                                       SDValue &V2, SDValue &Mask,
2726                                       SelectionDAG &DAG) {
2727   MVT VT = Op.getValueType();
2728   MVT MaskVT = Mask.getValueType();
2729   MVT EltVT = MaskVT.getVectorElementType();
2730   unsigned NumElems = Mask.getNumOperands();
2731   SmallVector<SDValue, 8> MaskVec;
2732   DebugLoc dl = Op.getDebugLoc();
2733
2734   for (unsigned i = 0; i != NumElems; ++i) {
2735     SDValue Arg = Mask.getOperand(i);
2736     if (Arg.getOpcode() == ISD::UNDEF) {
2737       MaskVec.push_back(DAG.getUNDEF(EltVT));
2738       continue;
2739     }
2740     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2741     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2742     if (Val < NumElems)
2743       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2744     else
2745       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2746   }
2747
2748   std::swap(V1, V2);
2749   Mask = DAG.getBUILD_VECTOR(MaskVT, dl, &MaskVec[0], NumElems);
2750   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, Mask);
2751 }
2752
2753 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
2754 /// the two vector operands have swapped position.
2755 static
2756 SDValue CommuteVectorShuffleMask(SDValue Mask, SelectionDAG &DAG, DebugLoc dl) {
2757   MVT MaskVT = Mask.getValueType();
2758   MVT EltVT = MaskVT.getVectorElementType();
2759   unsigned NumElems = Mask.getNumOperands();
2760   SmallVector<SDValue, 8> MaskVec;
2761   for (unsigned i = 0; i != NumElems; ++i) {
2762     SDValue Arg = Mask.getOperand(i);
2763     if (Arg.getOpcode() == ISD::UNDEF) {
2764       MaskVec.push_back(DAG.getUNDEF(EltVT));
2765       continue;
2766     }
2767     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2768     unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2769     if (Val < NumElems)
2770       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2771     else
2772       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2773   }
2774   return DAG.getBUILD_VECTOR(MaskVT, dl, &MaskVec[0], NumElems);
2775 }
2776
2777
2778 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2779 /// match movhlps. The lower half elements should come from upper half of
2780 /// V1 (and in order), and the upper half elements should come from the upper
2781 /// half of V2 (and in order).
2782 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2783   unsigned NumElems = Mask->getNumOperands();
2784   if (NumElems != 4)
2785     return false;
2786   for (unsigned i = 0, e = 2; i != e; ++i)
2787     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2788       return false;
2789   for (unsigned i = 2; i != 4; ++i)
2790     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2791       return false;
2792   return true;
2793 }
2794
2795 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2796 /// is promoted to a vector. It also returns the LoadSDNode by reference if
2797 /// required.
2798 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
2799   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
2800     return false;
2801   N = N->getOperand(0).getNode();
2802   if (!ISD::isNON_EXTLoad(N))
2803     return false;
2804   if (LD)
2805     *LD = cast<LoadSDNode>(N);
2806   return true;
2807 }
2808
2809 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2810 /// match movlp{s|d}. The lower half elements should come from lower half of
2811 /// V1 (and in order), and the upper half elements should come from the upper
2812 /// half of V2 (and in order). And since V1 will become the source of the
2813 /// MOVLP, it must be either a vector load or a scalar load to vector.
2814 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2815   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2816     return false;
2817   // Is V2 is a vector load, don't do this transformation. We will try to use
2818   // load folding shufps op.
2819   if (ISD::isNON_EXTLoad(V2))
2820     return false;
2821
2822   unsigned NumElems = Mask->getNumOperands();
2823   if (NumElems != 2 && NumElems != 4)
2824     return false;
2825   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2826     if (!isUndefOrEqual(Mask->getOperand(i), i))
2827       return false;
2828   for (unsigned i = NumElems/2; i != NumElems; ++i)
2829     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2830       return false;
2831   return true;
2832 }
2833
2834 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2835 /// all the same.
2836 static bool isSplatVector(SDNode *N) {
2837   if (N->getOpcode() != ISD::BUILD_VECTOR)
2838     return false;
2839
2840   SDValue SplatValue = N->getOperand(0);
2841   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2842     if (N->getOperand(i) != SplatValue)
2843       return false;
2844   return true;
2845 }
2846
2847 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2848 /// to an undef.
2849 static bool isUndefShuffle(SDNode *N) {
2850   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2851     return false;
2852
2853   SDValue V1 = N->getOperand(0);
2854   SDValue V2 = N->getOperand(1);
2855   SDValue Mask = N->getOperand(2);
2856   unsigned NumElems = Mask.getNumOperands();
2857   for (unsigned i = 0; i != NumElems; ++i) {
2858     SDValue Arg = Mask.getOperand(i);
2859     if (Arg.getOpcode() != ISD::UNDEF) {
2860       unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2861       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2862         return false;
2863       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2864         return false;
2865     }
2866   }
2867   return true;
2868 }
2869
2870 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2871 /// constant +0.0.
2872 static inline bool isZeroNode(SDValue Elt) {
2873   return ((isa<ConstantSDNode>(Elt) &&
2874            cast<ConstantSDNode>(Elt)->getZExtValue() == 0) ||
2875           (isa<ConstantFPSDNode>(Elt) &&
2876            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2877 }
2878
2879 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2880 /// to an zero vector.
2881 static bool isZeroShuffle(SDNode *N) {
2882   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2883     return false;
2884
2885   SDValue V1 = N->getOperand(0);
2886   SDValue V2 = N->getOperand(1);
2887   SDValue Mask = N->getOperand(2);
2888   unsigned NumElems = Mask.getNumOperands();
2889   for (unsigned i = 0; i != NumElems; ++i) {
2890     SDValue Arg = Mask.getOperand(i);
2891     if (Arg.getOpcode() == ISD::UNDEF)
2892       continue;
2893
2894     unsigned Idx = cast<ConstantSDNode>(Arg)->getZExtValue();
2895     if (Idx < NumElems) {
2896       unsigned Opc = V1.getNode()->getOpcode();
2897       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
2898         continue;
2899       if (Opc != ISD::BUILD_VECTOR ||
2900           !isZeroNode(V1.getNode()->getOperand(Idx)))
2901         return false;
2902     } else if (Idx >= NumElems) {
2903       unsigned Opc = V2.getNode()->getOpcode();
2904       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
2905         continue;
2906       if (Opc != ISD::BUILD_VECTOR ||
2907           !isZeroNode(V2.getNode()->getOperand(Idx - NumElems)))
2908         return false;
2909     }
2910   }
2911   return true;
2912 }
2913
2914 /// getZeroVector - Returns a vector of specified type with all zero elements.
2915 ///
2916 static SDValue getZeroVector(MVT VT, bool HasSSE2, SelectionDAG &DAG,
2917                              DebugLoc dl) {
2918   assert(VT.isVector() && "Expected a vector type");
2919
2920   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2921   // type.  This ensures they get CSE'd.
2922   SDValue Vec;
2923   if (VT.getSizeInBits() == 64) { // MMX
2924     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2925     Vec = DAG.getBUILD_VECTOR(MVT::v2i32, dl, Cst, Cst);
2926   } else if (HasSSE2) {  // SSE2
2927     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2928     Vec = DAG.getBUILD_VECTOR(MVT::v4i32, dl, Cst, Cst, Cst, Cst);
2929   } else { // SSE1
2930     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
2931     Vec = DAG.getBUILD_VECTOR(MVT::v4f32, dl, Cst, Cst, Cst, Cst);
2932   }
2933   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2934 }
2935
2936 /// getOnesVector - Returns a vector of specified type with all bits set.
2937 ///
2938 static SDValue getOnesVector(MVT VT, SelectionDAG &DAG, DebugLoc dl) {
2939   assert(VT.isVector() && "Expected a vector type");
2940
2941   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2942   // type.  This ensures they get CSE'd.
2943   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2944   SDValue Vec;
2945   if (VT.getSizeInBits() == 64)  // MMX
2946     Vec = DAG.getBUILD_VECTOR(MVT::v2i32, dl, Cst, Cst);
2947   else                                              // SSE
2948     Vec = DAG.getBUILD_VECTOR(MVT::v4i32, dl, Cst, Cst, Cst, Cst);
2949   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2950 }
2951
2952
2953 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2954 /// that point to V2 points to its first element.
2955 static SDValue NormalizeMask(SDValue Mask, SelectionDAG &DAG) {
2956   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2957
2958   bool Changed = false;
2959   SmallVector<SDValue, 8> MaskVec;
2960   unsigned NumElems = Mask.getNumOperands();
2961   for (unsigned i = 0; i != NumElems; ++i) {
2962     SDValue Arg = Mask.getOperand(i);
2963     if (Arg.getOpcode() != ISD::UNDEF) {
2964       unsigned Val = cast<ConstantSDNode>(Arg)->getZExtValue();
2965       if (Val > NumElems) {
2966         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2967         Changed = true;
2968       }
2969     }
2970     MaskVec.push_back(Arg);
2971   }
2972
2973   if (Changed)
2974     Mask = DAG.getBUILD_VECTOR(Mask.getValueType(), Mask.getDebugLoc(),
2975                                &MaskVec[0], MaskVec.size());
2976   return Mask;
2977 }
2978
2979 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2980 /// operation of specified width.
2981 static SDValue getMOVLMask(unsigned NumElems, SelectionDAG &DAG, DebugLoc dl) {
2982   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2983   MVT BaseVT = MaskVT.getVectorElementType();
2984
2985   SmallVector<SDValue, 8> MaskVec;
2986   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2987   for (unsigned i = 1; i != NumElems; ++i)
2988     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2989   return DAG.getBUILD_VECTOR(MaskVT, dl, &MaskVec[0], MaskVec.size());
2990 }
2991
2992 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2993 /// of specified width.
2994 static SDValue getUnpacklMask(unsigned NumElems, SelectionDAG &DAG,
2995                               DebugLoc dl) {
2996   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2997   MVT BaseVT = MaskVT.getVectorElementType();
2998   SmallVector<SDValue, 8> MaskVec;
2999   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3000     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
3001     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
3002   }
3003   return DAG.getBUILD_VECTOR(MaskVT, dl, &MaskVec[0], MaskVec.size());
3004 }
3005
3006 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
3007 /// of specified width.
3008 static SDValue getUnpackhMask(unsigned NumElems, SelectionDAG &DAG,
3009                               DebugLoc dl) {
3010   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3011   MVT BaseVT = MaskVT.getVectorElementType();
3012   unsigned Half = NumElems/2;
3013   SmallVector<SDValue, 8> MaskVec;
3014   for (unsigned i = 0; i != Half; ++i) {
3015     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
3016     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
3017   }
3018   return DAG.getBUILD_VECTOR(MaskVT, dl, &MaskVec[0], MaskVec.size());
3019 }
3020
3021 /// getSwapEltZeroMask - Returns a vector_shuffle mask for a shuffle that swaps
3022 /// element #0 of a vector with the specified index, leaving the rest of the
3023 /// elements in place.
3024 static SDValue getSwapEltZeroMask(unsigned NumElems, unsigned DestElt,
3025                                    SelectionDAG &DAG, DebugLoc dl) {
3026   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3027   MVT BaseVT = MaskVT.getVectorElementType();
3028   SmallVector<SDValue, 8> MaskVec;
3029   // Element #0 of the result gets the elt we are replacing.
3030   MaskVec.push_back(DAG.getConstant(DestElt, BaseVT));
3031   for (unsigned i = 1; i != NumElems; ++i)
3032     MaskVec.push_back(DAG.getConstant(i == DestElt ? 0 : i, BaseVT));
3033   return DAG.getBUILD_VECTOR(MaskVT, dl, &MaskVec[0], MaskVec.size());
3034 }
3035
3036 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3037 static SDValue PromoteSplat(SDValue Op, SelectionDAG &DAG, bool HasSSE2) {
3038   MVT PVT = HasSSE2 ? MVT::v4i32 : MVT::v4f32;
3039   MVT VT = Op.getValueType();
3040   if (PVT == VT)
3041     return Op;
3042   SDValue V1 = Op.getOperand(0);
3043   SDValue Mask = Op.getOperand(2);
3044   unsigned MaskNumElems = Mask.getNumOperands();
3045   unsigned NumElems = MaskNumElems;
3046   DebugLoc dl = Op.getDebugLoc();
3047   // Special handling of v4f32 -> v4i32.
3048   if (VT != MVT::v4f32) {
3049     // Find which element we want to splat.
3050     SDNode* EltNoNode = getSplatMaskEltNo(Mask.getNode()).getNode();
3051     unsigned EltNo = cast<ConstantSDNode>(EltNoNode)->getZExtValue();
3052     // unpack elements to the correct location
3053     while (NumElems > 4) {
3054       if (EltNo < NumElems/2) {
3055         Mask = getUnpacklMask(MaskNumElems, DAG, dl);
3056       } else {
3057         Mask = getUnpackhMask(MaskNumElems, DAG, dl);
3058         EltNo -= NumElems/2;
3059       }
3060       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V1, Mask);
3061       NumElems >>= 1;
3062     }
3063     SDValue Cst = DAG.getConstant(EltNo, MVT::i32);
3064     Mask = DAG.getBUILD_VECTOR(MVT::v4i32, dl, Cst, Cst, Cst, Cst);
3065   }
3066
3067   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3068   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, PVT, V1,
3069                                   DAG.getUNDEF(PVT), Mask);
3070   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Shuffle);
3071 }
3072
3073 /// isVectorLoad - Returns true if the node is a vector load, a scalar
3074 /// load that's promoted to vector, or a load bitcasted.
3075 static bool isVectorLoad(SDValue Op) {
3076   assert(Op.getValueType().isVector() && "Expected a vector type");
3077   if (Op.getOpcode() == ISD::SCALAR_TO_VECTOR ||
3078       Op.getOpcode() == ISD::BIT_CONVERT) {
3079     return isa<LoadSDNode>(Op.getOperand(0));
3080   }
3081   return isa<LoadSDNode>(Op);
3082 }
3083
3084
3085 /// CanonicalizeMovddup - Cannonicalize movddup shuffle to v2f64.
3086 ///
3087 static SDValue CanonicalizeMovddup(SDValue Op, SDValue V1, SDValue Mask,
3088                                    SelectionDAG &DAG, bool HasSSE3) {
3089   // If we have sse3 and shuffle has more than one use or input is a load, then
3090   // use movddup. Otherwise, use movlhps.
3091   bool UseMovddup = HasSSE3 && (!Op.hasOneUse() || isVectorLoad(V1));
3092   MVT PVT = UseMovddup ? MVT::v2f64 : MVT::v4f32;
3093   MVT VT = Op.getValueType();
3094   if (VT == PVT)
3095     return Op;
3096   DebugLoc dl = Op.getDebugLoc();
3097   unsigned NumElems = PVT.getVectorNumElements();
3098   if (NumElems == 2) {
3099     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3100     Mask = DAG.getBUILD_VECTOR(MVT::v2i32, dl, Cst, Cst);
3101   } else {
3102     assert(NumElems == 4);
3103     SDValue Cst0 = DAG.getTargetConstant(0, MVT::i32);
3104     SDValue Cst1 = DAG.getTargetConstant(1, MVT::i32);
3105     Mask = DAG.getBUILD_VECTOR(MVT::v4i32, dl, Cst0, Cst1, Cst0, Cst1);
3106   }
3107
3108   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3109   SDValue Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, PVT, V1,
3110                                 DAG.getUNDEF(PVT), Mask);
3111   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Shuffle);
3112 }
3113
3114 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3115 /// vector of zero or undef vector.  This produces a shuffle where the low
3116 /// element of V2 is swizzled into the zero/undef vector, landing at element
3117 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3118 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3119                                              bool isZero, bool HasSSE2,
3120                                              SelectionDAG &DAG) {
3121   DebugLoc dl = V2.getDebugLoc();
3122   MVT VT = V2.getValueType();
3123   SDValue V1 = isZero
3124     ? getZeroVector(VT, HasSSE2, DAG, dl) : DAG.getUNDEF(VT);
3125   unsigned NumElems = V2.getValueType().getVectorNumElements();
3126   MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3127   MVT EVT = MaskVT.getVectorElementType();
3128   SmallVector<SDValue, 16> MaskVec;
3129   for (unsigned i = 0; i != NumElems; ++i)
3130     if (i == Idx)  // If this is the insertion idx, put the low elt of V2 here.
3131       MaskVec.push_back(DAG.getConstant(NumElems, EVT));
3132     else
3133       MaskVec.push_back(DAG.getConstant(i, EVT));
3134   SDValue Mask = DAG.getBUILD_VECTOR(MaskVT, dl, &MaskVec[0], MaskVec.size());
3135   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, Mask);
3136 }
3137
3138 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3139 /// a shuffle that is zero.
3140 static
3141 unsigned getNumOfConsecutiveZeros(SDValue Op, SDValue Mask,
3142                                   unsigned NumElems, bool Low,
3143                                   SelectionDAG &DAG) {
3144   unsigned NumZeros = 0;
3145   for (unsigned i = 0; i < NumElems; ++i) {
3146     unsigned Index = Low ? i : NumElems-i-1;
3147     SDValue Idx = Mask.getOperand(Index);
3148     if (Idx.getOpcode() == ISD::UNDEF) {
3149       ++NumZeros;
3150       continue;
3151     }
3152     SDValue Elt = DAG.getShuffleScalarElt(Op.getNode(), Index);
3153     if (Elt.getNode() && isZeroNode(Elt))
3154       ++NumZeros;
3155     else
3156       break;
3157   }
3158   return NumZeros;
3159 }
3160
3161 /// isVectorShift - Returns true if the shuffle can be implemented as a
3162 /// logical left or right shift of a vector.
3163 static bool isVectorShift(SDValue Op, SDValue Mask, SelectionDAG &DAG,
3164                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3165   unsigned NumElems = Mask.getNumOperands();
3166
3167   isLeft = true;
3168   unsigned NumZeros= getNumOfConsecutiveZeros(Op, Mask, NumElems, true, DAG);
3169   if (!NumZeros) {
3170     isLeft = false;
3171     NumZeros = getNumOfConsecutiveZeros(Op, Mask, NumElems, false, DAG);
3172     if (!NumZeros)
3173       return false;
3174   }
3175
3176   bool SeenV1 = false;
3177   bool SeenV2 = false;
3178   for (unsigned i = NumZeros; i < NumElems; ++i) {
3179     unsigned Val = isLeft ? (i - NumZeros) : i;
3180     SDValue Idx = Mask.getOperand(isLeft ? i : (i - NumZeros));
3181     if (Idx.getOpcode() == ISD::UNDEF)
3182       continue;
3183     unsigned Index = cast<ConstantSDNode>(Idx)->getZExtValue();
3184     if (Index < NumElems)
3185       SeenV1 = true;
3186     else {
3187       Index -= NumElems;
3188       SeenV2 = true;
3189     }
3190     if (Index != Val)
3191       return false;
3192   }
3193   if (SeenV1 && SeenV2)
3194     return false;
3195
3196   ShVal = SeenV1 ? Op.getOperand(0) : Op.getOperand(1);
3197   ShAmt = NumZeros;
3198   return true;
3199 }
3200
3201
3202 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3203 ///
3204 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3205                                        unsigned NumNonZero, unsigned NumZero,
3206                                        SelectionDAG &DAG, TargetLowering &TLI) {
3207   if (NumNonZero > 8)
3208     return SDValue();
3209
3210   DebugLoc dl = Op.getDebugLoc();
3211   SDValue V(0, 0);
3212   bool First = true;
3213   for (unsigned i = 0; i < 16; ++i) {
3214     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3215     if (ThisIsNonZero && First) {
3216       if (NumZero)
3217         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3218       else
3219         V = DAG.getUNDEF(MVT::v8i16);
3220       First = false;
3221     }
3222
3223     if ((i & 1) != 0) {
3224       SDValue ThisElt(0, 0), LastElt(0, 0);
3225       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3226       if (LastIsNonZero) {
3227         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3228                               MVT::i16, Op.getOperand(i-1));
3229       }
3230       if (ThisIsNonZero) {
3231         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3232         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3233                               ThisElt, DAG.getConstant(8, MVT::i8));
3234         if (LastIsNonZero)
3235           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3236       } else
3237         ThisElt = LastElt;
3238
3239       if (ThisElt.getNode())
3240         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3241                         DAG.getIntPtrConstant(i/2));
3242     }
3243   }
3244
3245   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3246 }
3247
3248 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3249 ///
3250 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3251                                        unsigned NumNonZero, unsigned NumZero,
3252                                        SelectionDAG &DAG, TargetLowering &TLI) {
3253   if (NumNonZero > 4)
3254     return SDValue();
3255
3256   DebugLoc dl = Op.getDebugLoc();
3257   SDValue V(0, 0);
3258   bool First = true;
3259   for (unsigned i = 0; i < 8; ++i) {
3260     bool isNonZero = (NonZeros & (1 << i)) != 0;
3261     if (isNonZero) {
3262       if (First) {
3263         if (NumZero)
3264           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3265         else
3266           V = DAG.getUNDEF(MVT::v8i16);
3267         First = false;
3268       }
3269       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3270                       MVT::v8i16, V, Op.getOperand(i),
3271                       DAG.getIntPtrConstant(i));
3272     }
3273   }
3274
3275   return V;
3276 }
3277
3278 /// getVShift - Return a vector logical shift node.
3279 ///
3280 static SDValue getVShift(bool isLeft, MVT VT, SDValue SrcOp,
3281                            unsigned NumBits, SelectionDAG &DAG,
3282                            const TargetLowering &TLI, DebugLoc dl) {
3283   bool isMMX = VT.getSizeInBits() == 64;
3284   MVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3285   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3286   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3287   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3288                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3289                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3290 }
3291
3292 SDValue
3293 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
3294   DebugLoc dl = Op.getDebugLoc();
3295   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3296   if (ISD::isBuildVectorAllZeros(Op.getNode())
3297       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3298     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3299     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3300     // eliminated on x86-32 hosts.
3301     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3302       return Op;
3303
3304     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3305       return getOnesVector(Op.getValueType(), DAG, dl);
3306     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3307   }
3308
3309   MVT VT = Op.getValueType();
3310   MVT EVT = VT.getVectorElementType();
3311   unsigned EVTBits = EVT.getSizeInBits();
3312
3313   unsigned NumElems = Op.getNumOperands();
3314   unsigned NumZero  = 0;
3315   unsigned NumNonZero = 0;
3316   unsigned NonZeros = 0;
3317   bool IsAllConstants = true;
3318   SmallSet<SDValue, 8> Values;
3319   for (unsigned i = 0; i < NumElems; ++i) {
3320     SDValue Elt = Op.getOperand(i);
3321     if (Elt.getOpcode() == ISD::UNDEF)
3322       continue;
3323     Values.insert(Elt);
3324     if (Elt.getOpcode() != ISD::Constant &&
3325         Elt.getOpcode() != ISD::ConstantFP)
3326       IsAllConstants = false;
3327     if (isZeroNode(Elt))
3328       NumZero++;
3329     else {
3330       NonZeros |= (1 << i);
3331       NumNonZero++;
3332     }
3333   }
3334
3335   if (NumNonZero == 0) {
3336     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3337     return DAG.getUNDEF(VT);
3338   }
3339
3340   // Special case for single non-zero, non-undef, element.
3341   if (NumNonZero == 1 && NumElems <= 4) {
3342     unsigned Idx = CountTrailingZeros_32(NonZeros);
3343     SDValue Item = Op.getOperand(Idx);
3344
3345     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3346     // the value are obviously zero, truncate the value to i32 and do the
3347     // insertion that way.  Only do this if the value is non-constant or if the
3348     // value is a constant being inserted into element 0.  It is cheaper to do
3349     // a constant pool load than it is to do a movd + shuffle.
3350     if (EVT == MVT::i64 && !Subtarget->is64Bit() &&
3351         (!IsAllConstants || Idx == 0)) {
3352       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3353         // Handle MMX and SSE both.
3354         MVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3355         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3356
3357         // Truncate the value (which may itself be a constant) to i32, and
3358         // convert it to a vector with movd (S2V+shuffle to zero extend).
3359         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3360         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3361         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3362                                            Subtarget->hasSSE2(), DAG);
3363
3364         // Now we have our 32-bit value zero extended in the low element of
3365         // a vector.  If Idx != 0, swizzle it into place.
3366         if (Idx != 0) {
3367           SDValue Ops[] = {
3368             Item, DAG.getUNDEF(Item.getValueType()),
3369             getSwapEltZeroMask(VecElts, Idx, DAG, dl)
3370           };
3371           Item = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VecVT, Ops, 3);
3372         }
3373         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3374       }
3375     }
3376
3377     // If we have a constant or non-constant insertion into the low element of
3378     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3379     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3380     // depending on what the source datatype is.  Because we can only get here
3381     // when NumElems <= 4, this only needs to handle i32/f32/i64/f64.
3382     if (Idx == 0 &&
3383         // Don't do this for i64 values on x86-32.
3384         (EVT != MVT::i64 || Subtarget->is64Bit())) {
3385       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3386       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3387       return getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3388                                          Subtarget->hasSSE2(), DAG);
3389     }
3390
3391     // Is it a vector logical left shift?
3392     if (NumElems == 2 && Idx == 1 &&
3393         isZeroNode(Op.getOperand(0)) && !isZeroNode(Op.getOperand(1))) {
3394       unsigned NumBits = VT.getSizeInBits();
3395       return getVShift(true, VT,
3396                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3397                                    VT, Op.getOperand(1)),
3398                        NumBits/2, DAG, *this, dl);
3399     }
3400
3401     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3402       return SDValue();
3403
3404     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3405     // is a non-constant being inserted into an element other than the low one,
3406     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3407     // movd/movss) to move this into the low element, then shuffle it into
3408     // place.
3409     if (EVTBits == 32) {
3410       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3411
3412       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3413       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3414                                          Subtarget->hasSSE2(), DAG);
3415       MVT MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
3416       MVT MaskEVT = MaskVT.getVectorElementType();
3417       SmallVector<SDValue, 8> MaskVec;
3418       for (unsigned i = 0; i < NumElems; i++)
3419         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
3420       SDValue Mask = DAG.getBUILD_VECTOR(MaskVT, dl, &MaskVec[0], MaskVec.size());
3421       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, Item,
3422                          DAG.getUNDEF(VT), Mask);
3423     }
3424   }
3425
3426   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3427   if (Values.size() == 1)
3428     return SDValue();
3429
3430   // A vector full of immediates; various special cases are already
3431   // handled, so this is best done with a single constant-pool load.
3432   if (IsAllConstants)
3433     return SDValue();
3434
3435   // Let legalizer expand 2-wide build_vectors.
3436   if (EVTBits == 64) {
3437     if (NumNonZero == 1) {
3438       // One half is zero or undef.
3439       unsigned Idx = CountTrailingZeros_32(NonZeros);
3440       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3441                                  Op.getOperand(Idx));
3442       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3443                                          Subtarget->hasSSE2(), DAG);
3444     }
3445     return SDValue();
3446   }
3447
3448   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3449   if (EVTBits == 8 && NumElems == 16) {
3450     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3451                                         *this);
3452     if (V.getNode()) return V;
3453   }
3454
3455   if (EVTBits == 16 && NumElems == 8) {
3456     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3457                                         *this);
3458     if (V.getNode()) return V;
3459   }
3460
3461   // If element VT is == 32 bits, turn it into a number of shuffles.
3462   SmallVector<SDValue, 8> V;
3463   V.resize(NumElems);
3464   if (NumElems == 4 && NumZero > 0) {
3465     for (unsigned i = 0; i < 4; ++i) {
3466       bool isZero = !(NonZeros & (1 << i));
3467       if (isZero)
3468         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3469       else
3470         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3471     }
3472
3473     for (unsigned i = 0; i < 2; ++i) {
3474       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3475         default: break;
3476         case 0:
3477           V[i] = V[i*2];  // Must be a zero vector.
3478           break;
3479         case 1:
3480           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i*2+1], V[i*2],
3481                              getMOVLMask(NumElems, DAG, dl));
3482           break;
3483         case 2:
3484           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i*2], V[i*2+1],
3485                              getMOVLMask(NumElems, DAG, dl));
3486           break;
3487         case 3:
3488           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i*2], V[i*2+1],
3489                              getUnpacklMask(NumElems, DAG, dl));
3490           break;
3491       }
3492     }
3493
3494     MVT MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3495     MVT EVT = MaskVT.getVectorElementType();
3496     SmallVector<SDValue, 8> MaskVec;
3497     bool Reverse = (NonZeros & 0x3) == 2;
3498     for (unsigned i = 0; i < 2; ++i)
3499       if (Reverse)
3500         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3501       else
3502         MaskVec.push_back(DAG.getConstant(i, EVT));
3503     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3504     for (unsigned i = 0; i < 2; ++i)
3505       if (Reverse)
3506         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3507       else
3508         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3509     SDValue ShufMask = DAG.getBUILD_VECTOR(MaskVT, dl,
3510                                            &MaskVec[0], MaskVec.size());
3511     return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[0], V[1], ShufMask);
3512   }
3513
3514   if (Values.size() > 2) {
3515     // Expand into a number of unpckl*.
3516     // e.g. for v4f32
3517     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3518     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3519     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3520     SDValue UnpckMask = getUnpacklMask(NumElems, DAG, dl);
3521     for (unsigned i = 0; i < NumElems; ++i)
3522       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3523     NumElems >>= 1;
3524     while (NumElems != 0) {
3525       for (unsigned i = 0; i < NumElems; ++i)
3526         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V[i], V[i + NumElems],
3527                            UnpckMask);
3528       NumElems >>= 1;
3529     }
3530     return V[0];
3531   }
3532
3533   return SDValue();
3534 }
3535
3536 // v8i16 shuffles - Prefer shuffles in the following order:
3537 // 1. [all]   pshuflw, pshufhw, optional move
3538 // 2. [ssse3] 1 x pshufb
3539 // 3. [ssse3] 2 x pshufb + 1 x por
3540 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
3541 static
3542 SDValue LowerVECTOR_SHUFFLEv8i16(SDValue V1, SDValue V2,
3543                                  SDValue PermMask, SelectionDAG &DAG,
3544                                  X86TargetLowering &TLI, DebugLoc dl) {
3545   SmallVector<SDValue, 8> MaskElts(PermMask.getNode()->op_begin(),
3546                                    PermMask.getNode()->op_end());
3547   SmallVector<int, 8> MaskVals;
3548
3549   // Determine if more than 1 of the words in each of the low and high quadwords
3550   // of the result come from the same quadword of one of the two inputs.  Undef
3551   // mask values count as coming from any quadword, for better codegen.
3552   SmallVector<unsigned, 4> LoQuad(4);
3553   SmallVector<unsigned, 4> HiQuad(4);
3554   BitVector InputQuads(4);
3555   for (unsigned i = 0; i < 8; ++i) {
3556     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
3557     SDValue Elt = MaskElts[i];
3558     int EltIdx = Elt.getOpcode() == ISD::UNDEF ? -1 :
3559                  cast<ConstantSDNode>(Elt)->getZExtValue();
3560     MaskVals.push_back(EltIdx);
3561     if (EltIdx < 0) {
3562       ++Quad[0];
3563       ++Quad[1];
3564       ++Quad[2];
3565       ++Quad[3];
3566       continue;
3567     }
3568     ++Quad[EltIdx / 4];
3569     InputQuads.set(EltIdx / 4);
3570   }
3571
3572   int BestLoQuad = -1;
3573   unsigned MaxQuad = 1;
3574   for (unsigned i = 0; i < 4; ++i) {
3575     if (LoQuad[i] > MaxQuad) {
3576       BestLoQuad = i;
3577       MaxQuad = LoQuad[i];
3578     }
3579   }
3580
3581   int BestHiQuad = -1;
3582   MaxQuad = 1;
3583   for (unsigned i = 0; i < 4; ++i) {
3584     if (HiQuad[i] > MaxQuad) {
3585       BestHiQuad = i;
3586       MaxQuad = HiQuad[i];
3587     }
3588   }
3589
3590   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
3591   // of the two input vectors, shuffle them into one input vector so only a
3592   // single pshufb instruction is necessary. If There are more than 2 input
3593   // quads, disable the next transformation since it does not help SSSE3.
3594   bool V1Used = InputQuads[0] || InputQuads[1];
3595   bool V2Used = InputQuads[2] || InputQuads[3];
3596   if (TLI.getSubtarget()->hasSSSE3()) {
3597     if (InputQuads.count() == 2 && V1Used && V2Used) {
3598       BestLoQuad = InputQuads.find_first();
3599       BestHiQuad = InputQuads.find_next(BestLoQuad);
3600     }
3601     if (InputQuads.count() > 2) {
3602       BestLoQuad = -1;
3603       BestHiQuad = -1;
3604     }
3605   }
3606
3607   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
3608   // the shuffle mask.  If a quad is scored as -1, that means that it contains
3609   // words from all 4 input quadwords.
3610   SDValue NewV;
3611   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
3612     SmallVector<SDValue,8> MaskV;
3613     MaskV.push_back(DAG.getConstant(BestLoQuad < 0 ? 0 : BestLoQuad, MVT::i64));
3614     MaskV.push_back(DAG.getConstant(BestHiQuad < 0 ? 1 : BestHiQuad, MVT::i64));
3615     SDValue Mask = DAG.getBUILD_VECTOR(MVT::v2i64, dl, &MaskV[0], 2);
3616
3617     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v2i64,
3618                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
3619                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), Mask);
3620     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
3621
3622     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
3623     // source words for the shuffle, to aid later transformations.
3624     bool AllWordsInNewV = true;
3625     for (unsigned i = 0; i != 8; ++i) {
3626       int idx = MaskVals[i];
3627       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
3628         continue;
3629       AllWordsInNewV = false;
3630       break;
3631     }
3632
3633     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
3634     if (AllWordsInNewV) {
3635       for (int i = 0; i != 8; ++i) {
3636         int idx = MaskVals[i];
3637         if (idx < 0)
3638           continue;
3639         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
3640         if ((idx != i) && idx < 4)
3641           pshufhw = false;
3642         if ((idx != i) && idx > 3)
3643           pshuflw = false;
3644       }
3645       V1 = NewV;
3646       V2Used = false;
3647       BestLoQuad = 0;
3648       BestHiQuad = 1;
3649     }
3650
3651     // If we've eliminated the use of V2, and the new mask is a pshuflw or
3652     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
3653     if (pshufhw || pshuflw) {
3654       MaskV.clear();
3655       for (unsigned i = 0; i != 8; ++i)
3656         MaskV.push_back((MaskVals[i] < 0) ? DAG.getUNDEF(MVT::i16)
3657                                           : DAG.getConstant(MaskVals[i],
3658                                                             MVT::i16));
3659       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v8i16, NewV,
3660                          DAG.getUNDEF(MVT::v8i16),
3661                          DAG.getBUILD_VECTOR(MVT::v8i16, dl, &MaskV[0], 8));
3662     }
3663   }
3664
3665   // If we have SSSE3, and all words of the result are from 1 input vector,
3666   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
3667   // is present, fall back to case 4.
3668   if (TLI.getSubtarget()->hasSSSE3()) {
3669     SmallVector<SDValue,16> pshufbMask;
3670
3671     // If we have elements from both input vectors, set the high bit of the
3672     // shuffle mask element to zero out elements that come from V2 in the V1
3673     // mask, and elements that come from V1 in the V2 mask, so that the two
3674     // results can be OR'd together.
3675     bool TwoInputs = V1Used && V2Used;
3676     for (unsigned i = 0; i != 8; ++i) {
3677       int EltIdx = MaskVals[i] * 2;
3678       if (TwoInputs && (EltIdx >= 16)) {
3679         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3680         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3681         continue;
3682       }
3683       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
3684       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
3685     }
3686     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
3687     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3688                      DAG.getBUILD_VECTOR(MVT::v16i8, dl, &pshufbMask[0], 16));
3689     if (!TwoInputs)
3690       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3691
3692     // Calculate the shuffle mask for the second input, shuffle it, and
3693     // OR it with the first shuffled input.
3694     pshufbMask.clear();
3695     for (unsigned i = 0; i != 8; ++i) {
3696       int EltIdx = MaskVals[i] * 2;
3697       if (EltIdx < 16) {
3698         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3699         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3700         continue;
3701       }
3702       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3703       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
3704     }
3705     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
3706     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3707                      DAG.getBUILD_VECTOR(MVT::v16i8, dl, &pshufbMask[0], 16));
3708     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3709     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3710   }
3711
3712   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
3713   // and update MaskVals with new element order.
3714   BitVector InOrder(8);
3715   if (BestLoQuad >= 0) {
3716     SmallVector<SDValue, 8> MaskV;
3717     for (int i = 0; i != 4; ++i) {
3718       int idx = MaskVals[i];
3719       if (idx < 0) {
3720         MaskV.push_back(DAG.getUNDEF(MVT::i16));
3721         InOrder.set(i);
3722       } else if ((idx / 4) == BestLoQuad) {
3723         MaskV.push_back(DAG.getConstant(idx & 3, MVT::i16));
3724         InOrder.set(i);
3725       } else {
3726         MaskV.push_back(DAG.getUNDEF(MVT::i16));
3727       }
3728     }
3729     for (unsigned i = 4; i != 8; ++i)
3730       MaskV.push_back(DAG.getConstant(i, MVT::i16));
3731     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v8i16, NewV,
3732                        DAG.getUNDEF(MVT::v8i16),
3733                        DAG.getBUILD_VECTOR(MVT::v8i16, dl, &MaskV[0], 8));
3734   }
3735
3736   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
3737   // and update MaskVals with the new element order.
3738   if (BestHiQuad >= 0) {
3739     SmallVector<SDValue, 8> MaskV;
3740     for (unsigned i = 0; i != 4; ++i)
3741       MaskV.push_back(DAG.getConstant(i, MVT::i16));
3742     for (unsigned i = 4; i != 8; ++i) {
3743       int idx = MaskVals[i];
3744       if (idx < 0) {
3745         MaskV.push_back(DAG.getUNDEF(MVT::i16));
3746         InOrder.set(i);
3747       } else if ((idx / 4) == BestHiQuad) {
3748         MaskV.push_back(DAG.getConstant((idx & 3) + 4, MVT::i16));
3749         InOrder.set(i);
3750       } else {
3751         MaskV.push_back(DAG.getUNDEF(MVT::i16));
3752       }
3753     }
3754     NewV = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v8i16, NewV,
3755                        DAG.getUNDEF(MVT::v8i16),
3756                        DAG.getBUILD_VECTOR(MVT::v8i16, dl, &MaskV[0], 8));
3757   }
3758
3759   // In case BestHi & BestLo were both -1, which means each quadword has a word
3760   // from each of the four input quadwords, calculate the InOrder bitvector now
3761   // before falling through to the insert/extract cleanup.
3762   if (BestLoQuad == -1 && BestHiQuad == -1) {
3763     NewV = V1;
3764     for (int i = 0; i != 8; ++i)
3765       if (MaskVals[i] < 0 || MaskVals[i] == i)
3766         InOrder.set(i);
3767   }
3768
3769   // The other elements are put in the right place using pextrw and pinsrw.
3770   for (unsigned i = 0; i != 8; ++i) {
3771     if (InOrder[i])
3772       continue;
3773     int EltIdx = MaskVals[i];
3774     if (EltIdx < 0)
3775       continue;
3776     SDValue ExtOp = (EltIdx < 8)
3777     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
3778                   DAG.getIntPtrConstant(EltIdx))
3779     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
3780                   DAG.getIntPtrConstant(EltIdx - 8));
3781     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
3782                        DAG.getIntPtrConstant(i));
3783   }
3784   return NewV;
3785 }
3786
3787 // v16i8 shuffles - Prefer shuffles in the following order:
3788 // 1. [ssse3] 1 x pshufb
3789 // 2. [ssse3] 2 x pshufb + 1 x por
3790 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
3791 static
3792 SDValue LowerVECTOR_SHUFFLEv16i8(SDValue V1, SDValue V2,
3793                                  SDValue PermMask, SelectionDAG &DAG,
3794                                  X86TargetLowering &TLI, DebugLoc dl) {
3795   SmallVector<SDValue, 16> MaskElts(PermMask.getNode()->op_begin(),
3796                                     PermMask.getNode()->op_end());
3797   SmallVector<int, 16> MaskVals;
3798
3799   // If we have SSSE3, case 1 is generated when all result bytes come from
3800   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
3801   // present, fall back to case 3.
3802   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
3803   bool V1Only = true;
3804   bool V2Only = true;
3805   for (unsigned i = 0; i < 16; ++i) {
3806     SDValue Elt = MaskElts[i];
3807     int EltIdx = Elt.getOpcode() == ISD::UNDEF ? -1 :
3808                  cast<ConstantSDNode>(Elt)->getZExtValue();
3809     MaskVals.push_back(EltIdx);
3810     if (EltIdx < 0)
3811       continue;
3812     if (EltIdx < 16)
3813       V2Only = false;
3814     else
3815       V1Only = false;
3816   }
3817
3818   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
3819   if (TLI.getSubtarget()->hasSSSE3()) {
3820     SmallVector<SDValue,16> pshufbMask;
3821
3822     // If all result elements are from one input vector, then only translate
3823     // undef mask values to 0x80 (zero out result) in the pshufb mask.
3824     //
3825     // Otherwise, we have elements from both input vectors, and must zero out
3826     // elements that come from V2 in the first mask, and V1 in the second mask
3827     // so that we can OR them together.
3828     bool TwoInputs = !(V1Only || V2Only);
3829     for (unsigned i = 0; i != 16; ++i) {
3830       int EltIdx = MaskVals[i];
3831       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
3832         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3833         continue;
3834       }
3835       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
3836     }
3837     // If all the elements are from V2, assign it to V1 and return after
3838     // building the first pshufb.
3839     if (V2Only)
3840       V1 = V2;
3841     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
3842                      DAG.getBUILD_VECTOR(MVT::v16i8, dl, &pshufbMask[0], 16));
3843     if (!TwoInputs)
3844       return V1;
3845
3846     // Calculate the shuffle mask for the second input, shuffle it, and
3847     // OR it with the first shuffled input.
3848     pshufbMask.clear();
3849     for (unsigned i = 0; i != 16; ++i) {
3850       int EltIdx = MaskVals[i];
3851       if (EltIdx < 16) {
3852         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
3853         continue;
3854       }
3855       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
3856     }
3857     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
3858                      DAG.getBUILD_VECTOR(MVT::v16i8, dl, &pshufbMask[0], 16));
3859     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
3860   }
3861
3862   // No SSSE3 - Calculate in place words and then fix all out of place words
3863   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
3864   // the 16 different words that comprise the two doublequadword input vectors.
3865   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
3866   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
3867   SDValue NewV = V2Only ? V2 : V1;
3868   for (int i = 0; i != 8; ++i) {
3869     int Elt0 = MaskVals[i*2];
3870     int Elt1 = MaskVals[i*2+1];
3871
3872     // This word of the result is all undef, skip it.
3873     if (Elt0 < 0 && Elt1 < 0)
3874       continue;
3875
3876     // This word of the result is already in the correct place, skip it.
3877     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
3878       continue;
3879     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
3880       continue;
3881
3882     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
3883     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
3884     SDValue InsElt;
3885
3886     // If Elt1 is defined, extract it from the appropriate source.  If the
3887     // source byte is not also odd, shift the extracted word left 8 bits.
3888     if (Elt1 >= 0) {
3889       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
3890                            DAG.getIntPtrConstant(Elt1 / 2));
3891       if ((Elt1 & 1) == 0)
3892         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
3893                              DAG.getConstant(8, TLI.getShiftAmountTy()));
3894     }
3895     // If Elt0 is defined, extract it from the appropriate source.  If the
3896     // source byte is not also even, shift the extracted word right 8 bits. If
3897     // Elt1 was also defined, OR the extracted values together before
3898     // inserting them in the result.
3899     if (Elt0 >= 0) {
3900       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
3901                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
3902       if ((Elt0 & 1) != 0)
3903         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
3904                               DAG.getConstant(8, TLI.getShiftAmountTy()));
3905       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
3906                          : InsElt0;
3907     }
3908     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
3909                        DAG.getIntPtrConstant(i));
3910   }
3911   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
3912 }
3913
3914 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
3915 /// ones, or rewriting v4i32 / v2f32 as 2 wide ones if possible. This can be
3916 /// done when every pair / quad of shuffle mask elements point to elements in
3917 /// the right sequence. e.g.
3918 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
3919 static
3920 SDValue RewriteAsNarrowerShuffle(SDValue V1, SDValue V2,
3921                                 MVT VT,
3922                                 SDValue PermMask, SelectionDAG &DAG,
3923                                 TargetLowering &TLI, DebugLoc dl) {
3924   unsigned NumElems = PermMask.getNumOperands();
3925   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
3926   MVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
3927   MVT MaskEltVT = MaskVT.getVectorElementType();
3928   MVT NewVT = MaskVT;
3929   switch (VT.getSimpleVT()) {
3930   default: assert(false && "Unexpected!");
3931   case MVT::v4f32: NewVT = MVT::v2f64; break;
3932   case MVT::v4i32: NewVT = MVT::v2i64; break;
3933   case MVT::v8i16: NewVT = MVT::v4i32; break;
3934   case MVT::v16i8: NewVT = MVT::v4i32; break;
3935   }
3936
3937   if (NewWidth == 2) {
3938     if (VT.isInteger())
3939       NewVT = MVT::v2i64;
3940     else
3941       NewVT = MVT::v2f64;
3942   }
3943   unsigned Scale = NumElems / NewWidth;
3944   SmallVector<SDValue, 8> MaskVec;
3945   for (unsigned i = 0; i < NumElems; i += Scale) {
3946     unsigned StartIdx = ~0U;
3947     for (unsigned j = 0; j < Scale; ++j) {
3948       SDValue Elt = PermMask.getOperand(i+j);
3949       if (Elt.getOpcode() == ISD::UNDEF)
3950         continue;
3951       unsigned EltIdx = cast<ConstantSDNode>(Elt)->getZExtValue();
3952       if (StartIdx == ~0U)
3953         StartIdx = EltIdx - (EltIdx % Scale);
3954       if (EltIdx != StartIdx + j)
3955         return SDValue();
3956     }
3957     if (StartIdx == ~0U)
3958       MaskVec.push_back(DAG.getUNDEF(MaskEltVT));
3959     else
3960       MaskVec.push_back(DAG.getConstant(StartIdx / Scale, MaskEltVT));
3961   }
3962
3963   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
3964   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
3965   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, NewVT, V1, V2,
3966                      DAG.getBUILD_VECTOR(MaskVT, dl, &MaskVec[0], MaskVec.size()));
3967 }
3968
3969 /// getVZextMovL - Return a zero-extending vector move low node.
3970 ///
3971 static SDValue getVZextMovL(MVT VT, MVT OpVT,
3972                               SDValue SrcOp, SelectionDAG &DAG,
3973                               const X86Subtarget *Subtarget, DebugLoc dl) {
3974   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
3975     LoadSDNode *LD = NULL;
3976     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
3977       LD = dyn_cast<LoadSDNode>(SrcOp);
3978     if (!LD) {
3979       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
3980       // instead.
3981       MVT EVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
3982       if ((EVT != MVT::i64 || Subtarget->is64Bit()) &&
3983           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
3984           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
3985           SrcOp.getOperand(0).getOperand(0).getValueType() == EVT) {
3986         // PR2108
3987         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
3988         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3989                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
3990                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3991                                                    OpVT,
3992                                                    SrcOp.getOperand(0)
3993                                                           .getOperand(0))));
3994       }
3995     }
3996   }
3997
3998   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3999                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4000                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4001                                              OpVT, SrcOp)));
4002 }
4003
4004 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4005 /// shuffles.
4006 static SDValue
4007 LowerVECTOR_SHUFFLE_4wide(SDValue V1, SDValue V2,
4008                           SDValue PermMask, MVT VT, SelectionDAG &DAG,
4009                           DebugLoc dl) {
4010   MVT MaskVT = PermMask.getValueType();
4011   MVT MaskEVT = MaskVT.getVectorElementType();
4012   SmallVector<std::pair<int, int>, 8> Locs;
4013   Locs.resize(4);
4014   SmallVector<SDValue, 8> Mask1(4, DAG.getUNDEF(MaskEVT));
4015   unsigned NumHi = 0;
4016   unsigned NumLo = 0;
4017   for (unsigned i = 0; i != 4; ++i) {
4018     SDValue Elt = PermMask.getOperand(i);
4019     if (Elt.getOpcode() == ISD::UNDEF) {
4020       Locs[i] = std::make_pair(-1, -1);
4021     } else {
4022       unsigned Val = cast<ConstantSDNode>(Elt)->getZExtValue();
4023       assert(Val < 8 && "Invalid VECTOR_SHUFFLE index!");
4024       if (Val < 4) {
4025         Locs[i] = std::make_pair(0, NumLo);
4026         Mask1[NumLo] = Elt;
4027         NumLo++;
4028       } else {
4029         Locs[i] = std::make_pair(1, NumHi);
4030         if (2+NumHi < 4)
4031           Mask1[2+NumHi] = Elt;
4032         NumHi++;
4033       }
4034     }
4035   }
4036
4037   if (NumLo <= 2 && NumHi <= 2) {
4038     // If no more than two elements come from either vector. This can be
4039     // implemented with two shuffles. First shuffle gather the elements.
4040     // The second shuffle, which takes the first shuffle as both of its
4041     // vector operands, put the elements into the right order.
4042     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4043                      DAG.getBUILD_VECTOR(MaskVT, dl, &Mask1[0], Mask1.size()));
4044
4045     SmallVector<SDValue, 8> Mask2(4, DAG.getUNDEF(MaskEVT));
4046     for (unsigned i = 0; i != 4; ++i) {
4047       if (Locs[i].first == -1)
4048         continue;
4049       else {
4050         unsigned Idx = (i < 2) ? 0 : 4;
4051         Idx += Locs[i].first * 2 + Locs[i].second;
4052         Mask2[i] = DAG.getConstant(Idx, MaskEVT);
4053       }
4054     }
4055
4056     return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V1,
4057                        DAG.getBUILD_VECTOR(MaskVT, dl,
4058                                            &Mask2[0], Mask2.size()));
4059   } else if (NumLo == 3 || NumHi == 3) {
4060     // Otherwise, we must have three elements from one vector, call it X, and
4061     // one element from the other, call it Y.  First, use a shufps to build an
4062     // intermediate vector with the one element from Y and the element from X
4063     // that will be in the same half in the final destination (the indexes don't
4064     // matter). Then, use a shufps to build the final vector, taking the half
4065     // containing the element from Y from the intermediate, and the other half
4066     // from X.
4067     if (NumHi == 3) {
4068       // Normalize it so the 3 elements come from V1.
4069       PermMask = CommuteVectorShuffleMask(PermMask, DAG, dl);
4070       std::swap(V1, V2);
4071     }
4072
4073     // Find the element from V2.
4074     unsigned HiIndex;
4075     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4076       SDValue Elt = PermMask.getOperand(HiIndex);
4077       if (Elt.getOpcode() == ISD::UNDEF)
4078         continue;
4079       unsigned Val = cast<ConstantSDNode>(Elt)->getZExtValue();
4080       if (Val >= 4)
4081         break;
4082     }
4083
4084     Mask1[0] = PermMask.getOperand(HiIndex);
4085     Mask1[1] = DAG.getUNDEF(MaskEVT);
4086     Mask1[2] = PermMask.getOperand(HiIndex^1);
4087     Mask1[3] = DAG.getUNDEF(MaskEVT);
4088     V2 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4089                      DAG.getBUILD_VECTOR(MaskVT, dl, &Mask1[0], 4));
4090
4091     if (HiIndex >= 2) {
4092       Mask1[0] = PermMask.getOperand(0);
4093       Mask1[1] = PermMask.getOperand(1);
4094       Mask1[2] = DAG.getConstant(HiIndex & 1 ? 6 : 4, MaskEVT);
4095       Mask1[3] = DAG.getConstant(HiIndex & 1 ? 4 : 6, MaskEVT);
4096       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4097                          DAG.getBUILD_VECTOR(MaskVT, dl, &Mask1[0], 4));
4098     } else {
4099       Mask1[0] = DAG.getConstant(HiIndex & 1 ? 2 : 0, MaskEVT);
4100       Mask1[1] = DAG.getConstant(HiIndex & 1 ? 0 : 2, MaskEVT);
4101       Mask1[2] = PermMask.getOperand(2);
4102       Mask1[3] = PermMask.getOperand(3);
4103       if (Mask1[2].getOpcode() != ISD::UNDEF)
4104         Mask1[2] =
4105           DAG.getConstant(cast<ConstantSDNode>(Mask1[2])->getZExtValue()+4,
4106                           MaskEVT);
4107       if (Mask1[3].getOpcode() != ISD::UNDEF)
4108         Mask1[3] =
4109           DAG.getConstant(cast<ConstantSDNode>(Mask1[3])->getZExtValue()+4,
4110                           MaskEVT);
4111       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V2, V1,
4112                          DAG.getBUILD_VECTOR(MaskVT, dl, &Mask1[0], 4));
4113     }
4114   }
4115
4116   // Break it into (shuffle shuffle_hi, shuffle_lo).
4117   Locs.clear();
4118   SmallVector<SDValue,8> LoMask(4, DAG.getUNDEF(MaskEVT));
4119   SmallVector<SDValue,8> HiMask(4, DAG.getUNDEF(MaskEVT));
4120   SmallVector<SDValue,8> *MaskPtr = &LoMask;
4121   unsigned MaskIdx = 0;
4122   unsigned LoIdx = 0;
4123   unsigned HiIdx = 2;
4124   for (unsigned i = 0; i != 4; ++i) {
4125     if (i == 2) {
4126       MaskPtr = &HiMask;
4127       MaskIdx = 1;
4128       LoIdx = 0;
4129       HiIdx = 2;
4130     }
4131     SDValue Elt = PermMask.getOperand(i);
4132     if (Elt.getOpcode() == ISD::UNDEF) {
4133       Locs[i] = std::make_pair(-1, -1);
4134     } else if (cast<ConstantSDNode>(Elt)->getZExtValue() < 4) {
4135       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4136       (*MaskPtr)[LoIdx] = Elt;
4137       LoIdx++;
4138     } else {
4139       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4140       (*MaskPtr)[HiIdx] = Elt;
4141       HiIdx++;
4142     }
4143   }
4144
4145   SDValue LoShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4146                                   DAG.getBUILD_VECTOR(MaskVT, dl,
4147                                                 &LoMask[0], LoMask.size()));
4148   SDValue HiShuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2,
4149                                   DAG.getBUILD_VECTOR(MaskVT, dl,
4150                                                 &HiMask[0], HiMask.size()));
4151   SmallVector<SDValue, 8> MaskOps;
4152   for (unsigned i = 0; i != 4; ++i) {
4153     if (Locs[i].first == -1) {
4154       MaskOps.push_back(DAG.getUNDEF(MaskEVT));
4155     } else {
4156       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4157       MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
4158     }
4159   }
4160   return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, LoShuffle, HiShuffle,
4161                      DAG.getBUILD_VECTOR(MaskVT, dl, &MaskOps[0], MaskOps.size()));
4162 }
4163
4164 SDValue
4165 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
4166   SDValue V1 = Op.getOperand(0);
4167   SDValue V2 = Op.getOperand(1);
4168   SDValue PermMask = Op.getOperand(2);
4169   MVT VT = Op.getValueType();
4170   DebugLoc dl = Op.getDebugLoc();
4171   unsigned NumElems = PermMask.getNumOperands();
4172   bool isMMX = VT.getSizeInBits() == 64;
4173   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4174   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4175   bool V1IsSplat = false;
4176   bool V2IsSplat = false;
4177
4178   // FIXME: Check for legal shuffle and return?
4179
4180   if (isUndefShuffle(Op.getNode()))
4181     return DAG.getUNDEF(VT);
4182
4183   if (isZeroShuffle(Op.getNode()))
4184     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4185
4186   if (isIdentityMask(PermMask.getNode()))
4187     return V1;
4188   else if (isIdentityMask(PermMask.getNode(), true))
4189     return V2;
4190
4191   // Canonicalize movddup shuffles.
4192   if (V2IsUndef && Subtarget->hasSSE2() &&
4193       VT.getSizeInBits() == 128 &&
4194       X86::isMOVDDUPMask(PermMask.getNode()))
4195     return CanonicalizeMovddup(Op, V1, PermMask, DAG, Subtarget->hasSSE3());
4196
4197   if (isSplatMask(PermMask.getNode())) {
4198     if (isMMX || NumElems < 4) return Op;
4199     // Promote it to a v4{if}32 splat.
4200     return PromoteSplat(Op, DAG, Subtarget->hasSSE2());
4201   }
4202
4203   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4204   // do it!
4205   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4206     SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask, DAG,
4207                                             *this, dl);
4208     if (NewOp.getNode())
4209       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4210                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4211   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4212     // FIXME: Figure out a cleaner way to do this.
4213     // Try to make use of movq to zero out the top part.
4214     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4215       SDValue NewOp = RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
4216                                                  DAG, *this, dl);
4217       if (NewOp.getNode()) {
4218         SDValue NewV1 = NewOp.getOperand(0);
4219         SDValue NewV2 = NewOp.getOperand(1);
4220         SDValue NewMask = NewOp.getOperand(2);
4221         if (isCommutedMOVL(NewMask.getNode(), true, false)) {
4222           NewOp = CommuteVectorShuffle(NewOp, NewV1, NewV2, NewMask, DAG);
4223           return getVZextMovL(VT, NewOp.getValueType(), NewV2, DAG, Subtarget,
4224                               dl);
4225         }
4226       }
4227     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4228       SDValue NewOp= RewriteAsNarrowerShuffle(V1, V2, VT, PermMask,
4229                                                 DAG, *this, dl);
4230       if (NewOp.getNode() && X86::isMOVLMask(NewOp.getOperand(2).getNode()))
4231         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4232                              DAG, Subtarget, dl);
4233     }
4234   }
4235
4236   // Check if this can be converted into a logical shift.
4237   bool isLeft = false;
4238   unsigned ShAmt = 0;
4239   SDValue ShVal;
4240   bool isShift = isVectorShift(Op, PermMask, DAG, isLeft, ShVal, ShAmt);
4241   if (isShift && ShVal.hasOneUse()) {
4242     // If the shifted value has multiple uses, it may be cheaper to use
4243     // v_set0 + movlhps or movhlps, etc.
4244     MVT EVT = VT.getVectorElementType();
4245     ShAmt *= EVT.getSizeInBits();
4246     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4247   }
4248
4249   if (X86::isMOVLMask(PermMask.getNode())) {
4250     if (V1IsUndef)
4251       return V2;
4252     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4253       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4254     if (!isMMX)
4255       return Op;
4256   }
4257
4258   if (!isMMX && (X86::isMOVSHDUPMask(PermMask.getNode()) ||
4259                  X86::isMOVSLDUPMask(PermMask.getNode()) ||
4260                  X86::isMOVHLPSMask(PermMask.getNode()) ||
4261                  X86::isMOVHPMask(PermMask.getNode()) ||
4262                  X86::isMOVLPMask(PermMask.getNode())))
4263     return Op;
4264
4265   if (ShouldXformToMOVHLPS(PermMask.getNode()) ||
4266       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), PermMask.getNode()))
4267     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4268
4269   if (isShift) {
4270     // No better options. Use a vshl / vsrl.
4271     MVT EVT = VT.getVectorElementType();
4272     ShAmt *= EVT.getSizeInBits();
4273     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4274   }
4275
4276   bool Commuted = false;
4277   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4278   // 1,1,1,1 -> v8i16 though.
4279   V1IsSplat = isSplatVector(V1.getNode());
4280   V2IsSplat = isSplatVector(V2.getNode());
4281
4282   // Canonicalize the splat or undef, if present, to be on the RHS.
4283   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4284     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4285     std::swap(V1IsSplat, V2IsSplat);
4286     std::swap(V1IsUndef, V2IsUndef);
4287     Commuted = true;
4288   }
4289
4290   // FIXME: Figure out a cleaner way to do this.
4291   if (isCommutedMOVL(PermMask.getNode(), V2IsSplat, V2IsUndef)) {
4292     if (V2IsUndef) return V1;
4293     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4294     if (V2IsSplat) {
4295       // V2 is a splat, so the mask may be malformed. That is, it may point
4296       // to any V2 element. The instruction selectior won't like this. Get
4297       // a corrected mask and commute to form a proper MOVS{S|D}.
4298       SDValue NewMask = getMOVLMask(NumElems, DAG, dl);
4299       if (NewMask.getNode() != PermMask.getNode())
4300         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, NewMask);
4301     }
4302     return Op;
4303   }
4304
4305   if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4306       X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4307       X86::isUNPCKLMask(PermMask.getNode()) ||
4308       X86::isUNPCKHMask(PermMask.getNode()))
4309     return Op;
4310
4311   if (V2IsSplat) {
4312     // Normalize mask so all entries that point to V2 points to its first
4313     // element then try to match unpck{h|l} again. If match, return a
4314     // new vector_shuffle with the corrected mask.
4315     SDValue NewMask = NormalizeMask(PermMask, DAG);
4316     if (NewMask.getNode() != PermMask.getNode()) {
4317       if (X86::isUNPCKLMask(NewMask.getNode(), true)) {
4318         SDValue NewMask = getUnpacklMask(NumElems, DAG, dl);
4319         return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, NewMask);
4320       } else if (X86::isUNPCKHMask(NewMask.getNode(), true)) {
4321         SDValue NewMask = getUnpackhMask(NumElems, DAG, dl);
4322         return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1, V2, NewMask);
4323       }
4324     }
4325   }
4326
4327   // Normalize the node to match x86 shuffle ops if needed
4328   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.getNode()))
4329       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4330
4331   if (Commuted) {
4332     // Commute is back and try unpck* again.
4333     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
4334     if (X86::isUNPCKL_v_undef_Mask(PermMask.getNode()) ||
4335         X86::isUNPCKH_v_undef_Mask(PermMask.getNode()) ||
4336         X86::isUNPCKLMask(PermMask.getNode()) ||
4337         X86::isUNPCKHMask(PermMask.getNode()))
4338       return Op;
4339   }
4340
4341   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4342   // Try PSHUF* first, then SHUFP*.
4343   // MMX doesn't have PSHUFD but it does have PSHUFW. While it's theoretically
4344   // possible to shuffle a v2i32 using PSHUFW, that's not yet implemented.
4345   if (isMMX && NumElems == 4 && X86::isPSHUFDMask(PermMask.getNode())) {
4346     if (V2.getOpcode() != ISD::UNDEF)
4347       return DAG.getNode(ISD::VECTOR_SHUFFLE, dl, VT, V1,
4348                          DAG.getUNDEF(VT), PermMask);
4349     return Op;
4350   }
4351
4352   if (!isMMX) {
4353     if (Subtarget->hasSSE2() &&
4354         (X86::isPSHUFDMask(PermMask.getNode()) ||
4355          X86::isPSHUFHWMask(PermMask.getNode()) ||
4356          X86::isPSHUFLWMask(PermMask.getNode()))) {
4357       MVT RVT = VT;
4358       if (VT == MVT::v4f32) {
4359         RVT = MVT::v4i32;
4360         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, RVT,
4361                          DAG.getNode(ISD::BIT_CONVERT, dl, RVT, V1),
4362                          DAG.getUNDEF(RVT), PermMask);
4363       } else if (V2.getOpcode() != ISD::UNDEF)
4364         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, RVT, V1,
4365                          DAG.getUNDEF(RVT), PermMask);
4366       if (RVT != VT)
4367         Op = DAG.getNode(ISD::BIT_CONVERT, dl, VT, Op);
4368       return Op;
4369     }
4370
4371     // Binary or unary shufps.
4372     if (X86::isSHUFPMask(PermMask.getNode()) ||
4373         (V2.getOpcode() == ISD::UNDEF && X86::isPSHUFDMask(PermMask.getNode())))
4374       return Op;
4375   }
4376
4377   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4378   if (VT == MVT::v8i16) {
4379     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(V1, V2, PermMask, DAG, *this, dl);
4380     if (NewOp.getNode())
4381       return NewOp;
4382   }
4383
4384   if (VT == MVT::v16i8) {
4385     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(V1, V2, PermMask, DAG, *this, dl);
4386     if (NewOp.getNode())
4387       return NewOp;
4388   }
4389
4390   // Handle all 4 wide cases with a number of shuffles except for MMX.
4391   if (NumElems == 4 && !isMMX)
4392     return LowerVECTOR_SHUFFLE_4wide(V1, V2, PermMask, VT, DAG, dl);
4393
4394   return SDValue();
4395 }
4396
4397 SDValue
4398 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4399                                                 SelectionDAG &DAG) {
4400   MVT VT = Op.getValueType();
4401   DebugLoc dl = Op.getDebugLoc();
4402   if (VT.getSizeInBits() == 8) {
4403     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4404                                     Op.getOperand(0), Op.getOperand(1));
4405     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4406                                     DAG.getValueType(VT));
4407     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4408   } else if (VT.getSizeInBits() == 16) {
4409     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4410     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4411     if (Idx == 0)
4412       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4413                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4414                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4415                                                  MVT::v4i32,
4416                                                  Op.getOperand(0)),
4417                                      Op.getOperand(1)));
4418     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4419                                     Op.getOperand(0), Op.getOperand(1));
4420     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4421                                     DAG.getValueType(VT));
4422     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4423   } else if (VT == MVT::f32) {
4424     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4425     // the result back to FR32 register. It's only worth matching if the
4426     // result has a single use which is a store or a bitcast to i32.  And in
4427     // the case of a store, it's not worth it if the index is a constant 0,
4428     // because a MOVSSmr can be used instead, which is smaller and faster.
4429     if (!Op.hasOneUse())
4430       return SDValue();
4431     SDNode *User = *Op.getNode()->use_begin();
4432     if ((User->getOpcode() != ISD::STORE ||
4433          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4434           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4435         (User->getOpcode() != ISD::BIT_CONVERT ||
4436          User->getValueType(0) != MVT::i32))
4437       return SDValue();
4438     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4439                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4440                                               Op.getOperand(0)),
4441                                               Op.getOperand(1));
4442     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4443   } else if (VT == MVT::i32) {
4444     // ExtractPS works with constant index.
4445     if (isa<ConstantSDNode>(Op.getOperand(1)))
4446       return Op;
4447   }
4448   return SDValue();
4449 }
4450
4451
4452 SDValue
4453 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4454   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4455     return SDValue();
4456
4457   if (Subtarget->hasSSE41()) {
4458     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4459     if (Res.getNode())
4460       return Res;
4461   }
4462
4463   MVT VT = Op.getValueType();
4464   DebugLoc dl = Op.getDebugLoc();
4465   // TODO: handle v16i8.
4466   if (VT.getSizeInBits() == 16) {
4467     SDValue Vec = Op.getOperand(0);
4468     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4469     if (Idx == 0)
4470       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4471                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4472                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4473                                                  MVT::v4i32, Vec),
4474                                      Op.getOperand(1)));
4475     // Transform it so it match pextrw which produces a 32-bit result.
4476     MVT EVT = (MVT::SimpleValueType)(VT.getSimpleVT()+1);
4477     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EVT,
4478                                     Op.getOperand(0), Op.getOperand(1));
4479     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EVT, Extract,
4480                                     DAG.getValueType(VT));
4481     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4482   } else if (VT.getSizeInBits() == 32) {
4483     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4484     if (Idx == 0)
4485       return Op;
4486     // SHUFPS the element to the lowest double word, then movss.
4487     MVT MaskVT = MVT::getIntVectorWithNumElements(4);
4488     SmallVector<SDValue, 8> IdxVec;
4489     IdxVec.
4490       push_back(DAG.getConstant(Idx, MaskVT.getVectorElementType()));
4491     IdxVec.
4492       push_back(DAG.getUNDEF(MaskVT.getVectorElementType()));
4493     IdxVec.
4494       push_back(DAG.getUNDEF(MaskVT.getVectorElementType()));
4495     IdxVec.
4496       push_back(DAG.getUNDEF(MaskVT.getVectorElementType()));
4497     SDValue Mask = DAG.getBUILD_VECTOR(MaskVT, dl, &IdxVec[0], IdxVec.size());
4498     SDValue Vec = Op.getOperand(0);
4499     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, Vec.getValueType(),
4500                       Vec, DAG.getUNDEF(Vec.getValueType()), Mask);
4501     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4502                        DAG.getIntPtrConstant(0));
4503   } else if (VT.getSizeInBits() == 64) {
4504     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4505     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4506     //        to match extract_elt for f64.
4507     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4508     if (Idx == 0)
4509       return Op;
4510
4511     // UNPCKHPD the element to the lowest double word, then movsd.
4512     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4513     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4514     MVT MaskVT = MVT::getIntVectorWithNumElements(2);
4515     SmallVector<SDValue, 8> IdxVec;
4516     IdxVec.push_back(DAG.getConstant(1, MaskVT.getVectorElementType()));
4517     IdxVec.
4518       push_back(DAG.getUNDEF(MaskVT.getVectorElementType()));
4519     SDValue Mask = DAG.getBUILD_VECTOR(MaskVT, dl, &IdxVec[0], IdxVec.size());
4520     SDValue Vec = Op.getOperand(0);
4521     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, Vec.getValueType(),
4522                       Vec, DAG.getUNDEF(Vec.getValueType()),
4523                       Mask);
4524     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4525                        DAG.getIntPtrConstant(0));
4526   }
4527
4528   return SDValue();
4529 }
4530
4531 SDValue
4532 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG){
4533   MVT VT = Op.getValueType();
4534   MVT EVT = VT.getVectorElementType();
4535   DebugLoc dl = Op.getDebugLoc();
4536
4537   SDValue N0 = Op.getOperand(0);
4538   SDValue N1 = Op.getOperand(1);
4539   SDValue N2 = Op.getOperand(2);
4540
4541   if ((EVT.getSizeInBits() == 8 || EVT.getSizeInBits() == 16) &&
4542       isa<ConstantSDNode>(N2)) {
4543     unsigned Opc = (EVT.getSizeInBits() == 8) ? X86ISD::PINSRB
4544                                               : X86ISD::PINSRW;
4545     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
4546     // argument.
4547     if (N1.getValueType() != MVT::i32)
4548       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4549     if (N2.getValueType() != MVT::i32)
4550       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4551     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
4552   } else if (EVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
4553     // Bits [7:6] of the constant are the source select.  This will always be
4554     //  zero here.  The DAG Combiner may combine an extract_elt index into these
4555     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
4556     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
4557     // Bits [5:4] of the constant are the destination select.  This is the
4558     //  value of the incoming immediate.
4559     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
4560     //   combine either bitwise AND or insert of float 0.0 to set these bits.
4561     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
4562     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
4563   } else if (EVT == MVT::i32) {
4564     // InsertPS works with constant index.
4565     if (isa<ConstantSDNode>(N2))
4566       return Op;
4567   }
4568   return SDValue();
4569 }
4570
4571 SDValue
4572 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
4573   MVT VT = Op.getValueType();
4574   MVT EVT = VT.getVectorElementType();
4575
4576   if (Subtarget->hasSSE41())
4577     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
4578
4579   if (EVT == MVT::i8)
4580     return SDValue();
4581
4582   DebugLoc dl = Op.getDebugLoc();
4583   SDValue N0 = Op.getOperand(0);
4584   SDValue N1 = Op.getOperand(1);
4585   SDValue N2 = Op.getOperand(2);
4586
4587   if (EVT.getSizeInBits() == 16) {
4588     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
4589     // as its second argument.
4590     if (N1.getValueType() != MVT::i32)
4591       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
4592     if (N2.getValueType() != MVT::i32)
4593       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
4594     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
4595   }
4596   return SDValue();
4597 }
4598
4599 SDValue
4600 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
4601   DebugLoc dl = Op.getDebugLoc();
4602   if (Op.getValueType() == MVT::v2f32)
4603     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f32,
4604                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i32,
4605                                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
4606                                                Op.getOperand(0))));
4607
4608   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
4609   MVT VT = MVT::v2i32;
4610   switch (Op.getValueType().getSimpleVT()) {
4611   default: break;
4612   case MVT::v16i8:
4613   case MVT::v8i16:
4614     VT = MVT::v4i32;
4615     break;
4616   }
4617   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
4618                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
4619 }
4620
4621 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
4622 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
4623 // one of the above mentioned nodes. It has to be wrapped because otherwise
4624 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
4625 // be used to form addressing mode. These wrapped nodes will be selected
4626 // into MOV32ri.
4627 SDValue
4628 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
4629   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
4630   // FIXME there isn't really any debug info here, should come from the parent
4631   DebugLoc dl = CP->getDebugLoc();
4632   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(),
4633                                                getPointerTy(),
4634                                                CP->getAlignment());
4635   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4636   // With PIC, the address is actually $g + Offset.
4637   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4638       !Subtarget->isPICStyleRIPRel()) {
4639     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4640                          DAG.getNode(X86ISD::GlobalBaseReg,
4641                                      DebugLoc::getUnknownLoc(),
4642                                      getPointerTy()),
4643                          Result);
4644   }
4645
4646   return Result;
4647 }
4648
4649 SDValue
4650 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
4651                                       int64_t Offset,
4652                                       SelectionDAG &DAG) const {
4653   bool IsPic = getTargetMachine().getRelocationModel() == Reloc::PIC_;
4654   bool ExtraLoadRequired =
4655     Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false);
4656
4657   // Create the TargetGlobalAddress node, folding in the constant
4658   // offset if it is legal.
4659   SDValue Result;
4660   if (!IsPic && !ExtraLoadRequired && isInt32(Offset)) {
4661     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
4662     Offset = 0;
4663   } else
4664     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0);
4665   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4666
4667   // With PIC, the address is actually $g + Offset.
4668   if (IsPic && !Subtarget->isPICStyleRIPRel()) {
4669     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4670                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
4671                          Result);
4672   }
4673
4674   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
4675   // load the value at address GV, not the value of GV itself. This means that
4676   // the GlobalAddress must be in the base or index register of the address, not
4677   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
4678   // The same applies for external symbols during PIC codegen
4679   if (ExtraLoadRequired)
4680     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
4681                          PseudoSourceValue::getGOT(), 0);
4682
4683   // If there was a non-zero offset that we didn't fold, create an explicit
4684   // addition for it.
4685   if (Offset != 0)
4686     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
4687                          DAG.getConstant(Offset, getPointerTy()));
4688
4689   return Result;
4690 }
4691
4692 SDValue
4693 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
4694   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
4695   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
4696   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
4697 }
4698
4699 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
4700 static SDValue
4701 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4702                                 const MVT PtrVT) {
4703   SDValue InFlag;
4704   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4705   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
4706                                      DAG.getNode(X86ISD::GlobalBaseReg,
4707                                                  DebugLoc::getUnknownLoc(),
4708                                                  PtrVT), InFlag);
4709   InFlag = Chain.getValue(1);
4710
4711   // emit leal symbol@TLSGD(,%ebx,1), %eax
4712   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
4713   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4714                                              GA->getValueType(0),
4715                                              GA->getOffset());
4716   SDValue Ops[] = { Chain,  TGA, InFlag };
4717   SDValue Result = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
4718   InFlag = Result.getValue(2);
4719   Chain = Result.getValue(1);
4720
4721   // call ___tls_get_addr. This function receives its argument in
4722   // the register EAX.
4723   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Result, InFlag);
4724   InFlag = Chain.getValue(1);
4725
4726   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4727   SDValue Ops1[] = { Chain,
4728                       DAG.getTargetExternalSymbol("___tls_get_addr",
4729                                                   PtrVT),
4730                       DAG.getRegister(X86::EAX, PtrVT),
4731                       DAG.getRegister(X86::EBX, PtrVT),
4732                       InFlag };
4733   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops1, 5);
4734   InFlag = Chain.getValue(1);
4735
4736   return DAG.getCopyFromReg(Chain, dl, X86::EAX, PtrVT, InFlag);
4737 }
4738
4739 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
4740 static SDValue
4741 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4742                                 const MVT PtrVT) {
4743   SDValue InFlag, Chain;
4744   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
4745
4746   // emit leaq symbol@TLSGD(%rip), %rdi
4747   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
4748   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4749                                              GA->getValueType(0),
4750                                              GA->getOffset());
4751   SDValue Ops[]  = { DAG.getEntryNode(), TGA};
4752   SDValue Result = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
4753   Chain  = Result.getValue(1);
4754   InFlag = Result.getValue(2);
4755
4756   // call __tls_get_addr. This function receives its argument in
4757   // the register RDI.
4758   Chain = DAG.getCopyToReg(Chain, dl, X86::RDI, Result, InFlag);
4759   InFlag = Chain.getValue(1);
4760
4761   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4762   SDValue Ops1[] = { Chain,
4763                       DAG.getTargetExternalSymbol("__tls_get_addr",
4764                                                   PtrVT),
4765                       DAG.getRegister(X86::RDI, PtrVT),
4766                       InFlag };
4767   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops1, 4);
4768   InFlag = Chain.getValue(1);
4769
4770   return DAG.getCopyFromReg(Chain, dl, X86::RAX, PtrVT, InFlag);
4771 }
4772
4773 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
4774 // "local exec" model.
4775 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
4776                                      const MVT PtrVT) {
4777   DebugLoc dl = GA->getDebugLoc();
4778   // Get the Thread Pointer
4779   SDValue ThreadPointer = DAG.getNode(X86ISD::THREAD_POINTER,
4780                                       DebugLoc::getUnknownLoc(), PtrVT);
4781   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
4782   // exec)
4783   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
4784                                              GA->getValueType(0),
4785                                              GA->getOffset());
4786   SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
4787
4788   if (GA->getGlobal()->isDeclaration()) // initial exec TLS model
4789     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
4790                          PseudoSourceValue::getGOT(), 0);
4791
4792   // The address of the thread local variable is the add of the thread
4793   // pointer with the offset of the variable.
4794   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
4795 }
4796
4797 SDValue
4798 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
4799   // TODO: implement the "local dynamic" model
4800   // TODO: implement the "initial exec"model for pic executables
4801   assert(Subtarget->isTargetELF() &&
4802          "TLS not implemented for non-ELF targets");
4803   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
4804   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
4805   // otherwise use the "Local Exec"TLS Model
4806   if (Subtarget->is64Bit()) {
4807     return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
4808   } else {
4809     if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
4810       return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
4811     else
4812       return LowerToTLSExecModel(GA, DAG, getPointerTy());
4813   }
4814 }
4815
4816 SDValue
4817 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) {
4818   // FIXME there isn't really any debug info here
4819   DebugLoc dl = Op.getDebugLoc();
4820   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
4821   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
4822   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4823   // With PIC, the address is actually $g + Offset.
4824   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4825       !Subtarget->isPICStyleRIPRel()) {
4826     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4827                          DAG.getNode(X86ISD::GlobalBaseReg,
4828                                      DebugLoc::getUnknownLoc(),
4829                                      getPointerTy()),
4830                          Result);
4831   }
4832
4833   return Result;
4834 }
4835
4836 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
4837   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
4838   // FIXME there isn't really any debug into here
4839   DebugLoc dl = JT->getDebugLoc();
4840   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
4841   Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
4842   // With PIC, the address is actually $g + Offset.
4843   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
4844       !Subtarget->isPICStyleRIPRel()) {
4845     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
4846                          DAG.getNode(X86ISD::GlobalBaseReg,
4847                                      DebugLoc::getUnknownLoc(),
4848                                      getPointerTy()),
4849                          Result);
4850   }
4851
4852   return Result;
4853 }
4854
4855 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
4856 /// take a 2 x i32 value to shift plus a shift amount.
4857 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) {
4858   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4859   MVT VT = Op.getValueType();
4860   unsigned VTBits = VT.getSizeInBits();
4861   DebugLoc dl = Op.getDebugLoc();
4862   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
4863   SDValue ShOpLo = Op.getOperand(0);
4864   SDValue ShOpHi = Op.getOperand(1);
4865   SDValue ShAmt  = Op.getOperand(2);
4866   SDValue Tmp1 = isSRA ?
4867     DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
4868                 DAG.getConstant(VTBits - 1, MVT::i8)) :
4869     DAG.getConstant(0, VT);
4870
4871   SDValue Tmp2, Tmp3;
4872   if (Op.getOpcode() == ISD::SHL_PARTS) {
4873     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
4874     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4875   } else {
4876     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
4877     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
4878   }
4879
4880   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
4881                                   DAG.getConstant(VTBits, MVT::i8));
4882   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, VT,
4883                                AndNode, DAG.getConstant(0, MVT::i8));
4884
4885   SDValue Hi, Lo;
4886   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4887   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
4888   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
4889
4890   if (Op.getOpcode() == ISD::SHL_PARTS) {
4891     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4892     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4893   } else {
4894     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
4895     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
4896   }
4897
4898   SDValue Ops[2] = { Lo, Hi };
4899   return DAG.getMergeValues(Ops, 2, dl);
4900 }
4901
4902 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
4903   MVT SrcVT = Op.getOperand(0).getValueType();
4904   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
4905          "Unknown SINT_TO_FP to lower!");
4906
4907   // These are really Legal; caller falls through into that case.
4908   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
4909     return SDValue();
4910   if (SrcVT == MVT::i64 && Op.getValueType() != MVT::f80 &&
4911       Subtarget->is64Bit())
4912     return SDValue();
4913
4914   DebugLoc dl = Op.getDebugLoc();
4915   unsigned Size = SrcVT.getSizeInBits()/8;
4916   MachineFunction &MF = DAG.getMachineFunction();
4917   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
4918   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4919   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
4920                                  StackSlot,
4921                                  PseudoSourceValue::getFixedStack(SSFI), 0);
4922
4923   // Build the FILD
4924   SDVTList Tys;
4925   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
4926   if (useSSE)
4927     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
4928   else
4929     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
4930   SmallVector<SDValue, 8> Ops;
4931   Ops.push_back(Chain);
4932   Ops.push_back(StackSlot);
4933   Ops.push_back(DAG.getValueType(SrcVT));
4934   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
4935                                  Tys, &Ops[0], Ops.size());
4936
4937   if (useSSE) {
4938     Chain = Result.getValue(1);
4939     SDValue InFlag = Result.getValue(2);
4940
4941     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
4942     // shouldn't be necessary except that RFP cannot be live across
4943     // multiple blocks. When stackifier is fixed, they can be uncoupled.
4944     MachineFunction &MF = DAG.getMachineFunction();
4945     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
4946     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
4947     Tys = DAG.getVTList(MVT::Other);
4948     SmallVector<SDValue, 8> Ops;
4949     Ops.push_back(Chain);
4950     Ops.push_back(Result);
4951     Ops.push_back(StackSlot);
4952     Ops.push_back(DAG.getValueType(Op.getValueType()));
4953     Ops.push_back(InFlag);
4954     Chain = DAG.getNode(X86ISD::FST, dl, Tys, &Ops[0], Ops.size());
4955     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
4956                          PseudoSourceValue::getFixedStack(SSFI), 0);
4957   }
4958
4959   return Result;
4960 }
4961
4962 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
4963 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) {
4964   // This algorithm is not obvious. Here it is in C code, more or less:
4965   /*
4966     double uint64_to_double( uint32_t hi, uint32_t lo ) {
4967       static const __m128i exp = { 0x4330000045300000ULL, 0 };
4968       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
4969
4970       // Copy ints to xmm registers.
4971       __m128i xh = _mm_cvtsi32_si128( hi );
4972       __m128i xl = _mm_cvtsi32_si128( lo );
4973
4974       // Combine into low half of a single xmm register.
4975       __m128i x = _mm_unpacklo_epi32( xh, xl );
4976       __m128d d;
4977       double sd;
4978
4979       // Merge in appropriate exponents to give the integer bits the right
4980       // magnitude.
4981       x = _mm_unpacklo_epi32( x, exp );
4982
4983       // Subtract away the biases to deal with the IEEE-754 double precision
4984       // implicit 1.
4985       d = _mm_sub_pd( (__m128d) x, bias );
4986
4987       // All conversions up to here are exact. The correctly rounded result is
4988       // calculated using the current rounding mode using the following
4989       // horizontal add.
4990       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
4991       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
4992                                 // store doesn't really need to be here (except
4993                                 // maybe to zero the other double)
4994       return sd;
4995     }
4996   */
4997
4998   DebugLoc dl = Op.getDebugLoc();
4999
5000   // Build some magic constants.
5001   std::vector<Constant*> CV0;
5002   CV0.push_back(ConstantInt::get(APInt(32, 0x45300000)));
5003   CV0.push_back(ConstantInt::get(APInt(32, 0x43300000)));
5004   CV0.push_back(ConstantInt::get(APInt(32, 0)));
5005   CV0.push_back(ConstantInt::get(APInt(32, 0)));
5006   Constant *C0 = ConstantVector::get(CV0);
5007   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 4);
5008
5009   std::vector<Constant*> CV1;
5010   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4530000000000000ULL))));
5011   CV1.push_back(ConstantFP::get(APFloat(APInt(64, 0x4330000000000000ULL))));
5012   Constant *C1 = ConstantVector::get(CV1);
5013   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 4);
5014
5015   SmallVector<SDValue, 4> MaskVec;
5016   MaskVec.push_back(DAG.getConstant(0, MVT::i32));
5017   MaskVec.push_back(DAG.getConstant(4, MVT::i32));
5018   MaskVec.push_back(DAG.getConstant(1, MVT::i32));
5019   MaskVec.push_back(DAG.getConstant(5, MVT::i32));
5020   SDValue UnpcklMask = DAG.getBUILD_VECTOR(MVT::v4i32, dl,
5021                                            &MaskVec[0], MaskVec.size());
5022   SmallVector<SDValue, 4> MaskVec2;
5023   MaskVec2.push_back(DAG.getConstant(1, MVT::i32));
5024   MaskVec2.push_back(DAG.getConstant(0, MVT::i32));
5025   SDValue ShufMask = DAG.getBUILD_VECTOR(MVT::v2i32, dl,
5026                                          &MaskVec2[0], MaskVec2.size());
5027
5028   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5029                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5030                                         Op.getOperand(0),
5031                                         DAG.getIntPtrConstant(1)));
5032   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5033                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5034                                         Op.getOperand(0),
5035                                         DAG.getIntPtrConstant(0)));
5036   SDValue Unpck1 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v4i32,
5037                                 XR1, XR2, UnpcklMask);
5038   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5039                               PseudoSourceValue::getConstantPool(), 0,
5040                               false, 16);
5041   SDValue Unpck2 = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v4i32,
5042                                Unpck1, CLod0, UnpcklMask);
5043   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5044   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5045                               PseudoSourceValue::getConstantPool(), 0,
5046                               false, 16);
5047   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5048
5049   // Add the halves; easiest way is to swap them into another reg first.
5050   SDValue Shuf = DAG.getNode(ISD::VECTOR_SHUFFLE, dl, MVT::v2f64,
5051                              Sub, Sub, ShufMask);
5052   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5053   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5054                      DAG.getIntPtrConstant(0));
5055 }
5056
5057 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5058 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) {
5059   DebugLoc dl = Op.getDebugLoc();
5060   // FP constant to bias correct the final result.
5061   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5062                                    MVT::f64);
5063
5064   // Load the 32-bit value into an XMM register.
5065   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5066                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5067                                          Op.getOperand(0),
5068                                          DAG.getIntPtrConstant(0)));
5069
5070   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5071                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5072                      DAG.getIntPtrConstant(0));
5073
5074   // Or the load with the bias.
5075   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5076                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5077                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5078                                                    MVT::v2f64, Load)),
5079                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5080                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5081                                                    MVT::v2f64, Bias)));
5082   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5083                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5084                    DAG.getIntPtrConstant(0));
5085
5086   // Subtract the bias.
5087   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5088
5089   // Handle final rounding.
5090   MVT DestVT = Op.getValueType();
5091
5092   if (DestVT.bitsLT(MVT::f64)) {
5093     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5094                        DAG.getIntPtrConstant(0));
5095   } else if (DestVT.bitsGT(MVT::f64)) {
5096     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5097   }
5098
5099   // Handle final rounding.
5100   return Sub;
5101 }
5102
5103 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
5104   SDValue N0 = Op.getOperand(0);
5105   DebugLoc dl = Op.getDebugLoc();
5106
5107   // Now not UINT_TO_FP is legal (it's marked custom), dag combiner won't
5108   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5109   // the optimization here.
5110   if (DAG.SignBitIsZero(N0))
5111     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5112
5113   MVT SrcVT = N0.getValueType();
5114   if (SrcVT == MVT::i64) {
5115     // We only handle SSE2 f64 target here; caller can handle the rest.
5116     if (Op.getValueType() != MVT::f64 || !X86ScalarSSEf64)
5117       return SDValue();
5118
5119     return LowerUINT_TO_FP_i64(Op, DAG);
5120   } else if (SrcVT == MVT::i32) {
5121     return LowerUINT_TO_FP_i32(Op, DAG);
5122   }
5123
5124   assert(0 && "Unknown UINT_TO_FP to lower!");
5125   return SDValue();
5126 }
5127
5128 std::pair<SDValue,SDValue> X86TargetLowering::
5129 FP_TO_SINTHelper(SDValue Op, SelectionDAG &DAG) {
5130   DebugLoc dl = Op.getDebugLoc();
5131   assert(Op.getValueType().getSimpleVT() <= MVT::i64 &&
5132          Op.getValueType().getSimpleVT() >= MVT::i16 &&
5133          "Unknown FP_TO_SINT to lower!");
5134
5135   // These are really Legal.
5136   if (Op.getValueType() == MVT::i32 &&
5137       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5138     return std::make_pair(SDValue(), SDValue());
5139   if (Subtarget->is64Bit() &&
5140       Op.getValueType() == MVT::i64 &&
5141       Op.getOperand(0).getValueType() != MVT::f80)
5142     return std::make_pair(SDValue(), SDValue());
5143
5144   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5145   // stack slot.
5146   MachineFunction &MF = DAG.getMachineFunction();
5147   unsigned MemSize = Op.getValueType().getSizeInBits()/8;
5148   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5149   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5150   unsigned Opc;
5151   switch (Op.getValueType().getSimpleVT()) {
5152   default: assert(0 && "Invalid FP_TO_SINT to lower!");
5153   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5154   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5155   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5156   }
5157
5158   SDValue Chain = DAG.getEntryNode();
5159   SDValue Value = Op.getOperand(0);
5160   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5161     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5162     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5163                          PseudoSourceValue::getFixedStack(SSFI), 0);
5164     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5165     SDValue Ops[] = {
5166       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5167     };
5168     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5169     Chain = Value.getValue(1);
5170     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
5171     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5172   }
5173
5174   // Build the FP_TO_INT*_IN_MEM
5175   SDValue Ops[] = { Chain, Value, StackSlot };
5176   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5177
5178   return std::make_pair(FIST, StackSlot);
5179 }
5180
5181 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
5182   std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(Op, DAG);
5183   SDValue FIST = Vals.first, StackSlot = Vals.second;
5184   if (FIST.getNode() == 0) return SDValue();
5185
5186   // Load the result.
5187   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5188                      FIST, StackSlot, NULL, 0);
5189 }
5190
5191 SDValue X86TargetLowering::LowerFABS(SDValue Op, SelectionDAG &DAG) {
5192   DebugLoc dl = Op.getDebugLoc();
5193   MVT VT = Op.getValueType();
5194   MVT EltVT = VT;
5195   if (VT.isVector())
5196     EltVT = VT.getVectorElementType();
5197   std::vector<Constant*> CV;
5198   if (EltVT == MVT::f64) {
5199     Constant *C = ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63))));
5200     CV.push_back(C);
5201     CV.push_back(C);
5202   } else {
5203     Constant *C = ConstantFP::get(APFloat(APInt(32, ~(1U << 31))));
5204     CV.push_back(C);
5205     CV.push_back(C);
5206     CV.push_back(C);
5207     CV.push_back(C);
5208   }
5209   Constant *C = ConstantVector::get(CV);
5210   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5211   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5212                                PseudoSourceValue::getConstantPool(), 0,
5213                                false, 16);
5214   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5215 }
5216
5217 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) {
5218   DebugLoc dl = Op.getDebugLoc();
5219   MVT VT = Op.getValueType();
5220   MVT EltVT = VT;
5221   unsigned EltNum = 1;
5222   if (VT.isVector()) {
5223     EltVT = VT.getVectorElementType();
5224     EltNum = VT.getVectorNumElements();
5225   }
5226   std::vector<Constant*> CV;
5227   if (EltVT == MVT::f64) {
5228     Constant *C = ConstantFP::get(APFloat(APInt(64, 1ULL << 63)));
5229     CV.push_back(C);
5230     CV.push_back(C);
5231   } else {
5232     Constant *C = ConstantFP::get(APFloat(APInt(32, 1U << 31)));
5233     CV.push_back(C);
5234     CV.push_back(C);
5235     CV.push_back(C);
5236     CV.push_back(C);
5237   }
5238   Constant *C = ConstantVector::get(CV);
5239   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5240   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5241                                PseudoSourceValue::getConstantPool(), 0,
5242                                false, 16);
5243   if (VT.isVector()) {
5244     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5245                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5246                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5247                                 Op.getOperand(0)),
5248                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5249   } else {
5250     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5251   }
5252 }
5253
5254 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
5255   SDValue Op0 = Op.getOperand(0);
5256   SDValue Op1 = Op.getOperand(1);
5257   DebugLoc dl = Op.getDebugLoc();
5258   MVT VT = Op.getValueType();
5259   MVT SrcVT = Op1.getValueType();
5260
5261   // If second operand is smaller, extend it first.
5262   if (SrcVT.bitsLT(VT)) {
5263     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5264     SrcVT = VT;
5265   }
5266   // And if it is bigger, shrink it first.
5267   if (SrcVT.bitsGT(VT)) {
5268     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5269     SrcVT = VT;
5270   }
5271
5272   // At this point the operands and the result should have the same
5273   // type, and that won't be f80 since that is not custom lowered.
5274
5275   // First get the sign bit of second operand.
5276   std::vector<Constant*> CV;
5277   if (SrcVT == MVT::f64) {
5278     CV.push_back(ConstantFP::get(APFloat(APInt(64, 1ULL << 63))));
5279     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5280   } else {
5281     CV.push_back(ConstantFP::get(APFloat(APInt(32, 1U << 31))));
5282     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5283     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5284     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5285   }
5286   Constant *C = ConstantVector::get(CV);
5287   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5288   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5289                                 PseudoSourceValue::getConstantPool(), 0,
5290                                 false, 16);
5291   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5292
5293   // Shift sign bit right or left if the two operands have different types.
5294   if (SrcVT.bitsGT(VT)) {
5295     // Op0 is MVT::f32, Op1 is MVT::f64.
5296     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5297     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5298                           DAG.getConstant(32, MVT::i32));
5299     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5300     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5301                           DAG.getIntPtrConstant(0));
5302   }
5303
5304   // Clear first operand sign bit.
5305   CV.clear();
5306   if (VT == MVT::f64) {
5307     CV.push_back(ConstantFP::get(APFloat(APInt(64, ~(1ULL << 63)))));
5308     CV.push_back(ConstantFP::get(APFloat(APInt(64, 0))));
5309   } else {
5310     CV.push_back(ConstantFP::get(APFloat(APInt(32, ~(1U << 31)))));
5311     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5312     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5313     CV.push_back(ConstantFP::get(APFloat(APInt(32, 0))));
5314   }
5315   C = ConstantVector::get(CV);
5316   CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
5317   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5318                                 PseudoSourceValue::getConstantPool(), 0,
5319                                 false, 16);
5320   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5321
5322   // Or the value with the sign bit.
5323   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
5324 }
5325
5326 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
5327   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
5328   SDValue Op0 = Op.getOperand(0);
5329   SDValue Op1 = Op.getOperand(1);
5330   DebugLoc dl = Op.getDebugLoc();
5331   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
5332
5333   // Lower (X & (1 << N)) == 0 to BT(X, N).
5334   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
5335   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
5336   if (Op0.getOpcode() == ISD::AND &&
5337       Op0.hasOneUse() &&
5338       Op1.getOpcode() == ISD::Constant &&
5339       cast<ConstantSDNode>(Op1)->getZExtValue() == 0 &&
5340       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5341     SDValue LHS, RHS;
5342     if (Op0.getOperand(1).getOpcode() == ISD::SHL) {
5343       if (ConstantSDNode *Op010C =
5344             dyn_cast<ConstantSDNode>(Op0.getOperand(1).getOperand(0)))
5345         if (Op010C->getZExtValue() == 1) {
5346           LHS = Op0.getOperand(0);
5347           RHS = Op0.getOperand(1).getOperand(1);
5348         }
5349     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL) {
5350       if (ConstantSDNode *Op000C =
5351             dyn_cast<ConstantSDNode>(Op0.getOperand(0).getOperand(0)))
5352         if (Op000C->getZExtValue() == 1) {
5353           LHS = Op0.getOperand(1);
5354           RHS = Op0.getOperand(0).getOperand(1);
5355         }
5356     } else if (Op0.getOperand(1).getOpcode() == ISD::Constant) {
5357       ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op0.getOperand(1));
5358       SDValue AndLHS = Op0.getOperand(0);
5359       if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
5360         LHS = AndLHS.getOperand(0);
5361         RHS = AndLHS.getOperand(1);
5362       }
5363     }
5364
5365     if (LHS.getNode()) {
5366       // If LHS is i8, promote it to i16 with any_extend.  There is no i8 BT
5367       // instruction.  Since the shift amount is in-range-or-undefined, we know
5368       // that doing a bittest on the i16 value is ok.  We extend to i32 because
5369       // the encoding for the i16 version is larger than the i32 version.
5370       if (LHS.getValueType() == MVT::i8)
5371         LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
5372
5373       // If the operand types disagree, extend the shift amount to match.  Since
5374       // BT ignores high bits (like shifts) we can use anyextend.
5375       if (LHS.getValueType() != RHS.getValueType())
5376         RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
5377
5378       SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
5379       unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
5380       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5381                          DAG.getConstant(Cond, MVT::i8), BT);
5382     }
5383   }
5384
5385   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5386   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
5387
5388   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
5389   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
5390                      DAG.getConstant(X86CC, MVT::i8), Cond);
5391 }
5392
5393 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
5394   SDValue Cond;
5395   SDValue Op0 = Op.getOperand(0);
5396   SDValue Op1 = Op.getOperand(1);
5397   SDValue CC = Op.getOperand(2);
5398   MVT VT = Op.getValueType();
5399   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
5400   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
5401   DebugLoc dl = Op.getDebugLoc();
5402
5403   if (isFP) {
5404     unsigned SSECC = 8;
5405     MVT VT0 = Op0.getValueType();
5406     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
5407     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
5408     bool Swap = false;
5409
5410     switch (SetCCOpcode) {
5411     default: break;
5412     case ISD::SETOEQ:
5413     case ISD::SETEQ:  SSECC = 0; break;
5414     case ISD::SETOGT:
5415     case ISD::SETGT: Swap = true; // Fallthrough
5416     case ISD::SETLT:
5417     case ISD::SETOLT: SSECC = 1; break;
5418     case ISD::SETOGE:
5419     case ISD::SETGE: Swap = true; // Fallthrough
5420     case ISD::SETLE:
5421     case ISD::SETOLE: SSECC = 2; break;
5422     case ISD::SETUO:  SSECC = 3; break;
5423     case ISD::SETUNE:
5424     case ISD::SETNE:  SSECC = 4; break;
5425     case ISD::SETULE: Swap = true;
5426     case ISD::SETUGE: SSECC = 5; break;
5427     case ISD::SETULT: Swap = true;
5428     case ISD::SETUGT: SSECC = 6; break;
5429     case ISD::SETO:   SSECC = 7; break;
5430     }
5431     if (Swap)
5432       std::swap(Op0, Op1);
5433
5434     // In the two special cases we can't handle, emit two comparisons.
5435     if (SSECC == 8) {
5436       if (SetCCOpcode == ISD::SETUEQ) {
5437         SDValue UNORD, EQ;
5438         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
5439         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
5440         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
5441       }
5442       else if (SetCCOpcode == ISD::SETONE) {
5443         SDValue ORD, NEQ;
5444         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
5445         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
5446         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
5447       }
5448       assert(0 && "Illegal FP comparison");
5449     }
5450     // Handle all other FP comparisons here.
5451     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
5452   }
5453
5454   // We are handling one of the integer comparisons here.  Since SSE only has
5455   // GT and EQ comparisons for integer, swapping operands and multiple
5456   // operations may be required for some comparisons.
5457   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
5458   bool Swap = false, Invert = false, FlipSigns = false;
5459
5460   switch (VT.getSimpleVT()) {
5461   default: break;
5462   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
5463   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
5464   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
5465   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
5466   }
5467
5468   switch (SetCCOpcode) {
5469   default: break;
5470   case ISD::SETNE:  Invert = true;
5471   case ISD::SETEQ:  Opc = EQOpc; break;
5472   case ISD::SETLT:  Swap = true;
5473   case ISD::SETGT:  Opc = GTOpc; break;
5474   case ISD::SETGE:  Swap = true;
5475   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
5476   case ISD::SETULT: Swap = true;
5477   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
5478   case ISD::SETUGE: Swap = true;
5479   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
5480   }
5481   if (Swap)
5482     std::swap(Op0, Op1);
5483
5484   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
5485   // bits of the inputs before performing those operations.
5486   if (FlipSigns) {
5487     MVT EltVT = VT.getVectorElementType();
5488     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
5489                                       EltVT);
5490     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
5491     SDValue SignVec = DAG.getBUILD_VECTOR(VT, dl, &SignBits[0], SignBits.size());
5492     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
5493     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
5494   }
5495
5496   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
5497
5498   // If the logical-not of the result is required, perform that now.
5499   if (Invert)
5500     Result = DAG.getNOT(dl, Result, VT);
5501
5502   return Result;
5503 }
5504
5505 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
5506 static bool isX86LogicalCmp(unsigned Opc) {
5507   return Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI;
5508 }
5509
5510 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) {
5511   bool addTest = true;
5512   SDValue Cond  = Op.getOperand(0);
5513   DebugLoc dl = Op.getDebugLoc();
5514   SDValue CC;
5515
5516   if (Cond.getOpcode() == ISD::SETCC)
5517     Cond = LowerSETCC(Cond, DAG);
5518
5519   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5520   // setting operand in place of the X86ISD::SETCC.
5521   if (Cond.getOpcode() == X86ISD::SETCC) {
5522     CC = Cond.getOperand(0);
5523
5524     SDValue Cmp = Cond.getOperand(1);
5525     unsigned Opc = Cmp.getOpcode();
5526     MVT VT = Op.getValueType();
5527
5528     bool IllegalFPCMov = false;
5529     if (VT.isFloatingPoint() && !VT.isVector() &&
5530         !isScalarFPTypeInSSEReg(VT))  // FPStack?
5531       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
5532
5533     if ((isX86LogicalCmp(Opc) && !IllegalFPCMov) || Opc == X86ISD::BT) { // FIXME
5534       Cond = Cmp;
5535       addTest = false;
5536     }
5537   }
5538
5539   if (addTest) {
5540     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5541     Cond= DAG.getNode(X86ISD::CMP, dl, MVT::i32, Cond,
5542                       DAG.getConstant(0, MVT::i8));
5543   }
5544
5545   const MVT *VTs = DAG.getNodeValueTypes(Op.getValueType(),
5546                                                     MVT::Flag);
5547   SmallVector<SDValue, 4> Ops;
5548   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
5549   // condition is true.
5550   Ops.push_back(Op.getOperand(2));
5551   Ops.push_back(Op.getOperand(1));
5552   Ops.push_back(CC);
5553   Ops.push_back(Cond);
5554   return DAG.getNode(X86ISD::CMOV, dl, VTs, 2, &Ops[0], Ops.size());
5555 }
5556
5557 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
5558 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
5559 // from the AND / OR.
5560 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
5561   Opc = Op.getOpcode();
5562   if (Opc != ISD::OR && Opc != ISD::AND)
5563     return false;
5564   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5565           Op.getOperand(0).hasOneUse() &&
5566           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
5567           Op.getOperand(1).hasOneUse());
5568 }
5569
5570 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
5571 // 1 and that the SETCC node has a single use.
5572 static bool isXor1OfSetCC(SDValue Op) {
5573   if (Op.getOpcode() != ISD::XOR)
5574     return false;
5575   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5576   if (N1C && N1C->getAPIntValue() == 1) {
5577     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
5578       Op.getOperand(0).hasOneUse();
5579   }
5580   return false;
5581 }
5582
5583 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) {
5584   bool addTest = true;
5585   SDValue Chain = Op.getOperand(0);
5586   SDValue Cond  = Op.getOperand(1);
5587   SDValue Dest  = Op.getOperand(2);
5588   DebugLoc dl = Op.getDebugLoc();
5589   SDValue CC;
5590
5591   if (Cond.getOpcode() == ISD::SETCC)
5592     Cond = LowerSETCC(Cond, DAG);
5593 #if 0
5594   // FIXME: LowerXALUO doesn't handle these!!
5595   else if (Cond.getOpcode() == X86ISD::ADD  ||
5596            Cond.getOpcode() == X86ISD::SUB  ||
5597            Cond.getOpcode() == X86ISD::SMUL ||
5598            Cond.getOpcode() == X86ISD::UMUL)
5599     Cond = LowerXALUO(Cond, DAG);
5600 #endif
5601
5602   // If condition flag is set by a X86ISD::CMP, then use it as the condition
5603   // setting operand in place of the X86ISD::SETCC.
5604   if (Cond.getOpcode() == X86ISD::SETCC) {
5605     CC = Cond.getOperand(0);
5606
5607     SDValue Cmp = Cond.getOperand(1);
5608     unsigned Opc = Cmp.getOpcode();
5609     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
5610     if (isX86LogicalCmp(Opc) || Opc == X86ISD::BT) {
5611       Cond = Cmp;
5612       addTest = false;
5613     } else {
5614       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
5615       default: break;
5616       case X86::COND_O:
5617       case X86::COND_B:
5618         // These can only come from an arithmetic instruction with overflow,
5619         // e.g. SADDO, UADDO.
5620         Cond = Cond.getNode()->getOperand(1);
5621         addTest = false;
5622         break;
5623       }
5624     }
5625   } else {
5626     unsigned CondOpc;
5627     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
5628       SDValue Cmp = Cond.getOperand(0).getOperand(1);
5629       unsigned Opc = Cmp.getOpcode();
5630       if (CondOpc == ISD::OR) {
5631         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
5632         // two branches instead of an explicit OR instruction with a
5633         // separate test.
5634         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5635             isX86LogicalCmp(Opc)) {
5636           CC = Cond.getOperand(0).getOperand(0);
5637           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5638                               Chain, Dest, CC, Cmp);
5639           CC = Cond.getOperand(1).getOperand(0);
5640           Cond = Cmp;
5641           addTest = false;
5642         }
5643       } else { // ISD::AND
5644         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
5645         // two branches instead of an explicit AND instruction with a
5646         // separate test. However, we only do this if this block doesn't
5647         // have a fall-through edge, because this requires an explicit
5648         // jmp when the condition is false.
5649         if (Cmp == Cond.getOperand(1).getOperand(1) &&
5650             isX86LogicalCmp(Opc) &&
5651             Op.getNode()->hasOneUse()) {
5652           X86::CondCode CCode =
5653             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5654           CCode = X86::GetOppositeBranchCondition(CCode);
5655           CC = DAG.getConstant(CCode, MVT::i8);
5656           SDValue User = SDValue(*Op.getNode()->use_begin(), 0);
5657           // Look for an unconditional branch following this conditional branch.
5658           // We need this because we need to reverse the successors in order
5659           // to implement FCMP_OEQ.
5660           if (User.getOpcode() == ISD::BR) {
5661             SDValue FalseBB = User.getOperand(1);
5662             SDValue NewBR =
5663               DAG.UpdateNodeOperands(User, User.getOperand(0), Dest);
5664             assert(NewBR == User);
5665             Dest = FalseBB;
5666
5667             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5668                                 Chain, Dest, CC, Cmp);
5669             X86::CondCode CCode =
5670               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
5671             CCode = X86::GetOppositeBranchCondition(CCode);
5672             CC = DAG.getConstant(CCode, MVT::i8);
5673             Cond = Cmp;
5674             addTest = false;
5675           }
5676         }
5677       }
5678     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
5679       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
5680       // It should be transformed during dag combiner except when the condition
5681       // is set by a arithmetics with overflow node.
5682       X86::CondCode CCode =
5683         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
5684       CCode = X86::GetOppositeBranchCondition(CCode);
5685       CC = DAG.getConstant(CCode, MVT::i8);
5686       Cond = Cond.getOperand(0).getOperand(1);
5687       addTest = false;
5688     }
5689   }
5690
5691   if (addTest) {
5692     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5693     Cond= DAG.getNode(X86ISD::CMP, dl, MVT::i32, Cond,
5694                       DAG.getConstant(0, MVT::i8));
5695   }
5696   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
5697                      Chain, Dest, CC, Cond);
5698 }
5699
5700
5701 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
5702 // Calls to _alloca is needed to probe the stack when allocating more than 4k
5703 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
5704 // that the guard pages used by the OS virtual memory manager are allocated in
5705 // correct sequence.
5706 SDValue
5707 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
5708                                            SelectionDAG &DAG) {
5709   assert(Subtarget->isTargetCygMing() &&
5710          "This should be used only on Cygwin/Mingw targets");
5711   DebugLoc dl = Op.getDebugLoc();
5712
5713   // Get the inputs.
5714   SDValue Chain = Op.getOperand(0);
5715   SDValue Size  = Op.getOperand(1);
5716   // FIXME: Ensure alignment here
5717
5718   SDValue Flag;
5719
5720   MVT IntPtr = getPointerTy();
5721   MVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
5722
5723   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
5724
5725   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
5726   Flag = Chain.getValue(1);
5727
5728   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5729   SDValue Ops[] = { Chain,
5730                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
5731                       DAG.getRegister(X86::EAX, IntPtr),
5732                       DAG.getRegister(X86StackPtr, SPTy),
5733                       Flag };
5734   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops, 5);
5735   Flag = Chain.getValue(1);
5736
5737   Chain = DAG.getCALLSEQ_END(Chain,
5738                              DAG.getIntPtrConstant(0, true),
5739                              DAG.getIntPtrConstant(0, true),
5740                              Flag);
5741
5742   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
5743
5744   SDValue Ops1[2] = { Chain.getValue(0), Chain };
5745   return DAG.getMergeValues(Ops1, 2, dl);
5746 }
5747
5748 SDValue
5749 X86TargetLowering::EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
5750                                            SDValue Chain,
5751                                            SDValue Dst, SDValue Src,
5752                                            SDValue Size, unsigned Align,
5753                                            const Value *DstSV,
5754                                            uint64_t DstSVOff) {
5755   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5756
5757   // If not DWORD aligned or size is more than the threshold, call the library.
5758   // The libc version is likely to be faster for these cases. It can use the
5759   // address value and run time information about the CPU.
5760   if ((Align & 3) != 0 ||
5761       !ConstantSize ||
5762       ConstantSize->getZExtValue() >
5763         getSubtarget()->getMaxInlineSizeThreshold()) {
5764     SDValue InFlag(0, 0);
5765
5766     // Check to see if there is a specialized entry-point for memory zeroing.
5767     ConstantSDNode *V = dyn_cast<ConstantSDNode>(Src);
5768
5769     if (const char *bzeroEntry =  V &&
5770         V->isNullValue() ? Subtarget->getBZeroEntry() : 0) {
5771       MVT IntPtr = getPointerTy();
5772       const Type *IntPtrTy = TD->getIntPtrType();
5773       TargetLowering::ArgListTy Args;
5774       TargetLowering::ArgListEntry Entry;
5775       Entry.Node = Dst;
5776       Entry.Ty = IntPtrTy;
5777       Args.push_back(Entry);
5778       Entry.Node = Size;
5779       Args.push_back(Entry);
5780       std::pair<SDValue,SDValue> CallResult =
5781         LowerCallTo(Chain, Type::VoidTy, false, false, false, false,
5782                     CallingConv::C, false,
5783                     DAG.getExternalSymbol(bzeroEntry, IntPtr), Args, DAG, dl);
5784       return CallResult.second;
5785     }
5786
5787     // Otherwise have the target-independent code call memset.
5788     return SDValue();
5789   }
5790
5791   uint64_t SizeVal = ConstantSize->getZExtValue();
5792   SDValue InFlag(0, 0);
5793   MVT AVT;
5794   SDValue Count;
5795   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Src);
5796   unsigned BytesLeft = 0;
5797   bool TwoRepStos = false;
5798   if (ValC) {
5799     unsigned ValReg;
5800     uint64_t Val = ValC->getZExtValue() & 255;
5801
5802     // If the value is a constant, then we can potentially use larger sets.
5803     switch (Align & 3) {
5804     case 2:   // WORD aligned
5805       AVT = MVT::i16;
5806       ValReg = X86::AX;
5807       Val = (Val << 8) | Val;
5808       break;
5809     case 0:  // DWORD aligned
5810       AVT = MVT::i32;
5811       ValReg = X86::EAX;
5812       Val = (Val << 8)  | Val;
5813       Val = (Val << 16) | Val;
5814       if (Subtarget->is64Bit() && ((Align & 0x7) == 0)) {  // QWORD aligned
5815         AVT = MVT::i64;
5816         ValReg = X86::RAX;
5817         Val = (Val << 32) | Val;
5818       }
5819       break;
5820     default:  // Byte aligned
5821       AVT = MVT::i8;
5822       ValReg = X86::AL;
5823       Count = DAG.getIntPtrConstant(SizeVal);
5824       break;
5825     }
5826
5827     if (AVT.bitsGT(MVT::i8)) {
5828       unsigned UBytes = AVT.getSizeInBits() / 8;
5829       Count = DAG.getIntPtrConstant(SizeVal / UBytes);
5830       BytesLeft = SizeVal % UBytes;
5831     }
5832
5833     Chain  = DAG.getCopyToReg(Chain, dl, ValReg, DAG.getConstant(Val, AVT),
5834                               InFlag);
5835     InFlag = Chain.getValue(1);
5836   } else {
5837     AVT = MVT::i8;
5838     Count  = DAG.getIntPtrConstant(SizeVal);
5839     Chain  = DAG.getCopyToReg(Chain, dl, X86::AL, Src, InFlag);
5840     InFlag = Chain.getValue(1);
5841   }
5842
5843   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5844                                                               X86::ECX,
5845                             Count, InFlag);
5846   InFlag = Chain.getValue(1);
5847   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5848                                                               X86::EDI,
5849                             Dst, InFlag);
5850   InFlag = Chain.getValue(1);
5851
5852   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5853   SmallVector<SDValue, 8> Ops;
5854   Ops.push_back(Chain);
5855   Ops.push_back(DAG.getValueType(AVT));
5856   Ops.push_back(InFlag);
5857   Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5858
5859   if (TwoRepStos) {
5860     InFlag = Chain.getValue(1);
5861     Count  = Size;
5862     MVT CVT = Count.getValueType();
5863     SDValue Left = DAG.getNode(ISD::AND, dl, CVT, Count,
5864                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
5865     Chain  = DAG.getCopyToReg(Chain, dl, (CVT == MVT::i64) ? X86::RCX :
5866                                                              X86::ECX,
5867                               Left, InFlag);
5868     InFlag = Chain.getValue(1);
5869     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5870     Ops.clear();
5871     Ops.push_back(Chain);
5872     Ops.push_back(DAG.getValueType(MVT::i8));
5873     Ops.push_back(InFlag);
5874     Chain  = DAG.getNode(X86ISD::REP_STOS, dl, Tys, &Ops[0], Ops.size());
5875   } else if (BytesLeft) {
5876     // Handle the last 1 - 7 bytes.
5877     unsigned Offset = SizeVal - BytesLeft;
5878     MVT AddrVT = Dst.getValueType();
5879     MVT SizeVT = Size.getValueType();
5880
5881     Chain = DAG.getMemset(Chain, dl,
5882                           DAG.getNode(ISD::ADD, dl, AddrVT, Dst,
5883                                       DAG.getConstant(Offset, AddrVT)),
5884                           Src,
5885                           DAG.getConstant(BytesLeft, SizeVT),
5886                           Align, DstSV, DstSVOff + Offset);
5887   }
5888
5889   // TODO: Use a Tokenfactor, as in memcpy, instead of a single chain.
5890   return Chain;
5891 }
5892
5893 SDValue
5894 X86TargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
5895                                       SDValue Chain, SDValue Dst, SDValue Src,
5896                                       SDValue Size, unsigned Align,
5897                                       bool AlwaysInline,
5898                                       const Value *DstSV, uint64_t DstSVOff,
5899                                       const Value *SrcSV, uint64_t SrcSVOff) {
5900   // This requires the copy size to be a constant, preferrably
5901   // within a subtarget-specific limit.
5902   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
5903   if (!ConstantSize)
5904     return SDValue();
5905   uint64_t SizeVal = ConstantSize->getZExtValue();
5906   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
5907     return SDValue();
5908
5909   /// If not DWORD aligned, call the library.
5910   if ((Align & 3) != 0)
5911     return SDValue();
5912
5913   // DWORD aligned
5914   MVT AVT = MVT::i32;
5915   if (Subtarget->is64Bit() && ((Align & 0x7) == 0))  // QWORD aligned
5916     AVT = MVT::i64;
5917
5918   unsigned UBytes = AVT.getSizeInBits() / 8;
5919   unsigned CountVal = SizeVal / UBytes;
5920   SDValue Count = DAG.getIntPtrConstant(CountVal);
5921   unsigned BytesLeft = SizeVal % UBytes;
5922
5923   SDValue InFlag(0, 0);
5924   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RCX :
5925                                                               X86::ECX,
5926                             Count, InFlag);
5927   InFlag = Chain.getValue(1);
5928   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RDI :
5929                                                              X86::EDI,
5930                             Dst, InFlag);
5931   InFlag = Chain.getValue(1);
5932   Chain  = DAG.getCopyToReg(Chain, dl, Subtarget->is64Bit() ? X86::RSI :
5933                                                               X86::ESI,
5934                             Src, InFlag);
5935   InFlag = Chain.getValue(1);
5936
5937   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
5938   SmallVector<SDValue, 8> Ops;
5939   Ops.push_back(Chain);
5940   Ops.push_back(DAG.getValueType(AVT));
5941   Ops.push_back(InFlag);
5942   SDValue RepMovs = DAG.getNode(X86ISD::REP_MOVS, dl, Tys, &Ops[0], Ops.size());
5943
5944   SmallVector<SDValue, 4> Results;
5945   Results.push_back(RepMovs);
5946   if (BytesLeft) {
5947     // Handle the last 1 - 7 bytes.
5948     unsigned Offset = SizeVal - BytesLeft;
5949     MVT DstVT = Dst.getValueType();
5950     MVT SrcVT = Src.getValueType();
5951     MVT SizeVT = Size.getValueType();
5952     Results.push_back(DAG.getMemcpy(Chain, dl,
5953                                     DAG.getNode(ISD::ADD, dl, DstVT, Dst,
5954                                                 DAG.getConstant(Offset, DstVT)),
5955                                     DAG.getNode(ISD::ADD, dl, SrcVT, Src,
5956                                                 DAG.getConstant(Offset, SrcVT)),
5957                                     DAG.getConstant(BytesLeft, SizeVT),
5958                                     Align, AlwaysInline,
5959                                     DstSV, DstSVOff + Offset,
5960                                     SrcSV, SrcSVOff + Offset));
5961   }
5962
5963   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
5964                      &Results[0], Results.size());
5965 }
5966
5967 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
5968   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
5969   DebugLoc dl = Op.getDebugLoc();
5970
5971   if (!Subtarget->is64Bit()) {
5972     // vastart just stores the address of the VarArgsFrameIndex slot into the
5973     // memory location argument.
5974     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
5975     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
5976   }
5977
5978   // __va_list_tag:
5979   //   gp_offset         (0 - 6 * 8)
5980   //   fp_offset         (48 - 48 + 8 * 16)
5981   //   overflow_arg_area (point to parameters coming in memory).
5982   //   reg_save_area
5983   SmallVector<SDValue, 8> MemOps;
5984   SDValue FIN = Op.getOperand(1);
5985   // Store gp_offset
5986   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
5987                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
5988                                  FIN, SV, 0);
5989   MemOps.push_back(Store);
5990
5991   // Store fp_offset
5992   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5993                     FIN, DAG.getIntPtrConstant(4));
5994   Store = DAG.getStore(Op.getOperand(0), dl,
5995                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
5996                        FIN, SV, 0);
5997   MemOps.push_back(Store);
5998
5999   // Store ptr to overflow_arg_area
6000   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6001                     FIN, DAG.getIntPtrConstant(4));
6002   SDValue OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
6003   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0);
6004   MemOps.push_back(Store);
6005
6006   // Store ptr to reg_save_area.
6007   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6008                     FIN, DAG.getIntPtrConstant(8));
6009   SDValue RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
6010   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0);
6011   MemOps.push_back(Store);
6012   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6013                      &MemOps[0], MemOps.size());
6014 }
6015
6016 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) {
6017   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6018   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6019   SDValue Chain = Op.getOperand(0);
6020   SDValue SrcPtr = Op.getOperand(1);
6021   SDValue SrcSV = Op.getOperand(2);
6022
6023   assert(0 && "VAArgInst is not yet implemented for x86-64!");
6024   abort();
6025   return SDValue();
6026 }
6027
6028 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) {
6029   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6030   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6031   SDValue Chain = Op.getOperand(0);
6032   SDValue DstPtr = Op.getOperand(1);
6033   SDValue SrcPtr = Op.getOperand(2);
6034   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6035   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6036   DebugLoc dl = Op.getDebugLoc();
6037
6038   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6039                        DAG.getIntPtrConstant(24), 8, false,
6040                        DstSV, 0, SrcSV, 0);
6041 }
6042
6043 SDValue
6044 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
6045   DebugLoc dl = Op.getDebugLoc();
6046   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6047   switch (IntNo) {
6048   default: return SDValue();    // Don't custom lower most intrinsics.
6049   // Comparison intrinsics.
6050   case Intrinsic::x86_sse_comieq_ss:
6051   case Intrinsic::x86_sse_comilt_ss:
6052   case Intrinsic::x86_sse_comile_ss:
6053   case Intrinsic::x86_sse_comigt_ss:
6054   case Intrinsic::x86_sse_comige_ss:
6055   case Intrinsic::x86_sse_comineq_ss:
6056   case Intrinsic::x86_sse_ucomieq_ss:
6057   case Intrinsic::x86_sse_ucomilt_ss:
6058   case Intrinsic::x86_sse_ucomile_ss:
6059   case Intrinsic::x86_sse_ucomigt_ss:
6060   case Intrinsic::x86_sse_ucomige_ss:
6061   case Intrinsic::x86_sse_ucomineq_ss:
6062   case Intrinsic::x86_sse2_comieq_sd:
6063   case Intrinsic::x86_sse2_comilt_sd:
6064   case Intrinsic::x86_sse2_comile_sd:
6065   case Intrinsic::x86_sse2_comigt_sd:
6066   case Intrinsic::x86_sse2_comige_sd:
6067   case Intrinsic::x86_sse2_comineq_sd:
6068   case Intrinsic::x86_sse2_ucomieq_sd:
6069   case Intrinsic::x86_sse2_ucomilt_sd:
6070   case Intrinsic::x86_sse2_ucomile_sd:
6071   case Intrinsic::x86_sse2_ucomigt_sd:
6072   case Intrinsic::x86_sse2_ucomige_sd:
6073   case Intrinsic::x86_sse2_ucomineq_sd: {
6074     unsigned Opc = 0;
6075     ISD::CondCode CC = ISD::SETCC_INVALID;
6076     switch (IntNo) {
6077     default: break;
6078     case Intrinsic::x86_sse_comieq_ss:
6079     case Intrinsic::x86_sse2_comieq_sd:
6080       Opc = X86ISD::COMI;
6081       CC = ISD::SETEQ;
6082       break;
6083     case Intrinsic::x86_sse_comilt_ss:
6084     case Intrinsic::x86_sse2_comilt_sd:
6085       Opc = X86ISD::COMI;
6086       CC = ISD::SETLT;
6087       break;
6088     case Intrinsic::x86_sse_comile_ss:
6089     case Intrinsic::x86_sse2_comile_sd:
6090       Opc = X86ISD::COMI;
6091       CC = ISD::SETLE;
6092       break;
6093     case Intrinsic::x86_sse_comigt_ss:
6094     case Intrinsic::x86_sse2_comigt_sd:
6095       Opc = X86ISD::COMI;
6096       CC = ISD::SETGT;
6097       break;
6098     case Intrinsic::x86_sse_comige_ss:
6099     case Intrinsic::x86_sse2_comige_sd:
6100       Opc = X86ISD::COMI;
6101       CC = ISD::SETGE;
6102       break;
6103     case Intrinsic::x86_sse_comineq_ss:
6104     case Intrinsic::x86_sse2_comineq_sd:
6105       Opc = X86ISD::COMI;
6106       CC = ISD::SETNE;
6107       break;
6108     case Intrinsic::x86_sse_ucomieq_ss:
6109     case Intrinsic::x86_sse2_ucomieq_sd:
6110       Opc = X86ISD::UCOMI;
6111       CC = ISD::SETEQ;
6112       break;
6113     case Intrinsic::x86_sse_ucomilt_ss:
6114     case Intrinsic::x86_sse2_ucomilt_sd:
6115       Opc = X86ISD::UCOMI;
6116       CC = ISD::SETLT;
6117       break;
6118     case Intrinsic::x86_sse_ucomile_ss:
6119     case Intrinsic::x86_sse2_ucomile_sd:
6120       Opc = X86ISD::UCOMI;
6121       CC = ISD::SETLE;
6122       break;
6123     case Intrinsic::x86_sse_ucomigt_ss:
6124     case Intrinsic::x86_sse2_ucomigt_sd:
6125       Opc = X86ISD::UCOMI;
6126       CC = ISD::SETGT;
6127       break;
6128     case Intrinsic::x86_sse_ucomige_ss:
6129     case Intrinsic::x86_sse2_ucomige_sd:
6130       Opc = X86ISD::UCOMI;
6131       CC = ISD::SETGE;
6132       break;
6133     case Intrinsic::x86_sse_ucomineq_ss:
6134     case Intrinsic::x86_sse2_ucomineq_sd:
6135       Opc = X86ISD::UCOMI;
6136       CC = ISD::SETNE;
6137       break;
6138     }
6139
6140     SDValue LHS = Op.getOperand(1);
6141     SDValue RHS = Op.getOperand(2);
6142     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6143     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6144     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6145                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6146     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6147   }
6148
6149   // Fix vector shift instructions where the last operand is a non-immediate
6150   // i32 value.
6151   case Intrinsic::x86_sse2_pslli_w:
6152   case Intrinsic::x86_sse2_pslli_d:
6153   case Intrinsic::x86_sse2_pslli_q:
6154   case Intrinsic::x86_sse2_psrli_w:
6155   case Intrinsic::x86_sse2_psrli_d:
6156   case Intrinsic::x86_sse2_psrli_q:
6157   case Intrinsic::x86_sse2_psrai_w:
6158   case Intrinsic::x86_sse2_psrai_d:
6159   case Intrinsic::x86_mmx_pslli_w:
6160   case Intrinsic::x86_mmx_pslli_d:
6161   case Intrinsic::x86_mmx_pslli_q:
6162   case Intrinsic::x86_mmx_psrli_w:
6163   case Intrinsic::x86_mmx_psrli_d:
6164   case Intrinsic::x86_mmx_psrli_q:
6165   case Intrinsic::x86_mmx_psrai_w:
6166   case Intrinsic::x86_mmx_psrai_d: {
6167     SDValue ShAmt = Op.getOperand(2);
6168     if (isa<ConstantSDNode>(ShAmt))
6169       return SDValue();
6170
6171     unsigned NewIntNo = 0;
6172     MVT ShAmtVT = MVT::v4i32;
6173     switch (IntNo) {
6174     case Intrinsic::x86_sse2_pslli_w:
6175       NewIntNo = Intrinsic::x86_sse2_psll_w;
6176       break;
6177     case Intrinsic::x86_sse2_pslli_d:
6178       NewIntNo = Intrinsic::x86_sse2_psll_d;
6179       break;
6180     case Intrinsic::x86_sse2_pslli_q:
6181       NewIntNo = Intrinsic::x86_sse2_psll_q;
6182       break;
6183     case Intrinsic::x86_sse2_psrli_w:
6184       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6185       break;
6186     case Intrinsic::x86_sse2_psrli_d:
6187       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6188       break;
6189     case Intrinsic::x86_sse2_psrli_q:
6190       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6191       break;
6192     case Intrinsic::x86_sse2_psrai_w:
6193       NewIntNo = Intrinsic::x86_sse2_psra_w;
6194       break;
6195     case Intrinsic::x86_sse2_psrai_d:
6196       NewIntNo = Intrinsic::x86_sse2_psra_d;
6197       break;
6198     default: {
6199       ShAmtVT = MVT::v2i32;
6200       switch (IntNo) {
6201       case Intrinsic::x86_mmx_pslli_w:
6202         NewIntNo = Intrinsic::x86_mmx_psll_w;
6203         break;
6204       case Intrinsic::x86_mmx_pslli_d:
6205         NewIntNo = Intrinsic::x86_mmx_psll_d;
6206         break;
6207       case Intrinsic::x86_mmx_pslli_q:
6208         NewIntNo = Intrinsic::x86_mmx_psll_q;
6209         break;
6210       case Intrinsic::x86_mmx_psrli_w:
6211         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6212         break;
6213       case Intrinsic::x86_mmx_psrli_d:
6214         NewIntNo = Intrinsic::x86_mmx_psrl_d;
6215         break;
6216       case Intrinsic::x86_mmx_psrli_q:
6217         NewIntNo = Intrinsic::x86_mmx_psrl_q;
6218         break;
6219       case Intrinsic::x86_mmx_psrai_w:
6220         NewIntNo = Intrinsic::x86_mmx_psra_w;
6221         break;
6222       case Intrinsic::x86_mmx_psrai_d:
6223         NewIntNo = Intrinsic::x86_mmx_psra_d;
6224         break;
6225       default: abort();  // Can't reach here.
6226       }
6227       break;
6228     }
6229     }
6230     MVT VT = Op.getValueType();
6231     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6232                         DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, ShAmtVT, ShAmt));
6233     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6234                        DAG.getConstant(NewIntNo, MVT::i32),
6235                        Op.getOperand(1), ShAmt);
6236   }
6237   }
6238 }
6239
6240 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
6241   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6242   DebugLoc dl = Op.getDebugLoc();
6243
6244   if (Depth > 0) {
6245     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6246     SDValue Offset =
6247       DAG.getConstant(TD->getPointerSize(),
6248                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
6249     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6250                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6251                                    FrameAddr, Offset),
6252                        NULL, 0);
6253   }
6254
6255   // Just load the return address.
6256   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
6257   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6258                      RetAddrFI, NULL, 0);
6259 }
6260
6261 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
6262   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6263   MFI->setFrameAddressIsTaken(true);
6264   MVT VT = Op.getValueType();
6265   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
6266   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6267   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
6268   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
6269   while (Depth--)
6270     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
6271   return FrameAddr;
6272 }
6273
6274 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
6275                                                      SelectionDAG &DAG) {
6276   return DAG.getIntPtrConstant(2*TD->getPointerSize());
6277 }
6278
6279 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
6280 {
6281   MachineFunction &MF = DAG.getMachineFunction();
6282   SDValue Chain     = Op.getOperand(0);
6283   SDValue Offset    = Op.getOperand(1);
6284   SDValue Handler   = Op.getOperand(2);
6285   DebugLoc dl       = Op.getDebugLoc();
6286
6287   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
6288                                   getPointerTy());
6289   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
6290
6291   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
6292                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
6293   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
6294   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0);
6295   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
6296   MF.getRegInfo().addLiveOut(StoreAddrReg);
6297
6298   return DAG.getNode(X86ISD::EH_RETURN, dl,
6299                      MVT::Other,
6300                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
6301 }
6302
6303 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
6304                                              SelectionDAG &DAG) {
6305   SDValue Root = Op.getOperand(0);
6306   SDValue Trmp = Op.getOperand(1); // trampoline
6307   SDValue FPtr = Op.getOperand(2); // nested function
6308   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
6309   DebugLoc dl  = Op.getDebugLoc();
6310
6311   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6312
6313   const X86InstrInfo *TII =
6314     ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
6315
6316   if (Subtarget->is64Bit()) {
6317     SDValue OutChains[6];
6318
6319     // Large code-model.
6320
6321     const unsigned char JMP64r  = TII->getBaseOpcodeFor(X86::JMP64r);
6322     const unsigned char MOV64ri = TII->getBaseOpcodeFor(X86::MOV64ri);
6323
6324     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
6325     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
6326
6327     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
6328
6329     // Load the pointer to the nested function into R11.
6330     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
6331     SDValue Addr = Trmp;
6332     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6333                                 Addr, TrmpAddr, 0);
6334
6335     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6336                        DAG.getConstant(2, MVT::i64));
6337     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2, false, 2);
6338
6339     // Load the 'nest' parameter value into R10.
6340     // R10 is specified in X86CallingConv.td
6341     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
6342     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6343                        DAG.getConstant(10, MVT::i64));
6344     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6345                                 Addr, TrmpAddr, 10);
6346
6347     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6348                        DAG.getConstant(12, MVT::i64));
6349     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12, false, 2);
6350
6351     // Jump to the nested function.
6352     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
6353     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6354                        DAG.getConstant(20, MVT::i64));
6355     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
6356                                 Addr, TrmpAddr, 20);
6357
6358     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
6359     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
6360                        DAG.getConstant(22, MVT::i64));
6361     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
6362                                 TrmpAddr, 22);
6363
6364     SDValue Ops[] =
6365       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
6366     return DAG.getMergeValues(Ops, 2, dl);
6367   } else {
6368     const Function *Func =
6369       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
6370     unsigned CC = Func->getCallingConv();
6371     unsigned NestReg;
6372
6373     switch (CC) {
6374     default:
6375       assert(0 && "Unsupported calling convention");
6376     case CallingConv::C:
6377     case CallingConv::X86_StdCall: {
6378       // Pass 'nest' parameter in ECX.
6379       // Must be kept in sync with X86CallingConv.td
6380       NestReg = X86::ECX;
6381
6382       // Check that ECX wasn't needed by an 'inreg' parameter.
6383       const FunctionType *FTy = Func->getFunctionType();
6384       const AttrListPtr &Attrs = Func->getAttributes();
6385
6386       if (!Attrs.isEmpty() && !Func->isVarArg()) {
6387         unsigned InRegCount = 0;
6388         unsigned Idx = 1;
6389
6390         for (FunctionType::param_iterator I = FTy->param_begin(),
6391              E = FTy->param_end(); I != E; ++I, ++Idx)
6392           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
6393             // FIXME: should only count parameters that are lowered to integers.
6394             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
6395
6396         if (InRegCount > 2) {
6397           cerr << "Nest register in use - reduce number of inreg parameters!\n";
6398           abort();
6399         }
6400       }
6401       break;
6402     }
6403     case CallingConv::X86_FastCall:
6404     case CallingConv::Fast:
6405       // Pass 'nest' parameter in EAX.
6406       // Must be kept in sync with X86CallingConv.td
6407       NestReg = X86::EAX;
6408       break;
6409     }
6410
6411     SDValue OutChains[4];
6412     SDValue Addr, Disp;
6413
6414     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6415                        DAG.getConstant(10, MVT::i32));
6416     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
6417
6418     const unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
6419     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
6420     OutChains[0] = DAG.getStore(Root, dl,
6421                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
6422                                 Trmp, TrmpAddr, 0);
6423
6424     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6425                        DAG.getConstant(1, MVT::i32));
6426     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1, false, 1);
6427
6428     const unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
6429     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6430                        DAG.getConstant(5, MVT::i32));
6431     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
6432                                 TrmpAddr, 5, false, 1);
6433
6434     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
6435                        DAG.getConstant(6, MVT::i32));
6436     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6, false, 1);
6437
6438     SDValue Ops[] =
6439       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
6440     return DAG.getMergeValues(Ops, 2, dl);
6441   }
6442 }
6443
6444 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
6445   /*
6446    The rounding mode is in bits 11:10 of FPSR, and has the following
6447    settings:
6448      00 Round to nearest
6449      01 Round to -inf
6450      10 Round to +inf
6451      11 Round to 0
6452
6453   FLT_ROUNDS, on the other hand, expects the following:
6454     -1 Undefined
6455      0 Round to 0
6456      1 Round to nearest
6457      2 Round to +inf
6458      3 Round to -inf
6459
6460   To perform the conversion, we do:
6461     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
6462   */
6463
6464   MachineFunction &MF = DAG.getMachineFunction();
6465   const TargetMachine &TM = MF.getTarget();
6466   const TargetFrameInfo &TFI = *TM.getFrameInfo();
6467   unsigned StackAlignment = TFI.getStackAlignment();
6468   MVT VT = Op.getValueType();
6469   DebugLoc dl = Op.getDebugLoc();
6470
6471   // Save FP Control Word to stack slot
6472   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
6473   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6474
6475   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
6476                               DAG.getEntryNode(), StackSlot);
6477
6478   // Load FP Control Word from stack slot
6479   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0);
6480
6481   // Transform as necessary
6482   SDValue CWD1 =
6483     DAG.getNode(ISD::SRL, dl, MVT::i16,
6484                 DAG.getNode(ISD::AND, dl, MVT::i16,
6485                             CWD, DAG.getConstant(0x800, MVT::i16)),
6486                 DAG.getConstant(11, MVT::i8));
6487   SDValue CWD2 =
6488     DAG.getNode(ISD::SRL, dl, MVT::i16,
6489                 DAG.getNode(ISD::AND, dl, MVT::i16,
6490                             CWD, DAG.getConstant(0x400, MVT::i16)),
6491                 DAG.getConstant(9, MVT::i8));
6492
6493   SDValue RetVal =
6494     DAG.getNode(ISD::AND, dl, MVT::i16,
6495                 DAG.getNode(ISD::ADD, dl, MVT::i16,
6496                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
6497                             DAG.getConstant(1, MVT::i16)),
6498                 DAG.getConstant(3, MVT::i16));
6499
6500
6501   return DAG.getNode((VT.getSizeInBits() < 16 ?
6502                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
6503 }
6504
6505 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
6506   MVT VT = Op.getValueType();
6507   MVT OpVT = VT;
6508   unsigned NumBits = VT.getSizeInBits();
6509   DebugLoc dl = Op.getDebugLoc();
6510
6511   Op = Op.getOperand(0);
6512   if (VT == MVT::i8) {
6513     // Zero extend to i32 since there is not an i8 bsr.
6514     OpVT = MVT::i32;
6515     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6516   }
6517
6518   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
6519   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6520   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
6521
6522   // If src is zero (i.e. bsr sets ZF), returns NumBits.
6523   SmallVector<SDValue, 4> Ops;
6524   Ops.push_back(Op);
6525   Ops.push_back(DAG.getConstant(NumBits+NumBits-1, OpVT));
6526   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6527   Ops.push_back(Op.getValue(1));
6528   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6529
6530   // Finally xor with NumBits-1.
6531   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
6532
6533   if (VT == MVT::i8)
6534     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6535   return Op;
6536 }
6537
6538 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
6539   MVT VT = Op.getValueType();
6540   MVT OpVT = VT;
6541   unsigned NumBits = VT.getSizeInBits();
6542   DebugLoc dl = Op.getDebugLoc();
6543
6544   Op = Op.getOperand(0);
6545   if (VT == MVT::i8) {
6546     OpVT = MVT::i32;
6547     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
6548   }
6549
6550   // Issue a bsf (scan bits forward) which also sets EFLAGS.
6551   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
6552   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
6553
6554   // If src is zero (i.e. bsf sets ZF), returns NumBits.
6555   SmallVector<SDValue, 4> Ops;
6556   Ops.push_back(Op);
6557   Ops.push_back(DAG.getConstant(NumBits, OpVT));
6558   Ops.push_back(DAG.getConstant(X86::COND_E, MVT::i8));
6559   Ops.push_back(Op.getValue(1));
6560   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, &Ops[0], 4);
6561
6562   if (VT == MVT::i8)
6563     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
6564   return Op;
6565 }
6566
6567 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) {
6568   MVT VT = Op.getValueType();
6569   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
6570   DebugLoc dl = Op.getDebugLoc();
6571
6572   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
6573   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
6574   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
6575   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
6576   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
6577   //
6578   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
6579   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
6580   //  return AloBlo + AloBhi + AhiBlo;
6581
6582   SDValue A = Op.getOperand(0);
6583   SDValue B = Op.getOperand(1);
6584
6585   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6586                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6587                        A, DAG.getConstant(32, MVT::i32));
6588   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6589                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
6590                        B, DAG.getConstant(32, MVT::i32));
6591   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6592                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6593                        A, B);
6594   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6595                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6596                        A, Bhi);
6597   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6598                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
6599                        Ahi, B);
6600   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6601                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6602                        AloBhi, DAG.getConstant(32, MVT::i32));
6603   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
6604                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
6605                        AhiBlo, DAG.getConstant(32, MVT::i32));
6606   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
6607   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
6608   return Res;
6609 }
6610
6611
6612 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) {
6613   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
6614   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
6615   // looks for this combo and may remove the "setcc" instruction if the "setcc"
6616   // has only one use.
6617   SDNode *N = Op.getNode();
6618   SDValue LHS = N->getOperand(0);
6619   SDValue RHS = N->getOperand(1);
6620   unsigned BaseOp = 0;
6621   unsigned Cond = 0;
6622   DebugLoc dl = Op.getDebugLoc();
6623
6624   switch (Op.getOpcode()) {
6625   default: assert(0 && "Unknown ovf instruction!");
6626   case ISD::SADDO:
6627     BaseOp = X86ISD::ADD;
6628     Cond = X86::COND_O;
6629     break;
6630   case ISD::UADDO:
6631     BaseOp = X86ISD::ADD;
6632     Cond = X86::COND_B;
6633     break;
6634   case ISD::SSUBO:
6635     BaseOp = X86ISD::SUB;
6636     Cond = X86::COND_O;
6637     break;
6638   case ISD::USUBO:
6639     BaseOp = X86ISD::SUB;
6640     Cond = X86::COND_B;
6641     break;
6642   case ISD::SMULO:
6643     BaseOp = X86ISD::SMUL;
6644     Cond = X86::COND_O;
6645     break;
6646   case ISD::UMULO:
6647     BaseOp = X86ISD::UMUL;
6648     Cond = X86::COND_B;
6649     break;
6650   }
6651
6652   // Also sets EFLAGS.
6653   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
6654   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
6655
6656   SDValue SetCC =
6657     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
6658                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
6659
6660   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
6661   return Sum;
6662 }
6663
6664 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) {
6665   MVT T = Op.getValueType();
6666   DebugLoc dl = Op.getDebugLoc();
6667   unsigned Reg = 0;
6668   unsigned size = 0;
6669   switch(T.getSimpleVT()) {
6670   default:
6671     assert(false && "Invalid value type!");
6672   case MVT::i8:  Reg = X86::AL;  size = 1; break;
6673   case MVT::i16: Reg = X86::AX;  size = 2; break;
6674   case MVT::i32: Reg = X86::EAX; size = 4; break;
6675   case MVT::i64:
6676     assert(Subtarget->is64Bit() && "Node not type legal!");
6677     Reg = X86::RAX; size = 8;
6678     break;
6679   }
6680   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
6681                                     Op.getOperand(2), SDValue());
6682   SDValue Ops[] = { cpIn.getValue(0),
6683                     Op.getOperand(1),
6684                     Op.getOperand(3),
6685                     DAG.getTargetConstant(size, MVT::i8),
6686                     cpIn.getValue(1) };
6687   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6688   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
6689   SDValue cpOut =
6690     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
6691   return cpOut;
6692 }
6693
6694 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
6695                                                  SelectionDAG &DAG) {
6696   assert(Subtarget->is64Bit() && "Result not type legalized?");
6697   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6698   SDValue TheChain = Op.getOperand(0);
6699   DebugLoc dl = Op.getDebugLoc();
6700   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6701   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
6702   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
6703                                    rax.getValue(2));
6704   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
6705                             DAG.getConstant(32, MVT::i8));
6706   SDValue Ops[] = {
6707     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
6708     rdx.getValue(1)
6709   };
6710   return DAG.getMergeValues(Ops, 2, dl);
6711 }
6712
6713 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
6714   SDNode *Node = Op.getNode();
6715   DebugLoc dl = Node->getDebugLoc();
6716   MVT T = Node->getValueType(0);
6717   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
6718                               DAG.getConstant(0, T), Node->getOperand(2));
6719   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
6720                        cast<AtomicSDNode>(Node)->getMemoryVT(),
6721                        Node->getOperand(0),
6722                        Node->getOperand(1), negOp,
6723                        cast<AtomicSDNode>(Node)->getSrcValue(),
6724                        cast<AtomicSDNode>(Node)->getAlignment());
6725 }
6726
6727 /// LowerOperation - Provide custom lowering hooks for some operations.
6728 ///
6729 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
6730   switch (Op.getOpcode()) {
6731   default: assert(0 && "Should not custom lower this!");
6732   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
6733   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
6734   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
6735   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
6736   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6737   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
6738   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
6739   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
6740   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
6741   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
6742   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
6743   case ISD::SHL_PARTS:
6744   case ISD::SRA_PARTS:
6745   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
6746   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
6747   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
6748   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
6749   case ISD::FABS:               return LowerFABS(Op, DAG);
6750   case ISD::FNEG:               return LowerFNEG(Op, DAG);
6751   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
6752   case ISD::SETCC:              return LowerSETCC(Op, DAG);
6753   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
6754   case ISD::SELECT:             return LowerSELECT(Op, DAG);
6755   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
6756   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
6757   case ISD::CALL:               return LowerCALL(Op, DAG);
6758   case ISD::RET:                return LowerRET(Op, DAG);
6759   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
6760   case ISD::VASTART:            return LowerVASTART(Op, DAG);
6761   case ISD::VAARG:              return LowerVAARG(Op, DAG);
6762   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
6763   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
6764   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
6765   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
6766   case ISD::FRAME_TO_ARGS_OFFSET:
6767                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
6768   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
6769   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
6770   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
6771   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
6772   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
6773   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
6774   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
6775   case ISD::SADDO:
6776   case ISD::UADDO:
6777   case ISD::SSUBO:
6778   case ISD::USUBO:
6779   case ISD::SMULO:
6780   case ISD::UMULO:              return LowerXALUO(Op, DAG);
6781   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
6782   }
6783 }
6784
6785 void X86TargetLowering::
6786 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
6787                         SelectionDAG &DAG, unsigned NewOp) {
6788   MVT T = Node->getValueType(0);
6789   DebugLoc dl = Node->getDebugLoc();
6790   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
6791
6792   SDValue Chain = Node->getOperand(0);
6793   SDValue In1 = Node->getOperand(1);
6794   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6795                              Node->getOperand(2), DAG.getIntPtrConstant(0));
6796   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6797                              Node->getOperand(2), DAG.getIntPtrConstant(1));
6798   // This is a generalized SDNode, not an AtomicSDNode, so it doesn't
6799   // have a MemOperand.  Pass the info through as a normal operand.
6800   SDValue LSI = DAG.getMemOperand(cast<MemSDNode>(Node)->getMemOperand());
6801   SDValue Ops[] = { Chain, In1, In2L, In2H, LSI };
6802   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
6803   SDValue Result = DAG.getNode(NewOp, dl, Tys, Ops, 5);
6804   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
6805   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6806   Results.push_back(Result.getValue(2));
6807 }
6808
6809 /// ReplaceNodeResults - Replace a node with an illegal result type
6810 /// with a new node built out of custom code.
6811 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
6812                                            SmallVectorImpl<SDValue>&Results,
6813                                            SelectionDAG &DAG) {
6814   DebugLoc dl = N->getDebugLoc();
6815   switch (N->getOpcode()) {
6816   default:
6817     assert(false && "Do not know how to custom type legalize this operation!");
6818     return;
6819   case ISD::FP_TO_SINT: {
6820     std::pair<SDValue,SDValue> Vals = FP_TO_SINTHelper(SDValue(N, 0), DAG);
6821     SDValue FIST = Vals.first, StackSlot = Vals.second;
6822     if (FIST.getNode() != 0) {
6823       MVT VT = N->getValueType(0);
6824       // Return a load from the stack slot.
6825       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0));
6826     }
6827     return;
6828   }
6829   case ISD::READCYCLECOUNTER: {
6830     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6831     SDValue TheChain = N->getOperand(0);
6832     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
6833     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
6834                                      rd.getValue(1));
6835     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
6836                                      eax.getValue(2));
6837     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
6838     SDValue Ops[] = { eax, edx };
6839     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
6840     Results.push_back(edx.getValue(1));
6841     return;
6842   }
6843   case ISD::ATOMIC_CMP_SWAP: {
6844     MVT T = N->getValueType(0);
6845     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
6846     SDValue cpInL, cpInH;
6847     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6848                         DAG.getConstant(0, MVT::i32));
6849     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
6850                         DAG.getConstant(1, MVT::i32));
6851     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
6852     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
6853                              cpInL.getValue(1));
6854     SDValue swapInL, swapInH;
6855     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6856                           DAG.getConstant(0, MVT::i32));
6857     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
6858                           DAG.getConstant(1, MVT::i32));
6859     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
6860                                cpInH.getValue(1));
6861     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
6862                                swapInL.getValue(1));
6863     SDValue Ops[] = { swapInH.getValue(0),
6864                       N->getOperand(1),
6865                       swapInH.getValue(1) };
6866     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
6867     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
6868     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
6869                                         MVT::i32, Result.getValue(1));
6870     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
6871                                         MVT::i32, cpOutL.getValue(2));
6872     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
6873     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
6874     Results.push_back(cpOutH.getValue(1));
6875     return;
6876   }
6877   case ISD::ATOMIC_LOAD_ADD:
6878     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
6879     return;
6880   case ISD::ATOMIC_LOAD_AND:
6881     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
6882     return;
6883   case ISD::ATOMIC_LOAD_NAND:
6884     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
6885     return;
6886   case ISD::ATOMIC_LOAD_OR:
6887     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
6888     return;
6889   case ISD::ATOMIC_LOAD_SUB:
6890     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
6891     return;
6892   case ISD::ATOMIC_LOAD_XOR:
6893     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
6894     return;
6895   case ISD::ATOMIC_SWAP:
6896     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
6897     return;
6898   }
6899 }
6900
6901 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
6902   switch (Opcode) {
6903   default: return NULL;
6904   case X86ISD::BSF:                return "X86ISD::BSF";
6905   case X86ISD::BSR:                return "X86ISD::BSR";
6906   case X86ISD::SHLD:               return "X86ISD::SHLD";
6907   case X86ISD::SHRD:               return "X86ISD::SHRD";
6908   case X86ISD::FAND:               return "X86ISD::FAND";
6909   case X86ISD::FOR:                return "X86ISD::FOR";
6910   case X86ISD::FXOR:               return "X86ISD::FXOR";
6911   case X86ISD::FSRL:               return "X86ISD::FSRL";
6912   case X86ISD::FILD:               return "X86ISD::FILD";
6913   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
6914   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
6915   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
6916   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
6917   case X86ISD::FLD:                return "X86ISD::FLD";
6918   case X86ISD::FST:                return "X86ISD::FST";
6919   case X86ISD::CALL:               return "X86ISD::CALL";
6920   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
6921   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
6922   case X86ISD::BT:                 return "X86ISD::BT";
6923   case X86ISD::CMP:                return "X86ISD::CMP";
6924   case X86ISD::COMI:               return "X86ISD::COMI";
6925   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
6926   case X86ISD::SETCC:              return "X86ISD::SETCC";
6927   case X86ISD::CMOV:               return "X86ISD::CMOV";
6928   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
6929   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
6930   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
6931   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
6932   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
6933   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
6934   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
6935   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
6936   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
6937   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
6938   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
6939   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
6940   case X86ISD::FMAX:               return "X86ISD::FMAX";
6941   case X86ISD::FMIN:               return "X86ISD::FMIN";
6942   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
6943   case X86ISD::FRCP:               return "X86ISD::FRCP";
6944   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
6945   case X86ISD::THREAD_POINTER:     return "X86ISD::THREAD_POINTER";
6946   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
6947   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
6948   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
6949   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
6950   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
6951   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
6952   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
6953   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
6954   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
6955   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
6956   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
6957   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
6958   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
6959   case X86ISD::VSHL:               return "X86ISD::VSHL";
6960   case X86ISD::VSRL:               return "X86ISD::VSRL";
6961   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
6962   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
6963   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
6964   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
6965   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
6966   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
6967   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
6968   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
6969   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
6970   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
6971   case X86ISD::ADD:                return "X86ISD::ADD";
6972   case X86ISD::SUB:                return "X86ISD::SUB";
6973   case X86ISD::SMUL:               return "X86ISD::SMUL";
6974   case X86ISD::UMUL:               return "X86ISD::UMUL";
6975   }
6976 }
6977
6978 // isLegalAddressingMode - Return true if the addressing mode represented
6979 // by AM is legal for this target, for a load/store of the specified type.
6980 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6981                                               const Type *Ty) const {
6982   // X86 supports extremely general addressing modes.
6983
6984   // X86 allows a sign-extended 32-bit immediate field as a displacement.
6985   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
6986     return false;
6987
6988   if (AM.BaseGV) {
6989     // We can only fold this if we don't need an extra load.
6990     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
6991       return false;
6992     // If BaseGV requires a register, we cannot also have a BaseReg.
6993     if (Subtarget->GVRequiresRegister(AM.BaseGV, getTargetMachine(), false) &&
6994         AM.HasBaseReg)
6995       return false;
6996
6997     // X86-64 only supports addr of globals in small code model.
6998     if (Subtarget->is64Bit()) {
6999       if (getTargetMachine().getCodeModel() != CodeModel::Small)
7000         return false;
7001       // If lower 4G is not available, then we must use rip-relative addressing.
7002       if (AM.BaseOffs || AM.Scale > 1)
7003         return false;
7004     }
7005   }
7006
7007   switch (AM.Scale) {
7008   case 0:
7009   case 1:
7010   case 2:
7011   case 4:
7012   case 8:
7013     // These scales always work.
7014     break;
7015   case 3:
7016   case 5:
7017   case 9:
7018     // These scales are formed with basereg+scalereg.  Only accept if there is
7019     // no basereg yet.
7020     if (AM.HasBaseReg)
7021       return false;
7022     break;
7023   default:  // Other stuff never works.
7024     return false;
7025   }
7026
7027   return true;
7028 }
7029
7030
7031 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7032   if (!Ty1->isInteger() || !Ty2->isInteger())
7033     return false;
7034   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7035   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7036   if (NumBits1 <= NumBits2)
7037     return false;
7038   return Subtarget->is64Bit() || NumBits1 < 64;
7039 }
7040
7041 bool X86TargetLowering::isTruncateFree(MVT VT1, MVT VT2) const {
7042   if (!VT1.isInteger() || !VT2.isInteger())
7043     return false;
7044   unsigned NumBits1 = VT1.getSizeInBits();
7045   unsigned NumBits2 = VT2.getSizeInBits();
7046   if (NumBits1 <= NumBits2)
7047     return false;
7048   return Subtarget->is64Bit() || NumBits1 < 64;
7049 }
7050
7051 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7052 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7053 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7054 /// are assumed to be legal.
7055 bool
7056 X86TargetLowering::isShuffleMaskLegal(SDValue Mask, MVT VT) const {
7057   // Only do shuffles on 128-bit vector types for now.
7058   // FIXME: pshufb, blends
7059   if (VT.getSizeInBits() == 64) return false;
7060   return (Mask.getNode()->getNumOperands() <= 4 ||
7061           isIdentityMask(Mask.getNode()) ||
7062           isIdentityMask(Mask.getNode(), true) ||
7063           isSplatMask(Mask.getNode())  ||
7064           X86::isPSHUFHWMask(Mask.getNode()) ||
7065           X86::isPSHUFLWMask(Mask.getNode()) ||
7066           X86::isUNPCKLMask(Mask.getNode()) ||
7067           X86::isUNPCKHMask(Mask.getNode()) ||
7068           X86::isUNPCKL_v_undef_Mask(Mask.getNode()) ||
7069           X86::isUNPCKH_v_undef_Mask(Mask.getNode()));
7070 }
7071
7072 bool
7073 X86TargetLowering::isVectorClearMaskLegal(const std::vector<SDValue> &BVOps,
7074                                           MVT EVT, SelectionDAG &DAG) const {
7075   unsigned NumElts = BVOps.size();
7076   // Only do shuffles on 128-bit vector types for now.
7077   if (EVT.getSizeInBits() * NumElts == 64) return false;
7078   if (NumElts == 2) return true;
7079   if (NumElts == 4) {
7080     return (isMOVLMask(&BVOps[0], 4)  ||
7081             isCommutedMOVL(&BVOps[0], 4, true) ||
7082             isSHUFPMask(&BVOps[0], 4) ||
7083             isCommutedSHUFP(&BVOps[0], 4));
7084   }
7085   return false;
7086 }
7087
7088 //===----------------------------------------------------------------------===//
7089 //                           X86 Scheduler Hooks
7090 //===----------------------------------------------------------------------===//
7091
7092 // private utility function
7093 MachineBasicBlock *
7094 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7095                                                        MachineBasicBlock *MBB,
7096                                                        unsigned regOpc,
7097                                                        unsigned immOpc,
7098                                                        unsigned LoadOpc,
7099                                                        unsigned CXchgOpc,
7100                                                        unsigned copyOpc,
7101                                                        unsigned notOpc,
7102                                                        unsigned EAXreg,
7103                                                        TargetRegisterClass *RC,
7104                                                        bool invSrc) const {
7105   // For the atomic bitwise operator, we generate
7106   //   thisMBB:
7107   //   newMBB:
7108   //     ld  t1 = [bitinstr.addr]
7109   //     op  t2 = t1, [bitinstr.val]
7110   //     mov EAX = t1
7111   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7112   //     bz  newMBB
7113   //     fallthrough -->nextMBB
7114   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7115   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7116   MachineFunction::iterator MBBIter = MBB;
7117   ++MBBIter;
7118
7119   /// First build the CFG
7120   MachineFunction *F = MBB->getParent();
7121   MachineBasicBlock *thisMBB = MBB;
7122   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7123   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7124   F->insert(MBBIter, newMBB);
7125   F->insert(MBBIter, nextMBB);
7126
7127   // Move all successors to thisMBB to nextMBB
7128   nextMBB->transferSuccessors(thisMBB);
7129
7130   // Update thisMBB to fall through to newMBB
7131   thisMBB->addSuccessor(newMBB);
7132
7133   // newMBB jumps to itself and fall through to nextMBB
7134   newMBB->addSuccessor(nextMBB);
7135   newMBB->addSuccessor(newMBB);
7136
7137   // Insert instructions into newMBB based on incoming instruction
7138   assert(bInstr->getNumOperands() < 8 && "unexpected number of operands");
7139   DebugLoc dl = bInstr->getDebugLoc();
7140   MachineOperand& destOper = bInstr->getOperand(0);
7141   MachineOperand* argOpers[6];
7142   int numArgs = bInstr->getNumOperands() - 1;
7143   for (int i=0; i < numArgs; ++i)
7144     argOpers[i] = &bInstr->getOperand(i+1);
7145
7146   // x86 address has 4 operands: base, index, scale, and displacement
7147   int lastAddrIndx = 3; // [0,3]
7148   int valArgIndx = 4;
7149
7150   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7151   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
7152   for (int i=0; i <= lastAddrIndx; ++i)
7153     (*MIB).addOperand(*argOpers[i]);
7154
7155   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
7156   if (invSrc) {
7157     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
7158   }
7159   else
7160     tt = t1;
7161
7162   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7163   assert((argOpers[valArgIndx]->isReg() ||
7164           argOpers[valArgIndx]->isImm()) &&
7165          "invalid operand");
7166   if (argOpers[valArgIndx]->isReg())
7167     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
7168   else
7169     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
7170   MIB.addReg(tt);
7171   (*MIB).addOperand(*argOpers[valArgIndx]);
7172
7173   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
7174   MIB.addReg(t1);
7175
7176   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
7177   for (int i=0; i <= lastAddrIndx; ++i)
7178     (*MIB).addOperand(*argOpers[i]);
7179   MIB.addReg(t2);
7180   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7181   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7182
7183   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
7184   MIB.addReg(EAXreg);
7185
7186   // insert branch
7187   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7188
7189   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7190   return nextMBB;
7191 }
7192
7193 // private utility function:  64 bit atomics on 32 bit host.
7194 MachineBasicBlock *
7195 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
7196                                                        MachineBasicBlock *MBB,
7197                                                        unsigned regOpcL,
7198                                                        unsigned regOpcH,
7199                                                        unsigned immOpcL,
7200                                                        unsigned immOpcH,
7201                                                        bool invSrc) const {
7202   // For the atomic bitwise operator, we generate
7203   //   thisMBB (instructions are in pairs, except cmpxchg8b)
7204   //     ld t1,t2 = [bitinstr.addr]
7205   //   newMBB:
7206   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
7207   //     op  t5, t6 <- out1, out2, [bitinstr.val]
7208   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
7209   //     mov ECX, EBX <- t5, t6
7210   //     mov EAX, EDX <- t1, t2
7211   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
7212   //     mov t3, t4 <- EAX, EDX
7213   //     bz  newMBB
7214   //     result in out1, out2
7215   //     fallthrough -->nextMBB
7216
7217   const TargetRegisterClass *RC = X86::GR32RegisterClass;
7218   const unsigned LoadOpc = X86::MOV32rm;
7219   const unsigned copyOpc = X86::MOV32rr;
7220   const unsigned NotOpc = X86::NOT32r;
7221   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7222   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7223   MachineFunction::iterator MBBIter = MBB;
7224   ++MBBIter;
7225
7226   /// First build the CFG
7227   MachineFunction *F = MBB->getParent();
7228   MachineBasicBlock *thisMBB = MBB;
7229   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7230   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7231   F->insert(MBBIter, newMBB);
7232   F->insert(MBBIter, nextMBB);
7233
7234   // Move all successors to thisMBB to nextMBB
7235   nextMBB->transferSuccessors(thisMBB);
7236
7237   // Update thisMBB to fall through to newMBB
7238   thisMBB->addSuccessor(newMBB);
7239
7240   // newMBB jumps to itself and fall through to nextMBB
7241   newMBB->addSuccessor(nextMBB);
7242   newMBB->addSuccessor(newMBB);
7243
7244   DebugLoc dl = bInstr->getDebugLoc();
7245   // Insert instructions into newMBB based on incoming instruction
7246   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
7247   assert(bInstr->getNumOperands() < 18 && "unexpected number of operands");
7248   MachineOperand& dest1Oper = bInstr->getOperand(0);
7249   MachineOperand& dest2Oper = bInstr->getOperand(1);
7250   MachineOperand* argOpers[6];
7251   for (int i=0; i < 6; ++i)
7252     argOpers[i] = &bInstr->getOperand(i+2);
7253
7254   // x86 address has 4 operands: base, index, scale, and displacement
7255   int lastAddrIndx = 3; // [0,3]
7256
7257   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
7258   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
7259   for (int i=0; i <= lastAddrIndx; ++i)
7260     (*MIB).addOperand(*argOpers[i]);
7261   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
7262   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
7263   // add 4 to displacement.
7264   for (int i=0; i <= lastAddrIndx-1; ++i)
7265     (*MIB).addOperand(*argOpers[i]);
7266   MachineOperand newOp3 = *(argOpers[3]);
7267   if (newOp3.isImm())
7268     newOp3.setImm(newOp3.getImm()+4);
7269   else
7270     newOp3.setOffset(newOp3.getOffset()+4);
7271   (*MIB).addOperand(newOp3);
7272
7273   // t3/4 are defined later, at the bottom of the loop
7274   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
7275   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
7276   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
7277     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
7278   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
7279     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
7280
7281   unsigned tt1 = F->getRegInfo().createVirtualRegister(RC);
7282   unsigned tt2 = F->getRegInfo().createVirtualRegister(RC);
7283   if (invSrc) {
7284     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt1).addReg(t1);
7285     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), tt2).addReg(t2);
7286   } else {
7287     tt1 = t1;
7288     tt2 = t2;
7289   }
7290
7291   assert((argOpers[4]->isReg() || argOpers[4]->isImm()) &&
7292          "invalid operand");
7293   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
7294   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
7295   if (argOpers[4]->isReg())
7296     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
7297   else
7298     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
7299   if (regOpcL != X86::MOV32rr)
7300     MIB.addReg(tt1);
7301   (*MIB).addOperand(*argOpers[4]);
7302   assert(argOpers[5]->isReg() == argOpers[4]->isReg());
7303   assert(argOpers[5]->isImm() == argOpers[4]->isImm());
7304   if (argOpers[5]->isReg())
7305     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
7306   else
7307     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
7308   if (regOpcH != X86::MOV32rr)
7309     MIB.addReg(tt2);
7310   (*MIB).addOperand(*argOpers[5]);
7311
7312   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
7313   MIB.addReg(t1);
7314   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
7315   MIB.addReg(t2);
7316
7317   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
7318   MIB.addReg(t5);
7319   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
7320   MIB.addReg(t6);
7321
7322   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
7323   for (int i=0; i <= lastAddrIndx; ++i)
7324     (*MIB).addOperand(*argOpers[i]);
7325
7326   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7327   (*MIB).addMemOperand(*F, *bInstr->memoperands_begin());
7328
7329   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
7330   MIB.addReg(X86::EAX);
7331   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
7332   MIB.addReg(X86::EDX);
7333
7334   // insert branch
7335   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7336
7337   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
7338   return nextMBB;
7339 }
7340
7341 // private utility function
7342 MachineBasicBlock *
7343 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
7344                                                       MachineBasicBlock *MBB,
7345                                                       unsigned cmovOpc) const {
7346   // For the atomic min/max operator, we generate
7347   //   thisMBB:
7348   //   newMBB:
7349   //     ld t1 = [min/max.addr]
7350   //     mov t2 = [min/max.val]
7351   //     cmp  t1, t2
7352   //     cmov[cond] t2 = t1
7353   //     mov EAX = t1
7354   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7355   //     bz   newMBB
7356   //     fallthrough -->nextMBB
7357   //
7358   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7359   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7360   MachineFunction::iterator MBBIter = MBB;
7361   ++MBBIter;
7362
7363   /// First build the CFG
7364   MachineFunction *F = MBB->getParent();
7365   MachineBasicBlock *thisMBB = MBB;
7366   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
7367   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
7368   F->insert(MBBIter, newMBB);
7369   F->insert(MBBIter, nextMBB);
7370
7371   // Move all successors to thisMBB to nextMBB
7372   nextMBB->transferSuccessors(thisMBB);
7373
7374   // Update thisMBB to fall through to newMBB
7375   thisMBB->addSuccessor(newMBB);
7376
7377   // newMBB jumps to newMBB and fall through to nextMBB
7378   newMBB->addSuccessor(nextMBB);
7379   newMBB->addSuccessor(newMBB);
7380
7381   DebugLoc dl = mInstr->getDebugLoc();
7382   // Insert instructions into newMBB based on incoming instruction
7383   assert(mInstr->getNumOperands() < 8 && "unexpected number of operands");
7384   MachineOperand& destOper = mInstr->getOperand(0);
7385   MachineOperand* argOpers[6];
7386   int numArgs = mInstr->getNumOperands() - 1;
7387   for (int i=0; i < numArgs; ++i)
7388     argOpers[i] = &mInstr->getOperand(i+1);
7389
7390   // x86 address has 4 operands: base, index, scale, and displacement
7391   int lastAddrIndx = 3; // [0,3]
7392   int valArgIndx = 4;
7393
7394   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7395   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
7396   for (int i=0; i <= lastAddrIndx; ++i)
7397     (*MIB).addOperand(*argOpers[i]);
7398
7399   // We only support register and immediate values
7400   assert((argOpers[valArgIndx]->isReg() ||
7401           argOpers[valArgIndx]->isImm()) &&
7402          "invalid operand");
7403
7404   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7405   if (argOpers[valArgIndx]->isReg())
7406     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7407   else
7408     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
7409   (*MIB).addOperand(*argOpers[valArgIndx]);
7410
7411   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
7412   MIB.addReg(t1);
7413
7414   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
7415   MIB.addReg(t1);
7416   MIB.addReg(t2);
7417
7418   // Generate movc
7419   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
7420   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
7421   MIB.addReg(t2);
7422   MIB.addReg(t1);
7423
7424   // Cmp and exchange if none has modified the memory location
7425   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
7426   for (int i=0; i <= lastAddrIndx; ++i)
7427     (*MIB).addOperand(*argOpers[i]);
7428   MIB.addReg(t3);
7429   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
7430   (*MIB).addMemOperand(*F, *mInstr->memoperands_begin());
7431
7432   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
7433   MIB.addReg(X86::EAX);
7434
7435   // insert branch
7436   BuildMI(newMBB, dl, TII->get(X86::JNE)).addMBB(newMBB);
7437
7438   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
7439   return nextMBB;
7440 }
7441
7442
7443 MachineBasicBlock *
7444 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7445                                                MachineBasicBlock *BB) const {
7446   DebugLoc dl = MI->getDebugLoc();
7447   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7448   switch (MI->getOpcode()) {
7449   default: assert(false && "Unexpected instr type to insert");
7450   case X86::CMOV_V1I64:
7451   case X86::CMOV_FR32:
7452   case X86::CMOV_FR64:
7453   case X86::CMOV_V4F32:
7454   case X86::CMOV_V2F64:
7455   case X86::CMOV_V2I64: {
7456     // To "insert" a SELECT_CC instruction, we actually have to insert the
7457     // diamond control-flow pattern.  The incoming instruction knows the
7458     // destination vreg to set, the condition code register to branch on, the
7459     // true/false values to select between, and a branch opcode to use.
7460     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7461     MachineFunction::iterator It = BB;
7462     ++It;
7463
7464     //  thisMBB:
7465     //  ...
7466     //   TrueVal = ...
7467     //   cmpTY ccX, r1, r2
7468     //   bCC copy1MBB
7469     //   fallthrough --> copy0MBB
7470     MachineBasicBlock *thisMBB = BB;
7471     MachineFunction *F = BB->getParent();
7472     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7473     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
7474     unsigned Opc =
7475       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
7476     BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
7477     F->insert(It, copy0MBB);
7478     F->insert(It, sinkMBB);
7479     // Update machine-CFG edges by transferring all successors of the current
7480     // block to the new block which will contain the Phi node for the select.
7481     sinkMBB->transferSuccessors(BB);
7482
7483     // Add the true and fallthrough blocks as its successors.
7484     BB->addSuccessor(copy0MBB);
7485     BB->addSuccessor(sinkMBB);
7486
7487     //  copy0MBB:
7488     //   %FalseValue = ...
7489     //   # fallthrough to sinkMBB
7490     BB = copy0MBB;
7491
7492     // Update machine-CFG edges
7493     BB->addSuccessor(sinkMBB);
7494
7495     //  sinkMBB:
7496     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7497     //  ...
7498     BB = sinkMBB;
7499     BuildMI(BB, dl, TII->get(X86::PHI), MI->getOperand(0).getReg())
7500       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7501       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7502
7503     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7504     return BB;
7505   }
7506
7507   case X86::FP32_TO_INT16_IN_MEM:
7508   case X86::FP32_TO_INT32_IN_MEM:
7509   case X86::FP32_TO_INT64_IN_MEM:
7510   case X86::FP64_TO_INT16_IN_MEM:
7511   case X86::FP64_TO_INT32_IN_MEM:
7512   case X86::FP64_TO_INT64_IN_MEM:
7513   case X86::FP80_TO_INT16_IN_MEM:
7514   case X86::FP80_TO_INT32_IN_MEM:
7515   case X86::FP80_TO_INT64_IN_MEM: {
7516     // Change the floating point control register to use "round towards zero"
7517     // mode when truncating to an integer value.
7518     MachineFunction *F = BB->getParent();
7519     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
7520     addFrameReference(BuildMI(BB, dl, TII->get(X86::FNSTCW16m)), CWFrameIdx);
7521
7522     // Load the old value of the high byte of the control word...
7523     unsigned OldCW =
7524       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
7525     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16rm), OldCW),
7526                       CWFrameIdx);
7527
7528     // Set the high part to be round to zero...
7529     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mi)), CWFrameIdx)
7530       .addImm(0xC7F);
7531
7532     // Reload the modified control word now...
7533     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7534
7535     // Restore the memory image of control word to original value
7536     addFrameReference(BuildMI(BB, dl, TII->get(X86::MOV16mr)), CWFrameIdx)
7537       .addReg(OldCW);
7538
7539     // Get the X86 opcode to use.
7540     unsigned Opc;
7541     switch (MI->getOpcode()) {
7542     default: assert(0 && "illegal opcode!");
7543     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
7544     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
7545     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
7546     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
7547     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
7548     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
7549     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
7550     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
7551     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
7552     }
7553
7554     X86AddressMode AM;
7555     MachineOperand &Op = MI->getOperand(0);
7556     if (Op.isReg()) {
7557       AM.BaseType = X86AddressMode::RegBase;
7558       AM.Base.Reg = Op.getReg();
7559     } else {
7560       AM.BaseType = X86AddressMode::FrameIndexBase;
7561       AM.Base.FrameIndex = Op.getIndex();
7562     }
7563     Op = MI->getOperand(1);
7564     if (Op.isImm())
7565       AM.Scale = Op.getImm();
7566     Op = MI->getOperand(2);
7567     if (Op.isImm())
7568       AM.IndexReg = Op.getImm();
7569     Op = MI->getOperand(3);
7570     if (Op.isGlobal()) {
7571       AM.GV = Op.getGlobal();
7572     } else {
7573       AM.Disp = Op.getImm();
7574     }
7575     addFullAddress(BuildMI(BB, dl, TII->get(Opc)), AM)
7576                       .addReg(MI->getOperand(4).getReg());
7577
7578     // Reload the original control word now.
7579     addFrameReference(BuildMI(BB, dl, TII->get(X86::FLDCW16m)), CWFrameIdx);
7580
7581     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
7582     return BB;
7583   }
7584   case X86::ATOMAND32:
7585     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7586                                                X86::AND32ri, X86::MOV32rm,
7587                                                X86::LCMPXCHG32, X86::MOV32rr,
7588                                                X86::NOT32r, X86::EAX,
7589                                                X86::GR32RegisterClass);
7590   case X86::ATOMOR32:
7591     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
7592                                                X86::OR32ri, X86::MOV32rm,
7593                                                X86::LCMPXCHG32, X86::MOV32rr,
7594                                                X86::NOT32r, X86::EAX,
7595                                                X86::GR32RegisterClass);
7596   case X86::ATOMXOR32:
7597     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
7598                                                X86::XOR32ri, X86::MOV32rm,
7599                                                X86::LCMPXCHG32, X86::MOV32rr,
7600                                                X86::NOT32r, X86::EAX,
7601                                                X86::GR32RegisterClass);
7602   case X86::ATOMNAND32:
7603     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
7604                                                X86::AND32ri, X86::MOV32rm,
7605                                                X86::LCMPXCHG32, X86::MOV32rr,
7606                                                X86::NOT32r, X86::EAX,
7607                                                X86::GR32RegisterClass, true);
7608   case X86::ATOMMIN32:
7609     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
7610   case X86::ATOMMAX32:
7611     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
7612   case X86::ATOMUMIN32:
7613     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
7614   case X86::ATOMUMAX32:
7615     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
7616
7617   case X86::ATOMAND16:
7618     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7619                                                X86::AND16ri, X86::MOV16rm,
7620                                                X86::LCMPXCHG16, X86::MOV16rr,
7621                                                X86::NOT16r, X86::AX,
7622                                                X86::GR16RegisterClass);
7623   case X86::ATOMOR16:
7624     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
7625                                                X86::OR16ri, X86::MOV16rm,
7626                                                X86::LCMPXCHG16, X86::MOV16rr,
7627                                                X86::NOT16r, X86::AX,
7628                                                X86::GR16RegisterClass);
7629   case X86::ATOMXOR16:
7630     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
7631                                                X86::XOR16ri, X86::MOV16rm,
7632                                                X86::LCMPXCHG16, X86::MOV16rr,
7633                                                X86::NOT16r, X86::AX,
7634                                                X86::GR16RegisterClass);
7635   case X86::ATOMNAND16:
7636     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
7637                                                X86::AND16ri, X86::MOV16rm,
7638                                                X86::LCMPXCHG16, X86::MOV16rr,
7639                                                X86::NOT16r, X86::AX,
7640                                                X86::GR16RegisterClass, true);
7641   case X86::ATOMMIN16:
7642     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
7643   case X86::ATOMMAX16:
7644     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
7645   case X86::ATOMUMIN16:
7646     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
7647   case X86::ATOMUMAX16:
7648     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
7649
7650   case X86::ATOMAND8:
7651     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7652                                                X86::AND8ri, X86::MOV8rm,
7653                                                X86::LCMPXCHG8, X86::MOV8rr,
7654                                                X86::NOT8r, X86::AL,
7655                                                X86::GR8RegisterClass);
7656   case X86::ATOMOR8:
7657     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
7658                                                X86::OR8ri, X86::MOV8rm,
7659                                                X86::LCMPXCHG8, X86::MOV8rr,
7660                                                X86::NOT8r, X86::AL,
7661                                                X86::GR8RegisterClass);
7662   case X86::ATOMXOR8:
7663     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
7664                                                X86::XOR8ri, X86::MOV8rm,
7665                                                X86::LCMPXCHG8, X86::MOV8rr,
7666                                                X86::NOT8r, X86::AL,
7667                                                X86::GR8RegisterClass);
7668   case X86::ATOMNAND8:
7669     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
7670                                                X86::AND8ri, X86::MOV8rm,
7671                                                X86::LCMPXCHG8, X86::MOV8rr,
7672                                                X86::NOT8r, X86::AL,
7673                                                X86::GR8RegisterClass, true);
7674   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
7675   // This group is for 64-bit host.
7676   case X86::ATOMAND64:
7677     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7678                                                X86::AND64ri32, X86::MOV64rm,
7679                                                X86::LCMPXCHG64, X86::MOV64rr,
7680                                                X86::NOT64r, X86::RAX,
7681                                                X86::GR64RegisterClass);
7682   case X86::ATOMOR64:
7683     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
7684                                                X86::OR64ri32, X86::MOV64rm,
7685                                                X86::LCMPXCHG64, X86::MOV64rr,
7686                                                X86::NOT64r, X86::RAX,
7687                                                X86::GR64RegisterClass);
7688   case X86::ATOMXOR64:
7689     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
7690                                                X86::XOR64ri32, X86::MOV64rm,
7691                                                X86::LCMPXCHG64, X86::MOV64rr,
7692                                                X86::NOT64r, X86::RAX,
7693                                                X86::GR64RegisterClass);
7694   case X86::ATOMNAND64:
7695     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
7696                                                X86::AND64ri32, X86::MOV64rm,
7697                                                X86::LCMPXCHG64, X86::MOV64rr,
7698                                                X86::NOT64r, X86::RAX,
7699                                                X86::GR64RegisterClass, true);
7700   case X86::ATOMMIN64:
7701     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
7702   case X86::ATOMMAX64:
7703     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
7704   case X86::ATOMUMIN64:
7705     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
7706   case X86::ATOMUMAX64:
7707     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
7708
7709   // This group does 64-bit operations on a 32-bit host.
7710   case X86::ATOMAND6432:
7711     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7712                                                X86::AND32rr, X86::AND32rr,
7713                                                X86::AND32ri, X86::AND32ri,
7714                                                false);
7715   case X86::ATOMOR6432:
7716     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7717                                                X86::OR32rr, X86::OR32rr,
7718                                                X86::OR32ri, X86::OR32ri,
7719                                                false);
7720   case X86::ATOMXOR6432:
7721     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7722                                                X86::XOR32rr, X86::XOR32rr,
7723                                                X86::XOR32ri, X86::XOR32ri,
7724                                                false);
7725   case X86::ATOMNAND6432:
7726     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7727                                                X86::AND32rr, X86::AND32rr,
7728                                                X86::AND32ri, X86::AND32ri,
7729                                                true);
7730   case X86::ATOMADD6432:
7731     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7732                                                X86::ADD32rr, X86::ADC32rr,
7733                                                X86::ADD32ri, X86::ADC32ri,
7734                                                false);
7735   case X86::ATOMSUB6432:
7736     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7737                                                X86::SUB32rr, X86::SBB32rr,
7738                                                X86::SUB32ri, X86::SBB32ri,
7739                                                false);
7740   case X86::ATOMSWAP6432:
7741     return EmitAtomicBit6432WithCustomInserter(MI, BB,
7742                                                X86::MOV32rr, X86::MOV32rr,
7743                                                X86::MOV32ri, X86::MOV32ri,
7744                                                false);
7745   }
7746 }
7747
7748 //===----------------------------------------------------------------------===//
7749 //                           X86 Optimization Hooks
7750 //===----------------------------------------------------------------------===//
7751
7752 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
7753                                                        const APInt &Mask,
7754                                                        APInt &KnownZero,
7755                                                        APInt &KnownOne,
7756                                                        const SelectionDAG &DAG,
7757                                                        unsigned Depth) const {
7758   unsigned Opc = Op.getOpcode();
7759   assert((Opc >= ISD::BUILTIN_OP_END ||
7760           Opc == ISD::INTRINSIC_WO_CHAIN ||
7761           Opc == ISD::INTRINSIC_W_CHAIN ||
7762           Opc == ISD::INTRINSIC_VOID) &&
7763          "Should use MaskedValueIsZero if you don't know whether Op"
7764          " is a target node!");
7765
7766   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
7767   switch (Opc) {
7768   default: break;
7769   case X86ISD::ADD:
7770   case X86ISD::SUB:
7771   case X86ISD::SMUL:
7772   case X86ISD::UMUL:
7773     // These nodes' second result is a boolean.
7774     if (Op.getResNo() == 0)
7775       break;
7776     // Fallthrough
7777   case X86ISD::SETCC:
7778     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
7779                                        Mask.getBitWidth() - 1);
7780     break;
7781   }
7782 }
7783
7784 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
7785 /// node is a GlobalAddress + offset.
7786 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
7787                                        GlobalValue* &GA, int64_t &Offset) const{
7788   if (N->getOpcode() == X86ISD::Wrapper) {
7789     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
7790       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
7791       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
7792       return true;
7793     }
7794   }
7795   return TargetLowering::isGAPlusOffset(N, GA, Offset);
7796 }
7797
7798 static bool isBaseAlignmentOfN(unsigned N, SDNode *Base,
7799                                const TargetLowering &TLI) {
7800   GlobalValue *GV;
7801   int64_t Offset = 0;
7802   if (TLI.isGAPlusOffset(Base, GV, Offset))
7803     return (GV->getAlignment() >= N && (Offset % N) == 0);
7804   // DAG combine handles the stack object case.
7805   return false;
7806 }
7807
7808 static bool EltsFromConsecutiveLoads(SDNode *N, SDValue PermMask,
7809                                      unsigned NumElems, MVT EVT,
7810                                      SDNode *&Base,
7811                                      SelectionDAG &DAG, MachineFrameInfo *MFI,
7812                                      const TargetLowering &TLI) {
7813   Base = NULL;
7814   for (unsigned i = 0; i < NumElems; ++i) {
7815     SDValue Idx = PermMask.getOperand(i);
7816     if (Idx.getOpcode() == ISD::UNDEF) {
7817       if (!Base)
7818         return false;
7819       continue;
7820     }
7821
7822     SDValue Elt = DAG.getShuffleScalarElt(N, i);
7823     if (!Elt.getNode() ||
7824         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
7825       return false;
7826     if (!Base) {
7827       Base = Elt.getNode();
7828       if (Base->getOpcode() == ISD::UNDEF)
7829         return false;
7830       continue;
7831     }
7832     if (Elt.getOpcode() == ISD::UNDEF)
7833       continue;
7834
7835     if (!TLI.isConsecutiveLoad(Elt.getNode(), Base,
7836                                EVT.getSizeInBits()/8, i, MFI))
7837       return false;
7838   }
7839   return true;
7840 }
7841
7842 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
7843 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
7844 /// if the load addresses are consecutive, non-overlapping, and in the right
7845 /// order.
7846 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
7847                                        const TargetLowering &TLI) {
7848   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7849   DebugLoc dl = N->getDebugLoc();
7850   MVT VT = N->getValueType(0);
7851   MVT EVT = VT.getVectorElementType();
7852   SDValue PermMask = N->getOperand(2);
7853   unsigned NumElems = PermMask.getNumOperands();
7854   SDNode *Base = NULL;
7855   if (!EltsFromConsecutiveLoads(N, PermMask, NumElems, EVT, Base,
7856                                 DAG, MFI, TLI))
7857     return SDValue();
7858
7859   LoadSDNode *LD = cast<LoadSDNode>(Base);
7860   if (isBaseAlignmentOfN(16, Base->getOperand(1).getNode(), TLI))
7861     return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7862                        LD->getSrcValue(), LD->getSrcValueOffset(),
7863                        LD->isVolatile());
7864   return DAG.getLoad(VT, dl, LD->getChain(), LD->getBasePtr(),
7865                      LD->getSrcValue(), LD->getSrcValueOffset(),
7866                      LD->isVolatile(), LD->getAlignment());
7867 }
7868
7869 /// PerformBuildVectorCombine - build_vector 0,(load i64 / f64) -> movq / movsd.
7870 static SDValue PerformBuildVectorCombine(SDNode *N, SelectionDAG &DAG,
7871                                          TargetLowering::DAGCombinerInfo &DCI,
7872                                          const X86Subtarget *Subtarget,
7873                                          const TargetLowering &TLI) {
7874   unsigned NumOps = N->getNumOperands();
7875   DebugLoc dl = N->getDebugLoc();
7876
7877   // Ignore single operand BUILD_VECTOR.
7878   if (NumOps == 1)
7879     return SDValue();
7880
7881   MVT VT = N->getValueType(0);
7882   MVT EVT = VT.getVectorElementType();
7883   if ((EVT != MVT::i64 && EVT != MVT::f64) || Subtarget->is64Bit())
7884     // We are looking for load i64 and zero extend. We want to transform
7885     // it before legalizer has a chance to expand it. Also look for i64
7886     // BUILD_PAIR bit casted to f64.
7887     return SDValue();
7888   // This must be an insertion into a zero vector.
7889   SDValue HighElt = N->getOperand(1);
7890   if (!isZeroNode(HighElt))
7891     return SDValue();
7892
7893   // Value must be a load.
7894   SDNode *Base = N->getOperand(0).getNode();
7895   if (!isa<LoadSDNode>(Base)) {
7896     if (Base->getOpcode() != ISD::BIT_CONVERT)
7897       return SDValue();
7898     Base = Base->getOperand(0).getNode();
7899     if (!isa<LoadSDNode>(Base))
7900       return SDValue();
7901   }
7902
7903   // Transform it into VZEXT_LOAD addr.
7904   LoadSDNode *LD = cast<LoadSDNode>(Base);
7905
7906   // Load must not be an extload.
7907   if (LD->getExtensionType() != ISD::NON_EXTLOAD)
7908     return SDValue();
7909
7910   // Load type should legal type so we don't have to legalize it.
7911   if (!TLI.isTypeLegal(VT))
7912     return SDValue();
7913
7914   SDVTList Tys = DAG.getVTList(VT, MVT::Other);
7915   SDValue Ops[] = { LD->getChain(), LD->getBasePtr() };
7916   SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
7917   TargetLowering::TargetLoweringOpt TLO(DAG);
7918   TLO.CombineTo(SDValue(Base, 1), ResNode.getValue(1));
7919   DCI.CommitTargetLoweringOpt(TLO);
7920   return ResNode;
7921 }
7922
7923 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
7924 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
7925                                       const X86Subtarget *Subtarget) {
7926   DebugLoc dl = N->getDebugLoc();
7927   SDValue Cond = N->getOperand(0);
7928
7929   // If we have SSE[12] support, try to form min/max nodes.
7930   if (Subtarget->hasSSE2() &&
7931       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
7932     if (Cond.getOpcode() == ISD::SETCC) {
7933       // Get the LHS/RHS of the select.
7934       SDValue LHS = N->getOperand(1);
7935       SDValue RHS = N->getOperand(2);
7936       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
7937
7938       unsigned Opcode = 0;
7939       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
7940         switch (CC) {
7941         default: break;
7942         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
7943         case ISD::SETULE:
7944         case ISD::SETLE:
7945           if (!UnsafeFPMath) break;
7946           // FALL THROUGH.
7947         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
7948         case ISD::SETLT:
7949           Opcode = X86ISD::FMIN;
7950           break;
7951
7952         case ISD::SETOGT: // (X > Y) ? X : Y -> max
7953         case ISD::SETUGT:
7954         case ISD::SETGT:
7955           if (!UnsafeFPMath) break;
7956           // FALL THROUGH.
7957         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
7958         case ISD::SETGE:
7959           Opcode = X86ISD::FMAX;
7960           break;
7961         }
7962       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
7963         switch (CC) {
7964         default: break;
7965         case ISD::SETOGT: // (X > Y) ? Y : X -> min
7966         case ISD::SETUGT:
7967         case ISD::SETGT:
7968           if (!UnsafeFPMath) break;
7969           // FALL THROUGH.
7970         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
7971         case ISD::SETGE:
7972           Opcode = X86ISD::FMIN;
7973           break;
7974
7975         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
7976         case ISD::SETULE:
7977         case ISD::SETLE:
7978           if (!UnsafeFPMath) break;
7979           // FALL THROUGH.
7980         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
7981         case ISD::SETLT:
7982           Opcode = X86ISD::FMAX;
7983           break;
7984         }
7985       }
7986
7987       if (Opcode)
7988         return DAG.getNode(Opcode, dl, N->getValueType(0), LHS, RHS);
7989     }
7990
7991   }
7992
7993   return SDValue();
7994 }
7995
7996 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
7997 ///                       when possible.
7998 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
7999                                    const X86Subtarget *Subtarget) {
8000   // On X86 with SSE2 support, we can transform this to a vector shift if
8001   // all elements are shifted by the same amount.  We can't do this in legalize
8002   // because the a constant vector is typically transformed to a constant pool
8003   // so we have no knowledge of the shift amount.
8004   if (!Subtarget->hasSSE2())
8005     return SDValue();
8006
8007   MVT VT = N->getValueType(0);
8008   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
8009     return SDValue();
8010
8011   SDValue ShAmtOp = N->getOperand(1);
8012   MVT EltVT = VT.getVectorElementType();
8013   DebugLoc dl = N->getDebugLoc();
8014   SDValue BaseShAmt;
8015   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
8016     unsigned NumElts = VT.getVectorNumElements();
8017     unsigned i = 0;
8018     for (; i != NumElts; ++i) {
8019       SDValue Arg = ShAmtOp.getOperand(i);
8020       if (Arg.getOpcode() == ISD::UNDEF) continue;
8021       BaseShAmt = Arg;
8022       break;
8023     }
8024     for (; i != NumElts; ++i) {
8025       SDValue Arg = ShAmtOp.getOperand(i);
8026       if (Arg.getOpcode() == ISD::UNDEF) continue;
8027       if (Arg != BaseShAmt) {
8028         return SDValue();
8029       }
8030     }
8031   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
8032              isSplatMask(ShAmtOp.getOperand(2).getNode())) {
8033       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, ShAmtOp,
8034                               DAG.getIntPtrConstant(0));
8035   } else
8036     return SDValue();
8037
8038   if (EltVT.bitsGT(MVT::i32))
8039     BaseShAmt = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BaseShAmt);
8040   else if (EltVT.bitsLT(MVT::i32))
8041     BaseShAmt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BaseShAmt);
8042
8043   // The shift amount is identical so we can do a vector shift.
8044   SDValue  ValOp = N->getOperand(0);
8045   switch (N->getOpcode()) {
8046   default:
8047     assert(0 && "Unknown shift opcode!");
8048     break;
8049   case ISD::SHL:
8050     if (VT == MVT::v2i64)
8051       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8052                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8053                          ValOp, BaseShAmt);
8054     if (VT == MVT::v4i32)
8055       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8056                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8057                          ValOp, BaseShAmt);
8058     if (VT == MVT::v8i16)
8059       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8060                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8061                          ValOp, BaseShAmt);
8062     break;
8063   case ISD::SRA:
8064     if (VT == MVT::v4i32)
8065       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8066                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
8067                          ValOp, BaseShAmt);
8068     if (VT == MVT::v8i16)
8069       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8070                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
8071                          ValOp, BaseShAmt);
8072     break;
8073   case ISD::SRL:
8074     if (VT == MVT::v2i64)
8075       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8076                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8077                          ValOp, BaseShAmt);
8078     if (VT == MVT::v4i32)
8079       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8080                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
8081                          ValOp, BaseShAmt);
8082     if (VT ==  MVT::v8i16)
8083       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8084                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
8085                          ValOp, BaseShAmt);
8086     break;
8087   }
8088   return SDValue();
8089 }
8090
8091 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
8092 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
8093                                      const X86Subtarget *Subtarget) {
8094   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
8095   // the FP state in cases where an emms may be missing.
8096   // A preferable solution to the general problem is to figure out the right
8097   // places to insert EMMS.  This qualifies as a quick hack.
8098   StoreSDNode *St = cast<StoreSDNode>(N);
8099   if (St->getValue().getValueType().isVector() &&
8100       St->getValue().getValueType().getSizeInBits() == 64 &&
8101       isa<LoadSDNode>(St->getValue()) &&
8102       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
8103       St->getChain().hasOneUse() && !St->isVolatile()) {
8104     SDNode* LdVal = St->getValue().getNode();
8105     LoadSDNode *Ld = 0;
8106     int TokenFactorIndex = -1;
8107     SmallVector<SDValue, 8> Ops;
8108     SDNode* ChainVal = St->getChain().getNode();
8109     // Must be a store of a load.  We currently handle two cases:  the load
8110     // is a direct child, and it's under an intervening TokenFactor.  It is
8111     // possible to dig deeper under nested TokenFactors.
8112     if (ChainVal == LdVal)
8113       Ld = cast<LoadSDNode>(St->getChain());
8114     else if (St->getValue().hasOneUse() &&
8115              ChainVal->getOpcode() == ISD::TokenFactor) {
8116       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
8117         if (ChainVal->getOperand(i).getNode() == LdVal) {
8118           TokenFactorIndex = i;
8119           Ld = cast<LoadSDNode>(St->getValue());
8120         } else
8121           Ops.push_back(ChainVal->getOperand(i));
8122       }
8123     }
8124     if (Ld) {
8125       DebugLoc dl = N->getDebugLoc();
8126       // If we are a 64-bit capable x86, lower to a single movq load/store pair.
8127       if (Subtarget->is64Bit()) {
8128         SDValue NewLd = DAG.getLoad(MVT::i64, dl, Ld->getChain(),
8129                                       Ld->getBasePtr(), Ld->getSrcValue(),
8130                                       Ld->getSrcValueOffset(), Ld->isVolatile(),
8131                                       Ld->getAlignment());
8132         SDValue NewChain = NewLd.getValue(1);
8133         if (TokenFactorIndex != -1) {
8134           Ops.push_back(NewChain);
8135           NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Ops[0],
8136                                  Ops.size());
8137         }
8138         return DAG.getStore(NewChain, dl, NewLd, St->getBasePtr(),
8139                             St->getSrcValue(), St->getSrcValueOffset(),
8140                             St->isVolatile(), St->getAlignment());
8141       }
8142
8143       // Otherwise, lower to two 32-bit copies.
8144       SDValue LoAddr = Ld->getBasePtr();
8145       SDValue HiAddr = DAG.getNode(ISD::ADD, dl, MVT::i32, LoAddr,
8146                                      DAG.getConstant(4, MVT::i32));
8147
8148       SDValue LoLd = DAG.getLoad(MVT::i32, dl, Ld->getChain(), LoAddr,
8149                                    Ld->getSrcValue(), Ld->getSrcValueOffset(),
8150                                    Ld->isVolatile(), Ld->getAlignment());
8151       SDValue HiLd = DAG.getLoad(MVT::i32, dl, Ld->getChain(), HiAddr,
8152                                    Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
8153                                    Ld->isVolatile(),
8154                                    MinAlign(Ld->getAlignment(), 4));
8155
8156       SDValue NewChain = LoLd.getValue(1);
8157       if (TokenFactorIndex != -1) {
8158         Ops.push_back(LoLd);
8159         Ops.push_back(HiLd);
8160         NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Ops[0],
8161                                Ops.size());
8162       }
8163
8164       LoAddr = St->getBasePtr();
8165       HiAddr = DAG.getNode(ISD::ADD, dl, MVT::i32, LoAddr,
8166                            DAG.getConstant(4, MVT::i32));
8167
8168       SDValue LoSt = DAG.getStore(NewChain, dl, LoLd, LoAddr,
8169                           St->getSrcValue(), St->getSrcValueOffset(),
8170                           St->isVolatile(), St->getAlignment());
8171       SDValue HiSt = DAG.getStore(NewChain, dl, HiLd, HiAddr,
8172                                     St->getSrcValue(),
8173                                     St->getSrcValueOffset() + 4,
8174                                     St->isVolatile(),
8175                                     MinAlign(St->getAlignment(), 4));
8176       return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, LoSt, HiSt);
8177     }
8178   }
8179   return SDValue();
8180 }
8181
8182 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
8183 /// X86ISD::FXOR nodes.
8184 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
8185   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
8186   // F[X]OR(0.0, x) -> x
8187   // F[X]OR(x, 0.0) -> x
8188   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8189     if (C->getValueAPF().isPosZero())
8190       return N->getOperand(1);
8191   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8192     if (C->getValueAPF().isPosZero())
8193       return N->getOperand(0);
8194   return SDValue();
8195 }
8196
8197 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
8198 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
8199   // FAND(0.0, x) -> 0.0
8200   // FAND(x, 0.0) -> 0.0
8201   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
8202     if (C->getValueAPF().isPosZero())
8203       return N->getOperand(0);
8204   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
8205     if (C->getValueAPF().isPosZero())
8206       return N->getOperand(1);
8207   return SDValue();
8208 }
8209
8210 static SDValue PerformBTCombine(SDNode *N,
8211                                 SelectionDAG &DAG,
8212                                 TargetLowering::DAGCombinerInfo &DCI) {
8213   // BT ignores high bits in the bit index operand.
8214   SDValue Op1 = N->getOperand(1);
8215   if (Op1.hasOneUse()) {
8216     unsigned BitWidth = Op1.getValueSizeInBits();
8217     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
8218     APInt KnownZero, KnownOne;
8219     TargetLowering::TargetLoweringOpt TLO(DAG);
8220     TargetLowering &TLI = DAG.getTargetLoweringInfo();
8221     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
8222         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
8223       DCI.CommitTargetLoweringOpt(TLO);
8224   }
8225   return SDValue();
8226 }
8227
8228 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
8229                                              DAGCombinerInfo &DCI) const {
8230   SelectionDAG &DAG = DCI.DAG;
8231   switch (N->getOpcode()) {
8232   default: break;
8233   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
8234   case ISD::BUILD_VECTOR:
8235     return PerformBuildVectorCombine(N, DAG, DCI, Subtarget, *this);
8236   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
8237   case ISD::SHL:
8238   case ISD::SRA:
8239   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
8240   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
8241   case X86ISD::FXOR:
8242   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
8243   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
8244   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
8245   }
8246
8247   return SDValue();
8248 }
8249
8250 //===----------------------------------------------------------------------===//
8251 //                           X86 Inline Assembly Support
8252 //===----------------------------------------------------------------------===//
8253
8254 /// getConstraintType - Given a constraint letter, return the type of
8255 /// constraint it is for this target.
8256 X86TargetLowering::ConstraintType
8257 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
8258   if (Constraint.size() == 1) {
8259     switch (Constraint[0]) {
8260     case 'A':
8261       return C_Register;
8262     case 'f':
8263     case 'r':
8264     case 'R':
8265     case 'l':
8266     case 'q':
8267     case 'Q':
8268     case 'x':
8269     case 'y':
8270     case 'Y':
8271       return C_RegisterClass;
8272     case 'e':
8273     case 'Z':
8274       return C_Other;
8275     default:
8276       break;
8277     }
8278   }
8279   return TargetLowering::getConstraintType(Constraint);
8280 }
8281
8282 /// LowerXConstraint - try to replace an X constraint, which matches anything,
8283 /// with another that has more specific requirements based on the type of the
8284 /// corresponding operand.
8285 const char *X86TargetLowering::
8286 LowerXConstraint(MVT ConstraintVT) const {
8287   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
8288   // 'f' like normal targets.
8289   if (ConstraintVT.isFloatingPoint()) {
8290     if (Subtarget->hasSSE2())
8291       return "Y";
8292     if (Subtarget->hasSSE1())
8293       return "x";
8294   }
8295
8296   return TargetLowering::LowerXConstraint(ConstraintVT);
8297 }
8298
8299 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
8300 /// vector.  If it is invalid, don't add anything to Ops.
8301 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
8302                                                      char Constraint,
8303                                                      bool hasMemory,
8304                                                      std::vector<SDValue>&Ops,
8305                                                      SelectionDAG &DAG) const {
8306   SDValue Result(0, 0);
8307
8308   switch (Constraint) {
8309   default: break;
8310   case 'I':
8311     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8312       if (C->getZExtValue() <= 31) {
8313         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8314         break;
8315       }
8316     }
8317     return;
8318   case 'J':
8319     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8320       if (C->getZExtValue() <= 63) {
8321         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8322         break;
8323       }
8324     }
8325     return;
8326   case 'N':
8327     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8328       if (C->getZExtValue() <= 255) {
8329         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8330         break;
8331       }
8332     }
8333     return;
8334   case 'e': {
8335     // 32-bit signed value
8336     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8337       const ConstantInt *CI = C->getConstantIntValue();
8338       if (CI->isValueValidForType(Type::Int32Ty, C->getSExtValue())) {
8339         // Widen to 64 bits here to get it sign extended.
8340         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
8341         break;
8342       }
8343     // FIXME gcc accepts some relocatable values here too, but only in certain
8344     // memory models; it's complicated.
8345     }
8346     return;
8347   }
8348   case 'Z': {
8349     // 32-bit unsigned value
8350     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
8351       const ConstantInt *CI = C->getConstantIntValue();
8352       if (CI->isValueValidForType(Type::Int32Ty, C->getZExtValue())) {
8353         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
8354         break;
8355       }
8356     }
8357     // FIXME gcc accepts some relocatable values here too, but only in certain
8358     // memory models; it's complicated.
8359     return;
8360   }
8361   case 'i': {
8362     // Literal immediates are always ok.
8363     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
8364       // Widen to 64 bits here to get it sign extended.
8365       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
8366       break;
8367     }
8368
8369     // If we are in non-pic codegen mode, we allow the address of a global (with
8370     // an optional displacement) to be used with 'i'.
8371     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
8372     int64_t Offset = 0;
8373
8374     // Match either (GA) or (GA+C)
8375     if (GA) {
8376       Offset = GA->getOffset();
8377     } else if (Op.getOpcode() == ISD::ADD) {
8378       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8379       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
8380       if (C && GA) {
8381         Offset = GA->getOffset()+C->getZExtValue();
8382       } else {
8383         C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8384         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
8385         if (C && GA)
8386           Offset = GA->getOffset()+C->getZExtValue();
8387         else
8388           C = 0, GA = 0;
8389       }
8390     }
8391
8392     if (GA) {
8393       if (hasMemory)
8394         Op = LowerGlobalAddress(GA->getGlobal(), Op.getDebugLoc(),
8395                                 Offset, DAG);
8396       else
8397         Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
8398                                         Offset);
8399       Result = Op;
8400       break;
8401     }
8402
8403     // Otherwise, not valid for this mode.
8404     return;
8405   }
8406   }
8407
8408   if (Result.getNode()) {
8409     Ops.push_back(Result);
8410     return;
8411   }
8412   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
8413                                                       Ops, DAG);
8414 }
8415
8416 std::vector<unsigned> X86TargetLowering::
8417 getRegClassForInlineAsmConstraint(const std::string &Constraint,
8418                                   MVT VT) const {
8419   if (Constraint.size() == 1) {
8420     // FIXME: not handling fp-stack yet!
8421     switch (Constraint[0]) {      // GCC X86 Constraint Letters
8422     default: break;  // Unknown constraint letter
8423     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
8424     case 'Q':   // Q_REGS
8425       if (VT == MVT::i32)
8426         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
8427       else if (VT == MVT::i16)
8428         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
8429       else if (VT == MVT::i8)
8430         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
8431       else if (VT == MVT::i64)
8432         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
8433       break;
8434     }
8435   }
8436
8437   return std::vector<unsigned>();
8438 }
8439
8440 std::pair<unsigned, const TargetRegisterClass*>
8441 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
8442                                                 MVT VT) const {
8443   // First, see if this is a constraint that directly corresponds to an LLVM
8444   // register class.
8445   if (Constraint.size() == 1) {
8446     // GCC Constraint Letters
8447     switch (Constraint[0]) {
8448     default: break;
8449     case 'r':   // GENERAL_REGS
8450     case 'R':   // LEGACY_REGS
8451     case 'l':   // INDEX_REGS
8452       if (VT == MVT::i8)
8453         return std::make_pair(0U, X86::GR8RegisterClass);
8454       if (VT == MVT::i16)
8455         return std::make_pair(0U, X86::GR16RegisterClass);
8456       if (VT == MVT::i32 || !Subtarget->is64Bit())
8457         return std::make_pair(0U, X86::GR32RegisterClass);
8458       return std::make_pair(0U, X86::GR64RegisterClass);
8459     case 'f':  // FP Stack registers.
8460       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
8461       // value to the correct fpstack register class.
8462       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
8463         return std::make_pair(0U, X86::RFP32RegisterClass);
8464       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
8465         return std::make_pair(0U, X86::RFP64RegisterClass);
8466       return std::make_pair(0U, X86::RFP80RegisterClass);
8467     case 'y':   // MMX_REGS if MMX allowed.
8468       if (!Subtarget->hasMMX()) break;
8469       return std::make_pair(0U, X86::VR64RegisterClass);
8470     case 'Y':   // SSE_REGS if SSE2 allowed
8471       if (!Subtarget->hasSSE2()) break;
8472       // FALL THROUGH.
8473     case 'x':   // SSE_REGS if SSE1 allowed
8474       if (!Subtarget->hasSSE1()) break;
8475
8476       switch (VT.getSimpleVT()) {
8477       default: break;
8478       // Scalar SSE types.
8479       case MVT::f32:
8480       case MVT::i32:
8481         return std::make_pair(0U, X86::FR32RegisterClass);
8482       case MVT::f64:
8483       case MVT::i64:
8484         return std::make_pair(0U, X86::FR64RegisterClass);
8485       // Vector types.
8486       case MVT::v16i8:
8487       case MVT::v8i16:
8488       case MVT::v4i32:
8489       case MVT::v2i64:
8490       case MVT::v4f32:
8491       case MVT::v2f64:
8492         return std::make_pair(0U, X86::VR128RegisterClass);
8493       }
8494       break;
8495     }
8496   }
8497
8498   // Use the default implementation in TargetLowering to convert the register
8499   // constraint into a member of a register class.
8500   std::pair<unsigned, const TargetRegisterClass*> Res;
8501   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
8502
8503   // Not found as a standard register?
8504   if (Res.second == 0) {
8505     // GCC calls "st(0)" just plain "st".
8506     if (StringsEqualNoCase("{st}", Constraint)) {
8507       Res.first = X86::ST0;
8508       Res.second = X86::RFP80RegisterClass;
8509     }
8510     // 'A' means EAX + EDX.
8511     if (Constraint == "A") {
8512       Res.first = X86::EAX;
8513       Res.second = X86::GRADRegisterClass;
8514     }
8515     return Res;
8516   }
8517
8518   // Otherwise, check to see if this is a register class of the wrong value
8519   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
8520   // turn into {ax},{dx}.
8521   if (Res.second->hasType(VT))
8522     return Res;   // Correct type already, nothing to do.
8523
8524   // All of the single-register GCC register classes map their values onto
8525   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
8526   // really want an 8-bit or 32-bit register, map to the appropriate register
8527   // class and return the appropriate register.
8528   if (Res.second == X86::GR16RegisterClass) {
8529     if (VT == MVT::i8) {
8530       unsigned DestReg = 0;
8531       switch (Res.first) {
8532       default: break;
8533       case X86::AX: DestReg = X86::AL; break;
8534       case X86::DX: DestReg = X86::DL; break;
8535       case X86::CX: DestReg = X86::CL; break;
8536       case X86::BX: DestReg = X86::BL; break;
8537       }
8538       if (DestReg) {
8539         Res.first = DestReg;
8540         Res.second = Res.second = X86::GR8RegisterClass;
8541       }
8542     } else if (VT == MVT::i32) {
8543       unsigned DestReg = 0;
8544       switch (Res.first) {
8545       default: break;
8546       case X86::AX: DestReg = X86::EAX; break;
8547       case X86::DX: DestReg = X86::EDX; break;
8548       case X86::CX: DestReg = X86::ECX; break;
8549       case X86::BX: DestReg = X86::EBX; break;
8550       case X86::SI: DestReg = X86::ESI; break;
8551       case X86::DI: DestReg = X86::EDI; break;
8552       case X86::BP: DestReg = X86::EBP; break;
8553       case X86::SP: DestReg = X86::ESP; break;
8554       }
8555       if (DestReg) {
8556         Res.first = DestReg;
8557         Res.second = Res.second = X86::GR32RegisterClass;
8558       }
8559     } else if (VT == MVT::i64) {
8560       unsigned DestReg = 0;
8561       switch (Res.first) {
8562       default: break;
8563       case X86::AX: DestReg = X86::RAX; break;
8564       case X86::DX: DestReg = X86::RDX; break;
8565       case X86::CX: DestReg = X86::RCX; break;
8566       case X86::BX: DestReg = X86::RBX; break;
8567       case X86::SI: DestReg = X86::RSI; break;
8568       case X86::DI: DestReg = X86::RDI; break;
8569       case X86::BP: DestReg = X86::RBP; break;
8570       case X86::SP: DestReg = X86::RSP; break;
8571       }
8572       if (DestReg) {
8573         Res.first = DestReg;
8574         Res.second = Res.second = X86::GR64RegisterClass;
8575       }
8576     }
8577   } else if (Res.second == X86::FR32RegisterClass ||
8578              Res.second == X86::FR64RegisterClass ||
8579              Res.second == X86::VR128RegisterClass) {
8580     // Handle references to XMM physical registers that got mapped into the
8581     // wrong class.  This can happen with constraints like {xmm0} where the
8582     // target independent register mapper will just pick the first match it can
8583     // find, ignoring the required type.
8584     if (VT == MVT::f32)
8585       Res.second = X86::FR32RegisterClass;
8586     else if (VT == MVT::f64)
8587       Res.second = X86::FR64RegisterClass;
8588     else if (X86::VR128RegisterClass->hasType(VT))
8589       Res.second = X86::VR128RegisterClass;
8590   }
8591
8592   return Res;
8593 }
8594
8595 //===----------------------------------------------------------------------===//
8596 //                           X86 Widen vector type
8597 //===----------------------------------------------------------------------===//
8598
8599 /// getWidenVectorType: given a vector type, returns the type to widen
8600 /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
8601 /// If there is no vector type that we want to widen to, returns MVT::Other
8602 /// When and where to widen is target dependent based on the cost of
8603 /// scalarizing vs using the wider vector type.
8604
8605 MVT X86TargetLowering::getWidenVectorType(MVT VT) const {
8606   assert(VT.isVector());
8607   if (isTypeLegal(VT))
8608     return VT;
8609
8610   // TODO: In computeRegisterProperty, we can compute the list of legal vector
8611   //       type based on element type.  This would speed up our search (though
8612   //       it may not be worth it since the size of the list is relatively
8613   //       small).
8614   MVT EltVT = VT.getVectorElementType();
8615   unsigned NElts = VT.getVectorNumElements();
8616
8617   // On X86, it make sense to widen any vector wider than 1
8618   if (NElts <= 1)
8619     return MVT::Other;
8620
8621   for (unsigned nVT = MVT::FIRST_VECTOR_VALUETYPE;
8622        nVT <= MVT::LAST_VECTOR_VALUETYPE; ++nVT) {
8623     MVT SVT = (MVT::SimpleValueType)nVT;
8624
8625     if (isTypeLegal(SVT) &&
8626         SVT.getVectorElementType() == EltVT &&
8627         SVT.getVectorNumElements() > NElts)
8628       return SVT;
8629   }
8630   return MVT::Other;
8631 }