lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86ShuffleDecode.h"
  20 #include "X86TargetMachine.h"
  21 #include "X86TargetObjectFile.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/MachineFrameInfo.h"
  32 #include "llvm/CodeGen/MachineFunction.h"
  33 #include "llvm/CodeGen/MachineInstrBuilder.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/CodeGen/PseudoSourceValue.h"
  38 #include "llvm/MC/MCAsmInfo.h"
  39 #include "llvm/MC/MCContext.h"
  40 #include "llvm/MC/MCExpr.h"
  41 #include "llvm/MC/MCSymbol.h"
  42 #include "llvm/ADT/BitVector.h"
  43 #include "llvm/ADT/SmallSet.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/ADT/StringExtras.h"
  46 #include "llvm/ADT/VectorExtras.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/Dwarf.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 using namespace llvm;
  54 using namespace dwarf;
  55
  56 STATISTIC(NumTailCalls, "Number of tail calls");
  57
  58 static cl::opt<bool>
  59 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  60
  61 // Forward declarations.
  62 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  63                        SDValue V2);
  64
  65 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  66
  67   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
  68
  69   if (TM.getSubtarget<X86Subtarget>().isTargetDarwin()) {
  70     if (is64Bit) return new X8664_MachoTargetObjectFile();
  71     return new TargetLoweringObjectFileMachO();
  72   } else if (TM.getSubtarget<X86Subtarget>().isTargetELF() ){
  73     if (is64Bit) return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   } else if (TM.getSubtarget<X86Subtarget>().isTargetCOFF()) {
  76     return new TargetLoweringObjectFileCOFF();
  77   }
  78   llvm_unreachable("unknown subtarget type");
  79 }
  80
  81 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  82   : TargetLowering(TM, createTLOF(TM)) {
  83   Subtarget = &TM.getSubtarget<X86Subtarget>();
  84   X86ScalarSSEf64 = Subtarget->hasSSE2();
  85   X86ScalarSSEf32 = Subtarget->hasSSE1();
  86   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  87
  88   RegInfo = TM.getRegisterInfo();
  89   TD = getTargetData();
  90
  91   // Set up the TargetLowering object.
  92
  93   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  94   setShiftAmountType(MVT::i8);
  95   setBooleanContents(ZeroOrOneBooleanContent);
  96   setSchedulingPreference(Sched::RegPressure);
  97   setStackPointerRegisterToSaveRestore(X86StackPtr);
  98
  99   if (Subtarget->isTargetDarwin()) {
 100     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 101     setUseUnderscoreSetJmp(false);
 102     setUseUnderscoreLongJmp(false);
 103   } else if (Subtarget->isTargetMingw()) {
 104     // MS runtime is weird: it exports _setjmp, but longjmp!
 105     setUseUnderscoreSetJmp(true);
 106     setUseUnderscoreLongJmp(false);
 107   } else {
 108     setUseUnderscoreSetJmp(true);
 109     setUseUnderscoreLongJmp(true);
 110   }
 111
 112   // Set up the register classes.
 113   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 114   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 115   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 116   if (Subtarget->is64Bit())
 117     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 118
 119   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 120
 121   // We don't accept any truncstore of integer registers.
 122   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 123   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 125   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 126   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 127   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 128
 129   // SETOEQ and SETUNE require checking two conditions.
 130   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 131   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 133   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 136
 137   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 138   // operation.
 139   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 142
 143   if (Subtarget->is64Bit()) {
 144     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 146   } else if (!UseSoftFloat) {
 147     // We have an algorithm for SSE2->double, and we turn this into a
 148     // 64-bit FILD followed by conditional FADD for other targets.
 149     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 150     // We have an algorithm for SSE2, and we turn this into a 64-bit
 151     // FILD for other targets.
 152     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 153   }
 154
 155   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 156   // this operation.
 157   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 158   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 159
 160   if (!UseSoftFloat) {
 161     // SSE has no i16 to fp conversion, only i32
 162     if (X86ScalarSSEf32) {
 163       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 164       // f32 and f64 cases are Legal, f80 case is not
 165       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 166     } else {
 167       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 168       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 169     }
 170   } else {
 171     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 172     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 173   }
 174
 175   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 176   // are Legal, f80 is custom lowered.
 177   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 178   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 179
 180   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 181   // this operation.
 182   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 183   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 184
 185   if (X86ScalarSSEf32) {
 186     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 187     // f32 and f64 cases are Legal, f80 case is not
 188     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 189   } else {
 190     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 191     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 192   }
 193
 194   // Handle FP_TO_UINT by promoting the destination to a larger signed
 195   // conversion.
 196   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 199
 200   if (Subtarget->is64Bit()) {
 201     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 202     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 203   } else if (!UseSoftFloat) {
 204     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 205       // Expand FP_TO_UINT into a select.
 206       // FIXME: We would like to use a Custom expander here eventually to do
 207       // the optimal thing for SSE vs. the default expansion in the legalizer.
 208       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 209     else
 210       // With SSE3 we can use fisttpll to convert to a signed i64; without
 211       // SSE, we're stuck with a fistpll.
 212       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 213   }
 214
 215   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 216   if (!X86ScalarSSEf64) {
 217     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 218     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 219     if (Subtarget->is64Bit()) {
 220       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 221       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 222       if (Subtarget->hasMMX() && !DisableMMX)
 223         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 224       else
 225         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 226     }
 227   }
 228
 229   // Scalar integer divide and remainder are lowered to use operations that
 230   // produce two results, to match the available instructions. This exposes
 231   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 232   // into a single instruction.
 233   //
 234   // Scalar integer multiply-high is also lowered to use two-result
 235   // operations, to match the available instructions. However, plain multiply
 236   // (low) operations are left as Legal, as there are single-result
 237   // instructions for this in x86. Using the two-result multiply instructions
 238   // when both high and low results are needed must be arranged by dagcombine.
 239   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 240   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 241   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 242   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 243   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 244   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 245   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 246   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 247   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 248   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 249   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 250   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 251   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 252   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 253   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 254   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 255   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 256   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 257   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 258   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 259   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 260   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 261   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 262   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 263
 264   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 265   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 266   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 267   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 268   if (Subtarget->is64Bit())
 269     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 270   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 273   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 274   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 277   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 278
 279   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 280   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 281   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 282   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 283   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 284   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 285   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 286   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 287   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 288   if (Subtarget->is64Bit()) {
 289     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 290     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 291     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 292   }
 293
 294   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 295   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 296
 297   // These should be promoted to a larger select which is supported.
 298   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 299   // X86 wants to expand cmov itself.
 300   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 301   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 302   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 306   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 311   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 312   if (Subtarget->is64Bit()) {
 313     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 314     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 315   }
 316   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 317
 318   // Darwin ABI issue.
 319   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 320   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 321   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 322   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 323   if (Subtarget->is64Bit())
 324     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 325   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 326   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 327   if (Subtarget->is64Bit()) {
 328     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 329     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 330     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 331     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 332     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 333   }
 334   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 335   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 336   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 337   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 338   if (Subtarget->is64Bit()) {
 339     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 340     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 341     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasSSE1())
 345     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 346
 347   // We may not have a libcall for MEMBARRIER so we should lower this.
 348   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 349
 350   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 351   // Locked instructions, in turn, have implicit fence semantics (all memory
 352   // operations are flushed before issuing the locked instruction, and they
 353   // are not buffered), so we can fold away the common pattern of
 354   // fence-atomic-fence.
 355   setShouldFoldAtomicFences(true);
 356
 357   // Expand certain atomics
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 361   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 362
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 366   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 367
 368   if (!Subtarget->is64Bit()) {
 369     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 375     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 376   }
 377
 378   // FIXME - use subtarget debug flags
 379   if (!Subtarget->isTargetDarwin() &&
 380       !Subtarget->isTargetELF() &&
 381       !Subtarget->isTargetCygMing()) {
 382     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 383   }
 384
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 387   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 388   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 389   if (Subtarget->is64Bit()) {
 390     setExceptionPointerRegister(X86::RAX);
 391     setExceptionSelectorRegister(X86::RDX);
 392   } else {
 393     setExceptionPointerRegister(X86::EAX);
 394     setExceptionSelectorRegister(X86::EDX);
 395   }
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 397   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 398
 399   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 400
 401   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 402
 403   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 404   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 405   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 406   if (Subtarget->is64Bit()) {
 407     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 408     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 409   } else {
 410     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 411     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 412   }
 413
 414   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 415   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 416   if (Subtarget->is64Bit())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 418   if (Subtarget->isTargetCygMing())
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 420   else
 421     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 422
 423   if (!UseSoftFloat && X86ScalarSSEf64) {
 424     // f32 and f64 use SSE.
 425     // Set up the FP register classes.
 426     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 427     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 428
 429     // Use ANDPD to simulate FABS.
 430     setOperationAction(ISD::FABS , MVT::f64, Custom);
 431     setOperationAction(ISD::FABS , MVT::f32, Custom);
 432
 433     // Use XORP to simulate FNEG.
 434     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 435     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 436
 437     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 439     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 440
 441     // We don't support sin/cos/fmod
 442     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 444     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 445     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 446
 447     // Expand FP immediates into loads from the stack, except for the special
 448     // cases we handle.
 449     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 450     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 451   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 452     // Use SSE for f32, x87 for f64.
 453     // Set up the FP register classes.
 454     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 455     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 456
 457     // Use ANDPS to simulate FABS.
 458     setOperationAction(ISD::FABS , MVT::f32, Custom);
 459
 460     // Use XORP to simulate FNEG.
 461     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 462
 463     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 464
 465     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 467     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 468
 469     // We don't support sin/cos/fmod
 470     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 471     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 472
 473     // Special cases we handle for FP constants.
 474     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 475     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 476     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 477     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 478     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 479
 480     if (!UnsafeFPMath) {
 481       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 482       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 483     }
 484   } else if (!UseSoftFloat) {
 485     // f32 and f64 in x87.
 486     // Set up the FP register classes.
 487     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 488     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 489
 490     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 491     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 493     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 494
 495     if (!UnsafeFPMath) {
 496       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 497       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 498     }
 499     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 500     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 501     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 502     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 503     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 504     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 505     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 506     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 507   }
 508
 509   // Long double always uses X87.
 510   if (!UseSoftFloat) {
 511     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 512     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 513     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 514     {
 515       bool ignored;
 516       APFloat TmpFlt(+0.0);
 517       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 518                      &ignored);
 519       addLegalFPImmediate(TmpFlt);  // FLD0
 520       TmpFlt.changeSign();
 521       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 522       APFloat TmpFlt2(+1.0);
 523       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                       &ignored);
 525       addLegalFPImmediate(TmpFlt2);  // FLD1
 526       TmpFlt2.changeSign();
 527       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 528     }
 529
 530     if (!UnsafeFPMath) {
 531       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 532       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 533     }
 534   }
 535
 536   // Always use a library call for pow.
 537   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 539   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 540
 541   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 543   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 545   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 546
 547   // First set operation action for all vector types to either promote
 548   // (for widening) or expand (for scalarization). Then we will selectively
 549   // turn on ones that can be effectively codegen'd.
 550   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 551        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 552     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 568     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 601     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 605     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 606          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 607       setTruncStoreAction((MVT::SimpleValueType)VT,
 608                           (MVT::SimpleValueType)InnerVT, Expand);
 609     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 612   }
 613
 614   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 615   // with -msoft-float, disable use of MMX as well.
 616   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 617     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass, false);
 618
 619     // FIXME: Remove the rest of this stuff.
 620     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 621     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 622     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 623
 624     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 625
 626     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 627     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 628     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 629     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 630
 631     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 632     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 633     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 634     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 635
 636     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 637     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 638
 639     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 640     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 641     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 642     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 643     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 644     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 645     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 646
 647     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 648     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 649     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 650     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 651     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 652     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 653     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 654
 655     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 656     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 657     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 658     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 659     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 660     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 661     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 662
 663     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 664     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 665     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 666     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 667     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 668     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 669     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 670
 671     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 673     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 674     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 675
 676     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 677     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 678     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 679     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 680
 681     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 682     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 683     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 684
 685     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 686
 687     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 688     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 689     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 690     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 691     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 692     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 693     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 694
 695     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 696       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 697       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 698       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 699       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 700     }
 701   }
 702
 703   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 704     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 705
 706     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 707     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 708     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 709     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 711     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 712     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 713     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 714     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 715     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 716     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 717     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 718   }
 719
 720   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 721     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 722
 723     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 724     // registers cannot be used even for integer operations.
 725     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 726     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 727     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 728     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 729
 730     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 731     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 732     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 733     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 734     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 735     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 736     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 737     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 738     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 739     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 740     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 741     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 742     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 743     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 744     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 745     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 746
 747     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 748     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 749     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 750     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 751
 752     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 753     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 754     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 755     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 756     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 757
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 760     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 761     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 762     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 763
 764     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 765     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 766       EVT VT = (MVT::SimpleValueType)i;
 767       // Do not attempt to custom lower non-power-of-2 vectors
 768       if (!isPowerOf2_32(VT.getVectorNumElements()))
 769         continue;
 770       // Do not attempt to custom lower non-128-bit vectors
 771       if (!VT.is128BitVector())
 772         continue;
 773       setOperationAction(ISD::BUILD_VECTOR,
 774                          VT.getSimpleVT().SimpleTy, Custom);
 775       setOperationAction(ISD::VECTOR_SHUFFLE,
 776                          VT.getSimpleVT().SimpleTy, Custom);
 777       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 778                          VT.getSimpleVT().SimpleTy, Custom);
 779     }
 780
 781     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 782     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 783     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 784     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 785     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 786     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 787
 788     if (Subtarget->is64Bit()) {
 789       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 790       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 791     }
 792
 793     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 794     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 795       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 796       EVT VT = SVT;
 797
 798       // Do not attempt to promote non-128-bit vectors
 799       if (!VT.is128BitVector())
 800         continue;
 801
 802       setOperationAction(ISD::AND,    SVT, Promote);
 803       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 804       setOperationAction(ISD::OR,     SVT, Promote);
 805       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 806       setOperationAction(ISD::XOR,    SVT, Promote);
 807       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 808       setOperationAction(ISD::LOAD,   SVT, Promote);
 809       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 810       setOperationAction(ISD::SELECT, SVT, Promote);
 811       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 812     }
 813
 814     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 815
 816     // Custom lower v2i64 and v2f64 selects.
 817     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 818     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 819     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 820     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 821
 822     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 823     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 824     if (!DisableMMX && Subtarget->hasMMX()) {
 825       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 826       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 827     }
 828   }
 829
 830   if (Subtarget->hasSSE41()) {
 831     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 832     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 833     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 834     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 835     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 836     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 837     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 838     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 839     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 840     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 841
 842     // FIXME: Do we need to handle scalar-to-vector here?
 843     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 844
 845     // Can turn SHL into an integer multiply.
 846     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 847     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 848
 849     // i8 and i16 vectors are custom , because the source register and source
 850     // source memory operand types are not the same width.  f32 vectors are
 851     // custom since the immediate controlling the insert encodes additional
 852     // information.
 853     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 854     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 855     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 856     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 857
 858     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 859     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 860     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 861     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 862
 863     if (Subtarget->is64Bit()) {
 864       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 866     }
 867   }
 868
 869   if (Subtarget->hasSSE42()) {
 870     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 871   }
 872
 873   if (!UseSoftFloat && Subtarget->hasAVX()) {
 874     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 875     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 876     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 877     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 878     addRegisterClass(MVT::v32i8, X86::VR256RegisterClass);
 879
 880     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 882     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 883     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 884     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 885     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 886     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 887     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 888     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 889     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 890     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 891     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 892     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 893     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 894     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 895
 896     // Operations to consider commented out -v16i16 v32i8
 897     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 899     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 900     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 901     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 902     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 903     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 904     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 905     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 906     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 907     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 908     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 909     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 910     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 911
 912     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 913     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 914     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 915     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 916
 917     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 918     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 919     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 920     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 921     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 922
 923     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 924     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 925     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 926     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 927     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 928     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 929
 930 #if 0
 931     // Not sure we want to do this since there are no 256-bit integer
 932     // operations in AVX
 933
 934     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 935     // This includes 256-bit vectors
 936     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 937       EVT VT = (MVT::SimpleValueType)i;
 938
 939       // Do not attempt to custom lower non-power-of-2 vectors
 940       if (!isPowerOf2_32(VT.getVectorNumElements()))
 941         continue;
 942
 943       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 944       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 945       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 946     }
 947
 948     if (Subtarget->is64Bit()) {
 949       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 950       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 951     }
 952 #endif
 953
 954 #if 0
 955     // Not sure we want to do this since there are no 256-bit integer
 956     // operations in AVX
 957
 958     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 959     // Including 256-bit vectors
 960     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 961       EVT VT = (MVT::SimpleValueType)i;
 962
 963       if (!VT.is256BitVector()) {
 964         continue;
 965       }
 966       setOperationAction(ISD::AND,    VT, Promote);
 967       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 968       setOperationAction(ISD::OR,     VT, Promote);
 969       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 970       setOperationAction(ISD::XOR,    VT, Promote);
 971       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 972       setOperationAction(ISD::LOAD,   VT, Promote);
 973       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 974       setOperationAction(ISD::SELECT, VT, Promote);
 975       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 976     }
 977
 978     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 979 #endif
 980   }
 981
 982   // We want to custom lower some of our intrinsics.
 983   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 984
 985   // Add/Sub/Mul with overflow operations are custom lowered.
 986   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 987   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 988   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 989   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 990   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 991
 992   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 993   // handle type legalization for these operations here.
 994   //
 995   // FIXME: We really should do custom legalization for addition and
 996   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 997   // than generic legalization for 64-bit multiplication-with-overflow, though.
 998   if (Subtarget->is64Bit()) {
 999     setOperationAction(ISD::SADDO, MVT::i64, Custom);
1000     setOperationAction(ISD::UADDO, MVT::i64, Custom);
1001     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
1002     setOperationAction(ISD::USUBO, MVT::i64, Custom);
1003     setOperationAction(ISD::SMULO, MVT::i64, Custom);
1004   }
1005
1006   if (!Subtarget->is64Bit()) {
1007     // These libcalls are not available in 32-bit.
1008     setLibcallName(RTLIB::SHL_I128, 0);
1009     setLibcallName(RTLIB::SRL_I128, 0);
1010     setLibcallName(RTLIB::SRA_I128, 0);
1011   }
1012
1013   // We have target-specific dag combine patterns for the following nodes:
1014   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1015   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1016   setTargetDAGCombine(ISD::BUILD_VECTOR);
1017   setTargetDAGCombine(ISD::SELECT);
1018   setTargetDAGCombine(ISD::SHL);
1019   setTargetDAGCombine(ISD::SRA);
1020   setTargetDAGCombine(ISD::SRL);
1021   setTargetDAGCombine(ISD::OR);
1022   setTargetDAGCombine(ISD::STORE);
1023   setTargetDAGCombine(ISD::ZERO_EXTEND);
1024   if (Subtarget->is64Bit())
1025     setTargetDAGCombine(ISD::MUL);
1026
1027   computeRegisterProperties();
1028
1029   // FIXME: These should be based on subtarget info. Plus, the values should
1030   // be smaller when we are in optimizing for size mode.
1031   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1032   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1033   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1034   setPrefLoopAlignment(16);
1035   benefitFromCodePlacementOpt = true;
1036 }
1037
1038
1039 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1040   return MVT::i8;
1041 }
1042
1043
1044 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1045 /// the desired ByVal argument alignment.
1046 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1047   if (MaxAlign == 16)
1048     return;
1049   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1050     if (VTy->getBitWidth() == 128)
1051       MaxAlign = 16;
1052   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1053     unsigned EltAlign = 0;
1054     getMaxByValAlign(ATy->getElementType(), EltAlign);
1055     if (EltAlign > MaxAlign)
1056       MaxAlign = EltAlign;
1057   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1058     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1059       unsigned EltAlign = 0;
1060       getMaxByValAlign(STy->getElementType(i), EltAlign);
1061       if (EltAlign > MaxAlign)
1062         MaxAlign = EltAlign;
1063       if (MaxAlign == 16)
1064         break;
1065     }
1066   }
1067   return;
1068 }
1069
1070 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1071 /// function arguments in the caller parameter area. For X86, aggregates
1072 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1073 /// are at 4-byte boundaries.
1074 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1075   if (Subtarget->is64Bit()) {
1076     // Max of 8 and alignment of type.
1077     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1078     if (TyAlign > 8)
1079       return TyAlign;
1080     return 8;
1081   }
1082
1083   unsigned Align = 4;
1084   if (Subtarget->hasSSE1())
1085     getMaxByValAlign(Ty, Align);
1086   return Align;
1087 }
1088
1089 /// getOptimalMemOpType - Returns the target specific optimal type for load
1090 /// and store operations as a result of memset, memcpy, and memmove
1091 /// lowering. If DstAlign is zero that means it's safe to destination
1092 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1093 /// means there isn't a need to check it against alignment requirement,
1094 /// probably because the source does not need to be loaded. If
1095 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1096 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1097 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1098 /// constant so it does not need to be loaded.
1099 /// It returns EVT::Other if the type should be determined using generic
1100 /// target-independent logic.
1101 EVT
1102 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1103                                        unsigned DstAlign, unsigned SrcAlign,
1104                                        bool NonScalarIntSafe,
1105                                        bool MemcpyStrSrc,
1106                                        MachineFunction &MF) const {
1107   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1108   // linux.  This is because the stack realignment code can't handle certain
1109   // cases like PR2962.  This should be removed when PR2962 is fixed.
1110   const Function *F = MF.getFunction();
1111   if (NonScalarIntSafe &&
1112       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1113     if (Size >= 16 &&
1114         (Subtarget->isUnalignedMemAccessFast() ||
1115          ((DstAlign == 0 || DstAlign >= 16) &&
1116           (SrcAlign == 0 || SrcAlign >= 16))) &&
1117         Subtarget->getStackAlignment() >= 16) {
1118       if (Subtarget->hasSSE2())
1119         return MVT::v4i32;
1120       if (Subtarget->hasSSE1())
1121         return MVT::v4f32;
1122     } else if (!MemcpyStrSrc && Size >= 8 &&
1123                !Subtarget->is64Bit() &&
1124                Subtarget->getStackAlignment() >= 8 &&
1125                Subtarget->hasSSE2()) {
1126       // Do not use f64 to lower memcpy if source is string constant. It's
1127       // better to use i32 to avoid the loads.
1128       return MVT::f64;
1129     }
1130   }
1131   if (Subtarget->is64Bit() && Size >= 8)
1132     return MVT::i64;
1133   return MVT::i32;
1134 }
1135
1136 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1137 /// current function.  The returned value is a member of the
1138 /// MachineJumpTableInfo::JTEntryKind enum.
1139 unsigned X86TargetLowering::getJumpTableEncoding() const {
1140   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1141   // symbol.
1142   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1143       Subtarget->isPICStyleGOT())
1144     return MachineJumpTableInfo::EK_Custom32;
1145
1146   // Otherwise, use the normal jump table encoding heuristics.
1147   return TargetLowering::getJumpTableEncoding();
1148 }
1149
1150 /// getPICBaseSymbol - Return the X86-32 PIC base.
1151 MCSymbol *
1152 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1153                                     MCContext &Ctx) const {
1154   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1155   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1156                                Twine(MF->getFunctionNumber())+"$pb");
1157 }
1158
1159
1160 const MCExpr *
1161 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1162                                              const MachineBasicBlock *MBB,
1163                                              unsigned uid,MCContext &Ctx) const{
1164   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1165          Subtarget->isPICStyleGOT());
1166   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1167   // entries.
1168   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1169                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1170 }
1171
1172 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1173 /// jumptable.
1174 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1175                                                     SelectionDAG &DAG) const {
1176   if (!Subtarget->is64Bit())
1177     // This doesn't have DebugLoc associated with it, but is not really the
1178     // same as a Register.
1179     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1180   return Table;
1181 }
1182
1183 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1184 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1185 /// MCExpr.
1186 const MCExpr *X86TargetLowering::
1187 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1188                              MCContext &Ctx) const {
1189   // X86-64 uses RIP relative addressing based on the jump table label.
1190   if (Subtarget->isPICStyleRIPRel())
1191     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1192
1193   // Otherwise, the reference is relative to the PIC base.
1194   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1195 }
1196
1197 /// getFunctionAlignment - Return the Log2 alignment of this function.
1198 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1199   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1200 }
1201
1202 std::pair<const TargetRegisterClass*, uint8_t>
1203 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1204   const TargetRegisterClass *RRC = 0;
1205   uint8_t Cost = 1;
1206   switch (VT.getSimpleVT().SimpleTy) {
1207   default:
1208     return TargetLowering::findRepresentativeClass(VT);
1209   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1210     RRC = (Subtarget->is64Bit()
1211            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1212     break;
1213   case MVT::v8i8: case MVT::v4i16:
1214   case MVT::v2i32: case MVT::v1i64:
1215     RRC = X86::VR64RegisterClass;
1216     break;
1217   case MVT::f32: case MVT::f64:
1218   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1219   case MVT::v4f32: case MVT::v2f64:
1220   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1221   case MVT::v4f64:
1222     RRC = X86::VR128RegisterClass;
1223     break;
1224   }
1225   return std::make_pair(RRC, Cost);
1226 }
1227
1228 unsigned
1229 X86TargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
1230                                        MachineFunction &MF) const {
1231   unsigned FPDiff = RegInfo->hasFP(MF) ? 1 : 0;
1232   switch (RC->getID()) {
1233   default:
1234     return 0;
1235   case X86::GR32RegClassID:
1236     return 4 - FPDiff;
1237   case X86::GR64RegClassID:
1238     return 8 - FPDiff;
1239   case X86::VR128RegClassID:
1240     return Subtarget->is64Bit() ? 10 : 4;
1241   case X86::VR64RegClassID:
1242     return 4;
1243   }
1244 }
1245
1246 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1247                                                unsigned &Offset) const {
1248   if (!Subtarget->isTargetLinux())
1249     return false;
1250
1251   if (Subtarget->is64Bit()) {
1252     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1253     Offset = 0x28;
1254     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1255       AddressSpace = 256;
1256     else
1257       AddressSpace = 257;
1258   } else {
1259     // %gs:0x14 on i386
1260     Offset = 0x14;
1261     AddressSpace = 256;
1262   }
1263   return true;
1264 }
1265
1266
1267 //===----------------------------------------------------------------------===//
1268 //               Return Value Calling Convention Implementation
1269 //===----------------------------------------------------------------------===//
1270
1271 #include "X86GenCallingConv.inc"
1272
1273 bool
1274 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1275                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1276                         LLVMContext &Context) const {
1277   SmallVector<CCValAssign, 16> RVLocs;
1278   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1279                  RVLocs, Context);
1280   return CCInfo.CheckReturn(Outs, RetCC_X86);
1281 }
1282
1283 SDValue
1284 X86TargetLowering::LowerReturn(SDValue Chain,
1285                                CallingConv::ID CallConv, bool isVarArg,
1286                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1287                                const SmallVectorImpl<SDValue> &OutVals,
1288                                DebugLoc dl, SelectionDAG &DAG) const {
1289   MachineFunction &MF = DAG.getMachineFunction();
1290   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1291
1292   SmallVector<CCValAssign, 16> RVLocs;
1293   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1294                  RVLocs, *DAG.getContext());
1295   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1296
1297   // Add the regs to the liveout set for the function.
1298   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1299   for (unsigned i = 0; i != RVLocs.size(); ++i)
1300     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1301       MRI.addLiveOut(RVLocs[i].getLocReg());
1302
1303   SDValue Flag;
1304
1305   SmallVector<SDValue, 6> RetOps;
1306   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1307   // Operand #1 = Bytes To Pop
1308   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1309                    MVT::i16));
1310
1311   // Copy the result values into the output registers.
1312   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1313     CCValAssign &VA = RVLocs[i];
1314     assert(VA.isRegLoc() && "Can only return in registers!");
1315     SDValue ValToCopy = OutVals[i];
1316     EVT ValVT = ValToCopy.getValueType();
1317
1318     // If this is x86-64, and we disabled SSE, we can't return FP values
1319     if ((ValVT == MVT::f32 || ValVT == MVT::f64) &&
1320         (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
1321       report_fatal_error("SSE register return with SSE disabled");
1322     }
1323     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1324     // llvm-gcc has never done it right and no one has noticed, so this
1325     // should be OK for now.
1326     if (ValVT == MVT::f64 &&
1327         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
1328       report_fatal_error("SSE2 register return with SSE2 disabled");
1329
1330     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1331     // the RET instruction and handled by the FP Stackifier.
1332     if (VA.getLocReg() == X86::ST0 ||
1333         VA.getLocReg() == X86::ST1) {
1334       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1335       // change the value to the FP stack register class.
1336       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1337         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1338       RetOps.push_back(ValToCopy);
1339       // Don't emit a copytoreg.
1340       continue;
1341     }
1342
1343     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1344     // which is returned in RAX / RDX.
1345     if (Subtarget->is64Bit()) {
1346       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1347         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1348         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1349           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1350                                   ValToCopy);
1351
1352           // If we don't have SSE2 available, convert to v4f32 so the generated
1353           // register is legal.
1354           if (!Subtarget->hasSSE2())
1355             ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32,ValToCopy);
1356         }
1357       }
1358     }
1359
1360     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1361     Flag = Chain.getValue(1);
1362   }
1363
1364   // The x86-64 ABI for returning structs by value requires that we copy
1365   // the sret argument into %rax for the return. We saved the argument into
1366   // a virtual register in the entry block, so now we copy the value out
1367   // and into %rax.
1368   if (Subtarget->is64Bit() &&
1369       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1370     MachineFunction &MF = DAG.getMachineFunction();
1371     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1372     unsigned Reg = FuncInfo->getSRetReturnReg();
1373     assert(Reg &&
1374            "SRetReturnReg should have been set in LowerFormalArguments().");
1375     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1376
1377     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1378     Flag = Chain.getValue(1);
1379
1380     // RAX now acts like a return value.
1381     MRI.addLiveOut(X86::RAX);
1382   }
1383
1384   RetOps[0] = Chain;  // Update chain.
1385
1386   // Add the flag if we have it.
1387   if (Flag.getNode())
1388     RetOps.push_back(Flag);
1389
1390   return DAG.getNode(X86ISD::RET_FLAG, dl,
1391                      MVT::Other, &RetOps[0], RetOps.size());
1392 }
1393
1394 /// LowerCallResult - Lower the result values of a call into the
1395 /// appropriate copies out of appropriate physical registers.
1396 ///
1397 SDValue
1398 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1399                                    CallingConv::ID CallConv, bool isVarArg,
1400                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1401                                    DebugLoc dl, SelectionDAG &DAG,
1402                                    SmallVectorImpl<SDValue> &InVals) const {
1403
1404   // Assign locations to each value returned by this call.
1405   SmallVector<CCValAssign, 16> RVLocs;
1406   bool Is64Bit = Subtarget->is64Bit();
1407   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1408                  RVLocs, *DAG.getContext());
1409   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1410
1411   // Copy all of the result registers out of their specified physreg.
1412   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1413     CCValAssign &VA = RVLocs[i];
1414     EVT CopyVT = VA.getValVT();
1415
1416     // If this is x86-64, and we disabled SSE, we can't return FP values
1417     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1418         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1419       report_fatal_error("SSE register return with SSE disabled");
1420     }
1421
1422     SDValue Val;
1423
1424     // If this is a call to a function that returns an fp value on the floating
1425     // point stack, we must guarantee the the value is popped from the stack, so
1426     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1427     // if the return value is not used. We use the FpGET_ST0 instructions
1428     // instead.
1429     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1430       // If we prefer to use the value in xmm registers, copy it out as f80 and
1431       // use a truncate to move it from fp stack reg to xmm reg.
1432       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1433       bool isST0 = VA.getLocReg() == X86::ST0;
1434       unsigned Opc = 0;
1435       if (CopyVT == MVT::f32) Opc = isST0 ? X86::FpGET_ST0_32:X86::FpGET_ST1_32;
1436       if (CopyVT == MVT::f64) Opc = isST0 ? X86::FpGET_ST0_64:X86::FpGET_ST1_64;
1437       if (CopyVT == MVT::f80) Opc = isST0 ? X86::FpGET_ST0_80:X86::FpGET_ST1_80;
1438       SDValue Ops[] = { Chain, InFlag };
1439       Chain = SDValue(DAG.getMachineNode(Opc, dl, CopyVT, MVT::Other, MVT::Flag,
1440                                          Ops, 2), 1);
1441       Val = Chain.getValue(0);
1442
1443       // Round the f80 to the right size, which also moves it to the appropriate
1444       // xmm register.
1445       if (CopyVT != VA.getValVT())
1446         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1447                           // This truncation won't change the value.
1448                           DAG.getIntPtrConstant(1));
1449     } else if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1450       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1451       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1452         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1453                                    MVT::v2i64, InFlag).getValue(1);
1454         Val = Chain.getValue(0);
1455         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1456                           Val, DAG.getConstant(0, MVT::i64));
1457       } else {
1458         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1459                                    MVT::i64, InFlag).getValue(1);
1460         Val = Chain.getValue(0);
1461       }
1462       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1463     } else {
1464       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1465                                  CopyVT, InFlag).getValue(1);
1466       Val = Chain.getValue(0);
1467     }
1468     InFlag = Chain.getValue(2);
1469     InVals.push_back(Val);
1470   }
1471
1472   return Chain;
1473 }
1474
1475
1476 //===----------------------------------------------------------------------===//
1477 //                C & StdCall & Fast Calling Convention implementation
1478 //===----------------------------------------------------------------------===//
1479 //  StdCall calling convention seems to be standard for many Windows' API
1480 //  routines and around. It differs from C calling convention just a little:
1481 //  callee should clean up the stack, not caller. Symbols should be also
1482 //  decorated in some fancy way :) It doesn't support any vector arguments.
1483 //  For info on fast calling convention see Fast Calling Convention (tail call)
1484 //  implementation LowerX86_32FastCCCallTo.
1485
1486 /// CallIsStructReturn - Determines whether a call uses struct return
1487 /// semantics.
1488 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1489   if (Outs.empty())
1490     return false;
1491
1492   return Outs[0].Flags.isSRet();
1493 }
1494
1495 /// ArgsAreStructReturn - Determines whether a function uses struct
1496 /// return semantics.
1497 static bool
1498 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1499   if (Ins.empty())
1500     return false;
1501
1502   return Ins[0].Flags.isSRet();
1503 }
1504
1505 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1506 /// given CallingConvention value.
1507 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1508   if (Subtarget->is64Bit()) {
1509     if (CC == CallingConv::GHC)
1510       return CC_X86_64_GHC;
1511     else if (Subtarget->isTargetWin64())
1512       return CC_X86_Win64_C;
1513     else
1514       return CC_X86_64_C;
1515   }
1516
1517   if (CC == CallingConv::X86_FastCall)
1518     return CC_X86_32_FastCall;
1519   else if (CC == CallingConv::X86_ThisCall)
1520     return CC_X86_32_ThisCall;
1521   else if (CC == CallingConv::Fast)
1522     return CC_X86_32_FastCC;
1523   else if (CC == CallingConv::GHC)
1524     return CC_X86_32_GHC;
1525   else
1526     return CC_X86_32_C;
1527 }
1528
1529 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1530 /// by "Src" to address "Dst" with size and alignment information specified by
1531 /// the specific parameter attribute. The copy will be passed as a byval
1532 /// function parameter.
1533 static SDValue
1534 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1535                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1536                           DebugLoc dl) {
1537   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1538
1539   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1540                        /*isVolatile*/false, /*AlwaysInline=*/true,
1541                        MachinePointerInfo(), MachinePointerInfo());
1542 }
1543
1544 /// IsTailCallConvention - Return true if the calling convention is one that
1545 /// supports tail call optimization.
1546 static bool IsTailCallConvention(CallingConv::ID CC) {
1547   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1548 }
1549
1550 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1551 /// a tailcall target by changing its ABI.
1552 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1553   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1554 }
1555
1556 SDValue
1557 X86TargetLowering::LowerMemArgument(SDValue Chain,
1558                                     CallingConv::ID CallConv,
1559                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1560                                     DebugLoc dl, SelectionDAG &DAG,
1561                                     const CCValAssign &VA,
1562                                     MachineFrameInfo *MFI,
1563                                     unsigned i) const {
1564   // Create the nodes corresponding to a load from this parameter slot.
1565   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1566   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1567   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1568   EVT ValVT;
1569
1570   // If value is passed by pointer we have address passed instead of the value
1571   // itself.
1572   if (VA.getLocInfo() == CCValAssign::Indirect)
1573     ValVT = VA.getLocVT();
1574   else
1575     ValVT = VA.getValVT();
1576
1577   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1578   // changed with more analysis.
1579   // In case of tail call optimization mark all arguments mutable. Since they
1580   // could be overwritten by lowering of arguments in case of a tail call.
1581   if (Flags.isByVal()) {
1582     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1583                                     VA.getLocMemOffset(), isImmutable);
1584     return DAG.getFrameIndex(FI, getPointerTy());
1585   } else {
1586     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1587                                     VA.getLocMemOffset(), isImmutable);
1588     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1589     return DAG.getLoad(ValVT, dl, Chain, FIN,
1590                        MachinePointerInfo::getFixedStack(FI),
1591                        false, false, 0);
1592   }
1593 }
1594
1595 SDValue
1596 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1597                                         CallingConv::ID CallConv,
1598                                         bool isVarArg,
1599                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1600                                         DebugLoc dl,
1601                                         SelectionDAG &DAG,
1602                                         SmallVectorImpl<SDValue> &InVals)
1603                                           const {
1604   MachineFunction &MF = DAG.getMachineFunction();
1605   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1606
1607   const Function* Fn = MF.getFunction();
1608   if (Fn->hasExternalLinkage() &&
1609       Subtarget->isTargetCygMing() &&
1610       Fn->getName() == "main")
1611     FuncInfo->setForceFramePointer(true);
1612
1613   MachineFrameInfo *MFI = MF.getFrameInfo();
1614   bool Is64Bit = Subtarget->is64Bit();
1615   bool IsWin64 = Subtarget->isTargetWin64();
1616
1617   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1618          "Var args not supported with calling convention fastcc or ghc");
1619
1620   // Assign locations to all of the incoming arguments.
1621   SmallVector<CCValAssign, 16> ArgLocs;
1622   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1623                  ArgLocs, *DAG.getContext());
1624   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1625
1626   unsigned LastVal = ~0U;
1627   SDValue ArgValue;
1628   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1629     CCValAssign &VA = ArgLocs[i];
1630     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1631     // places.
1632     assert(VA.getValNo() != LastVal &&
1633            "Don't support value assigned to multiple locs yet");
1634     LastVal = VA.getValNo();
1635
1636     if (VA.isRegLoc()) {
1637       EVT RegVT = VA.getLocVT();
1638       TargetRegisterClass *RC = NULL;
1639       if (RegVT == MVT::i32)
1640         RC = X86::GR32RegisterClass;
1641       else if (Is64Bit && RegVT == MVT::i64)
1642         RC = X86::GR64RegisterClass;
1643       else if (RegVT == MVT::f32)
1644         RC = X86::FR32RegisterClass;
1645       else if (RegVT == MVT::f64)
1646         RC = X86::FR64RegisterClass;
1647       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1648         RC = X86::VR256RegisterClass;
1649       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1650         RC = X86::VR128RegisterClass;
1651       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1652         RC = X86::VR64RegisterClass;
1653       else
1654         llvm_unreachable("Unknown argument type!");
1655
1656       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1657       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1658
1659       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1660       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1661       // right size.
1662       if (VA.getLocInfo() == CCValAssign::SExt)
1663         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1664                                DAG.getValueType(VA.getValVT()));
1665       else if (VA.getLocInfo() == CCValAssign::ZExt)
1666         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1667                                DAG.getValueType(VA.getValVT()));
1668       else if (VA.getLocInfo() == CCValAssign::BCvt)
1669         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1670
1671       if (VA.isExtInLoc()) {
1672         // Handle MMX values passed in XMM regs.
1673         if (RegVT.isVector()) {
1674           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1675                                  ArgValue, DAG.getConstant(0, MVT::i64));
1676           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1677         } else
1678           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1679       }
1680     } else {
1681       assert(VA.isMemLoc());
1682       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1683     }
1684
1685     // If value is passed via pointer - do a load.
1686     if (VA.getLocInfo() == CCValAssign::Indirect)
1687       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1688                              MachinePointerInfo(), false, false, 0);
1689
1690     InVals.push_back(ArgValue);
1691   }
1692
1693   // The x86-64 ABI for returning structs by value requires that we copy
1694   // the sret argument into %rax for the return. Save the argument into
1695   // a virtual register so that we can access it from the return points.
1696   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1697     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1698     unsigned Reg = FuncInfo->getSRetReturnReg();
1699     if (!Reg) {
1700       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1701       FuncInfo->setSRetReturnReg(Reg);
1702     }
1703     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1704     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1705   }
1706
1707   unsigned StackSize = CCInfo.getNextStackOffset();
1708   // Align stack specially for tail calls.
1709   if (FuncIsMadeTailCallSafe(CallConv))
1710     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1711
1712   // If the function takes variable number of arguments, make a frame index for
1713   // the start of the first vararg value... for expansion of llvm.va_start.
1714   if (isVarArg) {
1715     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1716                     CallConv != CallingConv::X86_ThisCall)) {
1717       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1718     }
1719     if (Is64Bit) {
1720       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1721
1722       // FIXME: We should really autogenerate these arrays
1723       static const unsigned GPR64ArgRegsWin64[] = {
1724         X86::RCX, X86::RDX, X86::R8,  X86::R9
1725       };
1726       static const unsigned XMMArgRegsWin64[] = {
1727         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1728       };
1729       static const unsigned GPR64ArgRegs64Bit[] = {
1730         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1731       };
1732       static const unsigned XMMArgRegs64Bit[] = {
1733         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1734         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1735       };
1736       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1737
1738       if (IsWin64) {
1739         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1740         GPR64ArgRegs = GPR64ArgRegsWin64;
1741         XMMArgRegs = XMMArgRegsWin64;
1742       } else {
1743         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1744         GPR64ArgRegs = GPR64ArgRegs64Bit;
1745         XMMArgRegs = XMMArgRegs64Bit;
1746       }
1747       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1748                                                        TotalNumIntRegs);
1749       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1750                                                        TotalNumXMMRegs);
1751
1752       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1753       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1754              "SSE register cannot be used when SSE is disabled!");
1755       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1756              "SSE register cannot be used when SSE is disabled!");
1757       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1758         // Kernel mode asks for SSE to be disabled, so don't push them
1759         // on the stack.
1760         TotalNumXMMRegs = 0;
1761
1762       // For X86-64, if there are vararg parameters that are passed via
1763       // registers, then we must store them to their spots on the stack so they
1764       // may be loaded by deferencing the result of va_next.
1765       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1766       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1767       FuncInfo->setRegSaveFrameIndex(
1768         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1769                                false));
1770
1771       // Store the integer parameter registers.
1772       SmallVector<SDValue, 8> MemOps;
1773       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1774                                         getPointerTy());
1775       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1776       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1777         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1778                                   DAG.getIntPtrConstant(Offset));
1779         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1780                                      X86::GR64RegisterClass);
1781         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1782         SDValue Store =
1783           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1784                        MachinePointerInfo::getFixedStack(
1785                          FuncInfo->getRegSaveFrameIndex(), Offset),
1786                        false, false, 0);
1787         MemOps.push_back(Store);
1788         Offset += 8;
1789       }
1790
1791       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1792         // Now store the XMM (fp + vector) parameter registers.
1793         SmallVector<SDValue, 11> SaveXMMOps;
1794         SaveXMMOps.push_back(Chain);
1795
1796         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1797         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1798         SaveXMMOps.push_back(ALVal);
1799
1800         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1801                                FuncInfo->getRegSaveFrameIndex()));
1802         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1803                                FuncInfo->getVarArgsFPOffset()));
1804
1805         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1806           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1807                                        X86::VR128RegisterClass);
1808           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1809           SaveXMMOps.push_back(Val);
1810         }
1811         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1812                                      MVT::Other,
1813                                      &SaveXMMOps[0], SaveXMMOps.size()));
1814       }
1815
1816       if (!MemOps.empty())
1817         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1818                             &MemOps[0], MemOps.size());
1819     }
1820   }
1821
1822   // Some CCs need callee pop.
1823   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1824     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1825   } else {
1826     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1827     // If this is an sret function, the return should pop the hidden pointer.
1828     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1829       FuncInfo->setBytesToPopOnReturn(4);
1830   }
1831
1832   if (!Is64Bit) {
1833     // RegSaveFrameIndex is X86-64 only.
1834     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1835     if (CallConv == CallingConv::X86_FastCall ||
1836         CallConv == CallingConv::X86_ThisCall)
1837       // fastcc functions can't have varargs.
1838       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1839   }
1840
1841   return Chain;
1842 }
1843
1844 SDValue
1845 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1846                                     SDValue StackPtr, SDValue Arg,
1847                                     DebugLoc dl, SelectionDAG &DAG,
1848                                     const CCValAssign &VA,
1849                                     ISD::ArgFlagsTy Flags) const {
1850   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1851   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1852   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1853   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1854   if (Flags.isByVal())
1855     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1856
1857   return DAG.getStore(Chain, dl, Arg, PtrOff,
1858                       MachinePointerInfo::getStack(LocMemOffset),
1859                       false, false, 0);
1860 }
1861
1862 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1863 /// optimization is performed and it is required.
1864 SDValue
1865 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1866                                            SDValue &OutRetAddr, SDValue Chain,
1867                                            bool IsTailCall, bool Is64Bit,
1868                                            int FPDiff, DebugLoc dl) const {
1869   // Adjust the Return address stack slot.
1870   EVT VT = getPointerTy();
1871   OutRetAddr = getReturnAddressFrameIndex(DAG);
1872
1873   // Load the "old" Return address.
1874   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1875                            false, false, 0);
1876   return SDValue(OutRetAddr.getNode(), 1);
1877 }
1878
1879 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1880 /// optimization is performed and it is required (FPDiff!=0).
1881 static SDValue
1882 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1883                          SDValue Chain, SDValue RetAddrFrIdx,
1884                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1885   // Store the return address to the appropriate stack slot.
1886   if (!FPDiff) return Chain;
1887   // Calculate the new stack slot for the return address.
1888   int SlotSize = Is64Bit ? 8 : 4;
1889   int NewReturnAddrFI =
1890     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1891   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1892   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1893   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1894                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1895                        false, false, 0);
1896   return Chain;
1897 }
1898
1899 SDValue
1900 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1901                              CallingConv::ID CallConv, bool isVarArg,
1902                              bool &isTailCall,
1903                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1904                              const SmallVectorImpl<SDValue> &OutVals,
1905                              const SmallVectorImpl<ISD::InputArg> &Ins,
1906                              DebugLoc dl, SelectionDAG &DAG,
1907                              SmallVectorImpl<SDValue> &InVals) const {
1908   MachineFunction &MF = DAG.getMachineFunction();
1909   bool Is64Bit        = Subtarget->is64Bit();
1910   bool IsStructRet    = CallIsStructReturn(Outs);
1911   bool IsSibcall      = false;
1912
1913   if (isTailCall) {
1914     // Check if it's really possible to do a tail call.
1915     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1916                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1917                                                    Outs, OutVals, Ins, DAG);
1918
1919     // Sibcalls are automatically detected tailcalls which do not require
1920     // ABI changes.
1921     if (!GuaranteedTailCallOpt && isTailCall)
1922       IsSibcall = true;
1923
1924     if (isTailCall)
1925       ++NumTailCalls;
1926   }
1927
1928   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1929          "Var args not supported with calling convention fastcc or ghc");
1930
1931   // Analyze operands of the call, assigning locations to each operand.
1932   SmallVector<CCValAssign, 16> ArgLocs;
1933   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1934                  ArgLocs, *DAG.getContext());
1935   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1936
1937   // Get a count of how many bytes are to be pushed on the stack.
1938   unsigned NumBytes = CCInfo.getNextStackOffset();
1939   if (IsSibcall)
1940     // This is a sibcall. The memory operands are available in caller's
1941     // own caller's stack.
1942     NumBytes = 0;
1943   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1944     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1945
1946   int FPDiff = 0;
1947   if (isTailCall && !IsSibcall) {
1948     // Lower arguments at fp - stackoffset + fpdiff.
1949     unsigned NumBytesCallerPushed =
1950       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1951     FPDiff = NumBytesCallerPushed - NumBytes;
1952
1953     // Set the delta of movement of the returnaddr stackslot.
1954     // But only set if delta is greater than previous delta.
1955     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1956       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1957   }
1958
1959   if (!IsSibcall)
1960     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1961
1962   SDValue RetAddrFrIdx;
1963   // Load return adress for tail calls.
1964   if (isTailCall && FPDiff)
1965     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1966                                     Is64Bit, FPDiff, dl);
1967
1968   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1969   SmallVector<SDValue, 8> MemOpChains;
1970   SDValue StackPtr;
1971
1972   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1973   // of tail call optimization arguments are handle later.
1974   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1975     CCValAssign &VA = ArgLocs[i];
1976     EVT RegVT = VA.getLocVT();
1977     SDValue Arg = OutVals[i];
1978     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1979     bool isByVal = Flags.isByVal();
1980
1981     // Promote the value if needed.
1982     switch (VA.getLocInfo()) {
1983     default: llvm_unreachable("Unknown loc info!");
1984     case CCValAssign::Full: break;
1985     case CCValAssign::SExt:
1986       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1987       break;
1988     case CCValAssign::ZExt:
1989       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1990       break;
1991     case CCValAssign::AExt:
1992       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1993         // Special case: passing MMX values in XMM registers.
1994         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1995         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1996         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1997       } else
1998         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1999       break;
2000     case CCValAssign::BCvt:
2001       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
2002       break;
2003     case CCValAssign::Indirect: {
2004       // Store the argument.
2005       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2006       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2007       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2008                            MachinePointerInfo::getFixedStack(FI),
2009                            false, false, 0);
2010       Arg = SpillSlot;
2011       break;
2012     }
2013     }
2014
2015     if (VA.isRegLoc()) {
2016       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2017       if (isVarArg && Subtarget->isTargetWin64()) {
2018         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2019         // shadow reg if callee is a varargs function.
2020         unsigned ShadowReg = 0;
2021         switch (VA.getLocReg()) {
2022         case X86::XMM0: ShadowReg = X86::RCX; break;
2023         case X86::XMM1: ShadowReg = X86::RDX; break;
2024         case X86::XMM2: ShadowReg = X86::R8; break;
2025         case X86::XMM3: ShadowReg = X86::R9; break;
2026         }
2027         if (ShadowReg)
2028           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2029       }
2030     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2031       assert(VA.isMemLoc());
2032       if (StackPtr.getNode() == 0)
2033         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2034       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2035                                              dl, DAG, VA, Flags));
2036     }
2037   }
2038
2039   if (!MemOpChains.empty())
2040     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2041                         &MemOpChains[0], MemOpChains.size());
2042
2043   // Build a sequence of copy-to-reg nodes chained together with token chain
2044   // and flag operands which copy the outgoing args into registers.
2045   SDValue InFlag;
2046   // Tail call byval lowering might overwrite argument registers so in case of
2047   // tail call optimization the copies to registers are lowered later.
2048   if (!isTailCall)
2049     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2050       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2051                                RegsToPass[i].second, InFlag);
2052       InFlag = Chain.getValue(1);
2053     }
2054
2055   if (Subtarget->isPICStyleGOT()) {
2056     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2057     // GOT pointer.
2058     if (!isTailCall) {
2059       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2060                                DAG.getNode(X86ISD::GlobalBaseReg,
2061                                            DebugLoc(), getPointerTy()),
2062                                InFlag);
2063       InFlag = Chain.getValue(1);
2064     } else {
2065       // If we are tail calling and generating PIC/GOT style code load the
2066       // address of the callee into ECX. The value in ecx is used as target of
2067       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2068       // for tail calls on PIC/GOT architectures. Normally we would just put the
2069       // address of GOT into ebx and then call target@PLT. But for tail calls
2070       // ebx would be restored (since ebx is callee saved) before jumping to the
2071       // target@PLT.
2072
2073       // Note: The actual moving to ECX is done further down.
2074       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2075       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2076           !G->getGlobal()->hasProtectedVisibility())
2077         Callee = LowerGlobalAddress(Callee, DAG);
2078       else if (isa<ExternalSymbolSDNode>(Callee))
2079         Callee = LowerExternalSymbol(Callee, DAG);
2080     }
2081   }
2082
2083   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64()) {
2084     // From AMD64 ABI document:
2085     // For calls that may call functions that use varargs or stdargs
2086     // (prototype-less calls or calls to functions containing ellipsis (...) in
2087     // the declaration) %al is used as hidden argument to specify the number
2088     // of SSE registers used. The contents of %al do not need to match exactly
2089     // the number of registers, but must be an ubound on the number of SSE
2090     // registers used and is in the range 0 - 8 inclusive.
2091
2092     // Count the number of XMM registers allocated.
2093     static const unsigned XMMArgRegs[] = {
2094       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2095       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2096     };
2097     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2098     assert((Subtarget->hasSSE1() || !NumXMMRegs)
2099            && "SSE registers cannot be used when SSE is disabled");
2100
2101     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2102                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2103     InFlag = Chain.getValue(1);
2104   }
2105
2106
2107   // For tail calls lower the arguments to the 'real' stack slot.
2108   if (isTailCall) {
2109     // Force all the incoming stack arguments to be loaded from the stack
2110     // before any new outgoing arguments are stored to the stack, because the
2111     // outgoing stack slots may alias the incoming argument stack slots, and
2112     // the alias isn't otherwise explicit. This is slightly more conservative
2113     // than necessary, because it means that each store effectively depends
2114     // on every argument instead of just those arguments it would clobber.
2115     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2116
2117     SmallVector<SDValue, 8> MemOpChains2;
2118     SDValue FIN;
2119     int FI = 0;
2120     // Do not flag preceeding copytoreg stuff together with the following stuff.
2121     InFlag = SDValue();
2122     if (GuaranteedTailCallOpt) {
2123       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2124         CCValAssign &VA = ArgLocs[i];
2125         if (VA.isRegLoc())
2126           continue;
2127         assert(VA.isMemLoc());
2128         SDValue Arg = OutVals[i];
2129         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2130         // Create frame index.
2131         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2132         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2133         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2134         FIN = DAG.getFrameIndex(FI, getPointerTy());
2135
2136         if (Flags.isByVal()) {
2137           // Copy relative to framepointer.
2138           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2139           if (StackPtr.getNode() == 0)
2140             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2141                                           getPointerTy());
2142           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2143
2144           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2145                                                            ArgChain,
2146                                                            Flags, DAG, dl));
2147         } else {
2148           // Store relative to framepointer.
2149           MemOpChains2.push_back(
2150             DAG.getStore(ArgChain, dl, Arg, FIN,
2151                          MachinePointerInfo::getFixedStack(FI),
2152                          false, false, 0));
2153         }
2154       }
2155     }
2156
2157     if (!MemOpChains2.empty())
2158       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2159                           &MemOpChains2[0], MemOpChains2.size());
2160
2161     // Copy arguments to their registers.
2162     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2163       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2164                                RegsToPass[i].second, InFlag);
2165       InFlag = Chain.getValue(1);
2166     }
2167     InFlag =SDValue();
2168
2169     // Store the return address to the appropriate stack slot.
2170     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2171                                      FPDiff, dl);
2172   }
2173
2174   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2175     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2176     // In the 64-bit large code model, we have to make all calls
2177     // through a register, since the call instruction's 32-bit
2178     // pc-relative offset may not be large enough to hold the whole
2179     // address.
2180   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2181     // If the callee is a GlobalAddress node (quite common, every direct call
2182     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2183     // it.
2184
2185     // We should use extra load for direct calls to dllimported functions in
2186     // non-JIT mode.
2187     const GlobalValue *GV = G->getGlobal();
2188     if (!GV->hasDLLImportLinkage()) {
2189       unsigned char OpFlags = 0;
2190
2191       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2192       // external symbols most go through the PLT in PIC mode.  If the symbol
2193       // has hidden or protected visibility, or if it is static or local, then
2194       // we don't need to use the PLT - we can directly call it.
2195       if (Subtarget->isTargetELF() &&
2196           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2197           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2198         OpFlags = X86II::MO_PLT;
2199       } else if (Subtarget->isPICStyleStubAny() &&
2200                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2201                Subtarget->getDarwinVers() < 9) {
2202         // PC-relative references to external symbols should go through $stub,
2203         // unless we're building with the leopard linker or later, which
2204         // automatically synthesizes these stubs.
2205         OpFlags = X86II::MO_DARWIN_STUB;
2206       }
2207
2208       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2209                                           G->getOffset(), OpFlags);
2210     }
2211   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2212     unsigned char OpFlags = 0;
2213
2214     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2215     // symbols should go through the PLT.
2216     if (Subtarget->isTargetELF() &&
2217         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2218       OpFlags = X86II::MO_PLT;
2219     } else if (Subtarget->isPICStyleStubAny() &&
2220              Subtarget->getDarwinVers() < 9) {
2221       // PC-relative references to external symbols should go through $stub,
2222       // unless we're building with the leopard linker or later, which
2223       // automatically synthesizes these stubs.
2224       OpFlags = X86II::MO_DARWIN_STUB;
2225     }
2226
2227     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2228                                          OpFlags);
2229   }
2230
2231   // Returns a chain & a flag for retval copy to use.
2232   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2233   SmallVector<SDValue, 8> Ops;
2234
2235   if (!IsSibcall && isTailCall) {
2236     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2237                            DAG.getIntPtrConstant(0, true), InFlag);
2238     InFlag = Chain.getValue(1);
2239   }
2240
2241   Ops.push_back(Chain);
2242   Ops.push_back(Callee);
2243
2244   if (isTailCall)
2245     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2246
2247   // Add argument registers to the end of the list so that they are known live
2248   // into the call.
2249   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2250     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2251                                   RegsToPass[i].second.getValueType()));
2252
2253   // Add an implicit use GOT pointer in EBX.
2254   if (!isTailCall && Subtarget->isPICStyleGOT())
2255     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2256
2257   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2258   if (Is64Bit && isVarArg && !Subtarget->isTargetWin64())
2259     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2260
2261   if (InFlag.getNode())
2262     Ops.push_back(InFlag);
2263
2264   if (isTailCall) {
2265     // We used to do:
2266     //// If this is the first return lowered for this function, add the regs
2267     //// to the liveout set for the function.
2268     // This isn't right, although it's probably harmless on x86; liveouts
2269     // should be computed from returns not tail calls.  Consider a void
2270     // function making a tail call to a function returning int.
2271     return DAG.getNode(X86ISD::TC_RETURN, dl,
2272                        NodeTys, &Ops[0], Ops.size());
2273   }
2274
2275   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2276   InFlag = Chain.getValue(1);
2277
2278   // Create the CALLSEQ_END node.
2279   unsigned NumBytesForCalleeToPush;
2280   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2281     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2282   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2283     // If this is a call to a struct-return function, the callee
2284     // pops the hidden struct pointer, so we have to push it back.
2285     // This is common for Darwin/X86, Linux & Mingw32 targets.
2286     NumBytesForCalleeToPush = 4;
2287   else
2288     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2289
2290   // Returns a flag for retval copy to use.
2291   if (!IsSibcall) {
2292     Chain = DAG.getCALLSEQ_END(Chain,
2293                                DAG.getIntPtrConstant(NumBytes, true),
2294                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2295                                                      true),
2296                                InFlag);
2297     InFlag = Chain.getValue(1);
2298   }
2299
2300   // Handle result values, copying them out of physregs into vregs that we
2301   // return.
2302   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2303                          Ins, dl, DAG, InVals);
2304 }
2305
2306
2307 //===----------------------------------------------------------------------===//
2308 //                Fast Calling Convention (tail call) implementation
2309 //===----------------------------------------------------------------------===//
2310
2311 //  Like std call, callee cleans arguments, convention except that ECX is
2312 //  reserved for storing the tail called function address. Only 2 registers are
2313 //  free for argument passing (inreg). Tail call optimization is performed
2314 //  provided:
2315 //                * tailcallopt is enabled
2316 //                * caller/callee are fastcc
2317 //  On X86_64 architecture with GOT-style position independent code only local
2318 //  (within module) calls are supported at the moment.
2319 //  To keep the stack aligned according to platform abi the function
2320 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2321 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2322 //  If a tail called function callee has more arguments than the caller the
2323 //  caller needs to make sure that there is room to move the RETADDR to. This is
2324 //  achieved by reserving an area the size of the argument delta right after the
2325 //  original REtADDR, but before the saved framepointer or the spilled registers
2326 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2327 //  stack layout:
2328 //    arg1
2329 //    arg2
2330 //    RETADDR
2331 //    [ new RETADDR
2332 //      move area ]
2333 //    (possible EBP)
2334 //    ESI
2335 //    EDI
2336 //    local1 ..
2337
2338 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2339 /// for a 16 byte align requirement.
2340 unsigned
2341 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2342                                                SelectionDAG& DAG) const {
2343   MachineFunction &MF = DAG.getMachineFunction();
2344   const TargetMachine &TM = MF.getTarget();
2345   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2346   unsigned StackAlignment = TFI.getStackAlignment();
2347   uint64_t AlignMask = StackAlignment - 1;
2348   int64_t Offset = StackSize;
2349   uint64_t SlotSize = TD->getPointerSize();
2350   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2351     // Number smaller than 12 so just add the difference.
2352     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2353   } else {
2354     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2355     Offset = ((~AlignMask) & Offset) + StackAlignment +
2356       (StackAlignment-SlotSize);
2357   }
2358   return Offset;
2359 }
2360
2361 /// MatchingStackOffset - Return true if the given stack call argument is
2362 /// already available in the same position (relatively) of the caller's
2363 /// incoming argument stack.
2364 static
2365 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2366                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2367                          const X86InstrInfo *TII) {
2368   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2369   int FI = INT_MAX;
2370   if (Arg.getOpcode() == ISD::CopyFromReg) {
2371     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2372     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2373       return false;
2374     MachineInstr *Def = MRI->getVRegDef(VR);
2375     if (!Def)
2376       return false;
2377     if (!Flags.isByVal()) {
2378       if (!TII->isLoadFromStackSlot(Def, FI))
2379         return false;
2380     } else {
2381       unsigned Opcode = Def->getOpcode();
2382       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2383           Def->getOperand(1).isFI()) {
2384         FI = Def->getOperand(1).getIndex();
2385         Bytes = Flags.getByValSize();
2386       } else
2387         return false;
2388     }
2389   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2390     if (Flags.isByVal())
2391       // ByVal argument is passed in as a pointer but it's now being
2392       // dereferenced. e.g.
2393       // define @foo(%struct.X* %A) {
2394       //   tail call @bar(%struct.X* byval %A)
2395       // }
2396       return false;
2397     SDValue Ptr = Ld->getBasePtr();
2398     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2399     if (!FINode)
2400       return false;
2401     FI = FINode->getIndex();
2402   } else
2403     return false;
2404
2405   assert(FI != INT_MAX);
2406   if (!MFI->isFixedObjectIndex(FI))
2407     return false;
2408   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2409 }
2410
2411 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2412 /// for tail call optimization. Targets which want to do tail call
2413 /// optimization should implement this function.
2414 bool
2415 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2416                                                      CallingConv::ID CalleeCC,
2417                                                      bool isVarArg,
2418                                                      bool isCalleeStructRet,
2419                                                      bool isCallerStructRet,
2420                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2421                                     const SmallVectorImpl<SDValue> &OutVals,
2422                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2423                                                      SelectionDAG& DAG) const {
2424   if (!IsTailCallConvention(CalleeCC) &&
2425       CalleeCC != CallingConv::C)
2426     return false;
2427
2428   // If -tailcallopt is specified, make fastcc functions tail-callable.
2429   const MachineFunction &MF = DAG.getMachineFunction();
2430   const Function *CallerF = DAG.getMachineFunction().getFunction();
2431   CallingConv::ID CallerCC = CallerF->getCallingConv();
2432   bool CCMatch = CallerCC == CalleeCC;
2433
2434   if (GuaranteedTailCallOpt) {
2435     if (IsTailCallConvention(CalleeCC) && CCMatch)
2436       return true;
2437     return false;
2438   }
2439
2440   // Look for obvious safe cases to perform tail call optimization that do not
2441   // require ABI changes. This is what gcc calls sibcall.
2442
2443   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2444   // emit a special epilogue.
2445   if (RegInfo->needsStackRealignment(MF))
2446     return false;
2447
2448   // Do not sibcall optimize vararg calls unless the call site is not passing
2449   // any arguments.
2450   if (isVarArg && !Outs.empty())
2451     return false;
2452
2453   // Also avoid sibcall optimization if either caller or callee uses struct
2454   // return semantics.
2455   if (isCalleeStructRet || isCallerStructRet)
2456     return false;
2457
2458   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2459   // Therefore if it's not used by the call it is not safe to optimize this into
2460   // a sibcall.
2461   bool Unused = false;
2462   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2463     if (!Ins[i].Used) {
2464       Unused = true;
2465       break;
2466     }
2467   }
2468   if (Unused) {
2469     SmallVector<CCValAssign, 16> RVLocs;
2470     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2471                    RVLocs, *DAG.getContext());
2472     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2473     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2474       CCValAssign &VA = RVLocs[i];
2475       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2476         return false;
2477     }
2478   }
2479
2480   // If the calling conventions do not match, then we'd better make sure the
2481   // results are returned in the same way as what the caller expects.
2482   if (!CCMatch) {
2483     SmallVector<CCValAssign, 16> RVLocs1;
2484     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2485                     RVLocs1, *DAG.getContext());
2486     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2487
2488     SmallVector<CCValAssign, 16> RVLocs2;
2489     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2490                     RVLocs2, *DAG.getContext());
2491     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2492
2493     if (RVLocs1.size() != RVLocs2.size())
2494       return false;
2495     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2496       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2497         return false;
2498       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2499         return false;
2500       if (RVLocs1[i].isRegLoc()) {
2501         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2502           return false;
2503       } else {
2504         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2505           return false;
2506       }
2507     }
2508   }
2509
2510   // If the callee takes no arguments then go on to check the results of the
2511   // call.
2512   if (!Outs.empty()) {
2513     // Check if stack adjustment is needed. For now, do not do this if any
2514     // argument is passed on the stack.
2515     SmallVector<CCValAssign, 16> ArgLocs;
2516     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2517                    ArgLocs, *DAG.getContext());
2518     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2519     if (CCInfo.getNextStackOffset()) {
2520       MachineFunction &MF = DAG.getMachineFunction();
2521       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2522         return false;
2523       if (Subtarget->isTargetWin64())
2524         // Win64 ABI has additional complications.
2525         return false;
2526
2527       // Check if the arguments are already laid out in the right way as
2528       // the caller's fixed stack objects.
2529       MachineFrameInfo *MFI = MF.getFrameInfo();
2530       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2531       const X86InstrInfo *TII =
2532         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2533       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2534         CCValAssign &VA = ArgLocs[i];
2535         SDValue Arg = OutVals[i];
2536         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2537         if (VA.getLocInfo() == CCValAssign::Indirect)
2538           return false;
2539         if (!VA.isRegLoc()) {
2540           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2541                                    MFI, MRI, TII))
2542             return false;
2543         }
2544       }
2545     }
2546
2547     // If the tailcall address may be in a register, then make sure it's
2548     // possible to register allocate for it. In 32-bit, the call address can
2549     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2550     // callee-saved registers are restored. These happen to be the same
2551     // registers used to pass 'inreg' arguments so watch out for those.
2552     if (!Subtarget->is64Bit() &&
2553         !isa<GlobalAddressSDNode>(Callee) &&
2554         !isa<ExternalSymbolSDNode>(Callee)) {
2555       unsigned NumInRegs = 0;
2556       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2557         CCValAssign &VA = ArgLocs[i];
2558         if (!VA.isRegLoc())
2559           continue;
2560         unsigned Reg = VA.getLocReg();
2561         switch (Reg) {
2562         default: break;
2563         case X86::EAX: case X86::EDX: case X86::ECX:
2564           if (++NumInRegs == 3)
2565             return false;
2566           break;
2567         }
2568       }
2569     }
2570   }
2571
2572   return true;
2573 }
2574
2575 FastISel *
2576 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2577   return X86::createFastISel(funcInfo);
2578 }
2579
2580
2581 //===----------------------------------------------------------------------===//
2582 //                           Other Lowering Hooks
2583 //===----------------------------------------------------------------------===//
2584
2585 static bool MayFoldLoad(SDValue Op) {
2586   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2587 }
2588
2589 static bool MayFoldIntoStore(SDValue Op) {
2590   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2591 }
2592
2593 static bool isTargetShuffle(unsigned Opcode) {
2594   switch(Opcode) {
2595   default: return false;
2596   case X86ISD::PSHUFD:
2597   case X86ISD::PSHUFHW:
2598   case X86ISD::PSHUFLW:
2599   case X86ISD::SHUFPD:
2600   case X86ISD::PALIGN:
2601   case X86ISD::SHUFPS:
2602   case X86ISD::MOVLHPS:
2603   case X86ISD::MOVLHPD:
2604   case X86ISD::MOVHLPS:
2605   case X86ISD::MOVLPS:
2606   case X86ISD::MOVLPD:
2607   case X86ISD::MOVSHDUP:
2608   case X86ISD::MOVSLDUP:
2609   case X86ISD::MOVDDUP:
2610   case X86ISD::MOVSS:
2611   case X86ISD::MOVSD:
2612   case X86ISD::UNPCKLPS:
2613   case X86ISD::UNPCKLPD:
2614   case X86ISD::PUNPCKLWD:
2615   case X86ISD::PUNPCKLBW:
2616   case X86ISD::PUNPCKLDQ:
2617   case X86ISD::PUNPCKLQDQ:
2618   case X86ISD::UNPCKHPS:
2619   case X86ISD::UNPCKHPD:
2620   case X86ISD::PUNPCKHWD:
2621   case X86ISD::PUNPCKHBW:
2622   case X86ISD::PUNPCKHDQ:
2623   case X86ISD::PUNPCKHQDQ:
2624     return true;
2625   }
2626   return false;
2627 }
2628
2629 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2630                                                SDValue V1, SelectionDAG &DAG) {
2631   switch(Opc) {
2632   default: llvm_unreachable("Unknown x86 shuffle node");
2633   case X86ISD::MOVSHDUP:
2634   case X86ISD::MOVSLDUP:
2635   case X86ISD::MOVDDUP:
2636     return DAG.getNode(Opc, dl, VT, V1);
2637   }
2638
2639   return SDValue();
2640 }
2641
2642 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2643                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2644   switch(Opc) {
2645   default: llvm_unreachable("Unknown x86 shuffle node");
2646   case X86ISD::PSHUFD:
2647   case X86ISD::PSHUFHW:
2648   case X86ISD::PSHUFLW:
2649     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2650   }
2651
2652   return SDValue();
2653 }
2654
2655 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2656                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2657   switch(Opc) {
2658   default: llvm_unreachable("Unknown x86 shuffle node");
2659   case X86ISD::PALIGN:
2660   case X86ISD::SHUFPD:
2661   case X86ISD::SHUFPS:
2662     return DAG.getNode(Opc, dl, VT, V1, V2,
2663                        DAG.getConstant(TargetMask, MVT::i8));
2664   }
2665   return SDValue();
2666 }
2667
2668 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2669                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2670   switch(Opc) {
2671   default: llvm_unreachable("Unknown x86 shuffle node");
2672   case X86ISD::MOVLHPS:
2673   case X86ISD::MOVLHPD:
2674   case X86ISD::MOVHLPS:
2675   case X86ISD::MOVLPS:
2676   case X86ISD::MOVLPD:
2677   case X86ISD::MOVSS:
2678   case X86ISD::MOVSD:
2679   case X86ISD::UNPCKLPS:
2680   case X86ISD::UNPCKLPD:
2681   case X86ISD::PUNPCKLWD:
2682   case X86ISD::PUNPCKLBW:
2683   case X86ISD::PUNPCKLDQ:
2684   case X86ISD::PUNPCKLQDQ:
2685   case X86ISD::UNPCKHPS:
2686   case X86ISD::UNPCKHPD:
2687   case X86ISD::PUNPCKHWD:
2688   case X86ISD::PUNPCKHBW:
2689   case X86ISD::PUNPCKHDQ:
2690   case X86ISD::PUNPCKHQDQ:
2691     return DAG.getNode(Opc, dl, VT, V1, V2);
2692   }
2693   return SDValue();
2694 }
2695
2696 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2697   MachineFunction &MF = DAG.getMachineFunction();
2698   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2699   int ReturnAddrIndex = FuncInfo->getRAIndex();
2700
2701   if (ReturnAddrIndex == 0) {
2702     // Set up a frame object for the return address.
2703     uint64_t SlotSize = TD->getPointerSize();
2704     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2705                                                            false);
2706     FuncInfo->setRAIndex(ReturnAddrIndex);
2707   }
2708
2709   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2710 }
2711
2712
2713 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2714                                        bool hasSymbolicDisplacement) {
2715   // Offset should fit into 32 bit immediate field.
2716   if (!isInt<32>(Offset))
2717     return false;
2718
2719   // If we don't have a symbolic displacement - we don't have any extra
2720   // restrictions.
2721   if (!hasSymbolicDisplacement)
2722     return true;
2723
2724   // FIXME: Some tweaks might be needed for medium code model.
2725   if (M != CodeModel::Small && M != CodeModel::Kernel)
2726     return false;
2727
2728   // For small code model we assume that latest object is 16MB before end of 31
2729   // bits boundary. We may also accept pretty large negative constants knowing
2730   // that all objects are in the positive half of address space.
2731   if (M == CodeModel::Small && Offset < 16*1024*1024)
2732     return true;
2733
2734   // For kernel code model we know that all object resist in the negative half
2735   // of 32bits address space. We may not accept negative offsets, since they may
2736   // be just off and we may accept pretty large positive ones.
2737   if (M == CodeModel::Kernel && Offset > 0)
2738     return true;
2739
2740   return false;
2741 }
2742
2743 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2744 /// specific condition code, returning the condition code and the LHS/RHS of the
2745 /// comparison to make.
2746 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2747                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2748   if (!isFP) {
2749     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2750       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2751         // X > -1   -> X == 0, jump !sign.
2752         RHS = DAG.getConstant(0, RHS.getValueType());
2753         return X86::COND_NS;
2754       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2755         // X < 0   -> X == 0, jump on sign.
2756         return X86::COND_S;
2757       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2758         // X < 1   -> X <= 0
2759         RHS = DAG.getConstant(0, RHS.getValueType());
2760         return X86::COND_LE;
2761       }
2762     }
2763
2764     switch (SetCCOpcode) {
2765     default: llvm_unreachable("Invalid integer condition!");
2766     case ISD::SETEQ:  return X86::COND_E;
2767     case ISD::SETGT:  return X86::COND_G;
2768     case ISD::SETGE:  return X86::COND_GE;
2769     case ISD::SETLT:  return X86::COND_L;
2770     case ISD::SETLE:  return X86::COND_LE;
2771     case ISD::SETNE:  return X86::COND_NE;
2772     case ISD::SETULT: return X86::COND_B;
2773     case ISD::SETUGT: return X86::COND_A;
2774     case ISD::SETULE: return X86::COND_BE;
2775     case ISD::SETUGE: return X86::COND_AE;
2776     }
2777   }
2778
2779   // First determine if it is required or is profitable to flip the operands.
2780
2781   // If LHS is a foldable load, but RHS is not, flip the condition.
2782   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2783       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2784     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2785     std::swap(LHS, RHS);
2786   }
2787
2788   switch (SetCCOpcode) {
2789   default: break;
2790   case ISD::SETOLT:
2791   case ISD::SETOLE:
2792   case ISD::SETUGT:
2793   case ISD::SETUGE:
2794     std::swap(LHS, RHS);
2795     break;
2796   }
2797
2798   // On a floating point condition, the flags are set as follows:
2799   // ZF  PF  CF   op
2800   //  0 | 0 | 0 | X > Y
2801   //  0 | 0 | 1 | X < Y
2802   //  1 | 0 | 0 | X == Y
2803   //  1 | 1 | 1 | unordered
2804   switch (SetCCOpcode) {
2805   default: llvm_unreachable("Condcode should be pre-legalized away");
2806   case ISD::SETUEQ:
2807   case ISD::SETEQ:   return X86::COND_E;
2808   case ISD::SETOLT:              // flipped
2809   case ISD::SETOGT:
2810   case ISD::SETGT:   return X86::COND_A;
2811   case ISD::SETOLE:              // flipped
2812   case ISD::SETOGE:
2813   case ISD::SETGE:   return X86::COND_AE;
2814   case ISD::SETUGT:              // flipped
2815   case ISD::SETULT:
2816   case ISD::SETLT:   return X86::COND_B;
2817   case ISD::SETUGE:              // flipped
2818   case ISD::SETULE:
2819   case ISD::SETLE:   return X86::COND_BE;
2820   case ISD::SETONE:
2821   case ISD::SETNE:   return X86::COND_NE;
2822   case ISD::SETUO:   return X86::COND_P;
2823   case ISD::SETO:    return X86::COND_NP;
2824   case ISD::SETOEQ:
2825   case ISD::SETUNE:  return X86::COND_INVALID;
2826   }
2827 }
2828
2829 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2830 /// code. Current x86 isa includes the following FP cmov instructions:
2831 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2832 static bool hasFPCMov(unsigned X86CC) {
2833   switch (X86CC) {
2834   default:
2835     return false;
2836   case X86::COND_B:
2837   case X86::COND_BE:
2838   case X86::COND_E:
2839   case X86::COND_P:
2840   case X86::COND_A:
2841   case X86::COND_AE:
2842   case X86::COND_NE:
2843   case X86::COND_NP:
2844     return true;
2845   }
2846 }
2847
2848 /// isFPImmLegal - Returns true if the target can instruction select the
2849 /// specified FP immediate natively. If false, the legalizer will
2850 /// materialize the FP immediate as a load from a constant pool.
2851 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2852   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2853     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2854       return true;
2855   }
2856   return false;
2857 }
2858
2859 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2860 /// the specified range (L, H].
2861 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2862   return (Val < 0) || (Val >= Low && Val < Hi);
2863 }
2864
2865 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2866 /// specified value.
2867 static bool isUndefOrEqual(int Val, int CmpVal) {
2868   if (Val < 0 || Val == CmpVal)
2869     return true;
2870   return false;
2871 }
2872
2873 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2874 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2875 /// the second operand.
2876 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2877   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2878     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2879   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2880     return (Mask[0] < 2 && Mask[1] < 2);
2881   return false;
2882 }
2883
2884 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2885   SmallVector<int, 8> M;
2886   N->getMask(M);
2887   return ::isPSHUFDMask(M, N->getValueType(0));
2888 }
2889
2890 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2891 /// is suitable for input to PSHUFHW.
2892 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2893   if (VT != MVT::v8i16)
2894     return false;
2895
2896   // Lower quadword copied in order or undef.
2897   for (int i = 0; i != 4; ++i)
2898     if (Mask[i] >= 0 && Mask[i] != i)
2899       return false;
2900
2901   // Upper quadword shuffled.
2902   for (int i = 4; i != 8; ++i)
2903     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2904       return false;
2905
2906   return true;
2907 }
2908
2909 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2910   SmallVector<int, 8> M;
2911   N->getMask(M);
2912   return ::isPSHUFHWMask(M, N->getValueType(0));
2913 }
2914
2915 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2916 /// is suitable for input to PSHUFLW.
2917 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2918   if (VT != MVT::v8i16)
2919     return false;
2920
2921   // Upper quadword copied in order.
2922   for (int i = 4; i != 8; ++i)
2923     if (Mask[i] >= 0 && Mask[i] != i)
2924       return false;
2925
2926   // Lower quadword shuffled.
2927   for (int i = 0; i != 4; ++i)
2928     if (Mask[i] >= 4)
2929       return false;
2930
2931   return true;
2932 }
2933
2934 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2935   SmallVector<int, 8> M;
2936   N->getMask(M);
2937   return ::isPSHUFLWMask(M, N->getValueType(0));
2938 }
2939
2940 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2941 /// is suitable for input to PALIGNR.
2942 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2943                           bool hasSSSE3) {
2944   int i, e = VT.getVectorNumElements();
2945
2946   // Do not handle v2i64 / v2f64 shuffles with palignr.
2947   if (e < 4 || !hasSSSE3)
2948     return false;
2949
2950   for (i = 0; i != e; ++i)
2951     if (Mask[i] >= 0)
2952       break;
2953
2954   // All undef, not a palignr.
2955   if (i == e)
2956     return false;
2957
2958   // Determine if it's ok to perform a palignr with only the LHS, since we
2959   // don't have access to the actual shuffle elements to see if RHS is undef.
2960   bool Unary = Mask[i] < (int)e;
2961   bool NeedsUnary = false;
2962
2963   int s = Mask[i] - i;
2964
2965   // Check the rest of the elements to see if they are consecutive.
2966   for (++i; i != e; ++i) {
2967     int m = Mask[i];
2968     if (m < 0)
2969       continue;
2970
2971     Unary = Unary && (m < (int)e);
2972     NeedsUnary = NeedsUnary || (m < s);
2973
2974     if (NeedsUnary && !Unary)
2975       return false;
2976     if (Unary && m != ((s+i) & (e-1)))
2977       return false;
2978     if (!Unary && m != (s+i))
2979       return false;
2980   }
2981   return true;
2982 }
2983
2984 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2985   SmallVector<int, 8> M;
2986   N->getMask(M);
2987   return ::isPALIGNRMask(M, N->getValueType(0), true);
2988 }
2989
2990 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2991 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2992 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2993   int NumElems = VT.getVectorNumElements();
2994   if (NumElems != 2 && NumElems != 4)
2995     return false;
2996
2997   int Half = NumElems / 2;
2998   for (int i = 0; i < Half; ++i)
2999     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3000       return false;
3001   for (int i = Half; i < NumElems; ++i)
3002     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3003       return false;
3004
3005   return true;
3006 }
3007
3008 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3009   SmallVector<int, 8> M;
3010   N->getMask(M);
3011   return ::isSHUFPMask(M, N->getValueType(0));
3012 }
3013
3014 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3015 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3016 /// half elements to come from vector 1 (which would equal the dest.) and
3017 /// the upper half to come from vector 2.
3018 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3019   int NumElems = VT.getVectorNumElements();
3020
3021   if (NumElems != 2 && NumElems != 4)
3022     return false;
3023
3024   int Half = NumElems / 2;
3025   for (int i = 0; i < Half; ++i)
3026     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3027       return false;
3028   for (int i = Half; i < NumElems; ++i)
3029     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3030       return false;
3031   return true;
3032 }
3033
3034 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3035   SmallVector<int, 8> M;
3036   N->getMask(M);
3037   return isCommutedSHUFPMask(M, N->getValueType(0));
3038 }
3039
3040 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3041 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3042 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3043   if (N->getValueType(0).getVectorNumElements() != 4)
3044     return false;
3045
3046   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3047   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3048          isUndefOrEqual(N->getMaskElt(1), 7) &&
3049          isUndefOrEqual(N->getMaskElt(2), 2) &&
3050          isUndefOrEqual(N->getMaskElt(3), 3);
3051 }
3052
3053 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3054 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3055 /// <2, 3, 2, 3>
3056 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3057   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3058
3059   if (NumElems != 4)
3060     return false;
3061
3062   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3063   isUndefOrEqual(N->getMaskElt(1), 3) &&
3064   isUndefOrEqual(N->getMaskElt(2), 2) &&
3065   isUndefOrEqual(N->getMaskElt(3), 3);
3066 }
3067
3068 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3069 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3070 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3071   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3072
3073   if (NumElems != 2 && NumElems != 4)
3074     return false;
3075
3076   for (unsigned i = 0; i < NumElems/2; ++i)
3077     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3078       return false;
3079
3080   for (unsigned i = NumElems/2; i < NumElems; ++i)
3081     if (!isUndefOrEqual(N->getMaskElt(i), i))
3082       return false;
3083
3084   return true;
3085 }
3086
3087 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3088 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3089 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3090   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3091
3092   if (NumElems != 2 && NumElems != 4)
3093     return false;
3094
3095   for (unsigned i = 0; i < NumElems/2; ++i)
3096     if (!isUndefOrEqual(N->getMaskElt(i), i))
3097       return false;
3098
3099   for (unsigned i = 0; i < NumElems/2; ++i)
3100     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3101       return false;
3102
3103   return true;
3104 }
3105
3106 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3107 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3108 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3109                          bool V2IsSplat = false) {
3110   int NumElts = VT.getVectorNumElements();
3111   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3112     return false;
3113
3114   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3115     int BitI  = Mask[i];
3116     int BitI1 = Mask[i+1];
3117     if (!isUndefOrEqual(BitI, j))
3118       return false;
3119     if (V2IsSplat) {
3120       if (!isUndefOrEqual(BitI1, NumElts))
3121         return false;
3122     } else {
3123       if (!isUndefOrEqual(BitI1, j + NumElts))
3124         return false;
3125     }
3126   }
3127   return true;
3128 }
3129
3130 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3131   SmallVector<int, 8> M;
3132   N->getMask(M);
3133   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3134 }
3135
3136 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3137 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3138 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3139                          bool V2IsSplat = false) {
3140   int NumElts = VT.getVectorNumElements();
3141   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
3142     return false;
3143
3144   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
3145     int BitI  = Mask[i];
3146     int BitI1 = Mask[i+1];
3147     if (!isUndefOrEqual(BitI, j + NumElts/2))
3148       return false;
3149     if (V2IsSplat) {
3150       if (isUndefOrEqual(BitI1, NumElts))
3151         return false;
3152     } else {
3153       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
3154         return false;
3155     }
3156   }
3157   return true;
3158 }
3159
3160 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3161   SmallVector<int, 8> M;
3162   N->getMask(M);
3163   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3164 }
3165
3166 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3167 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3168 /// <0, 0, 1, 1>
3169 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3170   int NumElems = VT.getVectorNumElements();
3171   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3172     return false;
3173
3174   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
3175     int BitI  = Mask[i];
3176     int BitI1 = Mask[i+1];
3177     if (!isUndefOrEqual(BitI, j))
3178       return false;
3179     if (!isUndefOrEqual(BitI1, j))
3180       return false;
3181   }
3182   return true;
3183 }
3184
3185 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3186   SmallVector<int, 8> M;
3187   N->getMask(M);
3188   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3189 }
3190
3191 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3192 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3193 /// <2, 2, 3, 3>
3194 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3195   int NumElems = VT.getVectorNumElements();
3196   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3197     return false;
3198
3199   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3200     int BitI  = Mask[i];
3201     int BitI1 = Mask[i+1];
3202     if (!isUndefOrEqual(BitI, j))
3203       return false;
3204     if (!isUndefOrEqual(BitI1, j))
3205       return false;
3206   }
3207   return true;
3208 }
3209
3210 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3211   SmallVector<int, 8> M;
3212   N->getMask(M);
3213   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3214 }
3215
3216 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3217 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3218 /// MOVSD, and MOVD, i.e. setting the lowest element.
3219 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3220   if (VT.getVectorElementType().getSizeInBits() < 32)
3221     return false;
3222
3223   int NumElts = VT.getVectorNumElements();
3224
3225   if (!isUndefOrEqual(Mask[0], NumElts))
3226     return false;
3227
3228   for (int i = 1; i < NumElts; ++i)
3229     if (!isUndefOrEqual(Mask[i], i))
3230       return false;
3231
3232   return true;
3233 }
3234
3235 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3236   SmallVector<int, 8> M;
3237   N->getMask(M);
3238   return ::isMOVLMask(M, N->getValueType(0));
3239 }
3240
3241 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3242 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3243 /// element of vector 2 and the other elements to come from vector 1 in order.
3244 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3245                                bool V2IsSplat = false, bool V2IsUndef = false) {
3246   int NumOps = VT.getVectorNumElements();
3247   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3248     return false;
3249
3250   if (!isUndefOrEqual(Mask[0], 0))
3251     return false;
3252
3253   for (int i = 1; i < NumOps; ++i)
3254     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3255           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3256           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3257       return false;
3258
3259   return true;
3260 }
3261
3262 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3263                            bool V2IsUndef = false) {
3264   SmallVector<int, 8> M;
3265   N->getMask(M);
3266   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3267 }
3268
3269 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3270 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3271 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3272   if (N->getValueType(0).getVectorNumElements() != 4)
3273     return false;
3274
3275   // Expect 1, 1, 3, 3
3276   for (unsigned i = 0; i < 2; ++i) {
3277     int Elt = N->getMaskElt(i);
3278     if (Elt >= 0 && Elt != 1)
3279       return false;
3280   }
3281
3282   bool HasHi = false;
3283   for (unsigned i = 2; i < 4; ++i) {
3284     int Elt = N->getMaskElt(i);
3285     if (Elt >= 0 && Elt != 3)
3286       return false;
3287     if (Elt == 3)
3288       HasHi = true;
3289   }
3290   // Don't use movshdup if it can be done with a shufps.
3291   // FIXME: verify that matching u, u, 3, 3 is what we want.
3292   return HasHi;
3293 }
3294
3295 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3296 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3297 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3298   if (N->getValueType(0).getVectorNumElements() != 4)
3299     return false;
3300
3301   // Expect 0, 0, 2, 2
3302   for (unsigned i = 0; i < 2; ++i)
3303     if (N->getMaskElt(i) > 0)
3304       return false;
3305
3306   bool HasHi = false;
3307   for (unsigned i = 2; i < 4; ++i) {
3308     int Elt = N->getMaskElt(i);
3309     if (Elt >= 0 && Elt != 2)
3310       return false;
3311     if (Elt == 2)
3312       HasHi = true;
3313   }
3314   // Don't use movsldup if it can be done with a shufps.
3315   return HasHi;
3316 }
3317
3318 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3319 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3320 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3321   int e = N->getValueType(0).getVectorNumElements() / 2;
3322
3323   for (int i = 0; i < e; ++i)
3324     if (!isUndefOrEqual(N->getMaskElt(i), i))
3325       return false;
3326   for (int i = 0; i < e; ++i)
3327     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3328       return false;
3329   return true;
3330 }
3331
3332 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3333 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3334 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3335   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3336   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3337
3338   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3339   unsigned Mask = 0;
3340   for (int i = 0; i < NumOperands; ++i) {
3341     int Val = SVOp->getMaskElt(NumOperands-i-1);
3342     if (Val < 0) Val = 0;
3343     if (Val >= NumOperands) Val -= NumOperands;
3344     Mask |= Val;
3345     if (i != NumOperands - 1)
3346       Mask <<= Shift;
3347   }
3348   return Mask;
3349 }
3350
3351 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3352 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3353 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3354   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3355   unsigned Mask = 0;
3356   // 8 nodes, but we only care about the last 4.
3357   for (unsigned i = 7; i >= 4; --i) {
3358     int Val = SVOp->getMaskElt(i);
3359     if (Val >= 0)
3360       Mask |= (Val - 4);
3361     if (i != 4)
3362       Mask <<= 2;
3363   }
3364   return Mask;
3365 }
3366
3367 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3368 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3369 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3370   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3371   unsigned Mask = 0;
3372   // 8 nodes, but we only care about the first 4.
3373   for (int i = 3; i >= 0; --i) {
3374     int Val = SVOp->getMaskElt(i);
3375     if (Val >= 0)
3376       Mask |= Val;
3377     if (i != 0)
3378       Mask <<= 2;
3379   }
3380   return Mask;
3381 }
3382
3383 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3384 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3385 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3386   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3387   EVT VVT = N->getValueType(0);
3388   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3389   int Val = 0;
3390
3391   unsigned i, e;
3392   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3393     Val = SVOp->getMaskElt(i);
3394     if (Val >= 0)
3395       break;
3396   }
3397   return (Val - i) * EltSize;
3398 }
3399
3400 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3401 /// constant +0.0.
3402 bool X86::isZeroNode(SDValue Elt) {
3403   return ((isa<ConstantSDNode>(Elt) &&
3404            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3405           (isa<ConstantFPSDNode>(Elt) &&
3406            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3407 }
3408
3409 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3410 /// their permute mask.
3411 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3412                                     SelectionDAG &DAG) {
3413   EVT VT = SVOp->getValueType(0);
3414   unsigned NumElems = VT.getVectorNumElements();
3415   SmallVector<int, 8> MaskVec;
3416
3417   for (unsigned i = 0; i != NumElems; ++i) {
3418     int idx = SVOp->getMaskElt(i);
3419     if (idx < 0)
3420       MaskVec.push_back(idx);
3421     else if (idx < (int)NumElems)
3422       MaskVec.push_back(idx + NumElems);
3423     else
3424       MaskVec.push_back(idx - NumElems);
3425   }
3426   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3427                               SVOp->getOperand(0), &MaskVec[0]);
3428 }
3429
3430 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3431 /// the two vector operands have swapped position.
3432 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3433   unsigned NumElems = VT.getVectorNumElements();
3434   for (unsigned i = 0; i != NumElems; ++i) {
3435     int idx = Mask[i];
3436     if (idx < 0)
3437       continue;
3438     else if (idx < (int)NumElems)
3439       Mask[i] = idx + NumElems;
3440     else
3441       Mask[i] = idx - NumElems;
3442   }
3443 }
3444
3445 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3446 /// match movhlps. The lower half elements should come from upper half of
3447 /// V1 (and in order), and the upper half elements should come from the upper
3448 /// half of V2 (and in order).
3449 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3450   if (Op->getValueType(0).getVectorNumElements() != 4)
3451     return false;
3452   for (unsigned i = 0, e = 2; i != e; ++i)
3453     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3454       return false;
3455   for (unsigned i = 2; i != 4; ++i)
3456     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3457       return false;
3458   return true;
3459 }
3460
3461 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3462 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3463 /// required.
3464 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3465   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3466     return false;
3467   N = N->getOperand(0).getNode();
3468   if (!ISD::isNON_EXTLoad(N))
3469     return false;
3470   if (LD)
3471     *LD = cast<LoadSDNode>(N);
3472   return true;
3473 }
3474
3475 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3476 /// match movlp{s|d}. The lower half elements should come from lower half of
3477 /// V1 (and in order), and the upper half elements should come from the upper
3478 /// half of V2 (and in order). And since V1 will become the source of the
3479 /// MOVLP, it must be either a vector load or a scalar load to vector.
3480 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3481                                ShuffleVectorSDNode *Op) {
3482   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3483     return false;
3484   // Is V2 is a vector load, don't do this transformation. We will try to use
3485   // load folding shufps op.
3486   if (ISD::isNON_EXTLoad(V2))
3487     return false;
3488
3489   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3490
3491   if (NumElems != 2 && NumElems != 4)
3492     return false;
3493   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3494     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3495       return false;
3496   for (unsigned i = NumElems/2; i != NumElems; ++i)
3497     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3498       return false;
3499   return true;
3500 }
3501
3502 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3503 /// all the same.
3504 static bool isSplatVector(SDNode *N) {
3505   if (N->getOpcode() != ISD::BUILD_VECTOR)
3506     return false;
3507
3508   SDValue SplatValue = N->getOperand(0);
3509   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3510     if (N->getOperand(i) != SplatValue)
3511       return false;
3512   return true;
3513 }
3514
3515 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3516 /// to an zero vector.
3517 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3518 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3519   SDValue V1 = N->getOperand(0);
3520   SDValue V2 = N->getOperand(1);
3521   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3522   for (unsigned i = 0; i != NumElems; ++i) {
3523     int Idx = N->getMaskElt(i);
3524     if (Idx >= (int)NumElems) {
3525       unsigned Opc = V2.getOpcode();
3526       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3527         continue;
3528       if (Opc != ISD::BUILD_VECTOR ||
3529           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3530         return false;
3531     } else if (Idx >= 0) {
3532       unsigned Opc = V1.getOpcode();
3533       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3534         continue;
3535       if (Opc != ISD::BUILD_VECTOR ||
3536           !X86::isZeroNode(V1.getOperand(Idx)))
3537         return false;
3538     }
3539   }
3540   return true;
3541 }
3542
3543 /// getZeroVector - Returns a vector of specified type with all zero elements.
3544 ///
3545 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3546                              DebugLoc dl) {
3547   assert(VT.isVector() && "Expected a vector type");
3548
3549   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted
3550   // to their dest type. This ensures they get CSE'd.
3551   SDValue Vec;
3552   if (VT.getSizeInBits() == 64) { // MMX
3553     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3554     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3555   } else if (VT.getSizeInBits() == 128) {
3556     if (HasSSE2) {  // SSE2
3557       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3558       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3559     } else { // SSE1
3560       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3561       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3562     }
3563   } else if (VT.getSizeInBits() == 256) { // AVX
3564     // 256-bit logic and arithmetic instructions in AVX are
3565     // all floating-point, no support for integer ops. Default
3566     // to emitting fp zeroed vectors then.
3567     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3568     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
3569     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
3570   }
3571   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3572 }
3573
3574 /// getOnesVector - Returns a vector of specified type with all bits set.
3575 ///
3576 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3577   assert(VT.isVector() && "Expected a vector type");
3578
3579   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3580   // type.  This ensures they get CSE'd.
3581   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3582   SDValue Vec;
3583   if (VT.getSizeInBits() == 64) // MMX
3584     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3585   else // SSE
3586     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3587   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3588 }
3589
3590
3591 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3592 /// that point to V2 points to its first element.
3593 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3594   EVT VT = SVOp->getValueType(0);
3595   unsigned NumElems = VT.getVectorNumElements();
3596
3597   bool Changed = false;
3598   SmallVector<int, 8> MaskVec;
3599   SVOp->getMask(MaskVec);
3600
3601   for (unsigned i = 0; i != NumElems; ++i) {
3602     if (MaskVec[i] > (int)NumElems) {
3603       MaskVec[i] = NumElems;
3604       Changed = true;
3605     }
3606   }
3607   if (Changed)
3608     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3609                                 SVOp->getOperand(1), &MaskVec[0]);
3610   return SDValue(SVOp, 0);
3611 }
3612
3613 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3614 /// operation of specified width.
3615 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3616                        SDValue V2) {
3617   unsigned NumElems = VT.getVectorNumElements();
3618   SmallVector<int, 8> Mask;
3619   Mask.push_back(NumElems);
3620   for (unsigned i = 1; i != NumElems; ++i)
3621     Mask.push_back(i);
3622   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3623 }
3624
3625 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3626 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3627                           SDValue V2) {
3628   unsigned NumElems = VT.getVectorNumElements();
3629   SmallVector<int, 8> Mask;
3630   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3631     Mask.push_back(i);
3632     Mask.push_back(i + NumElems);
3633   }
3634   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3635 }
3636
3637 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3638 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3639                           SDValue V2) {
3640   unsigned NumElems = VT.getVectorNumElements();
3641   unsigned Half = NumElems/2;
3642   SmallVector<int, 8> Mask;
3643   for (unsigned i = 0; i != Half; ++i) {
3644     Mask.push_back(i + Half);
3645     Mask.push_back(i + NumElems + Half);
3646   }
3647   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3648 }
3649
3650 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32.
3651 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
3652   EVT PVT = MVT::v4f32;
3653   EVT VT = SV->getValueType(0);
3654   DebugLoc dl = SV->getDebugLoc();
3655   SDValue V1 = SV->getOperand(0);
3656   int NumElems = VT.getVectorNumElements();
3657   int EltNo = SV->getSplatIndex();
3658
3659   // unpack elements to the correct location
3660   while (NumElems > 4) {
3661     if (EltNo < NumElems/2) {
3662       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3663     } else {
3664       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3665       EltNo -= NumElems/2;
3666     }
3667     NumElems >>= 1;
3668   }
3669
3670   // Perform the splat.
3671   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3672   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3673   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3674   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3675 }
3676
3677 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3678 /// vector of zero or undef vector.  This produces a shuffle where the low
3679 /// element of V2 is swizzled into the zero/undef vector, landing at element
3680 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3681 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3682                                              bool isZero, bool HasSSE2,
3683                                              SelectionDAG &DAG) {
3684   EVT VT = V2.getValueType();
3685   SDValue V1 = isZero
3686     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3687   unsigned NumElems = VT.getVectorNumElements();
3688   SmallVector<int, 16> MaskVec;
3689   for (unsigned i = 0; i != NumElems; ++i)
3690     // If this is the insertion idx, put the low elt of V2 here.
3691     MaskVec.push_back(i == Idx ? NumElems : i);
3692   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3693 }
3694
3695 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
3696 /// element of the result of the vector shuffle.
3697 SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
3698                             unsigned Depth) {
3699   if (Depth == 6)
3700     return SDValue();  // Limit search depth.
3701
3702   SDValue V = SDValue(N, 0);
3703   EVT VT = V.getValueType();
3704   unsigned Opcode = V.getOpcode();
3705
3706   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
3707   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
3708     Index = SV->getMaskElt(Index);
3709
3710     if (Index < 0)
3711       return DAG.getUNDEF(VT.getVectorElementType());
3712
3713     int NumElems = VT.getVectorNumElements();
3714     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
3715     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
3716   }
3717
3718   // Recurse into target specific vector shuffles to find scalars.
3719   if (isTargetShuffle(Opcode)) {
3720     int NumElems = VT.getVectorNumElements();
3721     SmallVector<unsigned, 16> ShuffleMask;
3722     SDValue ImmN;
3723
3724     switch(Opcode) {
3725     case X86ISD::SHUFPS:
3726     case X86ISD::SHUFPD:
3727       ImmN = N->getOperand(N->getNumOperands()-1);
3728       DecodeSHUFPSMask(NumElems,
3729                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
3730                        ShuffleMask);
3731       break;
3732     case X86ISD::PUNPCKHBW:
3733     case X86ISD::PUNPCKHWD:
3734     case X86ISD::PUNPCKHDQ:
3735     case X86ISD::PUNPCKHQDQ:
3736       DecodePUNPCKHMask(NumElems, ShuffleMask);
3737       break;
3738     case X86ISD::UNPCKHPS:
3739     case X86ISD::UNPCKHPD:
3740       DecodeUNPCKHPMask(NumElems, ShuffleMask);
3741       break;
3742     case X86ISD::PUNPCKLBW:
3743     case X86ISD::PUNPCKLWD:
3744     case X86ISD::PUNPCKLDQ:
3745     case X86ISD::PUNPCKLQDQ:
3746       DecodePUNPCKLMask(NumElems, ShuffleMask);
3747       break;
3748     case X86ISD::UNPCKLPS:
3749     case X86ISD::UNPCKLPD:
3750       DecodeUNPCKLPMask(NumElems, ShuffleMask);
3751       break;
3752     case X86ISD::MOVHLPS:
3753       DecodeMOVHLPSMask(NumElems, ShuffleMask);
3754       break;
3755     case X86ISD::MOVLHPS:
3756       DecodeMOVLHPSMask(NumElems, ShuffleMask);
3757       break;
3758     case X86ISD::PSHUFD:
3759       ImmN = N->getOperand(N->getNumOperands()-1);
3760       DecodePSHUFMask(NumElems,
3761                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
3762                       ShuffleMask);
3763       break;
3764     case X86ISD::PSHUFHW:
3765       ImmN = N->getOperand(N->getNumOperands()-1);
3766       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3767                         ShuffleMask);
3768       break;
3769     case X86ISD::PSHUFLW:
3770       ImmN = N->getOperand(N->getNumOperands()-1);
3771       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
3772                         ShuffleMask);
3773       break;
3774     case X86ISD::MOVSS:
3775     case X86ISD::MOVSD: {
3776       // The index 0 always comes from the first element of the second source,
3777       // this is why MOVSS and MOVSD are used in the first place. The other
3778       // elements come from the other positions of the first source vector.
3779       unsigned OpNum = (Index == 0) ? 1 : 0;
3780       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
3781                                  Depth+1);
3782     }
3783     default:
3784       assert("not implemented for target shuffle node");
3785       return SDValue();
3786     }
3787
3788     Index = ShuffleMask[Index];
3789     if (Index < 0)
3790       return DAG.getUNDEF(VT.getVectorElementType());
3791
3792     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
3793     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
3794                                Depth+1);
3795   }
3796
3797   // Actual nodes that may contain scalar elements
3798   if (Opcode == ISD::BIT_CONVERT) {
3799     V = V.getOperand(0);
3800     EVT SrcVT = V.getValueType();
3801     unsigned NumElems = VT.getVectorNumElements();
3802
3803     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
3804       return SDValue();
3805   }
3806
3807   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
3808     return (Index == 0) ? V.getOperand(0)
3809                           : DAG.getUNDEF(VT.getVectorElementType());
3810
3811   if (V.getOpcode() == ISD::BUILD_VECTOR)
3812     return V.getOperand(Index);
3813
3814   return SDValue();
3815 }
3816
3817 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
3818 /// shuffle operation which come from a consecutively from a zero. The
3819 /// search can start in two diferent directions, from left or right.
3820 static
3821 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
3822                                   bool ZerosFromLeft, SelectionDAG &DAG) {
3823   int i = 0;
3824
3825   while (i < NumElems) {
3826     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
3827     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
3828     if (!(Elt.getNode() &&
3829          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
3830       break;
3831     ++i;
3832   }
3833
3834   return i;
3835 }
3836
3837 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
3838 /// MaskE correspond consecutively to elements from one of the vector operands,
3839 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
3840 static
3841 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
3842                               int OpIdx, int NumElems, unsigned &OpNum) {
3843   bool SeenV1 = false;
3844   bool SeenV2 = false;
3845
3846   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
3847     int Idx = SVOp->getMaskElt(i);
3848     // Ignore undef indicies
3849     if (Idx < 0)
3850       continue;
3851
3852     if (Idx < NumElems)
3853       SeenV1 = true;
3854     else
3855       SeenV2 = true;
3856
3857     // Only accept consecutive elements from the same vector
3858     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
3859       return false;
3860   }
3861
3862   OpNum = SeenV1 ? 0 : 1;
3863   return true;
3864 }
3865
3866 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
3867 /// logical left shift of a vector.
3868 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3869                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3870   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3871   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3872               false /* check zeros from right */, DAG);
3873   unsigned OpSrc;
3874
3875   if (!NumZeros)
3876     return false;
3877
3878   // Considering the elements in the mask that are not consecutive zeros,
3879   // check if they consecutively come from only one of the source vectors.
3880   //
3881   //               V1 = {X, A, B, C}     0
3882   //                         \  \  \    /
3883   //   vector_shuffle V1, V2 <1, 2, 3, X>
3884   //
3885   if (!isShuffleMaskConsecutive(SVOp,
3886             0,                   // Mask Start Index
3887             NumElems-NumZeros-1, // Mask End Index
3888             NumZeros,            // Where to start looking in the src vector
3889             NumElems,            // Number of elements in vector
3890             OpSrc))              // Which source operand ?
3891     return false;
3892
3893   isLeft = false;
3894   ShAmt = NumZeros;
3895   ShVal = SVOp->getOperand(OpSrc);
3896   return true;
3897 }
3898
3899 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
3900 /// logical left shift of a vector.
3901 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3902                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3903   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3904   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
3905               true /* check zeros from left */, DAG);
3906   unsigned OpSrc;
3907
3908   if (!NumZeros)
3909     return false;
3910
3911   // Considering the elements in the mask that are not consecutive zeros,
3912   // check if they consecutively come from only one of the source vectors.
3913   //
3914   //                           0    { A, B, X, X } = V2
3915   //                          / \    /  /
3916   //   vector_shuffle V1, V2 <X, X, 4, 5>
3917   //
3918   if (!isShuffleMaskConsecutive(SVOp,
3919             NumZeros,     // Mask Start Index
3920             NumElems-1,   // Mask End Index
3921             0,            // Where to start looking in the src vector
3922             NumElems,     // Number of elements in vector
3923             OpSrc))       // Which source operand ?
3924     return false;
3925
3926   isLeft = true;
3927   ShAmt = NumZeros;
3928   ShVal = SVOp->getOperand(OpSrc);
3929   return true;
3930 }
3931
3932 /// isVectorShift - Returns true if the shuffle can be implemented as a
3933 /// logical left or right shift of a vector.
3934 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3935                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3936   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
3937       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
3938     return true;
3939
3940   return false;
3941 }
3942
3943 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3944 ///
3945 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3946                                        unsigned NumNonZero, unsigned NumZero,
3947                                        SelectionDAG &DAG,
3948                                        const TargetLowering &TLI) {
3949   if (NumNonZero > 8)
3950     return SDValue();
3951
3952   DebugLoc dl = Op.getDebugLoc();
3953   SDValue V(0, 0);
3954   bool First = true;
3955   for (unsigned i = 0; i < 16; ++i) {
3956     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3957     if (ThisIsNonZero && First) {
3958       if (NumZero)
3959         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3960       else
3961         V = DAG.getUNDEF(MVT::v8i16);
3962       First = false;
3963     }
3964
3965     if ((i & 1) != 0) {
3966       SDValue ThisElt(0, 0), LastElt(0, 0);
3967       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3968       if (LastIsNonZero) {
3969         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3970                               MVT::i16, Op.getOperand(i-1));
3971       }
3972       if (ThisIsNonZero) {
3973         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3974         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3975                               ThisElt, DAG.getConstant(8, MVT::i8));
3976         if (LastIsNonZero)
3977           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3978       } else
3979         ThisElt = LastElt;
3980
3981       if (ThisElt.getNode())
3982         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3983                         DAG.getIntPtrConstant(i/2));
3984     }
3985   }
3986
3987   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3988 }
3989
3990 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3991 ///
3992 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3993                                      unsigned NumNonZero, unsigned NumZero,
3994                                      SelectionDAG &DAG,
3995                                      const TargetLowering &TLI) {
3996   if (NumNonZero > 4)
3997     return SDValue();
3998
3999   DebugLoc dl = Op.getDebugLoc();
4000   SDValue V(0, 0);
4001   bool First = true;
4002   for (unsigned i = 0; i < 8; ++i) {
4003     bool isNonZero = (NonZeros & (1 << i)) != 0;
4004     if (isNonZero) {
4005       if (First) {
4006         if (NumZero)
4007           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4008         else
4009           V = DAG.getUNDEF(MVT::v8i16);
4010         First = false;
4011       }
4012       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4013                       MVT::v8i16, V, Op.getOperand(i),
4014                       DAG.getIntPtrConstant(i));
4015     }
4016   }
4017
4018   return V;
4019 }
4020
4021 /// getVShift - Return a vector logical shift node.
4022 ///
4023 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4024                          unsigned NumBits, SelectionDAG &DAG,
4025                          const TargetLowering &TLI, DebugLoc dl) {
4026   bool isMMX = VT.getSizeInBits() == 64;
4027   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
4028   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4029   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
4030   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4031                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4032                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
4033 }
4034
4035 SDValue
4036 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4037                                           SelectionDAG &DAG) const {
4038
4039   // Check if the scalar load can be widened into a vector load. And if
4040   // the address is "base + cst" see if the cst can be "absorbed" into
4041   // the shuffle mask.
4042   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4043     SDValue Ptr = LD->getBasePtr();
4044     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4045       return SDValue();
4046     EVT PVT = LD->getValueType(0);
4047     if (PVT != MVT::i32 && PVT != MVT::f32)
4048       return SDValue();
4049
4050     int FI = -1;
4051     int64_t Offset = 0;
4052     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4053       FI = FINode->getIndex();
4054       Offset = 0;
4055     } else if (Ptr.getOpcode() == ISD::ADD &&
4056                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
4057                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4058       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4059       Offset = Ptr.getConstantOperandVal(1);
4060       Ptr = Ptr.getOperand(0);
4061     } else {
4062       return SDValue();
4063     }
4064
4065     SDValue Chain = LD->getChain();
4066     // Make sure the stack object alignment is at least 16.
4067     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4068     if (DAG.InferPtrAlignment(Ptr) < 16) {
4069       if (MFI->isFixedObjectIndex(FI)) {
4070         // Can't change the alignment. FIXME: It's possible to compute
4071         // the exact stack offset and reference FI + adjust offset instead.
4072         // If someone *really* cares about this. That's the way to implement it.
4073         return SDValue();
4074       } else {
4075         MFI->setObjectAlignment(FI, 16);
4076       }
4077     }
4078
4079     // (Offset % 16) must be multiple of 4. Then address is then
4080     // Ptr + (Offset & ~15).
4081     if (Offset < 0)
4082       return SDValue();
4083     if ((Offset % 16) & 3)
4084       return SDValue();
4085     int64_t StartOffset = Offset & ~15;
4086     if (StartOffset)
4087       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4088                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4089
4090     int EltNo = (Offset - StartOffset) >> 2;
4091     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
4092     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
4093     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,
4094                              LD->getPointerInfo().getWithOffset(StartOffset),
4095                              false, false, 0);
4096     // Canonicalize it to a v4i32 shuffle.
4097     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
4098     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4099                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
4100                                             DAG.getUNDEF(MVT::v4i32),&Mask[0]));
4101   }
4102
4103   return SDValue();
4104 }
4105
4106 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4107 /// vector of type 'VT', see if the elements can be replaced by a single large
4108 /// load which has the same value as a build_vector whose operands are 'elts'.
4109 ///
4110 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4111 ///
4112 /// FIXME: we'd also like to handle the case where the last elements are zero
4113 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4114 /// There's even a handy isZeroNode for that purpose.
4115 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4116                                         DebugLoc &DL, SelectionDAG &DAG) {
4117   EVT EltVT = VT.getVectorElementType();
4118   unsigned NumElems = Elts.size();
4119
4120   LoadSDNode *LDBase = NULL;
4121   unsigned LastLoadedElt = -1U;
4122
4123   // For each element in the initializer, see if we've found a load or an undef.
4124   // If we don't find an initial load element, or later load elements are
4125   // non-consecutive, bail out.
4126   for (unsigned i = 0; i < NumElems; ++i) {
4127     SDValue Elt = Elts[i];
4128
4129     if (!Elt.getNode() ||
4130         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4131       return SDValue();
4132     if (!LDBase) {
4133       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4134         return SDValue();
4135       LDBase = cast<LoadSDNode>(Elt.getNode());
4136       LastLoadedElt = i;
4137       continue;
4138     }
4139     if (Elt.getOpcode() == ISD::UNDEF)
4140       continue;
4141
4142     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4143     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4144       return SDValue();
4145     LastLoadedElt = i;
4146   }
4147
4148   // If we have found an entire vector of loads and undefs, then return a large
4149   // load of the entire vector width starting at the base pointer.  If we found
4150   // consecutive loads for the low half, generate a vzext_load node.
4151   if (LastLoadedElt == NumElems - 1) {
4152     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4153       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4154                          LDBase->getPointerInfo(),
4155                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4156     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4157                        LDBase->getPointerInfo(),
4158                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4159                        LDBase->getAlignment());
4160   } else if (NumElems == 4 && LastLoadedElt == 1) {
4161     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4162     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4163     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4164                                               Ops, 2, MVT::i32,
4165                                               LDBase->getMemOperand());
4166     return DAG.getNode(ISD::BIT_CONVERT, DL, VT, ResNode);
4167   }
4168   return SDValue();
4169 }
4170
4171 SDValue
4172 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4173   DebugLoc dl = Op.getDebugLoc();
4174   // All zero's are handled with pxor in SSE2 and above, xorps in SSE1.
4175   // All one's are handled with pcmpeqd. In AVX, zero's are handled with
4176   // vpxor in 128-bit and xor{pd,ps} in 256-bit, but no 256 version of pcmpeqd
4177   // is present, so AllOnes is ignored.
4178   if (ISD::isBuildVectorAllZeros(Op.getNode()) ||
4179       (Op.getValueType().getSizeInBits() != 256 &&
4180        ISD::isBuildVectorAllOnes(Op.getNode()))) {
4181     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
4182     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
4183     // eliminated on x86-32 hosts.
4184     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
4185       return Op;
4186
4187     if (ISD::isBuildVectorAllOnes(Op.getNode()))
4188       return getOnesVector(Op.getValueType(), DAG, dl);
4189     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4190   }
4191
4192   EVT VT = Op.getValueType();
4193   EVT ExtVT = VT.getVectorElementType();
4194   unsigned EVTBits = ExtVT.getSizeInBits();
4195
4196   unsigned NumElems = Op.getNumOperands();
4197   unsigned NumZero  = 0;
4198   unsigned NumNonZero = 0;
4199   unsigned NonZeros = 0;
4200   bool IsAllConstants = true;
4201   SmallSet<SDValue, 8> Values;
4202   for (unsigned i = 0; i < NumElems; ++i) {
4203     SDValue Elt = Op.getOperand(i);
4204     if (Elt.getOpcode() == ISD::UNDEF)
4205       continue;
4206     Values.insert(Elt);
4207     if (Elt.getOpcode() != ISD::Constant &&
4208         Elt.getOpcode() != ISD::ConstantFP)
4209       IsAllConstants = false;
4210     if (X86::isZeroNode(Elt))
4211       NumZero++;
4212     else {
4213       NonZeros |= (1 << i);
4214       NumNonZero++;
4215     }
4216   }
4217
4218   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4219   if (NumNonZero == 0)
4220     return DAG.getUNDEF(VT);
4221
4222   // Special case for single non-zero, non-undef, element.
4223   if (NumNonZero == 1) {
4224     unsigned Idx = CountTrailingZeros_32(NonZeros);
4225     SDValue Item = Op.getOperand(Idx);
4226
4227     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4228     // the value are obviously zero, truncate the value to i32 and do the
4229     // insertion that way.  Only do this if the value is non-constant or if the
4230     // value is a constant being inserted into element 0.  It is cheaper to do
4231     // a constant pool load than it is to do a movd + shuffle.
4232     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4233         (!IsAllConstants || Idx == 0)) {
4234       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4235         // Handle MMX and SSE both.
4236         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
4237         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
4238
4239         // Truncate the value (which may itself be a constant) to i32, and
4240         // convert it to a vector with movd (S2V+shuffle to zero extend).
4241         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4242         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4243         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4244                                            Subtarget->hasSSE2(), DAG);
4245
4246         // Now we have our 32-bit value zero extended in the low element of
4247         // a vector.  If Idx != 0, swizzle it into place.
4248         if (Idx != 0) {
4249           SmallVector<int, 4> Mask;
4250           Mask.push_back(Idx);
4251           for (unsigned i = 1; i != VecElts; ++i)
4252             Mask.push_back(i);
4253           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4254                                       DAG.getUNDEF(Item.getValueType()),
4255                                       &Mask[0]);
4256         }
4257         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
4258       }
4259     }
4260
4261     // If we have a constant or non-constant insertion into the low element of
4262     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4263     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4264     // depending on what the source datatype is.
4265     if (Idx == 0) {
4266       if (NumZero == 0) {
4267         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4268       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4269           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4270         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4271         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4272         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4273                                            DAG);
4274       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4275         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4276         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
4277         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4278         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4279                                            Subtarget->hasSSE2(), DAG);
4280         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
4281       }
4282     }
4283
4284     // Is it a vector logical left shift?
4285     if (NumElems == 2 && Idx == 1 &&
4286         X86::isZeroNode(Op.getOperand(0)) &&
4287         !X86::isZeroNode(Op.getOperand(1))) {
4288       unsigned NumBits = VT.getSizeInBits();
4289       return getVShift(true, VT,
4290                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4291                                    VT, Op.getOperand(1)),
4292                        NumBits/2, DAG, *this, dl);
4293     }
4294
4295     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4296       return SDValue();
4297
4298     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4299     // is a non-constant being inserted into an element other than the low one,
4300     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4301     // movd/movss) to move this into the low element, then shuffle it into
4302     // place.
4303     if (EVTBits == 32) {
4304       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4305
4306       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4307       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4308                                          Subtarget->hasSSE2(), DAG);
4309       SmallVector<int, 8> MaskVec;
4310       for (unsigned i = 0; i < NumElems; i++)
4311         MaskVec.push_back(i == Idx ? 0 : 1);
4312       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4313     }
4314   }
4315
4316   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4317   if (Values.size() == 1) {
4318     if (EVTBits == 32) {
4319       // Instead of a shuffle like this:
4320       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4321       // Check if it's possible to issue this instead.
4322       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4323       unsigned Idx = CountTrailingZeros_32(NonZeros);
4324       SDValue Item = Op.getOperand(Idx);
4325       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4326         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4327     }
4328     return SDValue();
4329   }
4330
4331   // A vector full of immediates; various special cases are already
4332   // handled, so this is best done with a single constant-pool load.
4333   if (IsAllConstants)
4334     return SDValue();
4335
4336   // Let legalizer expand 2-wide build_vectors.
4337   if (EVTBits == 64) {
4338     if (NumNonZero == 1) {
4339       // One half is zero or undef.
4340       unsigned Idx = CountTrailingZeros_32(NonZeros);
4341       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
4342                                  Op.getOperand(Idx));
4343       return getShuffleVectorZeroOrUndef(V2, Idx, true,
4344                                          Subtarget->hasSSE2(), DAG);
4345     }
4346     return SDValue();
4347   }
4348
4349   // If element VT is < 32 bits, convert it to inserts into a zero vector.
4350   if (EVTBits == 8 && NumElems == 16) {
4351     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
4352                                         *this);
4353     if (V.getNode()) return V;
4354   }
4355
4356   if (EVTBits == 16 && NumElems == 8) {
4357     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
4358                                       *this);
4359     if (V.getNode()) return V;
4360   }
4361
4362   // If element VT is == 32 bits, turn it into a number of shuffles.
4363   SmallVector<SDValue, 8> V;
4364   V.resize(NumElems);
4365   if (NumElems == 4 && NumZero > 0) {
4366     for (unsigned i = 0; i < 4; ++i) {
4367       bool isZero = !(NonZeros & (1 << i));
4368       if (isZero)
4369         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4370       else
4371         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4372     }
4373
4374     for (unsigned i = 0; i < 2; ++i) {
4375       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
4376         default: break;
4377         case 0:
4378           V[i] = V[i*2];  // Must be a zero vector.
4379           break;
4380         case 1:
4381           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
4382           break;
4383         case 2:
4384           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
4385           break;
4386         case 3:
4387           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
4388           break;
4389       }
4390     }
4391
4392     SmallVector<int, 8> MaskVec;
4393     bool Reverse = (NonZeros & 0x3) == 2;
4394     for (unsigned i = 0; i < 2; ++i)
4395       MaskVec.push_back(Reverse ? 1-i : i);
4396     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
4397     for (unsigned i = 0; i < 2; ++i)
4398       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
4399     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
4400   }
4401
4402   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
4403     // Check for a build vector of consecutive loads.
4404     for (unsigned i = 0; i < NumElems; ++i)
4405       V[i] = Op.getOperand(i);
4406
4407     // Check for elements which are consecutive loads.
4408     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
4409     if (LD.getNode())
4410       return LD;
4411
4412     // For SSE 4.1, use insertps to put the high elements into the low element.
4413     if (getSubtarget()->hasSSE41()) {
4414       SDValue Result;
4415       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
4416         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
4417       else
4418         Result = DAG.getUNDEF(VT);
4419
4420       for (unsigned i = 1; i < NumElems; ++i) {
4421         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
4422         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
4423                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4424       }
4425       return Result;
4426     }
4427
4428     // Otherwise, expand into a number of unpckl*, start by extending each of
4429     // our (non-undef) elements to the full vector width with the element in the
4430     // bottom slot of the vector (which generates no code for SSE).
4431     for (unsigned i = 0; i < NumElems; ++i) {
4432       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4433         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4434       else
4435         V[i] = DAG.getUNDEF(VT);
4436     }
4437
4438     // Next, we iteratively mix elements, e.g. for v4f32:
4439     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4440     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4441     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4442     unsigned EltStride = NumElems >> 1;
4443     while (EltStride != 0) {
4444       for (unsigned i = 0; i < EltStride; ++i) {
4445         // If V[i+EltStride] is undef and this is the first round of mixing,
4446         // then it is safe to just drop this shuffle: V[i] is already in the
4447         // right place, the one element (since it's the first round) being
4448         // inserted as undef can be dropped.  This isn't safe for successive
4449         // rounds because they will permute elements within both vectors.
4450         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
4451             EltStride == NumElems/2)
4452           continue;
4453
4454         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
4455       }
4456       EltStride >>= 1;
4457     }
4458     return V[0];
4459   }
4460   return SDValue();
4461 }
4462
4463 SDValue
4464 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4465   // We support concatenate two MMX registers and place them in a MMX
4466   // register.  This is better than doing a stack convert.
4467   DebugLoc dl = Op.getDebugLoc();
4468   EVT ResVT = Op.getValueType();
4469   assert(Op.getNumOperands() == 2);
4470   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4471          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4472   int Mask[2];
4473   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4474   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4475   InVec = Op.getOperand(1);
4476   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4477     unsigned NumElts = ResVT.getVectorNumElements();
4478     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4479     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4480                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4481   } else {
4482     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4483     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4484     Mask[0] = 0; Mask[1] = 2;
4485     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4486   }
4487   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4488 }
4489
4490 // v8i16 shuffles - Prefer shuffles in the following order:
4491 // 1. [all]   pshuflw, pshufhw, optional move
4492 // 2. [ssse3] 1 x pshufb
4493 // 3. [ssse3] 2 x pshufb + 1 x por
4494 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4495 SDValue
4496 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
4497                                             SelectionDAG &DAG) const {
4498   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4499   SDValue V1 = SVOp->getOperand(0);
4500   SDValue V2 = SVOp->getOperand(1);
4501   DebugLoc dl = SVOp->getDebugLoc();
4502   SmallVector<int, 8> MaskVals;
4503
4504   // Determine if more than 1 of the words in each of the low and high quadwords
4505   // of the result come from the same quadword of one of the two inputs.  Undef
4506   // mask values count as coming from any quadword, for better codegen.
4507   SmallVector<unsigned, 4> LoQuad(4);
4508   SmallVector<unsigned, 4> HiQuad(4);
4509   BitVector InputQuads(4);
4510   for (unsigned i = 0; i < 8; ++i) {
4511     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4512     int EltIdx = SVOp->getMaskElt(i);
4513     MaskVals.push_back(EltIdx);
4514     if (EltIdx < 0) {
4515       ++Quad[0];
4516       ++Quad[1];
4517       ++Quad[2];
4518       ++Quad[3];
4519       continue;
4520     }
4521     ++Quad[EltIdx / 4];
4522     InputQuads.set(EltIdx / 4);
4523   }
4524
4525   int BestLoQuad = -1;
4526   unsigned MaxQuad = 1;
4527   for (unsigned i = 0; i < 4; ++i) {
4528     if (LoQuad[i] > MaxQuad) {
4529       BestLoQuad = i;
4530       MaxQuad = LoQuad[i];
4531     }
4532   }
4533
4534   int BestHiQuad = -1;
4535   MaxQuad = 1;
4536   for (unsigned i = 0; i < 4; ++i) {
4537     if (HiQuad[i] > MaxQuad) {
4538       BestHiQuad = i;
4539       MaxQuad = HiQuad[i];
4540     }
4541   }
4542
4543   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4544   // of the two input vectors, shuffle them into one input vector so only a
4545   // single pshufb instruction is necessary. If There are more than 2 input
4546   // quads, disable the next transformation since it does not help SSSE3.
4547   bool V1Used = InputQuads[0] || InputQuads[1];
4548   bool V2Used = InputQuads[2] || InputQuads[3];
4549   if (Subtarget->hasSSSE3()) {
4550     if (InputQuads.count() == 2 && V1Used && V2Used) {
4551       BestLoQuad = InputQuads.find_first();
4552       BestHiQuad = InputQuads.find_next(BestLoQuad);
4553     }
4554     if (InputQuads.count() > 2) {
4555       BestLoQuad = -1;
4556       BestHiQuad = -1;
4557     }
4558   }
4559
4560   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4561   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4562   // words from all 4 input quadwords.
4563   SDValue NewV;
4564   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4565     SmallVector<int, 8> MaskV;
4566     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4567     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4568     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4569                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4570                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4571     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4572
4573     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4574     // source words for the shuffle, to aid later transformations.
4575     bool AllWordsInNewV = true;
4576     bool InOrder[2] = { true, true };
4577     for (unsigned i = 0; i != 8; ++i) {
4578       int idx = MaskVals[i];
4579       if (idx != (int)i)
4580         InOrder[i/4] = false;
4581       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4582         continue;
4583       AllWordsInNewV = false;
4584       break;
4585     }
4586
4587     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4588     if (AllWordsInNewV) {
4589       for (int i = 0; i != 8; ++i) {
4590         int idx = MaskVals[i];
4591         if (idx < 0)
4592           continue;
4593         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4594         if ((idx != i) && idx < 4)
4595           pshufhw = false;
4596         if ((idx != i) && idx > 3)
4597           pshuflw = false;
4598       }
4599       V1 = NewV;
4600       V2Used = false;
4601       BestLoQuad = 0;
4602       BestHiQuad = 1;
4603     }
4604
4605     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4606     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4607     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4608       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
4609       unsigned TargetMask = 0;
4610       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4611                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4612       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
4613                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
4614       V1 = NewV.getOperand(0);
4615       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
4616     }
4617   }
4618
4619   // If we have SSSE3, and all words of the result are from 1 input vector,
4620   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4621   // is present, fall back to case 4.
4622   if (Subtarget->hasSSSE3()) {
4623     SmallVector<SDValue,16> pshufbMask;
4624
4625     // If we have elements from both input vectors, set the high bit of the
4626     // shuffle mask element to zero out elements that come from V2 in the V1
4627     // mask, and elements that come from V1 in the V2 mask, so that the two
4628     // results can be OR'd together.
4629     bool TwoInputs = V1Used && V2Used;
4630     for (unsigned i = 0; i != 8; ++i) {
4631       int EltIdx = MaskVals[i] * 2;
4632       if (TwoInputs && (EltIdx >= 16)) {
4633         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4634         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4635         continue;
4636       }
4637       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4638       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4639     }
4640     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4641     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4642                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4643                                  MVT::v16i8, &pshufbMask[0], 16));
4644     if (!TwoInputs)
4645       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4646
4647     // Calculate the shuffle mask for the second input, shuffle it, and
4648     // OR it with the first shuffled input.
4649     pshufbMask.clear();
4650     for (unsigned i = 0; i != 8; ++i) {
4651       int EltIdx = MaskVals[i] * 2;
4652       if (EltIdx < 16) {
4653         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4654         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4655         continue;
4656       }
4657       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4658       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4659     }
4660     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4661     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4662                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4663                                  MVT::v16i8, &pshufbMask[0], 16));
4664     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4665     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4666   }
4667
4668   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4669   // and update MaskVals with new element order.
4670   BitVector InOrder(8);
4671   if (BestLoQuad >= 0) {
4672     SmallVector<int, 8> MaskV;
4673     for (int i = 0; i != 4; ++i) {
4674       int idx = MaskVals[i];
4675       if (idx < 0) {
4676         MaskV.push_back(-1);
4677         InOrder.set(i);
4678       } else if ((idx / 4) == BestLoQuad) {
4679         MaskV.push_back(idx & 3);
4680         InOrder.set(i);
4681       } else {
4682         MaskV.push_back(-1);
4683       }
4684     }
4685     for (unsigned i = 4; i != 8; ++i)
4686       MaskV.push_back(i);
4687     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4688                                 &MaskV[0]);
4689
4690     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4691       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
4692                                NewV.getOperand(0),
4693                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
4694                                DAG);
4695   }
4696
4697   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4698   // and update MaskVals with the new element order.
4699   if (BestHiQuad >= 0) {
4700     SmallVector<int, 8> MaskV;
4701     for (unsigned i = 0; i != 4; ++i)
4702       MaskV.push_back(i);
4703     for (unsigned i = 4; i != 8; ++i) {
4704       int idx = MaskVals[i];
4705       if (idx < 0) {
4706         MaskV.push_back(-1);
4707         InOrder.set(i);
4708       } else if ((idx / 4) == BestHiQuad) {
4709         MaskV.push_back((idx & 3) + 4);
4710         InOrder.set(i);
4711       } else {
4712         MaskV.push_back(-1);
4713       }
4714     }
4715     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4716                                 &MaskV[0]);
4717
4718     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
4719       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
4720                               NewV.getOperand(0),
4721                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
4722                               DAG);
4723   }
4724
4725   // In case BestHi & BestLo were both -1, which means each quadword has a word
4726   // from each of the four input quadwords, calculate the InOrder bitvector now
4727   // before falling through to the insert/extract cleanup.
4728   if (BestLoQuad == -1 && BestHiQuad == -1) {
4729     NewV = V1;
4730     for (int i = 0; i != 8; ++i)
4731       if (MaskVals[i] < 0 || MaskVals[i] == i)
4732         InOrder.set(i);
4733   }
4734
4735   // The other elements are put in the right place using pextrw and pinsrw.
4736   for (unsigned i = 0; i != 8; ++i) {
4737     if (InOrder[i])
4738       continue;
4739     int EltIdx = MaskVals[i];
4740     if (EltIdx < 0)
4741       continue;
4742     SDValue ExtOp = (EltIdx < 8)
4743     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4744                   DAG.getIntPtrConstant(EltIdx))
4745     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4746                   DAG.getIntPtrConstant(EltIdx - 8));
4747     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4748                        DAG.getIntPtrConstant(i));
4749   }
4750   return NewV;
4751 }
4752
4753 // v16i8 shuffles - Prefer shuffles in the following order:
4754 // 1. [ssse3] 1 x pshufb
4755 // 2. [ssse3] 2 x pshufb + 1 x por
4756 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4757 static
4758 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4759                                  SelectionDAG &DAG,
4760                                  const X86TargetLowering &TLI) {
4761   SDValue V1 = SVOp->getOperand(0);
4762   SDValue V2 = SVOp->getOperand(1);
4763   DebugLoc dl = SVOp->getDebugLoc();
4764   SmallVector<int, 16> MaskVals;
4765   SVOp->getMask(MaskVals);
4766
4767   // If we have SSSE3, case 1 is generated when all result bytes come from
4768   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4769   // present, fall back to case 3.
4770   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4771   bool V1Only = true;
4772   bool V2Only = true;
4773   for (unsigned i = 0; i < 16; ++i) {
4774     int EltIdx = MaskVals[i];
4775     if (EltIdx < 0)
4776       continue;
4777     if (EltIdx < 16)
4778       V2Only = false;
4779     else
4780       V1Only = false;
4781   }
4782
4783   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4784   if (TLI.getSubtarget()->hasSSSE3()) {
4785     SmallVector<SDValue,16> pshufbMask;
4786
4787     // If all result elements are from one input vector, then only translate
4788     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4789     //
4790     // Otherwise, we have elements from both input vectors, and must zero out
4791     // elements that come from V2 in the first mask, and V1 in the second mask
4792     // so that we can OR them together.
4793     bool TwoInputs = !(V1Only || V2Only);
4794     for (unsigned i = 0; i != 16; ++i) {
4795       int EltIdx = MaskVals[i];
4796       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4797         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4798         continue;
4799       }
4800       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4801     }
4802     // If all the elements are from V2, assign it to V1 and return after
4803     // building the first pshufb.
4804     if (V2Only)
4805       V1 = V2;
4806     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4807                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4808                                  MVT::v16i8, &pshufbMask[0], 16));
4809     if (!TwoInputs)
4810       return V1;
4811
4812     // Calculate the shuffle mask for the second input, shuffle it, and
4813     // OR it with the first shuffled input.
4814     pshufbMask.clear();
4815     for (unsigned i = 0; i != 16; ++i) {
4816       int EltIdx = MaskVals[i];
4817       if (EltIdx < 16) {
4818         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4819         continue;
4820       }
4821       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4822     }
4823     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4824                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4825                                  MVT::v16i8, &pshufbMask[0], 16));
4826     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4827   }
4828
4829   // No SSSE3 - Calculate in place words and then fix all out of place words
4830   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4831   // the 16 different words that comprise the two doublequadword input vectors.
4832   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4833   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4834   SDValue NewV = V2Only ? V2 : V1;
4835   for (int i = 0; i != 8; ++i) {
4836     int Elt0 = MaskVals[i*2];
4837     int Elt1 = MaskVals[i*2+1];
4838
4839     // This word of the result is all undef, skip it.
4840     if (Elt0 < 0 && Elt1 < 0)
4841       continue;
4842
4843     // This word of the result is already in the correct place, skip it.
4844     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4845       continue;
4846     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4847       continue;
4848
4849     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4850     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4851     SDValue InsElt;
4852
4853     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4854     // using a single extract together, load it and store it.
4855     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4856       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4857                            DAG.getIntPtrConstant(Elt1 / 2));
4858       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4859                         DAG.getIntPtrConstant(i));
4860       continue;
4861     }
4862
4863     // If Elt1 is defined, extract it from the appropriate source.  If the
4864     // source byte is not also odd, shift the extracted word left 8 bits
4865     // otherwise clear the bottom 8 bits if we need to do an or.
4866     if (Elt1 >= 0) {
4867       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4868                            DAG.getIntPtrConstant(Elt1 / 2));
4869       if ((Elt1 & 1) == 0)
4870         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4871                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4872       else if (Elt0 >= 0)
4873         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4874                              DAG.getConstant(0xFF00, MVT::i16));
4875     }
4876     // If Elt0 is defined, extract it from the appropriate source.  If the
4877     // source byte is not also even, shift the extracted word right 8 bits. If
4878     // Elt1 was also defined, OR the extracted values together before
4879     // inserting them in the result.
4880     if (Elt0 >= 0) {
4881       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4882                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4883       if ((Elt0 & 1) != 0)
4884         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4885                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4886       else if (Elt1 >= 0)
4887         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4888                              DAG.getConstant(0x00FF, MVT::i16));
4889       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4890                          : InsElt0;
4891     }
4892     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4893                        DAG.getIntPtrConstant(i));
4894   }
4895   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4896 }
4897
4898 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4899 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
4900 /// done when every pair / quad of shuffle mask elements point to elements in
4901 /// the right sequence. e.g.
4902 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
4903 static
4904 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4905                                  SelectionDAG &DAG, DebugLoc dl) {
4906   EVT VT = SVOp->getValueType(0);
4907   SDValue V1 = SVOp->getOperand(0);
4908   SDValue V2 = SVOp->getOperand(1);
4909   unsigned NumElems = VT.getVectorNumElements();
4910   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4911   EVT NewVT;
4912   switch (VT.getSimpleVT().SimpleTy) {
4913   default: assert(false && "Unexpected!");
4914   case MVT::v4f32: NewVT = MVT::v2f64; break;
4915   case MVT::v4i32: NewVT = MVT::v2i64; break;
4916   case MVT::v8i16: NewVT = MVT::v4i32; break;
4917   case MVT::v16i8: NewVT = MVT::v4i32; break;
4918   }
4919
4920   int Scale = NumElems / NewWidth;
4921   SmallVector<int, 8> MaskVec;
4922   for (unsigned i = 0; i < NumElems; i += Scale) {
4923     int StartIdx = -1;
4924     for (int j = 0; j < Scale; ++j) {
4925       int EltIdx = SVOp->getMaskElt(i+j);
4926       if (EltIdx < 0)
4927         continue;
4928       if (StartIdx == -1)
4929         StartIdx = EltIdx - (EltIdx % Scale);
4930       if (EltIdx != StartIdx + j)
4931         return SDValue();
4932     }
4933     if (StartIdx == -1)
4934       MaskVec.push_back(-1);
4935     else
4936       MaskVec.push_back(StartIdx / Scale);
4937   }
4938
4939   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4940   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4941   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4942 }
4943
4944 /// getVZextMovL - Return a zero-extending vector move low node.
4945 ///
4946 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4947                             SDValue SrcOp, SelectionDAG &DAG,
4948                             const X86Subtarget *Subtarget, DebugLoc dl) {
4949   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4950     LoadSDNode *LD = NULL;
4951     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4952       LD = dyn_cast<LoadSDNode>(SrcOp);
4953     if (!LD) {
4954       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4955       // instead.
4956       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4957       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4958           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4959           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4960           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4961         // PR2108
4962         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4963         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4964                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4965                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4966                                                    OpVT,
4967                                                    SrcOp.getOperand(0)
4968                                                           .getOperand(0))));
4969       }
4970     }
4971   }
4972
4973   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4974                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4975                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4976                                              OpVT, SrcOp)));
4977 }
4978
4979 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4980 /// shuffles.
4981 static SDValue
4982 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4983   SDValue V1 = SVOp->getOperand(0);
4984   SDValue V2 = SVOp->getOperand(1);
4985   DebugLoc dl = SVOp->getDebugLoc();
4986   EVT VT = SVOp->getValueType(0);
4987
4988   SmallVector<std::pair<int, int>, 8> Locs;
4989   Locs.resize(4);
4990   SmallVector<int, 8> Mask1(4U, -1);
4991   SmallVector<int, 8> PermMask;
4992   SVOp->getMask(PermMask);
4993
4994   unsigned NumHi = 0;
4995   unsigned NumLo = 0;
4996   for (unsigned i = 0; i != 4; ++i) {
4997     int Idx = PermMask[i];
4998     if (Idx < 0) {
4999       Locs[i] = std::make_pair(-1, -1);
5000     } else {
5001       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5002       if (Idx < 4) {
5003         Locs[i] = std::make_pair(0, NumLo);
5004         Mask1[NumLo] = Idx;
5005         NumLo++;
5006       } else {
5007         Locs[i] = std::make_pair(1, NumHi);
5008         if (2+NumHi < 4)
5009           Mask1[2+NumHi] = Idx;
5010         NumHi++;
5011       }
5012     }
5013   }
5014
5015   if (NumLo <= 2 && NumHi <= 2) {
5016     // If no more than two elements come from either vector. This can be
5017     // implemented with two shuffles. First shuffle gather the elements.
5018     // The second shuffle, which takes the first shuffle as both of its
5019     // vector operands, put the elements into the right order.
5020     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5021
5022     SmallVector<int, 8> Mask2(4U, -1);
5023
5024     for (unsigned i = 0; i != 4; ++i) {
5025       if (Locs[i].first == -1)
5026         continue;
5027       else {
5028         unsigned Idx = (i < 2) ? 0 : 4;
5029         Idx += Locs[i].first * 2 + Locs[i].second;
5030         Mask2[i] = Idx;
5031       }
5032     }
5033
5034     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5035   } else if (NumLo == 3 || NumHi == 3) {
5036     // Otherwise, we must have three elements from one vector, call it X, and
5037     // one element from the other, call it Y.  First, use a shufps to build an
5038     // intermediate vector with the one element from Y and the element from X
5039     // that will be in the same half in the final destination (the indexes don't
5040     // matter). Then, use a shufps to build the final vector, taking the half
5041     // containing the element from Y from the intermediate, and the other half
5042     // from X.
5043     if (NumHi == 3) {
5044       // Normalize it so the 3 elements come from V1.
5045       CommuteVectorShuffleMask(PermMask, VT);
5046       std::swap(V1, V2);
5047     }
5048
5049     // Find the element from V2.
5050     unsigned HiIndex;
5051     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5052       int Val = PermMask[HiIndex];
5053       if (Val < 0)
5054         continue;
5055       if (Val >= 4)
5056         break;
5057     }
5058
5059     Mask1[0] = PermMask[HiIndex];
5060     Mask1[1] = -1;
5061     Mask1[2] = PermMask[HiIndex^1];
5062     Mask1[3] = -1;
5063     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5064
5065     if (HiIndex >= 2) {
5066       Mask1[0] = PermMask[0];
5067       Mask1[1] = PermMask[1];
5068       Mask1[2] = HiIndex & 1 ? 6 : 4;
5069       Mask1[3] = HiIndex & 1 ? 4 : 6;
5070       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5071     } else {
5072       Mask1[0] = HiIndex & 1 ? 2 : 0;
5073       Mask1[1] = HiIndex & 1 ? 0 : 2;
5074       Mask1[2] = PermMask[2];
5075       Mask1[3] = PermMask[3];
5076       if (Mask1[2] >= 0)
5077         Mask1[2] += 4;
5078       if (Mask1[3] >= 0)
5079         Mask1[3] += 4;
5080       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5081     }
5082   }
5083
5084   // Break it into (shuffle shuffle_hi, shuffle_lo).
5085   Locs.clear();
5086   SmallVector<int,8> LoMask(4U, -1);
5087   SmallVector<int,8> HiMask(4U, -1);
5088
5089   SmallVector<int,8> *MaskPtr = &LoMask;
5090   unsigned MaskIdx = 0;
5091   unsigned LoIdx = 0;
5092   unsigned HiIdx = 2;
5093   for (unsigned i = 0; i != 4; ++i) {
5094     if (i == 2) {
5095       MaskPtr = &HiMask;
5096       MaskIdx = 1;
5097       LoIdx = 0;
5098       HiIdx = 2;
5099     }
5100     int Idx = PermMask[i];
5101     if (Idx < 0) {
5102       Locs[i] = std::make_pair(-1, -1);
5103     } else if (Idx < 4) {
5104       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5105       (*MaskPtr)[LoIdx] = Idx;
5106       LoIdx++;
5107     } else {
5108       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5109       (*MaskPtr)[HiIdx] = Idx;
5110       HiIdx++;
5111     }
5112   }
5113
5114   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5115   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5116   SmallVector<int, 8> MaskOps;
5117   for (unsigned i = 0; i != 4; ++i) {
5118     if (Locs[i].first == -1) {
5119       MaskOps.push_back(-1);
5120     } else {
5121       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5122       MaskOps.push_back(Idx);
5123     }
5124   }
5125   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5126 }
5127
5128 static bool MayFoldVectorLoad(SDValue V) {
5129   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5130     V = V.getOperand(0);
5131   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5132     V = V.getOperand(0);
5133   if (MayFoldLoad(V))
5134     return true;
5135   return false;
5136 }
5137
5138 // FIXME: the version above should always be used. Since there's
5139 // a bug where several vector shuffles can't be folded because the
5140 // DAG is not updated during lowering and a node claims to have two
5141 // uses while it only has one, use this version, and let isel match
5142 // another instruction if the load really happens to have more than
5143 // one use. Remove this version after this bug get fixed.
5144 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5145   if (V.hasOneUse() && V.getOpcode() == ISD::BIT_CONVERT)
5146     V = V.getOperand(0);
5147   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5148     V = V.getOperand(0);
5149   if (ISD::isNormalLoad(V.getNode()))
5150     return true;
5151   return false;
5152 }
5153
5154 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5155 /// a vector extract, and if both can be later optimized into a single load.
5156 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5157 /// here because otherwise a target specific shuffle node is going to be
5158 /// emitted for this shuffle, and the optimization not done.
5159 /// FIXME: This is probably not the best approach, but fix the problem
5160 /// until the right path is decided.
5161 static
5162 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5163                                          const TargetLowering &TLI) {
5164   EVT VT = V.getValueType();
5165   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5166
5167   // Be sure that the vector shuffle is present in a pattern like this:
5168   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5169   if (!V.hasOneUse())
5170     return false;
5171
5172   SDNode *N = *V.getNode()->use_begin();
5173   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5174     return false;
5175
5176   SDValue EltNo = N->getOperand(1);
5177   if (!isa<ConstantSDNode>(EltNo))
5178     return false;
5179
5180   // If the bit convert changed the number of elements, it is unsafe
5181   // to examine the mask.
5182   bool HasShuffleIntoBitcast = false;
5183   if (V.getOpcode() == ISD::BIT_CONVERT) {
5184     EVT SrcVT = V.getOperand(0).getValueType();
5185     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5186       return false;
5187     V = V.getOperand(0);
5188     HasShuffleIntoBitcast = true;
5189   }
5190
5191   // Select the input vector, guarding against out of range extract vector.
5192   unsigned NumElems = VT.getVectorNumElements();
5193   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5194   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5195   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5196
5197   // Skip one more bit_convert if necessary
5198   if (V.getOpcode() == ISD::BIT_CONVERT)
5199     V = V.getOperand(0);
5200
5201   if (ISD::isNormalLoad(V.getNode())) {
5202     // Is the original load suitable?
5203     LoadSDNode *LN0 = cast<LoadSDNode>(V);
5204
5205     // FIXME: avoid the multi-use bug that is preventing lots of
5206     // of foldings to be detected, this is still wrong of course, but
5207     // give the temporary desired behavior, and if it happens that
5208     // the load has real more uses, during isel it will not fold, and
5209     // will generate poor code.
5210     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
5211       return false;
5212
5213     if (!HasShuffleIntoBitcast)
5214       return true;
5215
5216     // If there's a bitcast before the shuffle, check if the load type and
5217     // alignment is valid.
5218     unsigned Align = LN0->getAlignment();
5219     unsigned NewAlign =
5220       TLI.getTargetData()->getABITypeAlignment(
5221                                     VT.getTypeForEVT(*DAG.getContext()));
5222
5223     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
5224       return false;
5225   }
5226
5227   return true;
5228 }
5229
5230 static
5231 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
5232                         bool HasSSE2) {
5233   SDValue V1 = Op.getOperand(0);
5234   SDValue V2 = Op.getOperand(1);
5235   EVT VT = Op.getValueType();
5236
5237   assert(VT != MVT::v2i64 && "unsupported shuffle type");
5238
5239   if (HasSSE2 && VT == MVT::v2f64)
5240     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
5241
5242   // v4f32 or v4i32
5243   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
5244 }
5245
5246 static
5247 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
5248   SDValue V1 = Op.getOperand(0);
5249   SDValue V2 = Op.getOperand(1);
5250   EVT VT = Op.getValueType();
5251
5252   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
5253          "unsupported shuffle type");
5254
5255   if (V2.getOpcode() == ISD::UNDEF)
5256     V2 = V1;
5257
5258   // v4i32 or v4f32
5259   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
5260 }
5261
5262 static
5263 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
5264   SDValue V1 = Op.getOperand(0);
5265   SDValue V2 = Op.getOperand(1);
5266   EVT VT = Op.getValueType();
5267   unsigned NumElems = VT.getVectorNumElements();
5268
5269   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
5270   // operand of these instructions is only memory, so check if there's a
5271   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
5272   // same masks.
5273   bool CanFoldLoad = false;
5274
5275   // Trivial case, when V2 comes from a load.
5276   if (MayFoldVectorLoad(V2))
5277     CanFoldLoad = true;
5278
5279   // When V1 is a load, it can be folded later into a store in isel, example:
5280   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
5281   //    turns into:
5282   //  (MOVLPSmr addr:$src1, VR128:$src2)
5283   // So, recognize this potential and also use MOVLPS or MOVLPD
5284   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
5285     CanFoldLoad = true;
5286
5287   if (CanFoldLoad) {
5288     if (HasSSE2 && NumElems == 2)
5289       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
5290
5291     if (NumElems == 4)
5292       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
5293   }
5294
5295   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5296   // movl and movlp will both match v2i64, but v2i64 is never matched by
5297   // movl earlier because we make it strict to avoid messing with the movlp load
5298   // folding logic (see the code above getMOVLP call). Match it here then,
5299   // this is horrible, but will stay like this until we move all shuffle
5300   // matching to x86 specific nodes. Note that for the 1st condition all
5301   // types are matched with movsd.
5302   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
5303     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5304   else if (HasSSE2)
5305     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5306
5307
5308   assert(VT != MVT::v4i32 && "unsupported shuffle type");
5309
5310   // Invert the operand order and use SHUFPS to match it.
5311   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
5312                               X86::getShuffleSHUFImmediate(SVOp), DAG);
5313 }
5314
5315 static inline unsigned getUNPCKLOpcode(EVT VT) {
5316   switch(VT.getSimpleVT().SimpleTy) {
5317   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
5318   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
5319   case MVT::v4f32: return X86ISD::UNPCKLPS;
5320   case MVT::v2f64: return X86ISD::UNPCKLPD;
5321   case MVT::v16i8: return X86ISD::PUNPCKLBW;
5322   case MVT::v8i16: return X86ISD::PUNPCKLWD;
5323   default:
5324     llvm_unreachable("Unknow type for unpckl");
5325   }
5326   return 0;
5327 }
5328
5329 static inline unsigned getUNPCKHOpcode(EVT VT) {
5330   switch(VT.getSimpleVT().SimpleTy) {
5331   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
5332   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
5333   case MVT::v4f32: return X86ISD::UNPCKHPS;
5334   case MVT::v2f64: return X86ISD::UNPCKHPD;
5335   case MVT::v16i8: return X86ISD::PUNPCKHBW;
5336   case MVT::v8i16: return X86ISD::PUNPCKHWD;
5337   default:
5338     llvm_unreachable("Unknow type for unpckh");
5339   }
5340   return 0;
5341 }
5342
5343 static
5344 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
5345                                const TargetLowering &TLI,
5346                                const X86Subtarget *Subtarget) {
5347   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5348   EVT VT = Op.getValueType();
5349   DebugLoc dl = Op.getDebugLoc();
5350   SDValue V1 = Op.getOperand(0);
5351   SDValue V2 = Op.getOperand(1);
5352
5353   if (isZeroShuffle(SVOp))
5354     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5355
5356   // Handle splat operations
5357   if (SVOp->isSplat()) {
5358     // Special case, this is the only place now where it's
5359     // allowed to return a vector_shuffle operation without
5360     // using a target specific node, because *hopefully* it
5361     // will be optimized away by the dag combiner.
5362     if (VT.getVectorNumElements() <= 4 &&
5363         CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
5364       return Op;
5365
5366     // Handle splats by matching through known masks
5367     if (VT.getVectorNumElements() <= 4)
5368       return SDValue();
5369
5370     // Canonize all of the remaining to v4f32.
5371     return PromoteSplat(SVOp, DAG);
5372   }
5373
5374   // If the shuffle can be profitably rewritten as a narrower shuffle, then
5375   // do it!
5376   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
5377     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5378     if (NewOp.getNode())
5379       return DAG.getNode(ISD::BIT_CONVERT, dl, VT, NewOp);
5380   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
5381     // FIXME: Figure out a cleaner way to do this.
5382     // Try to make use of movq to zero out the top part.
5383     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
5384       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5385       if (NewOp.getNode()) {
5386         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
5387           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
5388                               DAG, Subtarget, dl);
5389       }
5390     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
5391       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
5392       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
5393         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
5394                             DAG, Subtarget, dl);
5395     }
5396   }
5397   return SDValue();
5398 }
5399
5400 SDValue
5401 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
5402   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5403   SDValue V1 = Op.getOperand(0);
5404   SDValue V2 = Op.getOperand(1);
5405   EVT VT = Op.getValueType();
5406   DebugLoc dl = Op.getDebugLoc();
5407   unsigned NumElems = VT.getVectorNumElements();
5408   bool isMMX = VT.getSizeInBits() == 64;
5409   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
5410   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
5411   bool V1IsSplat = false;
5412   bool V2IsSplat = false;
5413   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
5414   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
5415   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
5416   MachineFunction &MF = DAG.getMachineFunction();
5417   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
5418
5419   // FIXME: this is somehow handled during isel by MMX pattern fragments. Remove
5420   // the check or come up with another solution when all MMX move to intrinsics,
5421   // but don't allow this to be considered legal, we don't want vector_shuffle
5422   // operations to be matched during isel anymore.
5423   if (isMMX && SVOp->isSplat())
5424     return Op;
5425
5426   // Vector shuffle lowering takes 3 steps:
5427   //
5428   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
5429   //    narrowing and commutation of operands should be handled.
5430   // 2) Matching of shuffles with known shuffle masks to x86 target specific
5431   //    shuffle nodes.
5432   // 3) Rewriting of unmatched masks into new generic shuffle operations,
5433   //    so the shuffle can be broken into other shuffles and the legalizer can
5434   //    try the lowering again.
5435   //
5436   // The general ideia is that no vector_shuffle operation should be left to
5437   // be matched during isel, all of them must be converted to a target specific
5438   // node here.
5439
5440   // Normalize the input vectors. Here splats, zeroed vectors, profitable
5441   // narrowing and commutation of operands should be handled. The actual code
5442   // doesn't include all of those, work in progress...
5443   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
5444   if (NewOp.getNode())
5445     return NewOp;
5446
5447   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
5448   // unpckh_undef). Only use pshufd if speed is more important than size.
5449   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
5450     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5451       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5452   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
5453     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5454       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5455
5456   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
5457       RelaxedMayFoldVectorLoad(V1) && !isMMX)
5458     return getTargetShuffleNode(X86ISD::MOVDDUP, dl, VT, V1, DAG);
5459
5460   if (!isMMX && X86::isMOVHLPS_v_undef_Mask(SVOp))
5461     return getMOVHighToLow(Op, dl, DAG);
5462
5463   // Use to match splats
5464   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
5465       (VT == MVT::v2f64 || VT == MVT::v2i64))
5466     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5467
5468   if (X86::isPSHUFDMask(SVOp)) {
5469     // The actual implementation will match the mask in the if above and then
5470     // during isel it can match several different instructions, not only pshufd
5471     // as its name says, sad but true, emulate the behavior for now...
5472     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
5473         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
5474
5475     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5476
5477     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
5478       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
5479
5480     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5481       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
5482                                   TargetMask, DAG);
5483
5484     if (VT == MVT::v4f32)
5485       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
5486                                   TargetMask, DAG);
5487   }
5488
5489   // Check if this can be converted into a logical shift.
5490   bool isLeft = false;
5491   unsigned ShAmt = 0;
5492   SDValue ShVal;
5493   bool isShift = getSubtarget()->hasSSE2() &&
5494     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
5495   if (isShift && ShVal.hasOneUse()) {
5496     // If the shifted value has multiple uses, it may be cheaper to use
5497     // v_set0 + movlhps or movhlps, etc.
5498     EVT EltVT = VT.getVectorElementType();
5499     ShAmt *= EltVT.getSizeInBits();
5500     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5501   }
5502
5503   if (X86::isMOVLMask(SVOp)) {
5504     if (V1IsUndef)
5505       return V2;
5506     if (ISD::isBuildVectorAllZeros(V1.getNode()))
5507       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
5508     if (!isMMX && !X86::isMOVLPMask(SVOp)) {
5509       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
5510         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
5511
5512       if (VT == MVT::v4i32 || VT == MVT::v4f32)
5513         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
5514     }
5515   }
5516
5517   // FIXME: fold these into legal mask.
5518   if (!isMMX) {
5519     if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
5520       return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
5521
5522     if (X86::isMOVHLPSMask(SVOp))
5523       return getMOVHighToLow(Op, dl, DAG);
5524
5525     if (X86::isMOVSHDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5526       return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
5527
5528     if (X86::isMOVSLDUPMask(SVOp) && HasSSE3 && V2IsUndef && NumElems == 4)
5529       return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
5530
5531     if (X86::isMOVLPMask(SVOp))
5532       return getMOVLP(Op, dl, DAG, HasSSE2);
5533   }
5534
5535   if (ShouldXformToMOVHLPS(SVOp) ||
5536       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
5537     return CommuteVectorShuffle(SVOp, DAG);
5538
5539   if (isShift) {
5540     // No better options. Use a vshl / vsrl.
5541     EVT EltVT = VT.getVectorElementType();
5542     ShAmt *= EltVT.getSizeInBits();
5543     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
5544   }
5545
5546   bool Commuted = false;
5547   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
5548   // 1,1,1,1 -> v8i16 though.
5549   V1IsSplat = isSplatVector(V1.getNode());
5550   V2IsSplat = isSplatVector(V2.getNode());
5551
5552   // Canonicalize the splat or undef, if present, to be on the RHS.
5553   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
5554     Op = CommuteVectorShuffle(SVOp, DAG);
5555     SVOp = cast<ShuffleVectorSDNode>(Op);
5556     V1 = SVOp->getOperand(0);
5557     V2 = SVOp->getOperand(1);
5558     std::swap(V1IsSplat, V2IsSplat);
5559     std::swap(V1IsUndef, V2IsUndef);
5560     Commuted = true;
5561   }
5562
5563   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
5564     // Shuffling low element of v1 into undef, just return v1.
5565     if (V2IsUndef)
5566       return V1;
5567     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
5568     // the instruction selector will not match, so get a canonical MOVL with
5569     // swapped operands to undo the commute.
5570     return getMOVL(DAG, dl, VT, V2, V1);
5571   }
5572
5573   if (X86::isUNPCKLMask(SVOp))
5574     return (isMMX) ?
5575       Op : getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
5576
5577   if (X86::isUNPCKHMask(SVOp))
5578     return (isMMX) ?
5579       Op : getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
5580
5581   if (V2IsSplat) {
5582     // Normalize mask so all entries that point to V2 points to its first
5583     // element then try to match unpck{h|l} again. If match, return a
5584     // new vector_shuffle with the corrected mask.
5585     SDValue NewMask = NormalizeMask(SVOp, DAG);
5586     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
5587     if (NSVOp != SVOp) {
5588       if (X86::isUNPCKLMask(NSVOp, true)) {
5589         return NewMask;
5590       } else if (X86::isUNPCKHMask(NSVOp, true)) {
5591         return NewMask;
5592       }
5593     }
5594   }
5595
5596   if (Commuted) {
5597     // Commute is back and try unpck* again.
5598     // FIXME: this seems wrong.
5599     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
5600     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
5601
5602     if (X86::isUNPCKLMask(NewSVOp))
5603       return (isMMX) ?
5604         NewOp : getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
5605
5606     if (X86::isUNPCKHMask(NewSVOp))
5607       return (isMMX) ?
5608         NewOp : getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
5609   }
5610
5611   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
5612
5613   // Normalize the node to match x86 shuffle ops if needed
5614   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
5615     return CommuteVectorShuffle(SVOp, DAG);
5616
5617   // The checks below are all present in isShuffleMaskLegal, but they are
5618   // inlined here right now to enable us to directly emit target specific
5619   // nodes, and remove one by one until they don't return Op anymore.
5620   SmallVector<int, 16> M;
5621   SVOp->getMask(M);
5622
5623   if (isPALIGNRMask(M, VT, HasSSSE3))
5624     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
5625                                 X86::getShufflePALIGNRImmediate(SVOp),
5626                                 DAG);
5627
5628   // Only a few shuffle masks are handled for 64-bit vectors (MMX), and
5629   // 64-bit vectors which made to this point can't be handled, they are
5630   // expanded.
5631   if (isMMX)
5632     return SDValue();
5633
5634   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
5635       SVOp->getSplatIndex() == 0 && V2IsUndef) {
5636     if (VT == MVT::v2f64)
5637       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
5638     if (VT == MVT::v2i64)
5639       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
5640   }
5641
5642   if (isPSHUFHWMask(M, VT))
5643     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
5644                                 X86::getShufflePSHUFHWImmediate(SVOp),
5645                                 DAG);
5646
5647   if (isPSHUFLWMask(M, VT))
5648     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
5649                                 X86::getShufflePSHUFLWImmediate(SVOp),
5650                                 DAG);
5651
5652   if (isSHUFPMask(M, VT)) {
5653     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
5654     if (VT == MVT::v4f32 || VT == MVT::v4i32)
5655       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
5656                                   TargetMask, DAG);
5657     if (VT == MVT::v2f64 || VT == MVT::v2i64)
5658       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
5659                                   TargetMask, DAG);
5660   }
5661
5662   if (X86::isUNPCKL_v_undef_Mask(SVOp))
5663     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5664       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
5665   if (X86::isUNPCKH_v_undef_Mask(SVOp))
5666     if (VT != MVT::v2i64 && VT != MVT::v2f64)
5667       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
5668
5669   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
5670   if (VT == MVT::v8i16) {
5671     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
5672     if (NewOp.getNode())
5673       return NewOp;
5674   }
5675
5676   if (VT == MVT::v16i8) {
5677     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
5678     if (NewOp.getNode())
5679       return NewOp;
5680   }
5681
5682   // Handle all 4 wide cases with a number of shuffles except for MMX.
5683   if (NumElems == 4 && !isMMX)
5684     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
5685
5686   return SDValue();
5687 }
5688
5689 SDValue
5690 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
5691                                                 SelectionDAG &DAG) const {
5692   EVT VT = Op.getValueType();
5693   DebugLoc dl = Op.getDebugLoc();
5694   if (VT.getSizeInBits() == 8) {
5695     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
5696                                     Op.getOperand(0), Op.getOperand(1));
5697     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5698                                     DAG.getValueType(VT));
5699     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5700   } else if (VT.getSizeInBits() == 16) {
5701     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5702     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
5703     if (Idx == 0)
5704       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5705                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5706                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5707                                                  MVT::v4i32,
5708                                                  Op.getOperand(0)),
5709                                      Op.getOperand(1)));
5710     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
5711                                     Op.getOperand(0), Op.getOperand(1));
5712     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
5713                                     DAG.getValueType(VT));
5714     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5715   } else if (VT == MVT::f32) {
5716     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
5717     // the result back to FR32 register. It's only worth matching if the
5718     // result has a single use which is a store or a bitcast to i32.  And in
5719     // the case of a store, it's not worth it if the index is a constant 0,
5720     // because a MOVSSmr can be used instead, which is smaller and faster.
5721     if (!Op.hasOneUse())
5722       return SDValue();
5723     SDNode *User = *Op.getNode()->use_begin();
5724     if ((User->getOpcode() != ISD::STORE ||
5725          (isa<ConstantSDNode>(Op.getOperand(1)) &&
5726           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
5727         (User->getOpcode() != ISD::BIT_CONVERT ||
5728          User->getValueType(0) != MVT::i32))
5729       return SDValue();
5730     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5731                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
5732                                               Op.getOperand(0)),
5733                                               Op.getOperand(1));
5734     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
5735   } else if (VT == MVT::i32) {
5736     // ExtractPS works with constant index.
5737     if (isa<ConstantSDNode>(Op.getOperand(1)))
5738       return Op;
5739   }
5740   return SDValue();
5741 }
5742
5743
5744 SDValue
5745 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
5746                                            SelectionDAG &DAG) const {
5747   if (!isa<ConstantSDNode>(Op.getOperand(1)))
5748     return SDValue();
5749
5750   if (Subtarget->hasSSE41()) {
5751     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
5752     if (Res.getNode())
5753       return Res;
5754   }
5755
5756   EVT VT = Op.getValueType();
5757   DebugLoc dl = Op.getDebugLoc();
5758   // TODO: handle v16i8.
5759   if (VT.getSizeInBits() == 16) {
5760     SDValue Vec = Op.getOperand(0);
5761     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5762     if (Idx == 0)
5763       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
5764                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
5765                                      DAG.getNode(ISD::BIT_CONVERT, dl,
5766                                                  MVT::v4i32, Vec),
5767                                      Op.getOperand(1)));
5768     // Transform it so it match pextrw which produces a 32-bit result.
5769     EVT EltVT = MVT::i32;
5770     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
5771                                     Op.getOperand(0), Op.getOperand(1));
5772     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
5773                                     DAG.getValueType(VT));
5774     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
5775   } else if (VT.getSizeInBits() == 32) {
5776     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5777     if (Idx == 0)
5778       return Op;
5779
5780     // SHUFPS the element to the lowest double word, then movss.
5781     int Mask[4] = { Idx, -1, -1, -1 };
5782     EVT VVT = Op.getOperand(0).getValueType();
5783     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5784                                        DAG.getUNDEF(VVT), Mask);
5785     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5786                        DAG.getIntPtrConstant(0));
5787   } else if (VT.getSizeInBits() == 64) {
5788     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
5789     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
5790     //        to match extract_elt for f64.
5791     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
5792     if (Idx == 0)
5793       return Op;
5794
5795     // UNPCKHPD the element to the lowest double word, then movsd.
5796     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
5797     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
5798     int Mask[2] = { 1, -1 };
5799     EVT VVT = Op.getOperand(0).getValueType();
5800     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
5801                                        DAG.getUNDEF(VVT), Mask);
5802     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
5803                        DAG.getIntPtrConstant(0));
5804   }
5805
5806   return SDValue();
5807 }
5808
5809 SDValue
5810 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
5811                                                SelectionDAG &DAG) const {
5812   EVT VT = Op.getValueType();
5813   EVT EltVT = VT.getVectorElementType();
5814   DebugLoc dl = Op.getDebugLoc();
5815
5816   SDValue N0 = Op.getOperand(0);
5817   SDValue N1 = Op.getOperand(1);
5818   SDValue N2 = Op.getOperand(2);
5819
5820   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
5821       isa<ConstantSDNode>(N2)) {
5822     unsigned Opc;
5823     if (VT == MVT::v8i16)
5824       Opc = X86ISD::PINSRW;
5825     else if (VT == MVT::v4i16)
5826       Opc = X86ISD::MMX_PINSRW;
5827     else if (VT == MVT::v16i8)
5828       Opc = X86ISD::PINSRB;
5829     else
5830       Opc = X86ISD::PINSRB;
5831
5832     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5833     // argument.
5834     if (N1.getValueType() != MVT::i32)
5835       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5836     if (N2.getValueType() != MVT::i32)
5837       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5838     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5839   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5840     // Bits [7:6] of the constant are the source select.  This will always be
5841     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5842     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5843     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5844     // Bits [5:4] of the constant are the destination select.  This is the
5845     //  value of the incoming immediate.
5846     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5847     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5848     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5849     // Create this as a scalar to vector..
5850     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5851     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5852   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5853     // PINSR* works with constant index.
5854     return Op;
5855   }
5856   return SDValue();
5857 }
5858
5859 SDValue
5860 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5861   EVT VT = Op.getValueType();
5862   EVT EltVT = VT.getVectorElementType();
5863
5864   if (Subtarget->hasSSE41())
5865     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5866
5867   if (EltVT == MVT::i8)
5868     return SDValue();
5869
5870   DebugLoc dl = Op.getDebugLoc();
5871   SDValue N0 = Op.getOperand(0);
5872   SDValue N1 = Op.getOperand(1);
5873   SDValue N2 = Op.getOperand(2);
5874
5875   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5876     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5877     // as its second argument.
5878     if (N1.getValueType() != MVT::i32)
5879       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5880     if (N2.getValueType() != MVT::i32)
5881       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5882     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5883                        dl, VT, N0, N1, N2);
5884   }
5885   return SDValue();
5886 }
5887
5888 SDValue
5889 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5890   DebugLoc dl = Op.getDebugLoc();
5891
5892   if (Op.getValueType() == MVT::v1i64 &&
5893       Op.getOperand(0).getValueType() == MVT::i64)
5894     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5895
5896   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5897   EVT VT = MVT::v2i32;
5898   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5899   default: break;
5900   case MVT::v16i8:
5901   case MVT::v8i16:
5902     VT = MVT::v4i32;
5903     break;
5904   }
5905   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5906                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5907 }
5908
5909 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5910 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5911 // one of the above mentioned nodes. It has to be wrapped because otherwise
5912 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5913 // be used to form addressing mode. These wrapped nodes will be selected
5914 // into MOV32ri.
5915 SDValue
5916 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5917   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5918
5919   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5920   // global base reg.
5921   unsigned char OpFlag = 0;
5922   unsigned WrapperKind = X86ISD::Wrapper;
5923   CodeModel::Model M = getTargetMachine().getCodeModel();
5924
5925   if (Subtarget->isPICStyleRIPRel() &&
5926       (M == CodeModel::Small || M == CodeModel::Kernel))
5927     WrapperKind = X86ISD::WrapperRIP;
5928   else if (Subtarget->isPICStyleGOT())
5929     OpFlag = X86II::MO_GOTOFF;
5930   else if (Subtarget->isPICStyleStubPIC())
5931     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5932
5933   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5934                                              CP->getAlignment(),
5935                                              CP->getOffset(), OpFlag);
5936   DebugLoc DL = CP->getDebugLoc();
5937   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5938   // With PIC, the address is actually $g + Offset.
5939   if (OpFlag) {
5940     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5941                          DAG.getNode(X86ISD::GlobalBaseReg,
5942                                      DebugLoc(), getPointerTy()),
5943                          Result);
5944   }
5945
5946   return Result;
5947 }
5948
5949 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5950   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5951
5952   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5953   // global base reg.
5954   unsigned char OpFlag = 0;
5955   unsigned WrapperKind = X86ISD::Wrapper;
5956   CodeModel::Model M = getTargetMachine().getCodeModel();
5957
5958   if (Subtarget->isPICStyleRIPRel() &&
5959       (M == CodeModel::Small || M == CodeModel::Kernel))
5960     WrapperKind = X86ISD::WrapperRIP;
5961   else if (Subtarget->isPICStyleGOT())
5962     OpFlag = X86II::MO_GOTOFF;
5963   else if (Subtarget->isPICStyleStubPIC())
5964     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5965
5966   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5967                                           OpFlag);
5968   DebugLoc DL = JT->getDebugLoc();
5969   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5970
5971   // With PIC, the address is actually $g + Offset.
5972   if (OpFlag) {
5973     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5974                          DAG.getNode(X86ISD::GlobalBaseReg,
5975                                      DebugLoc(), getPointerTy()),
5976                          Result);
5977   }
5978
5979   return Result;
5980 }
5981
5982 SDValue
5983 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5984   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5985
5986   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5987   // global base reg.
5988   unsigned char OpFlag = 0;
5989   unsigned WrapperKind = X86ISD::Wrapper;
5990   CodeModel::Model M = getTargetMachine().getCodeModel();
5991
5992   if (Subtarget->isPICStyleRIPRel() &&
5993       (M == CodeModel::Small || M == CodeModel::Kernel))
5994     WrapperKind = X86ISD::WrapperRIP;
5995   else if (Subtarget->isPICStyleGOT())
5996     OpFlag = X86II::MO_GOTOFF;
5997   else if (Subtarget->isPICStyleStubPIC())
5998     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5999
6000   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
6001
6002   DebugLoc DL = Op.getDebugLoc();
6003   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6004
6005
6006   // With PIC, the address is actually $g + Offset.
6007   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
6008       !Subtarget->is64Bit()) {
6009     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6010                          DAG.getNode(X86ISD::GlobalBaseReg,
6011                                      DebugLoc(), getPointerTy()),
6012                          Result);
6013   }
6014
6015   return Result;
6016 }
6017
6018 SDValue
6019 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
6020   // Create the TargetBlockAddressAddress node.
6021   unsigned char OpFlags =
6022     Subtarget->ClassifyBlockAddressReference();
6023   CodeModel::Model M = getTargetMachine().getCodeModel();
6024   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
6025   DebugLoc dl = Op.getDebugLoc();
6026   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
6027                                        /*isTarget=*/true, OpFlags);
6028
6029   if (Subtarget->isPICStyleRIPRel() &&
6030       (M == CodeModel::Small || M == CodeModel::Kernel))
6031     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6032   else
6033     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6034
6035   // With PIC, the address is actually $g + Offset.
6036   if (isGlobalRelativeToPICBase(OpFlags)) {
6037     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6038                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6039                          Result);
6040   }
6041
6042   return Result;
6043 }
6044
6045 SDValue
6046 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
6047                                       int64_t Offset,
6048                                       SelectionDAG &DAG) const {
6049   // Create the TargetGlobalAddress node, folding in the constant
6050   // offset if it is legal.
6051   unsigned char OpFlags =
6052     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
6053   CodeModel::Model M = getTargetMachine().getCodeModel();
6054   SDValue Result;
6055   if (OpFlags == X86II::MO_NO_FLAG &&
6056       X86::isOffsetSuitableForCodeModel(Offset, M)) {
6057     // A direct static reference to a global.
6058     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
6059     Offset = 0;
6060   } else {
6061     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
6062   }
6063
6064   if (Subtarget->isPICStyleRIPRel() &&
6065       (M == CodeModel::Small || M == CodeModel::Kernel))
6066     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6067   else
6068     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
6069
6070   // With PIC, the address is actually $g + Offset.
6071   if (isGlobalRelativeToPICBase(OpFlags)) {
6072     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6073                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
6074                          Result);
6075   }
6076
6077   // For globals that require a load from a stub to get the address, emit the
6078   // load.
6079   if (isGlobalStubReference(OpFlags))
6080     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
6081                          MachinePointerInfo::getGOT(), false, false, 0);
6082
6083   // If there was a non-zero offset that we didn't fold, create an explicit
6084   // addition for it.
6085   if (Offset != 0)
6086     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
6087                          DAG.getConstant(Offset, getPointerTy()));
6088
6089   return Result;
6090 }
6091
6092 SDValue
6093 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
6094   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
6095   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
6096   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
6097 }
6098
6099 static SDValue
6100 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
6101            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
6102            unsigned char OperandFlags) {
6103   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6104   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6105   DebugLoc dl = GA->getDebugLoc();
6106   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6107                                            GA->getValueType(0),
6108                                            GA->getOffset(),
6109                                            OperandFlags);
6110   if (InFlag) {
6111     SDValue Ops[] = { Chain,  TGA, *InFlag };
6112     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
6113   } else {
6114     SDValue Ops[]  = { Chain, TGA };
6115     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
6116   }
6117
6118   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
6119   MFI->setAdjustsStack(true);
6120
6121   SDValue Flag = Chain.getValue(1);
6122   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
6123 }
6124
6125 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
6126 static SDValue
6127 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6128                                 const EVT PtrVT) {
6129   SDValue InFlag;
6130   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
6131   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
6132                                      DAG.getNode(X86ISD::GlobalBaseReg,
6133                                                  DebugLoc(), PtrVT), InFlag);
6134   InFlag = Chain.getValue(1);
6135
6136   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
6137 }
6138
6139 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
6140 static SDValue
6141 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6142                                 const EVT PtrVT) {
6143   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
6144                     X86::RAX, X86II::MO_TLSGD);
6145 }
6146
6147 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
6148 // "local exec" model.
6149 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
6150                                    const EVT PtrVT, TLSModel::Model model,
6151                                    bool is64Bit) {
6152   DebugLoc dl = GA->getDebugLoc();
6153   // Get the Thread Pointer
6154   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
6155                              DebugLoc(), PtrVT,
6156                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
6157                                              MVT::i32));
6158
6159   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
6160                                       MachinePointerInfo(), false, false, 0);
6161
6162   unsigned char OperandFlags = 0;
6163   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
6164   // initialexec.
6165   unsigned WrapperKind = X86ISD::Wrapper;
6166   if (model == TLSModel::LocalExec) {
6167     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
6168   } else if (is64Bit) {
6169     assert(model == TLSModel::InitialExec);
6170     OperandFlags = X86II::MO_GOTTPOFF;
6171     WrapperKind = X86ISD::WrapperRIP;
6172   } else {
6173     assert(model == TLSModel::InitialExec);
6174     OperandFlags = X86II::MO_INDNTPOFF;
6175   }
6176
6177   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
6178   // exec)
6179   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
6180                                            GA->getValueType(0),
6181                                            GA->getOffset(), OperandFlags);
6182   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
6183
6184   if (model == TLSModel::InitialExec)
6185     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
6186                          MachinePointerInfo::getGOT(), false, false, 0);
6187
6188   // The address of the thread local variable is the add of the thread
6189   // pointer with the offset of the variable.
6190   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
6191 }
6192
6193 SDValue
6194 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
6195
6196   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
6197   const GlobalValue *GV = GA->getGlobal();
6198
6199   if (Subtarget->isTargetELF()) {
6200     // TODO: implement the "local dynamic" model
6201     // TODO: implement the "initial exec"model for pic executables
6202
6203     // If GV is an alias then use the aliasee for determining
6204     // thread-localness.
6205     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
6206       GV = GA->resolveAliasedGlobal(false);
6207
6208     TLSModel::Model model
6209       = getTLSModel(GV, getTargetMachine().getRelocationModel());
6210
6211     switch (model) {
6212       case TLSModel::GeneralDynamic:
6213       case TLSModel::LocalDynamic: // not implemented
6214         if (Subtarget->is64Bit())
6215           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
6216         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
6217
6218       case TLSModel::InitialExec:
6219       case TLSModel::LocalExec:
6220         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
6221                                    Subtarget->is64Bit());
6222     }
6223   } else if (Subtarget->isTargetDarwin()) {
6224     // Darwin only has one model of TLS.  Lower to that.
6225     unsigned char OpFlag = 0;
6226     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
6227                            X86ISD::WrapperRIP : X86ISD::Wrapper;
6228
6229     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6230     // global base reg.
6231     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
6232                   !Subtarget->is64Bit();
6233     if (PIC32)
6234       OpFlag = X86II::MO_TLVP_PIC_BASE;
6235     else
6236       OpFlag = X86II::MO_TLVP;
6237     DebugLoc DL = Op.getDebugLoc();
6238     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
6239                                                 getPointerTy(),
6240                                                 GA->getOffset(), OpFlag);
6241     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6242
6243     // With PIC32, the address is actually $g + Offset.
6244     if (PIC32)
6245       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6246                            DAG.getNode(X86ISD::GlobalBaseReg,
6247                                        DebugLoc(), getPointerTy()),
6248                            Offset);
6249
6250     // Lowering the machine isd will make sure everything is in the right
6251     // location.
6252     SDValue Args[] = { Offset };
6253     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
6254
6255     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
6256     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
6257     MFI->setAdjustsStack(true);
6258
6259     // And our return value (tls address) is in the standard call return value
6260     // location.
6261     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
6262     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
6263   }
6264
6265   assert(false &&
6266          "TLS not implemented for this target.");
6267
6268   llvm_unreachable("Unreachable");
6269   return SDValue();
6270 }
6271
6272
6273 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
6274 /// take a 2 x i32 value to shift plus a shift amount.
6275 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
6276   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
6277   EVT VT = Op.getValueType();
6278   unsigned VTBits = VT.getSizeInBits();
6279   DebugLoc dl = Op.getDebugLoc();
6280   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
6281   SDValue ShOpLo = Op.getOperand(0);
6282   SDValue ShOpHi = Op.getOperand(1);
6283   SDValue ShAmt  = Op.getOperand(2);
6284   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
6285                                      DAG.getConstant(VTBits - 1, MVT::i8))
6286                        : DAG.getConstant(0, VT);
6287
6288   SDValue Tmp2, Tmp3;
6289   if (Op.getOpcode() == ISD::SHL_PARTS) {
6290     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
6291     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
6292   } else {
6293     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
6294     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
6295   }
6296
6297   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
6298                                 DAG.getConstant(VTBits, MVT::i8));
6299   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6300                              AndNode, DAG.getConstant(0, MVT::i8));
6301
6302   SDValue Hi, Lo;
6303   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6304   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
6305   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
6306
6307   if (Op.getOpcode() == ISD::SHL_PARTS) {
6308     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6309     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6310   } else {
6311     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
6312     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
6313   }
6314
6315   SDValue Ops[2] = { Lo, Hi };
6316   return DAG.getMergeValues(Ops, 2, dl);
6317 }
6318
6319 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
6320                                            SelectionDAG &DAG) const {
6321   EVT SrcVT = Op.getOperand(0).getValueType();
6322
6323   if (SrcVT.isVector()) {
6324     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
6325       return Op;
6326     }
6327     return SDValue();
6328   }
6329
6330   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
6331          "Unknown SINT_TO_FP to lower!");
6332
6333   // These are really Legal; return the operand so the caller accepts it as
6334   // Legal.
6335   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
6336     return Op;
6337   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
6338       Subtarget->is64Bit()) {
6339     return Op;
6340   }
6341
6342   DebugLoc dl = Op.getDebugLoc();
6343   unsigned Size = SrcVT.getSizeInBits()/8;
6344   MachineFunction &MF = DAG.getMachineFunction();
6345   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
6346   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6347   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6348                                StackSlot,
6349                                MachinePointerInfo::getFixedStack(SSFI),
6350                                false, false, 0);
6351   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
6352 }
6353
6354 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
6355                                      SDValue StackSlot,
6356                                      SelectionDAG &DAG) const {
6357   // Build the FILD
6358   DebugLoc dl = Op.getDebugLoc();
6359   SDVTList Tys;
6360   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
6361   if (useSSE)
6362     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
6363   else
6364     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
6365   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
6366   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
6367                                Tys, Ops, array_lengthof(Ops));
6368
6369   if (useSSE) {
6370     Chain = Result.getValue(1);
6371     SDValue InFlag = Result.getValue(2);
6372
6373     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
6374     // shouldn't be necessary except that RFP cannot be live across
6375     // multiple blocks. When stackifier is fixed, they can be uncoupled.
6376     MachineFunction &MF = DAG.getMachineFunction();
6377     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
6378     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6379     Tys = DAG.getVTList(MVT::Other);
6380     SDValue Ops[] = {
6381       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
6382     };
6383     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
6384     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
6385                          MachinePointerInfo::getFixedStack(SSFI),
6386                          false, false, 0);
6387   }
6388
6389   return Result;
6390 }
6391
6392 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
6393 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
6394                                                SelectionDAG &DAG) const {
6395   // This algorithm is not obvious. Here it is in C code, more or less:
6396   /*
6397     double uint64_to_double( uint32_t hi, uint32_t lo ) {
6398       static const __m128i exp = { 0x4330000045300000ULL, 0 };
6399       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
6400
6401       // Copy ints to xmm registers.
6402       __m128i xh = _mm_cvtsi32_si128( hi );
6403       __m128i xl = _mm_cvtsi32_si128( lo );
6404
6405       // Combine into low half of a single xmm register.
6406       __m128i x = _mm_unpacklo_epi32( xh, xl );
6407       __m128d d;
6408       double sd;
6409
6410       // Merge in appropriate exponents to give the integer bits the right
6411       // magnitude.
6412       x = _mm_unpacklo_epi32( x, exp );
6413
6414       // Subtract away the biases to deal with the IEEE-754 double precision
6415       // implicit 1.
6416       d = _mm_sub_pd( (__m128d) x, bias );
6417
6418       // All conversions up to here are exact. The correctly rounded result is
6419       // calculated using the current rounding mode using the following
6420       // horizontal add.
6421       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
6422       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
6423                                 // store doesn't really need to be here (except
6424                                 // maybe to zero the other double)
6425       return sd;
6426     }
6427   */
6428
6429   DebugLoc dl = Op.getDebugLoc();
6430   LLVMContext *Context = DAG.getContext();
6431
6432   // Build some magic constants.
6433   std::vector<Constant*> CV0;
6434   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
6435   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
6436   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6437   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
6438   Constant *C0 = ConstantVector::get(CV0);
6439   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
6440
6441   std::vector<Constant*> CV1;
6442   CV1.push_back(
6443     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
6444   CV1.push_back(
6445     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
6446   Constant *C1 = ConstantVector::get(CV1);
6447   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
6448
6449   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6450                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6451                                         Op.getOperand(0),
6452                                         DAG.getIntPtrConstant(1)));
6453   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6454                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6455                                         Op.getOperand(0),
6456                                         DAG.getIntPtrConstant(0)));
6457   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
6458   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
6459                               MachinePointerInfo::getConstantPool(),
6460                               false, false, 16);
6461   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
6462   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
6463   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
6464                               MachinePointerInfo::getConstantPool(),
6465                               false, false, 16);
6466   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
6467
6468   // Add the halves; easiest way is to swap them into another reg first.
6469   int ShufMask[2] = { 1, -1 };
6470   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
6471                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
6472   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
6473   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
6474                      DAG.getIntPtrConstant(0));
6475 }
6476
6477 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
6478 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
6479                                                SelectionDAG &DAG) const {
6480   DebugLoc dl = Op.getDebugLoc();
6481   // FP constant to bias correct the final result.
6482   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
6483                                    MVT::f64);
6484
6485   // Load the 32-bit value into an XMM register.
6486   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
6487                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
6488                                          Op.getOperand(0),
6489                                          DAG.getIntPtrConstant(0)));
6490
6491   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6492                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
6493                      DAG.getIntPtrConstant(0));
6494
6495   // Or the load with the bias.
6496   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
6497                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6498                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6499                                                    MVT::v2f64, Load)),
6500                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6501                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6502                                                    MVT::v2f64, Bias)));
6503   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
6504                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
6505                    DAG.getIntPtrConstant(0));
6506
6507   // Subtract the bias.
6508   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
6509
6510   // Handle final rounding.
6511   EVT DestVT = Op.getValueType();
6512
6513   if (DestVT.bitsLT(MVT::f64)) {
6514     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
6515                        DAG.getIntPtrConstant(0));
6516   } else if (DestVT.bitsGT(MVT::f64)) {
6517     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
6518   }
6519
6520   // Handle final rounding.
6521   return Sub;
6522 }
6523
6524 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
6525                                            SelectionDAG &DAG) const {
6526   SDValue N0 = Op.getOperand(0);
6527   DebugLoc dl = Op.getDebugLoc();
6528
6529   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
6530   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
6531   // the optimization here.
6532   if (DAG.SignBitIsZero(N0))
6533     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
6534
6535   EVT SrcVT = N0.getValueType();
6536   EVT DstVT = Op.getValueType();
6537   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
6538     return LowerUINT_TO_FP_i64(Op, DAG);
6539   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
6540     return LowerUINT_TO_FP_i32(Op, DAG);
6541
6542   // Make a 64-bit buffer, and use it to build an FILD.
6543   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
6544   if (SrcVT == MVT::i32) {
6545     SDValue WordOff = DAG.getConstant(4, getPointerTy());
6546     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
6547                                      getPointerTy(), StackSlot, WordOff);
6548     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6549                                   StackSlot, MachinePointerInfo(),
6550                                   false, false, 0);
6551     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
6552                                   OffsetSlot, MachinePointerInfo(),
6553                                   false, false, 0);
6554     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
6555     return Fild;
6556   }
6557
6558   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
6559   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
6560                                 StackSlot, MachinePointerInfo(),
6561                                false, false, 0);
6562   // For i64 source, we need to add the appropriate power of 2 if the input
6563   // was negative.  This is the same as the optimization in
6564   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
6565   // we must be careful to do the computation in x87 extended precision, not
6566   // in SSE. (The generic code can't know it's OK to do this, or how to.)
6567   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
6568   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
6569   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
6570
6571   APInt FF(32, 0x5F800000ULL);
6572
6573   // Check whether the sign bit is set.
6574   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
6575                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
6576                                  ISD::SETLT);
6577
6578   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
6579   SDValue FudgePtr = DAG.getConstantPool(
6580                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
6581                                          getPointerTy());
6582
6583   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
6584   SDValue Zero = DAG.getIntPtrConstant(0);
6585   SDValue Four = DAG.getIntPtrConstant(4);
6586   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
6587                                Zero, Four);
6588   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
6589
6590   // Load the value out, extending it from f32 to f80.
6591   // FIXME: Avoid the extend by constructing the right constant pool?
6592   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, MVT::f80, dl, DAG.getEntryNode(),
6593                                  FudgePtr, MachinePointerInfo::getConstantPool(),
6594                                  MVT::f32, false, false, 4);
6595   // Extend everything to 80 bits to force it to be done on x87.
6596   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
6597   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
6598 }
6599
6600 std::pair<SDValue,SDValue> X86TargetLowering::
6601 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
6602   DebugLoc DL = Op.getDebugLoc();
6603
6604   EVT DstTy = Op.getValueType();
6605
6606   if (!IsSigned) {
6607     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
6608     DstTy = MVT::i64;
6609   }
6610
6611   assert(DstTy.getSimpleVT() <= MVT::i64 &&
6612          DstTy.getSimpleVT() >= MVT::i16 &&
6613          "Unknown FP_TO_SINT to lower!");
6614
6615   // These are really Legal.
6616   if (DstTy == MVT::i32 &&
6617       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6618     return std::make_pair(SDValue(), SDValue());
6619   if (Subtarget->is64Bit() &&
6620       DstTy == MVT::i64 &&
6621       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
6622     return std::make_pair(SDValue(), SDValue());
6623
6624   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
6625   // stack slot.
6626   MachineFunction &MF = DAG.getMachineFunction();
6627   unsigned MemSize = DstTy.getSizeInBits()/8;
6628   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6629   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6630
6631
6632
6633   unsigned Opc;
6634   switch (DstTy.getSimpleVT().SimpleTy) {
6635   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
6636   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
6637   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
6638   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
6639   }
6640
6641   SDValue Chain = DAG.getEntryNode();
6642   SDValue Value = Op.getOperand(0);
6643   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
6644     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
6645     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
6646                          MachinePointerInfo::getFixedStack(SSFI),
6647                          false, false, 0);
6648     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
6649     SDValue Ops[] = {
6650       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
6651     };
6652     Value = DAG.getNode(X86ISD::FLD, DL, Tys, Ops, 3);
6653     Chain = Value.getValue(1);
6654     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
6655     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
6656   }
6657
6658   MachineMemOperand *MMO =
6659     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
6660                             MachineMemOperand::MOStore, MemSize, MemSize);
6661
6662   // Build the FP_TO_INT*_IN_MEM
6663   SDValue Ops[] = { Chain, Value, StackSlot };
6664   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
6665                                          Ops, 3, DstTy, MMO);
6666
6667   return std::make_pair(FIST, StackSlot);
6668 }
6669
6670 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
6671                                            SelectionDAG &DAG) const {
6672   if (Op.getValueType().isVector()) {
6673     if (Op.getValueType() == MVT::v2i32 &&
6674         Op.getOperand(0).getValueType() == MVT::v2f64) {
6675       return Op;
6676     }
6677     return SDValue();
6678   }
6679
6680   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
6681   SDValue FIST = Vals.first, StackSlot = Vals.second;
6682   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
6683   if (FIST.getNode() == 0) return Op;
6684
6685   // Load the result.
6686   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6687                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6688 }
6689
6690 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
6691                                            SelectionDAG &DAG) const {
6692   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
6693   SDValue FIST = Vals.first, StackSlot = Vals.second;
6694   assert(FIST.getNode() && "Unexpected failure");
6695
6696   // Load the result.
6697   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
6698                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
6699 }
6700
6701 SDValue X86TargetLowering::LowerFABS(SDValue Op,
6702                                      SelectionDAG &DAG) const {
6703   LLVMContext *Context = DAG.getContext();
6704   DebugLoc dl = Op.getDebugLoc();
6705   EVT VT = Op.getValueType();
6706   EVT EltVT = VT;
6707   if (VT.isVector())
6708     EltVT = VT.getVectorElementType();
6709   std::vector<Constant*> CV;
6710   if (EltVT == MVT::f64) {
6711     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
6712     CV.push_back(C);
6713     CV.push_back(C);
6714   } else {
6715     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
6716     CV.push_back(C);
6717     CV.push_back(C);
6718     CV.push_back(C);
6719     CV.push_back(C);
6720   }
6721   Constant *C = ConstantVector::get(CV);
6722   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6723   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6724                              MachinePointerInfo::getConstantPool(),
6725                              false, false, 16);
6726   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
6727 }
6728
6729 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
6730   LLVMContext *Context = DAG.getContext();
6731   DebugLoc dl = Op.getDebugLoc();
6732   EVT VT = Op.getValueType();
6733   EVT EltVT = VT;
6734   if (VT.isVector())
6735     EltVT = VT.getVectorElementType();
6736   std::vector<Constant*> CV;
6737   if (EltVT == MVT::f64) {
6738     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
6739     CV.push_back(C);
6740     CV.push_back(C);
6741   } else {
6742     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
6743     CV.push_back(C);
6744     CV.push_back(C);
6745     CV.push_back(C);
6746     CV.push_back(C);
6747   }
6748   Constant *C = ConstantVector::get(CV);
6749   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6750   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6751                              MachinePointerInfo::getConstantPool(),
6752                              false, false, 16);
6753   if (VT.isVector()) {
6754     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
6755                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
6756                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
6757                                 Op.getOperand(0)),
6758                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
6759   } else {
6760     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
6761   }
6762 }
6763
6764 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
6765   LLVMContext *Context = DAG.getContext();
6766   SDValue Op0 = Op.getOperand(0);
6767   SDValue Op1 = Op.getOperand(1);
6768   DebugLoc dl = Op.getDebugLoc();
6769   EVT VT = Op.getValueType();
6770   EVT SrcVT = Op1.getValueType();
6771
6772   // If second operand is smaller, extend it first.
6773   if (SrcVT.bitsLT(VT)) {
6774     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
6775     SrcVT = VT;
6776   }
6777   // And if it is bigger, shrink it first.
6778   if (SrcVT.bitsGT(VT)) {
6779     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
6780     SrcVT = VT;
6781   }
6782
6783   // At this point the operands and the result should have the same
6784   // type, and that won't be f80 since that is not custom lowered.
6785
6786   // First get the sign bit of second operand.
6787   std::vector<Constant*> CV;
6788   if (SrcVT == MVT::f64) {
6789     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
6790     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6791   } else {
6792     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
6793     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6794     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6795     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6796   }
6797   Constant *C = ConstantVector::get(CV);
6798   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6799   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
6800                               MachinePointerInfo::getConstantPool(),
6801                               false, false, 16);
6802   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
6803
6804   // Shift sign bit right or left if the two operands have different types.
6805   if (SrcVT.bitsGT(VT)) {
6806     // Op0 is MVT::f32, Op1 is MVT::f64.
6807     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
6808     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
6809                           DAG.getConstant(32, MVT::i32));
6810     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
6811     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
6812                           DAG.getIntPtrConstant(0));
6813   }
6814
6815   // Clear first operand sign bit.
6816   CV.clear();
6817   if (VT == MVT::f64) {
6818     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
6819     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
6820   } else {
6821     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
6822     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6823     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6824     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
6825   }
6826   C = ConstantVector::get(CV);
6827   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
6828   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
6829                               MachinePointerInfo::getConstantPool(),
6830                               false, false, 16);
6831   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
6832
6833   // Or the value with the sign bit.
6834   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6835 }
6836
6837 /// Emit nodes that will be selected as "test Op0,Op0", or something
6838 /// equivalent.
6839 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6840                                     SelectionDAG &DAG) const {
6841   DebugLoc dl = Op.getDebugLoc();
6842
6843   // CF and OF aren't always set the way we want. Determine which
6844   // of these we need.
6845   bool NeedCF = false;
6846   bool NeedOF = false;
6847   switch (X86CC) {
6848   default: break;
6849   case X86::COND_A: case X86::COND_AE:
6850   case X86::COND_B: case X86::COND_BE:
6851     NeedCF = true;
6852     break;
6853   case X86::COND_G: case X86::COND_GE:
6854   case X86::COND_L: case X86::COND_LE:
6855   case X86::COND_O: case X86::COND_NO:
6856     NeedOF = true;
6857     break;
6858   }
6859
6860   // See if we can use the EFLAGS value from the operand instead of
6861   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6862   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6863   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6864     // Emit a CMP with 0, which is the TEST pattern.
6865     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6866                        DAG.getConstant(0, Op.getValueType()));
6867
6868   unsigned Opcode = 0;
6869   unsigned NumOperands = 0;
6870   switch (Op.getNode()->getOpcode()) {
6871   case ISD::ADD:
6872     // Due to an isel shortcoming, be conservative if this add is likely to be
6873     // selected as part of a load-modify-store instruction. When the root node
6874     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6875     // uses of other nodes in the match, such as the ADD in this case. This
6876     // leads to the ADD being left around and reselected, with the result being
6877     // two adds in the output.  Alas, even if none our users are stores, that
6878     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6879     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6880     // climbing the DAG back to the root, and it doesn't seem to be worth the
6881     // effort.
6882     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6883            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6884       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6885         goto default_case;
6886
6887     if (ConstantSDNode *C =
6888         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6889       // An add of one will be selected as an INC.
6890       if (C->getAPIntValue() == 1) {
6891         Opcode = X86ISD::INC;
6892         NumOperands = 1;
6893         break;
6894       }
6895
6896       // An add of negative one (subtract of one) will be selected as a DEC.
6897       if (C->getAPIntValue().isAllOnesValue()) {
6898         Opcode = X86ISD::DEC;
6899         NumOperands = 1;
6900         break;
6901       }
6902     }
6903
6904     // Otherwise use a regular EFLAGS-setting add.
6905     Opcode = X86ISD::ADD;
6906     NumOperands = 2;
6907     break;
6908   case ISD::AND: {
6909     // If the primary and result isn't used, don't bother using X86ISD::AND,
6910     // because a TEST instruction will be better.
6911     bool NonFlagUse = false;
6912     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6913            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6914       SDNode *User = *UI;
6915       unsigned UOpNo = UI.getOperandNo();
6916       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6917         // Look pass truncate.
6918         UOpNo = User->use_begin().getOperandNo();
6919         User = *User->use_begin();
6920       }
6921
6922       if (User->getOpcode() != ISD::BRCOND &&
6923           User->getOpcode() != ISD::SETCC &&
6924           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6925         NonFlagUse = true;
6926         break;
6927       }
6928     }
6929
6930     if (!NonFlagUse)
6931       break;
6932   }
6933     // FALL THROUGH
6934   case ISD::SUB:
6935   case ISD::OR:
6936   case ISD::XOR:
6937     // Due to the ISEL shortcoming noted above, be conservative if this op is
6938     // likely to be selected as part of a load-modify-store instruction.
6939     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6940            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6941       if (UI->getOpcode() == ISD::STORE)
6942         goto default_case;
6943
6944     // Otherwise use a regular EFLAGS-setting instruction.
6945     switch (Op.getNode()->getOpcode()) {
6946     default: llvm_unreachable("unexpected operator!");
6947     case ISD::SUB: Opcode = X86ISD::SUB; break;
6948     case ISD::OR:  Opcode = X86ISD::OR;  break;
6949     case ISD::XOR: Opcode = X86ISD::XOR; break;
6950     case ISD::AND: Opcode = X86ISD::AND; break;
6951     }
6952
6953     NumOperands = 2;
6954     break;
6955   case X86ISD::ADD:
6956   case X86ISD::SUB:
6957   case X86ISD::INC:
6958   case X86ISD::DEC:
6959   case X86ISD::OR:
6960   case X86ISD::XOR:
6961   case X86ISD::AND:
6962     return SDValue(Op.getNode(), 1);
6963   default:
6964   default_case:
6965     break;
6966   }
6967
6968   if (Opcode == 0)
6969     // Emit a CMP with 0, which is the TEST pattern.
6970     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6971                        DAG.getConstant(0, Op.getValueType()));
6972
6973   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6974   SmallVector<SDValue, 4> Ops;
6975   for (unsigned i = 0; i != NumOperands; ++i)
6976     Ops.push_back(Op.getOperand(i));
6977
6978   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6979   DAG.ReplaceAllUsesWith(Op, New);
6980   return SDValue(New.getNode(), 1);
6981 }
6982
6983 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6984 /// equivalent.
6985 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6986                                    SelectionDAG &DAG) const {
6987   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6988     if (C->getAPIntValue() == 0)
6989       return EmitTest(Op0, X86CC, DAG);
6990
6991   DebugLoc dl = Op0.getDebugLoc();
6992   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6993 }
6994
6995 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6996 /// if it's possible.
6997 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6998                                      DebugLoc dl, SelectionDAG &DAG) const {
6999   SDValue Op0 = And.getOperand(0);
7000   SDValue Op1 = And.getOperand(1);
7001   if (Op0.getOpcode() == ISD::TRUNCATE)
7002     Op0 = Op0.getOperand(0);
7003   if (Op1.getOpcode() == ISD::TRUNCATE)
7004     Op1 = Op1.getOperand(0);
7005
7006   SDValue LHS, RHS;
7007   if (Op1.getOpcode() == ISD::SHL)
7008     std::swap(Op0, Op1);
7009   if (Op0.getOpcode() == ISD::SHL) {
7010     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
7011       if (And00C->getZExtValue() == 1) {
7012         // If we looked past a truncate, check that it's only truncating away
7013         // known zeros.
7014         unsigned BitWidth = Op0.getValueSizeInBits();
7015         unsigned AndBitWidth = And.getValueSizeInBits();
7016         if (BitWidth > AndBitWidth) {
7017           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
7018           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
7019           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
7020             return SDValue();
7021         }
7022         LHS = Op1;
7023         RHS = Op0.getOperand(1);
7024       }
7025   } else if (Op1.getOpcode() == ISD::Constant) {
7026     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
7027     SDValue AndLHS = Op0;
7028     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
7029       LHS = AndLHS.getOperand(0);
7030       RHS = AndLHS.getOperand(1);
7031     }
7032   }
7033
7034   if (LHS.getNode()) {
7035     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
7036     // instruction.  Since the shift amount is in-range-or-undefined, we know
7037     // that doing a bittest on the i32 value is ok.  We extend to i32 because
7038     // the encoding for the i16 version is larger than the i32 version.
7039     // Also promote i16 to i32 for performance / code size reason.
7040     if (LHS.getValueType() == MVT::i8 ||
7041         LHS.getValueType() == MVT::i16)
7042       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
7043
7044     // If the operand types disagree, extend the shift amount to match.  Since
7045     // BT ignores high bits (like shifts) we can use anyextend.
7046     if (LHS.getValueType() != RHS.getValueType())
7047       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
7048
7049     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
7050     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
7051     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7052                        DAG.getConstant(Cond, MVT::i8), BT);
7053   }
7054
7055   return SDValue();
7056 }
7057
7058 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
7059   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
7060   SDValue Op0 = Op.getOperand(0);
7061   SDValue Op1 = Op.getOperand(1);
7062   DebugLoc dl = Op.getDebugLoc();
7063   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7064
7065   // Optimize to BT if possible.
7066   // Lower (X & (1 << N)) == 0 to BT(X, N).
7067   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
7068   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
7069   if (Op0.getOpcode() == ISD::AND &&
7070       Op0.hasOneUse() &&
7071       Op1.getOpcode() == ISD::Constant &&
7072       cast<ConstantSDNode>(Op1)->isNullValue() &&
7073       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7074     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
7075     if (NewSetCC.getNode())
7076       return NewSetCC;
7077   }
7078
7079   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
7080   if (Op0.getOpcode() == X86ISD::SETCC &&
7081       Op1.getOpcode() == ISD::Constant &&
7082       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
7083        cast<ConstantSDNode>(Op1)->isNullValue()) &&
7084       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7085     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
7086     bool Invert = (CC == ISD::SETNE) ^
7087       cast<ConstantSDNode>(Op1)->isNullValue();
7088     if (Invert)
7089       CCode = X86::GetOppositeBranchCondition(CCode);
7090     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7091                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
7092   }
7093
7094   bool isFP = Op1.getValueType().isFloatingPoint();
7095   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
7096   if (X86CC == X86::COND_INVALID)
7097     return SDValue();
7098
7099   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
7100
7101   // Use sbb x, x to materialize carry bit into a GPR.
7102   if (X86CC == X86::COND_B)
7103     return DAG.getNode(ISD::AND, dl, MVT::i8,
7104                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
7105                                    DAG.getConstant(X86CC, MVT::i8), Cond),
7106                        DAG.getConstant(1, MVT::i8));
7107
7108   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7109                      DAG.getConstant(X86CC, MVT::i8), Cond);
7110 }
7111
7112 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
7113   SDValue Cond;
7114   SDValue Op0 = Op.getOperand(0);
7115   SDValue Op1 = Op.getOperand(1);
7116   SDValue CC = Op.getOperand(2);
7117   EVT VT = Op.getValueType();
7118   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
7119   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
7120   DebugLoc dl = Op.getDebugLoc();
7121
7122   if (isFP) {
7123     unsigned SSECC = 8;
7124     EVT VT0 = Op0.getValueType();
7125     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
7126     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
7127     bool Swap = false;
7128
7129     switch (SetCCOpcode) {
7130     default: break;
7131     case ISD::SETOEQ:
7132     case ISD::SETEQ:  SSECC = 0; break;
7133     case ISD::SETOGT:
7134     case ISD::SETGT: Swap = true; // Fallthrough
7135     case ISD::SETLT:
7136     case ISD::SETOLT: SSECC = 1; break;
7137     case ISD::SETOGE:
7138     case ISD::SETGE: Swap = true; // Fallthrough
7139     case ISD::SETLE:
7140     case ISD::SETOLE: SSECC = 2; break;
7141     case ISD::SETUO:  SSECC = 3; break;
7142     case ISD::SETUNE:
7143     case ISD::SETNE:  SSECC = 4; break;
7144     case ISD::SETULE: Swap = true;
7145     case ISD::SETUGE: SSECC = 5; break;
7146     case ISD::SETULT: Swap = true;
7147     case ISD::SETUGT: SSECC = 6; break;
7148     case ISD::SETO:   SSECC = 7; break;
7149     }
7150     if (Swap)
7151       std::swap(Op0, Op1);
7152
7153     // In the two special cases we can't handle, emit two comparisons.
7154     if (SSECC == 8) {
7155       if (SetCCOpcode == ISD::SETUEQ) {
7156         SDValue UNORD, EQ;
7157         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
7158         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
7159         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
7160       }
7161       else if (SetCCOpcode == ISD::SETONE) {
7162         SDValue ORD, NEQ;
7163         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
7164         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
7165         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
7166       }
7167       llvm_unreachable("Illegal FP comparison");
7168     }
7169     // Handle all other FP comparisons here.
7170     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
7171   }
7172
7173   // We are handling one of the integer comparisons here.  Since SSE only has
7174   // GT and EQ comparisons for integer, swapping operands and multiple
7175   // operations may be required for some comparisons.
7176   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
7177   bool Swap = false, Invert = false, FlipSigns = false;
7178
7179   switch (VT.getSimpleVT().SimpleTy) {
7180   default: break;
7181   case MVT::v8i8:
7182   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
7183   case MVT::v4i16:
7184   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
7185   case MVT::v2i32:
7186   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
7187   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
7188   }
7189
7190   switch (SetCCOpcode) {
7191   default: break;
7192   case ISD::SETNE:  Invert = true;
7193   case ISD::SETEQ:  Opc = EQOpc; break;
7194   case ISD::SETLT:  Swap = true;
7195   case ISD::SETGT:  Opc = GTOpc; break;
7196   case ISD::SETGE:  Swap = true;
7197   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
7198   case ISD::SETULT: Swap = true;
7199   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
7200   case ISD::SETUGE: Swap = true;
7201   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
7202   }
7203   if (Swap)
7204     std::swap(Op0, Op1);
7205
7206   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
7207   // bits of the inputs before performing those operations.
7208   if (FlipSigns) {
7209     EVT EltVT = VT.getVectorElementType();
7210     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
7211                                       EltVT);
7212     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
7213     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
7214                                     SignBits.size());
7215     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
7216     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
7217   }
7218
7219   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
7220
7221   // If the logical-not of the result is required, perform that now.
7222   if (Invert)
7223     Result = DAG.getNOT(dl, Result, VT);
7224
7225   return Result;
7226 }
7227
7228 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
7229 static bool isX86LogicalCmp(SDValue Op) {
7230   unsigned Opc = Op.getNode()->getOpcode();
7231   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
7232     return true;
7233   if (Op.getResNo() == 1 &&
7234       (Opc == X86ISD::ADD ||
7235        Opc == X86ISD::SUB ||
7236        Opc == X86ISD::SMUL ||
7237        Opc == X86ISD::UMUL ||
7238        Opc == X86ISD::INC ||
7239        Opc == X86ISD::DEC ||
7240        Opc == X86ISD::OR ||
7241        Opc == X86ISD::XOR ||
7242        Opc == X86ISD::AND))
7243     return true;
7244
7245   return false;
7246 }
7247
7248 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
7249   bool addTest = true;
7250   SDValue Cond  = Op.getOperand(0);
7251   DebugLoc dl = Op.getDebugLoc();
7252   SDValue CC;
7253
7254   if (Cond.getOpcode() == ISD::SETCC) {
7255     SDValue NewCond = LowerSETCC(Cond, DAG);
7256     if (NewCond.getNode())
7257       Cond = NewCond;
7258   }
7259
7260   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
7261   SDValue Op1 = Op.getOperand(1);
7262   SDValue Op2 = Op.getOperand(2);
7263   if (Cond.getOpcode() == X86ISD::SETCC &&
7264       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
7265     SDValue Cmp = Cond.getOperand(1);
7266     if (Cmp.getOpcode() == X86ISD::CMP) {
7267       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
7268       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
7269       ConstantSDNode *RHSC =
7270         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
7271       if (N1C && N1C->isAllOnesValue() &&
7272           N2C && N2C->isNullValue() &&
7273           RHSC && RHSC->isNullValue()) {
7274         SDValue CmpOp0 = Cmp.getOperand(0);
7275         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7276                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
7277         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
7278                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
7279       }
7280     }
7281   }
7282
7283   // Look pass (and (setcc_carry (cmp ...)), 1).
7284   if (Cond.getOpcode() == ISD::AND &&
7285       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7286     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7287     if (C && C->getAPIntValue() == 1)
7288       Cond = Cond.getOperand(0);
7289   }
7290
7291   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7292   // setting operand in place of the X86ISD::SETCC.
7293   if (Cond.getOpcode() == X86ISD::SETCC ||
7294       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7295     CC = Cond.getOperand(0);
7296
7297     SDValue Cmp = Cond.getOperand(1);
7298     unsigned Opc = Cmp.getOpcode();
7299     EVT VT = Op.getValueType();
7300
7301     bool IllegalFPCMov = false;
7302     if (VT.isFloatingPoint() && !VT.isVector() &&
7303         !isScalarFPTypeInSSEReg(VT))  // FPStack?
7304       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
7305
7306     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
7307         Opc == X86ISD::BT) { // FIXME
7308       Cond = Cmp;
7309       addTest = false;
7310     }
7311   }
7312
7313   if (addTest) {
7314     // Look pass the truncate.
7315     if (Cond.getOpcode() == ISD::TRUNCATE)
7316       Cond = Cond.getOperand(0);
7317
7318     // We know the result of AND is compared against zero. Try to match
7319     // it to BT.
7320     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7321       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7322       if (NewSetCC.getNode()) {
7323         CC = NewSetCC.getOperand(0);
7324         Cond = NewSetCC.getOperand(1);
7325         addTest = false;
7326       }
7327     }
7328   }
7329
7330   if (addTest) {
7331     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7332     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7333   }
7334
7335   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
7336   // condition is true.
7337   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
7338   SDValue Ops[] = { Op2, Op1, CC, Cond };
7339   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
7340 }
7341
7342 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
7343 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
7344 // from the AND / OR.
7345 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
7346   Opc = Op.getOpcode();
7347   if (Opc != ISD::OR && Opc != ISD::AND)
7348     return false;
7349   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7350           Op.getOperand(0).hasOneUse() &&
7351           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
7352           Op.getOperand(1).hasOneUse());
7353 }
7354
7355 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
7356 // 1 and that the SETCC node has a single use.
7357 static bool isXor1OfSetCC(SDValue Op) {
7358   if (Op.getOpcode() != ISD::XOR)
7359     return false;
7360   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7361   if (N1C && N1C->getAPIntValue() == 1) {
7362     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
7363       Op.getOperand(0).hasOneUse();
7364   }
7365   return false;
7366 }
7367
7368 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
7369   bool addTest = true;
7370   SDValue Chain = Op.getOperand(0);
7371   SDValue Cond  = Op.getOperand(1);
7372   SDValue Dest  = Op.getOperand(2);
7373   DebugLoc dl = Op.getDebugLoc();
7374   SDValue CC;
7375
7376   if (Cond.getOpcode() == ISD::SETCC) {
7377     SDValue NewCond = LowerSETCC(Cond, DAG);
7378     if (NewCond.getNode())
7379       Cond = NewCond;
7380   }
7381 #if 0
7382   // FIXME: LowerXALUO doesn't handle these!!
7383   else if (Cond.getOpcode() == X86ISD::ADD  ||
7384            Cond.getOpcode() == X86ISD::SUB  ||
7385            Cond.getOpcode() == X86ISD::SMUL ||
7386            Cond.getOpcode() == X86ISD::UMUL)
7387     Cond = LowerXALUO(Cond, DAG);
7388 #endif
7389
7390   // Look pass (and (setcc_carry (cmp ...)), 1).
7391   if (Cond.getOpcode() == ISD::AND &&
7392       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
7393     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
7394     if (C && C->getAPIntValue() == 1)
7395       Cond = Cond.getOperand(0);
7396   }
7397
7398   // If condition flag is set by a X86ISD::CMP, then use it as the condition
7399   // setting operand in place of the X86ISD::SETCC.
7400   if (Cond.getOpcode() == X86ISD::SETCC ||
7401       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
7402     CC = Cond.getOperand(0);
7403
7404     SDValue Cmp = Cond.getOperand(1);
7405     unsigned Opc = Cmp.getOpcode();
7406     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
7407     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
7408       Cond = Cmp;
7409       addTest = false;
7410     } else {
7411       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
7412       default: break;
7413       case X86::COND_O:
7414       case X86::COND_B:
7415         // These can only come from an arithmetic instruction with overflow,
7416         // e.g. SADDO, UADDO.
7417         Cond = Cond.getNode()->getOperand(1);
7418         addTest = false;
7419         break;
7420       }
7421     }
7422   } else {
7423     unsigned CondOpc;
7424     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
7425       SDValue Cmp = Cond.getOperand(0).getOperand(1);
7426       if (CondOpc == ISD::OR) {
7427         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
7428         // two branches instead of an explicit OR instruction with a
7429         // separate test.
7430         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7431             isX86LogicalCmp(Cmp)) {
7432           CC = Cond.getOperand(0).getOperand(0);
7433           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7434                               Chain, Dest, CC, Cmp);
7435           CC = Cond.getOperand(1).getOperand(0);
7436           Cond = Cmp;
7437           addTest = false;
7438         }
7439       } else { // ISD::AND
7440         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
7441         // two branches instead of an explicit AND instruction with a
7442         // separate test. However, we only do this if this block doesn't
7443         // have a fall-through edge, because this requires an explicit
7444         // jmp when the condition is false.
7445         if (Cmp == Cond.getOperand(1).getOperand(1) &&
7446             isX86LogicalCmp(Cmp) &&
7447             Op.getNode()->hasOneUse()) {
7448           X86::CondCode CCode =
7449             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7450           CCode = X86::GetOppositeBranchCondition(CCode);
7451           CC = DAG.getConstant(CCode, MVT::i8);
7452           SDNode *User = *Op.getNode()->use_begin();
7453           // Look for an unconditional branch following this conditional branch.
7454           // We need this because we need to reverse the successors in order
7455           // to implement FCMP_OEQ.
7456           if (User->getOpcode() == ISD::BR) {
7457             SDValue FalseBB = User->getOperand(1);
7458             SDNode *NewBR =
7459               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
7460             assert(NewBR == User);
7461             (void)NewBR;
7462             Dest = FalseBB;
7463
7464             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7465                                 Chain, Dest, CC, Cmp);
7466             X86::CondCode CCode =
7467               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
7468             CCode = X86::GetOppositeBranchCondition(CCode);
7469             CC = DAG.getConstant(CCode, MVT::i8);
7470             Cond = Cmp;
7471             addTest = false;
7472           }
7473         }
7474       }
7475     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
7476       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
7477       // It should be transformed during dag combiner except when the condition
7478       // is set by a arithmetics with overflow node.
7479       X86::CondCode CCode =
7480         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
7481       CCode = X86::GetOppositeBranchCondition(CCode);
7482       CC = DAG.getConstant(CCode, MVT::i8);
7483       Cond = Cond.getOperand(0).getOperand(1);
7484       addTest = false;
7485     }
7486   }
7487
7488   if (addTest) {
7489     // Look pass the truncate.
7490     if (Cond.getOpcode() == ISD::TRUNCATE)
7491       Cond = Cond.getOperand(0);
7492
7493     // We know the result of AND is compared against zero. Try to match
7494     // it to BT.
7495     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
7496       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
7497       if (NewSetCC.getNode()) {
7498         CC = NewSetCC.getOperand(0);
7499         Cond = NewSetCC.getOperand(1);
7500         addTest = false;
7501       }
7502     }
7503   }
7504
7505   if (addTest) {
7506     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7507     Cond = EmitTest(Cond, X86::COND_NE, DAG);
7508   }
7509   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
7510                      Chain, Dest, CC, Cond);
7511 }
7512
7513
7514 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
7515 // Calls to _alloca is needed to probe the stack when allocating more than 4k
7516 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
7517 // that the guard pages used by the OS virtual memory manager are allocated in
7518 // correct sequence.
7519 SDValue
7520 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
7521                                            SelectionDAG &DAG) const {
7522   assert(Subtarget->isTargetCygMing() &&
7523          "This should be used only on Cygwin/Mingw targets");
7524   DebugLoc dl = Op.getDebugLoc();
7525
7526   // Get the inputs.
7527   SDValue Chain = Op.getOperand(0);
7528   SDValue Size  = Op.getOperand(1);
7529   // FIXME: Ensure alignment here
7530
7531   SDValue Flag;
7532
7533   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
7534
7535   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
7536   Flag = Chain.getValue(1);
7537
7538   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
7539
7540   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
7541   Flag = Chain.getValue(1);
7542
7543   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
7544
7545   SDValue Ops1[2] = { Chain.getValue(0), Chain };
7546   return DAG.getMergeValues(Ops1, 2, dl);
7547 }
7548
7549 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
7550   MachineFunction &MF = DAG.getMachineFunction();
7551   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
7552
7553   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
7554   DebugLoc DL = Op.getDebugLoc();
7555
7556   if (!Subtarget->is64Bit()) {
7557     // vastart just stores the address of the VarArgsFrameIndex slot into the
7558     // memory location argument.
7559     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7560                                    getPointerTy());
7561     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
7562                         MachinePointerInfo(SV), false, false, 0);
7563   }
7564
7565   // __va_list_tag:
7566   //   gp_offset         (0 - 6 * 8)
7567   //   fp_offset         (48 - 48 + 8 * 16)
7568   //   overflow_arg_area (point to parameters coming in memory).
7569   //   reg_save_area
7570   SmallVector<SDValue, 8> MemOps;
7571   SDValue FIN = Op.getOperand(1);
7572   // Store gp_offset
7573   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
7574                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
7575                                                MVT::i32),
7576                                FIN, MachinePointerInfo(SV), false, false, 0);
7577   MemOps.push_back(Store);
7578
7579   // Store fp_offset
7580   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7581                     FIN, DAG.getIntPtrConstant(4));
7582   Store = DAG.getStore(Op.getOperand(0), DL,
7583                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
7584                                        MVT::i32),
7585                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
7586   MemOps.push_back(Store);
7587
7588   // Store ptr to overflow_arg_area
7589   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7590                     FIN, DAG.getIntPtrConstant(4));
7591   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
7592                                     getPointerTy());
7593   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
7594                        MachinePointerInfo(SV, 8),
7595                        false, false, 0);
7596   MemOps.push_back(Store);
7597
7598   // Store ptr to reg_save_area.
7599   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7600                     FIN, DAG.getIntPtrConstant(8));
7601   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
7602                                     getPointerTy());
7603   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
7604                        MachinePointerInfo(SV, 16), false, false, 0);
7605   MemOps.push_back(Store);
7606   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
7607                      &MemOps[0], MemOps.size());
7608 }
7609
7610 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
7611   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7612   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
7613
7614   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
7615   return SDValue();
7616 }
7617
7618 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
7619   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
7620   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
7621   SDValue Chain = Op.getOperand(0);
7622   SDValue DstPtr = Op.getOperand(1);
7623   SDValue SrcPtr = Op.getOperand(2);
7624   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
7625   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7626   DebugLoc DL = Op.getDebugLoc();
7627
7628   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
7629                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
7630                        false,
7631                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
7632 }
7633
7634 SDValue
7635 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
7636   DebugLoc dl = Op.getDebugLoc();
7637   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7638   switch (IntNo) {
7639   default: return SDValue();    // Don't custom lower most intrinsics.
7640   // Comparison intrinsics.
7641   case Intrinsic::x86_sse_comieq_ss:
7642   case Intrinsic::x86_sse_comilt_ss:
7643   case Intrinsic::x86_sse_comile_ss:
7644   case Intrinsic::x86_sse_comigt_ss:
7645   case Intrinsic::x86_sse_comige_ss:
7646   case Intrinsic::x86_sse_comineq_ss:
7647   case Intrinsic::x86_sse_ucomieq_ss:
7648   case Intrinsic::x86_sse_ucomilt_ss:
7649   case Intrinsic::x86_sse_ucomile_ss:
7650   case Intrinsic::x86_sse_ucomigt_ss:
7651   case Intrinsic::x86_sse_ucomige_ss:
7652   case Intrinsic::x86_sse_ucomineq_ss:
7653   case Intrinsic::x86_sse2_comieq_sd:
7654   case Intrinsic::x86_sse2_comilt_sd:
7655   case Intrinsic::x86_sse2_comile_sd:
7656   case Intrinsic::x86_sse2_comigt_sd:
7657   case Intrinsic::x86_sse2_comige_sd:
7658   case Intrinsic::x86_sse2_comineq_sd:
7659   case Intrinsic::x86_sse2_ucomieq_sd:
7660   case Intrinsic::x86_sse2_ucomilt_sd:
7661   case Intrinsic::x86_sse2_ucomile_sd:
7662   case Intrinsic::x86_sse2_ucomigt_sd:
7663   case Intrinsic::x86_sse2_ucomige_sd:
7664   case Intrinsic::x86_sse2_ucomineq_sd: {
7665     unsigned Opc = 0;
7666     ISD::CondCode CC = ISD::SETCC_INVALID;
7667     switch (IntNo) {
7668     default: break;
7669     case Intrinsic::x86_sse_comieq_ss:
7670     case Intrinsic::x86_sse2_comieq_sd:
7671       Opc = X86ISD::COMI;
7672       CC = ISD::SETEQ;
7673       break;
7674     case Intrinsic::x86_sse_comilt_ss:
7675     case Intrinsic::x86_sse2_comilt_sd:
7676       Opc = X86ISD::COMI;
7677       CC = ISD::SETLT;
7678       break;
7679     case Intrinsic::x86_sse_comile_ss:
7680     case Intrinsic::x86_sse2_comile_sd:
7681       Opc = X86ISD::COMI;
7682       CC = ISD::SETLE;
7683       break;
7684     case Intrinsic::x86_sse_comigt_ss:
7685     case Intrinsic::x86_sse2_comigt_sd:
7686       Opc = X86ISD::COMI;
7687       CC = ISD::SETGT;
7688       break;
7689     case Intrinsic::x86_sse_comige_ss:
7690     case Intrinsic::x86_sse2_comige_sd:
7691       Opc = X86ISD::COMI;
7692       CC = ISD::SETGE;
7693       break;
7694     case Intrinsic::x86_sse_comineq_ss:
7695     case Intrinsic::x86_sse2_comineq_sd:
7696       Opc = X86ISD::COMI;
7697       CC = ISD::SETNE;
7698       break;
7699     case Intrinsic::x86_sse_ucomieq_ss:
7700     case Intrinsic::x86_sse2_ucomieq_sd:
7701       Opc = X86ISD::UCOMI;
7702       CC = ISD::SETEQ;
7703       break;
7704     case Intrinsic::x86_sse_ucomilt_ss:
7705     case Intrinsic::x86_sse2_ucomilt_sd:
7706       Opc = X86ISD::UCOMI;
7707       CC = ISD::SETLT;
7708       break;
7709     case Intrinsic::x86_sse_ucomile_ss:
7710     case Intrinsic::x86_sse2_ucomile_sd:
7711       Opc = X86ISD::UCOMI;
7712       CC = ISD::SETLE;
7713       break;
7714     case Intrinsic::x86_sse_ucomigt_ss:
7715     case Intrinsic::x86_sse2_ucomigt_sd:
7716       Opc = X86ISD::UCOMI;
7717       CC = ISD::SETGT;
7718       break;
7719     case Intrinsic::x86_sse_ucomige_ss:
7720     case Intrinsic::x86_sse2_ucomige_sd:
7721       Opc = X86ISD::UCOMI;
7722       CC = ISD::SETGE;
7723       break;
7724     case Intrinsic::x86_sse_ucomineq_ss:
7725     case Intrinsic::x86_sse2_ucomineq_sd:
7726       Opc = X86ISD::UCOMI;
7727       CC = ISD::SETNE;
7728       break;
7729     }
7730
7731     SDValue LHS = Op.getOperand(1);
7732     SDValue RHS = Op.getOperand(2);
7733     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
7734     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
7735     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
7736     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
7737                                 DAG.getConstant(X86CC, MVT::i8), Cond);
7738     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7739   }
7740   // ptest and testp intrinsics. The intrinsic these come from are designed to
7741   // return an integer value, not just an instruction so lower it to the ptest
7742   // or testp pattern and a setcc for the result.
7743   case Intrinsic::x86_sse41_ptestz:
7744   case Intrinsic::x86_sse41_ptestc:
7745   case Intrinsic::x86_sse41_ptestnzc:
7746   case Intrinsic::x86_avx_ptestz_256:
7747   case Intrinsic::x86_avx_ptestc_256:
7748   case Intrinsic::x86_avx_ptestnzc_256:
7749   case Intrinsic::x86_avx_vtestz_ps:
7750   case Intrinsic::x86_avx_vtestc_ps:
7751   case Intrinsic::x86_avx_vtestnzc_ps:
7752   case Intrinsic::x86_avx_vtestz_pd:
7753   case Intrinsic::x86_avx_vtestc_pd:
7754   case Intrinsic::x86_avx_vtestnzc_pd:
7755   case Intrinsic::x86_avx_vtestz_ps_256:
7756   case Intrinsic::x86_avx_vtestc_ps_256:
7757   case Intrinsic::x86_avx_vtestnzc_ps_256:
7758   case Intrinsic::x86_avx_vtestz_pd_256:
7759   case Intrinsic::x86_avx_vtestc_pd_256:
7760   case Intrinsic::x86_avx_vtestnzc_pd_256: {
7761     bool IsTestPacked = false;
7762     unsigned X86CC = 0;
7763     switch (IntNo) {
7764     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
7765     case Intrinsic::x86_avx_vtestz_ps:
7766     case Intrinsic::x86_avx_vtestz_pd:
7767     case Intrinsic::x86_avx_vtestz_ps_256:
7768     case Intrinsic::x86_avx_vtestz_pd_256:
7769       IsTestPacked = true; // Fallthrough
7770     case Intrinsic::x86_sse41_ptestz:
7771     case Intrinsic::x86_avx_ptestz_256:
7772       // ZF = 1
7773       X86CC = X86::COND_E;
7774       break;
7775     case Intrinsic::x86_avx_vtestc_ps:
7776     case Intrinsic::x86_avx_vtestc_pd:
7777     case Intrinsic::x86_avx_vtestc_ps_256:
7778     case Intrinsic::x86_avx_vtestc_pd_256:
7779       IsTestPacked = true; // Fallthrough
7780     case Intrinsic::x86_sse41_ptestc:
7781     case Intrinsic::x86_avx_ptestc_256:
7782       // CF = 1
7783       X86CC = X86::COND_B;
7784       break;
7785     case Intrinsic::x86_avx_vtestnzc_ps:
7786     case Intrinsic::x86_avx_vtestnzc_pd:
7787     case Intrinsic::x86_avx_vtestnzc_ps_256:
7788     case Intrinsic::x86_avx_vtestnzc_pd_256:
7789       IsTestPacked = true; // Fallthrough
7790     case Intrinsic::x86_sse41_ptestnzc:
7791     case Intrinsic::x86_avx_ptestnzc_256:
7792       // ZF and CF = 0
7793       X86CC = X86::COND_A;
7794       break;
7795     }
7796
7797     SDValue LHS = Op.getOperand(1);
7798     SDValue RHS = Op.getOperand(2);
7799     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
7800     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
7801     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
7802     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
7803     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
7804   }
7805
7806   // Fix vector shift instructions where the last operand is a non-immediate
7807   // i32 value.
7808   case Intrinsic::x86_sse2_pslli_w:
7809   case Intrinsic::x86_sse2_pslli_d:
7810   case Intrinsic::x86_sse2_pslli_q:
7811   case Intrinsic::x86_sse2_psrli_w:
7812   case Intrinsic::x86_sse2_psrli_d:
7813   case Intrinsic::x86_sse2_psrli_q:
7814   case Intrinsic::x86_sse2_psrai_w:
7815   case Intrinsic::x86_sse2_psrai_d:
7816   case Intrinsic::x86_mmx_pslli_w:
7817   case Intrinsic::x86_mmx_pslli_d:
7818   case Intrinsic::x86_mmx_pslli_q:
7819   case Intrinsic::x86_mmx_psrli_w:
7820   case Intrinsic::x86_mmx_psrli_d:
7821   case Intrinsic::x86_mmx_psrli_q:
7822   case Intrinsic::x86_mmx_psrai_w:
7823   case Intrinsic::x86_mmx_psrai_d: {
7824     SDValue ShAmt = Op.getOperand(2);
7825     if (isa<ConstantSDNode>(ShAmt))
7826       return SDValue();
7827
7828     unsigned NewIntNo = 0;
7829     EVT ShAmtVT = MVT::v4i32;
7830     switch (IntNo) {
7831     case Intrinsic::x86_sse2_pslli_w:
7832       NewIntNo = Intrinsic::x86_sse2_psll_w;
7833       break;
7834     case Intrinsic::x86_sse2_pslli_d:
7835       NewIntNo = Intrinsic::x86_sse2_psll_d;
7836       break;
7837     case Intrinsic::x86_sse2_pslli_q:
7838       NewIntNo = Intrinsic::x86_sse2_psll_q;
7839       break;
7840     case Intrinsic::x86_sse2_psrli_w:
7841       NewIntNo = Intrinsic::x86_sse2_psrl_w;
7842       break;
7843     case Intrinsic::x86_sse2_psrli_d:
7844       NewIntNo = Intrinsic::x86_sse2_psrl_d;
7845       break;
7846     case Intrinsic::x86_sse2_psrli_q:
7847       NewIntNo = Intrinsic::x86_sse2_psrl_q;
7848       break;
7849     case Intrinsic::x86_sse2_psrai_w:
7850       NewIntNo = Intrinsic::x86_sse2_psra_w;
7851       break;
7852     case Intrinsic::x86_sse2_psrai_d:
7853       NewIntNo = Intrinsic::x86_sse2_psra_d;
7854       break;
7855     default: {
7856       ShAmtVT = MVT::v2i32;
7857       switch (IntNo) {
7858       case Intrinsic::x86_mmx_pslli_w:
7859         NewIntNo = Intrinsic::x86_mmx_psll_w;
7860         break;
7861       case Intrinsic::x86_mmx_pslli_d:
7862         NewIntNo = Intrinsic::x86_mmx_psll_d;
7863         break;
7864       case Intrinsic::x86_mmx_pslli_q:
7865         NewIntNo = Intrinsic::x86_mmx_psll_q;
7866         break;
7867       case Intrinsic::x86_mmx_psrli_w:
7868         NewIntNo = Intrinsic::x86_mmx_psrl_w;
7869         break;
7870       case Intrinsic::x86_mmx_psrli_d:
7871         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7872         break;
7873       case Intrinsic::x86_mmx_psrli_q:
7874         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7875         break;
7876       case Intrinsic::x86_mmx_psrai_w:
7877         NewIntNo = Intrinsic::x86_mmx_psra_w;
7878         break;
7879       case Intrinsic::x86_mmx_psrai_d:
7880         NewIntNo = Intrinsic::x86_mmx_psra_d;
7881         break;
7882       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7883       }
7884       break;
7885     }
7886     }
7887
7888     // The vector shift intrinsics with scalars uses 32b shift amounts but
7889     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7890     // to be zero.
7891     SDValue ShOps[4];
7892     ShOps[0] = ShAmt;
7893     ShOps[1] = DAG.getConstant(0, MVT::i32);
7894     if (ShAmtVT == MVT::v4i32) {
7895       ShOps[2] = DAG.getUNDEF(MVT::i32);
7896       ShOps[3] = DAG.getUNDEF(MVT::i32);
7897       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7898     } else {
7899       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7900     }
7901
7902     EVT VT = Op.getValueType();
7903     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7904     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7905                        DAG.getConstant(NewIntNo, MVT::i32),
7906                        Op.getOperand(1), ShAmt);
7907   }
7908   }
7909 }
7910
7911 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7912                                            SelectionDAG &DAG) const {
7913   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7914   MFI->setReturnAddressIsTaken(true);
7915
7916   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7917   DebugLoc dl = Op.getDebugLoc();
7918
7919   if (Depth > 0) {
7920     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7921     SDValue Offset =
7922       DAG.getConstant(TD->getPointerSize(),
7923                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7924     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7925                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7926                                    FrameAddr, Offset),
7927                        MachinePointerInfo(), false, false, 0);
7928   }
7929
7930   // Just load the return address.
7931   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7932   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7933                      RetAddrFI, MachinePointerInfo(), false, false, 0);
7934 }
7935
7936 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7937   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7938   MFI->setFrameAddressIsTaken(true);
7939
7940   EVT VT = Op.getValueType();
7941   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7942   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7943   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7944   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7945   while (Depth--)
7946     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
7947                             MachinePointerInfo(),
7948                             false, false, 0);
7949   return FrameAddr;
7950 }
7951
7952 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7953                                                      SelectionDAG &DAG) const {
7954   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7955 }
7956
7957 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7958   MachineFunction &MF = DAG.getMachineFunction();
7959   SDValue Chain     = Op.getOperand(0);
7960   SDValue Offset    = Op.getOperand(1);
7961   SDValue Handler   = Op.getOperand(2);
7962   DebugLoc dl       = Op.getDebugLoc();
7963
7964   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
7965                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7966                                      getPointerTy());
7967   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7968
7969   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
7970                                   DAG.getIntPtrConstant(TD->getPointerSize()));
7971   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7972   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
7973                        false, false, 0);
7974   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7975   MF.getRegInfo().addLiveOut(StoreAddrReg);
7976
7977   return DAG.getNode(X86ISD::EH_RETURN, dl,
7978                      MVT::Other,
7979                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7980 }
7981
7982 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7983                                              SelectionDAG &DAG) const {
7984   SDValue Root = Op.getOperand(0);
7985   SDValue Trmp = Op.getOperand(1); // trampoline
7986   SDValue FPtr = Op.getOperand(2); // nested function
7987   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7988   DebugLoc dl  = Op.getDebugLoc();
7989
7990   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7991
7992   if (Subtarget->is64Bit()) {
7993     SDValue OutChains[6];
7994
7995     // Large code-model.
7996     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7997     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7998
7999     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
8000     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
8001
8002     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
8003
8004     // Load the pointer to the nested function into R11.
8005     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
8006     SDValue Addr = Trmp;
8007     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8008                                 Addr, MachinePointerInfo(TrmpAddr),
8009                                 false, false, 0);
8010
8011     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8012                        DAG.getConstant(2, MVT::i64));
8013     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
8014                                 MachinePointerInfo(TrmpAddr, 2),
8015                                 false, false, 2);
8016
8017     // Load the 'nest' parameter value into R10.
8018     // R10 is specified in X86CallingConv.td
8019     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
8020     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8021                        DAG.getConstant(10, MVT::i64));
8022     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8023                                 Addr, MachinePointerInfo(TrmpAddr, 10),
8024                                 false, false, 0);
8025
8026     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8027                        DAG.getConstant(12, MVT::i64));
8028     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
8029                                 MachinePointerInfo(TrmpAddr, 12),
8030                                 false, false, 2);
8031
8032     // Jump to the nested function.
8033     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
8034     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8035                        DAG.getConstant(20, MVT::i64));
8036     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
8037                                 Addr, MachinePointerInfo(TrmpAddr, 20),
8038                                 false, false, 0);
8039
8040     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
8041     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
8042                        DAG.getConstant(22, MVT::i64));
8043     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
8044                                 MachinePointerInfo(TrmpAddr, 22),
8045                                 false, false, 0);
8046
8047     SDValue Ops[] =
8048       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
8049     return DAG.getMergeValues(Ops, 2, dl);
8050   } else {
8051     const Function *Func =
8052       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
8053     CallingConv::ID CC = Func->getCallingConv();
8054     unsigned NestReg;
8055
8056     switch (CC) {
8057     default:
8058       llvm_unreachable("Unsupported calling convention");
8059     case CallingConv::C:
8060     case CallingConv::X86_StdCall: {
8061       // Pass 'nest' parameter in ECX.
8062       // Must be kept in sync with X86CallingConv.td
8063       NestReg = X86::ECX;
8064
8065       // Check that ECX wasn't needed by an 'inreg' parameter.
8066       const FunctionType *FTy = Func->getFunctionType();
8067       const AttrListPtr &Attrs = Func->getAttributes();
8068
8069       if (!Attrs.isEmpty() && !Func->isVarArg()) {
8070         unsigned InRegCount = 0;
8071         unsigned Idx = 1;
8072
8073         for (FunctionType::param_iterator I = FTy->param_begin(),
8074              E = FTy->param_end(); I != E; ++I, ++Idx)
8075           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
8076             // FIXME: should only count parameters that are lowered to integers.
8077             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
8078
8079         if (InRegCount > 2) {
8080           report_fatal_error("Nest register in use - reduce number of inreg"
8081                              " parameters!");
8082         }
8083       }
8084       break;
8085     }
8086     case CallingConv::X86_FastCall:
8087     case CallingConv::X86_ThisCall:
8088     case CallingConv::Fast:
8089       // Pass 'nest' parameter in EAX.
8090       // Must be kept in sync with X86CallingConv.td
8091       NestReg = X86::EAX;
8092       break;
8093     }
8094
8095     SDValue OutChains[4];
8096     SDValue Addr, Disp;
8097
8098     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8099                        DAG.getConstant(10, MVT::i32));
8100     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
8101
8102     // This is storing the opcode for MOV32ri.
8103     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
8104     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
8105     OutChains[0] = DAG.getStore(Root, dl,
8106                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
8107                                 Trmp, MachinePointerInfo(TrmpAddr),
8108                                 false, false, 0);
8109
8110     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8111                        DAG.getConstant(1, MVT::i32));
8112     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
8113                                 MachinePointerInfo(TrmpAddr, 1),
8114                                 false, false, 1);
8115
8116     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
8117     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8118                        DAG.getConstant(5, MVT::i32));
8119     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
8120                                 MachinePointerInfo(TrmpAddr, 5),
8121                                 false, false, 1);
8122
8123     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
8124                        DAG.getConstant(6, MVT::i32));
8125     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
8126                                 MachinePointerInfo(TrmpAddr, 6),
8127                                 false, false, 1);
8128
8129     SDValue Ops[] =
8130       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
8131     return DAG.getMergeValues(Ops, 2, dl);
8132   }
8133 }
8134
8135 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
8136                                             SelectionDAG &DAG) const {
8137   /*
8138    The rounding mode is in bits 11:10 of FPSR, and has the following
8139    settings:
8140      00 Round to nearest
8141      01 Round to -inf
8142      10 Round to +inf
8143      11 Round to 0
8144
8145   FLT_ROUNDS, on the other hand, expects the following:
8146     -1 Undefined
8147      0 Round to 0
8148      1 Round to nearest
8149      2 Round to +inf
8150      3 Round to -inf
8151
8152   To perform the conversion, we do:
8153     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
8154   */
8155
8156   MachineFunction &MF = DAG.getMachineFunction();
8157   const TargetMachine &TM = MF.getTarget();
8158   const TargetFrameInfo &TFI = *TM.getFrameInfo();
8159   unsigned StackAlignment = TFI.getStackAlignment();
8160   EVT VT = Op.getValueType();
8161   DebugLoc dl = Op.getDebugLoc();
8162
8163   // Save FP Control Word to stack slot
8164   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
8165   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
8166
8167   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
8168                               DAG.getEntryNode(), StackSlot);
8169
8170   // Load FP Control Word from stack slot
8171   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot,
8172                             MachinePointerInfo(), false, false, 0);
8173
8174   // Transform as necessary
8175   SDValue CWD1 =
8176     DAG.getNode(ISD::SRL, dl, MVT::i16,
8177                 DAG.getNode(ISD::AND, dl, MVT::i16,
8178                             CWD, DAG.getConstant(0x800, MVT::i16)),
8179                 DAG.getConstant(11, MVT::i8));
8180   SDValue CWD2 =
8181     DAG.getNode(ISD::SRL, dl, MVT::i16,
8182                 DAG.getNode(ISD::AND, dl, MVT::i16,
8183                             CWD, DAG.getConstant(0x400, MVT::i16)),
8184                 DAG.getConstant(9, MVT::i8));
8185
8186   SDValue RetVal =
8187     DAG.getNode(ISD::AND, dl, MVT::i16,
8188                 DAG.getNode(ISD::ADD, dl, MVT::i16,
8189                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
8190                             DAG.getConstant(1, MVT::i16)),
8191                 DAG.getConstant(3, MVT::i16));
8192
8193
8194   return DAG.getNode((VT.getSizeInBits() < 16 ?
8195                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
8196 }
8197
8198 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
8199   EVT VT = Op.getValueType();
8200   EVT OpVT = VT;
8201   unsigned NumBits = VT.getSizeInBits();
8202   DebugLoc dl = Op.getDebugLoc();
8203
8204   Op = Op.getOperand(0);
8205   if (VT == MVT::i8) {
8206     // Zero extend to i32 since there is not an i8 bsr.
8207     OpVT = MVT::i32;
8208     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8209   }
8210
8211   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
8212   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8213   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
8214
8215   // If src is zero (i.e. bsr sets ZF), returns NumBits.
8216   SDValue Ops[] = {
8217     Op,
8218     DAG.getConstant(NumBits+NumBits-1, OpVT),
8219     DAG.getConstant(X86::COND_E, MVT::i8),
8220     Op.getValue(1)
8221   };
8222   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8223
8224   // Finally xor with NumBits-1.
8225   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
8226
8227   if (VT == MVT::i8)
8228     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8229   return Op;
8230 }
8231
8232 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
8233   EVT VT = Op.getValueType();
8234   EVT OpVT = VT;
8235   unsigned NumBits = VT.getSizeInBits();
8236   DebugLoc dl = Op.getDebugLoc();
8237
8238   Op = Op.getOperand(0);
8239   if (VT == MVT::i8) {
8240     OpVT = MVT::i32;
8241     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
8242   }
8243
8244   // Issue a bsf (scan bits forward) which also sets EFLAGS.
8245   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
8246   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
8247
8248   // If src is zero (i.e. bsf sets ZF), returns NumBits.
8249   SDValue Ops[] = {
8250     Op,
8251     DAG.getConstant(NumBits, OpVT),
8252     DAG.getConstant(X86::COND_E, MVT::i8),
8253     Op.getValue(1)
8254   };
8255   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
8256
8257   if (VT == MVT::i8)
8258     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
8259   return Op;
8260 }
8261
8262 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
8263   EVT VT = Op.getValueType();
8264   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
8265   DebugLoc dl = Op.getDebugLoc();
8266
8267   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
8268   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
8269   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
8270   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
8271   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
8272   //
8273   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
8274   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
8275   //  return AloBlo + AloBhi + AhiBlo;
8276
8277   SDValue A = Op.getOperand(0);
8278   SDValue B = Op.getOperand(1);
8279
8280   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8281                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8282                        A, DAG.getConstant(32, MVT::i32));
8283   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8284                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
8285                        B, DAG.getConstant(32, MVT::i32));
8286   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8287                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8288                        A, B);
8289   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8290                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8291                        A, Bhi);
8292   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8293                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
8294                        Ahi, B);
8295   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8296                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8297                        AloBhi, DAG.getConstant(32, MVT::i32));
8298   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8299                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
8300                        AhiBlo, DAG.getConstant(32, MVT::i32));
8301   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
8302   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
8303   return Res;
8304 }
8305
8306 SDValue X86TargetLowering::LowerSHL(SDValue Op, SelectionDAG &DAG) const {
8307   EVT VT = Op.getValueType();
8308   DebugLoc dl = Op.getDebugLoc();
8309   SDValue R = Op.getOperand(0);
8310
8311   LLVMContext *Context = DAG.getContext();
8312
8313   assert(Subtarget->hasSSE41() && "Cannot lower SHL without SSE4.1 or later");
8314
8315   if (VT == MVT::v4i32) {
8316     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8317                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
8318                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
8319
8320     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
8321
8322     std::vector<Constant*> CV(4, CI);
8323     Constant *C = ConstantVector::get(CV);
8324     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8325     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8326                                  MachinePointerInfo::getConstantPool(),
8327                                  false, false, 16);
8328
8329     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
8330     Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, Op);
8331     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
8332     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
8333   }
8334   if (VT == MVT::v16i8) {
8335     // a = a << 5;
8336     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8337                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
8338                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
8339
8340     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
8341     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
8342
8343     std::vector<Constant*> CVM1(16, CM1);
8344     std::vector<Constant*> CVM2(16, CM2);
8345     Constant *C = ConstantVector::get(CVM1);
8346     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8347     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8348                             MachinePointerInfo::getConstantPool(),
8349                             false, false, 16);
8350
8351     // r = pblendv(r, psllw(r & (char16)15, 4), a);
8352     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8353     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8354                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8355                     DAG.getConstant(4, MVT::i32));
8356     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8357                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8358                     R, M, Op);
8359     // a += a
8360     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8361
8362     C = ConstantVector::get(CVM2);
8363     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8364     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8365                     MachinePointerInfo::getConstantPool(),
8366                     false, false, 16);
8367
8368     // r = pblendv(r, psllw(r & (char16)63, 2), a);
8369     M = DAG.getNode(ISD::AND, dl, VT, R, M);
8370     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8371                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
8372                     DAG.getConstant(2, MVT::i32));
8373     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8374                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8375                     R, M, Op);
8376     // a += a
8377     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
8378
8379     // return pblendv(r, r+r, a);
8380     R = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
8381                     DAG.getConstant(Intrinsic::x86_sse41_pblendvb, MVT::i32),
8382                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
8383     return R;
8384   }
8385   return SDValue();
8386 }
8387
8388 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
8389   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
8390   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
8391   // looks for this combo and may remove the "setcc" instruction if the "setcc"
8392   // has only one use.
8393   SDNode *N = Op.getNode();
8394   SDValue LHS = N->getOperand(0);
8395   SDValue RHS = N->getOperand(1);
8396   unsigned BaseOp = 0;
8397   unsigned Cond = 0;
8398   DebugLoc dl = Op.getDebugLoc();
8399
8400   switch (Op.getOpcode()) {
8401   default: llvm_unreachable("Unknown ovf instruction!");
8402   case ISD::SADDO:
8403     // A subtract of one will be selected as a INC. Note that INC doesn't
8404     // set CF, so we can't do this for UADDO.
8405     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8406       if (C->getAPIntValue() == 1) {
8407         BaseOp = X86ISD::INC;
8408         Cond = X86::COND_O;
8409         break;
8410       }
8411     BaseOp = X86ISD::ADD;
8412     Cond = X86::COND_O;
8413     break;
8414   case ISD::UADDO:
8415     BaseOp = X86ISD::ADD;
8416     Cond = X86::COND_B;
8417     break;
8418   case ISD::SSUBO:
8419     // A subtract of one will be selected as a DEC. Note that DEC doesn't
8420     // set CF, so we can't do this for USUBO.
8421     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
8422       if (C->getAPIntValue() == 1) {
8423         BaseOp = X86ISD::DEC;
8424         Cond = X86::COND_O;
8425         break;
8426       }
8427     BaseOp = X86ISD::SUB;
8428     Cond = X86::COND_O;
8429     break;
8430   case ISD::USUBO:
8431     BaseOp = X86ISD::SUB;
8432     Cond = X86::COND_B;
8433     break;
8434   case ISD::SMULO:
8435     BaseOp = X86ISD::SMUL;
8436     Cond = X86::COND_O;
8437     break;
8438   case ISD::UMULO:
8439     BaseOp = X86ISD::UMUL;
8440     Cond = X86::COND_B;
8441     break;
8442   }
8443
8444   // Also sets EFLAGS.
8445   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
8446   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
8447
8448   SDValue SetCC =
8449     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
8450                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
8451
8452   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
8453   return Sum;
8454 }
8455
8456 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
8457   DebugLoc dl = Op.getDebugLoc();
8458
8459   if (!Subtarget->hasSSE2()) {
8460     SDValue Chain = Op.getOperand(0);
8461     SDValue Zero = DAG.getConstant(0,
8462                                    Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
8463     SDValue Ops[] = {
8464       DAG.getRegister(X86::ESP, MVT::i32), // Base
8465       DAG.getTargetConstant(1, MVT::i8),   // Scale
8466       DAG.getRegister(0, MVT::i32),        // Index
8467       DAG.getTargetConstant(0, MVT::i32),  // Disp
8468       DAG.getRegister(0, MVT::i32),        // Segment.
8469       Zero,
8470       Chain
8471     };
8472     SDNode *Res =
8473       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
8474                           array_lengthof(Ops));
8475     return SDValue(Res, 0);
8476   }
8477
8478   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
8479   if (!isDev)
8480     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
8481
8482   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
8483   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
8484   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
8485   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
8486
8487   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
8488   if (!Op1 && !Op2 && !Op3 && Op4)
8489     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
8490
8491   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
8492   if (Op1 && !Op2 && !Op3 && !Op4)
8493     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
8494
8495   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
8496   //           (MFENCE)>;
8497   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
8498 }
8499
8500 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
8501   EVT T = Op.getValueType();
8502   DebugLoc DL = Op.getDebugLoc();
8503   unsigned Reg = 0;
8504   unsigned size = 0;
8505   switch(T.getSimpleVT().SimpleTy) {
8506   default:
8507     assert(false && "Invalid value type!");
8508   case MVT::i8:  Reg = X86::AL;  size = 1; break;
8509   case MVT::i16: Reg = X86::AX;  size = 2; break;
8510   case MVT::i32: Reg = X86::EAX; size = 4; break;
8511   case MVT::i64:
8512     assert(Subtarget->is64Bit() && "Node not type legal!");
8513     Reg = X86::RAX; size = 8;
8514     break;
8515   }
8516   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
8517                                     Op.getOperand(2), SDValue());
8518   SDValue Ops[] = { cpIn.getValue(0),
8519                     Op.getOperand(1),
8520                     Op.getOperand(3),
8521                     DAG.getTargetConstant(size, MVT::i8),
8522                     cpIn.getValue(1) };
8523   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8524   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
8525   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
8526                                            Ops, 5, T, MMO);
8527   SDValue cpOut =
8528     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
8529   return cpOut;
8530 }
8531
8532 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
8533                                                  SelectionDAG &DAG) const {
8534   assert(Subtarget->is64Bit() && "Result not type legalized?");
8535   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8536   SDValue TheChain = Op.getOperand(0);
8537   DebugLoc dl = Op.getDebugLoc();
8538   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8539   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
8540   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
8541                                    rax.getValue(2));
8542   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
8543                             DAG.getConstant(32, MVT::i8));
8544   SDValue Ops[] = {
8545     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
8546     rdx.getValue(1)
8547   };
8548   return DAG.getMergeValues(Ops, 2, dl);
8549 }
8550
8551 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
8552                                             SelectionDAG &DAG) const {
8553   EVT SrcVT = Op.getOperand(0).getValueType();
8554   EVT DstVT = Op.getValueType();
8555   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
8556           Subtarget->hasMMX() && !DisableMMX) &&
8557          "Unexpected custom BIT_CONVERT");
8558   assert((DstVT == MVT::i64 ||
8559           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
8560          "Unexpected custom BIT_CONVERT");
8561   // i64 <=> MMX conversions are Legal.
8562   if (SrcVT==MVT::i64 && DstVT.isVector())
8563     return Op;
8564   if (DstVT==MVT::i64 && SrcVT.isVector())
8565     return Op;
8566   // MMX <=> MMX conversions are Legal.
8567   if (SrcVT.isVector() && DstVT.isVector())
8568     return Op;
8569   // All other conversions need to be expanded.
8570   return SDValue();
8571 }
8572 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
8573   SDNode *Node = Op.getNode();
8574   DebugLoc dl = Node->getDebugLoc();
8575   EVT T = Node->getValueType(0);
8576   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
8577                               DAG.getConstant(0, T), Node->getOperand(2));
8578   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
8579                        cast<AtomicSDNode>(Node)->getMemoryVT(),
8580                        Node->getOperand(0),
8581                        Node->getOperand(1), negOp,
8582                        cast<AtomicSDNode>(Node)->getSrcValue(),
8583                        cast<AtomicSDNode>(Node)->getAlignment());
8584 }
8585
8586 /// LowerOperation - Provide custom lowering hooks for some operations.
8587 ///
8588 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
8589   switch (Op.getOpcode()) {
8590   default: llvm_unreachable("Should not custom lower this!");
8591   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
8592   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
8593   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
8594   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
8595   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
8596   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
8597   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
8598   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
8599   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
8600   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
8601   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
8602   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
8603   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
8604   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
8605   case ISD::SHL_PARTS:
8606   case ISD::SRA_PARTS:
8607   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
8608   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
8609   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
8610   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
8611   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
8612   case ISD::FABS:               return LowerFABS(Op, DAG);
8613   case ISD::FNEG:               return LowerFNEG(Op, DAG);
8614   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
8615   case ISD::SETCC:              return LowerSETCC(Op, DAG);
8616   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
8617   case ISD::SELECT:             return LowerSELECT(Op, DAG);
8618   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
8619   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
8620   case ISD::VASTART:            return LowerVASTART(Op, DAG);
8621   case ISD::VAARG:              return LowerVAARG(Op, DAG);
8622   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
8623   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
8624   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
8625   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
8626   case ISD::FRAME_TO_ARGS_OFFSET:
8627                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
8628   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
8629   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
8630   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
8631   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
8632   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
8633   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
8634   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
8635   case ISD::SHL:                return LowerSHL(Op, DAG);
8636   case ISD::SADDO:
8637   case ISD::UADDO:
8638   case ISD::SSUBO:
8639   case ISD::USUBO:
8640   case ISD::SMULO:
8641   case ISD::UMULO:              return LowerXALUO(Op, DAG);
8642   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
8643   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
8644   }
8645 }
8646
8647 void X86TargetLowering::
8648 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
8649                         SelectionDAG &DAG, unsigned NewOp) const {
8650   EVT T = Node->getValueType(0);
8651   DebugLoc dl = Node->getDebugLoc();
8652   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
8653
8654   SDValue Chain = Node->getOperand(0);
8655   SDValue In1 = Node->getOperand(1);
8656   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8657                              Node->getOperand(2), DAG.getIntPtrConstant(0));
8658   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
8659                              Node->getOperand(2), DAG.getIntPtrConstant(1));
8660   SDValue Ops[] = { Chain, In1, In2L, In2H };
8661   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
8662   SDValue Result =
8663     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
8664                             cast<MemSDNode>(Node)->getMemOperand());
8665   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
8666   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8667   Results.push_back(Result.getValue(2));
8668 }
8669
8670 /// ReplaceNodeResults - Replace a node with an illegal result type
8671 /// with a new node built out of custom code.
8672 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
8673                                            SmallVectorImpl<SDValue>&Results,
8674                                            SelectionDAG &DAG) const {
8675   DebugLoc dl = N->getDebugLoc();
8676   switch (N->getOpcode()) {
8677   default:
8678     assert(false && "Do not know how to custom type legalize this operation!");
8679     return;
8680   case ISD::FP_TO_SINT: {
8681     std::pair<SDValue,SDValue> Vals =
8682         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
8683     SDValue FIST = Vals.first, StackSlot = Vals.second;
8684     if (FIST.getNode() != 0) {
8685       EVT VT = N->getValueType(0);
8686       // Return a load from the stack slot.
8687       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
8688                                     MachinePointerInfo(), false, false, 0));
8689     }
8690     return;
8691   }
8692   case ISD::READCYCLECOUNTER: {
8693     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8694     SDValue TheChain = N->getOperand(0);
8695     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
8696     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
8697                                      rd.getValue(1));
8698     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
8699                                      eax.getValue(2));
8700     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
8701     SDValue Ops[] = { eax, edx };
8702     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
8703     Results.push_back(edx.getValue(1));
8704     return;
8705   }
8706   case ISD::ATOMIC_CMP_SWAP: {
8707     EVT T = N->getValueType(0);
8708     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
8709     SDValue cpInL, cpInH;
8710     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8711                         DAG.getConstant(0, MVT::i32));
8712     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
8713                         DAG.getConstant(1, MVT::i32));
8714     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
8715     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
8716                              cpInL.getValue(1));
8717     SDValue swapInL, swapInH;
8718     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8719                           DAG.getConstant(0, MVT::i32));
8720     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
8721                           DAG.getConstant(1, MVT::i32));
8722     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
8723                                cpInH.getValue(1));
8724     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
8725                                swapInL.getValue(1));
8726     SDValue Ops[] = { swapInH.getValue(0),
8727                       N->getOperand(1),
8728                       swapInH.getValue(1) };
8729     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
8730     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
8731     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
8732                                         MVT::i32, Result.getValue(1));
8733     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
8734                                         MVT::i32, cpOutL.getValue(2));
8735     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
8736     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
8737     Results.push_back(cpOutH.getValue(1));
8738     return;
8739   }
8740   case ISD::ATOMIC_LOAD_ADD:
8741     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
8742     return;
8743   case ISD::ATOMIC_LOAD_AND:
8744     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
8745     return;
8746   case ISD::ATOMIC_LOAD_NAND:
8747     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
8748     return;
8749   case ISD::ATOMIC_LOAD_OR:
8750     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
8751     return;
8752   case ISD::ATOMIC_LOAD_SUB:
8753     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
8754     return;
8755   case ISD::ATOMIC_LOAD_XOR:
8756     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
8757     return;
8758   case ISD::ATOMIC_SWAP:
8759     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
8760     return;
8761   }
8762 }
8763
8764 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
8765   switch (Opcode) {
8766   default: return NULL;
8767   case X86ISD::BSF:                return "X86ISD::BSF";
8768   case X86ISD::BSR:                return "X86ISD::BSR";
8769   case X86ISD::SHLD:               return "X86ISD::SHLD";
8770   case X86ISD::SHRD:               return "X86ISD::SHRD";
8771   case X86ISD::FAND:               return "X86ISD::FAND";
8772   case X86ISD::FOR:                return "X86ISD::FOR";
8773   case X86ISD::FXOR:               return "X86ISD::FXOR";
8774   case X86ISD::FSRL:               return "X86ISD::FSRL";
8775   case X86ISD::FILD:               return "X86ISD::FILD";
8776   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
8777   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
8778   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
8779   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
8780   case X86ISD::FLD:                return "X86ISD::FLD";
8781   case X86ISD::FST:                return "X86ISD::FST";
8782   case X86ISD::CALL:               return "X86ISD::CALL";
8783   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
8784   case X86ISD::BT:                 return "X86ISD::BT";
8785   case X86ISD::CMP:                return "X86ISD::CMP";
8786   case X86ISD::COMI:               return "X86ISD::COMI";
8787   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
8788   case X86ISD::SETCC:              return "X86ISD::SETCC";
8789   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
8790   case X86ISD::CMOV:               return "X86ISD::CMOV";
8791   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
8792   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
8793   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
8794   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
8795   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
8796   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
8797   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
8798   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
8799   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
8800   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
8801   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
8802   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
8803   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
8804   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
8805   case X86ISD::FMAX:               return "X86ISD::FMAX";
8806   case X86ISD::FMIN:               return "X86ISD::FMIN";
8807   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
8808   case X86ISD::FRCP:               return "X86ISD::FRCP";
8809   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
8810   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
8811   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
8812   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
8813   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
8814   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
8815   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
8816   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
8817   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
8818   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
8819   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
8820   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
8821   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
8822   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
8823   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
8824   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
8825   case X86ISD::VSHL:               return "X86ISD::VSHL";
8826   case X86ISD::VSRL:               return "X86ISD::VSRL";
8827   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
8828   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
8829   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
8830   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
8831   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
8832   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
8833   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
8834   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
8835   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
8836   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
8837   case X86ISD::ADD:                return "X86ISD::ADD";
8838   case X86ISD::SUB:                return "X86ISD::SUB";
8839   case X86ISD::SMUL:               return "X86ISD::SMUL";
8840   case X86ISD::UMUL:               return "X86ISD::UMUL";
8841   case X86ISD::INC:                return "X86ISD::INC";
8842   case X86ISD::DEC:                return "X86ISD::DEC";
8843   case X86ISD::OR:                 return "X86ISD::OR";
8844   case X86ISD::XOR:                return "X86ISD::XOR";
8845   case X86ISD::AND:                return "X86ISD::AND";
8846   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
8847   case X86ISD::PTEST:              return "X86ISD::PTEST";
8848   case X86ISD::TESTP:              return "X86ISD::TESTP";
8849   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
8850   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
8851   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
8852   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
8853   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
8854   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
8855   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
8856   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
8857   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
8858   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
8859   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
8860   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
8861   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
8862   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
8863   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
8864   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
8865   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
8866   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
8867   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
8868   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
8869   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
8870   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
8871   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
8872   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
8873   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
8874   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
8875   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
8876   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
8877   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
8878   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
8879   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
8880   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
8881   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
8882   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
8883   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
8884   }
8885 }
8886
8887 // isLegalAddressingMode - Return true if the addressing mode represented
8888 // by AM is legal for this target, for a load/store of the specified type.
8889 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
8890                                               const Type *Ty) const {
8891   // X86 supports extremely general addressing modes.
8892   CodeModel::Model M = getTargetMachine().getCodeModel();
8893   Reloc::Model R = getTargetMachine().getRelocationModel();
8894
8895   // X86 allows a sign-extended 32-bit immediate field as a displacement.
8896   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
8897     return false;
8898
8899   if (AM.BaseGV) {
8900     unsigned GVFlags =
8901       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
8902
8903     // If a reference to this global requires an extra load, we can't fold it.
8904     if (isGlobalStubReference(GVFlags))
8905       return false;
8906
8907     // If BaseGV requires a register for the PIC base, we cannot also have a
8908     // BaseReg specified.
8909     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
8910       return false;
8911
8912     // If lower 4G is not available, then we must use rip-relative addressing.
8913     if ((M != CodeModel::Small || R != Reloc::Static) &&
8914         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
8915       return false;
8916   }
8917
8918   switch (AM.Scale) {
8919   case 0:
8920   case 1:
8921   case 2:
8922   case 4:
8923   case 8:
8924     // These scales always work.
8925     break;
8926   case 3:
8927   case 5:
8928   case 9:
8929     // These scales are formed with basereg+scalereg.  Only accept if there is
8930     // no basereg yet.
8931     if (AM.HasBaseReg)
8932       return false;
8933     break;
8934   default:  // Other stuff never works.
8935     return false;
8936   }
8937
8938   return true;
8939 }
8940
8941
8942 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
8943   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
8944     return false;
8945   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
8946   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
8947   if (NumBits1 <= NumBits2)
8948     return false;
8949   return true;
8950 }
8951
8952 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
8953   if (!VT1.isInteger() || !VT2.isInteger())
8954     return false;
8955   unsigned NumBits1 = VT1.getSizeInBits();
8956   unsigned NumBits2 = VT2.getSizeInBits();
8957   if (NumBits1 <= NumBits2)
8958     return false;
8959   return true;
8960 }
8961
8962 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
8963   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8964   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
8965 }
8966
8967 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
8968   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
8969   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
8970 }
8971
8972 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
8973   // i16 instructions are longer (0x66 prefix) and potentially slower.
8974   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
8975 }
8976
8977 /// isShuffleMaskLegal - Targets can use this to indicate that they only
8978 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
8979 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
8980 /// are assumed to be legal.
8981 bool
8982 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
8983                                       EVT VT) const {
8984   // Very little shuffling can be done for 64-bit vectors right now.
8985   if (VT.getSizeInBits() == 64)
8986     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
8987
8988   // FIXME: pshufb, blends, shifts.
8989   return (VT.getVectorNumElements() == 2 ||
8990           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
8991           isMOVLMask(M, VT) ||
8992           isSHUFPMask(M, VT) ||
8993           isPSHUFDMask(M, VT) ||
8994           isPSHUFHWMask(M, VT) ||
8995           isPSHUFLWMask(M, VT) ||
8996           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
8997           isUNPCKLMask(M, VT) ||
8998           isUNPCKHMask(M, VT) ||
8999           isUNPCKL_v_undef_Mask(M, VT) ||
9000           isUNPCKH_v_undef_Mask(M, VT));
9001 }
9002
9003 bool
9004 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
9005                                           EVT VT) const {
9006   unsigned NumElts = VT.getVectorNumElements();
9007   // FIXME: This collection of masks seems suspect.
9008   if (NumElts == 2)
9009     return true;
9010   if (NumElts == 4 && VT.getSizeInBits() == 128) {
9011     return (isMOVLMask(Mask, VT)  ||
9012             isCommutedMOVLMask(Mask, VT, true) ||
9013             isSHUFPMask(Mask, VT) ||
9014             isCommutedSHUFPMask(Mask, VT));
9015   }
9016   return false;
9017 }
9018
9019 //===----------------------------------------------------------------------===//
9020 //                           X86 Scheduler Hooks
9021 //===----------------------------------------------------------------------===//
9022
9023 // private utility function
9024 MachineBasicBlock *
9025 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
9026                                                        MachineBasicBlock *MBB,
9027                                                        unsigned regOpc,
9028                                                        unsigned immOpc,
9029                                                        unsigned LoadOpc,
9030                                                        unsigned CXchgOpc,
9031                                                        unsigned notOpc,
9032                                                        unsigned EAXreg,
9033                                                        TargetRegisterClass *RC,
9034                                                        bool invSrc) const {
9035   // For the atomic bitwise operator, we generate
9036   //   thisMBB:
9037   //   newMBB:
9038   //     ld  t1 = [bitinstr.addr]
9039   //     op  t2 = t1, [bitinstr.val]
9040   //     mov EAX = t1
9041   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9042   //     bz  newMBB
9043   //     fallthrough -->nextMBB
9044   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9045   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9046   MachineFunction::iterator MBBIter = MBB;
9047   ++MBBIter;
9048
9049   /// First build the CFG
9050   MachineFunction *F = MBB->getParent();
9051   MachineBasicBlock *thisMBB = MBB;
9052   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9053   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9054   F->insert(MBBIter, newMBB);
9055   F->insert(MBBIter, nextMBB);
9056
9057   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9058   nextMBB->splice(nextMBB->begin(), thisMBB,
9059                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9060                   thisMBB->end());
9061   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9062
9063   // Update thisMBB to fall through to newMBB
9064   thisMBB->addSuccessor(newMBB);
9065
9066   // newMBB jumps to itself and fall through to nextMBB
9067   newMBB->addSuccessor(nextMBB);
9068   newMBB->addSuccessor(newMBB);
9069
9070   // Insert instructions into newMBB based on incoming instruction
9071   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9072          "unexpected number of operands");
9073   DebugLoc dl = bInstr->getDebugLoc();
9074   MachineOperand& destOper = bInstr->getOperand(0);
9075   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9076   int numArgs = bInstr->getNumOperands() - 1;
9077   for (int i=0; i < numArgs; ++i)
9078     argOpers[i] = &bInstr->getOperand(i+1);
9079
9080   // x86 address has 4 operands: base, index, scale, and displacement
9081   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9082   int valArgIndx = lastAddrIndx + 1;
9083
9084   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9085   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
9086   for (int i=0; i <= lastAddrIndx; ++i)
9087     (*MIB).addOperand(*argOpers[i]);
9088
9089   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
9090   if (invSrc) {
9091     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
9092   }
9093   else
9094     tt = t1;
9095
9096   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9097   assert((argOpers[valArgIndx]->isReg() ||
9098           argOpers[valArgIndx]->isImm()) &&
9099          "invalid operand");
9100   if (argOpers[valArgIndx]->isReg())
9101     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
9102   else
9103     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
9104   MIB.addReg(tt);
9105   (*MIB).addOperand(*argOpers[valArgIndx]);
9106
9107   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
9108   MIB.addReg(t1);
9109
9110   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
9111   for (int i=0; i <= lastAddrIndx; ++i)
9112     (*MIB).addOperand(*argOpers[i]);
9113   MIB.addReg(t2);
9114   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9115   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9116                     bInstr->memoperands_end());
9117
9118   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9119   MIB.addReg(EAXreg);
9120
9121   // insert branch
9122   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9123
9124   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9125   return nextMBB;
9126 }
9127
9128 // private utility function:  64 bit atomics on 32 bit host.
9129 MachineBasicBlock *
9130 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
9131                                                        MachineBasicBlock *MBB,
9132                                                        unsigned regOpcL,
9133                                                        unsigned regOpcH,
9134                                                        unsigned immOpcL,
9135                                                        unsigned immOpcH,
9136                                                        bool invSrc) const {
9137   // For the atomic bitwise operator, we generate
9138   //   thisMBB (instructions are in pairs, except cmpxchg8b)
9139   //     ld t1,t2 = [bitinstr.addr]
9140   //   newMBB:
9141   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
9142   //     op  t5, t6 <- out1, out2, [bitinstr.val]
9143   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
9144   //     mov ECX, EBX <- t5, t6
9145   //     mov EAX, EDX <- t1, t2
9146   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
9147   //     mov t3, t4 <- EAX, EDX
9148   //     bz  newMBB
9149   //     result in out1, out2
9150   //     fallthrough -->nextMBB
9151
9152   const TargetRegisterClass *RC = X86::GR32RegisterClass;
9153   const unsigned LoadOpc = X86::MOV32rm;
9154   const unsigned NotOpc = X86::NOT32r;
9155   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9156   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9157   MachineFunction::iterator MBBIter = MBB;
9158   ++MBBIter;
9159
9160   /// First build the CFG
9161   MachineFunction *F = MBB->getParent();
9162   MachineBasicBlock *thisMBB = MBB;
9163   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9164   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9165   F->insert(MBBIter, newMBB);
9166   F->insert(MBBIter, nextMBB);
9167
9168   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9169   nextMBB->splice(nextMBB->begin(), thisMBB,
9170                   llvm::next(MachineBasicBlock::iterator(bInstr)),
9171                   thisMBB->end());
9172   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9173
9174   // Update thisMBB to fall through to newMBB
9175   thisMBB->addSuccessor(newMBB);
9176
9177   // newMBB jumps to itself and fall through to nextMBB
9178   newMBB->addSuccessor(nextMBB);
9179   newMBB->addSuccessor(newMBB);
9180
9181   DebugLoc dl = bInstr->getDebugLoc();
9182   // Insert instructions into newMBB based on incoming instruction
9183   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
9184   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
9185          "unexpected number of operands");
9186   MachineOperand& dest1Oper = bInstr->getOperand(0);
9187   MachineOperand& dest2Oper = bInstr->getOperand(1);
9188   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9189   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
9190     argOpers[i] = &bInstr->getOperand(i+2);
9191
9192     // We use some of the operands multiple times, so conservatively just
9193     // clear any kill flags that might be present.
9194     if (argOpers[i]->isReg() && argOpers[i]->isUse())
9195       argOpers[i]->setIsKill(false);
9196   }
9197
9198   // x86 address has 5 operands: base, index, scale, displacement, and segment.
9199   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9200
9201   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
9202   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
9203   for (int i=0; i <= lastAddrIndx; ++i)
9204     (*MIB).addOperand(*argOpers[i]);
9205   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
9206   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
9207   // add 4 to displacement.
9208   for (int i=0; i <= lastAddrIndx-2; ++i)
9209     (*MIB).addOperand(*argOpers[i]);
9210   MachineOperand newOp3 = *(argOpers[3]);
9211   if (newOp3.isImm())
9212     newOp3.setImm(newOp3.getImm()+4);
9213   else
9214     newOp3.setOffset(newOp3.getOffset()+4);
9215   (*MIB).addOperand(newOp3);
9216   (*MIB).addOperand(*argOpers[lastAddrIndx]);
9217
9218   // t3/4 are defined later, at the bottom of the loop
9219   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
9220   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
9221   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
9222     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
9223   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
9224     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
9225
9226   // The subsequent operations should be using the destination registers of
9227   //the PHI instructions.
9228   if (invSrc) {
9229     t1 = F->getRegInfo().createVirtualRegister(RC);
9230     t2 = F->getRegInfo().createVirtualRegister(RC);
9231     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
9232     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
9233   } else {
9234     t1 = dest1Oper.getReg();
9235     t2 = dest2Oper.getReg();
9236   }
9237
9238   int valArgIndx = lastAddrIndx + 1;
9239   assert((argOpers[valArgIndx]->isReg() ||
9240           argOpers[valArgIndx]->isImm()) &&
9241          "invalid operand");
9242   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
9243   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
9244   if (argOpers[valArgIndx]->isReg())
9245     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
9246   else
9247     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
9248   if (regOpcL != X86::MOV32rr)
9249     MIB.addReg(t1);
9250   (*MIB).addOperand(*argOpers[valArgIndx]);
9251   assert(argOpers[valArgIndx + 1]->isReg() ==
9252          argOpers[valArgIndx]->isReg());
9253   assert(argOpers[valArgIndx + 1]->isImm() ==
9254          argOpers[valArgIndx]->isImm());
9255   if (argOpers[valArgIndx + 1]->isReg())
9256     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
9257   else
9258     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
9259   if (regOpcH != X86::MOV32rr)
9260     MIB.addReg(t2);
9261   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
9262
9263   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9264   MIB.addReg(t1);
9265   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
9266   MIB.addReg(t2);
9267
9268   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
9269   MIB.addReg(t5);
9270   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
9271   MIB.addReg(t6);
9272
9273   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
9274   for (int i=0; i <= lastAddrIndx; ++i)
9275     (*MIB).addOperand(*argOpers[i]);
9276
9277   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9278   (*MIB).setMemRefs(bInstr->memoperands_begin(),
9279                     bInstr->memoperands_end());
9280
9281   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
9282   MIB.addReg(X86::EAX);
9283   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
9284   MIB.addReg(X86::EDX);
9285
9286   // insert branch
9287   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9288
9289   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
9290   return nextMBB;
9291 }
9292
9293 // private utility function
9294 MachineBasicBlock *
9295 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
9296                                                       MachineBasicBlock *MBB,
9297                                                       unsigned cmovOpc) const {
9298   // For the atomic min/max operator, we generate
9299   //   thisMBB:
9300   //   newMBB:
9301   //     ld t1 = [min/max.addr]
9302   //     mov t2 = [min/max.val]
9303   //     cmp  t1, t2
9304   //     cmov[cond] t2 = t1
9305   //     mov EAX = t1
9306   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
9307   //     bz   newMBB
9308   //     fallthrough -->nextMBB
9309   //
9310   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9311   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9312   MachineFunction::iterator MBBIter = MBB;
9313   ++MBBIter;
9314
9315   /// First build the CFG
9316   MachineFunction *F = MBB->getParent();
9317   MachineBasicBlock *thisMBB = MBB;
9318   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
9319   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
9320   F->insert(MBBIter, newMBB);
9321   F->insert(MBBIter, nextMBB);
9322
9323   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
9324   nextMBB->splice(nextMBB->begin(), thisMBB,
9325                   llvm::next(MachineBasicBlock::iterator(mInstr)),
9326                   thisMBB->end());
9327   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
9328
9329   // Update thisMBB to fall through to newMBB
9330   thisMBB->addSuccessor(newMBB);
9331
9332   // newMBB jumps to newMBB and fall through to nextMBB
9333   newMBB->addSuccessor(nextMBB);
9334   newMBB->addSuccessor(newMBB);
9335
9336   DebugLoc dl = mInstr->getDebugLoc();
9337   // Insert instructions into newMBB based on incoming instruction
9338   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
9339          "unexpected number of operands");
9340   MachineOperand& destOper = mInstr->getOperand(0);
9341   MachineOperand* argOpers[2 + X86::AddrNumOperands];
9342   int numArgs = mInstr->getNumOperands() - 1;
9343   for (int i=0; i < numArgs; ++i)
9344     argOpers[i] = &mInstr->getOperand(i+1);
9345
9346   // x86 address has 4 operands: base, index, scale, and displacement
9347   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
9348   int valArgIndx = lastAddrIndx + 1;
9349
9350   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9351   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
9352   for (int i=0; i <= lastAddrIndx; ++i)
9353     (*MIB).addOperand(*argOpers[i]);
9354
9355   // We only support register and immediate values
9356   assert((argOpers[valArgIndx]->isReg() ||
9357           argOpers[valArgIndx]->isImm()) &&
9358          "invalid operand");
9359
9360   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9361   if (argOpers[valArgIndx]->isReg())
9362     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
9363   else
9364     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
9365   (*MIB).addOperand(*argOpers[valArgIndx]);
9366
9367   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
9368   MIB.addReg(t1);
9369
9370   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
9371   MIB.addReg(t1);
9372   MIB.addReg(t2);
9373
9374   // Generate movc
9375   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
9376   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
9377   MIB.addReg(t2);
9378   MIB.addReg(t1);
9379
9380   // Cmp and exchange if none has modified the memory location
9381   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
9382   for (int i=0; i <= lastAddrIndx; ++i)
9383     (*MIB).addOperand(*argOpers[i]);
9384   MIB.addReg(t3);
9385   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
9386   (*MIB).setMemRefs(mInstr->memoperands_begin(),
9387                     mInstr->memoperands_end());
9388
9389   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
9390   MIB.addReg(X86::EAX);
9391
9392   // insert branch
9393   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
9394
9395   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
9396   return nextMBB;
9397 }
9398
9399 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
9400 // or XMM0_V32I8 in AVX all of this code can be replaced with that
9401 // in the .td file.
9402 MachineBasicBlock *
9403 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
9404                             unsigned numArgs, bool memArg) const {
9405
9406   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
9407          "Target must have SSE4.2 or AVX features enabled");
9408
9409   DebugLoc dl = MI->getDebugLoc();
9410   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9411
9412   unsigned Opc;
9413
9414   if (!Subtarget->hasAVX()) {
9415     if (memArg)
9416       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
9417     else
9418       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
9419   } else {
9420     if (memArg)
9421       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
9422     else
9423       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
9424   }
9425
9426   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
9427
9428   for (unsigned i = 0; i < numArgs; ++i) {
9429     MachineOperand &Op = MI->getOperand(i+1);
9430
9431     if (!(Op.isReg() && Op.isImplicit()))
9432       MIB.addOperand(Op);
9433   }
9434
9435   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
9436     .addReg(X86::XMM0);
9437
9438   MI->eraseFromParent();
9439
9440   return BB;
9441 }
9442
9443 MachineBasicBlock *
9444 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
9445                                                  MachineInstr *MI,
9446                                                  MachineBasicBlock *MBB) const {
9447   // Emit code to save XMM registers to the stack. The ABI says that the
9448   // number of registers to save is given in %al, so it's theoretically
9449   // possible to do an indirect jump trick to avoid saving all of them,
9450   // however this code takes a simpler approach and just executes all
9451   // of the stores if %al is non-zero. It's less code, and it's probably
9452   // easier on the hardware branch predictor, and stores aren't all that
9453   // expensive anyway.
9454
9455   // Create the new basic blocks. One block contains all the XMM stores,
9456   // and one block is the final destination regardless of whether any
9457   // stores were performed.
9458   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
9459   MachineFunction *F = MBB->getParent();
9460   MachineFunction::iterator MBBIter = MBB;
9461   ++MBBIter;
9462   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
9463   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
9464   F->insert(MBBIter, XMMSaveMBB);
9465   F->insert(MBBIter, EndMBB);
9466
9467   // Transfer the remainder of MBB and its successor edges to EndMBB.
9468   EndMBB->splice(EndMBB->begin(), MBB,
9469                  llvm::next(MachineBasicBlock::iterator(MI)),
9470                  MBB->end());
9471   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
9472
9473   // The original block will now fall through to the XMM save block.
9474   MBB->addSuccessor(XMMSaveMBB);
9475   // The XMMSaveMBB will fall through to the end block.
9476   XMMSaveMBB->addSuccessor(EndMBB);
9477
9478   // Now add the instructions.
9479   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9480   DebugLoc DL = MI->getDebugLoc();
9481
9482   unsigned CountReg = MI->getOperand(0).getReg();
9483   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
9484   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
9485
9486   if (!Subtarget->isTargetWin64()) {
9487     // If %al is 0, branch around the XMM save block.
9488     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
9489     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
9490     MBB->addSuccessor(EndMBB);
9491   }
9492
9493   // In the XMM save block, save all the XMM argument registers.
9494   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
9495     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
9496     MachineMemOperand *MMO =
9497       F->getMachineMemOperand(
9498           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
9499         MachineMemOperand::MOStore,
9500         /*Size=*/16, /*Align=*/16);
9501     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
9502       .addFrameIndex(RegSaveFrameIndex)
9503       .addImm(/*Scale=*/1)
9504       .addReg(/*IndexReg=*/0)
9505       .addImm(/*Disp=*/Offset)
9506       .addReg(/*Segment=*/0)
9507       .addReg(MI->getOperand(i).getReg())
9508       .addMemOperand(MMO);
9509   }
9510
9511   MI->eraseFromParent();   // The pseudo instruction is gone now.
9512
9513   return EndMBB;
9514 }
9515
9516 MachineBasicBlock *
9517 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
9518                                      MachineBasicBlock *BB) const {
9519   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9520   DebugLoc DL = MI->getDebugLoc();
9521
9522   // To "insert" a SELECT_CC instruction, we actually have to insert the
9523   // diamond control-flow pattern.  The incoming instruction knows the
9524   // destination vreg to set, the condition code register to branch on, the
9525   // true/false values to select between, and a branch opcode to use.
9526   const BasicBlock *LLVM_BB = BB->getBasicBlock();
9527   MachineFunction::iterator It = BB;
9528   ++It;
9529
9530   //  thisMBB:
9531   //  ...
9532   //   TrueVal = ...
9533   //   cmpTY ccX, r1, r2
9534   //   bCC copy1MBB
9535   //   fallthrough --> copy0MBB
9536   MachineBasicBlock *thisMBB = BB;
9537   MachineFunction *F = BB->getParent();
9538   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
9539   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
9540   F->insert(It, copy0MBB);
9541   F->insert(It, sinkMBB);
9542
9543   // If the EFLAGS register isn't dead in the terminator, then claim that it's
9544   // live into the sink and copy blocks.
9545   const MachineFunction *MF = BB->getParent();
9546   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
9547   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
9548
9549   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
9550     const MachineOperand &MO = MI->getOperand(I);
9551     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
9552     unsigned Reg = MO.getReg();
9553     if (Reg != X86::EFLAGS) continue;
9554     copy0MBB->addLiveIn(Reg);
9555     sinkMBB->addLiveIn(Reg);
9556   }
9557
9558   // Transfer the remainder of BB and its successor edges to sinkMBB.
9559   sinkMBB->splice(sinkMBB->begin(), BB,
9560                   llvm::next(MachineBasicBlock::iterator(MI)),
9561                   BB->end());
9562   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
9563
9564   // Add the true and fallthrough blocks as its successors.
9565   BB->addSuccessor(copy0MBB);
9566   BB->addSuccessor(sinkMBB);
9567
9568   // Create the conditional branch instruction.
9569   unsigned Opc =
9570     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
9571   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
9572
9573   //  copy0MBB:
9574   //   %FalseValue = ...
9575   //   # fallthrough to sinkMBB
9576   copy0MBB->addSuccessor(sinkMBB);
9577
9578   //  sinkMBB:
9579   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
9580   //  ...
9581   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
9582           TII->get(X86::PHI), MI->getOperand(0).getReg())
9583     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
9584     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
9585
9586   MI->eraseFromParent();   // The pseudo instruction is gone now.
9587   return sinkMBB;
9588 }
9589
9590 MachineBasicBlock *
9591 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
9592                                           MachineBasicBlock *BB) const {
9593   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9594   DebugLoc DL = MI->getDebugLoc();
9595
9596   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
9597   // non-trivial part is impdef of ESP.
9598   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
9599   // mingw-w64.
9600
9601   BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
9602     .addExternalSymbol("_alloca")
9603     .addReg(X86::EAX, RegState::Implicit)
9604     .addReg(X86::ESP, RegState::Implicit)
9605     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
9606     .addReg(X86::ESP, RegState::Define | RegState::Implicit)
9607     .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
9608
9609   MI->eraseFromParent();   // The pseudo instruction is gone now.
9610   return BB;
9611 }
9612
9613 MachineBasicBlock *
9614 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
9615                                       MachineBasicBlock *BB) const {
9616   // This is pretty easy.  We're taking the value that we received from
9617   // our load from the relocation, sticking it in either RDI (x86-64)
9618   // or EAX and doing an indirect call.  The return value will then
9619   // be in the normal return register.
9620   const X86InstrInfo *TII
9621     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
9622   DebugLoc DL = MI->getDebugLoc();
9623   MachineFunction *F = BB->getParent();
9624   bool IsWin64 = Subtarget->isTargetWin64();
9625
9626   assert(MI->getOperand(3).isGlobal() && "This should be a global");
9627
9628   if (Subtarget->is64Bit()) {
9629     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9630                                       TII->get(X86::MOV64rm), X86::RDI)
9631     .addReg(X86::RIP)
9632     .addImm(0).addReg(0)
9633     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9634                       MI->getOperand(3).getTargetFlags())
9635     .addReg(0);
9636     MIB = BuildMI(*BB, MI, DL, TII->get(IsWin64 ? X86::WINCALL64m : X86::CALL64m));
9637     addDirectMem(MIB, X86::RDI);
9638   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
9639     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9640                                       TII->get(X86::MOV32rm), X86::EAX)
9641     .addReg(0)
9642     .addImm(0).addReg(0)
9643     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9644                       MI->getOperand(3).getTargetFlags())
9645     .addReg(0);
9646     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9647     addDirectMem(MIB, X86::EAX);
9648   } else {
9649     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
9650                                       TII->get(X86::MOV32rm), X86::EAX)
9651     .addReg(TII->getGlobalBaseReg(F))
9652     .addImm(0).addReg(0)
9653     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
9654                       MI->getOperand(3).getTargetFlags())
9655     .addReg(0);
9656     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
9657     addDirectMem(MIB, X86::EAX);
9658   }
9659
9660   MI->eraseFromParent(); // The pseudo instruction is gone now.
9661   return BB;
9662 }
9663
9664 MachineBasicBlock *
9665 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
9666                                                MachineBasicBlock *BB) const {
9667   switch (MI->getOpcode()) {
9668   default: assert(false && "Unexpected instr type to insert");
9669   case X86::MINGW_ALLOCA:
9670     return EmitLoweredMingwAlloca(MI, BB);
9671   case X86::TLSCall_32:
9672   case X86::TLSCall_64:
9673     return EmitLoweredTLSCall(MI, BB);
9674   case X86::CMOV_GR8:
9675   case X86::CMOV_V1I64:
9676   case X86::CMOV_FR32:
9677   case X86::CMOV_FR64:
9678   case X86::CMOV_V4F32:
9679   case X86::CMOV_V2F64:
9680   case X86::CMOV_V2I64:
9681   case X86::CMOV_GR16:
9682   case X86::CMOV_GR32:
9683   case X86::CMOV_RFP32:
9684   case X86::CMOV_RFP64:
9685   case X86::CMOV_RFP80:
9686     return EmitLoweredSelect(MI, BB);
9687
9688   case X86::FP32_TO_INT16_IN_MEM:
9689   case X86::FP32_TO_INT32_IN_MEM:
9690   case X86::FP32_TO_INT64_IN_MEM:
9691   case X86::FP64_TO_INT16_IN_MEM:
9692   case X86::FP64_TO_INT32_IN_MEM:
9693   case X86::FP64_TO_INT64_IN_MEM:
9694   case X86::FP80_TO_INT16_IN_MEM:
9695   case X86::FP80_TO_INT32_IN_MEM:
9696   case X86::FP80_TO_INT64_IN_MEM: {
9697     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
9698     DebugLoc DL = MI->getDebugLoc();
9699
9700     // Change the floating point control register to use "round towards zero"
9701     // mode when truncating to an integer value.
9702     MachineFunction *F = BB->getParent();
9703     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
9704     addFrameReference(BuildMI(*BB, MI, DL,
9705                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
9706
9707     // Load the old value of the high byte of the control word...
9708     unsigned OldCW =
9709       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
9710     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
9711                       CWFrameIdx);
9712
9713     // Set the high part to be round to zero...
9714     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
9715       .addImm(0xC7F);
9716
9717     // Reload the modified control word now...
9718     addFrameReference(BuildMI(*BB, MI, DL,
9719                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9720
9721     // Restore the memory image of control word to original value
9722     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
9723       .addReg(OldCW);
9724
9725     // Get the X86 opcode to use.
9726     unsigned Opc;
9727     switch (MI->getOpcode()) {
9728     default: llvm_unreachable("illegal opcode!");
9729     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
9730     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
9731     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
9732     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
9733     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
9734     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
9735     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
9736     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
9737     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
9738     }
9739
9740     X86AddressMode AM;
9741     MachineOperand &Op = MI->getOperand(0);
9742     if (Op.isReg()) {
9743       AM.BaseType = X86AddressMode::RegBase;
9744       AM.Base.Reg = Op.getReg();
9745     } else {
9746       AM.BaseType = X86AddressMode::FrameIndexBase;
9747       AM.Base.FrameIndex = Op.getIndex();
9748     }
9749     Op = MI->getOperand(1);
9750     if (Op.isImm())
9751       AM.Scale = Op.getImm();
9752     Op = MI->getOperand(2);
9753     if (Op.isImm())
9754       AM.IndexReg = Op.getImm();
9755     Op = MI->getOperand(3);
9756     if (Op.isGlobal()) {
9757       AM.GV = Op.getGlobal();
9758     } else {
9759       AM.Disp = Op.getImm();
9760     }
9761     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
9762                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
9763
9764     // Reload the original control word now.
9765     addFrameReference(BuildMI(*BB, MI, DL,
9766                               TII->get(X86::FLDCW16m)), CWFrameIdx);
9767
9768     MI->eraseFromParent();   // The pseudo instruction is gone now.
9769     return BB;
9770   }
9771     // String/text processing lowering.
9772   case X86::PCMPISTRM128REG:
9773   case X86::VPCMPISTRM128REG:
9774     return EmitPCMP(MI, BB, 3, false /* in-mem */);
9775   case X86::PCMPISTRM128MEM:
9776   case X86::VPCMPISTRM128MEM:
9777     return EmitPCMP(MI, BB, 3, true /* in-mem */);
9778   case X86::PCMPESTRM128REG:
9779   case X86::VPCMPESTRM128REG:
9780     return EmitPCMP(MI, BB, 5, false /* in mem */);
9781   case X86::PCMPESTRM128MEM:
9782   case X86::VPCMPESTRM128MEM:
9783     return EmitPCMP(MI, BB, 5, true /* in mem */);
9784
9785     // Atomic Lowering.
9786   case X86::ATOMAND32:
9787     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9788                                                X86::AND32ri, X86::MOV32rm,
9789                                                X86::LCMPXCHG32,
9790                                                X86::NOT32r, X86::EAX,
9791                                                X86::GR32RegisterClass);
9792   case X86::ATOMOR32:
9793     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
9794                                                X86::OR32ri, X86::MOV32rm,
9795                                                X86::LCMPXCHG32,
9796                                                X86::NOT32r, X86::EAX,
9797                                                X86::GR32RegisterClass);
9798   case X86::ATOMXOR32:
9799     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
9800                                                X86::XOR32ri, X86::MOV32rm,
9801                                                X86::LCMPXCHG32,
9802                                                X86::NOT32r, X86::EAX,
9803                                                X86::GR32RegisterClass);
9804   case X86::ATOMNAND32:
9805     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
9806                                                X86::AND32ri, X86::MOV32rm,
9807                                                X86::LCMPXCHG32,
9808                                                X86::NOT32r, X86::EAX,
9809                                                X86::GR32RegisterClass, true);
9810   case X86::ATOMMIN32:
9811     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
9812   case X86::ATOMMAX32:
9813     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
9814   case X86::ATOMUMIN32:
9815     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
9816   case X86::ATOMUMAX32:
9817     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
9818
9819   case X86::ATOMAND16:
9820     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9821                                                X86::AND16ri, X86::MOV16rm,
9822                                                X86::LCMPXCHG16,
9823                                                X86::NOT16r, X86::AX,
9824                                                X86::GR16RegisterClass);
9825   case X86::ATOMOR16:
9826     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
9827                                                X86::OR16ri, X86::MOV16rm,
9828                                                X86::LCMPXCHG16,
9829                                                X86::NOT16r, X86::AX,
9830                                                X86::GR16RegisterClass);
9831   case X86::ATOMXOR16:
9832     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
9833                                                X86::XOR16ri, X86::MOV16rm,
9834                                                X86::LCMPXCHG16,
9835                                                X86::NOT16r, X86::AX,
9836                                                X86::GR16RegisterClass);
9837   case X86::ATOMNAND16:
9838     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
9839                                                X86::AND16ri, X86::MOV16rm,
9840                                                X86::LCMPXCHG16,
9841                                                X86::NOT16r, X86::AX,
9842                                                X86::GR16RegisterClass, true);
9843   case X86::ATOMMIN16:
9844     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
9845   case X86::ATOMMAX16:
9846     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
9847   case X86::ATOMUMIN16:
9848     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
9849   case X86::ATOMUMAX16:
9850     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
9851
9852   case X86::ATOMAND8:
9853     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9854                                                X86::AND8ri, X86::MOV8rm,
9855                                                X86::LCMPXCHG8,
9856                                                X86::NOT8r, X86::AL,
9857                                                X86::GR8RegisterClass);
9858   case X86::ATOMOR8:
9859     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
9860                                                X86::OR8ri, X86::MOV8rm,
9861                                                X86::LCMPXCHG8,
9862                                                X86::NOT8r, X86::AL,
9863                                                X86::GR8RegisterClass);
9864   case X86::ATOMXOR8:
9865     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
9866                                                X86::XOR8ri, X86::MOV8rm,
9867                                                X86::LCMPXCHG8,
9868                                                X86::NOT8r, X86::AL,
9869                                                X86::GR8RegisterClass);
9870   case X86::ATOMNAND8:
9871     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
9872                                                X86::AND8ri, X86::MOV8rm,
9873                                                X86::LCMPXCHG8,
9874                                                X86::NOT8r, X86::AL,
9875                                                X86::GR8RegisterClass, true);
9876   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
9877   // This group is for 64-bit host.
9878   case X86::ATOMAND64:
9879     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9880                                                X86::AND64ri32, X86::MOV64rm,
9881                                                X86::LCMPXCHG64,
9882                                                X86::NOT64r, X86::RAX,
9883                                                X86::GR64RegisterClass);
9884   case X86::ATOMOR64:
9885     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
9886                                                X86::OR64ri32, X86::MOV64rm,
9887                                                X86::LCMPXCHG64,
9888                                                X86::NOT64r, X86::RAX,
9889                                                X86::GR64RegisterClass);
9890   case X86::ATOMXOR64:
9891     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
9892                                                X86::XOR64ri32, X86::MOV64rm,
9893                                                X86::LCMPXCHG64,
9894                                                X86::NOT64r, X86::RAX,
9895                                                X86::GR64RegisterClass);
9896   case X86::ATOMNAND64:
9897     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
9898                                                X86::AND64ri32, X86::MOV64rm,
9899                                                X86::LCMPXCHG64,
9900                                                X86::NOT64r, X86::RAX,
9901                                                X86::GR64RegisterClass, true);
9902   case X86::ATOMMIN64:
9903     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
9904   case X86::ATOMMAX64:
9905     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
9906   case X86::ATOMUMIN64:
9907     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
9908   case X86::ATOMUMAX64:
9909     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
9910
9911   // This group does 64-bit operations on a 32-bit host.
9912   case X86::ATOMAND6432:
9913     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9914                                                X86::AND32rr, X86::AND32rr,
9915                                                X86::AND32ri, X86::AND32ri,
9916                                                false);
9917   case X86::ATOMOR6432:
9918     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9919                                                X86::OR32rr, X86::OR32rr,
9920                                                X86::OR32ri, X86::OR32ri,
9921                                                false);
9922   case X86::ATOMXOR6432:
9923     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9924                                                X86::XOR32rr, X86::XOR32rr,
9925                                                X86::XOR32ri, X86::XOR32ri,
9926                                                false);
9927   case X86::ATOMNAND6432:
9928     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9929                                                X86::AND32rr, X86::AND32rr,
9930                                                X86::AND32ri, X86::AND32ri,
9931                                                true);
9932   case X86::ATOMADD6432:
9933     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9934                                                X86::ADD32rr, X86::ADC32rr,
9935                                                X86::ADD32ri, X86::ADC32ri,
9936                                                false);
9937   case X86::ATOMSUB6432:
9938     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9939                                                X86::SUB32rr, X86::SBB32rr,
9940                                                X86::SUB32ri, X86::SBB32ri,
9941                                                false);
9942   case X86::ATOMSWAP6432:
9943     return EmitAtomicBit6432WithCustomInserter(MI, BB,
9944                                                X86::MOV32rr, X86::MOV32rr,
9945                                                X86::MOV32ri, X86::MOV32ri,
9946                                                false);
9947   case X86::VASTART_SAVE_XMM_REGS:
9948     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
9949   }
9950 }
9951
9952 //===----------------------------------------------------------------------===//
9953 //                           X86 Optimization Hooks
9954 //===----------------------------------------------------------------------===//
9955
9956 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
9957                                                        const APInt &Mask,
9958                                                        APInt &KnownZero,
9959                                                        APInt &KnownOne,
9960                                                        const SelectionDAG &DAG,
9961                                                        unsigned Depth) const {
9962   unsigned Opc = Op.getOpcode();
9963   assert((Opc >= ISD::BUILTIN_OP_END ||
9964           Opc == ISD::INTRINSIC_WO_CHAIN ||
9965           Opc == ISD::INTRINSIC_W_CHAIN ||
9966           Opc == ISD::INTRINSIC_VOID) &&
9967          "Should use MaskedValueIsZero if you don't know whether Op"
9968          " is a target node!");
9969
9970   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
9971   switch (Opc) {
9972   default: break;
9973   case X86ISD::ADD:
9974   case X86ISD::SUB:
9975   case X86ISD::SMUL:
9976   case X86ISD::UMUL:
9977   case X86ISD::INC:
9978   case X86ISD::DEC:
9979   case X86ISD::OR:
9980   case X86ISD::XOR:
9981   case X86ISD::AND:
9982     // These nodes' second result is a boolean.
9983     if (Op.getResNo() == 0)
9984       break;
9985     // Fallthrough
9986   case X86ISD::SETCC:
9987     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
9988                                        Mask.getBitWidth() - 1);
9989     break;
9990   }
9991 }
9992
9993 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
9994                                                          unsigned Depth) const {
9995   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
9996   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
9997     return Op.getValueType().getScalarType().getSizeInBits();
9998
9999   // Fallback case.
10000   return 1;
10001 }
10002
10003 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
10004 /// node is a GlobalAddress + offset.
10005 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
10006                                        const GlobalValue* &GA,
10007                                        int64_t &Offset) const {
10008   if (N->getOpcode() == X86ISD::Wrapper) {
10009     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
10010       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
10011       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
10012       return true;
10013     }
10014   }
10015   return TargetLowering::isGAPlusOffset(N, GA, Offset);
10016 }
10017
10018 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
10019 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
10020 /// if the load addresses are consecutive, non-overlapping, and in the right
10021 /// order.
10022 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
10023                                      const TargetLowering &TLI) {
10024   DebugLoc dl = N->getDebugLoc();
10025   EVT VT = N->getValueType(0);
10026
10027   if (VT.getSizeInBits() != 128)
10028     return SDValue();
10029
10030   SmallVector<SDValue, 16> Elts;
10031   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
10032     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
10033
10034   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
10035 }
10036
10037 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
10038 /// generation and convert it from being a bunch of shuffles and extracts
10039 /// to a simple store and scalar loads to extract the elements.
10040 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
10041                                                 const TargetLowering &TLI) {
10042   SDValue InputVector = N->getOperand(0);
10043
10044   // Only operate on vectors of 4 elements, where the alternative shuffling
10045   // gets to be more expensive.
10046   if (InputVector.getValueType() != MVT::v4i32)
10047     return SDValue();
10048
10049   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
10050   // single use which is a sign-extend or zero-extend, and all elements are
10051   // used.
10052   SmallVector<SDNode *, 4> Uses;
10053   unsigned ExtractedElements = 0;
10054   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
10055        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
10056     if (UI.getUse().getResNo() != InputVector.getResNo())
10057       return SDValue();
10058
10059     SDNode *Extract = *UI;
10060     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10061       return SDValue();
10062
10063     if (Extract->getValueType(0) != MVT::i32)
10064       return SDValue();
10065     if (!Extract->hasOneUse())
10066       return SDValue();
10067     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
10068         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
10069       return SDValue();
10070     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
10071       return SDValue();
10072
10073     // Record which element was extracted.
10074     ExtractedElements |=
10075       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
10076
10077     Uses.push_back(Extract);
10078   }
10079
10080   // If not all the elements were used, this may not be worthwhile.
10081   if (ExtractedElements != 15)
10082     return SDValue();
10083
10084   // Ok, we've now decided to do the transformation.
10085   DebugLoc dl = InputVector.getDebugLoc();
10086
10087   // Store the value to a temporary stack slot.
10088   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
10089   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
10090                             MachinePointerInfo(), false, false, 0);
10091
10092   // Replace each use (extract) with a load of the appropriate element.
10093   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
10094        UE = Uses.end(); UI != UE; ++UI) {
10095     SDNode *Extract = *UI;
10096
10097     // Compute the element's address.
10098     SDValue Idx = Extract->getOperand(1);
10099     unsigned EltSize =
10100         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
10101     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
10102     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
10103
10104     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(),
10105                                      StackPtr, OffsetVal);
10106
10107     // Load the scalar.
10108     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
10109                                      ScalarAddr, MachinePointerInfo(),
10110                                      false, false, 0);
10111
10112     // Replace the exact with the load.
10113     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
10114   }
10115
10116   // The replacement was made in place; don't return anything.
10117   return SDValue();
10118 }
10119
10120 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
10121 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
10122                                     const X86Subtarget *Subtarget) {
10123   DebugLoc DL = N->getDebugLoc();
10124   SDValue Cond = N->getOperand(0);
10125   // Get the LHS/RHS of the select.
10126   SDValue LHS = N->getOperand(1);
10127   SDValue RHS = N->getOperand(2);
10128
10129   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
10130   // instructions match the semantics of the common C idiom x<y?x:y but not
10131   // x<=y?x:y, because of how they handle negative zero (which can be
10132   // ignored in unsafe-math mode).
10133   if (Subtarget->hasSSE2() &&
10134       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
10135       Cond.getOpcode() == ISD::SETCC) {
10136     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
10137
10138     unsigned Opcode = 0;
10139     // Check for x CC y ? x : y.
10140     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
10141         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
10142       switch (CC) {
10143       default: break;
10144       case ISD::SETULT:
10145         // Converting this to a min would handle NaNs incorrectly, and swapping
10146         // the operands would cause it to handle comparisons between positive
10147         // and negative zero incorrectly.
10148         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10149           if (!UnsafeFPMath &&
10150               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10151             break;
10152           std::swap(LHS, RHS);
10153         }
10154         Opcode = X86ISD::FMIN;
10155         break;
10156       case ISD::SETOLE:
10157         // Converting this to a min would handle comparisons between positive
10158         // and negative zero incorrectly.
10159         if (!UnsafeFPMath &&
10160             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
10161           break;
10162         Opcode = X86ISD::FMIN;
10163         break;
10164       case ISD::SETULE:
10165         // Converting this to a min would handle both negative zeros and NaNs
10166         // incorrectly, but we can swap the operands to fix both.
10167         std::swap(LHS, RHS);
10168       case ISD::SETOLT:
10169       case ISD::SETLT:
10170       case ISD::SETLE:
10171         Opcode = X86ISD::FMIN;
10172         break;
10173
10174       case ISD::SETOGE:
10175         // Converting this to a max would handle comparisons between positive
10176         // and negative zero incorrectly.
10177         if (!UnsafeFPMath &&
10178             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
10179           break;
10180         Opcode = X86ISD::FMAX;
10181         break;
10182       case ISD::SETUGT:
10183         // Converting this to a max would handle NaNs incorrectly, and swapping
10184         // the operands would cause it to handle comparisons between positive
10185         // and negative zero incorrectly.
10186         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
10187           if (!UnsafeFPMath &&
10188               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
10189             break;
10190           std::swap(LHS, RHS);
10191         }
10192         Opcode = X86ISD::FMAX;
10193         break;
10194       case ISD::SETUGE:
10195         // Converting this to a max would handle both negative zeros and NaNs
10196         // incorrectly, but we can swap the operands to fix both.
10197         std::swap(LHS, RHS);
10198       case ISD::SETOGT:
10199       case ISD::SETGT:
10200       case ISD::SETGE:
10201         Opcode = X86ISD::FMAX;
10202         break;
10203       }
10204     // Check for x CC y ? y : x -- a min/max with reversed arms.
10205     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
10206                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
10207       switch (CC) {
10208       default: break;
10209       case ISD::SETOGE:
10210         // Converting this to a min would handle comparisons between positive
10211         // and negative zero incorrectly, and swapping the operands would
10212         // cause it to handle NaNs incorrectly.
10213         if (!UnsafeFPMath &&
10214             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
10215           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10216             break;
10217           std::swap(LHS, RHS);
10218         }
10219         Opcode = X86ISD::FMIN;
10220         break;
10221       case ISD::SETUGT:
10222         // Converting this to a min would handle NaNs incorrectly.
10223         if (!UnsafeFPMath &&
10224             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
10225           break;
10226         Opcode = X86ISD::FMIN;
10227         break;
10228       case ISD::SETUGE:
10229         // Converting this to a min would handle both negative zeros and NaNs
10230         // incorrectly, but we can swap the operands to fix both.
10231         std::swap(LHS, RHS);
10232       case ISD::SETOGT:
10233       case ISD::SETGT:
10234       case ISD::SETGE:
10235         Opcode = X86ISD::FMIN;
10236         break;
10237
10238       case ISD::SETULT:
10239         // Converting this to a max would handle NaNs incorrectly.
10240         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10241           break;
10242         Opcode = X86ISD::FMAX;
10243         break;
10244       case ISD::SETOLE:
10245         // Converting this to a max would handle comparisons between positive
10246         // and negative zero incorrectly, and swapping the operands would
10247         // cause it to handle NaNs incorrectly.
10248         if (!UnsafeFPMath &&
10249             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
10250           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
10251             break;
10252           std::swap(LHS, RHS);
10253         }
10254         Opcode = X86ISD::FMAX;
10255         break;
10256       case ISD::SETULE:
10257         // Converting this to a max would handle both negative zeros and NaNs
10258         // incorrectly, but we can swap the operands to fix both.
10259         std::swap(LHS, RHS);
10260       case ISD::SETOLT:
10261       case ISD::SETLT:
10262       case ISD::SETLE:
10263         Opcode = X86ISD::FMAX;
10264         break;
10265       }
10266     }
10267
10268     if (Opcode)
10269       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
10270   }
10271
10272   // If this is a select between two integer constants, try to do some
10273   // optimizations.
10274   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
10275     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
10276       // Don't do this for crazy integer types.
10277       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
10278         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
10279         // so that TrueC (the true value) is larger than FalseC.
10280         bool NeedsCondInvert = false;
10281
10282         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
10283             // Efficiently invertible.
10284             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
10285              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
10286               isa<ConstantSDNode>(Cond.getOperand(1))))) {
10287           NeedsCondInvert = true;
10288           std::swap(TrueC, FalseC);
10289         }
10290
10291         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
10292         if (FalseC->getAPIntValue() == 0 &&
10293             TrueC->getAPIntValue().isPowerOf2()) {
10294           if (NeedsCondInvert) // Invert the condition if needed.
10295             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10296                                DAG.getConstant(1, Cond.getValueType()));
10297
10298           // Zero extend the condition if needed.
10299           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
10300
10301           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10302           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
10303                              DAG.getConstant(ShAmt, MVT::i8));
10304         }
10305
10306         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
10307         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10308           if (NeedsCondInvert) // Invert the condition if needed.
10309             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10310                                DAG.getConstant(1, Cond.getValueType()));
10311
10312           // Zero extend the condition if needed.
10313           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10314                              FalseC->getValueType(0), Cond);
10315           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10316                              SDValue(FalseC, 0));
10317         }
10318
10319         // Optimize cases that will turn into an LEA instruction.  This requires
10320         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10321         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10322           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10323           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10324
10325           bool isFastMultiplier = false;
10326           if (Diff < 10) {
10327             switch ((unsigned char)Diff) {
10328               default: break;
10329               case 1:  // result = add base, cond
10330               case 2:  // result = lea base(    , cond*2)
10331               case 3:  // result = lea base(cond, cond*2)
10332               case 4:  // result = lea base(    , cond*4)
10333               case 5:  // result = lea base(cond, cond*4)
10334               case 8:  // result = lea base(    , cond*8)
10335               case 9:  // result = lea base(cond, cond*8)
10336                 isFastMultiplier = true;
10337                 break;
10338             }
10339           }
10340
10341           if (isFastMultiplier) {
10342             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10343             if (NeedsCondInvert) // Invert the condition if needed.
10344               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
10345                                  DAG.getConstant(1, Cond.getValueType()));
10346
10347             // Zero extend the condition if needed.
10348             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10349                                Cond);
10350             // Scale the condition by the difference.
10351             if (Diff != 1)
10352               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10353                                  DAG.getConstant(Diff, Cond.getValueType()));
10354
10355             // Add the base if non-zero.
10356             if (FalseC->getAPIntValue() != 0)
10357               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10358                                  SDValue(FalseC, 0));
10359             return Cond;
10360           }
10361         }
10362       }
10363   }
10364
10365   return SDValue();
10366 }
10367
10368 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
10369 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
10370                                   TargetLowering::DAGCombinerInfo &DCI) {
10371   DebugLoc DL = N->getDebugLoc();
10372
10373   // If the flag operand isn't dead, don't touch this CMOV.
10374   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
10375     return SDValue();
10376
10377   // If this is a select between two integer constants, try to do some
10378   // optimizations.  Note that the operands are ordered the opposite of SELECT
10379   // operands.
10380   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
10381     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
10382       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
10383       // larger than FalseC (the false value).
10384       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
10385
10386       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
10387         CC = X86::GetOppositeBranchCondition(CC);
10388         std::swap(TrueC, FalseC);
10389       }
10390
10391       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
10392       // This is efficient for any integer data type (including i8/i16) and
10393       // shift amount.
10394       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
10395         SDValue Cond = N->getOperand(3);
10396         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10397                            DAG.getConstant(CC, MVT::i8), Cond);
10398
10399         // Zero extend the condition if needed.
10400         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
10401
10402         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
10403         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
10404                            DAG.getConstant(ShAmt, MVT::i8));
10405         if (N->getNumValues() == 2)  // Dead flag value?
10406           return DCI.CombineTo(N, Cond, SDValue());
10407         return Cond;
10408       }
10409
10410       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
10411       // for any integer data type, including i8/i16.
10412       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
10413         SDValue Cond = N->getOperand(3);
10414         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10415                            DAG.getConstant(CC, MVT::i8), Cond);
10416
10417         // Zero extend the condition if needed.
10418         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
10419                            FalseC->getValueType(0), Cond);
10420         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10421                            SDValue(FalseC, 0));
10422
10423         if (N->getNumValues() == 2)  // Dead flag value?
10424           return DCI.CombineTo(N, Cond, SDValue());
10425         return Cond;
10426       }
10427
10428       // Optimize cases that will turn into an LEA instruction.  This requires
10429       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
10430       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
10431         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
10432         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
10433
10434         bool isFastMultiplier = false;
10435         if (Diff < 10) {
10436           switch ((unsigned char)Diff) {
10437           default: break;
10438           case 1:  // result = add base, cond
10439           case 2:  // result = lea base(    , cond*2)
10440           case 3:  // result = lea base(cond, cond*2)
10441           case 4:  // result = lea base(    , cond*4)
10442           case 5:  // result = lea base(cond, cond*4)
10443           case 8:  // result = lea base(    , cond*8)
10444           case 9:  // result = lea base(cond, cond*8)
10445             isFastMultiplier = true;
10446             break;
10447           }
10448         }
10449
10450         if (isFastMultiplier) {
10451           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
10452           SDValue Cond = N->getOperand(3);
10453           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10454                              DAG.getConstant(CC, MVT::i8), Cond);
10455           // Zero extend the condition if needed.
10456           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
10457                              Cond);
10458           // Scale the condition by the difference.
10459           if (Diff != 1)
10460             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
10461                                DAG.getConstant(Diff, Cond.getValueType()));
10462
10463           // Add the base if non-zero.
10464           if (FalseC->getAPIntValue() != 0)
10465             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
10466                                SDValue(FalseC, 0));
10467           if (N->getNumValues() == 2)  // Dead flag value?
10468             return DCI.CombineTo(N, Cond, SDValue());
10469           return Cond;
10470         }
10471       }
10472     }
10473   }
10474   return SDValue();
10475 }
10476
10477
10478 /// PerformMulCombine - Optimize a single multiply with constant into two
10479 /// in order to implement it with two cheaper instructions, e.g.
10480 /// LEA + SHL, LEA + LEA.
10481 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
10482                                  TargetLowering::DAGCombinerInfo &DCI) {
10483   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
10484     return SDValue();
10485
10486   EVT VT = N->getValueType(0);
10487   if (VT != MVT::i64)
10488     return SDValue();
10489
10490   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
10491   if (!C)
10492     return SDValue();
10493   uint64_t MulAmt = C->getZExtValue();
10494   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
10495     return SDValue();
10496
10497   uint64_t MulAmt1 = 0;
10498   uint64_t MulAmt2 = 0;
10499   if ((MulAmt % 9) == 0) {
10500     MulAmt1 = 9;
10501     MulAmt2 = MulAmt / 9;
10502   } else if ((MulAmt % 5) == 0) {
10503     MulAmt1 = 5;
10504     MulAmt2 = MulAmt / 5;
10505   } else if ((MulAmt % 3) == 0) {
10506     MulAmt1 = 3;
10507     MulAmt2 = MulAmt / 3;
10508   }
10509   if (MulAmt2 &&
10510       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
10511     DebugLoc DL = N->getDebugLoc();
10512
10513     if (isPowerOf2_64(MulAmt2) &&
10514         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
10515       // If second multiplifer is pow2, issue it first. We want the multiply by
10516       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
10517       // is an add.
10518       std::swap(MulAmt1, MulAmt2);
10519
10520     SDValue NewMul;
10521     if (isPowerOf2_64(MulAmt1))
10522       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
10523                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
10524     else
10525       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
10526                            DAG.getConstant(MulAmt1, VT));
10527
10528     if (isPowerOf2_64(MulAmt2))
10529       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
10530                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
10531     else
10532       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
10533                            DAG.getConstant(MulAmt2, VT));
10534
10535     // Do not add new nodes to DAG combiner worklist.
10536     DCI.CombineTo(N, NewMul, false);
10537   }
10538   return SDValue();
10539 }
10540
10541 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
10542   SDValue N0 = N->getOperand(0);
10543   SDValue N1 = N->getOperand(1);
10544   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
10545   EVT VT = N0.getValueType();
10546
10547   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
10548   // since the result of setcc_c is all zero's or all ones.
10549   if (N1C && N0.getOpcode() == ISD::AND &&
10550       N0.getOperand(1).getOpcode() == ISD::Constant) {
10551     SDValue N00 = N0.getOperand(0);
10552     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
10553         ((N00.getOpcode() == ISD::ANY_EXTEND ||
10554           N00.getOpcode() == ISD::ZERO_EXTEND) &&
10555          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
10556       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
10557       APInt ShAmt = N1C->getAPIntValue();
10558       Mask = Mask.shl(ShAmt);
10559       if (Mask != 0)
10560         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
10561                            N00, DAG.getConstant(Mask, VT));
10562     }
10563   }
10564
10565   return SDValue();
10566 }
10567
10568 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
10569 ///                       when possible.
10570 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
10571                                    const X86Subtarget *Subtarget) {
10572   EVT VT = N->getValueType(0);
10573   if (!VT.isVector() && VT.isInteger() &&
10574       N->getOpcode() == ISD::SHL)
10575     return PerformSHLCombine(N, DAG);
10576
10577   // On X86 with SSE2 support, we can transform this to a vector shift if
10578   // all elements are shifted by the same amount.  We can't do this in legalize
10579   // because the a constant vector is typically transformed to a constant pool
10580   // so we have no knowledge of the shift amount.
10581   if (!Subtarget->hasSSE2())
10582     return SDValue();
10583
10584   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
10585     return SDValue();
10586
10587   SDValue ShAmtOp = N->getOperand(1);
10588   EVT EltVT = VT.getVectorElementType();
10589   DebugLoc DL = N->getDebugLoc();
10590   SDValue BaseShAmt = SDValue();
10591   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
10592     unsigned NumElts = VT.getVectorNumElements();
10593     unsigned i = 0;
10594     for (; i != NumElts; ++i) {
10595       SDValue Arg = ShAmtOp.getOperand(i);
10596       if (Arg.getOpcode() == ISD::UNDEF) continue;
10597       BaseShAmt = Arg;
10598       break;
10599     }
10600     for (; i != NumElts; ++i) {
10601       SDValue Arg = ShAmtOp.getOperand(i);
10602       if (Arg.getOpcode() == ISD::UNDEF) continue;
10603       if (Arg != BaseShAmt) {
10604         return SDValue();
10605       }
10606     }
10607   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
10608              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
10609     SDValue InVec = ShAmtOp.getOperand(0);
10610     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
10611       unsigned NumElts = InVec.getValueType().getVectorNumElements();
10612       unsigned i = 0;
10613       for (; i != NumElts; ++i) {
10614         SDValue Arg = InVec.getOperand(i);
10615         if (Arg.getOpcode() == ISD::UNDEF) continue;
10616         BaseShAmt = Arg;
10617         break;
10618       }
10619     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
10620        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
10621          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
10622          if (C->getZExtValue() == SplatIdx)
10623            BaseShAmt = InVec.getOperand(1);
10624        }
10625     }
10626     if (BaseShAmt.getNode() == 0)
10627       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
10628                               DAG.getIntPtrConstant(0));
10629   } else
10630     return SDValue();
10631
10632   // The shift amount is an i32.
10633   if (EltVT.bitsGT(MVT::i32))
10634     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
10635   else if (EltVT.bitsLT(MVT::i32))
10636     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
10637
10638   // The shift amount is identical so we can do a vector shift.
10639   SDValue  ValOp = N->getOperand(0);
10640   switch (N->getOpcode()) {
10641   default:
10642     llvm_unreachable("Unknown shift opcode!");
10643     break;
10644   case ISD::SHL:
10645     if (VT == MVT::v2i64)
10646       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10647                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
10648                          ValOp, BaseShAmt);
10649     if (VT == MVT::v4i32)
10650       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10651                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
10652                          ValOp, BaseShAmt);
10653     if (VT == MVT::v8i16)
10654       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10655                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
10656                          ValOp, BaseShAmt);
10657     break;
10658   case ISD::SRA:
10659     if (VT == MVT::v4i32)
10660       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10661                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
10662                          ValOp, BaseShAmt);
10663     if (VT == MVT::v8i16)
10664       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10665                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
10666                          ValOp, BaseShAmt);
10667     break;
10668   case ISD::SRL:
10669     if (VT == MVT::v2i64)
10670       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10671                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
10672                          ValOp, BaseShAmt);
10673     if (VT == MVT::v4i32)
10674       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10675                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
10676                          ValOp, BaseShAmt);
10677     if (VT ==  MVT::v8i16)
10678       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
10679                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
10680                          ValOp, BaseShAmt);
10681     break;
10682   }
10683   return SDValue();
10684 }
10685
10686 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
10687                                 TargetLowering::DAGCombinerInfo &DCI,
10688                                 const X86Subtarget *Subtarget) {
10689   if (DCI.isBeforeLegalizeOps())
10690     return SDValue();
10691
10692   EVT VT = N->getValueType(0);
10693   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
10694     return SDValue();
10695
10696   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
10697   SDValue N0 = N->getOperand(0);
10698   SDValue N1 = N->getOperand(1);
10699   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
10700     std::swap(N0, N1);
10701   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
10702     return SDValue();
10703   if (!N0.hasOneUse() || !N1.hasOneUse())
10704     return SDValue();
10705
10706   SDValue ShAmt0 = N0.getOperand(1);
10707   if (ShAmt0.getValueType() != MVT::i8)
10708     return SDValue();
10709   SDValue ShAmt1 = N1.getOperand(1);
10710   if (ShAmt1.getValueType() != MVT::i8)
10711     return SDValue();
10712   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
10713     ShAmt0 = ShAmt0.getOperand(0);
10714   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
10715     ShAmt1 = ShAmt1.getOperand(0);
10716
10717   DebugLoc DL = N->getDebugLoc();
10718   unsigned Opc = X86ISD::SHLD;
10719   SDValue Op0 = N0.getOperand(0);
10720   SDValue Op1 = N1.getOperand(0);
10721   if (ShAmt0.getOpcode() == ISD::SUB) {
10722     Opc = X86ISD::SHRD;
10723     std::swap(Op0, Op1);
10724     std::swap(ShAmt0, ShAmt1);
10725   }
10726
10727   unsigned Bits = VT.getSizeInBits();
10728   if (ShAmt1.getOpcode() == ISD::SUB) {
10729     SDValue Sum = ShAmt1.getOperand(0);
10730     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
10731       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
10732       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
10733         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
10734       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
10735         return DAG.getNode(Opc, DL, VT,
10736                            Op0, Op1,
10737                            DAG.getNode(ISD::TRUNCATE, DL,
10738                                        MVT::i8, ShAmt0));
10739     }
10740   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
10741     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
10742     if (ShAmt0C &&
10743         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
10744       return DAG.getNode(Opc, DL, VT,
10745                          N0.getOperand(0), N1.getOperand(0),
10746                          DAG.getNode(ISD::TRUNCATE, DL,
10747                                        MVT::i8, ShAmt0));
10748   }
10749
10750   return SDValue();
10751 }
10752
10753 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
10754 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
10755                                    const X86Subtarget *Subtarget) {
10756   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
10757   // the FP state in cases where an emms may be missing.
10758   // A preferable solution to the general problem is to figure out the right
10759   // places to insert EMMS.  This qualifies as a quick hack.
10760
10761   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
10762   StoreSDNode *St = cast<StoreSDNode>(N);
10763   EVT VT = St->getValue().getValueType();
10764   if (VT.getSizeInBits() != 64)
10765     return SDValue();
10766
10767   const Function *F = DAG.getMachineFunction().getFunction();
10768   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
10769   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
10770     && Subtarget->hasSSE2();
10771   if ((VT.isVector() ||
10772        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
10773       isa<LoadSDNode>(St->getValue()) &&
10774       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
10775       St->getChain().hasOneUse() && !St->isVolatile()) {
10776     SDNode* LdVal = St->getValue().getNode();
10777     LoadSDNode *Ld = 0;
10778     int TokenFactorIndex = -1;
10779     SmallVector<SDValue, 8> Ops;
10780     SDNode* ChainVal = St->getChain().getNode();
10781     // Must be a store of a load.  We currently handle two cases:  the load
10782     // is a direct child, and it's under an intervening TokenFactor.  It is
10783     // possible to dig deeper under nested TokenFactors.
10784     if (ChainVal == LdVal)
10785       Ld = cast<LoadSDNode>(St->getChain());
10786     else if (St->getValue().hasOneUse() &&
10787              ChainVal->getOpcode() == ISD::TokenFactor) {
10788       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
10789         if (ChainVal->getOperand(i).getNode() == LdVal) {
10790           TokenFactorIndex = i;
10791           Ld = cast<LoadSDNode>(St->getValue());
10792         } else
10793           Ops.push_back(ChainVal->getOperand(i));
10794       }
10795     }
10796
10797     if (!Ld || !ISD::isNormalLoad(Ld))
10798       return SDValue();
10799
10800     // If this is not the MMX case, i.e. we are just turning i64 load/store
10801     // into f64 load/store, avoid the transformation if there are multiple
10802     // uses of the loaded value.
10803     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
10804       return SDValue();
10805
10806     DebugLoc LdDL = Ld->getDebugLoc();
10807     DebugLoc StDL = N->getDebugLoc();
10808     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
10809     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
10810     // pair instead.
10811     if (Subtarget->is64Bit() || F64IsLegal) {
10812       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
10813       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
10814                                   Ld->getPointerInfo(), Ld->isVolatile(),
10815                                   Ld->isNonTemporal(), Ld->getAlignment());
10816       SDValue NewChain = NewLd.getValue(1);
10817       if (TokenFactorIndex != -1) {
10818         Ops.push_back(NewChain);
10819         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10820                                Ops.size());
10821       }
10822       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
10823                           St->getPointerInfo(),
10824                           St->isVolatile(), St->isNonTemporal(),
10825                           St->getAlignment());
10826     }
10827
10828     // Otherwise, lower to two pairs of 32-bit loads / stores.
10829     SDValue LoAddr = Ld->getBasePtr();
10830     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
10831                                  DAG.getConstant(4, MVT::i32));
10832
10833     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
10834                                Ld->getPointerInfo(),
10835                                Ld->isVolatile(), Ld->isNonTemporal(),
10836                                Ld->getAlignment());
10837     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
10838                                Ld->getPointerInfo().getWithOffset(4),
10839                                Ld->isVolatile(), Ld->isNonTemporal(),
10840                                MinAlign(Ld->getAlignment(), 4));
10841
10842     SDValue NewChain = LoLd.getValue(1);
10843     if (TokenFactorIndex != -1) {
10844       Ops.push_back(LoLd);
10845       Ops.push_back(HiLd);
10846       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
10847                              Ops.size());
10848     }
10849
10850     LoAddr = St->getBasePtr();
10851     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
10852                          DAG.getConstant(4, MVT::i32));
10853
10854     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
10855                                 St->getPointerInfo(),
10856                                 St->isVolatile(), St->isNonTemporal(),
10857                                 St->getAlignment());
10858     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
10859                                 St->getPointerInfo().getWithOffset(4),
10860                                 St->isVolatile(),
10861                                 St->isNonTemporal(),
10862                                 MinAlign(St->getAlignment(), 4));
10863     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
10864   }
10865   return SDValue();
10866 }
10867
10868 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
10869 /// X86ISD::FXOR nodes.
10870 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
10871   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
10872   // F[X]OR(0.0, x) -> x
10873   // F[X]OR(x, 0.0) -> x
10874   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10875     if (C->getValueAPF().isPosZero())
10876       return N->getOperand(1);
10877   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10878     if (C->getValueAPF().isPosZero())
10879       return N->getOperand(0);
10880   return SDValue();
10881 }
10882
10883 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
10884 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
10885   // FAND(0.0, x) -> 0.0
10886   // FAND(x, 0.0) -> 0.0
10887   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
10888     if (C->getValueAPF().isPosZero())
10889       return N->getOperand(0);
10890   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
10891     if (C->getValueAPF().isPosZero())
10892       return N->getOperand(1);
10893   return SDValue();
10894 }
10895
10896 static SDValue PerformBTCombine(SDNode *N,
10897                                 SelectionDAG &DAG,
10898                                 TargetLowering::DAGCombinerInfo &DCI) {
10899   // BT ignores high bits in the bit index operand.
10900   SDValue Op1 = N->getOperand(1);
10901   if (Op1.hasOneUse()) {
10902     unsigned BitWidth = Op1.getValueSizeInBits();
10903     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
10904     APInt KnownZero, KnownOne;
10905     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
10906                                           !DCI.isBeforeLegalizeOps());
10907     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
10908     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
10909         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
10910       DCI.CommitTargetLoweringOpt(TLO);
10911   }
10912   return SDValue();
10913 }
10914
10915 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
10916   SDValue Op = N->getOperand(0);
10917   if (Op.getOpcode() == ISD::BIT_CONVERT)
10918     Op = Op.getOperand(0);
10919   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
10920   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
10921       VT.getVectorElementType().getSizeInBits() ==
10922       OpVT.getVectorElementType().getSizeInBits()) {
10923     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
10924   }
10925   return SDValue();
10926 }
10927
10928 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
10929   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
10930   //           (and (i32 x86isd::setcc_carry), 1)
10931   // This eliminates the zext. This transformation is necessary because
10932   // ISD::SETCC is always legalized to i8.
10933   DebugLoc dl = N->getDebugLoc();
10934   SDValue N0 = N->getOperand(0);
10935   EVT VT = N->getValueType(0);
10936   if (N0.getOpcode() == ISD::AND &&
10937       N0.hasOneUse() &&
10938       N0.getOperand(0).hasOneUse()) {
10939     SDValue N00 = N0.getOperand(0);
10940     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
10941       return SDValue();
10942     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
10943     if (!C || C->getZExtValue() != 1)
10944       return SDValue();
10945     return DAG.getNode(ISD::AND, dl, VT,
10946                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
10947                                    N00.getOperand(0), N00.getOperand(1)),
10948                        DAG.getConstant(1, VT));
10949   }
10950
10951   return SDValue();
10952 }
10953
10954 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
10955                                              DAGCombinerInfo &DCI) const {
10956   SelectionDAG &DAG = DCI.DAG;
10957   switch (N->getOpcode()) {
10958   default: break;
10959   case ISD::EXTRACT_VECTOR_ELT:
10960                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
10961   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
10962   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
10963   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
10964   case ISD::SHL:
10965   case ISD::SRA:
10966   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
10967   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
10968   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
10969   case X86ISD::FXOR:
10970   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
10971   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
10972   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
10973   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
10974   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
10975   case X86ISD::SHUFPS:      // Handle all target specific shuffles
10976   case X86ISD::SHUFPD:
10977   case X86ISD::PALIGN:
10978   case X86ISD::PUNPCKHBW:
10979   case X86ISD::PUNPCKHWD:
10980   case X86ISD::PUNPCKHDQ:
10981   case X86ISD::PUNPCKHQDQ:
10982   case X86ISD::UNPCKHPS:
10983   case X86ISD::UNPCKHPD:
10984   case X86ISD::PUNPCKLBW:
10985   case X86ISD::PUNPCKLWD:
10986   case X86ISD::PUNPCKLDQ:
10987   case X86ISD::PUNPCKLQDQ:
10988   case X86ISD::UNPCKLPS:
10989   case X86ISD::UNPCKLPD:
10990   case X86ISD::MOVHLPS:
10991   case X86ISD::MOVLHPS:
10992   case X86ISD::PSHUFD:
10993   case X86ISD::PSHUFHW:
10994   case X86ISD::PSHUFLW:
10995   case X86ISD::MOVSS:
10996   case X86ISD::MOVSD:
10997   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
10998   }
10999
11000   return SDValue();
11001 }
11002
11003 /// isTypeDesirableForOp - Return true if the target has native support for
11004 /// the specified value type and it is 'desirable' to use the type for the
11005 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
11006 /// instruction encodings are longer and some i16 instructions are slow.
11007 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
11008   if (!isTypeLegal(VT))
11009     return false;
11010   if (VT != MVT::i16)
11011     return true;
11012
11013   switch (Opc) {
11014   default:
11015     return true;
11016   case ISD::LOAD:
11017   case ISD::SIGN_EXTEND:
11018   case ISD::ZERO_EXTEND:
11019   case ISD::ANY_EXTEND:
11020   case ISD::SHL:
11021   case ISD::SRL:
11022   case ISD::SUB:
11023   case ISD::ADD:
11024   case ISD::MUL:
11025   case ISD::AND:
11026   case ISD::OR:
11027   case ISD::XOR:
11028     return false;
11029   }
11030 }
11031
11032 /// IsDesirableToPromoteOp - This method query the target whether it is
11033 /// beneficial for dag combiner to promote the specified node. If true, it
11034 /// should return the desired promotion type by reference.
11035 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
11036   EVT VT = Op.getValueType();
11037   if (VT != MVT::i16)
11038     return false;
11039
11040   bool Promote = false;
11041   bool Commute = false;
11042   switch (Op.getOpcode()) {
11043   default: break;
11044   case ISD::LOAD: {
11045     LoadSDNode *LD = cast<LoadSDNode>(Op);
11046     // If the non-extending load has a single use and it's not live out, then it
11047     // might be folded.
11048     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
11049                                                      Op.hasOneUse()*/) {
11050       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
11051              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
11052         // The only case where we'd want to promote LOAD (rather then it being
11053         // promoted as an operand is when it's only use is liveout.
11054         if (UI->getOpcode() != ISD::CopyToReg)
11055           return false;
11056       }
11057     }
11058     Promote = true;
11059     break;
11060   }
11061   case ISD::SIGN_EXTEND:
11062   case ISD::ZERO_EXTEND:
11063   case ISD::ANY_EXTEND:
11064     Promote = true;
11065     break;
11066   case ISD::SHL:
11067   case ISD::SRL: {
11068     SDValue N0 = Op.getOperand(0);
11069     // Look out for (store (shl (load), x)).
11070     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
11071       return false;
11072     Promote = true;
11073     break;
11074   }
11075   case ISD::ADD:
11076   case ISD::MUL:
11077   case ISD::AND:
11078   case ISD::OR:
11079   case ISD::XOR:
11080     Commute = true;
11081     // fallthrough
11082   case ISD::SUB: {
11083     SDValue N0 = Op.getOperand(0);
11084     SDValue N1 = Op.getOperand(1);
11085     if (!Commute && MayFoldLoad(N1))
11086       return false;
11087     // Avoid disabling potential load folding opportunities.
11088     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
11089       return false;
11090     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
11091       return false;
11092     Promote = true;
11093   }
11094   }
11095
11096   PVT = MVT::i32;
11097   return Promote;
11098 }
11099
11100 //===----------------------------------------------------------------------===//
11101 //                           X86 Inline Assembly Support
11102 //===----------------------------------------------------------------------===//
11103
11104 static bool LowerToBSwap(CallInst *CI) {
11105   // FIXME: this should verify that we are targetting a 486 or better.  If not,
11106   // we will turn this bswap into something that will be lowered to logical ops
11107   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
11108   // so don't worry about this.
11109
11110   // Verify this is a simple bswap.
11111   if (CI->getNumArgOperands() != 1 ||
11112       CI->getType() != CI->getArgOperand(0)->getType() ||
11113       !CI->getType()->isIntegerTy())
11114     return false;
11115
11116   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
11117   if (!Ty || Ty->getBitWidth() % 16 != 0)
11118     return false;
11119
11120   // Okay, we can do this xform, do so now.
11121   const Type *Tys[] = { Ty };
11122   Module *M = CI->getParent()->getParent()->getParent();
11123   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
11124
11125   Value *Op = CI->getArgOperand(0);
11126   Op = CallInst::Create(Int, Op, CI->getName(), CI);
11127
11128   CI->replaceAllUsesWith(Op);
11129   CI->eraseFromParent();
11130   return true;
11131 }
11132
11133 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
11134   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
11135   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
11136
11137   std::string AsmStr = IA->getAsmString();
11138
11139   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
11140   SmallVector<StringRef, 4> AsmPieces;
11141   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
11142
11143   switch (AsmPieces.size()) {
11144   default: return false;
11145   case 1:
11146     AsmStr = AsmPieces[0];
11147     AsmPieces.clear();
11148     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
11149
11150     // bswap $0
11151     if (AsmPieces.size() == 2 &&
11152         (AsmPieces[0] == "bswap" ||
11153          AsmPieces[0] == "bswapq" ||
11154          AsmPieces[0] == "bswapl") &&
11155         (AsmPieces[1] == "$0" ||
11156          AsmPieces[1] == "${0:q}")) {
11157       // No need to check constraints, nothing other than the equivalent of
11158       // "=r,0" would be valid here.
11159       return LowerToBSwap(CI);
11160     }
11161     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
11162     if (CI->getType()->isIntegerTy(16) &&
11163         AsmPieces.size() == 3 &&
11164         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
11165         AsmPieces[1] == "$$8," &&
11166         AsmPieces[2] == "${0:w}" &&
11167         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
11168       AsmPieces.clear();
11169       const std::string &Constraints = IA->getConstraintString();
11170       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
11171       std::sort(AsmPieces.begin(), AsmPieces.end());
11172       if (AsmPieces.size() == 4 &&
11173           AsmPieces[0] == "~{cc}" &&
11174           AsmPieces[1] == "~{dirflag}" &&
11175           AsmPieces[2] == "~{flags}" &&
11176           AsmPieces[3] == "~{fpsr}") {
11177         return LowerToBSwap(CI);
11178       }
11179     }
11180     break;
11181   case 3:
11182     if (CI->getType()->isIntegerTy(64) &&
11183         Constraints.size() >= 2 &&
11184         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
11185         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
11186       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
11187       SmallVector<StringRef, 4> Words;
11188       SplitString(AsmPieces[0], Words, " \t");
11189       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
11190         Words.clear();
11191         SplitString(AsmPieces[1], Words, " \t");
11192         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
11193           Words.clear();
11194           SplitString(AsmPieces[2], Words, " \t,");
11195           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
11196               Words[2] == "%edx") {
11197             return LowerToBSwap(CI);
11198           }
11199         }
11200       }
11201     }
11202     break;
11203   }
11204   return false;
11205 }
11206
11207
11208
11209 /// getConstraintType - Given a constraint letter, return the type of
11210 /// constraint it is for this target.
11211 X86TargetLowering::ConstraintType
11212 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
11213   if (Constraint.size() == 1) {
11214     switch (Constraint[0]) {
11215     case 'A':
11216       return C_Register;
11217     case 'f':
11218     case 'r':
11219     case 'R':
11220     case 'l':
11221     case 'q':
11222     case 'Q':
11223     case 'x':
11224     case 'y':
11225     case 'Y':
11226       return C_RegisterClass;
11227     case 'e':
11228     case 'Z':
11229       return C_Other;
11230     default:
11231       break;
11232     }
11233   }
11234   return TargetLowering::getConstraintType(Constraint);
11235 }
11236
11237 /// Examine constraint type and operand type and determine a weight value,
11238 /// where: -1 = invalid match, and 0 = so-so match to 3 = good match.
11239 /// This object must already have been set up with the operand type
11240 /// and the current alternative constraint selected.
11241 int X86TargetLowering::getSingleConstraintMatchWeight(
11242     AsmOperandInfo &info, const char *constraint) const {
11243   int weight = -1;
11244   Value *CallOperandVal = info.CallOperandVal;
11245     // If we don't have a value, we can't do a match,
11246     // but allow it at the lowest weight.
11247   if (CallOperandVal == NULL)
11248     return 0;
11249   // Look at the constraint type.
11250   switch (*constraint) {
11251   default:
11252     return TargetLowering::getSingleConstraintMatchWeight(info, constraint);
11253     break;
11254   case 'I':
11255     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
11256       if (C->getZExtValue() <= 31)
11257         weight = 3;
11258     }
11259     break;
11260   // etc.
11261   }
11262   return weight;
11263 }
11264
11265 /// LowerXConstraint - try to replace an X constraint, which matches anything,
11266 /// with another that has more specific requirements based on the type of the
11267 /// corresponding operand.
11268 const char *X86TargetLowering::
11269 LowerXConstraint(EVT ConstraintVT) const {
11270   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
11271   // 'f' like normal targets.
11272   if (ConstraintVT.isFloatingPoint()) {
11273     if (Subtarget->hasSSE2())
11274       return "Y";
11275     if (Subtarget->hasSSE1())
11276       return "x";
11277   }
11278
11279   return TargetLowering::LowerXConstraint(ConstraintVT);
11280 }
11281
11282 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
11283 /// vector.  If it is invalid, don't add anything to Ops.
11284 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
11285                                                      char Constraint,
11286                                                      std::vector<SDValue>&Ops,
11287                                                      SelectionDAG &DAG) const {
11288   SDValue Result(0, 0);
11289
11290   switch (Constraint) {
11291   default: break;
11292   case 'I':
11293     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11294       if (C->getZExtValue() <= 31) {
11295         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11296         break;
11297       }
11298     }
11299     return;
11300   case 'J':
11301     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11302       if (C->getZExtValue() <= 63) {
11303         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11304         break;
11305       }
11306     }
11307     return;
11308   case 'K':
11309     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11310       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
11311         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11312         break;
11313       }
11314     }
11315     return;
11316   case 'N':
11317     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11318       if (C->getZExtValue() <= 255) {
11319         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11320         break;
11321       }
11322     }
11323     return;
11324   case 'e': {
11325     // 32-bit signed value
11326     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11327       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11328                                            C->getSExtValue())) {
11329         // Widen to 64 bits here to get it sign extended.
11330         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
11331         break;
11332       }
11333     // FIXME gcc accepts some relocatable values here too, but only in certain
11334     // memory models; it's complicated.
11335     }
11336     return;
11337   }
11338   case 'Z': {
11339     // 32-bit unsigned value
11340     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
11341       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
11342                                            C->getZExtValue())) {
11343         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
11344         break;
11345       }
11346     }
11347     // FIXME gcc accepts some relocatable values here too, but only in certain
11348     // memory models; it's complicated.
11349     return;
11350   }
11351   case 'i': {
11352     // Literal immediates are always ok.
11353     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
11354       // Widen to 64 bits here to get it sign extended.
11355       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
11356       break;
11357     }
11358
11359     // In any sort of PIC mode addresses need to be computed at runtime by
11360     // adding in a register or some sort of table lookup.  These can't
11361     // be used as immediates.
11362     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
11363       return;
11364
11365     // If we are in non-pic codegen mode, we allow the address of a global (with
11366     // an optional displacement) to be used with 'i'.
11367     GlobalAddressSDNode *GA = 0;
11368     int64_t Offset = 0;
11369
11370     // Match either (GA), (GA+C), (GA+C1+C2), etc.
11371     while (1) {
11372       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
11373         Offset += GA->getOffset();
11374         break;
11375       } else if (Op.getOpcode() == ISD::ADD) {
11376         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11377           Offset += C->getZExtValue();
11378           Op = Op.getOperand(0);
11379           continue;
11380         }
11381       } else if (Op.getOpcode() == ISD::SUB) {
11382         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
11383           Offset += -C->getZExtValue();
11384           Op = Op.getOperand(0);
11385           continue;
11386         }
11387       }
11388
11389       // Otherwise, this isn't something we can handle, reject it.
11390       return;
11391     }
11392
11393     const GlobalValue *GV = GA->getGlobal();
11394     // If we require an extra load to get this address, as in PIC mode, we
11395     // can't accept it.
11396     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
11397                                                         getTargetMachine())))
11398       return;
11399
11400     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
11401                                         GA->getValueType(0), Offset);
11402     break;
11403   }
11404   }
11405
11406   if (Result.getNode()) {
11407     Ops.push_back(Result);
11408     return;
11409   }
11410   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
11411 }
11412
11413 std::vector<unsigned> X86TargetLowering::
11414 getRegClassForInlineAsmConstraint(const std::string &Constraint,
11415                                   EVT VT) const {
11416   if (Constraint.size() == 1) {
11417     // FIXME: not handling fp-stack yet!
11418     switch (Constraint[0]) {      // GCC X86 Constraint Letters
11419     default: break;  // Unknown constraint letter
11420     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
11421       if (Subtarget->is64Bit()) {
11422         if (VT == MVT::i32)
11423           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
11424                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
11425                                        X86::R10D,X86::R11D,X86::R12D,
11426                                        X86::R13D,X86::R14D,X86::R15D,
11427                                        X86::EBP, X86::ESP, 0);
11428         else if (VT == MVT::i16)
11429           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
11430                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
11431                                        X86::R10W,X86::R11W,X86::R12W,
11432                                        X86::R13W,X86::R14W,X86::R15W,
11433                                        X86::BP,  X86::SP, 0);
11434         else if (VT == MVT::i8)
11435           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
11436                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
11437                                        X86::R10B,X86::R11B,X86::R12B,
11438                                        X86::R13B,X86::R14B,X86::R15B,
11439                                        X86::BPL, X86::SPL, 0);
11440
11441         else if (VT == MVT::i64)
11442           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
11443                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
11444                                        X86::R10, X86::R11, X86::R12,
11445                                        X86::R13, X86::R14, X86::R15,
11446                                        X86::RBP, X86::RSP, 0);
11447
11448         break;
11449       }
11450       // 32-bit fallthrough
11451     case 'Q':   // Q_REGS
11452       if (VT == MVT::i32)
11453         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
11454       else if (VT == MVT::i16)
11455         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
11456       else if (VT == MVT::i8)
11457         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
11458       else if (VT == MVT::i64)
11459         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
11460       break;
11461     }
11462   }
11463
11464   return std::vector<unsigned>();
11465 }
11466
11467 std::pair<unsigned, const TargetRegisterClass*>
11468 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
11469                                                 EVT VT) const {
11470   // First, see if this is a constraint that directly corresponds to an LLVM
11471   // register class.
11472   if (Constraint.size() == 1) {
11473     // GCC Constraint Letters
11474     switch (Constraint[0]) {
11475     default: break;
11476     case 'r':   // GENERAL_REGS
11477     case 'l':   // INDEX_REGS
11478       if (VT == MVT::i8)
11479         return std::make_pair(0U, X86::GR8RegisterClass);
11480       if (VT == MVT::i16)
11481         return std::make_pair(0U, X86::GR16RegisterClass);
11482       if (VT == MVT::i32 || !Subtarget->is64Bit())
11483         return std::make_pair(0U, X86::GR32RegisterClass);
11484       return std::make_pair(0U, X86::GR64RegisterClass);
11485     case 'R':   // LEGACY_REGS
11486       if (VT == MVT::i8)
11487         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
11488       if (VT == MVT::i16)
11489         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
11490       if (VT == MVT::i32 || !Subtarget->is64Bit())
11491         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
11492       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
11493     case 'f':  // FP Stack registers.
11494       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
11495       // value to the correct fpstack register class.
11496       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
11497         return std::make_pair(0U, X86::RFP32RegisterClass);
11498       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
11499         return std::make_pair(0U, X86::RFP64RegisterClass);
11500       return std::make_pair(0U, X86::RFP80RegisterClass);
11501     case 'y':   // MMX_REGS if MMX allowed.
11502       if (!Subtarget->hasMMX()) break;
11503       return std::make_pair(0U, X86::VR64RegisterClass);
11504     case 'Y':   // SSE_REGS if SSE2 allowed
11505       if (!Subtarget->hasSSE2()) break;
11506       // FALL THROUGH.
11507     case 'x':   // SSE_REGS if SSE1 allowed
11508       if (!Subtarget->hasSSE1()) break;
11509
11510       switch (VT.getSimpleVT().SimpleTy) {
11511       default: break;
11512       // Scalar SSE types.
11513       case MVT::f32:
11514       case MVT::i32:
11515         return std::make_pair(0U, X86::FR32RegisterClass);
11516       case MVT::f64:
11517       case MVT::i64:
11518         return std::make_pair(0U, X86::FR64RegisterClass);
11519       // Vector types.
11520       case MVT::v16i8:
11521       case MVT::v8i16:
11522       case MVT::v4i32:
11523       case MVT::v2i64:
11524       case MVT::v4f32:
11525       case MVT::v2f64:
11526         return std::make_pair(0U, X86::VR128RegisterClass);
11527       }
11528       break;
11529     }
11530   }
11531
11532   // Use the default implementation in TargetLowering to convert the register
11533   // constraint into a member of a register class.
11534   std::pair<unsigned, const TargetRegisterClass*> Res;
11535   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
11536
11537   // Not found as a standard register?
11538   if (Res.second == 0) {
11539     // Map st(0) -> st(7) -> ST0
11540     if (Constraint.size() == 7 && Constraint[0] == '{' &&
11541         tolower(Constraint[1]) == 's' &&
11542         tolower(Constraint[2]) == 't' &&
11543         Constraint[3] == '(' &&
11544         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
11545         Constraint[5] == ')' &&
11546         Constraint[6] == '}') {
11547
11548       Res.first = X86::ST0+Constraint[4]-'0';
11549       Res.second = X86::RFP80RegisterClass;
11550       return Res;
11551     }
11552
11553     // GCC allows "st(0)" to be called just plain "st".
11554     if (StringRef("{st}").equals_lower(Constraint)) {
11555       Res.first = X86::ST0;
11556       Res.second = X86::RFP80RegisterClass;
11557       return Res;
11558     }
11559
11560     // flags -> EFLAGS
11561     if (StringRef("{flags}").equals_lower(Constraint)) {
11562       Res.first = X86::EFLAGS;
11563       Res.second = X86::CCRRegisterClass;
11564       return Res;
11565     }
11566
11567     // 'A' means EAX + EDX.
11568     if (Constraint == "A") {
11569       Res.first = X86::EAX;
11570       Res.second = X86::GR32_ADRegisterClass;
11571       return Res;
11572     }
11573     return Res;
11574   }
11575
11576   // Otherwise, check to see if this is a register class of the wrong value
11577   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
11578   // turn into {ax},{dx}.
11579   if (Res.second->hasType(VT))
11580     return Res;   // Correct type already, nothing to do.
11581
11582   // All of the single-register GCC register classes map their values onto
11583   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
11584   // really want an 8-bit or 32-bit register, map to the appropriate register
11585   // class and return the appropriate register.
11586   if (Res.second == X86::GR16RegisterClass) {
11587     if (VT == MVT::i8) {
11588       unsigned DestReg = 0;
11589       switch (Res.first) {
11590       default: break;
11591       case X86::AX: DestReg = X86::AL; break;
11592       case X86::DX: DestReg = X86::DL; break;
11593       case X86::CX: DestReg = X86::CL; break;
11594       case X86::BX: DestReg = X86::BL; break;
11595       }
11596       if (DestReg) {
11597         Res.first = DestReg;
11598         Res.second = X86::GR8RegisterClass;
11599       }
11600     } else if (VT == MVT::i32) {
11601       unsigned DestReg = 0;
11602       switch (Res.first) {
11603       default: break;
11604       case X86::AX: DestReg = X86::EAX; break;
11605       case X86::DX: DestReg = X86::EDX; break;
11606       case X86::CX: DestReg = X86::ECX; break;
11607       case X86::BX: DestReg = X86::EBX; break;
11608       case X86::SI: DestReg = X86::ESI; break;
11609       case X86::DI: DestReg = X86::EDI; break;
11610       case X86::BP: DestReg = X86::EBP; break;
11611       case X86::SP: DestReg = X86::ESP; break;
11612       }
11613       if (DestReg) {
11614         Res.first = DestReg;
11615         Res.second = X86::GR32RegisterClass;
11616       }
11617     } else if (VT == MVT::i64) {
11618       unsigned DestReg = 0;
11619       switch (Res.first) {
11620       default: break;
11621       case X86::AX: DestReg = X86::RAX; break;
11622       case X86::DX: DestReg = X86::RDX; break;
11623       case X86::CX: DestReg = X86::RCX; break;
11624       case X86::BX: DestReg = X86::RBX; break;
11625       case X86::SI: DestReg = X86::RSI; break;
11626       case X86::DI: DestReg = X86::RDI; break;
11627       case X86::BP: DestReg = X86::RBP; break;
11628       case X86::SP: DestReg = X86::RSP; break;
11629       }
11630       if (DestReg) {
11631         Res.first = DestReg;
11632         Res.second = X86::GR64RegisterClass;
11633       }
11634     }
11635   } else if (Res.second == X86::FR32RegisterClass ||
11636              Res.second == X86::FR64RegisterClass ||
11637              Res.second == X86::VR128RegisterClass) {
11638     // Handle references to XMM physical registers that got mapped into the
11639     // wrong class.  This can happen with constraints like {xmm0} where the
11640     // target independent register mapper will just pick the first match it can
11641     // find, ignoring the required type.
11642     if (VT == MVT::f32)
11643       Res.second = X86::FR32RegisterClass;
11644     else if (VT == MVT::f64)
11645       Res.second = X86::FR64RegisterClass;
11646     else if (X86::VR128RegisterClass->hasType(VT))
11647       Res.second = X86::VR128RegisterClass;
11648   }
11649
11650   return Res;
11651 }