lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "Utils/X86ShuffleDecode.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/IntrinsicLowering.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/CodeGen/MachineModuleInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/MC/MCAsmInfo.h"
  40 #include "llvm/MC/MCContext.h"
  41 #include "llvm/MC/MCExpr.h"
  42 #include "llvm/MC/MCSymbol.h"
  43 #include "llvm/ADT/BitVector.h"
  44 #include "llvm/ADT/SmallSet.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/ADT/StringExtras.h"
  47 #include "llvm/ADT/VectorExtras.h"
  48 #include "llvm/Support/CallSite.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/Dwarf.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 #include "llvm/Target/TargetOptions.h"
  55 using namespace llvm;
  56 using namespace dwarf;
  57
  58 STATISTIC(NumTailCalls, "Number of tail calls");
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static SDValue Insert128BitVector(SDValue Result,
  65                                   SDValue Vec,
  66                                   SDValue Idx,
  67                                   SelectionDAG &DAG,
  68                                   DebugLoc dl);
  69
  70 static SDValue Extract128BitVector(SDValue Vec,
  71                                    SDValue Idx,
  72                                    SelectionDAG &DAG,
  73                                    DebugLoc dl);
  74
  75 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
  76 /// sets things up to match to an AVX VEXTRACTF128 instruction or a
  77 /// simple subregister reference.  Idx is an index in the 128 bits we
  78 /// want.  It need not be aligned to a 128-bit bounday.  That makes
  79 /// lowering EXTRACT_VECTOR_ELT operations easier.
  80 static SDValue Extract128BitVector(SDValue Vec,
  81                                    SDValue Idx,
  82                                    SelectionDAG &DAG,
  83                                    DebugLoc dl) {
  84   EVT VT = Vec.getValueType();
  85   assert(VT.getSizeInBits() == 256 && "Unexpected vector size!");
  86   EVT ElVT = VT.getVectorElementType();
  87   int Factor = VT.getSizeInBits()/128;
  88   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
  89                                   VT.getVectorNumElements()/Factor);
  90
  91   // Extract from UNDEF is UNDEF.
  92   if (Vec.getOpcode() == ISD::UNDEF)
  93     return DAG.getNode(ISD::UNDEF, dl, ResultVT);
  94
  95   if (isa<ConstantSDNode>(Idx)) {
  96     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
  97
  98     // Extract the relevant 128 bits.  Generate an EXTRACT_SUBVECTOR
  99     // we can match to VEXTRACTF128.
 100     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 101
 102     // This is the index of the first element of the 128-bit chunk
 103     // we want.
 104     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 105                                  * ElemsPerChunk);
 106
 107     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 108     SDValue Result = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec,
 109                                  VecIdx);
 110
 111     return Result;
 112   }
 113
 114   return SDValue();
 115 }
 116
 117 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 118 /// sets things up to match to an AVX VINSERTF128 instruction or a
 119 /// simple superregister reference.  Idx is an index in the 128 bits
 120 /// we want.  It need not be aligned to a 128-bit bounday.  That makes
 121 /// lowering INSERT_VECTOR_ELT operations easier.
 122 static SDValue Insert128BitVector(SDValue Result,
 123                                   SDValue Vec,
 124                                   SDValue Idx,
 125                                   SelectionDAG &DAG,
 126                                   DebugLoc dl) {
 127   if (isa<ConstantSDNode>(Idx)) {
 128     EVT VT = Vec.getValueType();
 129     assert(VT.getSizeInBits() == 128 && "Unexpected vector size!");
 130
 131     EVT ElVT = VT.getVectorElementType();
 132     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 133     EVT ResultVT = Result.getValueType();
 134
 135     // Insert the relevant 128 bits.
 136     unsigned ElemsPerChunk = 128/ElVT.getSizeInBits();
 137
 138     // This is the index of the first element of the 128-bit chunk
 139     // we want.
 140     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/128)
 141                                  * ElemsPerChunk);
 142
 143     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 144     Result = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec,
 145                          VecIdx);
 146     return Result;
 147   }
 148
 149   return SDValue();
 150 }
 151
 152 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
 153   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 154   bool is64Bit = Subtarget->is64Bit();
 155
 156   if (Subtarget->isTargetEnvMacho()) {
 157     if (is64Bit)
 158       return new X8664_MachoTargetObjectFile();
 159     return new TargetLoweringObjectFileMachO();
 160   }
 161
 162   if (Subtarget->isTargetELF())
 163     return new TargetLoweringObjectFileELF();
 164   if (Subtarget->isTargetCOFF() && !Subtarget->isTargetEnvMacho())
 165     return new TargetLoweringObjectFileCOFF();
 166   llvm_unreachable("unknown subtarget type");
 167 }
 168
 169 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
 170   : TargetLowering(TM, createTLOF(TM)) {
 171   Subtarget = &TM.getSubtarget<X86Subtarget>();
 172   X86ScalarSSEf64 = Subtarget->hasXMMInt() || Subtarget->hasAVX();
 173   X86ScalarSSEf32 = Subtarget->hasXMM() || Subtarget->hasAVX();
 174   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
 175
 176   RegInfo = TM.getRegisterInfo();
 177   TD = getTargetData();
 178
 179   // Set up the TargetLowering object.
 180   static MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 181
 182   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 183   setBooleanContents(ZeroOrOneBooleanContent);
 184
 185   // For 64-bit since we have so many registers use the ILP scheduler, for
 186   // 32-bit code use the register pressure specific scheduling.
 187   if (Subtarget->is64Bit())
 188     setSchedulingPreference(Sched::ILP);
 189   else
 190     setSchedulingPreference(Sched::RegPressure);
 191   setStackPointerRegisterToSaveRestore(X86StackPtr);
 192
 193   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 194     // Setup Windows compiler runtime calls.
 195     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 196     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 197     setLibcallName(RTLIB::SREM_I64, "_allrem");
 198     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 199     setLibcallName(RTLIB::MUL_I64, "_allmul");
 200     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 201     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 202     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 203     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 204     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 205     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 206     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 207     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 208     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 209   }
 210
 211   if (Subtarget->isTargetDarwin()) {
 212     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 213     setUseUnderscoreSetJmp(false);
 214     setUseUnderscoreLongJmp(false);
 215   } else if (Subtarget->isTargetMingw()) {
 216     // MS runtime is weird: it exports _setjmp, but longjmp!
 217     setUseUnderscoreSetJmp(true);
 218     setUseUnderscoreLongJmp(false);
 219   } else {
 220     setUseUnderscoreSetJmp(true);
 221     setUseUnderscoreLongJmp(true);
 222   }
 223
 224   // Set up the register classes.
 225   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 226   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 227   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 228   if (Subtarget->is64Bit())
 229     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 230
 231   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 232
 233   // We don't accept any truncstore of integer registers.
 234   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 235   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 236   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 237   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 238   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 239   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 240
 241   // SETOEQ and SETUNE require checking two conditions.
 242   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 243   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 244   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 245   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 246   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 247   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 248
 249   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 250   // operation.
 251   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 252   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 253   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 254
 255   if (Subtarget->is64Bit()) {
 256     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 257     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 258   } else if (!UseSoftFloat) {
 259     // We have an algorithm for SSE2->double, and we turn this into a
 260     // 64-bit FILD followed by conditional FADD for other targets.
 261     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 262     // We have an algorithm for SSE2, and we turn this into a 64-bit
 263     // FILD for other targets.
 264     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 265   }
 266
 267   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 268   // this operation.
 269   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 270   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 271
 272   if (!UseSoftFloat) {
 273     // SSE has no i16 to fp conversion, only i32
 274     if (X86ScalarSSEf32) {
 275       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 276       // f32 and f64 cases are Legal, f80 case is not
 277       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 278     } else {
 279       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 280       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 281     }
 282   } else {
 283     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 284     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 285   }
 286
 287   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 288   // are Legal, f80 is custom lowered.
 289   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 290   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 291
 292   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 293   // this operation.
 294   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 295   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 296
 297   if (X86ScalarSSEf32) {
 298     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 299     // f32 and f64 cases are Legal, f80 case is not
 300     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 301   } else {
 302     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 303     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 304   }
 305
 306   // Handle FP_TO_UINT by promoting the destination to a larger signed
 307   // conversion.
 308   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 309   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 310   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 311
 312   if (Subtarget->is64Bit()) {
 313     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 314     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 315   } else if (!UseSoftFloat) {
 316     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 317       // Expand FP_TO_UINT into a select.
 318       // FIXME: We would like to use a Custom expander here eventually to do
 319       // the optimal thing for SSE vs. the default expansion in the legalizer.
 320       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 321     else
 322       // With SSE3 we can use fisttpll to convert to a signed i64; without
 323       // SSE, we're stuck with a fistpll.
 324       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 325   }
 326
 327   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 328   if (!X86ScalarSSEf64) {
 329     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 330     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 331     if (Subtarget->is64Bit()) {
 332       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 333       // Without SSE, i64->f64 goes through memory.
 334       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 335     }
 336   }
 337
 338   // Scalar integer divide and remainder are lowered to use operations that
 339   // produce two results, to match the available instructions. This exposes
 340   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 341   // into a single instruction.
 342   //
 343   // Scalar integer multiply-high is also lowered to use two-result
 344   // operations, to match the available instructions. However, plain multiply
 345   // (low) operations are left as Legal, as there are single-result
 346   // instructions for this in x86. Using the two-result multiply instructions
 347   // when both high and low results are needed must be arranged by dagcombine.
 348   for (unsigned i = 0, e = 4; i != e; ++i) {
 349     MVT VT = IntVTs[i];
 350     setOperationAction(ISD::MULHS, VT, Expand);
 351     setOperationAction(ISD::MULHU, VT, Expand);
 352     setOperationAction(ISD::SDIV, VT, Expand);
 353     setOperationAction(ISD::UDIV, VT, Expand);
 354     setOperationAction(ISD::SREM, VT, Expand);
 355     setOperationAction(ISD::UREM, VT, Expand);
 356
 357     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 358     setOperationAction(ISD::ADDC, VT, Custom);
 359     setOperationAction(ISD::ADDE, VT, Custom);
 360     setOperationAction(ISD::SUBC, VT, Custom);
 361     setOperationAction(ISD::SUBE, VT, Custom);
 362   }
 363
 364   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 365   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 366   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 367   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 368   if (Subtarget->is64Bit())
 369     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 370   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 371   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 372   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 373   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 374   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 375   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 376   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 377   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 378
 379   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 380   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 381   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 382   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 383   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 384   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 385   if (Subtarget->is64Bit()) {
 386     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 387     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 388   }
 389
 390   if (Subtarget->hasPOPCNT()) {
 391     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 392   } else {
 393     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 395     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 396     if (Subtarget->is64Bit())
 397       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 398   }
 399
 400   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 401   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 402
 403   // These should be promoted to a larger select which is supported.
 404   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 405   // X86 wants to expand cmov itself.
 406   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 407   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 412   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 418   if (Subtarget->is64Bit()) {
 419     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 420     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 421   }
 422   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 423
 424   // Darwin ABI issue.
 425   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 426   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 427   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 428   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 429   if (Subtarget->is64Bit())
 430     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 431   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 432   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 433   if (Subtarget->is64Bit()) {
 434     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 435     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 436     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 437     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 438     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 439   }
 440   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 441   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 442   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 443   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 444   if (Subtarget->is64Bit()) {
 445     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 446     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 447     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 448   }
 449
 450   if (Subtarget->hasXMM())
 451     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 452
 453   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 454   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 455
 456   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 457   // Locked instructions, in turn, have implicit fence semantics (all memory
 458   // operations are flushed before issuing the locked instruction, and they
 459   // are not buffered), so we can fold away the common pattern of
 460   // fence-atomic-fence.
 461   setShouldFoldAtomicFences(true);
 462
 463   // Expand certain atomics
 464   for (unsigned i = 0, e = 4; i != e; ++i) {
 465     MVT VT = IntVTs[i];
 466     setOperationAction(ISD::ATOMIC_CMP_SWAP, VT, Custom);
 467     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 469   }
 470
 471   if (!Subtarget->is64Bit()) {
 472     setOperationAction(ISD::ATOMIC_LOAD, MVT::i64, Custom);
 473     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 474     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 475     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 476     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 477     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 478     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 479     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 480   }
 481
 482   if (Subtarget->hasCmpxchg16b()) {
 483     setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i128, Custom);
 484   }
 485
 486   // FIXME - use subtarget debug flags
 487   if (!Subtarget->isTargetDarwin() &&
 488       !Subtarget->isTargetELF() &&
 489       !Subtarget->isTargetCygMing()) {
 490     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 491   }
 492
 493   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 494   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 495   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 496   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 497   if (Subtarget->is64Bit()) {
 498     setExceptionPointerRegister(X86::RAX);
 499     setExceptionSelectorRegister(X86::RDX);
 500   } else {
 501     setExceptionPointerRegister(X86::EAX);
 502     setExceptionSelectorRegister(X86::EDX);
 503   }
 504   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 505   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 506
 507   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 508
 509   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 510
 511   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 512   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 513   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 514   if (Subtarget->is64Bit()) {
 515     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 516     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 517   } else {
 518     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 519     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 520   }
 521
 522   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 523   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 524   setOperationAction(ISD::DYNAMIC_STACKALLOC,
 525                      (Subtarget->is64Bit() ? MVT::i64 : MVT::i32),
 526                      ((Subtarget->isTargetCOFF()
 527                        && !Subtarget->isTargetEnvMacho()) ||
 528                       EnableSegmentedStacks
 529                       ? Custom : Expand));
 530
 531   if (!UseSoftFloat && X86ScalarSSEf64) {
 532     // f32 and f64 use SSE.
 533     // Set up the FP register classes.
 534     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 535     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 536
 537     // Use ANDPD to simulate FABS.
 538     setOperationAction(ISD::FABS , MVT::f64, Custom);
 539     setOperationAction(ISD::FABS , MVT::f32, Custom);
 540
 541     // Use XORP to simulate FNEG.
 542     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 543     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 544
 545     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 546     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 547     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 548
 549     // Lower this to FGETSIGNx86 plus an AND.
 550     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 551     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 552
 553     // We don't support sin/cos/fmod
 554     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 555     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 556     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 557     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 558
 559     // Expand FP immediates into loads from the stack, except for the special
 560     // cases we handle.
 561     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 562     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 563   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 564     // Use SSE for f32, x87 for f64.
 565     // Set up the FP register classes.
 566     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 567     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 568
 569     // Use ANDPS to simulate FABS.
 570     setOperationAction(ISD::FABS , MVT::f32, Custom);
 571
 572     // Use XORP to simulate FNEG.
 573     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 574
 575     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 576
 577     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 578     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 579     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 580
 581     // We don't support sin/cos/fmod
 582     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 583     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 584
 585     // Special cases we handle for FP constants.
 586     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 587     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 588     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 589     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 590     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 591
 592     if (!UnsafeFPMath) {
 593       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 594       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 595     }
 596   } else if (!UseSoftFloat) {
 597     // f32 and f64 in x87.
 598     // Set up the FP register classes.
 599     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 600     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 601
 602     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 603     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 604     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 605     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 606
 607     if (!UnsafeFPMath) {
 608       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 609       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 610     }
 611     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 612     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 613     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 614     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 615     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 616     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 617     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 618     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 619   }
 620
 621   // We don't support FMA.
 622   setOperationAction(ISD::FMA, MVT::f64, Expand);
 623   setOperationAction(ISD::FMA, MVT::f32, Expand);
 624
 625   // Long double always uses X87.
 626   if (!UseSoftFloat) {
 627     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 628     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 629     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 630     {
 631       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 632       addLegalFPImmediate(TmpFlt);  // FLD0
 633       TmpFlt.changeSign();
 634       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 635
 636       bool ignored;
 637       APFloat TmpFlt2(+1.0);
 638       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 639                       &ignored);
 640       addLegalFPImmediate(TmpFlt2);  // FLD1
 641       TmpFlt2.changeSign();
 642       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 643     }
 644
 645     if (!UnsafeFPMath) {
 646       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 647       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 648     }
 649
 650     setOperationAction(ISD::FMA, MVT::f80, Expand);
 651   }
 652
 653   // Always use a library call for pow.
 654   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 655   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 656   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 657
 658   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 659   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 660   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 661   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 662   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 663
 664   // First set operation action for all vector types to either promote
 665   // (for widening) or expand (for scalarization). Then we will selectively
 666   // turn on ones that can be effectively codegen'd.
 667   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 668        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 669     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 670     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 671     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 672     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 673     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 674     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 675     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 676     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 677     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 678     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 679     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 680     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 681     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 682     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 683     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 684     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 685     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 686     setOperationAction(ISD::INSERT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 687     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 688     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 689     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 690     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 691     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 692     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 693     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 694     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 695     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 696     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 697     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 698     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 699     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 700     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 701     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 702     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 703     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 704     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 705     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 706     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 707     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 708     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 709     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 710     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 711     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 712     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 713     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 714     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 715     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 716     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 717     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 718     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 719     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 720     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 721     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 722     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 723     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 724          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 725       setTruncStoreAction((MVT::SimpleValueType)VT,
 726                           (MVT::SimpleValueType)InnerVT, Expand);
 727     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 728     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 729     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 730   }
 731
 732   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 733   // with -msoft-float, disable use of MMX as well.
 734   if (!UseSoftFloat && Subtarget->hasMMX()) {
 735     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 736     // No operations on x86mmx supported, everything uses intrinsics.
 737   }
 738
 739   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 740   // into smaller operations.
 741   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 742   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 743   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 744   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 745   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 746   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 747   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 748   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 749   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 750   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 751   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 752   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 753   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 754   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 755   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 756   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 757   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 758   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 759   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 760   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 761   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 762   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 763   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 764   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 765   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 766   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 767   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 768   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 769   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 770
 771   if (!UseSoftFloat && Subtarget->hasXMM()) {
 772     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 773
 774     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 775     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 776     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 777     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 778     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 779     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 780     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 781     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 782     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 783     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 784     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 785     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 786   }
 787
 788   if (!UseSoftFloat && Subtarget->hasXMMInt()) {
 789     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 790
 791     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 792     // registers cannot be used even for integer operations.
 793     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 794     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 795     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 796     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 797
 798     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 799     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 800     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 801     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 802     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 803     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 804     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 805     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 806     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 807     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 808     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 809     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 810     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 811     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 812     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 813     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 814
 815     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 816     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 817     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 818     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 819
 820     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 821     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 822     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 823     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 824     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 825
 826     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 827     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 828     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 829     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 830     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 831
 832     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 833     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 834       EVT VT = (MVT::SimpleValueType)i;
 835       // Do not attempt to custom lower non-power-of-2 vectors
 836       if (!isPowerOf2_32(VT.getVectorNumElements()))
 837         continue;
 838       // Do not attempt to custom lower non-128-bit vectors
 839       if (!VT.is128BitVector())
 840         continue;
 841       setOperationAction(ISD::BUILD_VECTOR,
 842                          VT.getSimpleVT().SimpleTy, Custom);
 843       setOperationAction(ISD::VECTOR_SHUFFLE,
 844                          VT.getSimpleVT().SimpleTy, Custom);
 845       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 846                          VT.getSimpleVT().SimpleTy, Custom);
 847     }
 848
 849     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 850     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 851     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 852     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 853     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 854     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 855
 856     if (Subtarget->is64Bit()) {
 857       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 858       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 859     }
 860
 861     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 862     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 863       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 864       EVT VT = SVT;
 865
 866       // Do not attempt to promote non-128-bit vectors
 867       if (!VT.is128BitVector())
 868         continue;
 869
 870       setOperationAction(ISD::AND,    SVT, Promote);
 871       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 872       setOperationAction(ISD::OR,     SVT, Promote);
 873       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 874       setOperationAction(ISD::XOR,    SVT, Promote);
 875       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 876       setOperationAction(ISD::LOAD,   SVT, Promote);
 877       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 878       setOperationAction(ISD::SELECT, SVT, Promote);
 879       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 880     }
 881
 882     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 883
 884     // Custom lower v2i64 and v2f64 selects.
 885     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 886     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 887     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 888     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 889
 890     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 891     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 892   }
 893
 894   if (Subtarget->hasSSE41() || Subtarget->hasAVX()) {
 895     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 896     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 897     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 898     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 899     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 900     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 901     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 902     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 903     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 904     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 905
 906     // FIXME: Do we need to handle scalar-to-vector here?
 907     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 908
 909     // Can turn SHL into an integer multiply.
 910     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 911     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 912
 913     // i8 and i16 vectors are custom , because the source register and source
 914     // source memory operand types are not the same width.  f32 vectors are
 915     // custom since the immediate controlling the insert encodes additional
 916     // information.
 917     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 918     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 919     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 920     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 921
 922     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 923     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 924     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 925     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 926
 927     if (Subtarget->is64Bit()) {
 928       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 929       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 930     }
 931   }
 932
 933   if (Subtarget->hasSSE2() || Subtarget->hasAVX()) {
 934     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
 935     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
 936     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
 937     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
 938
 939     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
 940     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
 941     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
 942
 943     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
 944     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
 945   }
 946
 947   if (Subtarget->hasSSE42() || Subtarget->hasAVX())
 948     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 949
 950   if (!UseSoftFloat && Subtarget->hasAVX()) {
 951     addRegisterClass(MVT::v32i8,  X86::VR256RegisterClass);
 952     addRegisterClass(MVT::v16i16, X86::VR256RegisterClass);
 953     addRegisterClass(MVT::v8i32,  X86::VR256RegisterClass);
 954     addRegisterClass(MVT::v8f32,  X86::VR256RegisterClass);
 955     addRegisterClass(MVT::v4i64,  X86::VR256RegisterClass);
 956     addRegisterClass(MVT::v4f64,  X86::VR256RegisterClass);
 957
 958     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 959     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 960     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 961
 962     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 963     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 964     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 965     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 966     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 967     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 968
 969     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 970     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 971     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 972     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 973     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 974     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 975
 976     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
 977     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
 978     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
 979
 980     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4f64,  Custom);
 981     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i64,  Custom);
 982     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f32,  Custom);
 983     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i32,  Custom);
 984     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i8,  Custom);
 985     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i16, Custom);
 986
 987     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
 988     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
 989     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
 990     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
 991
 992     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
 993     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
 994     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
 995     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
 996
 997     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
 998     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
 999
1000     setOperationAction(ISD::VSETCC,            MVT::v32i8, Custom);
1001     setOperationAction(ISD::VSETCC,            MVT::v16i16, Custom);
1002     setOperationAction(ISD::VSETCC,            MVT::v8i32, Custom);
1003     setOperationAction(ISD::VSETCC,            MVT::v4i64, Custom);
1004
1005     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1006     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1007     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1008
1009     setOperationAction(ISD::ADD,               MVT::v4i64, Custom);
1010     setOperationAction(ISD::ADD,               MVT::v8i32, Custom);
1011     setOperationAction(ISD::ADD,               MVT::v16i16, Custom);
1012     setOperationAction(ISD::ADD,               MVT::v32i8, Custom);
1013
1014     setOperationAction(ISD::SUB,               MVT::v4i64, Custom);
1015     setOperationAction(ISD::SUB,               MVT::v8i32, Custom);
1016     setOperationAction(ISD::SUB,               MVT::v16i16, Custom);
1017     setOperationAction(ISD::SUB,               MVT::v32i8, Custom);
1018
1019     setOperationAction(ISD::MUL,               MVT::v4i64, Custom);
1020     setOperationAction(ISD::MUL,               MVT::v8i32, Custom);
1021     setOperationAction(ISD::MUL,               MVT::v16i16, Custom);
1022     // Don't lower v32i8 because there is no 128-bit byte mul
1023
1024     // Custom lower several nodes for 256-bit types.
1025     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1026                   i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
1027       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
1028       EVT VT = SVT;
1029
1030       // Extract subvector is special because the value type
1031       // (result) is 128-bit but the source is 256-bit wide.
1032       if (VT.is128BitVector())
1033         setOperationAction(ISD::EXTRACT_SUBVECTOR, SVT, Custom);
1034
1035       // Do not attempt to custom lower other non-256-bit vectors
1036       if (!VT.is256BitVector())
1037         continue;
1038
1039       setOperationAction(ISD::BUILD_VECTOR,       SVT, Custom);
1040       setOperationAction(ISD::VECTOR_SHUFFLE,     SVT, Custom);
1041       setOperationAction(ISD::INSERT_VECTOR_ELT,  SVT, Custom);
1042       setOperationAction(ISD::EXTRACT_VECTOR_ELT, SVT, Custom);
1043       setOperationAction(ISD::SCALAR_TO_VECTOR,   SVT, Custom);
1044       setOperationAction(ISD::INSERT_SUBVECTOR,   SVT, Custom);
1045     }
1046
1047     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1048     for (unsigned i = (unsigned)MVT::v32i8; i != (unsigned)MVT::v4i64; ++i) {
1049       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
1050       EVT VT = SVT;
1051
1052       // Do not attempt to promote non-256-bit vectors
1053       if (!VT.is256BitVector())
1054         continue;
1055
1056       setOperationAction(ISD::AND,    SVT, Promote);
1057       AddPromotedToType (ISD::AND,    SVT, MVT::v4i64);
1058       setOperationAction(ISD::OR,     SVT, Promote);
1059       AddPromotedToType (ISD::OR,     SVT, MVT::v4i64);
1060       setOperationAction(ISD::XOR,    SVT, Promote);
1061       AddPromotedToType (ISD::XOR,    SVT, MVT::v4i64);
1062       setOperationAction(ISD::LOAD,   SVT, Promote);
1063       AddPromotedToType (ISD::LOAD,   SVT, MVT::v4i64);
1064       setOperationAction(ISD::SELECT, SVT, Promote);
1065       AddPromotedToType (ISD::SELECT, SVT, MVT::v4i64);
1066     }
1067   }
1068
1069   // SIGN_EXTEND_INREGs are evaluated by the extend type. Handle the expansion
1070   // of this type with custom code.
1071   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1072          VT != (unsigned)MVT::LAST_VECTOR_VALUETYPE; VT++) {
1073     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT, Custom);
1074   }
1075
1076   // We want to custom lower some of our intrinsics.
1077   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1078
1079
1080   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1081   // handle type legalization for these operations here.
1082   //
1083   // FIXME: We really should do custom legalization for addition and
1084   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1085   // than generic legalization for 64-bit multiplication-with-overflow, though.
1086   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1087     // Add/Sub/Mul with overflow operations are custom lowered.
1088     MVT VT = IntVTs[i];
1089     setOperationAction(ISD::SADDO, VT, Custom);
1090     setOperationAction(ISD::UADDO, VT, Custom);
1091     setOperationAction(ISD::SSUBO, VT, Custom);
1092     setOperationAction(ISD::USUBO, VT, Custom);
1093     setOperationAction(ISD::SMULO, VT, Custom);
1094     setOperationAction(ISD::UMULO, VT, Custom);
1095   }
1096
1097   // There are no 8-bit 3-address imul/mul instructions
1098   setOperationAction(ISD::SMULO, MVT::i8, Expand);
1099   setOperationAction(ISD::UMULO, MVT::i8, Expand);
1100
1101   if (!Subtarget->is64Bit()) {
1102     // These libcalls are not available in 32-bit.
1103     setLibcallName(RTLIB::SHL_I128, 0);
1104     setLibcallName(RTLIB::SRL_I128, 0);
1105     setLibcallName(RTLIB::SRA_I128, 0);
1106   }
1107
1108   // We have target-specific dag combine patterns for the following nodes:
1109   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1110   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1111   setTargetDAGCombine(ISD::BUILD_VECTOR);
1112   setTargetDAGCombine(ISD::SELECT);
1113   setTargetDAGCombine(ISD::SHL);
1114   setTargetDAGCombine(ISD::SRA);
1115   setTargetDAGCombine(ISD::SRL);
1116   setTargetDAGCombine(ISD::OR);
1117   setTargetDAGCombine(ISD::AND);
1118   setTargetDAGCombine(ISD::ADD);
1119   setTargetDAGCombine(ISD::SUB);
1120   setTargetDAGCombine(ISD::STORE);
1121   setTargetDAGCombine(ISD::ZERO_EXTEND);
1122   setTargetDAGCombine(ISD::SINT_TO_FP);
1123   if (Subtarget->is64Bit())
1124     setTargetDAGCombine(ISD::MUL);
1125
1126   computeRegisterProperties();
1127
1128   // On Darwin, -Os means optimize for size without hurting performance,
1129   // do not reduce the limit.
1130   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1131   maxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1132   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1133   maxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1134   maxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1135   maxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1136   setPrefLoopAlignment(16);
1137   benefitFromCodePlacementOpt = true;
1138
1139   setPrefFunctionAlignment(4);
1140 }
1141
1142
1143 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1144   return MVT::i8;
1145 }
1146
1147
1148 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1149 /// the desired ByVal argument alignment.
1150 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1151   if (MaxAlign == 16)
1152     return;
1153   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1154     if (VTy->getBitWidth() == 128)
1155       MaxAlign = 16;
1156   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1157     unsigned EltAlign = 0;
1158     getMaxByValAlign(ATy->getElementType(), EltAlign);
1159     if (EltAlign > MaxAlign)
1160       MaxAlign = EltAlign;
1161   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1162     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1163       unsigned EltAlign = 0;
1164       getMaxByValAlign(STy->getElementType(i), EltAlign);
1165       if (EltAlign > MaxAlign)
1166         MaxAlign = EltAlign;
1167       if (MaxAlign == 16)
1168         break;
1169     }
1170   }
1171   return;
1172 }
1173
1174 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1175 /// function arguments in the caller parameter area. For X86, aggregates
1176 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1177 /// are at 4-byte boundaries.
1178 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1179   if (Subtarget->is64Bit()) {
1180     // Max of 8 and alignment of type.
1181     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1182     if (TyAlign > 8)
1183       return TyAlign;
1184     return 8;
1185   }
1186
1187   unsigned Align = 4;
1188   if (Subtarget->hasXMM())
1189     getMaxByValAlign(Ty, Align);
1190   return Align;
1191 }
1192
1193 /// getOptimalMemOpType - Returns the target specific optimal type for load
1194 /// and store operations as a result of memset, memcpy, and memmove
1195 /// lowering. If DstAlign is zero that means it's safe to destination
1196 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1197 /// means there isn't a need to check it against alignment requirement,
1198 /// probably because the source does not need to be loaded. If
1199 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1200 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1201 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1202 /// constant so it does not need to be loaded.
1203 /// It returns EVT::Other if the type should be determined using generic
1204 /// target-independent logic.
1205 EVT
1206 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1207                                        unsigned DstAlign, unsigned SrcAlign,
1208                                        bool NonScalarIntSafe,
1209                                        bool MemcpyStrSrc,
1210                                        MachineFunction &MF) const {
1211   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1212   // linux.  This is because the stack realignment code can't handle certain
1213   // cases like PR2962.  This should be removed when PR2962 is fixed.
1214   const Function *F = MF.getFunction();
1215   if (NonScalarIntSafe &&
1216       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1217     if (Size >= 16 &&
1218         (Subtarget->isUnalignedMemAccessFast() ||
1219          ((DstAlign == 0 || DstAlign >= 16) &&
1220           (SrcAlign == 0 || SrcAlign >= 16))) &&
1221         Subtarget->getStackAlignment() >= 16) {
1222       if (Subtarget->hasSSE2())
1223         return MVT::v4i32;
1224       if (Subtarget->hasSSE1())
1225         return MVT::v4f32;
1226     } else if (!MemcpyStrSrc && Size >= 8 &&
1227                !Subtarget->is64Bit() &&
1228                Subtarget->getStackAlignment() >= 8 &&
1229                Subtarget->hasXMMInt()) {
1230       // Do not use f64 to lower memcpy if source is string constant. It's
1231       // better to use i32 to avoid the loads.
1232       return MVT::f64;
1233     }
1234   }
1235   if (Subtarget->is64Bit() && Size >= 8)
1236     return MVT::i64;
1237   return MVT::i32;
1238 }
1239
1240 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1241 /// current function.  The returned value is a member of the
1242 /// MachineJumpTableInfo::JTEntryKind enum.
1243 unsigned X86TargetLowering::getJumpTableEncoding() const {
1244   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1245   // symbol.
1246   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1247       Subtarget->isPICStyleGOT())
1248     return MachineJumpTableInfo::EK_Custom32;
1249
1250   // Otherwise, use the normal jump table encoding heuristics.
1251   return TargetLowering::getJumpTableEncoding();
1252 }
1253
1254 const MCExpr *
1255 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1256                                              const MachineBasicBlock *MBB,
1257                                              unsigned uid,MCContext &Ctx) const{
1258   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1259          Subtarget->isPICStyleGOT());
1260   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1261   // entries.
1262   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1263                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1264 }
1265
1266 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1267 /// jumptable.
1268 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1269                                                     SelectionDAG &DAG) const {
1270   if (!Subtarget->is64Bit())
1271     // This doesn't have DebugLoc associated with it, but is not really the
1272     // same as a Register.
1273     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1274   return Table;
1275 }
1276
1277 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1278 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1279 /// MCExpr.
1280 const MCExpr *X86TargetLowering::
1281 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1282                              MCContext &Ctx) const {
1283   // X86-64 uses RIP relative addressing based on the jump table label.
1284   if (Subtarget->isPICStyleRIPRel())
1285     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1286
1287   // Otherwise, the reference is relative to the PIC base.
1288   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1289 }
1290
1291 // FIXME: Why this routine is here? Move to RegInfo!
1292 std::pair<const TargetRegisterClass*, uint8_t>
1293 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1294   const TargetRegisterClass *RRC = 0;
1295   uint8_t Cost = 1;
1296   switch (VT.getSimpleVT().SimpleTy) {
1297   default:
1298     return TargetLowering::findRepresentativeClass(VT);
1299   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1300     RRC = (Subtarget->is64Bit()
1301            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1302     break;
1303   case MVT::x86mmx:
1304     RRC = X86::VR64RegisterClass;
1305     break;
1306   case MVT::f32: case MVT::f64:
1307   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1308   case MVT::v4f32: case MVT::v2f64:
1309   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1310   case MVT::v4f64:
1311     RRC = X86::VR128RegisterClass;
1312     break;
1313   }
1314   return std::make_pair(RRC, Cost);
1315 }
1316
1317 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1318                                                unsigned &Offset) const {
1319   if (!Subtarget->isTargetLinux())
1320     return false;
1321
1322   if (Subtarget->is64Bit()) {
1323     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1324     Offset = 0x28;
1325     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1326       AddressSpace = 256;
1327     else
1328       AddressSpace = 257;
1329   } else {
1330     // %gs:0x14 on i386
1331     Offset = 0x14;
1332     AddressSpace = 256;
1333   }
1334   return true;
1335 }
1336
1337
1338 //===----------------------------------------------------------------------===//
1339 //               Return Value Calling Convention Implementation
1340 //===----------------------------------------------------------------------===//
1341
1342 #include "X86GenCallingConv.inc"
1343
1344 bool
1345 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1346                                   MachineFunction &MF, bool isVarArg,
1347                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1348                         LLVMContext &Context) const {
1349   SmallVector<CCValAssign, 16> RVLocs;
1350   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1351                  RVLocs, Context);
1352   return CCInfo.CheckReturn(Outs, RetCC_X86);
1353 }
1354
1355 SDValue
1356 X86TargetLowering::LowerReturn(SDValue Chain,
1357                                CallingConv::ID CallConv, bool isVarArg,
1358                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1359                                const SmallVectorImpl<SDValue> &OutVals,
1360                                DebugLoc dl, SelectionDAG &DAG) const {
1361   MachineFunction &MF = DAG.getMachineFunction();
1362   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1363
1364   SmallVector<CCValAssign, 16> RVLocs;
1365   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1366                  RVLocs, *DAG.getContext());
1367   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1368
1369   // Add the regs to the liveout set for the function.
1370   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1371   for (unsigned i = 0; i != RVLocs.size(); ++i)
1372     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1373       MRI.addLiveOut(RVLocs[i].getLocReg());
1374
1375   SDValue Flag;
1376
1377   SmallVector<SDValue, 6> RetOps;
1378   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1379   // Operand #1 = Bytes To Pop
1380   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1381                    MVT::i16));
1382
1383   // Copy the result values into the output registers.
1384   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1385     CCValAssign &VA = RVLocs[i];
1386     assert(VA.isRegLoc() && "Can only return in registers!");
1387     SDValue ValToCopy = OutVals[i];
1388     EVT ValVT = ValToCopy.getValueType();
1389
1390     // If this is x86-64, and we disabled SSE, we can't return FP values,
1391     // or SSE or MMX vectors.
1392     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1393          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1394           (Subtarget->is64Bit() && !Subtarget->hasXMM())) {
1395       report_fatal_error("SSE register return with SSE disabled");
1396     }
1397     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1398     // llvm-gcc has never done it right and no one has noticed, so this
1399     // should be OK for now.
1400     if (ValVT == MVT::f64 &&
1401         (Subtarget->is64Bit() && !Subtarget->hasXMMInt()))
1402       report_fatal_error("SSE2 register return with SSE2 disabled");
1403
1404     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1405     // the RET instruction and handled by the FP Stackifier.
1406     if (VA.getLocReg() == X86::ST0 ||
1407         VA.getLocReg() == X86::ST1) {
1408       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1409       // change the value to the FP stack register class.
1410       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1411         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1412       RetOps.push_back(ValToCopy);
1413       // Don't emit a copytoreg.
1414       continue;
1415     }
1416
1417     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1418     // which is returned in RAX / RDX.
1419     if (Subtarget->is64Bit()) {
1420       if (ValVT == MVT::x86mmx) {
1421         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1422           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1423           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1424                                   ValToCopy);
1425           // If we don't have SSE2 available, convert to v4f32 so the generated
1426           // register is legal.
1427           if (!Subtarget->hasSSE2())
1428             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1429         }
1430       }
1431     }
1432
1433     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1434     Flag = Chain.getValue(1);
1435   }
1436
1437   // The x86-64 ABI for returning structs by value requires that we copy
1438   // the sret argument into %rax for the return. We saved the argument into
1439   // a virtual register in the entry block, so now we copy the value out
1440   // and into %rax.
1441   if (Subtarget->is64Bit() &&
1442       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1443     MachineFunction &MF = DAG.getMachineFunction();
1444     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1445     unsigned Reg = FuncInfo->getSRetReturnReg();
1446     assert(Reg &&
1447            "SRetReturnReg should have been set in LowerFormalArguments().");
1448     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1449
1450     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1451     Flag = Chain.getValue(1);
1452
1453     // RAX now acts like a return value.
1454     MRI.addLiveOut(X86::RAX);
1455   }
1456
1457   RetOps[0] = Chain;  // Update chain.
1458
1459   // Add the flag if we have it.
1460   if (Flag.getNode())
1461     RetOps.push_back(Flag);
1462
1463   return DAG.getNode(X86ISD::RET_FLAG, dl,
1464                      MVT::Other, &RetOps[0], RetOps.size());
1465 }
1466
1467 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N) const {
1468   if (N->getNumValues() != 1)
1469     return false;
1470   if (!N->hasNUsesOfValue(1, 0))
1471     return false;
1472
1473   SDNode *Copy = *N->use_begin();
1474   if (Copy->getOpcode() != ISD::CopyToReg &&
1475       Copy->getOpcode() != ISD::FP_EXTEND)
1476     return false;
1477
1478   bool HasRet = false;
1479   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1480        UI != UE; ++UI) {
1481     if (UI->getOpcode() != X86ISD::RET_FLAG)
1482       return false;
1483     HasRet = true;
1484   }
1485
1486   return HasRet;
1487 }
1488
1489 EVT
1490 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1491                                             ISD::NodeType ExtendKind) const {
1492   MVT ReturnMVT;
1493   // TODO: Is this also valid on 32-bit?
1494   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
1495     ReturnMVT = MVT::i8;
1496   else
1497     ReturnMVT = MVT::i32;
1498
1499   EVT MinVT = getRegisterType(Context, ReturnMVT);
1500   return VT.bitsLT(MinVT) ? MinVT : VT;
1501 }
1502
1503 /// LowerCallResult - Lower the result values of a call into the
1504 /// appropriate copies out of appropriate physical registers.
1505 ///
1506 SDValue
1507 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1508                                    CallingConv::ID CallConv, bool isVarArg,
1509                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1510                                    DebugLoc dl, SelectionDAG &DAG,
1511                                    SmallVectorImpl<SDValue> &InVals) const {
1512
1513   // Assign locations to each value returned by this call.
1514   SmallVector<CCValAssign, 16> RVLocs;
1515   bool Is64Bit = Subtarget->is64Bit();
1516   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1517                  getTargetMachine(), RVLocs, *DAG.getContext());
1518   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1519
1520   // Copy all of the result registers out of their specified physreg.
1521   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1522     CCValAssign &VA = RVLocs[i];
1523     EVT CopyVT = VA.getValVT();
1524
1525     // If this is x86-64, and we disabled SSE, we can't return FP values
1526     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1527         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasXMM())) {
1528       report_fatal_error("SSE register return with SSE disabled");
1529     }
1530
1531     SDValue Val;
1532
1533     // If this is a call to a function that returns an fp value on the floating
1534     // point stack, we must guarantee the the value is popped from the stack, so
1535     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1536     // if the return value is not used. We use the FpPOP_RETVAL instruction
1537     // instead.
1538     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1539       // If we prefer to use the value in xmm registers, copy it out as f80 and
1540       // use a truncate to move it from fp stack reg to xmm reg.
1541       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1542       SDValue Ops[] = { Chain, InFlag };
1543       Chain = SDValue(DAG.getMachineNode(X86::FpPOP_RETVAL, dl, CopyVT,
1544                                          MVT::Other, MVT::Glue, Ops, 2), 1);
1545       Val = Chain.getValue(0);
1546
1547       // Round the f80 to the right size, which also moves it to the appropriate
1548       // xmm register.
1549       if (CopyVT != VA.getValVT())
1550         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1551                           // This truncation won't change the value.
1552                           DAG.getIntPtrConstant(1));
1553     } else {
1554       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1555                                  CopyVT, InFlag).getValue(1);
1556       Val = Chain.getValue(0);
1557     }
1558     InFlag = Chain.getValue(2);
1559     InVals.push_back(Val);
1560   }
1561
1562   return Chain;
1563 }
1564
1565
1566 //===----------------------------------------------------------------------===//
1567 //                C & StdCall & Fast Calling Convention implementation
1568 //===----------------------------------------------------------------------===//
1569 //  StdCall calling convention seems to be standard for many Windows' API
1570 //  routines and around. It differs from C calling convention just a little:
1571 //  callee should clean up the stack, not caller. Symbols should be also
1572 //  decorated in some fancy way :) It doesn't support any vector arguments.
1573 //  For info on fast calling convention see Fast Calling Convention (tail call)
1574 //  implementation LowerX86_32FastCCCallTo.
1575
1576 /// CallIsStructReturn - Determines whether a call uses struct return
1577 /// semantics.
1578 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1579   if (Outs.empty())
1580     return false;
1581
1582   return Outs[0].Flags.isSRet();
1583 }
1584
1585 /// ArgsAreStructReturn - Determines whether a function uses struct
1586 /// return semantics.
1587 static bool
1588 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1589   if (Ins.empty())
1590     return false;
1591
1592   return Ins[0].Flags.isSRet();
1593 }
1594
1595 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1596 /// by "Src" to address "Dst" with size and alignment information specified by
1597 /// the specific parameter attribute. The copy will be passed as a byval
1598 /// function parameter.
1599 static SDValue
1600 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1601                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1602                           DebugLoc dl) {
1603   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1604
1605   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1606                        /*isVolatile*/false, /*AlwaysInline=*/true,
1607                        MachinePointerInfo(), MachinePointerInfo());
1608 }
1609
1610 /// IsTailCallConvention - Return true if the calling convention is one that
1611 /// supports tail call optimization.
1612 static bool IsTailCallConvention(CallingConv::ID CC) {
1613   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1614 }
1615
1616 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
1617   if (!CI->isTailCall())
1618     return false;
1619
1620   CallSite CS(CI);
1621   CallingConv::ID CalleeCC = CS.getCallingConv();
1622   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1623     return false;
1624
1625   return true;
1626 }
1627
1628 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1629 /// a tailcall target by changing its ABI.
1630 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1631   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1632 }
1633
1634 SDValue
1635 X86TargetLowering::LowerMemArgument(SDValue Chain,
1636                                     CallingConv::ID CallConv,
1637                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1638                                     DebugLoc dl, SelectionDAG &DAG,
1639                                     const CCValAssign &VA,
1640                                     MachineFrameInfo *MFI,
1641                                     unsigned i) const {
1642   // Create the nodes corresponding to a load from this parameter slot.
1643   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1644   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1645   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1646   EVT ValVT;
1647
1648   // If value is passed by pointer we have address passed instead of the value
1649   // itself.
1650   if (VA.getLocInfo() == CCValAssign::Indirect)
1651     ValVT = VA.getLocVT();
1652   else
1653     ValVT = VA.getValVT();
1654
1655   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1656   // changed with more analysis.
1657   // In case of tail call optimization mark all arguments mutable. Since they
1658   // could be overwritten by lowering of arguments in case of a tail call.
1659   if (Flags.isByVal()) {
1660     unsigned Bytes = Flags.getByValSize();
1661     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
1662     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
1663     return DAG.getFrameIndex(FI, getPointerTy());
1664   } else {
1665     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1666                                     VA.getLocMemOffset(), isImmutable);
1667     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1668     return DAG.getLoad(ValVT, dl, Chain, FIN,
1669                        MachinePointerInfo::getFixedStack(FI),
1670                        false, false, 0);
1671   }
1672 }
1673
1674 SDValue
1675 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1676                                         CallingConv::ID CallConv,
1677                                         bool isVarArg,
1678                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1679                                         DebugLoc dl,
1680                                         SelectionDAG &DAG,
1681                                         SmallVectorImpl<SDValue> &InVals)
1682                                           const {
1683   MachineFunction &MF = DAG.getMachineFunction();
1684   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1685
1686   const Function* Fn = MF.getFunction();
1687   if (Fn->hasExternalLinkage() &&
1688       Subtarget->isTargetCygMing() &&
1689       Fn->getName() == "main")
1690     FuncInfo->setForceFramePointer(true);
1691
1692   MachineFrameInfo *MFI = MF.getFrameInfo();
1693   bool Is64Bit = Subtarget->is64Bit();
1694   bool IsWin64 = Subtarget->isTargetWin64();
1695
1696   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1697          "Var args not supported with calling convention fastcc or ghc");
1698
1699   // Assign locations to all of the incoming arguments.
1700   SmallVector<CCValAssign, 16> ArgLocs;
1701   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1702                  ArgLocs, *DAG.getContext());
1703
1704   // Allocate shadow area for Win64
1705   if (IsWin64) {
1706     CCInfo.AllocateStack(32, 8);
1707   }
1708
1709   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
1710
1711   unsigned LastVal = ~0U;
1712   SDValue ArgValue;
1713   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1714     CCValAssign &VA = ArgLocs[i];
1715     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1716     // places.
1717     assert(VA.getValNo() != LastVal &&
1718            "Don't support value assigned to multiple locs yet");
1719     LastVal = VA.getValNo();
1720
1721     if (VA.isRegLoc()) {
1722       EVT RegVT = VA.getLocVT();
1723       TargetRegisterClass *RC = NULL;
1724       if (RegVT == MVT::i32)
1725         RC = X86::GR32RegisterClass;
1726       else if (Is64Bit && RegVT == MVT::i64)
1727         RC = X86::GR64RegisterClass;
1728       else if (RegVT == MVT::f32)
1729         RC = X86::FR32RegisterClass;
1730       else if (RegVT == MVT::f64)
1731         RC = X86::FR64RegisterClass;
1732       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1733         RC = X86::VR256RegisterClass;
1734       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1735         RC = X86::VR128RegisterClass;
1736       else if (RegVT == MVT::x86mmx)
1737         RC = X86::VR64RegisterClass;
1738       else
1739         llvm_unreachable("Unknown argument type!");
1740
1741       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1742       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1743
1744       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1745       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1746       // right size.
1747       if (VA.getLocInfo() == CCValAssign::SExt)
1748         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1749                                DAG.getValueType(VA.getValVT()));
1750       else if (VA.getLocInfo() == CCValAssign::ZExt)
1751         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1752                                DAG.getValueType(VA.getValVT()));
1753       else if (VA.getLocInfo() == CCValAssign::BCvt)
1754         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
1755
1756       if (VA.isExtInLoc()) {
1757         // Handle MMX values passed in XMM regs.
1758         if (RegVT.isVector()) {
1759           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1760                                  ArgValue);
1761         } else
1762           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1763       }
1764     } else {
1765       assert(VA.isMemLoc());
1766       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1767     }
1768
1769     // If value is passed via pointer - do a load.
1770     if (VA.getLocInfo() == CCValAssign::Indirect)
1771       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1772                              MachinePointerInfo(), false, false, 0);
1773
1774     InVals.push_back(ArgValue);
1775   }
1776
1777   // The x86-64 ABI for returning structs by value requires that we copy
1778   // the sret argument into %rax for the return. Save the argument into
1779   // a virtual register so that we can access it from the return points.
1780   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1781     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1782     unsigned Reg = FuncInfo->getSRetReturnReg();
1783     if (!Reg) {
1784       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1785       FuncInfo->setSRetReturnReg(Reg);
1786     }
1787     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1788     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1789   }
1790
1791   unsigned StackSize = CCInfo.getNextStackOffset();
1792   // Align stack specially for tail calls.
1793   if (FuncIsMadeTailCallSafe(CallConv))
1794     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1795
1796   // If the function takes variable number of arguments, make a frame index for
1797   // the start of the first vararg value... for expansion of llvm.va_start.
1798   if (isVarArg) {
1799     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1800                     CallConv != CallingConv::X86_ThisCall)) {
1801       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1802     }
1803     if (Is64Bit) {
1804       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1805
1806       // FIXME: We should really autogenerate these arrays
1807       static const unsigned GPR64ArgRegsWin64[] = {
1808         X86::RCX, X86::RDX, X86::R8,  X86::R9
1809       };
1810       static const unsigned GPR64ArgRegs64Bit[] = {
1811         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1812       };
1813       static const unsigned XMMArgRegs64Bit[] = {
1814         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1815         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1816       };
1817       const unsigned *GPR64ArgRegs;
1818       unsigned NumXMMRegs = 0;
1819
1820       if (IsWin64) {
1821         // The XMM registers which might contain var arg parameters are shadowed
1822         // in their paired GPR.  So we only need to save the GPR to their home
1823         // slots.
1824         TotalNumIntRegs = 4;
1825         GPR64ArgRegs = GPR64ArgRegsWin64;
1826       } else {
1827         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1828         GPR64ArgRegs = GPR64ArgRegs64Bit;
1829
1830         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1831       }
1832       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1833                                                        TotalNumIntRegs);
1834
1835       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1836       assert(!(NumXMMRegs && !Subtarget->hasXMM()) &&
1837              "SSE register cannot be used when SSE is disabled!");
1838       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1839              "SSE register cannot be used when SSE is disabled!");
1840       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasXMM())
1841         // Kernel mode asks for SSE to be disabled, so don't push them
1842         // on the stack.
1843         TotalNumXMMRegs = 0;
1844
1845       if (IsWin64) {
1846         const TargetFrameLowering &TFI = *getTargetMachine().getFrameLowering();
1847         // Get to the caller-allocated home save location.  Add 8 to account
1848         // for the return address.
1849         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1850         FuncInfo->setRegSaveFrameIndex(
1851           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1852         // Fixup to set vararg frame on shadow area (4 x i64).
1853         if (NumIntRegs < 4)
1854           FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1855       } else {
1856         // For X86-64, if there are vararg parameters that are passed via
1857         // registers, then we must store them to their spots on the stack so they
1858         // may be loaded by deferencing the result of va_next.
1859         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1860         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1861         FuncInfo->setRegSaveFrameIndex(
1862           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1863                                false));
1864       }
1865
1866       // Store the integer parameter registers.
1867       SmallVector<SDValue, 8> MemOps;
1868       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1869                                         getPointerTy());
1870       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1871       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1872         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1873                                   DAG.getIntPtrConstant(Offset));
1874         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1875                                      X86::GR64RegisterClass);
1876         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1877         SDValue Store =
1878           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1879                        MachinePointerInfo::getFixedStack(
1880                          FuncInfo->getRegSaveFrameIndex(), Offset),
1881                        false, false, 0);
1882         MemOps.push_back(Store);
1883         Offset += 8;
1884       }
1885
1886       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1887         // Now store the XMM (fp + vector) parameter registers.
1888         SmallVector<SDValue, 11> SaveXMMOps;
1889         SaveXMMOps.push_back(Chain);
1890
1891         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1892         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1893         SaveXMMOps.push_back(ALVal);
1894
1895         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1896                                FuncInfo->getRegSaveFrameIndex()));
1897         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1898                                FuncInfo->getVarArgsFPOffset()));
1899
1900         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1901           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1902                                        X86::VR128RegisterClass);
1903           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1904           SaveXMMOps.push_back(Val);
1905         }
1906         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1907                                      MVT::Other,
1908                                      &SaveXMMOps[0], SaveXMMOps.size()));
1909       }
1910
1911       if (!MemOps.empty())
1912         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1913                             &MemOps[0], MemOps.size());
1914     }
1915   }
1916
1917   // Some CCs need callee pop.
1918   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt)) {
1919     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1920   } else {
1921     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1922     // If this is an sret function, the return should pop the hidden pointer.
1923     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1924       FuncInfo->setBytesToPopOnReturn(4);
1925   }
1926
1927   if (!Is64Bit) {
1928     // RegSaveFrameIndex is X86-64 only.
1929     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1930     if (CallConv == CallingConv::X86_FastCall ||
1931         CallConv == CallingConv::X86_ThisCall)
1932       // fastcc functions can't have varargs.
1933       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1934   }
1935
1936   FuncInfo->setArgumentStackSize(StackSize);
1937
1938   return Chain;
1939 }
1940
1941 SDValue
1942 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1943                                     SDValue StackPtr, SDValue Arg,
1944                                     DebugLoc dl, SelectionDAG &DAG,
1945                                     const CCValAssign &VA,
1946                                     ISD::ArgFlagsTy Flags) const {
1947   unsigned LocMemOffset = VA.getLocMemOffset();
1948   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1949   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1950   if (Flags.isByVal())
1951     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1952
1953   return DAG.getStore(Chain, dl, Arg, PtrOff,
1954                       MachinePointerInfo::getStack(LocMemOffset),
1955                       false, false, 0);
1956 }
1957
1958 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1959 /// optimization is performed and it is required.
1960 SDValue
1961 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1962                                            SDValue &OutRetAddr, SDValue Chain,
1963                                            bool IsTailCall, bool Is64Bit,
1964                                            int FPDiff, DebugLoc dl) const {
1965   // Adjust the Return address stack slot.
1966   EVT VT = getPointerTy();
1967   OutRetAddr = getReturnAddressFrameIndex(DAG);
1968
1969   // Load the "old" Return address.
1970   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1971                            false, false, 0);
1972   return SDValue(OutRetAddr.getNode(), 1);
1973 }
1974
1975 /// EmitTailCallStoreRetAddr - Emit a store of the return address if tail call
1976 /// optimization is performed and it is required (FPDiff!=0).
1977 static SDValue
1978 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1979                          SDValue Chain, SDValue RetAddrFrIdx,
1980                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1981   // Store the return address to the appropriate stack slot.
1982   if (!FPDiff) return Chain;
1983   // Calculate the new stack slot for the return address.
1984   int SlotSize = Is64Bit ? 8 : 4;
1985   int NewReturnAddrFI =
1986     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1987   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1988   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1989   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1990                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1991                        false, false, 0);
1992   return Chain;
1993 }
1994
1995 SDValue
1996 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1997                              CallingConv::ID CallConv, bool isVarArg,
1998                              bool &isTailCall,
1999                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2000                              const SmallVectorImpl<SDValue> &OutVals,
2001                              const SmallVectorImpl<ISD::InputArg> &Ins,
2002                              DebugLoc dl, SelectionDAG &DAG,
2003                              SmallVectorImpl<SDValue> &InVals) const {
2004   MachineFunction &MF = DAG.getMachineFunction();
2005   bool Is64Bit        = Subtarget->is64Bit();
2006   bool IsWin64        = Subtarget->isTargetWin64();
2007   bool IsStructRet    = CallIsStructReturn(Outs);
2008   bool IsSibcall      = false;
2009
2010   if (isTailCall) {
2011     // Check if it's really possible to do a tail call.
2012     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2013                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
2014                                                    Outs, OutVals, Ins, DAG);
2015
2016     // Sibcalls are automatically detected tailcalls which do not require
2017     // ABI changes.
2018     if (!GuaranteedTailCallOpt && isTailCall)
2019       IsSibcall = true;
2020
2021     if (isTailCall)
2022       ++NumTailCalls;
2023   }
2024
2025   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2026          "Var args not supported with calling convention fastcc or ghc");
2027
2028   // Analyze operands of the call, assigning locations to each operand.
2029   SmallVector<CCValAssign, 16> ArgLocs;
2030   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
2031                  ArgLocs, *DAG.getContext());
2032
2033   // Allocate shadow area for Win64
2034   if (IsWin64) {
2035     CCInfo.AllocateStack(32, 8);
2036   }
2037
2038   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2039
2040   // Get a count of how many bytes are to be pushed on the stack.
2041   unsigned NumBytes = CCInfo.getNextStackOffset();
2042   if (IsSibcall)
2043     // This is a sibcall. The memory operands are available in caller's
2044     // own caller's stack.
2045     NumBytes = 0;
2046   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
2047     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2048
2049   int FPDiff = 0;
2050   if (isTailCall && !IsSibcall) {
2051     // Lower arguments at fp - stackoffset + fpdiff.
2052     unsigned NumBytesCallerPushed =
2053       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
2054     FPDiff = NumBytesCallerPushed - NumBytes;
2055
2056     // Set the delta of movement of the returnaddr stackslot.
2057     // But only set if delta is greater than previous delta.
2058     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
2059       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
2060   }
2061
2062   if (!IsSibcall)
2063     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2064
2065   SDValue RetAddrFrIdx;
2066   // Load return address for tail calls.
2067   if (isTailCall && FPDiff)
2068     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2069                                     Is64Bit, FPDiff, dl);
2070
2071   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2072   SmallVector<SDValue, 8> MemOpChains;
2073   SDValue StackPtr;
2074
2075   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2076   // of tail call optimization arguments are handle later.
2077   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2078     CCValAssign &VA = ArgLocs[i];
2079     EVT RegVT = VA.getLocVT();
2080     SDValue Arg = OutVals[i];
2081     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2082     bool isByVal = Flags.isByVal();
2083
2084     // Promote the value if needed.
2085     switch (VA.getLocInfo()) {
2086     default: llvm_unreachable("Unknown loc info!");
2087     case CCValAssign::Full: break;
2088     case CCValAssign::SExt:
2089       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2090       break;
2091     case CCValAssign::ZExt:
2092       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2093       break;
2094     case CCValAssign::AExt:
2095       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
2096         // Special case: passing MMX values in XMM registers.
2097         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2098         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2099         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2100       } else
2101         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2102       break;
2103     case CCValAssign::BCvt:
2104       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2105       break;
2106     case CCValAssign::Indirect: {
2107       // Store the argument.
2108       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2109       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2110       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2111                            MachinePointerInfo::getFixedStack(FI),
2112                            false, false, 0);
2113       Arg = SpillSlot;
2114       break;
2115     }
2116     }
2117
2118     if (VA.isRegLoc()) {
2119       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2120       if (isVarArg && IsWin64) {
2121         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2122         // shadow reg if callee is a varargs function.
2123         unsigned ShadowReg = 0;
2124         switch (VA.getLocReg()) {
2125         case X86::XMM0: ShadowReg = X86::RCX; break;
2126         case X86::XMM1: ShadowReg = X86::RDX; break;
2127         case X86::XMM2: ShadowReg = X86::R8; break;
2128         case X86::XMM3: ShadowReg = X86::R9; break;
2129         }
2130         if (ShadowReg)
2131           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2132       }
2133     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2134       assert(VA.isMemLoc());
2135       if (StackPtr.getNode() == 0)
2136         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2137       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2138                                              dl, DAG, VA, Flags));
2139     }
2140   }
2141
2142   if (!MemOpChains.empty())
2143     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2144                         &MemOpChains[0], MemOpChains.size());
2145
2146   // Build a sequence of copy-to-reg nodes chained together with token chain
2147   // and flag operands which copy the outgoing args into registers.
2148   SDValue InFlag;
2149   // Tail call byval lowering might overwrite argument registers so in case of
2150   // tail call optimization the copies to registers are lowered later.
2151   if (!isTailCall)
2152     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2153       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2154                                RegsToPass[i].second, InFlag);
2155       InFlag = Chain.getValue(1);
2156     }
2157
2158   if (Subtarget->isPICStyleGOT()) {
2159     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2160     // GOT pointer.
2161     if (!isTailCall) {
2162       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2163                                DAG.getNode(X86ISD::GlobalBaseReg,
2164                                            DebugLoc(), getPointerTy()),
2165                                InFlag);
2166       InFlag = Chain.getValue(1);
2167     } else {
2168       // If we are tail calling and generating PIC/GOT style code load the
2169       // address of the callee into ECX. The value in ecx is used as target of
2170       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2171       // for tail calls on PIC/GOT architectures. Normally we would just put the
2172       // address of GOT into ebx and then call target@PLT. But for tail calls
2173       // ebx would be restored (since ebx is callee saved) before jumping to the
2174       // target@PLT.
2175
2176       // Note: The actual moving to ECX is done further down.
2177       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2178       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2179           !G->getGlobal()->hasProtectedVisibility())
2180         Callee = LowerGlobalAddress(Callee, DAG);
2181       else if (isa<ExternalSymbolSDNode>(Callee))
2182         Callee = LowerExternalSymbol(Callee, DAG);
2183     }
2184   }
2185
2186   if (Is64Bit && isVarArg && !IsWin64) {
2187     // From AMD64 ABI document:
2188     // For calls that may call functions that use varargs or stdargs
2189     // (prototype-less calls or calls to functions containing ellipsis (...) in
2190     // the declaration) %al is used as hidden argument to specify the number
2191     // of SSE registers used. The contents of %al do not need to match exactly
2192     // the number of registers, but must be an ubound on the number of SSE
2193     // registers used and is in the range 0 - 8 inclusive.
2194
2195     // Count the number of XMM registers allocated.
2196     static const unsigned XMMArgRegs[] = {
2197       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2198       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2199     };
2200     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2201     assert((Subtarget->hasXMM() || !NumXMMRegs)
2202            && "SSE registers cannot be used when SSE is disabled");
2203
2204     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2205                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2206     InFlag = Chain.getValue(1);
2207   }
2208
2209
2210   // For tail calls lower the arguments to the 'real' stack slot.
2211   if (isTailCall) {
2212     // Force all the incoming stack arguments to be loaded from the stack
2213     // before any new outgoing arguments are stored to the stack, because the
2214     // outgoing stack slots may alias the incoming argument stack slots, and
2215     // the alias isn't otherwise explicit. This is slightly more conservative
2216     // than necessary, because it means that each store effectively depends
2217     // on every argument instead of just those arguments it would clobber.
2218     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2219
2220     SmallVector<SDValue, 8> MemOpChains2;
2221     SDValue FIN;
2222     int FI = 0;
2223     // Do not flag preceding copytoreg stuff together with the following stuff.
2224     InFlag = SDValue();
2225     if (GuaranteedTailCallOpt) {
2226       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2227         CCValAssign &VA = ArgLocs[i];
2228         if (VA.isRegLoc())
2229           continue;
2230         assert(VA.isMemLoc());
2231         SDValue Arg = OutVals[i];
2232         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2233         // Create frame index.
2234         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2235         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2236         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2237         FIN = DAG.getFrameIndex(FI, getPointerTy());
2238
2239         if (Flags.isByVal()) {
2240           // Copy relative to framepointer.
2241           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2242           if (StackPtr.getNode() == 0)
2243             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2244                                           getPointerTy());
2245           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2246
2247           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2248                                                            ArgChain,
2249                                                            Flags, DAG, dl));
2250         } else {
2251           // Store relative to framepointer.
2252           MemOpChains2.push_back(
2253             DAG.getStore(ArgChain, dl, Arg, FIN,
2254                          MachinePointerInfo::getFixedStack(FI),
2255                          false, false, 0));
2256         }
2257       }
2258     }
2259
2260     if (!MemOpChains2.empty())
2261       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2262                           &MemOpChains2[0], MemOpChains2.size());
2263
2264     // Copy arguments to their registers.
2265     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2266       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2267                                RegsToPass[i].second, InFlag);
2268       InFlag = Chain.getValue(1);
2269     }
2270     InFlag =SDValue();
2271
2272     // Store the return address to the appropriate stack slot.
2273     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2274                                      FPDiff, dl);
2275   }
2276
2277   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2278     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2279     // In the 64-bit large code model, we have to make all calls
2280     // through a register, since the call instruction's 32-bit
2281     // pc-relative offset may not be large enough to hold the whole
2282     // address.
2283   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2284     // If the callee is a GlobalAddress node (quite common, every direct call
2285     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2286     // it.
2287
2288     // We should use extra load for direct calls to dllimported functions in
2289     // non-JIT mode.
2290     const GlobalValue *GV = G->getGlobal();
2291     if (!GV->hasDLLImportLinkage()) {
2292       unsigned char OpFlags = 0;
2293       bool ExtraLoad = false;
2294       unsigned WrapperKind = ISD::DELETED_NODE;
2295
2296       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2297       // external symbols most go through the PLT in PIC mode.  If the symbol
2298       // has hidden or protected visibility, or if it is static or local, then
2299       // we don't need to use the PLT - we can directly call it.
2300       if (Subtarget->isTargetELF() &&
2301           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2302           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2303         OpFlags = X86II::MO_PLT;
2304       } else if (Subtarget->isPICStyleStubAny() &&
2305                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2306                  (!Subtarget->getTargetTriple().isMacOSX() ||
2307                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2308         // PC-relative references to external symbols should go through $stub,
2309         // unless we're building with the leopard linker or later, which
2310         // automatically synthesizes these stubs.
2311         OpFlags = X86II::MO_DARWIN_STUB;
2312       } else if (Subtarget->isPICStyleRIPRel() &&
2313                  isa<Function>(GV) &&
2314                  cast<Function>(GV)->hasFnAttr(Attribute::NonLazyBind)) {
2315         // If the function is marked as non-lazy, generate an indirect call
2316         // which loads from the GOT directly. This avoids runtime overhead
2317         // at the cost of eager binding (and one extra byte of encoding).
2318         OpFlags = X86II::MO_GOTPCREL;
2319         WrapperKind = X86ISD::WrapperRIP;
2320         ExtraLoad = true;
2321       }
2322
2323       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2324                                           G->getOffset(), OpFlags);
2325
2326       // Add a wrapper if needed.
2327       if (WrapperKind != ISD::DELETED_NODE)
2328         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
2329       // Add extra indirection if needed.
2330       if (ExtraLoad)
2331         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
2332                              MachinePointerInfo::getGOT(),
2333                              false, false, 0);
2334     }
2335   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2336     unsigned char OpFlags = 0;
2337
2338     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
2339     // external symbols should go through the PLT.
2340     if (Subtarget->isTargetELF() &&
2341         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2342       OpFlags = X86II::MO_PLT;
2343     } else if (Subtarget->isPICStyleStubAny() &&
2344                (!Subtarget->getTargetTriple().isMacOSX() ||
2345                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2346       // PC-relative references to external symbols should go through $stub,
2347       // unless we're building with the leopard linker or later, which
2348       // automatically synthesizes these stubs.
2349       OpFlags = X86II::MO_DARWIN_STUB;
2350     }
2351
2352     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2353                                          OpFlags);
2354   }
2355
2356   // Returns a chain & a flag for retval copy to use.
2357   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2358   SmallVector<SDValue, 8> Ops;
2359
2360   if (!IsSibcall && isTailCall) {
2361     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2362                            DAG.getIntPtrConstant(0, true), InFlag);
2363     InFlag = Chain.getValue(1);
2364   }
2365
2366   Ops.push_back(Chain);
2367   Ops.push_back(Callee);
2368
2369   if (isTailCall)
2370     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2371
2372   // Add argument registers to the end of the list so that they are known live
2373   // into the call.
2374   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2375     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2376                                   RegsToPass[i].second.getValueType()));
2377
2378   // Add an implicit use GOT pointer in EBX.
2379   if (!isTailCall && Subtarget->isPICStyleGOT())
2380     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2381
2382   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2383   if (Is64Bit && isVarArg && !IsWin64)
2384     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2385
2386   if (InFlag.getNode())
2387     Ops.push_back(InFlag);
2388
2389   if (isTailCall) {
2390     // We used to do:
2391     //// If this is the first return lowered for this function, add the regs
2392     //// to the liveout set for the function.
2393     // This isn't right, although it's probably harmless on x86; liveouts
2394     // should be computed from returns not tail calls.  Consider a void
2395     // function making a tail call to a function returning int.
2396     return DAG.getNode(X86ISD::TC_RETURN, dl,
2397                        NodeTys, &Ops[0], Ops.size());
2398   }
2399
2400   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2401   InFlag = Chain.getValue(1);
2402
2403   // Create the CALLSEQ_END node.
2404   unsigned NumBytesForCalleeToPush;
2405   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt))
2406     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2407   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2408     // If this is a call to a struct-return function, the callee
2409     // pops the hidden struct pointer, so we have to push it back.
2410     // This is common for Darwin/X86, Linux & Mingw32 targets.
2411     NumBytesForCalleeToPush = 4;
2412   else
2413     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2414
2415   // Returns a flag for retval copy to use.
2416   if (!IsSibcall) {
2417     Chain = DAG.getCALLSEQ_END(Chain,
2418                                DAG.getIntPtrConstant(NumBytes, true),
2419                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2420                                                      true),
2421                                InFlag);
2422     InFlag = Chain.getValue(1);
2423   }
2424
2425   // Handle result values, copying them out of physregs into vregs that we
2426   // return.
2427   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2428                          Ins, dl, DAG, InVals);
2429 }
2430
2431
2432 //===----------------------------------------------------------------------===//
2433 //                Fast Calling Convention (tail call) implementation
2434 //===----------------------------------------------------------------------===//
2435
2436 //  Like std call, callee cleans arguments, convention except that ECX is
2437 //  reserved for storing the tail called function address. Only 2 registers are
2438 //  free for argument passing (inreg). Tail call optimization is performed
2439 //  provided:
2440 //                * tailcallopt is enabled
2441 //                * caller/callee are fastcc
2442 //  On X86_64 architecture with GOT-style position independent code only local
2443 //  (within module) calls are supported at the moment.
2444 //  To keep the stack aligned according to platform abi the function
2445 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2446 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2447 //  If a tail called function callee has more arguments than the caller the
2448 //  caller needs to make sure that there is room to move the RETADDR to. This is
2449 //  achieved by reserving an area the size of the argument delta right after the
2450 //  original REtADDR, but before the saved framepointer or the spilled registers
2451 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2452 //  stack layout:
2453 //    arg1
2454 //    arg2
2455 //    RETADDR
2456 //    [ new RETADDR
2457 //      move area ]
2458 //    (possible EBP)
2459 //    ESI
2460 //    EDI
2461 //    local1 ..
2462
2463 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2464 /// for a 16 byte align requirement.
2465 unsigned
2466 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2467                                                SelectionDAG& DAG) const {
2468   MachineFunction &MF = DAG.getMachineFunction();
2469   const TargetMachine &TM = MF.getTarget();
2470   const TargetFrameLowering &TFI = *TM.getFrameLowering();
2471   unsigned StackAlignment = TFI.getStackAlignment();
2472   uint64_t AlignMask = StackAlignment - 1;
2473   int64_t Offset = StackSize;
2474   uint64_t SlotSize = TD->getPointerSize();
2475   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2476     // Number smaller than 12 so just add the difference.
2477     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2478   } else {
2479     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2480     Offset = ((~AlignMask) & Offset) + StackAlignment +
2481       (StackAlignment-SlotSize);
2482   }
2483   return Offset;
2484 }
2485
2486 /// MatchingStackOffset - Return true if the given stack call argument is
2487 /// already available in the same position (relatively) of the caller's
2488 /// incoming argument stack.
2489 static
2490 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2491                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2492                          const X86InstrInfo *TII) {
2493   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2494   int FI = INT_MAX;
2495   if (Arg.getOpcode() == ISD::CopyFromReg) {
2496     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2497     if (!TargetRegisterInfo::isVirtualRegister(VR))
2498       return false;
2499     MachineInstr *Def = MRI->getVRegDef(VR);
2500     if (!Def)
2501       return false;
2502     if (!Flags.isByVal()) {
2503       if (!TII->isLoadFromStackSlot(Def, FI))
2504         return false;
2505     } else {
2506       unsigned Opcode = Def->getOpcode();
2507       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2508           Def->getOperand(1).isFI()) {
2509         FI = Def->getOperand(1).getIndex();
2510         Bytes = Flags.getByValSize();
2511       } else
2512         return false;
2513     }
2514   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2515     if (Flags.isByVal())
2516       // ByVal argument is passed in as a pointer but it's now being
2517       // dereferenced. e.g.
2518       // define @foo(%struct.X* %A) {
2519       //   tail call @bar(%struct.X* byval %A)
2520       // }
2521       return false;
2522     SDValue Ptr = Ld->getBasePtr();
2523     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2524     if (!FINode)
2525       return false;
2526     FI = FINode->getIndex();
2527   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
2528     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
2529     FI = FINode->getIndex();
2530     Bytes = Flags.getByValSize();
2531   } else
2532     return false;
2533
2534   assert(FI != INT_MAX);
2535   if (!MFI->isFixedObjectIndex(FI))
2536     return false;
2537   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2538 }
2539
2540 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2541 /// for tail call optimization. Targets which want to do tail call
2542 /// optimization should implement this function.
2543 bool
2544 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2545                                                      CallingConv::ID CalleeCC,
2546                                                      bool isVarArg,
2547                                                      bool isCalleeStructRet,
2548                                                      bool isCallerStructRet,
2549                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2550                                     const SmallVectorImpl<SDValue> &OutVals,
2551                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2552                                                      SelectionDAG& DAG) const {
2553   if (!IsTailCallConvention(CalleeCC) &&
2554       CalleeCC != CallingConv::C)
2555     return false;
2556
2557   // If -tailcallopt is specified, make fastcc functions tail-callable.
2558   const MachineFunction &MF = DAG.getMachineFunction();
2559   const Function *CallerF = DAG.getMachineFunction().getFunction();
2560   CallingConv::ID CallerCC = CallerF->getCallingConv();
2561   bool CCMatch = CallerCC == CalleeCC;
2562
2563   if (GuaranteedTailCallOpt) {
2564     if (IsTailCallConvention(CalleeCC) && CCMatch)
2565       return true;
2566     return false;
2567   }
2568
2569   // Look for obvious safe cases to perform tail call optimization that do not
2570   // require ABI changes. This is what gcc calls sibcall.
2571
2572   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2573   // emit a special epilogue.
2574   if (RegInfo->needsStackRealignment(MF))
2575     return false;
2576
2577   // Also avoid sibcall optimization if either caller or callee uses struct
2578   // return semantics.
2579   if (isCalleeStructRet || isCallerStructRet)
2580     return false;
2581
2582   // An stdcall caller is expected to clean up its arguments; the callee
2583   // isn't going to do that.
2584   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2585     return false;
2586
2587   // Do not sibcall optimize vararg calls unless all arguments are passed via
2588   // registers.
2589   if (isVarArg && !Outs.empty()) {
2590
2591     // Optimizing for varargs on Win64 is unlikely to be safe without
2592     // additional testing.
2593     if (Subtarget->isTargetWin64())
2594       return false;
2595
2596     SmallVector<CCValAssign, 16> ArgLocs;
2597     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2598                    getTargetMachine(), ArgLocs, *DAG.getContext());
2599
2600     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2601     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2602       if (!ArgLocs[i].isRegLoc())
2603         return false;
2604   }
2605
2606   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2607   // Therefore if it's not used by the call it is not safe to optimize this into
2608   // a sibcall.
2609   bool Unused = false;
2610   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2611     if (!Ins[i].Used) {
2612       Unused = true;
2613       break;
2614     }
2615   }
2616   if (Unused) {
2617     SmallVector<CCValAssign, 16> RVLocs;
2618     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(),
2619                    getTargetMachine(), RVLocs, *DAG.getContext());
2620     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2621     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2622       CCValAssign &VA = RVLocs[i];
2623       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2624         return false;
2625     }
2626   }
2627
2628   // If the calling conventions do not match, then we'd better make sure the
2629   // results are returned in the same way as what the caller expects.
2630   if (!CCMatch) {
2631     SmallVector<CCValAssign, 16> RVLocs1;
2632     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
2633                     getTargetMachine(), RVLocs1, *DAG.getContext());
2634     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2635
2636     SmallVector<CCValAssign, 16> RVLocs2;
2637     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
2638                     getTargetMachine(), RVLocs2, *DAG.getContext());
2639     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2640
2641     if (RVLocs1.size() != RVLocs2.size())
2642       return false;
2643     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2644       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2645         return false;
2646       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2647         return false;
2648       if (RVLocs1[i].isRegLoc()) {
2649         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2650           return false;
2651       } else {
2652         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2653           return false;
2654       }
2655     }
2656   }
2657
2658   // If the callee takes no arguments then go on to check the results of the
2659   // call.
2660   if (!Outs.empty()) {
2661     // Check if stack adjustment is needed. For now, do not do this if any
2662     // argument is passed on the stack.
2663     SmallVector<CCValAssign, 16> ArgLocs;
2664     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2665                    getTargetMachine(), ArgLocs, *DAG.getContext());
2666
2667     // Allocate shadow area for Win64
2668     if (Subtarget->isTargetWin64()) {
2669       CCInfo.AllocateStack(32, 8);
2670     }
2671
2672     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2673     if (CCInfo.getNextStackOffset()) {
2674       MachineFunction &MF = DAG.getMachineFunction();
2675       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2676         return false;
2677
2678       // Check if the arguments are already laid out in the right way as
2679       // the caller's fixed stack objects.
2680       MachineFrameInfo *MFI = MF.getFrameInfo();
2681       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2682       const X86InstrInfo *TII =
2683         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2684       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2685         CCValAssign &VA = ArgLocs[i];
2686         SDValue Arg = OutVals[i];
2687         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2688         if (VA.getLocInfo() == CCValAssign::Indirect)
2689           return false;
2690         if (!VA.isRegLoc()) {
2691           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2692                                    MFI, MRI, TII))
2693             return false;
2694         }
2695       }
2696     }
2697
2698     // If the tailcall address may be in a register, then make sure it's
2699     // possible to register allocate for it. In 32-bit, the call address can
2700     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2701     // callee-saved registers are restored. These happen to be the same
2702     // registers used to pass 'inreg' arguments so watch out for those.
2703     if (!Subtarget->is64Bit() &&
2704         !isa<GlobalAddressSDNode>(Callee) &&
2705         !isa<ExternalSymbolSDNode>(Callee)) {
2706       unsigned NumInRegs = 0;
2707       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2708         CCValAssign &VA = ArgLocs[i];
2709         if (!VA.isRegLoc())
2710           continue;
2711         unsigned Reg = VA.getLocReg();
2712         switch (Reg) {
2713         default: break;
2714         case X86::EAX: case X86::EDX: case X86::ECX:
2715           if (++NumInRegs == 3)
2716             return false;
2717           break;
2718         }
2719       }
2720     }
2721   }
2722
2723   return true;
2724 }
2725
2726 FastISel *
2727 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2728   return X86::createFastISel(funcInfo);
2729 }
2730
2731
2732 //===----------------------------------------------------------------------===//
2733 //                           Other Lowering Hooks
2734 //===----------------------------------------------------------------------===//
2735
2736 static bool MayFoldLoad(SDValue Op) {
2737   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2738 }
2739
2740 static bool MayFoldIntoStore(SDValue Op) {
2741   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2742 }
2743
2744 static bool isTargetShuffle(unsigned Opcode) {
2745   switch(Opcode) {
2746   default: return false;
2747   case X86ISD::PSHUFD:
2748   case X86ISD::PSHUFHW:
2749   case X86ISD::PSHUFLW:
2750   case X86ISD::SHUFPD:
2751   case X86ISD::PALIGN:
2752   case X86ISD::SHUFPS:
2753   case X86ISD::MOVLHPS:
2754   case X86ISD::MOVLHPD:
2755   case X86ISD::MOVHLPS:
2756   case X86ISD::MOVLPS:
2757   case X86ISD::MOVLPD:
2758   case X86ISD::MOVSHDUP:
2759   case X86ISD::MOVSLDUP:
2760   case X86ISD::MOVDDUP:
2761   case X86ISD::MOVSS:
2762   case X86ISD::MOVSD:
2763   case X86ISD::UNPCKLPS:
2764   case X86ISD::UNPCKLPD:
2765   case X86ISD::VUNPCKLPSY:
2766   case X86ISD::VUNPCKLPDY:
2767   case X86ISD::PUNPCKLWD:
2768   case X86ISD::PUNPCKLBW:
2769   case X86ISD::PUNPCKLDQ:
2770   case X86ISD::PUNPCKLQDQ:
2771   case X86ISD::UNPCKHPS:
2772   case X86ISD::UNPCKHPD:
2773   case X86ISD::VUNPCKHPSY:
2774   case X86ISD::VUNPCKHPDY:
2775   case X86ISD::PUNPCKHWD:
2776   case X86ISD::PUNPCKHBW:
2777   case X86ISD::PUNPCKHDQ:
2778   case X86ISD::PUNPCKHQDQ:
2779   case X86ISD::VPERMILPS:
2780   case X86ISD::VPERMILPSY:
2781   case X86ISD::VPERMILPD:
2782   case X86ISD::VPERMILPDY:
2783   case X86ISD::VPERM2F128:
2784     return true;
2785   }
2786   return false;
2787 }
2788
2789 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2790                                                SDValue V1, SelectionDAG &DAG) {
2791   switch(Opc) {
2792   default: llvm_unreachable("Unknown x86 shuffle node");
2793   case X86ISD::MOVSHDUP:
2794   case X86ISD::MOVSLDUP:
2795   case X86ISD::MOVDDUP:
2796     return DAG.getNode(Opc, dl, VT, V1);
2797   }
2798
2799   return SDValue();
2800 }
2801
2802 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2803                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2804   switch(Opc) {
2805   default: llvm_unreachable("Unknown x86 shuffle node");
2806   case X86ISD::PSHUFD:
2807   case X86ISD::PSHUFHW:
2808   case X86ISD::PSHUFLW:
2809   case X86ISD::VPERMILPS:
2810   case X86ISD::VPERMILPSY:
2811   case X86ISD::VPERMILPD:
2812   case X86ISD::VPERMILPDY:
2813     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2814   }
2815
2816   return SDValue();
2817 }
2818
2819 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2820                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2821   switch(Opc) {
2822   default: llvm_unreachable("Unknown x86 shuffle node");
2823   case X86ISD::PALIGN:
2824   case X86ISD::SHUFPD:
2825   case X86ISD::SHUFPS:
2826   case X86ISD::VPERM2F128:
2827     return DAG.getNode(Opc, dl, VT, V1, V2,
2828                        DAG.getConstant(TargetMask, MVT::i8));
2829   }
2830   return SDValue();
2831 }
2832
2833 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2834                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2835   switch(Opc) {
2836   default: llvm_unreachable("Unknown x86 shuffle node");
2837   case X86ISD::MOVLHPS:
2838   case X86ISD::MOVLHPD:
2839   case X86ISD::MOVHLPS:
2840   case X86ISD::MOVLPS:
2841   case X86ISD::MOVLPD:
2842   case X86ISD::MOVSS:
2843   case X86ISD::MOVSD:
2844   case X86ISD::UNPCKLPS:
2845   case X86ISD::UNPCKLPD:
2846   case X86ISD::VUNPCKLPSY:
2847   case X86ISD::VUNPCKLPDY:
2848   case X86ISD::PUNPCKLWD:
2849   case X86ISD::PUNPCKLBW:
2850   case X86ISD::PUNPCKLDQ:
2851   case X86ISD::PUNPCKLQDQ:
2852   case X86ISD::UNPCKHPS:
2853   case X86ISD::UNPCKHPD:
2854   case X86ISD::VUNPCKHPSY:
2855   case X86ISD::VUNPCKHPDY:
2856   case X86ISD::PUNPCKHWD:
2857   case X86ISD::PUNPCKHBW:
2858   case X86ISD::PUNPCKHDQ:
2859   case X86ISD::PUNPCKHQDQ:
2860     return DAG.getNode(Opc, dl, VT, V1, V2);
2861   }
2862   return SDValue();
2863 }
2864
2865 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2866   MachineFunction &MF = DAG.getMachineFunction();
2867   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2868   int ReturnAddrIndex = FuncInfo->getRAIndex();
2869
2870   if (ReturnAddrIndex == 0) {
2871     // Set up a frame object for the return address.
2872     uint64_t SlotSize = TD->getPointerSize();
2873     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2874                                                            false);
2875     FuncInfo->setRAIndex(ReturnAddrIndex);
2876   }
2877
2878   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2879 }
2880
2881
2882 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2883                                        bool hasSymbolicDisplacement) {
2884   // Offset should fit into 32 bit immediate field.
2885   if (!isInt<32>(Offset))
2886     return false;
2887
2888   // If we don't have a symbolic displacement - we don't have any extra
2889   // restrictions.
2890   if (!hasSymbolicDisplacement)
2891     return true;
2892
2893   // FIXME: Some tweaks might be needed for medium code model.
2894   if (M != CodeModel::Small && M != CodeModel::Kernel)
2895     return false;
2896
2897   // For small code model we assume that latest object is 16MB before end of 31
2898   // bits boundary. We may also accept pretty large negative constants knowing
2899   // that all objects are in the positive half of address space.
2900   if (M == CodeModel::Small && Offset < 16*1024*1024)
2901     return true;
2902
2903   // For kernel code model we know that all object resist in the negative half
2904   // of 32bits address space. We may not accept negative offsets, since they may
2905   // be just off and we may accept pretty large positive ones.
2906   if (M == CodeModel::Kernel && Offset > 0)
2907     return true;
2908
2909   return false;
2910 }
2911
2912 /// isCalleePop - Determines whether the callee is required to pop its
2913 /// own arguments. Callee pop is necessary to support tail calls.
2914 bool X86::isCalleePop(CallingConv::ID CallingConv,
2915                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
2916   if (IsVarArg)
2917     return false;
2918
2919   switch (CallingConv) {
2920   default:
2921     return false;
2922   case CallingConv::X86_StdCall:
2923     return !is64Bit;
2924   case CallingConv::X86_FastCall:
2925     return !is64Bit;
2926   case CallingConv::X86_ThisCall:
2927     return !is64Bit;
2928   case CallingConv::Fast:
2929     return TailCallOpt;
2930   case CallingConv::GHC:
2931     return TailCallOpt;
2932   }
2933 }
2934
2935 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2936 /// specific condition code, returning the condition code and the LHS/RHS of the
2937 /// comparison to make.
2938 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2939                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2940   if (!isFP) {
2941     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2942       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2943         // X > -1   -> X == 0, jump !sign.
2944         RHS = DAG.getConstant(0, RHS.getValueType());
2945         return X86::COND_NS;
2946       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2947         // X < 0   -> X == 0, jump on sign.
2948         return X86::COND_S;
2949       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2950         // X < 1   -> X <= 0
2951         RHS = DAG.getConstant(0, RHS.getValueType());
2952         return X86::COND_LE;
2953       }
2954     }
2955
2956     switch (SetCCOpcode) {
2957     default: llvm_unreachable("Invalid integer condition!");
2958     case ISD::SETEQ:  return X86::COND_E;
2959     case ISD::SETGT:  return X86::COND_G;
2960     case ISD::SETGE:  return X86::COND_GE;
2961     case ISD::SETLT:  return X86::COND_L;
2962     case ISD::SETLE:  return X86::COND_LE;
2963     case ISD::SETNE:  return X86::COND_NE;
2964     case ISD::SETULT: return X86::COND_B;
2965     case ISD::SETUGT: return X86::COND_A;
2966     case ISD::SETULE: return X86::COND_BE;
2967     case ISD::SETUGE: return X86::COND_AE;
2968     }
2969   }
2970
2971   // First determine if it is required or is profitable to flip the operands.
2972
2973   // If LHS is a foldable load, but RHS is not, flip the condition.
2974   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
2975       !ISD::isNON_EXTLoad(RHS.getNode())) {
2976     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2977     std::swap(LHS, RHS);
2978   }
2979
2980   switch (SetCCOpcode) {
2981   default: break;
2982   case ISD::SETOLT:
2983   case ISD::SETOLE:
2984   case ISD::SETUGT:
2985   case ISD::SETUGE:
2986     std::swap(LHS, RHS);
2987     break;
2988   }
2989
2990   // On a floating point condition, the flags are set as follows:
2991   // ZF  PF  CF   op
2992   //  0 | 0 | 0 | X > Y
2993   //  0 | 0 | 1 | X < Y
2994   //  1 | 0 | 0 | X == Y
2995   //  1 | 1 | 1 | unordered
2996   switch (SetCCOpcode) {
2997   default: llvm_unreachable("Condcode should be pre-legalized away");
2998   case ISD::SETUEQ:
2999   case ISD::SETEQ:   return X86::COND_E;
3000   case ISD::SETOLT:              // flipped
3001   case ISD::SETOGT:
3002   case ISD::SETGT:   return X86::COND_A;
3003   case ISD::SETOLE:              // flipped
3004   case ISD::SETOGE:
3005   case ISD::SETGE:   return X86::COND_AE;
3006   case ISD::SETUGT:              // flipped
3007   case ISD::SETULT:
3008   case ISD::SETLT:   return X86::COND_B;
3009   case ISD::SETUGE:              // flipped
3010   case ISD::SETULE:
3011   case ISD::SETLE:   return X86::COND_BE;
3012   case ISD::SETONE:
3013   case ISD::SETNE:   return X86::COND_NE;
3014   case ISD::SETUO:   return X86::COND_P;
3015   case ISD::SETO:    return X86::COND_NP;
3016   case ISD::SETOEQ:
3017   case ISD::SETUNE:  return X86::COND_INVALID;
3018   }
3019 }
3020
3021 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3022 /// code. Current x86 isa includes the following FP cmov instructions:
3023 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3024 static bool hasFPCMov(unsigned X86CC) {
3025   switch (X86CC) {
3026   default:
3027     return false;
3028   case X86::COND_B:
3029   case X86::COND_BE:
3030   case X86::COND_E:
3031   case X86::COND_P:
3032   case X86::COND_A:
3033   case X86::COND_AE:
3034   case X86::COND_NE:
3035   case X86::COND_NP:
3036     return true;
3037   }
3038 }
3039
3040 /// isFPImmLegal - Returns true if the target can instruction select the
3041 /// specified FP immediate natively. If false, the legalizer will
3042 /// materialize the FP immediate as a load from a constant pool.
3043 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3044   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3045     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3046       return true;
3047   }
3048   return false;
3049 }
3050
3051 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3052 /// the specified range (L, H].
3053 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3054   return (Val < 0) || (Val >= Low && Val < Hi);
3055 }
3056
3057 /// isUndefOrInRange - Return true if every element in Mask, begining
3058 /// from position Pos and ending in Pos+Size, falls within the specified
3059 /// range (L, L+Pos]. or is undef.
3060 static bool isUndefOrInRange(const SmallVectorImpl<int> &Mask,
3061                              int Pos, int Size, int Low, int Hi) {
3062   for (int i = Pos, e = Pos+Size; i != e; ++i)
3063     if (!isUndefOrInRange(Mask[i], Low, Hi))
3064       return false;
3065   return true;
3066 }
3067
3068 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3069 /// specified value.
3070 static bool isUndefOrEqual(int Val, int CmpVal) {
3071   if (Val < 0 || Val == CmpVal)
3072     return true;
3073   return false;
3074 }
3075
3076 /// isSequentialOrUndefInRange - Return true if every element in Mask, begining
3077 /// from position Pos and ending in Pos+Size, falls within the specified
3078 /// sequential range (L, L+Pos]. or is undef.
3079 static bool isSequentialOrUndefInRange(const SmallVectorImpl<int> &Mask,
3080                                        int Pos, int Size, int Low) {
3081   for (int i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3082     if (!isUndefOrEqual(Mask[i], Low))
3083       return false;
3084   return true;
3085 }
3086
3087 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
3088 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
3089 /// the second operand.
3090 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3091   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
3092     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
3093   if (VT == MVT::v2f64 || VT == MVT::v2i64)
3094     return (Mask[0] < 2 && Mask[1] < 2);
3095   return false;
3096 }
3097
3098 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
3099   SmallVector<int, 8> M;
3100   N->getMask(M);
3101   return ::isPSHUFDMask(M, N->getValueType(0));
3102 }
3103
3104 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
3105 /// is suitable for input to PSHUFHW.
3106 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3107   if (VT != MVT::v8i16)
3108     return false;
3109
3110   // Lower quadword copied in order or undef.
3111   for (int i = 0; i != 4; ++i)
3112     if (Mask[i] >= 0 && Mask[i] != i)
3113       return false;
3114
3115   // Upper quadword shuffled.
3116   for (int i = 4; i != 8; ++i)
3117     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
3118       return false;
3119
3120   return true;
3121 }
3122
3123 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
3124   SmallVector<int, 8> M;
3125   N->getMask(M);
3126   return ::isPSHUFHWMask(M, N->getValueType(0));
3127 }
3128
3129 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
3130 /// is suitable for input to PSHUFLW.
3131 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3132   if (VT != MVT::v8i16)
3133     return false;
3134
3135   // Upper quadword copied in order.
3136   for (int i = 4; i != 8; ++i)
3137     if (Mask[i] >= 0 && Mask[i] != i)
3138       return false;
3139
3140   // Lower quadword shuffled.
3141   for (int i = 0; i != 4; ++i)
3142     if (Mask[i] >= 4)
3143       return false;
3144
3145   return true;
3146 }
3147
3148 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
3149   SmallVector<int, 8> M;
3150   N->getMask(M);
3151   return ::isPSHUFLWMask(M, N->getValueType(0));
3152 }
3153
3154 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
3155 /// is suitable for input to PALIGNR.
3156 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
3157                           bool hasSSSE3) {
3158   int i, e = VT.getVectorNumElements();
3159   if (VT.getSizeInBits() != 128 && VT.getSizeInBits() != 64)
3160     return false;
3161
3162   // Do not handle v2i64 / v2f64 shuffles with palignr.
3163   if (e < 4 || !hasSSSE3)
3164     return false;
3165
3166   for (i = 0; i != e; ++i)
3167     if (Mask[i] >= 0)
3168       break;
3169
3170   // All undef, not a palignr.
3171   if (i == e)
3172     return false;
3173
3174   // Make sure we're shifting in the right direction.
3175   if (Mask[i] <= i)
3176     return false;
3177
3178   int s = Mask[i] - i;
3179
3180   // Check the rest of the elements to see if they are consecutive.
3181   for (++i; i != e; ++i) {
3182     int m = Mask[i];
3183     if (m >= 0 && m != s+i)
3184       return false;
3185   }
3186   return true;
3187 }
3188
3189 /// isVSHUFPSYMask - Return true if the specified VECTOR_SHUFFLE operand
3190 /// specifies a shuffle of elements that is suitable for input to 256-bit
3191 /// VSHUFPSY.
3192 static bool isVSHUFPSYMask(const SmallVectorImpl<int> &Mask, EVT VT,
3193                           const X86Subtarget *Subtarget) {
3194   int NumElems = VT.getVectorNumElements();
3195
3196   if (!Subtarget->hasAVX() || VT.getSizeInBits() != 256)
3197     return false;
3198
3199   if (NumElems != 8)
3200     return false;
3201
3202   // VSHUFPSY divides the resulting vector into 4 chunks.
3203   // The sources are also splitted into 4 chunks, and each destination
3204   // chunk must come from a different source chunk.
3205   //
3206   //  SRC1 =>   X7    X6    X5    X4    X3    X2    X1    X0
3207   //  SRC2 =>   Y7    Y6    Y5    Y4    Y3    Y2    Y1    Y9
3208   //
3209   //  DST  =>  Y7..Y4,   Y7..Y4,   X7..X4,   X7..X4,
3210   //           Y3..Y0,   Y3..Y0,   X3..X0,   X3..X0
3211   //
3212   int QuarterSize = NumElems/4;
3213   int HalfSize = QuarterSize*2;
3214   for (int i = 0; i < QuarterSize; ++i)
3215     if (!isUndefOrInRange(Mask[i], 0, HalfSize))
3216       return false;
3217   for (int i = QuarterSize; i < QuarterSize*2; ++i)
3218     if (!isUndefOrInRange(Mask[i], NumElems, NumElems+HalfSize))
3219       return false;
3220
3221   // The mask of the second half must be the same as the first but with
3222   // the appropriate offsets. This works in the same way as VPERMILPS
3223   // works with masks.
3224   for (int i = QuarterSize*2; i < QuarterSize*3; ++i) {
3225     if (!isUndefOrInRange(Mask[i], HalfSize, NumElems))
3226       return false;
3227     int FstHalfIdx = i-HalfSize;
3228     if (Mask[FstHalfIdx] < 0)
3229       continue;
3230     if (!isUndefOrEqual(Mask[i], Mask[FstHalfIdx]+HalfSize))
3231       return false;
3232   }
3233   for (int i = QuarterSize*3; i < NumElems; ++i) {
3234     if (!isUndefOrInRange(Mask[i], NumElems+HalfSize, NumElems*2))
3235       return false;
3236     int FstHalfIdx = i-HalfSize;
3237     if (Mask[FstHalfIdx] < 0)
3238       continue;
3239     if (!isUndefOrEqual(Mask[i], Mask[FstHalfIdx]+HalfSize))
3240       return false;
3241
3242   }
3243
3244   return true;
3245 }
3246
3247 /// getShuffleVSHUFPSYImmediate - Return the appropriate immediate to shuffle
3248 /// the specified VECTOR_MASK mask with VSHUFPSY instruction.
3249 static unsigned getShuffleVSHUFPSYImmediate(SDNode *N) {
3250   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3251   EVT VT = SVOp->getValueType(0);
3252   int NumElems = VT.getVectorNumElements();
3253
3254   assert(NumElems == 8 && VT.getSizeInBits() == 256 &&
3255          "Only supports v8i32 and v8f32 types");
3256
3257   int HalfSize = NumElems/2;
3258   unsigned Mask = 0;
3259   for (int i = 0; i != NumElems ; ++i) {
3260     if (SVOp->getMaskElt(i) < 0)
3261       continue;
3262     // The mask of the first half must be equal to the second one.
3263     unsigned Shamt = (i%HalfSize)*2;
3264     unsigned Elt = SVOp->getMaskElt(i) % HalfSize;
3265     Mask |= Elt << Shamt;
3266   }
3267
3268   return Mask;
3269 }
3270
3271 /// isVSHUFPDYMask - Return true if the specified VECTOR_SHUFFLE operand
3272 /// specifies a shuffle of elements that is suitable for input to 256-bit
3273 /// VSHUFPDY. This shuffle doesn't have the same restriction as the PS
3274 /// version and the mask of the second half isn't binded with the first
3275 /// one.
3276 static bool isVSHUFPDYMask(const SmallVectorImpl<int> &Mask, EVT VT,
3277                            const X86Subtarget *Subtarget) {
3278   int NumElems = VT.getVectorNumElements();
3279
3280   if (!Subtarget->hasAVX() || VT.getSizeInBits() != 256)
3281     return false;
3282
3283   if (NumElems != 4)
3284     return false;
3285
3286   // VSHUFPSY divides the resulting vector into 4 chunks.
3287   // The sources are also splitted into 4 chunks, and each destination
3288   // chunk must come from a different source chunk.
3289   //
3290   //  SRC1 =>      X3       X2       X1       X0
3291   //  SRC2 =>      Y3       Y2       Y1       Y0
3292   //
3293   //  DST  =>  Y2..Y3,  X2..X3,  Y1..Y0,  X1..X0
3294   //
3295   int QuarterSize = NumElems/4;
3296   int HalfSize = QuarterSize*2;
3297   for (int i = 0; i < QuarterSize; ++i)
3298     if (!isUndefOrInRange(Mask[i], 0, HalfSize))
3299       return false;
3300   for (int i = QuarterSize; i < QuarterSize*2; ++i)
3301     if (!isUndefOrInRange(Mask[i], NumElems, NumElems+HalfSize))
3302       return false;
3303   for (int i = QuarterSize*2; i < QuarterSize*3; ++i)
3304     if (!isUndefOrInRange(Mask[i], HalfSize, NumElems))
3305       return false;
3306   for (int i = QuarterSize*3; i < NumElems; ++i)
3307     if (!isUndefOrInRange(Mask[i], NumElems+HalfSize, NumElems*2))
3308       return false;
3309
3310   return true;
3311 }
3312
3313 /// getShuffleVSHUFPDYImmediate - Return the appropriate immediate to shuffle
3314 /// the specified VECTOR_MASK mask with VSHUFPDY instruction.
3315 static unsigned getShuffleVSHUFPDYImmediate(SDNode *N) {
3316   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3317   EVT VT = SVOp->getValueType(0);
3318   int NumElems = VT.getVectorNumElements();
3319
3320   assert(NumElems == 4 && VT.getSizeInBits() == 256 &&
3321          "Only supports v4i64 and v4f64 types");
3322
3323   int HalfSize = NumElems/2;
3324   unsigned Mask = 0;
3325   for (int i = 0; i != NumElems ; ++i) {
3326     if (SVOp->getMaskElt(i) < 0)
3327       continue;
3328     int Elt = SVOp->getMaskElt(i) % HalfSize;
3329     Mask |= Elt << i;
3330   }
3331
3332   return Mask;
3333 }
3334
3335 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
3336 /// specifies a shuffle of elements that is suitable for input to 128-bit
3337 /// SHUFPS and SHUFPD.
3338 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3339   int NumElems = VT.getVectorNumElements();
3340
3341   if (VT.getSizeInBits() != 128)
3342     return false;
3343
3344   if (NumElems != 2 && NumElems != 4)
3345     return false;
3346
3347   int Half = NumElems / 2;
3348   for (int i = 0; i < Half; ++i)
3349     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3350       return false;
3351   for (int i = Half; i < NumElems; ++i)
3352     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3353       return false;
3354
3355   return true;
3356 }
3357
3358 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3359   SmallVector<int, 8> M;
3360   N->getMask(M);
3361   return ::isSHUFPMask(M, N->getValueType(0));
3362 }
3363
3364 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3365 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3366 /// half elements to come from vector 1 (which would equal the dest.) and
3367 /// the upper half to come from vector 2.
3368 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3369   int NumElems = VT.getVectorNumElements();
3370
3371   if (NumElems != 2 && NumElems != 4)
3372     return false;
3373
3374   int Half = NumElems / 2;
3375   for (int i = 0; i < Half; ++i)
3376     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3377       return false;
3378   for (int i = Half; i < NumElems; ++i)
3379     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3380       return false;
3381   return true;
3382 }
3383
3384 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3385   SmallVector<int, 8> M;
3386   N->getMask(M);
3387   return isCommutedSHUFPMask(M, N->getValueType(0));
3388 }
3389
3390 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3391 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3392 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3393   EVT VT = N->getValueType(0);
3394   unsigned NumElems = VT.getVectorNumElements();
3395
3396   if (VT.getSizeInBits() != 128)
3397     return false;
3398
3399   if (NumElems != 4)
3400     return false;
3401
3402   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3403   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3404          isUndefOrEqual(N->getMaskElt(1), 7) &&
3405          isUndefOrEqual(N->getMaskElt(2), 2) &&
3406          isUndefOrEqual(N->getMaskElt(3), 3);
3407 }
3408
3409 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3410 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3411 /// <2, 3, 2, 3>
3412 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3413   EVT VT = N->getValueType(0);
3414   unsigned NumElems = VT.getVectorNumElements();
3415
3416   if (VT.getSizeInBits() != 128)
3417     return false;
3418
3419   if (NumElems != 4)
3420     return false;
3421
3422   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3423          isUndefOrEqual(N->getMaskElt(1), 3) &&
3424          isUndefOrEqual(N->getMaskElt(2), 2) &&
3425          isUndefOrEqual(N->getMaskElt(3), 3);
3426 }
3427
3428 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3429 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3430 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3431   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3432
3433   if (NumElems != 2 && NumElems != 4)
3434     return false;
3435
3436   for (unsigned i = 0; i < NumElems/2; ++i)
3437     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3438       return false;
3439
3440   for (unsigned i = NumElems/2; i < NumElems; ++i)
3441     if (!isUndefOrEqual(N->getMaskElt(i), i))
3442       return false;
3443
3444   return true;
3445 }
3446
3447 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3448 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3449 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3450   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3451
3452   if ((NumElems != 2 && NumElems != 4)
3453       || N->getValueType(0).getSizeInBits() > 128)
3454     return false;
3455
3456   for (unsigned i = 0; i < NumElems/2; ++i)
3457     if (!isUndefOrEqual(N->getMaskElt(i), i))
3458       return false;
3459
3460   for (unsigned i = 0; i < NumElems/2; ++i)
3461     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3462       return false;
3463
3464   return true;
3465 }
3466
3467 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3468 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3469 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3470                          bool V2IsSplat = false) {
3471   int NumElts = VT.getVectorNumElements();
3472
3473   assert((VT.is128BitVector() || VT.is256BitVector()) &&
3474          "Unsupported vector type for unpckh");
3475
3476   if (VT.getSizeInBits() == 256 && NumElts != 4 && NumElts != 8)
3477     return false;
3478
3479   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3480   // independently on 128-bit lanes.
3481   unsigned NumLanes = VT.getSizeInBits()/128;
3482   unsigned NumLaneElts = NumElts/NumLanes;
3483
3484   unsigned Start = 0;
3485   unsigned End = NumLaneElts;
3486   for (unsigned s = 0; s < NumLanes; ++s) {
3487     for (unsigned i = Start, j = s * NumLaneElts;
3488          i != End;
3489          i += 2, ++j) {
3490       int BitI  = Mask[i];
3491       int BitI1 = Mask[i+1];
3492       if (!isUndefOrEqual(BitI, j))
3493         return false;
3494       if (V2IsSplat) {
3495         if (!isUndefOrEqual(BitI1, NumElts))
3496           return false;
3497       } else {
3498         if (!isUndefOrEqual(BitI1, j + NumElts))
3499           return false;
3500       }
3501     }
3502     // Process the next 128 bits.
3503     Start += NumLaneElts;
3504     End += NumLaneElts;
3505   }
3506
3507   return true;
3508 }
3509
3510 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3511   SmallVector<int, 8> M;
3512   N->getMask(M);
3513   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3514 }
3515
3516 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3517 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3518 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3519                          bool V2IsSplat = false) {
3520   int NumElts = VT.getVectorNumElements();
3521
3522   assert((VT.is128BitVector() || VT.is256BitVector()) &&
3523          "Unsupported vector type for unpckh");
3524
3525   if (VT.getSizeInBits() == 256 && NumElts != 4 && NumElts != 8)
3526     return false;
3527
3528   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3529   // independently on 128-bit lanes.
3530   unsigned NumLanes = VT.getSizeInBits()/128;
3531   unsigned NumLaneElts = NumElts/NumLanes;
3532
3533   unsigned Start = 0;
3534   unsigned End = NumLaneElts;
3535   for (unsigned l = 0; l != NumLanes; ++l) {
3536     for (unsigned i = Start, j = (l*NumLaneElts)+NumLaneElts/2;
3537                              i != End; i += 2, ++j) {
3538       int BitI  = Mask[i];
3539       int BitI1 = Mask[i+1];
3540       if (!isUndefOrEqual(BitI, j))
3541         return false;
3542       if (V2IsSplat) {
3543         if (isUndefOrEqual(BitI1, NumElts))
3544           return false;
3545       } else {
3546         if (!isUndefOrEqual(BitI1, j+NumElts))
3547           return false;
3548       }
3549     }
3550     // Process the next 128 bits.
3551     Start += NumLaneElts;
3552     End += NumLaneElts;
3553   }
3554   return true;
3555 }
3556
3557 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3558   SmallVector<int, 8> M;
3559   N->getMask(M);
3560   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3561 }
3562
3563 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3564 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3565 /// <0, 0, 1, 1>
3566 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3567   int NumElems = VT.getVectorNumElements();
3568   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3569     return false;
3570
3571   // For 256-bit i64/f64, use MOVDDUPY instead, so reject the matching pattern
3572   // FIXME: Need a better way to get rid of this, there's no latency difference
3573   // between UNPCKLPD and MOVDDUP, the later should always be checked first and
3574   // the former later. We should also remove the "_undef" special mask.
3575   if (NumElems == 4 && VT.getSizeInBits() == 256)
3576     return false;
3577
3578   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3579   // independently on 128-bit lanes.
3580   unsigned NumLanes = VT.getSizeInBits() / 128;
3581   unsigned NumLaneElts = NumElems / NumLanes;
3582
3583   for (unsigned s = 0; s < NumLanes; ++s) {
3584     for (unsigned i = s * NumLaneElts, j = s * NumLaneElts;
3585          i != NumLaneElts * (s + 1);
3586          i += 2, ++j) {
3587       int BitI  = Mask[i];
3588       int BitI1 = Mask[i+1];
3589
3590       if (!isUndefOrEqual(BitI, j))
3591         return false;
3592       if (!isUndefOrEqual(BitI1, j))
3593         return false;
3594     }
3595   }
3596
3597   return true;
3598 }
3599
3600 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3601   SmallVector<int, 8> M;
3602   N->getMask(M);
3603   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3604 }
3605
3606 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3607 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3608 /// <2, 2, 3, 3>
3609 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3610   int NumElems = VT.getVectorNumElements();
3611   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3612     return false;
3613
3614   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3615     int BitI  = Mask[i];
3616     int BitI1 = Mask[i+1];
3617     if (!isUndefOrEqual(BitI, j))
3618       return false;
3619     if (!isUndefOrEqual(BitI1, j))
3620       return false;
3621   }
3622   return true;
3623 }
3624
3625 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3626   SmallVector<int, 8> M;
3627   N->getMask(M);
3628   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3629 }
3630
3631 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3632 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3633 /// MOVSD, and MOVD, i.e. setting the lowest element.
3634 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3635   if (VT.getVectorElementType().getSizeInBits() < 32)
3636     return false;
3637
3638   int NumElts = VT.getVectorNumElements();
3639
3640   if (!isUndefOrEqual(Mask[0], NumElts))
3641     return false;
3642
3643   for (int i = 1; i < NumElts; ++i)
3644     if (!isUndefOrEqual(Mask[i], i))
3645       return false;
3646
3647   return true;
3648 }
3649
3650 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3651   SmallVector<int, 8> M;
3652   N->getMask(M);
3653   return ::isMOVLMask(M, N->getValueType(0));
3654 }
3655
3656 /// isVPERM2F128Mask - Match 256-bit shuffles where the elements are considered
3657 /// as permutations between 128-bit chunks or halves. As an example: this
3658 /// shuffle bellow:
3659 ///   vector_shuffle <4, 5, 6, 7, 12, 13, 14, 15>
3660 /// The first half comes from the second half of V1 and the second half from the
3661 /// the second half of V2.
3662 static bool isVPERM2F128Mask(const SmallVectorImpl<int> &Mask, EVT VT,
3663                              const X86Subtarget *Subtarget) {
3664   if (!Subtarget->hasAVX() || VT.getSizeInBits() != 256)
3665     return false;
3666
3667   // The shuffle result is divided into half A and half B. In total the two
3668   // sources have 4 halves, namely: C, D, E, F. The final values of A and
3669   // B must come from C, D, E or F.
3670   int HalfSize = VT.getVectorNumElements()/2;
3671   bool MatchA = false, MatchB = false;
3672
3673   // Check if A comes from one of C, D, E, F.
3674   for (int Half = 0; Half < 4; ++Half) {
3675     if (isSequentialOrUndefInRange(Mask, 0, HalfSize, Half*HalfSize)) {
3676       MatchA = true;
3677       break;
3678     }
3679   }
3680
3681   // Check if B comes from one of C, D, E, F.
3682   for (int Half = 0; Half < 4; ++Half) {
3683     if (isSequentialOrUndefInRange(Mask, HalfSize, HalfSize, Half*HalfSize)) {
3684       MatchB = true;
3685       break;
3686     }
3687   }
3688
3689   return MatchA && MatchB;
3690 }
3691
3692 /// getShuffleVPERM2F128Immediate - Return the appropriate immediate to shuffle
3693 /// the specified VECTOR_MASK mask with VPERM2F128 instructions.
3694 static unsigned getShuffleVPERM2F128Immediate(SDNode *N) {
3695   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3696   EVT VT = SVOp->getValueType(0);
3697
3698   int HalfSize = VT.getVectorNumElements()/2;
3699
3700   int FstHalf = 0, SndHalf = 0;
3701   for (int i = 0; i < HalfSize; ++i) {
3702     if (SVOp->getMaskElt(i) > 0) {
3703       FstHalf = SVOp->getMaskElt(i)/HalfSize;
3704       break;
3705     }
3706   }
3707   for (int i = HalfSize; i < HalfSize*2; ++i) {
3708     if (SVOp->getMaskElt(i) > 0) {
3709       SndHalf = SVOp->getMaskElt(i)/HalfSize;
3710       break;
3711     }
3712   }
3713
3714   return (FstHalf | (SndHalf << 4));
3715 }
3716
3717 /// isVPERMILPDMask - Return true if the specified VECTOR_SHUFFLE operand
3718 /// specifies a shuffle of elements that is suitable for input to VPERMILPD*.
3719 /// Note that VPERMIL mask matching is different depending whether theunderlying
3720 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
3721 /// to the same elements of the low, but to the higher half of the source.
3722 /// In VPERMILPD the two lanes could be shuffled independently of each other
3723 /// with the same restriction that lanes can't be crossed.
3724 static bool isVPERMILPDMask(const SmallVectorImpl<int> &Mask, EVT VT,
3725                             const X86Subtarget *Subtarget) {
3726   int NumElts = VT.getVectorNumElements();
3727   int NumLanes = VT.getSizeInBits()/128;
3728
3729   if (!Subtarget->hasAVX())
3730     return false;
3731
3732   // Match any permutation of 128-bit vector with 64-bit types
3733   if (NumLanes == 1 && NumElts != 2)
3734     return false;
3735
3736   // Only match 256-bit with 32 types
3737   if (VT.getSizeInBits() == 256 && NumElts != 4)
3738     return false;
3739
3740   // The mask on the high lane is independent of the low. Both can match
3741   // any element in inside its own lane, but can't cross.
3742   int LaneSize = NumElts/NumLanes;
3743   for (int l = 0; l < NumLanes; ++l)
3744     for (int i = l*LaneSize; i < LaneSize*(l+1); ++i) {
3745       int LaneStart = l*LaneSize;
3746       if (!isUndefOrInRange(Mask[i], LaneStart, LaneStart+LaneSize))
3747         return false;
3748     }
3749
3750   return true;
3751 }
3752
3753 /// isVPERMILPSMask - Return true if the specified VECTOR_SHUFFLE operand
3754 /// specifies a shuffle of elements that is suitable for input to VPERMILPS*.
3755 /// Note that VPERMIL mask matching is different depending whether theunderlying
3756 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
3757 /// to the same elements of the low, but to the higher half of the source.
3758 /// In VPERMILPD the two lanes could be shuffled independently of each other
3759 /// with the same restriction that lanes can't be crossed.
3760 static bool isVPERMILPSMask(const SmallVectorImpl<int> &Mask, EVT VT,
3761                             const X86Subtarget *Subtarget) {
3762   unsigned NumElts = VT.getVectorNumElements();
3763   unsigned NumLanes = VT.getSizeInBits()/128;
3764
3765   if (!Subtarget->hasAVX())
3766     return false;
3767
3768   // Match any permutation of 128-bit vector with 32-bit types
3769   if (NumLanes == 1 && NumElts != 4)
3770     return false;
3771
3772   // Only match 256-bit with 32 types
3773   if (VT.getSizeInBits() == 256 && NumElts != 8)
3774     return false;
3775
3776   // The mask on the high lane should be the same as the low. Actually,
3777   // they can differ if any of the corresponding index in a lane is undef
3778   // and the other stays in range.
3779   int LaneSize = NumElts/NumLanes;
3780   for (int i = 0; i < LaneSize; ++i) {
3781     int HighElt = i+LaneSize;
3782     bool HighValid = isUndefOrInRange(Mask[HighElt], LaneSize, NumElts);
3783     bool LowValid = isUndefOrInRange(Mask[i], 0, LaneSize);
3784
3785     if (!HighValid || !LowValid)
3786       return false;
3787     if (Mask[i] < 0 || Mask[HighElt] < 0)
3788       continue;
3789     if (Mask[HighElt]-Mask[i] != LaneSize)
3790       return false;
3791   }
3792
3793   return true;
3794 }
3795
3796 /// getShuffleVPERMILPSImmediate - Return the appropriate immediate to shuffle
3797 /// the specified VECTOR_MASK mask with VPERMILPS* instructions.
3798 static unsigned getShuffleVPERMILPSImmediate(SDNode *N) {
3799   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3800   EVT VT = SVOp->getValueType(0);
3801
3802   int NumElts = VT.getVectorNumElements();
3803   int NumLanes = VT.getSizeInBits()/128;
3804   int LaneSize = NumElts/NumLanes;
3805
3806   // Although the mask is equal for both lanes do it twice to get the cases
3807   // where a mask will match because the same mask element is undef on the
3808   // first half but valid on the second. This would get pathological cases
3809   // such as: shuffle <u, 0, 1, 2, 4, 4, 5, 6>, which is completely valid.
3810   unsigned Mask = 0;
3811   for (int l = 0; l < NumLanes; ++l) {
3812     for (int i = 0; i < LaneSize; ++i) {
3813       int MaskElt = SVOp->getMaskElt(i+(l*LaneSize));
3814       if (MaskElt < 0)
3815         continue;
3816       if (MaskElt >= LaneSize)
3817         MaskElt -= LaneSize;
3818       Mask |= MaskElt << (i*2);
3819     }
3820   }
3821
3822   return Mask;
3823 }
3824
3825 /// getShuffleVPERMILPDImmediate - Return the appropriate immediate to shuffle
3826 /// the specified VECTOR_MASK mask with VPERMILPD* instructions.
3827 static unsigned getShuffleVPERMILPDImmediate(SDNode *N) {
3828   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3829   EVT VT = SVOp->getValueType(0);
3830
3831   int NumElts = VT.getVectorNumElements();
3832   int NumLanes = VT.getSizeInBits()/128;
3833
3834   unsigned Mask = 0;
3835   int LaneSize = NumElts/NumLanes;
3836   for (int l = 0; l < NumLanes; ++l)
3837     for (int i = l*LaneSize; i < LaneSize*(l+1); ++i) {
3838       int MaskElt = SVOp->getMaskElt(i);
3839       if (MaskElt < 0)
3840         continue;
3841       Mask |= (MaskElt-l*LaneSize) << i;
3842     }
3843
3844   return Mask;
3845 }
3846
3847 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3848 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3849 /// element of vector 2 and the other elements to come from vector 1 in order.
3850 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3851                                bool V2IsSplat = false, bool V2IsUndef = false) {
3852   int NumOps = VT.getVectorNumElements();
3853   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3854     return false;
3855
3856   if (!isUndefOrEqual(Mask[0], 0))
3857     return false;
3858
3859   for (int i = 1; i < NumOps; ++i)
3860     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3861           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3862           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3863       return false;
3864
3865   return true;
3866 }
3867
3868 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3869                            bool V2IsUndef = false) {
3870   SmallVector<int, 8> M;
3871   N->getMask(M);
3872   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3873 }
3874
3875 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3876 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3877 /// Masks to match: <1, 1, 3, 3> or <1, 1, 3, 3, 5, 5, 7, 7>
3878 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N,
3879                          const X86Subtarget *Subtarget) {
3880   if (!Subtarget->hasSSE3() && !Subtarget->hasAVX())
3881     return false;
3882
3883   // The second vector must be undef
3884   if (N->getOperand(1).getOpcode() != ISD::UNDEF)
3885     return false;
3886
3887   EVT VT = N->getValueType(0);
3888   unsigned NumElems = VT.getVectorNumElements();
3889
3890   if ((VT.getSizeInBits() == 128 && NumElems != 4) ||
3891       (VT.getSizeInBits() == 256 && NumElems != 8))
3892     return false;
3893
3894   // "i+1" is the value the indexed mask element must have
3895   for (unsigned i = 0; i < NumElems; i += 2)
3896     if (!isUndefOrEqual(N->getMaskElt(i), i+1) ||
3897         !isUndefOrEqual(N->getMaskElt(i+1), i+1))
3898       return false;
3899
3900   return true;
3901 }
3902
3903 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3904 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3905 /// Masks to match: <0, 0, 2, 2> or <0, 0, 2, 2, 4, 4, 6, 6>
3906 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N,
3907                          const X86Subtarget *Subtarget) {
3908   if (!Subtarget->hasSSE3() && !Subtarget->hasAVX())
3909     return false;
3910
3911   // The second vector must be undef
3912   if (N->getOperand(1).getOpcode() != ISD::UNDEF)
3913     return false;
3914
3915   EVT VT = N->getValueType(0);
3916   unsigned NumElems = VT.getVectorNumElements();
3917
3918   if ((VT.getSizeInBits() == 128 && NumElems != 4) ||
3919       (VT.getSizeInBits() == 256 && NumElems != 8))
3920     return false;
3921
3922   // "i" is the value the indexed mask element must have
3923   for (unsigned i = 0; i < NumElems; i += 2)
3924     if (!isUndefOrEqual(N->getMaskElt(i), i) ||
3925         !isUndefOrEqual(N->getMaskElt(i+1), i))
3926       return false;
3927
3928   return true;
3929 }
3930
3931 /// isMOVDDUPYMask - Return true if the specified VECTOR_SHUFFLE operand
3932 /// specifies a shuffle of elements that is suitable for input to 256-bit
3933 /// version of MOVDDUP.
3934 static bool isMOVDDUPYMask(ShuffleVectorSDNode *N,
3935                            const X86Subtarget *Subtarget) {
3936   EVT VT = N->getValueType(0);
3937   int NumElts = VT.getVectorNumElements();
3938   bool V2IsUndef = N->getOperand(1).getOpcode() == ISD::UNDEF;
3939
3940   if (!Subtarget->hasAVX() || VT.getSizeInBits() != 256 ||
3941       !V2IsUndef || NumElts != 4)
3942     return false;
3943
3944   for (int i = 0; i != NumElts/2; ++i)
3945     if (!isUndefOrEqual(N->getMaskElt(i), 0))
3946       return false;
3947   for (int i = NumElts/2; i != NumElts; ++i)
3948     if (!isUndefOrEqual(N->getMaskElt(i), NumElts/2))
3949       return false;
3950   return true;
3951 }
3952
3953 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3954 /// specifies a shuffle of elements that is suitable for input to 128-bit
3955 /// version of MOVDDUP.
3956 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3957   EVT VT = N->getValueType(0);
3958
3959   if (VT.getSizeInBits() != 128)
3960     return false;
3961
3962   int e = VT.getVectorNumElements() / 2;
3963   for (int i = 0; i < e; ++i)
3964     if (!isUndefOrEqual(N->getMaskElt(i), i))
3965       return false;
3966   for (int i = 0; i < e; ++i)
3967     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3968       return false;
3969   return true;
3970 }
3971
3972 /// isVEXTRACTF128Index - Return true if the specified
3973 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3974 /// suitable for input to VEXTRACTF128.
3975 bool X86::isVEXTRACTF128Index(SDNode *N) {
3976   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3977     return false;
3978
3979   // The index should be aligned on a 128-bit boundary.
3980   uint64_t Index =
3981     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3982
3983   unsigned VL = N->getValueType(0).getVectorNumElements();
3984   unsigned VBits = N->getValueType(0).getSizeInBits();
3985   unsigned ElSize = VBits / VL;
3986   bool Result = (Index * ElSize) % 128 == 0;
3987
3988   return Result;
3989 }
3990
3991 /// isVINSERTF128Index - Return true if the specified INSERT_SUBVECTOR
3992 /// operand specifies a subvector insert that is suitable for input to
3993 /// VINSERTF128.
3994 bool X86::isVINSERTF128Index(SDNode *N) {
3995   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3996     return false;
3997
3998   // The index should be aligned on a 128-bit boundary.
3999   uint64_t Index =
4000     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4001
4002   unsigned VL = N->getValueType(0).getVectorNumElements();
4003   unsigned VBits = N->getValueType(0).getSizeInBits();
4004   unsigned ElSize = VBits / VL;
4005   bool Result = (Index * ElSize) % 128 == 0;
4006
4007   return Result;
4008 }
4009
4010 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
4011 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
4012 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
4013   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
4014   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
4015
4016   unsigned Shift = (NumOperands == 4) ? 2 : 1;
4017   unsigned Mask = 0;
4018   for (int i = 0; i < NumOperands; ++i) {
4019     int Val = SVOp->getMaskElt(NumOperands-i-1);
4020     if (Val < 0) Val = 0;
4021     if (Val >= NumOperands) Val -= NumOperands;
4022     Mask |= Val;
4023     if (i != NumOperands - 1)
4024       Mask <<= Shift;
4025   }
4026   return Mask;
4027 }
4028
4029 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
4030 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
4031 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
4032   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
4033   unsigned Mask = 0;
4034   // 8 nodes, but we only care about the last 4.
4035   for (unsigned i = 7; i >= 4; --i) {
4036     int Val = SVOp->getMaskElt(i);
4037     if (Val >= 0)
4038       Mask |= (Val - 4);
4039     if (i != 4)
4040       Mask <<= 2;
4041   }
4042   return Mask;
4043 }
4044
4045 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
4046 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
4047 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
4048   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
4049   unsigned Mask = 0;
4050   // 8 nodes, but we only care about the first 4.
4051   for (int i = 3; i >= 0; --i) {
4052     int Val = SVOp->getMaskElt(i);
4053     if (Val >= 0)
4054       Mask |= Val;
4055     if (i != 0)
4056       Mask <<= 2;
4057   }
4058   return Mask;
4059 }
4060
4061 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
4062 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
4063 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
4064   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
4065   EVT VVT = N->getValueType(0);
4066   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
4067   int Val = 0;
4068
4069   unsigned i, e;
4070   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
4071     Val = SVOp->getMaskElt(i);
4072     if (Val >= 0)
4073       break;
4074   }
4075   assert(Val - i > 0 && "PALIGNR imm should be positive");
4076   return (Val - i) * EltSize;
4077 }
4078
4079 /// getExtractVEXTRACTF128Immediate - Return the appropriate immediate
4080 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
4081 /// instructions.
4082 unsigned X86::getExtractVEXTRACTF128Immediate(SDNode *N) {
4083   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4084     llvm_unreachable("Illegal extract subvector for VEXTRACTF128");
4085
4086   uint64_t Index =
4087     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4088
4089   EVT VecVT = N->getOperand(0).getValueType();
4090   EVT ElVT = VecVT.getVectorElementType();
4091
4092   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
4093   return Index / NumElemsPerChunk;
4094 }
4095
4096 /// getInsertVINSERTF128Immediate - Return the appropriate immediate
4097 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
4098 /// instructions.
4099 unsigned X86::getInsertVINSERTF128Immediate(SDNode *N) {
4100   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4101     llvm_unreachable("Illegal insert subvector for VINSERTF128");
4102
4103   uint64_t Index =
4104     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4105
4106   EVT VecVT = N->getValueType(0);
4107   EVT ElVT = VecVT.getVectorElementType();
4108
4109   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
4110   return Index / NumElemsPerChunk;
4111 }
4112
4113 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
4114 /// constant +0.0.
4115 bool X86::isZeroNode(SDValue Elt) {
4116   return ((isa<ConstantSDNode>(Elt) &&
4117            cast<ConstantSDNode>(Elt)->isNullValue()) ||
4118           (isa<ConstantFPSDNode>(Elt) &&
4119            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
4120 }
4121
4122 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
4123 /// their permute mask.
4124 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
4125                                     SelectionDAG &DAG) {
4126   EVT VT = SVOp->getValueType(0);
4127   unsigned NumElems = VT.getVectorNumElements();
4128   SmallVector<int, 8> MaskVec;
4129
4130   for (unsigned i = 0; i != NumElems; ++i) {
4131     int idx = SVOp->getMaskElt(i);
4132     if (idx < 0)
4133       MaskVec.push_back(idx);
4134     else if (idx < (int)NumElems)
4135       MaskVec.push_back(idx + NumElems);
4136     else
4137       MaskVec.push_back(idx - NumElems);
4138   }
4139   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
4140                               SVOp->getOperand(0), &MaskVec[0]);
4141 }
4142
4143 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
4144 /// the two vector operands have swapped position.
4145 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
4146   unsigned NumElems = VT.getVectorNumElements();
4147   for (unsigned i = 0; i != NumElems; ++i) {
4148     int idx = Mask[i];
4149     if (idx < 0)
4150       continue;
4151     else if (idx < (int)NumElems)
4152       Mask[i] = idx + NumElems;
4153     else
4154       Mask[i] = idx - NumElems;
4155   }
4156 }
4157
4158 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
4159 /// match movhlps. The lower half elements should come from upper half of
4160 /// V1 (and in order), and the upper half elements should come from the upper
4161 /// half of V2 (and in order).
4162 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
4163   EVT VT = Op->getValueType(0);
4164   if (VT.getSizeInBits() != 128)
4165     return false;
4166   if (VT.getVectorNumElements() != 4)
4167     return false;
4168   for (unsigned i = 0, e = 2; i != e; ++i)
4169     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
4170       return false;
4171   for (unsigned i = 2; i != 4; ++i)
4172     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
4173       return false;
4174   return true;
4175 }
4176
4177 /// isScalarLoadToVector - Returns true if the node is a scalar load that
4178 /// is promoted to a vector. It also returns the LoadSDNode by reference if
4179 /// required.
4180 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
4181   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
4182     return false;
4183   N = N->getOperand(0).getNode();
4184   if (!ISD::isNON_EXTLoad(N))
4185     return false;
4186   if (LD)
4187     *LD = cast<LoadSDNode>(N);
4188   return true;
4189 }
4190
4191 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
4192 /// match movlp{s|d}. The lower half elements should come from lower half of
4193 /// V1 (and in order), and the upper half elements should come from the upper
4194 /// half of V2 (and in order). And since V1 will become the source of the
4195 /// MOVLP, it must be either a vector load or a scalar load to vector.
4196 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
4197                                ShuffleVectorSDNode *Op) {
4198   EVT VT = Op->getValueType(0);
4199   if (VT.getSizeInBits() != 128)
4200     return false;
4201
4202   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
4203     return false;
4204   // Is V2 is a vector load, don't do this transformation. We will try to use
4205   // load folding shufps op.
4206   if (ISD::isNON_EXTLoad(V2))
4207     return false;
4208
4209   unsigned NumElems = VT.getVectorNumElements();
4210
4211   if (NumElems != 2 && NumElems != 4)
4212     return false;
4213   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
4214     if (!isUndefOrEqual(Op->getMaskElt(i), i))
4215       return false;
4216   for (unsigned i = NumElems/2; i != NumElems; ++i)
4217     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
4218       return false;
4219   return true;
4220 }
4221
4222 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
4223 /// all the same.
4224 static bool isSplatVector(SDNode *N) {
4225   if (N->getOpcode() != ISD::BUILD_VECTOR)
4226     return false;
4227
4228   SDValue SplatValue = N->getOperand(0);
4229   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
4230     if (N->getOperand(i) != SplatValue)
4231       return false;
4232   return true;
4233 }
4234
4235 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
4236 /// to an zero vector.
4237 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
4238 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
4239   SDValue V1 = N->getOperand(0);
4240   SDValue V2 = N->getOperand(1);
4241   unsigned NumElems = N->getValueType(0).getVectorNumElements();
4242   for (unsigned i = 0; i != NumElems; ++i) {
4243     int Idx = N->getMaskElt(i);
4244     if (Idx >= (int)NumElems) {
4245       unsigned Opc = V2.getOpcode();
4246       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
4247         continue;
4248       if (Opc != ISD::BUILD_VECTOR ||
4249           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
4250         return false;
4251     } else if (Idx >= 0) {
4252       unsigned Opc = V1.getOpcode();
4253       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
4254         continue;
4255       if (Opc != ISD::BUILD_VECTOR ||
4256           !X86::isZeroNode(V1.getOperand(Idx)))
4257         return false;
4258     }
4259   }
4260   return true;
4261 }
4262
4263 /// getZeroVector - Returns a vector of specified type with all zero elements.
4264 ///
4265 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
4266                              DebugLoc dl) {
4267   assert(VT.isVector() && "Expected a vector type");
4268
4269   // Always build SSE zero vectors as <4 x i32> bitcasted
4270   // to their dest type. This ensures they get CSE'd.
4271   SDValue Vec;
4272   if (VT.getSizeInBits() == 128) {  // SSE
4273     if (HasSSE2) {  // SSE2
4274       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
4275       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4276     } else { // SSE1
4277       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
4278       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4279     }
4280   } else if (VT.getSizeInBits() == 256) { // AVX
4281     // 256-bit logic and arithmetic instructions in AVX are
4282     // all floating-point, no support for integer ops. Default
4283     // to emitting fp zeroed vectors then.
4284     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
4285     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4286     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
4287   }
4288   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4289 }
4290
4291 /// getOnesVector - Returns a vector of specified type with all bits set.
4292 /// Always build ones vectors as <4 x i32>. For 256-bit types, use two
4293 /// <4 x i32> inserted in a <8 x i32> appropriately. Then bitcast to their
4294 /// original type, ensuring they get CSE'd.
4295 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
4296   assert(VT.isVector() && "Expected a vector type");
4297   assert((VT.is128BitVector() || VT.is256BitVector())
4298          && "Expected a 128-bit or 256-bit vector type");
4299
4300   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
4301   SDValue Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
4302                             Cst, Cst, Cst, Cst);
4303
4304   if (VT.is256BitVector()) {
4305     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, MVT::v8i32),
4306                               Vec, DAG.getConstant(0, MVT::i32), DAG, dl);
4307     Vec = Insert128BitVector(InsV, Vec,
4308                   DAG.getConstant(4 /* NumElems/2 */, MVT::i32), DAG, dl);
4309   }
4310
4311   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4312 }
4313
4314 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
4315 /// that point to V2 points to its first element.
4316 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4317   EVT VT = SVOp->getValueType(0);
4318   unsigned NumElems = VT.getVectorNumElements();
4319
4320   bool Changed = false;
4321   SmallVector<int, 8> MaskVec;
4322   SVOp->getMask(MaskVec);
4323
4324   for (unsigned i = 0; i != NumElems; ++i) {
4325     if (MaskVec[i] > (int)NumElems) {
4326       MaskVec[i] = NumElems;
4327       Changed = true;
4328     }
4329   }
4330   if (Changed)
4331     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
4332                                 SVOp->getOperand(1), &MaskVec[0]);
4333   return SDValue(SVOp, 0);
4334 }
4335
4336 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4337 /// operation of specified width.
4338 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4339                        SDValue V2) {
4340   unsigned NumElems = VT.getVectorNumElements();
4341   SmallVector<int, 8> Mask;
4342   Mask.push_back(NumElems);
4343   for (unsigned i = 1; i != NumElems; ++i)
4344     Mask.push_back(i);
4345   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4346 }
4347
4348 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4349 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4350                           SDValue V2) {
4351   unsigned NumElems = VT.getVectorNumElements();
4352   SmallVector<int, 8> Mask;
4353   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4354     Mask.push_back(i);
4355     Mask.push_back(i + NumElems);
4356   }
4357   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4358 }
4359
4360 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4361 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4362                           SDValue V2) {
4363   unsigned NumElems = VT.getVectorNumElements();
4364   unsigned Half = NumElems/2;
4365   SmallVector<int, 8> Mask;
4366   for (unsigned i = 0; i != Half; ++i) {
4367     Mask.push_back(i + Half);
4368     Mask.push_back(i + NumElems + Half);
4369   }
4370   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4371 }
4372
4373 // PromoteSplati8i16 - All i16 and i8 vector types can't be used directly by
4374 // a generic shuffle instruction because the target has no such instructions.
4375 // Generate shuffles which repeat i16 and i8 several times until they can be
4376 // represented by v4f32 and then be manipulated by target suported shuffles.
4377 static SDValue PromoteSplati8i16(SDValue V, SelectionDAG &DAG, int &EltNo) {
4378   EVT VT = V.getValueType();
4379   int NumElems = VT.getVectorNumElements();
4380   DebugLoc dl = V.getDebugLoc();
4381
4382   while (NumElems > 4) {
4383     if (EltNo < NumElems/2) {
4384       V = getUnpackl(DAG, dl, VT, V, V);
4385     } else {
4386       V = getUnpackh(DAG, dl, VT, V, V);
4387       EltNo -= NumElems/2;
4388     }
4389     NumElems >>= 1;
4390   }
4391   return V;
4392 }
4393
4394 /// getLegalSplat - Generate a legal splat with supported x86 shuffles
4395 static SDValue getLegalSplat(SelectionDAG &DAG, SDValue V, int EltNo) {
4396   EVT VT = V.getValueType();
4397   DebugLoc dl = V.getDebugLoc();
4398   assert((VT.getSizeInBits() == 128 || VT.getSizeInBits() == 256)
4399          && "Vector size not supported");
4400
4401   if (VT.getSizeInBits() == 128) {
4402     V = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, V);
4403     int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
4404     V = DAG.getVectorShuffle(MVT::v4f32, dl, V, DAG.getUNDEF(MVT::v4f32),
4405                              &SplatMask[0]);
4406   } else {
4407     // To use VPERMILPS to splat scalars, the second half of indicies must
4408     // refer to the higher part, which is a duplication of the lower one,
4409     // because VPERMILPS can only handle in-lane permutations.
4410     int SplatMask[8] = { EltNo, EltNo, EltNo, EltNo,
4411                          EltNo+4, EltNo+4, EltNo+4, EltNo+4 };
4412
4413     V = DAG.getNode(ISD::BITCAST, dl, MVT::v8f32, V);
4414     V = DAG.getVectorShuffle(MVT::v8f32, dl, V, DAG.getUNDEF(MVT::v8f32),
4415                              &SplatMask[0]);
4416   }
4417
4418   return DAG.getNode(ISD::BITCAST, dl, VT, V);
4419 }
4420
4421 /// PromoteSplat - Splat is promoted to target supported vector shuffles.
4422 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
4423   EVT SrcVT = SV->getValueType(0);
4424   SDValue V1 = SV->getOperand(0);
4425   DebugLoc dl = SV->getDebugLoc();
4426
4427   int EltNo = SV->getSplatIndex();
4428   int NumElems = SrcVT.getVectorNumElements();
4429   unsigned Size = SrcVT.getSizeInBits();
4430
4431   assert(((Size == 128 && NumElems > 4) || Size == 256) &&
4432           "Unknown how to promote splat for type");
4433
4434   // Extract the 128-bit part containing the splat element and update
4435   // the splat element index when it refers to the higher register.
4436   if (Size == 256) {
4437     unsigned Idx = (EltNo > NumElems/2) ? NumElems/2 : 0;
4438     V1 = Extract128BitVector(V1, DAG.getConstant(Idx, MVT::i32), DAG, dl);
4439     if (Idx > 0)
4440       EltNo -= NumElems/2;
4441   }
4442
4443   // All i16 and i8 vector types can't be used directly by a generic shuffle
4444   // instruction because the target has no such instruction. Generate shuffles
4445   // which repeat i16 and i8 several times until they fit in i32, and then can
4446   // be manipulated by target suported shuffles.
4447   EVT EltVT = SrcVT.getVectorElementType();
4448   if (EltVT == MVT::i8 || EltVT == MVT::i16)
4449     V1 = PromoteSplati8i16(V1, DAG, EltNo);
4450
4451   // Recreate the 256-bit vector and place the same 128-bit vector
4452   // into the low and high part. This is necessary because we want
4453   // to use VPERM* to shuffle the vectors
4454   if (Size == 256) {
4455     SDValue InsV = Insert128BitVector(DAG.getUNDEF(SrcVT), V1,
4456                          DAG.getConstant(0, MVT::i32), DAG, dl);
4457     V1 = Insert128BitVector(InsV, V1,
4458                DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
4459   }
4460
4461   return getLegalSplat(DAG, V1, EltNo);
4462 }
4463
4464 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4465 /// vector of zero or undef vector.  This produces a shuffle where the low
4466 /// element of V2 is swizzled into the zero/undef vector, landing at element
4467 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4468 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4469                                              bool isZero, bool HasSSE2,
4470                                              SelectionDAG &DAG) {
4471   EVT VT = V2.getValueType();
4472   SDValue V1 = isZero
4473     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
4474   unsigned NumElems = VT.getVectorNumElements();
4475   SmallVector<int, 16> MaskVec;
4476   for (unsigned i = 0; i != NumElems; ++i)
4477     // If this is the insertion idx, put the low elt of V2 here.
4478     MaskVec.push_back(i == Idx ? NumElems : i);
4479   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
4480 }
4481
4482 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4483 /// element of the result of the vector shuffle.
4484 static SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
4485                                    unsigned Depth) {
4486   if (Depth == 6)
4487     return SDValue();  // Limit search depth.
4488
4489   SDValue V = SDValue(N, 0);
4490   EVT VT = V.getValueType();
4491   unsigned Opcode = V.getOpcode();
4492
4493   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4494   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4495     Index = SV->getMaskElt(Index);
4496
4497     if (Index < 0)
4498       return DAG.getUNDEF(VT.getVectorElementType());
4499
4500     int NumElems = VT.getVectorNumElements();
4501     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
4502     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
4503   }
4504
4505   // Recurse into target specific vector shuffles to find scalars.
4506   if (isTargetShuffle(Opcode)) {
4507     int NumElems = VT.getVectorNumElements();
4508     SmallVector<unsigned, 16> ShuffleMask;
4509     SDValue ImmN;
4510
4511     switch(Opcode) {
4512     case X86ISD::SHUFPS:
4513     case X86ISD::SHUFPD:
4514       ImmN = N->getOperand(N->getNumOperands()-1);
4515       DecodeSHUFPSMask(NumElems,
4516                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
4517                        ShuffleMask);
4518       break;
4519     case X86ISD::PUNPCKHBW:
4520     case X86ISD::PUNPCKHWD:
4521     case X86ISD::PUNPCKHDQ:
4522     case X86ISD::PUNPCKHQDQ:
4523       DecodePUNPCKHMask(NumElems, ShuffleMask);
4524       break;
4525     case X86ISD::UNPCKHPS:
4526     case X86ISD::UNPCKHPD:
4527     case X86ISD::VUNPCKHPSY:
4528     case X86ISD::VUNPCKHPDY:
4529       DecodeUNPCKHPMask(NumElems, ShuffleMask);
4530       break;
4531     case X86ISD::PUNPCKLBW:
4532     case X86ISD::PUNPCKLWD:
4533     case X86ISD::PUNPCKLDQ:
4534     case X86ISD::PUNPCKLQDQ:
4535       DecodePUNPCKLMask(VT, ShuffleMask);
4536       break;
4537     case X86ISD::UNPCKLPS:
4538     case X86ISD::UNPCKLPD:
4539     case X86ISD::VUNPCKLPSY:
4540     case X86ISD::VUNPCKLPDY:
4541       DecodeUNPCKLPMask(VT, ShuffleMask);
4542       break;
4543     case X86ISD::MOVHLPS:
4544       DecodeMOVHLPSMask(NumElems, ShuffleMask);
4545       break;
4546     case X86ISD::MOVLHPS:
4547       DecodeMOVLHPSMask(NumElems, ShuffleMask);
4548       break;
4549     case X86ISD::PSHUFD:
4550       ImmN = N->getOperand(N->getNumOperands()-1);
4551       DecodePSHUFMask(NumElems,
4552                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
4553                       ShuffleMask);
4554       break;
4555     case X86ISD::PSHUFHW:
4556       ImmN = N->getOperand(N->getNumOperands()-1);
4557       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4558                         ShuffleMask);
4559       break;
4560     case X86ISD::PSHUFLW:
4561       ImmN = N->getOperand(N->getNumOperands()-1);
4562       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4563                         ShuffleMask);
4564       break;
4565     case X86ISD::MOVSS:
4566     case X86ISD::MOVSD: {
4567       // The index 0 always comes from the first element of the second source,
4568       // this is why MOVSS and MOVSD are used in the first place. The other
4569       // elements come from the other positions of the first source vector.
4570       unsigned OpNum = (Index == 0) ? 1 : 0;
4571       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
4572                                  Depth+1);
4573     }
4574     case X86ISD::VPERMILPS:
4575       ImmN = N->getOperand(N->getNumOperands()-1);
4576       DecodeVPERMILPSMask(4, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4577                         ShuffleMask);
4578       break;
4579     case X86ISD::VPERMILPSY:
4580       ImmN = N->getOperand(N->getNumOperands()-1);
4581       DecodeVPERMILPSMask(8, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4582                         ShuffleMask);
4583       break;
4584     case X86ISD::VPERMILPD:
4585       ImmN = N->getOperand(N->getNumOperands()-1);
4586       DecodeVPERMILPDMask(2, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4587                         ShuffleMask);
4588       break;
4589     case X86ISD::VPERMILPDY:
4590       ImmN = N->getOperand(N->getNumOperands()-1);
4591       DecodeVPERMILPDMask(4, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4592                         ShuffleMask);
4593       break;
4594     case X86ISD::VPERM2F128:
4595       ImmN = N->getOperand(N->getNumOperands()-1);
4596       DecodeVPERM2F128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4597                            ShuffleMask);
4598       break;
4599     default:
4600       assert("not implemented for target shuffle node");
4601       return SDValue();
4602     }
4603
4604     Index = ShuffleMask[Index];
4605     if (Index < 0)
4606       return DAG.getUNDEF(VT.getVectorElementType());
4607
4608     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
4609     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
4610                                Depth+1);
4611   }
4612
4613   // Actual nodes that may contain scalar elements
4614   if (Opcode == ISD::BITCAST) {
4615     V = V.getOperand(0);
4616     EVT SrcVT = V.getValueType();
4617     unsigned NumElems = VT.getVectorNumElements();
4618
4619     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4620       return SDValue();
4621   }
4622
4623   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4624     return (Index == 0) ? V.getOperand(0)
4625                           : DAG.getUNDEF(VT.getVectorElementType());
4626
4627   if (V.getOpcode() == ISD::BUILD_VECTOR)
4628     return V.getOperand(Index);
4629
4630   return SDValue();
4631 }
4632
4633 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
4634 /// shuffle operation which come from a consecutively from a zero. The
4635 /// search can start in two different directions, from left or right.
4636 static
4637 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
4638                                   bool ZerosFromLeft, SelectionDAG &DAG) {
4639   int i = 0;
4640
4641   while (i < NumElems) {
4642     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
4643     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
4644     if (!(Elt.getNode() &&
4645          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
4646       break;
4647     ++i;
4648   }
4649
4650   return i;
4651 }
4652
4653 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
4654 /// MaskE correspond consecutively to elements from one of the vector operands,
4655 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
4656 static
4657 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
4658                               int OpIdx, int NumElems, unsigned &OpNum) {
4659   bool SeenV1 = false;
4660   bool SeenV2 = false;
4661
4662   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
4663     int Idx = SVOp->getMaskElt(i);
4664     // Ignore undef indicies
4665     if (Idx < 0)
4666       continue;
4667
4668     if (Idx < NumElems)
4669       SeenV1 = true;
4670     else
4671       SeenV2 = true;
4672
4673     // Only accept consecutive elements from the same vector
4674     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
4675       return false;
4676   }
4677
4678   OpNum = SeenV1 ? 0 : 1;
4679   return true;
4680 }
4681
4682 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
4683 /// logical left shift of a vector.
4684 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4685                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4686   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4687   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4688               false /* check zeros from right */, DAG);
4689   unsigned OpSrc;
4690
4691   if (!NumZeros)
4692     return false;
4693
4694   // Considering the elements in the mask that are not consecutive zeros,
4695   // check if they consecutively come from only one of the source vectors.
4696   //
4697   //               V1 = {X, A, B, C}     0
4698   //                         \  \  \    /
4699   //   vector_shuffle V1, V2 <1, 2, 3, X>
4700   //
4701   if (!isShuffleMaskConsecutive(SVOp,
4702             0,                   // Mask Start Index
4703             NumElems-NumZeros-1, // Mask End Index
4704             NumZeros,            // Where to start looking in the src vector
4705             NumElems,            // Number of elements in vector
4706             OpSrc))              // Which source operand ?
4707     return false;
4708
4709   isLeft = false;
4710   ShAmt = NumZeros;
4711   ShVal = SVOp->getOperand(OpSrc);
4712   return true;
4713 }
4714
4715 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
4716 /// logical left shift of a vector.
4717 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4718                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4719   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4720   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4721               true /* check zeros from left */, DAG);
4722   unsigned OpSrc;
4723
4724   if (!NumZeros)
4725     return false;
4726
4727   // Considering the elements in the mask that are not consecutive zeros,
4728   // check if they consecutively come from only one of the source vectors.
4729   //
4730   //                           0    { A, B, X, X } = V2
4731   //                          / \    /  /
4732   //   vector_shuffle V1, V2 <X, X, 4, 5>
4733   //
4734   if (!isShuffleMaskConsecutive(SVOp,
4735             NumZeros,     // Mask Start Index
4736             NumElems-1,   // Mask End Index
4737             0,            // Where to start looking in the src vector
4738             NumElems,     // Number of elements in vector
4739             OpSrc))       // Which source operand ?
4740     return false;
4741
4742   isLeft = true;
4743   ShAmt = NumZeros;
4744   ShVal = SVOp->getOperand(OpSrc);
4745   return true;
4746 }
4747
4748 /// isVectorShift - Returns true if the shuffle can be implemented as a
4749 /// logical left or right shift of a vector.
4750 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4751                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4752   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
4753       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
4754     return true;
4755
4756   return false;
4757 }
4758
4759 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4760 ///
4761 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4762                                        unsigned NumNonZero, unsigned NumZero,
4763                                        SelectionDAG &DAG,
4764                                        const TargetLowering &TLI) {
4765   if (NumNonZero > 8)
4766     return SDValue();
4767
4768   DebugLoc dl = Op.getDebugLoc();
4769   SDValue V(0, 0);
4770   bool First = true;
4771   for (unsigned i = 0; i < 16; ++i) {
4772     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4773     if (ThisIsNonZero && First) {
4774       if (NumZero)
4775         V = getZeroVector(MVT::v8i16, true, DAG, dl);
4776       else
4777         V = DAG.getUNDEF(MVT::v8i16);
4778       First = false;
4779     }
4780
4781     if ((i & 1) != 0) {
4782       SDValue ThisElt(0, 0), LastElt(0, 0);
4783       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4784       if (LastIsNonZero) {
4785         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4786                               MVT::i16, Op.getOperand(i-1));
4787       }
4788       if (ThisIsNonZero) {
4789         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4790         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4791                               ThisElt, DAG.getConstant(8, MVT::i8));
4792         if (LastIsNonZero)
4793           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4794       } else
4795         ThisElt = LastElt;
4796
4797       if (ThisElt.getNode())
4798         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4799                         DAG.getIntPtrConstant(i/2));
4800     }
4801   }
4802
4803   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4804 }
4805
4806 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4807 ///
4808 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4809                                      unsigned NumNonZero, unsigned NumZero,
4810                                      SelectionDAG &DAG,
4811                                      const TargetLowering &TLI) {
4812   if (NumNonZero > 4)
4813     return SDValue();
4814
4815   DebugLoc dl = Op.getDebugLoc();
4816   SDValue V(0, 0);
4817   bool First = true;
4818   for (unsigned i = 0; i < 8; ++i) {
4819     bool isNonZero = (NonZeros & (1 << i)) != 0;
4820     if (isNonZero) {
4821       if (First) {
4822         if (NumZero)
4823           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4824         else
4825           V = DAG.getUNDEF(MVT::v8i16);
4826         First = false;
4827       }
4828       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4829                       MVT::v8i16, V, Op.getOperand(i),
4830                       DAG.getIntPtrConstant(i));
4831     }
4832   }
4833
4834   return V;
4835 }
4836
4837 /// getVShift - Return a vector logical shift node.
4838 ///
4839 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4840                          unsigned NumBits, SelectionDAG &DAG,
4841                          const TargetLowering &TLI, DebugLoc dl) {
4842   EVT ShVT = MVT::v2i64;
4843   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4844   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4845   return DAG.getNode(ISD::BITCAST, dl, VT,
4846                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4847                              DAG.getConstant(NumBits,
4848                                   TLI.getShiftAmountTy(SrcOp.getValueType()))));
4849 }
4850
4851 SDValue
4852 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4853                                           SelectionDAG &DAG) const {
4854
4855   // Check if the scalar load can be widened into a vector load. And if
4856   // the address is "base + cst" see if the cst can be "absorbed" into
4857   // the shuffle mask.
4858   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4859     SDValue Ptr = LD->getBasePtr();
4860     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4861       return SDValue();
4862     EVT PVT = LD->getValueType(0);
4863     if (PVT != MVT::i32 && PVT != MVT::f32)
4864       return SDValue();
4865
4866     int FI = -1;
4867     int64_t Offset = 0;
4868     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4869       FI = FINode->getIndex();
4870       Offset = 0;
4871     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4872                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4873       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4874       Offset = Ptr.getConstantOperandVal(1);
4875       Ptr = Ptr.getOperand(0);
4876     } else {
4877       return SDValue();
4878     }
4879
4880     // FIXME: 256-bit vector instructions don't require a strict alignment,
4881     // improve this code to support it better.
4882     unsigned RequiredAlign = VT.getSizeInBits()/8;
4883     SDValue Chain = LD->getChain();
4884     // Make sure the stack object alignment is at least 16 or 32.
4885     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4886     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4887       if (MFI->isFixedObjectIndex(FI)) {
4888         // Can't change the alignment. FIXME: It's possible to compute
4889         // the exact stack offset and reference FI + adjust offset instead.
4890         // If someone *really* cares about this. That's the way to implement it.
4891         return SDValue();
4892       } else {
4893         MFI->setObjectAlignment(FI, RequiredAlign);
4894       }
4895     }
4896
4897     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4898     // Ptr + (Offset & ~15).
4899     if (Offset < 0)
4900       return SDValue();
4901     if ((Offset % RequiredAlign) & 3)
4902       return SDValue();
4903     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4904     if (StartOffset)
4905       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4906                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4907
4908     int EltNo = (Offset - StartOffset) >> 2;
4909     int NumElems = VT.getVectorNumElements();
4910
4911     EVT CanonVT = VT.getSizeInBits() == 128 ? MVT::v4i32 : MVT::v8i32;
4912     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4913     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4914                              LD->getPointerInfo().getWithOffset(StartOffset),
4915                              false, false, 0);
4916
4917     // Canonicalize it to a v4i32 or v8i32 shuffle.
4918     SmallVector<int, 8> Mask;
4919     for (int i = 0; i < NumElems; ++i)
4920       Mask.push_back(EltNo);
4921
4922     V1 = DAG.getNode(ISD::BITCAST, dl, CanonVT, V1);
4923     return DAG.getNode(ISD::BITCAST, dl, NVT,
4924                        DAG.getVectorShuffle(CanonVT, dl, V1,
4925                                             DAG.getUNDEF(CanonVT),&Mask[0]));
4926   }
4927
4928   return SDValue();
4929 }
4930
4931 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4932 /// vector of type 'VT', see if the elements can be replaced by a single large
4933 /// load which has the same value as a build_vector whose operands are 'elts'.
4934 ///
4935 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4936 ///
4937 /// FIXME: we'd also like to handle the case where the last elements are zero
4938 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4939 /// There's even a handy isZeroNode for that purpose.
4940 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4941                                         DebugLoc &DL, SelectionDAG &DAG) {
4942   EVT EltVT = VT.getVectorElementType();
4943   unsigned NumElems = Elts.size();
4944
4945   LoadSDNode *LDBase = NULL;
4946   unsigned LastLoadedElt = -1U;
4947
4948   // For each element in the initializer, see if we've found a load or an undef.
4949   // If we don't find an initial load element, or later load elements are
4950   // non-consecutive, bail out.
4951   for (unsigned i = 0; i < NumElems; ++i) {
4952     SDValue Elt = Elts[i];
4953
4954     if (!Elt.getNode() ||
4955         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4956       return SDValue();
4957     if (!LDBase) {
4958       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4959         return SDValue();
4960       LDBase = cast<LoadSDNode>(Elt.getNode());
4961       LastLoadedElt = i;
4962       continue;
4963     }
4964     if (Elt.getOpcode() == ISD::UNDEF)
4965       continue;
4966
4967     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4968     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4969       return SDValue();
4970     LastLoadedElt = i;
4971   }
4972
4973   // If we have found an entire vector of loads and undefs, then return a large
4974   // load of the entire vector width starting at the base pointer.  If we found
4975   // consecutive loads for the low half, generate a vzext_load node.
4976   if (LastLoadedElt == NumElems - 1) {
4977     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4978       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4979                          LDBase->getPointerInfo(),
4980                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4981     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4982                        LDBase->getPointerInfo(),
4983                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4984                        LDBase->getAlignment());
4985   } else if (NumElems == 4 && LastLoadedElt == 1 &&
4986              DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4987     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4988     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4989     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4990                                               Ops, 2, MVT::i32,
4991                                               LDBase->getMemOperand());
4992     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4993   }
4994   return SDValue();
4995 }
4996
4997 SDValue
4998 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4999   DebugLoc dl = Op.getDebugLoc();
5000
5001   EVT VT = Op.getValueType();
5002   EVT ExtVT = VT.getVectorElementType();
5003   unsigned NumElems = Op.getNumOperands();
5004
5005   // Vectors containing all zeros can be matched by pxor and xorps later
5006   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5007     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5008     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5009     if (Op.getValueType() == MVT::v4i32 ||
5010         Op.getValueType() == MVT::v8i32)
5011       return Op;
5012
5013     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
5014   }
5015
5016   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5017   // vectors or broken into v4i32 operations on 256-bit vectors.
5018   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5019     if (Op.getValueType() == MVT::v4i32)
5020       return Op;
5021
5022     return getOnesVector(Op.getValueType(), DAG, dl);
5023   }
5024
5025   unsigned EVTBits = ExtVT.getSizeInBits();
5026
5027   unsigned NumZero  = 0;
5028   unsigned NumNonZero = 0;
5029   unsigned NonZeros = 0;
5030   bool IsAllConstants = true;
5031   SmallSet<SDValue, 8> Values;
5032   for (unsigned i = 0; i < NumElems; ++i) {
5033     SDValue Elt = Op.getOperand(i);
5034     if (Elt.getOpcode() == ISD::UNDEF)
5035       continue;
5036     Values.insert(Elt);
5037     if (Elt.getOpcode() != ISD::Constant &&
5038         Elt.getOpcode() != ISD::ConstantFP)
5039       IsAllConstants = false;
5040     if (X86::isZeroNode(Elt))
5041       NumZero++;
5042     else {
5043       NonZeros |= (1 << i);
5044       NumNonZero++;
5045     }
5046   }
5047
5048   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5049   if (NumNonZero == 0)
5050     return DAG.getUNDEF(VT);
5051
5052   // Special case for single non-zero, non-undef, element.
5053   if (NumNonZero == 1) {
5054     unsigned Idx = CountTrailingZeros_32(NonZeros);
5055     SDValue Item = Op.getOperand(Idx);
5056
5057     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5058     // the value are obviously zero, truncate the value to i32 and do the
5059     // insertion that way.  Only do this if the value is non-constant or if the
5060     // value is a constant being inserted into element 0.  It is cheaper to do
5061     // a constant pool load than it is to do a movd + shuffle.
5062     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5063         (!IsAllConstants || Idx == 0)) {
5064       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5065         // Handle SSE only.
5066         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5067         EVT VecVT = MVT::v4i32;
5068         unsigned VecElts = 4;
5069
5070         // Truncate the value (which may itself be a constant) to i32, and
5071         // convert it to a vector with movd (S2V+shuffle to zero extend).
5072         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5073         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5074         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
5075                                            Subtarget->hasSSE2(), DAG);
5076
5077         // Now we have our 32-bit value zero extended in the low element of
5078         // a vector.  If Idx != 0, swizzle it into place.
5079         if (Idx != 0) {
5080           SmallVector<int, 4> Mask;
5081           Mask.push_back(Idx);
5082           for (unsigned i = 1; i != VecElts; ++i)
5083             Mask.push_back(i);
5084           Item = DAG.getVectorShuffle(VecVT, dl, Item,
5085                                       DAG.getUNDEF(Item.getValueType()),
5086                                       &Mask[0]);
5087         }
5088         return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Item);
5089       }
5090     }
5091
5092     // If we have a constant or non-constant insertion into the low element of
5093     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5094     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5095     // depending on what the source datatype is.
5096     if (Idx == 0) {
5097       if (NumZero == 0) {
5098         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5099       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5100           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5101         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5102         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5103         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
5104                                            DAG);
5105       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5106         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5107         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
5108         EVT MiddleVT = MVT::v4i32;
5109         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
5110         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
5111                                            Subtarget->hasSSE2(), DAG);
5112         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
5113       }
5114     }
5115
5116     // Is it a vector logical left shift?
5117     if (NumElems == 2 && Idx == 1 &&
5118         X86::isZeroNode(Op.getOperand(0)) &&
5119         !X86::isZeroNode(Op.getOperand(1))) {
5120       unsigned NumBits = VT.getSizeInBits();
5121       return getVShift(true, VT,
5122                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5123                                    VT, Op.getOperand(1)),
5124                        NumBits/2, DAG, *this, dl);
5125     }
5126
5127     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
5128       return SDValue();
5129
5130     // Otherwise, if this is a vector with i32 or f32 elements, and the element
5131     // is a non-constant being inserted into an element other than the low one,
5132     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
5133     // movd/movss) to move this into the low element, then shuffle it into
5134     // place.
5135     if (EVTBits == 32) {
5136       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5137
5138       // Turn it into a shuffle of zero and zero-extended scalar to vector.
5139       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
5140                                          Subtarget->hasSSE2(), DAG);
5141       SmallVector<int, 8> MaskVec;
5142       for (unsigned i = 0; i < NumElems; i++)
5143         MaskVec.push_back(i == Idx ? 0 : 1);
5144       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
5145     }
5146   }
5147
5148   // Splat is obviously ok. Let legalizer expand it to a shuffle.
5149   if (Values.size() == 1) {
5150     if (EVTBits == 32) {
5151       // Instead of a shuffle like this:
5152       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
5153       // Check if it's possible to issue this instead.
5154       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
5155       unsigned Idx = CountTrailingZeros_32(NonZeros);
5156       SDValue Item = Op.getOperand(Idx);
5157       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
5158         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
5159     }
5160     return SDValue();
5161   }
5162
5163   // A vector full of immediates; various special cases are already
5164   // handled, so this is best done with a single constant-pool load.
5165   if (IsAllConstants)
5166     return SDValue();
5167
5168   // For AVX-length vectors, build the individual 128-bit pieces and use
5169   // shuffles to put them in place.
5170   if (VT.getSizeInBits() == 256 && !ISD::isBuildVectorAllZeros(Op.getNode())) {
5171     SmallVector<SDValue, 32> V;
5172     for (unsigned i = 0; i < NumElems; ++i)
5173       V.push_back(Op.getOperand(i));
5174
5175     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
5176
5177     // Build both the lower and upper subvector.
5178     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[0], NumElems/2);
5179     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[NumElems / 2],
5180                                 NumElems/2);
5181
5182     // Recreate the wider vector with the lower and upper part.
5183     SDValue Vec = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), Lower,
5184                                 DAG.getConstant(0, MVT::i32), DAG, dl);
5185     return Insert128BitVector(Vec, Upper, DAG.getConstant(NumElems/2, MVT::i32),
5186                               DAG, dl);
5187   }
5188
5189   // Let legalizer expand 2-wide build_vectors.
5190   if (EVTBits == 64) {
5191     if (NumNonZero == 1) {
5192       // One half is zero or undef.
5193       unsigned Idx = CountTrailingZeros_32(NonZeros);
5194       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5195                                  Op.getOperand(Idx));
5196       return getShuffleVectorZeroOrUndef(V2, Idx, true,
5197                                          Subtarget->hasSSE2(), DAG);
5198     }
5199     return SDValue();
5200   }
5201
5202   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5203   if (EVTBits == 8 && NumElems == 16) {
5204     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5205                                         *this);
5206     if (V.getNode()) return V;
5207   }
5208
5209   if (EVTBits == 16 && NumElems == 8) {
5210     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5211                                       *this);
5212     if (V.getNode()) return V;
5213   }
5214
5215   // If element VT is == 32 bits, turn it into a number of shuffles.
5216   SmallVector<SDValue, 8> V;
5217   V.resize(NumElems);
5218   if (NumElems == 4 && NumZero > 0) {
5219     for (unsigned i = 0; i < 4; ++i) {
5220       bool isZero = !(NonZeros & (1 << i));
5221       if (isZero)
5222         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5223       else
5224         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5225     }
5226
5227     for (unsigned i = 0; i < 2; ++i) {
5228       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5229         default: break;
5230         case 0:
5231           V[i] = V[i*2];  // Must be a zero vector.
5232           break;
5233         case 1:
5234           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5235           break;
5236         case 2:
5237           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5238           break;
5239         case 3:
5240           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5241           break;
5242       }
5243     }
5244
5245     SmallVector<int, 8> MaskVec;
5246     bool Reverse = (NonZeros & 0x3) == 2;
5247     for (unsigned i = 0; i < 2; ++i)
5248       MaskVec.push_back(Reverse ? 1-i : i);
5249     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
5250     for (unsigned i = 0; i < 2; ++i)
5251       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
5252     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
5253   }
5254
5255   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
5256     // Check for a build vector of consecutive loads.
5257     for (unsigned i = 0; i < NumElems; ++i)
5258       V[i] = Op.getOperand(i);
5259
5260     // Check for elements which are consecutive loads.
5261     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
5262     if (LD.getNode())
5263       return LD;
5264
5265     // For SSE 4.1, use insertps to put the high elements into the low element.
5266     if (getSubtarget()->hasSSE41()) {
5267       SDValue Result;
5268       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
5269         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
5270       else
5271         Result = DAG.getUNDEF(VT);
5272
5273       for (unsigned i = 1; i < NumElems; ++i) {
5274         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
5275         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
5276                              Op.getOperand(i), DAG.getIntPtrConstant(i));
5277       }
5278       return Result;
5279     }
5280
5281     // Otherwise, expand into a number of unpckl*, start by extending each of
5282     // our (non-undef) elements to the full vector width with the element in the
5283     // bottom slot of the vector (which generates no code for SSE).
5284     for (unsigned i = 0; i < NumElems; ++i) {
5285       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
5286         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5287       else
5288         V[i] = DAG.getUNDEF(VT);
5289     }
5290
5291     // Next, we iteratively mix elements, e.g. for v4f32:
5292     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
5293     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
5294     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
5295     unsigned EltStride = NumElems >> 1;
5296     while (EltStride != 0) {
5297       for (unsigned i = 0; i < EltStride; ++i) {
5298         // If V[i+EltStride] is undef and this is the first round of mixing,
5299         // then it is safe to just drop this shuffle: V[i] is already in the
5300         // right place, the one element (since it's the first round) being
5301         // inserted as undef can be dropped.  This isn't safe for successive
5302         // rounds because they will permute elements within both vectors.
5303         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
5304             EltStride == NumElems/2)
5305           continue;
5306
5307         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
5308       }
5309       EltStride >>= 1;
5310     }
5311     return V[0];
5312   }
5313   return SDValue();
5314 }
5315
5316 // LowerMMXCONCAT_VECTORS - We support concatenate two MMX registers and place
5317 // them in a MMX register.  This is better than doing a stack convert.
5318 static SDValue LowerMMXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5319   DebugLoc dl = Op.getDebugLoc();
5320   EVT ResVT = Op.getValueType();
5321
5322   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
5323          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
5324   int Mask[2];
5325   SDValue InVec = DAG.getNode(ISD::BITCAST,dl, MVT::v1i64, Op.getOperand(0));
5326   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
5327   InVec = Op.getOperand(1);
5328   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5329     unsigned NumElts = ResVT.getVectorNumElements();
5330     VecOp = DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
5331     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
5332                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
5333   } else {
5334     InVec = DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, InVec);
5335     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
5336     Mask[0] = 0; Mask[1] = 2;
5337     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
5338   }
5339   return DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
5340 }
5341
5342 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
5343 // to create 256-bit vectors from two other 128-bit ones.
5344 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5345   DebugLoc dl = Op.getDebugLoc();
5346   EVT ResVT = Op.getValueType();
5347
5348   assert(ResVT.getSizeInBits() == 256 && "Value type must be 256-bit wide");
5349
5350   SDValue V1 = Op.getOperand(0);
5351   SDValue V2 = Op.getOperand(1);
5352   unsigned NumElems = ResVT.getVectorNumElements();
5353
5354   SDValue V = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, ResVT), V1,
5355                                  DAG.getConstant(0, MVT::i32), DAG, dl);
5356   return Insert128BitVector(V, V2, DAG.getConstant(NumElems/2, MVT::i32),
5357                             DAG, dl);
5358 }
5359
5360 SDValue
5361 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
5362   EVT ResVT = Op.getValueType();
5363
5364   assert(Op.getNumOperands() == 2);
5365   assert((ResVT.getSizeInBits() == 128 || ResVT.getSizeInBits() == 256) &&
5366          "Unsupported CONCAT_VECTORS for value type");
5367
5368   // We support concatenate two MMX registers and place them in a MMX register.
5369   // This is better than doing a stack convert.
5370   if (ResVT.is128BitVector())
5371     return LowerMMXCONCAT_VECTORS(Op, DAG);
5372
5373   // 256-bit AVX can use the vinsertf128 instruction to create 256-bit vectors
5374   // from two other 128-bit ones.
5375   return LowerAVXCONCAT_VECTORS(Op, DAG);
5376 }
5377
5378 // v8i16 shuffles - Prefer shuffles in the following order:
5379 // 1. [all]   pshuflw, pshufhw, optional move
5380 // 2. [ssse3] 1 x pshufb
5381 // 3. [ssse3] 2 x pshufb + 1 x por
5382 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
5383 SDValue
5384 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
5385                                             SelectionDAG &DAG) const {
5386   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5387   SDValue V1 = SVOp->getOperand(0);
5388   SDValue V2 = SVOp->getOperand(1);
5389   DebugLoc dl = SVOp->getDebugLoc();
5390   SmallVector<int, 8> MaskVals;
5391
5392   // Determine if more than 1 of the words in each of the low and high quadwords
5393   // of the result come from the same quadword of one of the two inputs.  Undef
5394   // mask values count as coming from any quadword, for better codegen.
5395   SmallVector<unsigned, 4> LoQuad(4);
5396   SmallVector<unsigned, 4> HiQuad(4);
5397   BitVector InputQuads(4);
5398   for (unsigned i = 0; i < 8; ++i) {
5399     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
5400     int EltIdx = SVOp->getMaskElt(i);
5401     MaskVals.push_back(EltIdx);
5402     if (EltIdx < 0) {
5403       ++Quad[0];
5404       ++Quad[1];
5405       ++Quad[2];
5406       ++Quad[3];
5407       continue;
5408     }
5409     ++Quad[EltIdx / 4];
5410     InputQuads.set(EltIdx / 4);
5411   }
5412
5413   int BestLoQuad = -1;
5414   unsigned MaxQuad = 1;
5415   for (unsigned i = 0; i < 4; ++i) {
5416     if (LoQuad[i] > MaxQuad) {
5417       BestLoQuad = i;
5418       MaxQuad = LoQuad[i];
5419     }
5420   }
5421
5422   int BestHiQuad = -1;
5423   MaxQuad = 1;
5424   for (unsigned i = 0; i < 4; ++i) {
5425     if (HiQuad[i] > MaxQuad) {
5426       BestHiQuad = i;
5427       MaxQuad = HiQuad[i];
5428     }
5429   }
5430
5431   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
5432   // of the two input vectors, shuffle them into one input vector so only a
5433   // single pshufb instruction is necessary. If There are more than 2 input
5434   // quads, disable the next transformation since it does not help SSSE3.
5435   bool V1Used = InputQuads[0] || InputQuads[1];
5436   bool V2Used = InputQuads[2] || InputQuads[3];
5437   if (Subtarget->hasSSSE3()) {
5438     if (InputQuads.count() == 2 && V1Used && V2Used) {
5439       BestLoQuad = InputQuads.find_first();
5440       BestHiQuad = InputQuads.find_next(BestLoQuad);
5441     }
5442     if (InputQuads.count() > 2) {
5443       BestLoQuad = -1;
5444       BestHiQuad = -1;
5445     }
5446   }
5447
5448   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
5449   // the shuffle mask.  If a quad is scored as -1, that means that it contains
5450   // words from all 4 input quadwords.
5451   SDValue NewV;
5452   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
5453     SmallVector<int, 8> MaskV;
5454     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
5455     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
5456     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
5457                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
5458                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
5459     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
5460
5461     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
5462     // source words for the shuffle, to aid later transformations.
5463     bool AllWordsInNewV = true;
5464     bool InOrder[2] = { true, true };
5465     for (unsigned i = 0; i != 8; ++i) {
5466       int idx = MaskVals[i];
5467       if (idx != (int)i)
5468         InOrder[i/4] = false;
5469       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
5470         continue;
5471       AllWordsInNewV = false;
5472       break;
5473     }
5474
5475     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
5476     if (AllWordsInNewV) {
5477       for (int i = 0; i != 8; ++i) {
5478         int idx = MaskVals[i];
5479         if (idx < 0)
5480           continue;
5481         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
5482         if ((idx != i) && idx < 4)
5483           pshufhw = false;
5484         if ((idx != i) && idx > 3)
5485           pshuflw = false;
5486       }
5487       V1 = NewV;
5488       V2Used = false;
5489       BestLoQuad = 0;
5490       BestHiQuad = 1;
5491     }
5492
5493     // If we've eliminated the use of V2, and the new mask is a pshuflw or
5494     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
5495     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
5496       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
5497       unsigned TargetMask = 0;
5498       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
5499                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
5500       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
5501                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
5502       V1 = NewV.getOperand(0);
5503       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
5504     }
5505   }
5506
5507   // If we have SSSE3, and all words of the result are from 1 input vector,
5508   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
5509   // is present, fall back to case 4.
5510   if (Subtarget->hasSSSE3()) {
5511     SmallVector<SDValue,16> pshufbMask;
5512
5513     // If we have elements from both input vectors, set the high bit of the
5514     // shuffle mask element to zero out elements that come from V2 in the V1
5515     // mask, and elements that come from V1 in the V2 mask, so that the two
5516     // results can be OR'd together.
5517     bool TwoInputs = V1Used && V2Used;
5518     for (unsigned i = 0; i != 8; ++i) {
5519       int EltIdx = MaskVals[i] * 2;
5520       if (TwoInputs && (EltIdx >= 16)) {
5521         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5522         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5523         continue;
5524       }
5525       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
5526       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
5527     }
5528     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V1);
5529     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5530                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5531                                  MVT::v16i8, &pshufbMask[0], 16));
5532     if (!TwoInputs)
5533       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5534
5535     // Calculate the shuffle mask for the second input, shuffle it, and
5536     // OR it with the first shuffled input.
5537     pshufbMask.clear();
5538     for (unsigned i = 0; i != 8; ++i) {
5539       int EltIdx = MaskVals[i] * 2;
5540       if (EltIdx < 16) {
5541         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5542         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5543         continue;
5544       }
5545       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5546       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
5547     }
5548     V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V2);
5549     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5550                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5551                                  MVT::v16i8, &pshufbMask[0], 16));
5552     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5553     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5554   }
5555
5556   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
5557   // and update MaskVals with new element order.
5558   BitVector InOrder(8);
5559   if (BestLoQuad >= 0) {
5560     SmallVector<int, 8> MaskV;
5561     for (int i = 0; i != 4; ++i) {
5562       int idx = MaskVals[i];
5563       if (idx < 0) {
5564         MaskV.push_back(-1);
5565         InOrder.set(i);
5566       } else if ((idx / 4) == BestLoQuad) {
5567         MaskV.push_back(idx & 3);
5568         InOrder.set(i);
5569       } else {
5570         MaskV.push_back(-1);
5571       }
5572     }
5573     for (unsigned i = 4; i != 8; ++i)
5574       MaskV.push_back(i);
5575     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5576                                 &MaskV[0]);
5577
5578     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5579       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
5580                                NewV.getOperand(0),
5581                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
5582                                DAG);
5583   }
5584
5585   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
5586   // and update MaskVals with the new element order.
5587   if (BestHiQuad >= 0) {
5588     SmallVector<int, 8> MaskV;
5589     for (unsigned i = 0; i != 4; ++i)
5590       MaskV.push_back(i);
5591     for (unsigned i = 4; i != 8; ++i) {
5592       int idx = MaskVals[i];
5593       if (idx < 0) {
5594         MaskV.push_back(-1);
5595         InOrder.set(i);
5596       } else if ((idx / 4) == BestHiQuad) {
5597         MaskV.push_back((idx & 3) + 4);
5598         InOrder.set(i);
5599       } else {
5600         MaskV.push_back(-1);
5601       }
5602     }
5603     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5604                                 &MaskV[0]);
5605
5606     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5607       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
5608                               NewV.getOperand(0),
5609                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
5610                               DAG);
5611   }
5612
5613   // In case BestHi & BestLo were both -1, which means each quadword has a word
5614   // from each of the four input quadwords, calculate the InOrder bitvector now
5615   // before falling through to the insert/extract cleanup.
5616   if (BestLoQuad == -1 && BestHiQuad == -1) {
5617     NewV = V1;
5618     for (int i = 0; i != 8; ++i)
5619       if (MaskVals[i] < 0 || MaskVals[i] == i)
5620         InOrder.set(i);
5621   }
5622
5623   // The other elements are put in the right place using pextrw and pinsrw.
5624   for (unsigned i = 0; i != 8; ++i) {
5625     if (InOrder[i])
5626       continue;
5627     int EltIdx = MaskVals[i];
5628     if (EltIdx < 0)
5629       continue;
5630     SDValue ExtOp = (EltIdx < 8)
5631     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
5632                   DAG.getIntPtrConstant(EltIdx))
5633     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
5634                   DAG.getIntPtrConstant(EltIdx - 8));
5635     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
5636                        DAG.getIntPtrConstant(i));
5637   }
5638   return NewV;
5639 }
5640
5641 // v16i8 shuffles - Prefer shuffles in the following order:
5642 // 1. [ssse3] 1 x pshufb
5643 // 2. [ssse3] 2 x pshufb + 1 x por
5644 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
5645 static
5646 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
5647                                  SelectionDAG &DAG,
5648                                  const X86TargetLowering &TLI) {
5649   SDValue V1 = SVOp->getOperand(0);
5650   SDValue V2 = SVOp->getOperand(1);
5651   DebugLoc dl = SVOp->getDebugLoc();
5652   SmallVector<int, 16> MaskVals;
5653   SVOp->getMask(MaskVals);
5654
5655   // If we have SSSE3, case 1 is generated when all result bytes come from
5656   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
5657   // present, fall back to case 3.
5658   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
5659   bool V1Only = true;
5660   bool V2Only = true;
5661   for (unsigned i = 0; i < 16; ++i) {
5662     int EltIdx = MaskVals[i];
5663     if (EltIdx < 0)
5664       continue;
5665     if (EltIdx < 16)
5666       V2Only = false;
5667     else
5668       V1Only = false;
5669   }
5670
5671   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
5672   if (TLI.getSubtarget()->hasSSSE3()) {
5673     SmallVector<SDValue,16> pshufbMask;
5674
5675     // If all result elements are from one input vector, then only translate
5676     // undef mask values to 0x80 (zero out result) in the pshufb mask.
5677     //
5678     // Otherwise, we have elements from both input vectors, and must zero out
5679     // elements that come from V2 in the first mask, and V1 in the second mask
5680     // so that we can OR them together.
5681     bool TwoInputs = !(V1Only || V2Only);
5682     for (unsigned i = 0; i != 16; ++i) {
5683       int EltIdx = MaskVals[i];
5684       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
5685         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5686         continue;
5687       }
5688       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
5689     }
5690     // If all the elements are from V2, assign it to V1 and return after
5691     // building the first pshufb.
5692     if (V2Only)
5693       V1 = V2;
5694     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5695                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5696                                  MVT::v16i8, &pshufbMask[0], 16));
5697     if (!TwoInputs)
5698       return V1;
5699
5700     // Calculate the shuffle mask for the second input, shuffle it, and
5701     // OR it with the first shuffled input.
5702     pshufbMask.clear();
5703     for (unsigned i = 0; i != 16; ++i) {
5704       int EltIdx = MaskVals[i];
5705       if (EltIdx < 16) {
5706         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5707         continue;
5708       }
5709       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5710     }
5711     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5712                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5713                                  MVT::v16i8, &pshufbMask[0], 16));
5714     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5715   }
5716
5717   // No SSSE3 - Calculate in place words and then fix all out of place words
5718   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
5719   // the 16 different words that comprise the two doublequadword input vectors.
5720   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5721   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
5722   SDValue NewV = V2Only ? V2 : V1;
5723   for (int i = 0; i != 8; ++i) {
5724     int Elt0 = MaskVals[i*2];
5725     int Elt1 = MaskVals[i*2+1];
5726
5727     // This word of the result is all undef, skip it.
5728     if (Elt0 < 0 && Elt1 < 0)
5729       continue;
5730
5731     // This word of the result is already in the correct place, skip it.
5732     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
5733       continue;
5734     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
5735       continue;
5736
5737     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
5738     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
5739     SDValue InsElt;
5740
5741     // If Elt0 and Elt1 are defined, are consecutive, and can be load
5742     // using a single extract together, load it and store it.
5743     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
5744       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5745                            DAG.getIntPtrConstant(Elt1 / 2));
5746       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5747                         DAG.getIntPtrConstant(i));
5748       continue;
5749     }
5750
5751     // If Elt1 is defined, extract it from the appropriate source.  If the
5752     // source byte is not also odd, shift the extracted word left 8 bits
5753     // otherwise clear the bottom 8 bits if we need to do an or.
5754     if (Elt1 >= 0) {
5755       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5756                            DAG.getIntPtrConstant(Elt1 / 2));
5757       if ((Elt1 & 1) == 0)
5758         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
5759                              DAG.getConstant(8,
5760                                   TLI.getShiftAmountTy(InsElt.getValueType())));
5761       else if (Elt0 >= 0)
5762         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
5763                              DAG.getConstant(0xFF00, MVT::i16));
5764     }
5765     // If Elt0 is defined, extract it from the appropriate source.  If the
5766     // source byte is not also even, shift the extracted word right 8 bits. If
5767     // Elt1 was also defined, OR the extracted values together before
5768     // inserting them in the result.
5769     if (Elt0 >= 0) {
5770       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
5771                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
5772       if ((Elt0 & 1) != 0)
5773         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
5774                               DAG.getConstant(8,
5775                                  TLI.getShiftAmountTy(InsElt0.getValueType())));
5776       else if (Elt1 >= 0)
5777         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
5778                              DAG.getConstant(0x00FF, MVT::i16));
5779       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
5780                          : InsElt0;
5781     }
5782     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5783                        DAG.getIntPtrConstant(i));
5784   }
5785   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
5786 }
5787
5788 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
5789 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
5790 /// done when every pair / quad of shuffle mask elements point to elements in
5791 /// the right sequence. e.g.
5792 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
5793 static
5794 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
5795                                  SelectionDAG &DAG, DebugLoc dl) {
5796   EVT VT = SVOp->getValueType(0);
5797   SDValue V1 = SVOp->getOperand(0);
5798   SDValue V2 = SVOp->getOperand(1);
5799   unsigned NumElems = VT.getVectorNumElements();
5800   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
5801   EVT NewVT;
5802   switch (VT.getSimpleVT().SimpleTy) {
5803   default: assert(false && "Unexpected!");
5804   case MVT::v4f32: NewVT = MVT::v2f64; break;
5805   case MVT::v4i32: NewVT = MVT::v2i64; break;
5806   case MVT::v8i16: NewVT = MVT::v4i32; break;
5807   case MVT::v16i8: NewVT = MVT::v4i32; break;
5808   }
5809
5810   int Scale = NumElems / NewWidth;
5811   SmallVector<int, 8> MaskVec;
5812   for (unsigned i = 0; i < NumElems; i += Scale) {
5813     int StartIdx = -1;
5814     for (int j = 0; j < Scale; ++j) {
5815       int EltIdx = SVOp->getMaskElt(i+j);
5816       if (EltIdx < 0)
5817         continue;
5818       if (StartIdx == -1)
5819         StartIdx = EltIdx - (EltIdx % Scale);
5820       if (EltIdx != StartIdx + j)
5821         return SDValue();
5822     }
5823     if (StartIdx == -1)
5824       MaskVec.push_back(-1);
5825     else
5826       MaskVec.push_back(StartIdx / Scale);
5827   }
5828
5829   V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
5830   V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
5831   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
5832 }
5833
5834 /// getVZextMovL - Return a zero-extending vector move low node.
5835 ///
5836 static SDValue getVZextMovL(EVT VT, EVT OpVT,
5837                             SDValue SrcOp, SelectionDAG &DAG,
5838                             const X86Subtarget *Subtarget, DebugLoc dl) {
5839   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
5840     LoadSDNode *LD = NULL;
5841     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
5842       LD = dyn_cast<LoadSDNode>(SrcOp);
5843     if (!LD) {
5844       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
5845       // instead.
5846       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
5847       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
5848           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
5849           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
5850           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
5851         // PR2108
5852         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
5853         return DAG.getNode(ISD::BITCAST, dl, VT,
5854                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5855                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5856                                                    OpVT,
5857                                                    SrcOp.getOperand(0)
5858                                                           .getOperand(0))));
5859       }
5860     }
5861   }
5862
5863   return DAG.getNode(ISD::BITCAST, dl, VT,
5864                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5865                                  DAG.getNode(ISD::BITCAST, dl,
5866                                              OpVT, SrcOp)));
5867 }
5868
5869 /// areShuffleHalvesWithinDisjointLanes - Check whether each half of a vector
5870 /// shuffle node referes to only one lane in the sources.
5871 static bool areShuffleHalvesWithinDisjointLanes(ShuffleVectorSDNode *SVOp) {
5872   EVT VT = SVOp->getValueType(0);
5873   int NumElems = VT.getVectorNumElements();
5874   int HalfSize = NumElems/2;
5875   SmallVector<int, 16> M;
5876   SVOp->getMask(M);
5877   bool MatchA = false, MatchB = false;
5878
5879   for (int l = 0; l < NumElems*2; l += HalfSize) {
5880     if (isUndefOrInRange(M, 0, HalfSize, l, l+HalfSize)) {
5881       MatchA = true;
5882       break;
5883     }
5884   }
5885
5886   for (int l = 0; l < NumElems*2; l += HalfSize) {
5887     if (isUndefOrInRange(M, HalfSize, HalfSize, l, l+HalfSize)) {
5888       MatchB = true;
5889       break;
5890     }
5891   }
5892
5893   return MatchA && MatchB;
5894 }
5895
5896 /// LowerVECTOR_SHUFFLE_256 - Handle all 256-bit wide vectors shuffles
5897 /// which could not be matched by any known target speficic shuffle
5898 static SDValue
5899 LowerVECTOR_SHUFFLE_256(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5900   if (areShuffleHalvesWithinDisjointLanes(SVOp)) {
5901     // If each half of a vector shuffle node referes to only one lane in the
5902     // source vectors, extract each used 128-bit lane and shuffle them using
5903     // 128-bit shuffles. Then, concatenate the results. Otherwise leave
5904     // the work to the legalizer.
5905     DebugLoc dl = SVOp->getDebugLoc();
5906     EVT VT = SVOp->getValueType(0);
5907     int NumElems = VT.getVectorNumElements();
5908     int HalfSize = NumElems/2;
5909
5910     // Extract the reference for each half
5911     int FstVecExtractIdx = 0, SndVecExtractIdx = 0;
5912     int FstVecOpNum = 0, SndVecOpNum = 0;
5913     for (int i = 0; i < HalfSize; ++i) {
5914       int Elt = SVOp->getMaskElt(i);
5915       if (SVOp->getMaskElt(i) < 0)
5916         continue;
5917       FstVecOpNum = Elt/NumElems;
5918       FstVecExtractIdx = Elt % NumElems < HalfSize ? 0 : HalfSize;
5919       break;
5920     }
5921     for (int i = HalfSize; i < NumElems; ++i) {
5922       int Elt = SVOp->getMaskElt(i);
5923       if (SVOp->getMaskElt(i) < 0)
5924         continue;
5925       SndVecOpNum = Elt/NumElems;
5926       SndVecExtractIdx = Elt % NumElems < HalfSize ? 0 : HalfSize;
5927       break;
5928     }
5929
5930     // Extract the subvectors
5931     SDValue V1 = Extract128BitVector(SVOp->getOperand(FstVecOpNum),
5932                       DAG.getConstant(FstVecExtractIdx, MVT::i32), DAG, dl);
5933     SDValue V2 = Extract128BitVector(SVOp->getOperand(SndVecOpNum),
5934                       DAG.getConstant(SndVecExtractIdx, MVT::i32), DAG, dl);
5935
5936     // Generate 128-bit shuffles
5937     SmallVector<int, 16> MaskV1, MaskV2;
5938     for (int i = 0; i < HalfSize; ++i) {
5939       int Elt = SVOp->getMaskElt(i);
5940       MaskV1.push_back(Elt < 0 ? Elt : Elt % HalfSize);
5941     }
5942     for (int i = HalfSize; i < NumElems; ++i) {
5943       int Elt = SVOp->getMaskElt(i);
5944       MaskV2.push_back(Elt < 0 ? Elt : Elt % HalfSize);
5945     }
5946
5947     EVT NVT = V1.getValueType();
5948     V1 = DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &MaskV1[0]);
5949     V2 = DAG.getVectorShuffle(NVT, dl, V2, DAG.getUNDEF(NVT), &MaskV2[0]);
5950
5951     // Concatenate the result back
5952     SDValue V = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), V1,
5953                                    DAG.getConstant(0, MVT::i32), DAG, dl);
5954     return Insert128BitVector(V, V2, DAG.getConstant(NumElems/2, MVT::i32),
5955                               DAG, dl);
5956   }
5957
5958   return SDValue();
5959 }
5960
5961 /// LowerVECTOR_SHUFFLE_128v4 - Handle all 128-bit wide vectors with
5962 /// 4 elements, and match them with several different shuffle types.
5963 static SDValue
5964 LowerVECTOR_SHUFFLE_128v4(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5965   SDValue V1 = SVOp->getOperand(0);
5966   SDValue V2 = SVOp->getOperand(1);
5967   DebugLoc dl = SVOp->getDebugLoc();
5968   EVT VT = SVOp->getValueType(0);
5969
5970   assert(VT.getSizeInBits() == 128 && "Unsupported vector size");
5971
5972   SmallVector<std::pair<int, int>, 8> Locs;
5973   Locs.resize(4);
5974   SmallVector<int, 8> Mask1(4U, -1);
5975   SmallVector<int, 8> PermMask;
5976   SVOp->getMask(PermMask);
5977
5978   unsigned NumHi = 0;
5979   unsigned NumLo = 0;
5980   for (unsigned i = 0; i != 4; ++i) {
5981     int Idx = PermMask[i];
5982     if (Idx < 0) {
5983       Locs[i] = std::make_pair(-1, -1);
5984     } else {
5985       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5986       if (Idx < 4) {
5987         Locs[i] = std::make_pair(0, NumLo);
5988         Mask1[NumLo] = Idx;
5989         NumLo++;
5990       } else {
5991         Locs[i] = std::make_pair(1, NumHi);
5992         if (2+NumHi < 4)
5993           Mask1[2+NumHi] = Idx;
5994         NumHi++;
5995       }
5996     }
5997   }
5998
5999   if (NumLo <= 2 && NumHi <= 2) {
6000     // If no more than two elements come from either vector. This can be
6001     // implemented with two shuffles. First shuffle gather the elements.
6002     // The second shuffle, which takes the first shuffle as both of its
6003     // vector operands, put the elements into the right order.
6004     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
6005
6006     SmallVector<int, 8> Mask2(4U, -1);
6007
6008     for (unsigned i = 0; i != 4; ++i) {
6009       if (Locs[i].first == -1)
6010         continue;
6011       else {
6012         unsigned Idx = (i < 2) ? 0 : 4;
6013         Idx += Locs[i].first * 2 + Locs[i].second;
6014         Mask2[i] = Idx;
6015       }
6016     }
6017
6018     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
6019   } else if (NumLo == 3 || NumHi == 3) {
6020     // Otherwise, we must have three elements from one vector, call it X, and
6021     // one element from the other, call it Y.  First, use a shufps to build an
6022     // intermediate vector with the one element from Y and the element from X
6023     // that will be in the same half in the final destination (the indexes don't
6024     // matter). Then, use a shufps to build the final vector, taking the half
6025     // containing the element from Y from the intermediate, and the other half
6026     // from X.
6027     if (NumHi == 3) {
6028       // Normalize it so the 3 elements come from V1.
6029       CommuteVectorShuffleMask(PermMask, VT);
6030       std::swap(V1, V2);
6031     }
6032
6033     // Find the element from V2.
6034     unsigned HiIndex;
6035     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
6036       int Val = PermMask[HiIndex];
6037       if (Val < 0)
6038         continue;
6039       if (Val >= 4)
6040         break;
6041     }
6042
6043     Mask1[0] = PermMask[HiIndex];
6044     Mask1[1] = -1;
6045     Mask1[2] = PermMask[HiIndex^1];
6046     Mask1[3] = -1;
6047     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
6048
6049     if (HiIndex >= 2) {
6050       Mask1[0] = PermMask[0];
6051       Mask1[1] = PermMask[1];
6052       Mask1[2] = HiIndex & 1 ? 6 : 4;
6053       Mask1[3] = HiIndex & 1 ? 4 : 6;
6054       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
6055     } else {
6056       Mask1[0] = HiIndex & 1 ? 2 : 0;
6057       Mask1[1] = HiIndex & 1 ? 0 : 2;
6058       Mask1[2] = PermMask[2];
6059       Mask1[3] = PermMask[3];
6060       if (Mask1[2] >= 0)
6061         Mask1[2] += 4;
6062       if (Mask1[3] >= 0)
6063         Mask1[3] += 4;
6064       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
6065     }
6066   }
6067
6068   // Break it into (shuffle shuffle_hi, shuffle_lo).
6069   Locs.clear();
6070   Locs.resize(4);
6071   SmallVector<int,8> LoMask(4U, -1);
6072   SmallVector<int,8> HiMask(4U, -1);
6073
6074   SmallVector<int,8> *MaskPtr = &LoMask;
6075   unsigned MaskIdx = 0;
6076   unsigned LoIdx = 0;
6077   unsigned HiIdx = 2;
6078   for (unsigned i = 0; i != 4; ++i) {
6079     if (i == 2) {
6080       MaskPtr = &HiMask;
6081       MaskIdx = 1;
6082       LoIdx = 0;
6083       HiIdx = 2;
6084     }
6085     int Idx = PermMask[i];
6086     if (Idx < 0) {
6087       Locs[i] = std::make_pair(-1, -1);
6088     } else if (Idx < 4) {
6089       Locs[i] = std::make_pair(MaskIdx, LoIdx);
6090       (*MaskPtr)[LoIdx] = Idx;
6091       LoIdx++;
6092     } else {
6093       Locs[i] = std::make_pair(MaskIdx, HiIdx);
6094       (*MaskPtr)[HiIdx] = Idx;
6095       HiIdx++;
6096     }
6097   }
6098
6099   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
6100   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
6101   SmallVector<int, 8> MaskOps;
6102   for (unsigned i = 0; i != 4; ++i) {
6103     if (Locs[i].first == -1) {
6104       MaskOps.push_back(-1);
6105     } else {
6106       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
6107       MaskOps.push_back(Idx);
6108     }
6109   }
6110   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
6111 }
6112
6113 static bool MayFoldVectorLoad(SDValue V) {
6114   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
6115     V = V.getOperand(0);
6116   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
6117     V = V.getOperand(0);
6118   if (MayFoldLoad(V))
6119     return true;
6120   return false;
6121 }
6122
6123 // FIXME: the version above should always be used. Since there's
6124 // a bug where several vector shuffles can't be folded because the
6125 // DAG is not updated during lowering and a node claims to have two
6126 // uses while it only has one, use this version, and let isel match
6127 // another instruction if the load really happens to have more than
6128 // one use. Remove this version after this bug get fixed.
6129 // rdar://8434668, PR8156
6130 static bool RelaxedMayFoldVectorLoad(SDValue V) {
6131   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
6132     V = V.getOperand(0);
6133   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
6134     V = V.getOperand(0);
6135   if (ISD::isNormalLoad(V.getNode()))
6136     return true;
6137   return false;
6138 }
6139
6140 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
6141 /// a vector extract, and if both can be later optimized into a single load.
6142 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
6143 /// here because otherwise a target specific shuffle node is going to be
6144 /// emitted for this shuffle, and the optimization not done.
6145 /// FIXME: This is probably not the best approach, but fix the problem
6146 /// until the right path is decided.
6147 static
6148 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
6149                                          const TargetLowering &TLI) {
6150   EVT VT = V.getValueType();
6151   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
6152
6153   // Be sure that the vector shuffle is present in a pattern like this:
6154   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
6155   if (!V.hasOneUse())
6156     return false;
6157
6158   SDNode *N = *V.getNode()->use_begin();
6159   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
6160     return false;
6161
6162   SDValue EltNo = N->getOperand(1);
6163   if (!isa<ConstantSDNode>(EltNo))
6164     return false;
6165
6166   // If the bit convert changed the number of elements, it is unsafe
6167   // to examine the mask.
6168   bool HasShuffleIntoBitcast = false;
6169   if (V.getOpcode() == ISD::BITCAST) {
6170     EVT SrcVT = V.getOperand(0).getValueType();
6171     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
6172       return false;
6173     V = V.getOperand(0);
6174     HasShuffleIntoBitcast = true;
6175   }
6176
6177   // Select the input vector, guarding against out of range extract vector.
6178   unsigned NumElems = VT.getVectorNumElements();
6179   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
6180   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
6181   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
6182
6183   // Skip one more bit_convert if necessary
6184   if (V.getOpcode() == ISD::BITCAST)
6185     V = V.getOperand(0);
6186
6187   if (ISD::isNormalLoad(V.getNode())) {
6188     // Is the original load suitable?
6189     LoadSDNode *LN0 = cast<LoadSDNode>(V);
6190
6191     // FIXME: avoid the multi-use bug that is preventing lots of
6192     // of foldings to be detected, this is still wrong of course, but
6193     // give the temporary desired behavior, and if it happens that
6194     // the load has real more uses, during isel it will not fold, and
6195     // will generate poor code.
6196     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
6197       return false;
6198
6199     if (!HasShuffleIntoBitcast)
6200       return true;
6201
6202     // If there's a bitcast before the shuffle, check if the load type and
6203     // alignment is valid.
6204     unsigned Align = LN0->getAlignment();
6205     unsigned NewAlign =
6206       TLI.getTargetData()->getABITypeAlignment(
6207                                     VT.getTypeForEVT(*DAG.getContext()));
6208
6209     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
6210       return false;
6211   }
6212
6213   return true;
6214 }
6215
6216 static
6217 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
6218   EVT VT = Op.getValueType();
6219
6220   // Canonizalize to v2f64.
6221   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
6222   return DAG.getNode(ISD::BITCAST, dl, VT,
6223                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
6224                                           V1, DAG));
6225 }
6226
6227 static
6228 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
6229                         bool HasSSE2) {
6230   SDValue V1 = Op.getOperand(0);
6231   SDValue V2 = Op.getOperand(1);
6232   EVT VT = Op.getValueType();
6233
6234   assert(VT != MVT::v2i64 && "unsupported shuffle type");
6235
6236   if (HasSSE2 && VT == MVT::v2f64)
6237     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
6238
6239   // v4f32 or v4i32
6240   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
6241 }
6242
6243 static
6244 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
6245   SDValue V1 = Op.getOperand(0);
6246   SDValue V2 = Op.getOperand(1);
6247   EVT VT = Op.getValueType();
6248
6249   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
6250          "unsupported shuffle type");
6251
6252   if (V2.getOpcode() == ISD::UNDEF)
6253     V2 = V1;
6254
6255   // v4i32 or v4f32
6256   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
6257 }
6258
6259 static inline unsigned getSHUFPOpcode(EVT VT) {
6260   switch(VT.getSimpleVT().SimpleTy) {
6261   case MVT::v8i32: // Use fp unit for int unpack.
6262   case MVT::v8f32:
6263   case MVT::v4i32: // Use fp unit for int unpack.
6264   case MVT::v4f32: return X86ISD::SHUFPS;
6265   case MVT::v4i64: // Use fp unit for int unpack.
6266   case MVT::v4f64:
6267   case MVT::v2i64: // Use fp unit for int unpack.
6268   case MVT::v2f64: return X86ISD::SHUFPD;
6269   default:
6270     llvm_unreachable("Unknown type for shufp*");
6271   }
6272   return 0;
6273 }
6274
6275 static
6276 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
6277   SDValue V1 = Op.getOperand(0);
6278   SDValue V2 = Op.getOperand(1);
6279   EVT VT = Op.getValueType();
6280   unsigned NumElems = VT.getVectorNumElements();
6281
6282   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
6283   // operand of these instructions is only memory, so check if there's a
6284   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
6285   // same masks.
6286   bool CanFoldLoad = false;
6287
6288   // Trivial case, when V2 comes from a load.
6289   if (MayFoldVectorLoad(V2))
6290     CanFoldLoad = true;
6291
6292   // When V1 is a load, it can be folded later into a store in isel, example:
6293   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
6294   //    turns into:
6295   //  (MOVLPSmr addr:$src1, VR128:$src2)
6296   // So, recognize this potential and also use MOVLPS or MOVLPD
6297   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
6298     CanFoldLoad = true;
6299
6300   // Both of them can't be memory operations though.
6301   if (MayFoldVectorLoad(V1) && MayFoldVectorLoad(V2))
6302     CanFoldLoad = false;
6303
6304   if (CanFoldLoad) {
6305     if (HasSSE2 && NumElems == 2)
6306       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
6307
6308     if (NumElems == 4)
6309       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
6310   }
6311
6312   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6313   // movl and movlp will both match v2i64, but v2i64 is never matched by
6314   // movl earlier because we make it strict to avoid messing with the movlp load
6315   // folding logic (see the code above getMOVLP call). Match it here then,
6316   // this is horrible, but will stay like this until we move all shuffle
6317   // matching to x86 specific nodes. Note that for the 1st condition all
6318   // types are matched with movsd.
6319   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
6320     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
6321   else if (HasSSE2)
6322     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
6323
6324
6325   assert(VT != MVT::v4i32 && "unsupported shuffle type");
6326
6327   // Invert the operand order and use SHUFPS to match it.
6328   return getTargetShuffleNode(getSHUFPOpcode(VT), dl, VT, V2, V1,
6329                               X86::getShuffleSHUFImmediate(SVOp), DAG);
6330 }
6331
6332 static inline unsigned getUNPCKLOpcode(EVT VT) {
6333   switch(VT.getSimpleVT().SimpleTy) {
6334   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
6335   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
6336   case MVT::v4f32: return X86ISD::UNPCKLPS;
6337   case MVT::v2f64: return X86ISD::UNPCKLPD;
6338   case MVT::v8i32: // Use fp unit for int unpack.
6339   case MVT::v8f32: return X86ISD::VUNPCKLPSY;
6340   case MVT::v4i64: // Use fp unit for int unpack.
6341   case MVT::v4f64: return X86ISD::VUNPCKLPDY;
6342   case MVT::v16i8: return X86ISD::PUNPCKLBW;
6343   case MVT::v8i16: return X86ISD::PUNPCKLWD;
6344   default:
6345     llvm_unreachable("Unknown type for unpckl");
6346   }
6347   return 0;
6348 }
6349
6350 static inline unsigned getUNPCKHOpcode(EVT VT) {
6351   switch(VT.getSimpleVT().SimpleTy) {
6352   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
6353   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
6354   case MVT::v4f32: return X86ISD::UNPCKHPS;
6355   case MVT::v2f64: return X86ISD::UNPCKHPD;
6356   case MVT::v8i32: // Use fp unit for int unpack.
6357   case MVT::v8f32: return X86ISD::VUNPCKHPSY;
6358   case MVT::v4i64: // Use fp unit for int unpack.
6359   case MVT::v4f64: return X86ISD::VUNPCKHPDY;
6360   case MVT::v16i8: return X86ISD::PUNPCKHBW;
6361   case MVT::v8i16: return X86ISD::PUNPCKHWD;
6362   default:
6363     llvm_unreachable("Unknown type for unpckh");
6364   }
6365   return 0;
6366 }
6367
6368 static inline unsigned getVPERMILOpcode(EVT VT) {
6369   switch(VT.getSimpleVT().SimpleTy) {
6370   case MVT::v4i32:
6371   case MVT::v4f32: return X86ISD::VPERMILPS;
6372   case MVT::v2i64:
6373   case MVT::v2f64: return X86ISD::VPERMILPD;
6374   case MVT::v8i32:
6375   case MVT::v8f32: return X86ISD::VPERMILPSY;
6376   case MVT::v4i64:
6377   case MVT::v4f64: return X86ISD::VPERMILPDY;
6378   default:
6379     llvm_unreachable("Unknown type for vpermil");
6380   }
6381   return 0;
6382 }
6383
6384 /// isVectorBroadcast - Check if the node chain is suitable to be xformed to
6385 /// a vbroadcast node. The nodes are suitable whenever we can fold a load coming
6386 /// from a 32 or 64 bit scalar. Update Op to the desired load to be folded.
6387 static bool isVectorBroadcast(SDValue &Op) {
6388   EVT VT = Op.getValueType();
6389   bool Is256 = VT.getSizeInBits() == 256;
6390
6391   assert((VT.getSizeInBits() == 128 || Is256) &&
6392          "Unsupported type for vbroadcast node");
6393
6394   SDValue V = Op;
6395   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
6396     V = V.getOperand(0);
6397
6398   if (Is256 && !(V.hasOneUse() &&
6399                  V.getOpcode() == ISD::INSERT_SUBVECTOR &&
6400                  V.getOperand(0).getOpcode() == ISD::UNDEF))
6401     return false;
6402
6403   if (Is256)
6404     V = V.getOperand(1);
6405   if (V.hasOneUse() && V.getOpcode() != ISD::SCALAR_TO_VECTOR)
6406     return false;
6407
6408   // Check the source scalar_to_vector type. 256-bit broadcasts are
6409   // supported for 32/64-bit sizes, while 128-bit ones are only supported
6410   // for 32-bit scalars.
6411   unsigned ScalarSize = V.getOperand(0).getValueType().getSizeInBits();
6412   if (ScalarSize != 32 && ScalarSize != 64)
6413     return false;
6414   if (!Is256 && ScalarSize == 64)
6415     return false;
6416
6417   V = V.getOperand(0);
6418   if (!MayFoldLoad(V))
6419     return false;
6420
6421   // Return the load node
6422   Op = V;
6423   return true;
6424 }
6425
6426 static
6427 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
6428                                const TargetLowering &TLI,
6429                                const X86Subtarget *Subtarget) {
6430   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6431   EVT VT = Op.getValueType();
6432   DebugLoc dl = Op.getDebugLoc();
6433   SDValue V1 = Op.getOperand(0);
6434   SDValue V2 = Op.getOperand(1);
6435
6436   if (isZeroShuffle(SVOp))
6437     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
6438
6439   // Handle splat operations
6440   if (SVOp->isSplat()) {
6441     unsigned NumElem = VT.getVectorNumElements();
6442     int Size = VT.getSizeInBits();
6443     // Special case, this is the only place now where it's allowed to return
6444     // a vector_shuffle operation without using a target specific node, because
6445     // *hopefully* it will be optimized away by the dag combiner. FIXME: should
6446     // this be moved to DAGCombine instead?
6447     if (NumElem <= 4 && CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
6448       return Op;
6449
6450     // Use vbroadcast whenever the splat comes from a foldable load
6451     if (Subtarget->hasAVX() && isVectorBroadcast(V1))
6452       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, V1);
6453
6454     // Handle splats by matching through known shuffle masks
6455     if ((Size == 128 && NumElem <= 4) ||
6456         (Size == 256 && NumElem < 8))
6457       return SDValue();
6458
6459     // All remaning splats are promoted to target supported vector shuffles.
6460     return PromoteSplat(SVOp, DAG);
6461   }
6462
6463   // If the shuffle can be profitably rewritten as a narrower shuffle, then
6464   // do it!
6465   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
6466     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6467     if (NewOp.getNode())
6468       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
6469   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
6470     // FIXME: Figure out a cleaner way to do this.
6471     // Try to make use of movq to zero out the top part.
6472     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
6473       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6474       if (NewOp.getNode()) {
6475         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
6476           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
6477                               DAG, Subtarget, dl);
6478       }
6479     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
6480       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6481       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
6482         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
6483                             DAG, Subtarget, dl);
6484     }
6485   }
6486   return SDValue();
6487 }
6488
6489 SDValue
6490 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
6491   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6492   SDValue V1 = Op.getOperand(0);
6493   SDValue V2 = Op.getOperand(1);
6494   EVT VT = Op.getValueType();
6495   DebugLoc dl = Op.getDebugLoc();
6496   unsigned NumElems = VT.getVectorNumElements();
6497   bool isMMX = VT.getSizeInBits() == 64;
6498   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
6499   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
6500   bool V1IsSplat = false;
6501   bool V2IsSplat = false;
6502   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
6503   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
6504   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
6505   MachineFunction &MF = DAG.getMachineFunction();
6506   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
6507
6508   // Shuffle operations on MMX not supported.
6509   if (isMMX)
6510     return Op;
6511
6512   // Vector shuffle lowering takes 3 steps:
6513   //
6514   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
6515   //    narrowing and commutation of operands should be handled.
6516   // 2) Matching of shuffles with known shuffle masks to x86 target specific
6517   //    shuffle nodes.
6518   // 3) Rewriting of unmatched masks into new generic shuffle operations,
6519   //    so the shuffle can be broken into other shuffles and the legalizer can
6520   //    try the lowering again.
6521   //
6522   // The general ideia is that no vector_shuffle operation should be left to
6523   // be matched during isel, all of them must be converted to a target specific
6524   // node here.
6525
6526   // Normalize the input vectors. Here splats, zeroed vectors, profitable
6527   // narrowing and commutation of operands should be handled. The actual code
6528   // doesn't include all of those, work in progress...
6529   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
6530   if (NewOp.getNode())
6531     return NewOp;
6532
6533   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
6534   // unpckh_undef). Only use pshufd if speed is more important than size.
6535   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
6536     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
6537   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
6538     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6539
6540   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
6541       RelaxedMayFoldVectorLoad(V1))
6542     return getMOVDDup(Op, dl, V1, DAG);
6543
6544   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
6545     return getMOVHighToLow(Op, dl, DAG);
6546
6547   // Use to match splats
6548   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
6549       (VT == MVT::v2f64 || VT == MVT::v2i64))
6550     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6551
6552   if (X86::isPSHUFDMask(SVOp)) {
6553     // The actual implementation will match the mask in the if above and then
6554     // during isel it can match several different instructions, not only pshufd
6555     // as its name says, sad but true, emulate the behavior for now...
6556     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
6557         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
6558
6559     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
6560
6561     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
6562       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
6563
6564     return getTargetShuffleNode(getSHUFPOpcode(VT), dl, VT, V1, V1,
6565                                 TargetMask, DAG);
6566   }
6567
6568   // Check if this can be converted into a logical shift.
6569   bool isLeft = false;
6570   unsigned ShAmt = 0;
6571   SDValue ShVal;
6572   bool isShift = getSubtarget()->hasSSE2() &&
6573     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
6574   if (isShift && ShVal.hasOneUse()) {
6575     // If the shifted value has multiple uses, it may be cheaper to use
6576     // v_set0 + movlhps or movhlps, etc.
6577     EVT EltVT = VT.getVectorElementType();
6578     ShAmt *= EltVT.getSizeInBits();
6579     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
6580   }
6581
6582   if (X86::isMOVLMask(SVOp)) {
6583     if (V1IsUndef)
6584       return V2;
6585     if (ISD::isBuildVectorAllZeros(V1.getNode()))
6586       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
6587     if (!X86::isMOVLPMask(SVOp)) {
6588       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
6589         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
6590
6591       if (VT == MVT::v4i32 || VT == MVT::v4f32)
6592         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
6593     }
6594   }
6595
6596   // FIXME: fold these into legal mask.
6597   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
6598     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
6599
6600   if (X86::isMOVHLPSMask(SVOp))
6601     return getMOVHighToLow(Op, dl, DAG);
6602
6603   if (X86::isMOVSHDUPMask(SVOp, Subtarget))
6604     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
6605
6606   if (X86::isMOVSLDUPMask(SVOp, Subtarget))
6607     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
6608
6609   if (X86::isMOVLPMask(SVOp))
6610     return getMOVLP(Op, dl, DAG, HasSSE2);
6611
6612   if (ShouldXformToMOVHLPS(SVOp) ||
6613       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
6614     return CommuteVectorShuffle(SVOp, DAG);
6615
6616   if (isShift) {
6617     // No better options. Use a vshl / vsrl.
6618     EVT EltVT = VT.getVectorElementType();
6619     ShAmt *= EltVT.getSizeInBits();
6620     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
6621   }
6622
6623   bool Commuted = false;
6624   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
6625   // 1,1,1,1 -> v8i16 though.
6626   V1IsSplat = isSplatVector(V1.getNode());
6627   V2IsSplat = isSplatVector(V2.getNode());
6628
6629   // Canonicalize the splat or undef, if present, to be on the RHS.
6630   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
6631     Op = CommuteVectorShuffle(SVOp, DAG);
6632     SVOp = cast<ShuffleVectorSDNode>(Op);
6633     V1 = SVOp->getOperand(0);
6634     V2 = SVOp->getOperand(1);
6635     std::swap(V1IsSplat, V2IsSplat);
6636     std::swap(V1IsUndef, V2IsUndef);
6637     Commuted = true;
6638   }
6639
6640   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
6641     // Shuffling low element of v1 into undef, just return v1.
6642     if (V2IsUndef)
6643       return V1;
6644     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
6645     // the instruction selector will not match, so get a canonical MOVL with
6646     // swapped operands to undo the commute.
6647     return getMOVL(DAG, dl, VT, V2, V1);
6648   }
6649
6650   if (X86::isUNPCKLMask(SVOp))
6651     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
6652
6653   if (X86::isUNPCKHMask(SVOp))
6654     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
6655
6656   if (V2IsSplat) {
6657     // Normalize mask so all entries that point to V2 points to its first
6658     // element then try to match unpck{h|l} again. If match, return a
6659     // new vector_shuffle with the corrected mask.
6660     SDValue NewMask = NormalizeMask(SVOp, DAG);
6661     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
6662     if (NSVOp != SVOp) {
6663       if (X86::isUNPCKLMask(NSVOp, true)) {
6664         return NewMask;
6665       } else if (X86::isUNPCKHMask(NSVOp, true)) {
6666         return NewMask;
6667       }
6668     }
6669   }
6670
6671   if (Commuted) {
6672     // Commute is back and try unpck* again.
6673     // FIXME: this seems wrong.
6674     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
6675     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
6676
6677     if (X86::isUNPCKLMask(NewSVOp))
6678       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
6679
6680     if (X86::isUNPCKHMask(NewSVOp))
6681       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
6682   }
6683
6684   // Normalize the node to match x86 shuffle ops if needed
6685   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
6686     return CommuteVectorShuffle(SVOp, DAG);
6687
6688   // The checks below are all present in isShuffleMaskLegal, but they are
6689   // inlined here right now to enable us to directly emit target specific
6690   // nodes, and remove one by one until they don't return Op anymore.
6691   SmallVector<int, 16> M;
6692   SVOp->getMask(M);
6693
6694   if (isPALIGNRMask(M, VT, HasSSSE3))
6695     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
6696                                 X86::getShufflePALIGNRImmediate(SVOp),
6697                                 DAG);
6698
6699   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
6700       SVOp->getSplatIndex() == 0 && V2IsUndef) {
6701     if (VT == MVT::v2f64)
6702       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
6703     if (VT == MVT::v2i64)
6704       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
6705   }
6706
6707   if (isPSHUFHWMask(M, VT))
6708     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
6709                                 X86::getShufflePSHUFHWImmediate(SVOp),
6710                                 DAG);
6711
6712   if (isPSHUFLWMask(M, VT))
6713     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
6714                                 X86::getShufflePSHUFLWImmediate(SVOp),
6715                                 DAG);
6716
6717   if (isSHUFPMask(M, VT))
6718     return getTargetShuffleNode(getSHUFPOpcode(VT), dl, VT, V1, V2,
6719                                 X86::getShuffleSHUFImmediate(SVOp), DAG);
6720
6721   if (X86::isUNPCKL_v_undef_Mask(SVOp))
6722     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
6723   if (X86::isUNPCKH_v_undef_Mask(SVOp))
6724     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6725
6726   //===--------------------------------------------------------------------===//
6727   // Generate target specific nodes for 128 or 256-bit shuffles only
6728   // supported in the AVX instruction set.
6729   //
6730
6731   // Handle VMOVDDUPY permutations
6732   if (isMOVDDUPYMask(SVOp, Subtarget))
6733     return getTargetShuffleNode(X86ISD::MOVDDUP, dl, VT, V1, DAG);
6734
6735   // Handle VPERMILPS* permutations
6736   if (isVPERMILPSMask(M, VT, Subtarget))
6737     return getTargetShuffleNode(getVPERMILOpcode(VT), dl, VT, V1,
6738                                 getShuffleVPERMILPSImmediate(SVOp), DAG);
6739
6740   // Handle VPERMILPD* permutations
6741   if (isVPERMILPDMask(M, VT, Subtarget))
6742     return getTargetShuffleNode(getVPERMILOpcode(VT), dl, VT, V1,
6743                                 getShuffleVPERMILPDImmediate(SVOp), DAG);
6744
6745   // Handle VPERM2F128 permutations
6746   if (isVPERM2F128Mask(M, VT, Subtarget))
6747     return getTargetShuffleNode(X86ISD::VPERM2F128, dl, VT, V1, V2,
6748                                 getShuffleVPERM2F128Immediate(SVOp), DAG);
6749
6750   // Handle VSHUFPSY permutations
6751   if (isVSHUFPSYMask(M, VT, Subtarget))
6752     return getTargetShuffleNode(getSHUFPOpcode(VT), dl, VT, V1, V2,
6753                                 getShuffleVSHUFPSYImmediate(SVOp), DAG);
6754
6755   // Handle VSHUFPDY permutations
6756   if (isVSHUFPDYMask(M, VT, Subtarget))
6757     return getTargetShuffleNode(getSHUFPOpcode(VT), dl, VT, V1, V2,
6758                                 getShuffleVSHUFPDYImmediate(SVOp), DAG);
6759
6760   //===--------------------------------------------------------------------===//
6761   // Since no target specific shuffle was selected for this generic one,
6762   // lower it into other known shuffles. FIXME: this isn't true yet, but
6763   // this is the plan.
6764   //
6765
6766   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
6767   if (VT == MVT::v8i16) {
6768     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
6769     if (NewOp.getNode())
6770       return NewOp;
6771   }
6772
6773   if (VT == MVT::v16i8) {
6774     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
6775     if (NewOp.getNode())
6776       return NewOp;
6777   }
6778
6779   // Handle all 128-bit wide vectors with 4 elements, and match them with
6780   // several different shuffle types.
6781   if (NumElems == 4 && VT.getSizeInBits() == 128)
6782     return LowerVECTOR_SHUFFLE_128v4(SVOp, DAG);
6783
6784   // Handle general 256-bit shuffles
6785   if (VT.is256BitVector())
6786     return LowerVECTOR_SHUFFLE_256(SVOp, DAG);
6787
6788   return SDValue();
6789 }
6790
6791 SDValue
6792 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
6793                                                 SelectionDAG &DAG) const {
6794   EVT VT = Op.getValueType();
6795   DebugLoc dl = Op.getDebugLoc();
6796
6797   if (Op.getOperand(0).getValueType().getSizeInBits() != 128)
6798     return SDValue();
6799
6800   if (VT.getSizeInBits() == 8) {
6801     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
6802                                     Op.getOperand(0), Op.getOperand(1));
6803     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6804                                     DAG.getValueType(VT));
6805     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6806   } else if (VT.getSizeInBits() == 16) {
6807     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6808     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
6809     if (Idx == 0)
6810       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6811                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6812                                      DAG.getNode(ISD::BITCAST, dl,
6813                                                  MVT::v4i32,
6814                                                  Op.getOperand(0)),
6815                                      Op.getOperand(1)));
6816     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
6817                                     Op.getOperand(0), Op.getOperand(1));
6818     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6819                                     DAG.getValueType(VT));
6820     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6821   } else if (VT == MVT::f32) {
6822     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
6823     // the result back to FR32 register. It's only worth matching if the
6824     // result has a single use which is a store or a bitcast to i32.  And in
6825     // the case of a store, it's not worth it if the index is a constant 0,
6826     // because a MOVSSmr can be used instead, which is smaller and faster.
6827     if (!Op.hasOneUse())
6828       return SDValue();
6829     SDNode *User = *Op.getNode()->use_begin();
6830     if ((User->getOpcode() != ISD::STORE ||
6831          (isa<ConstantSDNode>(Op.getOperand(1)) &&
6832           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
6833         (User->getOpcode() != ISD::BITCAST ||
6834          User->getValueType(0) != MVT::i32))
6835       return SDValue();
6836     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6837                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
6838                                               Op.getOperand(0)),
6839                                               Op.getOperand(1));
6840     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
6841   } else if (VT == MVT::i32) {
6842     // ExtractPS works with constant index.
6843     if (isa<ConstantSDNode>(Op.getOperand(1)))
6844       return Op;
6845   }
6846   return SDValue();
6847 }
6848
6849
6850 SDValue
6851 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6852                                            SelectionDAG &DAG) const {
6853   if (!isa<ConstantSDNode>(Op.getOperand(1)))
6854     return SDValue();
6855
6856   SDValue Vec = Op.getOperand(0);
6857   EVT VecVT = Vec.getValueType();
6858
6859   // If this is a 256-bit vector result, first extract the 128-bit vector and
6860   // then extract the element from the 128-bit vector.
6861   if (VecVT.getSizeInBits() == 256) {
6862     DebugLoc dl = Op.getNode()->getDebugLoc();
6863     unsigned NumElems = VecVT.getVectorNumElements();
6864     SDValue Idx = Op.getOperand(1);
6865     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
6866
6867     // Get the 128-bit vector.
6868     bool Upper = IdxVal >= NumElems/2;
6869     Vec = Extract128BitVector(Vec,
6870                     DAG.getConstant(Upper ? NumElems/2 : 0, MVT::i32), DAG, dl);
6871
6872     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
6873                     Upper ? DAG.getConstant(IdxVal-NumElems/2, MVT::i32) : Idx);
6874   }
6875
6876   assert(Vec.getValueSizeInBits() <= 128 && "Unexpected vector length");
6877
6878   if (Subtarget->hasSSE41() || Subtarget->hasAVX()) {
6879     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
6880     if (Res.getNode())
6881       return Res;
6882   }
6883
6884   EVT VT = Op.getValueType();
6885   DebugLoc dl = Op.getDebugLoc();
6886   // TODO: handle v16i8.
6887   if (VT.getSizeInBits() == 16) {
6888     SDValue Vec = Op.getOperand(0);
6889     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6890     if (Idx == 0)
6891       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6892                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6893                                      DAG.getNode(ISD::BITCAST, dl,
6894                                                  MVT::v4i32, Vec),
6895                                      Op.getOperand(1)));
6896     // Transform it so it match pextrw which produces a 32-bit result.
6897     EVT EltVT = MVT::i32;
6898     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
6899                                     Op.getOperand(0), Op.getOperand(1));
6900     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
6901                                     DAG.getValueType(VT));
6902     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6903   } else if (VT.getSizeInBits() == 32) {
6904     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6905     if (Idx == 0)
6906       return Op;
6907
6908     // SHUFPS the element to the lowest double word, then movss.
6909     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
6910     EVT VVT = Op.getOperand(0).getValueType();
6911     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6912                                        DAG.getUNDEF(VVT), Mask);
6913     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6914                        DAG.getIntPtrConstant(0));
6915   } else if (VT.getSizeInBits() == 64) {
6916     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
6917     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
6918     //        to match extract_elt for f64.
6919     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6920     if (Idx == 0)
6921       return Op;
6922
6923     // UNPCKHPD the element to the lowest double word, then movsd.
6924     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
6925     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
6926     int Mask[2] = { 1, -1 };
6927     EVT VVT = Op.getOperand(0).getValueType();
6928     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6929                                        DAG.getUNDEF(VVT), Mask);
6930     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6931                        DAG.getIntPtrConstant(0));
6932   }
6933
6934   return SDValue();
6935 }
6936
6937 SDValue
6938 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
6939                                                SelectionDAG &DAG) const {
6940   EVT VT = Op.getValueType();
6941   EVT EltVT = VT.getVectorElementType();
6942   DebugLoc dl = Op.getDebugLoc();
6943
6944   SDValue N0 = Op.getOperand(0);
6945   SDValue N1 = Op.getOperand(1);
6946   SDValue N2 = Op.getOperand(2);
6947
6948   if (VT.getSizeInBits() == 256)
6949     return SDValue();
6950
6951   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
6952       isa<ConstantSDNode>(N2)) {
6953     unsigned Opc;
6954     if (VT == MVT::v8i16)
6955       Opc = X86ISD::PINSRW;
6956     else if (VT == MVT::v16i8)
6957       Opc = X86ISD::PINSRB;
6958     else
6959       Opc = X86ISD::PINSRB;
6960
6961     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
6962     // argument.
6963     if (N1.getValueType() != MVT::i32)
6964       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6965     if (N2.getValueType() != MVT::i32)
6966       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6967     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
6968   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
6969     // Bits [7:6] of the constant are the source select.  This will always be
6970     //  zero here.  The DAG Combiner may combine an extract_elt index into these
6971     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
6972     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
6973     // Bits [5:4] of the constant are the destination select.  This is the
6974     //  value of the incoming immediate.
6975     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
6976     //   combine either bitwise AND or insert of float 0.0 to set these bits.
6977     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
6978     // Create this as a scalar to vector..
6979     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
6980     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
6981   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
6982     // PINSR* works with constant index.
6983     return Op;
6984   }
6985   return SDValue();
6986 }
6987
6988 SDValue
6989 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
6990   EVT VT = Op.getValueType();
6991   EVT EltVT = VT.getVectorElementType();
6992
6993   DebugLoc dl = Op.getDebugLoc();
6994   SDValue N0 = Op.getOperand(0);
6995   SDValue N1 = Op.getOperand(1);
6996   SDValue N2 = Op.getOperand(2);
6997
6998   // If this is a 256-bit vector result, first extract the 128-bit vector,
6999   // insert the element into the extracted half and then place it back.
7000   if (VT.getSizeInBits() == 256) {
7001     if (!isa<ConstantSDNode>(N2))
7002       return SDValue();
7003
7004     // Get the desired 128-bit vector half.
7005     unsigned NumElems = VT.getVectorNumElements();
7006     unsigned IdxVal = cast<ConstantSDNode>(N2)->getZExtValue();
7007     bool Upper = IdxVal >= NumElems/2;
7008     SDValue Ins128Idx = DAG.getConstant(Upper ? NumElems/2 : 0, MVT::i32);
7009     SDValue V = Extract128BitVector(N0, Ins128Idx, DAG, dl);
7010
7011     // Insert the element into the desired half.
7012     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V,
7013                  N1, Upper ? DAG.getConstant(IdxVal-NumElems/2, MVT::i32) : N2);
7014
7015     // Insert the changed part back to the 256-bit vector
7016     return Insert128BitVector(N0, V, Ins128Idx, DAG, dl);
7017   }
7018
7019   if (Subtarget->hasSSE41() || Subtarget->hasAVX())
7020     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
7021
7022   if (EltVT == MVT::i8)
7023     return SDValue();
7024
7025   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
7026     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
7027     // as its second argument.
7028     if (N1.getValueType() != MVT::i32)
7029       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
7030     if (N2.getValueType() != MVT::i32)
7031       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
7032     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
7033   }
7034   return SDValue();
7035 }
7036
7037 SDValue
7038 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
7039   LLVMContext *Context = DAG.getContext();
7040   DebugLoc dl = Op.getDebugLoc();
7041   EVT OpVT = Op.getValueType();
7042
7043   // If this is a 256-bit vector result, first insert into a 128-bit
7044   // vector and then insert into the 256-bit vector.
7045   if (OpVT.getSizeInBits() > 128) {
7046     // Insert into a 128-bit vector.
7047     EVT VT128 = EVT::getVectorVT(*Context,
7048                                  OpVT.getVectorElementType(),
7049                                  OpVT.getVectorNumElements() / 2);
7050
7051     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
7052
7053     // Insert the 128-bit vector.
7054     return Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, OpVT), Op,
7055                               DAG.getConstant(0, MVT::i32),
7056                               DAG, dl);
7057   }
7058
7059   if (Op.getValueType() == MVT::v1i64 &&
7060       Op.getOperand(0).getValueType() == MVT::i64)
7061     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
7062
7063   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
7064   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
7065          "Expected an SSE type!");
7066   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(),
7067                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
7068 }
7069
7070 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
7071 // a simple subregister reference or explicit instructions to grab
7072 // upper bits of a vector.
7073 SDValue
7074 X86TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
7075   if (Subtarget->hasAVX()) {
7076     DebugLoc dl = Op.getNode()->getDebugLoc();
7077     SDValue Vec = Op.getNode()->getOperand(0);
7078     SDValue Idx = Op.getNode()->getOperand(1);
7079
7080     if (Op.getNode()->getValueType(0).getSizeInBits() == 128
7081         && Vec.getNode()->getValueType(0).getSizeInBits() == 256) {
7082         return Extract128BitVector(Vec, Idx, DAG, dl);
7083     }
7084   }
7085   return SDValue();
7086 }
7087
7088 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
7089 // simple superregister reference or explicit instructions to insert
7090 // the upper bits of a vector.
7091 SDValue
7092 X86TargetLowering::LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
7093   if (Subtarget->hasAVX()) {
7094     DebugLoc dl = Op.getNode()->getDebugLoc();
7095     SDValue Vec = Op.getNode()->getOperand(0);
7096     SDValue SubVec = Op.getNode()->getOperand(1);
7097     SDValue Idx = Op.getNode()->getOperand(2);
7098
7099     if (Op.getNode()->getValueType(0).getSizeInBits() == 256
7100         && SubVec.getNode()->getValueType(0).getSizeInBits() == 128) {
7101       return Insert128BitVector(Vec, SubVec, Idx, DAG, dl);
7102     }
7103   }
7104   return SDValue();
7105 }
7106
7107 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
7108 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
7109 // one of the above mentioned nodes. It has to be wrapped because otherwise
7110 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
7111 // be used to form addressing mode. These wrapped nodes will be selected
7112 // into MOV32ri.
7113 SDValue
7114 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
7115   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
7116
7117   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
7118   // global base reg.
7119   unsigned char OpFlag = 0;
7120   unsigned WrapperKind = X86ISD::Wrapper;
7121   CodeModel::Model M = getTargetMachine().getCodeModel();
7122
7123   if (Subtarget->isPICStyleRIPRel() &&
7124       (M == CodeModel::Small || M == CodeModel::Kernel))
7125     WrapperKind = X86ISD::WrapperRIP;
7126   else if (Subtarget->isPICStyleGOT())
7127     OpFlag = X86II::MO_GOTOFF;
7128   else if (Subtarget->isPICStyleStubPIC())
7129     OpFlag = X86II::MO_PIC_BASE_OFFSET;
7130
7131   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
7132                                              CP->getAlignment(),
7133                                              CP->getOffset(), OpFlag);
7134   DebugLoc DL = CP->getDebugLoc();
7135   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
7136   // With PIC, the address is actually $g + Offset.
7137   if (OpFlag) {
7138     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7139                          DAG.getNode(X86ISD::GlobalBaseReg,
7140                                      DebugLoc(), getPointerTy()),
7141                          Result);
7142   }
7143
7144   return Result;
7145 }
7146
7147 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
7148   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
7149
7150   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
7151   // global base reg.
7152   unsigned char OpFlag = 0;
7153   unsigned WrapperKind = X86ISD::Wrapper;
7154   CodeModel::Model M = getTargetMachine().getCodeModel();
7155
7156   if (Subtarget->isPICStyleRIPRel() &&
7157       (M == CodeModel::Small || M == CodeModel::Kernel))
7158     WrapperKind = X86ISD::WrapperRIP;
7159   else if (Subtarget->isPICStyleGOT())
7160     OpFlag = X86II::MO_GOTOFF;
7161   else if (Subtarget->isPICStyleStubPIC())
7162     OpFlag = X86II::MO_PIC_BASE_OFFSET;
7163
7164   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
7165                                           OpFlag);
7166   DebugLoc DL = JT->getDebugLoc();
7167   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
7168
7169   // With PIC, the address is actually $g + Offset.
7170   if (OpFlag)
7171     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7172                          DAG.getNode(X86ISD::GlobalBaseReg,
7173                                      DebugLoc(), getPointerTy()),
7174                          Result);
7175
7176   return Result;
7177 }
7178
7179 SDValue
7180 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
7181   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
7182
7183   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
7184   // global base reg.
7185   unsigned char OpFlag = 0;
7186   unsigned WrapperKind = X86ISD::Wrapper;
7187   CodeModel::Model M = getTargetMachine().getCodeModel();
7188
7189   if (Subtarget->isPICStyleRIPRel() &&
7190       (M == CodeModel::Small || M == CodeModel::Kernel)) {
7191     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
7192       OpFlag = X86II::MO_GOTPCREL;
7193     WrapperKind = X86ISD::WrapperRIP;
7194   } else if (Subtarget->isPICStyleGOT()) {
7195     OpFlag = X86II::MO_GOT;
7196   } else if (Subtarget->isPICStyleStubPIC()) {
7197     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
7198   } else if (Subtarget->isPICStyleStubNoDynamic()) {
7199     OpFlag = X86II::MO_DARWIN_NONLAZY;
7200   }
7201
7202   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
7203
7204   DebugLoc DL = Op.getDebugLoc();
7205   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
7206
7207
7208   // With PIC, the address is actually $g + Offset.
7209   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
7210       !Subtarget->is64Bit()) {
7211     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7212                          DAG.getNode(X86ISD::GlobalBaseReg,
7213                                      DebugLoc(), getPointerTy()),
7214                          Result);
7215   }
7216
7217   // For symbols that require a load from a stub to get the address, emit the
7218   // load.
7219   if (isGlobalStubReference(OpFlag))
7220     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
7221                          MachinePointerInfo::getGOT(), false, false, 0);
7222
7223   return Result;
7224 }
7225
7226 SDValue
7227 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
7228   // Create the TargetBlockAddressAddress node.
7229   unsigned char OpFlags =
7230     Subtarget->ClassifyBlockAddressReference();
7231   CodeModel::Model M = getTargetMachine().getCodeModel();
7232   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
7233   DebugLoc dl = Op.getDebugLoc();
7234   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
7235                                        /*isTarget=*/true, OpFlags);
7236
7237   if (Subtarget->isPICStyleRIPRel() &&
7238       (M == CodeModel::Small || M == CodeModel::Kernel))
7239     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
7240   else
7241     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
7242
7243   // With PIC, the address is actually $g + Offset.
7244   if (isGlobalRelativeToPICBase(OpFlags)) {
7245     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7246                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
7247                          Result);
7248   }
7249
7250   return Result;
7251 }
7252
7253 SDValue
7254 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
7255                                       int64_t Offset,
7256                                       SelectionDAG &DAG) const {
7257   // Create the TargetGlobalAddress node, folding in the constant
7258   // offset if it is legal.
7259   unsigned char OpFlags =
7260     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
7261   CodeModel::Model M = getTargetMachine().getCodeModel();
7262   SDValue Result;
7263   if (OpFlags == X86II::MO_NO_FLAG &&
7264       X86::isOffsetSuitableForCodeModel(Offset, M)) {
7265     // A direct static reference to a global.
7266     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
7267     Offset = 0;
7268   } else {
7269     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
7270   }
7271
7272   if (Subtarget->isPICStyleRIPRel() &&
7273       (M == CodeModel::Small || M == CodeModel::Kernel))
7274     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
7275   else
7276     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
7277
7278   // With PIC, the address is actually $g + Offset.
7279   if (isGlobalRelativeToPICBase(OpFlags)) {
7280     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7281                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
7282                          Result);
7283   }
7284
7285   // For globals that require a load from a stub to get the address, emit the
7286   // load.
7287   if (isGlobalStubReference(OpFlags))
7288     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
7289                          MachinePointerInfo::getGOT(), false, false, 0);
7290
7291   // If there was a non-zero offset that we didn't fold, create an explicit
7292   // addition for it.
7293   if (Offset != 0)
7294     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
7295                          DAG.getConstant(Offset, getPointerTy()));
7296
7297   return Result;
7298 }
7299
7300 SDValue
7301 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
7302   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
7303   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
7304   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
7305 }
7306
7307 static SDValue
7308 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
7309            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
7310            unsigned char OperandFlags) {
7311   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7312   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
7313   DebugLoc dl = GA->getDebugLoc();
7314   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
7315                                            GA->getValueType(0),
7316                                            GA->getOffset(),
7317                                            OperandFlags);
7318   if (InFlag) {
7319     SDValue Ops[] = { Chain,  TGA, *InFlag };
7320     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
7321   } else {
7322     SDValue Ops[]  = { Chain, TGA };
7323     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
7324   }
7325
7326   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
7327   MFI->setAdjustsStack(true);
7328
7329   SDValue Flag = Chain.getValue(1);
7330   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
7331 }
7332
7333 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
7334 static SDValue
7335 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
7336                                 const EVT PtrVT) {
7337   SDValue InFlag;
7338   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
7339   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
7340                                      DAG.getNode(X86ISD::GlobalBaseReg,
7341                                                  DebugLoc(), PtrVT), InFlag);
7342   InFlag = Chain.getValue(1);
7343
7344   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
7345 }
7346
7347 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
7348 static SDValue
7349 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
7350                                 const EVT PtrVT) {
7351   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
7352                     X86::RAX, X86II::MO_TLSGD);
7353 }
7354
7355 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
7356 // "local exec" model.
7357 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
7358                                    const EVT PtrVT, TLSModel::Model model,
7359                                    bool is64Bit) {
7360   DebugLoc dl = GA->getDebugLoc();
7361
7362   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
7363   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
7364                                                          is64Bit ? 257 : 256));
7365
7366   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
7367                                       DAG.getIntPtrConstant(0),
7368                                       MachinePointerInfo(Ptr), false, false, 0);
7369
7370   unsigned char OperandFlags = 0;
7371   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
7372   // initialexec.
7373   unsigned WrapperKind = X86ISD::Wrapper;
7374   if (model == TLSModel::LocalExec) {
7375     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
7376   } else if (is64Bit) {
7377     assert(model == TLSModel::InitialExec);
7378     OperandFlags = X86II::MO_GOTTPOFF;
7379     WrapperKind = X86ISD::WrapperRIP;
7380   } else {
7381     assert(model == TLSModel::InitialExec);
7382     OperandFlags = X86II::MO_INDNTPOFF;
7383   }
7384
7385   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
7386   // exec)
7387   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
7388                                            GA->getValueType(0),
7389                                            GA->getOffset(), OperandFlags);
7390   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
7391
7392   if (model == TLSModel::InitialExec)
7393     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
7394                          MachinePointerInfo::getGOT(), false, false, 0);
7395
7396   // The address of the thread local variable is the add of the thread
7397   // pointer with the offset of the variable.
7398   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
7399 }
7400
7401 SDValue
7402 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
7403
7404   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
7405   const GlobalValue *GV = GA->getGlobal();
7406
7407   if (Subtarget->isTargetELF()) {
7408     // TODO: implement the "local dynamic" model
7409     // TODO: implement the "initial exec"model for pic executables
7410
7411     // If GV is an alias then use the aliasee for determining
7412     // thread-localness.
7413     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
7414       GV = GA->resolveAliasedGlobal(false);
7415
7416     TLSModel::Model model
7417       = getTLSModel(GV, getTargetMachine().getRelocationModel());
7418
7419     switch (model) {
7420       case TLSModel::GeneralDynamic:
7421       case TLSModel::LocalDynamic: // not implemented
7422         if (Subtarget->is64Bit())
7423           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
7424         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
7425
7426       case TLSModel::InitialExec:
7427       case TLSModel::LocalExec:
7428         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
7429                                    Subtarget->is64Bit());
7430     }
7431   } else if (Subtarget->isTargetDarwin()) {
7432     // Darwin only has one model of TLS.  Lower to that.
7433     unsigned char OpFlag = 0;
7434     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
7435                            X86ISD::WrapperRIP : X86ISD::Wrapper;
7436
7437     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
7438     // global base reg.
7439     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
7440                   !Subtarget->is64Bit();
7441     if (PIC32)
7442       OpFlag = X86II::MO_TLVP_PIC_BASE;
7443     else
7444       OpFlag = X86II::MO_TLVP;
7445     DebugLoc DL = Op.getDebugLoc();
7446     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
7447                                                 GA->getValueType(0),
7448                                                 GA->getOffset(), OpFlag);
7449     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
7450
7451     // With PIC32, the address is actually $g + Offset.
7452     if (PIC32)
7453       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7454                            DAG.getNode(X86ISD::GlobalBaseReg,
7455                                        DebugLoc(), getPointerTy()),
7456                            Offset);
7457
7458     // Lowering the machine isd will make sure everything is in the right
7459     // location.
7460     SDValue Chain = DAG.getEntryNode();
7461     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
7462     SDValue Args[] = { Chain, Offset };
7463     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args, 2);
7464
7465     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
7466     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7467     MFI->setAdjustsStack(true);
7468
7469     // And our return value (tls address) is in the standard call return value
7470     // location.
7471     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
7472     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
7473   }
7474
7475   assert(false &&
7476          "TLS not implemented for this target.");
7477
7478   llvm_unreachable("Unreachable");
7479   return SDValue();
7480 }
7481
7482
7483 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values and
7484 /// take a 2 x i32 value to shift plus a shift amount.
7485 SDValue X86TargetLowering::LowerShiftParts(SDValue Op, SelectionDAG &DAG) const {
7486   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
7487   EVT VT = Op.getValueType();
7488   unsigned VTBits = VT.getSizeInBits();
7489   DebugLoc dl = Op.getDebugLoc();
7490   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
7491   SDValue ShOpLo = Op.getOperand(0);
7492   SDValue ShOpHi = Op.getOperand(1);
7493   SDValue ShAmt  = Op.getOperand(2);
7494   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
7495                                      DAG.getConstant(VTBits - 1, MVT::i8))
7496                        : DAG.getConstant(0, VT);
7497
7498   SDValue Tmp2, Tmp3;
7499   if (Op.getOpcode() == ISD::SHL_PARTS) {
7500     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
7501     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
7502   } else {
7503     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
7504     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
7505   }
7506
7507   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
7508                                 DAG.getConstant(VTBits, MVT::i8));
7509   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7510                              AndNode, DAG.getConstant(0, MVT::i8));
7511
7512   SDValue Hi, Lo;
7513   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7514   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
7515   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
7516
7517   if (Op.getOpcode() == ISD::SHL_PARTS) {
7518     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
7519     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
7520   } else {
7521     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
7522     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
7523   }
7524
7525   SDValue Ops[2] = { Lo, Hi };
7526   return DAG.getMergeValues(Ops, 2, dl);
7527 }
7528
7529 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
7530                                            SelectionDAG &DAG) const {
7531   EVT SrcVT = Op.getOperand(0).getValueType();
7532
7533   if (SrcVT.isVector())
7534     return SDValue();
7535
7536   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
7537          "Unknown SINT_TO_FP to lower!");
7538
7539   // These are really Legal; return the operand so the caller accepts it as
7540   // Legal.
7541   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
7542     return Op;
7543   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
7544       Subtarget->is64Bit()) {
7545     return Op;
7546   }
7547
7548   DebugLoc dl = Op.getDebugLoc();
7549   unsigned Size = SrcVT.getSizeInBits()/8;
7550   MachineFunction &MF = DAG.getMachineFunction();
7551   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
7552   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7553   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7554                                StackSlot,
7555                                MachinePointerInfo::getFixedStack(SSFI),
7556                                false, false, 0);
7557   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
7558 }
7559
7560 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
7561                                      SDValue StackSlot,
7562                                      SelectionDAG &DAG) const {
7563   // Build the FILD
7564   DebugLoc DL = Op.getDebugLoc();
7565   SDVTList Tys;
7566   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
7567   if (useSSE)
7568     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
7569   else
7570     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
7571
7572   unsigned ByteSize = SrcVT.getSizeInBits()/8;
7573
7574   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
7575   MachineMemOperand *MMO;
7576   if (FI) {
7577     int SSFI = FI->getIndex();
7578     MMO =
7579       DAG.getMachineFunction()
7580       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7581                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
7582   } else {
7583     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
7584     StackSlot = StackSlot.getOperand(1);
7585   }
7586   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
7587   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
7588                                            X86ISD::FILD, DL,
7589                                            Tys, Ops, array_lengthof(Ops),
7590                                            SrcVT, MMO);
7591
7592   if (useSSE) {
7593     Chain = Result.getValue(1);
7594     SDValue InFlag = Result.getValue(2);
7595
7596     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
7597     // shouldn't be necessary except that RFP cannot be live across
7598     // multiple blocks. When stackifier is fixed, they can be uncoupled.
7599     MachineFunction &MF = DAG.getMachineFunction();
7600     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
7601     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
7602     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7603     Tys = DAG.getVTList(MVT::Other);
7604     SDValue Ops[] = {
7605       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
7606     };
7607     MachineMemOperand *MMO =
7608       DAG.getMachineFunction()
7609       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7610                             MachineMemOperand::MOStore, SSFISize, SSFISize);
7611
7612     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
7613                                     Ops, array_lengthof(Ops),
7614                                     Op.getValueType(), MMO);
7615     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
7616                          MachinePointerInfo::getFixedStack(SSFI),
7617                          false, false, 0);
7618   }
7619
7620   return Result;
7621 }
7622
7623 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
7624 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
7625                                                SelectionDAG &DAG) const {
7626   // This algorithm is not obvious. Here it is in C code, more or less:
7627   /*
7628     double uint64_to_double( uint32_t hi, uint32_t lo ) {
7629       static const __m128i exp = { 0x4330000045300000ULL, 0 };
7630       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
7631
7632       // Copy ints to xmm registers.
7633       __m128i xh = _mm_cvtsi32_si128( hi );
7634       __m128i xl = _mm_cvtsi32_si128( lo );
7635
7636       // Combine into low half of a single xmm register.
7637       __m128i x = _mm_unpacklo_epi32( xh, xl );
7638       __m128d d;
7639       double sd;
7640
7641       // Merge in appropriate exponents to give the integer bits the right
7642       // magnitude.
7643       x = _mm_unpacklo_epi32( x, exp );
7644
7645       // Subtract away the biases to deal with the IEEE-754 double precision
7646       // implicit 1.
7647       d = _mm_sub_pd( (__m128d) x, bias );
7648
7649       // All conversions up to here are exact. The correctly rounded result is
7650       // calculated using the current rounding mode using the following
7651       // horizontal add.
7652       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
7653       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
7654                                 // store doesn't really need to be here (except
7655                                 // maybe to zero the other double)
7656       return sd;
7657     }
7658   */
7659
7660   DebugLoc dl = Op.getDebugLoc();
7661   LLVMContext *Context = DAG.getContext();
7662
7663   // Build some magic constants.
7664   std::vector<Constant*> CV0;
7665   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
7666   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
7667   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
7668   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
7669   Constant *C0 = ConstantVector::get(CV0);
7670   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
7671
7672   std::vector<Constant*> CV1;
7673   CV1.push_back(
7674     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
7675   CV1.push_back(
7676     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
7677   Constant *C1 = ConstantVector::get(CV1);
7678   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
7679
7680   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7681                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7682                                         Op.getOperand(0),
7683                                         DAG.getIntPtrConstant(1)));
7684   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7685                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7686                                         Op.getOperand(0),
7687                                         DAG.getIntPtrConstant(0)));
7688   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
7689   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
7690                               MachinePointerInfo::getConstantPool(),
7691                               false, false, 16);
7692   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
7693   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck2);
7694   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
7695                               MachinePointerInfo::getConstantPool(),
7696                               false, false, 16);
7697   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
7698
7699   // Add the halves; easiest way is to swap them into another reg first.
7700   int ShufMask[2] = { 1, -1 };
7701   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
7702                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
7703   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
7704   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
7705                      DAG.getIntPtrConstant(0));
7706 }
7707
7708 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
7709 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
7710                                                SelectionDAG &DAG) const {
7711   DebugLoc dl = Op.getDebugLoc();
7712   // FP constant to bias correct the final result.
7713   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
7714                                    MVT::f64);
7715
7716   // Load the 32-bit value into an XMM register.
7717   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7718                              Op.getOperand(0));
7719
7720   // Zero out the upper parts of the register.
7721   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget->hasSSE2(), DAG);
7722
7723   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7724                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
7725                      DAG.getIntPtrConstant(0));
7726
7727   // Or the load with the bias.
7728   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
7729                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7730                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7731                                                    MVT::v2f64, Load)),
7732                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7733                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7734                                                    MVT::v2f64, Bias)));
7735   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7736                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
7737                    DAG.getIntPtrConstant(0));
7738
7739   // Subtract the bias.
7740   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
7741
7742   // Handle final rounding.
7743   EVT DestVT = Op.getValueType();
7744
7745   if (DestVT.bitsLT(MVT::f64)) {
7746     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
7747                        DAG.getIntPtrConstant(0));
7748   } else if (DestVT.bitsGT(MVT::f64)) {
7749     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
7750   }
7751
7752   // Handle final rounding.
7753   return Sub;
7754 }
7755
7756 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
7757                                            SelectionDAG &DAG) const {
7758   SDValue N0 = Op.getOperand(0);
7759   DebugLoc dl = Op.getDebugLoc();
7760
7761   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
7762   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
7763   // the optimization here.
7764   if (DAG.SignBitIsZero(N0))
7765     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
7766
7767   EVT SrcVT = N0.getValueType();
7768   EVT DstVT = Op.getValueType();
7769   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
7770     return LowerUINT_TO_FP_i64(Op, DAG);
7771   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
7772     return LowerUINT_TO_FP_i32(Op, DAG);
7773
7774   // Make a 64-bit buffer, and use it to build an FILD.
7775   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
7776   if (SrcVT == MVT::i32) {
7777     SDValue WordOff = DAG.getConstant(4, getPointerTy());
7778     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
7779                                      getPointerTy(), StackSlot, WordOff);
7780     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7781                                   StackSlot, MachinePointerInfo(),
7782                                   false, false, 0);
7783     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
7784                                   OffsetSlot, MachinePointerInfo(),
7785                                   false, false, 0);
7786     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
7787     return Fild;
7788   }
7789
7790   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
7791   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7792                                 StackSlot, MachinePointerInfo(),
7793                                false, false, 0);
7794   // For i64 source, we need to add the appropriate power of 2 if the input
7795   // was negative.  This is the same as the optimization in
7796   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
7797   // we must be careful to do the computation in x87 extended precision, not
7798   // in SSE. (The generic code can't know it's OK to do this, or how to.)
7799   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
7800   MachineMemOperand *MMO =
7801     DAG.getMachineFunction()
7802     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7803                           MachineMemOperand::MOLoad, 8, 8);
7804
7805   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
7806   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
7807   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
7808                                          MVT::i64, MMO);
7809
7810   APInt FF(32, 0x5F800000ULL);
7811
7812   // Check whether the sign bit is set.
7813   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
7814                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
7815                                  ISD::SETLT);
7816
7817   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
7818   SDValue FudgePtr = DAG.getConstantPool(
7819                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
7820                                          getPointerTy());
7821
7822   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
7823   SDValue Zero = DAG.getIntPtrConstant(0);
7824   SDValue Four = DAG.getIntPtrConstant(4);
7825   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
7826                                Zero, Four);
7827   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
7828
7829   // Load the value out, extending it from f32 to f80.
7830   // FIXME: Avoid the extend by constructing the right constant pool?
7831   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
7832                                  FudgePtr, MachinePointerInfo::getConstantPool(),
7833                                  MVT::f32, false, false, 4);
7834   // Extend everything to 80 bits to force it to be done on x87.
7835   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
7836   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
7837 }
7838
7839 std::pair<SDValue,SDValue> X86TargetLowering::
7840 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
7841   DebugLoc DL = Op.getDebugLoc();
7842
7843   EVT DstTy = Op.getValueType();
7844
7845   if (!IsSigned) {
7846     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
7847     DstTy = MVT::i64;
7848   }
7849
7850   assert(DstTy.getSimpleVT() <= MVT::i64 &&
7851          DstTy.getSimpleVT() >= MVT::i16 &&
7852          "Unknown FP_TO_SINT to lower!");
7853
7854   // These are really Legal.
7855   if (DstTy == MVT::i32 &&
7856       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7857     return std::make_pair(SDValue(), SDValue());
7858   if (Subtarget->is64Bit() &&
7859       DstTy == MVT::i64 &&
7860       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7861     return std::make_pair(SDValue(), SDValue());
7862
7863   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
7864   // stack slot.
7865   MachineFunction &MF = DAG.getMachineFunction();
7866   unsigned MemSize = DstTy.getSizeInBits()/8;
7867   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7868   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7869
7870
7871
7872   unsigned Opc;
7873   switch (DstTy.getSimpleVT().SimpleTy) {
7874   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
7875   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
7876   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
7877   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
7878   }
7879
7880   SDValue Chain = DAG.getEntryNode();
7881   SDValue Value = Op.getOperand(0);
7882   EVT TheVT = Op.getOperand(0).getValueType();
7883   if (isScalarFPTypeInSSEReg(TheVT)) {
7884     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
7885     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
7886                          MachinePointerInfo::getFixedStack(SSFI),
7887                          false, false, 0);
7888     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
7889     SDValue Ops[] = {
7890       Chain, StackSlot, DAG.getValueType(TheVT)
7891     };
7892
7893     MachineMemOperand *MMO =
7894       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7895                               MachineMemOperand::MOLoad, MemSize, MemSize);
7896     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
7897                                     DstTy, MMO);
7898     Chain = Value.getValue(1);
7899     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7900     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7901   }
7902
7903   MachineMemOperand *MMO =
7904     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7905                             MachineMemOperand::MOStore, MemSize, MemSize);
7906
7907   // Build the FP_TO_INT*_IN_MEM
7908   SDValue Ops[] = { Chain, Value, StackSlot };
7909   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
7910                                          Ops, 3, DstTy, MMO);
7911
7912   return std::make_pair(FIST, StackSlot);
7913 }
7914
7915 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
7916                                            SelectionDAG &DAG) const {
7917   if (Op.getValueType().isVector())
7918     return SDValue();
7919
7920   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
7921   SDValue FIST = Vals.first, StackSlot = Vals.second;
7922   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
7923   if (FIST.getNode() == 0) return Op;
7924
7925   // Load the result.
7926   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7927                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7928 }
7929
7930 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
7931                                            SelectionDAG &DAG) const {
7932   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
7933   SDValue FIST = Vals.first, StackSlot = Vals.second;
7934   assert(FIST.getNode() && "Unexpected failure");
7935
7936   // Load the result.
7937   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7938                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7939 }
7940
7941 SDValue X86TargetLowering::LowerFABS(SDValue Op,
7942                                      SelectionDAG &DAG) const {
7943   LLVMContext *Context = DAG.getContext();
7944   DebugLoc dl = Op.getDebugLoc();
7945   EVT VT = Op.getValueType();
7946   EVT EltVT = VT;
7947   if (VT.isVector())
7948     EltVT = VT.getVectorElementType();
7949   std::vector<Constant*> CV;
7950   if (EltVT == MVT::f64) {
7951     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
7952     CV.push_back(C);
7953     CV.push_back(C);
7954   } else {
7955     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
7956     CV.push_back(C);
7957     CV.push_back(C);
7958     CV.push_back(C);
7959     CV.push_back(C);
7960   }
7961   Constant *C = ConstantVector::get(CV);
7962   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7963   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7964                              MachinePointerInfo::getConstantPool(),
7965                              false, false, 16);
7966   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
7967 }
7968
7969 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
7970   LLVMContext *Context = DAG.getContext();
7971   DebugLoc dl = Op.getDebugLoc();
7972   EVT VT = Op.getValueType();
7973   EVT EltVT = VT;
7974   if (VT.isVector())
7975     EltVT = VT.getVectorElementType();
7976   std::vector<Constant*> CV;
7977   if (EltVT == MVT::f64) {
7978     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
7979     CV.push_back(C);
7980     CV.push_back(C);
7981   } else {
7982     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
7983     CV.push_back(C);
7984     CV.push_back(C);
7985     CV.push_back(C);
7986     CV.push_back(C);
7987   }
7988   Constant *C = ConstantVector::get(CV);
7989   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7990   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7991                              MachinePointerInfo::getConstantPool(),
7992                              false, false, 16);
7993   if (VT.isVector()) {
7994     return DAG.getNode(ISD::BITCAST, dl, VT,
7995                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
7996                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7997                                 Op.getOperand(0)),
7998                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, Mask)));
7999   } else {
8000     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
8001   }
8002 }
8003
8004 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
8005   LLVMContext *Context = DAG.getContext();
8006   SDValue Op0 = Op.getOperand(0);
8007   SDValue Op1 = Op.getOperand(1);
8008   DebugLoc dl = Op.getDebugLoc();
8009   EVT VT = Op.getValueType();
8010   EVT SrcVT = Op1.getValueType();
8011
8012   // If second operand is smaller, extend it first.
8013   if (SrcVT.bitsLT(VT)) {
8014     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
8015     SrcVT = VT;
8016   }
8017   // And if it is bigger, shrink it first.
8018   if (SrcVT.bitsGT(VT)) {
8019     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
8020     SrcVT = VT;
8021   }
8022
8023   // At this point the operands and the result should have the same
8024   // type, and that won't be f80 since that is not custom lowered.
8025
8026   // First get the sign bit of second operand.
8027   std::vector<Constant*> CV;
8028   if (SrcVT == MVT::f64) {
8029     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
8030     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
8031   } else {
8032     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
8033     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
8034     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
8035     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
8036   }
8037   Constant *C = ConstantVector::get(CV);
8038   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8039   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
8040                               MachinePointerInfo::getConstantPool(),
8041                               false, false, 16);
8042   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
8043
8044   // Shift sign bit right or left if the two operands have different types.
8045   if (SrcVT.bitsGT(VT)) {
8046     // Op0 is MVT::f32, Op1 is MVT::f64.
8047     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
8048     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
8049                           DAG.getConstant(32, MVT::i32));
8050     SignBit = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, SignBit);
8051     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
8052                           DAG.getIntPtrConstant(0));
8053   }
8054
8055   // Clear first operand sign bit.
8056   CV.clear();
8057   if (VT == MVT::f64) {
8058     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
8059     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
8060   } else {
8061     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
8062     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
8063     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
8064     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
8065   }
8066   C = ConstantVector::get(CV);
8067   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
8068   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
8069                               MachinePointerInfo::getConstantPool(),
8070                               false, false, 16);
8071   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
8072
8073   // Or the value with the sign bit.
8074   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
8075 }
8076
8077 SDValue X86TargetLowering::LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const {
8078   SDValue N0 = Op.getOperand(0);
8079   DebugLoc dl = Op.getDebugLoc();
8080   EVT VT = Op.getValueType();
8081
8082   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
8083   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
8084                                   DAG.getConstant(1, VT));
8085   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
8086 }
8087
8088 /// Emit nodes that will be selected as "test Op0,Op0", or something
8089 /// equivalent.
8090 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
8091                                     SelectionDAG &DAG) const {
8092   DebugLoc dl = Op.getDebugLoc();
8093
8094   // CF and OF aren't always set the way we want. Determine which
8095   // of these we need.
8096   bool NeedCF = false;
8097   bool NeedOF = false;
8098   switch (X86CC) {
8099   default: break;
8100   case X86::COND_A: case X86::COND_AE:
8101   case X86::COND_B: case X86::COND_BE:
8102     NeedCF = true;
8103     break;
8104   case X86::COND_G: case X86::COND_GE:
8105   case X86::COND_L: case X86::COND_LE:
8106   case X86::COND_O: case X86::COND_NO:
8107     NeedOF = true;
8108     break;
8109   }
8110
8111   // See if we can use the EFLAGS value from the operand instead of
8112   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
8113   // we prove that the arithmetic won't overflow, we can't use OF or CF.
8114   if (Op.getResNo() != 0 || NeedOF || NeedCF)
8115     // Emit a CMP with 0, which is the TEST pattern.
8116     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
8117                        DAG.getConstant(0, Op.getValueType()));
8118
8119   unsigned Opcode = 0;
8120   unsigned NumOperands = 0;
8121   switch (Op.getNode()->getOpcode()) {
8122   case ISD::ADD:
8123     // Due to an isel shortcoming, be conservative if this add is likely to be
8124     // selected as part of a load-modify-store instruction. When the root node
8125     // in a match is a store, isel doesn't know how to remap non-chain non-flag
8126     // uses of other nodes in the match, such as the ADD in this case. This
8127     // leads to the ADD being left around and reselected, with the result being
8128     // two adds in the output.  Alas, even if none our users are stores, that
8129     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
8130     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
8131     // climbing the DAG back to the root, and it doesn't seem to be worth the
8132     // effort.
8133     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
8134            UE = Op.getNode()->use_end(); UI != UE; ++UI)
8135       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
8136         goto default_case;
8137
8138     if (ConstantSDNode *C =
8139         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
8140       // An add of one will be selected as an INC.
8141       if (C->getAPIntValue() == 1) {
8142         Opcode = X86ISD::INC;
8143         NumOperands = 1;
8144         break;
8145       }
8146
8147       // An add of negative one (subtract of one) will be selected as a DEC.
8148       if (C->getAPIntValue().isAllOnesValue()) {
8149         Opcode = X86ISD::DEC;
8150         NumOperands = 1;
8151         break;
8152       }
8153     }
8154
8155     // Otherwise use a regular EFLAGS-setting add.
8156     Opcode = X86ISD::ADD;
8157     NumOperands = 2;
8158     break;
8159   case ISD::AND: {
8160     // If the primary and result isn't used, don't bother using X86ISD::AND,
8161     // because a TEST instruction will be better.
8162     bool NonFlagUse = false;
8163     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
8164            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
8165       SDNode *User = *UI;
8166       unsigned UOpNo = UI.getOperandNo();
8167       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
8168         // Look pass truncate.
8169         UOpNo = User->use_begin().getOperandNo();
8170         User = *User->use_begin();
8171       }
8172
8173       if (User->getOpcode() != ISD::BRCOND &&
8174           User->getOpcode() != ISD::SETCC &&
8175           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
8176         NonFlagUse = true;
8177         break;
8178       }
8179     }
8180
8181     if (!NonFlagUse)
8182       break;
8183   }
8184     // FALL THROUGH
8185   case ISD::SUB:
8186   case ISD::OR:
8187   case ISD::XOR:
8188     // Due to the ISEL shortcoming noted above, be conservative if this op is
8189     // likely to be selected as part of a load-modify-store instruction.
8190     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
8191            UE = Op.getNode()->use_end(); UI != UE; ++UI)
8192       if (UI->getOpcode() == ISD::STORE)
8193         goto default_case;
8194
8195     // Otherwise use a regular EFLAGS-setting instruction.
8196     switch (Op.getNode()->getOpcode()) {
8197     default: llvm_unreachable("unexpected operator!");
8198     case ISD::SUB: Opcode = X86ISD::SUB; break;
8199     case ISD::OR:  Opcode = X86ISD::OR;  break;
8200     case ISD::XOR: Opcode = X86ISD::XOR; break;
8201     case ISD::AND: Opcode = X86ISD::AND; break;
8202     }
8203
8204     NumOperands = 2;
8205     break;
8206   case X86ISD::ADD:
8207   case X86ISD::SUB:
8208   case X86ISD::INC:
8209   case X86ISD::DEC:
8210   case X86ISD::OR:
8211   case X86ISD::XOR:
8212   case X86ISD::AND:
8213     return SDValue(Op.getNode(), 1);
8214   default:
8215   default_case:
8216     break;
8217   }
8218
8219   if (Opcode == 0)
8220     // Emit a CMP with 0, which is the TEST pattern.
8221     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
8222                        DAG.getConstant(0, Op.getValueType()));
8223
8224   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
8225   SmallVector<SDValue, 4> Ops;
8226   for (unsigned i = 0; i != NumOperands; ++i)
8227     Ops.push_back(Op.getOperand(i));
8228
8229   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
8230   DAG.ReplaceAllUsesWith(Op, New);
8231   return SDValue(New.getNode(), 1);
8232 }
8233
8234 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
8235 /// equivalent.
8236 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
8237                                    SelectionDAG &DAG) const {
8238   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
8239     if (C->getAPIntValue() == 0)
8240       return EmitTest(Op0, X86CC, DAG);
8241
8242   DebugLoc dl = Op0.getDebugLoc();
8243   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
8244 }
8245
8246 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
8247 /// if it's possible.
8248 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
8249                                      DebugLoc dl, SelectionDAG &DAG) const {
8250   SDValue Op0 = And.getOperand(0);
8251   SDValue Op1 = And.getOperand(1);
8252   if (Op0.getOpcode() == ISD::TRUNCATE)
8253     Op0 = Op0.getOperand(0);
8254   if (Op1.getOpcode() == ISD::TRUNCATE)
8255     Op1 = Op1.getOperand(0);
8256
8257   SDValue LHS, RHS;
8258   if (Op1.getOpcode() == ISD::SHL)
8259     std::swap(Op0, Op1);
8260   if (Op0.getOpcode() == ISD::SHL) {
8261     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
8262       if (And00C->getZExtValue() == 1) {
8263         // If we looked past a truncate, check that it's only truncating away
8264         // known zeros.
8265         unsigned BitWidth = Op0.getValueSizeInBits();
8266         unsigned AndBitWidth = And.getValueSizeInBits();
8267         if (BitWidth > AndBitWidth) {
8268           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
8269           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
8270           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
8271             return SDValue();
8272         }
8273         LHS = Op1;
8274         RHS = Op0.getOperand(1);
8275       }
8276   } else if (Op1.getOpcode() == ISD::Constant) {
8277     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
8278     SDValue AndLHS = Op0;
8279     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
8280       LHS = AndLHS.getOperand(0);
8281       RHS = AndLHS.getOperand(1);
8282     }
8283   }
8284
8285   if (LHS.getNode()) {
8286     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
8287     // instruction.  Since the shift amount is in-range-or-undefined, we know
8288     // that doing a bittest on the i32 value is ok.  We extend to i32 because
8289     // the encoding for the i16 version is larger than the i32 version.
8290     // Also promote i16 to i32 for performance / code size reason.
8291     if (LHS.getValueType() == MVT::i8 ||
8292         LHS.getValueType() == MVT::i16)
8293       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
8294
8295     // If the operand types disagree, extend the shift amount to match.  Since
8296     // BT ignores high bits (like shifts) we can use anyextend.
8297     if (LHS.getValueType() != RHS.getValueType())
8298       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
8299
8300     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
8301     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
8302     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8303                        DAG.getConstant(Cond, MVT::i8), BT);
8304   }
8305
8306   return SDValue();
8307 }
8308
8309 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
8310   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
8311   SDValue Op0 = Op.getOperand(0);
8312   SDValue Op1 = Op.getOperand(1);
8313   DebugLoc dl = Op.getDebugLoc();
8314   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
8315
8316   // Optimize to BT if possible.
8317   // Lower (X & (1 << N)) == 0 to BT(X, N).
8318   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
8319   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
8320   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
8321       Op1.getOpcode() == ISD::Constant &&
8322       cast<ConstantSDNode>(Op1)->isNullValue() &&
8323       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
8324     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
8325     if (NewSetCC.getNode())
8326       return NewSetCC;
8327   }
8328
8329   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
8330   // these.
8331   if (Op1.getOpcode() == ISD::Constant &&
8332       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
8333        cast<ConstantSDNode>(Op1)->isNullValue()) &&
8334       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
8335
8336     // If the input is a setcc, then reuse the input setcc or use a new one with
8337     // the inverted condition.
8338     if (Op0.getOpcode() == X86ISD::SETCC) {
8339       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
8340       bool Invert = (CC == ISD::SETNE) ^
8341         cast<ConstantSDNode>(Op1)->isNullValue();
8342       if (!Invert) return Op0;
8343
8344       CCode = X86::GetOppositeBranchCondition(CCode);
8345       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8346                          DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
8347     }
8348   }
8349
8350   bool isFP = Op1.getValueType().isFloatingPoint();
8351   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
8352   if (X86CC == X86::COND_INVALID)
8353     return SDValue();
8354
8355   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, DAG);
8356   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8357                      DAG.getConstant(X86CC, MVT::i8), EFLAGS);
8358 }
8359
8360 // Lower256IntVETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
8361 // ones, and then concatenate the result back.
8362 static SDValue Lower256IntVETCC(SDValue Op, SelectionDAG &DAG) {
8363   EVT VT = Op.getValueType();
8364
8365   assert(VT.getSizeInBits() == 256 && Op.getOpcode() == ISD::VSETCC &&
8366          "Unsupported value type for operation");
8367
8368   int NumElems = VT.getVectorNumElements();
8369   DebugLoc dl = Op.getDebugLoc();
8370   SDValue CC = Op.getOperand(2);
8371   SDValue Idx0 = DAG.getConstant(0, MVT::i32);
8372   SDValue Idx1 = DAG.getConstant(NumElems/2, MVT::i32);
8373
8374   // Extract the LHS vectors
8375   SDValue LHS = Op.getOperand(0);
8376   SDValue LHS1 = Extract128BitVector(LHS, Idx0, DAG, dl);
8377   SDValue LHS2 = Extract128BitVector(LHS, Idx1, DAG, dl);
8378
8379   // Extract the RHS vectors
8380   SDValue RHS = Op.getOperand(1);
8381   SDValue RHS1 = Extract128BitVector(RHS, Idx0, DAG, dl);
8382   SDValue RHS2 = Extract128BitVector(RHS, Idx1, DAG, dl);
8383
8384   // Issue the operation on the smaller types and concatenate the result back
8385   MVT EltVT = VT.getVectorElementType().getSimpleVT();
8386   EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
8387   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
8388                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
8389                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
8390 }
8391
8392
8393 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
8394   SDValue Cond;
8395   SDValue Op0 = Op.getOperand(0);
8396   SDValue Op1 = Op.getOperand(1);
8397   SDValue CC = Op.getOperand(2);
8398   EVT VT = Op.getValueType();
8399   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
8400   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
8401   DebugLoc dl = Op.getDebugLoc();
8402
8403   if (isFP) {
8404     unsigned SSECC = 8;
8405     EVT EltVT = Op0.getValueType().getVectorElementType();
8406     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
8407
8408     unsigned Opc = EltVT == MVT::f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
8409     bool Swap = false;
8410
8411     switch (SetCCOpcode) {
8412     default: break;
8413     case ISD::SETOEQ:
8414     case ISD::SETEQ:  SSECC = 0; break;
8415     case ISD::SETOGT:
8416     case ISD::SETGT: Swap = true; // Fallthrough
8417     case ISD::SETLT:
8418     case ISD::SETOLT: SSECC = 1; break;
8419     case ISD::SETOGE:
8420     case ISD::SETGE: Swap = true; // Fallthrough
8421     case ISD::SETLE:
8422     case ISD::SETOLE: SSECC = 2; break;
8423     case ISD::SETUO:  SSECC = 3; break;
8424     case ISD::SETUNE:
8425     case ISD::SETNE:  SSECC = 4; break;
8426     case ISD::SETULE: Swap = true;
8427     case ISD::SETUGE: SSECC = 5; break;
8428     case ISD::SETULT: Swap = true;
8429     case ISD::SETUGT: SSECC = 6; break;
8430     case ISD::SETO:   SSECC = 7; break;
8431     }
8432     if (Swap)
8433       std::swap(Op0, Op1);
8434
8435     // In the two special cases we can't handle, emit two comparisons.
8436     if (SSECC == 8) {
8437       if (SetCCOpcode == ISD::SETUEQ) {
8438         SDValue UNORD, EQ;
8439         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
8440         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
8441         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
8442       }
8443       else if (SetCCOpcode == ISD::SETONE) {
8444         SDValue ORD, NEQ;
8445         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
8446         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
8447         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
8448       }
8449       llvm_unreachable("Illegal FP comparison");
8450     }
8451     // Handle all other FP comparisons here.
8452     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
8453   }
8454
8455   // Break 256-bit integer vector compare into smaller ones.
8456   if (!isFP && VT.getSizeInBits() == 256)
8457     return Lower256IntVETCC(Op, DAG);
8458
8459   // We are handling one of the integer comparisons here.  Since SSE only has
8460   // GT and EQ comparisons for integer, swapping operands and multiple
8461   // operations may be required for some comparisons.
8462   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
8463   bool Swap = false, Invert = false, FlipSigns = false;
8464
8465   switch (VT.getSimpleVT().SimpleTy) {
8466   default: break;
8467   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
8468   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
8469   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
8470   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
8471   }
8472
8473   switch (SetCCOpcode) {
8474   default: break;
8475   case ISD::SETNE:  Invert = true;
8476   case ISD::SETEQ:  Opc = EQOpc; break;
8477   case ISD::SETLT:  Swap = true;
8478   case ISD::SETGT:  Opc = GTOpc; break;
8479   case ISD::SETGE:  Swap = true;
8480   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
8481   case ISD::SETULT: Swap = true;
8482   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
8483   case ISD::SETUGE: Swap = true;
8484   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
8485   }
8486   if (Swap)
8487     std::swap(Op0, Op1);
8488
8489   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
8490   // bits of the inputs before performing those operations.
8491   if (FlipSigns) {
8492     EVT EltVT = VT.getVectorElementType();
8493     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
8494                                       EltVT);
8495     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
8496     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
8497                                     SignBits.size());
8498     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
8499     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
8500   }
8501
8502   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
8503
8504   // If the logical-not of the result is required, perform that now.
8505   if (Invert)
8506     Result = DAG.getNOT(dl, Result, VT);
8507
8508   return Result;
8509 }
8510
8511 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
8512 static bool isX86LogicalCmp(SDValue Op) {
8513   unsigned Opc = Op.getNode()->getOpcode();
8514   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
8515     return true;
8516   if (Op.getResNo() == 1 &&
8517       (Opc == X86ISD::ADD ||
8518        Opc == X86ISD::SUB ||
8519        Opc == X86ISD::ADC ||
8520        Opc == X86ISD::SBB ||
8521        Opc == X86ISD::SMUL ||
8522        Opc == X86ISD::UMUL ||
8523        Opc == X86ISD::INC ||
8524        Opc == X86ISD::DEC ||
8525        Opc == X86ISD::OR ||
8526        Opc == X86ISD::XOR ||
8527        Opc == X86ISD::AND))
8528     return true;
8529
8530   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
8531     return true;
8532
8533   return false;
8534 }
8535
8536 static bool isZero(SDValue V) {
8537   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
8538   return C && C->isNullValue();
8539 }
8540
8541 static bool isAllOnes(SDValue V) {
8542   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
8543   return C && C->isAllOnesValue();
8544 }
8545
8546 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
8547   bool addTest = true;
8548   SDValue Cond  = Op.getOperand(0);
8549   SDValue Op1 = Op.getOperand(1);
8550   SDValue Op2 = Op.getOperand(2);
8551   DebugLoc DL = Op.getDebugLoc();
8552   SDValue CC;
8553
8554   if (Cond.getOpcode() == ISD::SETCC) {
8555     SDValue NewCond = LowerSETCC(Cond, DAG);
8556     if (NewCond.getNode())
8557       Cond = NewCond;
8558   }
8559
8560   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
8561   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
8562   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
8563   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
8564   if (Cond.getOpcode() == X86ISD::SETCC &&
8565       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
8566       isZero(Cond.getOperand(1).getOperand(1))) {
8567     SDValue Cmp = Cond.getOperand(1);
8568
8569     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
8570
8571     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
8572         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
8573       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
8574
8575       SDValue CmpOp0 = Cmp.getOperand(0);
8576       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
8577                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
8578
8579       SDValue Res =   // Res = 0 or -1.
8580         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
8581                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
8582
8583       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
8584         Res = DAG.getNOT(DL, Res, Res.getValueType());
8585
8586       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
8587       if (N2C == 0 || !N2C->isNullValue())
8588         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
8589       return Res;
8590     }
8591   }
8592
8593   // Look past (and (setcc_carry (cmp ...)), 1).
8594   if (Cond.getOpcode() == ISD::AND &&
8595       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
8596     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
8597     if (C && C->getAPIntValue() == 1)
8598       Cond = Cond.getOperand(0);
8599   }
8600
8601   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8602   // setting operand in place of the X86ISD::SETCC.
8603   if (Cond.getOpcode() == X86ISD::SETCC ||
8604       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8605     CC = Cond.getOperand(0);
8606
8607     SDValue Cmp = Cond.getOperand(1);
8608     unsigned Opc = Cmp.getOpcode();
8609     EVT VT = Op.getValueType();
8610
8611     bool IllegalFPCMov = false;
8612     if (VT.isFloatingPoint() && !VT.isVector() &&
8613         !isScalarFPTypeInSSEReg(VT))  // FPStack?
8614       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
8615
8616     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
8617         Opc == X86ISD::BT) { // FIXME
8618       Cond = Cmp;
8619       addTest = false;
8620     }
8621   }
8622
8623   if (addTest) {
8624     // Look pass the truncate.
8625     if (Cond.getOpcode() == ISD::TRUNCATE)
8626       Cond = Cond.getOperand(0);
8627
8628     // We know the result of AND is compared against zero. Try to match
8629     // it to BT.
8630     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8631       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
8632       if (NewSetCC.getNode()) {
8633         CC = NewSetCC.getOperand(0);
8634         Cond = NewSetCC.getOperand(1);
8635         addTest = false;
8636       }
8637     }
8638   }
8639
8640   if (addTest) {
8641     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8642     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8643   }
8644
8645   // a <  b ? -1 :  0 -> RES = ~setcc_carry
8646   // a <  b ?  0 : -1 -> RES = setcc_carry
8647   // a >= b ? -1 :  0 -> RES = setcc_carry
8648   // a >= b ?  0 : -1 -> RES = ~setcc_carry
8649   if (Cond.getOpcode() == X86ISD::CMP) {
8650     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
8651
8652     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
8653         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
8654       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
8655                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
8656       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
8657         return DAG.getNOT(DL, Res, Res.getValueType());
8658       return Res;
8659     }
8660   }
8661
8662   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
8663   // condition is true.
8664   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
8665   SDValue Ops[] = { Op2, Op1, CC, Cond };
8666   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops, array_lengthof(Ops));
8667 }
8668
8669 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
8670 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
8671 // from the AND / OR.
8672 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
8673   Opc = Op.getOpcode();
8674   if (Opc != ISD::OR && Opc != ISD::AND)
8675     return false;
8676   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
8677           Op.getOperand(0).hasOneUse() &&
8678           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
8679           Op.getOperand(1).hasOneUse());
8680 }
8681
8682 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
8683 // 1 and that the SETCC node has a single use.
8684 static bool isXor1OfSetCC(SDValue Op) {
8685   if (Op.getOpcode() != ISD::XOR)
8686     return false;
8687   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8688   if (N1C && N1C->getAPIntValue() == 1) {
8689     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
8690       Op.getOperand(0).hasOneUse();
8691   }
8692   return false;
8693 }
8694
8695 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
8696   bool addTest = true;
8697   SDValue Chain = Op.getOperand(0);
8698   SDValue Cond  = Op.getOperand(1);
8699   SDValue Dest  = Op.getOperand(2);
8700   DebugLoc dl = Op.getDebugLoc();
8701   SDValue CC;
8702
8703   if (Cond.getOpcode() == ISD::SETCC) {
8704     SDValue NewCond = LowerSETCC(Cond, DAG);
8705     if (NewCond.getNode())
8706       Cond = NewCond;
8707   }
8708 #if 0
8709   // FIXME: LowerXALUO doesn't handle these!!
8710   else if (Cond.getOpcode() == X86ISD::ADD  ||
8711            Cond.getOpcode() == X86ISD::SUB  ||
8712            Cond.getOpcode() == X86ISD::SMUL ||
8713            Cond.getOpcode() == X86ISD::UMUL)
8714     Cond = LowerXALUO(Cond, DAG);
8715 #endif
8716
8717   // Look pass (and (setcc_carry (cmp ...)), 1).
8718   if (Cond.getOpcode() == ISD::AND &&
8719       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
8720     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
8721     if (C && C->getAPIntValue() == 1)
8722       Cond = Cond.getOperand(0);
8723   }
8724
8725   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8726   // setting operand in place of the X86ISD::SETCC.
8727   if (Cond.getOpcode() == X86ISD::SETCC ||
8728       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8729     CC = Cond.getOperand(0);
8730
8731     SDValue Cmp = Cond.getOperand(1);
8732     unsigned Opc = Cmp.getOpcode();
8733     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
8734     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
8735       Cond = Cmp;
8736       addTest = false;
8737     } else {
8738       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
8739       default: break;
8740       case X86::COND_O:
8741       case X86::COND_B:
8742         // These can only come from an arithmetic instruction with overflow,
8743         // e.g. SADDO, UADDO.
8744         Cond = Cond.getNode()->getOperand(1);
8745         addTest = false;
8746         break;
8747       }
8748     }
8749   } else {
8750     unsigned CondOpc;
8751     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
8752       SDValue Cmp = Cond.getOperand(0).getOperand(1);
8753       if (CondOpc == ISD::OR) {
8754         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
8755         // two branches instead of an explicit OR instruction with a
8756         // separate test.
8757         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8758             isX86LogicalCmp(Cmp)) {
8759           CC = Cond.getOperand(0).getOperand(0);
8760           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8761                               Chain, Dest, CC, Cmp);
8762           CC = Cond.getOperand(1).getOperand(0);
8763           Cond = Cmp;
8764           addTest = false;
8765         }
8766       } else { // ISD::AND
8767         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
8768         // two branches instead of an explicit AND instruction with a
8769         // separate test. However, we only do this if this block doesn't
8770         // have a fall-through edge, because this requires an explicit
8771         // jmp when the condition is false.
8772         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8773             isX86LogicalCmp(Cmp) &&
8774             Op.getNode()->hasOneUse()) {
8775           X86::CondCode CCode =
8776             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8777           CCode = X86::GetOppositeBranchCondition(CCode);
8778           CC = DAG.getConstant(CCode, MVT::i8);
8779           SDNode *User = *Op.getNode()->use_begin();
8780           // Look for an unconditional branch following this conditional branch.
8781           // We need this because we need to reverse the successors in order
8782           // to implement FCMP_OEQ.
8783           if (User->getOpcode() == ISD::BR) {
8784             SDValue FalseBB = User->getOperand(1);
8785             SDNode *NewBR =
8786               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
8787             assert(NewBR == User);
8788             (void)NewBR;
8789             Dest = FalseBB;
8790
8791             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8792                                 Chain, Dest, CC, Cmp);
8793             X86::CondCode CCode =
8794               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
8795             CCode = X86::GetOppositeBranchCondition(CCode);
8796             CC = DAG.getConstant(CCode, MVT::i8);
8797             Cond = Cmp;
8798             addTest = false;
8799           }
8800         }
8801       }
8802     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
8803       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
8804       // It should be transformed during dag combiner except when the condition
8805       // is set by a arithmetics with overflow node.
8806       X86::CondCode CCode =
8807         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8808       CCode = X86::GetOppositeBranchCondition(CCode);
8809       CC = DAG.getConstant(CCode, MVT::i8);
8810       Cond = Cond.getOperand(0).getOperand(1);
8811       addTest = false;
8812     }
8813   }
8814
8815   if (addTest) {
8816     // Look pass the truncate.
8817     if (Cond.getOpcode() == ISD::TRUNCATE)
8818       Cond = Cond.getOperand(0);
8819
8820     // We know the result of AND is compared against zero. Try to match
8821     // it to BT.
8822     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8823       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
8824       if (NewSetCC.getNode()) {
8825         CC = NewSetCC.getOperand(0);
8826         Cond = NewSetCC.getOperand(1);
8827         addTest = false;
8828       }
8829     }
8830   }
8831
8832   if (addTest) {
8833     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8834     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8835   }
8836   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8837                      Chain, Dest, CC, Cond);
8838 }
8839
8840
8841 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
8842 // Calls to _alloca is needed to probe the stack when allocating more than 4k
8843 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
8844 // that the guard pages used by the OS virtual memory manager are allocated in
8845 // correct sequence.
8846 SDValue
8847 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
8848                                            SelectionDAG &DAG) const {
8849   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows() ||
8850           EnableSegmentedStacks) &&
8851          "This should be used only on Windows targets or when segmented stacks "
8852          "are being used.");
8853   assert(!Subtarget->isTargetEnvMacho());
8854   DebugLoc dl = Op.getDebugLoc();
8855
8856   // Get the inputs.
8857   SDValue Chain = Op.getOperand(0);
8858   SDValue Size  = Op.getOperand(1);
8859   // FIXME: Ensure alignment here
8860
8861   bool Is64Bit = Subtarget->is64Bit();
8862   EVT SPTy = Is64Bit ? MVT::i64 : MVT::i32;
8863
8864   if (EnableSegmentedStacks) {
8865     MachineFunction &MF = DAG.getMachineFunction();
8866     MachineRegisterInfo &MRI = MF.getRegInfo();
8867
8868     if (Is64Bit) {
8869       // The 64 bit implementation of segmented stacks needs to clobber both r10
8870       // r11. This makes it impossible to use it along with nested paramenters.
8871       const Function *F = MF.getFunction();
8872
8873       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
8874            I != E; I++)
8875         if (I->hasNestAttr())
8876           report_fatal_error("Cannot use segmented stacks with functions that "
8877                              "have nested arguments.");
8878     }
8879
8880     const TargetRegisterClass *AddrRegClass =
8881       getRegClassFor(Subtarget->is64Bit() ? MVT::i64:MVT::i32);
8882     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
8883     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
8884     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
8885                                 DAG.getRegister(Vreg, SPTy));
8886     SDValue Ops1[2] = { Value, Chain };
8887     return DAG.getMergeValues(Ops1, 2, dl);
8888   } else {
8889     SDValue Flag;
8890     unsigned Reg = (Subtarget->is64Bit() ? X86::RAX : X86::EAX);
8891
8892     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
8893     Flag = Chain.getValue(1);
8894     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
8895
8896     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
8897     Flag = Chain.getValue(1);
8898
8899     Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
8900
8901     SDValue Ops1[2] = { Chain.getValue(0), Chain };
8902     return DAG.getMergeValues(Ops1, 2, dl);
8903   }
8904 }
8905
8906 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
8907   MachineFunction &MF = DAG.getMachineFunction();
8908   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
8909
8910   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8911   DebugLoc DL = Op.getDebugLoc();
8912
8913   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
8914     // vastart just stores the address of the VarArgsFrameIndex slot into the
8915     // memory location argument.
8916     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8917                                    getPointerTy());
8918     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
8919                         MachinePointerInfo(SV), false, false, 0);
8920   }
8921
8922   // __va_list_tag:
8923   //   gp_offset         (0 - 6 * 8)
8924   //   fp_offset         (48 - 48 + 8 * 16)
8925   //   overflow_arg_area (point to parameters coming in memory).
8926   //   reg_save_area
8927   SmallVector<SDValue, 8> MemOps;
8928   SDValue FIN = Op.getOperand(1);
8929   // Store gp_offset
8930   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
8931                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
8932                                                MVT::i32),
8933                                FIN, MachinePointerInfo(SV), false, false, 0);
8934   MemOps.push_back(Store);
8935
8936   // Store fp_offset
8937   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8938                     FIN, DAG.getIntPtrConstant(4));
8939   Store = DAG.getStore(Op.getOperand(0), DL,
8940                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
8941                                        MVT::i32),
8942                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
8943   MemOps.push_back(Store);
8944
8945   // Store ptr to overflow_arg_area
8946   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8947                     FIN, DAG.getIntPtrConstant(4));
8948   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8949                                     getPointerTy());
8950   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
8951                        MachinePointerInfo(SV, 8),
8952                        false, false, 0);
8953   MemOps.push_back(Store);
8954
8955   // Store ptr to reg_save_area.
8956   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8957                     FIN, DAG.getIntPtrConstant(8));
8958   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
8959                                     getPointerTy());
8960   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
8961                        MachinePointerInfo(SV, 16), false, false, 0);
8962   MemOps.push_back(Store);
8963   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
8964                      &MemOps[0], MemOps.size());
8965 }
8966
8967 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
8968   assert(Subtarget->is64Bit() &&
8969          "LowerVAARG only handles 64-bit va_arg!");
8970   assert((Subtarget->isTargetLinux() ||
8971           Subtarget->isTargetDarwin()) &&
8972           "Unhandled target in LowerVAARG");
8973   assert(Op.getNode()->getNumOperands() == 4);
8974   SDValue Chain = Op.getOperand(0);
8975   SDValue SrcPtr = Op.getOperand(1);
8976   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8977   unsigned Align = Op.getConstantOperandVal(3);
8978   DebugLoc dl = Op.getDebugLoc();
8979
8980   EVT ArgVT = Op.getNode()->getValueType(0);
8981   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
8982   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
8983   uint8_t ArgMode;
8984
8985   // Decide which area this value should be read from.
8986   // TODO: Implement the AMD64 ABI in its entirety. This simple
8987   // selection mechanism works only for the basic types.
8988   if (ArgVT == MVT::f80) {
8989     llvm_unreachable("va_arg for f80 not yet implemented");
8990   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
8991     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
8992   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
8993     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
8994   } else {
8995     llvm_unreachable("Unhandled argument type in LowerVAARG");
8996   }
8997
8998   if (ArgMode == 2) {
8999     // Sanity Check: Make sure using fp_offset makes sense.
9000     assert(!UseSoftFloat &&
9001            !(DAG.getMachineFunction()
9002                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
9003            Subtarget->hasXMM());
9004   }
9005
9006   // Insert VAARG_64 node into the DAG
9007   // VAARG_64 returns two values: Variable Argument Address, Chain
9008   SmallVector<SDValue, 11> InstOps;
9009   InstOps.push_back(Chain);
9010   InstOps.push_back(SrcPtr);
9011   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
9012   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
9013   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
9014   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
9015   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
9016                                           VTs, &InstOps[0], InstOps.size(),
9017                                           MVT::i64,
9018                                           MachinePointerInfo(SV),
9019                                           /*Align=*/0,
9020                                           /*Volatile=*/false,
9021                                           /*ReadMem=*/true,
9022                                           /*WriteMem=*/true);
9023   Chain = VAARG.getValue(1);
9024
9025   // Load the next argument and return it
9026   return DAG.getLoad(ArgVT, dl,
9027                      Chain,
9028                      VAARG,
9029                      MachinePointerInfo(),
9030                      false, false, 0);
9031 }
9032
9033 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
9034   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
9035   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
9036   SDValue Chain = Op.getOperand(0);
9037   SDValue DstPtr = Op.getOperand(1);
9038   SDValue SrcPtr = Op.getOperand(2);
9039   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
9040   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
9041   DebugLoc DL = Op.getDebugLoc();
9042
9043   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
9044                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
9045                        false,
9046                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
9047 }
9048
9049 SDValue
9050 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
9051   DebugLoc dl = Op.getDebugLoc();
9052   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
9053   switch (IntNo) {
9054   default: return SDValue();    // Don't custom lower most intrinsics.
9055   // Comparison intrinsics.
9056   case Intrinsic::x86_sse_comieq_ss:
9057   case Intrinsic::x86_sse_comilt_ss:
9058   case Intrinsic::x86_sse_comile_ss:
9059   case Intrinsic::x86_sse_comigt_ss:
9060   case Intrinsic::x86_sse_comige_ss:
9061   case Intrinsic::x86_sse_comineq_ss:
9062   case Intrinsic::x86_sse_ucomieq_ss:
9063   case Intrinsic::x86_sse_ucomilt_ss:
9064   case Intrinsic::x86_sse_ucomile_ss:
9065   case Intrinsic::x86_sse_ucomigt_ss:
9066   case Intrinsic::x86_sse_ucomige_ss:
9067   case Intrinsic::x86_sse_ucomineq_ss:
9068   case Intrinsic::x86_sse2_comieq_sd:
9069   case Intrinsic::x86_sse2_comilt_sd:
9070   case Intrinsic::x86_sse2_comile_sd:
9071   case Intrinsic::x86_sse2_comigt_sd:
9072   case Intrinsic::x86_sse2_comige_sd:
9073   case Intrinsic::x86_sse2_comineq_sd:
9074   case Intrinsic::x86_sse2_ucomieq_sd:
9075   case Intrinsic::x86_sse2_ucomilt_sd:
9076   case Intrinsic::x86_sse2_ucomile_sd:
9077   case Intrinsic::x86_sse2_ucomigt_sd:
9078   case Intrinsic::x86_sse2_ucomige_sd:
9079   case Intrinsic::x86_sse2_ucomineq_sd: {
9080     unsigned Opc = 0;
9081     ISD::CondCode CC = ISD::SETCC_INVALID;
9082     switch (IntNo) {
9083     default: break;
9084     case Intrinsic::x86_sse_comieq_ss:
9085     case Intrinsic::x86_sse2_comieq_sd:
9086       Opc = X86ISD::COMI;
9087       CC = ISD::SETEQ;
9088       break;
9089     case Intrinsic::x86_sse_comilt_ss:
9090     case Intrinsic::x86_sse2_comilt_sd:
9091       Opc = X86ISD::COMI;
9092       CC = ISD::SETLT;
9093       break;
9094     case Intrinsic::x86_sse_comile_ss:
9095     case Intrinsic::x86_sse2_comile_sd:
9096       Opc = X86ISD::COMI;
9097       CC = ISD::SETLE;
9098       break;
9099     case Intrinsic::x86_sse_comigt_ss:
9100     case Intrinsic::x86_sse2_comigt_sd:
9101       Opc = X86ISD::COMI;
9102       CC = ISD::SETGT;
9103       break;
9104     case Intrinsic::x86_sse_comige_ss:
9105     case Intrinsic::x86_sse2_comige_sd:
9106       Opc = X86ISD::COMI;
9107       CC = ISD::SETGE;
9108       break;
9109     case Intrinsic::x86_sse_comineq_ss:
9110     case Intrinsic::x86_sse2_comineq_sd:
9111       Opc = X86ISD::COMI;
9112       CC = ISD::SETNE;
9113       break;
9114     case Intrinsic::x86_sse_ucomieq_ss:
9115     case Intrinsic::x86_sse2_ucomieq_sd:
9116       Opc = X86ISD::UCOMI;
9117       CC = ISD::SETEQ;
9118       break;
9119     case Intrinsic::x86_sse_ucomilt_ss:
9120     case Intrinsic::x86_sse2_ucomilt_sd:
9121       Opc = X86ISD::UCOMI;
9122       CC = ISD::SETLT;
9123       break;
9124     case Intrinsic::x86_sse_ucomile_ss:
9125     case Intrinsic::x86_sse2_ucomile_sd:
9126       Opc = X86ISD::UCOMI;
9127       CC = ISD::SETLE;
9128       break;
9129     case Intrinsic::x86_sse_ucomigt_ss:
9130     case Intrinsic::x86_sse2_ucomigt_sd:
9131       Opc = X86ISD::UCOMI;
9132       CC = ISD::SETGT;
9133       break;
9134     case Intrinsic::x86_sse_ucomige_ss:
9135     case Intrinsic::x86_sse2_ucomige_sd:
9136       Opc = X86ISD::UCOMI;
9137       CC = ISD::SETGE;
9138       break;
9139     case Intrinsic::x86_sse_ucomineq_ss:
9140     case Intrinsic::x86_sse2_ucomineq_sd:
9141       Opc = X86ISD::UCOMI;
9142       CC = ISD::SETNE;
9143       break;
9144     }
9145
9146     SDValue LHS = Op.getOperand(1);
9147     SDValue RHS = Op.getOperand(2);
9148     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
9149     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
9150     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
9151     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
9152                                 DAG.getConstant(X86CC, MVT::i8), Cond);
9153     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
9154   }
9155   // ptest and testp intrinsics. The intrinsic these come from are designed to
9156   // return an integer value, not just an instruction so lower it to the ptest
9157   // or testp pattern and a setcc for the result.
9158   case Intrinsic::x86_sse41_ptestz:
9159   case Intrinsic::x86_sse41_ptestc:
9160   case Intrinsic::x86_sse41_ptestnzc:
9161   case Intrinsic::x86_avx_ptestz_256:
9162   case Intrinsic::x86_avx_ptestc_256:
9163   case Intrinsic::x86_avx_ptestnzc_256:
9164   case Intrinsic::x86_avx_vtestz_ps:
9165   case Intrinsic::x86_avx_vtestc_ps:
9166   case Intrinsic::x86_avx_vtestnzc_ps:
9167   case Intrinsic::x86_avx_vtestz_pd:
9168   case Intrinsic::x86_avx_vtestc_pd:
9169   case Intrinsic::x86_avx_vtestnzc_pd:
9170   case Intrinsic::x86_avx_vtestz_ps_256:
9171   case Intrinsic::x86_avx_vtestc_ps_256:
9172   case Intrinsic::x86_avx_vtestnzc_ps_256:
9173   case Intrinsic::x86_avx_vtestz_pd_256:
9174   case Intrinsic::x86_avx_vtestc_pd_256:
9175   case Intrinsic::x86_avx_vtestnzc_pd_256: {
9176     bool IsTestPacked = false;
9177     unsigned X86CC = 0;
9178     switch (IntNo) {
9179     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
9180     case Intrinsic::x86_avx_vtestz_ps:
9181     case Intrinsic::x86_avx_vtestz_pd:
9182     case Intrinsic::x86_avx_vtestz_ps_256:
9183     case Intrinsic::x86_avx_vtestz_pd_256:
9184       IsTestPacked = true; // Fallthrough
9185     case Intrinsic::x86_sse41_ptestz:
9186     case Intrinsic::x86_avx_ptestz_256:
9187       // ZF = 1
9188       X86CC = X86::COND_E;
9189       break;
9190     case Intrinsic::x86_avx_vtestc_ps:
9191     case Intrinsic::x86_avx_vtestc_pd:
9192     case Intrinsic::x86_avx_vtestc_ps_256:
9193     case Intrinsic::x86_avx_vtestc_pd_256:
9194       IsTestPacked = true; // Fallthrough
9195     case Intrinsic::x86_sse41_ptestc:
9196     case Intrinsic::x86_avx_ptestc_256:
9197       // CF = 1
9198       X86CC = X86::COND_B;
9199       break;
9200     case Intrinsic::x86_avx_vtestnzc_ps:
9201     case Intrinsic::x86_avx_vtestnzc_pd:
9202     case Intrinsic::x86_avx_vtestnzc_ps_256:
9203     case Intrinsic::x86_avx_vtestnzc_pd_256:
9204       IsTestPacked = true; // Fallthrough
9205     case Intrinsic::x86_sse41_ptestnzc:
9206     case Intrinsic::x86_avx_ptestnzc_256:
9207       // ZF and CF = 0
9208       X86CC = X86::COND_A;
9209       break;
9210     }
9211
9212     SDValue LHS = Op.getOperand(1);
9213     SDValue RHS = Op.getOperand(2);
9214     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
9215     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
9216     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
9217     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
9218     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
9219   }
9220
9221   // Fix vector shift instructions where the last operand is a non-immediate
9222   // i32 value.
9223   case Intrinsic::x86_sse2_pslli_w:
9224   case Intrinsic::x86_sse2_pslli_d:
9225   case Intrinsic::x86_sse2_pslli_q:
9226   case Intrinsic::x86_sse2_psrli_w:
9227   case Intrinsic::x86_sse2_psrli_d:
9228   case Intrinsic::x86_sse2_psrli_q:
9229   case Intrinsic::x86_sse2_psrai_w:
9230   case Intrinsic::x86_sse2_psrai_d:
9231   case Intrinsic::x86_mmx_pslli_w:
9232   case Intrinsic::x86_mmx_pslli_d:
9233   case Intrinsic::x86_mmx_pslli_q:
9234   case Intrinsic::x86_mmx_psrli_w:
9235   case Intrinsic::x86_mmx_psrli_d:
9236   case Intrinsic::x86_mmx_psrli_q:
9237   case Intrinsic::x86_mmx_psrai_w:
9238   case Intrinsic::x86_mmx_psrai_d: {
9239     SDValue ShAmt = Op.getOperand(2);
9240     if (isa<ConstantSDNode>(ShAmt))
9241       return SDValue();
9242
9243     unsigned NewIntNo = 0;
9244     EVT ShAmtVT = MVT::v4i32;
9245     switch (IntNo) {
9246     case Intrinsic::x86_sse2_pslli_w:
9247       NewIntNo = Intrinsic::x86_sse2_psll_w;
9248       break;
9249     case Intrinsic::x86_sse2_pslli_d:
9250       NewIntNo = Intrinsic::x86_sse2_psll_d;
9251       break;
9252     case Intrinsic::x86_sse2_pslli_q:
9253       NewIntNo = Intrinsic::x86_sse2_psll_q;
9254       break;
9255     case Intrinsic::x86_sse2_psrli_w:
9256       NewIntNo = Intrinsic::x86_sse2_psrl_w;
9257       break;
9258     case Intrinsic::x86_sse2_psrli_d:
9259       NewIntNo = Intrinsic::x86_sse2_psrl_d;
9260       break;
9261     case Intrinsic::x86_sse2_psrli_q:
9262       NewIntNo = Intrinsic::x86_sse2_psrl_q;
9263       break;
9264     case Intrinsic::x86_sse2_psrai_w:
9265       NewIntNo = Intrinsic::x86_sse2_psra_w;
9266       break;
9267     case Intrinsic::x86_sse2_psrai_d:
9268       NewIntNo = Intrinsic::x86_sse2_psra_d;
9269       break;
9270     default: {
9271       ShAmtVT = MVT::v2i32;
9272       switch (IntNo) {
9273       case Intrinsic::x86_mmx_pslli_w:
9274         NewIntNo = Intrinsic::x86_mmx_psll_w;
9275         break;
9276       case Intrinsic::x86_mmx_pslli_d:
9277         NewIntNo = Intrinsic::x86_mmx_psll_d;
9278         break;
9279       case Intrinsic::x86_mmx_pslli_q:
9280         NewIntNo = Intrinsic::x86_mmx_psll_q;
9281         break;
9282       case Intrinsic::x86_mmx_psrli_w:
9283         NewIntNo = Intrinsic::x86_mmx_psrl_w;
9284         break;
9285       case Intrinsic::x86_mmx_psrli_d:
9286         NewIntNo = Intrinsic::x86_mmx_psrl_d;
9287         break;
9288       case Intrinsic::x86_mmx_psrli_q:
9289         NewIntNo = Intrinsic::x86_mmx_psrl_q;
9290         break;
9291       case Intrinsic::x86_mmx_psrai_w:
9292         NewIntNo = Intrinsic::x86_mmx_psra_w;
9293         break;
9294       case Intrinsic::x86_mmx_psrai_d:
9295         NewIntNo = Intrinsic::x86_mmx_psra_d;
9296         break;
9297       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
9298       }
9299       break;
9300     }
9301     }
9302
9303     // The vector shift intrinsics with scalars uses 32b shift amounts but
9304     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
9305     // to be zero.
9306     SDValue ShOps[4];
9307     ShOps[0] = ShAmt;
9308     ShOps[1] = DAG.getConstant(0, MVT::i32);
9309     if (ShAmtVT == MVT::v4i32) {
9310       ShOps[2] = DAG.getUNDEF(MVT::i32);
9311       ShOps[3] = DAG.getUNDEF(MVT::i32);
9312       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
9313     } else {
9314       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
9315 // FIXME this must be lowered to get rid of the invalid type.
9316     }
9317
9318     EVT VT = Op.getValueType();
9319     ShAmt = DAG.getNode(ISD::BITCAST, dl, VT, ShAmt);
9320     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9321                        DAG.getConstant(NewIntNo, MVT::i32),
9322                        Op.getOperand(1), ShAmt);
9323   }
9324   }
9325 }
9326
9327 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
9328                                            SelectionDAG &DAG) const {
9329   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
9330   MFI->setReturnAddressIsTaken(true);
9331
9332   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
9333   DebugLoc dl = Op.getDebugLoc();
9334
9335   if (Depth > 0) {
9336     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
9337     SDValue Offset =
9338       DAG.getConstant(TD->getPointerSize(),
9339                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
9340     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
9341                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
9342                                    FrameAddr, Offset),
9343                        MachinePointerInfo(), false, false, 0);
9344   }
9345
9346   // Just load the return address.
9347   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
9348   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
9349                      RetAddrFI, MachinePointerInfo(), false, false, 0);
9350 }
9351
9352 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
9353   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
9354   MFI->setFrameAddressIsTaken(true);
9355
9356   EVT VT = Op.getValueType();
9357   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
9358   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
9359   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
9360   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
9361   while (Depth--)
9362     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
9363                             MachinePointerInfo(),
9364                             false, false, 0);
9365   return FrameAddr;
9366 }
9367
9368 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
9369                                                      SelectionDAG &DAG) const {
9370   return DAG.getIntPtrConstant(2*TD->getPointerSize());
9371 }
9372
9373 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
9374   MachineFunction &MF = DAG.getMachineFunction();
9375   SDValue Chain     = Op.getOperand(0);
9376   SDValue Offset    = Op.getOperand(1);
9377   SDValue Handler   = Op.getOperand(2);
9378   DebugLoc dl       = Op.getDebugLoc();
9379
9380   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
9381                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
9382                                      getPointerTy());
9383   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
9384
9385   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
9386                                   DAG.getIntPtrConstant(TD->getPointerSize()));
9387   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
9388   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
9389                        false, false, 0);
9390   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
9391   MF.getRegInfo().addLiveOut(StoreAddrReg);
9392
9393   return DAG.getNode(X86ISD::EH_RETURN, dl,
9394                      MVT::Other,
9395                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
9396 }
9397
9398 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
9399                                              SelectionDAG &DAG) const {
9400   SDValue Root = Op.getOperand(0);
9401   SDValue Trmp = Op.getOperand(1); // trampoline
9402   SDValue FPtr = Op.getOperand(2); // nested function
9403   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
9404   DebugLoc dl  = Op.getDebugLoc();
9405
9406   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
9407
9408   if (Subtarget->is64Bit()) {
9409     SDValue OutChains[6];
9410
9411     // Large code-model.
9412     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
9413     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
9414
9415     const unsigned char N86R10 = X86_MC::getX86RegNum(X86::R10);
9416     const unsigned char N86R11 = X86_MC::getX86RegNum(X86::R11);
9417
9418     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
9419
9420     // Load the pointer to the nested function into R11.
9421     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
9422     SDValue Addr = Trmp;
9423     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
9424                                 Addr, MachinePointerInfo(TrmpAddr),
9425                                 false, false, 0);
9426
9427     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9428                        DAG.getConstant(2, MVT::i64));
9429     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
9430                                 MachinePointerInfo(TrmpAddr, 2),
9431                                 false, false, 2);
9432
9433     // Load the 'nest' parameter value into R10.
9434     // R10 is specified in X86CallingConv.td
9435     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
9436     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9437                        DAG.getConstant(10, MVT::i64));
9438     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
9439                                 Addr, MachinePointerInfo(TrmpAddr, 10),
9440                                 false, false, 0);
9441
9442     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9443                        DAG.getConstant(12, MVT::i64));
9444     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
9445                                 MachinePointerInfo(TrmpAddr, 12),
9446                                 false, false, 2);
9447
9448     // Jump to the nested function.
9449     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
9450     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9451                        DAG.getConstant(20, MVT::i64));
9452     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
9453                                 Addr, MachinePointerInfo(TrmpAddr, 20),
9454                                 false, false, 0);
9455
9456     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
9457     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9458                        DAG.getConstant(22, MVT::i64));
9459     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
9460                                 MachinePointerInfo(TrmpAddr, 22),
9461                                 false, false, 0);
9462
9463     SDValue Ops[] =
9464       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
9465     return DAG.getMergeValues(Ops, 2, dl);
9466   } else {
9467     const Function *Func =
9468       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
9469     CallingConv::ID CC = Func->getCallingConv();
9470     unsigned NestReg;
9471
9472     switch (CC) {
9473     default:
9474       llvm_unreachable("Unsupported calling convention");
9475     case CallingConv::C:
9476     case CallingConv::X86_StdCall: {
9477       // Pass 'nest' parameter in ECX.
9478       // Must be kept in sync with X86CallingConv.td
9479       NestReg = X86::ECX;
9480
9481       // Check that ECX wasn't needed by an 'inreg' parameter.
9482       FunctionType *FTy = Func->getFunctionType();
9483       const AttrListPtr &Attrs = Func->getAttributes();
9484
9485       if (!Attrs.isEmpty() && !Func->isVarArg()) {
9486         unsigned InRegCount = 0;
9487         unsigned Idx = 1;
9488
9489         for (FunctionType::param_iterator I = FTy->param_begin(),
9490              E = FTy->param_end(); I != E; ++I, ++Idx)
9491           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
9492             // FIXME: should only count parameters that are lowered to integers.
9493             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
9494
9495         if (InRegCount > 2) {
9496           report_fatal_error("Nest register in use - reduce number of inreg"
9497                              " parameters!");
9498         }
9499       }
9500       break;
9501     }
9502     case CallingConv::X86_FastCall:
9503     case CallingConv::X86_ThisCall:
9504     case CallingConv::Fast:
9505       // Pass 'nest' parameter in EAX.
9506       // Must be kept in sync with X86CallingConv.td
9507       NestReg = X86::EAX;
9508       break;
9509     }
9510
9511     SDValue OutChains[4];
9512     SDValue Addr, Disp;
9513
9514     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9515                        DAG.getConstant(10, MVT::i32));
9516     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
9517
9518     // This is storing the opcode for MOV32ri.
9519     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
9520     const unsigned char N86Reg = X86_MC::getX86RegNum(NestReg);
9521     OutChains[0] = DAG.getStore(Root, dl,
9522                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
9523                                 Trmp, MachinePointerInfo(TrmpAddr),
9524                                 false, false, 0);
9525
9526     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9527                        DAG.getConstant(1, MVT::i32));
9528     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
9529                                 MachinePointerInfo(TrmpAddr, 1),
9530                                 false, false, 1);
9531
9532     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
9533     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9534                        DAG.getConstant(5, MVT::i32));
9535     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
9536                                 MachinePointerInfo(TrmpAddr, 5),
9537                                 false, false, 1);
9538
9539     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9540                        DAG.getConstant(6, MVT::i32));
9541     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
9542                                 MachinePointerInfo(TrmpAddr, 6),
9543                                 false, false, 1);
9544
9545     SDValue Ops[] =
9546       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
9547     return DAG.getMergeValues(Ops, 2, dl);
9548   }
9549 }
9550
9551 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
9552                                             SelectionDAG &DAG) const {
9553   /*
9554    The rounding mode is in bits 11:10 of FPSR, and has the following
9555    settings:
9556      00 Round to nearest
9557      01 Round to -inf
9558      10 Round to +inf
9559      11 Round to 0
9560
9561   FLT_ROUNDS, on the other hand, expects the following:
9562     -1 Undefined
9563      0 Round to 0
9564      1 Round to nearest
9565      2 Round to +inf
9566      3 Round to -inf
9567
9568   To perform the conversion, we do:
9569     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
9570   */
9571
9572   MachineFunction &MF = DAG.getMachineFunction();
9573   const TargetMachine &TM = MF.getTarget();
9574   const TargetFrameLowering &TFI = *TM.getFrameLowering();
9575   unsigned StackAlignment = TFI.getStackAlignment();
9576   EVT VT = Op.getValueType();
9577   DebugLoc DL = Op.getDebugLoc();
9578
9579   // Save FP Control Word to stack slot
9580   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
9581   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
9582
9583
9584   MachineMemOperand *MMO =
9585    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
9586                            MachineMemOperand::MOStore, 2, 2);
9587
9588   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
9589   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
9590                                           DAG.getVTList(MVT::Other),
9591                                           Ops, 2, MVT::i16, MMO);
9592
9593   // Load FP Control Word from stack slot
9594   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
9595                             MachinePointerInfo(), false, false, 0);
9596
9597   // Transform as necessary
9598   SDValue CWD1 =
9599     DAG.getNode(ISD::SRL, DL, MVT::i16,
9600                 DAG.getNode(ISD::AND, DL, MVT::i16,
9601                             CWD, DAG.getConstant(0x800, MVT::i16)),
9602                 DAG.getConstant(11, MVT::i8));
9603   SDValue CWD2 =
9604     DAG.getNode(ISD::SRL, DL, MVT::i16,
9605                 DAG.getNode(ISD::AND, DL, MVT::i16,
9606                             CWD, DAG.getConstant(0x400, MVT::i16)),
9607                 DAG.getConstant(9, MVT::i8));
9608
9609   SDValue RetVal =
9610     DAG.getNode(ISD::AND, DL, MVT::i16,
9611                 DAG.getNode(ISD::ADD, DL, MVT::i16,
9612                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
9613                             DAG.getConstant(1, MVT::i16)),
9614                 DAG.getConstant(3, MVT::i16));
9615
9616
9617   return DAG.getNode((VT.getSizeInBits() < 16 ?
9618                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
9619 }
9620
9621 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
9622   EVT VT = Op.getValueType();
9623   EVT OpVT = VT;
9624   unsigned NumBits = VT.getSizeInBits();
9625   DebugLoc dl = Op.getDebugLoc();
9626
9627   Op = Op.getOperand(0);
9628   if (VT == MVT::i8) {
9629     // Zero extend to i32 since there is not an i8 bsr.
9630     OpVT = MVT::i32;
9631     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
9632   }
9633
9634   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
9635   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
9636   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
9637
9638   // If src is zero (i.e. bsr sets ZF), returns NumBits.
9639   SDValue Ops[] = {
9640     Op,
9641     DAG.getConstant(NumBits+NumBits-1, OpVT),
9642     DAG.getConstant(X86::COND_E, MVT::i8),
9643     Op.getValue(1)
9644   };
9645   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
9646
9647   // Finally xor with NumBits-1.
9648   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
9649
9650   if (VT == MVT::i8)
9651     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
9652   return Op;
9653 }
9654
9655 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
9656   EVT VT = Op.getValueType();
9657   EVT OpVT = VT;
9658   unsigned NumBits = VT.getSizeInBits();
9659   DebugLoc dl = Op.getDebugLoc();
9660
9661   Op = Op.getOperand(0);
9662   if (VT == MVT::i8) {
9663     OpVT = MVT::i32;
9664     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
9665   }
9666
9667   // Issue a bsf (scan bits forward) which also sets EFLAGS.
9668   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
9669   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
9670
9671   // If src is zero (i.e. bsf sets ZF), returns NumBits.
9672   SDValue Ops[] = {
9673     Op,
9674     DAG.getConstant(NumBits, OpVT),
9675     DAG.getConstant(X86::COND_E, MVT::i8),
9676     Op.getValue(1)
9677   };
9678   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
9679
9680   if (VT == MVT::i8)
9681     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
9682   return Op;
9683 }
9684
9685 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
9686 // ones, and then concatenate the result back.
9687 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
9688   EVT VT = Op.getValueType();
9689
9690   assert(VT.getSizeInBits() == 256 && VT.isInteger() &&
9691          "Unsupported value type for operation");
9692
9693   int NumElems = VT.getVectorNumElements();
9694   DebugLoc dl = Op.getDebugLoc();
9695   SDValue Idx0 = DAG.getConstant(0, MVT::i32);
9696   SDValue Idx1 = DAG.getConstant(NumElems/2, MVT::i32);
9697
9698   // Extract the LHS vectors
9699   SDValue LHS = Op.getOperand(0);
9700   SDValue LHS1 = Extract128BitVector(LHS, Idx0, DAG, dl);
9701   SDValue LHS2 = Extract128BitVector(LHS, Idx1, DAG, dl);
9702
9703   // Extract the RHS vectors
9704   SDValue RHS = Op.getOperand(1);
9705   SDValue RHS1 = Extract128BitVector(RHS, Idx0, DAG, dl);
9706   SDValue RHS2 = Extract128BitVector(RHS, Idx1, DAG, dl);
9707
9708   MVT EltVT = VT.getVectorElementType().getSimpleVT();
9709   EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
9710
9711   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
9712                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
9713                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
9714 }
9715
9716 SDValue X86TargetLowering::LowerADD(SDValue Op, SelectionDAG &DAG) const {
9717   assert(Op.getValueType().getSizeInBits() == 256 &&
9718          Op.getValueType().isInteger() &&
9719          "Only handle AVX 256-bit vector integer operation");
9720   return Lower256IntArith(Op, DAG);
9721 }
9722
9723 SDValue X86TargetLowering::LowerSUB(SDValue Op, SelectionDAG &DAG) const {
9724   assert(Op.getValueType().getSizeInBits() == 256 &&
9725          Op.getValueType().isInteger() &&
9726          "Only handle AVX 256-bit vector integer operation");
9727   return Lower256IntArith(Op, DAG);
9728 }
9729
9730 SDValue X86TargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
9731   EVT VT = Op.getValueType();
9732
9733   // Decompose 256-bit ops into smaller 128-bit ops.
9734   if (VT.getSizeInBits() == 256)
9735     return Lower256IntArith(Op, DAG);
9736
9737   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
9738   DebugLoc dl = Op.getDebugLoc();
9739
9740   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
9741   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
9742   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
9743   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
9744   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
9745   //
9746   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
9747   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
9748   //  return AloBlo + AloBhi + AhiBlo;
9749
9750   SDValue A = Op.getOperand(0);
9751   SDValue B = Op.getOperand(1);
9752
9753   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9754                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9755                        A, DAG.getConstant(32, MVT::i32));
9756   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9757                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9758                        B, DAG.getConstant(32, MVT::i32));
9759   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9760                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9761                        A, B);
9762   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9763                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9764                        A, Bhi);
9765   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9766                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9767                        Ahi, B);
9768   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9769                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9770                        AloBhi, DAG.getConstant(32, MVT::i32));
9771   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9772                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9773                        AhiBlo, DAG.getConstant(32, MVT::i32));
9774   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
9775   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
9776   return Res;
9777 }
9778
9779 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
9780
9781   EVT VT = Op.getValueType();
9782   DebugLoc dl = Op.getDebugLoc();
9783   SDValue R = Op.getOperand(0);
9784   SDValue Amt = Op.getOperand(1);
9785   LLVMContext *Context = DAG.getContext();
9786
9787   if (!(Subtarget->hasSSE2() || Subtarget->hasAVX()))
9788     return SDValue();
9789
9790   // Decompose 256-bit shifts into smaller 128-bit shifts.
9791   if (VT.getSizeInBits() == 256) {
9792     int NumElems = VT.getVectorNumElements();
9793     MVT EltVT = VT.getVectorElementType().getSimpleVT();
9794     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
9795
9796     // Extract the two vectors
9797     SDValue V1 = Extract128BitVector(R, DAG.getConstant(0, MVT::i32), DAG, dl);
9798     SDValue V2 = Extract128BitVector(R, DAG.getConstant(NumElems/2, MVT::i32),
9799                                      DAG, dl);
9800
9801     // Recreate the shift amount vectors
9802     SDValue Amt1, Amt2;
9803     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
9804       // Constant shift amount
9805       SmallVector<SDValue, 4> Amt1Csts;
9806       SmallVector<SDValue, 4> Amt2Csts;
9807       for (int i = 0; i < NumElems/2; ++i)
9808         Amt1Csts.push_back(Amt->getOperand(i));
9809       for (int i = NumElems/2; i < NumElems; ++i)
9810         Amt2Csts.push_back(Amt->getOperand(i));
9811
9812       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT,
9813                                  &Amt1Csts[0], NumElems/2);
9814       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT,
9815                                  &Amt2Csts[0], NumElems/2);
9816     } else {
9817       // Variable shift amount
9818       Amt1 = Extract128BitVector(Amt, DAG.getConstant(0, MVT::i32), DAG, dl);
9819       Amt2 = Extract128BitVector(Amt, DAG.getConstant(NumElems/2, MVT::i32),
9820                                  DAG, dl);
9821     }
9822
9823     // Issue new vector shifts for the smaller types
9824     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
9825     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
9826
9827     // Concatenate the result back
9828     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
9829   }
9830
9831   // Optimize shl/srl/sra with constant shift amount.
9832   if (isSplatVector(Amt.getNode())) {
9833     SDValue SclrAmt = Amt->getOperand(0);
9834     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(SclrAmt)) {
9835       uint64_t ShiftAmt = C->getZExtValue();
9836
9837       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SHL)
9838        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9839                      DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9840                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9841
9842       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SHL)
9843        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9844                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9845                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9846
9847       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SHL)
9848        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9849                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9850                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9851
9852       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SRL)
9853        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9854                      DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9855                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9856
9857       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRL)
9858        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9859                      DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9860                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9861
9862       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRL)
9863        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9864                      DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9865                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9866
9867       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRA)
9868        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9869                      DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9870                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9871
9872       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRA)
9873        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9874                      DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9875                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9876     }
9877   }
9878
9879   // Lower SHL with variable shift amount.
9880   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
9881     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9882                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9883                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
9884
9885     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
9886
9887     std::vector<Constant*> CV(4, CI);
9888     Constant *C = ConstantVector::get(CV);
9889     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9890     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9891                                  MachinePointerInfo::getConstantPool(),
9892                                  false, false, 16);
9893
9894     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
9895     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
9896     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
9897     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
9898   }
9899   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
9900     // a = a << 5;
9901     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9902                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9903                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
9904
9905     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
9906     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
9907
9908     std::vector<Constant*> CVM1(16, CM1);
9909     std::vector<Constant*> CVM2(16, CM2);
9910     Constant *C = ConstantVector::get(CVM1);
9911     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9912     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9913                             MachinePointerInfo::getConstantPool(),
9914                             false, false, 16);
9915
9916     // r = pblendv(r, psllw(r & (char16)15, 4), a);
9917     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9918     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9919                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9920                     DAG.getConstant(4, MVT::i32));
9921     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9922     // a += a
9923     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9924
9925     C = ConstantVector::get(CVM2);
9926     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9927     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9928                     MachinePointerInfo::getConstantPool(),
9929                     false, false, 16);
9930
9931     // r = pblendv(r, psllw(r & (char16)63, 2), a);
9932     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9933     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9934                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9935                     DAG.getConstant(2, MVT::i32));
9936     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9937     // a += a
9938     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9939
9940     // return pblendv(r, r+r, a);
9941     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT,
9942                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
9943     return R;
9944   }
9945   return SDValue();
9946 }
9947
9948 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
9949   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
9950   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
9951   // looks for this combo and may remove the "setcc" instruction if the "setcc"
9952   // has only one use.
9953   SDNode *N = Op.getNode();
9954   SDValue LHS = N->getOperand(0);
9955   SDValue RHS = N->getOperand(1);
9956   unsigned BaseOp = 0;
9957   unsigned Cond = 0;
9958   DebugLoc DL = Op.getDebugLoc();
9959   switch (Op.getOpcode()) {
9960   default: llvm_unreachable("Unknown ovf instruction!");
9961   case ISD::SADDO:
9962     // A subtract of one will be selected as a INC. Note that INC doesn't
9963     // set CF, so we can't do this for UADDO.
9964     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9965       if (C->isOne()) {
9966         BaseOp = X86ISD::INC;
9967         Cond = X86::COND_O;
9968         break;
9969       }
9970     BaseOp = X86ISD::ADD;
9971     Cond = X86::COND_O;
9972     break;
9973   case ISD::UADDO:
9974     BaseOp = X86ISD::ADD;
9975     Cond = X86::COND_B;
9976     break;
9977   case ISD::SSUBO:
9978     // A subtract of one will be selected as a DEC. Note that DEC doesn't
9979     // set CF, so we can't do this for USUBO.
9980     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9981       if (C->isOne()) {
9982         BaseOp = X86ISD::DEC;
9983         Cond = X86::COND_O;
9984         break;
9985       }
9986     BaseOp = X86ISD::SUB;
9987     Cond = X86::COND_O;
9988     break;
9989   case ISD::USUBO:
9990     BaseOp = X86ISD::SUB;
9991     Cond = X86::COND_B;
9992     break;
9993   case ISD::SMULO:
9994     BaseOp = X86ISD::SMUL;
9995     Cond = X86::COND_O;
9996     break;
9997   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
9998     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
9999                                  MVT::i32);
10000     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
10001
10002     SDValue SetCC =
10003       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
10004                   DAG.getConstant(X86::COND_O, MVT::i32),
10005                   SDValue(Sum.getNode(), 2));
10006
10007     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
10008   }
10009   }
10010
10011   // Also sets EFLAGS.
10012   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
10013   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
10014
10015   SDValue SetCC =
10016     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
10017                 DAG.getConstant(Cond, MVT::i32),
10018                 SDValue(Sum.getNode(), 1));
10019
10020   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
10021 }
10022
10023 SDValue X86TargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const{
10024   DebugLoc dl = Op.getDebugLoc();
10025   SDNode* Node = Op.getNode();
10026   EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
10027   EVT VT = Node->getValueType(0);
10028
10029   if (Subtarget->hasSSE2() && VT.isVector()) {
10030     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
10031                         ExtraVT.getScalarType().getSizeInBits();
10032     SDValue ShAmt = DAG.getConstant(BitsDiff, MVT::i32);
10033
10034     unsigned SHLIntrinsicsID = 0;
10035     unsigned SRAIntrinsicsID = 0;
10036     switch (VT.getSimpleVT().SimpleTy) {
10037       default:
10038         return SDValue();
10039       case MVT::v2i64: {
10040         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_q;
10041         SRAIntrinsicsID = 0;
10042         break;
10043       }
10044       case MVT::v4i32: {
10045         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_d;
10046         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_d;
10047         break;
10048       }
10049       case MVT::v8i16: {
10050         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_w;
10051         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_w;
10052         break;
10053       }
10054     }
10055
10056     SDValue Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
10057                          DAG.getConstant(SHLIntrinsicsID, MVT::i32),
10058                          Node->getOperand(0), ShAmt);
10059
10060     // In case of 1 bit sext, no need to shr
10061     if (ExtraVT.getScalarType().getSizeInBits() == 1) return Tmp1;
10062
10063     if (SRAIntrinsicsID) {
10064       Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
10065                          DAG.getConstant(SRAIntrinsicsID, MVT::i32),
10066                          Tmp1, ShAmt);
10067     }
10068     return Tmp1;
10069   }
10070
10071   return SDValue();
10072 }
10073
10074
10075 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
10076   DebugLoc dl = Op.getDebugLoc();
10077
10078   // Go ahead and emit the fence on x86-64 even if we asked for no-sse2.
10079   // There isn't any reason to disable it if the target processor supports it.
10080   if (!Subtarget->hasSSE2() && !Subtarget->is64Bit()) {
10081     SDValue Chain = Op.getOperand(0);
10082     SDValue Zero = DAG.getConstant(0, MVT::i32);
10083     SDValue Ops[] = {
10084       DAG.getRegister(X86::ESP, MVT::i32), // Base
10085       DAG.getTargetConstant(1, MVT::i8),   // Scale
10086       DAG.getRegister(0, MVT::i32),        // Index
10087       DAG.getTargetConstant(0, MVT::i32),  // Disp
10088       DAG.getRegister(0, MVT::i32),        // Segment.
10089       Zero,
10090       Chain
10091     };
10092     SDNode *Res =
10093       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
10094                           array_lengthof(Ops));
10095     return SDValue(Res, 0);
10096   }
10097
10098   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
10099   if (!isDev)
10100     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
10101
10102   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10103   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
10104   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
10105   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
10106
10107   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
10108   if (!Op1 && !Op2 && !Op3 && Op4)
10109     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
10110
10111   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
10112   if (Op1 && !Op2 && !Op3 && !Op4)
10113     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
10114
10115   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
10116   //           (MFENCE)>;
10117   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
10118 }
10119
10120 SDValue X86TargetLowering::LowerATOMIC_FENCE(SDValue Op,
10121                                              SelectionDAG &DAG) const {
10122   DebugLoc dl = Op.getDebugLoc();
10123   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
10124     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
10125   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
10126     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
10127
10128   // The only fence that needs an instruction is a sequentially-consistent
10129   // cross-thread fence.
10130   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
10131     // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
10132     // no-sse2). There isn't any reason to disable it if the target processor
10133     // supports it.
10134     if (Subtarget->hasSSE2() || Subtarget->is64Bit())
10135       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
10136
10137     SDValue Chain = Op.getOperand(0);
10138     SDValue Zero = DAG.getConstant(0, MVT::i32);
10139     SDValue Ops[] = {
10140       DAG.getRegister(X86::ESP, MVT::i32), // Base
10141       DAG.getTargetConstant(1, MVT::i8),   // Scale
10142       DAG.getRegister(0, MVT::i32),        // Index
10143       DAG.getTargetConstant(0, MVT::i32),  // Disp
10144       DAG.getRegister(0, MVT::i32),        // Segment.
10145       Zero,
10146       Chain
10147     };
10148     SDNode *Res =
10149       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
10150                          array_lengthof(Ops));
10151     return SDValue(Res, 0);
10152   }
10153
10154   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
10155   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
10156 }
10157
10158
10159 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
10160   EVT T = Op.getValueType();
10161   DebugLoc DL = Op.getDebugLoc();
10162   unsigned Reg = 0;
10163   unsigned size = 0;
10164   switch(T.getSimpleVT().SimpleTy) {
10165   default:
10166     assert(false && "Invalid value type!");
10167   case MVT::i8:  Reg = X86::AL;  size = 1; break;
10168   case MVT::i16: Reg = X86::AX;  size = 2; break;
10169   case MVT::i32: Reg = X86::EAX; size = 4; break;
10170   case MVT::i64:
10171     assert(Subtarget->is64Bit() && "Node not type legal!");
10172     Reg = X86::RAX; size = 8;
10173     break;
10174   }
10175   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
10176                                     Op.getOperand(2), SDValue());
10177   SDValue Ops[] = { cpIn.getValue(0),
10178                     Op.getOperand(1),
10179                     Op.getOperand(3),
10180                     DAG.getTargetConstant(size, MVT::i8),
10181                     cpIn.getValue(1) };
10182   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
10183   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
10184   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
10185                                            Ops, 5, T, MMO);
10186   SDValue cpOut =
10187     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
10188   return cpOut;
10189 }
10190
10191 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
10192                                                  SelectionDAG &DAG) const {
10193   assert(Subtarget->is64Bit() && "Result not type legalized?");
10194   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
10195   SDValue TheChain = Op.getOperand(0);
10196   DebugLoc dl = Op.getDebugLoc();
10197   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
10198   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
10199   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
10200                                    rax.getValue(2));
10201   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
10202                             DAG.getConstant(32, MVT::i8));
10203   SDValue Ops[] = {
10204     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
10205     rdx.getValue(1)
10206   };
10207   return DAG.getMergeValues(Ops, 2, dl);
10208 }
10209
10210 SDValue X86TargetLowering::LowerBITCAST(SDValue Op,
10211                                             SelectionDAG &DAG) const {
10212   EVT SrcVT = Op.getOperand(0).getValueType();
10213   EVT DstVT = Op.getValueType();
10214   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
10215          Subtarget->hasMMX() && "Unexpected custom BITCAST");
10216   assert((DstVT == MVT::i64 ||
10217           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
10218          "Unexpected custom BITCAST");
10219   // i64 <=> MMX conversions are Legal.
10220   if (SrcVT==MVT::i64 && DstVT.isVector())
10221     return Op;
10222   if (DstVT==MVT::i64 && SrcVT.isVector())
10223     return Op;
10224   // MMX <=> MMX conversions are Legal.
10225   if (SrcVT.isVector() && DstVT.isVector())
10226     return Op;
10227   // All other conversions need to be expanded.
10228   return SDValue();
10229 }
10230
10231 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
10232   SDNode *Node = Op.getNode();
10233   DebugLoc dl = Node->getDebugLoc();
10234   EVT T = Node->getValueType(0);
10235   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
10236                               DAG.getConstant(0, T), Node->getOperand(2));
10237   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
10238                        cast<AtomicSDNode>(Node)->getMemoryVT(),
10239                        Node->getOperand(0),
10240                        Node->getOperand(1), negOp,
10241                        cast<AtomicSDNode>(Node)->getSrcValue(),
10242                        cast<AtomicSDNode>(Node)->getAlignment(),
10243                        cast<AtomicSDNode>(Node)->getOrdering(),
10244                        cast<AtomicSDNode>(Node)->getSynchScope());
10245 }
10246
10247 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
10248   SDNode *Node = Op.getNode();
10249   DebugLoc dl = Node->getDebugLoc();
10250   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
10251
10252   // Convert seq_cst store -> xchg
10253   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
10254   // FIXME: On 32-bit, store -> fist or movq would be more efficient
10255   //        (The only way to get a 16-byte store is cmpxchg16b)
10256   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
10257   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
10258       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
10259     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
10260                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
10261                                  Node->getOperand(0),
10262                                  Node->getOperand(1), Node->getOperand(2),
10263                                  cast<AtomicSDNode>(Node)->getMemOperand(),
10264                                  cast<AtomicSDNode>(Node)->getOrdering(),
10265                                  cast<AtomicSDNode>(Node)->getSynchScope());
10266     return Swap.getValue(1);
10267   }
10268   // Other atomic stores have a simple pattern.
10269   return Op;
10270 }
10271
10272 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
10273   EVT VT = Op.getNode()->getValueType(0);
10274
10275   // Let legalize expand this if it isn't a legal type yet.
10276   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
10277     return SDValue();
10278
10279   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
10280
10281   unsigned Opc;
10282   bool ExtraOp = false;
10283   switch (Op.getOpcode()) {
10284   default: assert(0 && "Invalid code");
10285   case ISD::ADDC: Opc = X86ISD::ADD; break;
10286   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
10287   case ISD::SUBC: Opc = X86ISD::SUB; break;
10288   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
10289   }
10290
10291   if (!ExtraOp)
10292     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
10293                        Op.getOperand(1));
10294   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
10295                      Op.getOperand(1), Op.getOperand(2));
10296 }
10297
10298 /// LowerOperation - Provide custom lowering hooks for some operations.
10299 ///
10300 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
10301   switch (Op.getOpcode()) {
10302   default: llvm_unreachable("Should not custom lower this!");
10303   case ISD::SIGN_EXTEND_INREG:  return LowerSIGN_EXTEND_INREG(Op,DAG);
10304   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
10305   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op,DAG);
10306   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
10307   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
10308   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
10309   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
10310   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
10311   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
10312   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
10313   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
10314   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op, DAG);
10315   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, DAG);
10316   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
10317   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
10318   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
10319   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
10320   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
10321   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
10322   case ISD::SHL_PARTS:
10323   case ISD::SRA_PARTS:
10324   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
10325   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
10326   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
10327   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
10328   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
10329   case ISD::FABS:               return LowerFABS(Op, DAG);
10330   case ISD::FNEG:               return LowerFNEG(Op, DAG);
10331   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
10332   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
10333   case ISD::SETCC:              return LowerSETCC(Op, DAG);
10334   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
10335   case ISD::SELECT:             return LowerSELECT(Op, DAG);
10336   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
10337   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
10338   case ISD::VASTART:            return LowerVASTART(Op, DAG);
10339   case ISD::VAARG:              return LowerVAARG(Op, DAG);
10340   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
10341   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
10342   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
10343   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
10344   case ISD::FRAME_TO_ARGS_OFFSET:
10345                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
10346   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
10347   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
10348   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
10349   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
10350   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
10351   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
10352   case ISD::MUL:                return LowerMUL(Op, DAG);
10353   case ISD::SRA:
10354   case ISD::SRL:
10355   case ISD::SHL:                return LowerShift(Op, DAG);
10356   case ISD::SADDO:
10357   case ISD::UADDO:
10358   case ISD::SSUBO:
10359   case ISD::USUBO:
10360   case ISD::SMULO:
10361   case ISD::UMULO:              return LowerXALUO(Op, DAG);
10362   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
10363   case ISD::BITCAST:            return LowerBITCAST(Op, DAG);
10364   case ISD::ADDC:
10365   case ISD::ADDE:
10366   case ISD::SUBC:
10367   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
10368   case ISD::ADD:                return LowerADD(Op, DAG);
10369   case ISD::SUB:                return LowerSUB(Op, DAG);
10370   }
10371 }
10372
10373 static void ReplaceATOMIC_LOAD(SDNode *Node,
10374                                   SmallVectorImpl<SDValue> &Results,
10375                                   SelectionDAG &DAG) {
10376   DebugLoc dl = Node->getDebugLoc();
10377   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
10378
10379   // Convert wide load -> cmpxchg8b/cmpxchg16b
10380   // FIXME: On 32-bit, load -> fild or movq would be more efficient
10381   //        (The only way to get a 16-byte load is cmpxchg16b)
10382   // FIXME: 16-byte ATOMIC_CMP_SWAP isn't actually hooked up at the moment.
10383   SDValue Zero = DAG.getConstant(0, VT);
10384   SDValue Swap = DAG.getAtomic(ISD::ATOMIC_CMP_SWAP, dl, VT,
10385                                Node->getOperand(0),
10386                                Node->getOperand(1), Zero, Zero,
10387                                cast<AtomicSDNode>(Node)->getMemOperand(),
10388                                cast<AtomicSDNode>(Node)->getOrdering(),
10389                                cast<AtomicSDNode>(Node)->getSynchScope());
10390   Results.push_back(Swap.getValue(0));
10391   Results.push_back(Swap.getValue(1));
10392 }
10393
10394 void X86TargetLowering::
10395 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
10396                         SelectionDAG &DAG, unsigned NewOp) const {
10397   EVT T = Node->getValueType(0);
10398   DebugLoc dl = Node->getDebugLoc();
10399   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
10400
10401   SDValue Chain = Node->getOperand(0);
10402   SDValue In1 = Node->getOperand(1);
10403   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
10404                              Node->getOperand(2), DAG.getIntPtrConstant(0));
10405   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
10406                              Node->getOperand(2), DAG.getIntPtrConstant(1));
10407   SDValue Ops[] = { Chain, In1, In2L, In2H };
10408   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
10409   SDValue Result =
10410     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
10411                             cast<MemSDNode>(Node)->getMemOperand());
10412   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
10413   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
10414   Results.push_back(Result.getValue(2));
10415 }
10416
10417 /// ReplaceNodeResults - Replace a node with an illegal result type
10418 /// with a new node built out of custom code.
10419 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
10420                                            SmallVectorImpl<SDValue>&Results,
10421                                            SelectionDAG &DAG) const {
10422   DebugLoc dl = N->getDebugLoc();
10423   switch (N->getOpcode()) {
10424   default:
10425     assert(false && "Do not know how to custom type legalize this operation!");
10426     return;
10427   case ISD::SIGN_EXTEND_INREG:
10428   case ISD::ADDC:
10429   case ISD::ADDE:
10430   case ISD::SUBC:
10431   case ISD::SUBE:
10432     // We don't want to expand or promote these.
10433     return;
10434   case ISD::FP_TO_SINT: {
10435     std::pair<SDValue,SDValue> Vals =
10436         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
10437     SDValue FIST = Vals.first, StackSlot = Vals.second;
10438     if (FIST.getNode() != 0) {
10439       EVT VT = N->getValueType(0);
10440       // Return a load from the stack slot.
10441       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
10442                                     MachinePointerInfo(), false, false, 0));
10443     }
10444     return;
10445   }
10446   case ISD::READCYCLECOUNTER: {
10447     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
10448     SDValue TheChain = N->getOperand(0);
10449     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
10450     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
10451                                      rd.getValue(1));
10452     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
10453                                      eax.getValue(2));
10454     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
10455     SDValue Ops[] = { eax, edx };
10456     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
10457     Results.push_back(edx.getValue(1));
10458     return;
10459   }
10460   case ISD::ATOMIC_CMP_SWAP: {
10461     EVT T = N->getValueType(0);
10462     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
10463     bool Regs64bit = T == MVT::i128;
10464     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
10465     SDValue cpInL, cpInH;
10466     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
10467                         DAG.getConstant(0, HalfT));
10468     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
10469                         DAG.getConstant(1, HalfT));
10470     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
10471                              Regs64bit ? X86::RAX : X86::EAX,
10472                              cpInL, SDValue());
10473     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
10474                              Regs64bit ? X86::RDX : X86::EDX,
10475                              cpInH, cpInL.getValue(1));
10476     SDValue swapInL, swapInH;
10477     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
10478                           DAG.getConstant(0, HalfT));
10479     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
10480                           DAG.getConstant(1, HalfT));
10481     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
10482                                Regs64bit ? X86::RBX : X86::EBX,
10483                                swapInL, cpInH.getValue(1));
10484     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
10485                                Regs64bit ? X86::RCX : X86::ECX,
10486                                swapInH, swapInL.getValue(1));
10487     SDValue Ops[] = { swapInH.getValue(0),
10488                       N->getOperand(1),
10489                       swapInH.getValue(1) };
10490     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
10491     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
10492     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
10493                                   X86ISD::LCMPXCHG8_DAG;
10494     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys,
10495                                              Ops, 3, T, MMO);
10496     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
10497                                         Regs64bit ? X86::RAX : X86::EAX,
10498                                         HalfT, Result.getValue(1));
10499     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
10500                                         Regs64bit ? X86::RDX : X86::EDX,
10501                                         HalfT, cpOutL.getValue(2));
10502     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
10503     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF, 2));
10504     Results.push_back(cpOutH.getValue(1));
10505     return;
10506   }
10507   case ISD::ATOMIC_LOAD_ADD:
10508     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
10509     return;
10510   case ISD::ATOMIC_LOAD_AND:
10511     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
10512     return;
10513   case ISD::ATOMIC_LOAD_NAND:
10514     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
10515     return;
10516   case ISD::ATOMIC_LOAD_OR:
10517     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
10518     return;
10519   case ISD::ATOMIC_LOAD_SUB:
10520     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
10521     return;
10522   case ISD::ATOMIC_LOAD_XOR:
10523     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
10524     return;
10525   case ISD::ATOMIC_SWAP:
10526     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
10527     return;
10528   case ISD::ATOMIC_LOAD:
10529     ReplaceATOMIC_LOAD(N, Results, DAG);
10530   }
10531 }
10532
10533 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
10534   switch (Opcode) {
10535   default: return NULL;
10536   case X86ISD::BSF:                return "X86ISD::BSF";
10537   case X86ISD::BSR:                return "X86ISD::BSR";
10538   case X86ISD::SHLD:               return "X86ISD::SHLD";
10539   case X86ISD::SHRD:               return "X86ISD::SHRD";
10540   case X86ISD::FAND:               return "X86ISD::FAND";
10541   case X86ISD::FOR:                return "X86ISD::FOR";
10542   case X86ISD::FXOR:               return "X86ISD::FXOR";
10543   case X86ISD::FSRL:               return "X86ISD::FSRL";
10544   case X86ISD::FILD:               return "X86ISD::FILD";
10545   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
10546   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
10547   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
10548   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
10549   case X86ISD::FLD:                return "X86ISD::FLD";
10550   case X86ISD::FST:                return "X86ISD::FST";
10551   case X86ISD::CALL:               return "X86ISD::CALL";
10552   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
10553   case X86ISD::BT:                 return "X86ISD::BT";
10554   case X86ISD::CMP:                return "X86ISD::CMP";
10555   case X86ISD::COMI:               return "X86ISD::COMI";
10556   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
10557   case X86ISD::SETCC:              return "X86ISD::SETCC";
10558   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
10559   case X86ISD::FSETCCsd:           return "X86ISD::FSETCCsd";
10560   case X86ISD::FSETCCss:           return "X86ISD::FSETCCss";
10561   case X86ISD::CMOV:               return "X86ISD::CMOV";
10562   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
10563   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
10564   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
10565   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
10566   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
10567   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
10568   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
10569   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
10570   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
10571   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
10572   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
10573   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
10574   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
10575   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
10576   case X86ISD::PSIGNB:             return "X86ISD::PSIGNB";
10577   case X86ISD::PSIGNW:             return "X86ISD::PSIGNW";
10578   case X86ISD::PSIGND:             return "X86ISD::PSIGND";
10579   case X86ISD::PBLENDVB:           return "X86ISD::PBLENDVB";
10580   case X86ISD::FMAX:               return "X86ISD::FMAX";
10581   case X86ISD::FMIN:               return "X86ISD::FMIN";
10582   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
10583   case X86ISD::FRCP:               return "X86ISD::FRCP";
10584   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
10585   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
10586   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
10587   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
10588   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
10589   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
10590   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
10591   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
10592   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
10593   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
10594   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
10595   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
10596   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
10597   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
10598   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
10599   case X86ISD::VSHL:               return "X86ISD::VSHL";
10600   case X86ISD::VSRL:               return "X86ISD::VSRL";
10601   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
10602   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
10603   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
10604   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
10605   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
10606   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
10607   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
10608   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
10609   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
10610   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
10611   case X86ISD::ADD:                return "X86ISD::ADD";
10612   case X86ISD::SUB:                return "X86ISD::SUB";
10613   case X86ISD::ADC:                return "X86ISD::ADC";
10614   case X86ISD::SBB:                return "X86ISD::SBB";
10615   case X86ISD::SMUL:               return "X86ISD::SMUL";
10616   case X86ISD::UMUL:               return "X86ISD::UMUL";
10617   case X86ISD::INC:                return "X86ISD::INC";
10618   case X86ISD::DEC:                return "X86ISD::DEC";
10619   case X86ISD::OR:                 return "X86ISD::OR";
10620   case X86ISD::XOR:                return "X86ISD::XOR";
10621   case X86ISD::AND:                return "X86ISD::AND";
10622   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
10623   case X86ISD::PTEST:              return "X86ISD::PTEST";
10624   case X86ISD::TESTP:              return "X86ISD::TESTP";
10625   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
10626   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
10627   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
10628   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
10629   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
10630   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
10631   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
10632   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
10633   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
10634   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
10635   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
10636   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
10637   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
10638   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
10639   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
10640   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
10641   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
10642   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
10643   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
10644   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
10645   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
10646   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
10647   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
10648   case X86ISD::VUNPCKLPDY:         return "X86ISD::VUNPCKLPDY";
10649   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
10650   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
10651   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
10652   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
10653   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
10654   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
10655   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
10656   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
10657   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
10658   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
10659   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
10660   case X86ISD::VPERMILPS:          return "X86ISD::VPERMILPS";
10661   case X86ISD::VPERMILPSY:         return "X86ISD::VPERMILPSY";
10662   case X86ISD::VPERMILPD:          return "X86ISD::VPERMILPD";
10663   case X86ISD::VPERMILPDY:         return "X86ISD::VPERMILPDY";
10664   case X86ISD::VPERM2F128:         return "X86ISD::VPERM2F128";
10665   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
10666   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
10667   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
10668   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
10669   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
10670   }
10671 }
10672
10673 // isLegalAddressingMode - Return true if the addressing mode represented
10674 // by AM is legal for this target, for a load/store of the specified type.
10675 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
10676                                               Type *Ty) const {
10677   // X86 supports extremely general addressing modes.
10678   CodeModel::Model M = getTargetMachine().getCodeModel();
10679   Reloc::Model R = getTargetMachine().getRelocationModel();
10680
10681   // X86 allows a sign-extended 32-bit immediate field as a displacement.
10682   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
10683     return false;
10684
10685   if (AM.BaseGV) {
10686     unsigned GVFlags =
10687       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
10688
10689     // If a reference to this global requires an extra load, we can't fold it.
10690     if (isGlobalStubReference(GVFlags))
10691       return false;
10692
10693     // If BaseGV requires a register for the PIC base, we cannot also have a
10694     // BaseReg specified.
10695     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
10696       return false;
10697
10698     // If lower 4G is not available, then we must use rip-relative addressing.
10699     if ((M != CodeModel::Small || R != Reloc::Static) &&
10700         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
10701       return false;
10702   }
10703
10704   switch (AM.Scale) {
10705   case 0:
10706   case 1:
10707   case 2:
10708   case 4:
10709   case 8:
10710     // These scales always work.
10711     break;
10712   case 3:
10713   case 5:
10714   case 9:
10715     // These scales are formed with basereg+scalereg.  Only accept if there is
10716     // no basereg yet.
10717     if (AM.HasBaseReg)
10718       return false;
10719     break;
10720   default:  // Other stuff never works.
10721     return false;
10722   }
10723
10724   return true;
10725 }
10726
10727
10728 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
10729   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
10730     return false;
10731   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
10732   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
10733   if (NumBits1 <= NumBits2)
10734     return false;
10735   return true;
10736 }
10737
10738 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
10739   if (!VT1.isInteger() || !VT2.isInteger())
10740     return false;
10741   unsigned NumBits1 = VT1.getSizeInBits();
10742   unsigned NumBits2 = VT2.getSizeInBits();
10743   if (NumBits1 <= NumBits2)
10744     return false;
10745   return true;
10746 }
10747
10748 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
10749   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
10750   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
10751 }
10752
10753 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
10754   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
10755   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
10756 }
10757
10758 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
10759   // i16 instructions are longer (0x66 prefix) and potentially slower.
10760   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
10761 }
10762
10763 /// isShuffleMaskLegal - Targets can use this to indicate that they only
10764 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
10765 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
10766 /// are assumed to be legal.
10767 bool
10768 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
10769                                       EVT VT) const {
10770   // Very little shuffling can be done for 64-bit vectors right now.
10771   if (VT.getSizeInBits() == 64)
10772     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
10773
10774   // FIXME: pshufb, blends, shifts.
10775   return (VT.getVectorNumElements() == 2 ||
10776           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
10777           isMOVLMask(M, VT) ||
10778           isSHUFPMask(M, VT) ||
10779           isPSHUFDMask(M, VT) ||
10780           isPSHUFHWMask(M, VT) ||
10781           isPSHUFLWMask(M, VT) ||
10782           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
10783           isUNPCKLMask(M, VT) ||
10784           isUNPCKHMask(M, VT) ||
10785           isUNPCKL_v_undef_Mask(M, VT) ||
10786           isUNPCKH_v_undef_Mask(M, VT));
10787 }
10788
10789 bool
10790 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
10791                                           EVT VT) const {
10792   unsigned NumElts = VT.getVectorNumElements();
10793   // FIXME: This collection of masks seems suspect.
10794   if (NumElts == 2)
10795     return true;
10796   if (NumElts == 4 && VT.getSizeInBits() == 128) {
10797     return (isMOVLMask(Mask, VT)  ||
10798             isCommutedMOVLMask(Mask, VT, true) ||
10799             isSHUFPMask(Mask, VT) ||
10800             isCommutedSHUFPMask(Mask, VT));
10801   }
10802   return false;
10803 }
10804
10805 //===----------------------------------------------------------------------===//
10806 //                           X86 Scheduler Hooks
10807 //===----------------------------------------------------------------------===//
10808
10809 // private utility function
10810 MachineBasicBlock *
10811 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
10812                                                        MachineBasicBlock *MBB,
10813                                                        unsigned regOpc,
10814                                                        unsigned immOpc,
10815                                                        unsigned LoadOpc,
10816                                                        unsigned CXchgOpc,
10817                                                        unsigned notOpc,
10818                                                        unsigned EAXreg,
10819                                                        TargetRegisterClass *RC,
10820                                                        bool invSrc) const {
10821   // For the atomic bitwise operator, we generate
10822   //   thisMBB:
10823   //   newMBB:
10824   //     ld  t1 = [bitinstr.addr]
10825   //     op  t2 = t1, [bitinstr.val]
10826   //     mov EAX = t1
10827   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
10828   //     bz  newMBB
10829   //     fallthrough -->nextMBB
10830   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10831   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10832   MachineFunction::iterator MBBIter = MBB;
10833   ++MBBIter;
10834
10835   /// First build the CFG
10836   MachineFunction *F = MBB->getParent();
10837   MachineBasicBlock *thisMBB = MBB;
10838   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10839   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10840   F->insert(MBBIter, newMBB);
10841   F->insert(MBBIter, nextMBB);
10842
10843   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10844   nextMBB->splice(nextMBB->begin(), thisMBB,
10845                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10846                   thisMBB->end());
10847   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10848
10849   // Update thisMBB to fall through to newMBB
10850   thisMBB->addSuccessor(newMBB);
10851
10852   // newMBB jumps to itself and fall through to nextMBB
10853   newMBB->addSuccessor(nextMBB);
10854   newMBB->addSuccessor(newMBB);
10855
10856   // Insert instructions into newMBB based on incoming instruction
10857   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
10858          "unexpected number of operands");
10859   DebugLoc dl = bInstr->getDebugLoc();
10860   MachineOperand& destOper = bInstr->getOperand(0);
10861   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10862   int numArgs = bInstr->getNumOperands() - 1;
10863   for (int i=0; i < numArgs; ++i)
10864     argOpers[i] = &bInstr->getOperand(i+1);
10865
10866   // x86 address has 4 operands: base, index, scale, and displacement
10867   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10868   int valArgIndx = lastAddrIndx + 1;
10869
10870   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10871   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
10872   for (int i=0; i <= lastAddrIndx; ++i)
10873     (*MIB).addOperand(*argOpers[i]);
10874
10875   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
10876   if (invSrc) {
10877     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
10878   }
10879   else
10880     tt = t1;
10881
10882   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10883   assert((argOpers[valArgIndx]->isReg() ||
10884           argOpers[valArgIndx]->isImm()) &&
10885          "invalid operand");
10886   if (argOpers[valArgIndx]->isReg())
10887     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
10888   else
10889     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
10890   MIB.addReg(tt);
10891   (*MIB).addOperand(*argOpers[valArgIndx]);
10892
10893   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
10894   MIB.addReg(t1);
10895
10896   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
10897   for (int i=0; i <= lastAddrIndx; ++i)
10898     (*MIB).addOperand(*argOpers[i]);
10899   MIB.addReg(t2);
10900   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10901   (*MIB).setMemRefs(bInstr->memoperands_begin(),
10902                     bInstr->memoperands_end());
10903
10904   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
10905   MIB.addReg(EAXreg);
10906
10907   // insert branch
10908   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10909
10910   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
10911   return nextMBB;
10912 }
10913
10914 // private utility function:  64 bit atomics on 32 bit host.
10915 MachineBasicBlock *
10916 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
10917                                                        MachineBasicBlock *MBB,
10918                                                        unsigned regOpcL,
10919                                                        unsigned regOpcH,
10920                                                        unsigned immOpcL,
10921                                                        unsigned immOpcH,
10922                                                        bool invSrc) const {
10923   // For the atomic bitwise operator, we generate
10924   //   thisMBB (instructions are in pairs, except cmpxchg8b)
10925   //     ld t1,t2 = [bitinstr.addr]
10926   //   newMBB:
10927   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
10928   //     op  t5, t6 <- out1, out2, [bitinstr.val]
10929   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
10930   //     mov ECX, EBX <- t5, t6
10931   //     mov EAX, EDX <- t1, t2
10932   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
10933   //     mov t3, t4 <- EAX, EDX
10934   //     bz  newMBB
10935   //     result in out1, out2
10936   //     fallthrough -->nextMBB
10937
10938   const TargetRegisterClass *RC = X86::GR32RegisterClass;
10939   const unsigned LoadOpc = X86::MOV32rm;
10940   const unsigned NotOpc = X86::NOT32r;
10941   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10942   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10943   MachineFunction::iterator MBBIter = MBB;
10944   ++MBBIter;
10945
10946   /// First build the CFG
10947   MachineFunction *F = MBB->getParent();
10948   MachineBasicBlock *thisMBB = MBB;
10949   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10950   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10951   F->insert(MBBIter, newMBB);
10952   F->insert(MBBIter, nextMBB);
10953
10954   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10955   nextMBB->splice(nextMBB->begin(), thisMBB,
10956                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10957                   thisMBB->end());
10958   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10959
10960   // Update thisMBB to fall through to newMBB
10961   thisMBB->addSuccessor(newMBB);
10962
10963   // newMBB jumps to itself and fall through to nextMBB
10964   newMBB->addSuccessor(nextMBB);
10965   newMBB->addSuccessor(newMBB);
10966
10967   DebugLoc dl = bInstr->getDebugLoc();
10968   // Insert instructions into newMBB based on incoming instruction
10969   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
10970   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
10971          "unexpected number of operands");
10972   MachineOperand& dest1Oper = bInstr->getOperand(0);
10973   MachineOperand& dest2Oper = bInstr->getOperand(1);
10974   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10975   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
10976     argOpers[i] = &bInstr->getOperand(i+2);
10977
10978     // We use some of the operands multiple times, so conservatively just
10979     // clear any kill flags that might be present.
10980     if (argOpers[i]->isReg() && argOpers[i]->isUse())
10981       argOpers[i]->setIsKill(false);
10982   }
10983
10984   // x86 address has 5 operands: base, index, scale, displacement, and segment.
10985   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10986
10987   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10988   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
10989   for (int i=0; i <= lastAddrIndx; ++i)
10990     (*MIB).addOperand(*argOpers[i]);
10991   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10992   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
10993   // add 4 to displacement.
10994   for (int i=0; i <= lastAddrIndx-2; ++i)
10995     (*MIB).addOperand(*argOpers[i]);
10996   MachineOperand newOp3 = *(argOpers[3]);
10997   if (newOp3.isImm())
10998     newOp3.setImm(newOp3.getImm()+4);
10999   else
11000     newOp3.setOffset(newOp3.getOffset()+4);
11001   (*MIB).addOperand(newOp3);
11002   (*MIB).addOperand(*argOpers[lastAddrIndx]);
11003
11004   // t3/4 are defined later, at the bottom of the loop
11005   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
11006   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
11007   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
11008     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
11009   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
11010     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
11011
11012   // The subsequent operations should be using the destination registers of
11013   //the PHI instructions.
11014   if (invSrc) {
11015     t1 = F->getRegInfo().createVirtualRegister(RC);
11016     t2 = F->getRegInfo().createVirtualRegister(RC);
11017     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
11018     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
11019   } else {
11020     t1 = dest1Oper.getReg();
11021     t2 = dest2Oper.getReg();
11022   }
11023
11024   int valArgIndx = lastAddrIndx + 1;
11025   assert((argOpers[valArgIndx]->isReg() ||
11026           argOpers[valArgIndx]->isImm()) &&
11027          "invalid operand");
11028   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
11029   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
11030   if (argOpers[valArgIndx]->isReg())
11031     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
11032   else
11033     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
11034   if (regOpcL != X86::MOV32rr)
11035     MIB.addReg(t1);
11036   (*MIB).addOperand(*argOpers[valArgIndx]);
11037   assert(argOpers[valArgIndx + 1]->isReg() ==
11038          argOpers[valArgIndx]->isReg());
11039   assert(argOpers[valArgIndx + 1]->isImm() ==
11040          argOpers[valArgIndx]->isImm());
11041   if (argOpers[valArgIndx + 1]->isReg())
11042     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
11043   else
11044     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
11045   if (regOpcH != X86::MOV32rr)
11046     MIB.addReg(t2);
11047   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
11048
11049   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
11050   MIB.addReg(t1);
11051   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
11052   MIB.addReg(t2);
11053
11054   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
11055   MIB.addReg(t5);
11056   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
11057   MIB.addReg(t6);
11058
11059   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
11060   for (int i=0; i <= lastAddrIndx; ++i)
11061     (*MIB).addOperand(*argOpers[i]);
11062
11063   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
11064   (*MIB).setMemRefs(bInstr->memoperands_begin(),
11065                     bInstr->memoperands_end());
11066
11067   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
11068   MIB.addReg(X86::EAX);
11069   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
11070   MIB.addReg(X86::EDX);
11071
11072   // insert branch
11073   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
11074
11075   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
11076   return nextMBB;
11077 }
11078
11079 // private utility function
11080 MachineBasicBlock *
11081 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
11082                                                       MachineBasicBlock *MBB,
11083                                                       unsigned cmovOpc) const {
11084   // For the atomic min/max operator, we generate
11085   //   thisMBB:
11086   //   newMBB:
11087   //     ld t1 = [min/max.addr]
11088   //     mov t2 = [min/max.val]
11089   //     cmp  t1, t2
11090   //     cmov[cond] t2 = t1
11091   //     mov EAX = t1
11092   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
11093   //     bz   newMBB
11094   //     fallthrough -->nextMBB
11095   //
11096   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11097   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
11098   MachineFunction::iterator MBBIter = MBB;
11099   ++MBBIter;
11100
11101   /// First build the CFG
11102   MachineFunction *F = MBB->getParent();
11103   MachineBasicBlock *thisMBB = MBB;
11104   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
11105   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
11106   F->insert(MBBIter, newMBB);
11107   F->insert(MBBIter, nextMBB);
11108
11109   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
11110   nextMBB->splice(nextMBB->begin(), thisMBB,
11111                   llvm::next(MachineBasicBlock::iterator(mInstr)),
11112                   thisMBB->end());
11113   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
11114
11115   // Update thisMBB to fall through to newMBB
11116   thisMBB->addSuccessor(newMBB);
11117
11118   // newMBB jumps to newMBB and fall through to nextMBB
11119   newMBB->addSuccessor(nextMBB);
11120   newMBB->addSuccessor(newMBB);
11121
11122   DebugLoc dl = mInstr->getDebugLoc();
11123   // Insert instructions into newMBB based on incoming instruction
11124   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
11125          "unexpected number of operands");
11126   MachineOperand& destOper = mInstr->getOperand(0);
11127   MachineOperand* argOpers[2 + X86::AddrNumOperands];
11128   int numArgs = mInstr->getNumOperands() - 1;
11129   for (int i=0; i < numArgs; ++i)
11130     argOpers[i] = &mInstr->getOperand(i+1);
11131
11132   // x86 address has 4 operands: base, index, scale, and displacement
11133   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
11134   int valArgIndx = lastAddrIndx + 1;
11135
11136   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
11137   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
11138   for (int i=0; i <= lastAddrIndx; ++i)
11139     (*MIB).addOperand(*argOpers[i]);
11140
11141   // We only support register and immediate values
11142   assert((argOpers[valArgIndx]->isReg() ||
11143           argOpers[valArgIndx]->isImm()) &&
11144          "invalid operand");
11145
11146   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
11147   if (argOpers[valArgIndx]->isReg())
11148     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
11149   else
11150     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
11151   (*MIB).addOperand(*argOpers[valArgIndx]);
11152
11153   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
11154   MIB.addReg(t1);
11155
11156   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
11157   MIB.addReg(t1);
11158   MIB.addReg(t2);
11159
11160   // Generate movc
11161   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
11162   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
11163   MIB.addReg(t2);
11164   MIB.addReg(t1);
11165
11166   // Cmp and exchange if none has modified the memory location
11167   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
11168   for (int i=0; i <= lastAddrIndx; ++i)
11169     (*MIB).addOperand(*argOpers[i]);
11170   MIB.addReg(t3);
11171   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
11172   (*MIB).setMemRefs(mInstr->memoperands_begin(),
11173                     mInstr->memoperands_end());
11174
11175   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
11176   MIB.addReg(X86::EAX);
11177
11178   // insert branch
11179   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
11180
11181   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
11182   return nextMBB;
11183 }
11184
11185 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
11186 // or XMM0_V32I8 in AVX all of this code can be replaced with that
11187 // in the .td file.
11188 MachineBasicBlock *
11189 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
11190                             unsigned numArgs, bool memArg) const {
11191   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
11192          "Target must have SSE4.2 or AVX features enabled");
11193
11194   DebugLoc dl = MI->getDebugLoc();
11195   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11196   unsigned Opc;
11197   if (!Subtarget->hasAVX()) {
11198     if (memArg)
11199       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
11200     else
11201       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
11202   } else {
11203     if (memArg)
11204       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
11205     else
11206       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
11207   }
11208
11209   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
11210   for (unsigned i = 0; i < numArgs; ++i) {
11211     MachineOperand &Op = MI->getOperand(i+1);
11212     if (!(Op.isReg() && Op.isImplicit()))
11213       MIB.addOperand(Op);
11214   }
11215   BuildMI(*BB, MI, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
11216     .addReg(X86::XMM0);
11217
11218   MI->eraseFromParent();
11219   return BB;
11220 }
11221
11222 MachineBasicBlock *
11223 X86TargetLowering::EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB) const {
11224   DebugLoc dl = MI->getDebugLoc();
11225   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11226
11227   // Address into RAX/EAX, other two args into ECX, EDX.
11228   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
11229   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
11230   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
11231   for (int i = 0; i < X86::AddrNumOperands; ++i)
11232     MIB.addOperand(MI->getOperand(i));
11233
11234   unsigned ValOps = X86::AddrNumOperands;
11235   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
11236     .addReg(MI->getOperand(ValOps).getReg());
11237   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
11238     .addReg(MI->getOperand(ValOps+1).getReg());
11239
11240   // The instruction doesn't actually take any operands though.
11241   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
11242
11243   MI->eraseFromParent(); // The pseudo is gone now.
11244   return BB;
11245 }
11246
11247 MachineBasicBlock *
11248 X86TargetLowering::EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const {
11249   DebugLoc dl = MI->getDebugLoc();
11250   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11251
11252   // First arg in ECX, the second in EAX.
11253   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
11254     .addReg(MI->getOperand(0).getReg());
11255   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EAX)
11256     .addReg(MI->getOperand(1).getReg());
11257
11258   // The instruction doesn't actually take any operands though.
11259   BuildMI(*BB, MI, dl, TII->get(X86::MWAITrr));
11260
11261   MI->eraseFromParent(); // The pseudo is gone now.
11262   return BB;
11263 }
11264
11265 MachineBasicBlock *
11266 X86TargetLowering::EmitVAARG64WithCustomInserter(
11267                    MachineInstr *MI,
11268                    MachineBasicBlock *MBB) const {
11269   // Emit va_arg instruction on X86-64.
11270
11271   // Operands to this pseudo-instruction:
11272   // 0  ) Output        : destination address (reg)
11273   // 1-5) Input         : va_list address (addr, i64mem)
11274   // 6  ) ArgSize       : Size (in bytes) of vararg type
11275   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
11276   // 8  ) Align         : Alignment of type
11277   // 9  ) EFLAGS (implicit-def)
11278
11279   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
11280   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
11281
11282   unsigned DestReg = MI->getOperand(0).getReg();
11283   MachineOperand &Base = MI->getOperand(1);
11284   MachineOperand &Scale = MI->getOperand(2);
11285   MachineOperand &Index = MI->getOperand(3);
11286   MachineOperand &Disp = MI->getOperand(4);
11287   MachineOperand &Segment = MI->getOperand(5);
11288   unsigned ArgSize = MI->getOperand(6).getImm();
11289   unsigned ArgMode = MI->getOperand(7).getImm();
11290   unsigned Align = MI->getOperand(8).getImm();
11291
11292   // Memory Reference
11293   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
11294   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
11295   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
11296
11297   // Machine Information
11298   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11299   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
11300   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
11301   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
11302   DebugLoc DL = MI->getDebugLoc();
11303
11304   // struct va_list {
11305   //   i32   gp_offset
11306   //   i32   fp_offset
11307   //   i64   overflow_area (address)
11308   //   i64   reg_save_area (address)
11309   // }
11310   // sizeof(va_list) = 24
11311   // alignment(va_list) = 8
11312
11313   unsigned TotalNumIntRegs = 6;
11314   unsigned TotalNumXMMRegs = 8;
11315   bool UseGPOffset = (ArgMode == 1);
11316   bool UseFPOffset = (ArgMode == 2);
11317   unsigned MaxOffset = TotalNumIntRegs * 8 +
11318                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
11319
11320   /* Align ArgSize to a multiple of 8 */
11321   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
11322   bool NeedsAlign = (Align > 8);
11323
11324   MachineBasicBlock *thisMBB = MBB;
11325   MachineBasicBlock *overflowMBB;
11326   MachineBasicBlock *offsetMBB;
11327   MachineBasicBlock *endMBB;
11328
11329   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
11330   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
11331   unsigned OffsetReg = 0;
11332
11333   if (!UseGPOffset && !UseFPOffset) {
11334     // If we only pull from the overflow region, we don't create a branch.
11335     // We don't need to alter control flow.
11336     OffsetDestReg = 0; // unused
11337     OverflowDestReg = DestReg;
11338
11339     offsetMBB = NULL;
11340     overflowMBB = thisMBB;
11341     endMBB = thisMBB;
11342   } else {
11343     // First emit code to check if gp_offset (or fp_offset) is below the bound.
11344     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
11345     // If not, pull from overflow_area. (branch to overflowMBB)
11346     //
11347     //       thisMBB
11348     //         |     .
11349     //         |        .
11350     //     offsetMBB   overflowMBB
11351     //         |        .
11352     //         |     .
11353     //        endMBB
11354
11355     // Registers for the PHI in endMBB
11356     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
11357     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
11358
11359     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
11360     MachineFunction *MF = MBB->getParent();
11361     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
11362     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
11363     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
11364
11365     MachineFunction::iterator MBBIter = MBB;
11366     ++MBBIter;
11367
11368     // Insert the new basic blocks
11369     MF->insert(MBBIter, offsetMBB);
11370     MF->insert(MBBIter, overflowMBB);
11371     MF->insert(MBBIter, endMBB);
11372
11373     // Transfer the remainder of MBB and its successor edges to endMBB.
11374     endMBB->splice(endMBB->begin(), thisMBB,
11375                     llvm::next(MachineBasicBlock::iterator(MI)),
11376                     thisMBB->end());
11377     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
11378
11379     // Make offsetMBB and overflowMBB successors of thisMBB
11380     thisMBB->addSuccessor(offsetMBB);
11381     thisMBB->addSuccessor(overflowMBB);
11382
11383     // endMBB is a successor of both offsetMBB and overflowMBB
11384     offsetMBB->addSuccessor(endMBB);
11385     overflowMBB->addSuccessor(endMBB);
11386
11387     // Load the offset value into a register
11388     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
11389     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
11390       .addOperand(Base)
11391       .addOperand(Scale)
11392       .addOperand(Index)
11393       .addDisp(Disp, UseFPOffset ? 4 : 0)
11394       .addOperand(Segment)
11395       .setMemRefs(MMOBegin, MMOEnd);
11396
11397     // Check if there is enough room left to pull this argument.
11398     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
11399       .addReg(OffsetReg)
11400       .addImm(MaxOffset + 8 - ArgSizeA8);
11401
11402     // Branch to "overflowMBB" if offset >= max
11403     // Fall through to "offsetMBB" otherwise
11404     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
11405       .addMBB(overflowMBB);
11406   }
11407
11408   // In offsetMBB, emit code to use the reg_save_area.
11409   if (offsetMBB) {
11410     assert(OffsetReg != 0);
11411
11412     // Read the reg_save_area address.
11413     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
11414     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
11415       .addOperand(Base)
11416       .addOperand(Scale)
11417       .addOperand(Index)
11418       .addDisp(Disp, 16)
11419       .addOperand(Segment)
11420       .setMemRefs(MMOBegin, MMOEnd);
11421
11422     // Zero-extend the offset
11423     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
11424       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
11425         .addImm(0)
11426         .addReg(OffsetReg)
11427         .addImm(X86::sub_32bit);
11428
11429     // Add the offset to the reg_save_area to get the final address.
11430     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
11431       .addReg(OffsetReg64)
11432       .addReg(RegSaveReg);
11433
11434     // Compute the offset for the next argument
11435     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
11436     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
11437       .addReg(OffsetReg)
11438       .addImm(UseFPOffset ? 16 : 8);
11439
11440     // Store it back into the va_list.
11441     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
11442       .addOperand(Base)
11443       .addOperand(Scale)
11444       .addOperand(Index)
11445       .addDisp(Disp, UseFPOffset ? 4 : 0)
11446       .addOperand(Segment)
11447       .addReg(NextOffsetReg)
11448       .setMemRefs(MMOBegin, MMOEnd);
11449
11450     // Jump to endMBB
11451     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
11452       .addMBB(endMBB);
11453   }
11454
11455   //
11456   // Emit code to use overflow area
11457   //
11458
11459   // Load the overflow_area address into a register.
11460   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
11461   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
11462     .addOperand(Base)
11463     .addOperand(Scale)
11464     .addOperand(Index)
11465     .addDisp(Disp, 8)
11466     .addOperand(Segment)
11467     .setMemRefs(MMOBegin, MMOEnd);
11468
11469   // If we need to align it, do so. Otherwise, just copy the address
11470   // to OverflowDestReg.
11471   if (NeedsAlign) {
11472     // Align the overflow address
11473     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
11474     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
11475
11476     // aligned_addr = (addr + (align-1)) & ~(align-1)
11477     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
11478       .addReg(OverflowAddrReg)
11479       .addImm(Align-1);
11480
11481     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
11482       .addReg(TmpReg)
11483       .addImm(~(uint64_t)(Align-1));
11484   } else {
11485     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
11486       .addReg(OverflowAddrReg);
11487   }
11488
11489   // Compute the next overflow address after this argument.
11490   // (the overflow address should be kept 8-byte aligned)
11491   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
11492   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
11493     .addReg(OverflowDestReg)
11494     .addImm(ArgSizeA8);
11495
11496   // Store the new overflow address.
11497   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
11498     .addOperand(Base)
11499     .addOperand(Scale)
11500     .addOperand(Index)
11501     .addDisp(Disp, 8)
11502     .addOperand(Segment)
11503     .addReg(NextAddrReg)
11504     .setMemRefs(MMOBegin, MMOEnd);
11505
11506   // If we branched, emit the PHI to the front of endMBB.
11507   if (offsetMBB) {
11508     BuildMI(*endMBB, endMBB->begin(), DL,
11509             TII->get(X86::PHI), DestReg)
11510       .addReg(OffsetDestReg).addMBB(offsetMBB)
11511       .addReg(OverflowDestReg).addMBB(overflowMBB);
11512   }
11513
11514   // Erase the pseudo instruction
11515   MI->eraseFromParent();
11516
11517   return endMBB;
11518 }
11519
11520 MachineBasicBlock *
11521 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
11522                                                  MachineInstr *MI,
11523                                                  MachineBasicBlock *MBB) const {
11524   // Emit code to save XMM registers to the stack. The ABI says that the
11525   // number of registers to save is given in %al, so it's theoretically
11526   // possible to do an indirect jump trick to avoid saving all of them,
11527   // however this code takes a simpler approach and just executes all
11528   // of the stores if %al is non-zero. It's less code, and it's probably
11529   // easier on the hardware branch predictor, and stores aren't all that
11530   // expensive anyway.
11531
11532   // Create the new basic blocks. One block contains all the XMM stores,
11533   // and one block is the final destination regardless of whether any
11534   // stores were performed.
11535   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
11536   MachineFunction *F = MBB->getParent();
11537   MachineFunction::iterator MBBIter = MBB;
11538   ++MBBIter;
11539   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
11540   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
11541   F->insert(MBBIter, XMMSaveMBB);
11542   F->insert(MBBIter, EndMBB);
11543
11544   // Transfer the remainder of MBB and its successor edges to EndMBB.
11545   EndMBB->splice(EndMBB->begin(), MBB,
11546                  llvm::next(MachineBasicBlock::iterator(MI)),
11547                  MBB->end());
11548   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
11549
11550   // The original block will now fall through to the XMM save block.
11551   MBB->addSuccessor(XMMSaveMBB);
11552   // The XMMSaveMBB will fall through to the end block.
11553   XMMSaveMBB->addSuccessor(EndMBB);
11554
11555   // Now add the instructions.
11556   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11557   DebugLoc DL = MI->getDebugLoc();
11558
11559   unsigned CountReg = MI->getOperand(0).getReg();
11560   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
11561   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
11562
11563   if (!Subtarget->isTargetWin64()) {
11564     // If %al is 0, branch around the XMM save block.
11565     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
11566     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
11567     MBB->addSuccessor(EndMBB);
11568   }
11569
11570   // In the XMM save block, save all the XMM argument registers.
11571   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
11572     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
11573     MachineMemOperand *MMO =
11574       F->getMachineMemOperand(
11575           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
11576         MachineMemOperand::MOStore,
11577         /*Size=*/16, /*Align=*/16);
11578     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
11579       .addFrameIndex(RegSaveFrameIndex)
11580       .addImm(/*Scale=*/1)
11581       .addReg(/*IndexReg=*/0)
11582       .addImm(/*Disp=*/Offset)
11583       .addReg(/*Segment=*/0)
11584       .addReg(MI->getOperand(i).getReg())
11585       .addMemOperand(MMO);
11586   }
11587
11588   MI->eraseFromParent();   // The pseudo instruction is gone now.
11589
11590   return EndMBB;
11591 }
11592
11593 MachineBasicBlock *
11594 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
11595                                      MachineBasicBlock *BB) const {
11596   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11597   DebugLoc DL = MI->getDebugLoc();
11598
11599   // To "insert" a SELECT_CC instruction, we actually have to insert the
11600   // diamond control-flow pattern.  The incoming instruction knows the
11601   // destination vreg to set, the condition code register to branch on, the
11602   // true/false values to select between, and a branch opcode to use.
11603   const BasicBlock *LLVM_BB = BB->getBasicBlock();
11604   MachineFunction::iterator It = BB;
11605   ++It;
11606
11607   //  thisMBB:
11608   //  ...
11609   //   TrueVal = ...
11610   //   cmpTY ccX, r1, r2
11611   //   bCC copy1MBB
11612   //   fallthrough --> copy0MBB
11613   MachineBasicBlock *thisMBB = BB;
11614   MachineFunction *F = BB->getParent();
11615   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
11616   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
11617   F->insert(It, copy0MBB);
11618   F->insert(It, sinkMBB);
11619
11620   // If the EFLAGS register isn't dead in the terminator, then claim that it's
11621   // live into the sink and copy blocks.
11622   const MachineFunction *MF = BB->getParent();
11623   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
11624   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
11625
11626   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
11627     const MachineOperand &MO = MI->getOperand(I);
11628     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
11629     unsigned Reg = MO.getReg();
11630     if (Reg != X86::EFLAGS) continue;
11631     copy0MBB->addLiveIn(Reg);
11632     sinkMBB->addLiveIn(Reg);
11633   }
11634
11635   // Transfer the remainder of BB and its successor edges to sinkMBB.
11636   sinkMBB->splice(sinkMBB->begin(), BB,
11637                   llvm::next(MachineBasicBlock::iterator(MI)),
11638                   BB->end());
11639   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
11640
11641   // Add the true and fallthrough blocks as its successors.
11642   BB->addSuccessor(copy0MBB);
11643   BB->addSuccessor(sinkMBB);
11644
11645   // Create the conditional branch instruction.
11646   unsigned Opc =
11647     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
11648   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
11649
11650   //  copy0MBB:
11651   //   %FalseValue = ...
11652   //   # fallthrough to sinkMBB
11653   copy0MBB->addSuccessor(sinkMBB);
11654
11655   //  sinkMBB:
11656   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
11657   //  ...
11658   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
11659           TII->get(X86::PHI), MI->getOperand(0).getReg())
11660     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
11661     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
11662
11663   MI->eraseFromParent();   // The pseudo instruction is gone now.
11664   return sinkMBB;
11665 }
11666
11667 MachineBasicBlock *
11668 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI, MachineBasicBlock *BB,
11669                                         bool Is64Bit) const {
11670   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11671   DebugLoc DL = MI->getDebugLoc();
11672   MachineFunction *MF = BB->getParent();
11673   const BasicBlock *LLVM_BB = BB->getBasicBlock();
11674
11675   assert(EnableSegmentedStacks);
11676
11677   unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
11678   unsigned TlsOffset = Is64Bit ? 0x70 : 0x30;
11679
11680   // BB:
11681   //  ... [Till the alloca]
11682   // If stacklet is not large enough, jump to mallocMBB
11683   //
11684   // bumpMBB:
11685   //  Allocate by subtracting from RSP
11686   //  Jump to continueMBB
11687   //
11688   // mallocMBB:
11689   //  Allocate by call to runtime
11690   //
11691   // continueMBB:
11692   //  ...
11693   //  [rest of original BB]
11694   //
11695
11696   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
11697   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
11698   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
11699
11700   MachineRegisterInfo &MRI = MF->getRegInfo();
11701   const TargetRegisterClass *AddrRegClass =
11702     getRegClassFor(Is64Bit ? MVT::i64:MVT::i32);
11703
11704   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
11705     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
11706     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
11707     sizeVReg = MI->getOperand(1).getReg(),
11708     physSPReg = Is64Bit ? X86::RSP : X86::ESP;
11709
11710   MachineFunction::iterator MBBIter = BB;
11711   ++MBBIter;
11712
11713   MF->insert(MBBIter, bumpMBB);
11714   MF->insert(MBBIter, mallocMBB);
11715   MF->insert(MBBIter, continueMBB);
11716
11717   continueMBB->splice(continueMBB->begin(), BB, llvm::next
11718                       (MachineBasicBlock::iterator(MI)), BB->end());
11719   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
11720
11721   // Add code to the main basic block to check if the stack limit has been hit,
11722   // and if so, jump to mallocMBB otherwise to bumpMBB.
11723   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
11724   BuildMI(BB, DL, TII->get(Is64Bit ? X86::SUB64rr:X86::SUB32rr), tmpSPVReg)
11725     .addReg(tmpSPVReg).addReg(sizeVReg);
11726   BuildMI(BB, DL, TII->get(Is64Bit ? X86::CMP64mr:X86::CMP32mr))
11727     .addReg(0).addImm(0).addReg(0).addImm(TlsOffset).addReg(TlsReg)
11728     .addReg(tmpSPVReg);
11729   BuildMI(BB, DL, TII->get(X86::JG_4)).addMBB(mallocMBB);
11730
11731   // bumpMBB simply decreases the stack pointer, since we know the current
11732   // stacklet has enough space.
11733   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
11734     .addReg(tmpSPVReg);
11735   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
11736     .addReg(tmpSPVReg);
11737   BuildMI(bumpMBB, DL, TII->get(X86::JMP_4)).addMBB(continueMBB);
11738
11739   // Calls into a routine in libgcc to allocate more space from the heap.
11740   if (Is64Bit) {
11741     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
11742       .addReg(sizeVReg);
11743     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
11744     .addExternalSymbol("__morestack_allocate_stack_space").addReg(X86::RDI);
11745   } else {
11746     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
11747       .addImm(12);
11748     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
11749     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
11750       .addExternalSymbol("__morestack_allocate_stack_space");
11751   }
11752
11753   if (!Is64Bit)
11754     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
11755       .addImm(16);
11756
11757   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
11758     .addReg(Is64Bit ? X86::RAX : X86::EAX);
11759   BuildMI(mallocMBB, DL, TII->get(X86::JMP_4)).addMBB(continueMBB);
11760
11761   // Set up the CFG correctly.
11762   BB->addSuccessor(bumpMBB);
11763   BB->addSuccessor(mallocMBB);
11764   mallocMBB->addSuccessor(continueMBB);
11765   bumpMBB->addSuccessor(continueMBB);
11766
11767   // Take care of the PHI nodes.
11768   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
11769           MI->getOperand(0).getReg())
11770     .addReg(mallocPtrVReg).addMBB(mallocMBB)
11771     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
11772
11773   // Delete the original pseudo instruction.
11774   MI->eraseFromParent();
11775
11776   // And we're done.
11777   return continueMBB;
11778 }
11779
11780 MachineBasicBlock *
11781 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
11782                                           MachineBasicBlock *BB) const {
11783   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11784   DebugLoc DL = MI->getDebugLoc();
11785
11786   assert(!Subtarget->isTargetEnvMacho());
11787
11788   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
11789   // non-trivial part is impdef of ESP.
11790
11791   if (Subtarget->isTargetWin64()) {
11792     if (Subtarget->isTargetCygMing()) {
11793       // ___chkstk(Mingw64):
11794       // Clobbers R10, R11, RAX and EFLAGS.
11795       // Updates RSP.
11796       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
11797         .addExternalSymbol("___chkstk")
11798         .addReg(X86::RAX, RegState::Implicit)
11799         .addReg(X86::RSP, RegState::Implicit)
11800         .addReg(X86::RAX, RegState::Define | RegState::Implicit)
11801         .addReg(X86::RSP, RegState::Define | RegState::Implicit)
11802         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11803     } else {
11804       // __chkstk(MSVCRT): does not update stack pointer.
11805       // Clobbers R10, R11 and EFLAGS.
11806       // FIXME: RAX(allocated size) might be reused and not killed.
11807       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
11808         .addExternalSymbol("__chkstk")
11809         .addReg(X86::RAX, RegState::Implicit)
11810         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11811       // RAX has the offset to subtracted from RSP.
11812       BuildMI(*BB, MI, DL, TII->get(X86::SUB64rr), X86::RSP)
11813         .addReg(X86::RSP)
11814         .addReg(X86::RAX);
11815     }
11816   } else {
11817     const char *StackProbeSymbol =
11818       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
11819
11820     BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
11821       .addExternalSymbol(StackProbeSymbol)
11822       .addReg(X86::EAX, RegState::Implicit)
11823       .addReg(X86::ESP, RegState::Implicit)
11824       .addReg(X86::EAX, RegState::Define | RegState::Implicit)
11825       .addReg(X86::ESP, RegState::Define | RegState::Implicit)
11826       .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11827   }
11828
11829   MI->eraseFromParent();   // The pseudo instruction is gone now.
11830   return BB;
11831 }
11832
11833 MachineBasicBlock *
11834 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
11835                                       MachineBasicBlock *BB) const {
11836   // This is pretty easy.  We're taking the value that we received from
11837   // our load from the relocation, sticking it in either RDI (x86-64)
11838   // or EAX and doing an indirect call.  The return value will then
11839   // be in the normal return register.
11840   const X86InstrInfo *TII
11841     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
11842   DebugLoc DL = MI->getDebugLoc();
11843   MachineFunction *F = BB->getParent();
11844
11845   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
11846   assert(MI->getOperand(3).isGlobal() && "This should be a global");
11847
11848   if (Subtarget->is64Bit()) {
11849     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11850                                       TII->get(X86::MOV64rm), X86::RDI)
11851     .addReg(X86::RIP)
11852     .addImm(0).addReg(0)
11853     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11854                       MI->getOperand(3).getTargetFlags())
11855     .addReg(0);
11856     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
11857     addDirectMem(MIB, X86::RDI);
11858   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
11859     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11860                                       TII->get(X86::MOV32rm), X86::EAX)
11861     .addReg(0)
11862     .addImm(0).addReg(0)
11863     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11864                       MI->getOperand(3).getTargetFlags())
11865     .addReg(0);
11866     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
11867     addDirectMem(MIB, X86::EAX);
11868   } else {
11869     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11870                                       TII->get(X86::MOV32rm), X86::EAX)
11871     .addReg(TII->getGlobalBaseReg(F))
11872     .addImm(0).addReg(0)
11873     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11874                       MI->getOperand(3).getTargetFlags())
11875     .addReg(0);
11876     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
11877     addDirectMem(MIB, X86::EAX);
11878   }
11879
11880   MI->eraseFromParent(); // The pseudo instruction is gone now.
11881   return BB;
11882 }
11883
11884 MachineBasicBlock *
11885 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
11886                                                MachineBasicBlock *BB) const {
11887   switch (MI->getOpcode()) {
11888   default: assert(false && "Unexpected instr type to insert");
11889   case X86::TAILJMPd64:
11890   case X86::TAILJMPr64:
11891   case X86::TAILJMPm64:
11892     assert(!"TAILJMP64 would not be touched here.");
11893   case X86::TCRETURNdi64:
11894   case X86::TCRETURNri64:
11895   case X86::TCRETURNmi64:
11896     // Defs of TCRETURNxx64 has Win64's callee-saved registers, as subset.
11897     // On AMD64, additional defs should be added before register allocation.
11898     if (!Subtarget->isTargetWin64()) {
11899       MI->addRegisterDefined(X86::RSI);
11900       MI->addRegisterDefined(X86::RDI);
11901       MI->addRegisterDefined(X86::XMM6);
11902       MI->addRegisterDefined(X86::XMM7);
11903       MI->addRegisterDefined(X86::XMM8);
11904       MI->addRegisterDefined(X86::XMM9);
11905       MI->addRegisterDefined(X86::XMM10);
11906       MI->addRegisterDefined(X86::XMM11);
11907       MI->addRegisterDefined(X86::XMM12);
11908       MI->addRegisterDefined(X86::XMM13);
11909       MI->addRegisterDefined(X86::XMM14);
11910       MI->addRegisterDefined(X86::XMM15);
11911     }
11912     return BB;
11913   case X86::WIN_ALLOCA:
11914     return EmitLoweredWinAlloca(MI, BB);
11915   case X86::SEG_ALLOCA_32:
11916     return EmitLoweredSegAlloca(MI, BB, false);
11917   case X86::SEG_ALLOCA_64:
11918     return EmitLoweredSegAlloca(MI, BB, true);
11919   case X86::TLSCall_32:
11920   case X86::TLSCall_64:
11921     return EmitLoweredTLSCall(MI, BB);
11922   case X86::CMOV_GR8:
11923   case X86::CMOV_FR32:
11924   case X86::CMOV_FR64:
11925   case X86::CMOV_V4F32:
11926   case X86::CMOV_V2F64:
11927   case X86::CMOV_V2I64:
11928   case X86::CMOV_V8F32:
11929   case X86::CMOV_V4F64:
11930   case X86::CMOV_V4I64:
11931   case X86::CMOV_GR16:
11932   case X86::CMOV_GR32:
11933   case X86::CMOV_RFP32:
11934   case X86::CMOV_RFP64:
11935   case X86::CMOV_RFP80:
11936     return EmitLoweredSelect(MI, BB);
11937
11938   case X86::FP32_TO_INT16_IN_MEM:
11939   case X86::FP32_TO_INT32_IN_MEM:
11940   case X86::FP32_TO_INT64_IN_MEM:
11941   case X86::FP64_TO_INT16_IN_MEM:
11942   case X86::FP64_TO_INT32_IN_MEM:
11943   case X86::FP64_TO_INT64_IN_MEM:
11944   case X86::FP80_TO_INT16_IN_MEM:
11945   case X86::FP80_TO_INT32_IN_MEM:
11946   case X86::FP80_TO_INT64_IN_MEM: {
11947     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11948     DebugLoc DL = MI->getDebugLoc();
11949
11950     // Change the floating point control register to use "round towards zero"
11951     // mode when truncating to an integer value.
11952     MachineFunction *F = BB->getParent();
11953     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
11954     addFrameReference(BuildMI(*BB, MI, DL,
11955                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
11956
11957     // Load the old value of the high byte of the control word...
11958     unsigned OldCW =
11959       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
11960     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
11961                       CWFrameIdx);
11962
11963     // Set the high part to be round to zero...
11964     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
11965       .addImm(0xC7F);
11966
11967     // Reload the modified control word now...
11968     addFrameReference(BuildMI(*BB, MI, DL,
11969                               TII->get(X86::FLDCW16m)), CWFrameIdx);
11970
11971     // Restore the memory image of control word to original value
11972     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
11973       .addReg(OldCW);
11974
11975     // Get the X86 opcode to use.
11976     unsigned Opc;
11977     switch (MI->getOpcode()) {
11978     default: llvm_unreachable("illegal opcode!");
11979     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
11980     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
11981     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
11982     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
11983     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
11984     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
11985     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
11986     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
11987     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
11988     }
11989
11990     X86AddressMode AM;
11991     MachineOperand &Op = MI->getOperand(0);
11992     if (Op.isReg()) {
11993       AM.BaseType = X86AddressMode::RegBase;
11994       AM.Base.Reg = Op.getReg();
11995     } else {
11996       AM.BaseType = X86AddressMode::FrameIndexBase;
11997       AM.Base.FrameIndex = Op.getIndex();
11998     }
11999     Op = MI->getOperand(1);
12000     if (Op.isImm())
12001       AM.Scale = Op.getImm();
12002     Op = MI->getOperand(2);
12003     if (Op.isImm())
12004       AM.IndexReg = Op.getImm();
12005     Op = MI->getOperand(3);
12006     if (Op.isGlobal()) {
12007       AM.GV = Op.getGlobal();
12008     } else {
12009       AM.Disp = Op.getImm();
12010     }
12011     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
12012                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
12013
12014     // Reload the original control word now.
12015     addFrameReference(BuildMI(*BB, MI, DL,
12016                               TII->get(X86::FLDCW16m)), CWFrameIdx);
12017
12018     MI->eraseFromParent();   // The pseudo instruction is gone now.
12019     return BB;
12020   }
12021     // String/text processing lowering.
12022   case X86::PCMPISTRM128REG:
12023   case X86::VPCMPISTRM128REG:
12024     return EmitPCMP(MI, BB, 3, false /* in-mem */);
12025   case X86::PCMPISTRM128MEM:
12026   case X86::VPCMPISTRM128MEM:
12027     return EmitPCMP(MI, BB, 3, true /* in-mem */);
12028   case X86::PCMPESTRM128REG:
12029   case X86::VPCMPESTRM128REG:
12030     return EmitPCMP(MI, BB, 5, false /* in mem */);
12031   case X86::PCMPESTRM128MEM:
12032   case X86::VPCMPESTRM128MEM:
12033     return EmitPCMP(MI, BB, 5, true /* in mem */);
12034
12035     // Thread synchronization.
12036   case X86::MONITOR:
12037     return EmitMonitor(MI, BB);
12038   case X86::MWAIT:
12039     return EmitMwait(MI, BB);
12040
12041     // Atomic Lowering.
12042   case X86::ATOMAND32:
12043     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
12044                                                X86::AND32ri, X86::MOV32rm,
12045                                                X86::LCMPXCHG32,
12046                                                X86::NOT32r, X86::EAX,
12047                                                X86::GR32RegisterClass);
12048   case X86::ATOMOR32:
12049     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
12050                                                X86::OR32ri, X86::MOV32rm,
12051                                                X86::LCMPXCHG32,
12052                                                X86::NOT32r, X86::EAX,
12053                                                X86::GR32RegisterClass);
12054   case X86::ATOMXOR32:
12055     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
12056                                                X86::XOR32ri, X86::MOV32rm,
12057                                                X86::LCMPXCHG32,
12058                                                X86::NOT32r, X86::EAX,
12059                                                X86::GR32RegisterClass);
12060   case X86::ATOMNAND32:
12061     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
12062                                                X86::AND32ri, X86::MOV32rm,
12063                                                X86::LCMPXCHG32,
12064                                                X86::NOT32r, X86::EAX,
12065                                                X86::GR32RegisterClass, true);
12066   case X86::ATOMMIN32:
12067     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
12068   case X86::ATOMMAX32:
12069     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
12070   case X86::ATOMUMIN32:
12071     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
12072   case X86::ATOMUMAX32:
12073     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
12074
12075   case X86::ATOMAND16:
12076     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
12077                                                X86::AND16ri, X86::MOV16rm,
12078                                                X86::LCMPXCHG16,
12079                                                X86::NOT16r, X86::AX,
12080                                                X86::GR16RegisterClass);
12081   case X86::ATOMOR16:
12082     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
12083                                                X86::OR16ri, X86::MOV16rm,
12084                                                X86::LCMPXCHG16,
12085                                                X86::NOT16r, X86::AX,
12086                                                X86::GR16RegisterClass);
12087   case X86::ATOMXOR16:
12088     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
12089                                                X86::XOR16ri, X86::MOV16rm,
12090                                                X86::LCMPXCHG16,
12091                                                X86::NOT16r, X86::AX,
12092                                                X86::GR16RegisterClass);
12093   case X86::ATOMNAND16:
12094     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
12095                                                X86::AND16ri, X86::MOV16rm,
12096                                                X86::LCMPXCHG16,
12097                                                X86::NOT16r, X86::AX,
12098                                                X86::GR16RegisterClass, true);
12099   case X86::ATOMMIN16:
12100     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
12101   case X86::ATOMMAX16:
12102     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
12103   case X86::ATOMUMIN16:
12104     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
12105   case X86::ATOMUMAX16:
12106     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
12107
12108   case X86::ATOMAND8:
12109     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
12110                                                X86::AND8ri, X86::MOV8rm,
12111                                                X86::LCMPXCHG8,
12112                                                X86::NOT8r, X86::AL,
12113                                                X86::GR8RegisterClass);
12114   case X86::ATOMOR8:
12115     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
12116                                                X86::OR8ri, X86::MOV8rm,
12117                                                X86::LCMPXCHG8,
12118                                                X86::NOT8r, X86::AL,
12119                                                X86::GR8RegisterClass);
12120   case X86::ATOMXOR8:
12121     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
12122                                                X86::XOR8ri, X86::MOV8rm,
12123                                                X86::LCMPXCHG8,
12124                                                X86::NOT8r, X86::AL,
12125                                                X86::GR8RegisterClass);
12126   case X86::ATOMNAND8:
12127     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
12128                                                X86::AND8ri, X86::MOV8rm,
12129                                                X86::LCMPXCHG8,
12130                                                X86::NOT8r, X86::AL,
12131                                                X86::GR8RegisterClass, true);
12132   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
12133   // This group is for 64-bit host.
12134   case X86::ATOMAND64:
12135     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
12136                                                X86::AND64ri32, X86::MOV64rm,
12137                                                X86::LCMPXCHG64,
12138                                                X86::NOT64r, X86::RAX,
12139                                                X86::GR64RegisterClass);
12140   case X86::ATOMOR64:
12141     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
12142                                                X86::OR64ri32, X86::MOV64rm,
12143                                                X86::LCMPXCHG64,
12144                                                X86::NOT64r, X86::RAX,
12145                                                X86::GR64RegisterClass);
12146   case X86::ATOMXOR64:
12147     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
12148                                                X86::XOR64ri32, X86::MOV64rm,
12149                                                X86::LCMPXCHG64,
12150                                                X86::NOT64r, X86::RAX,
12151                                                X86::GR64RegisterClass);
12152   case X86::ATOMNAND64:
12153     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
12154                                                X86::AND64ri32, X86::MOV64rm,
12155                                                X86::LCMPXCHG64,
12156                                                X86::NOT64r, X86::RAX,
12157                                                X86::GR64RegisterClass, true);
12158   case X86::ATOMMIN64:
12159     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
12160   case X86::ATOMMAX64:
12161     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
12162   case X86::ATOMUMIN64:
12163     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
12164   case X86::ATOMUMAX64:
12165     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
12166
12167   // This group does 64-bit operations on a 32-bit host.
12168   case X86::ATOMAND6432:
12169     return EmitAtomicBit6432WithCustomInserter(MI, BB,
12170                                                X86::AND32rr, X86::AND32rr,
12171                                                X86::AND32ri, X86::AND32ri,
12172                                                false);
12173   case X86::ATOMOR6432:
12174     return EmitAtomicBit6432WithCustomInserter(MI, BB,
12175                                                X86::OR32rr, X86::OR32rr,
12176                                                X86::OR32ri, X86::OR32ri,
12177                                                false);
12178   case X86::ATOMXOR6432:
12179     return EmitAtomicBit6432WithCustomInserter(MI, BB,
12180                                                X86::XOR32rr, X86::XOR32rr,
12181                                                X86::XOR32ri, X86::XOR32ri,
12182                                                false);
12183   case X86::ATOMNAND6432:
12184     return EmitAtomicBit6432WithCustomInserter(MI, BB,
12185                                                X86::AND32rr, X86::AND32rr,
12186                                                X86::AND32ri, X86::AND32ri,
12187                                                true);
12188   case X86::ATOMADD6432:
12189     return EmitAtomicBit6432WithCustomInserter(MI, BB,
12190                                                X86::ADD32rr, X86::ADC32rr,
12191                                                X86::ADD32ri, X86::ADC32ri,
12192                                                false);
12193   case X86::ATOMSUB6432:
12194     return EmitAtomicBit6432WithCustomInserter(MI, BB,
12195                                                X86::SUB32rr, X86::SBB32rr,
12196                                                X86::SUB32ri, X86::SBB32ri,
12197                                                false);
12198   case X86::ATOMSWAP6432:
12199     return EmitAtomicBit6432WithCustomInserter(MI, BB,
12200                                                X86::MOV32rr, X86::MOV32rr,
12201                                                X86::MOV32ri, X86::MOV32ri,
12202                                                false);
12203   case X86::VASTART_SAVE_XMM_REGS:
12204     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
12205
12206   case X86::VAARG_64:
12207     return EmitVAARG64WithCustomInserter(MI, BB);
12208   }
12209 }
12210
12211 //===----------------------------------------------------------------------===//
12212 //                           X86 Optimization Hooks
12213 //===----------------------------------------------------------------------===//
12214
12215 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
12216                                                        const APInt &Mask,
12217                                                        APInt &KnownZero,
12218                                                        APInt &KnownOne,
12219                                                        const SelectionDAG &DAG,
12220                                                        unsigned Depth) const {
12221   unsigned Opc = Op.getOpcode();
12222   assert((Opc >= ISD::BUILTIN_OP_END ||
12223           Opc == ISD::INTRINSIC_WO_CHAIN ||
12224           Opc == ISD::INTRINSIC_W_CHAIN ||
12225           Opc == ISD::INTRINSIC_VOID) &&
12226          "Should use MaskedValueIsZero if you don't know whether Op"
12227          " is a target node!");
12228
12229   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
12230   switch (Opc) {
12231   default: break;
12232   case X86ISD::ADD:
12233   case X86ISD::SUB:
12234   case X86ISD::ADC:
12235   case X86ISD::SBB:
12236   case X86ISD::SMUL:
12237   case X86ISD::UMUL:
12238   case X86ISD::INC:
12239   case X86ISD::DEC:
12240   case X86ISD::OR:
12241   case X86ISD::XOR:
12242   case X86ISD::AND:
12243     // These nodes' second result is a boolean.
12244     if (Op.getResNo() == 0)
12245       break;
12246     // Fallthrough
12247   case X86ISD::SETCC:
12248     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
12249                                        Mask.getBitWidth() - 1);
12250     break;
12251   }
12252 }
12253
12254 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
12255                                                          unsigned Depth) const {
12256   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
12257   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
12258     return Op.getValueType().getScalarType().getSizeInBits();
12259
12260   // Fallback case.
12261   return 1;
12262 }
12263
12264 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
12265 /// node is a GlobalAddress + offset.
12266 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
12267                                        const GlobalValue* &GA,
12268                                        int64_t &Offset) const {
12269   if (N->getOpcode() == X86ISD::Wrapper) {
12270     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
12271       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
12272       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
12273       return true;
12274     }
12275   }
12276   return TargetLowering::isGAPlusOffset(N, GA, Offset);
12277 }
12278
12279 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
12280 /// same as extracting the high 128-bit part of 256-bit vector and then
12281 /// inserting the result into the low part of a new 256-bit vector
12282 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
12283   EVT VT = SVOp->getValueType(0);
12284   int NumElems = VT.getVectorNumElements();
12285
12286   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
12287   for (int i = 0, j = NumElems/2; i < NumElems/2; ++i, ++j)
12288     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
12289         SVOp->getMaskElt(j) >= 0)
12290       return false;
12291
12292   return true;
12293 }
12294
12295 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
12296 /// same as extracting the low 128-bit part of 256-bit vector and then
12297 /// inserting the result into the high part of a new 256-bit vector
12298 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
12299   EVT VT = SVOp->getValueType(0);
12300   int NumElems = VT.getVectorNumElements();
12301
12302   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
12303   for (int i = NumElems/2, j = 0; i < NumElems; ++i, ++j)
12304     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
12305         SVOp->getMaskElt(j) >= 0)
12306       return false;
12307
12308   return true;
12309 }
12310
12311 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
12312 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
12313                                         TargetLowering::DAGCombinerInfo &DCI) {
12314   DebugLoc dl = N->getDebugLoc();
12315   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
12316   SDValue V1 = SVOp->getOperand(0);
12317   SDValue V2 = SVOp->getOperand(1);
12318   EVT VT = SVOp->getValueType(0);
12319   int NumElems = VT.getVectorNumElements();
12320
12321   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
12322       V2.getOpcode() == ISD::CONCAT_VECTORS) {
12323     //
12324     //                   0,0,0,...
12325     //                      |
12326     //    V      UNDEF    BUILD_VECTOR    UNDEF
12327     //     \      /           \           /
12328     //  CONCAT_VECTOR         CONCAT_VECTOR
12329     //         \                  /
12330     //          \                /
12331     //          RESULT: V + zero extended
12332     //
12333     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
12334         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
12335         V1.getOperand(1).getOpcode() != ISD::UNDEF)
12336       return SDValue();
12337
12338     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
12339       return SDValue();
12340
12341     // To match the shuffle mask, the first half of the mask should
12342     // be exactly the first vector, and all the rest a splat with the
12343     // first element of the second one.
12344     for (int i = 0; i < NumElems/2; ++i)
12345       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
12346           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
12347         return SDValue();
12348
12349     // Emit a zeroed vector and insert the desired subvector on its
12350     // first half.
12351     SDValue Zeros = getZeroVector(VT, true /* HasSSE2 */, DAG, dl);
12352     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0),
12353                          DAG.getConstant(0, MVT::i32), DAG, dl);
12354     return DCI.CombineTo(N, InsV);
12355   }
12356
12357   //===--------------------------------------------------------------------===//
12358   // Combine some shuffles into subvector extracts and inserts:
12359   //
12360
12361   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
12362   if (isShuffleHigh128VectorInsertLow(SVOp)) {
12363     SDValue V = Extract128BitVector(V1, DAG.getConstant(NumElems/2, MVT::i32),
12364                                     DAG, dl);
12365     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT),
12366                                       V, DAG.getConstant(0, MVT::i32), DAG, dl);
12367     return DCI.CombineTo(N, InsV);
12368   }
12369
12370   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
12371   if (isShuffleLow128VectorInsertHigh(SVOp)) {
12372     SDValue V = Extract128BitVector(V1, DAG.getConstant(0, MVT::i32), DAG, dl);
12373     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT),
12374                              V, DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
12375     return DCI.CombineTo(N, InsV);
12376   }
12377
12378   return SDValue();
12379 }
12380
12381 /// PerformShuffleCombine - Performs several different shuffle combines.
12382 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
12383                                      TargetLowering::DAGCombinerInfo &DCI,
12384                                      const X86Subtarget *Subtarget) {
12385   DebugLoc dl = N->getDebugLoc();
12386   EVT VT = N->getValueType(0);
12387
12388   // Don't create instructions with illegal types after legalize types has run.
12389   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12390   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
12391     return SDValue();
12392
12393   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
12394   if (Subtarget->hasAVX() && VT.getSizeInBits() == 256 &&
12395       N->getOpcode() == ISD::VECTOR_SHUFFLE)
12396     return PerformShuffleCombine256(N, DAG, DCI);
12397
12398   // Only handle 128 wide vector from here on.
12399   if (VT.getSizeInBits() != 128)
12400     return SDValue();
12401
12402   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
12403   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
12404   // consecutive, non-overlapping, and in the right order.
12405   SmallVector<SDValue, 16> Elts;
12406   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
12407     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
12408
12409   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
12410 }
12411
12412 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
12413 /// generation and convert it from being a bunch of shuffles and extracts
12414 /// to a simple store and scalar loads to extract the elements.
12415 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
12416                                                 const TargetLowering &TLI) {
12417   SDValue InputVector = N->getOperand(0);
12418
12419   // Only operate on vectors of 4 elements, where the alternative shuffling
12420   // gets to be more expensive.
12421   if (InputVector.getValueType() != MVT::v4i32)
12422     return SDValue();
12423
12424   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
12425   // single use which is a sign-extend or zero-extend, and all elements are
12426   // used.
12427   SmallVector<SDNode *, 4> Uses;
12428   unsigned ExtractedElements = 0;
12429   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
12430        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
12431     if (UI.getUse().getResNo() != InputVector.getResNo())
12432       return SDValue();
12433
12434     SDNode *Extract = *UI;
12435     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12436       return SDValue();
12437
12438     if (Extract->getValueType(0) != MVT::i32)
12439       return SDValue();
12440     if (!Extract->hasOneUse())
12441       return SDValue();
12442     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
12443         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
12444       return SDValue();
12445     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
12446       return SDValue();
12447
12448     // Record which element was extracted.
12449     ExtractedElements |=
12450       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
12451
12452     Uses.push_back(Extract);
12453   }
12454
12455   // If not all the elements were used, this may not be worthwhile.
12456   if (ExtractedElements != 15)
12457     return SDValue();
12458
12459   // Ok, we've now decided to do the transformation.
12460   DebugLoc dl = InputVector.getDebugLoc();
12461
12462   // Store the value to a temporary stack slot.
12463   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
12464   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
12465                             MachinePointerInfo(), false, false, 0);
12466
12467   // Replace each use (extract) with a load of the appropriate element.
12468   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
12469        UE = Uses.end(); UI != UE; ++UI) {
12470     SDNode *Extract = *UI;
12471
12472     // cOMpute the element's address.
12473     SDValue Idx = Extract->getOperand(1);
12474     unsigned EltSize =
12475         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
12476     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
12477     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
12478
12479     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
12480                                      StackPtr, OffsetVal);
12481
12482     // Load the scalar.
12483     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
12484                                      ScalarAddr, MachinePointerInfo(),
12485                                      false, false, 0);
12486
12487     // Replace the exact with the load.
12488     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
12489   }
12490
12491   // The replacement was made in place; don't return anything.
12492   return SDValue();
12493 }
12494
12495 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
12496 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
12497                                     const X86Subtarget *Subtarget) {
12498   DebugLoc DL = N->getDebugLoc();
12499   SDValue Cond = N->getOperand(0);
12500   // Get the LHS/RHS of the select.
12501   SDValue LHS = N->getOperand(1);
12502   SDValue RHS = N->getOperand(2);
12503
12504   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
12505   // instructions match the semantics of the common C idiom x<y?x:y but not
12506   // x<=y?x:y, because of how they handle negative zero (which can be
12507   // ignored in unsafe-math mode).
12508   if (Subtarget->hasSSE2() &&
12509       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
12510       Cond.getOpcode() == ISD::SETCC) {
12511     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
12512
12513     unsigned Opcode = 0;
12514     // Check for x CC y ? x : y.
12515     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
12516         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
12517       switch (CC) {
12518       default: break;
12519       case ISD::SETULT:
12520         // Converting this to a min would handle NaNs incorrectly, and swapping
12521         // the operands would cause it to handle comparisons between positive
12522         // and negative zero incorrectly.
12523         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
12524           if (!UnsafeFPMath &&
12525               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
12526             break;
12527           std::swap(LHS, RHS);
12528         }
12529         Opcode = X86ISD::FMIN;
12530         break;
12531       case ISD::SETOLE:
12532         // Converting this to a min would handle comparisons between positive
12533         // and negative zero incorrectly.
12534         if (!UnsafeFPMath &&
12535             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
12536           break;
12537         Opcode = X86ISD::FMIN;
12538         break;
12539       case ISD::SETULE:
12540         // Converting this to a min would handle both negative zeros and NaNs
12541         // incorrectly, but we can swap the operands to fix both.
12542         std::swap(LHS, RHS);
12543       case ISD::SETOLT:
12544       case ISD::SETLT:
12545       case ISD::SETLE:
12546         Opcode = X86ISD::FMIN;
12547         break;
12548
12549       case ISD::SETOGE:
12550         // Converting this to a max would handle comparisons between positive
12551         // and negative zero incorrectly.
12552         if (!UnsafeFPMath &&
12553             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
12554           break;
12555         Opcode = X86ISD::FMAX;
12556         break;
12557       case ISD::SETUGT:
12558         // Converting this to a max would handle NaNs incorrectly, and swapping
12559         // the operands would cause it to handle comparisons between positive
12560         // and negative zero incorrectly.
12561         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
12562           if (!UnsafeFPMath &&
12563               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
12564             break;
12565           std::swap(LHS, RHS);
12566         }
12567         Opcode = X86ISD::FMAX;
12568         break;
12569       case ISD::SETUGE:
12570         // Converting this to a max would handle both negative zeros and NaNs
12571         // incorrectly, but we can swap the operands to fix both.
12572         std::swap(LHS, RHS);
12573       case ISD::SETOGT:
12574       case ISD::SETGT:
12575       case ISD::SETGE:
12576         Opcode = X86ISD::FMAX;
12577         break;
12578       }
12579     // Check for x CC y ? y : x -- a min/max with reversed arms.
12580     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
12581                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
12582       switch (CC) {
12583       default: break;
12584       case ISD::SETOGE:
12585         // Converting this to a min would handle comparisons between positive
12586         // and negative zero incorrectly, and swapping the operands would
12587         // cause it to handle NaNs incorrectly.
12588         if (!UnsafeFPMath &&
12589             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
12590           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
12591             break;
12592           std::swap(LHS, RHS);
12593         }
12594         Opcode = X86ISD::FMIN;
12595         break;
12596       case ISD::SETUGT:
12597         // Converting this to a min would handle NaNs incorrectly.
12598         if (!UnsafeFPMath &&
12599             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
12600           break;
12601         Opcode = X86ISD::FMIN;
12602         break;
12603       case ISD::SETUGE:
12604         // Converting this to a min would handle both negative zeros and NaNs
12605         // incorrectly, but we can swap the operands to fix both.
12606         std::swap(LHS, RHS);
12607       case ISD::SETOGT:
12608       case ISD::SETGT:
12609       case ISD::SETGE:
12610         Opcode = X86ISD::FMIN;
12611         break;
12612
12613       case ISD::SETULT:
12614         // Converting this to a max would handle NaNs incorrectly.
12615         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
12616           break;
12617         Opcode = X86ISD::FMAX;
12618         break;
12619       case ISD::SETOLE:
12620         // Converting this to a max would handle comparisons between positive
12621         // and negative zero incorrectly, and swapping the operands would
12622         // cause it to handle NaNs incorrectly.
12623         if (!UnsafeFPMath &&
12624             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
12625           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
12626             break;
12627           std::swap(LHS, RHS);
12628         }
12629         Opcode = X86ISD::FMAX;
12630         break;
12631       case ISD::SETULE:
12632         // Converting this to a max would handle both negative zeros and NaNs
12633         // incorrectly, but we can swap the operands to fix both.
12634         std::swap(LHS, RHS);
12635       case ISD::SETOLT:
12636       case ISD::SETLT:
12637       case ISD::SETLE:
12638         Opcode = X86ISD::FMAX;
12639         break;
12640       }
12641     }
12642
12643     if (Opcode)
12644       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
12645   }
12646
12647   // If this is a select between two integer constants, try to do some
12648   // optimizations.
12649   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
12650     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
12651       // Don't do this for crazy integer types.
12652       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
12653         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
12654         // so that TrueC (the true value) is larger than FalseC.
12655         bool NeedsCondInvert = false;
12656
12657         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
12658             // Efficiently invertible.
12659             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
12660              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
12661               isa<ConstantSDNode>(Cond.getOperand(1))))) {
12662           NeedsCondInvert = true;
12663           std::swap(TrueC, FalseC);
12664         }
12665
12666         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
12667         if (FalseC->getAPIntValue() == 0 &&
12668             TrueC->getAPIntValue().isPowerOf2()) {
12669           if (NeedsCondInvert) // Invert the condition if needed.
12670             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
12671                                DAG.getConstant(1, Cond.getValueType()));
12672
12673           // Zero extend the condition if needed.
12674           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
12675
12676           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
12677           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
12678                              DAG.getConstant(ShAmt, MVT::i8));
12679         }
12680
12681         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
12682         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
12683           if (NeedsCondInvert) // Invert the condition if needed.
12684             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
12685                                DAG.getConstant(1, Cond.getValueType()));
12686
12687           // Zero extend the condition if needed.
12688           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
12689                              FalseC->getValueType(0), Cond);
12690           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
12691                              SDValue(FalseC, 0));
12692         }
12693
12694         // Optimize cases that will turn into an LEA instruction.  This requires
12695         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
12696         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
12697           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
12698           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
12699
12700           bool isFastMultiplier = false;
12701           if (Diff < 10) {
12702             switch ((unsigned char)Diff) {
12703               default: break;
12704               case 1:  // result = add base, cond
12705               case 2:  // result = lea base(    , cond*2)
12706               case 3:  // result = lea base(cond, cond*2)
12707               case 4:  // result = lea base(    , cond*4)
12708               case 5:  // result = lea base(cond, cond*4)
12709               case 8:  // result = lea base(    , cond*8)
12710               case 9:  // result = lea base(cond, cond*8)
12711                 isFastMultiplier = true;
12712                 break;
12713             }
12714           }
12715
12716           if (isFastMultiplier) {
12717             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
12718             if (NeedsCondInvert) // Invert the condition if needed.
12719               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
12720                                  DAG.getConstant(1, Cond.getValueType()));
12721
12722             // Zero extend the condition if needed.
12723             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
12724                                Cond);
12725             // Scale the condition by the difference.
12726             if (Diff != 1)
12727               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
12728                                  DAG.getConstant(Diff, Cond.getValueType()));
12729
12730             // Add the base if non-zero.
12731             if (FalseC->getAPIntValue() != 0)
12732               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
12733                                  SDValue(FalseC, 0));
12734             return Cond;
12735           }
12736         }
12737       }
12738   }
12739
12740   return SDValue();
12741 }
12742
12743 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
12744 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
12745                                   TargetLowering::DAGCombinerInfo &DCI) {
12746   DebugLoc DL = N->getDebugLoc();
12747
12748   // If the flag operand isn't dead, don't touch this CMOV.
12749   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
12750     return SDValue();
12751
12752   SDValue FalseOp = N->getOperand(0);
12753   SDValue TrueOp = N->getOperand(1);
12754   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
12755   SDValue Cond = N->getOperand(3);
12756   if (CC == X86::COND_E || CC == X86::COND_NE) {
12757     switch (Cond.getOpcode()) {
12758     default: break;
12759     case X86ISD::BSR:
12760     case X86ISD::BSF:
12761       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
12762       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
12763         return (CC == X86::COND_E) ? FalseOp : TrueOp;
12764     }
12765   }
12766
12767   // If this is a select between two integer constants, try to do some
12768   // optimizations.  Note that the operands are ordered the opposite of SELECT
12769   // operands.
12770   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
12771     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
12772       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
12773       // larger than FalseC (the false value).
12774       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
12775         CC = X86::GetOppositeBranchCondition(CC);
12776         std::swap(TrueC, FalseC);
12777       }
12778
12779       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
12780       // This is efficient for any integer data type (including i8/i16) and
12781       // shift amount.
12782       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
12783         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
12784                            DAG.getConstant(CC, MVT::i8), Cond);
12785
12786         // Zero extend the condition if needed.
12787         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
12788
12789         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
12790         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
12791                            DAG.getConstant(ShAmt, MVT::i8));
12792         if (N->getNumValues() == 2)  // Dead flag value?
12793           return DCI.CombineTo(N, Cond, SDValue());
12794         return Cond;
12795       }
12796
12797       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
12798       // for any integer data type, including i8/i16.
12799       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
12800         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
12801                            DAG.getConstant(CC, MVT::i8), Cond);
12802
12803         // Zero extend the condition if needed.
12804         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
12805                            FalseC->getValueType(0), Cond);
12806         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
12807                            SDValue(FalseC, 0));
12808
12809         if (N->getNumValues() == 2)  // Dead flag value?
12810           return DCI.CombineTo(N, Cond, SDValue());
12811         return Cond;
12812       }
12813
12814       // Optimize cases that will turn into an LEA instruction.  This requires
12815       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
12816       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
12817         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
12818         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
12819
12820         bool isFastMultiplier = false;
12821         if (Diff < 10) {
12822           switch ((unsigned char)Diff) {
12823           default: break;
12824           case 1:  // result = add base, cond
12825           case 2:  // result = lea base(    , cond*2)
12826           case 3:  // result = lea base(cond, cond*2)
12827           case 4:  // result = lea base(    , cond*4)
12828           case 5:  // result = lea base(cond, cond*4)
12829           case 8:  // result = lea base(    , cond*8)
12830           case 9:  // result = lea base(cond, cond*8)
12831             isFastMultiplier = true;
12832             break;
12833           }
12834         }
12835
12836         if (isFastMultiplier) {
12837           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
12838           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
12839                              DAG.getConstant(CC, MVT::i8), Cond);
12840           // Zero extend the condition if needed.
12841           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
12842                              Cond);
12843           // Scale the condition by the difference.
12844           if (Diff != 1)
12845             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
12846                                DAG.getConstant(Diff, Cond.getValueType()));
12847
12848           // Add the base if non-zero.
12849           if (FalseC->getAPIntValue() != 0)
12850             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
12851                                SDValue(FalseC, 0));
12852           if (N->getNumValues() == 2)  // Dead flag value?
12853             return DCI.CombineTo(N, Cond, SDValue());
12854           return Cond;
12855         }
12856       }
12857     }
12858   }
12859   return SDValue();
12860 }
12861
12862
12863 /// PerformMulCombine - Optimize a single multiply with constant into two
12864 /// in order to implement it with two cheaper instructions, e.g.
12865 /// LEA + SHL, LEA + LEA.
12866 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
12867                                  TargetLowering::DAGCombinerInfo &DCI) {
12868   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
12869     return SDValue();
12870
12871   EVT VT = N->getValueType(0);
12872   if (VT != MVT::i64)
12873     return SDValue();
12874
12875   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
12876   if (!C)
12877     return SDValue();
12878   uint64_t MulAmt = C->getZExtValue();
12879   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
12880     return SDValue();
12881
12882   uint64_t MulAmt1 = 0;
12883   uint64_t MulAmt2 = 0;
12884   if ((MulAmt % 9) == 0) {
12885     MulAmt1 = 9;
12886     MulAmt2 = MulAmt / 9;
12887   } else if ((MulAmt % 5) == 0) {
12888     MulAmt1 = 5;
12889     MulAmt2 = MulAmt / 5;
12890   } else if ((MulAmt % 3) == 0) {
12891     MulAmt1 = 3;
12892     MulAmt2 = MulAmt / 3;
12893   }
12894   if (MulAmt2 &&
12895       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
12896     DebugLoc DL = N->getDebugLoc();
12897
12898     if (isPowerOf2_64(MulAmt2) &&
12899         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
12900       // If second multiplifer is pow2, issue it first. We want the multiply by
12901       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
12902       // is an add.
12903       std::swap(MulAmt1, MulAmt2);
12904
12905     SDValue NewMul;
12906     if (isPowerOf2_64(MulAmt1))
12907       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
12908                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
12909     else
12910       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
12911                            DAG.getConstant(MulAmt1, VT));
12912
12913     if (isPowerOf2_64(MulAmt2))
12914       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
12915                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
12916     else
12917       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
12918                            DAG.getConstant(MulAmt2, VT));
12919
12920     // Do not add new nodes to DAG combiner worklist.
12921     DCI.CombineTo(N, NewMul, false);
12922   }
12923   return SDValue();
12924 }
12925
12926 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
12927   SDValue N0 = N->getOperand(0);
12928   SDValue N1 = N->getOperand(1);
12929   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
12930   EVT VT = N0.getValueType();
12931
12932   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
12933   // since the result of setcc_c is all zero's or all ones.
12934   if (N1C && N0.getOpcode() == ISD::AND &&
12935       N0.getOperand(1).getOpcode() == ISD::Constant) {
12936     SDValue N00 = N0.getOperand(0);
12937     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
12938         ((N00.getOpcode() == ISD::ANY_EXTEND ||
12939           N00.getOpcode() == ISD::ZERO_EXTEND) &&
12940          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
12941       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
12942       APInt ShAmt = N1C->getAPIntValue();
12943       Mask = Mask.shl(ShAmt);
12944       if (Mask != 0)
12945         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
12946                            N00, DAG.getConstant(Mask, VT));
12947     }
12948   }
12949
12950   return SDValue();
12951 }
12952
12953 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
12954 ///                       when possible.
12955 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
12956                                    const X86Subtarget *Subtarget) {
12957   EVT VT = N->getValueType(0);
12958   if (!VT.isVector() && VT.isInteger() &&
12959       N->getOpcode() == ISD::SHL)
12960     return PerformSHLCombine(N, DAG);
12961
12962   // On X86 with SSE2 support, we can transform this to a vector shift if
12963   // all elements are shifted by the same amount.  We can't do this in legalize
12964   // because the a constant vector is typically transformed to a constant pool
12965   // so we have no knowledge of the shift amount.
12966   if (!(Subtarget->hasSSE2() || Subtarget->hasAVX()))
12967     return SDValue();
12968
12969   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
12970     return SDValue();
12971
12972   SDValue ShAmtOp = N->getOperand(1);
12973   EVT EltVT = VT.getVectorElementType();
12974   DebugLoc DL = N->getDebugLoc();
12975   SDValue BaseShAmt = SDValue();
12976   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
12977     unsigned NumElts = VT.getVectorNumElements();
12978     unsigned i = 0;
12979     for (; i != NumElts; ++i) {
12980       SDValue Arg = ShAmtOp.getOperand(i);
12981       if (Arg.getOpcode() == ISD::UNDEF) continue;
12982       BaseShAmt = Arg;
12983       break;
12984     }
12985     for (; i != NumElts; ++i) {
12986       SDValue Arg = ShAmtOp.getOperand(i);
12987       if (Arg.getOpcode() == ISD::UNDEF) continue;
12988       if (Arg != BaseShAmt) {
12989         return SDValue();
12990       }
12991     }
12992   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
12993              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
12994     SDValue InVec = ShAmtOp.getOperand(0);
12995     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
12996       unsigned NumElts = InVec.getValueType().getVectorNumElements();
12997       unsigned i = 0;
12998       for (; i != NumElts; ++i) {
12999         SDValue Arg = InVec.getOperand(i);
13000         if (Arg.getOpcode() == ISD::UNDEF) continue;
13001         BaseShAmt = Arg;
13002         break;
13003       }
13004     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
13005        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
13006          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
13007          if (C->getZExtValue() == SplatIdx)
13008            BaseShAmt = InVec.getOperand(1);
13009        }
13010     }
13011     if (BaseShAmt.getNode() == 0)
13012       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
13013                               DAG.getIntPtrConstant(0));
13014   } else
13015     return SDValue();
13016
13017   // The shift amount is an i32.
13018   if (EltVT.bitsGT(MVT::i32))
13019     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
13020   else if (EltVT.bitsLT(MVT::i32))
13021     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
13022
13023   // The shift amount is identical so we can do a vector shift.
13024   SDValue  ValOp = N->getOperand(0);
13025   switch (N->getOpcode()) {
13026   default:
13027     llvm_unreachable("Unknown shift opcode!");
13028     break;
13029   case ISD::SHL:
13030     if (VT == MVT::v2i64)
13031       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
13032                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
13033                          ValOp, BaseShAmt);
13034     if (VT == MVT::v4i32)
13035       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
13036                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
13037                          ValOp, BaseShAmt);
13038     if (VT == MVT::v8i16)
13039       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
13040                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
13041                          ValOp, BaseShAmt);
13042     break;
13043   case ISD::SRA:
13044     if (VT == MVT::v4i32)
13045       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
13046                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
13047                          ValOp, BaseShAmt);
13048     if (VT == MVT::v8i16)
13049       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
13050                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
13051                          ValOp, BaseShAmt);
13052     break;
13053   case ISD::SRL:
13054     if (VT == MVT::v2i64)
13055       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
13056                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
13057                          ValOp, BaseShAmt);
13058     if (VT == MVT::v4i32)
13059       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
13060                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
13061                          ValOp, BaseShAmt);
13062     if (VT ==  MVT::v8i16)
13063       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
13064                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
13065                          ValOp, BaseShAmt);
13066     break;
13067   }
13068   return SDValue();
13069 }
13070
13071
13072 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
13073 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
13074 // and friends.  Likewise for OR -> CMPNEQSS.
13075 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
13076                             TargetLowering::DAGCombinerInfo &DCI,
13077                             const X86Subtarget *Subtarget) {
13078   unsigned opcode;
13079
13080   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
13081   // we're requiring SSE2 for both.
13082   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
13083     SDValue N0 = N->getOperand(0);
13084     SDValue N1 = N->getOperand(1);
13085     SDValue CMP0 = N0->getOperand(1);
13086     SDValue CMP1 = N1->getOperand(1);
13087     DebugLoc DL = N->getDebugLoc();
13088
13089     // The SETCCs should both refer to the same CMP.
13090     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
13091       return SDValue();
13092
13093     SDValue CMP00 = CMP0->getOperand(0);
13094     SDValue CMP01 = CMP0->getOperand(1);
13095     EVT     VT    = CMP00.getValueType();
13096
13097     if (VT == MVT::f32 || VT == MVT::f64) {
13098       bool ExpectingFlags = false;
13099       // Check for any users that want flags:
13100       for (SDNode::use_iterator UI = N->use_begin(),
13101              UE = N->use_end();
13102            !ExpectingFlags && UI != UE; ++UI)
13103         switch (UI->getOpcode()) {
13104         default:
13105         case ISD::BR_CC:
13106         case ISD::BRCOND:
13107         case ISD::SELECT:
13108           ExpectingFlags = true;
13109           break;
13110         case ISD::CopyToReg:
13111         case ISD::SIGN_EXTEND:
13112         case ISD::ZERO_EXTEND:
13113         case ISD::ANY_EXTEND:
13114           break;
13115         }
13116
13117       if (!ExpectingFlags) {
13118         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
13119         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
13120
13121         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
13122           X86::CondCode tmp = cc0;
13123           cc0 = cc1;
13124           cc1 = tmp;
13125         }
13126
13127         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
13128             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
13129           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
13130           X86ISD::NodeType NTOperator = is64BitFP ?
13131             X86ISD::FSETCCsd : X86ISD::FSETCCss;
13132           // FIXME: need symbolic constants for these magic numbers.
13133           // See X86ATTInstPrinter.cpp:printSSECC().
13134           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
13135           SDValue OnesOrZeroesF = DAG.getNode(NTOperator, DL, MVT::f32, CMP00, CMP01,
13136                                               DAG.getConstant(x86cc, MVT::i8));
13137           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, MVT::i32,
13138                                               OnesOrZeroesF);
13139           SDValue ANDed = DAG.getNode(ISD::AND, DL, MVT::i32, OnesOrZeroesI,
13140                                       DAG.getConstant(1, MVT::i32));
13141           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
13142           return OneBitOfTruth;
13143         }
13144       }
13145     }
13146   }
13147   return SDValue();
13148 }
13149
13150 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
13151 /// so it can be folded inside ANDNP.
13152 static bool CanFoldXORWithAllOnes(const SDNode *N) {
13153   EVT VT = N->getValueType(0);
13154
13155   // Match direct AllOnes for 128 and 256-bit vectors
13156   if (ISD::isBuildVectorAllOnes(N))
13157     return true;
13158
13159   // Look through a bit convert.
13160   if (N->getOpcode() == ISD::BITCAST)
13161     N = N->getOperand(0).getNode();
13162
13163   // Sometimes the operand may come from a insert_subvector building a 256-bit
13164   // allones vector
13165   if (VT.getSizeInBits() == 256 &&
13166       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
13167     SDValue V1 = N->getOperand(0);
13168     SDValue V2 = N->getOperand(1);
13169
13170     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
13171         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
13172         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
13173         ISD::isBuildVectorAllOnes(V2.getNode()))
13174       return true;
13175   }
13176
13177   return false;
13178 }
13179
13180 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
13181                                  TargetLowering::DAGCombinerInfo &DCI,
13182                                  const X86Subtarget *Subtarget) {
13183   if (DCI.isBeforeLegalizeOps())
13184     return SDValue();
13185
13186   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
13187   if (R.getNode())
13188     return R;
13189
13190   // Want to form ANDNP nodes:
13191   // 1) In the hopes of then easily combining them with OR and AND nodes
13192   //    to form PBLEND/PSIGN.
13193   // 2) To match ANDN packed intrinsics
13194   EVT VT = N->getValueType(0);
13195   if (VT != MVT::v2i64 && VT != MVT::v4i64)
13196     return SDValue();
13197
13198   SDValue N0 = N->getOperand(0);
13199   SDValue N1 = N->getOperand(1);
13200   DebugLoc DL = N->getDebugLoc();
13201
13202   // Check LHS for vnot
13203   if (N0.getOpcode() == ISD::XOR &&
13204       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
13205       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
13206     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
13207
13208   // Check RHS for vnot
13209   if (N1.getOpcode() == ISD::XOR &&
13210       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
13211       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
13212     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
13213
13214   return SDValue();
13215 }
13216
13217 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
13218                                 TargetLowering::DAGCombinerInfo &DCI,
13219                                 const X86Subtarget *Subtarget) {
13220   if (DCI.isBeforeLegalizeOps())
13221     return SDValue();
13222
13223   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
13224   if (R.getNode())
13225     return R;
13226
13227   EVT VT = N->getValueType(0);
13228   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64 && VT != MVT::v2i64)
13229     return SDValue();
13230
13231   SDValue N0 = N->getOperand(0);
13232   SDValue N1 = N->getOperand(1);
13233
13234   // look for psign/blend
13235   if (Subtarget->hasSSSE3()) {
13236     if (VT == MVT::v2i64) {
13237       // Canonicalize pandn to RHS
13238       if (N0.getOpcode() == X86ISD::ANDNP)
13239         std::swap(N0, N1);
13240       // or (and (m, x), (pandn m, y))
13241       if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
13242         SDValue Mask = N1.getOperand(0);
13243         SDValue X    = N1.getOperand(1);
13244         SDValue Y;
13245         if (N0.getOperand(0) == Mask)
13246           Y = N0.getOperand(1);
13247         if (N0.getOperand(1) == Mask)
13248           Y = N0.getOperand(0);
13249
13250         // Check to see if the mask appeared in both the AND and ANDNP and
13251         if (!Y.getNode())
13252           return SDValue();
13253
13254         // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
13255         if (Mask.getOpcode() != ISD::BITCAST ||
13256             X.getOpcode() != ISD::BITCAST ||
13257             Y.getOpcode() != ISD::BITCAST)
13258           return SDValue();
13259
13260         // Look through mask bitcast.
13261         Mask = Mask.getOperand(0);
13262         EVT MaskVT = Mask.getValueType();
13263
13264         // Validate that the Mask operand is a vector sra node.  The sra node
13265         // will be an intrinsic.
13266         if (Mask.getOpcode() != ISD::INTRINSIC_WO_CHAIN)
13267           return SDValue();
13268
13269         // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
13270         // there is no psrai.b
13271         switch (cast<ConstantSDNode>(Mask.getOperand(0))->getZExtValue()) {
13272         case Intrinsic::x86_sse2_psrai_w:
13273         case Intrinsic::x86_sse2_psrai_d:
13274           break;
13275         default: return SDValue();
13276         }
13277
13278         // Check that the SRA is all signbits.
13279         SDValue SraC = Mask.getOperand(2);
13280         unsigned SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
13281         unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
13282         if ((SraAmt + 1) != EltBits)
13283           return SDValue();
13284
13285         DebugLoc DL = N->getDebugLoc();
13286
13287         // Now we know we at least have a plendvb with the mask val.  See if
13288         // we can form a psignb/w/d.
13289         // psign = x.type == y.type == mask.type && y = sub(0, x);
13290         X = X.getOperand(0);
13291         Y = Y.getOperand(0);
13292         if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
13293             ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
13294             X.getValueType() == MaskVT && X.getValueType() == Y.getValueType()){
13295           unsigned Opc = 0;
13296           switch (EltBits) {
13297           case 8: Opc = X86ISD::PSIGNB; break;
13298           case 16: Opc = X86ISD::PSIGNW; break;
13299           case 32: Opc = X86ISD::PSIGND; break;
13300           default: break;
13301           }
13302           if (Opc) {
13303             SDValue Sign = DAG.getNode(Opc, DL, MaskVT, X, Mask.getOperand(1));
13304             return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Sign);
13305           }
13306         }
13307         // PBLENDVB only available on SSE 4.1
13308         if (!Subtarget->hasSSE41())
13309           return SDValue();
13310
13311         X = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, X);
13312         Y = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Y);
13313         Mask = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Mask);
13314         Mask = DAG.getNode(X86ISD::PBLENDVB, DL, MVT::v16i8, X, Y, Mask);
13315         return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Mask);
13316       }
13317     }
13318   }
13319
13320   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
13321   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
13322     std::swap(N0, N1);
13323   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
13324     return SDValue();
13325   if (!N0.hasOneUse() || !N1.hasOneUse())
13326     return SDValue();
13327
13328   SDValue ShAmt0 = N0.getOperand(1);
13329   if (ShAmt0.getValueType() != MVT::i8)
13330     return SDValue();
13331   SDValue ShAmt1 = N1.getOperand(1);
13332   if (ShAmt1.getValueType() != MVT::i8)
13333     return SDValue();
13334   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
13335     ShAmt0 = ShAmt0.getOperand(0);
13336   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
13337     ShAmt1 = ShAmt1.getOperand(0);
13338
13339   DebugLoc DL = N->getDebugLoc();
13340   unsigned Opc = X86ISD::SHLD;
13341   SDValue Op0 = N0.getOperand(0);
13342   SDValue Op1 = N1.getOperand(0);
13343   if (ShAmt0.getOpcode() == ISD::SUB) {
13344     Opc = X86ISD::SHRD;
13345     std::swap(Op0, Op1);
13346     std::swap(ShAmt0, ShAmt1);
13347   }
13348
13349   unsigned Bits = VT.getSizeInBits();
13350   if (ShAmt1.getOpcode() == ISD::SUB) {
13351     SDValue Sum = ShAmt1.getOperand(0);
13352     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
13353       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
13354       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
13355         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
13356       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
13357         return DAG.getNode(Opc, DL, VT,
13358                            Op0, Op1,
13359                            DAG.getNode(ISD::TRUNCATE, DL,
13360                                        MVT::i8, ShAmt0));
13361     }
13362   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
13363     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
13364     if (ShAmt0C &&
13365         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
13366       return DAG.getNode(Opc, DL, VT,
13367                          N0.getOperand(0), N1.getOperand(0),
13368                          DAG.getNode(ISD::TRUNCATE, DL,
13369                                        MVT::i8, ShAmt0));
13370   }
13371
13372   return SDValue();
13373 }
13374
13375 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
13376 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
13377                                    const X86Subtarget *Subtarget) {
13378   StoreSDNode *St = cast<StoreSDNode>(N);
13379   EVT VT = St->getValue().getValueType();
13380   EVT StVT = St->getMemoryVT();
13381   DebugLoc dl = St->getDebugLoc();
13382   SDValue StoredVal = St->getOperand(1);
13383   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13384
13385   // If we are saving a concatination of two XMM registers, perform two stores.
13386   // This is better in Sandy Bridge cause one 256-bit mem op is done via two
13387   // 128-bit ones. If in the future the cost becomes only one memory access the
13388   // first version would be better.
13389   if (VT.getSizeInBits() == 256 &&
13390     StoredVal.getNode()->getOpcode() == ISD::CONCAT_VECTORS &&
13391     StoredVal.getNumOperands() == 2) {
13392
13393     SDValue Value0 = StoredVal.getOperand(0);
13394     SDValue Value1 = StoredVal.getOperand(1);
13395
13396     SDValue Stride = DAG.getConstant(16, TLI.getPointerTy());
13397     SDValue Ptr0 = St->getBasePtr();
13398     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
13399
13400     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
13401                                 St->getPointerInfo(), St->isVolatile(),
13402                                 St->isNonTemporal(), St->getAlignment());
13403     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
13404                                 St->getPointerInfo(), St->isVolatile(),
13405                                 St->isNonTemporal(), St->getAlignment());
13406     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
13407   }
13408
13409   // Optimize trunc store (of multiple scalars) to shuffle and store.
13410   // First, pack all of the elements in one place. Next, store to memory
13411   // in fewer chunks.
13412   if (St->isTruncatingStore() && VT.isVector()) {
13413     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13414     unsigned NumElems = VT.getVectorNumElements();
13415     assert(StVT != VT && "Cannot truncate to the same type");
13416     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
13417     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
13418
13419     // From, To sizes and ElemCount must be pow of two
13420     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
13421     // We are going to use the original vector elt for storing.
13422     // accumulated smaller vector elements must be a multiple of bigger size.
13423     if (0 != (NumElems * ToSz) % FromSz) return SDValue();
13424     unsigned SizeRatio  = FromSz / ToSz;
13425
13426     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
13427
13428     // Create a type on which we perform the shuffle
13429     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
13430             StVT.getScalarType(), NumElems*SizeRatio);
13431
13432     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
13433
13434     SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, St->getValue());
13435     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
13436     for (unsigned i = 0; i < NumElems; i++ ) ShuffleVec[i] = i * SizeRatio;
13437
13438     // Can't shuffle using an illegal type
13439     if (!TLI.isTypeLegal(WideVecVT)) return SDValue();
13440
13441     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
13442                                 DAG.getUNDEF(WideVec.getValueType()),
13443                                 ShuffleVec.data());
13444     // At this point all of the data is stored at the bottom of the
13445     // register. We now need to save it to mem.
13446
13447     // Find the largest store unit
13448     MVT StoreType = MVT::i8;
13449     for (unsigned tp = MVT::FIRST_INTEGER_VALUETYPE;
13450          tp < MVT::LAST_INTEGER_VALUETYPE; ++tp) {
13451       MVT Tp = (MVT::SimpleValueType)tp;
13452       if (TLI.isTypeLegal(Tp) && StoreType.getSizeInBits() < NumElems * ToSz)
13453         StoreType = Tp;
13454     }
13455
13456     // Bitcast the original vector into a vector of store-size units
13457     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
13458             StoreType, VT.getSizeInBits()/EVT(StoreType).getSizeInBits());
13459     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
13460     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, dl, StoreVecVT, Shuff);
13461     SmallVector<SDValue, 8> Chains;
13462     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
13463                                         TLI.getPointerTy());
13464     SDValue Ptr = St->getBasePtr();
13465
13466     // Perform one or more big stores into memory.
13467     for (unsigned i = 0; i < (ToSz*NumElems)/StoreType.getSizeInBits() ; i++) {
13468       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
13469                                    StoreType, ShuffWide,
13470                                    DAG.getIntPtrConstant(i));
13471       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
13472                                 St->getPointerInfo(), St->isVolatile(),
13473                                 St->isNonTemporal(), St->getAlignment());
13474       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
13475       Chains.push_back(Ch);
13476     }
13477
13478     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Chains[0],
13479                                Chains.size());
13480   }
13481
13482
13483   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
13484   // the FP state in cases where an emms may be missing.
13485   // A preferable solution to the general problem is to figure out the right
13486   // places to insert EMMS.  This qualifies as a quick hack.
13487
13488   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
13489   if (VT.getSizeInBits() != 64)
13490     return SDValue();
13491
13492   const Function *F = DAG.getMachineFunction().getFunction();
13493   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
13494   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
13495     && Subtarget->hasSSE2();
13496   if ((VT.isVector() ||
13497        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
13498       isa<LoadSDNode>(St->getValue()) &&
13499       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
13500       St->getChain().hasOneUse() && !St->isVolatile()) {
13501     SDNode* LdVal = St->getValue().getNode();
13502     LoadSDNode *Ld = 0;
13503     int TokenFactorIndex = -1;
13504     SmallVector<SDValue, 8> Ops;
13505     SDNode* ChainVal = St->getChain().getNode();
13506     // Must be a store of a load.  We currently handle two cases:  the load
13507     // is a direct child, and it's under an intervening TokenFactor.  It is
13508     // possible to dig deeper under nested TokenFactors.
13509     if (ChainVal == LdVal)
13510       Ld = cast<LoadSDNode>(St->getChain());
13511     else if (St->getValue().hasOneUse() &&
13512              ChainVal->getOpcode() == ISD::TokenFactor) {
13513       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
13514         if (ChainVal->getOperand(i).getNode() == LdVal) {
13515           TokenFactorIndex = i;
13516           Ld = cast<LoadSDNode>(St->getValue());
13517         } else
13518           Ops.push_back(ChainVal->getOperand(i));
13519       }
13520     }
13521
13522     if (!Ld || !ISD::isNormalLoad(Ld))
13523       return SDValue();
13524
13525     // If this is not the MMX case, i.e. we are just turning i64 load/store
13526     // into f64 load/store, avoid the transformation if there are multiple
13527     // uses of the loaded value.
13528     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
13529       return SDValue();
13530
13531     DebugLoc LdDL = Ld->getDebugLoc();
13532     DebugLoc StDL = N->getDebugLoc();
13533     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
13534     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
13535     // pair instead.
13536     if (Subtarget->is64Bit() || F64IsLegal) {
13537       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
13538       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
13539                                   Ld->getPointerInfo(), Ld->isVolatile(),
13540                                   Ld->isNonTemporal(), Ld->getAlignment());
13541       SDValue NewChain = NewLd.getValue(1);
13542       if (TokenFactorIndex != -1) {
13543         Ops.push_back(NewChain);
13544         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
13545                                Ops.size());
13546       }
13547       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
13548                           St->getPointerInfo(),
13549                           St->isVolatile(), St->isNonTemporal(),
13550                           St->getAlignment());
13551     }
13552
13553     // Otherwise, lower to two pairs of 32-bit loads / stores.
13554     SDValue LoAddr = Ld->getBasePtr();
13555     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
13556                                  DAG.getConstant(4, MVT::i32));
13557
13558     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
13559                                Ld->getPointerInfo(),
13560                                Ld->isVolatile(), Ld->isNonTemporal(),
13561                                Ld->getAlignment());
13562     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
13563                                Ld->getPointerInfo().getWithOffset(4),
13564                                Ld->isVolatile(), Ld->isNonTemporal(),
13565                                MinAlign(Ld->getAlignment(), 4));
13566
13567     SDValue NewChain = LoLd.getValue(1);
13568     if (TokenFactorIndex != -1) {
13569       Ops.push_back(LoLd);
13570       Ops.push_back(HiLd);
13571       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
13572                              Ops.size());
13573     }
13574
13575     LoAddr = St->getBasePtr();
13576     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
13577                          DAG.getConstant(4, MVT::i32));
13578
13579     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
13580                                 St->getPointerInfo(),
13581                                 St->isVolatile(), St->isNonTemporal(),
13582                                 St->getAlignment());
13583     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
13584                                 St->getPointerInfo().getWithOffset(4),
13585                                 St->isVolatile(),
13586                                 St->isNonTemporal(),
13587                                 MinAlign(St->getAlignment(), 4));
13588     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
13589   }
13590   return SDValue();
13591 }
13592
13593 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
13594 /// X86ISD::FXOR nodes.
13595 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
13596   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
13597   // F[X]OR(0.0, x) -> x
13598   // F[X]OR(x, 0.0) -> x
13599   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
13600     if (C->getValueAPF().isPosZero())
13601       return N->getOperand(1);
13602   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
13603     if (C->getValueAPF().isPosZero())
13604       return N->getOperand(0);
13605   return SDValue();
13606 }
13607
13608 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
13609 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
13610   // FAND(0.0, x) -> 0.0
13611   // FAND(x, 0.0) -> 0.0
13612   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
13613     if (C->getValueAPF().isPosZero())
13614       return N->getOperand(0);
13615   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
13616     if (C->getValueAPF().isPosZero())
13617       return N->getOperand(1);
13618   return SDValue();
13619 }
13620
13621 static SDValue PerformBTCombine(SDNode *N,
13622                                 SelectionDAG &DAG,
13623                                 TargetLowering::DAGCombinerInfo &DCI) {
13624   // BT ignores high bits in the bit index operand.
13625   SDValue Op1 = N->getOperand(1);
13626   if (Op1.hasOneUse()) {
13627     unsigned BitWidth = Op1.getValueSizeInBits();
13628     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
13629     APInt KnownZero, KnownOne;
13630     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
13631                                           !DCI.isBeforeLegalizeOps());
13632     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13633     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
13634         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
13635       DCI.CommitTargetLoweringOpt(TLO);
13636   }
13637   return SDValue();
13638 }
13639
13640 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
13641   SDValue Op = N->getOperand(0);
13642   if (Op.getOpcode() == ISD::BITCAST)
13643     Op = Op.getOperand(0);
13644   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
13645   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
13646       VT.getVectorElementType().getSizeInBits() ==
13647       OpVT.getVectorElementType().getSizeInBits()) {
13648     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
13649   }
13650   return SDValue();
13651 }
13652
13653 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
13654   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
13655   //           (and (i32 x86isd::setcc_carry), 1)
13656   // This eliminates the zext. This transformation is necessary because
13657   // ISD::SETCC is always legalized to i8.
13658   DebugLoc dl = N->getDebugLoc();
13659   SDValue N0 = N->getOperand(0);
13660   EVT VT = N->getValueType(0);
13661   if (N0.getOpcode() == ISD::AND &&
13662       N0.hasOneUse() &&
13663       N0.getOperand(0).hasOneUse()) {
13664     SDValue N00 = N0.getOperand(0);
13665     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
13666       return SDValue();
13667     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
13668     if (!C || C->getZExtValue() != 1)
13669       return SDValue();
13670     return DAG.getNode(ISD::AND, dl, VT,
13671                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
13672                                    N00.getOperand(0), N00.getOperand(1)),
13673                        DAG.getConstant(1, VT));
13674   }
13675
13676   return SDValue();
13677 }
13678
13679 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
13680 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG) {
13681   unsigned X86CC = N->getConstantOperandVal(0);
13682   SDValue EFLAG = N->getOperand(1);
13683   DebugLoc DL = N->getDebugLoc();
13684
13685   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
13686   // a zext and produces an all-ones bit which is more useful than 0/1 in some
13687   // cases.
13688   if (X86CC == X86::COND_B)
13689     return DAG.getNode(ISD::AND, DL, MVT::i8,
13690                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
13691                                    DAG.getConstant(X86CC, MVT::i8), EFLAG),
13692                        DAG.getConstant(1, MVT::i8));
13693
13694   return SDValue();
13695 }
13696
13697 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
13698                                         const X86TargetLowering *XTLI) {
13699   SDValue Op0 = N->getOperand(0);
13700   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
13701   // a 32-bit target where SSE doesn't support i64->FP operations.
13702   if (Op0.getOpcode() == ISD::LOAD) {
13703     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
13704     EVT VT = Ld->getValueType(0);
13705     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
13706         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
13707         !XTLI->getSubtarget()->is64Bit() &&
13708         !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
13709       SDValue FILDChain = XTLI->BuildFILD(SDValue(N, 0), Ld->getValueType(0),
13710                                           Ld->getChain(), Op0, DAG);
13711       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
13712       return FILDChain;
13713     }
13714   }
13715   return SDValue();
13716 }
13717
13718 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
13719 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
13720                                  X86TargetLowering::DAGCombinerInfo &DCI) {
13721   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
13722   // the result is either zero or one (depending on the input carry bit).
13723   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
13724   if (X86::isZeroNode(N->getOperand(0)) &&
13725       X86::isZeroNode(N->getOperand(1)) &&
13726       // We don't have a good way to replace an EFLAGS use, so only do this when
13727       // dead right now.
13728       SDValue(N, 1).use_empty()) {
13729     DebugLoc DL = N->getDebugLoc();
13730     EVT VT = N->getValueType(0);
13731     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
13732     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
13733                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
13734                                            DAG.getConstant(X86::COND_B,MVT::i8),
13735                                            N->getOperand(2)),
13736                                DAG.getConstant(1, VT));
13737     return DCI.CombineTo(N, Res1, CarryOut);
13738   }
13739
13740   return SDValue();
13741 }
13742
13743 // fold (add Y, (sete  X, 0)) -> adc  0, Y
13744 //      (add Y, (setne X, 0)) -> sbb -1, Y
13745 //      (sub (sete  X, 0), Y) -> sbb  0, Y
13746 //      (sub (setne X, 0), Y) -> adc -1, Y
13747 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
13748   DebugLoc DL = N->getDebugLoc();
13749
13750   // Look through ZExts.
13751   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
13752   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
13753     return SDValue();
13754
13755   SDValue SetCC = Ext.getOperand(0);
13756   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
13757     return SDValue();
13758
13759   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
13760   if (CC != X86::COND_E && CC != X86::COND_NE)
13761     return SDValue();
13762
13763   SDValue Cmp = SetCC.getOperand(1);
13764   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
13765       !X86::isZeroNode(Cmp.getOperand(1)) ||
13766       !Cmp.getOperand(0).getValueType().isInteger())
13767     return SDValue();
13768
13769   SDValue CmpOp0 = Cmp.getOperand(0);
13770   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
13771                                DAG.getConstant(1, CmpOp0.getValueType()));
13772
13773   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
13774   if (CC == X86::COND_NE)
13775     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
13776                        DL, OtherVal.getValueType(), OtherVal,
13777                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
13778   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
13779                      DL, OtherVal.getValueType(), OtherVal,
13780                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
13781 }
13782
13783 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG) {
13784   SDValue Op0 = N->getOperand(0);
13785   SDValue Op1 = N->getOperand(1);
13786
13787   // X86 can't encode an immediate LHS of a sub. See if we can push the
13788   // negation into a preceding instruction.
13789   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
13790     // If the RHS of the sub is a XOR with one use and a constant, invert the
13791     // immediate. Then add one to the LHS of the sub so we can turn
13792     // X-Y -> X+~Y+1, saving one register.
13793     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
13794         isa<ConstantSDNode>(Op1.getOperand(1))) {
13795       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
13796       EVT VT = Op0.getValueType();
13797       SDValue NewXor = DAG.getNode(ISD::XOR, Op1.getDebugLoc(), VT,
13798                                    Op1.getOperand(0),
13799                                    DAG.getConstant(~XorC, VT));
13800       return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, NewXor,
13801                          DAG.getConstant(C->getAPIntValue()+1, VT));
13802     }
13803   }
13804
13805   return OptimizeConditionalInDecrement(N, DAG);
13806 }
13807
13808 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
13809                                              DAGCombinerInfo &DCI) const {
13810   SelectionDAG &DAG = DCI.DAG;
13811   switch (N->getOpcode()) {
13812   default: break;
13813   case ISD::EXTRACT_VECTOR_ELT:
13814     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
13815   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
13816   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
13817   case ISD::ADD:            return OptimizeConditionalInDecrement(N, DAG);
13818   case ISD::SUB:            return PerformSubCombine(N, DAG);
13819   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
13820   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
13821   case ISD::SHL:
13822   case ISD::SRA:
13823   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
13824   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
13825   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
13826   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
13827   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, this);
13828   case X86ISD::FXOR:
13829   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
13830   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
13831   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
13832   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
13833   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
13834   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG);
13835   case X86ISD::SHUFPS:      // Handle all target specific shuffles
13836   case X86ISD::SHUFPD:
13837   case X86ISD::PALIGN:
13838   case X86ISD::PUNPCKHBW:
13839   case X86ISD::PUNPCKHWD:
13840   case X86ISD::PUNPCKHDQ:
13841   case X86ISD::PUNPCKHQDQ:
13842   case X86ISD::UNPCKHPS:
13843   case X86ISD::UNPCKHPD:
13844   case X86ISD::VUNPCKHPSY:
13845   case X86ISD::VUNPCKHPDY:
13846   case X86ISD::PUNPCKLBW:
13847   case X86ISD::PUNPCKLWD:
13848   case X86ISD::PUNPCKLDQ:
13849   case X86ISD::PUNPCKLQDQ:
13850   case X86ISD::UNPCKLPS:
13851   case X86ISD::UNPCKLPD:
13852   case X86ISD::VUNPCKLPSY:
13853   case X86ISD::VUNPCKLPDY:
13854   case X86ISD::MOVHLPS:
13855   case X86ISD::MOVLHPS:
13856   case X86ISD::PSHUFD:
13857   case X86ISD::PSHUFHW:
13858   case X86ISD::PSHUFLW:
13859   case X86ISD::MOVSS:
13860   case X86ISD::MOVSD:
13861   case X86ISD::VPERMILPS:
13862   case X86ISD::VPERMILPSY:
13863   case X86ISD::VPERMILPD:
13864   case X86ISD::VPERMILPDY:
13865   case X86ISD::VPERM2F128:
13866   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
13867   }
13868
13869   return SDValue();
13870 }
13871
13872 /// isTypeDesirableForOp - Return true if the target has native support for
13873 /// the specified value type and it is 'desirable' to use the type for the
13874 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
13875 /// instruction encodings are longer and some i16 instructions are slow.
13876 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
13877   if (!isTypeLegal(VT))
13878     return false;
13879   if (VT != MVT::i16)
13880     return true;
13881
13882   switch (Opc) {
13883   default:
13884     return true;
13885   case ISD::LOAD:
13886   case ISD::SIGN_EXTEND:
13887   case ISD::ZERO_EXTEND:
13888   case ISD::ANY_EXTEND:
13889   case ISD::SHL:
13890   case ISD::SRL:
13891   case ISD::SUB:
13892   case ISD::ADD:
13893   case ISD::MUL:
13894   case ISD::AND:
13895   case ISD::OR:
13896   case ISD::XOR:
13897     return false;
13898   }
13899 }
13900
13901 /// IsDesirableToPromoteOp - This method query the target whether it is
13902 /// beneficial for dag combiner to promote the specified node. If true, it
13903 /// should return the desired promotion type by reference.
13904 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
13905   EVT VT = Op.getValueType();
13906   if (VT != MVT::i16)
13907     return false;
13908
13909   bool Promote = false;
13910   bool Commute = false;
13911   switch (Op.getOpcode()) {
13912   default: break;
13913   case ISD::LOAD: {
13914     LoadSDNode *LD = cast<LoadSDNode>(Op);
13915     // If the non-extending load has a single use and it's not live out, then it
13916     // might be folded.
13917     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
13918                                                      Op.hasOneUse()*/) {
13919       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13920              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
13921         // The only case where we'd want to promote LOAD (rather then it being
13922         // promoted as an operand is when it's only use is liveout.
13923         if (UI->getOpcode() != ISD::CopyToReg)
13924           return false;
13925       }
13926     }
13927     Promote = true;
13928     break;
13929   }
13930   case ISD::SIGN_EXTEND:
13931   case ISD::ZERO_EXTEND:
13932   case ISD::ANY_EXTEND:
13933     Promote = true;
13934     break;
13935   case ISD::SHL:
13936   case ISD::SRL: {
13937     SDValue N0 = Op.getOperand(0);
13938     // Look out for (store (shl (load), x)).
13939     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
13940       return false;
13941     Promote = true;
13942     break;
13943   }
13944   case ISD::ADD:
13945   case ISD::MUL:
13946   case ISD::AND:
13947   case ISD::OR:
13948   case ISD::XOR:
13949     Commute = true;
13950     // fallthrough
13951   case ISD::SUB: {
13952     SDValue N0 = Op.getOperand(0);
13953     SDValue N1 = Op.getOperand(1);
13954     if (!Commute && MayFoldLoad(N1))
13955       return false;
13956     // Avoid disabling potential load folding opportunities.
13957     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
13958       return false;
13959     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
13960       return false;
13961     Promote = true;
13962   }
13963   }
13964
13965   PVT = MVT::i32;
13966   return Promote;
13967 }
13968
13969 //===----------------------------------------------------------------------===//
13970 //                           X86 Inline Assembly Support
13971 //===----------------------------------------------------------------------===//
13972
13973 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
13974   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
13975
13976   std::string AsmStr = IA->getAsmString();
13977
13978   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
13979   SmallVector<StringRef, 4> AsmPieces;
13980   SplitString(AsmStr, AsmPieces, ";\n");
13981
13982   switch (AsmPieces.size()) {
13983   default: return false;
13984   case 1:
13985     AsmStr = AsmPieces[0];
13986     AsmPieces.clear();
13987     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
13988
13989     // FIXME: this should verify that we are targeting a 486 or better.  If not,
13990     // we will turn this bswap into something that will be lowered to logical ops
13991     // instead of emitting the bswap asm.  For now, we don't support 486 or lower
13992     // so don't worry about this.
13993     // bswap $0
13994     if (AsmPieces.size() == 2 &&
13995         (AsmPieces[0] == "bswap" ||
13996          AsmPieces[0] == "bswapq" ||
13997          AsmPieces[0] == "bswapl") &&
13998         (AsmPieces[1] == "$0" ||
13999          AsmPieces[1] == "${0:q}")) {
14000       // No need to check constraints, nothing other than the equivalent of
14001       // "=r,0" would be valid here.
14002       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
14003       if (!Ty || Ty->getBitWidth() % 16 != 0)
14004         return false;
14005       return IntrinsicLowering::LowerToByteSwap(CI);
14006     }
14007     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
14008     if (CI->getType()->isIntegerTy(16) &&
14009         AsmPieces.size() == 3 &&
14010         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
14011         AsmPieces[1] == "$$8," &&
14012         AsmPieces[2] == "${0:w}" &&
14013         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
14014       AsmPieces.clear();
14015       const std::string &ConstraintsStr = IA->getConstraintString();
14016       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
14017       std::sort(AsmPieces.begin(), AsmPieces.end());
14018       if (AsmPieces.size() == 4 &&
14019           AsmPieces[0] == "~{cc}" &&
14020           AsmPieces[1] == "~{dirflag}" &&
14021           AsmPieces[2] == "~{flags}" &&
14022           AsmPieces[3] == "~{fpsr}") {
14023         IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
14024         if (!Ty || Ty->getBitWidth() % 16 != 0)
14025           return false;
14026         return IntrinsicLowering::LowerToByteSwap(CI);
14027       }
14028     }
14029     break;
14030   case 3:
14031     if (CI->getType()->isIntegerTy(32) &&
14032         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
14033       SmallVector<StringRef, 4> Words;
14034       SplitString(AsmPieces[0], Words, " \t,");
14035       if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
14036           Words[2] == "${0:w}") {
14037         Words.clear();
14038         SplitString(AsmPieces[1], Words, " \t,");
14039         if (Words.size() == 3 && Words[0] == "rorl" && Words[1] == "$$16" &&
14040             Words[2] == "$0") {
14041           Words.clear();
14042           SplitString(AsmPieces[2], Words, " \t,");
14043           if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
14044               Words[2] == "${0:w}") {
14045             AsmPieces.clear();
14046             const std::string &ConstraintsStr = IA->getConstraintString();
14047             SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
14048             std::sort(AsmPieces.begin(), AsmPieces.end());
14049             if (AsmPieces.size() == 4 &&
14050                 AsmPieces[0] == "~{cc}" &&
14051                 AsmPieces[1] == "~{dirflag}" &&
14052                 AsmPieces[2] == "~{flags}" &&
14053                 AsmPieces[3] == "~{fpsr}") {
14054               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
14055               if (!Ty || Ty->getBitWidth() % 16 != 0)
14056                 return false;
14057               return IntrinsicLowering::LowerToByteSwap(CI);
14058             }
14059           }
14060         }
14061       }
14062     }
14063
14064     if (CI->getType()->isIntegerTy(64)) {
14065       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
14066       if (Constraints.size() >= 2 &&
14067           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
14068           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
14069         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
14070         SmallVector<StringRef, 4> Words;
14071         SplitString(AsmPieces[0], Words, " \t");
14072         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
14073           Words.clear();
14074           SplitString(AsmPieces[1], Words, " \t");
14075           if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
14076             Words.clear();
14077             SplitString(AsmPieces[2], Words, " \t,");
14078             if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
14079                 Words[2] == "%edx") {
14080               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
14081               if (!Ty || Ty->getBitWidth() % 16 != 0)
14082                 return false;
14083               return IntrinsicLowering::LowerToByteSwap(CI);
14084             }
14085           }
14086         }
14087       }
14088     }
14089     break;
14090   }
14091   return false;
14092 }
14093
14094
14095
14096 /// getConstraintType - Given a constraint letter, return the type of
14097 /// constraint it is for this target.
14098 X86TargetLowering::ConstraintType
14099 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
14100   if (Constraint.size() == 1) {
14101     switch (Constraint[0]) {
14102     case 'R':
14103     case 'q':
14104     case 'Q':
14105     case 'f':
14106     case 't':
14107     case 'u':
14108     case 'y':
14109     case 'x':
14110     case 'Y':
14111     case 'l':
14112       return C_RegisterClass;
14113     case 'a':
14114     case 'b':
14115     case 'c':
14116     case 'd':
14117     case 'S':
14118     case 'D':
14119     case 'A':
14120       return C_Register;
14121     case 'I':
14122     case 'J':
14123     case 'K':
14124     case 'L':
14125     case 'M':
14126     case 'N':
14127     case 'G':
14128     case 'C':
14129     case 'e':
14130     case 'Z':
14131       return C_Other;
14132     default:
14133       break;
14134     }
14135   }
14136   return TargetLowering::getConstraintType(Constraint);
14137 }
14138
14139 /// Examine constraint type and operand type and determine a weight value.
14140 /// This object must already have been set up with the operand type
14141 /// and the current alternative constraint selected.
14142 TargetLowering::ConstraintWeight
14143   X86TargetLowering::getSingleConstraintMatchWeight(
14144     AsmOperandInfo &info, const char *constraint) const {
14145   ConstraintWeight weight = CW_Invalid;
14146   Value *CallOperandVal = info.CallOperandVal;
14147     // If we don't have a value, we can't do a match,
14148     // but allow it at the lowest weight.
14149   if (CallOperandVal == NULL)
14150     return CW_Default;
14151   Type *type = CallOperandVal->getType();
14152   // Look at the constraint type.
14153   switch (*constraint) {
14154   default:
14155     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
14156   case 'R':
14157   case 'q':
14158   case 'Q':
14159   case 'a':
14160   case 'b':
14161   case 'c':
14162   case 'd':
14163   case 'S':
14164   case 'D':
14165   case 'A':
14166     if (CallOperandVal->getType()->isIntegerTy())
14167       weight = CW_SpecificReg;
14168     break;
14169   case 'f':
14170   case 't':
14171   case 'u':
14172       if (type->isFloatingPointTy())
14173         weight = CW_SpecificReg;
14174       break;
14175   case 'y':
14176       if (type->isX86_MMXTy() && Subtarget->hasMMX())
14177         weight = CW_SpecificReg;
14178       break;
14179   case 'x':
14180   case 'Y':
14181     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasXMM())
14182       weight = CW_Register;
14183     break;
14184   case 'I':
14185     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
14186       if (C->getZExtValue() <= 31)
14187         weight = CW_Constant;
14188     }
14189     break;
14190   case 'J':
14191     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
14192       if (C->getZExtValue() <= 63)
14193         weight = CW_Constant;
14194     }
14195     break;
14196   case 'K':
14197     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
14198       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
14199         weight = CW_Constant;
14200     }
14201     break;
14202   case 'L':
14203     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
14204       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
14205         weight = CW_Constant;
14206     }
14207     break;
14208   case 'M':
14209     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
14210       if (C->getZExtValue() <= 3)
14211         weight = CW_Constant;
14212     }
14213     break;
14214   case 'N':
14215     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
14216       if (C->getZExtValue() <= 0xff)
14217         weight = CW_Constant;
14218     }
14219     break;
14220   case 'G':
14221   case 'C':
14222     if (dyn_cast<ConstantFP>(CallOperandVal)) {
14223       weight = CW_Constant;
14224     }
14225     break;
14226   case 'e':
14227     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
14228       if ((C->getSExtValue() >= -0x80000000LL) &&
14229           (C->getSExtValue() <= 0x7fffffffLL))
14230         weight = CW_Constant;
14231     }
14232     break;
14233   case 'Z':
14234     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
14235       if (C->getZExtValue() <= 0xffffffff)
14236         weight = CW_Constant;
14237     }
14238     break;
14239   }
14240   return weight;
14241 }
14242
14243 /// LowerXConstraint - try to replace an X constraint, which matches anything,
14244 /// with another that has more specific requirements based on the type of the
14245 /// corresponding operand.
14246 const char *X86TargetLowering::
14247 LowerXConstraint(EVT ConstraintVT) const {
14248   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
14249   // 'f' like normal targets.
14250   if (ConstraintVT.isFloatingPoint()) {
14251     if (Subtarget->hasXMMInt())
14252       return "Y";
14253     if (Subtarget->hasXMM())
14254       return "x";
14255   }
14256
14257   return TargetLowering::LowerXConstraint(ConstraintVT);
14258 }
14259
14260 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
14261 /// vector.  If it is invalid, don't add anything to Ops.
14262 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
14263                                                      std::string &Constraint,
14264                                                      std::vector<SDValue>&Ops,
14265                                                      SelectionDAG &DAG) const {
14266   SDValue Result(0, 0);
14267
14268   // Only support length 1 constraints for now.
14269   if (Constraint.length() > 1) return;
14270
14271   char ConstraintLetter = Constraint[0];
14272   switch (ConstraintLetter) {
14273   default: break;
14274   case 'I':
14275     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
14276       if (C->getZExtValue() <= 31) {
14277         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
14278         break;
14279       }
14280     }
14281     return;
14282   case 'J':
14283     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
14284       if (C->getZExtValue() <= 63) {
14285         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
14286         break;
14287       }
14288     }
14289     return;
14290   case 'K':
14291     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
14292       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
14293         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
14294         break;
14295       }
14296     }
14297     return;
14298   case 'N':
14299     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
14300       if (C->getZExtValue() <= 255) {
14301         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
14302         break;
14303       }
14304     }
14305     return;
14306   case 'e': {
14307     // 32-bit signed value
14308     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
14309       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
14310                                            C->getSExtValue())) {
14311         // Widen to 64 bits here to get it sign extended.
14312         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
14313         break;
14314       }
14315     // FIXME gcc accepts some relocatable values here too, but only in certain
14316     // memory models; it's complicated.
14317     }
14318     return;
14319   }
14320   case 'Z': {
14321     // 32-bit unsigned value
14322     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
14323       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
14324                                            C->getZExtValue())) {
14325         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
14326         break;
14327       }
14328     }
14329     // FIXME gcc accepts some relocatable values here too, but only in certain
14330     // memory models; it's complicated.
14331     return;
14332   }
14333   case 'i': {
14334     // Literal immediates are always ok.
14335     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
14336       // Widen to 64 bits here to get it sign extended.
14337       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
14338       break;
14339     }
14340
14341     // In any sort of PIC mode addresses need to be computed at runtime by
14342     // adding in a register or some sort of table lookup.  These can't
14343     // be used as immediates.
14344     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
14345       return;
14346
14347     // If we are in non-pic codegen mode, we allow the address of a global (with
14348     // an optional displacement) to be used with 'i'.
14349     GlobalAddressSDNode *GA = 0;
14350     int64_t Offset = 0;
14351
14352     // Match either (GA), (GA+C), (GA+C1+C2), etc.
14353     while (1) {
14354       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
14355         Offset += GA->getOffset();
14356         break;
14357       } else if (Op.getOpcode() == ISD::ADD) {
14358         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
14359           Offset += C->getZExtValue();
14360           Op = Op.getOperand(0);
14361           continue;
14362         }
14363       } else if (Op.getOpcode() == ISD::SUB) {
14364         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
14365           Offset += -C->getZExtValue();
14366           Op = Op.getOperand(0);
14367           continue;
14368         }
14369       }
14370
14371       // Otherwise, this isn't something we can handle, reject it.
14372       return;
14373     }
14374
14375     const GlobalValue *GV = GA->getGlobal();
14376     // If we require an extra load to get this address, as in PIC mode, we
14377     // can't accept it.
14378     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
14379                                                         getTargetMachine())))
14380       return;
14381
14382     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
14383                                         GA->getValueType(0), Offset);
14384     break;
14385   }
14386   }
14387
14388   if (Result.getNode()) {
14389     Ops.push_back(Result);
14390     return;
14391   }
14392   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
14393 }
14394
14395 std::pair<unsigned, const TargetRegisterClass*>
14396 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
14397                                                 EVT VT) const {
14398   // First, see if this is a constraint that directly corresponds to an LLVM
14399   // register class.
14400   if (Constraint.size() == 1) {
14401     // GCC Constraint Letters
14402     switch (Constraint[0]) {
14403     default: break;
14404       // TODO: Slight differences here in allocation order and leaving
14405       // RIP in the class. Do they matter any more here than they do
14406       // in the normal allocation?
14407     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
14408       if (Subtarget->is64Bit()) {
14409         if (VT == MVT::i32 || VT == MVT::f32)
14410           return std::make_pair(0U, X86::GR32RegisterClass);
14411         else if (VT == MVT::i16)
14412           return std::make_pair(0U, X86::GR16RegisterClass);
14413         else if (VT == MVT::i8 || VT == MVT::i1)
14414           return std::make_pair(0U, X86::GR8RegisterClass);
14415         else if (VT == MVT::i64 || VT == MVT::f64)
14416           return std::make_pair(0U, X86::GR64RegisterClass);
14417         break;
14418       }
14419       // 32-bit fallthrough
14420     case 'Q':   // Q_REGS
14421       if (VT == MVT::i32 || VT == MVT::f32)
14422         return std::make_pair(0U, X86::GR32_ABCDRegisterClass);
14423       else if (VT == MVT::i16)
14424         return std::make_pair(0U, X86::GR16_ABCDRegisterClass);
14425       else if (VT == MVT::i8 || VT == MVT::i1)
14426         return std::make_pair(0U, X86::GR8_ABCD_LRegisterClass);
14427       else if (VT == MVT::i64)
14428         return std::make_pair(0U, X86::GR64_ABCDRegisterClass);
14429       break;
14430     case 'r':   // GENERAL_REGS
14431     case 'l':   // INDEX_REGS
14432       if (VT == MVT::i8 || VT == MVT::i1)
14433         return std::make_pair(0U, X86::GR8RegisterClass);
14434       if (VT == MVT::i16)
14435         return std::make_pair(0U, X86::GR16RegisterClass);
14436       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
14437         return std::make_pair(0U, X86::GR32RegisterClass);
14438       return std::make_pair(0U, X86::GR64RegisterClass);
14439     case 'R':   // LEGACY_REGS
14440       if (VT == MVT::i8 || VT == MVT::i1)
14441         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
14442       if (VT == MVT::i16)
14443         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
14444       if (VT == MVT::i32 || !Subtarget->is64Bit())
14445         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
14446       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
14447     case 'f':  // FP Stack registers.
14448       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
14449       // value to the correct fpstack register class.
14450       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
14451         return std::make_pair(0U, X86::RFP32RegisterClass);
14452       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
14453         return std::make_pair(0U, X86::RFP64RegisterClass);
14454       return std::make_pair(0U, X86::RFP80RegisterClass);
14455     case 'y':   // MMX_REGS if MMX allowed.
14456       if (!Subtarget->hasMMX()) break;
14457       return std::make_pair(0U, X86::VR64RegisterClass);
14458     case 'Y':   // SSE_REGS if SSE2 allowed
14459       if (!Subtarget->hasXMMInt()) break;
14460       // FALL THROUGH.
14461     case 'x':   // SSE_REGS if SSE1 allowed
14462       if (!Subtarget->hasXMM()) break;
14463
14464       switch (VT.getSimpleVT().SimpleTy) {
14465       default: break;
14466       // Scalar SSE types.
14467       case MVT::f32:
14468       case MVT::i32:
14469         return std::make_pair(0U, X86::FR32RegisterClass);
14470       case MVT::f64:
14471       case MVT::i64:
14472         return std::make_pair(0U, X86::FR64RegisterClass);
14473       // Vector types.
14474       case MVT::v16i8:
14475       case MVT::v8i16:
14476       case MVT::v4i32:
14477       case MVT::v2i64:
14478       case MVT::v4f32:
14479       case MVT::v2f64:
14480         return std::make_pair(0U, X86::VR128RegisterClass);
14481       }
14482       break;
14483     }
14484   }
14485
14486   // Use the default implementation in TargetLowering to convert the register
14487   // constraint into a member of a register class.
14488   std::pair<unsigned, const TargetRegisterClass*> Res;
14489   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
14490
14491   // Not found as a standard register?
14492   if (Res.second == 0) {
14493     // Map st(0) -> st(7) -> ST0
14494     if (Constraint.size() == 7 && Constraint[0] == '{' &&
14495         tolower(Constraint[1]) == 's' &&
14496         tolower(Constraint[2]) == 't' &&
14497         Constraint[3] == '(' &&
14498         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
14499         Constraint[5] == ')' &&
14500         Constraint[6] == '}') {
14501
14502       Res.first = X86::ST0+Constraint[4]-'0';
14503       Res.second = X86::RFP80RegisterClass;
14504       return Res;
14505     }
14506
14507     // GCC allows "st(0)" to be called just plain "st".
14508     if (StringRef("{st}").equals_lower(Constraint)) {
14509       Res.first = X86::ST0;
14510       Res.second = X86::RFP80RegisterClass;
14511       return Res;
14512     }
14513
14514     // flags -> EFLAGS
14515     if (StringRef("{flags}").equals_lower(Constraint)) {
14516       Res.first = X86::EFLAGS;
14517       Res.second = X86::CCRRegisterClass;
14518       return Res;
14519     }
14520
14521     // 'A' means EAX + EDX.
14522     if (Constraint == "A") {
14523       Res.first = X86::EAX;
14524       Res.second = X86::GR32_ADRegisterClass;
14525       return Res;
14526     }
14527     return Res;
14528   }
14529
14530   // Otherwise, check to see if this is a register class of the wrong value
14531   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
14532   // turn into {ax},{dx}.
14533   if (Res.second->hasType(VT))
14534     return Res;   // Correct type already, nothing to do.
14535
14536   // All of the single-register GCC register classes map their values onto
14537   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
14538   // really want an 8-bit or 32-bit register, map to the appropriate register
14539   // class and return the appropriate register.
14540   if (Res.second == X86::GR16RegisterClass) {
14541     if (VT == MVT::i8) {
14542       unsigned DestReg = 0;
14543       switch (Res.first) {
14544       default: break;
14545       case X86::AX: DestReg = X86::AL; break;
14546       case X86::DX: DestReg = X86::DL; break;
14547       case X86::CX: DestReg = X86::CL; break;
14548       case X86::BX: DestReg = X86::BL; break;
14549       }
14550       if (DestReg) {
14551         Res.first = DestReg;
14552         Res.second = X86::GR8RegisterClass;
14553       }
14554     } else if (VT == MVT::i32) {
14555       unsigned DestReg = 0;
14556       switch (Res.first) {
14557       default: break;
14558       case X86::AX: DestReg = X86::EAX; break;
14559       case X86::DX: DestReg = X86::EDX; break;
14560       case X86::CX: DestReg = X86::ECX; break;
14561       case X86::BX: DestReg = X86::EBX; break;
14562       case X86::SI: DestReg = X86::ESI; break;
14563       case X86::DI: DestReg = X86::EDI; break;
14564       case X86::BP: DestReg = X86::EBP; break;
14565       case X86::SP: DestReg = X86::ESP; break;
14566       }
14567       if (DestReg) {
14568         Res.first = DestReg;
14569         Res.second = X86::GR32RegisterClass;
14570       }
14571     } else if (VT == MVT::i64) {
14572       unsigned DestReg = 0;
14573       switch (Res.first) {
14574       default: break;
14575       case X86::AX: DestReg = X86::RAX; break;
14576       case X86::DX: DestReg = X86::RDX; break;
14577       case X86::CX: DestReg = X86::RCX; break;
14578       case X86::BX: DestReg = X86::RBX; break;
14579       case X86::SI: DestReg = X86::RSI; break;
14580       case X86::DI: DestReg = X86::RDI; break;
14581       case X86::BP: DestReg = X86::RBP; break;
14582       case X86::SP: DestReg = X86::RSP; break;
14583       }
14584       if (DestReg) {
14585         Res.first = DestReg;
14586         Res.second = X86::GR64RegisterClass;
14587       }
14588     }
14589   } else if (Res.second == X86::FR32RegisterClass ||
14590              Res.second == X86::FR64RegisterClass ||
14591              Res.second == X86::VR128RegisterClass) {
14592     // Handle references to XMM physical registers that got mapped into the
14593     // wrong class.  This can happen with constraints like {xmm0} where the
14594     // target independent register mapper will just pick the first match it can
14595     // find, ignoring the required type.
14596     if (VT == MVT::f32)
14597       Res.second = X86::FR32RegisterClass;
14598     else if (VT == MVT::f64)
14599       Res.second = X86::FR64RegisterClass;
14600     else if (X86::VR128RegisterClass->hasType(VT))
14601       Res.second = X86::VR128RegisterClass;
14602   }
14603
14604   return Res;
14605 }