lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "Utils/X86ShuffleDecode.h"
  22 #include "llvm/CallingConv.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalAlias.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/Instructions.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/LLVMContext.h"
  31 #include "llvm/CodeGen/IntrinsicLowering.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/CodeGen/MachineModuleInfo.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/MC/MCAsmInfo.h"
  40 #include "llvm/MC/MCContext.h"
  41 #include "llvm/MC/MCExpr.h"
  42 #include "llvm/MC/MCSymbol.h"
  43 #include "llvm/ADT/BitVector.h"
  44 #include "llvm/ADT/SmallSet.h"
  45 #include "llvm/ADT/Statistic.h"
  46 #include "llvm/ADT/StringExtras.h"
  47 #include "llvm/ADT/VectorExtras.h"
  48 #include "llvm/Support/CallSite.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/Dwarf.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 using namespace llvm;
  55 using namespace dwarf;
  56
  57 STATISTIC(NumTailCalls, "Number of tail calls");
  58
  59 // Forward declarations.
  60 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  61                        SDValue V2);
  62
  63 static SDValue Insert128BitVector(SDValue Result,
  64                                   SDValue Vec,
  65                                   SDValue Idx,
  66                                   SelectionDAG &DAG,
  67                                   DebugLoc dl);
  68
  69 static SDValue Extract128BitVector(SDValue Vec,
  70                                    SDValue Idx,
  71                                    SelectionDAG &DAG,
  72                                    DebugLoc dl);
  73
  74 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
  75 /// sets things up to match to an AVX VEXTRACTF128 instruction or a
  76 /// simple subregister reference.  Idx is an index in the 128 bits we
  77 /// want.  It need not be aligned to a 128-bit bounday.  That makes
  78 /// lowering EXTRACT_VECTOR_ELT operations easier.
  79 static SDValue Extract128BitVector(SDValue Vec,
  80                                    SDValue Idx,
  81                                    SelectionDAG &DAG,
  82                                    DebugLoc dl) {
  83   EVT VT = Vec.getValueType();
  84   assert(VT.getSizeInBits() == 256 && "Unexpected vector size!");
  85   EVT ElVT = VT.getVectorElementType();
  86   int Factor = VT.getSizeInBits()/128;
  87   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
  88                                   VT.getVectorNumElements()/Factor);
  89
  90   // Extract from UNDEF is UNDEF.
  91   if (Vec.getOpcode() == ISD::UNDEF)
  92     return DAG.getNode(ISD::UNDEF, dl, ResultVT);
  93
  94   if (isa<ConstantSDNode>(Idx)) {
  95     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
  96
  97     // Extract the relevant 128 bits.  Generate an EXTRACT_SUBVECTOR
  98     // we can match to VEXTRACTF128.
  99     unsigned ElemsPerChunk = 128 / ElVT.getSizeInBits();
 100
 101     // This is the index of the first element of the 128-bit chunk
 102     // we want.
 103     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / 128)
 104                                  * ElemsPerChunk);
 105
 106     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 107     SDValue Result = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec,
 108                                  VecIdx);
 109
 110     return Result;
 111   }
 112
 113   return SDValue();
 114 }
 115
 116 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 117 /// sets things up to match to an AVX VINSERTF128 instruction or a
 118 /// simple superregister reference.  Idx is an index in the 128 bits
 119 /// we want.  It need not be aligned to a 128-bit bounday.  That makes
 120 /// lowering INSERT_VECTOR_ELT operations easier.
 121 static SDValue Insert128BitVector(SDValue Result,
 122                                   SDValue Vec,
 123                                   SDValue Idx,
 124                                   SelectionDAG &DAG,
 125                                   DebugLoc dl) {
 126   if (isa<ConstantSDNode>(Idx)) {
 127     EVT VT = Vec.getValueType();
 128     assert(VT.getSizeInBits() == 128 && "Unexpected vector size!");
 129
 130     EVT ElVT = VT.getVectorElementType();
 131     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
 132     EVT ResultVT = Result.getValueType();
 133
 134     // Insert the relevant 128 bits.
 135     unsigned ElemsPerChunk = 128/ElVT.getSizeInBits();
 136
 137     // This is the index of the first element of the 128-bit chunk
 138     // we want.
 139     unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/128)
 140                                  * ElemsPerChunk);
 141
 142     SDValue VecIdx = DAG.getConstant(NormalizedIdxVal, MVT::i32);
 143     Result = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec,
 144                          VecIdx);
 145     return Result;
 146   }
 147
 148   return SDValue();
 149 }
 150
 151 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
 152   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 153   bool is64Bit = Subtarget->is64Bit();
 154
 155   if (Subtarget->isTargetEnvMacho()) {
 156     if (is64Bit)
 157       return new X8664_MachoTargetObjectFile();
 158     return new TargetLoweringObjectFileMachO();
 159   }
 160
 161   if (Subtarget->isTargetELF())
 162     return new TargetLoweringObjectFileELF();
 163   if (Subtarget->isTargetCOFF() && !Subtarget->isTargetEnvMacho())
 164     return new TargetLoweringObjectFileCOFF();
 165   llvm_unreachable("unknown subtarget type");
 166 }
 167
 168 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
 169   : TargetLowering(TM, createTLOF(TM)) {
 170   Subtarget = &TM.getSubtarget<X86Subtarget>();
 171   X86ScalarSSEf64 = Subtarget->hasXMMInt() || Subtarget->hasAVX();
 172   X86ScalarSSEf32 = Subtarget->hasXMM() || Subtarget->hasAVX();
 173   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
 174
 175   RegInfo = TM.getRegisterInfo();
 176   TD = getTargetData();
 177
 178   // Set up the TargetLowering object.
 179   static MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 180
 181   // X86 is weird, it always uses i8 for shift amounts and setcc results.
 182   setBooleanContents(ZeroOrOneBooleanContent);
 183
 184   // For 64-bit since we have so many registers use the ILP scheduler, for
 185   // 32-bit code use the register pressure specific scheduling.
 186   if (Subtarget->is64Bit())
 187     setSchedulingPreference(Sched::ILP);
 188   else
 189     setSchedulingPreference(Sched::RegPressure);
 190   setStackPointerRegisterToSaveRestore(X86StackPtr);
 191
 192   if (Subtarget->isTargetWindows() && !Subtarget->isTargetCygMing()) {
 193     // Setup Windows compiler runtime calls.
 194     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 195     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 196     setLibcallName(RTLIB::SREM_I64, "_allrem");
 197     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 198     setLibcallName(RTLIB::MUL_I64, "_allmul");
 199     setLibcallName(RTLIB::FPTOUINT_F64_I64, "_ftol2");
 200     setLibcallName(RTLIB::FPTOUINT_F32_I64, "_ftol2");
 201     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 202     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 203     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 204     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 205     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 206     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::C);
 207     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::C);
 208   }
 209
 210   if (Subtarget->isTargetDarwin()) {
 211     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 212     setUseUnderscoreSetJmp(false);
 213     setUseUnderscoreLongJmp(false);
 214   } else if (Subtarget->isTargetMingw()) {
 215     // MS runtime is weird: it exports _setjmp, but longjmp!
 216     setUseUnderscoreSetJmp(true);
 217     setUseUnderscoreLongJmp(false);
 218   } else {
 219     setUseUnderscoreSetJmp(true);
 220     setUseUnderscoreLongJmp(true);
 221   }
 222
 223   // Set up the register classes.
 224   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 225   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 226   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 227   if (Subtarget->is64Bit())
 228     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 229
 230   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 231
 232   // We don't accept any truncstore of integer registers.
 233   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 234   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 235   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 236   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 237   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 238   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 239
 240   // SETOEQ and SETUNE require checking two conditions.
 241   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 242   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 243   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 244   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 245   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 246   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 247
 248   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 249   // operation.
 250   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 251   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 252   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 253
 254   if (Subtarget->is64Bit()) {
 255     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 256     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 257   } else if (!UseSoftFloat) {
 258     // We have an algorithm for SSE2->double, and we turn this into a
 259     // 64-bit FILD followed by conditional FADD for other targets.
 260     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 261     // We have an algorithm for SSE2, and we turn this into a 64-bit
 262     // FILD for other targets.
 263     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 264   }
 265
 266   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 267   // this operation.
 268   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 269   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 270
 271   if (!UseSoftFloat) {
 272     // SSE has no i16 to fp conversion, only i32
 273     if (X86ScalarSSEf32) {
 274       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 275       // f32 and f64 cases are Legal, f80 case is not
 276       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 277     } else {
 278       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 279       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 280     }
 281   } else {
 282     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 283     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 284   }
 285
 286   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 287   // are Legal, f80 is custom lowered.
 288   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 289   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 290
 291   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 292   // this operation.
 293   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 294   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 295
 296   if (X86ScalarSSEf32) {
 297     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 298     // f32 and f64 cases are Legal, f80 case is not
 299     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 300   } else {
 301     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 302     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 303   }
 304
 305   // Handle FP_TO_UINT by promoting the destination to a larger signed
 306   // conversion.
 307   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 308   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 309   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 310
 311   if (Subtarget->is64Bit()) {
 312     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 313     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 314   } else if (!UseSoftFloat) {
 315     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 316       // Expand FP_TO_UINT into a select.
 317       // FIXME: We would like to use a Custom expander here eventually to do
 318       // the optimal thing for SSE vs. the default expansion in the legalizer.
 319       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 320     else
 321       // With SSE3 we can use fisttpll to convert to a signed i64; without
 322       // SSE, we're stuck with a fistpll.
 323       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 324   }
 325
 326   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 327   if (!X86ScalarSSEf64) {
 328     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 329     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 330     if (Subtarget->is64Bit()) {
 331       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 332       // Without SSE, i64->f64 goes through memory.
 333       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 334     }
 335   }
 336
 337   // Scalar integer divide and remainder are lowered to use operations that
 338   // produce two results, to match the available instructions. This exposes
 339   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 340   // into a single instruction.
 341   //
 342   // Scalar integer multiply-high is also lowered to use two-result
 343   // operations, to match the available instructions. However, plain multiply
 344   // (low) operations are left as Legal, as there are single-result
 345   // instructions for this in x86. Using the two-result multiply instructions
 346   // when both high and low results are needed must be arranged by dagcombine.
 347   for (unsigned i = 0, e = 4; i != e; ++i) {
 348     MVT VT = IntVTs[i];
 349     setOperationAction(ISD::MULHS, VT, Expand);
 350     setOperationAction(ISD::MULHU, VT, Expand);
 351     setOperationAction(ISD::SDIV, VT, Expand);
 352     setOperationAction(ISD::UDIV, VT, Expand);
 353     setOperationAction(ISD::SREM, VT, Expand);
 354     setOperationAction(ISD::UREM, VT, Expand);
 355
 356     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 357     setOperationAction(ISD::ADDC, VT, Custom);
 358     setOperationAction(ISD::ADDE, VT, Custom);
 359     setOperationAction(ISD::SUBC, VT, Custom);
 360     setOperationAction(ISD::SUBE, VT, Custom);
 361   }
 362
 363   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 364   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 365   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 366   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 367   if (Subtarget->is64Bit())
 368     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 369   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 370   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 371   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 372   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 373   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 374   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 375   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 376   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 377
 378   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 379   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 380   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 381   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 382   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 383   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 384   if (Subtarget->is64Bit()) {
 385     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 386     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 387   }
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 401
 402   // These should be promoted to a larger select which is supported.
 403   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 404   // X86 wants to expand cmov itself.
 405   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 406   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 407   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 411   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 412   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 417   if (Subtarget->is64Bit()) {
 418     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 419     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 420   }
 421   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 422
 423   // Darwin ABI issue.
 424   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 425   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 426   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 427   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 428   if (Subtarget->is64Bit())
 429     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 430   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 431   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 432   if (Subtarget->is64Bit()) {
 433     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 434     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 435     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 436     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 437     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 438   }
 439   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 440   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 441   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 442   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 443   if (Subtarget->is64Bit()) {
 444     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 445     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 446     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 447   }
 448
 449   if (Subtarget->hasXMM())
 450     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 451
 452   setOperationAction(ISD::MEMBARRIER    , MVT::Other, Custom);
 453   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 454
 455   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 456   // Locked instructions, in turn, have implicit fence semantics (all memory
 457   // operations are flushed before issuing the locked instruction, and they
 458   // are not buffered), so we can fold away the common pattern of
 459   // fence-atomic-fence.
 460   setShouldFoldAtomicFences(true);
 461
 462   // Expand certain atomics
 463   for (unsigned i = 0, e = 4; i != e; ++i) {
 464     MVT VT = IntVTs[i];
 465     setOperationAction(ISD::ATOMIC_CMP_SWAP, VT, Custom);
 466     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 467   }
 468
 469   if (!Subtarget->is64Bit()) {
 470     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 471     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 472     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 473     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 474     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 475     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 476     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 477   }
 478
 479   // FIXME - use subtarget debug flags
 480   if (!Subtarget->isTargetDarwin() &&
 481       !Subtarget->isTargetELF() &&
 482       !Subtarget->isTargetCygMing()) {
 483     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 484   }
 485
 486   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 487   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 488   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 489   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 490   if (Subtarget->is64Bit()) {
 491     setExceptionPointerRegister(X86::RAX);
 492     setExceptionSelectorRegister(X86::RDX);
 493   } else {
 494     setExceptionPointerRegister(X86::EAX);
 495     setExceptionSelectorRegister(X86::EDX);
 496   }
 497   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 498   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 499
 500   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 501
 502   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 503
 504   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 505   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 506   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 507   if (Subtarget->is64Bit()) {
 508     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 509     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 510   } else {
 511     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 512     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 513   }
 514
 515   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 516   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 517   setOperationAction(ISD::DYNAMIC_STACKALLOC,
 518                      (Subtarget->is64Bit() ? MVT::i64 : MVT::i32),
 519                      (Subtarget->isTargetCOFF()
 520                       && !Subtarget->isTargetEnvMacho()
 521                       ? Custom : Expand));
 522
 523   if (!UseSoftFloat && X86ScalarSSEf64) {
 524     // f32 and f64 use SSE.
 525     // Set up the FP register classes.
 526     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 527     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 528
 529     // Use ANDPD to simulate FABS.
 530     setOperationAction(ISD::FABS , MVT::f64, Custom);
 531     setOperationAction(ISD::FABS , MVT::f32, Custom);
 532
 533     // Use XORP to simulate FNEG.
 534     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 535     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 536
 537     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 538     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 539     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 540
 541     // Lower this to FGETSIGNx86 plus an AND.
 542     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 543     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 544
 545     // We don't support sin/cos/fmod
 546     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 547     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 548     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 549     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 550
 551     // Expand FP immediates into loads from the stack, except for the special
 552     // cases we handle.
 553     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 554     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 555   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 556     // Use SSE for f32, x87 for f64.
 557     // Set up the FP register classes.
 558     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 559     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 560
 561     // Use ANDPS to simulate FABS.
 562     setOperationAction(ISD::FABS , MVT::f32, Custom);
 563
 564     // Use XORP to simulate FNEG.
 565     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 566
 567     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 568
 569     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 570     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 571     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 572
 573     // We don't support sin/cos/fmod
 574     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 575     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 576
 577     // Special cases we handle for FP constants.
 578     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 579     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 580     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 581     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 582     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 583
 584     if (!UnsafeFPMath) {
 585       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 586       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 587     }
 588   } else if (!UseSoftFloat) {
 589     // f32 and f64 in x87.
 590     // Set up the FP register classes.
 591     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 592     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 593
 594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 598
 599     if (!UnsafeFPMath) {
 600       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 601       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 602     }
 603     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 604     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 605     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 606     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 607     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 608     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 609     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 610     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 611   }
 612
 613   // We don't support FMA.
 614   setOperationAction(ISD::FMA, MVT::f64, Expand);
 615   setOperationAction(ISD::FMA, MVT::f32, Expand);
 616
 617   // Long double always uses X87.
 618   if (!UseSoftFloat) {
 619     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 620     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 621     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 622     {
 623       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 624       addLegalFPImmediate(TmpFlt);  // FLD0
 625       TmpFlt.changeSign();
 626       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 627
 628       bool ignored;
 629       APFloat TmpFlt2(+1.0);
 630       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 631                       &ignored);
 632       addLegalFPImmediate(TmpFlt2);  // FLD1
 633       TmpFlt2.changeSign();
 634       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 635     }
 636
 637     if (!UnsafeFPMath) {
 638       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 639       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 640     }
 641
 642     setOperationAction(ISD::FMA, MVT::f80, Expand);
 643   }
 644
 645   // Always use a library call for pow.
 646   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 647   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 648   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 649
 650   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 651   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 652   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 653   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 654   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 655
 656   // First set operation action for all vector types to either promote
 657   // (for widening) or expand (for scalarization). Then we will selectively
 658   // turn on ones that can be effectively codegen'd.
 659   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 660        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 661     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 662     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 663     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 664     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 665     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 666     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 667     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 668     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 669     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 670     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 671     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 672     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 673     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 674     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 675     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 676     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 677     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 678     setOperationAction(ISD::INSERT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 679     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 680     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 681     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 682     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 683     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 684     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 685     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 686     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 687     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 688     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 689     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 690     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 691     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 692     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 693     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 694     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 695     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 696     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 697     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 698     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 699     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 700     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 701     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 702     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 703     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 704     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 705     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 706     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 707     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 708     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 709     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 710     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 711     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 712     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 713     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 714     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 715     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 716          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 717       setTruncStoreAction((MVT::SimpleValueType)VT,
 718                           (MVT::SimpleValueType)InnerVT, Expand);
 719     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 720     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 721     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 722   }
 723
 724   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 725   // with -msoft-float, disable use of MMX as well.
 726   if (!UseSoftFloat && Subtarget->hasMMX()) {
 727     addRegisterClass(MVT::x86mmx, X86::VR64RegisterClass);
 728     // No operations on x86mmx supported, everything uses intrinsics.
 729   }
 730
 731   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 732   // into smaller operations.
 733   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 734   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 735   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 736   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 737   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 738   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 739   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 740   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 741   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 742   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 743   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 744   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 745   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 746   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 747   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 748   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 749   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 750   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 751   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 752   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 753   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 754   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 755   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 756   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 757   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 758   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 759   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 760   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 761   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 762
 763   if (!UseSoftFloat && Subtarget->hasXMM()) {
 764     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 765
 766     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 767     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 768     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 769     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 770     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 771     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 772     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 773     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 774     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 775     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 776     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 777     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 778   }
 779
 780   if (!UseSoftFloat && Subtarget->hasXMMInt()) {
 781     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 782
 783     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 784     // registers cannot be used even for integer operations.
 785     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 786     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 787     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 788     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 789
 790     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 791     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 792     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 793     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 794     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 795     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 796     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 797     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 798     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 799     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 800     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 801     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 802     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 803     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 804     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 805     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 806
 807     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 808     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 809     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 810     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 811
 812     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 813     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 814     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 815     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 816     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 817
 818     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 819     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 820     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 821     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 822     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 823
 824     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 825     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 826       EVT VT = (MVT::SimpleValueType)i;
 827       // Do not attempt to custom lower non-power-of-2 vectors
 828       if (!isPowerOf2_32(VT.getVectorNumElements()))
 829         continue;
 830       // Do not attempt to custom lower non-128-bit vectors
 831       if (!VT.is128BitVector())
 832         continue;
 833       setOperationAction(ISD::BUILD_VECTOR,
 834                          VT.getSimpleVT().SimpleTy, Custom);
 835       setOperationAction(ISD::VECTOR_SHUFFLE,
 836                          VT.getSimpleVT().SimpleTy, Custom);
 837       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 838                          VT.getSimpleVT().SimpleTy, Custom);
 839     }
 840
 841     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 842     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 843     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 844     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 846     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 847
 848     if (Subtarget->is64Bit()) {
 849       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 850       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 851     }
 852
 853     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 854     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 855       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 856       EVT VT = SVT;
 857
 858       // Do not attempt to promote non-128-bit vectors
 859       if (!VT.is128BitVector())
 860         continue;
 861
 862       setOperationAction(ISD::AND,    SVT, Promote);
 863       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 864       setOperationAction(ISD::OR,     SVT, Promote);
 865       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 866       setOperationAction(ISD::XOR,    SVT, Promote);
 867       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 868       setOperationAction(ISD::LOAD,   SVT, Promote);
 869       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 870       setOperationAction(ISD::SELECT, SVT, Promote);
 871       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 872     }
 873
 874     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 875
 876     // Custom lower v2i64 and v2f64 selects.
 877     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 878     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 879     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 880     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 881
 882     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 883     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 884   }
 885
 886   if (Subtarget->hasSSE41() || Subtarget->hasAVX()) {
 887     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 888     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 889     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 890     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 891     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 892     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 893     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 894     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 895     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 896     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 897
 898     // FIXME: Do we need to handle scalar-to-vector here?
 899     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 900
 901     // Can turn SHL into an integer multiply.
 902     setOperationAction(ISD::SHL,                MVT::v4i32, Custom);
 903     setOperationAction(ISD::SHL,                MVT::v16i8, Custom);
 904
 905     // i8 and i16 vectors are custom , because the source register and source
 906     // source memory operand types are not the same width.  f32 vectors are
 907     // custom since the immediate controlling the insert encodes additional
 908     // information.
 909     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 910     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 911     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 912     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 913
 914     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 915     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 916     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 917     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 918
 919     if (Subtarget->is64Bit()) {
 920       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 921       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 922     }
 923   }
 924
 925   if (Subtarget->hasSSE2() || Subtarget->hasAVX()) {
 926     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
 927     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
 928     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
 929     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
 930
 931     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
 932     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
 933     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
 934
 935     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
 936     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
 937   }
 938
 939   if (Subtarget->hasSSE42() || Subtarget->hasAVX())
 940     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 941
 942   if (!UseSoftFloat && Subtarget->hasAVX()) {
 943     addRegisterClass(MVT::v32i8,  X86::VR256RegisterClass);
 944     addRegisterClass(MVT::v16i16, X86::VR256RegisterClass);
 945     addRegisterClass(MVT::v8i32,  X86::VR256RegisterClass);
 946     addRegisterClass(MVT::v8f32,  X86::VR256RegisterClass);
 947     addRegisterClass(MVT::v4i64,  X86::VR256RegisterClass);
 948     addRegisterClass(MVT::v4f64,  X86::VR256RegisterClass);
 949
 950     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 951     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 952     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 953
 954     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 955     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 956     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 957     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 958     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 959     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 960
 961     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 962     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 963     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 964     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 965     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 966     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 967
 968     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
 969     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
 970     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
 971
 972     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4f64,  Custom);
 973     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i64,  Custom);
 974     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f32,  Custom);
 975     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i32,  Custom);
 976     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i8,  Custom);
 977     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i16, Custom);
 978
 979     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
 980     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
 981     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
 982     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
 983
 984     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
 985     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
 986     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
 987     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
 988
 989     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
 990     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
 991
 992     setOperationAction(ISD::VSETCC,            MVT::v8i32, Custom);
 993     setOperationAction(ISD::VSETCC,            MVT::v4i64, Custom);
 994
 995     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
 996     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
 997     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
 998
 999     // Custom lower several nodes for 256-bit types.
1000     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1001                   i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
1002       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
1003       EVT VT = SVT;
1004
1005       // Extract subvector is special because the value type
1006       // (result) is 128-bit but the source is 256-bit wide.
1007       if (VT.is128BitVector())
1008         setOperationAction(ISD::EXTRACT_SUBVECTOR, SVT, Custom);
1009
1010       // Do not attempt to custom lower other non-256-bit vectors
1011       if (!VT.is256BitVector())
1012         continue;
1013
1014       setOperationAction(ISD::BUILD_VECTOR,       SVT, Custom);
1015       setOperationAction(ISD::VECTOR_SHUFFLE,     SVT, Custom);
1016       setOperationAction(ISD::INSERT_VECTOR_ELT,  SVT, Custom);
1017       setOperationAction(ISD::EXTRACT_VECTOR_ELT, SVT, Custom);
1018       setOperationAction(ISD::SCALAR_TO_VECTOR,   SVT, Custom);
1019       setOperationAction(ISD::INSERT_SUBVECTOR,   SVT, Custom);
1020     }
1021
1022     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1023     for (unsigned i = (unsigned)MVT::v32i8; i != (unsigned)MVT::v4i64; ++i) {
1024       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
1025       EVT VT = SVT;
1026
1027       // Do not attempt to promote non-256-bit vectors
1028       if (!VT.is256BitVector())
1029         continue;
1030
1031       setOperationAction(ISD::AND,    SVT, Promote);
1032       AddPromotedToType (ISD::AND,    SVT, MVT::v4i64);
1033       setOperationAction(ISD::OR,     SVT, Promote);
1034       AddPromotedToType (ISD::OR,     SVT, MVT::v4i64);
1035       setOperationAction(ISD::XOR,    SVT, Promote);
1036       AddPromotedToType (ISD::XOR,    SVT, MVT::v4i64);
1037       setOperationAction(ISD::LOAD,   SVT, Promote);
1038       AddPromotedToType (ISD::LOAD,   SVT, MVT::v4i64);
1039       setOperationAction(ISD::SELECT, SVT, Promote);
1040       AddPromotedToType (ISD::SELECT, SVT, MVT::v4i64);
1041     }
1042   }
1043
1044   // SIGN_EXTEND_INREGs are evaluated by the extend type. Handle the expansion
1045   // of this type with custom code.
1046   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
1047          VT != (unsigned)MVT::LAST_VECTOR_VALUETYPE; VT++) {
1048     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT, Custom);
1049   }
1050
1051   // We want to custom lower some of our intrinsics.
1052   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1053
1054
1055   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1056   // handle type legalization for these operations here.
1057   //
1058   // FIXME: We really should do custom legalization for addition and
1059   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1060   // than generic legalization for 64-bit multiplication-with-overflow, though.
1061   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1062     // Add/Sub/Mul with overflow operations are custom lowered.
1063     MVT VT = IntVTs[i];
1064     setOperationAction(ISD::SADDO, VT, Custom);
1065     setOperationAction(ISD::UADDO, VT, Custom);
1066     setOperationAction(ISD::SSUBO, VT, Custom);
1067     setOperationAction(ISD::USUBO, VT, Custom);
1068     setOperationAction(ISD::SMULO, VT, Custom);
1069     setOperationAction(ISD::UMULO, VT, Custom);
1070   }
1071
1072   // There are no 8-bit 3-address imul/mul instructions
1073   setOperationAction(ISD::SMULO, MVT::i8, Expand);
1074   setOperationAction(ISD::UMULO, MVT::i8, Expand);
1075
1076   if (!Subtarget->is64Bit()) {
1077     // These libcalls are not available in 32-bit.
1078     setLibcallName(RTLIB::SHL_I128, 0);
1079     setLibcallName(RTLIB::SRL_I128, 0);
1080     setLibcallName(RTLIB::SRA_I128, 0);
1081   }
1082
1083   // We have target-specific dag combine patterns for the following nodes:
1084   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1085   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1086   setTargetDAGCombine(ISD::BUILD_VECTOR);
1087   setTargetDAGCombine(ISD::SELECT);
1088   setTargetDAGCombine(ISD::SHL);
1089   setTargetDAGCombine(ISD::SRA);
1090   setTargetDAGCombine(ISD::SRL);
1091   setTargetDAGCombine(ISD::OR);
1092   setTargetDAGCombine(ISD::AND);
1093   setTargetDAGCombine(ISD::ADD);
1094   setTargetDAGCombine(ISD::SUB);
1095   setTargetDAGCombine(ISD::STORE);
1096   setTargetDAGCombine(ISD::ZERO_EXTEND);
1097   setTargetDAGCombine(ISD::SINT_TO_FP);
1098   if (Subtarget->is64Bit())
1099     setTargetDAGCombine(ISD::MUL);
1100
1101   computeRegisterProperties();
1102
1103   // On Darwin, -Os means optimize for size without hurting performance,
1104   // do not reduce the limit.
1105   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1106   maxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1107   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1108   maxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1109   maxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1110   maxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1111   setPrefLoopAlignment(16);
1112   benefitFromCodePlacementOpt = true;
1113
1114   setPrefFunctionAlignment(4);
1115 }
1116
1117
1118 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1119   return MVT::i8;
1120 }
1121
1122
1123 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1124 /// the desired ByVal argument alignment.
1125 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1126   if (MaxAlign == 16)
1127     return;
1128   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1129     if (VTy->getBitWidth() == 128)
1130       MaxAlign = 16;
1131   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1132     unsigned EltAlign = 0;
1133     getMaxByValAlign(ATy->getElementType(), EltAlign);
1134     if (EltAlign > MaxAlign)
1135       MaxAlign = EltAlign;
1136   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1137     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1138       unsigned EltAlign = 0;
1139       getMaxByValAlign(STy->getElementType(i), EltAlign);
1140       if (EltAlign > MaxAlign)
1141         MaxAlign = EltAlign;
1142       if (MaxAlign == 16)
1143         break;
1144     }
1145   }
1146   return;
1147 }
1148
1149 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1150 /// function arguments in the caller parameter area. For X86, aggregates
1151 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1152 /// are at 4-byte boundaries.
1153 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1154   if (Subtarget->is64Bit()) {
1155     // Max of 8 and alignment of type.
1156     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1157     if (TyAlign > 8)
1158       return TyAlign;
1159     return 8;
1160   }
1161
1162   unsigned Align = 4;
1163   if (Subtarget->hasXMM())
1164     getMaxByValAlign(Ty, Align);
1165   return Align;
1166 }
1167
1168 /// getOptimalMemOpType - Returns the target specific optimal type for load
1169 /// and store operations as a result of memset, memcpy, and memmove
1170 /// lowering. If DstAlign is zero that means it's safe to destination
1171 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1172 /// means there isn't a need to check it against alignment requirement,
1173 /// probably because the source does not need to be loaded. If
1174 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1175 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1176 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1177 /// constant so it does not need to be loaded.
1178 /// It returns EVT::Other if the type should be determined using generic
1179 /// target-independent logic.
1180 EVT
1181 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1182                                        unsigned DstAlign, unsigned SrcAlign,
1183                                        bool NonScalarIntSafe,
1184                                        bool MemcpyStrSrc,
1185                                        MachineFunction &MF) const {
1186   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1187   // linux.  This is because the stack realignment code can't handle certain
1188   // cases like PR2962.  This should be removed when PR2962 is fixed.
1189   const Function *F = MF.getFunction();
1190   if (NonScalarIntSafe &&
1191       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1192     if (Size >= 16 &&
1193         (Subtarget->isUnalignedMemAccessFast() ||
1194          ((DstAlign == 0 || DstAlign >= 16) &&
1195           (SrcAlign == 0 || SrcAlign >= 16))) &&
1196         Subtarget->getStackAlignment() >= 16) {
1197       if (Subtarget->hasSSE2())
1198         return MVT::v4i32;
1199       if (Subtarget->hasSSE1())
1200         return MVT::v4f32;
1201     } else if (!MemcpyStrSrc && Size >= 8 &&
1202                !Subtarget->is64Bit() &&
1203                Subtarget->getStackAlignment() >= 8 &&
1204                Subtarget->hasXMMInt()) {
1205       // Do not use f64 to lower memcpy if source is string constant. It's
1206       // better to use i32 to avoid the loads.
1207       return MVT::f64;
1208     }
1209   }
1210   if (Subtarget->is64Bit() && Size >= 8)
1211     return MVT::i64;
1212   return MVT::i32;
1213 }
1214
1215 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1216 /// current function.  The returned value is a member of the
1217 /// MachineJumpTableInfo::JTEntryKind enum.
1218 unsigned X86TargetLowering::getJumpTableEncoding() const {
1219   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1220   // symbol.
1221   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1222       Subtarget->isPICStyleGOT())
1223     return MachineJumpTableInfo::EK_Custom32;
1224
1225   // Otherwise, use the normal jump table encoding heuristics.
1226   return TargetLowering::getJumpTableEncoding();
1227 }
1228
1229 const MCExpr *
1230 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1231                                              const MachineBasicBlock *MBB,
1232                                              unsigned uid,MCContext &Ctx) const{
1233   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1234          Subtarget->isPICStyleGOT());
1235   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1236   // entries.
1237   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1238                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1239 }
1240
1241 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1242 /// jumptable.
1243 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1244                                                     SelectionDAG &DAG) const {
1245   if (!Subtarget->is64Bit())
1246     // This doesn't have DebugLoc associated with it, but is not really the
1247     // same as a Register.
1248     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1249   return Table;
1250 }
1251
1252 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1253 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1254 /// MCExpr.
1255 const MCExpr *X86TargetLowering::
1256 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1257                              MCContext &Ctx) const {
1258   // X86-64 uses RIP relative addressing based on the jump table label.
1259   if (Subtarget->isPICStyleRIPRel())
1260     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1261
1262   // Otherwise, the reference is relative to the PIC base.
1263   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1264 }
1265
1266 // FIXME: Why this routine is here? Move to RegInfo!
1267 std::pair<const TargetRegisterClass*, uint8_t>
1268 X86TargetLowering::findRepresentativeClass(EVT VT) const{
1269   const TargetRegisterClass *RRC = 0;
1270   uint8_t Cost = 1;
1271   switch (VT.getSimpleVT().SimpleTy) {
1272   default:
1273     return TargetLowering::findRepresentativeClass(VT);
1274   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1275     RRC = (Subtarget->is64Bit()
1276            ? X86::GR64RegisterClass : X86::GR32RegisterClass);
1277     break;
1278   case MVT::x86mmx:
1279     RRC = X86::VR64RegisterClass;
1280     break;
1281   case MVT::f32: case MVT::f64:
1282   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1283   case MVT::v4f32: case MVT::v2f64:
1284   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1285   case MVT::v4f64:
1286     RRC = X86::VR128RegisterClass;
1287     break;
1288   }
1289   return std::make_pair(RRC, Cost);
1290 }
1291
1292 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1293                                                unsigned &Offset) const {
1294   if (!Subtarget->isTargetLinux())
1295     return false;
1296
1297   if (Subtarget->is64Bit()) {
1298     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1299     Offset = 0x28;
1300     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1301       AddressSpace = 256;
1302     else
1303       AddressSpace = 257;
1304   } else {
1305     // %gs:0x14 on i386
1306     Offset = 0x14;
1307     AddressSpace = 256;
1308   }
1309   return true;
1310 }
1311
1312
1313 //===----------------------------------------------------------------------===//
1314 //               Return Value Calling Convention Implementation
1315 //===----------------------------------------------------------------------===//
1316
1317 #include "X86GenCallingConv.inc"
1318
1319 bool
1320 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1321                                   MachineFunction &MF, bool isVarArg,
1322                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1323                         LLVMContext &Context) const {
1324   SmallVector<CCValAssign, 16> RVLocs;
1325   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1326                  RVLocs, Context);
1327   return CCInfo.CheckReturn(Outs, RetCC_X86);
1328 }
1329
1330 SDValue
1331 X86TargetLowering::LowerReturn(SDValue Chain,
1332                                CallingConv::ID CallConv, bool isVarArg,
1333                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1334                                const SmallVectorImpl<SDValue> &OutVals,
1335                                DebugLoc dl, SelectionDAG &DAG) const {
1336   MachineFunction &MF = DAG.getMachineFunction();
1337   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1338
1339   SmallVector<CCValAssign, 16> RVLocs;
1340   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1341                  RVLocs, *DAG.getContext());
1342   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1343
1344   // Add the regs to the liveout set for the function.
1345   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1346   for (unsigned i = 0; i != RVLocs.size(); ++i)
1347     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1348       MRI.addLiveOut(RVLocs[i].getLocReg());
1349
1350   SDValue Flag;
1351
1352   SmallVector<SDValue, 6> RetOps;
1353   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1354   // Operand #1 = Bytes To Pop
1355   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1356                    MVT::i16));
1357
1358   // Copy the result values into the output registers.
1359   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1360     CCValAssign &VA = RVLocs[i];
1361     assert(VA.isRegLoc() && "Can only return in registers!");
1362     SDValue ValToCopy = OutVals[i];
1363     EVT ValVT = ValToCopy.getValueType();
1364
1365     // If this is x86-64, and we disabled SSE, we can't return FP values,
1366     // or SSE or MMX vectors.
1367     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
1368          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
1369           (Subtarget->is64Bit() && !Subtarget->hasXMM())) {
1370       report_fatal_error("SSE register return with SSE disabled");
1371     }
1372     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
1373     // llvm-gcc has never done it right and no one has noticed, so this
1374     // should be OK for now.
1375     if (ValVT == MVT::f64 &&
1376         (Subtarget->is64Bit() && !Subtarget->hasXMMInt()))
1377       report_fatal_error("SSE2 register return with SSE2 disabled");
1378
1379     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1380     // the RET instruction and handled by the FP Stackifier.
1381     if (VA.getLocReg() == X86::ST0 ||
1382         VA.getLocReg() == X86::ST1) {
1383       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1384       // change the value to the FP stack register class.
1385       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1386         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1387       RetOps.push_back(ValToCopy);
1388       // Don't emit a copytoreg.
1389       continue;
1390     }
1391
1392     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1393     // which is returned in RAX / RDX.
1394     if (Subtarget->is64Bit()) {
1395       if (ValVT == MVT::x86mmx) {
1396         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1397           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
1398           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
1399                                   ValToCopy);
1400           // If we don't have SSE2 available, convert to v4f32 so the generated
1401           // register is legal.
1402           if (!Subtarget->hasSSE2())
1403             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
1404         }
1405       }
1406     }
1407
1408     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1409     Flag = Chain.getValue(1);
1410   }
1411
1412   // The x86-64 ABI for returning structs by value requires that we copy
1413   // the sret argument into %rax for the return. We saved the argument into
1414   // a virtual register in the entry block, so now we copy the value out
1415   // and into %rax.
1416   if (Subtarget->is64Bit() &&
1417       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1418     MachineFunction &MF = DAG.getMachineFunction();
1419     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1420     unsigned Reg = FuncInfo->getSRetReturnReg();
1421     assert(Reg &&
1422            "SRetReturnReg should have been set in LowerFormalArguments().");
1423     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1424
1425     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1426     Flag = Chain.getValue(1);
1427
1428     // RAX now acts like a return value.
1429     MRI.addLiveOut(X86::RAX);
1430   }
1431
1432   RetOps[0] = Chain;  // Update chain.
1433
1434   // Add the flag if we have it.
1435   if (Flag.getNode())
1436     RetOps.push_back(Flag);
1437
1438   return DAG.getNode(X86ISD::RET_FLAG, dl,
1439                      MVT::Other, &RetOps[0], RetOps.size());
1440 }
1441
1442 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N) const {
1443   if (N->getNumValues() != 1)
1444     return false;
1445   if (!N->hasNUsesOfValue(1, 0))
1446     return false;
1447
1448   SDNode *Copy = *N->use_begin();
1449   if (Copy->getOpcode() != ISD::CopyToReg &&
1450       Copy->getOpcode() != ISD::FP_EXTEND)
1451     return false;
1452
1453   bool HasRet = false;
1454   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
1455        UI != UE; ++UI) {
1456     if (UI->getOpcode() != X86ISD::RET_FLAG)
1457       return false;
1458     HasRet = true;
1459   }
1460
1461   return HasRet;
1462 }
1463
1464 EVT
1465 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1466                                             ISD::NodeType ExtendKind) const {
1467   MVT ReturnMVT;
1468   // TODO: Is this also valid on 32-bit?
1469   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
1470     ReturnMVT = MVT::i8;
1471   else
1472     ReturnMVT = MVT::i32;
1473
1474   EVT MinVT = getRegisterType(Context, ReturnMVT);
1475   return VT.bitsLT(MinVT) ? MinVT : VT;
1476 }
1477
1478 /// LowerCallResult - Lower the result values of a call into the
1479 /// appropriate copies out of appropriate physical registers.
1480 ///
1481 SDValue
1482 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1483                                    CallingConv::ID CallConv, bool isVarArg,
1484                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1485                                    DebugLoc dl, SelectionDAG &DAG,
1486                                    SmallVectorImpl<SDValue> &InVals) const {
1487
1488   // Assign locations to each value returned by this call.
1489   SmallVector<CCValAssign, 16> RVLocs;
1490   bool Is64Bit = Subtarget->is64Bit();
1491   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1492                  getTargetMachine(), RVLocs, *DAG.getContext());
1493   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1494
1495   // Copy all of the result registers out of their specified physreg.
1496   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1497     CCValAssign &VA = RVLocs[i];
1498     EVT CopyVT = VA.getValVT();
1499
1500     // If this is x86-64, and we disabled SSE, we can't return FP values
1501     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1502         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasXMM())) {
1503       report_fatal_error("SSE register return with SSE disabled");
1504     }
1505
1506     SDValue Val;
1507
1508     // If this is a call to a function that returns an fp value on the floating
1509     // point stack, we must guarantee the the value is popped from the stack, so
1510     // a CopyFromReg is not good enough - the copy instruction may be eliminated
1511     // if the return value is not used. We use the FpPOP_RETVAL instruction
1512     // instead.
1513     if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1) {
1514       // If we prefer to use the value in xmm registers, copy it out as f80 and
1515       // use a truncate to move it from fp stack reg to xmm reg.
1516       if (isScalarFPTypeInSSEReg(VA.getValVT())) CopyVT = MVT::f80;
1517       SDValue Ops[] = { Chain, InFlag };
1518       Chain = SDValue(DAG.getMachineNode(X86::FpPOP_RETVAL, dl, CopyVT,
1519                                          MVT::Other, MVT::Glue, Ops, 2), 1);
1520       Val = Chain.getValue(0);
1521
1522       // Round the f80 to the right size, which also moves it to the appropriate
1523       // xmm register.
1524       if (CopyVT != VA.getValVT())
1525         Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1526                           // This truncation won't change the value.
1527                           DAG.getIntPtrConstant(1));
1528     } else {
1529       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1530                                  CopyVT, InFlag).getValue(1);
1531       Val = Chain.getValue(0);
1532     }
1533     InFlag = Chain.getValue(2);
1534     InVals.push_back(Val);
1535   }
1536
1537   return Chain;
1538 }
1539
1540
1541 //===----------------------------------------------------------------------===//
1542 //                C & StdCall & Fast Calling Convention implementation
1543 //===----------------------------------------------------------------------===//
1544 //  StdCall calling convention seems to be standard for many Windows' API
1545 //  routines and around. It differs from C calling convention just a little:
1546 //  callee should clean up the stack, not caller. Symbols should be also
1547 //  decorated in some fancy way :) It doesn't support any vector arguments.
1548 //  For info on fast calling convention see Fast Calling Convention (tail call)
1549 //  implementation LowerX86_32FastCCCallTo.
1550
1551 /// CallIsStructReturn - Determines whether a call uses struct return
1552 /// semantics.
1553 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1554   if (Outs.empty())
1555     return false;
1556
1557   return Outs[0].Flags.isSRet();
1558 }
1559
1560 /// ArgsAreStructReturn - Determines whether a function uses struct
1561 /// return semantics.
1562 static bool
1563 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1564   if (Ins.empty())
1565     return false;
1566
1567   return Ins[0].Flags.isSRet();
1568 }
1569
1570 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1571 /// by "Src" to address "Dst" with size and alignment information specified by
1572 /// the specific parameter attribute. The copy will be passed as a byval
1573 /// function parameter.
1574 static SDValue
1575 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1576                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1577                           DebugLoc dl) {
1578   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1579
1580   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1581                        /*isVolatile*/false, /*AlwaysInline=*/true,
1582                        MachinePointerInfo(), MachinePointerInfo());
1583 }
1584
1585 /// IsTailCallConvention - Return true if the calling convention is one that
1586 /// supports tail call optimization.
1587 static bool IsTailCallConvention(CallingConv::ID CC) {
1588   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1589 }
1590
1591 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
1592   if (!CI->isTailCall())
1593     return false;
1594
1595   CallSite CS(CI);
1596   CallingConv::ID CalleeCC = CS.getCallingConv();
1597   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
1598     return false;
1599
1600   return true;
1601 }
1602
1603 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1604 /// a tailcall target by changing its ABI.
1605 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1606   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1607 }
1608
1609 SDValue
1610 X86TargetLowering::LowerMemArgument(SDValue Chain,
1611                                     CallingConv::ID CallConv,
1612                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1613                                     DebugLoc dl, SelectionDAG &DAG,
1614                                     const CCValAssign &VA,
1615                                     MachineFrameInfo *MFI,
1616                                     unsigned i) const {
1617   // Create the nodes corresponding to a load from this parameter slot.
1618   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1619   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1620   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1621   EVT ValVT;
1622
1623   // If value is passed by pointer we have address passed instead of the value
1624   // itself.
1625   if (VA.getLocInfo() == CCValAssign::Indirect)
1626     ValVT = VA.getLocVT();
1627   else
1628     ValVT = VA.getValVT();
1629
1630   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1631   // changed with more analysis.
1632   // In case of tail call optimization mark all arguments mutable. Since they
1633   // could be overwritten by lowering of arguments in case of a tail call.
1634   if (Flags.isByVal()) {
1635     unsigned Bytes = Flags.getByValSize();
1636     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
1637     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
1638     return DAG.getFrameIndex(FI, getPointerTy());
1639   } else {
1640     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1641                                     VA.getLocMemOffset(), isImmutable);
1642     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1643     return DAG.getLoad(ValVT, dl, Chain, FIN,
1644                        MachinePointerInfo::getFixedStack(FI),
1645                        false, false, 0);
1646   }
1647 }
1648
1649 SDValue
1650 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1651                                         CallingConv::ID CallConv,
1652                                         bool isVarArg,
1653                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1654                                         DebugLoc dl,
1655                                         SelectionDAG &DAG,
1656                                         SmallVectorImpl<SDValue> &InVals)
1657                                           const {
1658   MachineFunction &MF = DAG.getMachineFunction();
1659   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1660
1661   const Function* Fn = MF.getFunction();
1662   if (Fn->hasExternalLinkage() &&
1663       Subtarget->isTargetCygMing() &&
1664       Fn->getName() == "main")
1665     FuncInfo->setForceFramePointer(true);
1666
1667   MachineFrameInfo *MFI = MF.getFrameInfo();
1668   bool Is64Bit = Subtarget->is64Bit();
1669   bool IsWin64 = Subtarget->isTargetWin64();
1670
1671   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1672          "Var args not supported with calling convention fastcc or ghc");
1673
1674   // Assign locations to all of the incoming arguments.
1675   SmallVector<CCValAssign, 16> ArgLocs;
1676   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
1677                  ArgLocs, *DAG.getContext());
1678
1679   // Allocate shadow area for Win64
1680   if (IsWin64) {
1681     CCInfo.AllocateStack(32, 8);
1682   }
1683
1684   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
1685
1686   unsigned LastVal = ~0U;
1687   SDValue ArgValue;
1688   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1689     CCValAssign &VA = ArgLocs[i];
1690     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1691     // places.
1692     assert(VA.getValNo() != LastVal &&
1693            "Don't support value assigned to multiple locs yet");
1694     LastVal = VA.getValNo();
1695
1696     if (VA.isRegLoc()) {
1697       EVT RegVT = VA.getLocVT();
1698       TargetRegisterClass *RC = NULL;
1699       if (RegVT == MVT::i32)
1700         RC = X86::GR32RegisterClass;
1701       else if (Is64Bit && RegVT == MVT::i64)
1702         RC = X86::GR64RegisterClass;
1703       else if (RegVT == MVT::f32)
1704         RC = X86::FR32RegisterClass;
1705       else if (RegVT == MVT::f64)
1706         RC = X86::FR64RegisterClass;
1707       else if (RegVT.isVector() && RegVT.getSizeInBits() == 256)
1708         RC = X86::VR256RegisterClass;
1709       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1710         RC = X86::VR128RegisterClass;
1711       else if (RegVT == MVT::x86mmx)
1712         RC = X86::VR64RegisterClass;
1713       else
1714         llvm_unreachable("Unknown argument type!");
1715
1716       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1717       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1718
1719       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1720       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1721       // right size.
1722       if (VA.getLocInfo() == CCValAssign::SExt)
1723         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1724                                DAG.getValueType(VA.getValVT()));
1725       else if (VA.getLocInfo() == CCValAssign::ZExt)
1726         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1727                                DAG.getValueType(VA.getValVT()));
1728       else if (VA.getLocInfo() == CCValAssign::BCvt)
1729         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
1730
1731       if (VA.isExtInLoc()) {
1732         // Handle MMX values passed in XMM regs.
1733         if (RegVT.isVector()) {
1734           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(),
1735                                  ArgValue);
1736         } else
1737           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1738       }
1739     } else {
1740       assert(VA.isMemLoc());
1741       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1742     }
1743
1744     // If value is passed via pointer - do a load.
1745     if (VA.getLocInfo() == CCValAssign::Indirect)
1746       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
1747                              MachinePointerInfo(), false, false, 0);
1748
1749     InVals.push_back(ArgValue);
1750   }
1751
1752   // The x86-64 ABI for returning structs by value requires that we copy
1753   // the sret argument into %rax for the return. Save the argument into
1754   // a virtual register so that we can access it from the return points.
1755   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1756     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1757     unsigned Reg = FuncInfo->getSRetReturnReg();
1758     if (!Reg) {
1759       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1760       FuncInfo->setSRetReturnReg(Reg);
1761     }
1762     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1763     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1764   }
1765
1766   unsigned StackSize = CCInfo.getNextStackOffset();
1767   // Align stack specially for tail calls.
1768   if (FuncIsMadeTailCallSafe(CallConv))
1769     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1770
1771   // If the function takes variable number of arguments, make a frame index for
1772   // the start of the first vararg value... for expansion of llvm.va_start.
1773   if (isVarArg) {
1774     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1775                     CallConv != CallingConv::X86_ThisCall)) {
1776       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1777     }
1778     if (Is64Bit) {
1779       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1780
1781       // FIXME: We should really autogenerate these arrays
1782       static const unsigned GPR64ArgRegsWin64[] = {
1783         X86::RCX, X86::RDX, X86::R8,  X86::R9
1784       };
1785       static const unsigned GPR64ArgRegs64Bit[] = {
1786         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1787       };
1788       static const unsigned XMMArgRegs64Bit[] = {
1789         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1790         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1791       };
1792       const unsigned *GPR64ArgRegs;
1793       unsigned NumXMMRegs = 0;
1794
1795       if (IsWin64) {
1796         // The XMM registers which might contain var arg parameters are shadowed
1797         // in their paired GPR.  So we only need to save the GPR to their home
1798         // slots.
1799         TotalNumIntRegs = 4;
1800         GPR64ArgRegs = GPR64ArgRegsWin64;
1801       } else {
1802         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1803         GPR64ArgRegs = GPR64ArgRegs64Bit;
1804
1805         NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs64Bit, TotalNumXMMRegs);
1806       }
1807       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1808                                                        TotalNumIntRegs);
1809
1810       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1811       assert(!(NumXMMRegs && !Subtarget->hasXMM()) &&
1812              "SSE register cannot be used when SSE is disabled!");
1813       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1814              "SSE register cannot be used when SSE is disabled!");
1815       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasXMM())
1816         // Kernel mode asks for SSE to be disabled, so don't push them
1817         // on the stack.
1818         TotalNumXMMRegs = 0;
1819
1820       if (IsWin64) {
1821         const TargetFrameLowering &TFI = *getTargetMachine().getFrameLowering();
1822         // Get to the caller-allocated home save location.  Add 8 to account
1823         // for the return address.
1824         int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
1825         FuncInfo->setRegSaveFrameIndex(
1826           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
1827         // Fixup to set vararg frame on shadow area (4 x i64).
1828         if (NumIntRegs < 4)
1829           FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
1830       } else {
1831         // For X86-64, if there are vararg parameters that are passed via
1832         // registers, then we must store them to their spots on the stack so they
1833         // may be loaded by deferencing the result of va_next.
1834         FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1835         FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1836         FuncInfo->setRegSaveFrameIndex(
1837           MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1838                                false));
1839       }
1840
1841       // Store the integer parameter registers.
1842       SmallVector<SDValue, 8> MemOps;
1843       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1844                                         getPointerTy());
1845       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1846       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1847         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1848                                   DAG.getIntPtrConstant(Offset));
1849         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1850                                      X86::GR64RegisterClass);
1851         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1852         SDValue Store =
1853           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1854                        MachinePointerInfo::getFixedStack(
1855                          FuncInfo->getRegSaveFrameIndex(), Offset),
1856                        false, false, 0);
1857         MemOps.push_back(Store);
1858         Offset += 8;
1859       }
1860
1861       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1862         // Now store the XMM (fp + vector) parameter registers.
1863         SmallVector<SDValue, 11> SaveXMMOps;
1864         SaveXMMOps.push_back(Chain);
1865
1866         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1867         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1868         SaveXMMOps.push_back(ALVal);
1869
1870         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1871                                FuncInfo->getRegSaveFrameIndex()));
1872         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1873                                FuncInfo->getVarArgsFPOffset()));
1874
1875         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1876           unsigned VReg = MF.addLiveIn(XMMArgRegs64Bit[NumXMMRegs],
1877                                        X86::VR128RegisterClass);
1878           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1879           SaveXMMOps.push_back(Val);
1880         }
1881         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1882                                      MVT::Other,
1883                                      &SaveXMMOps[0], SaveXMMOps.size()));
1884       }
1885
1886       if (!MemOps.empty())
1887         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1888                             &MemOps[0], MemOps.size());
1889     }
1890   }
1891
1892   // Some CCs need callee pop.
1893   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt)) {
1894     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1895   } else {
1896     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1897     // If this is an sret function, the return should pop the hidden pointer.
1898     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1899       FuncInfo->setBytesToPopOnReturn(4);
1900   }
1901
1902   if (!Is64Bit) {
1903     // RegSaveFrameIndex is X86-64 only.
1904     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1905     if (CallConv == CallingConv::X86_FastCall ||
1906         CallConv == CallingConv::X86_ThisCall)
1907       // fastcc functions can't have varargs.
1908       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1909   }
1910
1911   return Chain;
1912 }
1913
1914 SDValue
1915 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1916                                     SDValue StackPtr, SDValue Arg,
1917                                     DebugLoc dl, SelectionDAG &DAG,
1918                                     const CCValAssign &VA,
1919                                     ISD::ArgFlagsTy Flags) const {
1920   unsigned LocMemOffset = VA.getLocMemOffset();
1921   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1922   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1923   if (Flags.isByVal())
1924     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1925
1926   return DAG.getStore(Chain, dl, Arg, PtrOff,
1927                       MachinePointerInfo::getStack(LocMemOffset),
1928                       false, false, 0);
1929 }
1930
1931 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1932 /// optimization is performed and it is required.
1933 SDValue
1934 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1935                                            SDValue &OutRetAddr, SDValue Chain,
1936                                            bool IsTailCall, bool Is64Bit,
1937                                            int FPDiff, DebugLoc dl) const {
1938   // Adjust the Return address stack slot.
1939   EVT VT = getPointerTy();
1940   OutRetAddr = getReturnAddressFrameIndex(DAG);
1941
1942   // Load the "old" Return address.
1943   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
1944                            false, false, 0);
1945   return SDValue(OutRetAddr.getNode(), 1);
1946 }
1947
1948 /// EmitTailCallStoreRetAddr - Emit a store of the return address if tail call
1949 /// optimization is performed and it is required (FPDiff!=0).
1950 static SDValue
1951 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1952                          SDValue Chain, SDValue RetAddrFrIdx,
1953                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1954   // Store the return address to the appropriate stack slot.
1955   if (!FPDiff) return Chain;
1956   // Calculate the new stack slot for the return address.
1957   int SlotSize = Is64Bit ? 8 : 4;
1958   int NewReturnAddrFI =
1959     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1960   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1961   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1962   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1963                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
1964                        false, false, 0);
1965   return Chain;
1966 }
1967
1968 SDValue
1969 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1970                              CallingConv::ID CallConv, bool isVarArg,
1971                              bool &isTailCall,
1972                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1973                              const SmallVectorImpl<SDValue> &OutVals,
1974                              const SmallVectorImpl<ISD::InputArg> &Ins,
1975                              DebugLoc dl, SelectionDAG &DAG,
1976                              SmallVectorImpl<SDValue> &InVals) const {
1977   MachineFunction &MF = DAG.getMachineFunction();
1978   bool Is64Bit        = Subtarget->is64Bit();
1979   bool IsWin64        = Subtarget->isTargetWin64();
1980   bool IsStructRet    = CallIsStructReturn(Outs);
1981   bool IsSibcall      = false;
1982
1983   if (isTailCall) {
1984     // Check if it's really possible to do a tail call.
1985     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1986                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1987                                                    Outs, OutVals, Ins, DAG);
1988
1989     // Sibcalls are automatically detected tailcalls which do not require
1990     // ABI changes.
1991     if (!GuaranteedTailCallOpt && isTailCall)
1992       IsSibcall = true;
1993
1994     if (isTailCall)
1995       ++NumTailCalls;
1996   }
1997
1998   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1999          "Var args not supported with calling convention fastcc or ghc");
2000
2001   // Analyze operands of the call, assigning locations to each operand.
2002   SmallVector<CCValAssign, 16> ArgLocs;
2003   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
2004                  ArgLocs, *DAG.getContext());
2005
2006   // Allocate shadow area for Win64
2007   if (IsWin64) {
2008     CCInfo.AllocateStack(32, 8);
2009   }
2010
2011   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2012
2013   // Get a count of how many bytes are to be pushed on the stack.
2014   unsigned NumBytes = CCInfo.getNextStackOffset();
2015   if (IsSibcall)
2016     // This is a sibcall. The memory operands are available in caller's
2017     // own caller's stack.
2018     NumBytes = 0;
2019   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
2020     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2021
2022   int FPDiff = 0;
2023   if (isTailCall && !IsSibcall) {
2024     // Lower arguments at fp - stackoffset + fpdiff.
2025     unsigned NumBytesCallerPushed =
2026       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
2027     FPDiff = NumBytesCallerPushed - NumBytes;
2028
2029     // Set the delta of movement of the returnaddr stackslot.
2030     // But only set if delta is greater than previous delta.
2031     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
2032       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
2033   }
2034
2035   if (!IsSibcall)
2036     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2037
2038   SDValue RetAddrFrIdx;
2039   // Load return address for tail calls.
2040   if (isTailCall && FPDiff)
2041     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2042                                     Is64Bit, FPDiff, dl);
2043
2044   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2045   SmallVector<SDValue, 8> MemOpChains;
2046   SDValue StackPtr;
2047
2048   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2049   // of tail call optimization arguments are handle later.
2050   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2051     CCValAssign &VA = ArgLocs[i];
2052     EVT RegVT = VA.getLocVT();
2053     SDValue Arg = OutVals[i];
2054     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2055     bool isByVal = Flags.isByVal();
2056
2057     // Promote the value if needed.
2058     switch (VA.getLocInfo()) {
2059     default: llvm_unreachable("Unknown loc info!");
2060     case CCValAssign::Full: break;
2061     case CCValAssign::SExt:
2062       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2063       break;
2064     case CCValAssign::ZExt:
2065       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2066       break;
2067     case CCValAssign::AExt:
2068       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
2069         // Special case: passing MMX values in XMM registers.
2070         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2071         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2072         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2073       } else
2074         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2075       break;
2076     case CCValAssign::BCvt:
2077       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2078       break;
2079     case CCValAssign::Indirect: {
2080       // Store the argument.
2081       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2082       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2083       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2084                            MachinePointerInfo::getFixedStack(FI),
2085                            false, false, 0);
2086       Arg = SpillSlot;
2087       break;
2088     }
2089     }
2090
2091     if (VA.isRegLoc()) {
2092       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2093       if (isVarArg && IsWin64) {
2094         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2095         // shadow reg if callee is a varargs function.
2096         unsigned ShadowReg = 0;
2097         switch (VA.getLocReg()) {
2098         case X86::XMM0: ShadowReg = X86::RCX; break;
2099         case X86::XMM1: ShadowReg = X86::RDX; break;
2100         case X86::XMM2: ShadowReg = X86::R8; break;
2101         case X86::XMM3: ShadowReg = X86::R9; break;
2102         }
2103         if (ShadowReg)
2104           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2105       }
2106     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2107       assert(VA.isMemLoc());
2108       if (StackPtr.getNode() == 0)
2109         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
2110       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2111                                              dl, DAG, VA, Flags));
2112     }
2113   }
2114
2115   if (!MemOpChains.empty())
2116     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2117                         &MemOpChains[0], MemOpChains.size());
2118
2119   // Build a sequence of copy-to-reg nodes chained together with token chain
2120   // and flag operands which copy the outgoing args into registers.
2121   SDValue InFlag;
2122   // Tail call byval lowering might overwrite argument registers so in case of
2123   // tail call optimization the copies to registers are lowered later.
2124   if (!isTailCall)
2125     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2126       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2127                                RegsToPass[i].second, InFlag);
2128       InFlag = Chain.getValue(1);
2129     }
2130
2131   if (Subtarget->isPICStyleGOT()) {
2132     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2133     // GOT pointer.
2134     if (!isTailCall) {
2135       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
2136                                DAG.getNode(X86ISD::GlobalBaseReg,
2137                                            DebugLoc(), getPointerTy()),
2138                                InFlag);
2139       InFlag = Chain.getValue(1);
2140     } else {
2141       // If we are tail calling and generating PIC/GOT style code load the
2142       // address of the callee into ECX. The value in ecx is used as target of
2143       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2144       // for tail calls on PIC/GOT architectures. Normally we would just put the
2145       // address of GOT into ebx and then call target@PLT. But for tail calls
2146       // ebx would be restored (since ebx is callee saved) before jumping to the
2147       // target@PLT.
2148
2149       // Note: The actual moving to ECX is done further down.
2150       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2151       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2152           !G->getGlobal()->hasProtectedVisibility())
2153         Callee = LowerGlobalAddress(Callee, DAG);
2154       else if (isa<ExternalSymbolSDNode>(Callee))
2155         Callee = LowerExternalSymbol(Callee, DAG);
2156     }
2157   }
2158
2159   if (Is64Bit && isVarArg && !IsWin64) {
2160     // From AMD64 ABI document:
2161     // For calls that may call functions that use varargs or stdargs
2162     // (prototype-less calls or calls to functions containing ellipsis (...) in
2163     // the declaration) %al is used as hidden argument to specify the number
2164     // of SSE registers used. The contents of %al do not need to match exactly
2165     // the number of registers, but must be an ubound on the number of SSE
2166     // registers used and is in the range 0 - 8 inclusive.
2167
2168     // Count the number of XMM registers allocated.
2169     static const unsigned XMMArgRegs[] = {
2170       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2171       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2172     };
2173     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
2174     assert((Subtarget->hasXMM() || !NumXMMRegs)
2175            && "SSE registers cannot be used when SSE is disabled");
2176
2177     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
2178                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
2179     InFlag = Chain.getValue(1);
2180   }
2181
2182
2183   // For tail calls lower the arguments to the 'real' stack slot.
2184   if (isTailCall) {
2185     // Force all the incoming stack arguments to be loaded from the stack
2186     // before any new outgoing arguments are stored to the stack, because the
2187     // outgoing stack slots may alias the incoming argument stack slots, and
2188     // the alias isn't otherwise explicit. This is slightly more conservative
2189     // than necessary, because it means that each store effectively depends
2190     // on every argument instead of just those arguments it would clobber.
2191     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2192
2193     SmallVector<SDValue, 8> MemOpChains2;
2194     SDValue FIN;
2195     int FI = 0;
2196     // Do not flag preceding copytoreg stuff together with the following stuff.
2197     InFlag = SDValue();
2198     if (GuaranteedTailCallOpt) {
2199       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2200         CCValAssign &VA = ArgLocs[i];
2201         if (VA.isRegLoc())
2202           continue;
2203         assert(VA.isMemLoc());
2204         SDValue Arg = OutVals[i];
2205         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2206         // Create frame index.
2207         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2208         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2209         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2210         FIN = DAG.getFrameIndex(FI, getPointerTy());
2211
2212         if (Flags.isByVal()) {
2213           // Copy relative to framepointer.
2214           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2215           if (StackPtr.getNode() == 0)
2216             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2217                                           getPointerTy());
2218           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2219
2220           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2221                                                            ArgChain,
2222                                                            Flags, DAG, dl));
2223         } else {
2224           // Store relative to framepointer.
2225           MemOpChains2.push_back(
2226             DAG.getStore(ArgChain, dl, Arg, FIN,
2227                          MachinePointerInfo::getFixedStack(FI),
2228                          false, false, 0));
2229         }
2230       }
2231     }
2232
2233     if (!MemOpChains2.empty())
2234       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2235                           &MemOpChains2[0], MemOpChains2.size());
2236
2237     // Copy arguments to their registers.
2238     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2239       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2240                                RegsToPass[i].second, InFlag);
2241       InFlag = Chain.getValue(1);
2242     }
2243     InFlag =SDValue();
2244
2245     // Store the return address to the appropriate stack slot.
2246     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2247                                      FPDiff, dl);
2248   }
2249
2250   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2251     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2252     // In the 64-bit large code model, we have to make all calls
2253     // through a register, since the call instruction's 32-bit
2254     // pc-relative offset may not be large enough to hold the whole
2255     // address.
2256   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2257     // If the callee is a GlobalAddress node (quite common, every direct call
2258     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2259     // it.
2260
2261     // We should use extra load for direct calls to dllimported functions in
2262     // non-JIT mode.
2263     const GlobalValue *GV = G->getGlobal();
2264     if (!GV->hasDLLImportLinkage()) {
2265       unsigned char OpFlags = 0;
2266       bool ExtraLoad = false;
2267       unsigned WrapperKind = ISD::DELETED_NODE;
2268
2269       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2270       // external symbols most go through the PLT in PIC mode.  If the symbol
2271       // has hidden or protected visibility, or if it is static or local, then
2272       // we don't need to use the PLT - we can directly call it.
2273       if (Subtarget->isTargetELF() &&
2274           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2275           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2276         OpFlags = X86II::MO_PLT;
2277       } else if (Subtarget->isPICStyleStubAny() &&
2278                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
2279                  (!Subtarget->getTargetTriple().isMacOSX() ||
2280                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2281         // PC-relative references to external symbols should go through $stub,
2282         // unless we're building with the leopard linker or later, which
2283         // automatically synthesizes these stubs.
2284         OpFlags = X86II::MO_DARWIN_STUB;
2285       } else if (Subtarget->isPICStyleRIPRel() &&
2286                  isa<Function>(GV) &&
2287                  cast<Function>(GV)->hasFnAttr(Attribute::NonLazyBind)) {
2288         // If the function is marked as non-lazy, generate an indirect call
2289         // which loads from the GOT directly. This avoids runtime overhead
2290         // at the cost of eager binding (and one extra byte of encoding).
2291         OpFlags = X86II::MO_GOTPCREL;
2292         WrapperKind = X86ISD::WrapperRIP;
2293         ExtraLoad = true;
2294       }
2295
2296       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
2297                                           G->getOffset(), OpFlags);
2298
2299       // Add a wrapper if needed.
2300       if (WrapperKind != ISD::DELETED_NODE)
2301         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
2302       // Add extra indirection if needed.
2303       if (ExtraLoad)
2304         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
2305                              MachinePointerInfo::getGOT(),
2306                              false, false, 0);
2307     }
2308   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2309     unsigned char OpFlags = 0;
2310
2311     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
2312     // external symbols should go through the PLT.
2313     if (Subtarget->isTargetELF() &&
2314         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2315       OpFlags = X86II::MO_PLT;
2316     } else if (Subtarget->isPICStyleStubAny() &&
2317                (!Subtarget->getTargetTriple().isMacOSX() ||
2318                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
2319       // PC-relative references to external symbols should go through $stub,
2320       // unless we're building with the leopard linker or later, which
2321       // automatically synthesizes these stubs.
2322       OpFlags = X86II::MO_DARWIN_STUB;
2323     }
2324
2325     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2326                                          OpFlags);
2327   }
2328
2329   // Returns a chain & a flag for retval copy to use.
2330   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2331   SmallVector<SDValue, 8> Ops;
2332
2333   if (!IsSibcall && isTailCall) {
2334     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2335                            DAG.getIntPtrConstant(0, true), InFlag);
2336     InFlag = Chain.getValue(1);
2337   }
2338
2339   Ops.push_back(Chain);
2340   Ops.push_back(Callee);
2341
2342   if (isTailCall)
2343     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2344
2345   // Add argument registers to the end of the list so that they are known live
2346   // into the call.
2347   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2348     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2349                                   RegsToPass[i].second.getValueType()));
2350
2351   // Add an implicit use GOT pointer in EBX.
2352   if (!isTailCall && Subtarget->isPICStyleGOT())
2353     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2354
2355   // Add an implicit use of AL for non-Windows x86 64-bit vararg functions.
2356   if (Is64Bit && isVarArg && !IsWin64)
2357     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2358
2359   if (InFlag.getNode())
2360     Ops.push_back(InFlag);
2361
2362   if (isTailCall) {
2363     // We used to do:
2364     //// If this is the first return lowered for this function, add the regs
2365     //// to the liveout set for the function.
2366     // This isn't right, although it's probably harmless on x86; liveouts
2367     // should be computed from returns not tail calls.  Consider a void
2368     // function making a tail call to a function returning int.
2369     return DAG.getNode(X86ISD::TC_RETURN, dl,
2370                        NodeTys, &Ops[0], Ops.size());
2371   }
2372
2373   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2374   InFlag = Chain.getValue(1);
2375
2376   // Create the CALLSEQ_END node.
2377   unsigned NumBytesForCalleeToPush;
2378   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg, GuaranteedTailCallOpt))
2379     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2380   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2381     // If this is a call to a struct-return function, the callee
2382     // pops the hidden struct pointer, so we have to push it back.
2383     // This is common for Darwin/X86, Linux & Mingw32 targets.
2384     NumBytesForCalleeToPush = 4;
2385   else
2386     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2387
2388   // Returns a flag for retval copy to use.
2389   if (!IsSibcall) {
2390     Chain = DAG.getCALLSEQ_END(Chain,
2391                                DAG.getIntPtrConstant(NumBytes, true),
2392                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2393                                                      true),
2394                                InFlag);
2395     InFlag = Chain.getValue(1);
2396   }
2397
2398   // Handle result values, copying them out of physregs into vregs that we
2399   // return.
2400   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2401                          Ins, dl, DAG, InVals);
2402 }
2403
2404
2405 //===----------------------------------------------------------------------===//
2406 //                Fast Calling Convention (tail call) implementation
2407 //===----------------------------------------------------------------------===//
2408
2409 //  Like std call, callee cleans arguments, convention except that ECX is
2410 //  reserved for storing the tail called function address. Only 2 registers are
2411 //  free for argument passing (inreg). Tail call optimization is performed
2412 //  provided:
2413 //                * tailcallopt is enabled
2414 //                * caller/callee are fastcc
2415 //  On X86_64 architecture with GOT-style position independent code only local
2416 //  (within module) calls are supported at the moment.
2417 //  To keep the stack aligned according to platform abi the function
2418 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2419 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2420 //  If a tail called function callee has more arguments than the caller the
2421 //  caller needs to make sure that there is room to move the RETADDR to. This is
2422 //  achieved by reserving an area the size of the argument delta right after the
2423 //  original REtADDR, but before the saved framepointer or the spilled registers
2424 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2425 //  stack layout:
2426 //    arg1
2427 //    arg2
2428 //    RETADDR
2429 //    [ new RETADDR
2430 //      move area ]
2431 //    (possible EBP)
2432 //    ESI
2433 //    EDI
2434 //    local1 ..
2435
2436 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2437 /// for a 16 byte align requirement.
2438 unsigned
2439 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2440                                                SelectionDAG& DAG) const {
2441   MachineFunction &MF = DAG.getMachineFunction();
2442   const TargetMachine &TM = MF.getTarget();
2443   const TargetFrameLowering &TFI = *TM.getFrameLowering();
2444   unsigned StackAlignment = TFI.getStackAlignment();
2445   uint64_t AlignMask = StackAlignment - 1;
2446   int64_t Offset = StackSize;
2447   uint64_t SlotSize = TD->getPointerSize();
2448   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2449     // Number smaller than 12 so just add the difference.
2450     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2451   } else {
2452     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2453     Offset = ((~AlignMask) & Offset) + StackAlignment +
2454       (StackAlignment-SlotSize);
2455   }
2456   return Offset;
2457 }
2458
2459 /// MatchingStackOffset - Return true if the given stack call argument is
2460 /// already available in the same position (relatively) of the caller's
2461 /// incoming argument stack.
2462 static
2463 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2464                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2465                          const X86InstrInfo *TII) {
2466   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2467   int FI = INT_MAX;
2468   if (Arg.getOpcode() == ISD::CopyFromReg) {
2469     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2470     if (!TargetRegisterInfo::isVirtualRegister(VR))
2471       return false;
2472     MachineInstr *Def = MRI->getVRegDef(VR);
2473     if (!Def)
2474       return false;
2475     if (!Flags.isByVal()) {
2476       if (!TII->isLoadFromStackSlot(Def, FI))
2477         return false;
2478     } else {
2479       unsigned Opcode = Def->getOpcode();
2480       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2481           Def->getOperand(1).isFI()) {
2482         FI = Def->getOperand(1).getIndex();
2483         Bytes = Flags.getByValSize();
2484       } else
2485         return false;
2486     }
2487   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2488     if (Flags.isByVal())
2489       // ByVal argument is passed in as a pointer but it's now being
2490       // dereferenced. e.g.
2491       // define @foo(%struct.X* %A) {
2492       //   tail call @bar(%struct.X* byval %A)
2493       // }
2494       return false;
2495     SDValue Ptr = Ld->getBasePtr();
2496     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2497     if (!FINode)
2498       return false;
2499     FI = FINode->getIndex();
2500   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
2501     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
2502     FI = FINode->getIndex();
2503     Bytes = Flags.getByValSize();
2504   } else
2505     return false;
2506
2507   assert(FI != INT_MAX);
2508   if (!MFI->isFixedObjectIndex(FI))
2509     return false;
2510   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2511 }
2512
2513 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2514 /// for tail call optimization. Targets which want to do tail call
2515 /// optimization should implement this function.
2516 bool
2517 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2518                                                      CallingConv::ID CalleeCC,
2519                                                      bool isVarArg,
2520                                                      bool isCalleeStructRet,
2521                                                      bool isCallerStructRet,
2522                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2523                                     const SmallVectorImpl<SDValue> &OutVals,
2524                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2525                                                      SelectionDAG& DAG) const {
2526   if (!IsTailCallConvention(CalleeCC) &&
2527       CalleeCC != CallingConv::C)
2528     return false;
2529
2530   // If -tailcallopt is specified, make fastcc functions tail-callable.
2531   const MachineFunction &MF = DAG.getMachineFunction();
2532   const Function *CallerF = DAG.getMachineFunction().getFunction();
2533   CallingConv::ID CallerCC = CallerF->getCallingConv();
2534   bool CCMatch = CallerCC == CalleeCC;
2535
2536   if (GuaranteedTailCallOpt) {
2537     if (IsTailCallConvention(CalleeCC) && CCMatch)
2538       return true;
2539     return false;
2540   }
2541
2542   // Look for obvious safe cases to perform tail call optimization that do not
2543   // require ABI changes. This is what gcc calls sibcall.
2544
2545   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2546   // emit a special epilogue.
2547   if (RegInfo->needsStackRealignment(MF))
2548     return false;
2549
2550   // Also avoid sibcall optimization if either caller or callee uses struct
2551   // return semantics.
2552   if (isCalleeStructRet || isCallerStructRet)
2553     return false;
2554
2555   // An stdcall caller is expected to clean up its arguments; the callee
2556   // isn't going to do that.
2557   if (!CCMatch && CallerCC==CallingConv::X86_StdCall)
2558     return false;
2559
2560   // Do not sibcall optimize vararg calls unless all arguments are passed via
2561   // registers.
2562   if (isVarArg && !Outs.empty()) {
2563
2564     // Optimizing for varargs on Win64 is unlikely to be safe without
2565     // additional testing.
2566     if (Subtarget->isTargetWin64())
2567       return false;
2568
2569     SmallVector<CCValAssign, 16> ArgLocs;
2570     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2571                    getTargetMachine(), ArgLocs, *DAG.getContext());
2572
2573     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2574     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2575       if (!ArgLocs[i].isRegLoc())
2576         return false;
2577   }
2578
2579   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2580   // Therefore if it's not used by the call it is not safe to optimize this into
2581   // a sibcall.
2582   bool Unused = false;
2583   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2584     if (!Ins[i].Used) {
2585       Unused = true;
2586       break;
2587     }
2588   }
2589   if (Unused) {
2590     SmallVector<CCValAssign, 16> RVLocs;
2591     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(),
2592                    getTargetMachine(), RVLocs, *DAG.getContext());
2593     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2594     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2595       CCValAssign &VA = RVLocs[i];
2596       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2597         return false;
2598     }
2599   }
2600
2601   // If the calling conventions do not match, then we'd better make sure the
2602   // results are returned in the same way as what the caller expects.
2603   if (!CCMatch) {
2604     SmallVector<CCValAssign, 16> RVLocs1;
2605     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
2606                     getTargetMachine(), RVLocs1, *DAG.getContext());
2607     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2608
2609     SmallVector<CCValAssign, 16> RVLocs2;
2610     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
2611                     getTargetMachine(), RVLocs2, *DAG.getContext());
2612     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2613
2614     if (RVLocs1.size() != RVLocs2.size())
2615       return false;
2616     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2617       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2618         return false;
2619       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2620         return false;
2621       if (RVLocs1[i].isRegLoc()) {
2622         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2623           return false;
2624       } else {
2625         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2626           return false;
2627       }
2628     }
2629   }
2630
2631   // If the callee takes no arguments then go on to check the results of the
2632   // call.
2633   if (!Outs.empty()) {
2634     // Check if stack adjustment is needed. For now, do not do this if any
2635     // argument is passed on the stack.
2636     SmallVector<CCValAssign, 16> ArgLocs;
2637     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2638                    getTargetMachine(), ArgLocs, *DAG.getContext());
2639
2640     // Allocate shadow area for Win64
2641     if (Subtarget->isTargetWin64()) {
2642       CCInfo.AllocateStack(32, 8);
2643     }
2644
2645     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2646     if (CCInfo.getNextStackOffset()) {
2647       MachineFunction &MF = DAG.getMachineFunction();
2648       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2649         return false;
2650
2651       // Check if the arguments are already laid out in the right way as
2652       // the caller's fixed stack objects.
2653       MachineFrameInfo *MFI = MF.getFrameInfo();
2654       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2655       const X86InstrInfo *TII =
2656         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2657       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2658         CCValAssign &VA = ArgLocs[i];
2659         SDValue Arg = OutVals[i];
2660         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2661         if (VA.getLocInfo() == CCValAssign::Indirect)
2662           return false;
2663         if (!VA.isRegLoc()) {
2664           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2665                                    MFI, MRI, TII))
2666             return false;
2667         }
2668       }
2669     }
2670
2671     // If the tailcall address may be in a register, then make sure it's
2672     // possible to register allocate for it. In 32-bit, the call address can
2673     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2674     // callee-saved registers are restored. These happen to be the same
2675     // registers used to pass 'inreg' arguments so watch out for those.
2676     if (!Subtarget->is64Bit() &&
2677         !isa<GlobalAddressSDNode>(Callee) &&
2678         !isa<ExternalSymbolSDNode>(Callee)) {
2679       unsigned NumInRegs = 0;
2680       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2681         CCValAssign &VA = ArgLocs[i];
2682         if (!VA.isRegLoc())
2683           continue;
2684         unsigned Reg = VA.getLocReg();
2685         switch (Reg) {
2686         default: break;
2687         case X86::EAX: case X86::EDX: case X86::ECX:
2688           if (++NumInRegs == 3)
2689             return false;
2690           break;
2691         }
2692       }
2693     }
2694   }
2695
2696   return true;
2697 }
2698
2699 FastISel *
2700 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
2701   return X86::createFastISel(funcInfo);
2702 }
2703
2704
2705 //===----------------------------------------------------------------------===//
2706 //                           Other Lowering Hooks
2707 //===----------------------------------------------------------------------===//
2708
2709 static bool MayFoldLoad(SDValue Op) {
2710   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
2711 }
2712
2713 static bool MayFoldIntoStore(SDValue Op) {
2714   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
2715 }
2716
2717 static bool isTargetShuffle(unsigned Opcode) {
2718   switch(Opcode) {
2719   default: return false;
2720   case X86ISD::PSHUFD:
2721   case X86ISD::PSHUFHW:
2722   case X86ISD::PSHUFLW:
2723   case X86ISD::SHUFPD:
2724   case X86ISD::PALIGN:
2725   case X86ISD::SHUFPS:
2726   case X86ISD::MOVLHPS:
2727   case X86ISD::MOVLHPD:
2728   case X86ISD::MOVHLPS:
2729   case X86ISD::MOVLPS:
2730   case X86ISD::MOVLPD:
2731   case X86ISD::MOVSHDUP:
2732   case X86ISD::MOVSLDUP:
2733   case X86ISD::MOVDDUP:
2734   case X86ISD::MOVSS:
2735   case X86ISD::MOVSD:
2736   case X86ISD::UNPCKLPS:
2737   case X86ISD::UNPCKLPD:
2738   case X86ISD::VUNPCKLPSY:
2739   case X86ISD::VUNPCKLPDY:
2740   case X86ISD::PUNPCKLWD:
2741   case X86ISD::PUNPCKLBW:
2742   case X86ISD::PUNPCKLDQ:
2743   case X86ISD::PUNPCKLQDQ:
2744   case X86ISD::UNPCKHPS:
2745   case X86ISD::UNPCKHPD:
2746   case X86ISD::VUNPCKHPSY:
2747   case X86ISD::VUNPCKHPDY:
2748   case X86ISD::PUNPCKHWD:
2749   case X86ISD::PUNPCKHBW:
2750   case X86ISD::PUNPCKHDQ:
2751   case X86ISD::PUNPCKHQDQ:
2752   case X86ISD::VPERMILPS:
2753   case X86ISD::VPERMILPSY:
2754   case X86ISD::VPERMILPD:
2755   case X86ISD::VPERMILPDY:
2756   case X86ISD::VPERM2F128:
2757     return true;
2758   }
2759   return false;
2760 }
2761
2762 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2763                                                SDValue V1, SelectionDAG &DAG) {
2764   switch(Opc) {
2765   default: llvm_unreachable("Unknown x86 shuffle node");
2766   case X86ISD::MOVSHDUP:
2767   case X86ISD::MOVSLDUP:
2768   case X86ISD::MOVDDUP:
2769     return DAG.getNode(Opc, dl, VT, V1);
2770   }
2771
2772   return SDValue();
2773 }
2774
2775 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2776                           SDValue V1, unsigned TargetMask, SelectionDAG &DAG) {
2777   switch(Opc) {
2778   default: llvm_unreachable("Unknown x86 shuffle node");
2779   case X86ISD::PSHUFD:
2780   case X86ISD::PSHUFHW:
2781   case X86ISD::PSHUFLW:
2782   case X86ISD::VPERMILPS:
2783   case X86ISD::VPERMILPSY:
2784   case X86ISD::VPERMILPD:
2785   case X86ISD::VPERMILPDY:
2786     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
2787   }
2788
2789   return SDValue();
2790 }
2791
2792 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2793                SDValue V1, SDValue V2, unsigned TargetMask, SelectionDAG &DAG) {
2794   switch(Opc) {
2795   default: llvm_unreachable("Unknown x86 shuffle node");
2796   case X86ISD::PALIGN:
2797   case X86ISD::SHUFPD:
2798   case X86ISD::SHUFPS:
2799   case X86ISD::VPERM2F128:
2800     return DAG.getNode(Opc, dl, VT, V1, V2,
2801                        DAG.getConstant(TargetMask, MVT::i8));
2802   }
2803   return SDValue();
2804 }
2805
2806 static SDValue getTargetShuffleNode(unsigned Opc, DebugLoc dl, EVT VT,
2807                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
2808   switch(Opc) {
2809   default: llvm_unreachable("Unknown x86 shuffle node");
2810   case X86ISD::MOVLHPS:
2811   case X86ISD::MOVLHPD:
2812   case X86ISD::MOVHLPS:
2813   case X86ISD::MOVLPS:
2814   case X86ISD::MOVLPD:
2815   case X86ISD::MOVSS:
2816   case X86ISD::MOVSD:
2817   case X86ISD::UNPCKLPS:
2818   case X86ISD::UNPCKLPD:
2819   case X86ISD::VUNPCKLPSY:
2820   case X86ISD::VUNPCKLPDY:
2821   case X86ISD::PUNPCKLWD:
2822   case X86ISD::PUNPCKLBW:
2823   case X86ISD::PUNPCKLDQ:
2824   case X86ISD::PUNPCKLQDQ:
2825   case X86ISD::UNPCKHPS:
2826   case X86ISD::UNPCKHPD:
2827   case X86ISD::VUNPCKHPSY:
2828   case X86ISD::VUNPCKHPDY:
2829   case X86ISD::PUNPCKHWD:
2830   case X86ISD::PUNPCKHBW:
2831   case X86ISD::PUNPCKHDQ:
2832   case X86ISD::PUNPCKHQDQ:
2833     return DAG.getNode(Opc, dl, VT, V1, V2);
2834   }
2835   return SDValue();
2836 }
2837
2838 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2839   MachineFunction &MF = DAG.getMachineFunction();
2840   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2841   int ReturnAddrIndex = FuncInfo->getRAIndex();
2842
2843   if (ReturnAddrIndex == 0) {
2844     // Set up a frame object for the return address.
2845     uint64_t SlotSize = TD->getPointerSize();
2846     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2847                                                            false);
2848     FuncInfo->setRAIndex(ReturnAddrIndex);
2849   }
2850
2851   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2852 }
2853
2854
2855 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2856                                        bool hasSymbolicDisplacement) {
2857   // Offset should fit into 32 bit immediate field.
2858   if (!isInt<32>(Offset))
2859     return false;
2860
2861   // If we don't have a symbolic displacement - we don't have any extra
2862   // restrictions.
2863   if (!hasSymbolicDisplacement)
2864     return true;
2865
2866   // FIXME: Some tweaks might be needed for medium code model.
2867   if (M != CodeModel::Small && M != CodeModel::Kernel)
2868     return false;
2869
2870   // For small code model we assume that latest object is 16MB before end of 31
2871   // bits boundary. We may also accept pretty large negative constants knowing
2872   // that all objects are in the positive half of address space.
2873   if (M == CodeModel::Small && Offset < 16*1024*1024)
2874     return true;
2875
2876   // For kernel code model we know that all object resist in the negative half
2877   // of 32bits address space. We may not accept negative offsets, since they may
2878   // be just off and we may accept pretty large positive ones.
2879   if (M == CodeModel::Kernel && Offset > 0)
2880     return true;
2881
2882   return false;
2883 }
2884
2885 /// isCalleePop - Determines whether the callee is required to pop its
2886 /// own arguments. Callee pop is necessary to support tail calls.
2887 bool X86::isCalleePop(CallingConv::ID CallingConv,
2888                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
2889   if (IsVarArg)
2890     return false;
2891
2892   switch (CallingConv) {
2893   default:
2894     return false;
2895   case CallingConv::X86_StdCall:
2896     return !is64Bit;
2897   case CallingConv::X86_FastCall:
2898     return !is64Bit;
2899   case CallingConv::X86_ThisCall:
2900     return !is64Bit;
2901   case CallingConv::Fast:
2902     return TailCallOpt;
2903   case CallingConv::GHC:
2904     return TailCallOpt;
2905   }
2906 }
2907
2908 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2909 /// specific condition code, returning the condition code and the LHS/RHS of the
2910 /// comparison to make.
2911 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2912                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2913   if (!isFP) {
2914     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2915       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2916         // X > -1   -> X == 0, jump !sign.
2917         RHS = DAG.getConstant(0, RHS.getValueType());
2918         return X86::COND_NS;
2919       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2920         // X < 0   -> X == 0, jump on sign.
2921         return X86::COND_S;
2922       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2923         // X < 1   -> X <= 0
2924         RHS = DAG.getConstant(0, RHS.getValueType());
2925         return X86::COND_LE;
2926       }
2927     }
2928
2929     switch (SetCCOpcode) {
2930     default: llvm_unreachable("Invalid integer condition!");
2931     case ISD::SETEQ:  return X86::COND_E;
2932     case ISD::SETGT:  return X86::COND_G;
2933     case ISD::SETGE:  return X86::COND_GE;
2934     case ISD::SETLT:  return X86::COND_L;
2935     case ISD::SETLE:  return X86::COND_LE;
2936     case ISD::SETNE:  return X86::COND_NE;
2937     case ISD::SETULT: return X86::COND_B;
2938     case ISD::SETUGT: return X86::COND_A;
2939     case ISD::SETULE: return X86::COND_BE;
2940     case ISD::SETUGE: return X86::COND_AE;
2941     }
2942   }
2943
2944   // First determine if it is required or is profitable to flip the operands.
2945
2946   // If LHS is a foldable load, but RHS is not, flip the condition.
2947   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
2948       !ISD::isNON_EXTLoad(RHS.getNode())) {
2949     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2950     std::swap(LHS, RHS);
2951   }
2952
2953   switch (SetCCOpcode) {
2954   default: break;
2955   case ISD::SETOLT:
2956   case ISD::SETOLE:
2957   case ISD::SETUGT:
2958   case ISD::SETUGE:
2959     std::swap(LHS, RHS);
2960     break;
2961   }
2962
2963   // On a floating point condition, the flags are set as follows:
2964   // ZF  PF  CF   op
2965   //  0 | 0 | 0 | X > Y
2966   //  0 | 0 | 1 | X < Y
2967   //  1 | 0 | 0 | X == Y
2968   //  1 | 1 | 1 | unordered
2969   switch (SetCCOpcode) {
2970   default: llvm_unreachable("Condcode should be pre-legalized away");
2971   case ISD::SETUEQ:
2972   case ISD::SETEQ:   return X86::COND_E;
2973   case ISD::SETOLT:              // flipped
2974   case ISD::SETOGT:
2975   case ISD::SETGT:   return X86::COND_A;
2976   case ISD::SETOLE:              // flipped
2977   case ISD::SETOGE:
2978   case ISD::SETGE:   return X86::COND_AE;
2979   case ISD::SETUGT:              // flipped
2980   case ISD::SETULT:
2981   case ISD::SETLT:   return X86::COND_B;
2982   case ISD::SETUGE:              // flipped
2983   case ISD::SETULE:
2984   case ISD::SETLE:   return X86::COND_BE;
2985   case ISD::SETONE:
2986   case ISD::SETNE:   return X86::COND_NE;
2987   case ISD::SETUO:   return X86::COND_P;
2988   case ISD::SETO:    return X86::COND_NP;
2989   case ISD::SETOEQ:
2990   case ISD::SETUNE:  return X86::COND_INVALID;
2991   }
2992 }
2993
2994 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2995 /// code. Current x86 isa includes the following FP cmov instructions:
2996 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2997 static bool hasFPCMov(unsigned X86CC) {
2998   switch (X86CC) {
2999   default:
3000     return false;
3001   case X86::COND_B:
3002   case X86::COND_BE:
3003   case X86::COND_E:
3004   case X86::COND_P:
3005   case X86::COND_A:
3006   case X86::COND_AE:
3007   case X86::COND_NE:
3008   case X86::COND_NP:
3009     return true;
3010   }
3011 }
3012
3013 /// isFPImmLegal - Returns true if the target can instruction select the
3014 /// specified FP immediate natively. If false, the legalizer will
3015 /// materialize the FP immediate as a load from a constant pool.
3016 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3017   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3018     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3019       return true;
3020   }
3021   return false;
3022 }
3023
3024 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3025 /// the specified range (L, H].
3026 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3027   return (Val < 0) || (Val >= Low && Val < Hi);
3028 }
3029
3030 /// isUndefOrInRange - Return true if every element in Mask, begining
3031 /// from position Pos and ending in Pos+Size, falls within the specified
3032 /// range (L, L+Pos]. or is undef.
3033 static bool isUndefOrInRange(const SmallVectorImpl<int> &Mask,
3034                              int Pos, int Size, int Low, int Hi) {
3035   for (int i = Pos, e = Pos+Size; i != e; ++i)
3036     if (!isUndefOrInRange(Mask[i], Low, Hi))
3037       return false;
3038   return true;
3039 }
3040
3041 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3042 /// specified value.
3043 static bool isUndefOrEqual(int Val, int CmpVal) {
3044   if (Val < 0 || Val == CmpVal)
3045     return true;
3046   return false;
3047 }
3048
3049 /// isSequentialOrUndefInRange - Return true if every element in Mask, begining
3050 /// from position Pos and ending in Pos+Size, falls within the specified
3051 /// sequential range (L, L+Pos]. or is undef.
3052 static bool isSequentialOrUndefInRange(const SmallVectorImpl<int> &Mask,
3053                                        int Pos, int Size, int Low) {
3054   for (int i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3055     if (!isUndefOrEqual(Mask[i], Low))
3056       return false;
3057   return true;
3058 }
3059
3060 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
3061 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
3062 /// the second operand.
3063 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3064   if (VT == MVT::v4f32 || VT == MVT::v4i32 )
3065     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
3066   if (VT == MVT::v2f64 || VT == MVT::v2i64)
3067     return (Mask[0] < 2 && Mask[1] < 2);
3068   return false;
3069 }
3070
3071 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
3072   SmallVector<int, 8> M;
3073   N->getMask(M);
3074   return ::isPSHUFDMask(M, N->getValueType(0));
3075 }
3076
3077 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
3078 /// is suitable for input to PSHUFHW.
3079 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3080   if (VT != MVT::v8i16)
3081     return false;
3082
3083   // Lower quadword copied in order or undef.
3084   for (int i = 0; i != 4; ++i)
3085     if (Mask[i] >= 0 && Mask[i] != i)
3086       return false;
3087
3088   // Upper quadword shuffled.
3089   for (int i = 4; i != 8; ++i)
3090     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
3091       return false;
3092
3093   return true;
3094 }
3095
3096 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
3097   SmallVector<int, 8> M;
3098   N->getMask(M);
3099   return ::isPSHUFHWMask(M, N->getValueType(0));
3100 }
3101
3102 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
3103 /// is suitable for input to PSHUFLW.
3104 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3105   if (VT != MVT::v8i16)
3106     return false;
3107
3108   // Upper quadword copied in order.
3109   for (int i = 4; i != 8; ++i)
3110     if (Mask[i] >= 0 && Mask[i] != i)
3111       return false;
3112
3113   // Lower quadword shuffled.
3114   for (int i = 0; i != 4; ++i)
3115     if (Mask[i] >= 4)
3116       return false;
3117
3118   return true;
3119 }
3120
3121 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
3122   SmallVector<int, 8> M;
3123   N->getMask(M);
3124   return ::isPSHUFLWMask(M, N->getValueType(0));
3125 }
3126
3127 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
3128 /// is suitable for input to PALIGNR.
3129 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
3130                           bool hasSSSE3) {
3131   int i, e = VT.getVectorNumElements();
3132   if (VT.getSizeInBits() != 128 && VT.getSizeInBits() != 64)
3133     return false;
3134
3135   // Do not handle v2i64 / v2f64 shuffles with palignr.
3136   if (e < 4 || !hasSSSE3)
3137     return false;
3138
3139   for (i = 0; i != e; ++i)
3140     if (Mask[i] >= 0)
3141       break;
3142
3143   // All undef, not a palignr.
3144   if (i == e)
3145     return false;
3146
3147   // Make sure we're shifting in the right direction.
3148   if (Mask[i] <= i)
3149     return false;
3150
3151   int s = Mask[i] - i;
3152
3153   // Check the rest of the elements to see if they are consecutive.
3154   for (++i; i != e; ++i) {
3155     int m = Mask[i];
3156     if (m >= 0 && m != s+i)
3157       return false;
3158   }
3159   return true;
3160 }
3161
3162 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
3163 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
3164 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3165   int NumElems = VT.getVectorNumElements();
3166   if (NumElems != 2 && NumElems != 4)
3167     return false;
3168
3169   int Half = NumElems / 2;
3170   for (int i = 0; i < Half; ++i)
3171     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3172       return false;
3173   for (int i = Half; i < NumElems; ++i)
3174     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3175       return false;
3176
3177   return true;
3178 }
3179
3180 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
3181   SmallVector<int, 8> M;
3182   N->getMask(M);
3183   return ::isSHUFPMask(M, N->getValueType(0));
3184 }
3185
3186 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
3187 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
3188 /// half elements to come from vector 1 (which would equal the dest.) and
3189 /// the upper half to come from vector 2.
3190 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3191   int NumElems = VT.getVectorNumElements();
3192
3193   if (NumElems != 2 && NumElems != 4)
3194     return false;
3195
3196   int Half = NumElems / 2;
3197   for (int i = 0; i < Half; ++i)
3198     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
3199       return false;
3200   for (int i = Half; i < NumElems; ++i)
3201     if (!isUndefOrInRange(Mask[i], 0, NumElems))
3202       return false;
3203   return true;
3204 }
3205
3206 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
3207   SmallVector<int, 8> M;
3208   N->getMask(M);
3209   return isCommutedSHUFPMask(M, N->getValueType(0));
3210 }
3211
3212 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
3213 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
3214 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
3215   EVT VT = N->getValueType(0);
3216   unsigned NumElems = VT.getVectorNumElements();
3217
3218   if (VT.getSizeInBits() != 128)
3219     return false;
3220
3221   if (NumElems != 4)
3222     return false;
3223
3224   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
3225   return isUndefOrEqual(N->getMaskElt(0), 6) &&
3226          isUndefOrEqual(N->getMaskElt(1), 7) &&
3227          isUndefOrEqual(N->getMaskElt(2), 2) &&
3228          isUndefOrEqual(N->getMaskElt(3), 3);
3229 }
3230
3231 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
3232 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
3233 /// <2, 3, 2, 3>
3234 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
3235   EVT VT = N->getValueType(0);
3236   unsigned NumElems = VT.getVectorNumElements();
3237
3238   if (VT.getSizeInBits() != 128)
3239     return false;
3240
3241   if (NumElems != 4)
3242     return false;
3243
3244   return isUndefOrEqual(N->getMaskElt(0), 2) &&
3245          isUndefOrEqual(N->getMaskElt(1), 3) &&
3246          isUndefOrEqual(N->getMaskElt(2), 2) &&
3247          isUndefOrEqual(N->getMaskElt(3), 3);
3248 }
3249
3250 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
3251 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
3252 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
3253   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3254
3255   if (NumElems != 2 && NumElems != 4)
3256     return false;
3257
3258   for (unsigned i = 0; i < NumElems/2; ++i)
3259     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
3260       return false;
3261
3262   for (unsigned i = NumElems/2; i < NumElems; ++i)
3263     if (!isUndefOrEqual(N->getMaskElt(i), i))
3264       return false;
3265
3266   return true;
3267 }
3268
3269 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
3270 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
3271 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
3272   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3273
3274   if ((NumElems != 2 && NumElems != 4)
3275       || N->getValueType(0).getSizeInBits() > 128)
3276     return false;
3277
3278   for (unsigned i = 0; i < NumElems/2; ++i)
3279     if (!isUndefOrEqual(N->getMaskElt(i), i))
3280       return false;
3281
3282   for (unsigned i = 0; i < NumElems/2; ++i)
3283     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
3284       return false;
3285
3286   return true;
3287 }
3288
3289 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
3290 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
3291 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3292                          bool V2IsSplat = false) {
3293   int NumElts = VT.getVectorNumElements();
3294
3295   assert((VT.is128BitVector() || VT.is256BitVector()) &&
3296          "Unsupported vector type for unpckh");
3297
3298   if (VT.getSizeInBits() == 256 && NumElts != 4 && NumElts != 8)
3299     return false;
3300
3301   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3302   // independently on 128-bit lanes.
3303   unsigned NumLanes = VT.getSizeInBits()/128;
3304   unsigned NumLaneElts = NumElts/NumLanes;
3305
3306   unsigned Start = 0;
3307   unsigned End = NumLaneElts;
3308   for (unsigned s = 0; s < NumLanes; ++s) {
3309     for (unsigned i = Start, j = s * NumLaneElts;
3310          i != End;
3311          i += 2, ++j) {
3312       int BitI  = Mask[i];
3313       int BitI1 = Mask[i+1];
3314       if (!isUndefOrEqual(BitI, j))
3315         return false;
3316       if (V2IsSplat) {
3317         if (!isUndefOrEqual(BitI1, NumElts))
3318           return false;
3319       } else {
3320         if (!isUndefOrEqual(BitI1, j + NumElts))
3321           return false;
3322       }
3323     }
3324     // Process the next 128 bits.
3325     Start += NumLaneElts;
3326     End += NumLaneElts;
3327   }
3328
3329   return true;
3330 }
3331
3332 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3333   SmallVector<int, 8> M;
3334   N->getMask(M);
3335   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
3336 }
3337
3338 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
3339 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
3340 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
3341                          bool V2IsSplat = false) {
3342   int NumElts = VT.getVectorNumElements();
3343
3344   assert((VT.is128BitVector() || VT.is256BitVector()) &&
3345          "Unsupported vector type for unpckh");
3346
3347   if (VT.getSizeInBits() == 256 && NumElts != 4 && NumElts != 8)
3348     return false;
3349
3350   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3351   // independently on 128-bit lanes.
3352   unsigned NumLanes = VT.getSizeInBits()/128;
3353   unsigned NumLaneElts = NumElts/NumLanes;
3354
3355   unsigned Start = 0;
3356   unsigned End = NumLaneElts;
3357   for (unsigned l = 0; l != NumLanes; ++l) {
3358     for (unsigned i = Start, j = (l*NumLaneElts)+NumLaneElts/2;
3359                              i != End; i += 2, ++j) {
3360       int BitI  = Mask[i];
3361       int BitI1 = Mask[i+1];
3362       if (!isUndefOrEqual(BitI, j))
3363         return false;
3364       if (V2IsSplat) {
3365         if (isUndefOrEqual(BitI1, NumElts))
3366           return false;
3367       } else {
3368         if (!isUndefOrEqual(BitI1, j+NumElts))
3369           return false;
3370       }
3371     }
3372     // Process the next 128 bits.
3373     Start += NumLaneElts;
3374     End += NumLaneElts;
3375   }
3376   return true;
3377 }
3378
3379 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
3380   SmallVector<int, 8> M;
3381   N->getMask(M);
3382   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
3383 }
3384
3385 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
3386 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
3387 /// <0, 0, 1, 1>
3388 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3389   int NumElems = VT.getVectorNumElements();
3390   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3391     return false;
3392
3393   // Handle 128 and 256-bit vector lengths. AVX defines UNPCK* to operate
3394   // independently on 128-bit lanes.
3395   unsigned NumLanes = VT.getSizeInBits() / 128;
3396   unsigned NumLaneElts = NumElems / NumLanes;
3397
3398   for (unsigned s = 0; s < NumLanes; ++s) {
3399     for (unsigned i = s * NumLaneElts, j = s * NumLaneElts;
3400          i != NumLaneElts * (s + 1);
3401          i += 2, ++j) {
3402       int BitI  = Mask[i];
3403       int BitI1 = Mask[i+1];
3404
3405       if (!isUndefOrEqual(BitI, j))
3406         return false;
3407       if (!isUndefOrEqual(BitI1, j))
3408         return false;
3409     }
3410   }
3411
3412   return true;
3413 }
3414
3415 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
3416   SmallVector<int, 8> M;
3417   N->getMask(M);
3418   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
3419 }
3420
3421 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
3422 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
3423 /// <2, 2, 3, 3>
3424 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
3425   int NumElems = VT.getVectorNumElements();
3426   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
3427     return false;
3428
3429   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
3430     int BitI  = Mask[i];
3431     int BitI1 = Mask[i+1];
3432     if (!isUndefOrEqual(BitI, j))
3433       return false;
3434     if (!isUndefOrEqual(BitI1, j))
3435       return false;
3436   }
3437   return true;
3438 }
3439
3440 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
3441   SmallVector<int, 8> M;
3442   N->getMask(M);
3443   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
3444 }
3445
3446 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
3447 /// specifies a shuffle of elements that is suitable for input to MOVSS,
3448 /// MOVSD, and MOVD, i.e. setting the lowest element.
3449 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
3450   if (VT.getVectorElementType().getSizeInBits() < 32)
3451     return false;
3452
3453   int NumElts = VT.getVectorNumElements();
3454
3455   if (!isUndefOrEqual(Mask[0], NumElts))
3456     return false;
3457
3458   for (int i = 1; i < NumElts; ++i)
3459     if (!isUndefOrEqual(Mask[i], i))
3460       return false;
3461
3462   return true;
3463 }
3464
3465 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3466   SmallVector<int, 8> M;
3467   N->getMask(M);
3468   return ::isMOVLMask(M, N->getValueType(0));
3469 }
3470
3471 /// isVPERM2F128Mask - Match 256-bit shuffles where the elements are considered
3472 /// as permutations between 128-bit chunks or halves. As an example: this
3473 /// shuffle bellow:
3474 ///   vector_shuffle <4, 5, 6, 7, 12, 13, 14, 15>
3475 /// The first half comes from the second half of V1 and the second half from the
3476 /// the second half of V2.
3477 static bool isVPERM2F128Mask(const SmallVectorImpl<int> &Mask, EVT VT,
3478                              const X86Subtarget *Subtarget) {
3479   if (!Subtarget->hasAVX() || VT.getSizeInBits() != 256)
3480     return false;
3481
3482   // The shuffle result is divided into half A and half B. In total the two
3483   // sources have 4 halves, namely: C, D, E, F. The final values of A and
3484   // B must come from C, D, E or F.
3485   int HalfSize = VT.getVectorNumElements()/2;
3486   bool MatchA = false, MatchB = false;
3487
3488   // Check if A comes from one of C, D, E, F.
3489   for (int Half = 0; Half < 4; ++Half) {
3490     if (isSequentialOrUndefInRange(Mask, 0, HalfSize, Half*HalfSize)) {
3491       MatchA = true;
3492       break;
3493     }
3494   }
3495
3496   // Check if B comes from one of C, D, E, F.
3497   for (int Half = 0; Half < 4; ++Half) {
3498     if (isSequentialOrUndefInRange(Mask, HalfSize, HalfSize, Half*HalfSize)) {
3499       MatchB = true;
3500       break;
3501     }
3502   }
3503
3504   return MatchA && MatchB;
3505 }
3506
3507 /// getShuffleVPERM2F128Immediate - Return the appropriate immediate to shuffle
3508 /// the specified VECTOR_MASK mask with VPERM2F128 instructions.
3509 static unsigned getShuffleVPERM2F128Immediate(SDNode *N) {
3510   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3511   EVT VT = SVOp->getValueType(0);
3512
3513   int HalfSize = VT.getVectorNumElements()/2;
3514
3515   int FstHalf = 0, SndHalf = 0;
3516   for (int i = 0; i < HalfSize; ++i) {
3517     if (SVOp->getMaskElt(i) > 0) {
3518       FstHalf = SVOp->getMaskElt(i)/HalfSize;
3519       break;
3520     }
3521   }
3522   for (int i = HalfSize; i < HalfSize*2; ++i) {
3523     if (SVOp->getMaskElt(i) > 0) {
3524       SndHalf = SVOp->getMaskElt(i)/HalfSize;
3525       break;
3526     }
3527   }
3528
3529   return (FstHalf | (SndHalf << 4));
3530 }
3531
3532 /// isVPERMILPDMask - Return true if the specified VECTOR_SHUFFLE operand
3533 /// specifies a shuffle of elements that is suitable for input to VPERMILPD*.
3534 /// Note that VPERMIL mask matching is different depending whether theunderlying
3535 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
3536 /// to the same elements of the low, but to the higher half of the source.
3537 /// In VPERMILPD the two lanes could be shuffled independently of each other
3538 /// with the same restriction that lanes can't be crossed.
3539 static bool isVPERMILPDMask(const SmallVectorImpl<int> &Mask, EVT VT,
3540                             const X86Subtarget *Subtarget) {
3541   int NumElts = VT.getVectorNumElements();
3542   int NumLanes = VT.getSizeInBits()/128;
3543
3544   if (!Subtarget->hasAVX())
3545     return false;
3546
3547   // Match any permutation of 128-bit vector with 64-bit types
3548   if (NumLanes == 1 && NumElts != 2)
3549     return false;
3550
3551   // Only match 256-bit with 32 types
3552   if (VT.getSizeInBits() == 256 && NumElts != 4)
3553     return false;
3554
3555   // The mask on the high lane is independent of the low. Both can match
3556   // any element in inside its own lane, but can't cross.
3557   int LaneSize = NumElts/NumLanes;
3558   for (int l = 0; l < NumLanes; ++l)
3559     for (int i = l*LaneSize; i < LaneSize*(l+1); ++i) {
3560       int LaneStart = l*LaneSize;
3561       if (!isUndefOrInRange(Mask[i], LaneStart, LaneStart+LaneSize))
3562         return false;
3563     }
3564
3565   return true;
3566 }
3567
3568 /// isVPERMILPSMask - Return true if the specified VECTOR_SHUFFLE operand
3569 /// specifies a shuffle of elements that is suitable for input to VPERMILPS*.
3570 /// Note that VPERMIL mask matching is different depending whether theunderlying
3571 /// type is 32 or 64. In the VPERMILPS the high half of the mask should point
3572 /// to the same elements of the low, but to the higher half of the source.
3573 /// In VPERMILPD the two lanes could be shuffled independently of each other
3574 /// with the same restriction that lanes can't be crossed.
3575 static bool isVPERMILPSMask(const SmallVectorImpl<int> &Mask, EVT VT,
3576                             const X86Subtarget *Subtarget) {
3577   unsigned NumElts = VT.getVectorNumElements();
3578   unsigned NumLanes = VT.getSizeInBits()/128;
3579
3580   if (!Subtarget->hasAVX())
3581     return false;
3582
3583   // Match any permutation of 128-bit vector with 32-bit types
3584   if (NumLanes == 1 && NumElts != 4)
3585     return false;
3586
3587   // Only match 256-bit with 32 types
3588   if (VT.getSizeInBits() == 256 && NumElts != 8)
3589     return false;
3590
3591   // The mask on the high lane should be the same as the low. Actually,
3592   // they can differ if any of the corresponding index in a lane is undef
3593   // and the other stays in range.
3594   int LaneSize = NumElts/NumLanes;
3595   for (int i = 0; i < LaneSize; ++i) {
3596     int HighElt = i+LaneSize;
3597     bool HighValid = isUndefOrInRange(Mask[HighElt], LaneSize, NumElts);
3598     bool LowValid = isUndefOrInRange(Mask[i], 0, LaneSize);
3599
3600     if (!HighValid || !LowValid)
3601       return false;
3602     if (Mask[i] < 0 || Mask[HighElt] < 0)
3603       continue;
3604     if (Mask[HighElt]-Mask[i] != LaneSize)
3605       return false;
3606   }
3607
3608   return true;
3609 }
3610
3611 /// getShuffleVPERMILPSImmediate - Return the appropriate immediate to shuffle
3612 /// the specified VECTOR_MASK mask with VPERMILPS* instructions.
3613 static unsigned getShuffleVPERMILPSImmediate(SDNode *N) {
3614   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3615   EVT VT = SVOp->getValueType(0);
3616
3617   int NumElts = VT.getVectorNumElements();
3618   int NumLanes = VT.getSizeInBits()/128;
3619   int LaneSize = NumElts/NumLanes;
3620
3621   // Although the mask is equal for both lanes do it twice to get the cases
3622   // where a mask will match because the same mask element is undef on the
3623   // first half but valid on the second. This would get pathological cases
3624   // such as: shuffle <u, 0, 1, 2, 4, 4, 5, 6>, which is completely valid.
3625   unsigned Mask = 0;
3626   for (int l = 0; l < NumLanes; ++l) {
3627     for (int i = 0; i < LaneSize; ++i) {
3628       int MaskElt = SVOp->getMaskElt(i+(l*LaneSize));
3629       if (MaskElt < 0)
3630         continue;
3631       if (MaskElt >= LaneSize)
3632         MaskElt -= LaneSize;
3633       Mask |= MaskElt << (i*2);
3634     }
3635   }
3636
3637   return Mask;
3638 }
3639
3640 /// getShuffleVPERMILPDImmediate - Return the appropriate immediate to shuffle
3641 /// the specified VECTOR_MASK mask with VPERMILPD* instructions.
3642 static unsigned getShuffleVPERMILPDImmediate(SDNode *N) {
3643   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3644   EVT VT = SVOp->getValueType(0);
3645
3646   int NumElts = VT.getVectorNumElements();
3647   int NumLanes = VT.getSizeInBits()/128;
3648
3649   unsigned Mask = 0;
3650   int LaneSize = NumElts/NumLanes;
3651   for (int l = 0; l < NumLanes; ++l)
3652     for (int i = l*LaneSize; i < LaneSize*(l+1); ++i) {
3653       int MaskElt = SVOp->getMaskElt(i);
3654       if (MaskElt < 0)
3655         continue;
3656       Mask |= (MaskElt-l*LaneSize) << i;
3657     }
3658
3659   return Mask;
3660 }
3661
3662 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3663 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3664 /// element of vector 2 and the other elements to come from vector 1 in order.
3665 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3666                                bool V2IsSplat = false, bool V2IsUndef = false) {
3667   int NumOps = VT.getVectorNumElements();
3668   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3669     return false;
3670
3671   if (!isUndefOrEqual(Mask[0], 0))
3672     return false;
3673
3674   for (int i = 1; i < NumOps; ++i)
3675     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3676           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3677           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3678       return false;
3679
3680   return true;
3681 }
3682
3683 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3684                            bool V2IsUndef = false) {
3685   SmallVector<int, 8> M;
3686   N->getMask(M);
3687   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3688 }
3689
3690 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3691 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3692 /// Masks to match: <1, 1, 3, 3> or <1, 1, 3, 3, 5, 5, 7, 7>
3693 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N,
3694                          const X86Subtarget *Subtarget) {
3695   if (!Subtarget->hasSSE3() && !Subtarget->hasAVX())
3696     return false;
3697
3698   // The second vector must be undef
3699   if (N->getOperand(1).getOpcode() != ISD::UNDEF)
3700     return false;
3701
3702   EVT VT = N->getValueType(0);
3703   unsigned NumElems = VT.getVectorNumElements();
3704
3705   if ((VT.getSizeInBits() == 128 && NumElems != 4) ||
3706       (VT.getSizeInBits() == 256 && NumElems != 8))
3707     return false;
3708
3709   // "i+1" is the value the indexed mask element must have
3710   for (unsigned i = 0; i < NumElems; i += 2)
3711     if (!isUndefOrEqual(N->getMaskElt(i), i+1) ||
3712         !isUndefOrEqual(N->getMaskElt(i+1), i+1))
3713       return false;
3714
3715   return true;
3716 }
3717
3718 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3719 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3720 /// Masks to match: <0, 0, 2, 2> or <0, 0, 2, 2, 4, 4, 6, 6>
3721 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N,
3722                          const X86Subtarget *Subtarget) {
3723   if (!Subtarget->hasSSE3() && !Subtarget->hasAVX())
3724     return false;
3725
3726   // The second vector must be undef
3727   if (N->getOperand(1).getOpcode() != ISD::UNDEF)
3728     return false;
3729
3730   EVT VT = N->getValueType(0);
3731   unsigned NumElems = VT.getVectorNumElements();
3732
3733   if ((VT.getSizeInBits() == 128 && NumElems != 4) ||
3734       (VT.getSizeInBits() == 256 && NumElems != 8))
3735     return false;
3736
3737   // "i" is the value the indexed mask element must have
3738   for (unsigned i = 0; i < NumElems; i += 2)
3739     if (!isUndefOrEqual(N->getMaskElt(i), i) ||
3740         !isUndefOrEqual(N->getMaskElt(i+1), i))
3741       return false;
3742
3743   return true;
3744 }
3745
3746 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3747 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3748 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3749   int e = N->getValueType(0).getVectorNumElements() / 2;
3750
3751   for (int i = 0; i < e; ++i)
3752     if (!isUndefOrEqual(N->getMaskElt(i), i))
3753       return false;
3754   for (int i = 0; i < e; ++i)
3755     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3756       return false;
3757   return true;
3758 }
3759
3760 /// isVEXTRACTF128Index - Return true if the specified
3761 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3762 /// suitable for input to VEXTRACTF128.
3763 bool X86::isVEXTRACTF128Index(SDNode *N) {
3764   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3765     return false;
3766
3767   // The index should be aligned on a 128-bit boundary.
3768   uint64_t Index =
3769     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3770
3771   unsigned VL = N->getValueType(0).getVectorNumElements();
3772   unsigned VBits = N->getValueType(0).getSizeInBits();
3773   unsigned ElSize = VBits / VL;
3774   bool Result = (Index * ElSize) % 128 == 0;
3775
3776   return Result;
3777 }
3778
3779 /// isVINSERTF128Index - Return true if the specified INSERT_SUBVECTOR
3780 /// operand specifies a subvector insert that is suitable for input to
3781 /// VINSERTF128.
3782 bool X86::isVINSERTF128Index(SDNode *N) {
3783   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3784     return false;
3785
3786   // The index should be aligned on a 128-bit boundary.
3787   uint64_t Index =
3788     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3789
3790   unsigned VL = N->getValueType(0).getVectorNumElements();
3791   unsigned VBits = N->getValueType(0).getSizeInBits();
3792   unsigned ElSize = VBits / VL;
3793   bool Result = (Index * ElSize) % 128 == 0;
3794
3795   return Result;
3796 }
3797
3798 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3799 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3800 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3801   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3802   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3803
3804   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3805   unsigned Mask = 0;
3806   for (int i = 0; i < NumOperands; ++i) {
3807     int Val = SVOp->getMaskElt(NumOperands-i-1);
3808     if (Val < 0) Val = 0;
3809     if (Val >= NumOperands) Val -= NumOperands;
3810     Mask |= Val;
3811     if (i != NumOperands - 1)
3812       Mask <<= Shift;
3813   }
3814   return Mask;
3815 }
3816
3817 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3818 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3819 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3820   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3821   unsigned Mask = 0;
3822   // 8 nodes, but we only care about the last 4.
3823   for (unsigned i = 7; i >= 4; --i) {
3824     int Val = SVOp->getMaskElt(i);
3825     if (Val >= 0)
3826       Mask |= (Val - 4);
3827     if (i != 4)
3828       Mask <<= 2;
3829   }
3830   return Mask;
3831 }
3832
3833 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3834 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3835 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3836   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3837   unsigned Mask = 0;
3838   // 8 nodes, but we only care about the first 4.
3839   for (int i = 3; i >= 0; --i) {
3840     int Val = SVOp->getMaskElt(i);
3841     if (Val >= 0)
3842       Mask |= Val;
3843     if (i != 0)
3844       Mask <<= 2;
3845   }
3846   return Mask;
3847 }
3848
3849 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3850 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3851 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3852   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3853   EVT VVT = N->getValueType(0);
3854   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3855   int Val = 0;
3856
3857   unsigned i, e;
3858   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3859     Val = SVOp->getMaskElt(i);
3860     if (Val >= 0)
3861       break;
3862   }
3863   assert(Val - i > 0 && "PALIGNR imm should be positive");
3864   return (Val - i) * EltSize;
3865 }
3866
3867 /// getExtractVEXTRACTF128Immediate - Return the appropriate immediate
3868 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
3869 /// instructions.
3870 unsigned X86::getExtractVEXTRACTF128Immediate(SDNode *N) {
3871   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3872     llvm_unreachable("Illegal extract subvector for VEXTRACTF128");
3873
3874   uint64_t Index =
3875     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3876
3877   EVT VecVT = N->getOperand(0).getValueType();
3878   EVT ElVT = VecVT.getVectorElementType();
3879
3880   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3881   return Index / NumElemsPerChunk;
3882 }
3883
3884 /// getInsertVINSERTF128Immediate - Return the appropriate immediate
3885 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
3886 /// instructions.
3887 unsigned X86::getInsertVINSERTF128Immediate(SDNode *N) {
3888   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3889     llvm_unreachable("Illegal insert subvector for VINSERTF128");
3890
3891   uint64_t Index =
3892     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3893
3894   EVT VecVT = N->getValueType(0);
3895   EVT ElVT = VecVT.getVectorElementType();
3896
3897   unsigned NumElemsPerChunk = 128 / ElVT.getSizeInBits();
3898   return Index / NumElemsPerChunk;
3899 }
3900
3901 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3902 /// constant +0.0.
3903 bool X86::isZeroNode(SDValue Elt) {
3904   return ((isa<ConstantSDNode>(Elt) &&
3905            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3906           (isa<ConstantFPSDNode>(Elt) &&
3907            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3908 }
3909
3910 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3911 /// their permute mask.
3912 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3913                                     SelectionDAG &DAG) {
3914   EVT VT = SVOp->getValueType(0);
3915   unsigned NumElems = VT.getVectorNumElements();
3916   SmallVector<int, 8> MaskVec;
3917
3918   for (unsigned i = 0; i != NumElems; ++i) {
3919     int idx = SVOp->getMaskElt(i);
3920     if (idx < 0)
3921       MaskVec.push_back(idx);
3922     else if (idx < (int)NumElems)
3923       MaskVec.push_back(idx + NumElems);
3924     else
3925       MaskVec.push_back(idx - NumElems);
3926   }
3927   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3928                               SVOp->getOperand(0), &MaskVec[0]);
3929 }
3930
3931 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3932 /// the two vector operands have swapped position.
3933 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3934   unsigned NumElems = VT.getVectorNumElements();
3935   for (unsigned i = 0; i != NumElems; ++i) {
3936     int idx = Mask[i];
3937     if (idx < 0)
3938       continue;
3939     else if (idx < (int)NumElems)
3940       Mask[i] = idx + NumElems;
3941     else
3942       Mask[i] = idx - NumElems;
3943   }
3944 }
3945
3946 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3947 /// match movhlps. The lower half elements should come from upper half of
3948 /// V1 (and in order), and the upper half elements should come from the upper
3949 /// half of V2 (and in order).
3950 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3951   EVT VT = Op->getValueType(0);
3952   if (VT.getSizeInBits() != 128)
3953     return false;
3954   if (VT.getVectorNumElements() != 4)
3955     return false;
3956   for (unsigned i = 0, e = 2; i != e; ++i)
3957     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3958       return false;
3959   for (unsigned i = 2; i != 4; ++i)
3960     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3961       return false;
3962   return true;
3963 }
3964
3965 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3966 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3967 /// required.
3968 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3969   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3970     return false;
3971   N = N->getOperand(0).getNode();
3972   if (!ISD::isNON_EXTLoad(N))
3973     return false;
3974   if (LD)
3975     *LD = cast<LoadSDNode>(N);
3976   return true;
3977 }
3978
3979 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3980 /// match movlp{s|d}. The lower half elements should come from lower half of
3981 /// V1 (and in order), and the upper half elements should come from the upper
3982 /// half of V2 (and in order). And since V1 will become the source of the
3983 /// MOVLP, it must be either a vector load or a scalar load to vector.
3984 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3985                                ShuffleVectorSDNode *Op) {
3986   EVT VT = Op->getValueType(0);
3987   if (VT.getSizeInBits() != 128)
3988     return false;
3989
3990   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3991     return false;
3992   // Is V2 is a vector load, don't do this transformation. We will try to use
3993   // load folding shufps op.
3994   if (ISD::isNON_EXTLoad(V2))
3995     return false;
3996
3997   unsigned NumElems = VT.getVectorNumElements();
3998
3999   if (NumElems != 2 && NumElems != 4)
4000     return false;
4001   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
4002     if (!isUndefOrEqual(Op->getMaskElt(i), i))
4003       return false;
4004   for (unsigned i = NumElems/2; i != NumElems; ++i)
4005     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
4006       return false;
4007   return true;
4008 }
4009
4010 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
4011 /// all the same.
4012 static bool isSplatVector(SDNode *N) {
4013   if (N->getOpcode() != ISD::BUILD_VECTOR)
4014     return false;
4015
4016   SDValue SplatValue = N->getOperand(0);
4017   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
4018     if (N->getOperand(i) != SplatValue)
4019       return false;
4020   return true;
4021 }
4022
4023 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
4024 /// to an zero vector.
4025 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
4026 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
4027   SDValue V1 = N->getOperand(0);
4028   SDValue V2 = N->getOperand(1);
4029   unsigned NumElems = N->getValueType(0).getVectorNumElements();
4030   for (unsigned i = 0; i != NumElems; ++i) {
4031     int Idx = N->getMaskElt(i);
4032     if (Idx >= (int)NumElems) {
4033       unsigned Opc = V2.getOpcode();
4034       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
4035         continue;
4036       if (Opc != ISD::BUILD_VECTOR ||
4037           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
4038         return false;
4039     } else if (Idx >= 0) {
4040       unsigned Opc = V1.getOpcode();
4041       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
4042         continue;
4043       if (Opc != ISD::BUILD_VECTOR ||
4044           !X86::isZeroNode(V1.getOperand(Idx)))
4045         return false;
4046     }
4047   }
4048   return true;
4049 }
4050
4051 /// getZeroVector - Returns a vector of specified type with all zero elements.
4052 ///
4053 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
4054                              DebugLoc dl) {
4055   assert(VT.isVector() && "Expected a vector type");
4056
4057   // Always build SSE zero vectors as <4 x i32> bitcasted
4058   // to their dest type. This ensures they get CSE'd.
4059   SDValue Vec;
4060   if (VT.getSizeInBits() == 128) {  // SSE
4061     if (HasSSE2) {  // SSE2
4062       SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
4063       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4064     } else { // SSE1
4065       SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
4066       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4067     }
4068   } else if (VT.getSizeInBits() == 256) { // AVX
4069     // 256-bit logic and arithmetic instructions in AVX are
4070     // all floating-point, no support for integer ops. Default
4071     // to emitting fp zeroed vectors then.
4072     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
4073     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4074     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops, 8);
4075   }
4076   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4077 }
4078
4079 /// getOnesVector - Returns a vector of specified type with all bits set.
4080 /// Always build ones vectors as <4 x i32>. For 256-bit types, use two
4081 /// <4 x i32> inserted in a <8 x i32> appropriately. Then bitcast to their
4082 /// original type, ensuring they get CSE'd.
4083 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
4084   assert(VT.isVector() && "Expected a vector type");
4085   assert((VT.is128BitVector() || VT.is256BitVector())
4086          && "Expected a 128-bit or 256-bit vector type");
4087
4088   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
4089   SDValue Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
4090                             Cst, Cst, Cst, Cst);
4091
4092   if (VT.is256BitVector()) {
4093     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, MVT::v8i32),
4094                               Vec, DAG.getConstant(0, MVT::i32), DAG, dl);
4095     Vec = Insert128BitVector(InsV, Vec,
4096                   DAG.getConstant(4 /* NumElems/2 */, MVT::i32), DAG, dl);
4097   }
4098
4099   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4100 }
4101
4102 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
4103 /// that point to V2 points to its first element.
4104 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4105   EVT VT = SVOp->getValueType(0);
4106   unsigned NumElems = VT.getVectorNumElements();
4107
4108   bool Changed = false;
4109   SmallVector<int, 8> MaskVec;
4110   SVOp->getMask(MaskVec);
4111
4112   for (unsigned i = 0; i != NumElems; ++i) {
4113     if (MaskVec[i] > (int)NumElems) {
4114       MaskVec[i] = NumElems;
4115       Changed = true;
4116     }
4117   }
4118   if (Changed)
4119     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
4120                                 SVOp->getOperand(1), &MaskVec[0]);
4121   return SDValue(SVOp, 0);
4122 }
4123
4124 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4125 /// operation of specified width.
4126 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4127                        SDValue V2) {
4128   unsigned NumElems = VT.getVectorNumElements();
4129   SmallVector<int, 8> Mask;
4130   Mask.push_back(NumElems);
4131   for (unsigned i = 1; i != NumElems; ++i)
4132     Mask.push_back(i);
4133   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4134 }
4135
4136 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4137 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4138                           SDValue V2) {
4139   unsigned NumElems = VT.getVectorNumElements();
4140   SmallVector<int, 8> Mask;
4141   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4142     Mask.push_back(i);
4143     Mask.push_back(i + NumElems);
4144   }
4145   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4146 }
4147
4148 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4149 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
4150                           SDValue V2) {
4151   unsigned NumElems = VT.getVectorNumElements();
4152   unsigned Half = NumElems/2;
4153   SmallVector<int, 8> Mask;
4154   for (unsigned i = 0; i != Half; ++i) {
4155     Mask.push_back(i + Half);
4156     Mask.push_back(i + NumElems + Half);
4157   }
4158   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4159 }
4160
4161 // PromoteSplati8i16 - All i16 and i8 vector types can't be used directly by
4162 // a generic shuffle instruction because the target has no such instructions.
4163 // Generate shuffles which repeat i16 and i8 several times until they can be
4164 // represented by v4f32 and then be manipulated by target suported shuffles.
4165 static SDValue PromoteSplati8i16(SDValue V, SelectionDAG &DAG, int &EltNo) {
4166   EVT VT = V.getValueType();
4167   int NumElems = VT.getVectorNumElements();
4168   DebugLoc dl = V.getDebugLoc();
4169
4170   while (NumElems > 4) {
4171     if (EltNo < NumElems/2) {
4172       V = getUnpackl(DAG, dl, VT, V, V);
4173     } else {
4174       V = getUnpackh(DAG, dl, VT, V, V);
4175       EltNo -= NumElems/2;
4176     }
4177     NumElems >>= 1;
4178   }
4179   return V;
4180 }
4181
4182 /// getLegalSplat - Generate a legal splat with supported x86 shuffles
4183 static SDValue getLegalSplat(SelectionDAG &DAG, SDValue V, int EltNo) {
4184   EVT VT = V.getValueType();
4185   DebugLoc dl = V.getDebugLoc();
4186   assert((VT.getSizeInBits() == 128 || VT.getSizeInBits() == 256)
4187          && "Vector size not supported");
4188
4189   bool Is128 = VT.getSizeInBits() == 128;
4190   EVT NVT = Is128 ? MVT::v4f32 : MVT::v8f32;
4191   V = DAG.getNode(ISD::BITCAST, dl, NVT, V);
4192
4193   if (Is128) {
4194     int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
4195     V = DAG.getVectorShuffle(NVT, dl, V, DAG.getUNDEF(NVT), &SplatMask[0]);
4196   } else {
4197     // The second half of indicies refer to the higher part, which is a
4198     // duplication of the lower one. This makes this shuffle a perfect match
4199     // for the VPERM instruction.
4200     int SplatMask[8] = { EltNo, EltNo, EltNo, EltNo,
4201                          EltNo+4, EltNo+4, EltNo+4, EltNo+4 };
4202     V = DAG.getVectorShuffle(NVT, dl, V, DAG.getUNDEF(NVT), &SplatMask[0]);
4203   }
4204
4205   return DAG.getNode(ISD::BITCAST, dl, VT, V);
4206 }
4207
4208 /// PromoteVectorToScalarSplat - Since there's no native support for
4209 /// scalar_to_vector for 256-bit AVX, a 128-bit scalar_to_vector +
4210 /// INSERT_SUBVECTOR is generated. Recognize this idiom and do the
4211 /// shuffle before the insertion, this yields less instructions in the end.
4212 static SDValue PromoteVectorToScalarSplat(ShuffleVectorSDNode *SV,
4213                                           SelectionDAG &DAG) {
4214   EVT SrcVT = SV->getValueType(0);
4215   SDValue V1 = SV->getOperand(0);
4216   DebugLoc dl = SV->getDebugLoc();
4217   int NumElems = SrcVT.getVectorNumElements();
4218
4219   assert(SrcVT.is256BitVector() && "unknown howto handle vector type");
4220   assert(SV->isSplat() && "shuffle must be a splat");
4221
4222   int SplatIdx = SV->getSplatIndex();
4223   const int Mask[4] = { SplatIdx, SplatIdx, SplatIdx, SplatIdx };
4224
4225   EVT SVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
4226                              NumElems/2);
4227   SDValue SV1 = DAG.getVectorShuffle(SVT, dl, V1.getOperand(1),
4228                                      DAG.getUNDEF(SVT), Mask);
4229   SDValue InsV = Insert128BitVector(DAG.getUNDEF(SrcVT), SV1,
4230                                     DAG.getConstant(0, MVT::i32), DAG, dl);
4231
4232   return Insert128BitVector(InsV, SV1,
4233                        DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
4234 }
4235
4236 /// PromoteSplat - Promote a splat of v4i32, v8i16 or v16i8 to v4f32 and
4237 /// v8i32, v16i16 or v32i8 to v8f32.
4238 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG) {
4239   EVT SrcVT = SV->getValueType(0);
4240   SDValue V1 = SV->getOperand(0);
4241   DebugLoc dl = SV->getDebugLoc();
4242
4243   int EltNo = SV->getSplatIndex();
4244   int NumElems = SrcVT.getVectorNumElements();
4245   unsigned Size = SrcVT.getSizeInBits();
4246
4247   // Extract the 128-bit part containing the splat element and update
4248   // the splat element index when it refers to the higher register.
4249   if (Size == 256) {
4250     unsigned Idx = (EltNo > NumElems/2) ? NumElems/2 : 0;
4251     V1 = Extract128BitVector(V1, DAG.getConstant(Idx, MVT::i32), DAG, dl);
4252     if (Idx > 0)
4253       EltNo -= NumElems/2;
4254   }
4255
4256   // Make this 128-bit vector duplicate i8 and i16 elements
4257   EVT EltVT = SrcVT.getVectorElementType();
4258   if (NumElems > 4 && (EltVT == MVT::i8 || EltVT == MVT::i16))
4259     V1 = PromoteSplati8i16(V1, DAG, EltNo);
4260
4261   // Recreate the 256-bit vector and place the same 128-bit vector
4262   // into the low and high part. This is necessary because we want
4263   // to use VPERM to shuffle the v8f32 vector, and VPERM only shuffles
4264   // inside each separate v4f32 lane.
4265   if (Size == 256) {
4266     SDValue InsV = Insert128BitVector(DAG.getUNDEF(SrcVT), V1,
4267                          DAG.getConstant(0, MVT::i32), DAG, dl);
4268     V1 = Insert128BitVector(InsV, V1,
4269                DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
4270   }
4271
4272   return getLegalSplat(DAG, V1, EltNo);
4273 }
4274
4275 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4276 /// vector of zero or undef vector.  This produces a shuffle where the low
4277 /// element of V2 is swizzled into the zero/undef vector, landing at element
4278 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4279 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4280                                              bool isZero, bool HasSSE2,
4281                                              SelectionDAG &DAG) {
4282   EVT VT = V2.getValueType();
4283   SDValue V1 = isZero
4284     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
4285   unsigned NumElems = VT.getVectorNumElements();
4286   SmallVector<int, 16> MaskVec;
4287   for (unsigned i = 0; i != NumElems; ++i)
4288     // If this is the insertion idx, put the low elt of V2 here.
4289     MaskVec.push_back(i == Idx ? NumElems : i);
4290   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
4291 }
4292
4293 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4294 /// element of the result of the vector shuffle.
4295 static SDValue getShuffleScalarElt(SDNode *N, int Index, SelectionDAG &DAG,
4296                                    unsigned Depth) {
4297   if (Depth == 6)
4298     return SDValue();  // Limit search depth.
4299
4300   SDValue V = SDValue(N, 0);
4301   EVT VT = V.getValueType();
4302   unsigned Opcode = V.getOpcode();
4303
4304   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4305   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4306     Index = SV->getMaskElt(Index);
4307
4308     if (Index < 0)
4309       return DAG.getUNDEF(VT.getVectorElementType());
4310
4311     int NumElems = VT.getVectorNumElements();
4312     SDValue NewV = (Index < NumElems) ? SV->getOperand(0) : SV->getOperand(1);
4313     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG, Depth+1);
4314   }
4315
4316   // Recurse into target specific vector shuffles to find scalars.
4317   if (isTargetShuffle(Opcode)) {
4318     int NumElems = VT.getVectorNumElements();
4319     SmallVector<unsigned, 16> ShuffleMask;
4320     SDValue ImmN;
4321
4322     switch(Opcode) {
4323     case X86ISD::SHUFPS:
4324     case X86ISD::SHUFPD:
4325       ImmN = N->getOperand(N->getNumOperands()-1);
4326       DecodeSHUFPSMask(NumElems,
4327                        cast<ConstantSDNode>(ImmN)->getZExtValue(),
4328                        ShuffleMask);
4329       break;
4330     case X86ISD::PUNPCKHBW:
4331     case X86ISD::PUNPCKHWD:
4332     case X86ISD::PUNPCKHDQ:
4333     case X86ISD::PUNPCKHQDQ:
4334       DecodePUNPCKHMask(NumElems, ShuffleMask);
4335       break;
4336     case X86ISD::UNPCKHPS:
4337     case X86ISD::UNPCKHPD:
4338     case X86ISD::VUNPCKHPSY:
4339     case X86ISD::VUNPCKHPDY:
4340       DecodeUNPCKHPMask(NumElems, ShuffleMask);
4341       break;
4342     case X86ISD::PUNPCKLBW:
4343     case X86ISD::PUNPCKLWD:
4344     case X86ISD::PUNPCKLDQ:
4345     case X86ISD::PUNPCKLQDQ:
4346       DecodePUNPCKLMask(VT, ShuffleMask);
4347       break;
4348     case X86ISD::UNPCKLPS:
4349     case X86ISD::UNPCKLPD:
4350     case X86ISD::VUNPCKLPSY:
4351     case X86ISD::VUNPCKLPDY:
4352       DecodeUNPCKLPMask(VT, ShuffleMask);
4353       break;
4354     case X86ISD::MOVHLPS:
4355       DecodeMOVHLPSMask(NumElems, ShuffleMask);
4356       break;
4357     case X86ISD::MOVLHPS:
4358       DecodeMOVLHPSMask(NumElems, ShuffleMask);
4359       break;
4360     case X86ISD::PSHUFD:
4361       ImmN = N->getOperand(N->getNumOperands()-1);
4362       DecodePSHUFMask(NumElems,
4363                       cast<ConstantSDNode>(ImmN)->getZExtValue(),
4364                       ShuffleMask);
4365       break;
4366     case X86ISD::PSHUFHW:
4367       ImmN = N->getOperand(N->getNumOperands()-1);
4368       DecodePSHUFHWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4369                         ShuffleMask);
4370       break;
4371     case X86ISD::PSHUFLW:
4372       ImmN = N->getOperand(N->getNumOperands()-1);
4373       DecodePSHUFLWMask(cast<ConstantSDNode>(ImmN)->getZExtValue(),
4374                         ShuffleMask);
4375       break;
4376     case X86ISD::MOVSS:
4377     case X86ISD::MOVSD: {
4378       // The index 0 always comes from the first element of the second source,
4379       // this is why MOVSS and MOVSD are used in the first place. The other
4380       // elements come from the other positions of the first source vector.
4381       unsigned OpNum = (Index == 0) ? 1 : 0;
4382       return getShuffleScalarElt(V.getOperand(OpNum).getNode(), Index, DAG,
4383                                  Depth+1);
4384     }
4385     case X86ISD::VPERMILPS:
4386       ImmN = N->getOperand(N->getNumOperands()-1);
4387       DecodeVPERMILPSMask(4, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4388                         ShuffleMask);
4389       break;
4390     case X86ISD::VPERMILPSY:
4391       ImmN = N->getOperand(N->getNumOperands()-1);
4392       DecodeVPERMILPSMask(8, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4393                         ShuffleMask);
4394       break;
4395     case X86ISD::VPERMILPD:
4396       ImmN = N->getOperand(N->getNumOperands()-1);
4397       DecodeVPERMILPDMask(2, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4398                         ShuffleMask);
4399       break;
4400     case X86ISD::VPERMILPDY:
4401       ImmN = N->getOperand(N->getNumOperands()-1);
4402       DecodeVPERMILPDMask(4, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4403                         ShuffleMask);
4404       break;
4405     case X86ISD::VPERM2F128:
4406       ImmN = N->getOperand(N->getNumOperands()-1);
4407       DecodeVPERM2F128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(),
4408                            ShuffleMask);
4409       break;
4410     default:
4411       assert("not implemented for target shuffle node");
4412       return SDValue();
4413     }
4414
4415     Index = ShuffleMask[Index];
4416     if (Index < 0)
4417       return DAG.getUNDEF(VT.getVectorElementType());
4418
4419     SDValue NewV = (Index < NumElems) ? N->getOperand(0) : N->getOperand(1);
4420     return getShuffleScalarElt(NewV.getNode(), Index % NumElems, DAG,
4421                                Depth+1);
4422   }
4423
4424   // Actual nodes that may contain scalar elements
4425   if (Opcode == ISD::BITCAST) {
4426     V = V.getOperand(0);
4427     EVT SrcVT = V.getValueType();
4428     unsigned NumElems = VT.getVectorNumElements();
4429
4430     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4431       return SDValue();
4432   }
4433
4434   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4435     return (Index == 0) ? V.getOperand(0)
4436                           : DAG.getUNDEF(VT.getVectorElementType());
4437
4438   if (V.getOpcode() == ISD::BUILD_VECTOR)
4439     return V.getOperand(Index);
4440
4441   return SDValue();
4442 }
4443
4444 /// getNumOfConsecutiveZeros - Return the number of elements of a vector
4445 /// shuffle operation which come from a consecutively from a zero. The
4446 /// search can start in two different directions, from left or right.
4447 static
4448 unsigned getNumOfConsecutiveZeros(SDNode *N, int NumElems,
4449                                   bool ZerosFromLeft, SelectionDAG &DAG) {
4450   int i = 0;
4451
4452   while (i < NumElems) {
4453     unsigned Index = ZerosFromLeft ? i : NumElems-i-1;
4454     SDValue Elt = getShuffleScalarElt(N, Index, DAG, 0);
4455     if (!(Elt.getNode() &&
4456          (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt))))
4457       break;
4458     ++i;
4459   }
4460
4461   return i;
4462 }
4463
4464 /// isShuffleMaskConsecutive - Check if the shuffle mask indicies from MaskI to
4465 /// MaskE correspond consecutively to elements from one of the vector operands,
4466 /// starting from its index OpIdx. Also tell OpNum which source vector operand.
4467 static
4468 bool isShuffleMaskConsecutive(ShuffleVectorSDNode *SVOp, int MaskI, int MaskE,
4469                               int OpIdx, int NumElems, unsigned &OpNum) {
4470   bool SeenV1 = false;
4471   bool SeenV2 = false;
4472
4473   for (int i = MaskI; i <= MaskE; ++i, ++OpIdx) {
4474     int Idx = SVOp->getMaskElt(i);
4475     // Ignore undef indicies
4476     if (Idx < 0)
4477       continue;
4478
4479     if (Idx < NumElems)
4480       SeenV1 = true;
4481     else
4482       SeenV2 = true;
4483
4484     // Only accept consecutive elements from the same vector
4485     if ((Idx % NumElems != OpIdx) || (SeenV1 && SeenV2))
4486       return false;
4487   }
4488
4489   OpNum = SeenV1 ? 0 : 1;
4490   return true;
4491 }
4492
4493 /// isVectorShiftRight - Returns true if the shuffle can be implemented as a
4494 /// logical left shift of a vector.
4495 static bool isVectorShiftRight(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4496                                bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4497   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4498   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4499               false /* check zeros from right */, DAG);
4500   unsigned OpSrc;
4501
4502   if (!NumZeros)
4503     return false;
4504
4505   // Considering the elements in the mask that are not consecutive zeros,
4506   // check if they consecutively come from only one of the source vectors.
4507   //
4508   //               V1 = {X, A, B, C}     0
4509   //                         \  \  \    /
4510   //   vector_shuffle V1, V2 <1, 2, 3, X>
4511   //
4512   if (!isShuffleMaskConsecutive(SVOp,
4513             0,                   // Mask Start Index
4514             NumElems-NumZeros-1, // Mask End Index
4515             NumZeros,            // Where to start looking in the src vector
4516             NumElems,            // Number of elements in vector
4517             OpSrc))              // Which source operand ?
4518     return false;
4519
4520   isLeft = false;
4521   ShAmt = NumZeros;
4522   ShVal = SVOp->getOperand(OpSrc);
4523   return true;
4524 }
4525
4526 /// isVectorShiftLeft - Returns true if the shuffle can be implemented as a
4527 /// logical left shift of a vector.
4528 static bool isVectorShiftLeft(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4529                               bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4530   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
4531   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems,
4532               true /* check zeros from left */, DAG);
4533   unsigned OpSrc;
4534
4535   if (!NumZeros)
4536     return false;
4537
4538   // Considering the elements in the mask that are not consecutive zeros,
4539   // check if they consecutively come from only one of the source vectors.
4540   //
4541   //                           0    { A, B, X, X } = V2
4542   //                          / \    /  /
4543   //   vector_shuffle V1, V2 <X, X, 4, 5>
4544   //
4545   if (!isShuffleMaskConsecutive(SVOp,
4546             NumZeros,     // Mask Start Index
4547             NumElems-1,   // Mask End Index
4548             0,            // Where to start looking in the src vector
4549             NumElems,     // Number of elements in vector
4550             OpSrc))       // Which source operand ?
4551     return false;
4552
4553   isLeft = true;
4554   ShAmt = NumZeros;
4555   ShVal = SVOp->getOperand(OpSrc);
4556   return true;
4557 }
4558
4559 /// isVectorShift - Returns true if the shuffle can be implemented as a
4560 /// logical left or right shift of a vector.
4561 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
4562                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
4563   if (isVectorShiftLeft(SVOp, DAG, isLeft, ShVal, ShAmt) ||
4564       isVectorShiftRight(SVOp, DAG, isLeft, ShVal, ShAmt))
4565     return true;
4566
4567   return false;
4568 }
4569
4570 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4571 ///
4572 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4573                                        unsigned NumNonZero, unsigned NumZero,
4574                                        SelectionDAG &DAG,
4575                                        const TargetLowering &TLI) {
4576   if (NumNonZero > 8)
4577     return SDValue();
4578
4579   DebugLoc dl = Op.getDebugLoc();
4580   SDValue V(0, 0);
4581   bool First = true;
4582   for (unsigned i = 0; i < 16; ++i) {
4583     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4584     if (ThisIsNonZero && First) {
4585       if (NumZero)
4586         V = getZeroVector(MVT::v8i16, true, DAG, dl);
4587       else
4588         V = DAG.getUNDEF(MVT::v8i16);
4589       First = false;
4590     }
4591
4592     if ((i & 1) != 0) {
4593       SDValue ThisElt(0, 0), LastElt(0, 0);
4594       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4595       if (LastIsNonZero) {
4596         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4597                               MVT::i16, Op.getOperand(i-1));
4598       }
4599       if (ThisIsNonZero) {
4600         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4601         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4602                               ThisElt, DAG.getConstant(8, MVT::i8));
4603         if (LastIsNonZero)
4604           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4605       } else
4606         ThisElt = LastElt;
4607
4608       if (ThisElt.getNode())
4609         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4610                         DAG.getIntPtrConstant(i/2));
4611     }
4612   }
4613
4614   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4615 }
4616
4617 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4618 ///
4619 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4620                                      unsigned NumNonZero, unsigned NumZero,
4621                                      SelectionDAG &DAG,
4622                                      const TargetLowering &TLI) {
4623   if (NumNonZero > 4)
4624     return SDValue();
4625
4626   DebugLoc dl = Op.getDebugLoc();
4627   SDValue V(0, 0);
4628   bool First = true;
4629   for (unsigned i = 0; i < 8; ++i) {
4630     bool isNonZero = (NonZeros & (1 << i)) != 0;
4631     if (isNonZero) {
4632       if (First) {
4633         if (NumZero)
4634           V = getZeroVector(MVT::v8i16, true, DAG, dl);
4635         else
4636           V = DAG.getUNDEF(MVT::v8i16);
4637         First = false;
4638       }
4639       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4640                       MVT::v8i16, V, Op.getOperand(i),
4641                       DAG.getIntPtrConstant(i));
4642     }
4643   }
4644
4645   return V;
4646 }
4647
4648 /// getVShift - Return a vector logical shift node.
4649 ///
4650 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4651                          unsigned NumBits, SelectionDAG &DAG,
4652                          const TargetLowering &TLI, DebugLoc dl) {
4653   EVT ShVT = MVT::v2i64;
4654   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
4655   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4656   return DAG.getNode(ISD::BITCAST, dl, VT,
4657                      DAG.getNode(Opc, dl, ShVT, SrcOp,
4658                              DAG.getConstant(NumBits,
4659                                   TLI.getShiftAmountTy(SrcOp.getValueType()))));
4660 }
4661
4662 SDValue
4663 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
4664                                           SelectionDAG &DAG) const {
4665
4666   // Check if the scalar load can be widened into a vector load. And if
4667   // the address is "base + cst" see if the cst can be "absorbed" into
4668   // the shuffle mask.
4669   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4670     SDValue Ptr = LD->getBasePtr();
4671     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4672       return SDValue();
4673     EVT PVT = LD->getValueType(0);
4674     if (PVT != MVT::i32 && PVT != MVT::f32)
4675       return SDValue();
4676
4677     int FI = -1;
4678     int64_t Offset = 0;
4679     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4680       FI = FINode->getIndex();
4681       Offset = 0;
4682     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4683                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4684       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4685       Offset = Ptr.getConstantOperandVal(1);
4686       Ptr = Ptr.getOperand(0);
4687     } else {
4688       return SDValue();
4689     }
4690
4691     // FIXME: 256-bit vector instructions don't require a strict alignment,
4692     // improve this code to support it better.
4693     unsigned RequiredAlign = VT.getSizeInBits()/8;
4694     SDValue Chain = LD->getChain();
4695     // Make sure the stack object alignment is at least 16 or 32.
4696     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4697     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4698       if (MFI->isFixedObjectIndex(FI)) {
4699         // Can't change the alignment. FIXME: It's possible to compute
4700         // the exact stack offset and reference FI + adjust offset instead.
4701         // If someone *really* cares about this. That's the way to implement it.
4702         return SDValue();
4703       } else {
4704         MFI->setObjectAlignment(FI, RequiredAlign);
4705       }
4706     }
4707
4708     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4709     // Ptr + (Offset & ~15).
4710     if (Offset < 0)
4711       return SDValue();
4712     if ((Offset % RequiredAlign) & 3)
4713       return SDValue();
4714     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4715     if (StartOffset)
4716       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
4717                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4718
4719     int EltNo = (Offset - StartOffset) >> 2;
4720     int NumElems = VT.getVectorNumElements();
4721
4722     EVT CanonVT = VT.getSizeInBits() == 128 ? MVT::v4i32 : MVT::v8i32;
4723     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4724     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4725                              LD->getPointerInfo().getWithOffset(StartOffset),
4726                              false, false, 0);
4727
4728     // Canonicalize it to a v4i32 or v8i32 shuffle.
4729     SmallVector<int, 8> Mask;
4730     for (int i = 0; i < NumElems; ++i)
4731       Mask.push_back(EltNo);
4732
4733     V1 = DAG.getNode(ISD::BITCAST, dl, CanonVT, V1);
4734     return DAG.getNode(ISD::BITCAST, dl, NVT,
4735                        DAG.getVectorShuffle(CanonVT, dl, V1,
4736                                             DAG.getUNDEF(CanonVT),&Mask[0]));
4737   }
4738
4739   return SDValue();
4740 }
4741
4742 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
4743 /// vector of type 'VT', see if the elements can be replaced by a single large
4744 /// load which has the same value as a build_vector whose operands are 'elts'.
4745 ///
4746 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4747 ///
4748 /// FIXME: we'd also like to handle the case where the last elements are zero
4749 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4750 /// There's even a handy isZeroNode for that purpose.
4751 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
4752                                         DebugLoc &DL, SelectionDAG &DAG) {
4753   EVT EltVT = VT.getVectorElementType();
4754   unsigned NumElems = Elts.size();
4755
4756   LoadSDNode *LDBase = NULL;
4757   unsigned LastLoadedElt = -1U;
4758
4759   // For each element in the initializer, see if we've found a load or an undef.
4760   // If we don't find an initial load element, or later load elements are
4761   // non-consecutive, bail out.
4762   for (unsigned i = 0; i < NumElems; ++i) {
4763     SDValue Elt = Elts[i];
4764
4765     if (!Elt.getNode() ||
4766         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4767       return SDValue();
4768     if (!LDBase) {
4769       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4770         return SDValue();
4771       LDBase = cast<LoadSDNode>(Elt.getNode());
4772       LastLoadedElt = i;
4773       continue;
4774     }
4775     if (Elt.getOpcode() == ISD::UNDEF)
4776       continue;
4777
4778     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4779     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
4780       return SDValue();
4781     LastLoadedElt = i;
4782   }
4783
4784   // If we have found an entire vector of loads and undefs, then return a large
4785   // load of the entire vector width starting at the base pointer.  If we found
4786   // consecutive loads for the low half, generate a vzext_load node.
4787   if (LastLoadedElt == NumElems - 1) {
4788     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
4789       return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4790                          LDBase->getPointerInfo(),
4791                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
4792     return DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4793                        LDBase->getPointerInfo(),
4794                        LDBase->isVolatile(), LDBase->isNonTemporal(),
4795                        LDBase->getAlignment());
4796   } else if (NumElems == 4 && LastLoadedElt == 1 &&
4797              DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4798     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4799     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4800     SDValue ResNode = DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys,
4801                                               Ops, 2, MVT::i32,
4802                                               LDBase->getMemOperand());
4803     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4804   }
4805   return SDValue();
4806 }
4807
4808 SDValue
4809 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
4810   DebugLoc dl = Op.getDebugLoc();
4811
4812   EVT VT = Op.getValueType();
4813   EVT ExtVT = VT.getVectorElementType();
4814   unsigned NumElems = Op.getNumOperands();
4815
4816   // Vectors containing all zeros can be matched by pxor and xorps later
4817   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
4818     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
4819     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
4820     if (Op.getValueType() == MVT::v4i32 ||
4821         Op.getValueType() == MVT::v8i32)
4822       return Op;
4823
4824     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
4825   }
4826
4827   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
4828   // vectors or broken into v4i32 operations on 256-bit vectors.
4829   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
4830     if (Op.getValueType() == MVT::v4i32)
4831       return Op;
4832
4833     return getOnesVector(Op.getValueType(), DAG, dl);
4834   }
4835
4836   unsigned EVTBits = ExtVT.getSizeInBits();
4837
4838   unsigned NumZero  = 0;
4839   unsigned NumNonZero = 0;
4840   unsigned NonZeros = 0;
4841   bool IsAllConstants = true;
4842   SmallSet<SDValue, 8> Values;
4843   for (unsigned i = 0; i < NumElems; ++i) {
4844     SDValue Elt = Op.getOperand(i);
4845     if (Elt.getOpcode() == ISD::UNDEF)
4846       continue;
4847     Values.insert(Elt);
4848     if (Elt.getOpcode() != ISD::Constant &&
4849         Elt.getOpcode() != ISD::ConstantFP)
4850       IsAllConstants = false;
4851     if (X86::isZeroNode(Elt))
4852       NumZero++;
4853     else {
4854       NonZeros |= (1 << i);
4855       NumNonZero++;
4856     }
4857   }
4858
4859   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
4860   if (NumNonZero == 0)
4861     return DAG.getUNDEF(VT);
4862
4863   // Special case for single non-zero, non-undef, element.
4864   if (NumNonZero == 1) {
4865     unsigned Idx = CountTrailingZeros_32(NonZeros);
4866     SDValue Item = Op.getOperand(Idx);
4867
4868     // If this is an insertion of an i64 value on x86-32, and if the top bits of
4869     // the value are obviously zero, truncate the value to i32 and do the
4870     // insertion that way.  Only do this if the value is non-constant or if the
4871     // value is a constant being inserted into element 0.  It is cheaper to do
4872     // a constant pool load than it is to do a movd + shuffle.
4873     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
4874         (!IsAllConstants || Idx == 0)) {
4875       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
4876         // Handle SSE only.
4877         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
4878         EVT VecVT = MVT::v4i32;
4879         unsigned VecElts = 4;
4880
4881         // Truncate the value (which may itself be a constant) to i32, and
4882         // convert it to a vector with movd (S2V+shuffle to zero extend).
4883         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
4884         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
4885         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4886                                            Subtarget->hasSSE2(), DAG);
4887
4888         // Now we have our 32-bit value zero extended in the low element of
4889         // a vector.  If Idx != 0, swizzle it into place.
4890         if (Idx != 0) {
4891           SmallVector<int, 4> Mask;
4892           Mask.push_back(Idx);
4893           for (unsigned i = 1; i != VecElts; ++i)
4894             Mask.push_back(i);
4895           Item = DAG.getVectorShuffle(VecVT, dl, Item,
4896                                       DAG.getUNDEF(Item.getValueType()),
4897                                       &Mask[0]);
4898         }
4899         return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Item);
4900       }
4901     }
4902
4903     // If we have a constant or non-constant insertion into the low element of
4904     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
4905     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
4906     // depending on what the source datatype is.
4907     if (Idx == 0) {
4908       if (NumZero == 0) {
4909         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4910       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
4911           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
4912         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4913         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
4914         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
4915                                            DAG);
4916       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
4917         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
4918         assert(VT.getSizeInBits() == 128 && "Expected an SSE value type!");
4919         EVT MiddleVT = MVT::v4i32;
4920         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
4921         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
4922                                            Subtarget->hasSSE2(), DAG);
4923         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
4924       }
4925     }
4926
4927     // Is it a vector logical left shift?
4928     if (NumElems == 2 && Idx == 1 &&
4929         X86::isZeroNode(Op.getOperand(0)) &&
4930         !X86::isZeroNode(Op.getOperand(1))) {
4931       unsigned NumBits = VT.getSizeInBits();
4932       return getVShift(true, VT,
4933                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4934                                    VT, Op.getOperand(1)),
4935                        NumBits/2, DAG, *this, dl);
4936     }
4937
4938     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
4939       return SDValue();
4940
4941     // Otherwise, if this is a vector with i32 or f32 elements, and the element
4942     // is a non-constant being inserted into an element other than the low one,
4943     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
4944     // movd/movss) to move this into the low element, then shuffle it into
4945     // place.
4946     if (EVTBits == 32) {
4947       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
4948
4949       // Turn it into a shuffle of zero and zero-extended scalar to vector.
4950       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
4951                                          Subtarget->hasSSE2(), DAG);
4952       SmallVector<int, 8> MaskVec;
4953       for (unsigned i = 0; i < NumElems; i++)
4954         MaskVec.push_back(i == Idx ? 0 : 1);
4955       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
4956     }
4957   }
4958
4959   // Splat is obviously ok. Let legalizer expand it to a shuffle.
4960   if (Values.size() == 1) {
4961     if (EVTBits == 32) {
4962       // Instead of a shuffle like this:
4963       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
4964       // Check if it's possible to issue this instead.
4965       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
4966       unsigned Idx = CountTrailingZeros_32(NonZeros);
4967       SDValue Item = Op.getOperand(Idx);
4968       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
4969         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
4970     }
4971     return SDValue();
4972   }
4973
4974   // A vector full of immediates; various special cases are already
4975   // handled, so this is best done with a single constant-pool load.
4976   if (IsAllConstants)
4977     return SDValue();
4978
4979   // For AVX-length vectors, build the individual 128-bit pieces and use
4980   // shuffles to put them in place.
4981   if (VT.getSizeInBits() == 256 && !ISD::isBuildVectorAllZeros(Op.getNode())) {
4982     SmallVector<SDValue, 32> V;
4983     for (unsigned i = 0; i < NumElems; ++i)
4984       V.push_back(Op.getOperand(i));
4985
4986     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
4987
4988     // Build both the lower and upper subvector.
4989     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[0], NumElems/2);
4990     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT, &V[NumElems / 2],
4991                                 NumElems/2);
4992
4993     // Recreate the wider vector with the lower and upper part.
4994     SDValue Vec = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), Lower,
4995                                 DAG.getConstant(0, MVT::i32), DAG, dl);
4996     return Insert128BitVector(Vec, Upper, DAG.getConstant(NumElems/2, MVT::i32),
4997                               DAG, dl);
4998   }
4999
5000   // Let legalizer expand 2-wide build_vectors.
5001   if (EVTBits == 64) {
5002     if (NumNonZero == 1) {
5003       // One half is zero or undef.
5004       unsigned Idx = CountTrailingZeros_32(NonZeros);
5005       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5006                                  Op.getOperand(Idx));
5007       return getShuffleVectorZeroOrUndef(V2, Idx, true,
5008                                          Subtarget->hasSSE2(), DAG);
5009     }
5010     return SDValue();
5011   }
5012
5013   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5014   if (EVTBits == 8 && NumElems == 16) {
5015     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5016                                         *this);
5017     if (V.getNode()) return V;
5018   }
5019
5020   if (EVTBits == 16 && NumElems == 8) {
5021     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5022                                       *this);
5023     if (V.getNode()) return V;
5024   }
5025
5026   // If element VT is == 32 bits, turn it into a number of shuffles.
5027   SmallVector<SDValue, 8> V;
5028   V.resize(NumElems);
5029   if (NumElems == 4 && NumZero > 0) {
5030     for (unsigned i = 0; i < 4; ++i) {
5031       bool isZero = !(NonZeros & (1 << i));
5032       if (isZero)
5033         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
5034       else
5035         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5036     }
5037
5038     for (unsigned i = 0; i < 2; ++i) {
5039       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5040         default: break;
5041         case 0:
5042           V[i] = V[i*2];  // Must be a zero vector.
5043           break;
5044         case 1:
5045           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5046           break;
5047         case 2:
5048           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5049           break;
5050         case 3:
5051           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5052           break;
5053       }
5054     }
5055
5056     SmallVector<int, 8> MaskVec;
5057     bool Reverse = (NonZeros & 0x3) == 2;
5058     for (unsigned i = 0; i < 2; ++i)
5059       MaskVec.push_back(Reverse ? 1-i : i);
5060     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
5061     for (unsigned i = 0; i < 2; ++i)
5062       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
5063     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
5064   }
5065
5066   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
5067     // Check for a build vector of consecutive loads.
5068     for (unsigned i = 0; i < NumElems; ++i)
5069       V[i] = Op.getOperand(i);
5070
5071     // Check for elements which are consecutive loads.
5072     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
5073     if (LD.getNode())
5074       return LD;
5075
5076     // For SSE 4.1, use insertps to put the high elements into the low element.
5077     if (getSubtarget()->hasSSE41()) {
5078       SDValue Result;
5079       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
5080         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
5081       else
5082         Result = DAG.getUNDEF(VT);
5083
5084       for (unsigned i = 1; i < NumElems; ++i) {
5085         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
5086         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
5087                              Op.getOperand(i), DAG.getIntPtrConstant(i));
5088       }
5089       return Result;
5090     }
5091
5092     // Otherwise, expand into a number of unpckl*, start by extending each of
5093     // our (non-undef) elements to the full vector width with the element in the
5094     // bottom slot of the vector (which generates no code for SSE).
5095     for (unsigned i = 0; i < NumElems; ++i) {
5096       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
5097         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5098       else
5099         V[i] = DAG.getUNDEF(VT);
5100     }
5101
5102     // Next, we iteratively mix elements, e.g. for v4f32:
5103     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
5104     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
5105     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
5106     unsigned EltStride = NumElems >> 1;
5107     while (EltStride != 0) {
5108       for (unsigned i = 0; i < EltStride; ++i) {
5109         // If V[i+EltStride] is undef and this is the first round of mixing,
5110         // then it is safe to just drop this shuffle: V[i] is already in the
5111         // right place, the one element (since it's the first round) being
5112         // inserted as undef can be dropped.  This isn't safe for successive
5113         // rounds because they will permute elements within both vectors.
5114         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
5115             EltStride == NumElems/2)
5116           continue;
5117
5118         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
5119       }
5120       EltStride >>= 1;
5121     }
5122     return V[0];
5123   }
5124   return SDValue();
5125 }
5126
5127 // LowerMMXCONCAT_VECTORS - We support concatenate two MMX registers and place
5128 // them in a MMX register.  This is better than doing a stack convert.
5129 static SDValue LowerMMXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5130   DebugLoc dl = Op.getDebugLoc();
5131   EVT ResVT = Op.getValueType();
5132
5133   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
5134          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
5135   int Mask[2];
5136   SDValue InVec = DAG.getNode(ISD::BITCAST,dl, MVT::v1i64, Op.getOperand(0));
5137   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
5138   InVec = Op.getOperand(1);
5139   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5140     unsigned NumElts = ResVT.getVectorNumElements();
5141     VecOp = DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
5142     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
5143                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
5144   } else {
5145     InVec = DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, InVec);
5146     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
5147     Mask[0] = 0; Mask[1] = 2;
5148     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
5149   }
5150   return DAG.getNode(ISD::BITCAST, dl, ResVT, VecOp);
5151 }
5152
5153 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
5154 // to create 256-bit vectors from two other 128-bit ones.
5155 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5156   DebugLoc dl = Op.getDebugLoc();
5157   EVT ResVT = Op.getValueType();
5158
5159   assert(ResVT.getSizeInBits() == 256 && "Value type must be 256-bit wide");
5160
5161   SDValue V1 = Op.getOperand(0);
5162   SDValue V2 = Op.getOperand(1);
5163   unsigned NumElems = ResVT.getVectorNumElements();
5164
5165   SDValue V = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, ResVT), V1,
5166                                  DAG.getConstant(0, MVT::i32), DAG, dl);
5167   return Insert128BitVector(V, V2, DAG.getConstant(NumElems/2, MVT::i32),
5168                             DAG, dl);
5169 }
5170
5171 SDValue
5172 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
5173   EVT ResVT = Op.getValueType();
5174
5175   assert(Op.getNumOperands() == 2);
5176   assert((ResVT.getSizeInBits() == 128 || ResVT.getSizeInBits() == 256) &&
5177          "Unsupported CONCAT_VECTORS for value type");
5178
5179   // We support concatenate two MMX registers and place them in a MMX register.
5180   // This is better than doing a stack convert.
5181   if (ResVT.is128BitVector())
5182     return LowerMMXCONCAT_VECTORS(Op, DAG);
5183
5184   // 256-bit AVX can use the vinsertf128 instruction to create 256-bit vectors
5185   // from two other 128-bit ones.
5186   return LowerAVXCONCAT_VECTORS(Op, DAG);
5187 }
5188
5189 // v8i16 shuffles - Prefer shuffles in the following order:
5190 // 1. [all]   pshuflw, pshufhw, optional move
5191 // 2. [ssse3] 1 x pshufb
5192 // 3. [ssse3] 2 x pshufb + 1 x por
5193 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
5194 SDValue
5195 X86TargetLowering::LowerVECTOR_SHUFFLEv8i16(SDValue Op,
5196                                             SelectionDAG &DAG) const {
5197   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5198   SDValue V1 = SVOp->getOperand(0);
5199   SDValue V2 = SVOp->getOperand(1);
5200   DebugLoc dl = SVOp->getDebugLoc();
5201   SmallVector<int, 8> MaskVals;
5202
5203   // Determine if more than 1 of the words in each of the low and high quadwords
5204   // of the result come from the same quadword of one of the two inputs.  Undef
5205   // mask values count as coming from any quadword, for better codegen.
5206   SmallVector<unsigned, 4> LoQuad(4);
5207   SmallVector<unsigned, 4> HiQuad(4);
5208   BitVector InputQuads(4);
5209   for (unsigned i = 0; i < 8; ++i) {
5210     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
5211     int EltIdx = SVOp->getMaskElt(i);
5212     MaskVals.push_back(EltIdx);
5213     if (EltIdx < 0) {
5214       ++Quad[0];
5215       ++Quad[1];
5216       ++Quad[2];
5217       ++Quad[3];
5218       continue;
5219     }
5220     ++Quad[EltIdx / 4];
5221     InputQuads.set(EltIdx / 4);
5222   }
5223
5224   int BestLoQuad = -1;
5225   unsigned MaxQuad = 1;
5226   for (unsigned i = 0; i < 4; ++i) {
5227     if (LoQuad[i] > MaxQuad) {
5228       BestLoQuad = i;
5229       MaxQuad = LoQuad[i];
5230     }
5231   }
5232
5233   int BestHiQuad = -1;
5234   MaxQuad = 1;
5235   for (unsigned i = 0; i < 4; ++i) {
5236     if (HiQuad[i] > MaxQuad) {
5237       BestHiQuad = i;
5238       MaxQuad = HiQuad[i];
5239     }
5240   }
5241
5242   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
5243   // of the two input vectors, shuffle them into one input vector so only a
5244   // single pshufb instruction is necessary. If There are more than 2 input
5245   // quads, disable the next transformation since it does not help SSSE3.
5246   bool V1Used = InputQuads[0] || InputQuads[1];
5247   bool V2Used = InputQuads[2] || InputQuads[3];
5248   if (Subtarget->hasSSSE3()) {
5249     if (InputQuads.count() == 2 && V1Used && V2Used) {
5250       BestLoQuad = InputQuads.find_first();
5251       BestHiQuad = InputQuads.find_next(BestLoQuad);
5252     }
5253     if (InputQuads.count() > 2) {
5254       BestLoQuad = -1;
5255       BestHiQuad = -1;
5256     }
5257   }
5258
5259   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
5260   // the shuffle mask.  If a quad is scored as -1, that means that it contains
5261   // words from all 4 input quadwords.
5262   SDValue NewV;
5263   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
5264     SmallVector<int, 8> MaskV;
5265     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
5266     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
5267     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
5268                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V1),
5269                   DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, V2), &MaskV[0]);
5270     NewV = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, NewV);
5271
5272     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
5273     // source words for the shuffle, to aid later transformations.
5274     bool AllWordsInNewV = true;
5275     bool InOrder[2] = { true, true };
5276     for (unsigned i = 0; i != 8; ++i) {
5277       int idx = MaskVals[i];
5278       if (idx != (int)i)
5279         InOrder[i/4] = false;
5280       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
5281         continue;
5282       AllWordsInNewV = false;
5283       break;
5284     }
5285
5286     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
5287     if (AllWordsInNewV) {
5288       for (int i = 0; i != 8; ++i) {
5289         int idx = MaskVals[i];
5290         if (idx < 0)
5291           continue;
5292         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
5293         if ((idx != i) && idx < 4)
5294           pshufhw = false;
5295         if ((idx != i) && idx > 3)
5296           pshuflw = false;
5297       }
5298       V1 = NewV;
5299       V2Used = false;
5300       BestLoQuad = 0;
5301       BestHiQuad = 1;
5302     }
5303
5304     // If we've eliminated the use of V2, and the new mask is a pshuflw or
5305     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
5306     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
5307       unsigned Opc = pshufhw ? X86ISD::PSHUFHW : X86ISD::PSHUFLW;
5308       unsigned TargetMask = 0;
5309       NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
5310                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
5311       TargetMask = pshufhw ? X86::getShufflePSHUFHWImmediate(NewV.getNode()):
5312                              X86::getShufflePSHUFLWImmediate(NewV.getNode());
5313       V1 = NewV.getOperand(0);
5314       return getTargetShuffleNode(Opc, dl, MVT::v8i16, V1, TargetMask, DAG);
5315     }
5316   }
5317
5318   // If we have SSSE3, and all words of the result are from 1 input vector,
5319   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
5320   // is present, fall back to case 4.
5321   if (Subtarget->hasSSSE3()) {
5322     SmallVector<SDValue,16> pshufbMask;
5323
5324     // If we have elements from both input vectors, set the high bit of the
5325     // shuffle mask element to zero out elements that come from V2 in the V1
5326     // mask, and elements that come from V1 in the V2 mask, so that the two
5327     // results can be OR'd together.
5328     bool TwoInputs = V1Used && V2Used;
5329     for (unsigned i = 0; i != 8; ++i) {
5330       int EltIdx = MaskVals[i] * 2;
5331       if (TwoInputs && (EltIdx >= 16)) {
5332         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5333         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5334         continue;
5335       }
5336       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
5337       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
5338     }
5339     V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V1);
5340     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5341                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5342                                  MVT::v16i8, &pshufbMask[0], 16));
5343     if (!TwoInputs)
5344       return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5345
5346     // Calculate the shuffle mask for the second input, shuffle it, and
5347     // OR it with the first shuffled input.
5348     pshufbMask.clear();
5349     for (unsigned i = 0; i != 8; ++i) {
5350       int EltIdx = MaskVals[i] * 2;
5351       if (EltIdx < 16) {
5352         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5353         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5354         continue;
5355       }
5356       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5357       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
5358     }
5359     V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V2);
5360     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5361                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5362                                  MVT::v16i8, &pshufbMask[0], 16));
5363     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5364     return DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5365   }
5366
5367   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
5368   // and update MaskVals with new element order.
5369   BitVector InOrder(8);
5370   if (BestLoQuad >= 0) {
5371     SmallVector<int, 8> MaskV;
5372     for (int i = 0; i != 4; ++i) {
5373       int idx = MaskVals[i];
5374       if (idx < 0) {
5375         MaskV.push_back(-1);
5376         InOrder.set(i);
5377       } else if ((idx / 4) == BestLoQuad) {
5378         MaskV.push_back(idx & 3);
5379         InOrder.set(i);
5380       } else {
5381         MaskV.push_back(-1);
5382       }
5383     }
5384     for (unsigned i = 4; i != 8; ++i)
5385       MaskV.push_back(i);
5386     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5387                                 &MaskV[0]);
5388
5389     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5390       NewV = getTargetShuffleNode(X86ISD::PSHUFLW, dl, MVT::v8i16,
5391                                NewV.getOperand(0),
5392                                X86::getShufflePSHUFLWImmediate(NewV.getNode()),
5393                                DAG);
5394   }
5395
5396   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
5397   // and update MaskVals with the new element order.
5398   if (BestHiQuad >= 0) {
5399     SmallVector<int, 8> MaskV;
5400     for (unsigned i = 0; i != 4; ++i)
5401       MaskV.push_back(i);
5402     for (unsigned i = 4; i != 8; ++i) {
5403       int idx = MaskVals[i];
5404       if (idx < 0) {
5405         MaskV.push_back(-1);
5406         InOrder.set(i);
5407       } else if ((idx / 4) == BestHiQuad) {
5408         MaskV.push_back((idx & 3) + 4);
5409         InOrder.set(i);
5410       } else {
5411         MaskV.push_back(-1);
5412       }
5413     }
5414     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
5415                                 &MaskV[0]);
5416
5417     if (NewV.getOpcode() == ISD::VECTOR_SHUFFLE && Subtarget->hasSSSE3())
5418       NewV = getTargetShuffleNode(X86ISD::PSHUFHW, dl, MVT::v8i16,
5419                               NewV.getOperand(0),
5420                               X86::getShufflePSHUFHWImmediate(NewV.getNode()),
5421                               DAG);
5422   }
5423
5424   // In case BestHi & BestLo were both -1, which means each quadword has a word
5425   // from each of the four input quadwords, calculate the InOrder bitvector now
5426   // before falling through to the insert/extract cleanup.
5427   if (BestLoQuad == -1 && BestHiQuad == -1) {
5428     NewV = V1;
5429     for (int i = 0; i != 8; ++i)
5430       if (MaskVals[i] < 0 || MaskVals[i] == i)
5431         InOrder.set(i);
5432   }
5433
5434   // The other elements are put in the right place using pextrw and pinsrw.
5435   for (unsigned i = 0; i != 8; ++i) {
5436     if (InOrder[i])
5437       continue;
5438     int EltIdx = MaskVals[i];
5439     if (EltIdx < 0)
5440       continue;
5441     SDValue ExtOp = (EltIdx < 8)
5442     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
5443                   DAG.getIntPtrConstant(EltIdx))
5444     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
5445                   DAG.getIntPtrConstant(EltIdx - 8));
5446     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
5447                        DAG.getIntPtrConstant(i));
5448   }
5449   return NewV;
5450 }
5451
5452 // v16i8 shuffles - Prefer shuffles in the following order:
5453 // 1. [ssse3] 1 x pshufb
5454 // 2. [ssse3] 2 x pshufb + 1 x por
5455 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
5456 static
5457 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
5458                                  SelectionDAG &DAG,
5459                                  const X86TargetLowering &TLI) {
5460   SDValue V1 = SVOp->getOperand(0);
5461   SDValue V2 = SVOp->getOperand(1);
5462   DebugLoc dl = SVOp->getDebugLoc();
5463   SmallVector<int, 16> MaskVals;
5464   SVOp->getMask(MaskVals);
5465
5466   // If we have SSSE3, case 1 is generated when all result bytes come from
5467   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
5468   // present, fall back to case 3.
5469   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
5470   bool V1Only = true;
5471   bool V2Only = true;
5472   for (unsigned i = 0; i < 16; ++i) {
5473     int EltIdx = MaskVals[i];
5474     if (EltIdx < 0)
5475       continue;
5476     if (EltIdx < 16)
5477       V2Only = false;
5478     else
5479       V1Only = false;
5480   }
5481
5482   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
5483   if (TLI.getSubtarget()->hasSSSE3()) {
5484     SmallVector<SDValue,16> pshufbMask;
5485
5486     // If all result elements are from one input vector, then only translate
5487     // undef mask values to 0x80 (zero out result) in the pshufb mask.
5488     //
5489     // Otherwise, we have elements from both input vectors, and must zero out
5490     // elements that come from V2 in the first mask, and V1 in the second mask
5491     // so that we can OR them together.
5492     bool TwoInputs = !(V1Only || V2Only);
5493     for (unsigned i = 0; i != 16; ++i) {
5494       int EltIdx = MaskVals[i];
5495       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
5496         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5497         continue;
5498       }
5499       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
5500     }
5501     // If all the elements are from V2, assign it to V1 and return after
5502     // building the first pshufb.
5503     if (V2Only)
5504       V1 = V2;
5505     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
5506                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5507                                  MVT::v16i8, &pshufbMask[0], 16));
5508     if (!TwoInputs)
5509       return V1;
5510
5511     // Calculate the shuffle mask for the second input, shuffle it, and
5512     // OR it with the first shuffled input.
5513     pshufbMask.clear();
5514     for (unsigned i = 0; i != 16; ++i) {
5515       int EltIdx = MaskVals[i];
5516       if (EltIdx < 16) {
5517         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
5518         continue;
5519       }
5520       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
5521     }
5522     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
5523                      DAG.getNode(ISD::BUILD_VECTOR, dl,
5524                                  MVT::v16i8, &pshufbMask[0], 16));
5525     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
5526   }
5527
5528   // No SSSE3 - Calculate in place words and then fix all out of place words
5529   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
5530   // the 16 different words that comprise the two doublequadword input vectors.
5531   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V1);
5532   V2 = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, V2);
5533   SDValue NewV = V2Only ? V2 : V1;
5534   for (int i = 0; i != 8; ++i) {
5535     int Elt0 = MaskVals[i*2];
5536     int Elt1 = MaskVals[i*2+1];
5537
5538     // This word of the result is all undef, skip it.
5539     if (Elt0 < 0 && Elt1 < 0)
5540       continue;
5541
5542     // This word of the result is already in the correct place, skip it.
5543     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
5544       continue;
5545     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
5546       continue;
5547
5548     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
5549     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
5550     SDValue InsElt;
5551
5552     // If Elt0 and Elt1 are defined, are consecutive, and can be load
5553     // using a single extract together, load it and store it.
5554     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
5555       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5556                            DAG.getIntPtrConstant(Elt1 / 2));
5557       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5558                         DAG.getIntPtrConstant(i));
5559       continue;
5560     }
5561
5562     // If Elt1 is defined, extract it from the appropriate source.  If the
5563     // source byte is not also odd, shift the extracted word left 8 bits
5564     // otherwise clear the bottom 8 bits if we need to do an or.
5565     if (Elt1 >= 0) {
5566       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
5567                            DAG.getIntPtrConstant(Elt1 / 2));
5568       if ((Elt1 & 1) == 0)
5569         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
5570                              DAG.getConstant(8,
5571                                   TLI.getShiftAmountTy(InsElt.getValueType())));
5572       else if (Elt0 >= 0)
5573         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
5574                              DAG.getConstant(0xFF00, MVT::i16));
5575     }
5576     // If Elt0 is defined, extract it from the appropriate source.  If the
5577     // source byte is not also even, shift the extracted word right 8 bits. If
5578     // Elt1 was also defined, OR the extracted values together before
5579     // inserting them in the result.
5580     if (Elt0 >= 0) {
5581       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
5582                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
5583       if ((Elt0 & 1) != 0)
5584         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
5585                               DAG.getConstant(8,
5586                                  TLI.getShiftAmountTy(InsElt0.getValueType())));
5587       else if (Elt1 >= 0)
5588         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
5589                              DAG.getConstant(0x00FF, MVT::i16));
5590       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
5591                          : InsElt0;
5592     }
5593     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
5594                        DAG.getIntPtrConstant(i));
5595   }
5596   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, NewV);
5597 }
5598
5599 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
5600 /// ones, or rewriting v4i32 / v4f32 as 2 wide ones if possible. This can be
5601 /// done when every pair / quad of shuffle mask elements point to elements in
5602 /// the right sequence. e.g.
5603 /// vector_shuffle X, Y, <2, 3, | 10, 11, | 0, 1, | 14, 15>
5604 static
5605 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
5606                                  SelectionDAG &DAG, DebugLoc dl) {
5607   EVT VT = SVOp->getValueType(0);
5608   SDValue V1 = SVOp->getOperand(0);
5609   SDValue V2 = SVOp->getOperand(1);
5610   unsigned NumElems = VT.getVectorNumElements();
5611   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
5612   EVT NewVT;
5613   switch (VT.getSimpleVT().SimpleTy) {
5614   default: assert(false && "Unexpected!");
5615   case MVT::v4f32: NewVT = MVT::v2f64; break;
5616   case MVT::v4i32: NewVT = MVT::v2i64; break;
5617   case MVT::v8i16: NewVT = MVT::v4i32; break;
5618   case MVT::v16i8: NewVT = MVT::v4i32; break;
5619   }
5620
5621   int Scale = NumElems / NewWidth;
5622   SmallVector<int, 8> MaskVec;
5623   for (unsigned i = 0; i < NumElems; i += Scale) {
5624     int StartIdx = -1;
5625     for (int j = 0; j < Scale; ++j) {
5626       int EltIdx = SVOp->getMaskElt(i+j);
5627       if (EltIdx < 0)
5628         continue;
5629       if (StartIdx == -1)
5630         StartIdx = EltIdx - (EltIdx % Scale);
5631       if (EltIdx != StartIdx + j)
5632         return SDValue();
5633     }
5634     if (StartIdx == -1)
5635       MaskVec.push_back(-1);
5636     else
5637       MaskVec.push_back(StartIdx / Scale);
5638   }
5639
5640   V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
5641   V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
5642   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
5643 }
5644
5645 /// getVZextMovL - Return a zero-extending vector move low node.
5646 ///
5647 static SDValue getVZextMovL(EVT VT, EVT OpVT,
5648                             SDValue SrcOp, SelectionDAG &DAG,
5649                             const X86Subtarget *Subtarget, DebugLoc dl) {
5650   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
5651     LoadSDNode *LD = NULL;
5652     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
5653       LD = dyn_cast<LoadSDNode>(SrcOp);
5654     if (!LD) {
5655       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
5656       // instead.
5657       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
5658       if ((ExtVT != MVT::i64 || Subtarget->is64Bit()) &&
5659           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
5660           SrcOp.getOperand(0).getOpcode() == ISD::BITCAST &&
5661           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
5662         // PR2108
5663         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
5664         return DAG.getNode(ISD::BITCAST, dl, VT,
5665                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5666                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5667                                                    OpVT,
5668                                                    SrcOp.getOperand(0)
5669                                                           .getOperand(0))));
5670       }
5671     }
5672   }
5673
5674   return DAG.getNode(ISD::BITCAST, dl, VT,
5675                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
5676                                  DAG.getNode(ISD::BITCAST, dl,
5677                                              OpVT, SrcOp)));
5678 }
5679
5680 /// areShuffleHalvesWithinDisjointLanes - Check whether each half of a vector
5681 /// shuffle node referes to only one lane in the sources.
5682 static bool areShuffleHalvesWithinDisjointLanes(ShuffleVectorSDNode *SVOp) {
5683   EVT VT = SVOp->getValueType(0);
5684   int NumElems = VT.getVectorNumElements();
5685   int HalfSize = NumElems/2;
5686   SmallVector<int, 16> M;
5687   SVOp->getMask(M);
5688   bool MatchA = false, MatchB = false;
5689
5690   for (int l = 0; l < NumElems*2; l += HalfSize) {
5691     if (isUndefOrInRange(M, 0, HalfSize, l, l+HalfSize)) {
5692       MatchA = true;
5693       break;
5694     }
5695   }
5696
5697   for (int l = 0; l < NumElems*2; l += HalfSize) {
5698     if (isUndefOrInRange(M, HalfSize, HalfSize, l, l+HalfSize)) {
5699       MatchB = true;
5700       break;
5701     }
5702   }
5703
5704   return MatchA && MatchB;
5705 }
5706
5707 /// LowerVECTOR_SHUFFLE_256 - Handle all 256-bit wide vectors shuffles
5708 /// which could not be matched by any known target speficic shuffle
5709 static SDValue
5710 LowerVECTOR_SHUFFLE_256(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5711   if (areShuffleHalvesWithinDisjointLanes(SVOp)) {
5712     // If each half of a vector shuffle node referes to only one lane in the
5713     // source vectors, extract each used 128-bit lane and shuffle them using
5714     // 128-bit shuffles. Then, concatenate the results. Otherwise leave
5715     // the work to the legalizer.
5716     DebugLoc dl = SVOp->getDebugLoc();
5717     EVT VT = SVOp->getValueType(0);
5718     int NumElems = VT.getVectorNumElements();
5719     int HalfSize = NumElems/2;
5720
5721     // Extract the reference for each half
5722     int FstVecExtractIdx = 0, SndVecExtractIdx = 0;
5723     int FstVecOpNum = 0, SndVecOpNum = 0;
5724     for (int i = 0; i < HalfSize; ++i) {
5725       int Elt = SVOp->getMaskElt(i);
5726       if (SVOp->getMaskElt(i) < 0)
5727         continue;
5728       FstVecOpNum = Elt/NumElems;
5729       FstVecExtractIdx = Elt % NumElems < HalfSize ? 0 : HalfSize;
5730       break;
5731     }
5732     for (int i = HalfSize; i < NumElems; ++i) {
5733       int Elt = SVOp->getMaskElt(i);
5734       if (SVOp->getMaskElt(i) < 0)
5735         continue;
5736       SndVecOpNum = Elt/NumElems;
5737       SndVecExtractIdx = Elt % NumElems < HalfSize ? 0 : HalfSize;
5738       break;
5739     }
5740
5741     // Extract the subvectors
5742     SDValue V1 = Extract128BitVector(SVOp->getOperand(FstVecOpNum),
5743                       DAG.getConstant(FstVecExtractIdx, MVT::i32), DAG, dl);
5744     SDValue V2 = Extract128BitVector(SVOp->getOperand(SndVecOpNum),
5745                       DAG.getConstant(SndVecExtractIdx, MVT::i32), DAG, dl);
5746
5747     // Generate 128-bit shuffles
5748     SmallVector<int, 16> MaskV1, MaskV2;
5749     for (int i = 0; i < HalfSize; ++i) {
5750       int Elt = SVOp->getMaskElt(i);
5751       MaskV1.push_back(Elt < 0 ? Elt : Elt % HalfSize);
5752     }
5753     for (int i = HalfSize; i < NumElems; ++i) {
5754       int Elt = SVOp->getMaskElt(i);
5755       MaskV2.push_back(Elt < 0 ? Elt : Elt % HalfSize);
5756     }
5757
5758     EVT NVT = V1.getValueType();
5759     V1 = DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &MaskV1[0]);
5760     V2 = DAG.getVectorShuffle(NVT, dl, V2, DAG.getUNDEF(NVT), &MaskV2[0]);
5761
5762     // Concatenate the result back
5763     SDValue V = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT), V1,
5764                                    DAG.getConstant(0, MVT::i32), DAG, dl);
5765     return Insert128BitVector(V, V2, DAG.getConstant(NumElems/2, MVT::i32),
5766                               DAG, dl);
5767   }
5768
5769   return SDValue();
5770 }
5771
5772 /// LowerVECTOR_SHUFFLE_128v4 - Handle all 128-bit wide vectors with
5773 /// 4 elements, and match them with several different shuffle types.
5774 static SDValue
5775 LowerVECTOR_SHUFFLE_128v4(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
5776   SDValue V1 = SVOp->getOperand(0);
5777   SDValue V2 = SVOp->getOperand(1);
5778   DebugLoc dl = SVOp->getDebugLoc();
5779   EVT VT = SVOp->getValueType(0);
5780
5781   assert(VT.getSizeInBits() == 128 && "Unsupported vector size");
5782
5783   SmallVector<std::pair<int, int>, 8> Locs;
5784   Locs.resize(4);
5785   SmallVector<int, 8> Mask1(4U, -1);
5786   SmallVector<int, 8> PermMask;
5787   SVOp->getMask(PermMask);
5788
5789   unsigned NumHi = 0;
5790   unsigned NumLo = 0;
5791   for (unsigned i = 0; i != 4; ++i) {
5792     int Idx = PermMask[i];
5793     if (Idx < 0) {
5794       Locs[i] = std::make_pair(-1, -1);
5795     } else {
5796       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
5797       if (Idx < 4) {
5798         Locs[i] = std::make_pair(0, NumLo);
5799         Mask1[NumLo] = Idx;
5800         NumLo++;
5801       } else {
5802         Locs[i] = std::make_pair(1, NumHi);
5803         if (2+NumHi < 4)
5804           Mask1[2+NumHi] = Idx;
5805         NumHi++;
5806       }
5807     }
5808   }
5809
5810   if (NumLo <= 2 && NumHi <= 2) {
5811     // If no more than two elements come from either vector. This can be
5812     // implemented with two shuffles. First shuffle gather the elements.
5813     // The second shuffle, which takes the first shuffle as both of its
5814     // vector operands, put the elements into the right order.
5815     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5816
5817     SmallVector<int, 8> Mask2(4U, -1);
5818
5819     for (unsigned i = 0; i != 4; ++i) {
5820       if (Locs[i].first == -1)
5821         continue;
5822       else {
5823         unsigned Idx = (i < 2) ? 0 : 4;
5824         Idx += Locs[i].first * 2 + Locs[i].second;
5825         Mask2[i] = Idx;
5826       }
5827     }
5828
5829     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
5830   } else if (NumLo == 3 || NumHi == 3) {
5831     // Otherwise, we must have three elements from one vector, call it X, and
5832     // one element from the other, call it Y.  First, use a shufps to build an
5833     // intermediate vector with the one element from Y and the element from X
5834     // that will be in the same half in the final destination (the indexes don't
5835     // matter). Then, use a shufps to build the final vector, taking the half
5836     // containing the element from Y from the intermediate, and the other half
5837     // from X.
5838     if (NumHi == 3) {
5839       // Normalize it so the 3 elements come from V1.
5840       CommuteVectorShuffleMask(PermMask, VT);
5841       std::swap(V1, V2);
5842     }
5843
5844     // Find the element from V2.
5845     unsigned HiIndex;
5846     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
5847       int Val = PermMask[HiIndex];
5848       if (Val < 0)
5849         continue;
5850       if (Val >= 4)
5851         break;
5852     }
5853
5854     Mask1[0] = PermMask[HiIndex];
5855     Mask1[1] = -1;
5856     Mask1[2] = PermMask[HiIndex^1];
5857     Mask1[3] = -1;
5858     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5859
5860     if (HiIndex >= 2) {
5861       Mask1[0] = PermMask[0];
5862       Mask1[1] = PermMask[1];
5863       Mask1[2] = HiIndex & 1 ? 6 : 4;
5864       Mask1[3] = HiIndex & 1 ? 4 : 6;
5865       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
5866     } else {
5867       Mask1[0] = HiIndex & 1 ? 2 : 0;
5868       Mask1[1] = HiIndex & 1 ? 0 : 2;
5869       Mask1[2] = PermMask[2];
5870       Mask1[3] = PermMask[3];
5871       if (Mask1[2] >= 0)
5872         Mask1[2] += 4;
5873       if (Mask1[3] >= 0)
5874         Mask1[3] += 4;
5875       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
5876     }
5877   }
5878
5879   // Break it into (shuffle shuffle_hi, shuffle_lo).
5880   Locs.clear();
5881   Locs.resize(4);
5882   SmallVector<int,8> LoMask(4U, -1);
5883   SmallVector<int,8> HiMask(4U, -1);
5884
5885   SmallVector<int,8> *MaskPtr = &LoMask;
5886   unsigned MaskIdx = 0;
5887   unsigned LoIdx = 0;
5888   unsigned HiIdx = 2;
5889   for (unsigned i = 0; i != 4; ++i) {
5890     if (i == 2) {
5891       MaskPtr = &HiMask;
5892       MaskIdx = 1;
5893       LoIdx = 0;
5894       HiIdx = 2;
5895     }
5896     int Idx = PermMask[i];
5897     if (Idx < 0) {
5898       Locs[i] = std::make_pair(-1, -1);
5899     } else if (Idx < 4) {
5900       Locs[i] = std::make_pair(MaskIdx, LoIdx);
5901       (*MaskPtr)[LoIdx] = Idx;
5902       LoIdx++;
5903     } else {
5904       Locs[i] = std::make_pair(MaskIdx, HiIdx);
5905       (*MaskPtr)[HiIdx] = Idx;
5906       HiIdx++;
5907     }
5908   }
5909
5910   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
5911   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
5912   SmallVector<int, 8> MaskOps;
5913   for (unsigned i = 0; i != 4; ++i) {
5914     if (Locs[i].first == -1) {
5915       MaskOps.push_back(-1);
5916     } else {
5917       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
5918       MaskOps.push_back(Idx);
5919     }
5920   }
5921   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
5922 }
5923
5924 static bool MayFoldVectorLoad(SDValue V) {
5925   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5926     V = V.getOperand(0);
5927   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5928     V = V.getOperand(0);
5929   if (MayFoldLoad(V))
5930     return true;
5931   return false;
5932 }
5933
5934 // FIXME: the version above should always be used. Since there's
5935 // a bug where several vector shuffles can't be folded because the
5936 // DAG is not updated during lowering and a node claims to have two
5937 // uses while it only has one, use this version, and let isel match
5938 // another instruction if the load really happens to have more than
5939 // one use. Remove this version after this bug get fixed.
5940 // rdar://8434668, PR8156
5941 static bool RelaxedMayFoldVectorLoad(SDValue V) {
5942   if (V.hasOneUse() && V.getOpcode() == ISD::BITCAST)
5943     V = V.getOperand(0);
5944   if (V.hasOneUse() && V.getOpcode() == ISD::SCALAR_TO_VECTOR)
5945     V = V.getOperand(0);
5946   if (ISD::isNormalLoad(V.getNode()))
5947     return true;
5948   return false;
5949 }
5950
5951 /// CanFoldShuffleIntoVExtract - Check if the current shuffle is used by
5952 /// a vector extract, and if both can be later optimized into a single load.
5953 /// This is done in visitEXTRACT_VECTOR_ELT and the conditions are checked
5954 /// here because otherwise a target specific shuffle node is going to be
5955 /// emitted for this shuffle, and the optimization not done.
5956 /// FIXME: This is probably not the best approach, but fix the problem
5957 /// until the right path is decided.
5958 static
5959 bool CanXFormVExtractWithShuffleIntoLoad(SDValue V, SelectionDAG &DAG,
5960                                          const TargetLowering &TLI) {
5961   EVT VT = V.getValueType();
5962   ShuffleVectorSDNode *SVOp = dyn_cast<ShuffleVectorSDNode>(V);
5963
5964   // Be sure that the vector shuffle is present in a pattern like this:
5965   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), c) -> (f32 load $addr)
5966   if (!V.hasOneUse())
5967     return false;
5968
5969   SDNode *N = *V.getNode()->use_begin();
5970   if (N->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
5971     return false;
5972
5973   SDValue EltNo = N->getOperand(1);
5974   if (!isa<ConstantSDNode>(EltNo))
5975     return false;
5976
5977   // If the bit convert changed the number of elements, it is unsafe
5978   // to examine the mask.
5979   bool HasShuffleIntoBitcast = false;
5980   if (V.getOpcode() == ISD::BITCAST) {
5981     EVT SrcVT = V.getOperand(0).getValueType();
5982     if (SrcVT.getVectorNumElements() != VT.getVectorNumElements())
5983       return false;
5984     V = V.getOperand(0);
5985     HasShuffleIntoBitcast = true;
5986   }
5987
5988   // Select the input vector, guarding against out of range extract vector.
5989   unsigned NumElems = VT.getVectorNumElements();
5990   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5991   int Idx = (Elt > NumElems) ? -1 : SVOp->getMaskElt(Elt);
5992   V = (Idx < (int)NumElems) ? V.getOperand(0) : V.getOperand(1);
5993
5994   // Skip one more bit_convert if necessary
5995   if (V.getOpcode() == ISD::BITCAST)
5996     V = V.getOperand(0);
5997
5998   if (ISD::isNormalLoad(V.getNode())) {
5999     // Is the original load suitable?
6000     LoadSDNode *LN0 = cast<LoadSDNode>(V);
6001
6002     // FIXME: avoid the multi-use bug that is preventing lots of
6003     // of foldings to be detected, this is still wrong of course, but
6004     // give the temporary desired behavior, and if it happens that
6005     // the load has real more uses, during isel it will not fold, and
6006     // will generate poor code.
6007     if (!LN0 || LN0->isVolatile()) // || !LN0->hasOneUse()
6008       return false;
6009
6010     if (!HasShuffleIntoBitcast)
6011       return true;
6012
6013     // If there's a bitcast before the shuffle, check if the load type and
6014     // alignment is valid.
6015     unsigned Align = LN0->getAlignment();
6016     unsigned NewAlign =
6017       TLI.getTargetData()->getABITypeAlignment(
6018                                     VT.getTypeForEVT(*DAG.getContext()));
6019
6020     if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VT))
6021       return false;
6022   }
6023
6024   return true;
6025 }
6026
6027 static
6028 SDValue getMOVDDup(SDValue &Op, DebugLoc &dl, SDValue V1, SelectionDAG &DAG) {
6029   EVT VT = Op.getValueType();
6030
6031   // Canonizalize to v2f64.
6032   V1 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, V1);
6033   return DAG.getNode(ISD::BITCAST, dl, VT,
6034                      getTargetShuffleNode(X86ISD::MOVDDUP, dl, MVT::v2f64,
6035                                           V1, DAG));
6036 }
6037
6038 static
6039 SDValue getMOVLowToHigh(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG,
6040                         bool HasSSE2) {
6041   SDValue V1 = Op.getOperand(0);
6042   SDValue V2 = Op.getOperand(1);
6043   EVT VT = Op.getValueType();
6044
6045   assert(VT != MVT::v2i64 && "unsupported shuffle type");
6046
6047   if (HasSSE2 && VT == MVT::v2f64)
6048     return getTargetShuffleNode(X86ISD::MOVLHPD, dl, VT, V1, V2, DAG);
6049
6050   // v4f32 or v4i32
6051   return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V2, DAG);
6052 }
6053
6054 static
6055 SDValue getMOVHighToLow(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG) {
6056   SDValue V1 = Op.getOperand(0);
6057   SDValue V2 = Op.getOperand(1);
6058   EVT VT = Op.getValueType();
6059
6060   assert((VT == MVT::v4i32 || VT == MVT::v4f32) &&
6061          "unsupported shuffle type");
6062
6063   if (V2.getOpcode() == ISD::UNDEF)
6064     V2 = V1;
6065
6066   // v4i32 or v4f32
6067   return getTargetShuffleNode(X86ISD::MOVHLPS, dl, VT, V1, V2, DAG);
6068 }
6069
6070 static
6071 SDValue getMOVLP(SDValue &Op, DebugLoc &dl, SelectionDAG &DAG, bool HasSSE2) {
6072   SDValue V1 = Op.getOperand(0);
6073   SDValue V2 = Op.getOperand(1);
6074   EVT VT = Op.getValueType();
6075   unsigned NumElems = VT.getVectorNumElements();
6076
6077   // Use MOVLPS and MOVLPD in case V1 or V2 are loads. During isel, the second
6078   // operand of these instructions is only memory, so check if there's a
6079   // potencial load folding here, otherwise use SHUFPS or MOVSD to match the
6080   // same masks.
6081   bool CanFoldLoad = false;
6082
6083   // Trivial case, when V2 comes from a load.
6084   if (MayFoldVectorLoad(V2))
6085     CanFoldLoad = true;
6086
6087   // When V1 is a load, it can be folded later into a store in isel, example:
6088   //  (store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)), addr:$src1)
6089   //    turns into:
6090   //  (MOVLPSmr addr:$src1, VR128:$src2)
6091   // So, recognize this potential and also use MOVLPS or MOVLPD
6092   if (MayFoldVectorLoad(V1) && MayFoldIntoStore(Op))
6093     CanFoldLoad = true;
6094
6095   // Both of them can't be memory operations though.
6096   if (MayFoldVectorLoad(V1) && MayFoldVectorLoad(V2))
6097     CanFoldLoad = false;
6098
6099   if (CanFoldLoad) {
6100     if (HasSSE2 && NumElems == 2)
6101       return getTargetShuffleNode(X86ISD::MOVLPD, dl, VT, V1, V2, DAG);
6102
6103     if (NumElems == 4)
6104       return getTargetShuffleNode(X86ISD::MOVLPS, dl, VT, V1, V2, DAG);
6105   }
6106
6107   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6108   // movl and movlp will both match v2i64, but v2i64 is never matched by
6109   // movl earlier because we make it strict to avoid messing with the movlp load
6110   // folding logic (see the code above getMOVLP call). Match it here then,
6111   // this is horrible, but will stay like this until we move all shuffle
6112   // matching to x86 specific nodes. Note that for the 1st condition all
6113   // types are matched with movsd.
6114   if ((HasSSE2 && NumElems == 2) || !X86::isMOVLMask(SVOp))
6115     return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
6116   else if (HasSSE2)
6117     return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
6118
6119
6120   assert(VT != MVT::v4i32 && "unsupported shuffle type");
6121
6122   // Invert the operand order and use SHUFPS to match it.
6123   return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V2, V1,
6124                               X86::getShuffleSHUFImmediate(SVOp), DAG);
6125 }
6126
6127 static inline unsigned getUNPCKLOpcode(EVT VT) {
6128   switch(VT.getSimpleVT().SimpleTy) {
6129   case MVT::v4i32: return X86ISD::PUNPCKLDQ;
6130   case MVT::v2i64: return X86ISD::PUNPCKLQDQ;
6131   case MVT::v4f32: return X86ISD::UNPCKLPS;
6132   case MVT::v2f64: return X86ISD::UNPCKLPD;
6133   case MVT::v8i32: // Use fp unit for int unpack.
6134   case MVT::v8f32: return X86ISD::VUNPCKLPSY;
6135   case MVT::v4i64: // Use fp unit for int unpack.
6136   case MVT::v4f64: return X86ISD::VUNPCKLPDY;
6137   case MVT::v16i8: return X86ISD::PUNPCKLBW;
6138   case MVT::v8i16: return X86ISD::PUNPCKLWD;
6139   default:
6140     llvm_unreachable("Unknown type for unpckl");
6141   }
6142   return 0;
6143 }
6144
6145 static inline unsigned getUNPCKHOpcode(EVT VT) {
6146   switch(VT.getSimpleVT().SimpleTy) {
6147   case MVT::v4i32: return X86ISD::PUNPCKHDQ;
6148   case MVT::v2i64: return X86ISD::PUNPCKHQDQ;
6149   case MVT::v4f32: return X86ISD::UNPCKHPS;
6150   case MVT::v2f64: return X86ISD::UNPCKHPD;
6151   case MVT::v8i32: // Use fp unit for int unpack.
6152   case MVT::v8f32: return X86ISD::VUNPCKHPSY;
6153   case MVT::v4i64: // Use fp unit for int unpack.
6154   case MVT::v4f64: return X86ISD::VUNPCKHPDY;
6155   case MVT::v16i8: return X86ISD::PUNPCKHBW;
6156   case MVT::v8i16: return X86ISD::PUNPCKHWD;
6157   default:
6158     llvm_unreachable("Unknown type for unpckh");
6159   }
6160   return 0;
6161 }
6162
6163 static inline unsigned getVPERMILOpcode(EVT VT) {
6164   switch(VT.getSimpleVT().SimpleTy) {
6165   case MVT::v4i32:
6166   case MVT::v4f32: return X86ISD::VPERMILPS;
6167   case MVT::v2i64:
6168   case MVT::v2f64: return X86ISD::VPERMILPD;
6169   case MVT::v8i32:
6170   case MVT::v8f32: return X86ISD::VPERMILPSY;
6171   case MVT::v4i64:
6172   case MVT::v4f64: return X86ISD::VPERMILPDY;
6173   default:
6174     llvm_unreachable("Unknown type for vpermil");
6175   }
6176   return 0;
6177 }
6178
6179 static
6180 SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG,
6181                                const TargetLowering &TLI,
6182                                const X86Subtarget *Subtarget) {
6183   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6184   EVT VT = Op.getValueType();
6185   DebugLoc dl = Op.getDebugLoc();
6186   SDValue V1 = Op.getOperand(0);
6187   SDValue V2 = Op.getOperand(1);
6188
6189   if (isZeroShuffle(SVOp))
6190     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
6191
6192   // Handle splat operations
6193   if (SVOp->isSplat()) {
6194     unsigned NumElem = VT.getVectorNumElements();
6195     // Special case, this is the only place now where it's allowed to return
6196     // a vector_shuffle operation without using a target specific node, because
6197     // *hopefully* it will be optimized away by the dag combiner. FIXME: should
6198     // this be moved to DAGCombine instead?
6199     if (NumElem <= 4 && CanXFormVExtractWithShuffleIntoLoad(Op, DAG, TLI))
6200       return Op;
6201
6202     // Since there's no native support for scalar_to_vector for 256-bit AVX, a
6203     // 128-bit scalar_to_vector + INSERT_SUBVECTOR is generated. Recognize this
6204     // idiom and do the shuffle before the insertion, this yields less
6205     // instructions in the end.
6206     if (VT.is256BitVector() &&
6207         V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
6208         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
6209         V1.getOperand(1).getOpcode() == ISD::SCALAR_TO_VECTOR)
6210       return PromoteVectorToScalarSplat(SVOp, DAG);
6211
6212     // Handle splats by matching through known shuffle masks
6213     if (VT.is128BitVector() && NumElem <= 4)
6214       return SDValue();
6215
6216     // All i16 and i8 vector types can't be used directly by a generic shuffle
6217     // instruction because the target has no such instruction. Generate shuffles
6218     // which repeat i16 and i8 several times until they fit in i32, and then can
6219     // be manipulated by target suported shuffles. After the insertion of the
6220     // necessary shuffles, the result is bitcasted back to v4f32 or v8f32.
6221     return PromoteSplat(SVOp, DAG);
6222   }
6223
6224   // If the shuffle can be profitably rewritten as a narrower shuffle, then
6225   // do it!
6226   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
6227     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6228     if (NewOp.getNode())
6229       return DAG.getNode(ISD::BITCAST, dl, VT, NewOp);
6230   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
6231     // FIXME: Figure out a cleaner way to do this.
6232     // Try to make use of movq to zero out the top part.
6233     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
6234       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6235       if (NewOp.getNode()) {
6236         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
6237           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
6238                               DAG, Subtarget, dl);
6239       }
6240     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
6241       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, dl);
6242       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
6243         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
6244                             DAG, Subtarget, dl);
6245     }
6246   }
6247   return SDValue();
6248 }
6249
6250 SDValue
6251 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
6252   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
6253   SDValue V1 = Op.getOperand(0);
6254   SDValue V2 = Op.getOperand(1);
6255   EVT VT = Op.getValueType();
6256   DebugLoc dl = Op.getDebugLoc();
6257   unsigned NumElems = VT.getVectorNumElements();
6258   bool isMMX = VT.getSizeInBits() == 64;
6259   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
6260   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
6261   bool V1IsSplat = false;
6262   bool V2IsSplat = false;
6263   bool HasSSE2 = Subtarget->hasSSE2() || Subtarget->hasAVX();
6264   bool HasSSE3 = Subtarget->hasSSE3() || Subtarget->hasAVX();
6265   bool HasSSSE3 = Subtarget->hasSSSE3() || Subtarget->hasAVX();
6266   MachineFunction &MF = DAG.getMachineFunction();
6267   bool OptForSize = MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize);
6268
6269   // Shuffle operations on MMX not supported.
6270   if (isMMX)
6271     return Op;
6272
6273   // Vector shuffle lowering takes 3 steps:
6274   //
6275   // 1) Normalize the input vectors. Here splats, zeroed vectors, profitable
6276   //    narrowing and commutation of operands should be handled.
6277   // 2) Matching of shuffles with known shuffle masks to x86 target specific
6278   //    shuffle nodes.
6279   // 3) Rewriting of unmatched masks into new generic shuffle operations,
6280   //    so the shuffle can be broken into other shuffles and the legalizer can
6281   //    try the lowering again.
6282   //
6283   // The general ideia is that no vector_shuffle operation should be left to
6284   // be matched during isel, all of them must be converted to a target specific
6285   // node here.
6286
6287   // Normalize the input vectors. Here splats, zeroed vectors, profitable
6288   // narrowing and commutation of operands should be handled. The actual code
6289   // doesn't include all of those, work in progress...
6290   SDValue NewOp = NormalizeVectorShuffle(Op, DAG, *this, Subtarget);
6291   if (NewOp.getNode())
6292     return NewOp;
6293
6294   // NOTE: isPSHUFDMask can also match both masks below (unpckl_undef and
6295   // unpckh_undef). Only use pshufd if speed is more important than size.
6296   if (OptForSize && X86::isUNPCKL_v_undef_Mask(SVOp))
6297     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
6298   if (OptForSize && X86::isUNPCKH_v_undef_Mask(SVOp))
6299     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6300
6301   if (X86::isMOVDDUPMask(SVOp) && HasSSE3 && V2IsUndef &&
6302       RelaxedMayFoldVectorLoad(V1))
6303     return getMOVDDup(Op, dl, V1, DAG);
6304
6305   if (X86::isMOVHLPS_v_undef_Mask(SVOp))
6306     return getMOVHighToLow(Op, dl, DAG);
6307
6308   // Use to match splats
6309   if (HasSSE2 && X86::isUNPCKHMask(SVOp) && V2IsUndef &&
6310       (VT == MVT::v2f64 || VT == MVT::v2i64))
6311     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6312
6313   if (X86::isPSHUFDMask(SVOp)) {
6314     // The actual implementation will match the mask in the if above and then
6315     // during isel it can match several different instructions, not only pshufd
6316     // as its name says, sad but true, emulate the behavior for now...
6317     if (X86::isMOVDDUPMask(SVOp) && ((VT == MVT::v4f32 || VT == MVT::v2i64)))
6318         return getTargetShuffleNode(X86ISD::MOVLHPS, dl, VT, V1, V1, DAG);
6319
6320     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
6321
6322     if (HasSSE2 && (VT == MVT::v4f32 || VT == MVT::v4i32))
6323       return getTargetShuffleNode(X86ISD::PSHUFD, dl, VT, V1, TargetMask, DAG);
6324
6325     if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
6326       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V1,
6327                                   TargetMask, DAG);
6328
6329     if (VT == MVT::v4f32)
6330       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V1,
6331                                   TargetMask, DAG);
6332   }
6333
6334   // Check if this can be converted into a logical shift.
6335   bool isLeft = false;
6336   unsigned ShAmt = 0;
6337   SDValue ShVal;
6338   bool isShift = getSubtarget()->hasSSE2() &&
6339     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
6340   if (isShift && ShVal.hasOneUse()) {
6341     // If the shifted value has multiple uses, it may be cheaper to use
6342     // v_set0 + movlhps or movhlps, etc.
6343     EVT EltVT = VT.getVectorElementType();
6344     ShAmt *= EltVT.getSizeInBits();
6345     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
6346   }
6347
6348   if (X86::isMOVLMask(SVOp)) {
6349     if (V1IsUndef)
6350       return V2;
6351     if (ISD::isBuildVectorAllZeros(V1.getNode()))
6352       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
6353     if (!X86::isMOVLPMask(SVOp)) {
6354       if (HasSSE2 && (VT == MVT::v2i64 || VT == MVT::v2f64))
6355         return getTargetShuffleNode(X86ISD::MOVSD, dl, VT, V1, V2, DAG);
6356
6357       if (VT == MVT::v4i32 || VT == MVT::v4f32)
6358         return getTargetShuffleNode(X86ISD::MOVSS, dl, VT, V1, V2, DAG);
6359     }
6360   }
6361
6362   // FIXME: fold these into legal mask.
6363   if (X86::isMOVLHPSMask(SVOp) && !X86::isUNPCKLMask(SVOp))
6364     return getMOVLowToHigh(Op, dl, DAG, HasSSE2);
6365
6366   if (X86::isMOVHLPSMask(SVOp))
6367     return getMOVHighToLow(Op, dl, DAG);
6368
6369   if (X86::isMOVSHDUPMask(SVOp, Subtarget))
6370     return getTargetShuffleNode(X86ISD::MOVSHDUP, dl, VT, V1, DAG);
6371
6372   if (X86::isMOVSLDUPMask(SVOp, Subtarget))
6373     return getTargetShuffleNode(X86ISD::MOVSLDUP, dl, VT, V1, DAG);
6374
6375   if (X86::isMOVLPMask(SVOp))
6376     return getMOVLP(Op, dl, DAG, HasSSE2);
6377
6378   if (ShouldXformToMOVHLPS(SVOp) ||
6379       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
6380     return CommuteVectorShuffle(SVOp, DAG);
6381
6382   if (isShift) {
6383     // No better options. Use a vshl / vsrl.
6384     EVT EltVT = VT.getVectorElementType();
6385     ShAmt *= EltVT.getSizeInBits();
6386     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
6387   }
6388
6389   bool Commuted = false;
6390   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
6391   // 1,1,1,1 -> v8i16 though.
6392   V1IsSplat = isSplatVector(V1.getNode());
6393   V2IsSplat = isSplatVector(V2.getNode());
6394
6395   // Canonicalize the splat or undef, if present, to be on the RHS.
6396   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
6397     Op = CommuteVectorShuffle(SVOp, DAG);
6398     SVOp = cast<ShuffleVectorSDNode>(Op);
6399     V1 = SVOp->getOperand(0);
6400     V2 = SVOp->getOperand(1);
6401     std::swap(V1IsSplat, V2IsSplat);
6402     std::swap(V1IsUndef, V2IsUndef);
6403     Commuted = true;
6404   }
6405
6406   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
6407     // Shuffling low element of v1 into undef, just return v1.
6408     if (V2IsUndef)
6409       return V1;
6410     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
6411     // the instruction selector will not match, so get a canonical MOVL with
6412     // swapped operands to undo the commute.
6413     return getMOVL(DAG, dl, VT, V2, V1);
6414   }
6415
6416   if (X86::isUNPCKLMask(SVOp))
6417     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V2, DAG);
6418
6419   if (X86::isUNPCKHMask(SVOp))
6420     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V2, DAG);
6421
6422   if (V2IsSplat) {
6423     // Normalize mask so all entries that point to V2 points to its first
6424     // element then try to match unpck{h|l} again. If match, return a
6425     // new vector_shuffle with the corrected mask.
6426     SDValue NewMask = NormalizeMask(SVOp, DAG);
6427     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
6428     if (NSVOp != SVOp) {
6429       if (X86::isUNPCKLMask(NSVOp, true)) {
6430         return NewMask;
6431       } else if (X86::isUNPCKHMask(NSVOp, true)) {
6432         return NewMask;
6433       }
6434     }
6435   }
6436
6437   if (Commuted) {
6438     // Commute is back and try unpck* again.
6439     // FIXME: this seems wrong.
6440     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
6441     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
6442
6443     if (X86::isUNPCKLMask(NewSVOp))
6444       return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V2, V1, DAG);
6445
6446     if (X86::isUNPCKHMask(NewSVOp))
6447       return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V2, V1, DAG);
6448   }
6449
6450   // Normalize the node to match x86 shuffle ops if needed
6451   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
6452     return CommuteVectorShuffle(SVOp, DAG);
6453
6454   // The checks below are all present in isShuffleMaskLegal, but they are
6455   // inlined here right now to enable us to directly emit target specific
6456   // nodes, and remove one by one until they don't return Op anymore.
6457   SmallVector<int, 16> M;
6458   SVOp->getMask(M);
6459
6460   if (isPALIGNRMask(M, VT, HasSSSE3))
6461     return getTargetShuffleNode(X86ISD::PALIGN, dl, VT, V1, V2,
6462                                 X86::getShufflePALIGNRImmediate(SVOp),
6463                                 DAG);
6464
6465   if (ShuffleVectorSDNode::isSplatMask(&M[0], VT) &&
6466       SVOp->getSplatIndex() == 0 && V2IsUndef) {
6467     if (VT == MVT::v2f64)
6468       return getTargetShuffleNode(X86ISD::UNPCKLPD, dl, VT, V1, V1, DAG);
6469     if (VT == MVT::v2i64)
6470       return getTargetShuffleNode(X86ISD::PUNPCKLQDQ, dl, VT, V1, V1, DAG);
6471   }
6472
6473   if (isPSHUFHWMask(M, VT))
6474     return getTargetShuffleNode(X86ISD::PSHUFHW, dl, VT, V1,
6475                                 X86::getShufflePSHUFHWImmediate(SVOp),
6476                                 DAG);
6477
6478   if (isPSHUFLWMask(M, VT))
6479     return getTargetShuffleNode(X86ISD::PSHUFLW, dl, VT, V1,
6480                                 X86::getShufflePSHUFLWImmediate(SVOp),
6481                                 DAG);
6482
6483   if (isSHUFPMask(M, VT)) {
6484     unsigned TargetMask = X86::getShuffleSHUFImmediate(SVOp);
6485     if (VT == MVT::v4f32 || VT == MVT::v4i32)
6486       return getTargetShuffleNode(X86ISD::SHUFPS, dl, VT, V1, V2,
6487                                   TargetMask, DAG);
6488     if (VT == MVT::v2f64 || VT == MVT::v2i64)
6489       return getTargetShuffleNode(X86ISD::SHUFPD, dl, VT, V1, V2,
6490                                   TargetMask, DAG);
6491   }
6492
6493   if (X86::isUNPCKL_v_undef_Mask(SVOp))
6494     return getTargetShuffleNode(getUNPCKLOpcode(VT), dl, VT, V1, V1, DAG);
6495   if (X86::isUNPCKH_v_undef_Mask(SVOp))
6496     return getTargetShuffleNode(getUNPCKHOpcode(VT), dl, VT, V1, V1, DAG);
6497
6498   //===--------------------------------------------------------------------===//
6499   // Generate target specific nodes for 128 or 256-bit shuffles only
6500   // supported in the AVX instruction set.
6501   //
6502
6503   // Handle VPERMILPS* permutations
6504   if (isVPERMILPSMask(M, VT, Subtarget))
6505     return getTargetShuffleNode(getVPERMILOpcode(VT), dl, VT, V1,
6506                                 getShuffleVPERMILPSImmediate(SVOp), DAG);
6507
6508   // Handle VPERMILPD* permutations
6509   if (isVPERMILPDMask(M, VT, Subtarget))
6510     return getTargetShuffleNode(getVPERMILOpcode(VT), dl, VT, V1,
6511                                 getShuffleVPERMILPDImmediate(SVOp), DAG);
6512
6513   // Handle VPERM2F128 permutations
6514   if (isVPERM2F128Mask(M, VT, Subtarget))
6515     return getTargetShuffleNode(X86ISD::VPERM2F128, dl, VT, V1, V2,
6516                                 getShuffleVPERM2F128Immediate(SVOp), DAG);
6517
6518   //===--------------------------------------------------------------------===//
6519   // Since no target specific shuffle was selected for this generic one,
6520   // lower it into other known shuffles. FIXME: this isn't true yet, but
6521   // this is the plan.
6522   //
6523
6524   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
6525   if (VT == MVT::v8i16) {
6526     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(Op, DAG);
6527     if (NewOp.getNode())
6528       return NewOp;
6529   }
6530
6531   if (VT == MVT::v16i8) {
6532     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
6533     if (NewOp.getNode())
6534       return NewOp;
6535   }
6536
6537   // Handle all 128-bit wide vectors with 4 elements, and match them with
6538   // several different shuffle types.
6539   if (NumElems == 4 && VT.getSizeInBits() == 128)
6540     return LowerVECTOR_SHUFFLE_128v4(SVOp, DAG);
6541
6542   // Handle general 256-bit shuffles
6543   if (VT.is256BitVector())
6544     return LowerVECTOR_SHUFFLE_256(SVOp, DAG);
6545
6546   return SDValue();
6547 }
6548
6549 SDValue
6550 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
6551                                                 SelectionDAG &DAG) const {
6552   EVT VT = Op.getValueType();
6553   DebugLoc dl = Op.getDebugLoc();
6554
6555   if (Op.getOperand(0).getValueType().getSizeInBits() != 128)
6556     return SDValue();
6557
6558   if (VT.getSizeInBits() == 8) {
6559     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
6560                                     Op.getOperand(0), Op.getOperand(1));
6561     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6562                                     DAG.getValueType(VT));
6563     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6564   } else if (VT.getSizeInBits() == 16) {
6565     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6566     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
6567     if (Idx == 0)
6568       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6569                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6570                                      DAG.getNode(ISD::BITCAST, dl,
6571                                                  MVT::v4i32,
6572                                                  Op.getOperand(0)),
6573                                      Op.getOperand(1)));
6574     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
6575                                     Op.getOperand(0), Op.getOperand(1));
6576     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
6577                                     DAG.getValueType(VT));
6578     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6579   } else if (VT == MVT::f32) {
6580     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
6581     // the result back to FR32 register. It's only worth matching if the
6582     // result has a single use which is a store or a bitcast to i32.  And in
6583     // the case of a store, it's not worth it if the index is a constant 0,
6584     // because a MOVSSmr can be used instead, which is smaller and faster.
6585     if (!Op.hasOneUse())
6586       return SDValue();
6587     SDNode *User = *Op.getNode()->use_begin();
6588     if ((User->getOpcode() != ISD::STORE ||
6589          (isa<ConstantSDNode>(Op.getOperand(1)) &&
6590           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
6591         (User->getOpcode() != ISD::BITCAST ||
6592          User->getValueType(0) != MVT::i32))
6593       return SDValue();
6594     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6595                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
6596                                               Op.getOperand(0)),
6597                                               Op.getOperand(1));
6598     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
6599   } else if (VT == MVT::i32) {
6600     // ExtractPS works with constant index.
6601     if (isa<ConstantSDNode>(Op.getOperand(1)))
6602       return Op;
6603   }
6604   return SDValue();
6605 }
6606
6607
6608 SDValue
6609 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6610                                            SelectionDAG &DAG) const {
6611   if (!isa<ConstantSDNode>(Op.getOperand(1)))
6612     return SDValue();
6613
6614   SDValue Vec = Op.getOperand(0);
6615   EVT VecVT = Vec.getValueType();
6616
6617   // If this is a 256-bit vector result, first extract the 128-bit vector and
6618   // then extract the element from the 128-bit vector.
6619   if (VecVT.getSizeInBits() == 256) {
6620     DebugLoc dl = Op.getNode()->getDebugLoc();
6621     unsigned NumElems = VecVT.getVectorNumElements();
6622     SDValue Idx = Op.getOperand(1);
6623     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
6624
6625     // Get the 128-bit vector.
6626     bool Upper = IdxVal >= NumElems/2;
6627     Vec = Extract128BitVector(Vec,
6628                     DAG.getConstant(Upper ? NumElems/2 : 0, MVT::i32), DAG, dl);
6629
6630     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
6631                     Upper ? DAG.getConstant(IdxVal-NumElems/2, MVT::i32) : Idx);
6632   }
6633
6634   assert(Vec.getValueSizeInBits() <= 128 && "Unexpected vector length");
6635
6636   if (Subtarget->hasSSE41() || Subtarget->hasAVX()) {
6637     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
6638     if (Res.getNode())
6639       return Res;
6640   }
6641
6642   EVT VT = Op.getValueType();
6643   DebugLoc dl = Op.getDebugLoc();
6644   // TODO: handle v16i8.
6645   if (VT.getSizeInBits() == 16) {
6646     SDValue Vec = Op.getOperand(0);
6647     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6648     if (Idx == 0)
6649       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
6650                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
6651                                      DAG.getNode(ISD::BITCAST, dl,
6652                                                  MVT::v4i32, Vec),
6653                                      Op.getOperand(1)));
6654     // Transform it so it match pextrw which produces a 32-bit result.
6655     EVT EltVT = MVT::i32;
6656     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
6657                                     Op.getOperand(0), Op.getOperand(1));
6658     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
6659                                     DAG.getValueType(VT));
6660     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
6661   } else if (VT.getSizeInBits() == 32) {
6662     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6663     if (Idx == 0)
6664       return Op;
6665
6666     // SHUFPS the element to the lowest double word, then movss.
6667     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
6668     EVT VVT = Op.getOperand(0).getValueType();
6669     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6670                                        DAG.getUNDEF(VVT), Mask);
6671     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6672                        DAG.getIntPtrConstant(0));
6673   } else if (VT.getSizeInBits() == 64) {
6674     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
6675     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
6676     //        to match extract_elt for f64.
6677     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
6678     if (Idx == 0)
6679       return Op;
6680
6681     // UNPCKHPD the element to the lowest double word, then movsd.
6682     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
6683     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
6684     int Mask[2] = { 1, -1 };
6685     EVT VVT = Op.getOperand(0).getValueType();
6686     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
6687                                        DAG.getUNDEF(VVT), Mask);
6688     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
6689                        DAG.getIntPtrConstant(0));
6690   }
6691
6692   return SDValue();
6693 }
6694
6695 SDValue
6696 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
6697                                                SelectionDAG &DAG) const {
6698   EVT VT = Op.getValueType();
6699   EVT EltVT = VT.getVectorElementType();
6700   DebugLoc dl = Op.getDebugLoc();
6701
6702   SDValue N0 = Op.getOperand(0);
6703   SDValue N1 = Op.getOperand(1);
6704   SDValue N2 = Op.getOperand(2);
6705
6706   if (VT.getSizeInBits() == 256)
6707     return SDValue();
6708
6709   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
6710       isa<ConstantSDNode>(N2)) {
6711     unsigned Opc;
6712     if (VT == MVT::v8i16)
6713       Opc = X86ISD::PINSRW;
6714     else if (VT == MVT::v16i8)
6715       Opc = X86ISD::PINSRB;
6716     else
6717       Opc = X86ISD::PINSRB;
6718
6719     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
6720     // argument.
6721     if (N1.getValueType() != MVT::i32)
6722       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6723     if (N2.getValueType() != MVT::i32)
6724       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6725     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
6726   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
6727     // Bits [7:6] of the constant are the source select.  This will always be
6728     //  zero here.  The DAG Combiner may combine an extract_elt index into these
6729     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
6730     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
6731     // Bits [5:4] of the constant are the destination select.  This is the
6732     //  value of the incoming immediate.
6733     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
6734     //   combine either bitwise AND or insert of float 0.0 to set these bits.
6735     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
6736     // Create this as a scalar to vector..
6737     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
6738     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
6739   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
6740     // PINSR* works with constant index.
6741     return Op;
6742   }
6743   return SDValue();
6744 }
6745
6746 SDValue
6747 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
6748   EVT VT = Op.getValueType();
6749   EVT EltVT = VT.getVectorElementType();
6750
6751   DebugLoc dl = Op.getDebugLoc();
6752   SDValue N0 = Op.getOperand(0);
6753   SDValue N1 = Op.getOperand(1);
6754   SDValue N2 = Op.getOperand(2);
6755
6756   // If this is a 256-bit vector result, first extract the 128-bit vector,
6757   // insert the element into the extracted half and then place it back.
6758   if (VT.getSizeInBits() == 256) {
6759     if (!isa<ConstantSDNode>(N2))
6760       return SDValue();
6761
6762     // Get the desired 128-bit vector half.
6763     unsigned NumElems = VT.getVectorNumElements();
6764     unsigned IdxVal = cast<ConstantSDNode>(N2)->getZExtValue();
6765     bool Upper = IdxVal >= NumElems/2;
6766     SDValue Ins128Idx = DAG.getConstant(Upper ? NumElems/2 : 0, MVT::i32);
6767     SDValue V = Extract128BitVector(N0, Ins128Idx, DAG, dl);
6768
6769     // Insert the element into the desired half.
6770     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V,
6771                  N1, Upper ? DAG.getConstant(IdxVal-NumElems/2, MVT::i32) : N2);
6772
6773     // Insert the changed part back to the 256-bit vector
6774     return Insert128BitVector(N0, V, Ins128Idx, DAG, dl);
6775   }
6776
6777   if (Subtarget->hasSSE41() || Subtarget->hasAVX())
6778     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
6779
6780   if (EltVT == MVT::i8)
6781     return SDValue();
6782
6783   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
6784     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
6785     // as its second argument.
6786     if (N1.getValueType() != MVT::i32)
6787       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
6788     if (N2.getValueType() != MVT::i32)
6789       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
6790     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
6791   }
6792   return SDValue();
6793 }
6794
6795 SDValue
6796 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6797   LLVMContext *Context = DAG.getContext();
6798   DebugLoc dl = Op.getDebugLoc();
6799   EVT OpVT = Op.getValueType();
6800
6801   // If this is a 256-bit vector result, first insert into a 128-bit
6802   // vector and then insert into the 256-bit vector.
6803   if (OpVT.getSizeInBits() > 128) {
6804     // Insert into a 128-bit vector.
6805     EVT VT128 = EVT::getVectorVT(*Context,
6806                                  OpVT.getVectorElementType(),
6807                                  OpVT.getVectorNumElements() / 2);
6808
6809     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
6810
6811     // Insert the 128-bit vector.
6812     return Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, OpVT), Op,
6813                               DAG.getConstant(0, MVT::i32),
6814                               DAG, dl);
6815   }
6816
6817   if (Op.getValueType() == MVT::v1i64 &&
6818       Op.getOperand(0).getValueType() == MVT::i64)
6819     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
6820
6821   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
6822   assert(Op.getValueType().getSimpleVT().getSizeInBits() == 128 &&
6823          "Expected an SSE type!");
6824   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(),
6825                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
6826 }
6827
6828 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
6829 // a simple subregister reference or explicit instructions to grab
6830 // upper bits of a vector.
6831 SDValue
6832 X86TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6833   if (Subtarget->hasAVX()) {
6834     DebugLoc dl = Op.getNode()->getDebugLoc();
6835     SDValue Vec = Op.getNode()->getOperand(0);
6836     SDValue Idx = Op.getNode()->getOperand(1);
6837
6838     if (Op.getNode()->getValueType(0).getSizeInBits() == 128
6839         && Vec.getNode()->getValueType(0).getSizeInBits() == 256) {
6840         return Extract128BitVector(Vec, Idx, DAG, dl);
6841     }
6842   }
6843   return SDValue();
6844 }
6845
6846 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
6847 // simple superregister reference or explicit instructions to insert
6848 // the upper bits of a vector.
6849 SDValue
6850 X86TargetLowering::LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const {
6851   if (Subtarget->hasAVX()) {
6852     DebugLoc dl = Op.getNode()->getDebugLoc();
6853     SDValue Vec = Op.getNode()->getOperand(0);
6854     SDValue SubVec = Op.getNode()->getOperand(1);
6855     SDValue Idx = Op.getNode()->getOperand(2);
6856
6857     if (Op.getNode()->getValueType(0).getSizeInBits() == 256
6858         && SubVec.getNode()->getValueType(0).getSizeInBits() == 128) {
6859       return Insert128BitVector(Vec, SubVec, Idx, DAG, dl);
6860     }
6861   }
6862   return SDValue();
6863 }
6864
6865 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
6866 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
6867 // one of the above mentioned nodes. It has to be wrapped because otherwise
6868 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
6869 // be used to form addressing mode. These wrapped nodes will be selected
6870 // into MOV32ri.
6871 SDValue
6872 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
6873   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
6874
6875   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6876   // global base reg.
6877   unsigned char OpFlag = 0;
6878   unsigned WrapperKind = X86ISD::Wrapper;
6879   CodeModel::Model M = getTargetMachine().getCodeModel();
6880
6881   if (Subtarget->isPICStyleRIPRel() &&
6882       (M == CodeModel::Small || M == CodeModel::Kernel))
6883     WrapperKind = X86ISD::WrapperRIP;
6884   else if (Subtarget->isPICStyleGOT())
6885     OpFlag = X86II::MO_GOTOFF;
6886   else if (Subtarget->isPICStyleStubPIC())
6887     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6888
6889   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
6890                                              CP->getAlignment(),
6891                                              CP->getOffset(), OpFlag);
6892   DebugLoc DL = CP->getDebugLoc();
6893   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6894   // With PIC, the address is actually $g + Offset.
6895   if (OpFlag) {
6896     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6897                          DAG.getNode(X86ISD::GlobalBaseReg,
6898                                      DebugLoc(), getPointerTy()),
6899                          Result);
6900   }
6901
6902   return Result;
6903 }
6904
6905 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
6906   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
6907
6908   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6909   // global base reg.
6910   unsigned char OpFlag = 0;
6911   unsigned WrapperKind = X86ISD::Wrapper;
6912   CodeModel::Model M = getTargetMachine().getCodeModel();
6913
6914   if (Subtarget->isPICStyleRIPRel() &&
6915       (M == CodeModel::Small || M == CodeModel::Kernel))
6916     WrapperKind = X86ISD::WrapperRIP;
6917   else if (Subtarget->isPICStyleGOT())
6918     OpFlag = X86II::MO_GOTOFF;
6919   else if (Subtarget->isPICStyleStubPIC())
6920     OpFlag = X86II::MO_PIC_BASE_OFFSET;
6921
6922   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
6923                                           OpFlag);
6924   DebugLoc DL = JT->getDebugLoc();
6925   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6926
6927   // With PIC, the address is actually $g + Offset.
6928   if (OpFlag)
6929     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6930                          DAG.getNode(X86ISD::GlobalBaseReg,
6931                                      DebugLoc(), getPointerTy()),
6932                          Result);
6933
6934   return Result;
6935 }
6936
6937 SDValue
6938 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
6939   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
6940
6941   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
6942   // global base reg.
6943   unsigned char OpFlag = 0;
6944   unsigned WrapperKind = X86ISD::Wrapper;
6945   CodeModel::Model M = getTargetMachine().getCodeModel();
6946
6947   if (Subtarget->isPICStyleRIPRel() &&
6948       (M == CodeModel::Small || M == CodeModel::Kernel)) {
6949     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
6950       OpFlag = X86II::MO_GOTPCREL;
6951     WrapperKind = X86ISD::WrapperRIP;
6952   } else if (Subtarget->isPICStyleGOT()) {
6953     OpFlag = X86II::MO_GOT;
6954   } else if (Subtarget->isPICStyleStubPIC()) {
6955     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
6956   } else if (Subtarget->isPICStyleStubNoDynamic()) {
6957     OpFlag = X86II::MO_DARWIN_NONLAZY;
6958   }
6959
6960   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
6961
6962   DebugLoc DL = Op.getDebugLoc();
6963   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
6964
6965
6966   // With PIC, the address is actually $g + Offset.
6967   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
6968       !Subtarget->is64Bit()) {
6969     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
6970                          DAG.getNode(X86ISD::GlobalBaseReg,
6971                                      DebugLoc(), getPointerTy()),
6972                          Result);
6973   }
6974
6975   // For symbols that require a load from a stub to get the address, emit the
6976   // load.
6977   if (isGlobalStubReference(OpFlag))
6978     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
6979                          MachinePointerInfo::getGOT(), false, false, 0);
6980
6981   return Result;
6982 }
6983
6984 SDValue
6985 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
6986   // Create the TargetBlockAddressAddress node.
6987   unsigned char OpFlags =
6988     Subtarget->ClassifyBlockAddressReference();
6989   CodeModel::Model M = getTargetMachine().getCodeModel();
6990   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
6991   DebugLoc dl = Op.getDebugLoc();
6992   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
6993                                        /*isTarget=*/true, OpFlags);
6994
6995   if (Subtarget->isPICStyleRIPRel() &&
6996       (M == CodeModel::Small || M == CodeModel::Kernel))
6997     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
6998   else
6999     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
7000
7001   // With PIC, the address is actually $g + Offset.
7002   if (isGlobalRelativeToPICBase(OpFlags)) {
7003     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7004                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
7005                          Result);
7006   }
7007
7008   return Result;
7009 }
7010
7011 SDValue
7012 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
7013                                       int64_t Offset,
7014                                       SelectionDAG &DAG) const {
7015   // Create the TargetGlobalAddress node, folding in the constant
7016   // offset if it is legal.
7017   unsigned char OpFlags =
7018     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
7019   CodeModel::Model M = getTargetMachine().getCodeModel();
7020   SDValue Result;
7021   if (OpFlags == X86II::MO_NO_FLAG &&
7022       X86::isOffsetSuitableForCodeModel(Offset, M)) {
7023     // A direct static reference to a global.
7024     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
7025     Offset = 0;
7026   } else {
7027     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
7028   }
7029
7030   if (Subtarget->isPICStyleRIPRel() &&
7031       (M == CodeModel::Small || M == CodeModel::Kernel))
7032     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
7033   else
7034     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
7035
7036   // With PIC, the address is actually $g + Offset.
7037   if (isGlobalRelativeToPICBase(OpFlags)) {
7038     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
7039                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
7040                          Result);
7041   }
7042
7043   // For globals that require a load from a stub to get the address, emit the
7044   // load.
7045   if (isGlobalStubReference(OpFlags))
7046     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
7047                          MachinePointerInfo::getGOT(), false, false, 0);
7048
7049   // If there was a non-zero offset that we didn't fold, create an explicit
7050   // addition for it.
7051   if (Offset != 0)
7052     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
7053                          DAG.getConstant(Offset, getPointerTy()));
7054
7055   return Result;
7056 }
7057
7058 SDValue
7059 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
7060   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
7061   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
7062   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
7063 }
7064
7065 static SDValue
7066 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
7067            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
7068            unsigned char OperandFlags) {
7069   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7070   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
7071   DebugLoc dl = GA->getDebugLoc();
7072   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
7073                                            GA->getValueType(0),
7074                                            GA->getOffset(),
7075                                            OperandFlags);
7076   if (InFlag) {
7077     SDValue Ops[] = { Chain,  TGA, *InFlag };
7078     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
7079   } else {
7080     SDValue Ops[]  = { Chain, TGA };
7081     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
7082   }
7083
7084   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
7085   MFI->setAdjustsStack(true);
7086
7087   SDValue Flag = Chain.getValue(1);
7088   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
7089 }
7090
7091 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
7092 static SDValue
7093 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
7094                                 const EVT PtrVT) {
7095   SDValue InFlag;
7096   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
7097   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
7098                                      DAG.getNode(X86ISD::GlobalBaseReg,
7099                                                  DebugLoc(), PtrVT), InFlag);
7100   InFlag = Chain.getValue(1);
7101
7102   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
7103 }
7104
7105 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
7106 static SDValue
7107 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
7108                                 const EVT PtrVT) {
7109   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
7110                     X86::RAX, X86II::MO_TLSGD);
7111 }
7112
7113 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
7114 // "local exec" model.
7115 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
7116                                    const EVT PtrVT, TLSModel::Model model,
7117                                    bool is64Bit) {
7118   DebugLoc dl = GA->getDebugLoc();
7119
7120   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
7121   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
7122                                                          is64Bit ? 257 : 256));
7123
7124   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
7125                                       DAG.getIntPtrConstant(0),
7126                                       MachinePointerInfo(Ptr), false, false, 0);
7127
7128   unsigned char OperandFlags = 0;
7129   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
7130   // initialexec.
7131   unsigned WrapperKind = X86ISD::Wrapper;
7132   if (model == TLSModel::LocalExec) {
7133     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
7134   } else if (is64Bit) {
7135     assert(model == TLSModel::InitialExec);
7136     OperandFlags = X86II::MO_GOTTPOFF;
7137     WrapperKind = X86ISD::WrapperRIP;
7138   } else {
7139     assert(model == TLSModel::InitialExec);
7140     OperandFlags = X86II::MO_INDNTPOFF;
7141   }
7142
7143   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
7144   // exec)
7145   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
7146                                            GA->getValueType(0),
7147                                            GA->getOffset(), OperandFlags);
7148   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
7149
7150   if (model == TLSModel::InitialExec)
7151     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
7152                          MachinePointerInfo::getGOT(), false, false, 0);
7153
7154   // The address of the thread local variable is the add of the thread
7155   // pointer with the offset of the variable.
7156   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
7157 }
7158
7159 SDValue
7160 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
7161
7162   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
7163   const GlobalValue *GV = GA->getGlobal();
7164
7165   if (Subtarget->isTargetELF()) {
7166     // TODO: implement the "local dynamic" model
7167     // TODO: implement the "initial exec"model for pic executables
7168
7169     // If GV is an alias then use the aliasee for determining
7170     // thread-localness.
7171     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
7172       GV = GA->resolveAliasedGlobal(false);
7173
7174     TLSModel::Model model
7175       = getTLSModel(GV, getTargetMachine().getRelocationModel());
7176
7177     switch (model) {
7178       case TLSModel::GeneralDynamic:
7179       case TLSModel::LocalDynamic: // not implemented
7180         if (Subtarget->is64Bit())
7181           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
7182         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
7183
7184       case TLSModel::InitialExec:
7185       case TLSModel::LocalExec:
7186         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
7187                                    Subtarget->is64Bit());
7188     }
7189   } else if (Subtarget->isTargetDarwin()) {
7190     // Darwin only has one model of TLS.  Lower to that.
7191     unsigned char OpFlag = 0;
7192     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
7193                            X86ISD::WrapperRIP : X86ISD::Wrapper;
7194
7195     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
7196     // global base reg.
7197     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
7198                   !Subtarget->is64Bit();
7199     if (PIC32)
7200       OpFlag = X86II::MO_TLVP_PIC_BASE;
7201     else
7202       OpFlag = X86II::MO_TLVP;
7203     DebugLoc DL = Op.getDebugLoc();
7204     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
7205                                                 GA->getValueType(0),
7206                                                 GA->getOffset(), OpFlag);
7207     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
7208
7209     // With PIC32, the address is actually $g + Offset.
7210     if (PIC32)
7211       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
7212                            DAG.getNode(X86ISD::GlobalBaseReg,
7213                                        DebugLoc(), getPointerTy()),
7214                            Offset);
7215
7216     // Lowering the machine isd will make sure everything is in the right
7217     // location.
7218     SDValue Chain = DAG.getEntryNode();
7219     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
7220     SDValue Args[] = { Chain, Offset };
7221     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args, 2);
7222
7223     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
7224     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7225     MFI->setAdjustsStack(true);
7226
7227     // And our return value (tls address) is in the standard call return value
7228     // location.
7229     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
7230     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
7231   }
7232
7233   assert(false &&
7234          "TLS not implemented for this target.");
7235
7236   llvm_unreachable("Unreachable");
7237   return SDValue();
7238 }
7239
7240
7241 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values and
7242 /// take a 2 x i32 value to shift plus a shift amount.
7243 SDValue X86TargetLowering::LowerShiftParts(SDValue Op, SelectionDAG &DAG) const {
7244   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
7245   EVT VT = Op.getValueType();
7246   unsigned VTBits = VT.getSizeInBits();
7247   DebugLoc dl = Op.getDebugLoc();
7248   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
7249   SDValue ShOpLo = Op.getOperand(0);
7250   SDValue ShOpHi = Op.getOperand(1);
7251   SDValue ShAmt  = Op.getOperand(2);
7252   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
7253                                      DAG.getConstant(VTBits - 1, MVT::i8))
7254                        : DAG.getConstant(0, VT);
7255
7256   SDValue Tmp2, Tmp3;
7257   if (Op.getOpcode() == ISD::SHL_PARTS) {
7258     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
7259     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
7260   } else {
7261     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
7262     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
7263   }
7264
7265   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
7266                                 DAG.getConstant(VTBits, MVT::i8));
7267   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
7268                              AndNode, DAG.getConstant(0, MVT::i8));
7269
7270   SDValue Hi, Lo;
7271   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
7272   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
7273   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
7274
7275   if (Op.getOpcode() == ISD::SHL_PARTS) {
7276     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
7277     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
7278   } else {
7279     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
7280     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
7281   }
7282
7283   SDValue Ops[2] = { Lo, Hi };
7284   return DAG.getMergeValues(Ops, 2, dl);
7285 }
7286
7287 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
7288                                            SelectionDAG &DAG) const {
7289   EVT SrcVT = Op.getOperand(0).getValueType();
7290
7291   if (SrcVT.isVector())
7292     return SDValue();
7293
7294   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
7295          "Unknown SINT_TO_FP to lower!");
7296
7297   // These are really Legal; return the operand so the caller accepts it as
7298   // Legal.
7299   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
7300     return Op;
7301   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
7302       Subtarget->is64Bit()) {
7303     return Op;
7304   }
7305
7306   DebugLoc dl = Op.getDebugLoc();
7307   unsigned Size = SrcVT.getSizeInBits()/8;
7308   MachineFunction &MF = DAG.getMachineFunction();
7309   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
7310   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7311   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7312                                StackSlot,
7313                                MachinePointerInfo::getFixedStack(SSFI),
7314                                false, false, 0);
7315   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
7316 }
7317
7318 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
7319                                      SDValue StackSlot,
7320                                      SelectionDAG &DAG) const {
7321   // Build the FILD
7322   DebugLoc DL = Op.getDebugLoc();
7323   SDVTList Tys;
7324   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
7325   if (useSSE)
7326     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
7327   else
7328     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
7329
7330   unsigned ByteSize = SrcVT.getSizeInBits()/8;
7331
7332   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
7333   MachineMemOperand *MMO;
7334   if (FI) {
7335     int SSFI = FI->getIndex();
7336     MMO =
7337       DAG.getMachineFunction()
7338       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7339                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
7340   } else {
7341     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
7342     StackSlot = StackSlot.getOperand(1);
7343   }
7344   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
7345   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
7346                                            X86ISD::FILD, DL,
7347                                            Tys, Ops, array_lengthof(Ops),
7348                                            SrcVT, MMO);
7349
7350   if (useSSE) {
7351     Chain = Result.getValue(1);
7352     SDValue InFlag = Result.getValue(2);
7353
7354     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
7355     // shouldn't be necessary except that RFP cannot be live across
7356     // multiple blocks. When stackifier is fixed, they can be uncoupled.
7357     MachineFunction &MF = DAG.getMachineFunction();
7358     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
7359     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
7360     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7361     Tys = DAG.getVTList(MVT::Other);
7362     SDValue Ops[] = {
7363       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
7364     };
7365     MachineMemOperand *MMO =
7366       DAG.getMachineFunction()
7367       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7368                             MachineMemOperand::MOStore, SSFISize, SSFISize);
7369
7370     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
7371                                     Ops, array_lengthof(Ops),
7372                                     Op.getValueType(), MMO);
7373     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
7374                          MachinePointerInfo::getFixedStack(SSFI),
7375                          false, false, 0);
7376   }
7377
7378   return Result;
7379 }
7380
7381 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
7382 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
7383                                                SelectionDAG &DAG) const {
7384   // This algorithm is not obvious. Here it is in C code, more or less:
7385   /*
7386     double uint64_to_double( uint32_t hi, uint32_t lo ) {
7387       static const __m128i exp = { 0x4330000045300000ULL, 0 };
7388       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
7389
7390       // Copy ints to xmm registers.
7391       __m128i xh = _mm_cvtsi32_si128( hi );
7392       __m128i xl = _mm_cvtsi32_si128( lo );
7393
7394       // Combine into low half of a single xmm register.
7395       __m128i x = _mm_unpacklo_epi32( xh, xl );
7396       __m128d d;
7397       double sd;
7398
7399       // Merge in appropriate exponents to give the integer bits the right
7400       // magnitude.
7401       x = _mm_unpacklo_epi32( x, exp );
7402
7403       // Subtract away the biases to deal with the IEEE-754 double precision
7404       // implicit 1.
7405       d = _mm_sub_pd( (__m128d) x, bias );
7406
7407       // All conversions up to here are exact. The correctly rounded result is
7408       // calculated using the current rounding mode using the following
7409       // horizontal add.
7410       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
7411       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
7412                                 // store doesn't really need to be here (except
7413                                 // maybe to zero the other double)
7414       return sd;
7415     }
7416   */
7417
7418   DebugLoc dl = Op.getDebugLoc();
7419   LLVMContext *Context = DAG.getContext();
7420
7421   // Build some magic constants.
7422   std::vector<Constant*> CV0;
7423   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
7424   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
7425   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
7426   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
7427   Constant *C0 = ConstantVector::get(CV0);
7428   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
7429
7430   std::vector<Constant*> CV1;
7431   CV1.push_back(
7432     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
7433   CV1.push_back(
7434     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
7435   Constant *C1 = ConstantVector::get(CV1);
7436   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
7437
7438   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7439                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7440                                         Op.getOperand(0),
7441                                         DAG.getIntPtrConstant(1)));
7442   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7443                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7444                                         Op.getOperand(0),
7445                                         DAG.getIntPtrConstant(0)));
7446   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
7447   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
7448                               MachinePointerInfo::getConstantPool(),
7449                               false, false, 16);
7450   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
7451   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck2);
7452   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
7453                               MachinePointerInfo::getConstantPool(),
7454                               false, false, 16);
7455   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
7456
7457   // Add the halves; easiest way is to swap them into another reg first.
7458   int ShufMask[2] = { 1, -1 };
7459   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
7460                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
7461   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
7462   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
7463                      DAG.getIntPtrConstant(0));
7464 }
7465
7466 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
7467 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
7468                                                SelectionDAG &DAG) const {
7469   DebugLoc dl = Op.getDebugLoc();
7470   // FP constant to bias correct the final result.
7471   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
7472                                    MVT::f64);
7473
7474   // Load the 32-bit value into an XMM register.
7475   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
7476                              Op.getOperand(0));
7477
7478   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7479                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
7480                      DAG.getIntPtrConstant(0));
7481
7482   // Or the load with the bias.
7483   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
7484                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7485                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7486                                                    MVT::v2f64, Load)),
7487                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7488                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
7489                                                    MVT::v2f64, Bias)));
7490   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
7491                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
7492                    DAG.getIntPtrConstant(0));
7493
7494   // Subtract the bias.
7495   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
7496
7497   // Handle final rounding.
7498   EVT DestVT = Op.getValueType();
7499
7500   if (DestVT.bitsLT(MVT::f64)) {
7501     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
7502                        DAG.getIntPtrConstant(0));
7503   } else if (DestVT.bitsGT(MVT::f64)) {
7504     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
7505   }
7506
7507   // Handle final rounding.
7508   return Sub;
7509 }
7510
7511 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
7512                                            SelectionDAG &DAG) const {
7513   SDValue N0 = Op.getOperand(0);
7514   DebugLoc dl = Op.getDebugLoc();
7515
7516   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
7517   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
7518   // the optimization here.
7519   if (DAG.SignBitIsZero(N0))
7520     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
7521
7522   EVT SrcVT = N0.getValueType();
7523   EVT DstVT = Op.getValueType();
7524   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
7525     return LowerUINT_TO_FP_i64(Op, DAG);
7526   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
7527     return LowerUINT_TO_FP_i32(Op, DAG);
7528
7529   // Make a 64-bit buffer, and use it to build an FILD.
7530   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
7531   if (SrcVT == MVT::i32) {
7532     SDValue WordOff = DAG.getConstant(4, getPointerTy());
7533     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
7534                                      getPointerTy(), StackSlot, WordOff);
7535     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7536                                   StackSlot, MachinePointerInfo(),
7537                                   false, false, 0);
7538     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
7539                                   OffsetSlot, MachinePointerInfo(),
7540                                   false, false, 0);
7541     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
7542     return Fild;
7543   }
7544
7545   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
7546   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
7547                                 StackSlot, MachinePointerInfo(),
7548                                false, false, 0);
7549   // For i64 source, we need to add the appropriate power of 2 if the input
7550   // was negative.  This is the same as the optimization in
7551   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
7552   // we must be careful to do the computation in x87 extended precision, not
7553   // in SSE. (The generic code can't know it's OK to do this, or how to.)
7554   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
7555   MachineMemOperand *MMO =
7556     DAG.getMachineFunction()
7557     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7558                           MachineMemOperand::MOLoad, 8, 8);
7559
7560   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
7561   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
7562   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops, 3,
7563                                          MVT::i64, MMO);
7564
7565   APInt FF(32, 0x5F800000ULL);
7566
7567   // Check whether the sign bit is set.
7568   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
7569                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
7570                                  ISD::SETLT);
7571
7572   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
7573   SDValue FudgePtr = DAG.getConstantPool(
7574                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
7575                                          getPointerTy());
7576
7577   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
7578   SDValue Zero = DAG.getIntPtrConstant(0);
7579   SDValue Four = DAG.getIntPtrConstant(4);
7580   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
7581                                Zero, Four);
7582   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
7583
7584   // Load the value out, extending it from f32 to f80.
7585   // FIXME: Avoid the extend by constructing the right constant pool?
7586   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
7587                                  FudgePtr, MachinePointerInfo::getConstantPool(),
7588                                  MVT::f32, false, false, 4);
7589   // Extend everything to 80 bits to force it to be done on x87.
7590   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
7591   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
7592 }
7593
7594 std::pair<SDValue,SDValue> X86TargetLowering::
7595 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
7596   DebugLoc DL = Op.getDebugLoc();
7597
7598   EVT DstTy = Op.getValueType();
7599
7600   if (!IsSigned) {
7601     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
7602     DstTy = MVT::i64;
7603   }
7604
7605   assert(DstTy.getSimpleVT() <= MVT::i64 &&
7606          DstTy.getSimpleVT() >= MVT::i16 &&
7607          "Unknown FP_TO_SINT to lower!");
7608
7609   // These are really Legal.
7610   if (DstTy == MVT::i32 &&
7611       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7612     return std::make_pair(SDValue(), SDValue());
7613   if (Subtarget->is64Bit() &&
7614       DstTy == MVT::i64 &&
7615       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
7616     return std::make_pair(SDValue(), SDValue());
7617
7618   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
7619   // stack slot.
7620   MachineFunction &MF = DAG.getMachineFunction();
7621   unsigned MemSize = DstTy.getSizeInBits()/8;
7622   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7623   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7624
7625
7626
7627   unsigned Opc;
7628   switch (DstTy.getSimpleVT().SimpleTy) {
7629   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
7630   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
7631   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
7632   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
7633   }
7634
7635   SDValue Chain = DAG.getEntryNode();
7636   SDValue Value = Op.getOperand(0);
7637   EVT TheVT = Op.getOperand(0).getValueType();
7638   if (isScalarFPTypeInSSEReg(TheVT)) {
7639     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
7640     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
7641                          MachinePointerInfo::getFixedStack(SSFI),
7642                          false, false, 0);
7643     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
7644     SDValue Ops[] = {
7645       Chain, StackSlot, DAG.getValueType(TheVT)
7646     };
7647
7648     MachineMemOperand *MMO =
7649       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7650                               MachineMemOperand::MOLoad, MemSize, MemSize);
7651     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, 3,
7652                                     DstTy, MMO);
7653     Chain = Value.getValue(1);
7654     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
7655     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7656   }
7657
7658   MachineMemOperand *MMO =
7659     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
7660                             MachineMemOperand::MOStore, MemSize, MemSize);
7661
7662   // Build the FP_TO_INT*_IN_MEM
7663   SDValue Ops[] = { Chain, Value, StackSlot };
7664   SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
7665                                          Ops, 3, DstTy, MMO);
7666
7667   return std::make_pair(FIST, StackSlot);
7668 }
7669
7670 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
7671                                            SelectionDAG &DAG) const {
7672   if (Op.getValueType().isVector())
7673     return SDValue();
7674
7675   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
7676   SDValue FIST = Vals.first, StackSlot = Vals.second;
7677   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
7678   if (FIST.getNode() == 0) return Op;
7679
7680   // Load the result.
7681   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7682                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7683 }
7684
7685 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
7686                                            SelectionDAG &DAG) const {
7687   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
7688   SDValue FIST = Vals.first, StackSlot = Vals.second;
7689   assert(FIST.getNode() && "Unexpected failure");
7690
7691   // Load the result.
7692   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
7693                      FIST, StackSlot, MachinePointerInfo(), false, false, 0);
7694 }
7695
7696 SDValue X86TargetLowering::LowerFABS(SDValue Op,
7697                                      SelectionDAG &DAG) const {
7698   LLVMContext *Context = DAG.getContext();
7699   DebugLoc dl = Op.getDebugLoc();
7700   EVT VT = Op.getValueType();
7701   EVT EltVT = VT;
7702   if (VT.isVector())
7703     EltVT = VT.getVectorElementType();
7704   std::vector<Constant*> CV;
7705   if (EltVT == MVT::f64) {
7706     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
7707     CV.push_back(C);
7708     CV.push_back(C);
7709   } else {
7710     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
7711     CV.push_back(C);
7712     CV.push_back(C);
7713     CV.push_back(C);
7714     CV.push_back(C);
7715   }
7716   Constant *C = ConstantVector::get(CV);
7717   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7718   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7719                              MachinePointerInfo::getConstantPool(),
7720                              false, false, 16);
7721   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
7722 }
7723
7724 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
7725   LLVMContext *Context = DAG.getContext();
7726   DebugLoc dl = Op.getDebugLoc();
7727   EVT VT = Op.getValueType();
7728   EVT EltVT = VT;
7729   if (VT.isVector())
7730     EltVT = VT.getVectorElementType();
7731   std::vector<Constant*> CV;
7732   if (EltVT == MVT::f64) {
7733     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
7734     CV.push_back(C);
7735     CV.push_back(C);
7736   } else {
7737     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
7738     CV.push_back(C);
7739     CV.push_back(C);
7740     CV.push_back(C);
7741     CV.push_back(C);
7742   }
7743   Constant *C = ConstantVector::get(CV);
7744   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7745   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7746                              MachinePointerInfo::getConstantPool(),
7747                              false, false, 16);
7748   if (VT.isVector()) {
7749     return DAG.getNode(ISD::BITCAST, dl, VT,
7750                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
7751                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
7752                                 Op.getOperand(0)),
7753                     DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, Mask)));
7754   } else {
7755     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
7756   }
7757 }
7758
7759 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
7760   LLVMContext *Context = DAG.getContext();
7761   SDValue Op0 = Op.getOperand(0);
7762   SDValue Op1 = Op.getOperand(1);
7763   DebugLoc dl = Op.getDebugLoc();
7764   EVT VT = Op.getValueType();
7765   EVT SrcVT = Op1.getValueType();
7766
7767   // If second operand is smaller, extend it first.
7768   if (SrcVT.bitsLT(VT)) {
7769     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
7770     SrcVT = VT;
7771   }
7772   // And if it is bigger, shrink it first.
7773   if (SrcVT.bitsGT(VT)) {
7774     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
7775     SrcVT = VT;
7776   }
7777
7778   // At this point the operands and the result should have the same
7779   // type, and that won't be f80 since that is not custom lowered.
7780
7781   // First get the sign bit of second operand.
7782   std::vector<Constant*> CV;
7783   if (SrcVT == MVT::f64) {
7784     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
7785     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7786   } else {
7787     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
7788     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7789     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7790     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7791   }
7792   Constant *C = ConstantVector::get(CV);
7793   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7794   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
7795                               MachinePointerInfo::getConstantPool(),
7796                               false, false, 16);
7797   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
7798
7799   // Shift sign bit right or left if the two operands have different types.
7800   if (SrcVT.bitsGT(VT)) {
7801     // Op0 is MVT::f32, Op1 is MVT::f64.
7802     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
7803     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
7804                           DAG.getConstant(32, MVT::i32));
7805     SignBit = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, SignBit);
7806     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
7807                           DAG.getIntPtrConstant(0));
7808   }
7809
7810   // Clear first operand sign bit.
7811   CV.clear();
7812   if (VT == MVT::f64) {
7813     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
7814     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
7815   } else {
7816     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
7817     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7818     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7819     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
7820   }
7821   C = ConstantVector::get(CV);
7822   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
7823   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
7824                               MachinePointerInfo::getConstantPool(),
7825                               false, false, 16);
7826   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
7827
7828   // Or the value with the sign bit.
7829   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
7830 }
7831
7832 SDValue X86TargetLowering::LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const {
7833   SDValue N0 = Op.getOperand(0);
7834   DebugLoc dl = Op.getDebugLoc();
7835   EVT VT = Op.getValueType();
7836
7837   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
7838   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
7839                                   DAG.getConstant(1, VT));
7840   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
7841 }
7842
7843 /// Emit nodes that will be selected as "test Op0,Op0", or something
7844 /// equivalent.
7845 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
7846                                     SelectionDAG &DAG) const {
7847   DebugLoc dl = Op.getDebugLoc();
7848
7849   // CF and OF aren't always set the way we want. Determine which
7850   // of these we need.
7851   bool NeedCF = false;
7852   bool NeedOF = false;
7853   switch (X86CC) {
7854   default: break;
7855   case X86::COND_A: case X86::COND_AE:
7856   case X86::COND_B: case X86::COND_BE:
7857     NeedCF = true;
7858     break;
7859   case X86::COND_G: case X86::COND_GE:
7860   case X86::COND_L: case X86::COND_LE:
7861   case X86::COND_O: case X86::COND_NO:
7862     NeedOF = true;
7863     break;
7864   }
7865
7866   // See if we can use the EFLAGS value from the operand instead of
7867   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
7868   // we prove that the arithmetic won't overflow, we can't use OF or CF.
7869   if (Op.getResNo() != 0 || NeedOF || NeedCF)
7870     // Emit a CMP with 0, which is the TEST pattern.
7871     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7872                        DAG.getConstant(0, Op.getValueType()));
7873
7874   unsigned Opcode = 0;
7875   unsigned NumOperands = 0;
7876   switch (Op.getNode()->getOpcode()) {
7877   case ISD::ADD:
7878     // Due to an isel shortcoming, be conservative if this add is likely to be
7879     // selected as part of a load-modify-store instruction. When the root node
7880     // in a match is a store, isel doesn't know how to remap non-chain non-flag
7881     // uses of other nodes in the match, such as the ADD in this case. This
7882     // leads to the ADD being left around and reselected, with the result being
7883     // two adds in the output.  Alas, even if none our users are stores, that
7884     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
7885     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
7886     // climbing the DAG back to the root, and it doesn't seem to be worth the
7887     // effort.
7888     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7889            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7890       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
7891         goto default_case;
7892
7893     if (ConstantSDNode *C =
7894         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
7895       // An add of one will be selected as an INC.
7896       if (C->getAPIntValue() == 1) {
7897         Opcode = X86ISD::INC;
7898         NumOperands = 1;
7899         break;
7900       }
7901
7902       // An add of negative one (subtract of one) will be selected as a DEC.
7903       if (C->getAPIntValue().isAllOnesValue()) {
7904         Opcode = X86ISD::DEC;
7905         NumOperands = 1;
7906         break;
7907       }
7908     }
7909
7910     // Otherwise use a regular EFLAGS-setting add.
7911     Opcode = X86ISD::ADD;
7912     NumOperands = 2;
7913     break;
7914   case ISD::AND: {
7915     // If the primary and result isn't used, don't bother using X86ISD::AND,
7916     // because a TEST instruction will be better.
7917     bool NonFlagUse = false;
7918     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7919            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
7920       SDNode *User = *UI;
7921       unsigned UOpNo = UI.getOperandNo();
7922       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
7923         // Look pass truncate.
7924         UOpNo = User->use_begin().getOperandNo();
7925         User = *User->use_begin();
7926       }
7927
7928       if (User->getOpcode() != ISD::BRCOND &&
7929           User->getOpcode() != ISD::SETCC &&
7930           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
7931         NonFlagUse = true;
7932         break;
7933       }
7934     }
7935
7936     if (!NonFlagUse)
7937       break;
7938   }
7939     // FALL THROUGH
7940   case ISD::SUB:
7941   case ISD::OR:
7942   case ISD::XOR:
7943     // Due to the ISEL shortcoming noted above, be conservative if this op is
7944     // likely to be selected as part of a load-modify-store instruction.
7945     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
7946            UE = Op.getNode()->use_end(); UI != UE; ++UI)
7947       if (UI->getOpcode() == ISD::STORE)
7948         goto default_case;
7949
7950     // Otherwise use a regular EFLAGS-setting instruction.
7951     switch (Op.getNode()->getOpcode()) {
7952     default: llvm_unreachable("unexpected operator!");
7953     case ISD::SUB: Opcode = X86ISD::SUB; break;
7954     case ISD::OR:  Opcode = X86ISD::OR;  break;
7955     case ISD::XOR: Opcode = X86ISD::XOR; break;
7956     case ISD::AND: Opcode = X86ISD::AND; break;
7957     }
7958
7959     NumOperands = 2;
7960     break;
7961   case X86ISD::ADD:
7962   case X86ISD::SUB:
7963   case X86ISD::INC:
7964   case X86ISD::DEC:
7965   case X86ISD::OR:
7966   case X86ISD::XOR:
7967   case X86ISD::AND:
7968     return SDValue(Op.getNode(), 1);
7969   default:
7970   default_case:
7971     break;
7972   }
7973
7974   if (Opcode == 0)
7975     // Emit a CMP with 0, which is the TEST pattern.
7976     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
7977                        DAG.getConstant(0, Op.getValueType()));
7978
7979   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
7980   SmallVector<SDValue, 4> Ops;
7981   for (unsigned i = 0; i != NumOperands; ++i)
7982     Ops.push_back(Op.getOperand(i));
7983
7984   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
7985   DAG.ReplaceAllUsesWith(Op, New);
7986   return SDValue(New.getNode(), 1);
7987 }
7988
7989 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
7990 /// equivalent.
7991 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
7992                                    SelectionDAG &DAG) const {
7993   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
7994     if (C->getAPIntValue() == 0)
7995       return EmitTest(Op0, X86CC, DAG);
7996
7997   DebugLoc dl = Op0.getDebugLoc();
7998   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
7999 }
8000
8001 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
8002 /// if it's possible.
8003 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
8004                                      DebugLoc dl, SelectionDAG &DAG) const {
8005   SDValue Op0 = And.getOperand(0);
8006   SDValue Op1 = And.getOperand(1);
8007   if (Op0.getOpcode() == ISD::TRUNCATE)
8008     Op0 = Op0.getOperand(0);
8009   if (Op1.getOpcode() == ISD::TRUNCATE)
8010     Op1 = Op1.getOperand(0);
8011
8012   SDValue LHS, RHS;
8013   if (Op1.getOpcode() == ISD::SHL)
8014     std::swap(Op0, Op1);
8015   if (Op0.getOpcode() == ISD::SHL) {
8016     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
8017       if (And00C->getZExtValue() == 1) {
8018         // If we looked past a truncate, check that it's only truncating away
8019         // known zeros.
8020         unsigned BitWidth = Op0.getValueSizeInBits();
8021         unsigned AndBitWidth = And.getValueSizeInBits();
8022         if (BitWidth > AndBitWidth) {
8023           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
8024           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
8025           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
8026             return SDValue();
8027         }
8028         LHS = Op1;
8029         RHS = Op0.getOperand(1);
8030       }
8031   } else if (Op1.getOpcode() == ISD::Constant) {
8032     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
8033     SDValue AndLHS = Op0;
8034     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
8035       LHS = AndLHS.getOperand(0);
8036       RHS = AndLHS.getOperand(1);
8037     }
8038   }
8039
8040   if (LHS.getNode()) {
8041     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
8042     // instruction.  Since the shift amount is in-range-or-undefined, we know
8043     // that doing a bittest on the i32 value is ok.  We extend to i32 because
8044     // the encoding for the i16 version is larger than the i32 version.
8045     // Also promote i16 to i32 for performance / code size reason.
8046     if (LHS.getValueType() == MVT::i8 ||
8047         LHS.getValueType() == MVT::i16)
8048       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
8049
8050     // If the operand types disagree, extend the shift amount to match.  Since
8051     // BT ignores high bits (like shifts) we can use anyextend.
8052     if (LHS.getValueType() != RHS.getValueType())
8053       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
8054
8055     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
8056     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
8057     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8058                        DAG.getConstant(Cond, MVT::i8), BT);
8059   }
8060
8061   return SDValue();
8062 }
8063
8064 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
8065   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
8066   SDValue Op0 = Op.getOperand(0);
8067   SDValue Op1 = Op.getOperand(1);
8068   DebugLoc dl = Op.getDebugLoc();
8069   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
8070
8071   // Optimize to BT if possible.
8072   // Lower (X & (1 << N)) == 0 to BT(X, N).
8073   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
8074   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
8075   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
8076       Op1.getOpcode() == ISD::Constant &&
8077       cast<ConstantSDNode>(Op1)->isNullValue() &&
8078       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
8079     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
8080     if (NewSetCC.getNode())
8081       return NewSetCC;
8082   }
8083
8084   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
8085   // these.
8086   if (Op1.getOpcode() == ISD::Constant &&
8087       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
8088        cast<ConstantSDNode>(Op1)->isNullValue()) &&
8089       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
8090
8091     // If the input is a setcc, then reuse the input setcc or use a new one with
8092     // the inverted condition.
8093     if (Op0.getOpcode() == X86ISD::SETCC) {
8094       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
8095       bool Invert = (CC == ISD::SETNE) ^
8096         cast<ConstantSDNode>(Op1)->isNullValue();
8097       if (!Invert) return Op0;
8098
8099       CCode = X86::GetOppositeBranchCondition(CCode);
8100       return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8101                          DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
8102     }
8103   }
8104
8105   bool isFP = Op1.getValueType().isFloatingPoint();
8106   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
8107   if (X86CC == X86::COND_INVALID)
8108     return SDValue();
8109
8110   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, DAG);
8111   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8112                      DAG.getConstant(X86CC, MVT::i8), EFLAGS);
8113 }
8114
8115 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
8116   SDValue Cond;
8117   SDValue Op0 = Op.getOperand(0);
8118   SDValue Op1 = Op.getOperand(1);
8119   SDValue CC = Op.getOperand(2);
8120   EVT VT = Op.getValueType();
8121   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
8122   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
8123   DebugLoc dl = Op.getDebugLoc();
8124
8125   if (isFP) {
8126     unsigned SSECC = 8;
8127     EVT EltVT = Op0.getValueType().getVectorElementType();
8128     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
8129
8130     unsigned Opc = EltVT == MVT::f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
8131     bool Swap = false;
8132
8133     switch (SetCCOpcode) {
8134     default: break;
8135     case ISD::SETOEQ:
8136     case ISD::SETEQ:  SSECC = 0; break;
8137     case ISD::SETOGT:
8138     case ISD::SETGT: Swap = true; // Fallthrough
8139     case ISD::SETLT:
8140     case ISD::SETOLT: SSECC = 1; break;
8141     case ISD::SETOGE:
8142     case ISD::SETGE: Swap = true; // Fallthrough
8143     case ISD::SETLE:
8144     case ISD::SETOLE: SSECC = 2; break;
8145     case ISD::SETUO:  SSECC = 3; break;
8146     case ISD::SETUNE:
8147     case ISD::SETNE:  SSECC = 4; break;
8148     case ISD::SETULE: Swap = true;
8149     case ISD::SETUGE: SSECC = 5; break;
8150     case ISD::SETULT: Swap = true;
8151     case ISD::SETUGT: SSECC = 6; break;
8152     case ISD::SETO:   SSECC = 7; break;
8153     }
8154     if (Swap)
8155       std::swap(Op0, Op1);
8156
8157     // In the two special cases we can't handle, emit two comparisons.
8158     if (SSECC == 8) {
8159       if (SetCCOpcode == ISD::SETUEQ) {
8160         SDValue UNORD, EQ;
8161         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
8162         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
8163         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
8164       }
8165       else if (SetCCOpcode == ISD::SETONE) {
8166         SDValue ORD, NEQ;
8167         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
8168         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
8169         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
8170       }
8171       llvm_unreachable("Illegal FP comparison");
8172     }
8173     // Handle all other FP comparisons here.
8174     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
8175   }
8176
8177   if (!isFP && VT.getSizeInBits() == 256)
8178     return SDValue();
8179
8180   // We are handling one of the integer comparisons here.  Since SSE only has
8181   // GT and EQ comparisons for integer, swapping operands and multiple
8182   // operations may be required for some comparisons.
8183   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
8184   bool Swap = false, Invert = false, FlipSigns = false;
8185
8186   switch (VT.getSimpleVT().SimpleTy) {
8187   default: break;
8188   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
8189   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
8190   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
8191   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
8192   }
8193
8194   switch (SetCCOpcode) {
8195   default: break;
8196   case ISD::SETNE:  Invert = true;
8197   case ISD::SETEQ:  Opc = EQOpc; break;
8198   case ISD::SETLT:  Swap = true;
8199   case ISD::SETGT:  Opc = GTOpc; break;
8200   case ISD::SETGE:  Swap = true;
8201   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
8202   case ISD::SETULT: Swap = true;
8203   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
8204   case ISD::SETUGE: Swap = true;
8205   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
8206   }
8207   if (Swap)
8208     std::swap(Op0, Op1);
8209
8210   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
8211   // bits of the inputs before performing those operations.
8212   if (FlipSigns) {
8213     EVT EltVT = VT.getVectorElementType();
8214     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
8215                                       EltVT);
8216     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
8217     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
8218                                     SignBits.size());
8219     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
8220     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
8221   }
8222
8223   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
8224
8225   // If the logical-not of the result is required, perform that now.
8226   if (Invert)
8227     Result = DAG.getNOT(dl, Result, VT);
8228
8229   return Result;
8230 }
8231
8232 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
8233 static bool isX86LogicalCmp(SDValue Op) {
8234   unsigned Opc = Op.getNode()->getOpcode();
8235   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
8236     return true;
8237   if (Op.getResNo() == 1 &&
8238       (Opc == X86ISD::ADD ||
8239        Opc == X86ISD::SUB ||
8240        Opc == X86ISD::ADC ||
8241        Opc == X86ISD::SBB ||
8242        Opc == X86ISD::SMUL ||
8243        Opc == X86ISD::UMUL ||
8244        Opc == X86ISD::INC ||
8245        Opc == X86ISD::DEC ||
8246        Opc == X86ISD::OR ||
8247        Opc == X86ISD::XOR ||
8248        Opc == X86ISD::AND))
8249     return true;
8250
8251   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
8252     return true;
8253
8254   return false;
8255 }
8256
8257 static bool isZero(SDValue V) {
8258   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
8259   return C && C->isNullValue();
8260 }
8261
8262 static bool isAllOnes(SDValue V) {
8263   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
8264   return C && C->isAllOnesValue();
8265 }
8266
8267 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
8268   bool addTest = true;
8269   SDValue Cond  = Op.getOperand(0);
8270   SDValue Op1 = Op.getOperand(1);
8271   SDValue Op2 = Op.getOperand(2);
8272   DebugLoc DL = Op.getDebugLoc();
8273   SDValue CC;
8274
8275   if (Cond.getOpcode() == ISD::SETCC) {
8276     SDValue NewCond = LowerSETCC(Cond, DAG);
8277     if (NewCond.getNode())
8278       Cond = NewCond;
8279   }
8280
8281   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
8282   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
8283   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
8284   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
8285   if (Cond.getOpcode() == X86ISD::SETCC &&
8286       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
8287       isZero(Cond.getOperand(1).getOperand(1))) {
8288     SDValue Cmp = Cond.getOperand(1);
8289
8290     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
8291
8292     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
8293         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
8294       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
8295
8296       SDValue CmpOp0 = Cmp.getOperand(0);
8297       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
8298                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
8299
8300       SDValue Res =   // Res = 0 or -1.
8301         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
8302                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
8303
8304       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
8305         Res = DAG.getNOT(DL, Res, Res.getValueType());
8306
8307       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
8308       if (N2C == 0 || !N2C->isNullValue())
8309         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
8310       return Res;
8311     }
8312   }
8313
8314   // Look past (and (setcc_carry (cmp ...)), 1).
8315   if (Cond.getOpcode() == ISD::AND &&
8316       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
8317     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
8318     if (C && C->getAPIntValue() == 1)
8319       Cond = Cond.getOperand(0);
8320   }
8321
8322   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8323   // setting operand in place of the X86ISD::SETCC.
8324   if (Cond.getOpcode() == X86ISD::SETCC ||
8325       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8326     CC = Cond.getOperand(0);
8327
8328     SDValue Cmp = Cond.getOperand(1);
8329     unsigned Opc = Cmp.getOpcode();
8330     EVT VT = Op.getValueType();
8331
8332     bool IllegalFPCMov = false;
8333     if (VT.isFloatingPoint() && !VT.isVector() &&
8334         !isScalarFPTypeInSSEReg(VT))  // FPStack?
8335       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
8336
8337     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
8338         Opc == X86ISD::BT) { // FIXME
8339       Cond = Cmp;
8340       addTest = false;
8341     }
8342   }
8343
8344   if (addTest) {
8345     // Look pass the truncate.
8346     if (Cond.getOpcode() == ISD::TRUNCATE)
8347       Cond = Cond.getOperand(0);
8348
8349     // We know the result of AND is compared against zero. Try to match
8350     // it to BT.
8351     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8352       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
8353       if (NewSetCC.getNode()) {
8354         CC = NewSetCC.getOperand(0);
8355         Cond = NewSetCC.getOperand(1);
8356         addTest = false;
8357       }
8358     }
8359   }
8360
8361   if (addTest) {
8362     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8363     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8364   }
8365
8366   // a <  b ? -1 :  0 -> RES = ~setcc_carry
8367   // a <  b ?  0 : -1 -> RES = setcc_carry
8368   // a >= b ? -1 :  0 -> RES = setcc_carry
8369   // a >= b ?  0 : -1 -> RES = ~setcc_carry
8370   if (Cond.getOpcode() == X86ISD::CMP) {
8371     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
8372
8373     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
8374         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
8375       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
8376                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
8377       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
8378         return DAG.getNOT(DL, Res, Res.getValueType());
8379       return Res;
8380     }
8381   }
8382
8383   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
8384   // condition is true.
8385   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
8386   SDValue Ops[] = { Op2, Op1, CC, Cond };
8387   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops, array_lengthof(Ops));
8388 }
8389
8390 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
8391 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
8392 // from the AND / OR.
8393 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
8394   Opc = Op.getOpcode();
8395   if (Opc != ISD::OR && Opc != ISD::AND)
8396     return false;
8397   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
8398           Op.getOperand(0).hasOneUse() &&
8399           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
8400           Op.getOperand(1).hasOneUse());
8401 }
8402
8403 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
8404 // 1 and that the SETCC node has a single use.
8405 static bool isXor1OfSetCC(SDValue Op) {
8406   if (Op.getOpcode() != ISD::XOR)
8407     return false;
8408   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
8409   if (N1C && N1C->getAPIntValue() == 1) {
8410     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
8411       Op.getOperand(0).hasOneUse();
8412   }
8413   return false;
8414 }
8415
8416 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
8417   bool addTest = true;
8418   SDValue Chain = Op.getOperand(0);
8419   SDValue Cond  = Op.getOperand(1);
8420   SDValue Dest  = Op.getOperand(2);
8421   DebugLoc dl = Op.getDebugLoc();
8422   SDValue CC;
8423
8424   if (Cond.getOpcode() == ISD::SETCC) {
8425     SDValue NewCond = LowerSETCC(Cond, DAG);
8426     if (NewCond.getNode())
8427       Cond = NewCond;
8428   }
8429 #if 0
8430   // FIXME: LowerXALUO doesn't handle these!!
8431   else if (Cond.getOpcode() == X86ISD::ADD  ||
8432            Cond.getOpcode() == X86ISD::SUB  ||
8433            Cond.getOpcode() == X86ISD::SMUL ||
8434            Cond.getOpcode() == X86ISD::UMUL)
8435     Cond = LowerXALUO(Cond, DAG);
8436 #endif
8437
8438   // Look pass (and (setcc_carry (cmp ...)), 1).
8439   if (Cond.getOpcode() == ISD::AND &&
8440       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
8441     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
8442     if (C && C->getAPIntValue() == 1)
8443       Cond = Cond.getOperand(0);
8444   }
8445
8446   // If condition flag is set by a X86ISD::CMP, then use it as the condition
8447   // setting operand in place of the X86ISD::SETCC.
8448   if (Cond.getOpcode() == X86ISD::SETCC ||
8449       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
8450     CC = Cond.getOperand(0);
8451
8452     SDValue Cmp = Cond.getOperand(1);
8453     unsigned Opc = Cmp.getOpcode();
8454     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
8455     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
8456       Cond = Cmp;
8457       addTest = false;
8458     } else {
8459       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
8460       default: break;
8461       case X86::COND_O:
8462       case X86::COND_B:
8463         // These can only come from an arithmetic instruction with overflow,
8464         // e.g. SADDO, UADDO.
8465         Cond = Cond.getNode()->getOperand(1);
8466         addTest = false;
8467         break;
8468       }
8469     }
8470   } else {
8471     unsigned CondOpc;
8472     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
8473       SDValue Cmp = Cond.getOperand(0).getOperand(1);
8474       if (CondOpc == ISD::OR) {
8475         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
8476         // two branches instead of an explicit OR instruction with a
8477         // separate test.
8478         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8479             isX86LogicalCmp(Cmp)) {
8480           CC = Cond.getOperand(0).getOperand(0);
8481           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8482                               Chain, Dest, CC, Cmp);
8483           CC = Cond.getOperand(1).getOperand(0);
8484           Cond = Cmp;
8485           addTest = false;
8486         }
8487       } else { // ISD::AND
8488         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
8489         // two branches instead of an explicit AND instruction with a
8490         // separate test. However, we only do this if this block doesn't
8491         // have a fall-through edge, because this requires an explicit
8492         // jmp when the condition is false.
8493         if (Cmp == Cond.getOperand(1).getOperand(1) &&
8494             isX86LogicalCmp(Cmp) &&
8495             Op.getNode()->hasOneUse()) {
8496           X86::CondCode CCode =
8497             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8498           CCode = X86::GetOppositeBranchCondition(CCode);
8499           CC = DAG.getConstant(CCode, MVT::i8);
8500           SDNode *User = *Op.getNode()->use_begin();
8501           // Look for an unconditional branch following this conditional branch.
8502           // We need this because we need to reverse the successors in order
8503           // to implement FCMP_OEQ.
8504           if (User->getOpcode() == ISD::BR) {
8505             SDValue FalseBB = User->getOperand(1);
8506             SDNode *NewBR =
8507               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
8508             assert(NewBR == User);
8509             (void)NewBR;
8510             Dest = FalseBB;
8511
8512             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8513                                 Chain, Dest, CC, Cmp);
8514             X86::CondCode CCode =
8515               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
8516             CCode = X86::GetOppositeBranchCondition(CCode);
8517             CC = DAG.getConstant(CCode, MVT::i8);
8518             Cond = Cmp;
8519             addTest = false;
8520           }
8521         }
8522       }
8523     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
8524       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
8525       // It should be transformed during dag combiner except when the condition
8526       // is set by a arithmetics with overflow node.
8527       X86::CondCode CCode =
8528         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
8529       CCode = X86::GetOppositeBranchCondition(CCode);
8530       CC = DAG.getConstant(CCode, MVT::i8);
8531       Cond = Cond.getOperand(0).getOperand(1);
8532       addTest = false;
8533     }
8534   }
8535
8536   if (addTest) {
8537     // Look pass the truncate.
8538     if (Cond.getOpcode() == ISD::TRUNCATE)
8539       Cond = Cond.getOperand(0);
8540
8541     // We know the result of AND is compared against zero. Try to match
8542     // it to BT.
8543     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
8544       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
8545       if (NewSetCC.getNode()) {
8546         CC = NewSetCC.getOperand(0);
8547         Cond = NewSetCC.getOperand(1);
8548         addTest = false;
8549       }
8550     }
8551   }
8552
8553   if (addTest) {
8554     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
8555     Cond = EmitTest(Cond, X86::COND_NE, DAG);
8556   }
8557   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
8558                      Chain, Dest, CC, Cond);
8559 }
8560
8561
8562 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
8563 // Calls to _alloca is needed to probe the stack when allocating more than 4k
8564 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
8565 // that the guard pages used by the OS virtual memory manager are allocated in
8566 // correct sequence.
8567 SDValue
8568 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
8569                                            SelectionDAG &DAG) const {
8570   assert((Subtarget->isTargetCygMing() || Subtarget->isTargetWindows()) &&
8571          "This should be used only on Windows targets");
8572   assert(!Subtarget->isTargetEnvMacho());
8573   DebugLoc dl = Op.getDebugLoc();
8574
8575   // Get the inputs.
8576   SDValue Chain = Op.getOperand(0);
8577   SDValue Size  = Op.getOperand(1);
8578   // FIXME: Ensure alignment here
8579
8580   SDValue Flag;
8581
8582   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
8583   unsigned Reg = (Subtarget->is64Bit() ? X86::RAX : X86::EAX);
8584
8585   Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
8586   Flag = Chain.getValue(1);
8587
8588   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
8589
8590   Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
8591   Flag = Chain.getValue(1);
8592
8593   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
8594
8595   SDValue Ops1[2] = { Chain.getValue(0), Chain };
8596   return DAG.getMergeValues(Ops1, 2, dl);
8597 }
8598
8599 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
8600   MachineFunction &MF = DAG.getMachineFunction();
8601   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
8602
8603   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8604   DebugLoc DL = Op.getDebugLoc();
8605
8606   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
8607     // vastart just stores the address of the VarArgsFrameIndex slot into the
8608     // memory location argument.
8609     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8610                                    getPointerTy());
8611     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
8612                         MachinePointerInfo(SV), false, false, 0);
8613   }
8614
8615   // __va_list_tag:
8616   //   gp_offset         (0 - 6 * 8)
8617   //   fp_offset         (48 - 48 + 8 * 16)
8618   //   overflow_arg_area (point to parameters coming in memory).
8619   //   reg_save_area
8620   SmallVector<SDValue, 8> MemOps;
8621   SDValue FIN = Op.getOperand(1);
8622   // Store gp_offset
8623   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
8624                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
8625                                                MVT::i32),
8626                                FIN, MachinePointerInfo(SV), false, false, 0);
8627   MemOps.push_back(Store);
8628
8629   // Store fp_offset
8630   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8631                     FIN, DAG.getIntPtrConstant(4));
8632   Store = DAG.getStore(Op.getOperand(0), DL,
8633                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
8634                                        MVT::i32),
8635                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
8636   MemOps.push_back(Store);
8637
8638   // Store ptr to overflow_arg_area
8639   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8640                     FIN, DAG.getIntPtrConstant(4));
8641   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
8642                                     getPointerTy());
8643   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
8644                        MachinePointerInfo(SV, 8),
8645                        false, false, 0);
8646   MemOps.push_back(Store);
8647
8648   // Store ptr to reg_save_area.
8649   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
8650                     FIN, DAG.getIntPtrConstant(8));
8651   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
8652                                     getPointerTy());
8653   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
8654                        MachinePointerInfo(SV, 16), false, false, 0);
8655   MemOps.push_back(Store);
8656   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
8657                      &MemOps[0], MemOps.size());
8658 }
8659
8660 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
8661   assert(Subtarget->is64Bit() &&
8662          "LowerVAARG only handles 64-bit va_arg!");
8663   assert((Subtarget->isTargetLinux() ||
8664           Subtarget->isTargetDarwin()) &&
8665           "Unhandled target in LowerVAARG");
8666   assert(Op.getNode()->getNumOperands() == 4);
8667   SDValue Chain = Op.getOperand(0);
8668   SDValue SrcPtr = Op.getOperand(1);
8669   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
8670   unsigned Align = Op.getConstantOperandVal(3);
8671   DebugLoc dl = Op.getDebugLoc();
8672
8673   EVT ArgVT = Op.getNode()->getValueType(0);
8674   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
8675   uint32_t ArgSize = getTargetData()->getTypeAllocSize(ArgTy);
8676   uint8_t ArgMode;
8677
8678   // Decide which area this value should be read from.
8679   // TODO: Implement the AMD64 ABI in its entirety. This simple
8680   // selection mechanism works only for the basic types.
8681   if (ArgVT == MVT::f80) {
8682     llvm_unreachable("va_arg for f80 not yet implemented");
8683   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
8684     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
8685   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
8686     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
8687   } else {
8688     llvm_unreachable("Unhandled argument type in LowerVAARG");
8689   }
8690
8691   if (ArgMode == 2) {
8692     // Sanity Check: Make sure using fp_offset makes sense.
8693     assert(!UseSoftFloat &&
8694            !(DAG.getMachineFunction()
8695                 .getFunction()->hasFnAttr(Attribute::NoImplicitFloat)) &&
8696            Subtarget->hasXMM());
8697   }
8698
8699   // Insert VAARG_64 node into the DAG
8700   // VAARG_64 returns two values: Variable Argument Address, Chain
8701   SmallVector<SDValue, 11> InstOps;
8702   InstOps.push_back(Chain);
8703   InstOps.push_back(SrcPtr);
8704   InstOps.push_back(DAG.getConstant(ArgSize, MVT::i32));
8705   InstOps.push_back(DAG.getConstant(ArgMode, MVT::i8));
8706   InstOps.push_back(DAG.getConstant(Align, MVT::i32));
8707   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
8708   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
8709                                           VTs, &InstOps[0], InstOps.size(),
8710                                           MVT::i64,
8711                                           MachinePointerInfo(SV),
8712                                           /*Align=*/0,
8713                                           /*Volatile=*/false,
8714                                           /*ReadMem=*/true,
8715                                           /*WriteMem=*/true);
8716   Chain = VAARG.getValue(1);
8717
8718   // Load the next argument and return it
8719   return DAG.getLoad(ArgVT, dl,
8720                      Chain,
8721                      VAARG,
8722                      MachinePointerInfo(),
8723                      false, false, 0);
8724 }
8725
8726 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
8727   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
8728   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
8729   SDValue Chain = Op.getOperand(0);
8730   SDValue DstPtr = Op.getOperand(1);
8731   SDValue SrcPtr = Op.getOperand(2);
8732   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
8733   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
8734   DebugLoc DL = Op.getDebugLoc();
8735
8736   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
8737                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
8738                        false,
8739                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
8740 }
8741
8742 SDValue
8743 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
8744   DebugLoc dl = Op.getDebugLoc();
8745   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8746   switch (IntNo) {
8747   default: return SDValue();    // Don't custom lower most intrinsics.
8748   // Comparison intrinsics.
8749   case Intrinsic::x86_sse_comieq_ss:
8750   case Intrinsic::x86_sse_comilt_ss:
8751   case Intrinsic::x86_sse_comile_ss:
8752   case Intrinsic::x86_sse_comigt_ss:
8753   case Intrinsic::x86_sse_comige_ss:
8754   case Intrinsic::x86_sse_comineq_ss:
8755   case Intrinsic::x86_sse_ucomieq_ss:
8756   case Intrinsic::x86_sse_ucomilt_ss:
8757   case Intrinsic::x86_sse_ucomile_ss:
8758   case Intrinsic::x86_sse_ucomigt_ss:
8759   case Intrinsic::x86_sse_ucomige_ss:
8760   case Intrinsic::x86_sse_ucomineq_ss:
8761   case Intrinsic::x86_sse2_comieq_sd:
8762   case Intrinsic::x86_sse2_comilt_sd:
8763   case Intrinsic::x86_sse2_comile_sd:
8764   case Intrinsic::x86_sse2_comigt_sd:
8765   case Intrinsic::x86_sse2_comige_sd:
8766   case Intrinsic::x86_sse2_comineq_sd:
8767   case Intrinsic::x86_sse2_ucomieq_sd:
8768   case Intrinsic::x86_sse2_ucomilt_sd:
8769   case Intrinsic::x86_sse2_ucomile_sd:
8770   case Intrinsic::x86_sse2_ucomigt_sd:
8771   case Intrinsic::x86_sse2_ucomige_sd:
8772   case Intrinsic::x86_sse2_ucomineq_sd: {
8773     unsigned Opc = 0;
8774     ISD::CondCode CC = ISD::SETCC_INVALID;
8775     switch (IntNo) {
8776     default: break;
8777     case Intrinsic::x86_sse_comieq_ss:
8778     case Intrinsic::x86_sse2_comieq_sd:
8779       Opc = X86ISD::COMI;
8780       CC = ISD::SETEQ;
8781       break;
8782     case Intrinsic::x86_sse_comilt_ss:
8783     case Intrinsic::x86_sse2_comilt_sd:
8784       Opc = X86ISD::COMI;
8785       CC = ISD::SETLT;
8786       break;
8787     case Intrinsic::x86_sse_comile_ss:
8788     case Intrinsic::x86_sse2_comile_sd:
8789       Opc = X86ISD::COMI;
8790       CC = ISD::SETLE;
8791       break;
8792     case Intrinsic::x86_sse_comigt_ss:
8793     case Intrinsic::x86_sse2_comigt_sd:
8794       Opc = X86ISD::COMI;
8795       CC = ISD::SETGT;
8796       break;
8797     case Intrinsic::x86_sse_comige_ss:
8798     case Intrinsic::x86_sse2_comige_sd:
8799       Opc = X86ISD::COMI;
8800       CC = ISD::SETGE;
8801       break;
8802     case Intrinsic::x86_sse_comineq_ss:
8803     case Intrinsic::x86_sse2_comineq_sd:
8804       Opc = X86ISD::COMI;
8805       CC = ISD::SETNE;
8806       break;
8807     case Intrinsic::x86_sse_ucomieq_ss:
8808     case Intrinsic::x86_sse2_ucomieq_sd:
8809       Opc = X86ISD::UCOMI;
8810       CC = ISD::SETEQ;
8811       break;
8812     case Intrinsic::x86_sse_ucomilt_ss:
8813     case Intrinsic::x86_sse2_ucomilt_sd:
8814       Opc = X86ISD::UCOMI;
8815       CC = ISD::SETLT;
8816       break;
8817     case Intrinsic::x86_sse_ucomile_ss:
8818     case Intrinsic::x86_sse2_ucomile_sd:
8819       Opc = X86ISD::UCOMI;
8820       CC = ISD::SETLE;
8821       break;
8822     case Intrinsic::x86_sse_ucomigt_ss:
8823     case Intrinsic::x86_sse2_ucomigt_sd:
8824       Opc = X86ISD::UCOMI;
8825       CC = ISD::SETGT;
8826       break;
8827     case Intrinsic::x86_sse_ucomige_ss:
8828     case Intrinsic::x86_sse2_ucomige_sd:
8829       Opc = X86ISD::UCOMI;
8830       CC = ISD::SETGE;
8831       break;
8832     case Intrinsic::x86_sse_ucomineq_ss:
8833     case Intrinsic::x86_sse2_ucomineq_sd:
8834       Opc = X86ISD::UCOMI;
8835       CC = ISD::SETNE;
8836       break;
8837     }
8838
8839     SDValue LHS = Op.getOperand(1);
8840     SDValue RHS = Op.getOperand(2);
8841     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
8842     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
8843     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
8844     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
8845                                 DAG.getConstant(X86CC, MVT::i8), Cond);
8846     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8847   }
8848   // ptest and testp intrinsics. The intrinsic these come from are designed to
8849   // return an integer value, not just an instruction so lower it to the ptest
8850   // or testp pattern and a setcc for the result.
8851   case Intrinsic::x86_sse41_ptestz:
8852   case Intrinsic::x86_sse41_ptestc:
8853   case Intrinsic::x86_sse41_ptestnzc:
8854   case Intrinsic::x86_avx_ptestz_256:
8855   case Intrinsic::x86_avx_ptestc_256:
8856   case Intrinsic::x86_avx_ptestnzc_256:
8857   case Intrinsic::x86_avx_vtestz_ps:
8858   case Intrinsic::x86_avx_vtestc_ps:
8859   case Intrinsic::x86_avx_vtestnzc_ps:
8860   case Intrinsic::x86_avx_vtestz_pd:
8861   case Intrinsic::x86_avx_vtestc_pd:
8862   case Intrinsic::x86_avx_vtestnzc_pd:
8863   case Intrinsic::x86_avx_vtestz_ps_256:
8864   case Intrinsic::x86_avx_vtestc_ps_256:
8865   case Intrinsic::x86_avx_vtestnzc_ps_256:
8866   case Intrinsic::x86_avx_vtestz_pd_256:
8867   case Intrinsic::x86_avx_vtestc_pd_256:
8868   case Intrinsic::x86_avx_vtestnzc_pd_256: {
8869     bool IsTestPacked = false;
8870     unsigned X86CC = 0;
8871     switch (IntNo) {
8872     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
8873     case Intrinsic::x86_avx_vtestz_ps:
8874     case Intrinsic::x86_avx_vtestz_pd:
8875     case Intrinsic::x86_avx_vtestz_ps_256:
8876     case Intrinsic::x86_avx_vtestz_pd_256:
8877       IsTestPacked = true; // Fallthrough
8878     case Intrinsic::x86_sse41_ptestz:
8879     case Intrinsic::x86_avx_ptestz_256:
8880       // ZF = 1
8881       X86CC = X86::COND_E;
8882       break;
8883     case Intrinsic::x86_avx_vtestc_ps:
8884     case Intrinsic::x86_avx_vtestc_pd:
8885     case Intrinsic::x86_avx_vtestc_ps_256:
8886     case Intrinsic::x86_avx_vtestc_pd_256:
8887       IsTestPacked = true; // Fallthrough
8888     case Intrinsic::x86_sse41_ptestc:
8889     case Intrinsic::x86_avx_ptestc_256:
8890       // CF = 1
8891       X86CC = X86::COND_B;
8892       break;
8893     case Intrinsic::x86_avx_vtestnzc_ps:
8894     case Intrinsic::x86_avx_vtestnzc_pd:
8895     case Intrinsic::x86_avx_vtestnzc_ps_256:
8896     case Intrinsic::x86_avx_vtestnzc_pd_256:
8897       IsTestPacked = true; // Fallthrough
8898     case Intrinsic::x86_sse41_ptestnzc:
8899     case Intrinsic::x86_avx_ptestnzc_256:
8900       // ZF and CF = 0
8901       X86CC = X86::COND_A;
8902       break;
8903     }
8904
8905     SDValue LHS = Op.getOperand(1);
8906     SDValue RHS = Op.getOperand(2);
8907     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
8908     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
8909     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
8910     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
8911     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
8912   }
8913
8914   // Fix vector shift instructions where the last operand is a non-immediate
8915   // i32 value.
8916   case Intrinsic::x86_sse2_pslli_w:
8917   case Intrinsic::x86_sse2_pslli_d:
8918   case Intrinsic::x86_sse2_pslli_q:
8919   case Intrinsic::x86_sse2_psrli_w:
8920   case Intrinsic::x86_sse2_psrli_d:
8921   case Intrinsic::x86_sse2_psrli_q:
8922   case Intrinsic::x86_sse2_psrai_w:
8923   case Intrinsic::x86_sse2_psrai_d:
8924   case Intrinsic::x86_mmx_pslli_w:
8925   case Intrinsic::x86_mmx_pslli_d:
8926   case Intrinsic::x86_mmx_pslli_q:
8927   case Intrinsic::x86_mmx_psrli_w:
8928   case Intrinsic::x86_mmx_psrli_d:
8929   case Intrinsic::x86_mmx_psrli_q:
8930   case Intrinsic::x86_mmx_psrai_w:
8931   case Intrinsic::x86_mmx_psrai_d: {
8932     SDValue ShAmt = Op.getOperand(2);
8933     if (isa<ConstantSDNode>(ShAmt))
8934       return SDValue();
8935
8936     unsigned NewIntNo = 0;
8937     EVT ShAmtVT = MVT::v4i32;
8938     switch (IntNo) {
8939     case Intrinsic::x86_sse2_pslli_w:
8940       NewIntNo = Intrinsic::x86_sse2_psll_w;
8941       break;
8942     case Intrinsic::x86_sse2_pslli_d:
8943       NewIntNo = Intrinsic::x86_sse2_psll_d;
8944       break;
8945     case Intrinsic::x86_sse2_pslli_q:
8946       NewIntNo = Intrinsic::x86_sse2_psll_q;
8947       break;
8948     case Intrinsic::x86_sse2_psrli_w:
8949       NewIntNo = Intrinsic::x86_sse2_psrl_w;
8950       break;
8951     case Intrinsic::x86_sse2_psrli_d:
8952       NewIntNo = Intrinsic::x86_sse2_psrl_d;
8953       break;
8954     case Intrinsic::x86_sse2_psrli_q:
8955       NewIntNo = Intrinsic::x86_sse2_psrl_q;
8956       break;
8957     case Intrinsic::x86_sse2_psrai_w:
8958       NewIntNo = Intrinsic::x86_sse2_psra_w;
8959       break;
8960     case Intrinsic::x86_sse2_psrai_d:
8961       NewIntNo = Intrinsic::x86_sse2_psra_d;
8962       break;
8963     default: {
8964       ShAmtVT = MVT::v2i32;
8965       switch (IntNo) {
8966       case Intrinsic::x86_mmx_pslli_w:
8967         NewIntNo = Intrinsic::x86_mmx_psll_w;
8968         break;
8969       case Intrinsic::x86_mmx_pslli_d:
8970         NewIntNo = Intrinsic::x86_mmx_psll_d;
8971         break;
8972       case Intrinsic::x86_mmx_pslli_q:
8973         NewIntNo = Intrinsic::x86_mmx_psll_q;
8974         break;
8975       case Intrinsic::x86_mmx_psrli_w:
8976         NewIntNo = Intrinsic::x86_mmx_psrl_w;
8977         break;
8978       case Intrinsic::x86_mmx_psrli_d:
8979         NewIntNo = Intrinsic::x86_mmx_psrl_d;
8980         break;
8981       case Intrinsic::x86_mmx_psrli_q:
8982         NewIntNo = Intrinsic::x86_mmx_psrl_q;
8983         break;
8984       case Intrinsic::x86_mmx_psrai_w:
8985         NewIntNo = Intrinsic::x86_mmx_psra_w;
8986         break;
8987       case Intrinsic::x86_mmx_psrai_d:
8988         NewIntNo = Intrinsic::x86_mmx_psra_d;
8989         break;
8990       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
8991       }
8992       break;
8993     }
8994     }
8995
8996     // The vector shift intrinsics with scalars uses 32b shift amounts but
8997     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
8998     // to be zero.
8999     SDValue ShOps[4];
9000     ShOps[0] = ShAmt;
9001     ShOps[1] = DAG.getConstant(0, MVT::i32);
9002     if (ShAmtVT == MVT::v4i32) {
9003       ShOps[2] = DAG.getUNDEF(MVT::i32);
9004       ShOps[3] = DAG.getUNDEF(MVT::i32);
9005       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
9006     } else {
9007       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
9008 // FIXME this must be lowered to get rid of the invalid type.
9009     }
9010
9011     EVT VT = Op.getValueType();
9012     ShAmt = DAG.getNode(ISD::BITCAST, dl, VT, ShAmt);
9013     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9014                        DAG.getConstant(NewIntNo, MVT::i32),
9015                        Op.getOperand(1), ShAmt);
9016   }
9017   }
9018 }
9019
9020 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
9021                                            SelectionDAG &DAG) const {
9022   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
9023   MFI->setReturnAddressIsTaken(true);
9024
9025   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
9026   DebugLoc dl = Op.getDebugLoc();
9027
9028   if (Depth > 0) {
9029     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
9030     SDValue Offset =
9031       DAG.getConstant(TD->getPointerSize(),
9032                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
9033     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
9034                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
9035                                    FrameAddr, Offset),
9036                        MachinePointerInfo(), false, false, 0);
9037   }
9038
9039   // Just load the return address.
9040   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
9041   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
9042                      RetAddrFI, MachinePointerInfo(), false, false, 0);
9043 }
9044
9045 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
9046   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
9047   MFI->setFrameAddressIsTaken(true);
9048
9049   EVT VT = Op.getValueType();
9050   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
9051   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
9052   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
9053   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
9054   while (Depth--)
9055     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
9056                             MachinePointerInfo(),
9057                             false, false, 0);
9058   return FrameAddr;
9059 }
9060
9061 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
9062                                                      SelectionDAG &DAG) const {
9063   return DAG.getIntPtrConstant(2*TD->getPointerSize());
9064 }
9065
9066 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
9067   MachineFunction &MF = DAG.getMachineFunction();
9068   SDValue Chain     = Op.getOperand(0);
9069   SDValue Offset    = Op.getOperand(1);
9070   SDValue Handler   = Op.getOperand(2);
9071   DebugLoc dl       = Op.getDebugLoc();
9072
9073   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl,
9074                                      Subtarget->is64Bit() ? X86::RBP : X86::EBP,
9075                                      getPointerTy());
9076   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
9077
9078   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), Frame,
9079                                   DAG.getIntPtrConstant(TD->getPointerSize()));
9080   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
9081   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
9082                        false, false, 0);
9083   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
9084   MF.getRegInfo().addLiveOut(StoreAddrReg);
9085
9086   return DAG.getNode(X86ISD::EH_RETURN, dl,
9087                      MVT::Other,
9088                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
9089 }
9090
9091 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
9092                                              SelectionDAG &DAG) const {
9093   SDValue Root = Op.getOperand(0);
9094   SDValue Trmp = Op.getOperand(1); // trampoline
9095   SDValue FPtr = Op.getOperand(2); // nested function
9096   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
9097   DebugLoc dl  = Op.getDebugLoc();
9098
9099   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
9100
9101   if (Subtarget->is64Bit()) {
9102     SDValue OutChains[6];
9103
9104     // Large code-model.
9105     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
9106     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
9107
9108     const unsigned char N86R10 = X86_MC::getX86RegNum(X86::R10);
9109     const unsigned char N86R11 = X86_MC::getX86RegNum(X86::R11);
9110
9111     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
9112
9113     // Load the pointer to the nested function into R11.
9114     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
9115     SDValue Addr = Trmp;
9116     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
9117                                 Addr, MachinePointerInfo(TrmpAddr),
9118                                 false, false, 0);
9119
9120     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9121                        DAG.getConstant(2, MVT::i64));
9122     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
9123                                 MachinePointerInfo(TrmpAddr, 2),
9124                                 false, false, 2);
9125
9126     // Load the 'nest' parameter value into R10.
9127     // R10 is specified in X86CallingConv.td
9128     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
9129     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9130                        DAG.getConstant(10, MVT::i64));
9131     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
9132                                 Addr, MachinePointerInfo(TrmpAddr, 10),
9133                                 false, false, 0);
9134
9135     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9136                        DAG.getConstant(12, MVT::i64));
9137     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
9138                                 MachinePointerInfo(TrmpAddr, 12),
9139                                 false, false, 2);
9140
9141     // Jump to the nested function.
9142     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
9143     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9144                        DAG.getConstant(20, MVT::i64));
9145     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
9146                                 Addr, MachinePointerInfo(TrmpAddr, 20),
9147                                 false, false, 0);
9148
9149     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
9150     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
9151                        DAG.getConstant(22, MVT::i64));
9152     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
9153                                 MachinePointerInfo(TrmpAddr, 22),
9154                                 false, false, 0);
9155
9156     SDValue Ops[] =
9157       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
9158     return DAG.getMergeValues(Ops, 2, dl);
9159   } else {
9160     const Function *Func =
9161       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
9162     CallingConv::ID CC = Func->getCallingConv();
9163     unsigned NestReg;
9164
9165     switch (CC) {
9166     default:
9167       llvm_unreachable("Unsupported calling convention");
9168     case CallingConv::C:
9169     case CallingConv::X86_StdCall: {
9170       // Pass 'nest' parameter in ECX.
9171       // Must be kept in sync with X86CallingConv.td
9172       NestReg = X86::ECX;
9173
9174       // Check that ECX wasn't needed by an 'inreg' parameter.
9175       FunctionType *FTy = Func->getFunctionType();
9176       const AttrListPtr &Attrs = Func->getAttributes();
9177
9178       if (!Attrs.isEmpty() && !Func->isVarArg()) {
9179         unsigned InRegCount = 0;
9180         unsigned Idx = 1;
9181
9182         for (FunctionType::param_iterator I = FTy->param_begin(),
9183              E = FTy->param_end(); I != E; ++I, ++Idx)
9184           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
9185             // FIXME: should only count parameters that are lowered to integers.
9186             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
9187
9188         if (InRegCount > 2) {
9189           report_fatal_error("Nest register in use - reduce number of inreg"
9190                              " parameters!");
9191         }
9192       }
9193       break;
9194     }
9195     case CallingConv::X86_FastCall:
9196     case CallingConv::X86_ThisCall:
9197     case CallingConv::Fast:
9198       // Pass 'nest' parameter in EAX.
9199       // Must be kept in sync with X86CallingConv.td
9200       NestReg = X86::EAX;
9201       break;
9202     }
9203
9204     SDValue OutChains[4];
9205     SDValue Addr, Disp;
9206
9207     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9208                        DAG.getConstant(10, MVT::i32));
9209     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
9210
9211     // This is storing the opcode for MOV32ri.
9212     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
9213     const unsigned char N86Reg = X86_MC::getX86RegNum(NestReg);
9214     OutChains[0] = DAG.getStore(Root, dl,
9215                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
9216                                 Trmp, MachinePointerInfo(TrmpAddr),
9217                                 false, false, 0);
9218
9219     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9220                        DAG.getConstant(1, MVT::i32));
9221     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
9222                                 MachinePointerInfo(TrmpAddr, 1),
9223                                 false, false, 1);
9224
9225     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
9226     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9227                        DAG.getConstant(5, MVT::i32));
9228     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
9229                                 MachinePointerInfo(TrmpAddr, 5),
9230                                 false, false, 1);
9231
9232     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
9233                        DAG.getConstant(6, MVT::i32));
9234     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
9235                                 MachinePointerInfo(TrmpAddr, 6),
9236                                 false, false, 1);
9237
9238     SDValue Ops[] =
9239       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
9240     return DAG.getMergeValues(Ops, 2, dl);
9241   }
9242 }
9243
9244 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
9245                                             SelectionDAG &DAG) const {
9246   /*
9247    The rounding mode is in bits 11:10 of FPSR, and has the following
9248    settings:
9249      00 Round to nearest
9250      01 Round to -inf
9251      10 Round to +inf
9252      11 Round to 0
9253
9254   FLT_ROUNDS, on the other hand, expects the following:
9255     -1 Undefined
9256      0 Round to 0
9257      1 Round to nearest
9258      2 Round to +inf
9259      3 Round to -inf
9260
9261   To perform the conversion, we do:
9262     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
9263   */
9264
9265   MachineFunction &MF = DAG.getMachineFunction();
9266   const TargetMachine &TM = MF.getTarget();
9267   const TargetFrameLowering &TFI = *TM.getFrameLowering();
9268   unsigned StackAlignment = TFI.getStackAlignment();
9269   EVT VT = Op.getValueType();
9270   DebugLoc DL = Op.getDebugLoc();
9271
9272   // Save FP Control Word to stack slot
9273   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
9274   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
9275
9276
9277   MachineMemOperand *MMO =
9278    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
9279                            MachineMemOperand::MOStore, 2, 2);
9280
9281   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
9282   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
9283                                           DAG.getVTList(MVT::Other),
9284                                           Ops, 2, MVT::i16, MMO);
9285
9286   // Load FP Control Word from stack slot
9287   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
9288                             MachinePointerInfo(), false, false, 0);
9289
9290   // Transform as necessary
9291   SDValue CWD1 =
9292     DAG.getNode(ISD::SRL, DL, MVT::i16,
9293                 DAG.getNode(ISD::AND, DL, MVT::i16,
9294                             CWD, DAG.getConstant(0x800, MVT::i16)),
9295                 DAG.getConstant(11, MVT::i8));
9296   SDValue CWD2 =
9297     DAG.getNode(ISD::SRL, DL, MVT::i16,
9298                 DAG.getNode(ISD::AND, DL, MVT::i16,
9299                             CWD, DAG.getConstant(0x400, MVT::i16)),
9300                 DAG.getConstant(9, MVT::i8));
9301
9302   SDValue RetVal =
9303     DAG.getNode(ISD::AND, DL, MVT::i16,
9304                 DAG.getNode(ISD::ADD, DL, MVT::i16,
9305                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
9306                             DAG.getConstant(1, MVT::i16)),
9307                 DAG.getConstant(3, MVT::i16));
9308
9309
9310   return DAG.getNode((VT.getSizeInBits() < 16 ?
9311                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
9312 }
9313
9314 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
9315   EVT VT = Op.getValueType();
9316   EVT OpVT = VT;
9317   unsigned NumBits = VT.getSizeInBits();
9318   DebugLoc dl = Op.getDebugLoc();
9319
9320   Op = Op.getOperand(0);
9321   if (VT == MVT::i8) {
9322     // Zero extend to i32 since there is not an i8 bsr.
9323     OpVT = MVT::i32;
9324     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
9325   }
9326
9327   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
9328   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
9329   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
9330
9331   // If src is zero (i.e. bsr sets ZF), returns NumBits.
9332   SDValue Ops[] = {
9333     Op,
9334     DAG.getConstant(NumBits+NumBits-1, OpVT),
9335     DAG.getConstant(X86::COND_E, MVT::i8),
9336     Op.getValue(1)
9337   };
9338   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
9339
9340   // Finally xor with NumBits-1.
9341   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
9342
9343   if (VT == MVT::i8)
9344     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
9345   return Op;
9346 }
9347
9348 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
9349   EVT VT = Op.getValueType();
9350   EVT OpVT = VT;
9351   unsigned NumBits = VT.getSizeInBits();
9352   DebugLoc dl = Op.getDebugLoc();
9353
9354   Op = Op.getOperand(0);
9355   if (VT == MVT::i8) {
9356     OpVT = MVT::i32;
9357     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
9358   }
9359
9360   // Issue a bsf (scan bits forward) which also sets EFLAGS.
9361   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
9362   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
9363
9364   // If src is zero (i.e. bsf sets ZF), returns NumBits.
9365   SDValue Ops[] = {
9366     Op,
9367     DAG.getConstant(NumBits, OpVT),
9368     DAG.getConstant(X86::COND_E, MVT::i8),
9369     Op.getValue(1)
9370   };
9371   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
9372
9373   if (VT == MVT::i8)
9374     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
9375   return Op;
9376 }
9377
9378 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
9379   EVT VT = Op.getValueType();
9380   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
9381   DebugLoc dl = Op.getDebugLoc();
9382
9383   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
9384   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
9385   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
9386   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
9387   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
9388   //
9389   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
9390   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
9391   //  return AloBlo + AloBhi + AhiBlo;
9392
9393   SDValue A = Op.getOperand(0);
9394   SDValue B = Op.getOperand(1);
9395
9396   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9397                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9398                        A, DAG.getConstant(32, MVT::i32));
9399   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9400                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9401                        B, DAG.getConstant(32, MVT::i32));
9402   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9403                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9404                        A, B);
9405   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9406                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9407                        A, Bhi);
9408   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9409                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
9410                        Ahi, B);
9411   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9412                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9413                        AloBhi, DAG.getConstant(32, MVT::i32));
9414   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9415                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9416                        AhiBlo, DAG.getConstant(32, MVT::i32));
9417   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
9418   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
9419   return Res;
9420 }
9421
9422 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
9423
9424   EVT VT = Op.getValueType();
9425   DebugLoc dl = Op.getDebugLoc();
9426   SDValue R = Op.getOperand(0);
9427   SDValue Amt = Op.getOperand(1);
9428   LLVMContext *Context = DAG.getContext();
9429
9430   if (!(Subtarget->hasSSE2() || Subtarget->hasAVX()))
9431     return SDValue();
9432
9433   // Decompose 256-bit shifts into smaller 128-bit shifts.
9434   if (VT.getSizeInBits() == 256) {
9435     int NumElems = VT.getVectorNumElements();
9436     MVT EltVT = VT.getVectorElementType().getSimpleVT();
9437     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
9438
9439     // Extract the two vectors
9440     SDValue V1 = Extract128BitVector(R, DAG.getConstant(0, MVT::i32), DAG, dl);
9441     SDValue V2 = Extract128BitVector(R, DAG.getConstant(NumElems/2, MVT::i32),
9442                                      DAG, dl);
9443
9444     // Recreate the shift amount vectors
9445     SmallVector<SDValue, 4> Amt1Csts;
9446     SmallVector<SDValue, 4> Amt2Csts;
9447     for (int i = 0; i < NumElems/2; ++i)
9448       Amt1Csts.push_back(Amt->getOperand(i));
9449     for (int i = NumElems/2; i < NumElems; ++i)
9450       Amt2Csts.push_back(Amt->getOperand(i));
9451
9452     SDValue Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT,
9453                                &Amt1Csts[0], NumElems/2);
9454     SDValue Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT,
9455                                &Amt2Csts[0], NumElems/2);
9456
9457     // Issue new vector shifts for the smaller types
9458     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
9459     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
9460
9461     // Concatenate the result back
9462     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
9463   }
9464
9465   // Optimize shl/srl/sra with constant shift amount.
9466   if (isSplatVector(Amt.getNode())) {
9467     SDValue SclrAmt = Amt->getOperand(0);
9468     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(SclrAmt)) {
9469       uint64_t ShiftAmt = C->getZExtValue();
9470
9471       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SHL)
9472        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9473                      DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9474                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9475
9476       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SHL)
9477        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9478                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9479                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9480
9481       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SHL)
9482        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9483                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9484                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9485
9486       if (VT == MVT::v2i64 && Op.getOpcode() == ISD::SRL)
9487        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9488                      DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9489                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9490
9491       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRL)
9492        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9493                      DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9494                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9495
9496       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRL)
9497        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9498                      DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9499                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9500
9501       if (VT == MVT::v4i32 && Op.getOpcode() == ISD::SRA)
9502        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9503                      DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9504                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9505
9506       if (VT == MVT::v8i16 && Op.getOpcode() == ISD::SRA)
9507        return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9508                      DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9509                      R, DAG.getConstant(ShiftAmt, MVT::i32));
9510     }
9511   }
9512
9513   // Lower SHL with variable shift amount.
9514   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
9515     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9516                      DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9517                      Op.getOperand(1), DAG.getConstant(23, MVT::i32));
9518
9519     ConstantInt *CI = ConstantInt::get(*Context, APInt(32, 0x3f800000U));
9520
9521     std::vector<Constant*> CV(4, CI);
9522     Constant *C = ConstantVector::get(CV);
9523     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9524     SDValue Addend = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9525                                  MachinePointerInfo::getConstantPool(),
9526                                  false, false, 16);
9527
9528     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Addend);
9529     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
9530     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
9531     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
9532   }
9533   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
9534     // a = a << 5;
9535     Op = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9536                      DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9537                      Op.getOperand(1), DAG.getConstant(5, MVT::i32));
9538
9539     ConstantInt *CM1 = ConstantInt::get(*Context, APInt(8, 15));
9540     ConstantInt *CM2 = ConstantInt::get(*Context, APInt(8, 63));
9541
9542     std::vector<Constant*> CVM1(16, CM1);
9543     std::vector<Constant*> CVM2(16, CM2);
9544     Constant *C = ConstantVector::get(CVM1);
9545     SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9546     SDValue M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9547                             MachinePointerInfo::getConstantPool(),
9548                             false, false, 16);
9549
9550     // r = pblendv(r, psllw(r & (char16)15, 4), a);
9551     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9552     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9553                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9554                     DAG.getConstant(4, MVT::i32));
9555     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9556     // a += a
9557     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9558
9559     C = ConstantVector::get(CVM2);
9560     CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
9561     M = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
9562                     MachinePointerInfo::getConstantPool(),
9563                     false, false, 16);
9564
9565     // r = pblendv(r, psllw(r & (char16)63, 2), a);
9566     M = DAG.getNode(ISD::AND, dl, VT, R, M);
9567     M = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9568                     DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32), M,
9569                     DAG.getConstant(2, MVT::i32));
9570     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT, R, M, Op);
9571     // a += a
9572     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
9573
9574     // return pblendv(r, r+r, a);
9575     R = DAG.getNode(X86ISD::PBLENDVB, dl, VT,
9576                     R, DAG.getNode(ISD::ADD, dl, VT, R, R), Op);
9577     return R;
9578   }
9579   return SDValue();
9580 }
9581
9582 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
9583   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
9584   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
9585   // looks for this combo and may remove the "setcc" instruction if the "setcc"
9586   // has only one use.
9587   SDNode *N = Op.getNode();
9588   SDValue LHS = N->getOperand(0);
9589   SDValue RHS = N->getOperand(1);
9590   unsigned BaseOp = 0;
9591   unsigned Cond = 0;
9592   DebugLoc DL = Op.getDebugLoc();
9593   switch (Op.getOpcode()) {
9594   default: llvm_unreachable("Unknown ovf instruction!");
9595   case ISD::SADDO:
9596     // A subtract of one will be selected as a INC. Note that INC doesn't
9597     // set CF, so we can't do this for UADDO.
9598     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9599       if (C->isOne()) {
9600         BaseOp = X86ISD::INC;
9601         Cond = X86::COND_O;
9602         break;
9603       }
9604     BaseOp = X86ISD::ADD;
9605     Cond = X86::COND_O;
9606     break;
9607   case ISD::UADDO:
9608     BaseOp = X86ISD::ADD;
9609     Cond = X86::COND_B;
9610     break;
9611   case ISD::SSUBO:
9612     // A subtract of one will be selected as a DEC. Note that DEC doesn't
9613     // set CF, so we can't do this for USUBO.
9614     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
9615       if (C->isOne()) {
9616         BaseOp = X86ISD::DEC;
9617         Cond = X86::COND_O;
9618         break;
9619       }
9620     BaseOp = X86ISD::SUB;
9621     Cond = X86::COND_O;
9622     break;
9623   case ISD::USUBO:
9624     BaseOp = X86ISD::SUB;
9625     Cond = X86::COND_B;
9626     break;
9627   case ISD::SMULO:
9628     BaseOp = X86ISD::SMUL;
9629     Cond = X86::COND_O;
9630     break;
9631   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
9632     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
9633                                  MVT::i32);
9634     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
9635
9636     SDValue SetCC =
9637       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9638                   DAG.getConstant(X86::COND_O, MVT::i32),
9639                   SDValue(Sum.getNode(), 2));
9640
9641     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
9642   }
9643   }
9644
9645   // Also sets EFLAGS.
9646   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
9647   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
9648
9649   SDValue SetCC =
9650     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
9651                 DAG.getConstant(Cond, MVT::i32),
9652                 SDValue(Sum.getNode(), 1));
9653
9654   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
9655 }
9656
9657 SDValue X86TargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const{
9658   DebugLoc dl = Op.getDebugLoc();
9659   SDNode* Node = Op.getNode();
9660   EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
9661   EVT VT = Node->getValueType(0);
9662
9663   if (Subtarget->hasSSE2() && VT.isVector()) {
9664     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
9665                         ExtraVT.getScalarType().getSizeInBits();
9666     SDValue ShAmt = DAG.getConstant(BitsDiff, MVT::i32);
9667
9668     unsigned SHLIntrinsicsID = 0;
9669     unsigned SRAIntrinsicsID = 0;
9670     switch (VT.getSimpleVT().SimpleTy) {
9671       default:
9672         return SDValue();
9673       case MVT::v2i64: {
9674         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_q;
9675         SRAIntrinsicsID = 0;
9676         break;
9677       }
9678       case MVT::v4i32: {
9679         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_d;
9680         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_d;
9681         break;
9682       }
9683       case MVT::v8i16: {
9684         SHLIntrinsicsID = Intrinsic::x86_sse2_pslli_w;
9685         SRAIntrinsicsID = Intrinsic::x86_sse2_psrai_w;
9686         break;
9687       }
9688     }
9689
9690     SDValue Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9691                          DAG.getConstant(SHLIntrinsicsID, MVT::i32),
9692                          Node->getOperand(0), ShAmt);
9693
9694     // In case of 1 bit sext, no need to shr
9695     if (ExtraVT.getScalarType().getSizeInBits() == 1) return Tmp1;
9696
9697     if (SRAIntrinsicsID) {
9698       Tmp1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
9699                          DAG.getConstant(SRAIntrinsicsID, MVT::i32),
9700                          Tmp1, ShAmt);
9701     }
9702     return Tmp1;
9703   }
9704
9705   return SDValue();
9706 }
9707
9708
9709 SDValue X86TargetLowering::LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const{
9710   DebugLoc dl = Op.getDebugLoc();
9711
9712   // Go ahead and emit the fence on x86-64 even if we asked for no-sse2.
9713   // There isn't any reason to disable it if the target processor supports it.
9714   if (!Subtarget->hasSSE2() && !Subtarget->is64Bit()) {
9715     SDValue Chain = Op.getOperand(0);
9716     SDValue Zero = DAG.getConstant(0, MVT::i32);
9717     SDValue Ops[] = {
9718       DAG.getRegister(X86::ESP, MVT::i32), // Base
9719       DAG.getTargetConstant(1, MVT::i8),   // Scale
9720       DAG.getRegister(0, MVT::i32),        // Index
9721       DAG.getTargetConstant(0, MVT::i32),  // Disp
9722       DAG.getRegister(0, MVT::i32),        // Segment.
9723       Zero,
9724       Chain
9725     };
9726     SDNode *Res =
9727       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
9728                           array_lengthof(Ops));
9729     return SDValue(Res, 0);
9730   }
9731
9732   unsigned isDev = cast<ConstantSDNode>(Op.getOperand(5))->getZExtValue();
9733   if (!isDev)
9734     return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
9735
9736   unsigned Op1 = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
9737   unsigned Op2 = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
9738   unsigned Op3 = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
9739   unsigned Op4 = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
9740
9741   // def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
9742   if (!Op1 && !Op2 && !Op3 && Op4)
9743     return DAG.getNode(X86ISD::SFENCE, dl, MVT::Other, Op.getOperand(0));
9744
9745   // def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
9746   if (Op1 && !Op2 && !Op3 && !Op4)
9747     return DAG.getNode(X86ISD::LFENCE, dl, MVT::Other, Op.getOperand(0));
9748
9749   // def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm), (i8 1)),
9750   //           (MFENCE)>;
9751   return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
9752 }
9753
9754 SDValue X86TargetLowering::LowerATOMIC_FENCE(SDValue Op,
9755                                              SelectionDAG &DAG) const {
9756   DebugLoc dl = Op.getDebugLoc();
9757   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
9758     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
9759   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
9760     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
9761
9762   // The only fence that needs an instruction is a sequentially-consistent
9763   // cross-thread fence.
9764   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
9765     // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
9766     // no-sse2). There isn't any reason to disable it if the target processor
9767     // supports it.
9768     if (Subtarget->hasSSE2() || Subtarget->is64Bit())
9769       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
9770
9771     SDValue Chain = Op.getOperand(0);
9772     SDValue Zero = DAG.getConstant(0, MVT::i32);
9773     SDValue Ops[] = {
9774       DAG.getRegister(X86::ESP, MVT::i32), // Base
9775       DAG.getTargetConstant(1, MVT::i8),   // Scale
9776       DAG.getRegister(0, MVT::i32),        // Index
9777       DAG.getTargetConstant(0, MVT::i32),  // Disp
9778       DAG.getRegister(0, MVT::i32),        // Segment.
9779       Zero,
9780       Chain
9781     };
9782     SDNode *Res =
9783       DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops,
9784                          array_lengthof(Ops));
9785     return SDValue(Res, 0);
9786   }
9787
9788   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
9789   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
9790 }
9791
9792
9793 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
9794   EVT T = Op.getValueType();
9795   DebugLoc DL = Op.getDebugLoc();
9796   unsigned Reg = 0;
9797   unsigned size = 0;
9798   switch(T.getSimpleVT().SimpleTy) {
9799   default:
9800     assert(false && "Invalid value type!");
9801   case MVT::i8:  Reg = X86::AL;  size = 1; break;
9802   case MVT::i16: Reg = X86::AX;  size = 2; break;
9803   case MVT::i32: Reg = X86::EAX; size = 4; break;
9804   case MVT::i64:
9805     assert(Subtarget->is64Bit() && "Node not type legal!");
9806     Reg = X86::RAX; size = 8;
9807     break;
9808   }
9809   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
9810                                     Op.getOperand(2), SDValue());
9811   SDValue Ops[] = { cpIn.getValue(0),
9812                     Op.getOperand(1),
9813                     Op.getOperand(3),
9814                     DAG.getTargetConstant(size, MVT::i8),
9815                     cpIn.getValue(1) };
9816   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9817   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
9818   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
9819                                            Ops, 5, T, MMO);
9820   SDValue cpOut =
9821     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
9822   return cpOut;
9823 }
9824
9825 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
9826                                                  SelectionDAG &DAG) const {
9827   assert(Subtarget->is64Bit() && "Result not type legalized?");
9828   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
9829   SDValue TheChain = Op.getOperand(0);
9830   DebugLoc dl = Op.getDebugLoc();
9831   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
9832   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
9833   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
9834                                    rax.getValue(2));
9835   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
9836                             DAG.getConstant(32, MVT::i8));
9837   SDValue Ops[] = {
9838     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
9839     rdx.getValue(1)
9840   };
9841   return DAG.getMergeValues(Ops, 2, dl);
9842 }
9843
9844 SDValue X86TargetLowering::LowerBITCAST(SDValue Op,
9845                                             SelectionDAG &DAG) const {
9846   EVT SrcVT = Op.getOperand(0).getValueType();
9847   EVT DstVT = Op.getValueType();
9848   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
9849          Subtarget->hasMMX() && "Unexpected custom BITCAST");
9850   assert((DstVT == MVT::i64 ||
9851           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
9852          "Unexpected custom BITCAST");
9853   // i64 <=> MMX conversions are Legal.
9854   if (SrcVT==MVT::i64 && DstVT.isVector())
9855     return Op;
9856   if (DstVT==MVT::i64 && SrcVT.isVector())
9857     return Op;
9858   // MMX <=> MMX conversions are Legal.
9859   if (SrcVT.isVector() && DstVT.isVector())
9860     return Op;
9861   // All other conversions need to be expanded.
9862   return SDValue();
9863 }
9864
9865 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
9866   SDNode *Node = Op.getNode();
9867   DebugLoc dl = Node->getDebugLoc();
9868   EVT T = Node->getValueType(0);
9869   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
9870                               DAG.getConstant(0, T), Node->getOperand(2));
9871   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
9872                        cast<AtomicSDNode>(Node)->getMemoryVT(),
9873                        Node->getOperand(0),
9874                        Node->getOperand(1), negOp,
9875                        cast<AtomicSDNode>(Node)->getSrcValue(),
9876                        cast<AtomicSDNode>(Node)->getAlignment(),
9877                        cast<AtomicSDNode>(Node)->getOrdering(),
9878                        cast<AtomicSDNode>(Node)->getSynchScope());
9879 }
9880
9881 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
9882   EVT VT = Op.getNode()->getValueType(0);
9883
9884   // Let legalize expand this if it isn't a legal type yet.
9885   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
9886     return SDValue();
9887
9888   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
9889
9890   unsigned Opc;
9891   bool ExtraOp = false;
9892   switch (Op.getOpcode()) {
9893   default: assert(0 && "Invalid code");
9894   case ISD::ADDC: Opc = X86ISD::ADD; break;
9895   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
9896   case ISD::SUBC: Opc = X86ISD::SUB; break;
9897   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
9898   }
9899
9900   if (!ExtraOp)
9901     return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9902                        Op.getOperand(1));
9903   return DAG.getNode(Opc, Op->getDebugLoc(), VTs, Op.getOperand(0),
9904                      Op.getOperand(1), Op.getOperand(2));
9905 }
9906
9907 /// LowerOperation - Provide custom lowering hooks for some operations.
9908 ///
9909 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
9910   switch (Op.getOpcode()) {
9911   default: llvm_unreachable("Should not custom lower this!");
9912   case ISD::SIGN_EXTEND_INREG:  return LowerSIGN_EXTEND_INREG(Op,DAG);
9913   case ISD::MEMBARRIER:         return LowerMEMBARRIER(Op,DAG);
9914   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op,DAG);
9915   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
9916   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
9917   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
9918   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
9919   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
9920   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
9921   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
9922   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op, DAG);
9923   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, DAG);
9924   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
9925   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
9926   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
9927   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
9928   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
9929   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
9930   case ISD::SHL_PARTS:
9931   case ISD::SRA_PARTS:
9932   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
9933   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
9934   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
9935   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
9936   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
9937   case ISD::FABS:               return LowerFABS(Op, DAG);
9938   case ISD::FNEG:               return LowerFNEG(Op, DAG);
9939   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
9940   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
9941   case ISD::SETCC:              return LowerSETCC(Op, DAG);
9942   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
9943   case ISD::SELECT:             return LowerSELECT(Op, DAG);
9944   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
9945   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
9946   case ISD::VASTART:            return LowerVASTART(Op, DAG);
9947   case ISD::VAARG:              return LowerVAARG(Op, DAG);
9948   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
9949   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
9950   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
9951   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
9952   case ISD::FRAME_TO_ARGS_OFFSET:
9953                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
9954   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
9955   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
9956   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
9957   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
9958   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
9959   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
9960   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
9961   case ISD::SRA:
9962   case ISD::SRL:
9963   case ISD::SHL:                return LowerShift(Op, DAG);
9964   case ISD::SADDO:
9965   case ISD::UADDO:
9966   case ISD::SSUBO:
9967   case ISD::USUBO:
9968   case ISD::SMULO:
9969   case ISD::UMULO:              return LowerXALUO(Op, DAG);
9970   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
9971   case ISD::BITCAST:            return LowerBITCAST(Op, DAG);
9972   case ISD::ADDC:
9973   case ISD::ADDE:
9974   case ISD::SUBC:
9975   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
9976   }
9977 }
9978
9979 void X86TargetLowering::
9980 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
9981                         SelectionDAG &DAG, unsigned NewOp) const {
9982   EVT T = Node->getValueType(0);
9983   DebugLoc dl = Node->getDebugLoc();
9984   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
9985
9986   SDValue Chain = Node->getOperand(0);
9987   SDValue In1 = Node->getOperand(1);
9988   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9989                              Node->getOperand(2), DAG.getIntPtrConstant(0));
9990   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
9991                              Node->getOperand(2), DAG.getIntPtrConstant(1));
9992   SDValue Ops[] = { Chain, In1, In2L, In2H };
9993   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
9994   SDValue Result =
9995     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
9996                             cast<MemSDNode>(Node)->getMemOperand());
9997   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
9998   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
9999   Results.push_back(Result.getValue(2));
10000 }
10001
10002 /// ReplaceNodeResults - Replace a node with an illegal result type
10003 /// with a new node built out of custom code.
10004 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
10005                                            SmallVectorImpl<SDValue>&Results,
10006                                            SelectionDAG &DAG) const {
10007   DebugLoc dl = N->getDebugLoc();
10008   switch (N->getOpcode()) {
10009   default:
10010     assert(false && "Do not know how to custom type legalize this operation!");
10011     return;
10012   case ISD::SIGN_EXTEND_INREG:
10013   case ISD::ADDC:
10014   case ISD::ADDE:
10015   case ISD::SUBC:
10016   case ISD::SUBE:
10017     // We don't want to expand or promote these.
10018     return;
10019   case ISD::FP_TO_SINT: {
10020     std::pair<SDValue,SDValue> Vals =
10021         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
10022     SDValue FIST = Vals.first, StackSlot = Vals.second;
10023     if (FIST.getNode() != 0) {
10024       EVT VT = N->getValueType(0);
10025       // Return a load from the stack slot.
10026       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
10027                                     MachinePointerInfo(), false, false, 0));
10028     }
10029     return;
10030   }
10031   case ISD::READCYCLECOUNTER: {
10032     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
10033     SDValue TheChain = N->getOperand(0);
10034     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
10035     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
10036                                      rd.getValue(1));
10037     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
10038                                      eax.getValue(2));
10039     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
10040     SDValue Ops[] = { eax, edx };
10041     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
10042     Results.push_back(edx.getValue(1));
10043     return;
10044   }
10045   case ISD::ATOMIC_CMP_SWAP: {
10046     EVT T = N->getValueType(0);
10047     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
10048     SDValue cpInL, cpInH;
10049     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
10050                         DAG.getConstant(0, MVT::i32));
10051     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
10052                         DAG.getConstant(1, MVT::i32));
10053     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
10054     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
10055                              cpInL.getValue(1));
10056     SDValue swapInL, swapInH;
10057     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
10058                           DAG.getConstant(0, MVT::i32));
10059     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
10060                           DAG.getConstant(1, MVT::i32));
10061     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
10062                                cpInH.getValue(1));
10063     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
10064                                swapInL.getValue(1));
10065     SDValue Ops[] = { swapInH.getValue(0),
10066                       N->getOperand(1),
10067                       swapInH.getValue(1) };
10068     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
10069     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
10070     SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG8_DAG, dl, Tys,
10071                                              Ops, 3, T, MMO);
10072     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
10073                                         MVT::i32, Result.getValue(1));
10074     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
10075                                         MVT::i32, cpOutL.getValue(2));
10076     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
10077     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
10078     Results.push_back(cpOutH.getValue(1));
10079     return;
10080   }
10081   case ISD::ATOMIC_LOAD_ADD:
10082     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
10083     return;
10084   case ISD::ATOMIC_LOAD_AND:
10085     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
10086     return;
10087   case ISD::ATOMIC_LOAD_NAND:
10088     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
10089     return;
10090   case ISD::ATOMIC_LOAD_OR:
10091     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
10092     return;
10093   case ISD::ATOMIC_LOAD_SUB:
10094     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
10095     return;
10096   case ISD::ATOMIC_LOAD_XOR:
10097     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
10098     return;
10099   case ISD::ATOMIC_SWAP:
10100     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
10101     return;
10102   }
10103 }
10104
10105 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
10106   switch (Opcode) {
10107   default: return NULL;
10108   case X86ISD::BSF:                return "X86ISD::BSF";
10109   case X86ISD::BSR:                return "X86ISD::BSR";
10110   case X86ISD::SHLD:               return "X86ISD::SHLD";
10111   case X86ISD::SHRD:               return "X86ISD::SHRD";
10112   case X86ISD::FAND:               return "X86ISD::FAND";
10113   case X86ISD::FOR:                return "X86ISD::FOR";
10114   case X86ISD::FXOR:               return "X86ISD::FXOR";
10115   case X86ISD::FSRL:               return "X86ISD::FSRL";
10116   case X86ISD::FILD:               return "X86ISD::FILD";
10117   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
10118   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
10119   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
10120   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
10121   case X86ISD::FLD:                return "X86ISD::FLD";
10122   case X86ISD::FST:                return "X86ISD::FST";
10123   case X86ISD::CALL:               return "X86ISD::CALL";
10124   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
10125   case X86ISD::BT:                 return "X86ISD::BT";
10126   case X86ISD::CMP:                return "X86ISD::CMP";
10127   case X86ISD::COMI:               return "X86ISD::COMI";
10128   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
10129   case X86ISD::SETCC:              return "X86ISD::SETCC";
10130   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
10131   case X86ISD::FSETCCsd:           return "X86ISD::FSETCCsd";
10132   case X86ISD::FSETCCss:           return "X86ISD::FSETCCss";
10133   case X86ISD::CMOV:               return "X86ISD::CMOV";
10134   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
10135   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
10136   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
10137   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
10138   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
10139   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
10140   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
10141   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
10142   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
10143   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
10144   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
10145   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
10146   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
10147   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
10148   case X86ISD::PSIGNB:             return "X86ISD::PSIGNB";
10149   case X86ISD::PSIGNW:             return "X86ISD::PSIGNW";
10150   case X86ISD::PSIGND:             return "X86ISD::PSIGND";
10151   case X86ISD::PBLENDVB:           return "X86ISD::PBLENDVB";
10152   case X86ISD::FMAX:               return "X86ISD::FMAX";
10153   case X86ISD::FMIN:               return "X86ISD::FMIN";
10154   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
10155   case X86ISD::FRCP:               return "X86ISD::FRCP";
10156   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
10157   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
10158   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
10159   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
10160   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
10161   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
10162   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
10163   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
10164   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
10165   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
10166   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
10167   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
10168   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
10169   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
10170   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
10171   case X86ISD::VSHL:               return "X86ISD::VSHL";
10172   case X86ISD::VSRL:               return "X86ISD::VSRL";
10173   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
10174   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
10175   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
10176   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
10177   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
10178   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
10179   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
10180   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
10181   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
10182   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
10183   case X86ISD::ADD:                return "X86ISD::ADD";
10184   case X86ISD::SUB:                return "X86ISD::SUB";
10185   case X86ISD::ADC:                return "X86ISD::ADC";
10186   case X86ISD::SBB:                return "X86ISD::SBB";
10187   case X86ISD::SMUL:               return "X86ISD::SMUL";
10188   case X86ISD::UMUL:               return "X86ISD::UMUL";
10189   case X86ISD::INC:                return "X86ISD::INC";
10190   case X86ISD::DEC:                return "X86ISD::DEC";
10191   case X86ISD::OR:                 return "X86ISD::OR";
10192   case X86ISD::XOR:                return "X86ISD::XOR";
10193   case X86ISD::AND:                return "X86ISD::AND";
10194   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
10195   case X86ISD::PTEST:              return "X86ISD::PTEST";
10196   case X86ISD::TESTP:              return "X86ISD::TESTP";
10197   case X86ISD::PALIGN:             return "X86ISD::PALIGN";
10198   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
10199   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
10200   case X86ISD::PSHUFHW_LD:         return "X86ISD::PSHUFHW_LD";
10201   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
10202   case X86ISD::PSHUFLW_LD:         return "X86ISD::PSHUFLW_LD";
10203   case X86ISD::SHUFPS:             return "X86ISD::SHUFPS";
10204   case X86ISD::SHUFPD:             return "X86ISD::SHUFPD";
10205   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
10206   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
10207   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
10208   case X86ISD::MOVHLPD:            return "X86ISD::MOVHLPD";
10209   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
10210   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
10211   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
10212   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
10213   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
10214   case X86ISD::MOVSHDUP_LD:        return "X86ISD::MOVSHDUP_LD";
10215   case X86ISD::MOVSLDUP_LD:        return "X86ISD::MOVSLDUP_LD";
10216   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
10217   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
10218   case X86ISD::UNPCKLPS:           return "X86ISD::UNPCKLPS";
10219   case X86ISD::UNPCKLPD:           return "X86ISD::UNPCKLPD";
10220   case X86ISD::VUNPCKLPDY:         return "X86ISD::VUNPCKLPDY";
10221   case X86ISD::UNPCKHPS:           return "X86ISD::UNPCKHPS";
10222   case X86ISD::UNPCKHPD:           return "X86ISD::UNPCKHPD";
10223   case X86ISD::PUNPCKLBW:          return "X86ISD::PUNPCKLBW";
10224   case X86ISD::PUNPCKLWD:          return "X86ISD::PUNPCKLWD";
10225   case X86ISD::PUNPCKLDQ:          return "X86ISD::PUNPCKLDQ";
10226   case X86ISD::PUNPCKLQDQ:         return "X86ISD::PUNPCKLQDQ";
10227   case X86ISD::PUNPCKHBW:          return "X86ISD::PUNPCKHBW";
10228   case X86ISD::PUNPCKHWD:          return "X86ISD::PUNPCKHWD";
10229   case X86ISD::PUNPCKHDQ:          return "X86ISD::PUNPCKHDQ";
10230   case X86ISD::PUNPCKHQDQ:         return "X86ISD::PUNPCKHQDQ";
10231   case X86ISD::VPERMILPS:          return "X86ISD::VPERMILPS";
10232   case X86ISD::VPERMILPSY:         return "X86ISD::VPERMILPSY";
10233   case X86ISD::VPERMILPD:          return "X86ISD::VPERMILPD";
10234   case X86ISD::VPERMILPDY:         return "X86ISD::VPERMILPDY";
10235   case X86ISD::VPERM2F128:         return "X86ISD::VPERM2F128";
10236   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
10237   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
10238   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
10239   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
10240   }
10241 }
10242
10243 // isLegalAddressingMode - Return true if the addressing mode represented
10244 // by AM is legal for this target, for a load/store of the specified type.
10245 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
10246                                               Type *Ty) const {
10247   // X86 supports extremely general addressing modes.
10248   CodeModel::Model M = getTargetMachine().getCodeModel();
10249   Reloc::Model R = getTargetMachine().getRelocationModel();
10250
10251   // X86 allows a sign-extended 32-bit immediate field as a displacement.
10252   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
10253     return false;
10254
10255   if (AM.BaseGV) {
10256     unsigned GVFlags =
10257       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
10258
10259     // If a reference to this global requires an extra load, we can't fold it.
10260     if (isGlobalStubReference(GVFlags))
10261       return false;
10262
10263     // If BaseGV requires a register for the PIC base, we cannot also have a
10264     // BaseReg specified.
10265     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
10266       return false;
10267
10268     // If lower 4G is not available, then we must use rip-relative addressing.
10269     if ((M != CodeModel::Small || R != Reloc::Static) &&
10270         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
10271       return false;
10272   }
10273
10274   switch (AM.Scale) {
10275   case 0:
10276   case 1:
10277   case 2:
10278   case 4:
10279   case 8:
10280     // These scales always work.
10281     break;
10282   case 3:
10283   case 5:
10284   case 9:
10285     // These scales are formed with basereg+scalereg.  Only accept if there is
10286     // no basereg yet.
10287     if (AM.HasBaseReg)
10288       return false;
10289     break;
10290   default:  // Other stuff never works.
10291     return false;
10292   }
10293
10294   return true;
10295 }
10296
10297
10298 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
10299   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
10300     return false;
10301   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
10302   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
10303   if (NumBits1 <= NumBits2)
10304     return false;
10305   return true;
10306 }
10307
10308 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
10309   if (!VT1.isInteger() || !VT2.isInteger())
10310     return false;
10311   unsigned NumBits1 = VT1.getSizeInBits();
10312   unsigned NumBits2 = VT2.getSizeInBits();
10313   if (NumBits1 <= NumBits2)
10314     return false;
10315   return true;
10316 }
10317
10318 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
10319   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
10320   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
10321 }
10322
10323 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
10324   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
10325   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
10326 }
10327
10328 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
10329   // i16 instructions are longer (0x66 prefix) and potentially slower.
10330   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
10331 }
10332
10333 /// isShuffleMaskLegal - Targets can use this to indicate that they only
10334 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
10335 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
10336 /// are assumed to be legal.
10337 bool
10338 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
10339                                       EVT VT) const {
10340   // Very little shuffling can be done for 64-bit vectors right now.
10341   if (VT.getSizeInBits() == 64)
10342     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
10343
10344   // FIXME: pshufb, blends, shifts.
10345   return (VT.getVectorNumElements() == 2 ||
10346           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
10347           isMOVLMask(M, VT) ||
10348           isSHUFPMask(M, VT) ||
10349           isPSHUFDMask(M, VT) ||
10350           isPSHUFHWMask(M, VT) ||
10351           isPSHUFLWMask(M, VT) ||
10352           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
10353           isUNPCKLMask(M, VT) ||
10354           isUNPCKHMask(M, VT) ||
10355           isUNPCKL_v_undef_Mask(M, VT) ||
10356           isUNPCKH_v_undef_Mask(M, VT));
10357 }
10358
10359 bool
10360 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
10361                                           EVT VT) const {
10362   unsigned NumElts = VT.getVectorNumElements();
10363   // FIXME: This collection of masks seems suspect.
10364   if (NumElts == 2)
10365     return true;
10366   if (NumElts == 4 && VT.getSizeInBits() == 128) {
10367     return (isMOVLMask(Mask, VT)  ||
10368             isCommutedMOVLMask(Mask, VT, true) ||
10369             isSHUFPMask(Mask, VT) ||
10370             isCommutedSHUFPMask(Mask, VT));
10371   }
10372   return false;
10373 }
10374
10375 //===----------------------------------------------------------------------===//
10376 //                           X86 Scheduler Hooks
10377 //===----------------------------------------------------------------------===//
10378
10379 // private utility function
10380 MachineBasicBlock *
10381 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
10382                                                        MachineBasicBlock *MBB,
10383                                                        unsigned regOpc,
10384                                                        unsigned immOpc,
10385                                                        unsigned LoadOpc,
10386                                                        unsigned CXchgOpc,
10387                                                        unsigned notOpc,
10388                                                        unsigned EAXreg,
10389                                                        TargetRegisterClass *RC,
10390                                                        bool invSrc) const {
10391   // For the atomic bitwise operator, we generate
10392   //   thisMBB:
10393   //   newMBB:
10394   //     ld  t1 = [bitinstr.addr]
10395   //     op  t2 = t1, [bitinstr.val]
10396   //     mov EAX = t1
10397   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
10398   //     bz  newMBB
10399   //     fallthrough -->nextMBB
10400   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10401   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10402   MachineFunction::iterator MBBIter = MBB;
10403   ++MBBIter;
10404
10405   /// First build the CFG
10406   MachineFunction *F = MBB->getParent();
10407   MachineBasicBlock *thisMBB = MBB;
10408   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10409   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10410   F->insert(MBBIter, newMBB);
10411   F->insert(MBBIter, nextMBB);
10412
10413   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10414   nextMBB->splice(nextMBB->begin(), thisMBB,
10415                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10416                   thisMBB->end());
10417   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10418
10419   // Update thisMBB to fall through to newMBB
10420   thisMBB->addSuccessor(newMBB);
10421
10422   // newMBB jumps to itself and fall through to nextMBB
10423   newMBB->addSuccessor(nextMBB);
10424   newMBB->addSuccessor(newMBB);
10425
10426   // Insert instructions into newMBB based on incoming instruction
10427   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
10428          "unexpected number of operands");
10429   DebugLoc dl = bInstr->getDebugLoc();
10430   MachineOperand& destOper = bInstr->getOperand(0);
10431   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10432   int numArgs = bInstr->getNumOperands() - 1;
10433   for (int i=0; i < numArgs; ++i)
10434     argOpers[i] = &bInstr->getOperand(i+1);
10435
10436   // x86 address has 4 operands: base, index, scale, and displacement
10437   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10438   int valArgIndx = lastAddrIndx + 1;
10439
10440   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10441   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
10442   for (int i=0; i <= lastAddrIndx; ++i)
10443     (*MIB).addOperand(*argOpers[i]);
10444
10445   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
10446   if (invSrc) {
10447     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
10448   }
10449   else
10450     tt = t1;
10451
10452   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10453   assert((argOpers[valArgIndx]->isReg() ||
10454           argOpers[valArgIndx]->isImm()) &&
10455          "invalid operand");
10456   if (argOpers[valArgIndx]->isReg())
10457     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
10458   else
10459     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
10460   MIB.addReg(tt);
10461   (*MIB).addOperand(*argOpers[valArgIndx]);
10462
10463   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), EAXreg);
10464   MIB.addReg(t1);
10465
10466   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
10467   for (int i=0; i <= lastAddrIndx; ++i)
10468     (*MIB).addOperand(*argOpers[i]);
10469   MIB.addReg(t2);
10470   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10471   (*MIB).setMemRefs(bInstr->memoperands_begin(),
10472                     bInstr->memoperands_end());
10473
10474   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
10475   MIB.addReg(EAXreg);
10476
10477   // insert branch
10478   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10479
10480   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
10481   return nextMBB;
10482 }
10483
10484 // private utility function:  64 bit atomics on 32 bit host.
10485 MachineBasicBlock *
10486 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
10487                                                        MachineBasicBlock *MBB,
10488                                                        unsigned regOpcL,
10489                                                        unsigned regOpcH,
10490                                                        unsigned immOpcL,
10491                                                        unsigned immOpcH,
10492                                                        bool invSrc) const {
10493   // For the atomic bitwise operator, we generate
10494   //   thisMBB (instructions are in pairs, except cmpxchg8b)
10495   //     ld t1,t2 = [bitinstr.addr]
10496   //   newMBB:
10497   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
10498   //     op  t5, t6 <- out1, out2, [bitinstr.val]
10499   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
10500   //     mov ECX, EBX <- t5, t6
10501   //     mov EAX, EDX <- t1, t2
10502   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
10503   //     mov t3, t4 <- EAX, EDX
10504   //     bz  newMBB
10505   //     result in out1, out2
10506   //     fallthrough -->nextMBB
10507
10508   const TargetRegisterClass *RC = X86::GR32RegisterClass;
10509   const unsigned LoadOpc = X86::MOV32rm;
10510   const unsigned NotOpc = X86::NOT32r;
10511   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10512   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10513   MachineFunction::iterator MBBIter = MBB;
10514   ++MBBIter;
10515
10516   /// First build the CFG
10517   MachineFunction *F = MBB->getParent();
10518   MachineBasicBlock *thisMBB = MBB;
10519   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10520   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10521   F->insert(MBBIter, newMBB);
10522   F->insert(MBBIter, nextMBB);
10523
10524   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10525   nextMBB->splice(nextMBB->begin(), thisMBB,
10526                   llvm::next(MachineBasicBlock::iterator(bInstr)),
10527                   thisMBB->end());
10528   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10529
10530   // Update thisMBB to fall through to newMBB
10531   thisMBB->addSuccessor(newMBB);
10532
10533   // newMBB jumps to itself and fall through to nextMBB
10534   newMBB->addSuccessor(nextMBB);
10535   newMBB->addSuccessor(newMBB);
10536
10537   DebugLoc dl = bInstr->getDebugLoc();
10538   // Insert instructions into newMBB based on incoming instruction
10539   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
10540   assert(bInstr->getNumOperands() < X86::AddrNumOperands + 14 &&
10541          "unexpected number of operands");
10542   MachineOperand& dest1Oper = bInstr->getOperand(0);
10543   MachineOperand& dest2Oper = bInstr->getOperand(1);
10544   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10545   for (int i=0; i < 2 + X86::AddrNumOperands; ++i) {
10546     argOpers[i] = &bInstr->getOperand(i+2);
10547
10548     // We use some of the operands multiple times, so conservatively just
10549     // clear any kill flags that might be present.
10550     if (argOpers[i]->isReg() && argOpers[i]->isUse())
10551       argOpers[i]->setIsKill(false);
10552   }
10553
10554   // x86 address has 5 operands: base, index, scale, displacement, and segment.
10555   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10556
10557   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
10558   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
10559   for (int i=0; i <= lastAddrIndx; ++i)
10560     (*MIB).addOperand(*argOpers[i]);
10561   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
10562   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
10563   // add 4 to displacement.
10564   for (int i=0; i <= lastAddrIndx-2; ++i)
10565     (*MIB).addOperand(*argOpers[i]);
10566   MachineOperand newOp3 = *(argOpers[3]);
10567   if (newOp3.isImm())
10568     newOp3.setImm(newOp3.getImm()+4);
10569   else
10570     newOp3.setOffset(newOp3.getOffset()+4);
10571   (*MIB).addOperand(newOp3);
10572   (*MIB).addOperand(*argOpers[lastAddrIndx]);
10573
10574   // t3/4 are defined later, at the bottom of the loop
10575   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
10576   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
10577   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
10578     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
10579   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
10580     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
10581
10582   // The subsequent operations should be using the destination registers of
10583   //the PHI instructions.
10584   if (invSrc) {
10585     t1 = F->getRegInfo().createVirtualRegister(RC);
10586     t2 = F->getRegInfo().createVirtualRegister(RC);
10587     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
10588     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
10589   } else {
10590     t1 = dest1Oper.getReg();
10591     t2 = dest2Oper.getReg();
10592   }
10593
10594   int valArgIndx = lastAddrIndx + 1;
10595   assert((argOpers[valArgIndx]->isReg() ||
10596           argOpers[valArgIndx]->isImm()) &&
10597          "invalid operand");
10598   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
10599   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
10600   if (argOpers[valArgIndx]->isReg())
10601     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
10602   else
10603     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
10604   if (regOpcL != X86::MOV32rr)
10605     MIB.addReg(t1);
10606   (*MIB).addOperand(*argOpers[valArgIndx]);
10607   assert(argOpers[valArgIndx + 1]->isReg() ==
10608          argOpers[valArgIndx]->isReg());
10609   assert(argOpers[valArgIndx + 1]->isImm() ==
10610          argOpers[valArgIndx]->isImm());
10611   if (argOpers[valArgIndx + 1]->isReg())
10612     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
10613   else
10614     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
10615   if (regOpcH != X86::MOV32rr)
10616     MIB.addReg(t2);
10617   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
10618
10619   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
10620   MIB.addReg(t1);
10621   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EDX);
10622   MIB.addReg(t2);
10623
10624   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EBX);
10625   MIB.addReg(t5);
10626   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::ECX);
10627   MIB.addReg(t6);
10628
10629   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
10630   for (int i=0; i <= lastAddrIndx; ++i)
10631     (*MIB).addOperand(*argOpers[i]);
10632
10633   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10634   (*MIB).setMemRefs(bInstr->memoperands_begin(),
10635                     bInstr->memoperands_end());
10636
10637   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t3);
10638   MIB.addReg(X86::EAX);
10639   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t4);
10640   MIB.addReg(X86::EDX);
10641
10642   // insert branch
10643   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10644
10645   bInstr->eraseFromParent();   // The pseudo instruction is gone now.
10646   return nextMBB;
10647 }
10648
10649 // private utility function
10650 MachineBasicBlock *
10651 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
10652                                                       MachineBasicBlock *MBB,
10653                                                       unsigned cmovOpc) const {
10654   // For the atomic min/max operator, we generate
10655   //   thisMBB:
10656   //   newMBB:
10657   //     ld t1 = [min/max.addr]
10658   //     mov t2 = [min/max.val]
10659   //     cmp  t1, t2
10660   //     cmov[cond] t2 = t1
10661   //     mov EAX = t1
10662   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
10663   //     bz   newMBB
10664   //     fallthrough -->nextMBB
10665   //
10666   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10667   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10668   MachineFunction::iterator MBBIter = MBB;
10669   ++MBBIter;
10670
10671   /// First build the CFG
10672   MachineFunction *F = MBB->getParent();
10673   MachineBasicBlock *thisMBB = MBB;
10674   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
10675   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
10676   F->insert(MBBIter, newMBB);
10677   F->insert(MBBIter, nextMBB);
10678
10679   // Transfer the remainder of thisMBB and its successor edges to nextMBB.
10680   nextMBB->splice(nextMBB->begin(), thisMBB,
10681                   llvm::next(MachineBasicBlock::iterator(mInstr)),
10682                   thisMBB->end());
10683   nextMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10684
10685   // Update thisMBB to fall through to newMBB
10686   thisMBB->addSuccessor(newMBB);
10687
10688   // newMBB jumps to newMBB and fall through to nextMBB
10689   newMBB->addSuccessor(nextMBB);
10690   newMBB->addSuccessor(newMBB);
10691
10692   DebugLoc dl = mInstr->getDebugLoc();
10693   // Insert instructions into newMBB based on incoming instruction
10694   assert(mInstr->getNumOperands() < X86::AddrNumOperands + 4 &&
10695          "unexpected number of operands");
10696   MachineOperand& destOper = mInstr->getOperand(0);
10697   MachineOperand* argOpers[2 + X86::AddrNumOperands];
10698   int numArgs = mInstr->getNumOperands() - 1;
10699   for (int i=0; i < numArgs; ++i)
10700     argOpers[i] = &mInstr->getOperand(i+1);
10701
10702   // x86 address has 4 operands: base, index, scale, and displacement
10703   int lastAddrIndx = X86::AddrNumOperands - 1; // [0,3]
10704   int valArgIndx = lastAddrIndx + 1;
10705
10706   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10707   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
10708   for (int i=0; i <= lastAddrIndx; ++i)
10709     (*MIB).addOperand(*argOpers[i]);
10710
10711   // We only support register and immediate values
10712   assert((argOpers[valArgIndx]->isReg() ||
10713           argOpers[valArgIndx]->isImm()) &&
10714          "invalid operand");
10715
10716   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10717   if (argOpers[valArgIndx]->isReg())
10718     MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), t2);
10719   else
10720     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
10721   (*MIB).addOperand(*argOpers[valArgIndx]);
10722
10723   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), X86::EAX);
10724   MIB.addReg(t1);
10725
10726   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
10727   MIB.addReg(t1);
10728   MIB.addReg(t2);
10729
10730   // Generate movc
10731   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
10732   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
10733   MIB.addReg(t2);
10734   MIB.addReg(t1);
10735
10736   // Cmp and exchange if none has modified the memory location
10737   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
10738   for (int i=0; i <= lastAddrIndx; ++i)
10739     (*MIB).addOperand(*argOpers[i]);
10740   MIB.addReg(t3);
10741   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
10742   (*MIB).setMemRefs(mInstr->memoperands_begin(),
10743                     mInstr->memoperands_end());
10744
10745   MIB = BuildMI(newMBB, dl, TII->get(TargetOpcode::COPY), destOper.getReg());
10746   MIB.addReg(X86::EAX);
10747
10748   // insert branch
10749   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
10750
10751   mInstr->eraseFromParent();   // The pseudo instruction is gone now.
10752   return nextMBB;
10753 }
10754
10755 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
10756 // or XMM0_V32I8 in AVX all of this code can be replaced with that
10757 // in the .td file.
10758 MachineBasicBlock *
10759 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
10760                             unsigned numArgs, bool memArg) const {
10761   assert((Subtarget->hasSSE42() || Subtarget->hasAVX()) &&
10762          "Target must have SSE4.2 or AVX features enabled");
10763
10764   DebugLoc dl = MI->getDebugLoc();
10765   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10766   unsigned Opc;
10767   if (!Subtarget->hasAVX()) {
10768     if (memArg)
10769       Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
10770     else
10771       Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
10772   } else {
10773     if (memArg)
10774       Opc = numArgs == 3 ? X86::VPCMPISTRM128rm : X86::VPCMPESTRM128rm;
10775     else
10776       Opc = numArgs == 3 ? X86::VPCMPISTRM128rr : X86::VPCMPESTRM128rr;
10777   }
10778
10779   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
10780   for (unsigned i = 0; i < numArgs; ++i) {
10781     MachineOperand &Op = MI->getOperand(i+1);
10782     if (!(Op.isReg() && Op.isImplicit()))
10783       MIB.addOperand(Op);
10784   }
10785   BuildMI(*BB, MI, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
10786     .addReg(X86::XMM0);
10787
10788   MI->eraseFromParent();
10789   return BB;
10790 }
10791
10792 MachineBasicBlock *
10793 X86TargetLowering::EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB) const {
10794   DebugLoc dl = MI->getDebugLoc();
10795   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10796
10797   // Address into RAX/EAX, other two args into ECX, EDX.
10798   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
10799   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
10800   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
10801   for (int i = 0; i < X86::AddrNumOperands; ++i)
10802     MIB.addOperand(MI->getOperand(i));
10803
10804   unsigned ValOps = X86::AddrNumOperands;
10805   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10806     .addReg(MI->getOperand(ValOps).getReg());
10807   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
10808     .addReg(MI->getOperand(ValOps+1).getReg());
10809
10810   // The instruction doesn't actually take any operands though.
10811   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
10812
10813   MI->eraseFromParent(); // The pseudo is gone now.
10814   return BB;
10815 }
10816
10817 MachineBasicBlock *
10818 X86TargetLowering::EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const {
10819   DebugLoc dl = MI->getDebugLoc();
10820   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10821
10822   // First arg in ECX, the second in EAX.
10823   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
10824     .addReg(MI->getOperand(0).getReg());
10825   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EAX)
10826     .addReg(MI->getOperand(1).getReg());
10827
10828   // The instruction doesn't actually take any operands though.
10829   BuildMI(*BB, MI, dl, TII->get(X86::MWAITrr));
10830
10831   MI->eraseFromParent(); // The pseudo is gone now.
10832   return BB;
10833 }
10834
10835 MachineBasicBlock *
10836 X86TargetLowering::EmitVAARG64WithCustomInserter(
10837                    MachineInstr *MI,
10838                    MachineBasicBlock *MBB) const {
10839   // Emit va_arg instruction on X86-64.
10840
10841   // Operands to this pseudo-instruction:
10842   // 0  ) Output        : destination address (reg)
10843   // 1-5) Input         : va_list address (addr, i64mem)
10844   // 6  ) ArgSize       : Size (in bytes) of vararg type
10845   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
10846   // 8  ) Align         : Alignment of type
10847   // 9  ) EFLAGS (implicit-def)
10848
10849   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
10850   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
10851
10852   unsigned DestReg = MI->getOperand(0).getReg();
10853   MachineOperand &Base = MI->getOperand(1);
10854   MachineOperand &Scale = MI->getOperand(2);
10855   MachineOperand &Index = MI->getOperand(3);
10856   MachineOperand &Disp = MI->getOperand(4);
10857   MachineOperand &Segment = MI->getOperand(5);
10858   unsigned ArgSize = MI->getOperand(6).getImm();
10859   unsigned ArgMode = MI->getOperand(7).getImm();
10860   unsigned Align = MI->getOperand(8).getImm();
10861
10862   // Memory Reference
10863   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
10864   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
10865   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
10866
10867   // Machine Information
10868   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
10869   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
10870   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
10871   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
10872   DebugLoc DL = MI->getDebugLoc();
10873
10874   // struct va_list {
10875   //   i32   gp_offset
10876   //   i32   fp_offset
10877   //   i64   overflow_area (address)
10878   //   i64   reg_save_area (address)
10879   // }
10880   // sizeof(va_list) = 24
10881   // alignment(va_list) = 8
10882
10883   unsigned TotalNumIntRegs = 6;
10884   unsigned TotalNumXMMRegs = 8;
10885   bool UseGPOffset = (ArgMode == 1);
10886   bool UseFPOffset = (ArgMode == 2);
10887   unsigned MaxOffset = TotalNumIntRegs * 8 +
10888                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
10889
10890   /* Align ArgSize to a multiple of 8 */
10891   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
10892   bool NeedsAlign = (Align > 8);
10893
10894   MachineBasicBlock *thisMBB = MBB;
10895   MachineBasicBlock *overflowMBB;
10896   MachineBasicBlock *offsetMBB;
10897   MachineBasicBlock *endMBB;
10898
10899   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
10900   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
10901   unsigned OffsetReg = 0;
10902
10903   if (!UseGPOffset && !UseFPOffset) {
10904     // If we only pull from the overflow region, we don't create a branch.
10905     // We don't need to alter control flow.
10906     OffsetDestReg = 0; // unused
10907     OverflowDestReg = DestReg;
10908
10909     offsetMBB = NULL;
10910     overflowMBB = thisMBB;
10911     endMBB = thisMBB;
10912   } else {
10913     // First emit code to check if gp_offset (or fp_offset) is below the bound.
10914     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
10915     // If not, pull from overflow_area. (branch to overflowMBB)
10916     //
10917     //       thisMBB
10918     //         |     .
10919     //         |        .
10920     //     offsetMBB   overflowMBB
10921     //         |        .
10922     //         |     .
10923     //        endMBB
10924
10925     // Registers for the PHI in endMBB
10926     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
10927     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
10928
10929     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
10930     MachineFunction *MF = MBB->getParent();
10931     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10932     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10933     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
10934
10935     MachineFunction::iterator MBBIter = MBB;
10936     ++MBBIter;
10937
10938     // Insert the new basic blocks
10939     MF->insert(MBBIter, offsetMBB);
10940     MF->insert(MBBIter, overflowMBB);
10941     MF->insert(MBBIter, endMBB);
10942
10943     // Transfer the remainder of MBB and its successor edges to endMBB.
10944     endMBB->splice(endMBB->begin(), thisMBB,
10945                     llvm::next(MachineBasicBlock::iterator(MI)),
10946                     thisMBB->end());
10947     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
10948
10949     // Make offsetMBB and overflowMBB successors of thisMBB
10950     thisMBB->addSuccessor(offsetMBB);
10951     thisMBB->addSuccessor(overflowMBB);
10952
10953     // endMBB is a successor of both offsetMBB and overflowMBB
10954     offsetMBB->addSuccessor(endMBB);
10955     overflowMBB->addSuccessor(endMBB);
10956
10957     // Load the offset value into a register
10958     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
10959     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
10960       .addOperand(Base)
10961       .addOperand(Scale)
10962       .addOperand(Index)
10963       .addDisp(Disp, UseFPOffset ? 4 : 0)
10964       .addOperand(Segment)
10965       .setMemRefs(MMOBegin, MMOEnd);
10966
10967     // Check if there is enough room left to pull this argument.
10968     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
10969       .addReg(OffsetReg)
10970       .addImm(MaxOffset + 8 - ArgSizeA8);
10971
10972     // Branch to "overflowMBB" if offset >= max
10973     // Fall through to "offsetMBB" otherwise
10974     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
10975       .addMBB(overflowMBB);
10976   }
10977
10978   // In offsetMBB, emit code to use the reg_save_area.
10979   if (offsetMBB) {
10980     assert(OffsetReg != 0);
10981
10982     // Read the reg_save_area address.
10983     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
10984     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
10985       .addOperand(Base)
10986       .addOperand(Scale)
10987       .addOperand(Index)
10988       .addDisp(Disp, 16)
10989       .addOperand(Segment)
10990       .setMemRefs(MMOBegin, MMOEnd);
10991
10992     // Zero-extend the offset
10993     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
10994       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
10995         .addImm(0)
10996         .addReg(OffsetReg)
10997         .addImm(X86::sub_32bit);
10998
10999     // Add the offset to the reg_save_area to get the final address.
11000     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
11001       .addReg(OffsetReg64)
11002       .addReg(RegSaveReg);
11003
11004     // Compute the offset for the next argument
11005     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
11006     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
11007       .addReg(OffsetReg)
11008       .addImm(UseFPOffset ? 16 : 8);
11009
11010     // Store it back into the va_list.
11011     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
11012       .addOperand(Base)
11013       .addOperand(Scale)
11014       .addOperand(Index)
11015       .addDisp(Disp, UseFPOffset ? 4 : 0)
11016       .addOperand(Segment)
11017       .addReg(NextOffsetReg)
11018       .setMemRefs(MMOBegin, MMOEnd);
11019
11020     // Jump to endMBB
11021     BuildMI(offsetMBB, DL, TII->get(X86::JMP_4))
11022       .addMBB(endMBB);
11023   }
11024
11025   //
11026   // Emit code to use overflow area
11027   //
11028
11029   // Load the overflow_area address into a register.
11030   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
11031   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
11032     .addOperand(Base)
11033     .addOperand(Scale)
11034     .addOperand(Index)
11035     .addDisp(Disp, 8)
11036     .addOperand(Segment)
11037     .setMemRefs(MMOBegin, MMOEnd);
11038
11039   // If we need to align it, do so. Otherwise, just copy the address
11040   // to OverflowDestReg.
11041   if (NeedsAlign) {
11042     // Align the overflow address
11043     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
11044     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
11045
11046     // aligned_addr = (addr + (align-1)) & ~(align-1)
11047     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
11048       .addReg(OverflowAddrReg)
11049       .addImm(Align-1);
11050
11051     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
11052       .addReg(TmpReg)
11053       .addImm(~(uint64_t)(Align-1));
11054   } else {
11055     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
11056       .addReg(OverflowAddrReg);
11057   }
11058
11059   // Compute the next overflow address after this argument.
11060   // (the overflow address should be kept 8-byte aligned)
11061   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
11062   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
11063     .addReg(OverflowDestReg)
11064     .addImm(ArgSizeA8);
11065
11066   // Store the new overflow address.
11067   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
11068     .addOperand(Base)
11069     .addOperand(Scale)
11070     .addOperand(Index)
11071     .addDisp(Disp, 8)
11072     .addOperand(Segment)
11073     .addReg(NextAddrReg)
11074     .setMemRefs(MMOBegin, MMOEnd);
11075
11076   // If we branched, emit the PHI to the front of endMBB.
11077   if (offsetMBB) {
11078     BuildMI(*endMBB, endMBB->begin(), DL,
11079             TII->get(X86::PHI), DestReg)
11080       .addReg(OffsetDestReg).addMBB(offsetMBB)
11081       .addReg(OverflowDestReg).addMBB(overflowMBB);
11082   }
11083
11084   // Erase the pseudo instruction
11085   MI->eraseFromParent();
11086
11087   return endMBB;
11088 }
11089
11090 MachineBasicBlock *
11091 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
11092                                                  MachineInstr *MI,
11093                                                  MachineBasicBlock *MBB) const {
11094   // Emit code to save XMM registers to the stack. The ABI says that the
11095   // number of registers to save is given in %al, so it's theoretically
11096   // possible to do an indirect jump trick to avoid saving all of them,
11097   // however this code takes a simpler approach and just executes all
11098   // of the stores if %al is non-zero. It's less code, and it's probably
11099   // easier on the hardware branch predictor, and stores aren't all that
11100   // expensive anyway.
11101
11102   // Create the new basic blocks. One block contains all the XMM stores,
11103   // and one block is the final destination regardless of whether any
11104   // stores were performed.
11105   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
11106   MachineFunction *F = MBB->getParent();
11107   MachineFunction::iterator MBBIter = MBB;
11108   ++MBBIter;
11109   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
11110   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
11111   F->insert(MBBIter, XMMSaveMBB);
11112   F->insert(MBBIter, EndMBB);
11113
11114   // Transfer the remainder of MBB and its successor edges to EndMBB.
11115   EndMBB->splice(EndMBB->begin(), MBB,
11116                  llvm::next(MachineBasicBlock::iterator(MI)),
11117                  MBB->end());
11118   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
11119
11120   // The original block will now fall through to the XMM save block.
11121   MBB->addSuccessor(XMMSaveMBB);
11122   // The XMMSaveMBB will fall through to the end block.
11123   XMMSaveMBB->addSuccessor(EndMBB);
11124
11125   // Now add the instructions.
11126   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11127   DebugLoc DL = MI->getDebugLoc();
11128
11129   unsigned CountReg = MI->getOperand(0).getReg();
11130   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
11131   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
11132
11133   if (!Subtarget->isTargetWin64()) {
11134     // If %al is 0, branch around the XMM save block.
11135     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
11136     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
11137     MBB->addSuccessor(EndMBB);
11138   }
11139
11140   // In the XMM save block, save all the XMM argument registers.
11141   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
11142     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
11143     MachineMemOperand *MMO =
11144       F->getMachineMemOperand(
11145           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
11146         MachineMemOperand::MOStore,
11147         /*Size=*/16, /*Align=*/16);
11148     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
11149       .addFrameIndex(RegSaveFrameIndex)
11150       .addImm(/*Scale=*/1)
11151       .addReg(/*IndexReg=*/0)
11152       .addImm(/*Disp=*/Offset)
11153       .addReg(/*Segment=*/0)
11154       .addReg(MI->getOperand(i).getReg())
11155       .addMemOperand(MMO);
11156   }
11157
11158   MI->eraseFromParent();   // The pseudo instruction is gone now.
11159
11160   return EndMBB;
11161 }
11162
11163 MachineBasicBlock *
11164 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
11165                                      MachineBasicBlock *BB) const {
11166   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11167   DebugLoc DL = MI->getDebugLoc();
11168
11169   // To "insert" a SELECT_CC instruction, we actually have to insert the
11170   // diamond control-flow pattern.  The incoming instruction knows the
11171   // destination vreg to set, the condition code register to branch on, the
11172   // true/false values to select between, and a branch opcode to use.
11173   const BasicBlock *LLVM_BB = BB->getBasicBlock();
11174   MachineFunction::iterator It = BB;
11175   ++It;
11176
11177   //  thisMBB:
11178   //  ...
11179   //   TrueVal = ...
11180   //   cmpTY ccX, r1, r2
11181   //   bCC copy1MBB
11182   //   fallthrough --> copy0MBB
11183   MachineBasicBlock *thisMBB = BB;
11184   MachineFunction *F = BB->getParent();
11185   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
11186   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
11187   F->insert(It, copy0MBB);
11188   F->insert(It, sinkMBB);
11189
11190   // If the EFLAGS register isn't dead in the terminator, then claim that it's
11191   // live into the sink and copy blocks.
11192   const MachineFunction *MF = BB->getParent();
11193   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
11194   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
11195
11196   for (unsigned I = 0, E = MI->getNumOperands(); I != E; ++I) {
11197     const MachineOperand &MO = MI->getOperand(I);
11198     if (!MO.isReg() || !MO.isUse() || MO.isKill()) continue;
11199     unsigned Reg = MO.getReg();
11200     if (Reg != X86::EFLAGS) continue;
11201     copy0MBB->addLiveIn(Reg);
11202     sinkMBB->addLiveIn(Reg);
11203   }
11204
11205   // Transfer the remainder of BB and its successor edges to sinkMBB.
11206   sinkMBB->splice(sinkMBB->begin(), BB,
11207                   llvm::next(MachineBasicBlock::iterator(MI)),
11208                   BB->end());
11209   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
11210
11211   // Add the true and fallthrough blocks as its successors.
11212   BB->addSuccessor(copy0MBB);
11213   BB->addSuccessor(sinkMBB);
11214
11215   // Create the conditional branch instruction.
11216   unsigned Opc =
11217     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
11218   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
11219
11220   //  copy0MBB:
11221   //   %FalseValue = ...
11222   //   # fallthrough to sinkMBB
11223   copy0MBB->addSuccessor(sinkMBB);
11224
11225   //  sinkMBB:
11226   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
11227   //  ...
11228   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
11229           TII->get(X86::PHI), MI->getOperand(0).getReg())
11230     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
11231     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
11232
11233   MI->eraseFromParent();   // The pseudo instruction is gone now.
11234   return sinkMBB;
11235 }
11236
11237 MachineBasicBlock *
11238 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
11239                                           MachineBasicBlock *BB) const {
11240   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11241   DebugLoc DL = MI->getDebugLoc();
11242
11243   assert(!Subtarget->isTargetEnvMacho());
11244
11245   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
11246   // non-trivial part is impdef of ESP.
11247
11248   if (Subtarget->isTargetWin64()) {
11249     if (Subtarget->isTargetCygMing()) {
11250       // ___chkstk(Mingw64):
11251       // Clobbers R10, R11, RAX and EFLAGS.
11252       // Updates RSP.
11253       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
11254         .addExternalSymbol("___chkstk")
11255         .addReg(X86::RAX, RegState::Implicit)
11256         .addReg(X86::RSP, RegState::Implicit)
11257         .addReg(X86::RAX, RegState::Define | RegState::Implicit)
11258         .addReg(X86::RSP, RegState::Define | RegState::Implicit)
11259         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11260     } else {
11261       // __chkstk(MSVCRT): does not update stack pointer.
11262       // Clobbers R10, R11 and EFLAGS.
11263       // FIXME: RAX(allocated size) might be reused and not killed.
11264       BuildMI(*BB, MI, DL, TII->get(X86::W64ALLOCA))
11265         .addExternalSymbol("__chkstk")
11266         .addReg(X86::RAX, RegState::Implicit)
11267         .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11268       // RAX has the offset to subtracted from RSP.
11269       BuildMI(*BB, MI, DL, TII->get(X86::SUB64rr), X86::RSP)
11270         .addReg(X86::RSP)
11271         .addReg(X86::RAX);
11272     }
11273   } else {
11274     const char *StackProbeSymbol =
11275       Subtarget->isTargetWindows() ? "_chkstk" : "_alloca";
11276
11277     BuildMI(*BB, MI, DL, TII->get(X86::CALLpcrel32))
11278       .addExternalSymbol(StackProbeSymbol)
11279       .addReg(X86::EAX, RegState::Implicit)
11280       .addReg(X86::ESP, RegState::Implicit)
11281       .addReg(X86::EAX, RegState::Define | RegState::Implicit)
11282       .addReg(X86::ESP, RegState::Define | RegState::Implicit)
11283       .addReg(X86::EFLAGS, RegState::Define | RegState::Implicit);
11284   }
11285
11286   MI->eraseFromParent();   // The pseudo instruction is gone now.
11287   return BB;
11288 }
11289
11290 MachineBasicBlock *
11291 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
11292                                       MachineBasicBlock *BB) const {
11293   // This is pretty easy.  We're taking the value that we received from
11294   // our load from the relocation, sticking it in either RDI (x86-64)
11295   // or EAX and doing an indirect call.  The return value will then
11296   // be in the normal return register.
11297   const X86InstrInfo *TII
11298     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
11299   DebugLoc DL = MI->getDebugLoc();
11300   MachineFunction *F = BB->getParent();
11301
11302   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
11303   assert(MI->getOperand(3).isGlobal() && "This should be a global");
11304
11305   if (Subtarget->is64Bit()) {
11306     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11307                                       TII->get(X86::MOV64rm), X86::RDI)
11308     .addReg(X86::RIP)
11309     .addImm(0).addReg(0)
11310     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11311                       MI->getOperand(3).getTargetFlags())
11312     .addReg(0);
11313     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
11314     addDirectMem(MIB, X86::RDI);
11315   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
11316     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11317                                       TII->get(X86::MOV32rm), X86::EAX)
11318     .addReg(0)
11319     .addImm(0).addReg(0)
11320     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11321                       MI->getOperand(3).getTargetFlags())
11322     .addReg(0);
11323     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
11324     addDirectMem(MIB, X86::EAX);
11325   } else {
11326     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
11327                                       TII->get(X86::MOV32rm), X86::EAX)
11328     .addReg(TII->getGlobalBaseReg(F))
11329     .addImm(0).addReg(0)
11330     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
11331                       MI->getOperand(3).getTargetFlags())
11332     .addReg(0);
11333     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
11334     addDirectMem(MIB, X86::EAX);
11335   }
11336
11337   MI->eraseFromParent(); // The pseudo instruction is gone now.
11338   return BB;
11339 }
11340
11341 MachineBasicBlock *
11342 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
11343                                                MachineBasicBlock *BB) const {
11344   switch (MI->getOpcode()) {
11345   default: assert(false && "Unexpected instr type to insert");
11346   case X86::TAILJMPd64:
11347   case X86::TAILJMPr64:
11348   case X86::TAILJMPm64:
11349     assert(!"TAILJMP64 would not be touched here.");
11350   case X86::TCRETURNdi64:
11351   case X86::TCRETURNri64:
11352   case X86::TCRETURNmi64:
11353     // Defs of TCRETURNxx64 has Win64's callee-saved registers, as subset.
11354     // On AMD64, additional defs should be added before register allocation.
11355     if (!Subtarget->isTargetWin64()) {
11356       MI->addRegisterDefined(X86::RSI);
11357       MI->addRegisterDefined(X86::RDI);
11358       MI->addRegisterDefined(X86::XMM6);
11359       MI->addRegisterDefined(X86::XMM7);
11360       MI->addRegisterDefined(X86::XMM8);
11361       MI->addRegisterDefined(X86::XMM9);
11362       MI->addRegisterDefined(X86::XMM10);
11363       MI->addRegisterDefined(X86::XMM11);
11364       MI->addRegisterDefined(X86::XMM12);
11365       MI->addRegisterDefined(X86::XMM13);
11366       MI->addRegisterDefined(X86::XMM14);
11367       MI->addRegisterDefined(X86::XMM15);
11368     }
11369     return BB;
11370   case X86::WIN_ALLOCA:
11371     return EmitLoweredWinAlloca(MI, BB);
11372   case X86::TLSCall_32:
11373   case X86::TLSCall_64:
11374     return EmitLoweredTLSCall(MI, BB);
11375   case X86::CMOV_GR8:
11376   case X86::CMOV_FR32:
11377   case X86::CMOV_FR64:
11378   case X86::CMOV_V4F32:
11379   case X86::CMOV_V2F64:
11380   case X86::CMOV_V2I64:
11381   case X86::CMOV_V8F32:
11382   case X86::CMOV_V4F64:
11383   case X86::CMOV_V4I64:
11384   case X86::CMOV_GR16:
11385   case X86::CMOV_GR32:
11386   case X86::CMOV_RFP32:
11387   case X86::CMOV_RFP64:
11388   case X86::CMOV_RFP80:
11389     return EmitLoweredSelect(MI, BB);
11390
11391   case X86::FP32_TO_INT16_IN_MEM:
11392   case X86::FP32_TO_INT32_IN_MEM:
11393   case X86::FP32_TO_INT64_IN_MEM:
11394   case X86::FP64_TO_INT16_IN_MEM:
11395   case X86::FP64_TO_INT32_IN_MEM:
11396   case X86::FP64_TO_INT64_IN_MEM:
11397   case X86::FP80_TO_INT16_IN_MEM:
11398   case X86::FP80_TO_INT32_IN_MEM:
11399   case X86::FP80_TO_INT64_IN_MEM: {
11400     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
11401     DebugLoc DL = MI->getDebugLoc();
11402
11403     // Change the floating point control register to use "round towards zero"
11404     // mode when truncating to an integer value.
11405     MachineFunction *F = BB->getParent();
11406     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
11407     addFrameReference(BuildMI(*BB, MI, DL,
11408                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
11409
11410     // Load the old value of the high byte of the control word...
11411     unsigned OldCW =
11412       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
11413     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
11414                       CWFrameIdx);
11415
11416     // Set the high part to be round to zero...
11417     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
11418       .addImm(0xC7F);
11419
11420     // Reload the modified control word now...
11421     addFrameReference(BuildMI(*BB, MI, DL,
11422                               TII->get(X86::FLDCW16m)), CWFrameIdx);
11423
11424     // Restore the memory image of control word to original value
11425     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
11426       .addReg(OldCW);
11427
11428     // Get the X86 opcode to use.
11429     unsigned Opc;
11430     switch (MI->getOpcode()) {
11431     default: llvm_unreachable("illegal opcode!");
11432     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
11433     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
11434     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
11435     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
11436     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
11437     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
11438     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
11439     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
11440     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
11441     }
11442
11443     X86AddressMode AM;
11444     MachineOperand &Op = MI->getOperand(0);
11445     if (Op.isReg()) {
11446       AM.BaseType = X86AddressMode::RegBase;
11447       AM.Base.Reg = Op.getReg();
11448     } else {
11449       AM.BaseType = X86AddressMode::FrameIndexBase;
11450       AM.Base.FrameIndex = Op.getIndex();
11451     }
11452     Op = MI->getOperand(1);
11453     if (Op.isImm())
11454       AM.Scale = Op.getImm();
11455     Op = MI->getOperand(2);
11456     if (Op.isImm())
11457       AM.IndexReg = Op.getImm();
11458     Op = MI->getOperand(3);
11459     if (Op.isGlobal()) {
11460       AM.GV = Op.getGlobal();
11461     } else {
11462       AM.Disp = Op.getImm();
11463     }
11464     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
11465                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
11466
11467     // Reload the original control word now.
11468     addFrameReference(BuildMI(*BB, MI, DL,
11469                               TII->get(X86::FLDCW16m)), CWFrameIdx);
11470
11471     MI->eraseFromParent();   // The pseudo instruction is gone now.
11472     return BB;
11473   }
11474     // String/text processing lowering.
11475   case X86::PCMPISTRM128REG:
11476   case X86::VPCMPISTRM128REG:
11477     return EmitPCMP(MI, BB, 3, false /* in-mem */);
11478   case X86::PCMPISTRM128MEM:
11479   case X86::VPCMPISTRM128MEM:
11480     return EmitPCMP(MI, BB, 3, true /* in-mem */);
11481   case X86::PCMPESTRM128REG:
11482   case X86::VPCMPESTRM128REG:
11483     return EmitPCMP(MI, BB, 5, false /* in mem */);
11484   case X86::PCMPESTRM128MEM:
11485   case X86::VPCMPESTRM128MEM:
11486     return EmitPCMP(MI, BB, 5, true /* in mem */);
11487
11488     // Thread synchronization.
11489   case X86::MONITOR:
11490     return EmitMonitor(MI, BB);
11491   case X86::MWAIT:
11492     return EmitMwait(MI, BB);
11493
11494     // Atomic Lowering.
11495   case X86::ATOMAND32:
11496     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
11497                                                X86::AND32ri, X86::MOV32rm,
11498                                                X86::LCMPXCHG32,
11499                                                X86::NOT32r, X86::EAX,
11500                                                X86::GR32RegisterClass);
11501   case X86::ATOMOR32:
11502     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
11503                                                X86::OR32ri, X86::MOV32rm,
11504                                                X86::LCMPXCHG32,
11505                                                X86::NOT32r, X86::EAX,
11506                                                X86::GR32RegisterClass);
11507   case X86::ATOMXOR32:
11508     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
11509                                                X86::XOR32ri, X86::MOV32rm,
11510                                                X86::LCMPXCHG32,
11511                                                X86::NOT32r, X86::EAX,
11512                                                X86::GR32RegisterClass);
11513   case X86::ATOMNAND32:
11514     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
11515                                                X86::AND32ri, X86::MOV32rm,
11516                                                X86::LCMPXCHG32,
11517                                                X86::NOT32r, X86::EAX,
11518                                                X86::GR32RegisterClass, true);
11519   case X86::ATOMMIN32:
11520     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
11521   case X86::ATOMMAX32:
11522     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
11523   case X86::ATOMUMIN32:
11524     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
11525   case X86::ATOMUMAX32:
11526     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
11527
11528   case X86::ATOMAND16:
11529     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
11530                                                X86::AND16ri, X86::MOV16rm,
11531                                                X86::LCMPXCHG16,
11532                                                X86::NOT16r, X86::AX,
11533                                                X86::GR16RegisterClass);
11534   case X86::ATOMOR16:
11535     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
11536                                                X86::OR16ri, X86::MOV16rm,
11537                                                X86::LCMPXCHG16,
11538                                                X86::NOT16r, X86::AX,
11539                                                X86::GR16RegisterClass);
11540   case X86::ATOMXOR16:
11541     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
11542                                                X86::XOR16ri, X86::MOV16rm,
11543                                                X86::LCMPXCHG16,
11544                                                X86::NOT16r, X86::AX,
11545                                                X86::GR16RegisterClass);
11546   case X86::ATOMNAND16:
11547     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
11548                                                X86::AND16ri, X86::MOV16rm,
11549                                                X86::LCMPXCHG16,
11550                                                X86::NOT16r, X86::AX,
11551                                                X86::GR16RegisterClass, true);
11552   case X86::ATOMMIN16:
11553     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
11554   case X86::ATOMMAX16:
11555     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
11556   case X86::ATOMUMIN16:
11557     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
11558   case X86::ATOMUMAX16:
11559     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
11560
11561   case X86::ATOMAND8:
11562     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
11563                                                X86::AND8ri, X86::MOV8rm,
11564                                                X86::LCMPXCHG8,
11565                                                X86::NOT8r, X86::AL,
11566                                                X86::GR8RegisterClass);
11567   case X86::ATOMOR8:
11568     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
11569                                                X86::OR8ri, X86::MOV8rm,
11570                                                X86::LCMPXCHG8,
11571                                                X86::NOT8r, X86::AL,
11572                                                X86::GR8RegisterClass);
11573   case X86::ATOMXOR8:
11574     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
11575                                                X86::XOR8ri, X86::MOV8rm,
11576                                                X86::LCMPXCHG8,
11577                                                X86::NOT8r, X86::AL,
11578                                                X86::GR8RegisterClass);
11579   case X86::ATOMNAND8:
11580     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
11581                                                X86::AND8ri, X86::MOV8rm,
11582                                                X86::LCMPXCHG8,
11583                                                X86::NOT8r, X86::AL,
11584                                                X86::GR8RegisterClass, true);
11585   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
11586   // This group is for 64-bit host.
11587   case X86::ATOMAND64:
11588     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
11589                                                X86::AND64ri32, X86::MOV64rm,
11590                                                X86::LCMPXCHG64,
11591                                                X86::NOT64r, X86::RAX,
11592                                                X86::GR64RegisterClass);
11593   case X86::ATOMOR64:
11594     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
11595                                                X86::OR64ri32, X86::MOV64rm,
11596                                                X86::LCMPXCHG64,
11597                                                X86::NOT64r, X86::RAX,
11598                                                X86::GR64RegisterClass);
11599   case X86::ATOMXOR64:
11600     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
11601                                                X86::XOR64ri32, X86::MOV64rm,
11602                                                X86::LCMPXCHG64,
11603                                                X86::NOT64r, X86::RAX,
11604                                                X86::GR64RegisterClass);
11605   case X86::ATOMNAND64:
11606     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
11607                                                X86::AND64ri32, X86::MOV64rm,
11608                                                X86::LCMPXCHG64,
11609                                                X86::NOT64r, X86::RAX,
11610                                                X86::GR64RegisterClass, true);
11611   case X86::ATOMMIN64:
11612     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
11613   case X86::ATOMMAX64:
11614     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
11615   case X86::ATOMUMIN64:
11616     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
11617   case X86::ATOMUMAX64:
11618     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
11619
11620   // This group does 64-bit operations on a 32-bit host.
11621   case X86::ATOMAND6432:
11622     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11623                                                X86::AND32rr, X86::AND32rr,
11624                                                X86::AND32ri, X86::AND32ri,
11625                                                false);
11626   case X86::ATOMOR6432:
11627     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11628                                                X86::OR32rr, X86::OR32rr,
11629                                                X86::OR32ri, X86::OR32ri,
11630                                                false);
11631   case X86::ATOMXOR6432:
11632     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11633                                                X86::XOR32rr, X86::XOR32rr,
11634                                                X86::XOR32ri, X86::XOR32ri,
11635                                                false);
11636   case X86::ATOMNAND6432:
11637     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11638                                                X86::AND32rr, X86::AND32rr,
11639                                                X86::AND32ri, X86::AND32ri,
11640                                                true);
11641   case X86::ATOMADD6432:
11642     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11643                                                X86::ADD32rr, X86::ADC32rr,
11644                                                X86::ADD32ri, X86::ADC32ri,
11645                                                false);
11646   case X86::ATOMSUB6432:
11647     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11648                                                X86::SUB32rr, X86::SBB32rr,
11649                                                X86::SUB32ri, X86::SBB32ri,
11650                                                false);
11651   case X86::ATOMSWAP6432:
11652     return EmitAtomicBit6432WithCustomInserter(MI, BB,
11653                                                X86::MOV32rr, X86::MOV32rr,
11654                                                X86::MOV32ri, X86::MOV32ri,
11655                                                false);
11656   case X86::VASTART_SAVE_XMM_REGS:
11657     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
11658
11659   case X86::VAARG_64:
11660     return EmitVAARG64WithCustomInserter(MI, BB);
11661   }
11662 }
11663
11664 //===----------------------------------------------------------------------===//
11665 //                           X86 Optimization Hooks
11666 //===----------------------------------------------------------------------===//
11667
11668 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
11669                                                        const APInt &Mask,
11670                                                        APInt &KnownZero,
11671                                                        APInt &KnownOne,
11672                                                        const SelectionDAG &DAG,
11673                                                        unsigned Depth) const {
11674   unsigned Opc = Op.getOpcode();
11675   assert((Opc >= ISD::BUILTIN_OP_END ||
11676           Opc == ISD::INTRINSIC_WO_CHAIN ||
11677           Opc == ISD::INTRINSIC_W_CHAIN ||
11678           Opc == ISD::INTRINSIC_VOID) &&
11679          "Should use MaskedValueIsZero if you don't know whether Op"
11680          " is a target node!");
11681
11682   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
11683   switch (Opc) {
11684   default: break;
11685   case X86ISD::ADD:
11686   case X86ISD::SUB:
11687   case X86ISD::ADC:
11688   case X86ISD::SBB:
11689   case X86ISD::SMUL:
11690   case X86ISD::UMUL:
11691   case X86ISD::INC:
11692   case X86ISD::DEC:
11693   case X86ISD::OR:
11694   case X86ISD::XOR:
11695   case X86ISD::AND:
11696     // These nodes' second result is a boolean.
11697     if (Op.getResNo() == 0)
11698       break;
11699     // Fallthrough
11700   case X86ISD::SETCC:
11701     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
11702                                        Mask.getBitWidth() - 1);
11703     break;
11704   }
11705 }
11706
11707 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(SDValue Op,
11708                                                          unsigned Depth) const {
11709   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
11710   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
11711     return Op.getValueType().getScalarType().getSizeInBits();
11712
11713   // Fallback case.
11714   return 1;
11715 }
11716
11717 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
11718 /// node is a GlobalAddress + offset.
11719 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
11720                                        const GlobalValue* &GA,
11721                                        int64_t &Offset) const {
11722   if (N->getOpcode() == X86ISD::Wrapper) {
11723     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
11724       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
11725       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
11726       return true;
11727     }
11728   }
11729   return TargetLowering::isGAPlusOffset(N, GA, Offset);
11730 }
11731
11732 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
11733 /// same as extracting the high 128-bit part of 256-bit vector and then
11734 /// inserting the result into the low part of a new 256-bit vector
11735 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
11736   EVT VT = SVOp->getValueType(0);
11737   int NumElems = VT.getVectorNumElements();
11738
11739   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
11740   for (int i = 0, j = NumElems/2; i < NumElems/2; ++i, ++j)
11741     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
11742         SVOp->getMaskElt(j) >= 0)
11743       return false;
11744
11745   return true;
11746 }
11747
11748 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
11749 /// same as extracting the low 128-bit part of 256-bit vector and then
11750 /// inserting the result into the high part of a new 256-bit vector
11751 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
11752   EVT VT = SVOp->getValueType(0);
11753   int NumElems = VT.getVectorNumElements();
11754
11755   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
11756   for (int i = NumElems/2, j = 0; i < NumElems; ++i, ++j)
11757     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
11758         SVOp->getMaskElt(j) >= 0)
11759       return false;
11760
11761   return true;
11762 }
11763
11764 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
11765 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
11766                                         TargetLowering::DAGCombinerInfo &DCI) {
11767   DebugLoc dl = N->getDebugLoc();
11768   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
11769   SDValue V1 = SVOp->getOperand(0);
11770   SDValue V2 = SVOp->getOperand(1);
11771   EVT VT = SVOp->getValueType(0);
11772   int NumElems = VT.getVectorNumElements();
11773
11774   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
11775       V2.getOpcode() == ISD::CONCAT_VECTORS) {
11776     //
11777     //                   0,0,0,...
11778     //                      |
11779     //    V      UNDEF    BUILD_VECTOR    UNDEF
11780     //     \      /           \           /
11781     //  CONCAT_VECTOR         CONCAT_VECTOR
11782     //         \                  /
11783     //          \                /
11784     //          RESULT: V + zero extended
11785     //
11786     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
11787         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
11788         V1.getOperand(1).getOpcode() != ISD::UNDEF)
11789       return SDValue();
11790
11791     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
11792       return SDValue();
11793
11794     // To match the shuffle mask, the first half of the mask should
11795     // be exactly the first vector, and all the rest a splat with the
11796     // first element of the second one.
11797     for (int i = 0; i < NumElems/2; ++i)
11798       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
11799           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
11800         return SDValue();
11801
11802     // Emit a zeroed vector and insert the desired subvector on its
11803     // first half.
11804     SDValue Zeros = getZeroVector(VT, true /* HasSSE2 */, DAG, dl);
11805     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0),
11806                          DAG.getConstant(0, MVT::i32), DAG, dl);
11807     return DCI.CombineTo(N, InsV);
11808   }
11809
11810   //===--------------------------------------------------------------------===//
11811   // Combine some shuffles into subvector extracts and inserts:
11812   //
11813
11814   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
11815   if (isShuffleHigh128VectorInsertLow(SVOp)) {
11816     SDValue V = Extract128BitVector(V1, DAG.getConstant(NumElems/2, MVT::i32),
11817                                     DAG, dl);
11818     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT),
11819                                       V, DAG.getConstant(0, MVT::i32), DAG, dl);
11820     return DCI.CombineTo(N, InsV);
11821   }
11822
11823   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
11824   if (isShuffleLow128VectorInsertHigh(SVOp)) {
11825     SDValue V = Extract128BitVector(V1, DAG.getConstant(0, MVT::i32), DAG, dl);
11826     SDValue InsV = Insert128BitVector(DAG.getNode(ISD::UNDEF, dl, VT),
11827                              V, DAG.getConstant(NumElems/2, MVT::i32), DAG, dl);
11828     return DCI.CombineTo(N, InsV);
11829   }
11830
11831   return SDValue();
11832 }
11833
11834 /// PerformShuffleCombine - Performs several different shuffle combines.
11835 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
11836                                      TargetLowering::DAGCombinerInfo &DCI,
11837                                      const X86Subtarget *Subtarget) {
11838   DebugLoc dl = N->getDebugLoc();
11839   EVT VT = N->getValueType(0);
11840
11841   // Don't create instructions with illegal types after legalize types has run.
11842   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11843   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
11844     return SDValue();
11845
11846   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
11847   if (Subtarget->hasAVX() && VT.getSizeInBits() == 256 &&
11848       N->getOpcode() == ISD::VECTOR_SHUFFLE)
11849     return PerformShuffleCombine256(N, DAG, DCI);
11850
11851   // Only handle 128 wide vector from here on.
11852   if (VT.getSizeInBits() != 128)
11853     return SDValue();
11854
11855   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
11856   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
11857   // consecutive, non-overlapping, and in the right order.
11858   SmallVector<SDValue, 16> Elts;
11859   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
11860     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
11861
11862   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
11863 }
11864
11865 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
11866 /// generation and convert it from being a bunch of shuffles and extracts
11867 /// to a simple store and scalar loads to extract the elements.
11868 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
11869                                                 const TargetLowering &TLI) {
11870   SDValue InputVector = N->getOperand(0);
11871
11872   // Only operate on vectors of 4 elements, where the alternative shuffling
11873   // gets to be more expensive.
11874   if (InputVector.getValueType() != MVT::v4i32)
11875     return SDValue();
11876
11877   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
11878   // single use which is a sign-extend or zero-extend, and all elements are
11879   // used.
11880   SmallVector<SDNode *, 4> Uses;
11881   unsigned ExtractedElements = 0;
11882   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
11883        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
11884     if (UI.getUse().getResNo() != InputVector.getResNo())
11885       return SDValue();
11886
11887     SDNode *Extract = *UI;
11888     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
11889       return SDValue();
11890
11891     if (Extract->getValueType(0) != MVT::i32)
11892       return SDValue();
11893     if (!Extract->hasOneUse())
11894       return SDValue();
11895     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
11896         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
11897       return SDValue();
11898     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
11899       return SDValue();
11900
11901     // Record which element was extracted.
11902     ExtractedElements |=
11903       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
11904
11905     Uses.push_back(Extract);
11906   }
11907
11908   // If not all the elements were used, this may not be worthwhile.
11909   if (ExtractedElements != 15)
11910     return SDValue();
11911
11912   // Ok, we've now decided to do the transformation.
11913   DebugLoc dl = InputVector.getDebugLoc();
11914
11915   // Store the value to a temporary stack slot.
11916   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
11917   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
11918                             MachinePointerInfo(), false, false, 0);
11919
11920   // Replace each use (extract) with a load of the appropriate element.
11921   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
11922        UE = Uses.end(); UI != UE; ++UI) {
11923     SDNode *Extract = *UI;
11924
11925     // cOMpute the element's address.
11926     SDValue Idx = Extract->getOperand(1);
11927     unsigned EltSize =
11928         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
11929     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
11930     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
11931
11932     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
11933                                      StackPtr, OffsetVal);
11934
11935     // Load the scalar.
11936     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch,
11937                                      ScalarAddr, MachinePointerInfo(),
11938                                      false, false, 0);
11939
11940     // Replace the exact with the load.
11941     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
11942   }
11943
11944   // The replacement was made in place; don't return anything.
11945   return SDValue();
11946 }
11947
11948 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
11949 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
11950                                     const X86Subtarget *Subtarget) {
11951   DebugLoc DL = N->getDebugLoc();
11952   SDValue Cond = N->getOperand(0);
11953   // Get the LHS/RHS of the select.
11954   SDValue LHS = N->getOperand(1);
11955   SDValue RHS = N->getOperand(2);
11956
11957   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
11958   // instructions match the semantics of the common C idiom x<y?x:y but not
11959   // x<=y?x:y, because of how they handle negative zero (which can be
11960   // ignored in unsafe-math mode).
11961   if (Subtarget->hasSSE2() &&
11962       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
11963       Cond.getOpcode() == ISD::SETCC) {
11964     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
11965
11966     unsigned Opcode = 0;
11967     // Check for x CC y ? x : y.
11968     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
11969         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
11970       switch (CC) {
11971       default: break;
11972       case ISD::SETULT:
11973         // Converting this to a min would handle NaNs incorrectly, and swapping
11974         // the operands would cause it to handle comparisons between positive
11975         // and negative zero incorrectly.
11976         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
11977           if (!UnsafeFPMath &&
11978               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
11979             break;
11980           std::swap(LHS, RHS);
11981         }
11982         Opcode = X86ISD::FMIN;
11983         break;
11984       case ISD::SETOLE:
11985         // Converting this to a min would handle comparisons between positive
11986         // and negative zero incorrectly.
11987         if (!UnsafeFPMath &&
11988             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
11989           break;
11990         Opcode = X86ISD::FMIN;
11991         break;
11992       case ISD::SETULE:
11993         // Converting this to a min would handle both negative zeros and NaNs
11994         // incorrectly, but we can swap the operands to fix both.
11995         std::swap(LHS, RHS);
11996       case ISD::SETOLT:
11997       case ISD::SETLT:
11998       case ISD::SETLE:
11999         Opcode = X86ISD::FMIN;
12000         break;
12001
12002       case ISD::SETOGE:
12003         // Converting this to a max would handle comparisons between positive
12004         // and negative zero incorrectly.
12005         if (!UnsafeFPMath &&
12006             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
12007           break;
12008         Opcode = X86ISD::FMAX;
12009         break;
12010       case ISD::SETUGT:
12011         // Converting this to a max would handle NaNs incorrectly, and swapping
12012         // the operands would cause it to handle comparisons between positive
12013         // and negative zero incorrectly.
12014         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
12015           if (!UnsafeFPMath &&
12016               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
12017             break;
12018           std::swap(LHS, RHS);
12019         }
12020         Opcode = X86ISD::FMAX;
12021         break;
12022       case ISD::SETUGE:
12023         // Converting this to a max would handle both negative zeros and NaNs
12024         // incorrectly, but we can swap the operands to fix both.
12025         std::swap(LHS, RHS);
12026       case ISD::SETOGT:
12027       case ISD::SETGT:
12028       case ISD::SETGE:
12029         Opcode = X86ISD::FMAX;
12030         break;
12031       }
12032     // Check for x CC y ? y : x -- a min/max with reversed arms.
12033     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
12034                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
12035       switch (CC) {
12036       default: break;
12037       case ISD::SETOGE:
12038         // Converting this to a min would handle comparisons between positive
12039         // and negative zero incorrectly, and swapping the operands would
12040         // cause it to handle NaNs incorrectly.
12041         if (!UnsafeFPMath &&
12042             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
12043           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
12044             break;
12045           std::swap(LHS, RHS);
12046         }
12047         Opcode = X86ISD::FMIN;
12048         break;
12049       case ISD::SETUGT:
12050         // Converting this to a min would handle NaNs incorrectly.
12051         if (!UnsafeFPMath &&
12052             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
12053           break;
12054         Opcode = X86ISD::FMIN;
12055         break;
12056       case ISD::SETUGE:
12057         // Converting this to a min would handle both negative zeros and NaNs
12058         // incorrectly, but we can swap the operands to fix both.
12059         std::swap(LHS, RHS);
12060       case ISD::SETOGT:
12061       case ISD::SETGT:
12062       case ISD::SETGE:
12063         Opcode = X86ISD::FMIN;
12064         break;
12065
12066       case ISD::SETULT:
12067         // Converting this to a max would handle NaNs incorrectly.
12068         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
12069           break;
12070         Opcode = X86ISD::FMAX;
12071         break;
12072       case ISD::SETOLE:
12073         // Converting this to a max would handle comparisons between positive
12074         // and negative zero incorrectly, and swapping the operands would
12075         // cause it to handle NaNs incorrectly.
12076         if (!UnsafeFPMath &&
12077             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
12078           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
12079             break;
12080           std::swap(LHS, RHS);
12081         }
12082         Opcode = X86ISD::FMAX;
12083         break;
12084       case ISD::SETULE:
12085         // Converting this to a max would handle both negative zeros and NaNs
12086         // incorrectly, but we can swap the operands to fix both.
12087         std::swap(LHS, RHS);
12088       case ISD::SETOLT:
12089       case ISD::SETLT:
12090       case ISD::SETLE:
12091         Opcode = X86ISD::FMAX;
12092         break;
12093       }
12094     }
12095
12096     if (Opcode)
12097       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
12098   }
12099
12100   // If this is a select between two integer constants, try to do some
12101   // optimizations.
12102   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
12103     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
12104       // Don't do this for crazy integer types.
12105       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
12106         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
12107         // so that TrueC (the true value) is larger than FalseC.
12108         bool NeedsCondInvert = false;
12109
12110         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
12111             // Efficiently invertible.
12112             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
12113              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
12114               isa<ConstantSDNode>(Cond.getOperand(1))))) {
12115           NeedsCondInvert = true;
12116           std::swap(TrueC, FalseC);
12117         }
12118
12119         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
12120         if (FalseC->getAPIntValue() == 0 &&
12121             TrueC->getAPIntValue().isPowerOf2()) {
12122           if (NeedsCondInvert) // Invert the condition if needed.
12123             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
12124                                DAG.getConstant(1, Cond.getValueType()));
12125
12126           // Zero extend the condition if needed.
12127           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
12128
12129           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
12130           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
12131                              DAG.getConstant(ShAmt, MVT::i8));
12132         }
12133
12134         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
12135         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
12136           if (NeedsCondInvert) // Invert the condition if needed.
12137             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
12138                                DAG.getConstant(1, Cond.getValueType()));
12139
12140           // Zero extend the condition if needed.
12141           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
12142                              FalseC->getValueType(0), Cond);
12143           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
12144                              SDValue(FalseC, 0));
12145         }
12146
12147         // Optimize cases that will turn into an LEA instruction.  This requires
12148         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
12149         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
12150           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
12151           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
12152
12153           bool isFastMultiplier = false;
12154           if (Diff < 10) {
12155             switch ((unsigned char)Diff) {
12156               default: break;
12157               case 1:  // result = add base, cond
12158               case 2:  // result = lea base(    , cond*2)
12159               case 3:  // result = lea base(cond, cond*2)
12160               case 4:  // result = lea base(    , cond*4)
12161               case 5:  // result = lea base(cond, cond*4)
12162               case 8:  // result = lea base(    , cond*8)
12163               case 9:  // result = lea base(cond, cond*8)
12164                 isFastMultiplier = true;
12165                 break;
12166             }
12167           }
12168
12169           if (isFastMultiplier) {
12170             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
12171             if (NeedsCondInvert) // Invert the condition if needed.
12172               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
12173                                  DAG.getConstant(1, Cond.getValueType()));
12174
12175             // Zero extend the condition if needed.
12176             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
12177                                Cond);
12178             // Scale the condition by the difference.
12179             if (Diff != 1)
12180               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
12181                                  DAG.getConstant(Diff, Cond.getValueType()));
12182
12183             // Add the base if non-zero.
12184             if (FalseC->getAPIntValue() != 0)
12185               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
12186                                  SDValue(FalseC, 0));
12187             return Cond;
12188           }
12189         }
12190       }
12191   }
12192
12193   return SDValue();
12194 }
12195
12196 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
12197 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
12198                                   TargetLowering::DAGCombinerInfo &DCI) {
12199   DebugLoc DL = N->getDebugLoc();
12200
12201   // If the flag operand isn't dead, don't touch this CMOV.
12202   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
12203     return SDValue();
12204
12205   SDValue FalseOp = N->getOperand(0);
12206   SDValue TrueOp = N->getOperand(1);
12207   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
12208   SDValue Cond = N->getOperand(3);
12209   if (CC == X86::COND_E || CC == X86::COND_NE) {
12210     switch (Cond.getOpcode()) {
12211     default: break;
12212     case X86ISD::BSR:
12213     case X86ISD::BSF:
12214       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
12215       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
12216         return (CC == X86::COND_E) ? FalseOp : TrueOp;
12217     }
12218   }
12219
12220   // If this is a select between two integer constants, try to do some
12221   // optimizations.  Note that the operands are ordered the opposite of SELECT
12222   // operands.
12223   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
12224     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
12225       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
12226       // larger than FalseC (the false value).
12227       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
12228         CC = X86::GetOppositeBranchCondition(CC);
12229         std::swap(TrueC, FalseC);
12230       }
12231
12232       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
12233       // This is efficient for any integer data type (including i8/i16) and
12234       // shift amount.
12235       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
12236         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
12237                            DAG.getConstant(CC, MVT::i8), Cond);
12238
12239         // Zero extend the condition if needed.
12240         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
12241
12242         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
12243         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
12244                            DAG.getConstant(ShAmt, MVT::i8));
12245         if (N->getNumValues() == 2)  // Dead flag value?
12246           return DCI.CombineTo(N, Cond, SDValue());
12247         return Cond;
12248       }
12249
12250       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
12251       // for any integer data type, including i8/i16.
12252       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
12253         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
12254                            DAG.getConstant(CC, MVT::i8), Cond);
12255
12256         // Zero extend the condition if needed.
12257         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
12258                            FalseC->getValueType(0), Cond);
12259         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
12260                            SDValue(FalseC, 0));
12261
12262         if (N->getNumValues() == 2)  // Dead flag value?
12263           return DCI.CombineTo(N, Cond, SDValue());
12264         return Cond;
12265       }
12266
12267       // Optimize cases that will turn into an LEA instruction.  This requires
12268       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
12269       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
12270         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
12271         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
12272
12273         bool isFastMultiplier = false;
12274         if (Diff < 10) {
12275           switch ((unsigned char)Diff) {
12276           default: break;
12277           case 1:  // result = add base, cond
12278           case 2:  // result = lea base(    , cond*2)
12279           case 3:  // result = lea base(cond, cond*2)
12280           case 4:  // result = lea base(    , cond*4)
12281           case 5:  // result = lea base(cond, cond*4)
12282           case 8:  // result = lea base(    , cond*8)
12283           case 9:  // result = lea base(cond, cond*8)
12284             isFastMultiplier = true;
12285             break;
12286           }
12287         }
12288
12289         if (isFastMultiplier) {
12290           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
12291           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
12292                              DAG.getConstant(CC, MVT::i8), Cond);
12293           // Zero extend the condition if needed.
12294           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
12295                              Cond);
12296           // Scale the condition by the difference.
12297           if (Diff != 1)
12298             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
12299                                DAG.getConstant(Diff, Cond.getValueType()));
12300
12301           // Add the base if non-zero.
12302           if (FalseC->getAPIntValue() != 0)
12303             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
12304                                SDValue(FalseC, 0));
12305           if (N->getNumValues() == 2)  // Dead flag value?
12306             return DCI.CombineTo(N, Cond, SDValue());
12307           return Cond;
12308         }
12309       }
12310     }
12311   }
12312   return SDValue();
12313 }
12314
12315
12316 /// PerformMulCombine - Optimize a single multiply with constant into two
12317 /// in order to implement it with two cheaper instructions, e.g.
12318 /// LEA + SHL, LEA + LEA.
12319 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
12320                                  TargetLowering::DAGCombinerInfo &DCI) {
12321   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
12322     return SDValue();
12323
12324   EVT VT = N->getValueType(0);
12325   if (VT != MVT::i64)
12326     return SDValue();
12327
12328   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
12329   if (!C)
12330     return SDValue();
12331   uint64_t MulAmt = C->getZExtValue();
12332   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
12333     return SDValue();
12334
12335   uint64_t MulAmt1 = 0;
12336   uint64_t MulAmt2 = 0;
12337   if ((MulAmt % 9) == 0) {
12338     MulAmt1 = 9;
12339     MulAmt2 = MulAmt / 9;
12340   } else if ((MulAmt % 5) == 0) {
12341     MulAmt1 = 5;
12342     MulAmt2 = MulAmt / 5;
12343   } else if ((MulAmt % 3) == 0) {
12344     MulAmt1 = 3;
12345     MulAmt2 = MulAmt / 3;
12346   }
12347   if (MulAmt2 &&
12348       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
12349     DebugLoc DL = N->getDebugLoc();
12350
12351     if (isPowerOf2_64(MulAmt2) &&
12352         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
12353       // If second multiplifer is pow2, issue it first. We want the multiply by
12354       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
12355       // is an add.
12356       std::swap(MulAmt1, MulAmt2);
12357
12358     SDValue NewMul;
12359     if (isPowerOf2_64(MulAmt1))
12360       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
12361                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
12362     else
12363       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
12364                            DAG.getConstant(MulAmt1, VT));
12365
12366     if (isPowerOf2_64(MulAmt2))
12367       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
12368                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
12369     else
12370       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
12371                            DAG.getConstant(MulAmt2, VT));
12372
12373     // Do not add new nodes to DAG combiner worklist.
12374     DCI.CombineTo(N, NewMul, false);
12375   }
12376   return SDValue();
12377 }
12378
12379 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
12380   SDValue N0 = N->getOperand(0);
12381   SDValue N1 = N->getOperand(1);
12382   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
12383   EVT VT = N0.getValueType();
12384
12385   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
12386   // since the result of setcc_c is all zero's or all ones.
12387   if (N1C && N0.getOpcode() == ISD::AND &&
12388       N0.getOperand(1).getOpcode() == ISD::Constant) {
12389     SDValue N00 = N0.getOperand(0);
12390     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
12391         ((N00.getOpcode() == ISD::ANY_EXTEND ||
12392           N00.getOpcode() == ISD::ZERO_EXTEND) &&
12393          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
12394       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
12395       APInt ShAmt = N1C->getAPIntValue();
12396       Mask = Mask.shl(ShAmt);
12397       if (Mask != 0)
12398         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
12399                            N00, DAG.getConstant(Mask, VT));
12400     }
12401   }
12402
12403   return SDValue();
12404 }
12405
12406 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
12407 ///                       when possible.
12408 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
12409                                    const X86Subtarget *Subtarget) {
12410   EVT VT = N->getValueType(0);
12411   if (!VT.isVector() && VT.isInteger() &&
12412       N->getOpcode() == ISD::SHL)
12413     return PerformSHLCombine(N, DAG);
12414
12415   // On X86 with SSE2 support, we can transform this to a vector shift if
12416   // all elements are shifted by the same amount.  We can't do this in legalize
12417   // because the a constant vector is typically transformed to a constant pool
12418   // so we have no knowledge of the shift amount.
12419   if (!(Subtarget->hasSSE2() || Subtarget->hasAVX()))
12420     return SDValue();
12421
12422   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
12423     return SDValue();
12424
12425   SDValue ShAmtOp = N->getOperand(1);
12426   EVT EltVT = VT.getVectorElementType();
12427   DebugLoc DL = N->getDebugLoc();
12428   SDValue BaseShAmt = SDValue();
12429   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
12430     unsigned NumElts = VT.getVectorNumElements();
12431     unsigned i = 0;
12432     for (; i != NumElts; ++i) {
12433       SDValue Arg = ShAmtOp.getOperand(i);
12434       if (Arg.getOpcode() == ISD::UNDEF) continue;
12435       BaseShAmt = Arg;
12436       break;
12437     }
12438     for (; i != NumElts; ++i) {
12439       SDValue Arg = ShAmtOp.getOperand(i);
12440       if (Arg.getOpcode() == ISD::UNDEF) continue;
12441       if (Arg != BaseShAmt) {
12442         return SDValue();
12443       }
12444     }
12445   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
12446              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
12447     SDValue InVec = ShAmtOp.getOperand(0);
12448     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
12449       unsigned NumElts = InVec.getValueType().getVectorNumElements();
12450       unsigned i = 0;
12451       for (; i != NumElts; ++i) {
12452         SDValue Arg = InVec.getOperand(i);
12453         if (Arg.getOpcode() == ISD::UNDEF) continue;
12454         BaseShAmt = Arg;
12455         break;
12456       }
12457     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
12458        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
12459          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
12460          if (C->getZExtValue() == SplatIdx)
12461            BaseShAmt = InVec.getOperand(1);
12462        }
12463     }
12464     if (BaseShAmt.getNode() == 0)
12465       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
12466                               DAG.getIntPtrConstant(0));
12467   } else
12468     return SDValue();
12469
12470   // The shift amount is an i32.
12471   if (EltVT.bitsGT(MVT::i32))
12472     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
12473   else if (EltVT.bitsLT(MVT::i32))
12474     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
12475
12476   // The shift amount is identical so we can do a vector shift.
12477   SDValue  ValOp = N->getOperand(0);
12478   switch (N->getOpcode()) {
12479   default:
12480     llvm_unreachable("Unknown shift opcode!");
12481     break;
12482   case ISD::SHL:
12483     if (VT == MVT::v2i64)
12484       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12485                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
12486                          ValOp, BaseShAmt);
12487     if (VT == MVT::v4i32)
12488       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12489                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
12490                          ValOp, BaseShAmt);
12491     if (VT == MVT::v8i16)
12492       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12493                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
12494                          ValOp, BaseShAmt);
12495     break;
12496   case ISD::SRA:
12497     if (VT == MVT::v4i32)
12498       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12499                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
12500                          ValOp, BaseShAmt);
12501     if (VT == MVT::v8i16)
12502       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12503                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
12504                          ValOp, BaseShAmt);
12505     break;
12506   case ISD::SRL:
12507     if (VT == MVT::v2i64)
12508       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12509                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
12510                          ValOp, BaseShAmt);
12511     if (VT == MVT::v4i32)
12512       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12513                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
12514                          ValOp, BaseShAmt);
12515     if (VT ==  MVT::v8i16)
12516       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
12517                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
12518                          ValOp, BaseShAmt);
12519     break;
12520   }
12521   return SDValue();
12522 }
12523
12524
12525 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
12526 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
12527 // and friends.  Likewise for OR -> CMPNEQSS.
12528 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
12529                             TargetLowering::DAGCombinerInfo &DCI,
12530                             const X86Subtarget *Subtarget) {
12531   unsigned opcode;
12532
12533   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
12534   // we're requiring SSE2 for both.
12535   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
12536     SDValue N0 = N->getOperand(0);
12537     SDValue N1 = N->getOperand(1);
12538     SDValue CMP0 = N0->getOperand(1);
12539     SDValue CMP1 = N1->getOperand(1);
12540     DebugLoc DL = N->getDebugLoc();
12541
12542     // The SETCCs should both refer to the same CMP.
12543     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
12544       return SDValue();
12545
12546     SDValue CMP00 = CMP0->getOperand(0);
12547     SDValue CMP01 = CMP0->getOperand(1);
12548     EVT     VT    = CMP00.getValueType();
12549
12550     if (VT == MVT::f32 || VT == MVT::f64) {
12551       bool ExpectingFlags = false;
12552       // Check for any users that want flags:
12553       for (SDNode::use_iterator UI = N->use_begin(),
12554              UE = N->use_end();
12555            !ExpectingFlags && UI != UE; ++UI)
12556         switch (UI->getOpcode()) {
12557         default:
12558         case ISD::BR_CC:
12559         case ISD::BRCOND:
12560         case ISD::SELECT:
12561           ExpectingFlags = true;
12562           break;
12563         case ISD::CopyToReg:
12564         case ISD::SIGN_EXTEND:
12565         case ISD::ZERO_EXTEND:
12566         case ISD::ANY_EXTEND:
12567           break;
12568         }
12569
12570       if (!ExpectingFlags) {
12571         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
12572         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
12573
12574         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
12575           X86::CondCode tmp = cc0;
12576           cc0 = cc1;
12577           cc1 = tmp;
12578         }
12579
12580         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
12581             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
12582           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
12583           X86ISD::NodeType NTOperator = is64BitFP ?
12584             X86ISD::FSETCCsd : X86ISD::FSETCCss;
12585           // FIXME: need symbolic constants for these magic numbers.
12586           // See X86ATTInstPrinter.cpp:printSSECC().
12587           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
12588           SDValue OnesOrZeroesF = DAG.getNode(NTOperator, DL, MVT::f32, CMP00, CMP01,
12589                                               DAG.getConstant(x86cc, MVT::i8));
12590           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, MVT::i32,
12591                                               OnesOrZeroesF);
12592           SDValue ANDed = DAG.getNode(ISD::AND, DL, MVT::i32, OnesOrZeroesI,
12593                                       DAG.getConstant(1, MVT::i32));
12594           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
12595           return OneBitOfTruth;
12596         }
12597       }
12598     }
12599   }
12600   return SDValue();
12601 }
12602
12603 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
12604 /// so it can be folded inside ANDNP.
12605 static bool CanFoldXORWithAllOnes(const SDNode *N) {
12606   EVT VT = N->getValueType(0);
12607
12608   // Match direct AllOnes for 128 and 256-bit vectors
12609   if (ISD::isBuildVectorAllOnes(N))
12610     return true;
12611
12612   // Look through a bit convert.
12613   if (N->getOpcode() == ISD::BITCAST)
12614     N = N->getOperand(0).getNode();
12615
12616   // Sometimes the operand may come from a insert_subvector building a 256-bit
12617   // allones vector
12618   if (VT.getSizeInBits() == 256 &&
12619       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
12620     SDValue V1 = N->getOperand(0);
12621     SDValue V2 = N->getOperand(1);
12622
12623     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
12624         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
12625         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
12626         ISD::isBuildVectorAllOnes(V2.getNode()))
12627       return true;
12628   }
12629
12630   return false;
12631 }
12632
12633 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
12634                                  TargetLowering::DAGCombinerInfo &DCI,
12635                                  const X86Subtarget *Subtarget) {
12636   if (DCI.isBeforeLegalizeOps())
12637     return SDValue();
12638
12639   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
12640   if (R.getNode())
12641     return R;
12642
12643   // Want to form ANDNP nodes:
12644   // 1) In the hopes of then easily combining them with OR and AND nodes
12645   //    to form PBLEND/PSIGN.
12646   // 2) To match ANDN packed intrinsics
12647   EVT VT = N->getValueType(0);
12648   if (VT != MVT::v2i64 && VT != MVT::v4i64)
12649     return SDValue();
12650
12651   SDValue N0 = N->getOperand(0);
12652   SDValue N1 = N->getOperand(1);
12653   DebugLoc DL = N->getDebugLoc();
12654
12655   // Check LHS for vnot
12656   if (N0.getOpcode() == ISD::XOR &&
12657       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
12658       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
12659     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
12660
12661   // Check RHS for vnot
12662   if (N1.getOpcode() == ISD::XOR &&
12663       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
12664       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
12665     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
12666
12667   return SDValue();
12668 }
12669
12670 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
12671                                 TargetLowering::DAGCombinerInfo &DCI,
12672                                 const X86Subtarget *Subtarget) {
12673   if (DCI.isBeforeLegalizeOps())
12674     return SDValue();
12675
12676   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
12677   if (R.getNode())
12678     return R;
12679
12680   EVT VT = N->getValueType(0);
12681   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64 && VT != MVT::v2i64)
12682     return SDValue();
12683
12684   SDValue N0 = N->getOperand(0);
12685   SDValue N1 = N->getOperand(1);
12686
12687   // look for psign/blend
12688   if (Subtarget->hasSSSE3()) {
12689     if (VT == MVT::v2i64) {
12690       // Canonicalize pandn to RHS
12691       if (N0.getOpcode() == X86ISD::ANDNP)
12692         std::swap(N0, N1);
12693       // or (and (m, x), (pandn m, y))
12694       if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
12695         SDValue Mask = N1.getOperand(0);
12696         SDValue X    = N1.getOperand(1);
12697         SDValue Y;
12698         if (N0.getOperand(0) == Mask)
12699           Y = N0.getOperand(1);
12700         if (N0.getOperand(1) == Mask)
12701           Y = N0.getOperand(0);
12702
12703         // Check to see if the mask appeared in both the AND and ANDNP and
12704         if (!Y.getNode())
12705           return SDValue();
12706
12707         // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
12708         if (Mask.getOpcode() != ISD::BITCAST ||
12709             X.getOpcode() != ISD::BITCAST ||
12710             Y.getOpcode() != ISD::BITCAST)
12711           return SDValue();
12712
12713         // Look through mask bitcast.
12714         Mask = Mask.getOperand(0);
12715         EVT MaskVT = Mask.getValueType();
12716
12717         // Validate that the Mask operand is a vector sra node.  The sra node
12718         // will be an intrinsic.
12719         if (Mask.getOpcode() != ISD::INTRINSIC_WO_CHAIN)
12720           return SDValue();
12721
12722         // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
12723         // there is no psrai.b
12724         switch (cast<ConstantSDNode>(Mask.getOperand(0))->getZExtValue()) {
12725         case Intrinsic::x86_sse2_psrai_w:
12726         case Intrinsic::x86_sse2_psrai_d:
12727           break;
12728         default: return SDValue();
12729         }
12730
12731         // Check that the SRA is all signbits.
12732         SDValue SraC = Mask.getOperand(2);
12733         unsigned SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
12734         unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
12735         if ((SraAmt + 1) != EltBits)
12736           return SDValue();
12737
12738         DebugLoc DL = N->getDebugLoc();
12739
12740         // Now we know we at least have a plendvb with the mask val.  See if
12741         // we can form a psignb/w/d.
12742         // psign = x.type == y.type == mask.type && y = sub(0, x);
12743         X = X.getOperand(0);
12744         Y = Y.getOperand(0);
12745         if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
12746             ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
12747             X.getValueType() == MaskVT && X.getValueType() == Y.getValueType()){
12748           unsigned Opc = 0;
12749           switch (EltBits) {
12750           case 8: Opc = X86ISD::PSIGNB; break;
12751           case 16: Opc = X86ISD::PSIGNW; break;
12752           case 32: Opc = X86ISD::PSIGND; break;
12753           default: break;
12754           }
12755           if (Opc) {
12756             SDValue Sign = DAG.getNode(Opc, DL, MaskVT, X, Mask.getOperand(1));
12757             return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Sign);
12758           }
12759         }
12760         // PBLENDVB only available on SSE 4.1
12761         if (!Subtarget->hasSSE41())
12762           return SDValue();
12763
12764         X = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, X);
12765         Y = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Y);
12766         Mask = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Mask);
12767         Mask = DAG.getNode(X86ISD::PBLENDVB, DL, MVT::v16i8, X, Y, Mask);
12768         return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Mask);
12769       }
12770     }
12771   }
12772
12773   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
12774   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
12775     std::swap(N0, N1);
12776   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
12777     return SDValue();
12778   if (!N0.hasOneUse() || !N1.hasOneUse())
12779     return SDValue();
12780
12781   SDValue ShAmt0 = N0.getOperand(1);
12782   if (ShAmt0.getValueType() != MVT::i8)
12783     return SDValue();
12784   SDValue ShAmt1 = N1.getOperand(1);
12785   if (ShAmt1.getValueType() != MVT::i8)
12786     return SDValue();
12787   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
12788     ShAmt0 = ShAmt0.getOperand(0);
12789   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
12790     ShAmt1 = ShAmt1.getOperand(0);
12791
12792   DebugLoc DL = N->getDebugLoc();
12793   unsigned Opc = X86ISD::SHLD;
12794   SDValue Op0 = N0.getOperand(0);
12795   SDValue Op1 = N1.getOperand(0);
12796   if (ShAmt0.getOpcode() == ISD::SUB) {
12797     Opc = X86ISD::SHRD;
12798     std::swap(Op0, Op1);
12799     std::swap(ShAmt0, ShAmt1);
12800   }
12801
12802   unsigned Bits = VT.getSizeInBits();
12803   if (ShAmt1.getOpcode() == ISD::SUB) {
12804     SDValue Sum = ShAmt1.getOperand(0);
12805     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
12806       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
12807       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
12808         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
12809       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
12810         return DAG.getNode(Opc, DL, VT,
12811                            Op0, Op1,
12812                            DAG.getNode(ISD::TRUNCATE, DL,
12813                                        MVT::i8, ShAmt0));
12814     }
12815   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
12816     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
12817     if (ShAmt0C &&
12818         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
12819       return DAG.getNode(Opc, DL, VT,
12820                          N0.getOperand(0), N1.getOperand(0),
12821                          DAG.getNode(ISD::TRUNCATE, DL,
12822                                        MVT::i8, ShAmt0));
12823   }
12824
12825   return SDValue();
12826 }
12827
12828 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
12829 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
12830                                    const X86Subtarget *Subtarget) {
12831   StoreSDNode *St = cast<StoreSDNode>(N);
12832   EVT VT = St->getValue().getValueType();
12833   EVT StVT = St->getMemoryVT();
12834   DebugLoc dl = St->getDebugLoc();
12835   SDValue StoredVal = St->getOperand(1);
12836   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12837
12838   // If we are saving a concatination of two XMM registers, perform two stores.
12839   // This is better in Sandy Bridge cause one 256-bit mem op is done via two
12840   // 128-bit ones. If in the future the cost becomes only one memory access the
12841   // first version would be better.
12842   if (VT.getSizeInBits() == 256 &&
12843     StoredVal.getNode()->getOpcode() == ISD::CONCAT_VECTORS &&
12844     StoredVal.getNumOperands() == 2) {
12845
12846     SDValue Value0 = StoredVal.getOperand(0);
12847     SDValue Value1 = StoredVal.getOperand(1);
12848
12849     SDValue Stride = DAG.getConstant(16, TLI.getPointerTy());
12850     SDValue Ptr0 = St->getBasePtr();
12851     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
12852
12853     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
12854                                 St->getPointerInfo(), St->isVolatile(),
12855                                 St->isNonTemporal(), St->getAlignment());
12856     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
12857                                 St->getPointerInfo(), St->isVolatile(),
12858                                 St->isNonTemporal(), St->getAlignment());
12859     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
12860   }
12861
12862   // Optimize trunc store (of multiple scalars) to shuffle and store.
12863   // First, pack all of the elements in one place. Next, store to memory
12864   // in fewer chunks.
12865   if (St->isTruncatingStore() && VT.isVector()) {
12866     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12867     unsigned NumElems = VT.getVectorNumElements();
12868     assert(StVT != VT && "Cannot truncate to the same type");
12869     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
12870     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
12871
12872     // From, To sizes and ElemCount must be pow of two
12873     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
12874     // We are going to use the original vector elt for storing.
12875     // accumulated smaller vector elements must be a multiple of bigger size.
12876     if (0 != (NumElems * ToSz) % FromSz) return SDValue();
12877     unsigned SizeRatio  = FromSz / ToSz;
12878
12879     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
12880
12881     // Create a type on which we perform the shuffle
12882     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
12883             StVT.getScalarType(), NumElems*SizeRatio);
12884
12885     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
12886
12887     SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, St->getValue());
12888     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
12889     for (unsigned i = 0; i < NumElems; i++ ) ShuffleVec[i] = i * SizeRatio;
12890
12891     // Can't shuffle using an illegal type
12892     if (!TLI.isTypeLegal(WideVecVT)) return SDValue();
12893
12894     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
12895                                 DAG.getUNDEF(WideVec.getValueType()),
12896                                 ShuffleVec.data());
12897     // At this point all of the data is stored at the bottom of the
12898     // register. We now need to save it to mem.
12899
12900     // Find the largest store unit
12901     MVT StoreType = MVT::i8;
12902     for (unsigned tp = MVT::FIRST_INTEGER_VALUETYPE;
12903          tp < MVT::LAST_INTEGER_VALUETYPE; ++tp) {
12904       MVT Tp = (MVT::SimpleValueType)tp;
12905       if (TLI.isTypeLegal(Tp) && StoreType.getSizeInBits() < NumElems * ToSz)
12906         StoreType = Tp;
12907     }
12908
12909     // Bitcast the original vector into a vector of store-size units
12910     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
12911             StoreType, VT.getSizeInBits()/EVT(StoreType).getSizeInBits());
12912     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
12913     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, dl, StoreVecVT, Shuff);
12914     SmallVector<SDValue, 8> Chains;
12915     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
12916                                         TLI.getPointerTy());
12917     SDValue Ptr = St->getBasePtr();
12918
12919     // Perform one or more big stores into memory.
12920     for (unsigned i = 0; i < (ToSz*NumElems)/StoreType.getSizeInBits() ; i++) {
12921       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
12922                                    StoreType, ShuffWide,
12923                                    DAG.getIntPtrConstant(i));
12924       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
12925                                 St->getPointerInfo(), St->isVolatile(),
12926                                 St->isNonTemporal(), St->getAlignment());
12927       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
12928       Chains.push_back(Ch);
12929     }
12930
12931     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &Chains[0],
12932                                Chains.size());
12933   }
12934
12935
12936   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
12937   // the FP state in cases where an emms may be missing.
12938   // A preferable solution to the general problem is to figure out the right
12939   // places to insert EMMS.  This qualifies as a quick hack.
12940
12941   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
12942   if (VT.getSizeInBits() != 64)
12943     return SDValue();
12944
12945   const Function *F = DAG.getMachineFunction().getFunction();
12946   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
12947   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
12948     && Subtarget->hasSSE2();
12949   if ((VT.isVector() ||
12950        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
12951       isa<LoadSDNode>(St->getValue()) &&
12952       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
12953       St->getChain().hasOneUse() && !St->isVolatile()) {
12954     SDNode* LdVal = St->getValue().getNode();
12955     LoadSDNode *Ld = 0;
12956     int TokenFactorIndex = -1;
12957     SmallVector<SDValue, 8> Ops;
12958     SDNode* ChainVal = St->getChain().getNode();
12959     // Must be a store of a load.  We currently handle two cases:  the load
12960     // is a direct child, and it's under an intervening TokenFactor.  It is
12961     // possible to dig deeper under nested TokenFactors.
12962     if (ChainVal == LdVal)
12963       Ld = cast<LoadSDNode>(St->getChain());
12964     else if (St->getValue().hasOneUse() &&
12965              ChainVal->getOpcode() == ISD::TokenFactor) {
12966       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
12967         if (ChainVal->getOperand(i).getNode() == LdVal) {
12968           TokenFactorIndex = i;
12969           Ld = cast<LoadSDNode>(St->getValue());
12970         } else
12971           Ops.push_back(ChainVal->getOperand(i));
12972       }
12973     }
12974
12975     if (!Ld || !ISD::isNormalLoad(Ld))
12976       return SDValue();
12977
12978     // If this is not the MMX case, i.e. we are just turning i64 load/store
12979     // into f64 load/store, avoid the transformation if there are multiple
12980     // uses of the loaded value.
12981     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
12982       return SDValue();
12983
12984     DebugLoc LdDL = Ld->getDebugLoc();
12985     DebugLoc StDL = N->getDebugLoc();
12986     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
12987     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
12988     // pair instead.
12989     if (Subtarget->is64Bit() || F64IsLegal) {
12990       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
12991       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
12992                                   Ld->getPointerInfo(), Ld->isVolatile(),
12993                                   Ld->isNonTemporal(), Ld->getAlignment());
12994       SDValue NewChain = NewLd.getValue(1);
12995       if (TokenFactorIndex != -1) {
12996         Ops.push_back(NewChain);
12997         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
12998                                Ops.size());
12999       }
13000       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
13001                           St->getPointerInfo(),
13002                           St->isVolatile(), St->isNonTemporal(),
13003                           St->getAlignment());
13004     }
13005
13006     // Otherwise, lower to two pairs of 32-bit loads / stores.
13007     SDValue LoAddr = Ld->getBasePtr();
13008     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
13009                                  DAG.getConstant(4, MVT::i32));
13010
13011     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
13012                                Ld->getPointerInfo(),
13013                                Ld->isVolatile(), Ld->isNonTemporal(),
13014                                Ld->getAlignment());
13015     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
13016                                Ld->getPointerInfo().getWithOffset(4),
13017                                Ld->isVolatile(), Ld->isNonTemporal(),
13018                                MinAlign(Ld->getAlignment(), 4));
13019
13020     SDValue NewChain = LoLd.getValue(1);
13021     if (TokenFactorIndex != -1) {
13022       Ops.push_back(LoLd);
13023       Ops.push_back(HiLd);
13024       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
13025                              Ops.size());
13026     }
13027
13028     LoAddr = St->getBasePtr();
13029     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
13030                          DAG.getConstant(4, MVT::i32));
13031
13032     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
13033                                 St->getPointerInfo(),
13034                                 St->isVolatile(), St->isNonTemporal(),
13035                                 St->getAlignment());
13036     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
13037                                 St->getPointerInfo().getWithOffset(4),
13038                                 St->isVolatile(),
13039                                 St->isNonTemporal(),
13040                                 MinAlign(St->getAlignment(), 4));
13041     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
13042   }
13043   return SDValue();
13044 }
13045
13046 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
13047 /// X86ISD::FXOR nodes.
13048 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
13049   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
13050   // F[X]OR(0.0, x) -> x
13051   // F[X]OR(x, 0.0) -> x
13052   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
13053     if (C->getValueAPF().isPosZero())
13054       return N->getOperand(1);
13055   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
13056     if (C->getValueAPF().isPosZero())
13057       return N->getOperand(0);
13058   return SDValue();
13059 }
13060
13061 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
13062 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
13063   // FAND(0.0, x) -> 0.0
13064   // FAND(x, 0.0) -> 0.0
13065   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
13066     if (C->getValueAPF().isPosZero())
13067       return N->getOperand(0);
13068   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
13069     if (C->getValueAPF().isPosZero())
13070       return N->getOperand(1);
13071   return SDValue();
13072 }
13073
13074 static SDValue PerformBTCombine(SDNode *N,
13075                                 SelectionDAG &DAG,
13076                                 TargetLowering::DAGCombinerInfo &DCI) {
13077   // BT ignores high bits in the bit index operand.
13078   SDValue Op1 = N->getOperand(1);
13079   if (Op1.hasOneUse()) {
13080     unsigned BitWidth = Op1.getValueSizeInBits();
13081     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
13082     APInt KnownZero, KnownOne;
13083     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
13084                                           !DCI.isBeforeLegalizeOps());
13085     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13086     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
13087         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
13088       DCI.CommitTargetLoweringOpt(TLO);
13089   }
13090   return SDValue();
13091 }
13092
13093 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
13094   SDValue Op = N->getOperand(0);
13095   if (Op.getOpcode() == ISD::BITCAST)
13096     Op = Op.getOperand(0);
13097   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
13098   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
13099       VT.getVectorElementType().getSizeInBits() ==
13100       OpVT.getVectorElementType().getSizeInBits()) {
13101     return DAG.getNode(ISD::BITCAST, N->getDebugLoc(), VT, Op);
13102   }
13103   return SDValue();
13104 }
13105
13106 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
13107   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
13108   //           (and (i32 x86isd::setcc_carry), 1)
13109   // This eliminates the zext. This transformation is necessary because
13110   // ISD::SETCC is always legalized to i8.
13111   DebugLoc dl = N->getDebugLoc();
13112   SDValue N0 = N->getOperand(0);
13113   EVT VT = N->getValueType(0);
13114   if (N0.getOpcode() == ISD::AND &&
13115       N0.hasOneUse() &&
13116       N0.getOperand(0).hasOneUse()) {
13117     SDValue N00 = N0.getOperand(0);
13118     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
13119       return SDValue();
13120     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
13121     if (!C || C->getZExtValue() != 1)
13122       return SDValue();
13123     return DAG.getNode(ISD::AND, dl, VT,
13124                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
13125                                    N00.getOperand(0), N00.getOperand(1)),
13126                        DAG.getConstant(1, VT));
13127   }
13128
13129   return SDValue();
13130 }
13131
13132 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
13133 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG) {
13134   unsigned X86CC = N->getConstantOperandVal(0);
13135   SDValue EFLAG = N->getOperand(1);
13136   DebugLoc DL = N->getDebugLoc();
13137
13138   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
13139   // a zext and produces an all-ones bit which is more useful than 0/1 in some
13140   // cases.
13141   if (X86CC == X86::COND_B)
13142     return DAG.getNode(ISD::AND, DL, MVT::i8,
13143                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
13144                                    DAG.getConstant(X86CC, MVT::i8), EFLAG),
13145                        DAG.getConstant(1, MVT::i8));
13146
13147   return SDValue();
13148 }
13149
13150 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
13151                                         const X86TargetLowering *XTLI) {
13152   SDValue Op0 = N->getOperand(0);
13153   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
13154   // a 32-bit target where SSE doesn't support i64->FP operations.
13155   if (Op0.getOpcode() == ISD::LOAD) {
13156     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
13157     EVT VT = Ld->getValueType(0);
13158     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
13159         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
13160         !XTLI->getSubtarget()->is64Bit() &&
13161         !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
13162       SDValue FILDChain = XTLI->BuildFILD(SDValue(N, 0), Ld->getValueType(0),
13163                                           Ld->getChain(), Op0, DAG);
13164       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
13165       return FILDChain;
13166     }
13167   }
13168   return SDValue();
13169 }
13170
13171 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
13172 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
13173                                  X86TargetLowering::DAGCombinerInfo &DCI) {
13174   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
13175   // the result is either zero or one (depending on the input carry bit).
13176   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
13177   if (X86::isZeroNode(N->getOperand(0)) &&
13178       X86::isZeroNode(N->getOperand(1)) &&
13179       // We don't have a good way to replace an EFLAGS use, so only do this when
13180       // dead right now.
13181       SDValue(N, 1).use_empty()) {
13182     DebugLoc DL = N->getDebugLoc();
13183     EVT VT = N->getValueType(0);
13184     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
13185     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
13186                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
13187                                            DAG.getConstant(X86::COND_B,MVT::i8),
13188                                            N->getOperand(2)),
13189                                DAG.getConstant(1, VT));
13190     return DCI.CombineTo(N, Res1, CarryOut);
13191   }
13192
13193   return SDValue();
13194 }
13195
13196 // fold (add Y, (sete  X, 0)) -> adc  0, Y
13197 //      (add Y, (setne X, 0)) -> sbb -1, Y
13198 //      (sub (sete  X, 0), Y) -> sbb  0, Y
13199 //      (sub (setne X, 0), Y) -> adc -1, Y
13200 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
13201   DebugLoc DL = N->getDebugLoc();
13202
13203   // Look through ZExts.
13204   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
13205   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
13206     return SDValue();
13207
13208   SDValue SetCC = Ext.getOperand(0);
13209   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
13210     return SDValue();
13211
13212   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
13213   if (CC != X86::COND_E && CC != X86::COND_NE)
13214     return SDValue();
13215
13216   SDValue Cmp = SetCC.getOperand(1);
13217   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
13218       !X86::isZeroNode(Cmp.getOperand(1)) ||
13219       !Cmp.getOperand(0).getValueType().isInteger())
13220     return SDValue();
13221
13222   SDValue CmpOp0 = Cmp.getOperand(0);
13223   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
13224                                DAG.getConstant(1, CmpOp0.getValueType()));
13225
13226   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
13227   if (CC == X86::COND_NE)
13228     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
13229                        DL, OtherVal.getValueType(), OtherVal,
13230                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
13231   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
13232                      DL, OtherVal.getValueType(), OtherVal,
13233                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
13234 }
13235
13236 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG) {
13237   SDValue Op0 = N->getOperand(0);
13238   SDValue Op1 = N->getOperand(1);
13239
13240   // X86 can't encode an immediate LHS of a sub. See if we can push the
13241   // negation into a preceding instruction.
13242   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
13243     uint64_t Op0C = C->getSExtValue();
13244
13245     // If the RHS of the sub is a XOR with one use and a constant, invert the
13246     // immediate. Then add one to the LHS of the sub so we can turn
13247     // X-Y -> X+~Y+1, saving one register.
13248     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
13249         isa<ConstantSDNode>(Op1.getOperand(1))) {
13250       uint64_t XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getSExtValue();
13251       EVT VT = Op0.getValueType();
13252       SDValue NewXor = DAG.getNode(ISD::XOR, Op1.getDebugLoc(), VT,
13253                                    Op1.getOperand(0),
13254                                    DAG.getConstant(~XorC, VT));
13255       return DAG.getNode(ISD::ADD, N->getDebugLoc(), VT, NewXor,
13256                          DAG.getConstant(Op0C+1, VT));
13257     }
13258   }
13259
13260   return OptimizeConditionalInDecrement(N, DAG);
13261 }
13262
13263 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
13264                                              DAGCombinerInfo &DCI) const {
13265   SelectionDAG &DAG = DCI.DAG;
13266   switch (N->getOpcode()) {
13267   default: break;
13268   case ISD::EXTRACT_VECTOR_ELT:
13269     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
13270   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
13271   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
13272   case ISD::ADD:            return OptimizeConditionalInDecrement(N, DAG);
13273   case ISD::SUB:            return PerformSubCombine(N, DAG);
13274   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
13275   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
13276   case ISD::SHL:
13277   case ISD::SRA:
13278   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
13279   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
13280   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
13281   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
13282   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, this);
13283   case X86ISD::FXOR:
13284   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
13285   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
13286   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
13287   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
13288   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
13289   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG);
13290   case X86ISD::SHUFPS:      // Handle all target specific shuffles
13291   case X86ISD::SHUFPD:
13292   case X86ISD::PALIGN:
13293   case X86ISD::PUNPCKHBW:
13294   case X86ISD::PUNPCKHWD:
13295   case X86ISD::PUNPCKHDQ:
13296   case X86ISD::PUNPCKHQDQ:
13297   case X86ISD::UNPCKHPS:
13298   case X86ISD::UNPCKHPD:
13299   case X86ISD::VUNPCKHPSY:
13300   case X86ISD::VUNPCKHPDY:
13301   case X86ISD::PUNPCKLBW:
13302   case X86ISD::PUNPCKLWD:
13303   case X86ISD::PUNPCKLDQ:
13304   case X86ISD::PUNPCKLQDQ:
13305   case X86ISD::UNPCKLPS:
13306   case X86ISD::UNPCKLPD:
13307   case X86ISD::VUNPCKLPSY:
13308   case X86ISD::VUNPCKLPDY:
13309   case X86ISD::MOVHLPS:
13310   case X86ISD::MOVLHPS:
13311   case X86ISD::PSHUFD:
13312   case X86ISD::PSHUFHW:
13313   case X86ISD::PSHUFLW:
13314   case X86ISD::MOVSS:
13315   case X86ISD::MOVSD:
13316   case X86ISD::VPERMILPS:
13317   case X86ISD::VPERMILPSY:
13318   case X86ISD::VPERMILPD:
13319   case X86ISD::VPERMILPDY:
13320   case X86ISD::VPERM2F128:
13321   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
13322   }
13323
13324   return SDValue();
13325 }
13326
13327 /// isTypeDesirableForOp - Return true if the target has native support for
13328 /// the specified value type and it is 'desirable' to use the type for the
13329 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
13330 /// instruction encodings are longer and some i16 instructions are slow.
13331 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
13332   if (!isTypeLegal(VT))
13333     return false;
13334   if (VT != MVT::i16)
13335     return true;
13336
13337   switch (Opc) {
13338   default:
13339     return true;
13340   case ISD::LOAD:
13341   case ISD::SIGN_EXTEND:
13342   case ISD::ZERO_EXTEND:
13343   case ISD::ANY_EXTEND:
13344   case ISD::SHL:
13345   case ISD::SRL:
13346   case ISD::SUB:
13347   case ISD::ADD:
13348   case ISD::MUL:
13349   case ISD::AND:
13350   case ISD::OR:
13351   case ISD::XOR:
13352     return false;
13353   }
13354 }
13355
13356 /// IsDesirableToPromoteOp - This method query the target whether it is
13357 /// beneficial for dag combiner to promote the specified node. If true, it
13358 /// should return the desired promotion type by reference.
13359 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
13360   EVT VT = Op.getValueType();
13361   if (VT != MVT::i16)
13362     return false;
13363
13364   bool Promote = false;
13365   bool Commute = false;
13366   switch (Op.getOpcode()) {
13367   default: break;
13368   case ISD::LOAD: {
13369     LoadSDNode *LD = cast<LoadSDNode>(Op);
13370     // If the non-extending load has a single use and it's not live out, then it
13371     // might be folded.
13372     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
13373                                                      Op.hasOneUse()*/) {
13374       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13375              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
13376         // The only case where we'd want to promote LOAD (rather then it being
13377         // promoted as an operand is when it's only use is liveout.
13378         if (UI->getOpcode() != ISD::CopyToReg)
13379           return false;
13380       }
13381     }
13382     Promote = true;
13383     break;
13384   }
13385   case ISD::SIGN_EXTEND:
13386   case ISD::ZERO_EXTEND:
13387   case ISD::ANY_EXTEND:
13388     Promote = true;
13389     break;
13390   case ISD::SHL:
13391   case ISD::SRL: {
13392     SDValue N0 = Op.getOperand(0);
13393     // Look out for (store (shl (load), x)).
13394     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
13395       return false;
13396     Promote = true;
13397     break;
13398   }
13399   case ISD::ADD:
13400   case ISD::MUL:
13401   case ISD::AND:
13402   case ISD::OR:
13403   case ISD::XOR:
13404     Commute = true;
13405     // fallthrough
13406   case ISD::SUB: {
13407     SDValue N0 = Op.getOperand(0);
13408     SDValue N1 = Op.getOperand(1);
13409     if (!Commute && MayFoldLoad(N1))
13410       return false;
13411     // Avoid disabling potential load folding opportunities.
13412     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
13413       return false;
13414     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
13415       return false;
13416     Promote = true;
13417   }
13418   }
13419
13420   PVT = MVT::i32;
13421   return Promote;
13422 }
13423
13424 //===----------------------------------------------------------------------===//
13425 //                           X86 Inline Assembly Support
13426 //===----------------------------------------------------------------------===//
13427
13428 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
13429   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
13430
13431   std::string AsmStr = IA->getAsmString();
13432
13433   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
13434   SmallVector<StringRef, 4> AsmPieces;
13435   SplitString(AsmStr, AsmPieces, ";\n");
13436
13437   switch (AsmPieces.size()) {
13438   default: return false;
13439   case 1:
13440     AsmStr = AsmPieces[0];
13441     AsmPieces.clear();
13442     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
13443
13444     // FIXME: this should verify that we are targeting a 486 or better.  If not,
13445     // we will turn this bswap into something that will be lowered to logical ops
13446     // instead of emitting the bswap asm.  For now, we don't support 486 or lower
13447     // so don't worry about this.
13448     // bswap $0
13449     if (AsmPieces.size() == 2 &&
13450         (AsmPieces[0] == "bswap" ||
13451          AsmPieces[0] == "bswapq" ||
13452          AsmPieces[0] == "bswapl") &&
13453         (AsmPieces[1] == "$0" ||
13454          AsmPieces[1] == "${0:q}")) {
13455       // No need to check constraints, nothing other than the equivalent of
13456       // "=r,0" would be valid here.
13457       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13458       if (!Ty || Ty->getBitWidth() % 16 != 0)
13459         return false;
13460       return IntrinsicLowering::LowerToByteSwap(CI);
13461     }
13462     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
13463     if (CI->getType()->isIntegerTy(16) &&
13464         AsmPieces.size() == 3 &&
13465         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
13466         AsmPieces[1] == "$$8," &&
13467         AsmPieces[2] == "${0:w}" &&
13468         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
13469       AsmPieces.clear();
13470       const std::string &ConstraintsStr = IA->getConstraintString();
13471       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
13472       std::sort(AsmPieces.begin(), AsmPieces.end());
13473       if (AsmPieces.size() == 4 &&
13474           AsmPieces[0] == "~{cc}" &&
13475           AsmPieces[1] == "~{dirflag}" &&
13476           AsmPieces[2] == "~{flags}" &&
13477           AsmPieces[3] == "~{fpsr}") {
13478         IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13479         if (!Ty || Ty->getBitWidth() % 16 != 0)
13480           return false;
13481         return IntrinsicLowering::LowerToByteSwap(CI);
13482       }
13483     }
13484     break;
13485   case 3:
13486     if (CI->getType()->isIntegerTy(32) &&
13487         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
13488       SmallVector<StringRef, 4> Words;
13489       SplitString(AsmPieces[0], Words, " \t,");
13490       if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
13491           Words[2] == "${0:w}") {
13492         Words.clear();
13493         SplitString(AsmPieces[1], Words, " \t,");
13494         if (Words.size() == 3 && Words[0] == "rorl" && Words[1] == "$$16" &&
13495             Words[2] == "$0") {
13496           Words.clear();
13497           SplitString(AsmPieces[2], Words, " \t,");
13498           if (Words.size() == 3 && Words[0] == "rorw" && Words[1] == "$$8" &&
13499               Words[2] == "${0:w}") {
13500             AsmPieces.clear();
13501             const std::string &ConstraintsStr = IA->getConstraintString();
13502             SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
13503             std::sort(AsmPieces.begin(), AsmPieces.end());
13504             if (AsmPieces.size() == 4 &&
13505                 AsmPieces[0] == "~{cc}" &&
13506                 AsmPieces[1] == "~{dirflag}" &&
13507                 AsmPieces[2] == "~{flags}" &&
13508                 AsmPieces[3] == "~{fpsr}") {
13509               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13510               if (!Ty || Ty->getBitWidth() % 16 != 0)
13511                 return false;
13512               return IntrinsicLowering::LowerToByteSwap(CI);
13513             }
13514           }
13515         }
13516       }
13517     }
13518
13519     if (CI->getType()->isIntegerTy(64)) {
13520       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
13521       if (Constraints.size() >= 2 &&
13522           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
13523           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
13524         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
13525         SmallVector<StringRef, 4> Words;
13526         SplitString(AsmPieces[0], Words, " \t");
13527         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
13528           Words.clear();
13529           SplitString(AsmPieces[1], Words, " \t");
13530           if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
13531             Words.clear();
13532             SplitString(AsmPieces[2], Words, " \t,");
13533             if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
13534                 Words[2] == "%edx") {
13535               IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
13536               if (!Ty || Ty->getBitWidth() % 16 != 0)
13537                 return false;
13538               return IntrinsicLowering::LowerToByteSwap(CI);
13539             }
13540           }
13541         }
13542       }
13543     }
13544     break;
13545   }
13546   return false;
13547 }
13548
13549
13550
13551 /// getConstraintType - Given a constraint letter, return the type of
13552 /// constraint it is for this target.
13553 X86TargetLowering::ConstraintType
13554 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
13555   if (Constraint.size() == 1) {
13556     switch (Constraint[0]) {
13557     case 'R':
13558     case 'q':
13559     case 'Q':
13560     case 'f':
13561     case 't':
13562     case 'u':
13563     case 'y':
13564     case 'x':
13565     case 'Y':
13566     case 'l':
13567       return C_RegisterClass;
13568     case 'a':
13569     case 'b':
13570     case 'c':
13571     case 'd':
13572     case 'S':
13573     case 'D':
13574     case 'A':
13575       return C_Register;
13576     case 'I':
13577     case 'J':
13578     case 'K':
13579     case 'L':
13580     case 'M':
13581     case 'N':
13582     case 'G':
13583     case 'C':
13584     case 'e':
13585     case 'Z':
13586       return C_Other;
13587     default:
13588       break;
13589     }
13590   }
13591   return TargetLowering::getConstraintType(Constraint);
13592 }
13593
13594 /// Examine constraint type and operand type and determine a weight value.
13595 /// This object must already have been set up with the operand type
13596 /// and the current alternative constraint selected.
13597 TargetLowering::ConstraintWeight
13598   X86TargetLowering::getSingleConstraintMatchWeight(
13599     AsmOperandInfo &info, const char *constraint) const {
13600   ConstraintWeight weight = CW_Invalid;
13601   Value *CallOperandVal = info.CallOperandVal;
13602     // If we don't have a value, we can't do a match,
13603     // but allow it at the lowest weight.
13604   if (CallOperandVal == NULL)
13605     return CW_Default;
13606   Type *type = CallOperandVal->getType();
13607   // Look at the constraint type.
13608   switch (*constraint) {
13609   default:
13610     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
13611   case 'R':
13612   case 'q':
13613   case 'Q':
13614   case 'a':
13615   case 'b':
13616   case 'c':
13617   case 'd':
13618   case 'S':
13619   case 'D':
13620   case 'A':
13621     if (CallOperandVal->getType()->isIntegerTy())
13622       weight = CW_SpecificReg;
13623     break;
13624   case 'f':
13625   case 't':
13626   case 'u':
13627       if (type->isFloatingPointTy())
13628         weight = CW_SpecificReg;
13629       break;
13630   case 'y':
13631       if (type->isX86_MMXTy() && Subtarget->hasMMX())
13632         weight = CW_SpecificReg;
13633       break;
13634   case 'x':
13635   case 'Y':
13636     if ((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasXMM())
13637       weight = CW_Register;
13638     break;
13639   case 'I':
13640     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
13641       if (C->getZExtValue() <= 31)
13642         weight = CW_Constant;
13643     }
13644     break;
13645   case 'J':
13646     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13647       if (C->getZExtValue() <= 63)
13648         weight = CW_Constant;
13649     }
13650     break;
13651   case 'K':
13652     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13653       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
13654         weight = CW_Constant;
13655     }
13656     break;
13657   case 'L':
13658     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13659       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
13660         weight = CW_Constant;
13661     }
13662     break;
13663   case 'M':
13664     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13665       if (C->getZExtValue() <= 3)
13666         weight = CW_Constant;
13667     }
13668     break;
13669   case 'N':
13670     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13671       if (C->getZExtValue() <= 0xff)
13672         weight = CW_Constant;
13673     }
13674     break;
13675   case 'G':
13676   case 'C':
13677     if (dyn_cast<ConstantFP>(CallOperandVal)) {
13678       weight = CW_Constant;
13679     }
13680     break;
13681   case 'e':
13682     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13683       if ((C->getSExtValue() >= -0x80000000LL) &&
13684           (C->getSExtValue() <= 0x7fffffffLL))
13685         weight = CW_Constant;
13686     }
13687     break;
13688   case 'Z':
13689     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
13690       if (C->getZExtValue() <= 0xffffffff)
13691         weight = CW_Constant;
13692     }
13693     break;
13694   }
13695   return weight;
13696 }
13697
13698 /// LowerXConstraint - try to replace an X constraint, which matches anything,
13699 /// with another that has more specific requirements based on the type of the
13700 /// corresponding operand.
13701 const char *X86TargetLowering::
13702 LowerXConstraint(EVT ConstraintVT) const {
13703   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
13704   // 'f' like normal targets.
13705   if (ConstraintVT.isFloatingPoint()) {
13706     if (Subtarget->hasXMMInt())
13707       return "Y";
13708     if (Subtarget->hasXMM())
13709       return "x";
13710   }
13711
13712   return TargetLowering::LowerXConstraint(ConstraintVT);
13713 }
13714
13715 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
13716 /// vector.  If it is invalid, don't add anything to Ops.
13717 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
13718                                                      std::string &Constraint,
13719                                                      std::vector<SDValue>&Ops,
13720                                                      SelectionDAG &DAG) const {
13721   SDValue Result(0, 0);
13722
13723   // Only support length 1 constraints for now.
13724   if (Constraint.length() > 1) return;
13725
13726   char ConstraintLetter = Constraint[0];
13727   switch (ConstraintLetter) {
13728   default: break;
13729   case 'I':
13730     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13731       if (C->getZExtValue() <= 31) {
13732         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13733         break;
13734       }
13735     }
13736     return;
13737   case 'J':
13738     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13739       if (C->getZExtValue() <= 63) {
13740         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13741         break;
13742       }
13743     }
13744     return;
13745   case 'K':
13746     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13747       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
13748         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13749         break;
13750       }
13751     }
13752     return;
13753   case 'N':
13754     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13755       if (C->getZExtValue() <= 255) {
13756         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13757         break;
13758       }
13759     }
13760     return;
13761   case 'e': {
13762     // 32-bit signed value
13763     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13764       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
13765                                            C->getSExtValue())) {
13766         // Widen to 64 bits here to get it sign extended.
13767         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
13768         break;
13769       }
13770     // FIXME gcc accepts some relocatable values here too, but only in certain
13771     // memory models; it's complicated.
13772     }
13773     return;
13774   }
13775   case 'Z': {
13776     // 32-bit unsigned value
13777     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
13778       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
13779                                            C->getZExtValue())) {
13780         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
13781         break;
13782       }
13783     }
13784     // FIXME gcc accepts some relocatable values here too, but only in certain
13785     // memory models; it's complicated.
13786     return;
13787   }
13788   case 'i': {
13789     // Literal immediates are always ok.
13790     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
13791       // Widen to 64 bits here to get it sign extended.
13792       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
13793       break;
13794     }
13795
13796     // In any sort of PIC mode addresses need to be computed at runtime by
13797     // adding in a register or some sort of table lookup.  These can't
13798     // be used as immediates.
13799     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
13800       return;
13801
13802     // If we are in non-pic codegen mode, we allow the address of a global (with
13803     // an optional displacement) to be used with 'i'.
13804     GlobalAddressSDNode *GA = 0;
13805     int64_t Offset = 0;
13806
13807     // Match either (GA), (GA+C), (GA+C1+C2), etc.
13808     while (1) {
13809       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
13810         Offset += GA->getOffset();
13811         break;
13812       } else if (Op.getOpcode() == ISD::ADD) {
13813         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
13814           Offset += C->getZExtValue();
13815           Op = Op.getOperand(0);
13816           continue;
13817         }
13818       } else if (Op.getOpcode() == ISD::SUB) {
13819         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
13820           Offset += -C->getZExtValue();
13821           Op = Op.getOperand(0);
13822           continue;
13823         }
13824       }
13825
13826       // Otherwise, this isn't something we can handle, reject it.
13827       return;
13828     }
13829
13830     const GlobalValue *GV = GA->getGlobal();
13831     // If we require an extra load to get this address, as in PIC mode, we
13832     // can't accept it.
13833     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
13834                                                         getTargetMachine())))
13835       return;
13836
13837     Result = DAG.getTargetGlobalAddress(GV, Op.getDebugLoc(),
13838                                         GA->getValueType(0), Offset);
13839     break;
13840   }
13841   }
13842
13843   if (Result.getNode()) {
13844     Ops.push_back(Result);
13845     return;
13846   }
13847   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
13848 }
13849
13850 std::pair<unsigned, const TargetRegisterClass*>
13851 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
13852                                                 EVT VT) const {
13853   // First, see if this is a constraint that directly corresponds to an LLVM
13854   // register class.
13855   if (Constraint.size() == 1) {
13856     // GCC Constraint Letters
13857     switch (Constraint[0]) {
13858     default: break;
13859       // TODO: Slight differences here in allocation order and leaving
13860       // RIP in the class. Do they matter any more here than they do
13861       // in the normal allocation?
13862     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
13863       if (Subtarget->is64Bit()) {
13864         if (VT == MVT::i32 || VT == MVT::f32)
13865           return std::make_pair(0U, X86::GR32RegisterClass);
13866         else if (VT == MVT::i16)
13867           return std::make_pair(0U, X86::GR16RegisterClass);
13868         else if (VT == MVT::i8 || VT == MVT::i1)
13869           return std::make_pair(0U, X86::GR8RegisterClass);
13870         else if (VT == MVT::i64 || VT == MVT::f64)
13871           return std::make_pair(0U, X86::GR64RegisterClass);
13872         break;
13873       }
13874       // 32-bit fallthrough
13875     case 'Q':   // Q_REGS
13876       if (VT == MVT::i32 || VT == MVT::f32)
13877         return std::make_pair(0U, X86::GR32_ABCDRegisterClass);
13878       else if (VT == MVT::i16)
13879         return std::make_pair(0U, X86::GR16_ABCDRegisterClass);
13880       else if (VT == MVT::i8 || VT == MVT::i1)
13881         return std::make_pair(0U, X86::GR8_ABCD_LRegisterClass);
13882       else if (VT == MVT::i64)
13883         return std::make_pair(0U, X86::GR64_ABCDRegisterClass);
13884       break;
13885     case 'r':   // GENERAL_REGS
13886     case 'l':   // INDEX_REGS
13887       if (VT == MVT::i8 || VT == MVT::i1)
13888         return std::make_pair(0U, X86::GR8RegisterClass);
13889       if (VT == MVT::i16)
13890         return std::make_pair(0U, X86::GR16RegisterClass);
13891       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
13892         return std::make_pair(0U, X86::GR32RegisterClass);
13893       return std::make_pair(0U, X86::GR64RegisterClass);
13894     case 'R':   // LEGACY_REGS
13895       if (VT == MVT::i8 || VT == MVT::i1)
13896         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
13897       if (VT == MVT::i16)
13898         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
13899       if (VT == MVT::i32 || !Subtarget->is64Bit())
13900         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
13901       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
13902     case 'f':  // FP Stack registers.
13903       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
13904       // value to the correct fpstack register class.
13905       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
13906         return std::make_pair(0U, X86::RFP32RegisterClass);
13907       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
13908         return std::make_pair(0U, X86::RFP64RegisterClass);
13909       return std::make_pair(0U, X86::RFP80RegisterClass);
13910     case 'y':   // MMX_REGS if MMX allowed.
13911       if (!Subtarget->hasMMX()) break;
13912       return std::make_pair(0U, X86::VR64RegisterClass);
13913     case 'Y':   // SSE_REGS if SSE2 allowed
13914       if (!Subtarget->hasXMMInt()) break;
13915       // FALL THROUGH.
13916     case 'x':   // SSE_REGS if SSE1 allowed
13917       if (!Subtarget->hasXMM()) break;
13918
13919       switch (VT.getSimpleVT().SimpleTy) {
13920       default: break;
13921       // Scalar SSE types.
13922       case MVT::f32:
13923       case MVT::i32:
13924         return std::make_pair(0U, X86::FR32RegisterClass);
13925       case MVT::f64:
13926       case MVT::i64:
13927         return std::make_pair(0U, X86::FR64RegisterClass);
13928       // Vector types.
13929       case MVT::v16i8:
13930       case MVT::v8i16:
13931       case MVT::v4i32:
13932       case MVT::v2i64:
13933       case MVT::v4f32:
13934       case MVT::v2f64:
13935         return std::make_pair(0U, X86::VR128RegisterClass);
13936       }
13937       break;
13938     }
13939   }
13940
13941   // Use the default implementation in TargetLowering to convert the register
13942   // constraint into a member of a register class.
13943   std::pair<unsigned, const TargetRegisterClass*> Res;
13944   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
13945
13946   // Not found as a standard register?
13947   if (Res.second == 0) {
13948     // Map st(0) -> st(7) -> ST0
13949     if (Constraint.size() == 7 && Constraint[0] == '{' &&
13950         tolower(Constraint[1]) == 's' &&
13951         tolower(Constraint[2]) == 't' &&
13952         Constraint[3] == '(' &&
13953         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
13954         Constraint[5] == ')' &&
13955         Constraint[6] == '}') {
13956
13957       Res.first = X86::ST0+Constraint[4]-'0';
13958       Res.second = X86::RFP80RegisterClass;
13959       return Res;
13960     }
13961
13962     // GCC allows "st(0)" to be called just plain "st".
13963     if (StringRef("{st}").equals_lower(Constraint)) {
13964       Res.first = X86::ST0;
13965       Res.second = X86::RFP80RegisterClass;
13966       return Res;
13967     }
13968
13969     // flags -> EFLAGS
13970     if (StringRef("{flags}").equals_lower(Constraint)) {
13971       Res.first = X86::EFLAGS;
13972       Res.second = X86::CCRRegisterClass;
13973       return Res;
13974     }
13975
13976     // 'A' means EAX + EDX.
13977     if (Constraint == "A") {
13978       Res.first = X86::EAX;
13979       Res.second = X86::GR32_ADRegisterClass;
13980       return Res;
13981     }
13982     return Res;
13983   }
13984
13985   // Otherwise, check to see if this is a register class of the wrong value
13986   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
13987   // turn into {ax},{dx}.
13988   if (Res.second->hasType(VT))
13989     return Res;   // Correct type already, nothing to do.
13990
13991   // All of the single-register GCC register classes map their values onto
13992   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
13993   // really want an 8-bit or 32-bit register, map to the appropriate register
13994   // class and return the appropriate register.
13995   if (Res.second == X86::GR16RegisterClass) {
13996     if (VT == MVT::i8) {
13997       unsigned DestReg = 0;
13998       switch (Res.first) {
13999       default: break;
14000       case X86::AX: DestReg = X86::AL; break;
14001       case X86::DX: DestReg = X86::DL; break;
14002       case X86::CX: DestReg = X86::CL; break;
14003       case X86::BX: DestReg = X86::BL; break;
14004       }
14005       if (DestReg) {
14006         Res.first = DestReg;
14007         Res.second = X86::GR8RegisterClass;
14008       }
14009     } else if (VT == MVT::i32) {
14010       unsigned DestReg = 0;
14011       switch (Res.first) {
14012       default: break;
14013       case X86::AX: DestReg = X86::EAX; break;
14014       case X86::DX: DestReg = X86::EDX; break;
14015       case X86::CX: DestReg = X86::ECX; break;
14016       case X86::BX: DestReg = X86::EBX; break;
14017       case X86::SI: DestReg = X86::ESI; break;
14018       case X86::DI: DestReg = X86::EDI; break;
14019       case X86::BP: DestReg = X86::EBP; break;
14020       case X86::SP: DestReg = X86::ESP; break;
14021       }
14022       if (DestReg) {
14023         Res.first = DestReg;
14024         Res.second = X86::GR32RegisterClass;
14025       }
14026     } else if (VT == MVT::i64) {
14027       unsigned DestReg = 0;
14028       switch (Res.first) {
14029       default: break;
14030       case X86::AX: DestReg = X86::RAX; break;
14031       case X86::DX: DestReg = X86::RDX; break;
14032       case X86::CX: DestReg = X86::RCX; break;
14033       case X86::BX: DestReg = X86::RBX; break;
14034       case X86::SI: DestReg = X86::RSI; break;
14035       case X86::DI: DestReg = X86::RDI; break;
14036       case X86::BP: DestReg = X86::RBP; break;
14037       case X86::SP: DestReg = X86::RSP; break;
14038       }
14039       if (DestReg) {
14040         Res.first = DestReg;
14041         Res.second = X86::GR64RegisterClass;
14042       }
14043     }
14044   } else if (Res.second == X86::FR32RegisterClass ||
14045              Res.second == X86::FR64RegisterClass ||
14046              Res.second == X86::VR128RegisterClass) {
14047     // Handle references to XMM physical registers that got mapped into the
14048     // wrong class.  This can happen with constraints like {xmm0} where the
14049     // target independent register mapper will just pick the first match it can
14050     // find, ignoring the required type.
14051     if (VT == MVT::f32)
14052       Res.second = X86::FR32RegisterClass;
14053     else if (VT == MVT::f64)
14054       Res.second = X86::FR64RegisterClass;
14055     else if (X86::VR128RegisterClass->hasType(VT))
14056       Res.second = X86::VR128RegisterClass;
14057   }
14058
14059   return Res;
14060 }